Subversion Repositories DashDisplay

Rev

Rev 2 | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f107xc.h
  4.   * @author  MCD Application Team
  5.   * @version V4.1.0
  6.   * @date    29-April-2016
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f107xc
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F107xC_H
  56. #define __STM32F107xC_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68.  #define __MPU_PRESENT             0      /*!< Other STM32 devices does not provide an MPU  */
  69. #define __CM3_REV                 0x0200  /*!< Core Revision r2p0                           */
  70. #define __NVIC_PRIO_BITS          4       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  95.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  99.  
  100. /******  STM32 specific Interrupt Numbers *********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  103.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  104.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  119.   ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */
  120.   CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupts                                   */
  121.   CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupts                                  */
  122.   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */
  123.   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */
  124.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  125.   TIM1_BRK_IRQn               = 24,     /*!< TIM1 Break Interrupt                                 */
  126.   TIM1_UP_IRQn                = 25,     /*!< TIM1 Update Interrupt                                */
  127.   TIM1_TRG_COM_IRQn           = 26,     /*!< TIM1 Trigger and Commutation Interrupt               */
  128.   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */
  129.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  130.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  131.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  132.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  133.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  134.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  135.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  136.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  137.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  138.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  139.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  140.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  141.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  142.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  143.   OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS WakeUp from suspend through EXTI Line Interrupt */
  144.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  145.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  146.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  147.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  148.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  149.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  150.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  151.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  152.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  153.   DMA2_Channel4_IRQn          = 59,     /*!< DMA2 Channel 4 global Interrupt                      */
  154.   DMA2_Channel5_IRQn          = 60,     /*!< DMA2 Channel 5 global Interrupt                      */
  155.   ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                            */
  156.   ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt          */
  157.   CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                    */
  158.   CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                   */
  159.   CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                   */
  160.   CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                   */
  161.   OTG_FS_IRQn                 = 67      /*!< USB OTG FS global Interrupt                          */
  162. } IRQn_Type;
  163.  
  164.  
  165. /**
  166.   * @}
  167.   */
  168.  
  169. #include "core_cm3.h"
  170. #include "system_stm32f1xx.h"
  171. #include <stdint.h>
  172.  
  173. /** @addtogroup Peripheral_registers_structures
  174.   * @{
  175.   */  
  176.  
  177. /**
  178.   * @brief Analog to Digital Converter  
  179.   */
  180.  
  181. typedef struct
  182. {
  183.   __IO uint32_t SR;
  184.   __IO uint32_t CR1;
  185.   __IO uint32_t CR2;
  186.   __IO uint32_t SMPR1;
  187.   __IO uint32_t SMPR2;
  188.   __IO uint32_t JOFR1;
  189.   __IO uint32_t JOFR2;
  190.   __IO uint32_t JOFR3;
  191.   __IO uint32_t JOFR4;
  192.   __IO uint32_t HTR;
  193.   __IO uint32_t LTR;
  194.   __IO uint32_t SQR1;
  195.   __IO uint32_t SQR2;
  196.   __IO uint32_t SQR3;
  197.   __IO uint32_t JSQR;
  198.   __IO uint32_t JDR1;
  199.   __IO uint32_t JDR2;
  200.   __IO uint32_t JDR3;
  201.   __IO uint32_t JDR4;
  202.   __IO uint32_t DR;
  203. } ADC_TypeDef;
  204.  
  205. typedef struct
  206. {
  207.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  208.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  209.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  210.   uint32_t  RESERVED[16];
  211.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  212. } ADC_Common_TypeDef;
  213.  
  214. /**
  215.   * @brief Backup Registers  
  216.   */
  217.  
  218. typedef struct
  219. {
  220.   uint32_t  RESERVED0;
  221.   __IO uint32_t DR1;
  222.   __IO uint32_t DR2;
  223.   __IO uint32_t DR3;
  224.   __IO uint32_t DR4;
  225.   __IO uint32_t DR5;
  226.   __IO uint32_t DR6;
  227.   __IO uint32_t DR7;
  228.   __IO uint32_t DR8;
  229.   __IO uint32_t DR9;
  230.   __IO uint32_t DR10;
  231.   __IO uint32_t RTCCR;
  232.   __IO uint32_t CR;
  233.   __IO uint32_t CSR;
  234.   uint32_t  RESERVED13[2];
  235.   __IO uint32_t DR11;
  236.   __IO uint32_t DR12;
  237.   __IO uint32_t DR13;
  238.   __IO uint32_t DR14;
  239.   __IO uint32_t DR15;
  240.   __IO uint32_t DR16;
  241.   __IO uint32_t DR17;
  242.   __IO uint32_t DR18;
  243.   __IO uint32_t DR19;
  244.   __IO uint32_t DR20;
  245.   __IO uint32_t DR21;
  246.   __IO uint32_t DR22;
  247.   __IO uint32_t DR23;
  248.   __IO uint32_t DR24;
  249.   __IO uint32_t DR25;
  250.   __IO uint32_t DR26;
  251.   __IO uint32_t DR27;
  252.   __IO uint32_t DR28;
  253.   __IO uint32_t DR29;
  254.   __IO uint32_t DR30;
  255.   __IO uint32_t DR31;
  256.   __IO uint32_t DR32;
  257.   __IO uint32_t DR33;
  258.   __IO uint32_t DR34;
  259.   __IO uint32_t DR35;
  260.   __IO uint32_t DR36;
  261.   __IO uint32_t DR37;
  262.   __IO uint32_t DR38;
  263.   __IO uint32_t DR39;
  264.   __IO uint32_t DR40;
  265.   __IO uint32_t DR41;
  266.   __IO uint32_t DR42;
  267. } BKP_TypeDef;
  268.  
  269. /**
  270.   * @brief Controller Area Network TxMailBox
  271.   */
  272.  
  273. typedef struct
  274. {
  275.   __IO uint32_t TIR;
  276.   __IO uint32_t TDTR;
  277.   __IO uint32_t TDLR;
  278.   __IO uint32_t TDHR;
  279. } CAN_TxMailBox_TypeDef;
  280.  
  281. /**
  282.   * @brief Controller Area Network FIFOMailBox
  283.   */
  284.  
  285. typedef struct
  286. {
  287.   __IO uint32_t RIR;
  288.   __IO uint32_t RDTR;
  289.   __IO uint32_t RDLR;
  290.   __IO uint32_t RDHR;
  291. } CAN_FIFOMailBox_TypeDef;
  292.  
  293. /**
  294.   * @brief Controller Area Network FilterRegister
  295.   */
  296.  
  297. typedef struct
  298. {
  299.   __IO uint32_t FR1;
  300.   __IO uint32_t FR2;
  301. } CAN_FilterRegister_TypeDef;
  302.  
  303. /**
  304.   * @brief Controller Area Network
  305.   */
  306.  
  307. typedef struct
  308. {
  309.   __IO uint32_t MCR;
  310.   __IO uint32_t MSR;
  311.   __IO uint32_t TSR;
  312.   __IO uint32_t RF0R;
  313.   __IO uint32_t RF1R;
  314.   __IO uint32_t IER;
  315.   __IO uint32_t ESR;
  316.   __IO uint32_t BTR;
  317.   uint32_t  RESERVED0[88];
  318.   CAN_TxMailBox_TypeDef sTxMailBox[3];
  319.   CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];
  320.   uint32_t  RESERVED1[12];
  321.   __IO uint32_t FMR;
  322.   __IO uint32_t FM1R;
  323.   uint32_t  RESERVED2;
  324.   __IO uint32_t FS1R;
  325.   uint32_t  RESERVED3;
  326.   __IO uint32_t FFA1R;
  327.   uint32_t  RESERVED4;
  328.   __IO uint32_t FA1R;
  329.   uint32_t  RESERVED5[8];
  330.   CAN_FilterRegister_TypeDef sFilterRegister[28];
  331. } CAN_TypeDef;
  332.  
  333. /**
  334.   * @brief CRC calculation unit
  335.   */
  336.  
  337. typedef struct
  338. {
  339.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  340.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  341.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  342.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  343.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  344. } CRC_TypeDef;
  345.  
  346. /**
  347.   * @brief Digital to Analog Converter
  348.   */
  349.  
  350. typedef struct
  351. {
  352.   __IO uint32_t CR;
  353.   __IO uint32_t SWTRIGR;
  354.   __IO uint32_t DHR12R1;
  355.   __IO uint32_t DHR12L1;
  356.   __IO uint32_t DHR8R1;
  357.   __IO uint32_t DHR12R2;
  358.   __IO uint32_t DHR12L2;
  359.   __IO uint32_t DHR8R2;
  360.   __IO uint32_t DHR12RD;
  361.   __IO uint32_t DHR12LD;
  362.   __IO uint32_t DHR8RD;
  363.   __IO uint32_t DOR1;
  364.   __IO uint32_t DOR2;
  365. } DAC_TypeDef;
  366.  
  367. /**
  368.   * @brief Debug MCU
  369.   */
  370.  
  371. typedef struct
  372. {
  373.   __IO uint32_t IDCODE;
  374.   __IO uint32_t CR;
  375. }DBGMCU_TypeDef;
  376.  
  377. /**
  378.   * @brief DMA Controller
  379.   */
  380.  
  381. typedef struct
  382. {
  383.   __IO uint32_t CCR;
  384.   __IO uint32_t CNDTR;
  385.   __IO uint32_t CPAR;
  386.   __IO uint32_t CMAR;
  387. } DMA_Channel_TypeDef;
  388.  
  389. typedef struct
  390. {
  391.   __IO uint32_t ISR;
  392.   __IO uint32_t IFCR;
  393. } DMA_TypeDef;
  394.  
  395.  
  396.  
  397. /**
  398.   * @brief Ethernet MAC
  399.   */
  400.  
  401. typedef struct
  402. {
  403.   __IO uint32_t MACCR;
  404.   __IO uint32_t MACFFR;
  405.   __IO uint32_t MACHTHR;
  406.   __IO uint32_t MACHTLR;
  407.   __IO uint32_t MACMIIAR;
  408.   __IO uint32_t MACMIIDR;
  409.   __IO uint32_t MACFCR;
  410.   __IO uint32_t MACVLANTR;             /*    8 */
  411.        uint32_t RESERVED0[2];
  412.   __IO uint32_t MACRWUFFR;             /*   11 */
  413.   __IO uint32_t MACPMTCSR;
  414.        uint32_t RESERVED1[2];
  415.   __IO uint32_t MACSR;                 /*   15 */
  416.   __IO uint32_t MACIMR;
  417.   __IO uint32_t MACA0HR;
  418.   __IO uint32_t MACA0LR;
  419.   __IO uint32_t MACA1HR;
  420.   __IO uint32_t MACA1LR;
  421.   __IO uint32_t MACA2HR;
  422.   __IO uint32_t MACA2LR;
  423.   __IO uint32_t MACA3HR;
  424.   __IO uint32_t MACA3LR;               /*   24 */
  425.        uint32_t RESERVED2[40];
  426.   __IO uint32_t MMCCR;                 /*   65 */
  427.   __IO uint32_t MMCRIR;
  428.   __IO uint32_t MMCTIR;
  429.   __IO uint32_t MMCRIMR;
  430.   __IO uint32_t MMCTIMR;               /*   69 */
  431.        uint32_t RESERVED3[14];
  432.   __IO uint32_t MMCTGFSCCR;            /*   84 */
  433.   __IO uint32_t MMCTGFMSCCR;
  434.        uint32_t RESERVED4[5];
  435.   __IO uint32_t MMCTGFCR;
  436.        uint32_t RESERVED5[10];
  437.   __IO uint32_t MMCRFCECR;
  438.   __IO uint32_t MMCRFAECR;
  439.        uint32_t RESERVED6[10];
  440.   __IO uint32_t MMCRGUFCR;
  441.        uint32_t RESERVED7[334];
  442.   __IO uint32_t PTPTSCR;
  443.   __IO uint32_t PTPSSIR;
  444.   __IO uint32_t PTPTSHR;
  445.   __IO uint32_t PTPTSLR;
  446.   __IO uint32_t PTPTSHUR;
  447.   __IO uint32_t PTPTSLUR;
  448.   __IO uint32_t PTPTSAR;
  449.   __IO uint32_t PTPTTHR;
  450.   __IO uint32_t PTPTTLR;
  451.        uint32_t RESERVED8[567];
  452.   __IO uint32_t DMABMR;
  453.   __IO uint32_t DMATPDR;
  454.   __IO uint32_t DMARPDR;
  455.   __IO uint32_t DMARDLAR;
  456.   __IO uint32_t DMATDLAR;
  457.   __IO uint32_t DMASR;
  458.   __IO uint32_t DMAOMR;
  459.   __IO uint32_t DMAIER;
  460.   __IO uint32_t DMAMFBOCR;
  461.        uint32_t RESERVED9[9];
  462.   __IO uint32_t DMACHTDR;
  463.   __IO uint32_t DMACHRDR;
  464.   __IO uint32_t DMACHTBAR;
  465.   __IO uint32_t DMACHRBAR;
  466. } ETH_TypeDef;
  467.  
  468.  
  469. /**
  470.   * @brief External Interrupt/Event Controller
  471.   */
  472.  
  473. typedef struct
  474. {
  475.   __IO uint32_t IMR;
  476.   __IO uint32_t EMR;
  477.   __IO uint32_t RTSR;
  478.   __IO uint32_t FTSR;
  479.   __IO uint32_t SWIER;
  480.   __IO uint32_t PR;
  481. } EXTI_TypeDef;
  482.  
  483. /**
  484.   * @brief FLASH Registers
  485.   */
  486.  
  487. typedef struct
  488. {
  489.   __IO uint32_t ACR;
  490.   __IO uint32_t KEYR;
  491.   __IO uint32_t OPTKEYR;
  492.   __IO uint32_t SR;
  493.   __IO uint32_t CR;
  494.   __IO uint32_t AR;
  495.   __IO uint32_t RESERVED;
  496.   __IO uint32_t OBR;
  497.   __IO uint32_t WRPR;
  498. } FLASH_TypeDef;
  499.  
  500. /**
  501.   * @brief Option Bytes Registers
  502.   */
  503.  
  504. typedef struct
  505. {
  506.   __IO uint16_t RDP;
  507.   __IO uint16_t USER;
  508.   __IO uint16_t Data0;
  509.   __IO uint16_t Data1;
  510.   __IO uint16_t WRP0;
  511.   __IO uint16_t WRP1;
  512.   __IO uint16_t WRP2;
  513.   __IO uint16_t WRP3;
  514. } OB_TypeDef;
  515.  
  516. /**
  517.   * @brief General Purpose I/O
  518.   */
  519.  
  520. typedef struct
  521. {
  522.   __IO uint32_t CRL;
  523.   __IO uint32_t CRH;
  524.   __IO uint32_t IDR;
  525.   __IO uint32_t ODR;
  526.   __IO uint32_t BSRR;
  527.   __IO uint32_t BRR;
  528.   __IO uint32_t LCKR;
  529. } GPIO_TypeDef;
  530.  
  531. /**
  532.   * @brief Alternate Function I/O
  533.   */
  534.  
  535. typedef struct
  536. {
  537.   __IO uint32_t EVCR;
  538.   __IO uint32_t MAPR;
  539.   __IO uint32_t EXTICR[4];
  540.   uint32_t RESERVED0;
  541.   __IO uint32_t MAPR2;  
  542. } AFIO_TypeDef;
  543. /**
  544.   * @brief Inter Integrated Circuit Interface
  545.   */
  546.  
  547. typedef struct
  548. {
  549.   __IO uint32_t CR1;
  550.   __IO uint32_t CR2;
  551.   __IO uint32_t OAR1;
  552.   __IO uint32_t OAR2;
  553.   __IO uint32_t DR;
  554.   __IO uint32_t SR1;
  555.   __IO uint32_t SR2;
  556.   __IO uint32_t CCR;
  557.   __IO uint32_t TRISE;
  558. } I2C_TypeDef;
  559.  
  560. /**
  561.   * @brief Independent WATCHDOG
  562.   */
  563.  
  564. typedef struct
  565. {
  566.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  567.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  568.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  569.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  570. } IWDG_TypeDef;
  571.  
  572. /**
  573.   * @brief Power Control
  574.   */
  575.  
  576. typedef struct
  577. {
  578.   __IO uint32_t CR;
  579.   __IO uint32_t CSR;
  580. } PWR_TypeDef;
  581.  
  582. /**
  583.   * @brief Reset and Clock Control
  584.   */
  585.  
  586. typedef struct
  587. {
  588.   __IO uint32_t CR;
  589.   __IO uint32_t CFGR;
  590.   __IO uint32_t CIR;
  591.   __IO uint32_t APB2RSTR;
  592.   __IO uint32_t APB1RSTR;
  593.   __IO uint32_t AHBENR;
  594.   __IO uint32_t APB2ENR;
  595.   __IO uint32_t APB1ENR;
  596.   __IO uint32_t BDCR;
  597.   __IO uint32_t CSR;
  598.  
  599.   __IO uint32_t AHBRSTR;
  600.   __IO uint32_t CFGR2;
  601.  
  602. } RCC_TypeDef;
  603.  
  604. /**
  605.   * @brief Real-Time Clock
  606.   */
  607.  
  608. typedef struct
  609. {
  610.   __IO uint32_t CRH;
  611.   __IO uint32_t CRL;
  612.   __IO uint32_t PRLH;
  613.   __IO uint32_t PRLL;
  614.   __IO uint32_t DIVH;
  615.   __IO uint32_t DIVL;
  616.   __IO uint32_t CNTH;
  617.   __IO uint32_t CNTL;
  618.   __IO uint32_t ALRH;
  619.   __IO uint32_t ALRL;
  620. } RTC_TypeDef;
  621.  
  622. /**
  623.   * @brief SD host Interface
  624.   */
  625.  
  626. typedef struct
  627. {
  628.   __IO uint32_t POWER;
  629.   __IO uint32_t CLKCR;
  630.   __IO uint32_t ARG;
  631.   __IO uint32_t CMD;
  632.   __I uint32_t RESPCMD;
  633.   __I uint32_t RESP1;
  634.   __I uint32_t RESP2;
  635.   __I uint32_t RESP3;
  636.   __I uint32_t RESP4;
  637.   __IO uint32_t DTIMER;
  638.   __IO uint32_t DLEN;
  639.   __IO uint32_t DCTRL;
  640.   __I uint32_t DCOUNT;
  641.   __I uint32_t STA;
  642.   __IO uint32_t ICR;
  643.   __IO uint32_t MASK;
  644.   uint32_t  RESERVED0[2];
  645.   __I uint32_t FIFOCNT;
  646.   uint32_t  RESERVED1[13];
  647.   __IO uint32_t FIFO;
  648. } SDIO_TypeDef;
  649.  
  650. /**
  651.   * @brief Serial Peripheral Interface
  652.   */
  653.  
  654. typedef struct
  655. {
  656.   __IO uint32_t CR1;
  657.   __IO uint32_t CR2;
  658.   __IO uint32_t SR;
  659.   __IO uint32_t DR;
  660.   __IO uint32_t CRCPR;
  661.   __IO uint32_t RXCRCR;
  662.   __IO uint32_t TXCRCR;
  663.   __IO uint32_t I2SCFGR;
  664.   __IO uint32_t I2SPR;
  665. } SPI_TypeDef;
  666.  
  667. /**
  668.   * @brief TIM Timers
  669.   */
  670. typedef struct
  671. {
  672.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  673.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  674.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  675.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  676.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  677.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  678.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  679.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  680.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  681.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  682.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  683.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  684.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  685.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  686.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  687.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  688.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  689.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  690.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  691.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  692.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  693. }TIM_TypeDef;
  694.  
  695.  
  696. /**
  697.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  698.   */
  699.  
  700. typedef struct
  701. {
  702.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  703.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  704.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  705.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  706.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  707.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  708.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  709. } USART_TypeDef;
  710.  
  711.  
  712. /**
  713.   * @brief __USB_OTG_Core_register
  714.   */
  715.  
  716. typedef struct
  717. {
  718.   __IO uint32_t GOTGCTL;              /*!<  USB_OTG Control and Status Register       Address offset: 000h */
  719.   __IO uint32_t GOTGINT;              /*!<  USB_OTG Interrupt Register                Address offset: 004h */
  720.   __IO uint32_t GAHBCFG;              /*!<  Core AHB Configuration Register           Address offset: 008h */
  721.   __IO uint32_t GUSBCFG;              /*!<  Core USB Configuration Register           Address offset: 00Ch */
  722.   __IO uint32_t GRSTCTL;              /*!<  Core Reset Register                       Address offset: 010h */
  723.   __IO uint32_t GINTSTS;              /*!<  Core Interrupt Register                   Address offset: 014h */
  724.   __IO uint32_t GINTMSK;              /*!<  Core Interrupt Mask Register              Address offset: 018h */
  725.   __IO uint32_t GRXSTSR;              /*!<  Receive Sts Q Read Register               Address offset: 01Ch */
  726.   __IO uint32_t GRXSTSP;              /*!<  Receive Sts Q Read & POP Register         Address offset: 020h */
  727.   __IO uint32_t GRXFSIZ;              /*!< Receive FIFO Size Register                 Address offset: 024h */
  728.   __IO uint32_t DIEPTXF0_HNPTXFSIZ;   /*!<  EP0 / Non Periodic Tx FIFO Size Register  Address offset: 028h */
  729.   __IO uint32_t HNPTXSTS;             /*!<  Non Periodic Tx FIFO/Queue Sts reg        Address offset: 02Ch */
  730.   uint32_t Reserved30[2];             /*!< Reserved 030h*/
  731.   __IO uint32_t GCCFG;                /*!< General Purpose IO Register                Address offset: 038h */
  732.   __IO uint32_t CID;                  /*!< User ID Register                           Address offset: 03Ch */
  733.   uint32_t  Reserved40[48];           /*!< Reserved 040h-0FFh */
  734.   __IO uint32_t HPTXFSIZ;             /*!< Host Periodic Tx FIFO Size Reg             Address offset: 100h */
  735.   __IO uint32_t DIEPTXF[0x0F];        /*!< dev Periodic Transmit FIFO                 Address offset: 0x104 */
  736. } USB_OTG_GlobalTypeDef;
  737.  
  738. /**
  739.   * @brief __device_Registers
  740.   */
  741.  
  742. typedef struct
  743. {
  744.   __IO uint32_t DCFG;                 /*!< dev Configuration Register                 Address offset: 800h*/
  745.   __IO uint32_t DCTL;                 /*!< dev Control Register                       Address offset: 804h*/
  746.   __IO uint32_t DSTS;                 /*!< dev Status Register (RO)                   Address offset: 808h*/
  747.   uint32_t Reserved0C;                /*!< Reserved 80Ch*/
  748.   __IO uint32_t DIEPMSK;              /*!< dev IN Endpoint Mask                       Address offset: 810h*/
  749.   __IO uint32_t DOEPMSK;              /*!< dev OUT Endpoint Mask                      Address offset: 814h*/
  750.   __IO uint32_t DAINT;                /*!< dev All Endpoints Itr Reg                  Address offset: 818h*/
  751.   __IO uint32_t DAINTMSK;             /*!< dev All Endpoints Itr Mask                 Address offset: 81Ch*/
  752.   uint32_t  Reserved20;               /*!< Reserved 820h*/
  753.   uint32_t Reserved9;                 /*!< Reserved 824h*/
  754.   __IO uint32_t DVBUSDIS;             /*!< dev VBUS discharge Register                Address offset: 828h*/
  755.   __IO uint32_t DVBUSPULSE;           /*!< dev VBUS Pulse Register                    Address offset: 82Ch*/
  756.   __IO uint32_t DTHRCTL;              /*!< dev thr                                    Address offset: 830h*/
  757.   __IO uint32_t DIEPEMPMSK;           /*!< dev empty msk                              Address offset: 834h*/
  758.   __IO uint32_t DEACHINT;             /*!< dedicated EP interrupt                     Address offset: 838h*/
  759.   __IO uint32_t DEACHMSK;             /*!< dedicated EP msk                           Address offset: 83Ch*/  
  760.   uint32_t Reserved40;                /*!< dedicated EP mask                          Address offset: 840h*/
  761.   __IO uint32_t DINEP1MSK;            /*!< dedicated EP mask                          Address offset: 844h*/
  762.   uint32_t  Reserved44[15];           /*!< Reserved 844-87Ch*/
  763.   __IO uint32_t DOUTEP1MSK;           /*!< dedicated EP msk                           Address offset: 884h*/
  764. } USB_OTG_DeviceTypeDef;
  765.  
  766. /**
  767.   * @brief __IN_Endpoint-Specific_Register
  768.   */
  769.  
  770. typedef struct
  771. {
  772.   __IO uint32_t DIEPCTL;              /*!< dev IN Endpoint Control Reg                900h + (ep_num * 20h) + 00h*/
  773.   uint32_t Reserved04;                /*!< Reserved                                   900h + (ep_num * 20h) + 04h*/
  774.   __IO uint32_t DIEPINT;              /*!< dev IN Endpoint Itr Reg                    900h + (ep_num * 20h) + 08h*/
  775.   uint32_t Reserved0C;                /*!< Reserved                                   900h + (ep_num * 20h) + 0Ch*/
  776.   __IO uint32_t DIEPTSIZ;             /*!< IN Endpoint Txfer Size                     900h + (ep_num * 20h) + 10h*/
  777.   __IO uint32_t DIEPDMA;              /*!< IN Endpoint DMA Address Reg                900h + (ep_num * 20h) + 14h*/
  778.   __IO uint32_t DTXFSTS;              /*!< IN Endpoint Tx FIFO Status Reg             900h + (ep_num * 20h) + 18h*/
  779.   uint32_t Reserved18;                /*!< Reserved                                   900h+(ep_num*20h)+1Ch-900h+ (ep_num * 20h) + 1Ch*/
  780. } USB_OTG_INEndpointTypeDef;
  781.  
  782. /**
  783.   * @brief __OUT_Endpoint-Specific_Registers
  784.   */
  785.  
  786. typedef struct
  787. {
  788.   __IO uint32_t DOEPCTL;              /*!< dev OUT Endpoint Control Reg               B00h + (ep_num * 20h) + 00h*/
  789.   uint32_t Reserved04;                /*!< Reserved                                   B00h + (ep_num * 20h) + 04h*/
  790.   __IO uint32_t DOEPINT;              /*!< dev OUT Endpoint Itr Reg                   B00h + (ep_num * 20h) + 08h*/
  791.   uint32_t Reserved0C;                /*!< Reserved                                   B00h + (ep_num * 20h) + 0Ch*/
  792.   __IO uint32_t DOEPTSIZ;             /*!< dev OUT Endpoint Txfer Size                B00h + (ep_num * 20h) + 10h*/
  793.   __IO uint32_t DOEPDMA;              /*!< dev OUT Endpoint DMA Address               B00h + (ep_num * 20h) + 14h*/
  794.   uint32_t Reserved18[2];             /*!< Reserved                                   B00h + (ep_num * 20h) + 18h - B00h + (ep_num * 20h) + 1Ch*/
  795. } USB_OTG_OUTEndpointTypeDef;
  796.  
  797. /**
  798.   * @brief __Host_Mode_Register_Structures
  799.   */
  800.  
  801. typedef struct
  802. {
  803.   __IO uint32_t HCFG;                 /*!< Host Configuration Register    400h*/
  804.   __IO uint32_t HFIR;                 /*!< Host Frame Interval Register   404h*/
  805.   __IO uint32_t HFNUM;                /*!< Host Frame Nbr/Frame Remaining 408h*/
  806.   uint32_t Reserved40C;               /*!< Reserved                       40Ch*/
  807.   __IO uint32_t HPTXSTS;              /*!< Host Periodic Tx FIFO/ Queue Status 410h*/
  808.   __IO uint32_t HAINT;                /*!< Host All Channels Interrupt Register 414h*/
  809.   __IO uint32_t HAINTMSK;             /*!< Host All Channels Interrupt Mask 418h*/
  810. } USB_OTG_HostTypeDef;
  811.  
  812. /**
  813.   * @brief __Host_Channel_Specific_Registers
  814.   */
  815.  
  816. typedef struct
  817. {
  818.   __IO uint32_t HCCHAR;
  819.   __IO uint32_t HCSPLT;
  820.   __IO uint32_t HCINT;
  821.   __IO uint32_t HCINTMSK;
  822.   __IO uint32_t HCTSIZ;
  823.   __IO uint32_t HCDMA;
  824.   uint32_t Reserved[2];
  825. } USB_OTG_HostChannelTypeDef;
  826.  
  827. /**
  828.   * @brief Window WATCHDOG
  829.   */
  830.  
  831. typedef struct
  832. {
  833.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  834.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  835.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  836. } WWDG_TypeDef;
  837.  
  838. /**
  839.   * @}
  840.   */
  841.  
  842. /** @addtogroup Peripheral_memory_map
  843.   * @{
  844.   */
  845.  
  846.  
  847. #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH base address in the alias region */
  848. #define FLASH_BANK1_END       ((uint32_t)0x0803FFFF) /*!< FLASH END address of bank1 */
  849. #define SRAM_BASE             ((uint32_t)0x20000000) /*!< SRAM base address in the alias region */
  850. #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region */
  851.  
  852. #define SRAM_BB_BASE          ((uint32_t)0x22000000) /*!< SRAM base address in the bit-band region */
  853. #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region */
  854.  
  855.  
  856. /*!< Peripheral memory map */
  857. #define APB1PERIPH_BASE       PERIPH_BASE
  858. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x10000)
  859. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x20000)
  860.  
  861. #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
  862. #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
  863. #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
  864. #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)
  865. #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)
  866. #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)
  867. #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
  868. #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
  869. #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
  870. #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
  871. #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)
  872. #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
  873. #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
  874. #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)
  875. #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)
  876. #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
  877. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  878. #define CAN1_BASE             (APB1PERIPH_BASE + 0x6400)
  879. #define CAN2_BASE             (APB1PERIPH_BASE + 0x6800)
  880. #define BKP_BASE              (APB1PERIPH_BASE + 0x6C00)
  881. #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
  882. #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)
  883. #define AFIO_BASE             (APB2PERIPH_BASE + 0x0000)
  884. #define EXTI_BASE             (APB2PERIPH_BASE + 0x0400)
  885. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x0800)
  886. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x0C00)
  887. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x1000)
  888. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x1400)
  889. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x1800)
  890. #define ADC1_BASE             (APB2PERIPH_BASE + 0x2400)
  891. #define ADC2_BASE             (APB2PERIPH_BASE + 0x2800)
  892. #define TIM1_BASE             (APB2PERIPH_BASE + 0x2C00)
  893. #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
  894. #define USART1_BASE           (APB2PERIPH_BASE + 0x3800)
  895.  
  896. #define SDIO_BASE             (PERIPH_BASE + 0x18000)
  897.  
  898. #define DMA1_BASE             (AHBPERIPH_BASE + 0x0000)
  899. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x0008)
  900. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x001C)
  901. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x0030)
  902. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x0044)
  903. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x0058)
  904. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x006C)
  905. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x0080)
  906. #define DMA2_BASE             (AHBPERIPH_BASE + 0x0400)
  907. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x0408)
  908. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x041C)
  909. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x0430)
  910. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x0444)
  911. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x0458)
  912. #define RCC_BASE              (AHBPERIPH_BASE + 0x1000)
  913. #define CRC_BASE              (AHBPERIPH_BASE + 0x3000)
  914.  
  915. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x2000) /*!< Flash registers base address */
  916. #define FLASHSIZE_BASE        ((uint32_t)0x1FFFF7E0)    /*!< FLASH Size register base address */
  917. #define UID_BASE              ((uint32_t)0x1FFFF7E8)    /*!< Unique device ID register base address */
  918. #define OB_BASE               ((uint32_t)0x1FFFF800)    /*!< Flash Option Bytes base address */
  919.  
  920. #define ETH_BASE              (AHBPERIPH_BASE + 0x8000)
  921. #define ETH_MAC_BASE          (ETH_BASE)
  922. #define ETH_MMC_BASE          (ETH_BASE + 0x0100)
  923. #define ETH_PTP_BASE          (ETH_BASE + 0x0700)
  924. #define ETH_DMA_BASE          (ETH_BASE + 0x1000)
  925.  
  926.  
  927. #define DBGMCU_BASE          ((uint32_t)0xE0042000) /*!< Debug MCU registers base address */
  928.  
  929.  
  930. /*!< USB registers base address */
  931. #define USB_OTG_FS_PERIPH_BASE               ((uint32_t )0x50000000)
  932.  
  933. #define USB_OTG_GLOBAL_BASE                  ((uint32_t )0x00000000)
  934. #define USB_OTG_DEVICE_BASE                  ((uint32_t )0x00000800)
  935. #define USB_OTG_IN_ENDPOINT_BASE             ((uint32_t )0x00000900)
  936. #define USB_OTG_OUT_ENDPOINT_BASE            ((uint32_t )0x00000B00)
  937. #define USB_OTG_EP_REG_SIZE                  ((uint32_t )0x00000020)
  938. #define USB_OTG_HOST_BASE                    ((uint32_t )0x00000400)
  939. #define USB_OTG_HOST_PORT_BASE               ((uint32_t )0x00000440)
  940. #define USB_OTG_HOST_CHANNEL_BASE            ((uint32_t )0x00000500)
  941. #define USB_OTG_HOST_CHANNEL_SIZE            ((uint32_t )0x00000020)
  942. #define USB_OTG_PCGCCTL_BASE                 ((uint32_t )0x00000E00)
  943. #define USB_OTG_FIFO_BASE                    ((uint32_t )0x00001000)
  944. #define USB_OTG_FIFO_SIZE                    ((uint32_t )0x00001000)
  945.  
  946. /**
  947.   * @}
  948.   */
  949.  
  950. /** @addtogroup Peripheral_declaration
  951.   * @{
  952.   */  
  953.  
  954. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  955. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  956. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  957. #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
  958. #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
  959. #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
  960. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  961. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  962. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  963. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  964. #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
  965. #define USART2              ((USART_TypeDef *) USART2_BASE)
  966. #define USART3              ((USART_TypeDef *) USART3_BASE)
  967. #define UART4               ((USART_TypeDef *) UART4_BASE)
  968. #define UART5               ((USART_TypeDef *) UART5_BASE)
  969. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  970. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  971. #define CAN1                ((CAN_TypeDef *) CAN1_BASE)
  972. #define CAN2                ((CAN_TypeDef *) CAN2_BASE)
  973. #define BKP                 ((BKP_TypeDef *) BKP_BASE)
  974. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  975. #define DAC                 ((DAC_TypeDef *) DAC_BASE)
  976. #define AFIO                ((AFIO_TypeDef *) AFIO_BASE)
  977. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  978. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  979. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  980. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  981. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  982. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  983. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  984. #define ADC2                ((ADC_TypeDef *) ADC2_BASE)
  985. #define ADC12_COMMON        ((ADC_Common_TypeDef *) ADC1_BASE)
  986. #define TIM1                ((TIM_TypeDef *) TIM1_BASE)
  987. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  988. #define USART1              ((USART_TypeDef *) USART1_BASE)
  989. #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
  990. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  991. #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
  992. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  993. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  994. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  995. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  996. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  997. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  998. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  999. #define DMA2_Channel1       ((DMA_Channel_TypeDef *) DMA2_Channel1_BASE)
  1000. #define DMA2_Channel2       ((DMA_Channel_TypeDef *) DMA2_Channel2_BASE)
  1001. #define DMA2_Channel3       ((DMA_Channel_TypeDef *) DMA2_Channel3_BASE)
  1002. #define DMA2_Channel4       ((DMA_Channel_TypeDef *) DMA2_Channel4_BASE)
  1003. #define DMA2_Channel5       ((DMA_Channel_TypeDef *) DMA2_Channel5_BASE)
  1004. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  1005. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  1006. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  1007. #define OB                  ((OB_TypeDef *) OB_BASE)
  1008. #define ETH                 ((ETH_TypeDef *) ETH_BASE)
  1009. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  1010.  
  1011. #define USB_OTG_FS          ((USB_OTG_GlobalTypeDef *) USB_OTG_FS_PERIPH_BASE)
  1012.  
  1013. /**
  1014.   * @}
  1015.   */
  1016.  
  1017. /** @addtogroup Exported_constants
  1018.   * @{
  1019.   */
  1020.  
  1021.   /** @addtogroup Peripheral_Registers_Bits_Definition
  1022.   * @{
  1023.   */
  1024.    
  1025. /******************************************************************************/
  1026. /*                         Peripheral Registers_Bits_Definition               */
  1027. /******************************************************************************/
  1028.  
  1029. /******************************************************************************/
  1030. /*                                                                            */
  1031. /*                       CRC calculation unit (CRC)                           */
  1032. /*                                                                            */
  1033. /******************************************************************************/
  1034.  
  1035. /*******************  Bit definition for CRC_DR register  *********************/
  1036. #define CRC_DR_DR_Pos                       (0U)                              
  1037. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  1038. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  1039.  
  1040. /*******************  Bit definition for CRC_IDR register  ********************/
  1041. #define CRC_IDR_IDR_Pos                     (0U)                              
  1042. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  1043. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  1044.  
  1045. /********************  Bit definition for CRC_CR register  ********************/
  1046. #define CRC_CR_RESET_Pos                    (0U)                              
  1047. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  1048. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  1049.  
  1050. /******************************************************************************/
  1051. /*                                                                            */
  1052. /*                             Power Control                                  */
  1053. /*                                                                            */
  1054. /******************************************************************************/
  1055.  
  1056. /********************  Bit definition for PWR_CR register  ********************/
  1057. #define PWR_CR_LPDS_Pos                     (0U)                              
  1058. #define PWR_CR_LPDS_Msk                     (0x1U << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  1059. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  1060. #define PWR_CR_PDDS_Pos                     (1U)                              
  1061. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  1062. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  1063. #define PWR_CR_CWUF_Pos                     (2U)                              
  1064. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  1065. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  1066. #define PWR_CR_CSBF_Pos                     (3U)                              
  1067. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  1068. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  1069. #define PWR_CR_PVDE_Pos                     (4U)                              
  1070. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  1071. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  1072.  
  1073. #define PWR_CR_PLS_Pos                      (5U)                              
  1074. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  1075. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  1076. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  1077. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  1078. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  1079.  
  1080. /*!< PVD level configuration */
  1081. #define PWR_CR_PLS_2V2                      ((uint32_t)0x00000000)             /*!< PVD level 2.2V */
  1082. #define PWR_CR_PLS_2V3                      ((uint32_t)0x00000020)             /*!< PVD level 2.3V */
  1083. #define PWR_CR_PLS_2V4                      ((uint32_t)0x00000040)             /*!< PVD level 2.4V */
  1084. #define PWR_CR_PLS_2V5                      ((uint32_t)0x00000060)             /*!< PVD level 2.5V */
  1085. #define PWR_CR_PLS_2V6                      ((uint32_t)0x00000080)             /*!< PVD level 2.6V */
  1086. #define PWR_CR_PLS_2V7                      ((uint32_t)0x000000A0)             /*!< PVD level 2.7V */
  1087. #define PWR_CR_PLS_2V8                      ((uint32_t)0x000000C0)             /*!< PVD level 2.8V */
  1088. #define PWR_CR_PLS_2V9                      ((uint32_t)0x000000E0)             /*!< PVD level 2.9V */
  1089.  
  1090. #define PWR_CR_DBP_Pos                      (8U)                              
  1091. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  1092. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  1093.  
  1094.  
  1095. /*******************  Bit definition for PWR_CSR register  ********************/
  1096. #define PWR_CSR_WUF_Pos                     (0U)                              
  1097. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  1098. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  1099. #define PWR_CSR_SBF_Pos                     (1U)                              
  1100. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  1101. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  1102. #define PWR_CSR_PVDO_Pos                    (2U)                              
  1103. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  1104. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  1105. #define PWR_CSR_EWUP_Pos                    (8U)                              
  1106. #define PWR_CSR_EWUP_Msk                    (0x1U << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  1107. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  1108.  
  1109. /******************************************************************************/
  1110. /*                                                                            */
  1111. /*                            Backup registers                                */
  1112. /*                                                                            */
  1113. /******************************************************************************/
  1114.  
  1115. /*******************  Bit definition for BKP_DR1 register  ********************/
  1116. #define BKP_DR1_D_Pos                       (0U)                              
  1117. #define BKP_DR1_D_Msk                       (0xFFFFU << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  1118. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  1119.  
  1120. /*******************  Bit definition for BKP_DR2 register  ********************/
  1121. #define BKP_DR2_D_Pos                       (0U)                              
  1122. #define BKP_DR2_D_Msk                       (0xFFFFU << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  1123. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  1124.  
  1125. /*******************  Bit definition for BKP_DR3 register  ********************/
  1126. #define BKP_DR3_D_Pos                       (0U)                              
  1127. #define BKP_DR3_D_Msk                       (0xFFFFU << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  1128. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  1129.  
  1130. /*******************  Bit definition for BKP_DR4 register  ********************/
  1131. #define BKP_DR4_D_Pos                       (0U)                              
  1132. #define BKP_DR4_D_Msk                       (0xFFFFU << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  1133. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  1134.  
  1135. /*******************  Bit definition for BKP_DR5 register  ********************/
  1136. #define BKP_DR5_D_Pos                       (0U)                              
  1137. #define BKP_DR5_D_Msk                       (0xFFFFU << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  1138. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  1139.  
  1140. /*******************  Bit definition for BKP_DR6 register  ********************/
  1141. #define BKP_DR6_D_Pos                       (0U)                              
  1142. #define BKP_DR6_D_Msk                       (0xFFFFU << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  1143. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  1144.  
  1145. /*******************  Bit definition for BKP_DR7 register  ********************/
  1146. #define BKP_DR7_D_Pos                       (0U)                              
  1147. #define BKP_DR7_D_Msk                       (0xFFFFU << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  1148. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  1149.  
  1150. /*******************  Bit definition for BKP_DR8 register  ********************/
  1151. #define BKP_DR8_D_Pos                       (0U)                              
  1152. #define BKP_DR8_D_Msk                       (0xFFFFU << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  1153. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  1154.  
  1155. /*******************  Bit definition for BKP_DR9 register  ********************/
  1156. #define BKP_DR9_D_Pos                       (0U)                              
  1157. #define BKP_DR9_D_Msk                       (0xFFFFU << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  1158. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  1159.  
  1160. /*******************  Bit definition for BKP_DR10 register  *******************/
  1161. #define BKP_DR10_D_Pos                      (0U)                              
  1162. #define BKP_DR10_D_Msk                      (0xFFFFU << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  1163. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  1164.  
  1165. /*******************  Bit definition for BKP_DR11 register  *******************/
  1166. #define BKP_DR11_D_Pos                      (0U)                              
  1167. #define BKP_DR11_D_Msk                      (0xFFFFU << BKP_DR11_D_Pos)        /*!< 0x0000FFFF */
  1168. #define BKP_DR11_D                          BKP_DR11_D_Msk                     /*!< Backup data */
  1169.  
  1170. /*******************  Bit definition for BKP_DR12 register  *******************/
  1171. #define BKP_DR12_D_Pos                      (0U)                              
  1172. #define BKP_DR12_D_Msk                      (0xFFFFU << BKP_DR12_D_Pos)        /*!< 0x0000FFFF */
  1173. #define BKP_DR12_D                          BKP_DR12_D_Msk                     /*!< Backup data */
  1174.  
  1175. /*******************  Bit definition for BKP_DR13 register  *******************/
  1176. #define BKP_DR13_D_Pos                      (0U)                              
  1177. #define BKP_DR13_D_Msk                      (0xFFFFU << BKP_DR13_D_Pos)        /*!< 0x0000FFFF */
  1178. #define BKP_DR13_D                          BKP_DR13_D_Msk                     /*!< Backup data */
  1179.  
  1180. /*******************  Bit definition for BKP_DR14 register  *******************/
  1181. #define BKP_DR14_D_Pos                      (0U)                              
  1182. #define BKP_DR14_D_Msk                      (0xFFFFU << BKP_DR14_D_Pos)        /*!< 0x0000FFFF */
  1183. #define BKP_DR14_D                          BKP_DR14_D_Msk                     /*!< Backup data */
  1184.  
  1185. /*******************  Bit definition for BKP_DR15 register  *******************/
  1186. #define BKP_DR15_D_Pos                      (0U)                              
  1187. #define BKP_DR15_D_Msk                      (0xFFFFU << BKP_DR15_D_Pos)        /*!< 0x0000FFFF */
  1188. #define BKP_DR15_D                          BKP_DR15_D_Msk                     /*!< Backup data */
  1189.  
  1190. /*******************  Bit definition for BKP_DR16 register  *******************/
  1191. #define BKP_DR16_D_Pos                      (0U)                              
  1192. #define BKP_DR16_D_Msk                      (0xFFFFU << BKP_DR16_D_Pos)        /*!< 0x0000FFFF */
  1193. #define BKP_DR16_D                          BKP_DR16_D_Msk                     /*!< Backup data */
  1194.  
  1195. /*******************  Bit definition for BKP_DR17 register  *******************/
  1196. #define BKP_DR17_D_Pos                      (0U)                              
  1197. #define BKP_DR17_D_Msk                      (0xFFFFU << BKP_DR17_D_Pos)        /*!< 0x0000FFFF */
  1198. #define BKP_DR17_D                          BKP_DR17_D_Msk                     /*!< Backup data */
  1199.  
  1200. /******************  Bit definition for BKP_DR18 register  ********************/
  1201. #define BKP_DR18_D_Pos                      (0U)                              
  1202. #define BKP_DR18_D_Msk                      (0xFFFFU << BKP_DR18_D_Pos)        /*!< 0x0000FFFF */
  1203. #define BKP_DR18_D                          BKP_DR18_D_Msk                     /*!< Backup data */
  1204.  
  1205. /*******************  Bit definition for BKP_DR19 register  *******************/
  1206. #define BKP_DR19_D_Pos                      (0U)                              
  1207. #define BKP_DR19_D_Msk                      (0xFFFFU << BKP_DR19_D_Pos)        /*!< 0x0000FFFF */
  1208. #define BKP_DR19_D                          BKP_DR19_D_Msk                     /*!< Backup data */
  1209.  
  1210. /*******************  Bit definition for BKP_DR20 register  *******************/
  1211. #define BKP_DR20_D_Pos                      (0U)                              
  1212. #define BKP_DR20_D_Msk                      (0xFFFFU << BKP_DR20_D_Pos)        /*!< 0x0000FFFF */
  1213. #define BKP_DR20_D                          BKP_DR20_D_Msk                     /*!< Backup data */
  1214.  
  1215. /*******************  Bit definition for BKP_DR21 register  *******************/
  1216. #define BKP_DR21_D_Pos                      (0U)                              
  1217. #define BKP_DR21_D_Msk                      (0xFFFFU << BKP_DR21_D_Pos)        /*!< 0x0000FFFF */
  1218. #define BKP_DR21_D                          BKP_DR21_D_Msk                     /*!< Backup data */
  1219.  
  1220. /*******************  Bit definition for BKP_DR22 register  *******************/
  1221. #define BKP_DR22_D_Pos                      (0U)                              
  1222. #define BKP_DR22_D_Msk                      (0xFFFFU << BKP_DR22_D_Pos)        /*!< 0x0000FFFF */
  1223. #define BKP_DR22_D                          BKP_DR22_D_Msk                     /*!< Backup data */
  1224.  
  1225. /*******************  Bit definition for BKP_DR23 register  *******************/
  1226. #define BKP_DR23_D_Pos                      (0U)                              
  1227. #define BKP_DR23_D_Msk                      (0xFFFFU << BKP_DR23_D_Pos)        /*!< 0x0000FFFF */
  1228. #define BKP_DR23_D                          BKP_DR23_D_Msk                     /*!< Backup data */
  1229.  
  1230. /*******************  Bit definition for BKP_DR24 register  *******************/
  1231. #define BKP_DR24_D_Pos                      (0U)                              
  1232. #define BKP_DR24_D_Msk                      (0xFFFFU << BKP_DR24_D_Pos)        /*!< 0x0000FFFF */
  1233. #define BKP_DR24_D                          BKP_DR24_D_Msk                     /*!< Backup data */
  1234.  
  1235. /*******************  Bit definition for BKP_DR25 register  *******************/
  1236. #define BKP_DR25_D_Pos                      (0U)                              
  1237. #define BKP_DR25_D_Msk                      (0xFFFFU << BKP_DR25_D_Pos)        /*!< 0x0000FFFF */
  1238. #define BKP_DR25_D                          BKP_DR25_D_Msk                     /*!< Backup data */
  1239.  
  1240. /*******************  Bit definition for BKP_DR26 register  *******************/
  1241. #define BKP_DR26_D_Pos                      (0U)                              
  1242. #define BKP_DR26_D_Msk                      (0xFFFFU << BKP_DR26_D_Pos)        /*!< 0x0000FFFF */
  1243. #define BKP_DR26_D                          BKP_DR26_D_Msk                     /*!< Backup data */
  1244.  
  1245. /*******************  Bit definition for BKP_DR27 register  *******************/
  1246. #define BKP_DR27_D_Pos                      (0U)                              
  1247. #define BKP_DR27_D_Msk                      (0xFFFFU << BKP_DR27_D_Pos)        /*!< 0x0000FFFF */
  1248. #define BKP_DR27_D                          BKP_DR27_D_Msk                     /*!< Backup data */
  1249.  
  1250. /*******************  Bit definition for BKP_DR28 register  *******************/
  1251. #define BKP_DR28_D_Pos                      (0U)                              
  1252. #define BKP_DR28_D_Msk                      (0xFFFFU << BKP_DR28_D_Pos)        /*!< 0x0000FFFF */
  1253. #define BKP_DR28_D                          BKP_DR28_D_Msk                     /*!< Backup data */
  1254.  
  1255. /*******************  Bit definition for BKP_DR29 register  *******************/
  1256. #define BKP_DR29_D_Pos                      (0U)                              
  1257. #define BKP_DR29_D_Msk                      (0xFFFFU << BKP_DR29_D_Pos)        /*!< 0x0000FFFF */
  1258. #define BKP_DR29_D                          BKP_DR29_D_Msk                     /*!< Backup data */
  1259.  
  1260. /*******************  Bit definition for BKP_DR30 register  *******************/
  1261. #define BKP_DR30_D_Pos                      (0U)                              
  1262. #define BKP_DR30_D_Msk                      (0xFFFFU << BKP_DR30_D_Pos)        /*!< 0x0000FFFF */
  1263. #define BKP_DR30_D                          BKP_DR30_D_Msk                     /*!< Backup data */
  1264.  
  1265. /*******************  Bit definition for BKP_DR31 register  *******************/
  1266. #define BKP_DR31_D_Pos                      (0U)                              
  1267. #define BKP_DR31_D_Msk                      (0xFFFFU << BKP_DR31_D_Pos)        /*!< 0x0000FFFF */
  1268. #define BKP_DR31_D                          BKP_DR31_D_Msk                     /*!< Backup data */
  1269.  
  1270. /*******************  Bit definition for BKP_DR32 register  *******************/
  1271. #define BKP_DR32_D_Pos                      (0U)                              
  1272. #define BKP_DR32_D_Msk                      (0xFFFFU << BKP_DR32_D_Pos)        /*!< 0x0000FFFF */
  1273. #define BKP_DR32_D                          BKP_DR32_D_Msk                     /*!< Backup data */
  1274.  
  1275. /*******************  Bit definition for BKP_DR33 register  *******************/
  1276. #define BKP_DR33_D_Pos                      (0U)                              
  1277. #define BKP_DR33_D_Msk                      (0xFFFFU << BKP_DR33_D_Pos)        /*!< 0x0000FFFF */
  1278. #define BKP_DR33_D                          BKP_DR33_D_Msk                     /*!< Backup data */
  1279.  
  1280. /*******************  Bit definition for BKP_DR34 register  *******************/
  1281. #define BKP_DR34_D_Pos                      (0U)                              
  1282. #define BKP_DR34_D_Msk                      (0xFFFFU << BKP_DR34_D_Pos)        /*!< 0x0000FFFF */
  1283. #define BKP_DR34_D                          BKP_DR34_D_Msk                     /*!< Backup data */
  1284.  
  1285. /*******************  Bit definition for BKP_DR35 register  *******************/
  1286. #define BKP_DR35_D_Pos                      (0U)                              
  1287. #define BKP_DR35_D_Msk                      (0xFFFFU << BKP_DR35_D_Pos)        /*!< 0x0000FFFF */
  1288. #define BKP_DR35_D                          BKP_DR35_D_Msk                     /*!< Backup data */
  1289.  
  1290. /*******************  Bit definition for BKP_DR36 register  *******************/
  1291. #define BKP_DR36_D_Pos                      (0U)                              
  1292. #define BKP_DR36_D_Msk                      (0xFFFFU << BKP_DR36_D_Pos)        /*!< 0x0000FFFF */
  1293. #define BKP_DR36_D                          BKP_DR36_D_Msk                     /*!< Backup data */
  1294.  
  1295. /*******************  Bit definition for BKP_DR37 register  *******************/
  1296. #define BKP_DR37_D_Pos                      (0U)                              
  1297. #define BKP_DR37_D_Msk                      (0xFFFFU << BKP_DR37_D_Pos)        /*!< 0x0000FFFF */
  1298. #define BKP_DR37_D                          BKP_DR37_D_Msk                     /*!< Backup data */
  1299.  
  1300. /*******************  Bit definition for BKP_DR38 register  *******************/
  1301. #define BKP_DR38_D_Pos                      (0U)                              
  1302. #define BKP_DR38_D_Msk                      (0xFFFFU << BKP_DR38_D_Pos)        /*!< 0x0000FFFF */
  1303. #define BKP_DR38_D                          BKP_DR38_D_Msk                     /*!< Backup data */
  1304.  
  1305. /*******************  Bit definition for BKP_DR39 register  *******************/
  1306. #define BKP_DR39_D_Pos                      (0U)                              
  1307. #define BKP_DR39_D_Msk                      (0xFFFFU << BKP_DR39_D_Pos)        /*!< 0x0000FFFF */
  1308. #define BKP_DR39_D                          BKP_DR39_D_Msk                     /*!< Backup data */
  1309.  
  1310. /*******************  Bit definition for BKP_DR40 register  *******************/
  1311. #define BKP_DR40_D_Pos                      (0U)                              
  1312. #define BKP_DR40_D_Msk                      (0xFFFFU << BKP_DR40_D_Pos)        /*!< 0x0000FFFF */
  1313. #define BKP_DR40_D                          BKP_DR40_D_Msk                     /*!< Backup data */
  1314.  
  1315. /*******************  Bit definition for BKP_DR41 register  *******************/
  1316. #define BKP_DR41_D_Pos                      (0U)                              
  1317. #define BKP_DR41_D_Msk                      (0xFFFFU << BKP_DR41_D_Pos)        /*!< 0x0000FFFF */
  1318. #define BKP_DR41_D                          BKP_DR41_D_Msk                     /*!< Backup data */
  1319.  
  1320. /*******************  Bit definition for BKP_DR42 register  *******************/
  1321. #define BKP_DR42_D_Pos                      (0U)                              
  1322. #define BKP_DR42_D_Msk                      (0xFFFFU << BKP_DR42_D_Pos)        /*!< 0x0000FFFF */
  1323. #define BKP_DR42_D                          BKP_DR42_D_Msk                     /*!< Backup data */
  1324.  
  1325. #define RTC_BKP_NUMBER 42
  1326.  
  1327. /******************  Bit definition for BKP_RTCCR register  *******************/
  1328. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  1329. #define BKP_RTCCR_CAL_Msk                   (0x7FU << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  1330. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  1331. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  1332. #define BKP_RTCCR_CCO_Msk                   (0x1U << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  1333. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  1334. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  1335. #define BKP_RTCCR_ASOE_Msk                  (0x1U << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  1336. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  1337. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  1338. #define BKP_RTCCR_ASOS_Msk                  (0x1U << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  1339. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  1340.  
  1341. /********************  Bit definition for BKP_CR register  ********************/
  1342. #define BKP_CR_TPE_Pos                      (0U)                              
  1343. #define BKP_CR_TPE_Msk                      (0x1U << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  1344. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  1345. #define BKP_CR_TPAL_Pos                     (1U)                              
  1346. #define BKP_CR_TPAL_Msk                     (0x1U << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  1347. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  1348.  
  1349. /*******************  Bit definition for BKP_CSR register  ********************/
  1350. #define BKP_CSR_CTE_Pos                     (0U)                              
  1351. #define BKP_CSR_CTE_Msk                     (0x1U << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  1352. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  1353. #define BKP_CSR_CTI_Pos                     (1U)                              
  1354. #define BKP_CSR_CTI_Msk                     (0x1U << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  1355. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  1356. #define BKP_CSR_TPIE_Pos                    (2U)                              
  1357. #define BKP_CSR_TPIE_Msk                    (0x1U << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  1358. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  1359. #define BKP_CSR_TEF_Pos                     (8U)                              
  1360. #define BKP_CSR_TEF_Msk                     (0x1U << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  1361. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  1362. #define BKP_CSR_TIF_Pos                     (9U)                              
  1363. #define BKP_CSR_TIF_Msk                     (0x1U << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  1364. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  1365.  
  1366. /******************************************************************************/
  1367. /*                                                                            */
  1368. /*                         Reset and Clock Control                            */
  1369. /*                                                                            */
  1370. /******************************************************************************/
  1371.  
  1372. /********************  Bit definition for RCC_CR register  ********************/
  1373. #define RCC_CR_HSION_Pos                     (0U)                              
  1374. #define RCC_CR_HSION_Msk                     (0x1U << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  1375. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  1376. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  1377. #define RCC_CR_HSIRDY_Msk                    (0x1U << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  1378. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  1379. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  1380. #define RCC_CR_HSITRIM_Msk                   (0x1FU << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  1381. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  1382. #define RCC_CR_HSICAL_Pos                    (8U)                              
  1383. #define RCC_CR_HSICAL_Msk                    (0xFFU << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  1384. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  1385. #define RCC_CR_HSEON_Pos                     (16U)                            
  1386. #define RCC_CR_HSEON_Msk                     (0x1U << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  1387. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  1388. #define RCC_CR_HSERDY_Pos                    (17U)                            
  1389. #define RCC_CR_HSERDY_Msk                    (0x1U << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  1390. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  1391. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  1392. #define RCC_CR_HSEBYP_Msk                    (0x1U << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  1393. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  1394. #define RCC_CR_CSSON_Pos                     (19U)                            
  1395. #define RCC_CR_CSSON_Msk                     (0x1U << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  1396. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  1397. #define RCC_CR_PLLON_Pos                     (24U)                            
  1398. #define RCC_CR_PLLON_Msk                     (0x1U << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  1399. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  1400. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  1401. #define RCC_CR_PLLRDY_Msk                    (0x1U << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  1402. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  1403.  
  1404. #define RCC_CR_PLL2ON_Pos                    (26U)                            
  1405. #define RCC_CR_PLL2ON_Msk                    (0x1U << RCC_CR_PLL2ON_Pos)       /*!< 0x04000000 */
  1406. #define RCC_CR_PLL2ON                        RCC_CR_PLL2ON_Msk                 /*!< PLL2 enable */
  1407. #define RCC_CR_PLL2RDY_Pos                   (27U)                            
  1408. #define RCC_CR_PLL2RDY_Msk                   (0x1U << RCC_CR_PLL2RDY_Pos)      /*!< 0x08000000 */
  1409. #define RCC_CR_PLL2RDY                       RCC_CR_PLL2RDY_Msk                /*!< PLL2 clock ready flag */
  1410. #define RCC_CR_PLL3ON_Pos                    (28U)                            
  1411. #define RCC_CR_PLL3ON_Msk                    (0x1U << RCC_CR_PLL3ON_Pos)       /*!< 0x10000000 */
  1412. #define RCC_CR_PLL3ON                        RCC_CR_PLL3ON_Msk                 /*!< PLL3 enable */
  1413. #define RCC_CR_PLL3RDY_Pos                   (29U)                            
  1414. #define RCC_CR_PLL3RDY_Msk                   (0x1U << RCC_CR_PLL3RDY_Pos)      /*!< 0x20000000 */
  1415. #define RCC_CR_PLL3RDY                       RCC_CR_PLL3RDY_Msk                /*!< PLL3 clock ready flag */
  1416.  
  1417. /*******************  Bit definition for RCC_CFGR register  *******************/
  1418. /*!< SW configuration */
  1419. #define RCC_CFGR_SW_Pos                      (0U)                              
  1420. #define RCC_CFGR_SW_Msk                      (0x3U << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  1421. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  1422. #define RCC_CFGR_SW_0                        (0x1U << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  1423. #define RCC_CFGR_SW_1                        (0x2U << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  1424.  
  1425. #define RCC_CFGR_SW_HSI                      ((uint32_t)0x00000000)            /*!< HSI selected as system clock */
  1426. #define RCC_CFGR_SW_HSE                      ((uint32_t)0x00000001)            /*!< HSE selected as system clock */
  1427. #define RCC_CFGR_SW_PLL                      ((uint32_t)0x00000002)            /*!< PLL selected as system clock */
  1428.  
  1429. /*!< SWS configuration */
  1430. #define RCC_CFGR_SWS_Pos                     (2U)                              
  1431. #define RCC_CFGR_SWS_Msk                     (0x3U << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  1432. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  1433. #define RCC_CFGR_SWS_0                       (0x1U << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  1434. #define RCC_CFGR_SWS_1                       (0x2U << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  1435.  
  1436. #define RCC_CFGR_SWS_HSI                     ((uint32_t)0x00000000)            /*!< HSI oscillator used as system clock */
  1437. #define RCC_CFGR_SWS_HSE                     ((uint32_t)0x00000004)            /*!< HSE oscillator used as system clock */
  1438. #define RCC_CFGR_SWS_PLL                     ((uint32_t)0x00000008)            /*!< PLL used as system clock */
  1439.  
  1440. /*!< HPRE configuration */
  1441. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  1442. #define RCC_CFGR_HPRE_Msk                    (0xFU << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  1443. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  1444. #define RCC_CFGR_HPRE_0                      (0x1U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  1445. #define RCC_CFGR_HPRE_1                      (0x2U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  1446. #define RCC_CFGR_HPRE_2                      (0x4U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  1447. #define RCC_CFGR_HPRE_3                      (0x8U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  1448.  
  1449. #define RCC_CFGR_HPRE_DIV1                   ((uint32_t)0x00000000)            /*!< SYSCLK not divided */
  1450. #define RCC_CFGR_HPRE_DIV2                   ((uint32_t)0x00000080)            /*!< SYSCLK divided by 2 */
  1451. #define RCC_CFGR_HPRE_DIV4                   ((uint32_t)0x00000090)            /*!< SYSCLK divided by 4 */
  1452. #define RCC_CFGR_HPRE_DIV8                   ((uint32_t)0x000000A0)            /*!< SYSCLK divided by 8 */
  1453. #define RCC_CFGR_HPRE_DIV16                  ((uint32_t)0x000000B0)            /*!< SYSCLK divided by 16 */
  1454. #define RCC_CFGR_HPRE_DIV64                  ((uint32_t)0x000000C0)            /*!< SYSCLK divided by 64 */
  1455. #define RCC_CFGR_HPRE_DIV128                 ((uint32_t)0x000000D0)            /*!< SYSCLK divided by 128 */
  1456. #define RCC_CFGR_HPRE_DIV256                 ((uint32_t)0x000000E0)            /*!< SYSCLK divided by 256 */
  1457. #define RCC_CFGR_HPRE_DIV512                 ((uint32_t)0x000000F0)            /*!< SYSCLK divided by 512 */
  1458.  
  1459. /*!< PPRE1 configuration */
  1460. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  1461. #define RCC_CFGR_PPRE1_Msk                   (0x7U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  1462. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  1463. #define RCC_CFGR_PPRE1_0                     (0x1U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  1464. #define RCC_CFGR_PPRE1_1                     (0x2U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  1465. #define RCC_CFGR_PPRE1_2                     (0x4U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  1466.  
  1467. #define RCC_CFGR_PPRE1_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  1468. #define RCC_CFGR_PPRE1_DIV2                  ((uint32_t)0x00000400)            /*!< HCLK divided by 2 */
  1469. #define RCC_CFGR_PPRE1_DIV4                  ((uint32_t)0x00000500)            /*!< HCLK divided by 4 */
  1470. #define RCC_CFGR_PPRE1_DIV8                  ((uint32_t)0x00000600)            /*!< HCLK divided by 8 */
  1471. #define RCC_CFGR_PPRE1_DIV16                 ((uint32_t)0x00000700)            /*!< HCLK divided by 16 */
  1472.  
  1473. /*!< PPRE2 configuration */
  1474. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  1475. #define RCC_CFGR_PPRE2_Msk                   (0x7U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  1476. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  1477. #define RCC_CFGR_PPRE2_0                     (0x1U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  1478. #define RCC_CFGR_PPRE2_1                     (0x2U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  1479. #define RCC_CFGR_PPRE2_2                     (0x4U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  1480.  
  1481. #define RCC_CFGR_PPRE2_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  1482. #define RCC_CFGR_PPRE2_DIV2                  ((uint32_t)0x00002000)            /*!< HCLK divided by 2 */
  1483. #define RCC_CFGR_PPRE2_DIV4                  ((uint32_t)0x00002800)            /*!< HCLK divided by 4 */
  1484. #define RCC_CFGR_PPRE2_DIV8                  ((uint32_t)0x00003000)            /*!< HCLK divided by 8 */
  1485. #define RCC_CFGR_PPRE2_DIV16                 ((uint32_t)0x00003800)            /*!< HCLK divided by 16 */
  1486.  
  1487. /*!< ADCPPRE configuration */
  1488. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  1489. #define RCC_CFGR_ADCPRE_Msk                  (0x3U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  1490. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1491. #define RCC_CFGR_ADCPRE_0                    (0x1U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  1492. #define RCC_CFGR_ADCPRE_1                    (0x2U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  1493.  
  1494. #define RCC_CFGR_ADCPRE_DIV2                 ((uint32_t)0x00000000)            /*!< PCLK2 divided by 2 */
  1495. #define RCC_CFGR_ADCPRE_DIV4                 ((uint32_t)0x00004000)            /*!< PCLK2 divided by 4 */
  1496. #define RCC_CFGR_ADCPRE_DIV6                 ((uint32_t)0x00008000)            /*!< PCLK2 divided by 6 */
  1497. #define RCC_CFGR_ADCPRE_DIV8                 ((uint32_t)0x0000C000)            /*!< PCLK2 divided by 8 */
  1498.  
  1499. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  1500. #define RCC_CFGR_PLLSRC_Msk                  (0x1U << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  1501. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  1502.  
  1503. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  1504. #define RCC_CFGR_PLLXTPRE_Msk                (0x1U << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  1505. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  1506.  
  1507. /*!< PLLMUL configuration */
  1508. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  1509. #define RCC_CFGR_PLLMULL_Msk                 (0xFU << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  1510. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1511. #define RCC_CFGR_PLLMULL_0                   (0x1U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  1512. #define RCC_CFGR_PLLMULL_1                   (0x2U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  1513. #define RCC_CFGR_PLLMULL_2                   (0x4U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  1514. #define RCC_CFGR_PLLMULL_3                   (0x8U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  1515.  
  1516. #define RCC_CFGR_PLLXTPRE_PREDIV1            ((uint32_t)0x00000000)            /*!< PREDIV1 clock not divided for PLL entry */
  1517. #define RCC_CFGR_PLLXTPRE_PREDIV1_DIV2       ((uint32_t)0x00020000)            /*!< PREDIV1 clock divided by 2 for PLL entry */
  1518.  
  1519. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  1520. #define RCC_CFGR_PLLMULL4_Msk                (0x1U << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  1521. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock * 4 */
  1522. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  1523. #define RCC_CFGR_PLLMULL5_Msk                (0x3U << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  1524. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock * 5 */
  1525. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  1526. #define RCC_CFGR_PLLMULL6_Msk                (0x1U << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  1527. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock * 6 */
  1528. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  1529. #define RCC_CFGR_PLLMULL7_Msk                (0x5U << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  1530. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock * 7 */
  1531. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  1532. #define RCC_CFGR_PLLMULL8_Msk                (0x3U << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  1533. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock * 8 */
  1534. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  1535. #define RCC_CFGR_PLLMULL9_Msk                (0x7U << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  1536. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock * 9 */
  1537. #define RCC_CFGR_PLLMULL6_5                  ((uint32_t)0x00340000)            /*!< PLL input clock * 6.5 */
  1538.  
  1539. #define RCC_CFGR_OTGFSPRE_Pos                (22U)                            
  1540. #define RCC_CFGR_OTGFSPRE_Msk                (0x1U << RCC_CFGR_OTGFSPRE_Pos)   /*!< 0x00400000 */
  1541. #define RCC_CFGR_OTGFSPRE                    RCC_CFGR_OTGFSPRE_Msk             /*!< USB OTG FS prescaler */
  1542.  
  1543. /*!< MCO configuration */
  1544. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1545. #define RCC_CFGR_MCO_Msk                     (0xFU << RCC_CFGR_MCO_Pos)        /*!< 0x0F000000 */
  1546. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[3:0] bits (Microcontroller Clock Output) */
  1547. #define RCC_CFGR_MCO_0                       (0x1U << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1548. #define RCC_CFGR_MCO_1                       (0x2U << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1549. #define RCC_CFGR_MCO_2                       (0x4U << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1550. #define RCC_CFGR_MCO_3                       (0x8U << RCC_CFGR_MCO_Pos)        /*!< 0x08000000 */
  1551.  
  1552. #define RCC_CFGR_MCO_NOCLOCK                 ((uint32_t)0x00000000)            /*!< No clock */
  1553. #define RCC_CFGR_MCO_SYSCLK                  ((uint32_t)0x04000000)            /*!< System clock selected as MCO source */
  1554. #define RCC_CFGR_MCO_HSI                     ((uint32_t)0x05000000)            /*!< HSI clock selected as MCO source */
  1555. #define RCC_CFGR_MCO_HSE                     ((uint32_t)0x06000000)            /*!< HSE clock selected as MCO source */
  1556. #define RCC_CFGR_MCO_PLLCLK_DIV2             ((uint32_t)0x07000000)            /*!< PLL clock divided by 2 selected as MCO source */
  1557. #define RCC_CFGR_MCO_PLL2CLK                 ((uint32_t)0x08000000)            /*!< PLL2 clock selected as MCO source*/
  1558. #define RCC_CFGR_MCO_PLL3CLK_DIV2            ((uint32_t)0x09000000)            /*!< PLL3 clock divided by 2 selected as MCO source*/
  1559. #define RCC_CFGR_MCO_EXT_HSE                 ((uint32_t)0x0A000000)            /*!< XT1 external 3-25 MHz oscillator clock selected as MCO source */
  1560. #define RCC_CFGR_MCO_PLL3CLK                 ((uint32_t)0x0B000000)            /*!< PLL3 clock selected as MCO source */
  1561.  
  1562.  /* Reference defines */
  1563.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1564.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1565.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1566.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1567.  #define RCC_CFGR_MCOSEL_3                    RCC_CFGR_MCO_3
  1568.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1569.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1570.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1571.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1572.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1573.  #define RCC_CFGR_MCOSEL_PLL2                 RCC_CFGR_MCO_PLL2CLK
  1574.  #define RCC_CFGR_MCOSEL_PLL3_DIV2            RCC_CFGR_MCO_PLL3CLK_DIV2
  1575.  #define RCC_CFGR_MCOSEL_EXT_HSE              RCC_CFGR_MCO_EXT_HSE
  1576.  #define RCC_CFGR_MCOSEL_PLL3CLK              RCC_CFGR_MCO_PLL3CLK
  1577.  
  1578. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1579. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1580. #define RCC_CIR_LSIRDYF_Msk                  (0x1U << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1581. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1582. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1583. #define RCC_CIR_LSERDYF_Msk                  (0x1U << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1584. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1585. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1586. #define RCC_CIR_HSIRDYF_Msk                  (0x1U << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1587. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1588. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1589. #define RCC_CIR_HSERDYF_Msk                  (0x1U << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1590. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1591. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1592. #define RCC_CIR_PLLRDYF_Msk                  (0x1U << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1593. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1594. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1595. #define RCC_CIR_CSSF_Msk                     (0x1U << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1596. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1597. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1598. #define RCC_CIR_LSIRDYIE_Msk                 (0x1U << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1599. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1600. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1601. #define RCC_CIR_LSERDYIE_Msk                 (0x1U << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1602. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1603. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1604. #define RCC_CIR_HSIRDYIE_Msk                 (0x1U << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1605. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1606. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1607. #define RCC_CIR_HSERDYIE_Msk                 (0x1U << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1608. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1609. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1610. #define RCC_CIR_PLLRDYIE_Msk                 (0x1U << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1611. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1612. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1613. #define RCC_CIR_LSIRDYC_Msk                  (0x1U << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1614. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1615. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1616. #define RCC_CIR_LSERDYC_Msk                  (0x1U << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1617. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1618. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1619. #define RCC_CIR_HSIRDYC_Msk                  (0x1U << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1620. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1621. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1622. #define RCC_CIR_HSERDYC_Msk                  (0x1U << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1623. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1624. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1625. #define RCC_CIR_PLLRDYC_Msk                  (0x1U << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1626. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1627. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1628. #define RCC_CIR_CSSC_Msk                     (0x1U << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1629. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1630.  
  1631. #define RCC_CIR_PLL2RDYF_Pos                 (5U)                              
  1632. #define RCC_CIR_PLL2RDYF_Msk                 (0x1U << RCC_CIR_PLL2RDYF_Pos)    /*!< 0x00000020 */
  1633. #define RCC_CIR_PLL2RDYF                     RCC_CIR_PLL2RDYF_Msk              /*!< PLL2 Ready Interrupt flag */
  1634. #define RCC_CIR_PLL3RDYF_Pos                 (6U)                              
  1635. #define RCC_CIR_PLL3RDYF_Msk                 (0x1U << RCC_CIR_PLL3RDYF_Pos)    /*!< 0x00000040 */
  1636. #define RCC_CIR_PLL3RDYF                     RCC_CIR_PLL3RDYF_Msk              /*!< PLL3 Ready Interrupt flag */
  1637. #define RCC_CIR_PLL2RDYIE_Pos                (13U)                            
  1638. #define RCC_CIR_PLL2RDYIE_Msk                (0x1U << RCC_CIR_PLL2RDYIE_Pos)   /*!< 0x00002000 */
  1639. #define RCC_CIR_PLL2RDYIE                    RCC_CIR_PLL2RDYIE_Msk             /*!< PLL2 Ready Interrupt Enable */
  1640. #define RCC_CIR_PLL3RDYIE_Pos                (14U)                            
  1641. #define RCC_CIR_PLL3RDYIE_Msk                (0x1U << RCC_CIR_PLL3RDYIE_Pos)   /*!< 0x00004000 */
  1642. #define RCC_CIR_PLL3RDYIE                    RCC_CIR_PLL3RDYIE_Msk             /*!< PLL3 Ready Interrupt Enable */
  1643. #define RCC_CIR_PLL2RDYC_Pos                 (21U)                            
  1644. #define RCC_CIR_PLL2RDYC_Msk                 (0x1U << RCC_CIR_PLL2RDYC_Pos)    /*!< 0x00200000 */
  1645. #define RCC_CIR_PLL2RDYC                     RCC_CIR_PLL2RDYC_Msk              /*!< PLL2 Ready Interrupt Clear */
  1646. #define RCC_CIR_PLL3RDYC_Pos                 (22U)                            
  1647. #define RCC_CIR_PLL3RDYC_Msk                 (0x1U << RCC_CIR_PLL3RDYC_Pos)    /*!< 0x00400000 */
  1648. #define RCC_CIR_PLL3RDYC                     RCC_CIR_PLL3RDYC_Msk              /*!< PLL3 Ready Interrupt Clear */
  1649.  
  1650. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1651. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1652. #define RCC_APB2RSTR_AFIORST_Msk             (0x1U << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1653. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1654. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1655. #define RCC_APB2RSTR_IOPARST_Msk             (0x1U << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1656. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1657. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1658. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1U << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1659. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1660. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1661. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1U << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1662. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1663. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1664. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1U << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1665. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1666. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1667. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1668. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1669.  
  1670. #define RCC_APB2RSTR_ADC2RST_Pos             (10U)                            
  1671. #define RCC_APB2RSTR_ADC2RST_Msk             (0x1U << RCC_APB2RSTR_ADC2RST_Pos) /*!< 0x00000400 */
  1672. #define RCC_APB2RSTR_ADC2RST                 RCC_APB2RSTR_ADC2RST_Msk          /*!< ADC 2 interface reset */
  1673.  
  1674. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1675. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1U << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1676. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1677. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1678. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1679. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1680. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1681. #define RCC_APB2RSTR_USART1RST_Msk           (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1682. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1683.  
  1684.  
  1685. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1686. #define RCC_APB2RSTR_IOPERST_Msk             (0x1U << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1687. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1688.  
  1689.  
  1690.  
  1691.  
  1692. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1693. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1694. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1695. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1696. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1697. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1698. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1699. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1700. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1701. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1702. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1703. #define RCC_APB1RSTR_USART2RST_Msk           (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1704. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1705. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1706. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1707. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1708.  
  1709. #define RCC_APB1RSTR_CAN1RST_Pos             (25U)                            
  1710. #define RCC_APB1RSTR_CAN1RST_Msk             (0x1U << RCC_APB1RSTR_CAN1RST_Pos) /*!< 0x02000000 */
  1711. #define RCC_APB1RSTR_CAN1RST                 RCC_APB1RSTR_CAN1RST_Msk          /*!< CAN1 reset */
  1712.  
  1713. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1714. #define RCC_APB1RSTR_BKPRST_Msk              (0x1U << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1715. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1716. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1717. #define RCC_APB1RSTR_PWRRST_Msk              (0x1U << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1718. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1719.  
  1720. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1721. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1722. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1723. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1724. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1725. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1726. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1727. #define RCC_APB1RSTR_USART3RST_Msk           (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1728. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1729. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1730. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1731. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1732.  
  1733.  
  1734. #define RCC_APB1RSTR_TIM5RST_Pos             (3U)                              
  1735. #define RCC_APB1RSTR_TIM5RST_Msk             (0x1U << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  1736. #define RCC_APB1RSTR_TIM5RST                 RCC_APB1RSTR_TIM5RST_Msk          /*!< Timer 5 reset */
  1737. #define RCC_APB1RSTR_TIM6RST_Pos             (4U)                              
  1738. #define RCC_APB1RSTR_TIM6RST_Msk             (0x1U << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  1739. #define RCC_APB1RSTR_TIM6RST                 RCC_APB1RSTR_TIM6RST_Msk          /*!< Timer 6 reset */
  1740. #define RCC_APB1RSTR_TIM7RST_Pos             (5U)                              
  1741. #define RCC_APB1RSTR_TIM7RST_Msk             (0x1U << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  1742. #define RCC_APB1RSTR_TIM7RST                 RCC_APB1RSTR_TIM7RST_Msk          /*!< Timer 7 reset */
  1743. #define RCC_APB1RSTR_SPI3RST_Pos             (15U)                            
  1744. #define RCC_APB1RSTR_SPI3RST_Msk             (0x1U << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  1745. #define RCC_APB1RSTR_SPI3RST                 RCC_APB1RSTR_SPI3RST_Msk          /*!< SPI 3 reset */
  1746. #define RCC_APB1RSTR_UART4RST_Pos            (19U)                            
  1747. #define RCC_APB1RSTR_UART4RST_Msk            (0x1U << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  1748. #define RCC_APB1RSTR_UART4RST                RCC_APB1RSTR_UART4RST_Msk         /*!< UART 4 reset */
  1749. #define RCC_APB1RSTR_UART5RST_Pos            (20U)                            
  1750. #define RCC_APB1RSTR_UART5RST_Msk            (0x1U << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  1751. #define RCC_APB1RSTR_UART5RST                RCC_APB1RSTR_UART5RST_Msk         /*!< UART 5 reset */
  1752.  
  1753.  
  1754.  
  1755. #define RCC_APB1RSTR_CAN2RST_Pos             (26U)                            
  1756. #define RCC_APB1RSTR_CAN2RST_Msk             (0x1U << RCC_APB1RSTR_CAN2RST_Pos) /*!< 0x04000000 */
  1757. #define RCC_APB1RSTR_CAN2RST                 RCC_APB1RSTR_CAN2RST_Msk          /*!< CAN2 reset */
  1758.  
  1759. #define RCC_APB1RSTR_DACRST_Pos              (29U)                            
  1760. #define RCC_APB1RSTR_DACRST_Msk              (0x1U << RCC_APB1RSTR_DACRST_Pos) /*!< 0x20000000 */
  1761. #define RCC_APB1RSTR_DACRST                  RCC_APB1RSTR_DACRST_Msk           /*!< DAC interface reset */
  1762.  
  1763. /******************  Bit definition for RCC_AHBENR register  ******************/
  1764. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1765. #define RCC_AHBENR_DMA1EN_Msk                (0x1U << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1766. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1767. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1768. #define RCC_AHBENR_SRAMEN_Msk                (0x1U << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1769. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1770. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1771. #define RCC_AHBENR_FLITFEN_Msk               (0x1U << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1772. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1773. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1774. #define RCC_AHBENR_CRCEN_Msk                 (0x1U << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1775. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1776.  
  1777. #define RCC_AHBENR_DMA2EN_Pos                (1U)                              
  1778. #define RCC_AHBENR_DMA2EN_Msk                (0x1U << RCC_AHBENR_DMA2EN_Pos)   /*!< 0x00000002 */
  1779. #define RCC_AHBENR_DMA2EN                    RCC_AHBENR_DMA2EN_Msk             /*!< DMA2 clock enable */
  1780.  
  1781.  
  1782. #define RCC_AHBENR_OTGFSEN_Pos               (12U)                            
  1783. #define RCC_AHBENR_OTGFSEN_Msk               (0x1U << RCC_AHBENR_OTGFSEN_Pos)  /*!< 0x00001000 */
  1784. #define RCC_AHBENR_OTGFSEN                   RCC_AHBENR_OTGFSEN_Msk            /*!< USB OTG FS clock enable */
  1785. #define RCC_AHBENR_ETHMACEN_Pos              (14U)                            
  1786. #define RCC_AHBENR_ETHMACEN_Msk              (0x1U << RCC_AHBENR_ETHMACEN_Pos) /*!< 0x00004000 */
  1787. #define RCC_AHBENR_ETHMACEN                  RCC_AHBENR_ETHMACEN_Msk           /*!< ETHERNET MAC clock enable */
  1788. #define RCC_AHBENR_ETHMACTXEN_Pos            (15U)                            
  1789. #define RCC_AHBENR_ETHMACTXEN_Msk            (0x1U << RCC_AHBENR_ETHMACTXEN_Pos) /*!< 0x00008000 */
  1790. #define RCC_AHBENR_ETHMACTXEN                RCC_AHBENR_ETHMACTXEN_Msk         /*!< ETHERNET MAC Tx clock enable */
  1791. #define RCC_AHBENR_ETHMACRXEN_Pos            (16U)                            
  1792. #define RCC_AHBENR_ETHMACRXEN_Msk            (0x1U << RCC_AHBENR_ETHMACRXEN_Pos) /*!< 0x00010000 */
  1793. #define RCC_AHBENR_ETHMACRXEN                RCC_AHBENR_ETHMACRXEN_Msk         /*!< ETHERNET MAC Rx clock enable */
  1794.  
  1795. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1796. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1797. #define RCC_APB2ENR_AFIOEN_Msk               (0x1U << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1798. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1799. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1800. #define RCC_APB2ENR_IOPAEN_Msk               (0x1U << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1801. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1802. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1803. #define RCC_APB2ENR_IOPBEN_Msk               (0x1U << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1804. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1805. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1806. #define RCC_APB2ENR_IOPCEN_Msk               (0x1U << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1807. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1808. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1809. #define RCC_APB2ENR_IOPDEN_Msk               (0x1U << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1810. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1811. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1812. #define RCC_APB2ENR_ADC1EN_Msk               (0x1U << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1813. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1814.  
  1815. #define RCC_APB2ENR_ADC2EN_Pos               (10U)                            
  1816. #define RCC_APB2ENR_ADC2EN_Msk               (0x1U << RCC_APB2ENR_ADC2EN_Pos)  /*!< 0x00000400 */
  1817. #define RCC_APB2ENR_ADC2EN                   RCC_APB2ENR_ADC2EN_Msk            /*!< ADC 2 interface clock enable */
  1818.  
  1819. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1820. #define RCC_APB2ENR_TIM1EN_Msk               (0x1U << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1821. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1822. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1823. #define RCC_APB2ENR_SPI1EN_Msk               (0x1U << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1824. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1825. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1826. #define RCC_APB2ENR_USART1EN_Msk             (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1827. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1828.  
  1829.  
  1830. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1831. #define RCC_APB2ENR_IOPEEN_Msk               (0x1U << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1832. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1833.  
  1834.  
  1835.  
  1836.  
  1837. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1838. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1839. #define RCC_APB1ENR_TIM2EN_Msk               (0x1U << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1840. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1841. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1842. #define RCC_APB1ENR_TIM3EN_Msk               (0x1U << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1843. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1844. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1845. #define RCC_APB1ENR_WWDGEN_Msk               (0x1U << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1846. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1847. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1848. #define RCC_APB1ENR_USART2EN_Msk             (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1849. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1850. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1851. #define RCC_APB1ENR_I2C1EN_Msk               (0x1U << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1852. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1853.  
  1854. #define RCC_APB1ENR_CAN1EN_Pos               (25U)                            
  1855. #define RCC_APB1ENR_CAN1EN_Msk               (0x1U << RCC_APB1ENR_CAN1EN_Pos)  /*!< 0x02000000 */
  1856. #define RCC_APB1ENR_CAN1EN                   RCC_APB1ENR_CAN1EN_Msk            /*!< CAN1 clock enable */
  1857.  
  1858. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1859. #define RCC_APB1ENR_BKPEN_Msk                (0x1U << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1860. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1861. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1862. #define RCC_APB1ENR_PWREN_Msk                (0x1U << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1863. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1864.  
  1865. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1866. #define RCC_APB1ENR_TIM4EN_Msk               (0x1U << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1867. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1868. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1869. #define RCC_APB1ENR_SPI2EN_Msk               (0x1U << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1870. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1871. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1872. #define RCC_APB1ENR_USART3EN_Msk             (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1873. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1874. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1875. #define RCC_APB1ENR_I2C2EN_Msk               (0x1U << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1876. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1877.  
  1878.  
  1879. #define RCC_APB1ENR_TIM5EN_Pos               (3U)                              
  1880. #define RCC_APB1ENR_TIM5EN_Msk               (0x1U << RCC_APB1ENR_TIM5EN_Pos)  /*!< 0x00000008 */
  1881. #define RCC_APB1ENR_TIM5EN                   RCC_APB1ENR_TIM5EN_Msk            /*!< Timer 5 clock enable */
  1882. #define RCC_APB1ENR_TIM6EN_Pos               (4U)                              
  1883. #define RCC_APB1ENR_TIM6EN_Msk               (0x1U << RCC_APB1ENR_TIM6EN_Pos)  /*!< 0x00000010 */
  1884. #define RCC_APB1ENR_TIM6EN                   RCC_APB1ENR_TIM6EN_Msk            /*!< Timer 6 clock enable */
  1885. #define RCC_APB1ENR_TIM7EN_Pos               (5U)                              
  1886. #define RCC_APB1ENR_TIM7EN_Msk               (0x1U << RCC_APB1ENR_TIM7EN_Pos)  /*!< 0x00000020 */
  1887. #define RCC_APB1ENR_TIM7EN                   RCC_APB1ENR_TIM7EN_Msk            /*!< Timer 7 clock enable */
  1888. #define RCC_APB1ENR_SPI3EN_Pos               (15U)                            
  1889. #define RCC_APB1ENR_SPI3EN_Msk               (0x1U << RCC_APB1ENR_SPI3EN_Pos)  /*!< 0x00008000 */
  1890. #define RCC_APB1ENR_SPI3EN                   RCC_APB1ENR_SPI3EN_Msk            /*!< SPI 3 clock enable */
  1891. #define RCC_APB1ENR_UART4EN_Pos              (19U)                            
  1892. #define RCC_APB1ENR_UART4EN_Msk              (0x1U << RCC_APB1ENR_UART4EN_Pos) /*!< 0x00080000 */
  1893. #define RCC_APB1ENR_UART4EN                  RCC_APB1ENR_UART4EN_Msk           /*!< UART 4 clock enable */
  1894. #define RCC_APB1ENR_UART5EN_Pos              (20U)                            
  1895. #define RCC_APB1ENR_UART5EN_Msk              (0x1U << RCC_APB1ENR_UART5EN_Pos) /*!< 0x00100000 */
  1896. #define RCC_APB1ENR_UART5EN                  RCC_APB1ENR_UART5EN_Msk           /*!< UART 5 clock enable */
  1897.  
  1898.  
  1899.  
  1900. #define RCC_APB1ENR_CAN2EN_Pos               (26U)                            
  1901. #define RCC_APB1ENR_CAN2EN_Msk               (0x1U << RCC_APB1ENR_CAN2EN_Pos)  /*!< 0x04000000 */
  1902. #define RCC_APB1ENR_CAN2EN                   RCC_APB1ENR_CAN2EN_Msk            /*!< CAN2 clock enable */
  1903.  
  1904. #define RCC_APB1ENR_DACEN_Pos                (29U)                            
  1905. #define RCC_APB1ENR_DACEN_Msk                (0x1U << RCC_APB1ENR_DACEN_Pos)   /*!< 0x20000000 */
  1906. #define RCC_APB1ENR_DACEN                    RCC_APB1ENR_DACEN_Msk             /*!< DAC interface clock enable */
  1907.  
  1908. /*******************  Bit definition for RCC_BDCR register  *******************/
  1909. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1910. #define RCC_BDCR_LSEON_Msk                   (0x1U << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1911. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1912. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1913. #define RCC_BDCR_LSERDY_Msk                  (0x1U << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1914. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1915. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1916. #define RCC_BDCR_LSEBYP_Msk                  (0x1U << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1917. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1918.  
  1919. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1920. #define RCC_BDCR_RTCSEL_Msk                  (0x3U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1921. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1922. #define RCC_BDCR_RTCSEL_0                    (0x1U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1923. #define RCC_BDCR_RTCSEL_1                    (0x2U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1924.  
  1925. /*!< RTC congiguration */
  1926. #define RCC_BDCR_RTCSEL_NOCLOCK              ((uint32_t)0x00000000)            /*!< No clock */
  1927. #define RCC_BDCR_RTCSEL_LSE                  ((uint32_t)0x00000100)            /*!< LSE oscillator clock used as RTC clock */
  1928. #define RCC_BDCR_RTCSEL_LSI                  ((uint32_t)0x00000200)            /*!< LSI oscillator clock used as RTC clock */
  1929. #define RCC_BDCR_RTCSEL_HSE                  ((uint32_t)0x00000300)            /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1930.  
  1931. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1932. #define RCC_BDCR_RTCEN_Msk                   (0x1U << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1933. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1934. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1935. #define RCC_BDCR_BDRST_Msk                   (0x1U << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1936. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1937.  
  1938. /*******************  Bit definition for RCC_CSR register  ********************/  
  1939. #define RCC_CSR_LSION_Pos                    (0U)                              
  1940. #define RCC_CSR_LSION_Msk                    (0x1U << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1941. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1942. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1943. #define RCC_CSR_LSIRDY_Msk                   (0x1U << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1944. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1945. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1946. #define RCC_CSR_RMVF_Msk                     (0x1U << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1947. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1948. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1949. #define RCC_CSR_PINRSTF_Msk                  (0x1U << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1950. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1951. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1952. #define RCC_CSR_PORRSTF_Msk                  (0x1U << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1953. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1954. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1955. #define RCC_CSR_SFTRSTF_Msk                  (0x1U << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1956. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1957. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1958. #define RCC_CSR_IWDGRSTF_Msk                 (0x1U << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1959. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1960. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1961. #define RCC_CSR_WWDGRSTF_Msk                 (0x1U << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1962. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1963. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1964. #define RCC_CSR_LPWRRSTF_Msk                 (0x1U << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1965. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1966.  
  1967. /*******************  Bit definition for RCC_AHBRSTR register  ****************/
  1968. #define RCC_AHBRSTR_OTGFSRST_Pos             (12U)                            
  1969. #define RCC_AHBRSTR_OTGFSRST_Msk             (0x1U << RCC_AHBRSTR_OTGFSRST_Pos) /*!< 0x00001000 */
  1970. #define RCC_AHBRSTR_OTGFSRST                 RCC_AHBRSTR_OTGFSRST_Msk          /*!< USB OTG FS reset */
  1971. #define RCC_AHBRSTR_ETHMACRST_Pos            (14U)                            
  1972. #define RCC_AHBRSTR_ETHMACRST_Msk            (0x1U << RCC_AHBRSTR_ETHMACRST_Pos) /*!< 0x00004000 */
  1973. #define RCC_AHBRSTR_ETHMACRST                RCC_AHBRSTR_ETHMACRST_Msk         /*!< ETHERNET MAC reset */
  1974.  
  1975. /*******************  Bit definition for RCC_CFGR2 register  ******************/
  1976. /*!< PREDIV1 configuration */
  1977. #define RCC_CFGR2_PREDIV1_Pos                (0U)                              
  1978. #define RCC_CFGR2_PREDIV1_Msk                (0xFU << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x0000000F */
  1979. #define RCC_CFGR2_PREDIV1                    RCC_CFGR2_PREDIV1_Msk             /*!< PREDIV1[3:0] bits */
  1980. #define RCC_CFGR2_PREDIV1_0                  (0x1U << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000001 */
  1981. #define RCC_CFGR2_PREDIV1_1                  (0x2U << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000002 */
  1982. #define RCC_CFGR2_PREDIV1_2                  (0x4U << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000004 */
  1983. #define RCC_CFGR2_PREDIV1_3                  (0x8U << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000008 */
  1984.  
  1985. #define RCC_CFGR2_PREDIV1_DIV1               ((uint32_t)0x00000000)            /*!< PREDIV1 input clock not divided */
  1986. #define RCC_CFGR2_PREDIV1_DIV2_Pos           (0U)                              
  1987. #define RCC_CFGR2_PREDIV1_DIV2_Msk           (0x1U << RCC_CFGR2_PREDIV1_DIV2_Pos) /*!< 0x00000001 */
  1988. #define RCC_CFGR2_PREDIV1_DIV2               RCC_CFGR2_PREDIV1_DIV2_Msk        /*!< PREDIV1 input clock divided by 2 */
  1989. #define RCC_CFGR2_PREDIV1_DIV3_Pos           (1U)                              
  1990. #define RCC_CFGR2_PREDIV1_DIV3_Msk           (0x1U << RCC_CFGR2_PREDIV1_DIV3_Pos) /*!< 0x00000002 */
  1991. #define RCC_CFGR2_PREDIV1_DIV3               RCC_CFGR2_PREDIV1_DIV3_Msk        /*!< PREDIV1 input clock divided by 3 */
  1992. #define RCC_CFGR2_PREDIV1_DIV4_Pos           (0U)                              
  1993. #define RCC_CFGR2_PREDIV1_DIV4_Msk           (0x3U << RCC_CFGR2_PREDIV1_DIV4_Pos) /*!< 0x00000003 */
  1994. #define RCC_CFGR2_PREDIV1_DIV4               RCC_CFGR2_PREDIV1_DIV4_Msk        /*!< PREDIV1 input clock divided by 4 */
  1995. #define RCC_CFGR2_PREDIV1_DIV5_Pos           (2U)                              
  1996. #define RCC_CFGR2_PREDIV1_DIV5_Msk           (0x1U << RCC_CFGR2_PREDIV1_DIV5_Pos) /*!< 0x00000004 */
  1997. #define RCC_CFGR2_PREDIV1_DIV5               RCC_CFGR2_PREDIV1_DIV5_Msk        /*!< PREDIV1 input clock divided by 5 */
  1998. #define RCC_CFGR2_PREDIV1_DIV6_Pos           (0U)                              
  1999. #define RCC_CFGR2_PREDIV1_DIV6_Msk           (0x5U << RCC_CFGR2_PREDIV1_DIV6_Pos) /*!< 0x00000005 */
  2000. #define RCC_CFGR2_PREDIV1_DIV6               RCC_CFGR2_PREDIV1_DIV6_Msk        /*!< PREDIV1 input clock divided by 6 */
  2001. #define RCC_CFGR2_PREDIV1_DIV7_Pos           (1U)                              
  2002. #define RCC_CFGR2_PREDIV1_DIV7_Msk           (0x3U << RCC_CFGR2_PREDIV1_DIV7_Pos) /*!< 0x00000006 */
  2003. #define RCC_CFGR2_PREDIV1_DIV7               RCC_CFGR2_PREDIV1_DIV7_Msk        /*!< PREDIV1 input clock divided by 7 */
  2004. #define RCC_CFGR2_PREDIV1_DIV8_Pos           (0U)                              
  2005. #define RCC_CFGR2_PREDIV1_DIV8_Msk           (0x7U << RCC_CFGR2_PREDIV1_DIV8_Pos) /*!< 0x00000007 */
  2006. #define RCC_CFGR2_PREDIV1_DIV8               RCC_CFGR2_PREDIV1_DIV8_Msk        /*!< PREDIV1 input clock divided by 8 */
  2007. #define RCC_CFGR2_PREDIV1_DIV9_Pos           (3U)                              
  2008. #define RCC_CFGR2_PREDIV1_DIV9_Msk           (0x1U << RCC_CFGR2_PREDIV1_DIV9_Pos) /*!< 0x00000008 */
  2009. #define RCC_CFGR2_PREDIV1_DIV9               RCC_CFGR2_PREDIV1_DIV9_Msk        /*!< PREDIV1 input clock divided by 9 */
  2010. #define RCC_CFGR2_PREDIV1_DIV10_Pos          (0U)                              
  2011. #define RCC_CFGR2_PREDIV1_DIV10_Msk          (0x9U << RCC_CFGR2_PREDIV1_DIV10_Pos) /*!< 0x00000009 */
  2012. #define RCC_CFGR2_PREDIV1_DIV10              RCC_CFGR2_PREDIV1_DIV10_Msk       /*!< PREDIV1 input clock divided by 10 */
  2013. #define RCC_CFGR2_PREDIV1_DIV11_Pos          (1U)                              
  2014. #define RCC_CFGR2_PREDIV1_DIV11_Msk          (0x5U << RCC_CFGR2_PREDIV1_DIV11_Pos) /*!< 0x0000000A */
  2015. #define RCC_CFGR2_PREDIV1_DIV11              RCC_CFGR2_PREDIV1_DIV11_Msk       /*!< PREDIV1 input clock divided by 11 */
  2016. #define RCC_CFGR2_PREDIV1_DIV12_Pos          (0U)                              
  2017. #define RCC_CFGR2_PREDIV1_DIV12_Msk          (0xBU << RCC_CFGR2_PREDIV1_DIV12_Pos) /*!< 0x0000000B */
  2018. #define RCC_CFGR2_PREDIV1_DIV12              RCC_CFGR2_PREDIV1_DIV12_Msk       /*!< PREDIV1 input clock divided by 12 */
  2019. #define RCC_CFGR2_PREDIV1_DIV13_Pos          (2U)                              
  2020. #define RCC_CFGR2_PREDIV1_DIV13_Msk          (0x3U << RCC_CFGR2_PREDIV1_DIV13_Pos) /*!< 0x0000000C */
  2021. #define RCC_CFGR2_PREDIV1_DIV13              RCC_CFGR2_PREDIV1_DIV13_Msk       /*!< PREDIV1 input clock divided by 13 */
  2022. #define RCC_CFGR2_PREDIV1_DIV14_Pos          (0U)                              
  2023. #define RCC_CFGR2_PREDIV1_DIV14_Msk          (0xDU << RCC_CFGR2_PREDIV1_DIV14_Pos) /*!< 0x0000000D */
  2024. #define RCC_CFGR2_PREDIV1_DIV14              RCC_CFGR2_PREDIV1_DIV14_Msk       /*!< PREDIV1 input clock divided by 14 */
  2025. #define RCC_CFGR2_PREDIV1_DIV15_Pos          (1U)                              
  2026. #define RCC_CFGR2_PREDIV1_DIV15_Msk          (0x7U << RCC_CFGR2_PREDIV1_DIV15_Pos) /*!< 0x0000000E */
  2027. #define RCC_CFGR2_PREDIV1_DIV15              RCC_CFGR2_PREDIV1_DIV15_Msk       /*!< PREDIV1 input clock divided by 15 */
  2028. #define RCC_CFGR2_PREDIV1_DIV16_Pos          (0U)                              
  2029. #define RCC_CFGR2_PREDIV1_DIV16_Msk          (0xFU << RCC_CFGR2_PREDIV1_DIV16_Pos) /*!< 0x0000000F */
  2030. #define RCC_CFGR2_PREDIV1_DIV16              RCC_CFGR2_PREDIV1_DIV16_Msk       /*!< PREDIV1 input clock divided by 16 */
  2031.  
  2032. /*!< PREDIV2 configuration */
  2033. #define RCC_CFGR2_PREDIV2_Pos                (4U)                              
  2034. #define RCC_CFGR2_PREDIV2_Msk                (0xFU << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x000000F0 */
  2035. #define RCC_CFGR2_PREDIV2                    RCC_CFGR2_PREDIV2_Msk             /*!< PREDIV2[3:0] bits */
  2036. #define RCC_CFGR2_PREDIV2_0                  (0x1U << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000010 */
  2037. #define RCC_CFGR2_PREDIV2_1                  (0x2U << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000020 */
  2038. #define RCC_CFGR2_PREDIV2_2                  (0x4U << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000040 */
  2039. #define RCC_CFGR2_PREDIV2_3                  (0x8U << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000080 */
  2040.  
  2041. #define RCC_CFGR2_PREDIV2_DIV1               ((uint32_t)0x00000000)            /*!< PREDIV2 input clock not divided */
  2042. #define RCC_CFGR2_PREDIV2_DIV2_Pos           (4U)                              
  2043. #define RCC_CFGR2_PREDIV2_DIV2_Msk           (0x1U << RCC_CFGR2_PREDIV2_DIV2_Pos) /*!< 0x00000010 */
  2044. #define RCC_CFGR2_PREDIV2_DIV2               RCC_CFGR2_PREDIV2_DIV2_Msk        /*!< PREDIV2 input clock divided by 2 */
  2045. #define RCC_CFGR2_PREDIV2_DIV3_Pos           (5U)                              
  2046. #define RCC_CFGR2_PREDIV2_DIV3_Msk           (0x1U << RCC_CFGR2_PREDIV2_DIV3_Pos) /*!< 0x00000020 */
  2047. #define RCC_CFGR2_PREDIV2_DIV3               RCC_CFGR2_PREDIV2_DIV3_Msk        /*!< PREDIV2 input clock divided by 3 */
  2048. #define RCC_CFGR2_PREDIV2_DIV4_Pos           (4U)                              
  2049. #define RCC_CFGR2_PREDIV2_DIV4_Msk           (0x3U << RCC_CFGR2_PREDIV2_DIV4_Pos) /*!< 0x00000030 */
  2050. #define RCC_CFGR2_PREDIV2_DIV4               RCC_CFGR2_PREDIV2_DIV4_Msk        /*!< PREDIV2 input clock divided by 4 */
  2051. #define RCC_CFGR2_PREDIV2_DIV5_Pos           (6U)                              
  2052. #define RCC_CFGR2_PREDIV2_DIV5_Msk           (0x1U << RCC_CFGR2_PREDIV2_DIV5_Pos) /*!< 0x00000040 */
  2053. #define RCC_CFGR2_PREDIV2_DIV5               RCC_CFGR2_PREDIV2_DIV5_Msk        /*!< PREDIV2 input clock divided by 5 */
  2054. #define RCC_CFGR2_PREDIV2_DIV6_Pos           (4U)                              
  2055. #define RCC_CFGR2_PREDIV2_DIV6_Msk           (0x5U << RCC_CFGR2_PREDIV2_DIV6_Pos) /*!< 0x00000050 */
  2056. #define RCC_CFGR2_PREDIV2_DIV6               RCC_CFGR2_PREDIV2_DIV6_Msk        /*!< PREDIV2 input clock divided by 6 */
  2057. #define RCC_CFGR2_PREDIV2_DIV7_Pos           (5U)                              
  2058. #define RCC_CFGR2_PREDIV2_DIV7_Msk           (0x3U << RCC_CFGR2_PREDIV2_DIV7_Pos) /*!< 0x00000060 */
  2059. #define RCC_CFGR2_PREDIV2_DIV7               RCC_CFGR2_PREDIV2_DIV7_Msk        /*!< PREDIV2 input clock divided by 7 */
  2060. #define RCC_CFGR2_PREDIV2_DIV8_Pos           (4U)                              
  2061. #define RCC_CFGR2_PREDIV2_DIV8_Msk           (0x7U << RCC_CFGR2_PREDIV2_DIV8_Pos) /*!< 0x00000070 */
  2062. #define RCC_CFGR2_PREDIV2_DIV8               RCC_CFGR2_PREDIV2_DIV8_Msk        /*!< PREDIV2 input clock divided by 8 */
  2063. #define RCC_CFGR2_PREDIV2_DIV9_Pos           (7U)                              
  2064. #define RCC_CFGR2_PREDIV2_DIV9_Msk           (0x1U << RCC_CFGR2_PREDIV2_DIV9_Pos) /*!< 0x00000080 */
  2065. #define RCC_CFGR2_PREDIV2_DIV9               RCC_CFGR2_PREDIV2_DIV9_Msk        /*!< PREDIV2 input clock divided by 9 */
  2066. #define RCC_CFGR2_PREDIV2_DIV10_Pos          (4U)                              
  2067. #define RCC_CFGR2_PREDIV2_DIV10_Msk          (0x9U << RCC_CFGR2_PREDIV2_DIV10_Pos) /*!< 0x00000090 */
  2068. #define RCC_CFGR2_PREDIV2_DIV10              RCC_CFGR2_PREDIV2_DIV10_Msk       /*!< PREDIV2 input clock divided by 10 */
  2069. #define RCC_CFGR2_PREDIV2_DIV11_Pos          (5U)                              
  2070. #define RCC_CFGR2_PREDIV2_DIV11_Msk          (0x5U << RCC_CFGR2_PREDIV2_DIV11_Pos) /*!< 0x000000A0 */
  2071. #define RCC_CFGR2_PREDIV2_DIV11              RCC_CFGR2_PREDIV2_DIV11_Msk       /*!< PREDIV2 input clock divided by 11 */
  2072. #define RCC_CFGR2_PREDIV2_DIV12_Pos          (4U)                              
  2073. #define RCC_CFGR2_PREDIV2_DIV12_Msk          (0xBU << RCC_CFGR2_PREDIV2_DIV12_Pos) /*!< 0x000000B0 */
  2074. #define RCC_CFGR2_PREDIV2_DIV12              RCC_CFGR2_PREDIV2_DIV12_Msk       /*!< PREDIV2 input clock divided by 12 */
  2075. #define RCC_CFGR2_PREDIV2_DIV13_Pos          (6U)                              
  2076. #define RCC_CFGR2_PREDIV2_DIV13_Msk          (0x3U << RCC_CFGR2_PREDIV2_DIV13_Pos) /*!< 0x000000C0 */
  2077. #define RCC_CFGR2_PREDIV2_DIV13              RCC_CFGR2_PREDIV2_DIV13_Msk       /*!< PREDIV2 input clock divided by 13 */
  2078. #define RCC_CFGR2_PREDIV2_DIV14_Pos          (4U)                              
  2079. #define RCC_CFGR2_PREDIV2_DIV14_Msk          (0xDU << RCC_CFGR2_PREDIV2_DIV14_Pos) /*!< 0x000000D0 */
  2080. #define RCC_CFGR2_PREDIV2_DIV14              RCC_CFGR2_PREDIV2_DIV14_Msk       /*!< PREDIV2 input clock divided by 14 */
  2081. #define RCC_CFGR2_PREDIV2_DIV15_Pos          (5U)                              
  2082. #define RCC_CFGR2_PREDIV2_DIV15_Msk          (0x7U << RCC_CFGR2_PREDIV2_DIV15_Pos) /*!< 0x000000E0 */
  2083. #define RCC_CFGR2_PREDIV2_DIV15              RCC_CFGR2_PREDIV2_DIV15_Msk       /*!< PREDIV2 input clock divided by 15 */
  2084. #define RCC_CFGR2_PREDIV2_DIV16_Pos          (4U)                              
  2085. #define RCC_CFGR2_PREDIV2_DIV16_Msk          (0xFU << RCC_CFGR2_PREDIV2_DIV16_Pos) /*!< 0x000000F0 */
  2086. #define RCC_CFGR2_PREDIV2_DIV16              RCC_CFGR2_PREDIV2_DIV16_Msk       /*!< PREDIV2 input clock divided by 16 */
  2087.  
  2088. /*!< PLL2MUL configuration */
  2089. #define RCC_CFGR2_PLL2MUL_Pos                (8U)                              
  2090. #define RCC_CFGR2_PLL2MUL_Msk                (0xFU << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000F00 */
  2091. #define RCC_CFGR2_PLL2MUL                    RCC_CFGR2_PLL2MUL_Msk             /*!< PLL2MUL[3:0] bits */
  2092. #define RCC_CFGR2_PLL2MUL_0                  (0x1U << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000100 */
  2093. #define RCC_CFGR2_PLL2MUL_1                  (0x2U << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000200 */
  2094. #define RCC_CFGR2_PLL2MUL_2                  (0x4U << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000400 */
  2095. #define RCC_CFGR2_PLL2MUL_3                  (0x8U << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000800 */
  2096.  
  2097. #define RCC_CFGR2_PLL2MUL8_Pos               (9U)                              
  2098. #define RCC_CFGR2_PLL2MUL8_Msk               (0x3U << RCC_CFGR2_PLL2MUL8_Pos)  /*!< 0x00000600 */
  2099. #define RCC_CFGR2_PLL2MUL8                   RCC_CFGR2_PLL2MUL8_Msk            /*!< PLL2 input clock * 8 */
  2100. #define RCC_CFGR2_PLL2MUL9_Pos               (8U)                              
  2101. #define RCC_CFGR2_PLL2MUL9_Msk               (0x7U << RCC_CFGR2_PLL2MUL9_Pos)  /*!< 0x00000700 */
  2102. #define RCC_CFGR2_PLL2MUL9                   RCC_CFGR2_PLL2MUL9_Msk            /*!< PLL2 input clock * 9 */
  2103. #define RCC_CFGR2_PLL2MUL10_Pos              (11U)                            
  2104. #define RCC_CFGR2_PLL2MUL10_Msk              (0x1U << RCC_CFGR2_PLL2MUL10_Pos) /*!< 0x00000800 */
  2105. #define RCC_CFGR2_PLL2MUL10                  RCC_CFGR2_PLL2MUL10_Msk           /*!< PLL2 input clock * 10 */
  2106. #define RCC_CFGR2_PLL2MUL11_Pos              (8U)                              
  2107. #define RCC_CFGR2_PLL2MUL11_Msk              (0x9U << RCC_CFGR2_PLL2MUL11_Pos) /*!< 0x00000900 */
  2108. #define RCC_CFGR2_PLL2MUL11                  RCC_CFGR2_PLL2MUL11_Msk           /*!< PLL2 input clock * 11 */
  2109. #define RCC_CFGR2_PLL2MUL12_Pos              (9U)                              
  2110. #define RCC_CFGR2_PLL2MUL12_Msk              (0x5U << RCC_CFGR2_PLL2MUL12_Pos) /*!< 0x00000A00 */
  2111. #define RCC_CFGR2_PLL2MUL12                  RCC_CFGR2_PLL2MUL12_Msk           /*!< PLL2 input clock * 12 */
  2112. #define RCC_CFGR2_PLL2MUL13_Pos              (8U)                              
  2113. #define RCC_CFGR2_PLL2MUL13_Msk              (0xBU << RCC_CFGR2_PLL2MUL13_Pos) /*!< 0x00000B00 */
  2114. #define RCC_CFGR2_PLL2MUL13                  RCC_CFGR2_PLL2MUL13_Msk           /*!< PLL2 input clock * 13 */
  2115. #define RCC_CFGR2_PLL2MUL14_Pos              (10U)                            
  2116. #define RCC_CFGR2_PLL2MUL14_Msk              (0x3U << RCC_CFGR2_PLL2MUL14_Pos) /*!< 0x00000C00 */
  2117. #define RCC_CFGR2_PLL2MUL14                  RCC_CFGR2_PLL2MUL14_Msk           /*!< PLL2 input clock * 14 */
  2118. #define RCC_CFGR2_PLL2MUL16_Pos              (9U)                              
  2119. #define RCC_CFGR2_PLL2MUL16_Msk              (0x7U << RCC_CFGR2_PLL2MUL16_Pos) /*!< 0x00000E00 */
  2120. #define RCC_CFGR2_PLL2MUL16                  RCC_CFGR2_PLL2MUL16_Msk           /*!< PLL2 input clock * 16 */
  2121. #define RCC_CFGR2_PLL2MUL20_Pos              (8U)                              
  2122. #define RCC_CFGR2_PLL2MUL20_Msk              (0xFU << RCC_CFGR2_PLL2MUL20_Pos) /*!< 0x00000F00 */
  2123. #define RCC_CFGR2_PLL2MUL20                  RCC_CFGR2_PLL2MUL20_Msk           /*!< PLL2 input clock * 20 */
  2124.  
  2125. /*!< PLL3MUL configuration */
  2126. #define RCC_CFGR2_PLL3MUL_Pos                (12U)                            
  2127. #define RCC_CFGR2_PLL3MUL_Msk                (0xFU << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x0000F000 */
  2128. #define RCC_CFGR2_PLL3MUL                    RCC_CFGR2_PLL3MUL_Msk             /*!< PLL3MUL[3:0] bits */
  2129. #define RCC_CFGR2_PLL3MUL_0                  (0x1U << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00001000 */
  2130. #define RCC_CFGR2_PLL3MUL_1                  (0x2U << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00002000 */
  2131. #define RCC_CFGR2_PLL3MUL_2                  (0x4U << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00004000 */
  2132. #define RCC_CFGR2_PLL3MUL_3                  (0x8U << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00008000 */
  2133.  
  2134. #define RCC_CFGR2_PLL3MUL8_Pos               (13U)                            
  2135. #define RCC_CFGR2_PLL3MUL8_Msk               (0x3U << RCC_CFGR2_PLL3MUL8_Pos)  /*!< 0x00006000 */
  2136. #define RCC_CFGR2_PLL3MUL8                   RCC_CFGR2_PLL3MUL8_Msk            /*!< PLL3 input clock * 8 */
  2137. #define RCC_CFGR2_PLL3MUL9_Pos               (12U)                            
  2138. #define RCC_CFGR2_PLL3MUL9_Msk               (0x7U << RCC_CFGR2_PLL3MUL9_Pos)  /*!< 0x00007000 */
  2139. #define RCC_CFGR2_PLL3MUL9                   RCC_CFGR2_PLL3MUL9_Msk            /*!< PLL3 input clock * 9 */
  2140. #define RCC_CFGR2_PLL3MUL10_Pos              (15U)                            
  2141. #define RCC_CFGR2_PLL3MUL10_Msk              (0x1U << RCC_CFGR2_PLL3MUL10_Pos) /*!< 0x00008000 */
  2142. #define RCC_CFGR2_PLL3MUL10                  RCC_CFGR2_PLL3MUL10_Msk           /*!< PLL3 input clock * 10 */
  2143. #define RCC_CFGR2_PLL3MUL11_Pos              (12U)                            
  2144. #define RCC_CFGR2_PLL3MUL11_Msk              (0x9U << RCC_CFGR2_PLL3MUL11_Pos) /*!< 0x00009000 */
  2145. #define RCC_CFGR2_PLL3MUL11                  RCC_CFGR2_PLL3MUL11_Msk           /*!< PLL3 input clock * 11 */
  2146. #define RCC_CFGR2_PLL3MUL12_Pos              (13U)                            
  2147. #define RCC_CFGR2_PLL3MUL12_Msk              (0x5U << RCC_CFGR2_PLL3MUL12_Pos) /*!< 0x0000A000 */
  2148. #define RCC_CFGR2_PLL3MUL12                  RCC_CFGR2_PLL3MUL12_Msk           /*!< PLL3 input clock * 12 */
  2149. #define RCC_CFGR2_PLL3MUL13_Pos              (12U)                            
  2150. #define RCC_CFGR2_PLL3MUL13_Msk              (0xBU << RCC_CFGR2_PLL3MUL13_Pos) /*!< 0x0000B000 */
  2151. #define RCC_CFGR2_PLL3MUL13                  RCC_CFGR2_PLL3MUL13_Msk           /*!< PLL3 input clock * 13 */
  2152. #define RCC_CFGR2_PLL3MUL14_Pos              (14U)                            
  2153. #define RCC_CFGR2_PLL3MUL14_Msk              (0x3U << RCC_CFGR2_PLL3MUL14_Pos) /*!< 0x0000C000 */
  2154. #define RCC_CFGR2_PLL3MUL14                  RCC_CFGR2_PLL3MUL14_Msk           /*!< PLL3 input clock * 14 */
  2155. #define RCC_CFGR2_PLL3MUL16_Pos              (13U)                            
  2156. #define RCC_CFGR2_PLL3MUL16_Msk              (0x7U << RCC_CFGR2_PLL3MUL16_Pos) /*!< 0x0000E000 */
  2157. #define RCC_CFGR2_PLL3MUL16                  RCC_CFGR2_PLL3MUL16_Msk           /*!< PLL3 input clock * 16 */
  2158. #define RCC_CFGR2_PLL3MUL20_Pos              (12U)                            
  2159. #define RCC_CFGR2_PLL3MUL20_Msk              (0xFU << RCC_CFGR2_PLL3MUL20_Pos) /*!< 0x0000F000 */
  2160. #define RCC_CFGR2_PLL3MUL20                  RCC_CFGR2_PLL3MUL20_Msk           /*!< PLL3 input clock * 20 */
  2161.  
  2162. #define RCC_CFGR2_PREDIV1SRC_Pos             (16U)                            
  2163. #define RCC_CFGR2_PREDIV1SRC_Msk             (0x1U << RCC_CFGR2_PREDIV1SRC_Pos) /*!< 0x00010000 */
  2164. #define RCC_CFGR2_PREDIV1SRC                 RCC_CFGR2_PREDIV1SRC_Msk          /*!< PREDIV1 entry clock source */
  2165. #define RCC_CFGR2_PREDIV1SRC_PLL2_Pos        (16U)                            
  2166. #define RCC_CFGR2_PREDIV1SRC_PLL2_Msk        (0x1U << RCC_CFGR2_PREDIV1SRC_PLL2_Pos) /*!< 0x00010000 */
  2167. #define RCC_CFGR2_PREDIV1SRC_PLL2            RCC_CFGR2_PREDIV1SRC_PLL2_Msk     /*!< PLL2 selected as PREDIV1 entry clock source */
  2168. #define RCC_CFGR2_PREDIV1SRC_HSE             ((uint32_t)0x00000000)            /*!< HSE selected as PREDIV1 entry clock source */
  2169. #define RCC_CFGR2_I2S2SRC_Pos                (17U)                            
  2170. #define RCC_CFGR2_I2S2SRC_Msk                (0x1U << RCC_CFGR2_I2S2SRC_Pos)   /*!< 0x00020000 */
  2171. #define RCC_CFGR2_I2S2SRC                    RCC_CFGR2_I2S2SRC_Msk             /*!< I2S2 entry clock source */
  2172. #define RCC_CFGR2_I2S3SRC_Pos                (18U)                            
  2173. #define RCC_CFGR2_I2S3SRC_Msk                (0x1U << RCC_CFGR2_I2S3SRC_Pos)   /*!< 0x00040000 */
  2174. #define RCC_CFGR2_I2S3SRC                    RCC_CFGR2_I2S3SRC_Msk             /*!< I2S3 clock source */
  2175.  
  2176.  
  2177. /******************************************************************************/
  2178. /*                                                                            */
  2179. /*                General Purpose and Alternate Function I/O                  */
  2180. /*                                                                            */
  2181. /******************************************************************************/
  2182.  
  2183. /*******************  Bit definition for GPIO_CRL register  *******************/
  2184. #define GPIO_CRL_MODE_Pos                    (0U)                              
  2185. #define GPIO_CRL_MODE_Msk                    (0x33333333U << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  2186. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  2187.  
  2188. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  2189. #define GPIO_CRL_MODE0_Msk                   (0x3U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  2190. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  2191. #define GPIO_CRL_MODE0_0                     (0x1U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  2192. #define GPIO_CRL_MODE0_1                     (0x2U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  2193.  
  2194. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  2195. #define GPIO_CRL_MODE1_Msk                   (0x3U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  2196. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  2197. #define GPIO_CRL_MODE1_0                     (0x1U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  2198. #define GPIO_CRL_MODE1_1                     (0x2U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  2199.  
  2200. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  2201. #define GPIO_CRL_MODE2_Msk                   (0x3U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  2202. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  2203. #define GPIO_CRL_MODE2_0                     (0x1U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  2204. #define GPIO_CRL_MODE2_1                     (0x2U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  2205.  
  2206. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  2207. #define GPIO_CRL_MODE3_Msk                   (0x3U << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  2208. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  2209. #define GPIO_CRL_MODE3_0                     (0x1U << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  2210. #define GPIO_CRL_MODE3_1                     (0x2U << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  2211.  
  2212. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  2213. #define GPIO_CRL_MODE4_Msk                   (0x3U << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  2214. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  2215. #define GPIO_CRL_MODE4_0                     (0x1U << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  2216. #define GPIO_CRL_MODE4_1                     (0x2U << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  2217.  
  2218. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  2219. #define GPIO_CRL_MODE5_Msk                   (0x3U << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  2220. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  2221. #define GPIO_CRL_MODE5_0                     (0x1U << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  2222. #define GPIO_CRL_MODE5_1                     (0x2U << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  2223.  
  2224. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  2225. #define GPIO_CRL_MODE6_Msk                   (0x3U << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  2226. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  2227. #define GPIO_CRL_MODE6_0                     (0x1U << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  2228. #define GPIO_CRL_MODE6_1                     (0x2U << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  2229.  
  2230. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  2231. #define GPIO_CRL_MODE7_Msk                   (0x3U << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  2232. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  2233. #define GPIO_CRL_MODE7_0                     (0x1U << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  2234. #define GPIO_CRL_MODE7_1                     (0x2U << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  2235.  
  2236. #define GPIO_CRL_CNF_Pos                     (2U)                              
  2237. #define GPIO_CRL_CNF_Msk                     (0x33333333U << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  2238. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  2239.  
  2240. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  2241. #define GPIO_CRL_CNF0_Msk                    (0x3U << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  2242. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  2243. #define GPIO_CRL_CNF0_0                      (0x1U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  2244. #define GPIO_CRL_CNF0_1                      (0x2U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  2245.  
  2246. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  2247. #define GPIO_CRL_CNF1_Msk                    (0x3U << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  2248. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  2249. #define GPIO_CRL_CNF1_0                      (0x1U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  2250. #define GPIO_CRL_CNF1_1                      (0x2U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  2251.  
  2252. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  2253. #define GPIO_CRL_CNF2_Msk                    (0x3U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  2254. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  2255. #define GPIO_CRL_CNF2_0                      (0x1U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  2256. #define GPIO_CRL_CNF2_1                      (0x2U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  2257.  
  2258. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  2259. #define GPIO_CRL_CNF3_Msk                    (0x3U << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  2260. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  2261. #define GPIO_CRL_CNF3_0                      (0x1U << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  2262. #define GPIO_CRL_CNF3_1                      (0x2U << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  2263.  
  2264. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  2265. #define GPIO_CRL_CNF4_Msk                    (0x3U << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  2266. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  2267. #define GPIO_CRL_CNF4_0                      (0x1U << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  2268. #define GPIO_CRL_CNF4_1                      (0x2U << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  2269.  
  2270. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  2271. #define GPIO_CRL_CNF5_Msk                    (0x3U << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  2272. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  2273. #define GPIO_CRL_CNF5_0                      (0x1U << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  2274. #define GPIO_CRL_CNF5_1                      (0x2U << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  2275.  
  2276. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  2277. #define GPIO_CRL_CNF6_Msk                    (0x3U << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  2278. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  2279. #define GPIO_CRL_CNF6_0                      (0x1U << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  2280. #define GPIO_CRL_CNF6_1                      (0x2U << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  2281.  
  2282. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  2283. #define GPIO_CRL_CNF7_Msk                    (0x3U << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  2284. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  2285. #define GPIO_CRL_CNF7_0                      (0x1U << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  2286. #define GPIO_CRL_CNF7_1                      (0x2U << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  2287.  
  2288. /*******************  Bit definition for GPIO_CRH register  *******************/
  2289. #define GPIO_CRH_MODE_Pos                    (0U)                              
  2290. #define GPIO_CRH_MODE_Msk                    (0x33333333U << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  2291. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  2292.  
  2293. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  2294. #define GPIO_CRH_MODE8_Msk                   (0x3U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  2295. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  2296. #define GPIO_CRH_MODE8_0                     (0x1U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  2297. #define GPIO_CRH_MODE8_1                     (0x2U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  2298.  
  2299. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  2300. #define GPIO_CRH_MODE9_Msk                   (0x3U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  2301. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  2302. #define GPIO_CRH_MODE9_0                     (0x1U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  2303. #define GPIO_CRH_MODE9_1                     (0x2U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  2304.  
  2305. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  2306. #define GPIO_CRH_MODE10_Msk                  (0x3U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  2307. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  2308. #define GPIO_CRH_MODE10_0                    (0x1U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  2309. #define GPIO_CRH_MODE10_1                    (0x2U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  2310.  
  2311. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  2312. #define GPIO_CRH_MODE11_Msk                  (0x3U << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  2313. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  2314. #define GPIO_CRH_MODE11_0                    (0x1U << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  2315. #define GPIO_CRH_MODE11_1                    (0x2U << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  2316.  
  2317. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  2318. #define GPIO_CRH_MODE12_Msk                  (0x3U << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  2319. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  2320. #define GPIO_CRH_MODE12_0                    (0x1U << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  2321. #define GPIO_CRH_MODE12_1                    (0x2U << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  2322.  
  2323. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  2324. #define GPIO_CRH_MODE13_Msk                  (0x3U << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  2325. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  2326. #define GPIO_CRH_MODE13_0                    (0x1U << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  2327. #define GPIO_CRH_MODE13_1                    (0x2U << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  2328.  
  2329. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  2330. #define GPIO_CRH_MODE14_Msk                  (0x3U << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  2331. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  2332. #define GPIO_CRH_MODE14_0                    (0x1U << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  2333. #define GPIO_CRH_MODE14_1                    (0x2U << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  2334.  
  2335. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  2336. #define GPIO_CRH_MODE15_Msk                  (0x3U << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  2337. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  2338. #define GPIO_CRH_MODE15_0                    (0x1U << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  2339. #define GPIO_CRH_MODE15_1                    (0x2U << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  2340.  
  2341. #define GPIO_CRH_CNF_Pos                     (2U)                              
  2342. #define GPIO_CRH_CNF_Msk                     (0x33333333U << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  2343. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  2344.  
  2345. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  2346. #define GPIO_CRH_CNF8_Msk                    (0x3U << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  2347. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  2348. #define GPIO_CRH_CNF8_0                      (0x1U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  2349. #define GPIO_CRH_CNF8_1                      (0x2U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  2350.  
  2351. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  2352. #define GPIO_CRH_CNF9_Msk                    (0x3U << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  2353. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  2354. #define GPIO_CRH_CNF9_0                      (0x1U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  2355. #define GPIO_CRH_CNF9_1                      (0x2U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  2356.  
  2357. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  2358. #define GPIO_CRH_CNF10_Msk                   (0x3U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  2359. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  2360. #define GPIO_CRH_CNF10_0                     (0x1U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  2361. #define GPIO_CRH_CNF10_1                     (0x2U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  2362.  
  2363. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  2364. #define GPIO_CRH_CNF11_Msk                   (0x3U << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  2365. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  2366. #define GPIO_CRH_CNF11_0                     (0x1U << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  2367. #define GPIO_CRH_CNF11_1                     (0x2U << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  2368.  
  2369. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  2370. #define GPIO_CRH_CNF12_Msk                   (0x3U << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  2371. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  2372. #define GPIO_CRH_CNF12_0                     (0x1U << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  2373. #define GPIO_CRH_CNF12_1                     (0x2U << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  2374.  
  2375. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  2376. #define GPIO_CRH_CNF13_Msk                   (0x3U << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  2377. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  2378. #define GPIO_CRH_CNF13_0                     (0x1U << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  2379. #define GPIO_CRH_CNF13_1                     (0x2U << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  2380.  
  2381. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  2382. #define GPIO_CRH_CNF14_Msk                   (0x3U << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  2383. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  2384. #define GPIO_CRH_CNF14_0                     (0x1U << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  2385. #define GPIO_CRH_CNF14_1                     (0x2U << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  2386.  
  2387. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  2388. #define GPIO_CRH_CNF15_Msk                   (0x3U << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  2389. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  2390. #define GPIO_CRH_CNF15_0                     (0x1U << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  2391. #define GPIO_CRH_CNF15_1                     (0x2U << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  2392.  
  2393. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  2394. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  2395. #define GPIO_IDR_IDR0_Msk                    (0x1U << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  2396. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  2397. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  2398. #define GPIO_IDR_IDR1_Msk                    (0x1U << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  2399. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  2400. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  2401. #define GPIO_IDR_IDR2_Msk                    (0x1U << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  2402. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  2403. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  2404. #define GPIO_IDR_IDR3_Msk                    (0x1U << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  2405. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  2406. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  2407. #define GPIO_IDR_IDR4_Msk                    (0x1U << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  2408. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  2409. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  2410. #define GPIO_IDR_IDR5_Msk                    (0x1U << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  2411. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  2412. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  2413. #define GPIO_IDR_IDR6_Msk                    (0x1U << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  2414. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  2415. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  2416. #define GPIO_IDR_IDR7_Msk                    (0x1U << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  2417. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  2418. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  2419. #define GPIO_IDR_IDR8_Msk                    (0x1U << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  2420. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  2421. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  2422. #define GPIO_IDR_IDR9_Msk                    (0x1U << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  2423. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  2424. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  2425. #define GPIO_IDR_IDR10_Msk                   (0x1U << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  2426. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  2427. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  2428. #define GPIO_IDR_IDR11_Msk                   (0x1U << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  2429. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  2430. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  2431. #define GPIO_IDR_IDR12_Msk                   (0x1U << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  2432. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  2433. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  2434. #define GPIO_IDR_IDR13_Msk                   (0x1U << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  2435. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  2436. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  2437. #define GPIO_IDR_IDR14_Msk                   (0x1U << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  2438. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  2439. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  2440. #define GPIO_IDR_IDR15_Msk                   (0x1U << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  2441. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  2442.  
  2443. /*******************  Bit definition for GPIO_ODR register  *******************/
  2444. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  2445. #define GPIO_ODR_ODR0_Msk                    (0x1U << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  2446. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  2447. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  2448. #define GPIO_ODR_ODR1_Msk                    (0x1U << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  2449. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  2450. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  2451. #define GPIO_ODR_ODR2_Msk                    (0x1U << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  2452. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  2453. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  2454. #define GPIO_ODR_ODR3_Msk                    (0x1U << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  2455. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  2456. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  2457. #define GPIO_ODR_ODR4_Msk                    (0x1U << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  2458. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  2459. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  2460. #define GPIO_ODR_ODR5_Msk                    (0x1U << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  2461. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  2462. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  2463. #define GPIO_ODR_ODR6_Msk                    (0x1U << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  2464. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  2465. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  2466. #define GPIO_ODR_ODR7_Msk                    (0x1U << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  2467. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  2468. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  2469. #define GPIO_ODR_ODR8_Msk                    (0x1U << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  2470. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  2471. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  2472. #define GPIO_ODR_ODR9_Msk                    (0x1U << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  2473. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  2474. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  2475. #define GPIO_ODR_ODR10_Msk                   (0x1U << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  2476. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  2477. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  2478. #define GPIO_ODR_ODR11_Msk                   (0x1U << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  2479. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  2480. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  2481. #define GPIO_ODR_ODR12_Msk                   (0x1U << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  2482. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  2483. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  2484. #define GPIO_ODR_ODR13_Msk                   (0x1U << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  2485. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  2486. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  2487. #define GPIO_ODR_ODR14_Msk                   (0x1U << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  2488. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  2489. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  2490. #define GPIO_ODR_ODR15_Msk                   (0x1U << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  2491. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  2492.  
  2493. /******************  Bit definition for GPIO_BSRR register  *******************/
  2494. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  2495. #define GPIO_BSRR_BS0_Msk                    (0x1U << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  2496. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  2497. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  2498. #define GPIO_BSRR_BS1_Msk                    (0x1U << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  2499. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  2500. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  2501. #define GPIO_BSRR_BS2_Msk                    (0x1U << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  2502. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  2503. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  2504. #define GPIO_BSRR_BS3_Msk                    (0x1U << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  2505. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  2506. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  2507. #define GPIO_BSRR_BS4_Msk                    (0x1U << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  2508. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  2509. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  2510. #define GPIO_BSRR_BS5_Msk                    (0x1U << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  2511. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  2512. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  2513. #define GPIO_BSRR_BS6_Msk                    (0x1U << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  2514. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  2515. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  2516. #define GPIO_BSRR_BS7_Msk                    (0x1U << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  2517. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  2518. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  2519. #define GPIO_BSRR_BS8_Msk                    (0x1U << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  2520. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  2521. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  2522. #define GPIO_BSRR_BS9_Msk                    (0x1U << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  2523. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  2524. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  2525. #define GPIO_BSRR_BS10_Msk                   (0x1U << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  2526. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  2527. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  2528. #define GPIO_BSRR_BS11_Msk                   (0x1U << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  2529. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  2530. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  2531. #define GPIO_BSRR_BS12_Msk                   (0x1U << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  2532. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  2533. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  2534. #define GPIO_BSRR_BS13_Msk                   (0x1U << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  2535. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  2536. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  2537. #define GPIO_BSRR_BS14_Msk                   (0x1U << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  2538. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  2539. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  2540. #define GPIO_BSRR_BS15_Msk                   (0x1U << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  2541. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  2542.  
  2543. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  2544. #define GPIO_BSRR_BR0_Msk                    (0x1U << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  2545. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  2546. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  2547. #define GPIO_BSRR_BR1_Msk                    (0x1U << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  2548. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  2549. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  2550. #define GPIO_BSRR_BR2_Msk                    (0x1U << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  2551. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  2552. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  2553. #define GPIO_BSRR_BR3_Msk                    (0x1U << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  2554. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  2555. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  2556. #define GPIO_BSRR_BR4_Msk                    (0x1U << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  2557. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  2558. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  2559. #define GPIO_BSRR_BR5_Msk                    (0x1U << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  2560. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  2561. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  2562. #define GPIO_BSRR_BR6_Msk                    (0x1U << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  2563. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  2564. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  2565. #define GPIO_BSRR_BR7_Msk                    (0x1U << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  2566. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  2567. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  2568. #define GPIO_BSRR_BR8_Msk                    (0x1U << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  2569. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  2570. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  2571. #define GPIO_BSRR_BR9_Msk                    (0x1U << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  2572. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  2573. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  2574. #define GPIO_BSRR_BR10_Msk                   (0x1U << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  2575. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  2576. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  2577. #define GPIO_BSRR_BR11_Msk                   (0x1U << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  2578. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  2579. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  2580. #define GPIO_BSRR_BR12_Msk                   (0x1U << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  2581. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  2582. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  2583. #define GPIO_BSRR_BR13_Msk                   (0x1U << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  2584. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  2585. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  2586. #define GPIO_BSRR_BR14_Msk                   (0x1U << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  2587. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  2588. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  2589. #define GPIO_BSRR_BR15_Msk                   (0x1U << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  2590. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  2591.  
  2592. /*******************  Bit definition for GPIO_BRR register  *******************/
  2593. #define GPIO_BRR_BR0_Pos                     (0U)                              
  2594. #define GPIO_BRR_BR0_Msk                     (0x1U << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  2595. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  2596. #define GPIO_BRR_BR1_Pos                     (1U)                              
  2597. #define GPIO_BRR_BR1_Msk                     (0x1U << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  2598. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  2599. #define GPIO_BRR_BR2_Pos                     (2U)                              
  2600. #define GPIO_BRR_BR2_Msk                     (0x1U << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  2601. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  2602. #define GPIO_BRR_BR3_Pos                     (3U)                              
  2603. #define GPIO_BRR_BR3_Msk                     (0x1U << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  2604. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  2605. #define GPIO_BRR_BR4_Pos                     (4U)                              
  2606. #define GPIO_BRR_BR4_Msk                     (0x1U << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  2607. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  2608. #define GPIO_BRR_BR5_Pos                     (5U)                              
  2609. #define GPIO_BRR_BR5_Msk                     (0x1U << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  2610. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  2611. #define GPIO_BRR_BR6_Pos                     (6U)                              
  2612. #define GPIO_BRR_BR6_Msk                     (0x1U << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  2613. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  2614. #define GPIO_BRR_BR7_Pos                     (7U)                              
  2615. #define GPIO_BRR_BR7_Msk                     (0x1U << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  2616. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  2617. #define GPIO_BRR_BR8_Pos                     (8U)                              
  2618. #define GPIO_BRR_BR8_Msk                     (0x1U << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  2619. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  2620. #define GPIO_BRR_BR9_Pos                     (9U)                              
  2621. #define GPIO_BRR_BR9_Msk                     (0x1U << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  2622. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  2623. #define GPIO_BRR_BR10_Pos                    (10U)                            
  2624. #define GPIO_BRR_BR10_Msk                    (0x1U << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  2625. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  2626. #define GPIO_BRR_BR11_Pos                    (11U)                            
  2627. #define GPIO_BRR_BR11_Msk                    (0x1U << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  2628. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  2629. #define GPIO_BRR_BR12_Pos                    (12U)                            
  2630. #define GPIO_BRR_BR12_Msk                    (0x1U << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  2631. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  2632. #define GPIO_BRR_BR13_Pos                    (13U)                            
  2633. #define GPIO_BRR_BR13_Msk                    (0x1U << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  2634. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  2635. #define GPIO_BRR_BR14_Pos                    (14U)                            
  2636. #define GPIO_BRR_BR14_Msk                    (0x1U << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  2637. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  2638. #define GPIO_BRR_BR15_Pos                    (15U)                            
  2639. #define GPIO_BRR_BR15_Msk                    (0x1U << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  2640. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  2641.  
  2642. /******************  Bit definition for GPIO_LCKR register  *******************/
  2643. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  2644. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  2645. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  2646. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  2647. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  2648. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  2649. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  2650. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  2651. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  2652. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  2653. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  2654. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  2655. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  2656. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  2657. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  2658. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  2659. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  2660. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  2661. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  2662. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  2663. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  2664. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  2665. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  2666. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  2667. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  2668. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  2669. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  2670. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  2671. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  2672. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  2673. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  2674. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  2675. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  2676. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  2677. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  2678. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  2679. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  2680. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  2681. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  2682. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  2683. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  2684. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  2685. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  2686. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  2687. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  2688. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  2689. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  2690. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  2691. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  2692. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  2693. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  2694.  
  2695. /*----------------------------------------------------------------------------*/
  2696.  
  2697. /******************  Bit definition for AFIO_EVCR register  *******************/
  2698. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  2699. #define AFIO_EVCR_PIN_Msk                    (0xFU << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  2700. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  2701. #define AFIO_EVCR_PIN_0                      (0x1U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  2702. #define AFIO_EVCR_PIN_1                      (0x2U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  2703. #define AFIO_EVCR_PIN_2                      (0x4U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  2704. #define AFIO_EVCR_PIN_3                      (0x8U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  2705.  
  2706. /*!< PIN configuration */
  2707. #define AFIO_EVCR_PIN_PX0                    ((uint32_t)0x00000000)            /*!< Pin 0 selected */
  2708. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  2709. #define AFIO_EVCR_PIN_PX1_Msk                (0x1U << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  2710. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  2711. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  2712. #define AFIO_EVCR_PIN_PX2_Msk                (0x1U << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  2713. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  2714. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  2715. #define AFIO_EVCR_PIN_PX3_Msk                (0x3U << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  2716. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  2717. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  2718. #define AFIO_EVCR_PIN_PX4_Msk                (0x1U << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  2719. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  2720. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  2721. #define AFIO_EVCR_PIN_PX5_Msk                (0x5U << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  2722. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  2723. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  2724. #define AFIO_EVCR_PIN_PX6_Msk                (0x3U << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  2725. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  2726. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  2727. #define AFIO_EVCR_PIN_PX7_Msk                (0x7U << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  2728. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  2729. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  2730. #define AFIO_EVCR_PIN_PX8_Msk                (0x1U << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  2731. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  2732. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  2733. #define AFIO_EVCR_PIN_PX9_Msk                (0x9U << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  2734. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  2735. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  2736. #define AFIO_EVCR_PIN_PX10_Msk               (0x5U << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  2737. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  2738. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  2739. #define AFIO_EVCR_PIN_PX11_Msk               (0xBU << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  2740. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  2741. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  2742. #define AFIO_EVCR_PIN_PX12_Msk               (0x3U << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  2743. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  2744. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  2745. #define AFIO_EVCR_PIN_PX13_Msk               (0xDU << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  2746. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  2747. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  2748. #define AFIO_EVCR_PIN_PX14_Msk               (0x7U << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  2749. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  2750. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  2751. #define AFIO_EVCR_PIN_PX15_Msk               (0xFU << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  2752. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  2753.  
  2754. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  2755. #define AFIO_EVCR_PORT_Msk                   (0x7U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  2756. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  2757. #define AFIO_EVCR_PORT_0                     (0x1U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  2758. #define AFIO_EVCR_PORT_1                     (0x2U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  2759. #define AFIO_EVCR_PORT_2                     (0x4U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  2760.  
  2761. /*!< PORT configuration */
  2762. #define AFIO_EVCR_PORT_PA                    ((uint32_t)0x00000000)            /*!< Port A selected */
  2763. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  2764. #define AFIO_EVCR_PORT_PB_Msk                (0x1U << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  2765. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  2766. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  2767. #define AFIO_EVCR_PORT_PC_Msk                (0x1U << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  2768. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  2769. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  2770. #define AFIO_EVCR_PORT_PD_Msk                (0x3U << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  2771. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  2772. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  2773. #define AFIO_EVCR_PORT_PE_Msk                (0x1U << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  2774. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  2775.  
  2776. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  2777. #define AFIO_EVCR_EVOE_Msk                   (0x1U << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  2778. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  2779.  
  2780. /******************  Bit definition for AFIO_MAPR register  *******************/
  2781. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  2782. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1U << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  2783. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  2784. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  2785. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1U << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  2786. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  2787. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  2788. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1U << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  2789. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  2790. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  2791. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1U << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  2792. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  2793.  
  2794. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  2795. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  2796. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  2797. #define AFIO_MAPR_USART3_REMAP_0             (0x1U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  2798. #define AFIO_MAPR_USART3_REMAP_1             (0x2U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  2799.  
  2800. /* USART3_REMAP configuration */
  2801. #define AFIO_MAPR_USART3_REMAP_NOREMAP       ((uint32_t)0x00000000)            /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  2802. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  2803. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  2804. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  2805. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  2806. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3U << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  2807. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  2808.  
  2809. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  2810. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  2811. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  2812. #define AFIO_MAPR_TIM1_REMAP_0               (0x1U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  2813. #define AFIO_MAPR_TIM1_REMAP_1               (0x2U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  2814.  
  2815. /*!< TIM1_REMAP configuration */
  2816. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  2817. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  2818. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  2819. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  2820. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  2821. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  2822. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  2823.  
  2824. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  2825. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  2826. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  2827. #define AFIO_MAPR_TIM2_REMAP_0               (0x1U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  2828. #define AFIO_MAPR_TIM2_REMAP_1               (0x2U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  2829.  
  2830. /*!< TIM2_REMAP configuration */
  2831. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  2832. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  2833. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  2834. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  2835. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  2836. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  2837. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  2838. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  2839. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  2840. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  2841.  
  2842. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  2843. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  2844. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  2845. #define AFIO_MAPR_TIM3_REMAP_0               (0x1U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  2846. #define AFIO_MAPR_TIM3_REMAP_1               (0x2U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  2847.  
  2848. /*!< TIM3_REMAP configuration */
  2849. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  2850. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2851. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2852. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2853. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2854. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2855. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2856.  
  2857. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2858. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1U << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2859. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2860.  
  2861. #define AFIO_MAPR_CAN_REMAP_Pos              (13U)                            
  2862. #define AFIO_MAPR_CAN_REMAP_Msk              (0x3U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00006000 */
  2863. #define AFIO_MAPR_CAN_REMAP                  AFIO_MAPR_CAN_REMAP_Msk           /*!< CAN_REMAP[1:0] bits (CAN Alternate function remapping) */
  2864. #define AFIO_MAPR_CAN_REMAP_0                (0x1U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00002000 */
  2865. #define AFIO_MAPR_CAN_REMAP_1                (0x2U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00004000 */
  2866.  
  2867. /*!< CAN_REMAP configuration */
  2868. #define AFIO_MAPR_CAN_REMAP_REMAP1           ((uint32_t)0x00000000)            /*!< CANRX mapped to PA11, CANTX mapped to PA12 */
  2869. #define AFIO_MAPR_CAN_REMAP_REMAP2_Pos       (14U)                            
  2870. #define AFIO_MAPR_CAN_REMAP_REMAP2_Msk       (0x1U << AFIO_MAPR_CAN_REMAP_REMAP2_Pos) /*!< 0x00004000 */
  2871. #define AFIO_MAPR_CAN_REMAP_REMAP2           AFIO_MAPR_CAN_REMAP_REMAP2_Msk    /*!< CANRX mapped to PB8, CANTX mapped to PB9 */
  2872. #define AFIO_MAPR_CAN_REMAP_REMAP3_Pos       (13U)                            
  2873. #define AFIO_MAPR_CAN_REMAP_REMAP3_Msk       (0x3U << AFIO_MAPR_CAN_REMAP_REMAP3_Pos) /*!< 0x00006000 */
  2874. #define AFIO_MAPR_CAN_REMAP_REMAP3           AFIO_MAPR_CAN_REMAP_REMAP3_Msk    /*!< CANRX mapped to PD0, CANTX mapped to PD1 */
  2875.  
  2876. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2877. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1U << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2878. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2879. #define AFIO_MAPR_TIM5CH4_IREMAP_Pos         (16U)                            
  2880. #define AFIO_MAPR_TIM5CH4_IREMAP_Msk         (0x1U << AFIO_MAPR_TIM5CH4_IREMAP_Pos) /*!< 0x00010000 */
  2881. #define AFIO_MAPR_TIM5CH4_IREMAP             AFIO_MAPR_TIM5CH4_IREMAP_Msk      /*!< TIM5 Channel4 Internal Remap */
  2882.  
  2883. /*!< SWJ_CFG configuration */
  2884. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2885. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2886. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2887. #define AFIO_MAPR_SWJ_CFG_0                  (0x1U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2888. #define AFIO_MAPR_SWJ_CFG_1                  (0x2U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2889. #define AFIO_MAPR_SWJ_CFG_2                  (0x4U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2890.  
  2891. #define AFIO_MAPR_SWJ_CFG_RESET              ((uint32_t)0x00000000)            /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2892. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2893. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1U << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2894. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2895. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2896. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1U << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2897. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2898. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2899. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1U << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2900. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2901.  
  2902. /*!< ETH_REMAP configuration */
  2903. #define AFIO_MAPR_ETH_REMAP_Pos              (21U)                            
  2904. #define AFIO_MAPR_ETH_REMAP_Msk              (0x1U << AFIO_MAPR_ETH_REMAP_Pos) /*!< 0x00200000 */
  2905. #define AFIO_MAPR_ETH_REMAP                  AFIO_MAPR_ETH_REMAP_Msk           /*!< SPI3_REMAP bit (Ethernet MAC I/O remapping) */
  2906.  
  2907. /*!< CAN2_REMAP configuration */
  2908. #define AFIO_MAPR_CAN2_REMAP_Pos             (22U)                            
  2909. #define AFIO_MAPR_CAN2_REMAP_Msk             (0x1U << AFIO_MAPR_CAN2_REMAP_Pos) /*!< 0x00400000 */
  2910. #define AFIO_MAPR_CAN2_REMAP                 AFIO_MAPR_CAN2_REMAP_Msk          /*!< CAN2_REMAP bit (CAN2 I/O remapping) */
  2911.  
  2912. /*!< MII_RMII_SEL configuration */
  2913. #define AFIO_MAPR_MII_RMII_SEL_Pos           (23U)                            
  2914. #define AFIO_MAPR_MII_RMII_SEL_Msk           (0x1U << AFIO_MAPR_MII_RMII_SEL_Pos) /*!< 0x00800000 */
  2915. #define AFIO_MAPR_MII_RMII_SEL               AFIO_MAPR_MII_RMII_SEL_Msk        /*!< MII_RMII_SEL bit (Ethernet MII or RMII selection) */
  2916.  
  2917. /*!< SPI3_REMAP configuration */
  2918. #define AFIO_MAPR_SPI3_REMAP_Pos             (28U)                            
  2919. #define AFIO_MAPR_SPI3_REMAP_Msk             (0x1U << AFIO_MAPR_SPI3_REMAP_Pos) /*!< 0x10000000 */
  2920. #define AFIO_MAPR_SPI3_REMAP                 AFIO_MAPR_SPI3_REMAP_Msk          /*!< SPI3_REMAP bit (SPI3 remapping) */
  2921.  
  2922. /*!< TIM2ITR1_IREMAP configuration */
  2923. #define AFIO_MAPR_TIM2ITR1_IREMAP_Pos        (29U)                            
  2924. #define AFIO_MAPR_TIM2ITR1_IREMAP_Msk        (0x1U << AFIO_MAPR_TIM2ITR1_IREMAP_Pos) /*!< 0x20000000 */
  2925. #define AFIO_MAPR_TIM2ITR1_IREMAP            AFIO_MAPR_TIM2ITR1_IREMAP_Msk     /*!< TIM2ITR1_IREMAP bit (TIM2 internal trigger 1 remapping) */
  2926.  
  2927. /*!< PTP_PPS_REMAP configuration */
  2928. #define AFIO_MAPR_PTP_PPS_REMAP_Pos          (30U)                            
  2929. #define AFIO_MAPR_PTP_PPS_REMAP_Msk          (0x1U << AFIO_MAPR_PTP_PPS_REMAP_Pos) /*!< 0x40000000 */
  2930. #define AFIO_MAPR_PTP_PPS_REMAP              AFIO_MAPR_PTP_PPS_REMAP_Msk       /*!< PTP_PPS_REMAP bit (Ethernet PTP PPS remapping) */
  2931.  
  2932. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2933. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2934. #define AFIO_EXTICR1_EXTI0_Msk               (0xFU << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2935. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2936. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2937. #define AFIO_EXTICR1_EXTI1_Msk               (0xFU << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2938. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2939. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2940. #define AFIO_EXTICR1_EXTI2_Msk               (0xFU << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2941. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2942. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2943. #define AFIO_EXTICR1_EXTI3_Msk               (0xFU << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2944. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2945.  
  2946. /*!< EXTI0 configuration */
  2947. #define AFIO_EXTICR1_EXTI0_PA                ((uint32_t)0x00000000)            /*!< PA[0] pin */
  2948. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2949. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2950. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2951. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2952. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2953. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2954. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2955. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2956. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2957. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2958. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2959. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2960. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2961. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2962. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2963. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2964. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2965. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2966.  
  2967. /*!< EXTI1 configuration */
  2968. #define AFIO_EXTICR1_EXTI1_PA                ((uint32_t)0x00000000)            /*!< PA[1] pin */
  2969. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2970. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2971. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2972. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2973. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2974. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2975. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2976. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2977. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2978. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2979. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2980. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2981. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2982. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2983. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2984. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2985. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2986. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2987.  
  2988. /*!< EXTI2 configuration */  
  2989. #define AFIO_EXTICR1_EXTI2_PA                ((uint32_t)0x00000000)            /*!< PA[2] pin */
  2990. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2991. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2992. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2993. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2994. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2995. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2996. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2997. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2998. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2999. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  3000. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  3001. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  3002. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  3003. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  3004. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  3005. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  3006. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  3007. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  3008.  
  3009. /*!< EXTI3 configuration */
  3010. #define AFIO_EXTICR1_EXTI3_PA                ((uint32_t)0x00000000)            /*!< PA[3] pin */
  3011. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  3012. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  3013. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  3014. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  3015. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  3016. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  3017. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  3018. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  3019. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  3020. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  3021. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  3022. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  3023. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  3024. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  3025. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  3026. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  3027. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  3028. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  3029.  
  3030. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  3031. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  3032. #define AFIO_EXTICR2_EXTI4_Msk               (0xFU << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  3033. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  3034. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  3035. #define AFIO_EXTICR2_EXTI5_Msk               (0xFU << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  3036. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  3037. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  3038. #define AFIO_EXTICR2_EXTI6_Msk               (0xFU << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  3039. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  3040. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  3041. #define AFIO_EXTICR2_EXTI7_Msk               (0xFU << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  3042. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  3043.  
  3044. /*!< EXTI4 configuration */
  3045. #define AFIO_EXTICR2_EXTI4_PA                ((uint32_t)0x00000000)            /*!< PA[4] pin */
  3046. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  3047. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  3048. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  3049. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  3050. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  3051. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  3052. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  3053. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  3054. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  3055. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  3056. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  3057. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  3058. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  3059. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  3060. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  3061. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  3062. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  3063. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  3064.  
  3065. /* EXTI5 configuration */
  3066. #define AFIO_EXTICR2_EXTI5_PA                ((uint32_t)0x00000000)            /*!< PA[5] pin */
  3067. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  3068. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  3069. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  3070. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  3071. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  3072. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  3073. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  3074. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  3075. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  3076. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  3077. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  3078. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  3079. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  3080. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  3081. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  3082. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  3083. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  3084. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  3085.  
  3086. /*!< EXTI6 configuration */  
  3087. #define AFIO_EXTICR2_EXTI6_PA                ((uint32_t)0x00000000)            /*!< PA[6] pin */
  3088. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  3089. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  3090. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  3091. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  3092. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  3093. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  3094. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  3095. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  3096. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  3097. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  3098. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  3099. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  3100. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  3101. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  3102. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  3103. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  3104. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  3105. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  3106.  
  3107. /*!< EXTI7 configuration */
  3108. #define AFIO_EXTICR2_EXTI7_PA                ((uint32_t)0x00000000)            /*!< PA[7] pin */
  3109. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  3110. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  3111. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  3112. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  3113. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  3114. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  3115. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  3116. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  3117. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  3118. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  3119. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  3120. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  3121. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  3122. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  3123. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  3124. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  3125. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  3126. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  3127.  
  3128. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  3129. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  3130. #define AFIO_EXTICR3_EXTI8_Msk               (0xFU << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  3131. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  3132. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  3133. #define AFIO_EXTICR3_EXTI9_Msk               (0xFU << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  3134. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  3135. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  3136. #define AFIO_EXTICR3_EXTI10_Msk              (0xFU << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  3137. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  3138. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  3139. #define AFIO_EXTICR3_EXTI11_Msk              (0xFU << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  3140. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  3141.  
  3142. /*!< EXTI8 configuration */
  3143. #define AFIO_EXTICR3_EXTI8_PA                ((uint32_t)0x00000000)            /*!< PA[8] pin */
  3144. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  3145. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  3146. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  3147. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  3148. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  3149. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  3150. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  3151. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  3152. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  3153. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  3154. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  3155. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  3156. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  3157. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  3158. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  3159. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  3160. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  3161. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  3162.  
  3163. /*!< EXTI9 configuration */
  3164. #define AFIO_EXTICR3_EXTI9_PA                ((uint32_t)0x00000000)            /*!< PA[9] pin */
  3165. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  3166. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  3167. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  3168. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  3169. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  3170. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  3171. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  3172. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  3173. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  3174. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  3175. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  3176. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  3177. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  3178. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  3179. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  3180. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  3181. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  3182. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  3183.  
  3184. /*!< EXTI10 configuration */  
  3185. #define AFIO_EXTICR3_EXTI10_PA               ((uint32_t)0x00000000)            /*!< PA[10] pin */
  3186. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  3187. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  3188. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  3189. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  3190. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  3191. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  3192. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  3193. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  3194. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  3195. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  3196. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  3197. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  3198. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  3199. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  3200. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  3201. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  3202. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  3203. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  3204.  
  3205. /*!< EXTI11 configuration */
  3206. #define AFIO_EXTICR3_EXTI11_PA               ((uint32_t)0x00000000)            /*!< PA[11] pin */
  3207. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  3208. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  3209. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  3210. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  3211. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  3212. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  3213. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  3214. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  3215. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  3216. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  3217. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  3218. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  3219. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  3220. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  3221. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  3222. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  3223. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  3224. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  3225.  
  3226. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  3227. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  3228. #define AFIO_EXTICR4_EXTI12_Msk              (0xFU << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  3229. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  3230. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  3231. #define AFIO_EXTICR4_EXTI13_Msk              (0xFU << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  3232. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  3233. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  3234. #define AFIO_EXTICR4_EXTI14_Msk              (0xFU << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  3235. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  3236. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  3237. #define AFIO_EXTICR4_EXTI15_Msk              (0xFU << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  3238. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  3239.  
  3240. /* EXTI12 configuration */
  3241. #define AFIO_EXTICR4_EXTI12_PA               ((uint32_t)0x00000000)            /*!< PA[12] pin */
  3242. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  3243. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  3244. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  3245. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  3246. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  3247. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  3248. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  3249. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  3250. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  3251. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  3252. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  3253. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  3254. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  3255. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  3256. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  3257. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  3258. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  3259. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  3260.  
  3261. /* EXTI13 configuration */
  3262. #define AFIO_EXTICR4_EXTI13_PA               ((uint32_t)0x00000000)            /*!< PA[13] pin */
  3263. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  3264. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  3265. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  3266. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  3267. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  3268. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  3269. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  3270. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  3271. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  3272. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  3273. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  3274. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  3275. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  3276. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  3277. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  3278. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  3279. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  3280. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  3281.  
  3282. /*!< EXTI14 configuration */  
  3283. #define AFIO_EXTICR4_EXTI14_PA               ((uint32_t)0x00000000)            /*!< PA[14] pin */
  3284. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  3285. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  3286. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  3287. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  3288. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  3289. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  3290. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  3291. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  3292. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  3293. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  3294. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  3295. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  3296. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  3297. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  3298. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  3299. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  3300. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  3301. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  3302.  
  3303. /*!< EXTI15 configuration */
  3304. #define AFIO_EXTICR4_EXTI15_PA               ((uint32_t)0x00000000)            /*!< PA[15] pin */
  3305. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  3306. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  3307. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  3308. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  3309. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  3310. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  3311. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  3312. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  3313. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  3314. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  3315. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  3316. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  3317. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  3318. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  3319. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  3320. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  3321. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  3322. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  3323.  
  3324. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  3325.  
  3326.  
  3327.  
  3328. /******************************************************************************/
  3329. /*                                                                            */
  3330. /*                               SystemTick                                   */
  3331. /*                                                                            */
  3332. /******************************************************************************/
  3333.  
  3334. /*****************  Bit definition for SysTick_CTRL register  *****************/
  3335. #define SysTick_CTRL_ENABLE                 ((uint32_t)0x00000001)             /*!< Counter enable */
  3336. #define SysTick_CTRL_TICKINT                ((uint32_t)0x00000002)             /*!< Counting down to 0 pends the SysTick handler */
  3337. #define SysTick_CTRL_CLKSOURCE              ((uint32_t)0x00000004)             /*!< Clock source */
  3338. #define SysTick_CTRL_COUNTFLAG              ((uint32_t)0x00010000)             /*!< Count Flag */
  3339.  
  3340. /*****************  Bit definition for SysTick_LOAD register  *****************/
  3341. #define SysTick_LOAD_RELOAD                 ((uint32_t)0x00FFFFFF)             /*!< Value to load into the SysTick Current Value Register when the counter reaches 0 */
  3342.  
  3343. /*****************  Bit definition for SysTick_VAL register  ******************/
  3344. #define SysTick_VAL_CURRENT                 ((uint32_t)0x00FFFFFF)             /*!< Current value at the time the register is accessed */
  3345.  
  3346. /*****************  Bit definition for SysTick_CALIB register  ****************/
  3347. #define SysTick_CALIB_TENMS                 ((uint32_t)0x00FFFFFF)             /*!< Reload value to use for 10ms timing */
  3348. #define SysTick_CALIB_SKEW                  ((uint32_t)0x40000000)             /*!< Calibration value is not exactly 10 ms */
  3349. #define SysTick_CALIB_NOREF                 ((uint32_t)0x80000000)             /*!< The reference clock is not provided */
  3350.  
  3351. /******************************************************************************/
  3352. /*                                                                            */
  3353. /*                  Nested Vectored Interrupt Controller                      */
  3354. /*                                                                            */
  3355. /******************************************************************************/
  3356.  
  3357. /******************  Bit definition for NVIC_ISER register  *******************/
  3358. #define NVIC_ISER_SETENA_Pos                (0U)                              
  3359. #define NVIC_ISER_SETENA_Msk                (0xFFFFFFFFU << NVIC_ISER_SETENA_Pos) /*!< 0xFFFFFFFF */
  3360. #define NVIC_ISER_SETENA                    NVIC_ISER_SETENA_Msk               /*!< Interrupt set enable bits */
  3361. #define NVIC_ISER_SETENA_0                  (0x00000001U << NVIC_ISER_SETENA_Pos) /*!< 0x00000001 */
  3362. #define NVIC_ISER_SETENA_1                  (0x00000002U << NVIC_ISER_SETENA_Pos) /*!< 0x00000002 */
  3363. #define NVIC_ISER_SETENA_2                  (0x00000004U << NVIC_ISER_SETENA_Pos) /*!< 0x00000004 */
  3364. #define NVIC_ISER_SETENA_3                  (0x00000008U << NVIC_ISER_SETENA_Pos) /*!< 0x00000008 */
  3365. #define NVIC_ISER_SETENA_4                  (0x00000010U << NVIC_ISER_SETENA_Pos) /*!< 0x00000010 */
  3366. #define NVIC_ISER_SETENA_5                  (0x00000020U << NVIC_ISER_SETENA_Pos) /*!< 0x00000020 */
  3367. #define NVIC_ISER_SETENA_6                  (0x00000040U << NVIC_ISER_SETENA_Pos) /*!< 0x00000040 */
  3368. #define NVIC_ISER_SETENA_7                  (0x00000080U << NVIC_ISER_SETENA_Pos) /*!< 0x00000080 */
  3369. #define NVIC_ISER_SETENA_8                  (0x00000100U << NVIC_ISER_SETENA_Pos) /*!< 0x00000100 */
  3370. #define NVIC_ISER_SETENA_9                  (0x00000200U << NVIC_ISER_SETENA_Pos) /*!< 0x00000200 */
  3371. #define NVIC_ISER_SETENA_10                 (0x00000400U << NVIC_ISER_SETENA_Pos) /*!< 0x00000400 */
  3372. #define NVIC_ISER_SETENA_11                 (0x00000800U << NVIC_ISER_SETENA_Pos) /*!< 0x00000800 */
  3373. #define NVIC_ISER_SETENA_12                 (0x00001000U << NVIC_ISER_SETENA_Pos) /*!< 0x00001000 */
  3374. #define NVIC_ISER_SETENA_13                 (0x00002000U << NVIC_ISER_SETENA_Pos) /*!< 0x00002000 */
  3375. #define NVIC_ISER_SETENA_14                 (0x00004000U << NVIC_ISER_SETENA_Pos) /*!< 0x00004000 */
  3376. #define NVIC_ISER_SETENA_15                 (0x00008000U << NVIC_ISER_SETENA_Pos) /*!< 0x00008000 */
  3377. #define NVIC_ISER_SETENA_16                 (0x00010000U << NVIC_ISER_SETENA_Pos) /*!< 0x00010000 */
  3378. #define NVIC_ISER_SETENA_17                 (0x00020000U << NVIC_ISER_SETENA_Pos) /*!< 0x00020000 */
  3379. #define NVIC_ISER_SETENA_18                 (0x00040000U << NVIC_ISER_SETENA_Pos) /*!< 0x00040000 */
  3380. #define NVIC_ISER_SETENA_19                 (0x00080000U << NVIC_ISER_SETENA_Pos) /*!< 0x00080000 */
  3381. #define NVIC_ISER_SETENA_20                 (0x00100000U << NVIC_ISER_SETENA_Pos) /*!< 0x00100000 */
  3382. #define NVIC_ISER_SETENA_21                 (0x00200000U << NVIC_ISER_SETENA_Pos) /*!< 0x00200000 */
  3383. #define NVIC_ISER_SETENA_22                 (0x00400000U << NVIC_ISER_SETENA_Pos) /*!< 0x00400000 */
  3384. #define NVIC_ISER_SETENA_23                 (0x00800000U << NVIC_ISER_SETENA_Pos) /*!< 0x00800000 */
  3385. #define NVIC_ISER_SETENA_24                 (0x01000000U << NVIC_ISER_SETENA_Pos) /*!< 0x01000000 */
  3386. #define NVIC_ISER_SETENA_25                 (0x02000000U << NVIC_ISER_SETENA_Pos) /*!< 0x02000000 */
  3387. #define NVIC_ISER_SETENA_26                 (0x04000000U << NVIC_ISER_SETENA_Pos) /*!< 0x04000000 */
  3388. #define NVIC_ISER_SETENA_27                 (0x08000000U << NVIC_ISER_SETENA_Pos) /*!< 0x08000000 */
  3389. #define NVIC_ISER_SETENA_28                 (0x10000000U << NVIC_ISER_SETENA_Pos) /*!< 0x10000000 */
  3390. #define NVIC_ISER_SETENA_29                 (0x20000000U << NVIC_ISER_SETENA_Pos) /*!< 0x20000000 */
  3391. #define NVIC_ISER_SETENA_30                 (0x40000000U << NVIC_ISER_SETENA_Pos) /*!< 0x40000000 */
  3392. #define NVIC_ISER_SETENA_31                 (0x80000000U << NVIC_ISER_SETENA_Pos) /*!< 0x80000000 */
  3393.  
  3394. /******************  Bit definition for NVIC_ICER register  *******************/
  3395. #define NVIC_ICER_CLRENA_Pos                (0U)                              
  3396. #define NVIC_ICER_CLRENA_Msk                (0xFFFFFFFFU << NVIC_ICER_CLRENA_Pos) /*!< 0xFFFFFFFF */
  3397. #define NVIC_ICER_CLRENA                    NVIC_ICER_CLRENA_Msk               /*!< Interrupt clear-enable bits */
  3398. #define NVIC_ICER_CLRENA_0                  (0x00000001U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000001 */
  3399. #define NVIC_ICER_CLRENA_1                  (0x00000002U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000002 */
  3400. #define NVIC_ICER_CLRENA_2                  (0x00000004U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000004 */
  3401. #define NVIC_ICER_CLRENA_3                  (0x00000008U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000008 */
  3402. #define NVIC_ICER_CLRENA_4                  (0x00000010U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000010 */
  3403. #define NVIC_ICER_CLRENA_5                  (0x00000020U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000020 */
  3404. #define NVIC_ICER_CLRENA_6                  (0x00000040U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000040 */
  3405. #define NVIC_ICER_CLRENA_7                  (0x00000080U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000080 */
  3406. #define NVIC_ICER_CLRENA_8                  (0x00000100U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000100 */
  3407. #define NVIC_ICER_CLRENA_9                  (0x00000200U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000200 */
  3408. #define NVIC_ICER_CLRENA_10                 (0x00000400U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000400 */
  3409. #define NVIC_ICER_CLRENA_11                 (0x00000800U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000800 */
  3410. #define NVIC_ICER_CLRENA_12                 (0x00001000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00001000 */
  3411. #define NVIC_ICER_CLRENA_13                 (0x00002000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00002000 */
  3412. #define NVIC_ICER_CLRENA_14                 (0x00004000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00004000 */
  3413. #define NVIC_ICER_CLRENA_15                 (0x00008000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00008000 */
  3414. #define NVIC_ICER_CLRENA_16                 (0x00010000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00010000 */
  3415. #define NVIC_ICER_CLRENA_17                 (0x00020000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00020000 */
  3416. #define NVIC_ICER_CLRENA_18                 (0x00040000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00040000 */
  3417. #define NVIC_ICER_CLRENA_19                 (0x00080000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00080000 */
  3418. #define NVIC_ICER_CLRENA_20                 (0x00100000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00100000 */
  3419. #define NVIC_ICER_CLRENA_21                 (0x00200000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00200000 */
  3420. #define NVIC_ICER_CLRENA_22                 (0x00400000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00400000 */
  3421. #define NVIC_ICER_CLRENA_23                 (0x00800000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00800000 */
  3422. #define NVIC_ICER_CLRENA_24                 (0x01000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x01000000 */
  3423. #define NVIC_ICER_CLRENA_25                 (0x02000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x02000000 */
  3424. #define NVIC_ICER_CLRENA_26                 (0x04000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x04000000 */
  3425. #define NVIC_ICER_CLRENA_27                 (0x08000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x08000000 */
  3426. #define NVIC_ICER_CLRENA_28                 (0x10000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x10000000 */
  3427. #define NVIC_ICER_CLRENA_29                 (0x20000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x20000000 */
  3428. #define NVIC_ICER_CLRENA_30                 (0x40000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x40000000 */
  3429. #define NVIC_ICER_CLRENA_31                 (0x80000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x80000000 */
  3430.  
  3431. /******************  Bit definition for NVIC_ISPR register  *******************/
  3432. #define NVIC_ISPR_SETPEND_Pos               (0U)                              
  3433. #define NVIC_ISPR_SETPEND_Msk               (0xFFFFFFFFU << NVIC_ISPR_SETPEND_Pos) /*!< 0xFFFFFFFF */
  3434. #define NVIC_ISPR_SETPEND                   NVIC_ISPR_SETPEND_Msk              /*!< Interrupt set-pending bits */
  3435. #define NVIC_ISPR_SETPEND_0                 (0x00000001U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000001 */
  3436. #define NVIC_ISPR_SETPEND_1                 (0x00000002U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000002 */
  3437. #define NVIC_ISPR_SETPEND_2                 (0x00000004U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000004 */
  3438. #define NVIC_ISPR_SETPEND_3                 (0x00000008U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000008 */
  3439. #define NVIC_ISPR_SETPEND_4                 (0x00000010U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000010 */
  3440. #define NVIC_ISPR_SETPEND_5                 (0x00000020U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000020 */
  3441. #define NVIC_ISPR_SETPEND_6                 (0x00000040U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000040 */
  3442. #define NVIC_ISPR_SETPEND_7                 (0x00000080U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000080 */
  3443. #define NVIC_ISPR_SETPEND_8                 (0x00000100U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000100 */
  3444. #define NVIC_ISPR_SETPEND_9                 (0x00000200U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000200 */
  3445. #define NVIC_ISPR_SETPEND_10                (0x00000400U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000400 */
  3446. #define NVIC_ISPR_SETPEND_11                (0x00000800U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000800 */
  3447. #define NVIC_ISPR_SETPEND_12                (0x00001000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00001000 */
  3448. #define NVIC_ISPR_SETPEND_13                (0x00002000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00002000 */
  3449. #define NVIC_ISPR_SETPEND_14                (0x00004000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00004000 */
  3450. #define NVIC_ISPR_SETPEND_15                (0x00008000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00008000 */
  3451. #define NVIC_ISPR_SETPEND_16                (0x00010000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00010000 */
  3452. #define NVIC_ISPR_SETPEND_17                (0x00020000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00020000 */
  3453. #define NVIC_ISPR_SETPEND_18                (0x00040000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00040000 */
  3454. #define NVIC_ISPR_SETPEND_19                (0x00080000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00080000 */
  3455. #define NVIC_ISPR_SETPEND_20                (0x00100000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00100000 */
  3456. #define NVIC_ISPR_SETPEND_21                (0x00200000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00200000 */
  3457. #define NVIC_ISPR_SETPEND_22                (0x00400000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00400000 */
  3458. #define NVIC_ISPR_SETPEND_23                (0x00800000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00800000 */
  3459. #define NVIC_ISPR_SETPEND_24                (0x01000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x01000000 */
  3460. #define NVIC_ISPR_SETPEND_25                (0x02000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x02000000 */
  3461. #define NVIC_ISPR_SETPEND_26                (0x04000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x04000000 */
  3462. #define NVIC_ISPR_SETPEND_27                (0x08000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x08000000 */
  3463. #define NVIC_ISPR_SETPEND_28                (0x10000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x10000000 */
  3464. #define NVIC_ISPR_SETPEND_29                (0x20000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x20000000 */
  3465. #define NVIC_ISPR_SETPEND_30                (0x40000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x40000000 */
  3466. #define NVIC_ISPR_SETPEND_31                (0x80000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x80000000 */
  3467.  
  3468. /******************  Bit definition for NVIC_ICPR register  *******************/
  3469. #define NVIC_ICPR_CLRPEND_Pos               (0U)                              
  3470. #define NVIC_ICPR_CLRPEND_Msk               (0xFFFFFFFFU << NVIC_ICPR_CLRPEND_Pos) /*!< 0xFFFFFFFF */
  3471. #define NVIC_ICPR_CLRPEND                   NVIC_ICPR_CLRPEND_Msk              /*!< Interrupt clear-pending bits */
  3472. #define NVIC_ICPR_CLRPEND_0                 (0x00000001U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000001 */
  3473. #define NVIC_ICPR_CLRPEND_1                 (0x00000002U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000002 */
  3474. #define NVIC_ICPR_CLRPEND_2                 (0x00000004U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000004 */
  3475. #define NVIC_ICPR_CLRPEND_3                 (0x00000008U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000008 */
  3476. #define NVIC_ICPR_CLRPEND_4                 (0x00000010U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000010 */
  3477. #define NVIC_ICPR_CLRPEND_5                 (0x00000020U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000020 */
  3478. #define NVIC_ICPR_CLRPEND_6                 (0x00000040U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000040 */
  3479. #define NVIC_ICPR_CLRPEND_7                 (0x00000080U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000080 */
  3480. #define NVIC_ICPR_CLRPEND_8                 (0x00000100U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000100 */
  3481. #define NVIC_ICPR_CLRPEND_9                 (0x00000200U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000200 */
  3482. #define NVIC_ICPR_CLRPEND_10                (0x00000400U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000400 */
  3483. #define NVIC_ICPR_CLRPEND_11                (0x00000800U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000800 */
  3484. #define NVIC_ICPR_CLRPEND_12                (0x00001000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00001000 */
  3485. #define NVIC_ICPR_CLRPEND_13                (0x00002000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00002000 */
  3486. #define NVIC_ICPR_CLRPEND_14                (0x00004000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00004000 */
  3487. #define NVIC_ICPR_CLRPEND_15                (0x00008000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00008000 */
  3488. #define NVIC_ICPR_CLRPEND_16                (0x00010000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00010000 */
  3489. #define NVIC_ICPR_CLRPEND_17                (0x00020000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00020000 */
  3490. #define NVIC_ICPR_CLRPEND_18                (0x00040000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00040000 */
  3491. #define NVIC_ICPR_CLRPEND_19                (0x00080000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00080000 */
  3492. #define NVIC_ICPR_CLRPEND_20                (0x00100000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00100000 */
  3493. #define NVIC_ICPR_CLRPEND_21                (0x00200000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00200000 */
  3494. #define NVIC_ICPR_CLRPEND_22                (0x00400000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00400000 */
  3495. #define NVIC_ICPR_CLRPEND_23                (0x00800000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00800000 */
  3496. #define NVIC_ICPR_CLRPEND_24                (0x01000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x01000000 */
  3497. #define NVIC_ICPR_CLRPEND_25                (0x02000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x02000000 */
  3498. #define NVIC_ICPR_CLRPEND_26                (0x04000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x04000000 */
  3499. #define NVIC_ICPR_CLRPEND_27                (0x08000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x08000000 */
  3500. #define NVIC_ICPR_CLRPEND_28                (0x10000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x10000000 */
  3501. #define NVIC_ICPR_CLRPEND_29                (0x20000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x20000000 */
  3502. #define NVIC_ICPR_CLRPEND_30                (0x40000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x40000000 */
  3503. #define NVIC_ICPR_CLRPEND_31                (0x80000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x80000000 */
  3504.  
  3505. /******************  Bit definition for NVIC_IABR register  *******************/
  3506. #define NVIC_IABR_ACTIVE_Pos                (0U)                              
  3507. #define NVIC_IABR_ACTIVE_Msk                (0xFFFFFFFFU << NVIC_IABR_ACTIVE_Pos) /*!< 0xFFFFFFFF */
  3508. #define NVIC_IABR_ACTIVE                    NVIC_IABR_ACTIVE_Msk               /*!< Interrupt active flags */
  3509. #define NVIC_IABR_ACTIVE_0                  (0x00000001U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000001 */
  3510. #define NVIC_IABR_ACTIVE_1                  (0x00000002U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000002 */
  3511. #define NVIC_IABR_ACTIVE_2                  (0x00000004U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000004 */
  3512. #define NVIC_IABR_ACTIVE_3                  (0x00000008U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000008 */
  3513. #define NVIC_IABR_ACTIVE_4                  (0x00000010U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000010 */
  3514. #define NVIC_IABR_ACTIVE_5                  (0x00000020U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000020 */
  3515. #define NVIC_IABR_ACTIVE_6                  (0x00000040U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000040 */
  3516. #define NVIC_IABR_ACTIVE_7                  (0x00000080U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000080 */
  3517. #define NVIC_IABR_ACTIVE_8                  (0x00000100U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000100 */
  3518. #define NVIC_IABR_ACTIVE_9                  (0x00000200U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000200 */
  3519. #define NVIC_IABR_ACTIVE_10                 (0x00000400U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000400 */
  3520. #define NVIC_IABR_ACTIVE_11                 (0x00000800U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000800 */
  3521. #define NVIC_IABR_ACTIVE_12                 (0x00001000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00001000 */
  3522. #define NVIC_IABR_ACTIVE_13                 (0x00002000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00002000 */
  3523. #define NVIC_IABR_ACTIVE_14                 (0x00004000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00004000 */
  3524. #define NVIC_IABR_ACTIVE_15                 (0x00008000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00008000 */
  3525. #define NVIC_IABR_ACTIVE_16                 (0x00010000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00010000 */
  3526. #define NVIC_IABR_ACTIVE_17                 (0x00020000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00020000 */
  3527. #define NVIC_IABR_ACTIVE_18                 (0x00040000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00040000 */
  3528. #define NVIC_IABR_ACTIVE_19                 (0x00080000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00080000 */
  3529. #define NVIC_IABR_ACTIVE_20                 (0x00100000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00100000 */
  3530. #define NVIC_IABR_ACTIVE_21                 (0x00200000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00200000 */
  3531. #define NVIC_IABR_ACTIVE_22                 (0x00400000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00400000 */
  3532. #define NVIC_IABR_ACTIVE_23                 (0x00800000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00800000 */
  3533. #define NVIC_IABR_ACTIVE_24                 (0x01000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x01000000 */
  3534. #define NVIC_IABR_ACTIVE_25                 (0x02000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x02000000 */
  3535. #define NVIC_IABR_ACTIVE_26                 (0x04000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x04000000 */
  3536. #define NVIC_IABR_ACTIVE_27                 (0x08000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x08000000 */
  3537. #define NVIC_IABR_ACTIVE_28                 (0x10000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x10000000 */
  3538. #define NVIC_IABR_ACTIVE_29                 (0x20000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x20000000 */
  3539. #define NVIC_IABR_ACTIVE_30                 (0x40000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x40000000 */
  3540. #define NVIC_IABR_ACTIVE_31                 (0x80000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x80000000 */
  3541.  
  3542. /******************  Bit definition for NVIC_PRI0 register  *******************/
  3543. #define NVIC_IPR0_PRI_0                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 0 */
  3544. #define NVIC_IPR0_PRI_1                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 1 */
  3545. #define NVIC_IPR0_PRI_2                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 2 */
  3546. #define NVIC_IPR0_PRI_3                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 3 */
  3547.  
  3548. /******************  Bit definition for NVIC_PRI1 register  *******************/
  3549. #define NVIC_IPR1_PRI_4                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 4 */
  3550. #define NVIC_IPR1_PRI_5                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 5 */
  3551. #define NVIC_IPR1_PRI_6                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 6 */
  3552. #define NVIC_IPR1_PRI_7                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 7 */
  3553.  
  3554. /******************  Bit definition for NVIC_PRI2 register  *******************/
  3555. #define NVIC_IPR2_PRI_8                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 8 */
  3556. #define NVIC_IPR2_PRI_9                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 9 */
  3557. #define NVIC_IPR2_PRI_10                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 10 */
  3558. #define NVIC_IPR2_PRI_11                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 11 */
  3559.  
  3560. /******************  Bit definition for NVIC_PRI3 register  *******************/
  3561. #define NVIC_IPR3_PRI_12                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 12 */
  3562. #define NVIC_IPR3_PRI_13                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 13 */
  3563. #define NVIC_IPR3_PRI_14                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 14 */
  3564. #define NVIC_IPR3_PRI_15                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 15 */
  3565.  
  3566. /******************  Bit definition for NVIC_PRI4 register  *******************/
  3567. #define NVIC_IPR4_PRI_16                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 16 */
  3568. #define NVIC_IPR4_PRI_17                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 17 */
  3569. #define NVIC_IPR4_PRI_18                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 18 */
  3570. #define NVIC_IPR4_PRI_19                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 19 */
  3571.  
  3572. /******************  Bit definition for NVIC_PRI5 register  *******************/
  3573. #define NVIC_IPR5_PRI_20                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 20 */
  3574. #define NVIC_IPR5_PRI_21                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 21 */
  3575. #define NVIC_IPR5_PRI_22                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 22 */
  3576. #define NVIC_IPR5_PRI_23                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 23 */
  3577.  
  3578. /******************  Bit definition for NVIC_PRI6 register  *******************/
  3579. #define NVIC_IPR6_PRI_24                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 24 */
  3580. #define NVIC_IPR6_PRI_25                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 25 */
  3581. #define NVIC_IPR6_PRI_26                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 26 */
  3582. #define NVIC_IPR6_PRI_27                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 27 */
  3583.  
  3584. /******************  Bit definition for NVIC_PRI7 register  *******************/
  3585. #define NVIC_IPR7_PRI_28                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 28 */
  3586. #define NVIC_IPR7_PRI_29                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 29 */
  3587. #define NVIC_IPR7_PRI_30                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 30 */
  3588. #define NVIC_IPR7_PRI_31                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 31 */
  3589.  
  3590. /******************  Bit definition for SCB_CPUID register  *******************/
  3591. #define SCB_CPUID_REVISION                  ((uint32_t)0x0000000F)             /*!< Implementation defined revision number */
  3592. #define SCB_CPUID_PARTNO                    ((uint32_t)0x0000FFF0)             /*!< Number of processor within family */
  3593. #define SCB_CPUID_Constant                  ((uint32_t)0x000F0000)             /*!< Reads as 0x0F */
  3594. #define SCB_CPUID_VARIANT                   ((uint32_t)0x00F00000)             /*!< Implementation defined variant number */
  3595. #define SCB_CPUID_IMPLEMENTER               ((uint32_t)0xFF000000)             /*!< Implementer code. ARM is 0x41 */
  3596.  
  3597. /*******************  Bit definition for SCB_ICSR register  *******************/
  3598. #define SCB_ICSR_VECTACTIVE                 ((uint32_t)0x000001FF)             /*!< Active ISR number field */
  3599. #define SCB_ICSR_RETTOBASE                  ((uint32_t)0x00000800)             /*!< All active exceptions minus the IPSR_current_exception yields the empty set */
  3600. #define SCB_ICSR_VECTPENDING                ((uint32_t)0x003FF000)             /*!< Pending ISR number field */
  3601. #define SCB_ICSR_ISRPENDING                 ((uint32_t)0x00400000)             /*!< Interrupt pending flag */
  3602. #define SCB_ICSR_ISRPREEMPT                 ((uint32_t)0x00800000)             /*!< It indicates that a pending interrupt becomes active in the next running cycle */
  3603. #define SCB_ICSR_PENDSTCLR                  ((uint32_t)0x02000000)             /*!< Clear pending SysTick bit */
  3604. #define SCB_ICSR_PENDSTSET                  ((uint32_t)0x04000000)             /*!< Set pending SysTick bit */
  3605. #define SCB_ICSR_PENDSVCLR                  ((uint32_t)0x08000000)             /*!< Clear pending pendSV bit */
  3606. #define SCB_ICSR_PENDSVSET                  ((uint32_t)0x10000000)             /*!< Set pending pendSV bit */
  3607. #define SCB_ICSR_NMIPENDSET                 ((uint32_t)0x80000000)             /*!< Set pending NMI bit */
  3608.  
  3609. /*******************  Bit definition for SCB_VTOR register  *******************/
  3610. #define SCB_VTOR_TBLOFF                     ((uint32_t)0x1FFFFF80)             /*!< Vector table base offset field */
  3611. #define SCB_VTOR_TBLBASE                    ((uint32_t)0x20000000)             /*!< Table base in code(0) or RAM(1) */
  3612.  
  3613. /*!<*****************  Bit definition for SCB_AIRCR register  *******************/
  3614. #define SCB_AIRCR_VECTRESET                 ((uint32_t)0x00000001)             /*!< System Reset bit */
  3615. #define SCB_AIRCR_VECTCLRACTIVE             ((uint32_t)0x00000002)             /*!< Clear active vector bit */
  3616. #define SCB_AIRCR_SYSRESETREQ               ((uint32_t)0x00000004)             /*!< Requests chip control logic to generate a reset */
  3617.  
  3618. #define SCB_AIRCR_PRIGROUP                  ((uint32_t)0x00000700)             /*!< PRIGROUP[2:0] bits (Priority group) */
  3619. #define SCB_AIRCR_PRIGROUP_0                ((uint32_t)0x00000100)             /*!< Bit 0 */
  3620. #define SCB_AIRCR_PRIGROUP_1                ((uint32_t)0x00000200)             /*!< Bit 1 */
  3621. #define SCB_AIRCR_PRIGROUP_2                ((uint32_t)0x00000400)             /*!< Bit 2  */
  3622.  
  3623. /* prority group configuration */
  3624. #define SCB_AIRCR_PRIGROUP0                 ((uint32_t)0x00000000)             /*!< Priority group=0 (7 bits of pre-emption priority, 1 bit of subpriority) */
  3625. #define SCB_AIRCR_PRIGROUP1                 ((uint32_t)0x00000100)             /*!< Priority group=1 (6 bits of pre-emption priority, 2 bits of subpriority) */
  3626. #define SCB_AIRCR_PRIGROUP2                 ((uint32_t)0x00000200)             /*!< Priority group=2 (5 bits of pre-emption priority, 3 bits of subpriority) */
  3627. #define SCB_AIRCR_PRIGROUP3                 ((uint32_t)0x00000300)             /*!< Priority group=3 (4 bits of pre-emption priority, 4 bits of subpriority) */
  3628. #define SCB_AIRCR_PRIGROUP4                 ((uint32_t)0x00000400)             /*!< Priority group=4 (3 bits of pre-emption priority, 5 bits of subpriority) */
  3629. #define SCB_AIRCR_PRIGROUP5                 ((uint32_t)0x00000500)             /*!< Priority group=5 (2 bits of pre-emption priority, 6 bits of subpriority) */
  3630. #define SCB_AIRCR_PRIGROUP6                 ((uint32_t)0x00000600)             /*!< Priority group=6 (1 bit of pre-emption priority, 7 bits of subpriority) */
  3631. #define SCB_AIRCR_PRIGROUP7                 ((uint32_t)0x00000700)             /*!< Priority group=7 (no pre-emption priority, 8 bits of subpriority) */
  3632.  
  3633. #define SCB_AIRCR_ENDIANESS                 ((uint32_t)0x00008000)             /*!< Data endianness bit */
  3634. #define SCB_AIRCR_VECTKEY                   ((uint32_t)0xFFFF0000)             /*!< Register key (VECTKEY) - Reads as 0xFA05 (VECTKEYSTAT) */
  3635.  
  3636. /*******************  Bit definition for SCB_SCR register  ********************/
  3637. #define SCB_SCR_SLEEPONEXIT                 ((uint32_t)0x00000002)             /*!< Sleep on exit bit */
  3638. #define SCB_SCR_SLEEPDEEP                   ((uint32_t)0x00000004)             /*!< Sleep deep bit */
  3639. #define SCB_SCR_SEVONPEND                   ((uint32_t)0x00000010)             /*!< Wake up from WFE */
  3640.  
  3641. /********************  Bit definition for SCB_CCR register  *******************/
  3642. #define SCB_CCR_NONBASETHRDENA              ((uint32_t)0x00000001)             /*!< Thread mode can be entered from any level in Handler mode by controlled return value */
  3643. #define SCB_CCR_USERSETMPEND                ((uint32_t)0x00000002)             /*!< Enables user code to write the Software Trigger Interrupt register to trigger (pend) a Main exception */
  3644. #define SCB_CCR_UNALIGN_TRP                 ((uint32_t)0x00000008)             /*!< Trap for unaligned access */
  3645. #define SCB_CCR_DIV_0_TRP                   ((uint32_t)0x00000010)             /*!< Trap on Divide by 0 */
  3646. #define SCB_CCR_BFHFNMIGN                   ((uint32_t)0x00000100)             /*!< Handlers running at priority -1 and -2 */
  3647. #define SCB_CCR_STKALIGN                    ((uint32_t)0x00000200)             /*!< On exception entry, the SP used prior to the exception is adjusted to be 8-byte aligned */
  3648.  
  3649. /*******************  Bit definition for SCB_SHPR register ********************/
  3650. #define SCB_SHPR_PRI_N_Pos                  (0U)                              
  3651. #define SCB_SHPR_PRI_N_Msk                  (0xFFU << SCB_SHPR_PRI_N_Pos)      /*!< 0x000000FF */
  3652. #define SCB_SHPR_PRI_N                      SCB_SHPR_PRI_N_Msk                 /*!< Priority of system handler 4,8, and 12. Mem Manage, reserved and Debug Monitor */
  3653. #define SCB_SHPR_PRI_N1_Pos                 (8U)                              
  3654. #define SCB_SHPR_PRI_N1_Msk                 (0xFFU << SCB_SHPR_PRI_N1_Pos)     /*!< 0x0000FF00 */
  3655. #define SCB_SHPR_PRI_N1                     SCB_SHPR_PRI_N1_Msk                /*!< Priority of system handler 5,9, and 13. Bus Fault, reserved and reserved */
  3656. #define SCB_SHPR_PRI_N2_Pos                 (16U)                              
  3657. #define SCB_SHPR_PRI_N2_Msk                 (0xFFU << SCB_SHPR_PRI_N2_Pos)     /*!< 0x00FF0000 */
  3658. #define SCB_SHPR_PRI_N2                     SCB_SHPR_PRI_N2_Msk                /*!< Priority of system handler 6,10, and 14. Usage Fault, reserved and PendSV */
  3659. #define SCB_SHPR_PRI_N3_Pos                 (24U)                              
  3660. #define SCB_SHPR_PRI_N3_Msk                 (0xFFU << SCB_SHPR_PRI_N3_Pos)     /*!< 0xFF000000 */
  3661. #define SCB_SHPR_PRI_N3                     SCB_SHPR_PRI_N3_Msk                /*!< Priority of system handler 7,11, and 15. Reserved, SVCall and SysTick */
  3662.  
  3663. /******************  Bit definition for SCB_SHCSR register  *******************/
  3664. #define SCB_SHCSR_MEMFAULTACT               ((uint32_t)0x00000001)             /*!< MemManage is active */
  3665. #define SCB_SHCSR_BUSFAULTACT               ((uint32_t)0x00000002)             /*!< BusFault is active */
  3666. #define SCB_SHCSR_USGFAULTACT               ((uint32_t)0x00000008)             /*!< UsageFault is active */
  3667. #define SCB_SHCSR_SVCALLACT                 ((uint32_t)0x00000080)             /*!< SVCall is active */
  3668. #define SCB_SHCSR_MONITORACT                ((uint32_t)0x00000100)             /*!< Monitor is active */
  3669. #define SCB_SHCSR_PENDSVACT                 ((uint32_t)0x00000400)             /*!< PendSV is active */
  3670. #define SCB_SHCSR_SYSTICKACT                ((uint32_t)0x00000800)             /*!< SysTick is active */
  3671. #define SCB_SHCSR_USGFAULTPENDED            ((uint32_t)0x00001000)             /*!< Usage Fault is pended */
  3672. #define SCB_SHCSR_MEMFAULTPENDED            ((uint32_t)0x00002000)             /*!< MemManage is pended */
  3673. #define SCB_SHCSR_BUSFAULTPENDED            ((uint32_t)0x00004000)             /*!< Bus Fault is pended */
  3674. #define SCB_SHCSR_SVCALLPENDED              ((uint32_t)0x00008000)             /*!< SVCall is pended */
  3675. #define SCB_SHCSR_MEMFAULTENA               ((uint32_t)0x00010000)             /*!< MemManage enable */
  3676. #define SCB_SHCSR_BUSFAULTENA               ((uint32_t)0x00020000)             /*!< Bus Fault enable */
  3677. #define SCB_SHCSR_USGFAULTENA               ((uint32_t)0x00040000)             /*!< UsageFault enable */
  3678.  
  3679. /*******************  Bit definition for SCB_CFSR register  *******************/
  3680. /*!< MFSR */
  3681. #define SCB_CFSR_IACCVIOL_Pos               (0U)                              
  3682. #define SCB_CFSR_IACCVIOL_Msk               (0x1U << SCB_CFSR_IACCVIOL_Pos)    /*!< 0x00000001 */
  3683. #define SCB_CFSR_IACCVIOL                   SCB_CFSR_IACCVIOL_Msk              /*!< Instruction access violation */
  3684. #define SCB_CFSR_DACCVIOL_Pos               (1U)                              
  3685. #define SCB_CFSR_DACCVIOL_Msk               (0x1U << SCB_CFSR_DACCVIOL_Pos)    /*!< 0x00000002 */
  3686. #define SCB_CFSR_DACCVIOL                   SCB_CFSR_DACCVIOL_Msk              /*!< Data access violation */
  3687. #define SCB_CFSR_MUNSTKERR_Pos              (3U)                              
  3688. #define SCB_CFSR_MUNSTKERR_Msk              (0x1U << SCB_CFSR_MUNSTKERR_Pos)   /*!< 0x00000008 */
  3689. #define SCB_CFSR_MUNSTKERR                  SCB_CFSR_MUNSTKERR_Msk             /*!< Unstacking error */
  3690. #define SCB_CFSR_MSTKERR_Pos                (4U)                              
  3691. #define SCB_CFSR_MSTKERR_Msk                (0x1U << SCB_CFSR_MSTKERR_Pos)     /*!< 0x00000010 */
  3692. #define SCB_CFSR_MSTKERR                    SCB_CFSR_MSTKERR_Msk               /*!< Stacking error */
  3693. #define SCB_CFSR_MMARVALID_Pos              (7U)                              
  3694. #define SCB_CFSR_MMARVALID_Msk              (0x1U << SCB_CFSR_MMARVALID_Pos)   /*!< 0x00000080 */
  3695. #define SCB_CFSR_MMARVALID                  SCB_CFSR_MMARVALID_Msk             /*!< Memory Manage Address Register address valid flag */
  3696. /*!< BFSR */
  3697. #define SCB_CFSR_IBUSERR_Pos                (8U)                              
  3698. #define SCB_CFSR_IBUSERR_Msk                (0x1U << SCB_CFSR_IBUSERR_Pos)     /*!< 0x00000100 */
  3699. #define SCB_CFSR_IBUSERR                    SCB_CFSR_IBUSERR_Msk               /*!< Instruction bus error flag */
  3700. #define SCB_CFSR_PRECISERR_Pos              (9U)                              
  3701. #define SCB_CFSR_PRECISERR_Msk              (0x1U << SCB_CFSR_PRECISERR_Pos)   /*!< 0x00000200 */
  3702. #define SCB_CFSR_PRECISERR                  SCB_CFSR_PRECISERR_Msk             /*!< Precise data bus error */
  3703. #define SCB_CFSR_IMPRECISERR_Pos            (10U)                              
  3704. #define SCB_CFSR_IMPRECISERR_Msk            (0x1U << SCB_CFSR_IMPRECISERR_Pos) /*!< 0x00000400 */
  3705. #define SCB_CFSR_IMPRECISERR                SCB_CFSR_IMPRECISERR_Msk           /*!< Imprecise data bus error */
  3706. #define SCB_CFSR_UNSTKERR_Pos               (11U)                              
  3707. #define SCB_CFSR_UNSTKERR_Msk               (0x1U << SCB_CFSR_UNSTKERR_Pos)    /*!< 0x00000800 */
  3708. #define SCB_CFSR_UNSTKERR                   SCB_CFSR_UNSTKERR_Msk              /*!< Unstacking error */
  3709. #define SCB_CFSR_STKERR_Pos                 (12U)                              
  3710. #define SCB_CFSR_STKERR_Msk                 (0x1U << SCB_CFSR_STKERR_Pos)      /*!< 0x00001000 */
  3711. #define SCB_CFSR_STKERR                     SCB_CFSR_STKERR_Msk                /*!< Stacking error */
  3712. #define SCB_CFSR_BFARVALID_Pos              (15U)                              
  3713. #define SCB_CFSR_BFARVALID_Msk              (0x1U << SCB_CFSR_BFARVALID_Pos)   /*!< 0x00008000 */
  3714. #define SCB_CFSR_BFARVALID                  SCB_CFSR_BFARVALID_Msk             /*!< Bus Fault Address Register address valid flag */
  3715. /*!< UFSR */
  3716. #define SCB_CFSR_UNDEFINSTR_Pos             (16U)                              
  3717. #define SCB_CFSR_UNDEFINSTR_Msk             (0x1U << SCB_CFSR_UNDEFINSTR_Pos)  /*!< 0x00010000 */
  3718. #define SCB_CFSR_UNDEFINSTR                 SCB_CFSR_UNDEFINSTR_Msk            /*!< The processor attempt to execute an undefined instruction */
  3719. #define SCB_CFSR_INVSTATE_Pos               (17U)                              
  3720. #define SCB_CFSR_INVSTATE_Msk               (0x1U << SCB_CFSR_INVSTATE_Pos)    /*!< 0x00020000 */
  3721. #define SCB_CFSR_INVSTATE                   SCB_CFSR_INVSTATE_Msk              /*!< Invalid combination of EPSR and instruction */
  3722. #define SCB_CFSR_INVPC_Pos                  (18U)                              
  3723. #define SCB_CFSR_INVPC_Msk                  (0x1U << SCB_CFSR_INVPC_Pos)       /*!< 0x00040000 */
  3724. #define SCB_CFSR_INVPC                      SCB_CFSR_INVPC_Msk                 /*!< Attempt to load EXC_RETURN into pc illegally */
  3725. #define SCB_CFSR_NOCP_Pos                   (19U)                              
  3726. #define SCB_CFSR_NOCP_Msk                   (0x1U << SCB_CFSR_NOCP_Pos)        /*!< 0x00080000 */
  3727. #define SCB_CFSR_NOCP                       SCB_CFSR_NOCP_Msk                  /*!< Attempt to use a coprocessor instruction */
  3728. #define SCB_CFSR_UNALIGNED_Pos              (24U)                              
  3729. #define SCB_CFSR_UNALIGNED_Msk              (0x1U << SCB_CFSR_UNALIGNED_Pos)   /*!< 0x01000000 */
  3730. #define SCB_CFSR_UNALIGNED                  SCB_CFSR_UNALIGNED_Msk             /*!< Fault occurs when there is an attempt to make an unaligned memory access */
  3731. #define SCB_CFSR_DIVBYZERO_Pos              (25U)                              
  3732. #define SCB_CFSR_DIVBYZERO_Msk              (0x1U << SCB_CFSR_DIVBYZERO_Pos)   /*!< 0x02000000 */
  3733. #define SCB_CFSR_DIVBYZERO                  SCB_CFSR_DIVBYZERO_Msk             /*!< Fault occurs when SDIV or DIV instruction is used with a divisor of 0 */
  3734.  
  3735. /*******************  Bit definition for SCB_HFSR register  *******************/
  3736. #define SCB_HFSR_VECTTBL                    ((uint32_t)0x00000002)             /*!< Fault occurs because of vector table read on exception processing */
  3737. #define SCB_HFSR_FORCED                     ((uint32_t)0x40000000)             /*!< Hard Fault activated when a configurable Fault was received and cannot activate */
  3738. #define SCB_HFSR_DEBUGEVT                   ((uint32_t)0x80000000)             /*!< Fault related to debug */
  3739.  
  3740. /*******************  Bit definition for SCB_DFSR register  *******************/
  3741. #define SCB_DFSR_HALTED                     ((uint32_t)0x00000001)             /*!< Halt request flag */
  3742. #define SCB_DFSR_BKPT                       ((uint32_t)0x00000002)             /*!< BKPT flag */
  3743. #define SCB_DFSR_DWTTRAP                    ((uint32_t)0x00000004)             /*!< Data Watchpoint and Trace (DWT) flag */
  3744. #define SCB_DFSR_VCATCH                     ((uint32_t)0x00000008)             /*!< Vector catch flag */
  3745. #define SCB_DFSR_EXTERNAL                   ((uint32_t)0x00000010)             /*!< External debug request flag */
  3746.  
  3747. /*******************  Bit definition for SCB_MMFAR register  ******************/
  3748. #define SCB_MMFAR_ADDRESS_Pos               (0U)                              
  3749. #define SCB_MMFAR_ADDRESS_Msk               (0xFFFFFFFFU << SCB_MMFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  3750. #define SCB_MMFAR_ADDRESS                   SCB_MMFAR_ADDRESS_Msk              /*!< Mem Manage fault address field */
  3751.  
  3752. /*******************  Bit definition for SCB_BFAR register  *******************/
  3753. #define SCB_BFAR_ADDRESS_Pos                (0U)                              
  3754. #define SCB_BFAR_ADDRESS_Msk                (0xFFFFFFFFU << SCB_BFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  3755. #define SCB_BFAR_ADDRESS                    SCB_BFAR_ADDRESS_Msk               /*!< Bus fault address field */
  3756.  
  3757. /*******************  Bit definition for SCB_afsr register  *******************/
  3758. #define SCB_AFSR_IMPDEF_Pos                 (0U)                              
  3759. #define SCB_AFSR_IMPDEF_Msk                 (0xFFFFFFFFU << SCB_AFSR_IMPDEF_Pos) /*!< 0xFFFFFFFF */
  3760. #define SCB_AFSR_IMPDEF                     SCB_AFSR_IMPDEF_Msk                /*!< Implementation defined */
  3761.  
  3762. /******************************************************************************/
  3763. /*                                                                            */
  3764. /*                    External Interrupt/Event Controller                     */
  3765. /*                                                                            */
  3766. /******************************************************************************/
  3767.  
  3768. /*******************  Bit definition for EXTI_IMR register  *******************/
  3769. #define EXTI_IMR_MR0_Pos                    (0U)                              
  3770. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  3771. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  3772. #define EXTI_IMR_MR1_Pos                    (1U)                              
  3773. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  3774. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  3775. #define EXTI_IMR_MR2_Pos                    (2U)                              
  3776. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  3777. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  3778. #define EXTI_IMR_MR3_Pos                    (3U)                              
  3779. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  3780. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  3781. #define EXTI_IMR_MR4_Pos                    (4U)                              
  3782. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  3783. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  3784. #define EXTI_IMR_MR5_Pos                    (5U)                              
  3785. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  3786. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  3787. #define EXTI_IMR_MR6_Pos                    (6U)                              
  3788. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  3789. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  3790. #define EXTI_IMR_MR7_Pos                    (7U)                              
  3791. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  3792. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  3793. #define EXTI_IMR_MR8_Pos                    (8U)                              
  3794. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  3795. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  3796. #define EXTI_IMR_MR9_Pos                    (9U)                              
  3797. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  3798. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  3799. #define EXTI_IMR_MR10_Pos                   (10U)                              
  3800. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  3801. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  3802. #define EXTI_IMR_MR11_Pos                   (11U)                              
  3803. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  3804. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  3805. #define EXTI_IMR_MR12_Pos                   (12U)                              
  3806. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  3807. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  3808. #define EXTI_IMR_MR13_Pos                   (13U)                              
  3809. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  3810. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  3811. #define EXTI_IMR_MR14_Pos                   (14U)                              
  3812. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  3813. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  3814. #define EXTI_IMR_MR15_Pos                   (15U)                              
  3815. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  3816. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  3817. #define EXTI_IMR_MR16_Pos                   (16U)                              
  3818. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  3819. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  3820. #define EXTI_IMR_MR17_Pos                   (17U)                              
  3821. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  3822. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  3823. #define EXTI_IMR_MR18_Pos                   (18U)                              
  3824. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  3825. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  3826. #define EXTI_IMR_MR19_Pos                   (19U)                              
  3827. #define EXTI_IMR_MR19_Msk                   (0x1U << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  3828. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  3829.  
  3830. /* References Defines */
  3831. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  3832. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  3833. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  3834. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  3835. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  3836. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  3837. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  3838. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  3839. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  3840. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  3841. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  3842. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  3843. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  3844. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  3845. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  3846. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  3847. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  3848. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  3849. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  3850. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  3851.  
  3852. /*******************  Bit definition for EXTI_EMR register  *******************/
  3853. #define EXTI_EMR_MR0_Pos                    (0U)                              
  3854. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  3855. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  3856. #define EXTI_EMR_MR1_Pos                    (1U)                              
  3857. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  3858. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  3859. #define EXTI_EMR_MR2_Pos                    (2U)                              
  3860. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  3861. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  3862. #define EXTI_EMR_MR3_Pos                    (3U)                              
  3863. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  3864. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  3865. #define EXTI_EMR_MR4_Pos                    (4U)                              
  3866. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  3867. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  3868. #define EXTI_EMR_MR5_Pos                    (5U)                              
  3869. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  3870. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  3871. #define EXTI_EMR_MR6_Pos                    (6U)                              
  3872. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  3873. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  3874. #define EXTI_EMR_MR7_Pos                    (7U)                              
  3875. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  3876. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  3877. #define EXTI_EMR_MR8_Pos                    (8U)                              
  3878. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  3879. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  3880. #define EXTI_EMR_MR9_Pos                    (9U)                              
  3881. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  3882. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  3883. #define EXTI_EMR_MR10_Pos                   (10U)                              
  3884. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  3885. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  3886. #define EXTI_EMR_MR11_Pos                   (11U)                              
  3887. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  3888. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  3889. #define EXTI_EMR_MR12_Pos                   (12U)                              
  3890. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  3891. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  3892. #define EXTI_EMR_MR13_Pos                   (13U)                              
  3893. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  3894. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  3895. #define EXTI_EMR_MR14_Pos                   (14U)                              
  3896. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3897. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3898. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3899. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3900. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3901. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3902. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3903. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3904. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3905. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3906. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3907. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3908. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3909. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3910. #define EXTI_EMR_MR19_Pos                   (19U)                              
  3911. #define EXTI_EMR_MR19_Msk                   (0x1U << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  3912. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  3913.  
  3914. /* References Defines */
  3915. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3916. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3917. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3918. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3919. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3920. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3921. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3922. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3923. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3924. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3925. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3926. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3927. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3928. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3929. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3930. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3931. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3932. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3933. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3934. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  3935.  
  3936. /******************  Bit definition for EXTI_RTSR register  *******************/
  3937. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3938. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3939. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3940. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3941. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3942. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3943. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3944. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3945. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3946. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3947. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3948. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3949. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3950. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3951. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3952. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3953. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3954. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3955. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3956. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3957. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3958. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3959. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3960. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3961. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3962. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3963. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3964. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3965. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3966. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3967. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3968. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3969. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3970. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3971. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3972. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3973. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3974. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3975. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3976. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3977. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3978. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3979. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3980. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3981. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3982. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3983. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3984. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3985. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3986. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3987. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3988. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3989. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3990. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3991. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3992. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3993. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3994. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  3995. #define EXTI_RTSR_TR19_Msk                  (0x1U << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  3996. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  3997.  
  3998. /* References Defines */
  3999. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  4000. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  4001. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  4002. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  4003. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  4004. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  4005. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  4006. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  4007. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  4008. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  4009. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  4010. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  4011. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  4012. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  4013. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  4014. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  4015. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  4016. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  4017. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  4018. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  4019.  
  4020. /******************  Bit definition for EXTI_FTSR register  *******************/
  4021. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  4022. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  4023. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  4024. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  4025. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  4026. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  4027. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  4028. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  4029. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  4030. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  4031. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  4032. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  4033. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  4034. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  4035. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  4036. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  4037. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  4038. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  4039. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  4040. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  4041. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  4042. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  4043. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  4044. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  4045. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  4046. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  4047. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  4048. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  4049. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  4050. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  4051. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  4052. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  4053. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  4054. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  4055. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  4056. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  4057. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  4058. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  4059. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  4060. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  4061. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  4062. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  4063. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  4064. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  4065. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  4066. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  4067. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  4068. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  4069. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  4070. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  4071. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  4072. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  4073. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  4074. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  4075. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  4076. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  4077. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  4078. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  4079. #define EXTI_FTSR_TR19_Msk                  (0x1U << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  4080. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  4081.  
  4082. /* References Defines */
  4083. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  4084. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  4085. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  4086. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  4087. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  4088. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  4089. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  4090. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  4091. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  4092. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  4093. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  4094. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  4095. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  4096. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  4097. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  4098. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  4099. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  4100. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  4101. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  4102. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  4103.  
  4104. /******************  Bit definition for EXTI_SWIER register  ******************/
  4105. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  4106. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  4107. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  4108. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  4109. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  4110. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  4111. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  4112. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  4113. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  4114. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  4115. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  4116. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  4117. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  4118. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  4119. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  4120. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  4121. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  4122. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  4123. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  4124. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  4125. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  4126. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  4127. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  4128. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  4129. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  4130. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  4131. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  4132. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  4133. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  4134. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  4135. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  4136. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  4137. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  4138. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  4139. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  4140. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  4141. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  4142. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  4143. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  4144. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  4145. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  4146. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  4147. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  4148. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  4149. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  4150. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  4151. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  4152. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  4153. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  4154. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  4155. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  4156. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  4157. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  4158. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  4159. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  4160. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  4161. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  4162. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  4163. #define EXTI_SWIER_SWIER19_Msk              (0x1U << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  4164. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  4165.  
  4166. /* References Defines */
  4167. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  4168. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  4169. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  4170. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  4171. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  4172. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  4173. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  4174. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  4175. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  4176. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  4177. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  4178. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  4179. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  4180. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  4181. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  4182. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  4183. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  4184. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  4185. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  4186. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  4187.  
  4188. /*******************  Bit definition for EXTI_PR register  ********************/
  4189. #define EXTI_PR_PR0_Pos                     (0U)                              
  4190. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  4191. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  4192. #define EXTI_PR_PR1_Pos                     (1U)                              
  4193. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  4194. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  4195. #define EXTI_PR_PR2_Pos                     (2U)                              
  4196. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  4197. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  4198. #define EXTI_PR_PR3_Pos                     (3U)                              
  4199. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  4200. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  4201. #define EXTI_PR_PR4_Pos                     (4U)                              
  4202. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  4203. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  4204. #define EXTI_PR_PR5_Pos                     (5U)                              
  4205. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  4206. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  4207. #define EXTI_PR_PR6_Pos                     (6U)                              
  4208. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  4209. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  4210. #define EXTI_PR_PR7_Pos                     (7U)                              
  4211. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  4212. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  4213. #define EXTI_PR_PR8_Pos                     (8U)                              
  4214. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  4215. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  4216. #define EXTI_PR_PR9_Pos                     (9U)                              
  4217. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  4218. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  4219. #define EXTI_PR_PR10_Pos                    (10U)                              
  4220. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  4221. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  4222. #define EXTI_PR_PR11_Pos                    (11U)                              
  4223. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  4224. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  4225. #define EXTI_PR_PR12_Pos                    (12U)                              
  4226. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  4227. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  4228. #define EXTI_PR_PR13_Pos                    (13U)                              
  4229. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  4230. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  4231. #define EXTI_PR_PR14_Pos                    (14U)                              
  4232. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  4233. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  4234. #define EXTI_PR_PR15_Pos                    (15U)                              
  4235. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  4236. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  4237. #define EXTI_PR_PR16_Pos                    (16U)                              
  4238. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  4239. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  4240. #define EXTI_PR_PR17_Pos                    (17U)                              
  4241. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  4242. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  4243. #define EXTI_PR_PR18_Pos                    (18U)                              
  4244. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  4245. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  4246. #define EXTI_PR_PR19_Pos                    (19U)                              
  4247. #define EXTI_PR_PR19_Msk                    (0x1U << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  4248. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  4249.  
  4250. /* References Defines */
  4251. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  4252. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  4253. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  4254. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  4255. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  4256. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  4257. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  4258. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  4259. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  4260. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  4261. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  4262. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  4263. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  4264. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  4265. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  4266. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  4267. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  4268. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  4269. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  4270. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  4271.  
  4272. /******************************************************************************/
  4273. /*                                                                            */
  4274. /*                             DMA Controller                                 */
  4275. /*                                                                            */
  4276. /******************************************************************************/
  4277.  
  4278. /*******************  Bit definition for DMA_ISR register  ********************/
  4279. #define DMA_ISR_GIF1_Pos                    (0U)                              
  4280. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  4281. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  4282. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  4283. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  4284. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  4285. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  4286. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  4287. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  4288. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  4289. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  4290. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  4291. #define DMA_ISR_GIF2_Pos                    (4U)                              
  4292. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  4293. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  4294. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  4295. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  4296. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  4297. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  4298. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  4299. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  4300. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  4301. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  4302. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  4303. #define DMA_ISR_GIF3_Pos                    (8U)                              
  4304. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  4305. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  4306. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  4307. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  4308. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  4309. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  4310. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  4311. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  4312. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  4313. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  4314. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  4315. #define DMA_ISR_GIF4_Pos                    (12U)                              
  4316. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  4317. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  4318. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  4319. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  4320. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  4321. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  4322. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  4323. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  4324. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  4325. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  4326. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  4327. #define DMA_ISR_GIF5_Pos                    (16U)                              
  4328. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  4329. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  4330. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  4331. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  4332. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  4333. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  4334. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  4335. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  4336. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  4337. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  4338. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  4339. #define DMA_ISR_GIF6_Pos                    (20U)                              
  4340. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  4341. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  4342. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  4343. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  4344. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  4345. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  4346. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  4347. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  4348. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  4349. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  4350. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  4351. #define DMA_ISR_GIF7_Pos                    (24U)                              
  4352. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  4353. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  4354. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  4355. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  4356. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  4357. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  4358. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  4359. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  4360. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  4361. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  4362. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  4363.  
  4364. /*******************  Bit definition for DMA_IFCR register  *******************/
  4365. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  4366. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  4367. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  4368. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  4369. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  4370. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  4371. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  4372. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  4373. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  4374. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  4375. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  4376. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  4377. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  4378. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  4379. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  4380. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  4381. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  4382. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  4383. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  4384. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  4385. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  4386. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  4387. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  4388. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  4389. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  4390. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  4391. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  4392. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  4393. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  4394. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  4395. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  4396. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  4397. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  4398. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  4399. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  4400. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  4401. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  4402. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  4403. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  4404. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  4405. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  4406. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  4407. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  4408. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  4409. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  4410. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  4411. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  4412. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  4413. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  4414. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  4415. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  4416. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  4417. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  4418. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  4419. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  4420. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  4421. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  4422. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  4423. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  4424. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  4425. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  4426. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  4427. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  4428. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  4429. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  4430. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  4431. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  4432. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  4433. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  4434. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  4435. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  4436. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  4437. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  4438. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  4439. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  4440. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  4441. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  4442. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  4443. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  4444. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  4445. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  4446. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  4447. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  4448. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  4449.  
  4450. /*******************  Bit definition for DMA_CCR register   *******************/
  4451. #define DMA_CCR_EN_Pos                      (0U)                              
  4452. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  4453. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  4454. #define DMA_CCR_TCIE_Pos                    (1U)                              
  4455. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  4456. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  4457. #define DMA_CCR_HTIE_Pos                    (2U)                              
  4458. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  4459. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  4460. #define DMA_CCR_TEIE_Pos                    (3U)                              
  4461. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  4462. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  4463. #define DMA_CCR_DIR_Pos                     (4U)                              
  4464. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  4465. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  4466. #define DMA_CCR_CIRC_Pos                    (5U)                              
  4467. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  4468. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  4469. #define DMA_CCR_PINC_Pos                    (6U)                              
  4470. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  4471. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  4472. #define DMA_CCR_MINC_Pos                    (7U)                              
  4473. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  4474. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  4475.  
  4476. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  4477. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  4478. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  4479. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  4480. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  4481.  
  4482. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  4483. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  4484. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  4485. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  4486. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  4487.  
  4488. #define DMA_CCR_PL_Pos                      (12U)                              
  4489. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  4490. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  4491. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  4492. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  4493.  
  4494. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  4495. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  4496. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  4497.  
  4498. /******************  Bit definition for DMA_CNDTR  register  ******************/
  4499. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  4500. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  4501. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  4502.  
  4503. /******************  Bit definition for DMA_CPAR  register  *******************/
  4504. #define DMA_CPAR_PA_Pos                     (0U)                              
  4505. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  4506. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  4507.  
  4508. /******************  Bit definition for DMA_CMAR  register  *******************/
  4509. #define DMA_CMAR_MA_Pos                     (0U)                              
  4510. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  4511. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  4512.  
  4513. /******************************************************************************/
  4514. /*                                                                            */
  4515. /*                      Analog to Digital Converter (ADC)                     */
  4516. /*                                                                            */
  4517. /******************************************************************************/
  4518.  
  4519. /*
  4520.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  4521.  */
  4522. #define ADC_MULTIMODE_SUPPORT                          /*!< ADC feature available only on specific devices: multimode available on devices with several ADC instances */
  4523.  
  4524. /********************  Bit definition for ADC_SR register  ********************/
  4525. #define ADC_SR_AWD_Pos                      (0U)                              
  4526. #define ADC_SR_AWD_Msk                      (0x1U << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  4527. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  4528. #define ADC_SR_EOS_Pos                      (1U)                              
  4529. #define ADC_SR_EOS_Msk                      (0x1U << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  4530. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  4531. #define ADC_SR_JEOS_Pos                     (2U)                              
  4532. #define ADC_SR_JEOS_Msk                     (0x1U << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  4533. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  4534. #define ADC_SR_JSTRT_Pos                    (3U)                              
  4535. #define ADC_SR_JSTRT_Msk                    (0x1U << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  4536. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  4537. #define ADC_SR_STRT_Pos                     (4U)                              
  4538. #define ADC_SR_STRT_Msk                     (0x1U << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  4539. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  4540.  
  4541. /* Legacy defines */
  4542. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  4543. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  4544.  
  4545. /*******************  Bit definition for ADC_CR1 register  ********************/
  4546. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  4547. #define ADC_CR1_AWDCH_Msk                   (0x1FU << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  4548. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  4549. #define ADC_CR1_AWDCH_0                     (0x01U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  4550. #define ADC_CR1_AWDCH_1                     (0x02U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  4551. #define ADC_CR1_AWDCH_2                     (0x04U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  4552. #define ADC_CR1_AWDCH_3                     (0x08U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  4553. #define ADC_CR1_AWDCH_4                     (0x10U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  4554.  
  4555. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  4556. #define ADC_CR1_EOSIE_Msk                   (0x1U << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  4557. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  4558. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  4559. #define ADC_CR1_AWDIE_Msk                   (0x1U << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  4560. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  4561. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  4562. #define ADC_CR1_JEOSIE_Msk                  (0x1U << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  4563. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  4564. #define ADC_CR1_SCAN_Pos                    (8U)                              
  4565. #define ADC_CR1_SCAN_Msk                    (0x1U << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  4566. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  4567. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  4568. #define ADC_CR1_AWDSGL_Msk                  (0x1U << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  4569. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  4570. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  4571. #define ADC_CR1_JAUTO_Msk                   (0x1U << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  4572. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  4573. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  4574. #define ADC_CR1_DISCEN_Msk                  (0x1U << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  4575. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  4576. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  4577. #define ADC_CR1_JDISCEN_Msk                 (0x1U << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  4578. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  4579.  
  4580. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  4581. #define ADC_CR1_DISCNUM_Msk                 (0x7U << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  4582. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  4583. #define ADC_CR1_DISCNUM_0                   (0x1U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  4584. #define ADC_CR1_DISCNUM_1                   (0x2U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  4585. #define ADC_CR1_DISCNUM_2                   (0x4U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  4586.  
  4587. #define ADC_CR1_DUALMOD_Pos                 (16U)                              
  4588. #define ADC_CR1_DUALMOD_Msk                 (0xFU << ADC_CR1_DUALMOD_Pos)      /*!< 0x000F0000 */
  4589. #define ADC_CR1_DUALMOD                     ADC_CR1_DUALMOD_Msk                /*!< ADC multimode mode selection */
  4590. #define ADC_CR1_DUALMOD_0                   (0x1U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00010000 */
  4591. #define ADC_CR1_DUALMOD_1                   (0x2U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00020000 */
  4592. #define ADC_CR1_DUALMOD_2                   (0x4U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00040000 */
  4593. #define ADC_CR1_DUALMOD_3                   (0x8U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00080000 */
  4594.  
  4595. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  4596. #define ADC_CR1_JAWDEN_Msk                  (0x1U << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  4597. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  4598. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  4599. #define ADC_CR1_AWDEN_Msk                   (0x1U << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  4600. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  4601.  
  4602. /* Legacy defines */
  4603. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  4604. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  4605.  
  4606. /*******************  Bit definition for ADC_CR2 register  ********************/
  4607. #define ADC_CR2_ADON_Pos                    (0U)                              
  4608. #define ADC_CR2_ADON_Msk                    (0x1U << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  4609. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  4610. #define ADC_CR2_CONT_Pos                    (1U)                              
  4611. #define ADC_CR2_CONT_Msk                    (0x1U << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  4612. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  4613. #define ADC_CR2_CAL_Pos                     (2U)                              
  4614. #define ADC_CR2_CAL_Msk                     (0x1U << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  4615. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  4616. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  4617. #define ADC_CR2_RSTCAL_Msk                  (0x1U << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  4618. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  4619. #define ADC_CR2_DMA_Pos                     (8U)                              
  4620. #define ADC_CR2_DMA_Msk                     (0x1U << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  4621. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  4622. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  4623. #define ADC_CR2_ALIGN_Msk                   (0x1U << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  4624. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  4625.  
  4626. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  4627. #define ADC_CR2_JEXTSEL_Msk                 (0x7U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  4628. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  4629. #define ADC_CR2_JEXTSEL_0                   (0x1U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  4630. #define ADC_CR2_JEXTSEL_1                   (0x2U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  4631. #define ADC_CR2_JEXTSEL_2                   (0x4U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  4632.  
  4633. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  4634. #define ADC_CR2_JEXTTRIG_Msk                (0x1U << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  4635. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  4636.  
  4637. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  4638. #define ADC_CR2_EXTSEL_Msk                  (0x7U << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  4639. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  4640. #define ADC_CR2_EXTSEL_0                    (0x1U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  4641. #define ADC_CR2_EXTSEL_1                    (0x2U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  4642. #define ADC_CR2_EXTSEL_2                    (0x4U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  4643.  
  4644. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  4645. #define ADC_CR2_EXTTRIG_Msk                 (0x1U << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  4646. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  4647. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  4648. #define ADC_CR2_JSWSTART_Msk                (0x1U << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  4649. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  4650. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  4651. #define ADC_CR2_SWSTART_Msk                 (0x1U << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  4652. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  4653. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  4654. #define ADC_CR2_TSVREFE_Msk                 (0x1U << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  4655. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  4656.  
  4657. /******************  Bit definition for ADC_SMPR1 register  *******************/
  4658. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  4659. #define ADC_SMPR1_SMP10_Msk                 (0x7U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  4660. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  4661. #define ADC_SMPR1_SMP10_0                   (0x1U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  4662. #define ADC_SMPR1_SMP10_1                   (0x2U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  4663. #define ADC_SMPR1_SMP10_2                   (0x4U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  4664.  
  4665. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  4666. #define ADC_SMPR1_SMP11_Msk                 (0x7U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  4667. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  4668. #define ADC_SMPR1_SMP11_0                   (0x1U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  4669. #define ADC_SMPR1_SMP11_1                   (0x2U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  4670. #define ADC_SMPR1_SMP11_2                   (0x4U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  4671.  
  4672. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  4673. #define ADC_SMPR1_SMP12_Msk                 (0x7U << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  4674. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  4675. #define ADC_SMPR1_SMP12_0                   (0x1U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  4676. #define ADC_SMPR1_SMP12_1                   (0x2U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  4677. #define ADC_SMPR1_SMP12_2                   (0x4U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  4678.  
  4679. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  4680. #define ADC_SMPR1_SMP13_Msk                 (0x7U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  4681. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  4682. #define ADC_SMPR1_SMP13_0                   (0x1U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  4683. #define ADC_SMPR1_SMP13_1                   (0x2U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  4684. #define ADC_SMPR1_SMP13_2                   (0x4U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  4685.  
  4686. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  4687. #define ADC_SMPR1_SMP14_Msk                 (0x7U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  4688. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  4689. #define ADC_SMPR1_SMP14_0                   (0x1U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  4690. #define ADC_SMPR1_SMP14_1                   (0x2U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  4691. #define ADC_SMPR1_SMP14_2                   (0x4U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  4692.  
  4693. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  4694. #define ADC_SMPR1_SMP15_Msk                 (0x7U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  4695. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  4696. #define ADC_SMPR1_SMP15_0                   (0x1U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  4697. #define ADC_SMPR1_SMP15_1                   (0x2U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  4698. #define ADC_SMPR1_SMP15_2                   (0x4U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  4699.  
  4700. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  4701. #define ADC_SMPR1_SMP16_Msk                 (0x7U << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  4702. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  4703. #define ADC_SMPR1_SMP16_0                   (0x1U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  4704. #define ADC_SMPR1_SMP16_1                   (0x2U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  4705. #define ADC_SMPR1_SMP16_2                   (0x4U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  4706.  
  4707. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  4708. #define ADC_SMPR1_SMP17_Msk                 (0x7U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  4709. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  4710. #define ADC_SMPR1_SMP17_0                   (0x1U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  4711. #define ADC_SMPR1_SMP17_1                   (0x2U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  4712. #define ADC_SMPR1_SMP17_2                   (0x4U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  4713.  
  4714. /******************  Bit definition for ADC_SMPR2 register  *******************/
  4715. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  4716. #define ADC_SMPR2_SMP0_Msk                  (0x7U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  4717. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  4718. #define ADC_SMPR2_SMP0_0                    (0x1U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  4719. #define ADC_SMPR2_SMP0_1                    (0x2U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  4720. #define ADC_SMPR2_SMP0_2                    (0x4U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  4721.  
  4722. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  4723. #define ADC_SMPR2_SMP1_Msk                  (0x7U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  4724. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  4725. #define ADC_SMPR2_SMP1_0                    (0x1U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  4726. #define ADC_SMPR2_SMP1_1                    (0x2U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  4727. #define ADC_SMPR2_SMP1_2                    (0x4U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  4728.  
  4729. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  4730. #define ADC_SMPR2_SMP2_Msk                  (0x7U << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  4731. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  4732. #define ADC_SMPR2_SMP2_0                    (0x1U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  4733. #define ADC_SMPR2_SMP2_1                    (0x2U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  4734. #define ADC_SMPR2_SMP2_2                    (0x4U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  4735.  
  4736. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  4737. #define ADC_SMPR2_SMP3_Msk                  (0x7U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  4738. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  4739. #define ADC_SMPR2_SMP3_0                    (0x1U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  4740. #define ADC_SMPR2_SMP3_1                    (0x2U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  4741. #define ADC_SMPR2_SMP3_2                    (0x4U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  4742.  
  4743. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  4744. #define ADC_SMPR2_SMP4_Msk                  (0x7U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  4745. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  4746. #define ADC_SMPR2_SMP4_0                    (0x1U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  4747. #define ADC_SMPR2_SMP4_1                    (0x2U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  4748. #define ADC_SMPR2_SMP4_2                    (0x4U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  4749.  
  4750. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  4751. #define ADC_SMPR2_SMP5_Msk                  (0x7U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  4752. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  4753. #define ADC_SMPR2_SMP5_0                    (0x1U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  4754. #define ADC_SMPR2_SMP5_1                    (0x2U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  4755. #define ADC_SMPR2_SMP5_2                    (0x4U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  4756.  
  4757. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  4758. #define ADC_SMPR2_SMP6_Msk                  (0x7U << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  4759. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  4760. #define ADC_SMPR2_SMP6_0                    (0x1U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  4761. #define ADC_SMPR2_SMP6_1                    (0x2U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  4762. #define ADC_SMPR2_SMP6_2                    (0x4U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  4763.  
  4764. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  4765. #define ADC_SMPR2_SMP7_Msk                  (0x7U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  4766. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  4767. #define ADC_SMPR2_SMP7_0                    (0x1U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  4768. #define ADC_SMPR2_SMP7_1                    (0x2U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  4769. #define ADC_SMPR2_SMP7_2                    (0x4U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  4770.  
  4771. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  4772. #define ADC_SMPR2_SMP8_Msk                  (0x7U << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  4773. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  4774. #define ADC_SMPR2_SMP8_0                    (0x1U << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  4775. #define ADC_SMPR2_SMP8_1                    (0x2U << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  4776. #define ADC_SMPR2_SMP8_2                    (0x4U << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  4777.  
  4778. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  4779. #define ADC_SMPR2_SMP9_Msk                  (0x7U << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  4780. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  4781. #define ADC_SMPR2_SMP9_0                    (0x1U << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  4782. #define ADC_SMPR2_SMP9_1                    (0x2U << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  4783. #define ADC_SMPR2_SMP9_2                    (0x4U << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  4784.  
  4785. /******************  Bit definition for ADC_JOFR1 register  *******************/
  4786. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  4787. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  4788. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  4789.  
  4790. /******************  Bit definition for ADC_JOFR2 register  *******************/
  4791. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  4792. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  4793. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  4794.  
  4795. /******************  Bit definition for ADC_JOFR3 register  *******************/
  4796. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  4797. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  4798. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  4799.  
  4800. /******************  Bit definition for ADC_JOFR4 register  *******************/
  4801. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  4802. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  4803. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  4804.  
  4805. /*******************  Bit definition for ADC_HTR register  ********************/
  4806. #define ADC_HTR_HT_Pos                      (0U)                              
  4807. #define ADC_HTR_HT_Msk                      (0xFFFU << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  4808. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  4809.  
  4810. /*******************  Bit definition for ADC_LTR register  ********************/
  4811. #define ADC_LTR_LT_Pos                      (0U)                              
  4812. #define ADC_LTR_LT_Msk                      (0xFFFU << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  4813. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  4814.  
  4815. /*******************  Bit definition for ADC_SQR1 register  *******************/
  4816. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  4817. #define ADC_SQR1_SQ13_Msk                   (0x1FU << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  4818. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  4819. #define ADC_SQR1_SQ13_0                     (0x01U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  4820. #define ADC_SQR1_SQ13_1                     (0x02U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  4821. #define ADC_SQR1_SQ13_2                     (0x04U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  4822. #define ADC_SQR1_SQ13_3                     (0x08U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  4823. #define ADC_SQR1_SQ13_4                     (0x10U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  4824.  
  4825. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  4826. #define ADC_SQR1_SQ14_Msk                   (0x1FU << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  4827. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  4828. #define ADC_SQR1_SQ14_0                     (0x01U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  4829. #define ADC_SQR1_SQ14_1                     (0x02U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  4830. #define ADC_SQR1_SQ14_2                     (0x04U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  4831. #define ADC_SQR1_SQ14_3                     (0x08U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  4832. #define ADC_SQR1_SQ14_4                     (0x10U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  4833.  
  4834. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  4835. #define ADC_SQR1_SQ15_Msk                   (0x1FU << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  4836. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  4837. #define ADC_SQR1_SQ15_0                     (0x01U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  4838. #define ADC_SQR1_SQ15_1                     (0x02U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  4839. #define ADC_SQR1_SQ15_2                     (0x04U << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  4840. #define ADC_SQR1_SQ15_3                     (0x08U << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  4841. #define ADC_SQR1_SQ15_4                     (0x10U << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  4842.  
  4843. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  4844. #define ADC_SQR1_SQ16_Msk                   (0x1FU << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  4845. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  4846. #define ADC_SQR1_SQ16_0                     (0x01U << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  4847. #define ADC_SQR1_SQ16_1                     (0x02U << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  4848. #define ADC_SQR1_SQ16_2                     (0x04U << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  4849. #define ADC_SQR1_SQ16_3                     (0x08U << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  4850. #define ADC_SQR1_SQ16_4                     (0x10U << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  4851.  
  4852. #define ADC_SQR1_L_Pos                      (20U)                              
  4853. #define ADC_SQR1_L_Msk                      (0xFU << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  4854. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  4855. #define ADC_SQR1_L_0                        (0x1U << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  4856. #define ADC_SQR1_L_1                        (0x2U << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  4857. #define ADC_SQR1_L_2                        (0x4U << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  4858. #define ADC_SQR1_L_3                        (0x8U << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  4859.  
  4860. /*******************  Bit definition for ADC_SQR2 register  *******************/
  4861. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  4862. #define ADC_SQR2_SQ7_Msk                    (0x1FU << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  4863. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  4864. #define ADC_SQR2_SQ7_0                      (0x01U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  4865. #define ADC_SQR2_SQ7_1                      (0x02U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  4866. #define ADC_SQR2_SQ7_2                      (0x04U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  4867. #define ADC_SQR2_SQ7_3                      (0x08U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  4868. #define ADC_SQR2_SQ7_4                      (0x10U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  4869.  
  4870. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  4871. #define ADC_SQR2_SQ8_Msk                    (0x1FU << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  4872. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  4873. #define ADC_SQR2_SQ8_0                      (0x01U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  4874. #define ADC_SQR2_SQ8_1                      (0x02U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  4875. #define ADC_SQR2_SQ8_2                      (0x04U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  4876. #define ADC_SQR2_SQ8_3                      (0x08U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  4877. #define ADC_SQR2_SQ8_4                      (0x10U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  4878.  
  4879. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  4880. #define ADC_SQR2_SQ9_Msk                    (0x1FU << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  4881. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  4882. #define ADC_SQR2_SQ9_0                      (0x01U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  4883. #define ADC_SQR2_SQ9_1                      (0x02U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  4884. #define ADC_SQR2_SQ9_2                      (0x04U << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  4885. #define ADC_SQR2_SQ9_3                      (0x08U << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  4886. #define ADC_SQR2_SQ9_4                      (0x10U << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  4887.  
  4888. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  4889. #define ADC_SQR2_SQ10_Msk                   (0x1FU << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  4890. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  4891. #define ADC_SQR2_SQ10_0                     (0x01U << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  4892. #define ADC_SQR2_SQ10_1                     (0x02U << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  4893. #define ADC_SQR2_SQ10_2                     (0x04U << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  4894. #define ADC_SQR2_SQ10_3                     (0x08U << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  4895. #define ADC_SQR2_SQ10_4                     (0x10U << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  4896.  
  4897. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  4898. #define ADC_SQR2_SQ11_Msk                   (0x1FU << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  4899. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  4900. #define ADC_SQR2_SQ11_0                     (0x01U << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  4901. #define ADC_SQR2_SQ11_1                     (0x02U << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  4902. #define ADC_SQR2_SQ11_2                     (0x04U << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  4903. #define ADC_SQR2_SQ11_3                     (0x08U << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  4904. #define ADC_SQR2_SQ11_4                     (0x10U << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4905.  
  4906. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4907. #define ADC_SQR2_SQ12_Msk                   (0x1FU << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4908. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4909. #define ADC_SQR2_SQ12_0                     (0x01U << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4910. #define ADC_SQR2_SQ12_1                     (0x02U << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4911. #define ADC_SQR2_SQ12_2                     (0x04U << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4912. #define ADC_SQR2_SQ12_3                     (0x08U << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4913. #define ADC_SQR2_SQ12_4                     (0x10U << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4914.  
  4915. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4916. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4917. #define ADC_SQR3_SQ1_Msk                    (0x1FU << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4918. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4919. #define ADC_SQR3_SQ1_0                      (0x01U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4920. #define ADC_SQR3_SQ1_1                      (0x02U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4921. #define ADC_SQR3_SQ1_2                      (0x04U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4922. #define ADC_SQR3_SQ1_3                      (0x08U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4923. #define ADC_SQR3_SQ1_4                      (0x10U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4924.  
  4925. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4926. #define ADC_SQR3_SQ2_Msk                    (0x1FU << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4927. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4928. #define ADC_SQR3_SQ2_0                      (0x01U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4929. #define ADC_SQR3_SQ2_1                      (0x02U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4930. #define ADC_SQR3_SQ2_2                      (0x04U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4931. #define ADC_SQR3_SQ2_3                      (0x08U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4932. #define ADC_SQR3_SQ2_4                      (0x10U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4933.  
  4934. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4935. #define ADC_SQR3_SQ3_Msk                    (0x1FU << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4936. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4937. #define ADC_SQR3_SQ3_0                      (0x01U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4938. #define ADC_SQR3_SQ3_1                      (0x02U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4939. #define ADC_SQR3_SQ3_2                      (0x04U << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4940. #define ADC_SQR3_SQ3_3                      (0x08U << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4941. #define ADC_SQR3_SQ3_4                      (0x10U << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4942.  
  4943. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4944. #define ADC_SQR3_SQ4_Msk                    (0x1FU << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4945. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4946. #define ADC_SQR3_SQ4_0                      (0x01U << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4947. #define ADC_SQR3_SQ4_1                      (0x02U << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4948. #define ADC_SQR3_SQ4_2                      (0x04U << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4949. #define ADC_SQR3_SQ4_3                      (0x08U << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4950. #define ADC_SQR3_SQ4_4                      (0x10U << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4951.  
  4952. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4953. #define ADC_SQR3_SQ5_Msk                    (0x1FU << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4954. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4955. #define ADC_SQR3_SQ5_0                      (0x01U << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4956. #define ADC_SQR3_SQ5_1                      (0x02U << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4957. #define ADC_SQR3_SQ5_2                      (0x04U << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4958. #define ADC_SQR3_SQ5_3                      (0x08U << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4959. #define ADC_SQR3_SQ5_4                      (0x10U << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4960.  
  4961. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4962. #define ADC_SQR3_SQ6_Msk                    (0x1FU << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4963. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4964. #define ADC_SQR3_SQ6_0                      (0x01U << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4965. #define ADC_SQR3_SQ6_1                      (0x02U << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4966. #define ADC_SQR3_SQ6_2                      (0x04U << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4967. #define ADC_SQR3_SQ6_3                      (0x08U << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4968. #define ADC_SQR3_SQ6_4                      (0x10U << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4969.  
  4970. /*******************  Bit definition for ADC_JSQR register  *******************/
  4971. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4972. #define ADC_JSQR_JSQ1_Msk                   (0x1FU << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4973. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4974. #define ADC_JSQR_JSQ1_0                     (0x01U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4975. #define ADC_JSQR_JSQ1_1                     (0x02U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4976. #define ADC_JSQR_JSQ1_2                     (0x04U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4977. #define ADC_JSQR_JSQ1_3                     (0x08U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4978. #define ADC_JSQR_JSQ1_4                     (0x10U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4979.  
  4980. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4981. #define ADC_JSQR_JSQ2_Msk                   (0x1FU << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4982. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4983. #define ADC_JSQR_JSQ2_0                     (0x01U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4984. #define ADC_JSQR_JSQ2_1                     (0x02U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4985. #define ADC_JSQR_JSQ2_2                     (0x04U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4986. #define ADC_JSQR_JSQ2_3                     (0x08U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4987. #define ADC_JSQR_JSQ2_4                     (0x10U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4988.  
  4989. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4990. #define ADC_JSQR_JSQ3_Msk                   (0x1FU << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4991. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4992. #define ADC_JSQR_JSQ3_0                     (0x01U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4993. #define ADC_JSQR_JSQ3_1                     (0x02U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4994. #define ADC_JSQR_JSQ3_2                     (0x04U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4995. #define ADC_JSQR_JSQ3_3                     (0x08U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4996. #define ADC_JSQR_JSQ3_4                     (0x10U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4997.  
  4998. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4999. #define ADC_JSQR_JSQ4_Msk                   (0x1FU << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  5000. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  5001. #define ADC_JSQR_JSQ4_0                     (0x01U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  5002. #define ADC_JSQR_JSQ4_1                     (0x02U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  5003. #define ADC_JSQR_JSQ4_2                     (0x04U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  5004. #define ADC_JSQR_JSQ4_3                     (0x08U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  5005. #define ADC_JSQR_JSQ4_4                     (0x10U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  5006.  
  5007. #define ADC_JSQR_JL_Pos                     (20U)                              
  5008. #define ADC_JSQR_JL_Msk                     (0x3U << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  5009. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  5010. #define ADC_JSQR_JL_0                       (0x1U << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  5011. #define ADC_JSQR_JL_1                       (0x2U << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  5012.  
  5013. /*******************  Bit definition for ADC_JDR1 register  *******************/
  5014. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  5015. #define ADC_JDR1_JDATA_Msk                  (0xFFFFU << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  5016. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  5017.  
  5018. /*******************  Bit definition for ADC_JDR2 register  *******************/
  5019. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  5020. #define ADC_JDR2_JDATA_Msk                  (0xFFFFU << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  5021. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  5022.  
  5023. /*******************  Bit definition for ADC_JDR3 register  *******************/
  5024. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  5025. #define ADC_JDR3_JDATA_Msk                  (0xFFFFU << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  5026. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  5027.  
  5028. /*******************  Bit definition for ADC_JDR4 register  *******************/
  5029. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  5030. #define ADC_JDR4_JDATA_Msk                  (0xFFFFU << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  5031. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  5032.  
  5033. /********************  Bit definition for ADC_DR register  ********************/
  5034. #define ADC_DR_DATA_Pos                     (0U)                              
  5035. #define ADC_DR_DATA_Msk                     (0xFFFFU << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  5036. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  5037. #define ADC_DR_ADC2DATA_Pos                 (16U)                              
  5038. #define ADC_DR_ADC2DATA_Msk                 (0xFFFFU << ADC_DR_ADC2DATA_Pos)   /*!< 0xFFFF0000 */
  5039. #define ADC_DR_ADC2DATA                     ADC_DR_ADC2DATA_Msk                /*!< ADC group regular conversion data for ADC slave, in multimode */
  5040. /******************************************************************************/
  5041. /*                                                                            */
  5042. /*                      Digital to Analog Converter                           */
  5043. /*                                                                            */
  5044. /******************************************************************************/
  5045.  
  5046. /********************  Bit definition for DAC_CR register  ********************/
  5047. #define DAC_CR_EN1_Pos                      (0U)                              
  5048. #define DAC_CR_EN1_Msk                      (0x1U << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  5049. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!< DAC channel1 enable */
  5050. #define DAC_CR_BOFF1_Pos                    (1U)                              
  5051. #define DAC_CR_BOFF1_Msk                    (0x1U << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  5052. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!< DAC channel1 output buffer disable */
  5053. #define DAC_CR_TEN1_Pos                     (2U)                              
  5054. #define DAC_CR_TEN1_Msk                     (0x1U << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  5055. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!< DAC channel1 Trigger enable */
  5056.  
  5057. #define DAC_CR_TSEL1_Pos                    (3U)                              
  5058. #define DAC_CR_TSEL1_Msk                    (0x7U << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  5059. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  5060. #define DAC_CR_TSEL1_0                      (0x1U << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  5061. #define DAC_CR_TSEL1_1                      (0x2U << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  5062. #define DAC_CR_TSEL1_2                      (0x4U << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  5063.  
  5064. #define DAC_CR_WAVE1_Pos                    (6U)                              
  5065. #define DAC_CR_WAVE1_Msk                    (0x3U << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  5066. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  5067. #define DAC_CR_WAVE1_0                      (0x1U << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  5068. #define DAC_CR_WAVE1_1                      (0x2U << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  5069.  
  5070. #define DAC_CR_MAMP1_Pos                    (8U)                              
  5071. #define DAC_CR_MAMP1_Msk                    (0xFU << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  5072. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  5073. #define DAC_CR_MAMP1_0                      (0x1U << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  5074. #define DAC_CR_MAMP1_1                      (0x2U << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  5075. #define DAC_CR_MAMP1_2                      (0x4U << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  5076. #define DAC_CR_MAMP1_3                      (0x8U << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  5077.  
  5078. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  5079. #define DAC_CR_DMAEN1_Msk                   (0x1U << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  5080. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!< DAC channel1 DMA enable */
  5081. #define DAC_CR_EN2_Pos                      (16U)                              
  5082. #define DAC_CR_EN2_Msk                      (0x1U << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  5083. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!< DAC channel2 enable */
  5084. #define DAC_CR_BOFF2_Pos                    (17U)                              
  5085. #define DAC_CR_BOFF2_Msk                    (0x1U << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  5086. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!< DAC channel2 output buffer disable */
  5087. #define DAC_CR_TEN2_Pos                     (18U)                              
  5088. #define DAC_CR_TEN2_Msk                     (0x1U << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  5089. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!< DAC channel2 Trigger enable */
  5090.  
  5091. #define DAC_CR_TSEL2_Pos                    (19U)                              
  5092. #define DAC_CR_TSEL2_Msk                    (0x7U << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  5093. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  5094. #define DAC_CR_TSEL2_0                      (0x1U << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  5095. #define DAC_CR_TSEL2_1                      (0x2U << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  5096. #define DAC_CR_TSEL2_2                      (0x4U << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  5097.  
  5098. #define DAC_CR_WAVE2_Pos                    (22U)                              
  5099. #define DAC_CR_WAVE2_Msk                    (0x3U << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  5100. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  5101. #define DAC_CR_WAVE2_0                      (0x1U << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  5102. #define DAC_CR_WAVE2_1                      (0x2U << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  5103.  
  5104. #define DAC_CR_MAMP2_Pos                    (24U)                              
  5105. #define DAC_CR_MAMP2_Msk                    (0xFU << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  5106. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  5107. #define DAC_CR_MAMP2_0                      (0x1U << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  5108. #define DAC_CR_MAMP2_1                      (0x2U << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  5109. #define DAC_CR_MAMP2_2                      (0x4U << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  5110. #define DAC_CR_MAMP2_3                      (0x8U << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  5111.  
  5112. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  5113. #define DAC_CR_DMAEN2_Msk                   (0x1U << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  5114. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!< DAC channel2 DMA enabled */
  5115.  
  5116.  
  5117. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  5118. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  5119. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1U << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  5120. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!< DAC channel1 software trigger */
  5121. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  5122. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1U << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  5123. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!< DAC channel2 software trigger */
  5124.  
  5125. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  5126. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  5127. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  5128. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  5129.  
  5130. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  5131. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  5132. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  5133. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  5134.  
  5135. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  5136. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  5137. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFU << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  5138. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  5139.  
  5140. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  5141. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  5142. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  5143. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  5144.  
  5145. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  5146. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  5147. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  5148. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  5149.  
  5150. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  5151. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  5152. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFU << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  5153. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  5154.  
  5155. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  5156. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  5157. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  5158. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  5159. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  5160. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  5161. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  5162.  
  5163. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  5164. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  5165. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  5166. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  5167. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  5168. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  5169. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  5170.  
  5171. /******************  Bit definition for DAC_DHR8RD register  ******************/
  5172. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  5173. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFU << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  5174. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  5175. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  5176. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFU << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  5177. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  5178.  
  5179. /*******************  Bit definition for DAC_DOR1 register  *******************/
  5180. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  5181. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFU << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  5182. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!< DAC channel1 data output */
  5183.  
  5184. /*******************  Bit definition for DAC_DOR2 register  *******************/
  5185. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  5186. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFU << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  5187. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!< DAC channel2 data output */
  5188.  
  5189.  
  5190.  
  5191. /*****************************************************************************/
  5192. /*                                                                           */
  5193. /*                               Timers (TIM)                                */
  5194. /*                                                                           */
  5195. /*****************************************************************************/
  5196. /*******************  Bit definition for TIM_CR1 register  *******************/
  5197. #define TIM_CR1_CEN_Pos                     (0U)                              
  5198. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  5199. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  5200. #define TIM_CR1_UDIS_Pos                    (1U)                              
  5201. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  5202. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  5203. #define TIM_CR1_URS_Pos                     (2U)                              
  5204. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  5205. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  5206. #define TIM_CR1_OPM_Pos                     (3U)                              
  5207. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  5208. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  5209. #define TIM_CR1_DIR_Pos                     (4U)                              
  5210. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  5211. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  5212.  
  5213. #define TIM_CR1_CMS_Pos                     (5U)                              
  5214. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  5215. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  5216. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  5217. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  5218.  
  5219. #define TIM_CR1_ARPE_Pos                    (7U)                              
  5220. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  5221. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  5222.  
  5223. #define TIM_CR1_CKD_Pos                     (8U)                              
  5224. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  5225. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  5226. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  5227. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  5228.  
  5229. /*******************  Bit definition for TIM_CR2 register  *******************/
  5230. #define TIM_CR2_CCPC_Pos                    (0U)                              
  5231. #define TIM_CR2_CCPC_Msk                    (0x1U << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  5232. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  5233. #define TIM_CR2_CCUS_Pos                    (2U)                              
  5234. #define TIM_CR2_CCUS_Msk                    (0x1U << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  5235. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  5236. #define TIM_CR2_CCDS_Pos                    (3U)                              
  5237. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  5238. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  5239.  
  5240. #define TIM_CR2_MMS_Pos                     (4U)                              
  5241. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  5242. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  5243. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  5244. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  5245. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  5246.  
  5247. #define TIM_CR2_TI1S_Pos                    (7U)                              
  5248. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  5249. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  5250. #define TIM_CR2_OIS1_Pos                    (8U)                              
  5251. #define TIM_CR2_OIS1_Msk                    (0x1U << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  5252. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  5253. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  5254. #define TIM_CR2_OIS1N_Msk                   (0x1U << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  5255. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  5256. #define TIM_CR2_OIS2_Pos                    (10U)                              
  5257. #define TIM_CR2_OIS2_Msk                    (0x1U << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  5258. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  5259. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  5260. #define TIM_CR2_OIS2N_Msk                   (0x1U << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  5261. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  5262. #define TIM_CR2_OIS3_Pos                    (12U)                              
  5263. #define TIM_CR2_OIS3_Msk                    (0x1U << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  5264. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  5265. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  5266. #define TIM_CR2_OIS3N_Msk                   (0x1U << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  5267. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  5268. #define TIM_CR2_OIS4_Pos                    (14U)                              
  5269. #define TIM_CR2_OIS4_Msk                    (0x1U << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  5270. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  5271.  
  5272. /*******************  Bit definition for TIM_SMCR register  ******************/
  5273. #define TIM_SMCR_SMS_Pos                    (0U)                              
  5274. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  5275. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  5276. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  5277. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  5278. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  5279.  
  5280. #define TIM_SMCR_OCCS_Pos                   (3U)                              
  5281. #define TIM_SMCR_OCCS_Msk                   (0x1U << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
  5282. #define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
  5283.  
  5284. #define TIM_SMCR_TS_Pos                     (4U)                              
  5285. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  5286. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  5287. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  5288. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  5289. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  5290.  
  5291. #define TIM_SMCR_MSM_Pos                    (7U)                              
  5292. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  5293. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  5294.  
  5295. #define TIM_SMCR_ETF_Pos                    (8U)                              
  5296. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  5297. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  5298. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  5299. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  5300. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  5301. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  5302.  
  5303. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  5304. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  5305. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  5306. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  5307. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  5308.  
  5309. #define TIM_SMCR_ECE_Pos                    (14U)                              
  5310. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  5311. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  5312. #define TIM_SMCR_ETP_Pos                    (15U)                              
  5313. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  5314. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  5315.  
  5316. /*******************  Bit definition for TIM_DIER register  ******************/
  5317. #define TIM_DIER_UIE_Pos                    (0U)                              
  5318. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  5319. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  5320. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  5321. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  5322. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  5323. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  5324. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  5325. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  5326. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  5327. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  5328. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  5329. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  5330. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  5331. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  5332. #define TIM_DIER_COMIE_Pos                  (5U)                              
  5333. #define TIM_DIER_COMIE_Msk                  (0x1U << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  5334. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  5335. #define TIM_DIER_TIE_Pos                    (6U)                              
  5336. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  5337. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  5338. #define TIM_DIER_BIE_Pos                    (7U)                              
  5339. #define TIM_DIER_BIE_Msk                    (0x1U << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  5340. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  5341. #define TIM_DIER_UDE_Pos                    (8U)                              
  5342. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  5343. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  5344. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  5345. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  5346. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  5347. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  5348. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  5349. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  5350. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  5351. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  5352. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  5353. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  5354. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  5355. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  5356. #define TIM_DIER_COMDE_Pos                  (13U)                              
  5357. #define TIM_DIER_COMDE_Msk                  (0x1U << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  5358. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  5359. #define TIM_DIER_TDE_Pos                    (14U)                              
  5360. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  5361. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  5362.  
  5363. /********************  Bit definition for TIM_SR register  *******************/
  5364. #define TIM_SR_UIF_Pos                      (0U)                              
  5365. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  5366. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  5367. #define TIM_SR_CC1IF_Pos                    (1U)                              
  5368. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  5369. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  5370. #define TIM_SR_CC2IF_Pos                    (2U)                              
  5371. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  5372. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  5373. #define TIM_SR_CC3IF_Pos                    (3U)                              
  5374. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  5375. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  5376. #define TIM_SR_CC4IF_Pos                    (4U)                              
  5377. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  5378. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  5379. #define TIM_SR_COMIF_Pos                    (5U)                              
  5380. #define TIM_SR_COMIF_Msk                    (0x1U << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  5381. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  5382. #define TIM_SR_TIF_Pos                      (6U)                              
  5383. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  5384. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  5385. #define TIM_SR_BIF_Pos                      (7U)                              
  5386. #define TIM_SR_BIF_Msk                      (0x1U << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  5387. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  5388. #define TIM_SR_CC1OF_Pos                    (9U)                              
  5389. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  5390. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  5391. #define TIM_SR_CC2OF_Pos                    (10U)                              
  5392. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  5393. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  5394. #define TIM_SR_CC3OF_Pos                    (11U)                              
  5395. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  5396. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  5397. #define TIM_SR_CC4OF_Pos                    (12U)                              
  5398. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  5399. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  5400.  
  5401. /*******************  Bit definition for TIM_EGR register  *******************/
  5402. #define TIM_EGR_UG_Pos                      (0U)                              
  5403. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  5404. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  5405. #define TIM_EGR_CC1G_Pos                    (1U)                              
  5406. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  5407. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  5408. #define TIM_EGR_CC2G_Pos                    (2U)                              
  5409. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  5410. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  5411. #define TIM_EGR_CC3G_Pos                    (3U)                              
  5412. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  5413. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  5414. #define TIM_EGR_CC4G_Pos                    (4U)                              
  5415. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  5416. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  5417. #define TIM_EGR_COMG_Pos                    (5U)                              
  5418. #define TIM_EGR_COMG_Msk                    (0x1U << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  5419. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  5420. #define TIM_EGR_TG_Pos                      (6U)                              
  5421. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  5422. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  5423. #define TIM_EGR_BG_Pos                      (7U)                              
  5424. #define TIM_EGR_BG_Msk                      (0x1U << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  5425. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  5426.  
  5427. /******************  Bit definition for TIM_CCMR1 register  ******************/
  5428. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  5429. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  5430. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  5431. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  5432. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  5433.  
  5434. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  5435. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  5436. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  5437. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  5438. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  5439. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  5440.  
  5441. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  5442. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  5443. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  5444. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  5445. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  5446. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  5447.  
  5448. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  5449. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  5450. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  5451.  
  5452. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  5453. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  5454. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  5455. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  5456. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  5457.  
  5458. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  5459. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  5460. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  5461. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  5462. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  5463. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  5464.  
  5465. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  5466. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  5467. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  5468. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  5469. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  5470. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  5471.  
  5472. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  5473. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  5474. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  5475.  
  5476. /*---------------------------------------------------------------------------*/
  5477.  
  5478. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  5479. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  5480. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  5481. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  5482. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  5483.  
  5484. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  5485. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  5486. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  5487. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  5488. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  5489. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  5490. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  5491.  
  5492. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  5493. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  5494. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  5495. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  5496. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  5497.  
  5498. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  5499. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  5500. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  5501. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  5502. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  5503. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  5504. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  5505.  
  5506. /******************  Bit definition for TIM_CCMR2 register  ******************/
  5507. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  5508. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  5509. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  5510. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  5511. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  5512.  
  5513. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  5514. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  5515. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  5516. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  5517. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  5518. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  5519.  
  5520. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  5521. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  5522. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  5523. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  5524. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  5525. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  5526.  
  5527. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  5528. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  5529. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  5530.  
  5531. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  5532. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  5533. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  5534. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  5535. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  5536.  
  5537. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  5538. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  5539. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  5540. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  5541. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  5542. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  5543.  
  5544. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  5545. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  5546. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  5547. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  5548. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  5549. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  5550.  
  5551. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  5552. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  5553. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  5554.  
  5555. /*---------------------------------------------------------------------------*/
  5556.  
  5557. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  5558. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  5559. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  5560. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  5561. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  5562.  
  5563. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  5564. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  5565. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  5566. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  5567. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  5568. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  5569. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  5570.  
  5571. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  5572. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  5573. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  5574. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  5575. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  5576.  
  5577. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  5578. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  5579. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  5580. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  5581. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  5582. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  5583. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  5584.  
  5585. /*******************  Bit definition for TIM_CCER register  ******************/
  5586. #define TIM_CCER_CC1E_Pos                   (0U)                              
  5587. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  5588. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  5589. #define TIM_CCER_CC1P_Pos                   (1U)                              
  5590. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  5591. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  5592. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  5593. #define TIM_CCER_CC1NE_Msk                  (0x1U << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  5594. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  5595. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  5596. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  5597. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  5598. #define TIM_CCER_CC2E_Pos                   (4U)                              
  5599. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  5600. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  5601. #define TIM_CCER_CC2P_Pos                   (5U)                              
  5602. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  5603. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  5604. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  5605. #define TIM_CCER_CC2NE_Msk                  (0x1U << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  5606. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  5607. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  5608. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  5609. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  5610. #define TIM_CCER_CC3E_Pos                   (8U)                              
  5611. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  5612. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  5613. #define TIM_CCER_CC3P_Pos                   (9U)                              
  5614. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  5615. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  5616. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  5617. #define TIM_CCER_CC3NE_Msk                  (0x1U << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  5618. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  5619. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  5620. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  5621. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  5622. #define TIM_CCER_CC4E_Pos                   (12U)                              
  5623. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  5624. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  5625. #define TIM_CCER_CC4P_Pos                   (13U)                              
  5626. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  5627. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  5628. #define TIM_CCER_CC4NP_Pos                  (15U)                              
  5629. #define TIM_CCER_CC4NP_Msk                  (0x1U << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
  5630. #define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
  5631.  
  5632. /*******************  Bit definition for TIM_CNT register  *******************/
  5633. #define TIM_CNT_CNT_Pos                     (0U)                              
  5634. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  5635. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  5636.  
  5637. /*******************  Bit definition for TIM_PSC register  *******************/
  5638. #define TIM_PSC_PSC_Pos                     (0U)                              
  5639. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  5640. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  5641.  
  5642. /*******************  Bit definition for TIM_ARR register  *******************/
  5643. #define TIM_ARR_ARR_Pos                     (0U)                              
  5644. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  5645. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  5646.  
  5647. /*******************  Bit definition for TIM_RCR register  *******************/
  5648. #define TIM_RCR_REP_Pos                     (0U)                              
  5649. #define TIM_RCR_REP_Msk                     (0xFFU << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  5650. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  5651.  
  5652. /*******************  Bit definition for TIM_CCR1 register  ******************/
  5653. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  5654. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  5655. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  5656.  
  5657. /*******************  Bit definition for TIM_CCR2 register  ******************/
  5658. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  5659. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  5660. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  5661.  
  5662. /*******************  Bit definition for TIM_CCR3 register  ******************/
  5663. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  5664. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  5665. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  5666.  
  5667. /*******************  Bit definition for TIM_CCR4 register  ******************/
  5668. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  5669. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  5670. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  5671.  
  5672. /*******************  Bit definition for TIM_BDTR register  ******************/
  5673. #define TIM_BDTR_DTG_Pos                    (0U)                              
  5674. #define TIM_BDTR_DTG_Msk                    (0xFFU << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  5675. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  5676. #define TIM_BDTR_DTG_0                      (0x01U << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  5677. #define TIM_BDTR_DTG_1                      (0x02U << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  5678. #define TIM_BDTR_DTG_2                      (0x04U << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  5679. #define TIM_BDTR_DTG_3                      (0x08U << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  5680. #define TIM_BDTR_DTG_4                      (0x10U << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  5681. #define TIM_BDTR_DTG_5                      (0x20U << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  5682. #define TIM_BDTR_DTG_6                      (0x40U << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  5683. #define TIM_BDTR_DTG_7                      (0x80U << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  5684.  
  5685. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  5686. #define TIM_BDTR_LOCK_Msk                   (0x3U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  5687. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  5688. #define TIM_BDTR_LOCK_0                     (0x1U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  5689. #define TIM_BDTR_LOCK_1                     (0x2U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  5690.  
  5691. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  5692. #define TIM_BDTR_OSSI_Msk                   (0x1U << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  5693. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  5694. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  5695. #define TIM_BDTR_OSSR_Msk                   (0x1U << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  5696. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  5697. #define TIM_BDTR_BKE_Pos                    (12U)                              
  5698. #define TIM_BDTR_BKE_Msk                    (0x1U << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  5699. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  5700. #define TIM_BDTR_BKP_Pos                    (13U)                              
  5701. #define TIM_BDTR_BKP_Msk                    (0x1U << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  5702. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  5703. #define TIM_BDTR_AOE_Pos                    (14U)                              
  5704. #define TIM_BDTR_AOE_Msk                    (0x1U << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  5705. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  5706. #define TIM_BDTR_MOE_Pos                    (15U)                              
  5707. #define TIM_BDTR_MOE_Msk                    (0x1U << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  5708. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  5709.  
  5710. /*******************  Bit definition for TIM_DCR register  *******************/
  5711. #define TIM_DCR_DBA_Pos                     (0U)                              
  5712. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  5713. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  5714. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  5715. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  5716. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  5717. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  5718. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  5719.  
  5720. #define TIM_DCR_DBL_Pos                     (8U)                              
  5721. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  5722. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  5723. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  5724. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  5725. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  5726. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  5727. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  5728.  
  5729. /*******************  Bit definition for TIM_DMAR register  ******************/
  5730. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  5731. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  5732. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  5733.  
  5734. /*******************  Bit definition for TIM_OR register  ********************/
  5735.  
  5736. /******************************************************************************/
  5737. /*                                                                            */
  5738. /*                             Real-Time Clock                                */
  5739. /*                                                                            */
  5740. /******************************************************************************/
  5741.  
  5742. /*******************  Bit definition for RTC_CRH register  ********************/
  5743. #define RTC_CRH_SECIE_Pos                   (0U)                              
  5744. #define RTC_CRH_SECIE_Msk                   (0x1U << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  5745. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  5746. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  5747. #define RTC_CRH_ALRIE_Msk                   (0x1U << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  5748. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  5749. #define RTC_CRH_OWIE_Pos                    (2U)                              
  5750. #define RTC_CRH_OWIE_Msk                    (0x1U << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  5751. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  5752.  
  5753. /*******************  Bit definition for RTC_CRL register  ********************/
  5754. #define RTC_CRL_SECF_Pos                    (0U)                              
  5755. #define RTC_CRL_SECF_Msk                    (0x1U << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  5756. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  5757. #define RTC_CRL_ALRF_Pos                    (1U)                              
  5758. #define RTC_CRL_ALRF_Msk                    (0x1U << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  5759. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  5760. #define RTC_CRL_OWF_Pos                     (2U)                              
  5761. #define RTC_CRL_OWF_Msk                     (0x1U << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  5762. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  5763. #define RTC_CRL_RSF_Pos                     (3U)                              
  5764. #define RTC_CRL_RSF_Msk                     (0x1U << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  5765. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  5766. #define RTC_CRL_CNF_Pos                     (4U)                              
  5767. #define RTC_CRL_CNF_Msk                     (0x1U << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  5768. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  5769. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  5770. #define RTC_CRL_RTOFF_Msk                   (0x1U << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  5771. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  5772.  
  5773. /*******************  Bit definition for RTC_PRLH register  *******************/
  5774. #define RTC_PRLH_PRL_Pos                    (0U)                              
  5775. #define RTC_PRLH_PRL_Msk                    (0xFU << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  5776. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  5777.  
  5778. /*******************  Bit definition for RTC_PRLL register  *******************/
  5779. #define RTC_PRLL_PRL_Pos                    (0U)                              
  5780. #define RTC_PRLL_PRL_Msk                    (0xFFFFU << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  5781. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  5782.  
  5783. /*******************  Bit definition for RTC_DIVH register  *******************/
  5784. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  5785. #define RTC_DIVH_RTC_DIV_Msk                (0xFU << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  5786. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  5787.  
  5788. /*******************  Bit definition for RTC_DIVL register  *******************/
  5789. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  5790. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFU << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  5791. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  5792.  
  5793. /*******************  Bit definition for RTC_CNTH register  *******************/
  5794. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  5795. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFU << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5796. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  5797.  
  5798. /*******************  Bit definition for RTC_CNTL register  *******************/
  5799. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  5800. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFU << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5801. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  5802.  
  5803. /*******************  Bit definition for RTC_ALRH register  *******************/
  5804. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  5805. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFU << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5806. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  5807.  
  5808. /*******************  Bit definition for RTC_ALRL register  *******************/
  5809. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  5810. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFU << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5811. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  5812.  
  5813. /******************************************************************************/
  5814. /*                                                                            */
  5815. /*                        Independent WATCHDOG (IWDG)                         */
  5816. /*                                                                            */
  5817. /******************************************************************************/
  5818.  
  5819. /*******************  Bit definition for IWDG_KR register  ********************/
  5820. #define IWDG_KR_KEY_Pos                     (0U)                              
  5821. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  5822. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  5823.  
  5824. /*******************  Bit definition for IWDG_PR register  ********************/
  5825. #define IWDG_PR_PR_Pos                      (0U)                              
  5826. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  5827. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  5828. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  5829. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  5830. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  5831.  
  5832. /*******************  Bit definition for IWDG_RLR register  *******************/
  5833. #define IWDG_RLR_RL_Pos                     (0U)                              
  5834. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  5835. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  5836.  
  5837. /*******************  Bit definition for IWDG_SR register  ********************/
  5838. #define IWDG_SR_PVU_Pos                     (0U)                              
  5839. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  5840. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  5841. #define IWDG_SR_RVU_Pos                     (1U)                              
  5842. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  5843. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  5844.  
  5845. /******************************************************************************/
  5846. /*                                                                            */
  5847. /*                         Window WATCHDOG (WWDG)                             */
  5848. /*                                                                            */
  5849. /******************************************************************************/
  5850.  
  5851. /*******************  Bit definition for WWDG_CR register  ********************/
  5852. #define WWDG_CR_T_Pos                       (0U)                              
  5853. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  5854. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  5855. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  5856. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  5857. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  5858. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  5859. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  5860. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  5861. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  5862.  
  5863. /* Legacy defines */
  5864. #define  WWDG_CR_T0 WWDG_CR_T_0
  5865. #define  WWDG_CR_T1 WWDG_CR_T_1
  5866. #define  WWDG_CR_T2 WWDG_CR_T_2
  5867. #define  WWDG_CR_T3 WWDG_CR_T_3
  5868. #define  WWDG_CR_T4 WWDG_CR_T_4
  5869. #define  WWDG_CR_T5 WWDG_CR_T_5
  5870. #define  WWDG_CR_T6 WWDG_CR_T_6
  5871.  
  5872. #define WWDG_CR_WDGA_Pos                    (7U)                              
  5873. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  5874. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  5875.  
  5876. /*******************  Bit definition for WWDG_CFR register  *******************/
  5877. #define WWDG_CFR_W_Pos                      (0U)                              
  5878. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  5879. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  5880. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  5881. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  5882. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  5883. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  5884. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  5885. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  5886. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  5887.  
  5888. /* Legacy defines */
  5889. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  5890. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  5891. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  5892. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  5893. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  5894. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  5895. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5896.  
  5897. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  5898. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  5899. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  5900. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  5901. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  5902.  
  5903. /* Legacy defines */
  5904. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5905. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5906.  
  5907. #define WWDG_CFR_EWI_Pos                    (9U)                              
  5908. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  5909. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  5910.  
  5911. /*******************  Bit definition for WWDG_SR register  ********************/
  5912. #define WWDG_SR_EWIF_Pos                    (0U)                              
  5913. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  5914. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  5915.  
  5916.  
  5917. /******************************************************************************/
  5918. /*                                                                            */
  5919. /*                          SD host Interface                                 */
  5920. /*                                                                            */
  5921. /******************************************************************************/
  5922.  
  5923. /******************  Bit definition for SDIO_POWER register  ******************/
  5924. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  5925. #define SDIO_POWER_PWRCTRL_Msk              (0x3U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  5926. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  5927. #define SDIO_POWER_PWRCTRL_0                (0x1U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x01 */
  5928. #define SDIO_POWER_PWRCTRL_1                (0x2U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x02 */
  5929.  
  5930. /******************  Bit definition for SDIO_CLKCR register  ******************/
  5931. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  5932. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFU << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  5933. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  5934. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  5935. #define SDIO_CLKCR_CLKEN_Msk                (0x1U << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  5936. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  5937. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  5938. #define SDIO_CLKCR_PWRSAV_Msk               (0x1U << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  5939. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  5940. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  5941. #define SDIO_CLKCR_BYPASS_Msk               (0x1U << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  5942. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  5943.  
  5944. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  5945. #define SDIO_CLKCR_WIDBUS_Msk               (0x3U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  5946. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  5947. #define SDIO_CLKCR_WIDBUS_0                 (0x1U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x0800 */
  5948. #define SDIO_CLKCR_WIDBUS_1                 (0x2U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x1000 */
  5949.  
  5950. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  5951. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1U << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  5952. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  5953. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  5954. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1U << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  5955. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  5956.  
  5957. /*******************  Bit definition for SDIO_ARG register  *******************/
  5958. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  5959. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFU << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  5960. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  5961.  
  5962. /*******************  Bit definition for SDIO_CMD register  *******************/
  5963. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  5964. #define SDIO_CMD_CMDINDEX_Msk               (0x3FU << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  5965. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  5966.  
  5967. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  5968. #define SDIO_CMD_WAITRESP_Msk               (0x3U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  5969. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  5970. #define SDIO_CMD_WAITRESP_0                 (0x1U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0040 */
  5971. #define SDIO_CMD_WAITRESP_1                 (0x2U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0080 */
  5972.  
  5973. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  5974. #define SDIO_CMD_WAITINT_Msk                (0x1U << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  5975. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  5976. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  5977. #define SDIO_CMD_WAITPEND_Msk               (0x1U << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  5978. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  5979. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  5980. #define SDIO_CMD_CPSMEN_Msk                 (0x1U << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  5981. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  5982. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  5983. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1U << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  5984. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  5985. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  5986. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1U << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  5987. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  5988. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  5989. #define SDIO_CMD_NIEN_Msk                   (0x1U << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  5990. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  5991. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  5992. #define SDIO_CMD_CEATACMD_Msk               (0x1U << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  5993. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  5994.  
  5995. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  5996. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  5997. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FU << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  5998. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  5999.  
  6000. /******************  Bit definition for SDIO_RESP0 register  ******************/
  6001. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  6002. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFU << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  6003. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  6004.  
  6005. /******************  Bit definition for SDIO_RESP1 register  ******************/
  6006. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  6007. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFU << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  6008. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  6009.  
  6010. /******************  Bit definition for SDIO_RESP2 register  ******************/
  6011. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  6012. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFU << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  6013. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  6014.  
  6015. /******************  Bit definition for SDIO_RESP3 register  ******************/
  6016. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  6017. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFU << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  6018. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  6019.  
  6020. /******************  Bit definition for SDIO_RESP4 register  ******************/
  6021. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  6022. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFU << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  6023. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  6024.  
  6025. /******************  Bit definition for SDIO_DTIMER register  *****************/
  6026. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  6027. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFU << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  6028. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  6029.  
  6030. /******************  Bit definition for SDIO_DLEN register  *******************/
  6031. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  6032. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFU << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  6033. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  6034.  
  6035. /******************  Bit definition for SDIO_DCTRL register  ******************/
  6036. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  6037. #define SDIO_DCTRL_DTEN_Msk                 (0x1U << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  6038. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  6039. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  6040. #define SDIO_DCTRL_DTDIR_Msk                (0x1U << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  6041. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  6042. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  6043. #define SDIO_DCTRL_DTMODE_Msk               (0x1U << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  6044. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  6045. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  6046. #define SDIO_DCTRL_DMAEN_Msk                (0x1U << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  6047. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  6048.  
  6049. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  6050. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFU << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  6051. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  6052. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0010 */
  6053. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0020 */
  6054. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0040 */
  6055. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0080 */
  6056.  
  6057. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  6058. #define SDIO_DCTRL_RWSTART_Msk              (0x1U << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  6059. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  6060. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  6061. #define SDIO_DCTRL_RWSTOP_Msk               (0x1U << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  6062. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  6063. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  6064. #define SDIO_DCTRL_RWMOD_Msk                (0x1U << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  6065. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  6066. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  6067. #define SDIO_DCTRL_SDIOEN_Msk               (0x1U << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  6068. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  6069.  
  6070. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  6071. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  6072. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFU << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  6073. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  6074.  
  6075. /******************  Bit definition for SDIO_STA register  ********************/
  6076. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  6077. #define SDIO_STA_CCRCFAIL_Msk               (0x1U << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  6078. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  6079. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  6080. #define SDIO_STA_DCRCFAIL_Msk               (0x1U << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  6081. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  6082. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  6083. #define SDIO_STA_CTIMEOUT_Msk               (0x1U << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  6084. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  6085. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  6086. #define SDIO_STA_DTIMEOUT_Msk               (0x1U << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  6087. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  6088. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  6089. #define SDIO_STA_TXUNDERR_Msk               (0x1U << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  6090. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  6091. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  6092. #define SDIO_STA_RXOVERR_Msk                (0x1U << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  6093. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  6094. #define SDIO_STA_CMDREND_Pos                (6U)                              
  6095. #define SDIO_STA_CMDREND_Msk                (0x1U << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  6096. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  6097. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  6098. #define SDIO_STA_CMDSENT_Msk                (0x1U << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  6099. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  6100. #define SDIO_STA_DATAEND_Pos                (8U)                              
  6101. #define SDIO_STA_DATAEND_Msk                (0x1U << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  6102. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  6103. #define SDIO_STA_STBITERR_Pos               (9U)                              
  6104. #define SDIO_STA_STBITERR_Msk               (0x1U << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  6105. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  6106. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  6107. #define SDIO_STA_DBCKEND_Msk                (0x1U << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  6108. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  6109. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  6110. #define SDIO_STA_CMDACT_Msk                 (0x1U << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  6111. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  6112. #define SDIO_STA_TXACT_Pos                  (12U)                              
  6113. #define SDIO_STA_TXACT_Msk                  (0x1U << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  6114. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  6115. #define SDIO_STA_RXACT_Pos                  (13U)                              
  6116. #define SDIO_STA_RXACT_Msk                  (0x1U << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  6117. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  6118. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  6119. #define SDIO_STA_TXFIFOHE_Msk               (0x1U << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  6120. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  6121. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  6122. #define SDIO_STA_RXFIFOHF_Msk               (0x1U << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  6123. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  6124. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  6125. #define SDIO_STA_TXFIFOF_Msk                (0x1U << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  6126. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  6127. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  6128. #define SDIO_STA_RXFIFOF_Msk                (0x1U << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  6129. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  6130. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  6131. #define SDIO_STA_TXFIFOE_Msk                (0x1U << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  6132. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  6133. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  6134. #define SDIO_STA_RXFIFOE_Msk                (0x1U << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  6135. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  6136. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  6137. #define SDIO_STA_TXDAVL_Msk                 (0x1U << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  6138. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  6139. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  6140. #define SDIO_STA_RXDAVL_Msk                 (0x1U << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  6141. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  6142. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  6143. #define SDIO_STA_SDIOIT_Msk                 (0x1U << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  6144. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  6145. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  6146. #define SDIO_STA_CEATAEND_Msk               (0x1U << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  6147. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  6148.  
  6149. /*******************  Bit definition for SDIO_ICR register  *******************/
  6150. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  6151. #define SDIO_ICR_CCRCFAILC_Msk              (0x1U << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  6152. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  6153. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  6154. #define SDIO_ICR_DCRCFAILC_Msk              (0x1U << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  6155. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  6156. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  6157. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1U << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  6158. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  6159. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  6160. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1U << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  6161. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  6162. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  6163. #define SDIO_ICR_TXUNDERRC_Msk              (0x1U << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  6164. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  6165. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  6166. #define SDIO_ICR_RXOVERRC_Msk               (0x1U << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  6167. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  6168. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  6169. #define SDIO_ICR_CMDRENDC_Msk               (0x1U << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  6170. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  6171. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  6172. #define SDIO_ICR_CMDSENTC_Msk               (0x1U << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  6173. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  6174. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  6175. #define SDIO_ICR_DATAENDC_Msk               (0x1U << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  6176. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  6177. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  6178. #define SDIO_ICR_STBITERRC_Msk              (0x1U << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  6179. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  6180. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  6181. #define SDIO_ICR_DBCKENDC_Msk               (0x1U << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  6182. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  6183. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  6184. #define SDIO_ICR_SDIOITC_Msk                (0x1U << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  6185. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  6186. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  6187. #define SDIO_ICR_CEATAENDC_Msk              (0x1U << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  6188. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  6189.  
  6190. /******************  Bit definition for SDIO_MASK register  *******************/
  6191. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  6192. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1U << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  6193. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  6194. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  6195. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1U << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  6196. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  6197. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  6198. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1U << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  6199. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  6200. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  6201. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1U << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  6202. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  6203. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  6204. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1U << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  6205. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  6206. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  6207. #define SDIO_MASK_RXOVERRIE_Msk             (0x1U << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  6208. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  6209. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  6210. #define SDIO_MASK_CMDRENDIE_Msk             (0x1U << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  6211. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  6212. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  6213. #define SDIO_MASK_CMDSENTIE_Msk             (0x1U << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  6214. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  6215. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  6216. #define SDIO_MASK_DATAENDIE_Msk             (0x1U << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  6217. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  6218. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  6219. #define SDIO_MASK_STBITERRIE_Msk            (0x1U << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  6220. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  6221. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  6222. #define SDIO_MASK_DBCKENDIE_Msk             (0x1U << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  6223. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  6224. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  6225. #define SDIO_MASK_CMDACTIE_Msk              (0x1U << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  6226. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  6227. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  6228. #define SDIO_MASK_TXACTIE_Msk               (0x1U << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  6229. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  6230. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  6231. #define SDIO_MASK_RXACTIE_Msk               (0x1U << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  6232. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  6233. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  6234. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1U << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  6235. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  6236. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  6237. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1U << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  6238. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  6239. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  6240. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1U << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  6241. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  6242. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  6243. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1U << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  6244. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  6245. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  6246. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1U << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  6247. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  6248. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  6249. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1U << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  6250. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  6251. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  6252. #define SDIO_MASK_TXDAVLIE_Msk              (0x1U << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  6253. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  6254. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  6255. #define SDIO_MASK_RXDAVLIE_Msk              (0x1U << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  6256. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  6257. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  6258. #define SDIO_MASK_SDIOITIE_Msk              (0x1U << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  6259. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  6260. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  6261. #define SDIO_MASK_CEATAENDIE_Msk            (0x1U << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  6262. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  6263.  
  6264. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  6265. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  6266. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFU << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  6267. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  6268.  
  6269. /******************  Bit definition for SDIO_FIFO register  *******************/
  6270. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  6271. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFU << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  6272. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  6273.  
  6274.  
  6275. /******************************************************************************/
  6276. /*                                                                            */
  6277. /*                         Controller Area Network                            */
  6278. /*                                                                            */
  6279. /******************************************************************************/
  6280.  
  6281. /*!< CAN control and status registers */
  6282. /*******************  Bit definition for CAN_MCR register  ********************/
  6283. #define CAN_MCR_INRQ_Pos                     (0U)                              
  6284. #define CAN_MCR_INRQ_Msk                     (0x1U << CAN_MCR_INRQ_Pos)        /*!< 0x00000001 */
  6285. #define CAN_MCR_INRQ                         CAN_MCR_INRQ_Msk                  /*!< Initialization Request */
  6286. #define CAN_MCR_SLEEP_Pos                    (1U)                              
  6287. #define CAN_MCR_SLEEP_Msk                    (0x1U << CAN_MCR_SLEEP_Pos)       /*!< 0x00000002 */
  6288. #define CAN_MCR_SLEEP                        CAN_MCR_SLEEP_Msk                 /*!< Sleep Mode Request */
  6289. #define CAN_MCR_TXFP_Pos                     (2U)                              
  6290. #define CAN_MCR_TXFP_Msk                     (0x1U << CAN_MCR_TXFP_Pos)        /*!< 0x00000004 */
  6291. #define CAN_MCR_TXFP                         CAN_MCR_TXFP_Msk                  /*!< Transmit FIFO Priority */
  6292. #define CAN_MCR_RFLM_Pos                     (3U)                              
  6293. #define CAN_MCR_RFLM_Msk                     (0x1U << CAN_MCR_RFLM_Pos)        /*!< 0x00000008 */
  6294. #define CAN_MCR_RFLM                         CAN_MCR_RFLM_Msk                  /*!< Receive FIFO Locked Mode */
  6295. #define CAN_MCR_NART_Pos                     (4U)                              
  6296. #define CAN_MCR_NART_Msk                     (0x1U << CAN_MCR_NART_Pos)        /*!< 0x00000010 */
  6297. #define CAN_MCR_NART                         CAN_MCR_NART_Msk                  /*!< No Automatic Retransmission */
  6298. #define CAN_MCR_AWUM_Pos                     (5U)                              
  6299. #define CAN_MCR_AWUM_Msk                     (0x1U << CAN_MCR_AWUM_Pos)        /*!< 0x00000020 */
  6300. #define CAN_MCR_AWUM                         CAN_MCR_AWUM_Msk                  /*!< Automatic Wakeup Mode */
  6301. #define CAN_MCR_ABOM_Pos                     (6U)                              
  6302. #define CAN_MCR_ABOM_Msk                     (0x1U << CAN_MCR_ABOM_Pos)        /*!< 0x00000040 */
  6303. #define CAN_MCR_ABOM                         CAN_MCR_ABOM_Msk                  /*!< Automatic Bus-Off Management */
  6304. #define CAN_MCR_TTCM_Pos                     (7U)                              
  6305. #define CAN_MCR_TTCM_Msk                     (0x1U << CAN_MCR_TTCM_Pos)        /*!< 0x00000080 */
  6306. #define CAN_MCR_TTCM                         CAN_MCR_TTCM_Msk                  /*!< Time Triggered Communication Mode */
  6307. #define CAN_MCR_RESET_Pos                    (15U)                            
  6308. #define CAN_MCR_RESET_Msk                    (0x1U << CAN_MCR_RESET_Pos)       /*!< 0x00008000 */
  6309. #define CAN_MCR_RESET                        CAN_MCR_RESET_Msk                 /*!< CAN software master reset */
  6310. #define CAN_MCR_DBF_Pos                      (16U)                            
  6311. #define CAN_MCR_DBF_Msk                      (0x1U << CAN_MCR_DBF_Pos)         /*!< 0x00010000 */
  6312. #define CAN_MCR_DBF                          CAN_MCR_DBF_Msk                   /*!< CAN Debug freeze */
  6313.  
  6314. /*******************  Bit definition for CAN_MSR register  ********************/
  6315. #define CAN_MSR_INAK_Pos                     (0U)                              
  6316. #define CAN_MSR_INAK_Msk                     (0x1U << CAN_MSR_INAK_Pos)        /*!< 0x00000001 */
  6317. #define CAN_MSR_INAK                         CAN_MSR_INAK_Msk                  /*!< Initialization Acknowledge */
  6318. #define CAN_MSR_SLAK_Pos                     (1U)                              
  6319. #define CAN_MSR_SLAK_Msk                     (0x1U << CAN_MSR_SLAK_Pos)        /*!< 0x00000002 */
  6320. #define CAN_MSR_SLAK                         CAN_MSR_SLAK_Msk                  /*!< Sleep Acknowledge */
  6321. #define CAN_MSR_ERRI_Pos                     (2U)                              
  6322. #define CAN_MSR_ERRI_Msk                     (0x1U << CAN_MSR_ERRI_Pos)        /*!< 0x00000004 */
  6323. #define CAN_MSR_ERRI                         CAN_MSR_ERRI_Msk                  /*!< Error Interrupt */
  6324. #define CAN_MSR_WKUI_Pos                     (3U)                              
  6325. #define CAN_MSR_WKUI_Msk                     (0x1U << CAN_MSR_WKUI_Pos)        /*!< 0x00000008 */
  6326. #define CAN_MSR_WKUI                         CAN_MSR_WKUI_Msk                  /*!< Wakeup Interrupt */
  6327. #define CAN_MSR_SLAKI_Pos                    (4U)                              
  6328. #define CAN_MSR_SLAKI_Msk                    (0x1U << CAN_MSR_SLAKI_Pos)       /*!< 0x00000010 */
  6329. #define CAN_MSR_SLAKI                        CAN_MSR_SLAKI_Msk                 /*!< Sleep Acknowledge Interrupt */
  6330. #define CAN_MSR_TXM_Pos                      (8U)                              
  6331. #define CAN_MSR_TXM_Msk                      (0x1U << CAN_MSR_TXM_Pos)         /*!< 0x00000100 */
  6332. #define CAN_MSR_TXM                          CAN_MSR_TXM_Msk                   /*!< Transmit Mode */
  6333. #define CAN_MSR_RXM_Pos                      (9U)                              
  6334. #define CAN_MSR_RXM_Msk                      (0x1U << CAN_MSR_RXM_Pos)         /*!< 0x00000200 */
  6335. #define CAN_MSR_RXM                          CAN_MSR_RXM_Msk                   /*!< Receive Mode */
  6336. #define CAN_MSR_SAMP_Pos                     (10U)                            
  6337. #define CAN_MSR_SAMP_Msk                     (0x1U << CAN_MSR_SAMP_Pos)        /*!< 0x00000400 */
  6338. #define CAN_MSR_SAMP                         CAN_MSR_SAMP_Msk                  /*!< Last Sample Point */
  6339. #define CAN_MSR_RX_Pos                       (11U)                            
  6340. #define CAN_MSR_RX_Msk                       (0x1U << CAN_MSR_RX_Pos)          /*!< 0x00000800 */
  6341. #define CAN_MSR_RX                           CAN_MSR_RX_Msk                    /*!< CAN Rx Signal */
  6342.  
  6343. /*******************  Bit definition for CAN_TSR register  ********************/
  6344. #define CAN_TSR_RQCP0_Pos                    (0U)                              
  6345. #define CAN_TSR_RQCP0_Msk                    (0x1U << CAN_TSR_RQCP0_Pos)       /*!< 0x00000001 */
  6346. #define CAN_TSR_RQCP0                        CAN_TSR_RQCP0_Msk                 /*!< Request Completed Mailbox0 */
  6347. #define CAN_TSR_TXOK0_Pos                    (1U)                              
  6348. #define CAN_TSR_TXOK0_Msk                    (0x1U << CAN_TSR_TXOK0_Pos)       /*!< 0x00000002 */
  6349. #define CAN_TSR_TXOK0                        CAN_TSR_TXOK0_Msk                 /*!< Transmission OK of Mailbox0 */
  6350. #define CAN_TSR_ALST0_Pos                    (2U)                              
  6351. #define CAN_TSR_ALST0_Msk                    (0x1U << CAN_TSR_ALST0_Pos)       /*!< 0x00000004 */
  6352. #define CAN_TSR_ALST0                        CAN_TSR_ALST0_Msk                 /*!< Arbitration Lost for Mailbox0 */
  6353. #define CAN_TSR_TERR0_Pos                    (3U)                              
  6354. #define CAN_TSR_TERR0_Msk                    (0x1U << CAN_TSR_TERR0_Pos)       /*!< 0x00000008 */
  6355. #define CAN_TSR_TERR0                        CAN_TSR_TERR0_Msk                 /*!< Transmission Error of Mailbox0 */
  6356. #define CAN_TSR_ABRQ0_Pos                    (7U)                              
  6357. #define CAN_TSR_ABRQ0_Msk                    (0x1U << CAN_TSR_ABRQ0_Pos)       /*!< 0x00000080 */
  6358. #define CAN_TSR_ABRQ0                        CAN_TSR_ABRQ0_Msk                 /*!< Abort Request for Mailbox0 */
  6359. #define CAN_TSR_RQCP1_Pos                    (8U)                              
  6360. #define CAN_TSR_RQCP1_Msk                    (0x1U << CAN_TSR_RQCP1_Pos)       /*!< 0x00000100 */
  6361. #define CAN_TSR_RQCP1                        CAN_TSR_RQCP1_Msk                 /*!< Request Completed Mailbox1 */
  6362. #define CAN_TSR_TXOK1_Pos                    (9U)                              
  6363. #define CAN_TSR_TXOK1_Msk                    (0x1U << CAN_TSR_TXOK1_Pos)       /*!< 0x00000200 */
  6364. #define CAN_TSR_TXOK1                        CAN_TSR_TXOK1_Msk                 /*!< Transmission OK of Mailbox1 */
  6365. #define CAN_TSR_ALST1_Pos                    (10U)                            
  6366. #define CAN_TSR_ALST1_Msk                    (0x1U << CAN_TSR_ALST1_Pos)       /*!< 0x00000400 */
  6367. #define CAN_TSR_ALST1                        CAN_TSR_ALST1_Msk                 /*!< Arbitration Lost for Mailbox1 */
  6368. #define CAN_TSR_TERR1_Pos                    (11U)                            
  6369. #define CAN_TSR_TERR1_Msk                    (0x1U << CAN_TSR_TERR1_Pos)       /*!< 0x00000800 */
  6370. #define CAN_TSR_TERR1                        CAN_TSR_TERR1_Msk                 /*!< Transmission Error of Mailbox1 */
  6371. #define CAN_TSR_ABRQ1_Pos                    (15U)                            
  6372. #define CAN_TSR_ABRQ1_Msk                    (0x1U << CAN_TSR_ABRQ1_Pos)       /*!< 0x00008000 */
  6373. #define CAN_TSR_ABRQ1                        CAN_TSR_ABRQ1_Msk                 /*!< Abort Request for Mailbox 1 */
  6374. #define CAN_TSR_RQCP2_Pos                    (16U)                            
  6375. #define CAN_TSR_RQCP2_Msk                    (0x1U << CAN_TSR_RQCP2_Pos)       /*!< 0x00010000 */
  6376. #define CAN_TSR_RQCP2                        CAN_TSR_RQCP2_Msk                 /*!< Request Completed Mailbox2 */
  6377. #define CAN_TSR_TXOK2_Pos                    (17U)                            
  6378. #define CAN_TSR_TXOK2_Msk                    (0x1U << CAN_TSR_TXOK2_Pos)       /*!< 0x00020000 */
  6379. #define CAN_TSR_TXOK2                        CAN_TSR_TXOK2_Msk                 /*!< Transmission OK of Mailbox 2 */
  6380. #define CAN_TSR_ALST2_Pos                    (18U)                            
  6381. #define CAN_TSR_ALST2_Msk                    (0x1U << CAN_TSR_ALST2_Pos)       /*!< 0x00040000 */
  6382. #define CAN_TSR_ALST2                        CAN_TSR_ALST2_Msk                 /*!< Arbitration Lost for mailbox 2 */
  6383. #define CAN_TSR_TERR2_Pos                    (19U)                            
  6384. #define CAN_TSR_TERR2_Msk                    (0x1U << CAN_TSR_TERR2_Pos)       /*!< 0x00080000 */
  6385. #define CAN_TSR_TERR2                        CAN_TSR_TERR2_Msk                 /*!< Transmission Error of Mailbox 2 */
  6386. #define CAN_TSR_ABRQ2_Pos                    (23U)                            
  6387. #define CAN_TSR_ABRQ2_Msk                    (0x1U << CAN_TSR_ABRQ2_Pos)       /*!< 0x00800000 */
  6388. #define CAN_TSR_ABRQ2                        CAN_TSR_ABRQ2_Msk                 /*!< Abort Request for Mailbox 2 */
  6389. #define CAN_TSR_CODE_Pos                     (24U)                            
  6390. #define CAN_TSR_CODE_Msk                     (0x3U << CAN_TSR_CODE_Pos)        /*!< 0x03000000 */
  6391. #define CAN_TSR_CODE                         CAN_TSR_CODE_Msk                  /*!< Mailbox Code */
  6392.  
  6393. #define CAN_TSR_TME_Pos                      (26U)                            
  6394. #define CAN_TSR_TME_Msk                      (0x7U << CAN_TSR_TME_Pos)         /*!< 0x1C000000 */
  6395. #define CAN_TSR_TME                          CAN_TSR_TME_Msk                   /*!< TME[2:0] bits */
  6396. #define CAN_TSR_TME0_Pos                     (26U)                            
  6397. #define CAN_TSR_TME0_Msk                     (0x1U << CAN_TSR_TME0_Pos)        /*!< 0x04000000 */
  6398. #define CAN_TSR_TME0                         CAN_TSR_TME0_Msk                  /*!< Transmit Mailbox 0 Empty */
  6399. #define CAN_TSR_TME1_Pos                     (27U)                            
  6400. #define CAN_TSR_TME1_Msk                     (0x1U << CAN_TSR_TME1_Pos)        /*!< 0x08000000 */
  6401. #define CAN_TSR_TME1                         CAN_TSR_TME1_Msk                  /*!< Transmit Mailbox 1 Empty */
  6402. #define CAN_TSR_TME2_Pos                     (28U)                            
  6403. #define CAN_TSR_TME2_Msk                     (0x1U << CAN_TSR_TME2_Pos)        /*!< 0x10000000 */
  6404. #define CAN_TSR_TME2                         CAN_TSR_TME2_Msk                  /*!< Transmit Mailbox 2 Empty */
  6405.  
  6406. #define CAN_TSR_LOW_Pos                      (29U)                            
  6407. #define CAN_TSR_LOW_Msk                      (0x7U << CAN_TSR_LOW_Pos)         /*!< 0xE0000000 */
  6408. #define CAN_TSR_LOW                          CAN_TSR_LOW_Msk                   /*!< LOW[2:0] bits */
  6409. #define CAN_TSR_LOW0_Pos                     (29U)                            
  6410. #define CAN_TSR_LOW0_Msk                     (0x1U << CAN_TSR_LOW0_Pos)        /*!< 0x20000000 */
  6411. #define CAN_TSR_LOW0                         CAN_TSR_LOW0_Msk                  /*!< Lowest Priority Flag for Mailbox 0 */
  6412. #define CAN_TSR_LOW1_Pos                     (30U)                            
  6413. #define CAN_TSR_LOW1_Msk                     (0x1U << CAN_TSR_LOW1_Pos)        /*!< 0x40000000 */
  6414. #define CAN_TSR_LOW1                         CAN_TSR_LOW1_Msk                  /*!< Lowest Priority Flag for Mailbox 1 */
  6415. #define CAN_TSR_LOW2_Pos                     (31U)                            
  6416. #define CAN_TSR_LOW2_Msk                     (0x1U << CAN_TSR_LOW2_Pos)        /*!< 0x80000000 */
  6417. #define CAN_TSR_LOW2                         CAN_TSR_LOW2_Msk                  /*!< Lowest Priority Flag for Mailbox 2 */
  6418.  
  6419. /*******************  Bit definition for CAN_RF0R register  *******************/
  6420. #define CAN_RF0R_FMP0_Pos                    (0U)                              
  6421. #define CAN_RF0R_FMP0_Msk                    (0x3U << CAN_RF0R_FMP0_Pos)       /*!< 0x00000003 */
  6422. #define CAN_RF0R_FMP0                        CAN_RF0R_FMP0_Msk                 /*!< FIFO 0 Message Pending */
  6423. #define CAN_RF0R_FULL0_Pos                   (3U)                              
  6424. #define CAN_RF0R_FULL0_Msk                   (0x1U << CAN_RF0R_FULL0_Pos)      /*!< 0x00000008 */
  6425. #define CAN_RF0R_FULL0                       CAN_RF0R_FULL0_Msk                /*!< FIFO 0 Full */
  6426. #define CAN_RF0R_FOVR0_Pos                   (4U)                              
  6427. #define CAN_RF0R_FOVR0_Msk                   (0x1U << CAN_RF0R_FOVR0_Pos)      /*!< 0x00000010 */
  6428. #define CAN_RF0R_FOVR0                       CAN_RF0R_FOVR0_Msk                /*!< FIFO 0 Overrun */
  6429. #define CAN_RF0R_RFOM0_Pos                   (5U)                              
  6430. #define CAN_RF0R_RFOM0_Msk                   (0x1U << CAN_RF0R_RFOM0_Pos)      /*!< 0x00000020 */
  6431. #define CAN_RF0R_RFOM0                       CAN_RF0R_RFOM0_Msk                /*!< Release FIFO 0 Output Mailbox */
  6432.  
  6433. /*******************  Bit definition for CAN_RF1R register  *******************/
  6434. #define CAN_RF1R_FMP1_Pos                    (0U)                              
  6435. #define CAN_RF1R_FMP1_Msk                    (0x3U << CAN_RF1R_FMP1_Pos)       /*!< 0x00000003 */
  6436. #define CAN_RF1R_FMP1                        CAN_RF1R_FMP1_Msk                 /*!< FIFO 1 Message Pending */
  6437. #define CAN_RF1R_FULL1_Pos                   (3U)                              
  6438. #define CAN_RF1R_FULL1_Msk                   (0x1U << CAN_RF1R_FULL1_Pos)      /*!< 0x00000008 */
  6439. #define CAN_RF1R_FULL1                       CAN_RF1R_FULL1_Msk                /*!< FIFO 1 Full */
  6440. #define CAN_RF1R_FOVR1_Pos                   (4U)                              
  6441. #define CAN_RF1R_FOVR1_Msk                   (0x1U << CAN_RF1R_FOVR1_Pos)      /*!< 0x00000010 */
  6442. #define CAN_RF1R_FOVR1                       CAN_RF1R_FOVR1_Msk                /*!< FIFO 1 Overrun */
  6443. #define CAN_RF1R_RFOM1_Pos                   (5U)                              
  6444. #define CAN_RF1R_RFOM1_Msk                   (0x1U << CAN_RF1R_RFOM1_Pos)      /*!< 0x00000020 */
  6445. #define CAN_RF1R_RFOM1                       CAN_RF1R_RFOM1_Msk                /*!< Release FIFO 1 Output Mailbox */
  6446.  
  6447. /********************  Bit definition for CAN_IER register  *******************/
  6448. #define CAN_IER_TMEIE_Pos                    (0U)                              
  6449. #define CAN_IER_TMEIE_Msk                    (0x1U << CAN_IER_TMEIE_Pos)       /*!< 0x00000001 */
  6450. #define CAN_IER_TMEIE                        CAN_IER_TMEIE_Msk                 /*!< Transmit Mailbox Empty Interrupt Enable */
  6451. #define CAN_IER_FMPIE0_Pos                   (1U)                              
  6452. #define CAN_IER_FMPIE0_Msk                   (0x1U << CAN_IER_FMPIE0_Pos)      /*!< 0x00000002 */
  6453. #define CAN_IER_FMPIE0                       CAN_IER_FMPIE0_Msk                /*!< FIFO Message Pending Interrupt Enable */
  6454. #define CAN_IER_FFIE0_Pos                    (2U)                              
  6455. #define CAN_IER_FFIE0_Msk                    (0x1U << CAN_IER_FFIE0_Pos)       /*!< 0x00000004 */
  6456. #define CAN_IER_FFIE0                        CAN_IER_FFIE0_Msk                 /*!< FIFO Full Interrupt Enable */
  6457. #define CAN_IER_FOVIE0_Pos                   (3U)                              
  6458. #define CAN_IER_FOVIE0_Msk                   (0x1U << CAN_IER_FOVIE0_Pos)      /*!< 0x00000008 */
  6459. #define CAN_IER_FOVIE0                       CAN_IER_FOVIE0_Msk                /*!< FIFO Overrun Interrupt Enable */
  6460. #define CAN_IER_FMPIE1_Pos                   (4U)                              
  6461. #define CAN_IER_FMPIE1_Msk                   (0x1U << CAN_IER_FMPIE1_Pos)      /*!< 0x00000010 */
  6462. #define CAN_IER_FMPIE1                       CAN_IER_FMPIE1_Msk                /*!< FIFO Message Pending Interrupt Enable */
  6463. #define CAN_IER_FFIE1_Pos                    (5U)                              
  6464. #define CAN_IER_FFIE1_Msk                    (0x1U << CAN_IER_FFIE1_Pos)       /*!< 0x00000020 */
  6465. #define CAN_IER_FFIE1                        CAN_IER_FFIE1_Msk                 /*!< FIFO Full Interrupt Enable */
  6466. #define CAN_IER_FOVIE1_Pos                   (6U)                              
  6467. #define CAN_IER_FOVIE1_Msk                   (0x1U << CAN_IER_FOVIE1_Pos)      /*!< 0x00000040 */
  6468. #define CAN_IER_FOVIE1                       CAN_IER_FOVIE1_Msk                /*!< FIFO Overrun Interrupt Enable */
  6469. #define CAN_IER_EWGIE_Pos                    (8U)                              
  6470. #define CAN_IER_EWGIE_Msk                    (0x1U << CAN_IER_EWGIE_Pos)       /*!< 0x00000100 */
  6471. #define CAN_IER_EWGIE                        CAN_IER_EWGIE_Msk                 /*!< Error Warning Interrupt Enable */
  6472. #define CAN_IER_EPVIE_Pos                    (9U)                              
  6473. #define CAN_IER_EPVIE_Msk                    (0x1U << CAN_IER_EPVIE_Pos)       /*!< 0x00000200 */
  6474. #define CAN_IER_EPVIE                        CAN_IER_EPVIE_Msk                 /*!< Error Passive Interrupt Enable */
  6475. #define CAN_IER_BOFIE_Pos                    (10U)                            
  6476. #define CAN_IER_BOFIE_Msk                    (0x1U << CAN_IER_BOFIE_Pos)       /*!< 0x00000400 */
  6477. #define CAN_IER_BOFIE                        CAN_IER_BOFIE_Msk                 /*!< Bus-Off Interrupt Enable */
  6478. #define CAN_IER_LECIE_Pos                    (11U)                            
  6479. #define CAN_IER_LECIE_Msk                    (0x1U << CAN_IER_LECIE_Pos)       /*!< 0x00000800 */
  6480. #define CAN_IER_LECIE                        CAN_IER_LECIE_Msk                 /*!< Last Error Code Interrupt Enable */
  6481. #define CAN_IER_ERRIE_Pos                    (15U)                            
  6482. #define CAN_IER_ERRIE_Msk                    (0x1U << CAN_IER_ERRIE_Pos)       /*!< 0x00008000 */
  6483. #define CAN_IER_ERRIE                        CAN_IER_ERRIE_Msk                 /*!< Error Interrupt Enable */
  6484. #define CAN_IER_WKUIE_Pos                    (16U)                            
  6485. #define CAN_IER_WKUIE_Msk                    (0x1U << CAN_IER_WKUIE_Pos)       /*!< 0x00010000 */
  6486. #define CAN_IER_WKUIE                        CAN_IER_WKUIE_Msk                 /*!< Wakeup Interrupt Enable */
  6487. #define CAN_IER_SLKIE_Pos                    (17U)                            
  6488. #define CAN_IER_SLKIE_Msk                    (0x1U << CAN_IER_SLKIE_Pos)       /*!< 0x00020000 */
  6489. #define CAN_IER_SLKIE                        CAN_IER_SLKIE_Msk                 /*!< Sleep Interrupt Enable */
  6490.  
  6491. /********************  Bit definition for CAN_ESR register  *******************/
  6492. #define CAN_ESR_EWGF_Pos                     (0U)                              
  6493. #define CAN_ESR_EWGF_Msk                     (0x1U << CAN_ESR_EWGF_Pos)        /*!< 0x00000001 */
  6494. #define CAN_ESR_EWGF                         CAN_ESR_EWGF_Msk                  /*!< Error Warning Flag */
  6495. #define CAN_ESR_EPVF_Pos                     (1U)                              
  6496. #define CAN_ESR_EPVF_Msk                     (0x1U << CAN_ESR_EPVF_Pos)        /*!< 0x00000002 */
  6497. #define CAN_ESR_EPVF                         CAN_ESR_EPVF_Msk                  /*!< Error Passive Flag */
  6498. #define CAN_ESR_BOFF_Pos                     (2U)                              
  6499. #define CAN_ESR_BOFF_Msk                     (0x1U << CAN_ESR_BOFF_Pos)        /*!< 0x00000004 */
  6500. #define CAN_ESR_BOFF                         CAN_ESR_BOFF_Msk                  /*!< Bus-Off Flag */
  6501.  
  6502. #define CAN_ESR_LEC_Pos                      (4U)                              
  6503. #define CAN_ESR_LEC_Msk                      (0x7U << CAN_ESR_LEC_Pos)         /*!< 0x00000070 */
  6504. #define CAN_ESR_LEC                          CAN_ESR_LEC_Msk                   /*!< LEC[2:0] bits (Last Error Code) */
  6505. #define CAN_ESR_LEC_0                        (0x1U << CAN_ESR_LEC_Pos)         /*!< 0x00000010 */
  6506. #define CAN_ESR_LEC_1                        (0x2U << CAN_ESR_LEC_Pos)         /*!< 0x00000020 */
  6507. #define CAN_ESR_LEC_2                        (0x4U << CAN_ESR_LEC_Pos)         /*!< 0x00000040 */
  6508.  
  6509. #define CAN_ESR_TEC_Pos                      (16U)                            
  6510. #define CAN_ESR_TEC_Msk                      (0xFFU << CAN_ESR_TEC_Pos)        /*!< 0x00FF0000 */
  6511. #define CAN_ESR_TEC                          CAN_ESR_TEC_Msk                   /*!< Least significant byte of the 9-bit Transmit Error Counter */
  6512. #define CAN_ESR_REC_Pos                      (24U)                            
  6513. #define CAN_ESR_REC_Msk                      (0xFFU << CAN_ESR_REC_Pos)        /*!< 0xFF000000 */
  6514. #define CAN_ESR_REC                          CAN_ESR_REC_Msk                   /*!< Receive Error Counter */
  6515.  
  6516. /*******************  Bit definition for CAN_BTR register  ********************/
  6517. #define CAN_BTR_BRP_Pos                      (0U)                              
  6518. #define CAN_BTR_BRP_Msk                      (0x3FFU << CAN_BTR_BRP_Pos)       /*!< 0x000003FF */
  6519. #define CAN_BTR_BRP                          CAN_BTR_BRP_Msk                   /*!<Baud Rate Prescaler */
  6520. #define CAN_BTR_TS1_Pos                      (16U)                            
  6521. #define CAN_BTR_TS1_Msk                      (0xFU << CAN_BTR_TS1_Pos)         /*!< 0x000F0000 */
  6522. #define CAN_BTR_TS1                          CAN_BTR_TS1_Msk                   /*!<Time Segment 1 */
  6523. #define CAN_BTR_TS1_0                        (0x1U << CAN_BTR_TS1_Pos)         /*!< 0x00010000 */
  6524. #define CAN_BTR_TS1_1                        (0x2U << CAN_BTR_TS1_Pos)         /*!< 0x00020000 */
  6525. #define CAN_BTR_TS1_2                        (0x4U << CAN_BTR_TS1_Pos)         /*!< 0x00040000 */
  6526. #define CAN_BTR_TS1_3                        (0x8U << CAN_BTR_TS1_Pos)         /*!< 0x00080000 */
  6527. #define CAN_BTR_TS2_Pos                      (20U)                            
  6528. #define CAN_BTR_TS2_Msk                      (0x7U << CAN_BTR_TS2_Pos)         /*!< 0x00700000 */
  6529. #define CAN_BTR_TS2                          CAN_BTR_TS2_Msk                   /*!<Time Segment 2 */
  6530. #define CAN_BTR_TS2_0                        (0x1U << CAN_BTR_TS2_Pos)         /*!< 0x00100000 */
  6531. #define CAN_BTR_TS2_1                        (0x2U << CAN_BTR_TS2_Pos)         /*!< 0x00200000 */
  6532. #define CAN_BTR_TS2_2                        (0x4U << CAN_BTR_TS2_Pos)         /*!< 0x00400000 */
  6533. #define CAN_BTR_SJW_Pos                      (24U)                            
  6534. #define CAN_BTR_SJW_Msk                      (0x3U << CAN_BTR_SJW_Pos)         /*!< 0x03000000 */
  6535. #define CAN_BTR_SJW                          CAN_BTR_SJW_Msk                   /*!<Resynchronization Jump Width */
  6536. #define CAN_BTR_SJW_0                        (0x1U << CAN_BTR_SJW_Pos)         /*!< 0x01000000 */
  6537. #define CAN_BTR_SJW_1                        (0x2U << CAN_BTR_SJW_Pos)         /*!< 0x02000000 */
  6538. #define CAN_BTR_LBKM_Pos                     (30U)                            
  6539. #define CAN_BTR_LBKM_Msk                     (0x1U << CAN_BTR_LBKM_Pos)        /*!< 0x40000000 */
  6540. #define CAN_BTR_LBKM                         CAN_BTR_LBKM_Msk                  /*!<Loop Back Mode (Debug) */
  6541. #define CAN_BTR_SILM_Pos                     (31U)                            
  6542. #define CAN_BTR_SILM_Msk                     (0x1U << CAN_BTR_SILM_Pos)        /*!< 0x80000000 */
  6543. #define CAN_BTR_SILM                         CAN_BTR_SILM_Msk                  /*!<Silent Mode */
  6544.  
  6545. /*!< Mailbox registers */
  6546. /******************  Bit definition for CAN_TI0R register  ********************/
  6547. #define CAN_TI0R_TXRQ_Pos                    (0U)                              
  6548. #define CAN_TI0R_TXRQ_Msk                    (0x1U << CAN_TI0R_TXRQ_Pos)       /*!< 0x00000001 */
  6549. #define CAN_TI0R_TXRQ                        CAN_TI0R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  6550. #define CAN_TI0R_RTR_Pos                     (1U)                              
  6551. #define CAN_TI0R_RTR_Msk                     (0x1U << CAN_TI0R_RTR_Pos)        /*!< 0x00000002 */
  6552. #define CAN_TI0R_RTR                         CAN_TI0R_RTR_Msk                  /*!< Remote Transmission Request */
  6553. #define CAN_TI0R_IDE_Pos                     (2U)                              
  6554. #define CAN_TI0R_IDE_Msk                     (0x1U << CAN_TI0R_IDE_Pos)        /*!< 0x00000004 */
  6555. #define CAN_TI0R_IDE                         CAN_TI0R_IDE_Msk                  /*!< Identifier Extension */
  6556. #define CAN_TI0R_EXID_Pos                    (3U)                              
  6557. #define CAN_TI0R_EXID_Msk                    (0x3FFFFU << CAN_TI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  6558. #define CAN_TI0R_EXID                        CAN_TI0R_EXID_Msk                 /*!< Extended Identifier */
  6559. #define CAN_TI0R_STID_Pos                    (21U)                            
  6560. #define CAN_TI0R_STID_Msk                    (0x7FFU << CAN_TI0R_STID_Pos)     /*!< 0xFFE00000 */
  6561. #define CAN_TI0R_STID                        CAN_TI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  6562.  
  6563. /******************  Bit definition for CAN_TDT0R register  *******************/
  6564. #define CAN_TDT0R_DLC_Pos                    (0U)                              
  6565. #define CAN_TDT0R_DLC_Msk                    (0xFU << CAN_TDT0R_DLC_Pos)       /*!< 0x0000000F */
  6566. #define CAN_TDT0R_DLC                        CAN_TDT0R_DLC_Msk                 /*!< Data Length Code */
  6567. #define CAN_TDT0R_TGT_Pos                    (8U)                              
  6568. #define CAN_TDT0R_TGT_Msk                    (0x1U << CAN_TDT0R_TGT_Pos)       /*!< 0x00000100 */
  6569. #define CAN_TDT0R_TGT                        CAN_TDT0R_TGT_Msk                 /*!< Transmit Global Time */
  6570. #define CAN_TDT0R_TIME_Pos                   (16U)                            
  6571. #define CAN_TDT0R_TIME_Msk                   (0xFFFFU << CAN_TDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  6572. #define CAN_TDT0R_TIME                       CAN_TDT0R_TIME_Msk                /*!< Message Time Stamp */
  6573.  
  6574. /******************  Bit definition for CAN_TDL0R register  *******************/
  6575. #define CAN_TDL0R_DATA0_Pos                  (0U)                              
  6576. #define CAN_TDL0R_DATA0_Msk                  (0xFFU << CAN_TDL0R_DATA0_Pos)    /*!< 0x000000FF */
  6577. #define CAN_TDL0R_DATA0                      CAN_TDL0R_DATA0_Msk               /*!< Data byte 0 */
  6578. #define CAN_TDL0R_DATA1_Pos                  (8U)                              
  6579. #define CAN_TDL0R_DATA1_Msk                  (0xFFU << CAN_TDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  6580. #define CAN_TDL0R_DATA1                      CAN_TDL0R_DATA1_Msk               /*!< Data byte 1 */
  6581. #define CAN_TDL0R_DATA2_Pos                  (16U)                            
  6582. #define CAN_TDL0R_DATA2_Msk                  (0xFFU << CAN_TDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  6583. #define CAN_TDL0R_DATA2                      CAN_TDL0R_DATA2_Msk               /*!< Data byte 2 */
  6584. #define CAN_TDL0R_DATA3_Pos                  (24U)                            
  6585. #define CAN_TDL0R_DATA3_Msk                  (0xFFU << CAN_TDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  6586. #define CAN_TDL0R_DATA3                      CAN_TDL0R_DATA3_Msk               /*!< Data byte 3 */
  6587.  
  6588. /******************  Bit definition for CAN_TDH0R register  *******************/
  6589. #define CAN_TDH0R_DATA4_Pos                  (0U)                              
  6590. #define CAN_TDH0R_DATA4_Msk                  (0xFFU << CAN_TDH0R_DATA4_Pos)    /*!< 0x000000FF */
  6591. #define CAN_TDH0R_DATA4                      CAN_TDH0R_DATA4_Msk               /*!< Data byte 4 */
  6592. #define CAN_TDH0R_DATA5_Pos                  (8U)                              
  6593. #define CAN_TDH0R_DATA5_Msk                  (0xFFU << CAN_TDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  6594. #define CAN_TDH0R_DATA5                      CAN_TDH0R_DATA5_Msk               /*!< Data byte 5 */
  6595. #define CAN_TDH0R_DATA6_Pos                  (16U)                            
  6596. #define CAN_TDH0R_DATA6_Msk                  (0xFFU << CAN_TDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  6597. #define CAN_TDH0R_DATA6                      CAN_TDH0R_DATA6_Msk               /*!< Data byte 6 */
  6598. #define CAN_TDH0R_DATA7_Pos                  (24U)                            
  6599. #define CAN_TDH0R_DATA7_Msk                  (0xFFU << CAN_TDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  6600. #define CAN_TDH0R_DATA7                      CAN_TDH0R_DATA7_Msk               /*!< Data byte 7 */
  6601.  
  6602. /*******************  Bit definition for CAN_TI1R register  *******************/
  6603. #define CAN_TI1R_TXRQ_Pos                    (0U)                              
  6604. #define CAN_TI1R_TXRQ_Msk                    (0x1U << CAN_TI1R_TXRQ_Pos)       /*!< 0x00000001 */
  6605. #define CAN_TI1R_TXRQ                        CAN_TI1R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  6606. #define CAN_TI1R_RTR_Pos                     (1U)                              
  6607. #define CAN_TI1R_RTR_Msk                     (0x1U << CAN_TI1R_RTR_Pos)        /*!< 0x00000002 */
  6608. #define CAN_TI1R_RTR                         CAN_TI1R_RTR_Msk                  /*!< Remote Transmission Request */
  6609. #define CAN_TI1R_IDE_Pos                     (2U)                              
  6610. #define CAN_TI1R_IDE_Msk                     (0x1U << CAN_TI1R_IDE_Pos)        /*!< 0x00000004 */
  6611. #define CAN_TI1R_IDE                         CAN_TI1R_IDE_Msk                  /*!< Identifier Extension */
  6612. #define CAN_TI1R_EXID_Pos                    (3U)                              
  6613. #define CAN_TI1R_EXID_Msk                    (0x3FFFFU << CAN_TI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  6614. #define CAN_TI1R_EXID                        CAN_TI1R_EXID_Msk                 /*!< Extended Identifier */
  6615. #define CAN_TI1R_STID_Pos                    (21U)                            
  6616. #define CAN_TI1R_STID_Msk                    (0x7FFU << CAN_TI1R_STID_Pos)     /*!< 0xFFE00000 */
  6617. #define CAN_TI1R_STID                        CAN_TI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  6618.  
  6619. /*******************  Bit definition for CAN_TDT1R register  ******************/
  6620. #define CAN_TDT1R_DLC_Pos                    (0U)                              
  6621. #define CAN_TDT1R_DLC_Msk                    (0xFU << CAN_TDT1R_DLC_Pos)       /*!< 0x0000000F */
  6622. #define CAN_TDT1R_DLC                        CAN_TDT1R_DLC_Msk                 /*!< Data Length Code */
  6623. #define CAN_TDT1R_TGT_Pos                    (8U)                              
  6624. #define CAN_TDT1R_TGT_Msk                    (0x1U << CAN_TDT1R_TGT_Pos)       /*!< 0x00000100 */
  6625. #define CAN_TDT1R_TGT                        CAN_TDT1R_TGT_Msk                 /*!< Transmit Global Time */
  6626. #define CAN_TDT1R_TIME_Pos                   (16U)                            
  6627. #define CAN_TDT1R_TIME_Msk                   (0xFFFFU << CAN_TDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  6628. #define CAN_TDT1R_TIME                       CAN_TDT1R_TIME_Msk                /*!< Message Time Stamp */
  6629.  
  6630. /*******************  Bit definition for CAN_TDL1R register  ******************/
  6631. #define CAN_TDL1R_DATA0_Pos                  (0U)                              
  6632. #define CAN_TDL1R_DATA0_Msk                  (0xFFU << CAN_TDL1R_DATA0_Pos)    /*!< 0x000000FF */
  6633. #define CAN_TDL1R_DATA0                      CAN_TDL1R_DATA0_Msk               /*!< Data byte 0 */
  6634. #define CAN_TDL1R_DATA1_Pos                  (8U)                              
  6635. #define CAN_TDL1R_DATA1_Msk                  (0xFFU << CAN_TDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  6636. #define CAN_TDL1R_DATA1                      CAN_TDL1R_DATA1_Msk               /*!< Data byte 1 */
  6637. #define CAN_TDL1R_DATA2_Pos                  (16U)                            
  6638. #define CAN_TDL1R_DATA2_Msk                  (0xFFU << CAN_TDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  6639. #define CAN_TDL1R_DATA2                      CAN_TDL1R_DATA2_Msk               /*!< Data byte 2 */
  6640. #define CAN_TDL1R_DATA3_Pos                  (24U)                            
  6641. #define CAN_TDL1R_DATA3_Msk                  (0xFFU << CAN_TDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  6642. #define CAN_TDL1R_DATA3                      CAN_TDL1R_DATA3_Msk               /*!< Data byte 3 */
  6643.  
  6644. /*******************  Bit definition for CAN_TDH1R register  ******************/
  6645. #define CAN_TDH1R_DATA4_Pos                  (0U)                              
  6646. #define CAN_TDH1R_DATA4_Msk                  (0xFFU << CAN_TDH1R_DATA4_Pos)    /*!< 0x000000FF */
  6647. #define CAN_TDH1R_DATA4                      CAN_TDH1R_DATA4_Msk               /*!< Data byte 4 */
  6648. #define CAN_TDH1R_DATA5_Pos                  (8U)                              
  6649. #define CAN_TDH1R_DATA5_Msk                  (0xFFU << CAN_TDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  6650. #define CAN_TDH1R_DATA5                      CAN_TDH1R_DATA5_Msk               /*!< Data byte 5 */
  6651. #define CAN_TDH1R_DATA6_Pos                  (16U)                            
  6652. #define CAN_TDH1R_DATA6_Msk                  (0xFFU << CAN_TDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  6653. #define CAN_TDH1R_DATA6                      CAN_TDH1R_DATA6_Msk               /*!< Data byte 6 */
  6654. #define CAN_TDH1R_DATA7_Pos                  (24U)                            
  6655. #define CAN_TDH1R_DATA7_Msk                  (0xFFU << CAN_TDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  6656. #define CAN_TDH1R_DATA7                      CAN_TDH1R_DATA7_Msk               /*!< Data byte 7 */
  6657.  
  6658. /*******************  Bit definition for CAN_TI2R register  *******************/
  6659. #define CAN_TI2R_TXRQ_Pos                    (0U)                              
  6660. #define CAN_TI2R_TXRQ_Msk                    (0x1U << CAN_TI2R_TXRQ_Pos)       /*!< 0x00000001 */
  6661. #define CAN_TI2R_TXRQ                        CAN_TI2R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  6662. #define CAN_TI2R_RTR_Pos                     (1U)                              
  6663. #define CAN_TI2R_RTR_Msk                     (0x1U << CAN_TI2R_RTR_Pos)        /*!< 0x00000002 */
  6664. #define CAN_TI2R_RTR                         CAN_TI2R_RTR_Msk                  /*!< Remote Transmission Request */
  6665. #define CAN_TI2R_IDE_Pos                     (2U)                              
  6666. #define CAN_TI2R_IDE_Msk                     (0x1U << CAN_TI2R_IDE_Pos)        /*!< 0x00000004 */
  6667. #define CAN_TI2R_IDE                         CAN_TI2R_IDE_Msk                  /*!< Identifier Extension */
  6668. #define CAN_TI2R_EXID_Pos                    (3U)                              
  6669. #define CAN_TI2R_EXID_Msk                    (0x3FFFFU << CAN_TI2R_EXID_Pos)   /*!< 0x001FFFF8 */
  6670. #define CAN_TI2R_EXID                        CAN_TI2R_EXID_Msk                 /*!< Extended identifier */
  6671. #define CAN_TI2R_STID_Pos                    (21U)                            
  6672. #define CAN_TI2R_STID_Msk                    (0x7FFU << CAN_TI2R_STID_Pos)     /*!< 0xFFE00000 */
  6673. #define CAN_TI2R_STID                        CAN_TI2R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  6674.  
  6675. /*******************  Bit definition for CAN_TDT2R register  ******************/  
  6676. #define CAN_TDT2R_DLC_Pos                    (0U)                              
  6677. #define CAN_TDT2R_DLC_Msk                    (0xFU << CAN_TDT2R_DLC_Pos)       /*!< 0x0000000F */
  6678. #define CAN_TDT2R_DLC                        CAN_TDT2R_DLC_Msk                 /*!< Data Length Code */
  6679. #define CAN_TDT2R_TGT_Pos                    (8U)                              
  6680. #define CAN_TDT2R_TGT_Msk                    (0x1U << CAN_TDT2R_TGT_Pos)       /*!< 0x00000100 */
  6681. #define CAN_TDT2R_TGT                        CAN_TDT2R_TGT_Msk                 /*!< Transmit Global Time */
  6682. #define CAN_TDT2R_TIME_Pos                   (16U)                            
  6683. #define CAN_TDT2R_TIME_Msk                   (0xFFFFU << CAN_TDT2R_TIME_Pos)   /*!< 0xFFFF0000 */
  6684. #define CAN_TDT2R_TIME                       CAN_TDT2R_TIME_Msk                /*!< Message Time Stamp */
  6685.  
  6686. /*******************  Bit definition for CAN_TDL2R register  ******************/
  6687. #define CAN_TDL2R_DATA0_Pos                  (0U)                              
  6688. #define CAN_TDL2R_DATA0_Msk                  (0xFFU << CAN_TDL2R_DATA0_Pos)    /*!< 0x000000FF */
  6689. #define CAN_TDL2R_DATA0                      CAN_TDL2R_DATA0_Msk               /*!< Data byte 0 */
  6690. #define CAN_TDL2R_DATA1_Pos                  (8U)                              
  6691. #define CAN_TDL2R_DATA1_Msk                  (0xFFU << CAN_TDL2R_DATA1_Pos)    /*!< 0x0000FF00 */
  6692. #define CAN_TDL2R_DATA1                      CAN_TDL2R_DATA1_Msk               /*!< Data byte 1 */
  6693. #define CAN_TDL2R_DATA2_Pos                  (16U)                            
  6694. #define CAN_TDL2R_DATA2_Msk                  (0xFFU << CAN_TDL2R_DATA2_Pos)    /*!< 0x00FF0000 */
  6695. #define CAN_TDL2R_DATA2                      CAN_TDL2R_DATA2_Msk               /*!< Data byte 2 */
  6696. #define CAN_TDL2R_DATA3_Pos                  (24U)                            
  6697. #define CAN_TDL2R_DATA3_Msk                  (0xFFU << CAN_TDL2R_DATA3_Pos)    /*!< 0xFF000000 */
  6698. #define CAN_TDL2R_DATA3                      CAN_TDL2R_DATA3_Msk               /*!< Data byte 3 */
  6699.  
  6700. /*******************  Bit definition for CAN_TDH2R register  ******************/
  6701. #define CAN_TDH2R_DATA4_Pos                  (0U)                              
  6702. #define CAN_TDH2R_DATA4_Msk                  (0xFFU << CAN_TDH2R_DATA4_Pos)    /*!< 0x000000FF */
  6703. #define CAN_TDH2R_DATA4                      CAN_TDH2R_DATA4_Msk               /*!< Data byte 4 */
  6704. #define CAN_TDH2R_DATA5_Pos                  (8U)                              
  6705. #define CAN_TDH2R_DATA5_Msk                  (0xFFU << CAN_TDH2R_DATA5_Pos)    /*!< 0x0000FF00 */
  6706. #define CAN_TDH2R_DATA5                      CAN_TDH2R_DATA5_Msk               /*!< Data byte 5 */
  6707. #define CAN_TDH2R_DATA6_Pos                  (16U)                            
  6708. #define CAN_TDH2R_DATA6_Msk                  (0xFFU << CAN_TDH2R_DATA6_Pos)    /*!< 0x00FF0000 */
  6709. #define CAN_TDH2R_DATA6                      CAN_TDH2R_DATA6_Msk               /*!< Data byte 6 */
  6710. #define CAN_TDH2R_DATA7_Pos                  (24U)                            
  6711. #define CAN_TDH2R_DATA7_Msk                  (0xFFU << CAN_TDH2R_DATA7_Pos)    /*!< 0xFF000000 */
  6712. #define CAN_TDH2R_DATA7                      CAN_TDH2R_DATA7_Msk               /*!< Data byte 7 */
  6713.  
  6714. /*******************  Bit definition for CAN_RI0R register  *******************/
  6715. #define CAN_RI0R_RTR_Pos                     (1U)                              
  6716. #define CAN_RI0R_RTR_Msk                     (0x1U << CAN_RI0R_RTR_Pos)        /*!< 0x00000002 */
  6717. #define CAN_RI0R_RTR                         CAN_RI0R_RTR_Msk                  /*!< Remote Transmission Request */
  6718. #define CAN_RI0R_IDE_Pos                     (2U)                              
  6719. #define CAN_RI0R_IDE_Msk                     (0x1U << CAN_RI0R_IDE_Pos)        /*!< 0x00000004 */
  6720. #define CAN_RI0R_IDE                         CAN_RI0R_IDE_Msk                  /*!< Identifier Extension */
  6721. #define CAN_RI0R_EXID_Pos                    (3U)                              
  6722. #define CAN_RI0R_EXID_Msk                    (0x3FFFFU << CAN_RI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  6723. #define CAN_RI0R_EXID                        CAN_RI0R_EXID_Msk                 /*!< Extended Identifier */
  6724. #define CAN_RI0R_STID_Pos                    (21U)                            
  6725. #define CAN_RI0R_STID_Msk                    (0x7FFU << CAN_RI0R_STID_Pos)     /*!< 0xFFE00000 */
  6726. #define CAN_RI0R_STID                        CAN_RI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  6727.  
  6728. /*******************  Bit definition for CAN_RDT0R register  ******************/
  6729. #define CAN_RDT0R_DLC_Pos                    (0U)                              
  6730. #define CAN_RDT0R_DLC_Msk                    (0xFU << CAN_RDT0R_DLC_Pos)       /*!< 0x0000000F */
  6731. #define CAN_RDT0R_DLC                        CAN_RDT0R_DLC_Msk                 /*!< Data Length Code */
  6732. #define CAN_RDT0R_FMI_Pos                    (8U)                              
  6733. #define CAN_RDT0R_FMI_Msk                    (0xFFU << CAN_RDT0R_FMI_Pos)      /*!< 0x0000FF00 */
  6734. #define CAN_RDT0R_FMI                        CAN_RDT0R_FMI_Msk                 /*!< Filter Match Index */
  6735. #define CAN_RDT0R_TIME_Pos                   (16U)                            
  6736. #define CAN_RDT0R_TIME_Msk                   (0xFFFFU << CAN_RDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  6737. #define CAN_RDT0R_TIME                       CAN_RDT0R_TIME_Msk                /*!< Message Time Stamp */
  6738.  
  6739. /*******************  Bit definition for CAN_RDL0R register  ******************/
  6740. #define CAN_RDL0R_DATA0_Pos                  (0U)                              
  6741. #define CAN_RDL0R_DATA0_Msk                  (0xFFU << CAN_RDL0R_DATA0_Pos)    /*!< 0x000000FF */
  6742. #define CAN_RDL0R_DATA0                      CAN_RDL0R_DATA0_Msk               /*!< Data byte 0 */
  6743. #define CAN_RDL0R_DATA1_Pos                  (8U)                              
  6744. #define CAN_RDL0R_DATA1_Msk                  (0xFFU << CAN_RDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  6745. #define CAN_RDL0R_DATA1                      CAN_RDL0R_DATA1_Msk               /*!< Data byte 1 */
  6746. #define CAN_RDL0R_DATA2_Pos                  (16U)                            
  6747. #define CAN_RDL0R_DATA2_Msk                  (0xFFU << CAN_RDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  6748. #define CAN_RDL0R_DATA2                      CAN_RDL0R_DATA2_Msk               /*!< Data byte 2 */
  6749. #define CAN_RDL0R_DATA3_Pos                  (24U)                            
  6750. #define CAN_RDL0R_DATA3_Msk                  (0xFFU << CAN_RDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  6751. #define CAN_RDL0R_DATA3                      CAN_RDL0R_DATA3_Msk               /*!< Data byte 3 */
  6752.  
  6753. /*******************  Bit definition for CAN_RDH0R register  ******************/
  6754. #define CAN_RDH0R_DATA4_Pos                  (0U)                              
  6755. #define CAN_RDH0R_DATA4_Msk                  (0xFFU << CAN_RDH0R_DATA4_Pos)    /*!< 0x000000FF */
  6756. #define CAN_RDH0R_DATA4                      CAN_RDH0R_DATA4_Msk               /*!< Data byte 4 */
  6757. #define CAN_RDH0R_DATA5_Pos                  (8U)                              
  6758. #define CAN_RDH0R_DATA5_Msk                  (0xFFU << CAN_RDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  6759. #define CAN_RDH0R_DATA5                      CAN_RDH0R_DATA5_Msk               /*!< Data byte 5 */
  6760. #define CAN_RDH0R_DATA6_Pos                  (16U)                            
  6761. #define CAN_RDH0R_DATA6_Msk                  (0xFFU << CAN_RDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  6762. #define CAN_RDH0R_DATA6                      CAN_RDH0R_DATA6_Msk               /*!< Data byte 6 */
  6763. #define CAN_RDH0R_DATA7_Pos                  (24U)                            
  6764. #define CAN_RDH0R_DATA7_Msk                  (0xFFU << CAN_RDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  6765. #define CAN_RDH0R_DATA7                      CAN_RDH0R_DATA7_Msk               /*!< Data byte 7 */
  6766.  
  6767. /*******************  Bit definition for CAN_RI1R register  *******************/
  6768. #define CAN_RI1R_RTR_Pos                     (1U)                              
  6769. #define CAN_RI1R_RTR_Msk                     (0x1U << CAN_RI1R_RTR_Pos)        /*!< 0x00000002 */
  6770. #define CAN_RI1R_RTR                         CAN_RI1R_RTR_Msk                  /*!< Remote Transmission Request */
  6771. #define CAN_RI1R_IDE_Pos                     (2U)                              
  6772. #define CAN_RI1R_IDE_Msk                     (0x1U << CAN_RI1R_IDE_Pos)        /*!< 0x00000004 */
  6773. #define CAN_RI1R_IDE                         CAN_RI1R_IDE_Msk                  /*!< Identifier Extension */
  6774. #define CAN_RI1R_EXID_Pos                    (3U)                              
  6775. #define CAN_RI1R_EXID_Msk                    (0x3FFFFU << CAN_RI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  6776. #define CAN_RI1R_EXID                        CAN_RI1R_EXID_Msk                 /*!< Extended identifier */
  6777. #define CAN_RI1R_STID_Pos                    (21U)                            
  6778. #define CAN_RI1R_STID_Msk                    (0x7FFU << CAN_RI1R_STID_Pos)     /*!< 0xFFE00000 */
  6779. #define CAN_RI1R_STID                        CAN_RI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  6780.  
  6781. /*******************  Bit definition for CAN_RDT1R register  ******************/
  6782. #define CAN_RDT1R_DLC_Pos                    (0U)                              
  6783. #define CAN_RDT1R_DLC_Msk                    (0xFU << CAN_RDT1R_DLC_Pos)       /*!< 0x0000000F */
  6784. #define CAN_RDT1R_DLC                        CAN_RDT1R_DLC_Msk                 /*!< Data Length Code */
  6785. #define CAN_RDT1R_FMI_Pos                    (8U)                              
  6786. #define CAN_RDT1R_FMI_Msk                    (0xFFU << CAN_RDT1R_FMI_Pos)      /*!< 0x0000FF00 */
  6787. #define CAN_RDT1R_FMI                        CAN_RDT1R_FMI_Msk                 /*!< Filter Match Index */
  6788. #define CAN_RDT1R_TIME_Pos                   (16U)                            
  6789. #define CAN_RDT1R_TIME_Msk                   (0xFFFFU << CAN_RDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  6790. #define CAN_RDT1R_TIME                       CAN_RDT1R_TIME_Msk                /*!< Message Time Stamp */
  6791.  
  6792. /*******************  Bit definition for CAN_RDL1R register  ******************/
  6793. #define CAN_RDL1R_DATA0_Pos                  (0U)                              
  6794. #define CAN_RDL1R_DATA0_Msk                  (0xFFU << CAN_RDL1R_DATA0_Pos)    /*!< 0x000000FF */
  6795. #define CAN_RDL1R_DATA0                      CAN_RDL1R_DATA0_Msk               /*!< Data byte 0 */
  6796. #define CAN_RDL1R_DATA1_Pos                  (8U)                              
  6797. #define CAN_RDL1R_DATA1_Msk                  (0xFFU << CAN_RDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  6798. #define CAN_RDL1R_DATA1                      CAN_RDL1R_DATA1_Msk               /*!< Data byte 1 */
  6799. #define CAN_RDL1R_DATA2_Pos                  (16U)                            
  6800. #define CAN_RDL1R_DATA2_Msk                  (0xFFU << CAN_RDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  6801. #define CAN_RDL1R_DATA2                      CAN_RDL1R_DATA2_Msk               /*!< Data byte 2 */
  6802. #define CAN_RDL1R_DATA3_Pos                  (24U)                            
  6803. #define CAN_RDL1R_DATA3_Msk                  (0xFFU << CAN_RDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  6804. #define CAN_RDL1R_DATA3                      CAN_RDL1R_DATA3_Msk               /*!< Data byte 3 */
  6805.  
  6806. /*******************  Bit definition for CAN_RDH1R register  ******************/
  6807. #define CAN_RDH1R_DATA4_Pos                  (0U)                              
  6808. #define CAN_RDH1R_DATA4_Msk                  (0xFFU << CAN_RDH1R_DATA4_Pos)    /*!< 0x000000FF */
  6809. #define CAN_RDH1R_DATA4                      CAN_RDH1R_DATA4_Msk               /*!< Data byte 4 */
  6810. #define CAN_RDH1R_DATA5_Pos                  (8U)                              
  6811. #define CAN_RDH1R_DATA5_Msk                  (0xFFU << CAN_RDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  6812. #define CAN_RDH1R_DATA5                      CAN_RDH1R_DATA5_Msk               /*!< Data byte 5 */
  6813. #define CAN_RDH1R_DATA6_Pos                  (16U)                            
  6814. #define CAN_RDH1R_DATA6_Msk                  (0xFFU << CAN_RDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  6815. #define CAN_RDH1R_DATA6                      CAN_RDH1R_DATA6_Msk               /*!< Data byte 6 */
  6816. #define CAN_RDH1R_DATA7_Pos                  (24U)                            
  6817. #define CAN_RDH1R_DATA7_Msk                  (0xFFU << CAN_RDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  6818. #define CAN_RDH1R_DATA7                      CAN_RDH1R_DATA7_Msk               /*!< Data byte 7 */
  6819.  
  6820. /*!< CAN filter registers */
  6821. /*******************  Bit definition for CAN_FMR register  ********************/
  6822. #define CAN_FMR_FINIT_Pos                    (0U)                              
  6823. #define CAN_FMR_FINIT_Msk                    (0x1U << CAN_FMR_FINIT_Pos)       /*!< 0x00000001 */
  6824. #define CAN_FMR_FINIT                        CAN_FMR_FINIT_Msk                 /*!< Filter Init Mode */
  6825. #define CAN_FMR_CAN2SB_Pos                   (8U)                              
  6826. #define CAN_FMR_CAN2SB_Msk                   (0x3FU << CAN_FMR_CAN2SB_Pos)     /*!< 0x00003F00 */
  6827. #define CAN_FMR_CAN2SB                       CAN_FMR_CAN2SB_Msk                /*!< CAN2 start bank */
  6828.  
  6829. /*******************  Bit definition for CAN_FM1R register  *******************/
  6830. #define CAN_FM1R_FBM_Pos                     (0U)                              
  6831. #define CAN_FM1R_FBM_Msk                     (0x3FFFU << CAN_FM1R_FBM_Pos)     /*!< 0x00003FFF */
  6832. #define CAN_FM1R_FBM                         CAN_FM1R_FBM_Msk                  /*!< Filter Mode */
  6833. #define CAN_FM1R_FBM0_Pos                    (0U)                              
  6834. #define CAN_FM1R_FBM0_Msk                    (0x1U << CAN_FM1R_FBM0_Pos)       /*!< 0x00000001 */
  6835. #define CAN_FM1R_FBM0                        CAN_FM1R_FBM0_Msk                 /*!< Filter Init Mode for filter 0 */
  6836. #define CAN_FM1R_FBM1_Pos                    (1U)                              
  6837. #define CAN_FM1R_FBM1_Msk                    (0x1U << CAN_FM1R_FBM1_Pos)       /*!< 0x00000002 */
  6838. #define CAN_FM1R_FBM1                        CAN_FM1R_FBM1_Msk                 /*!< Filter Init Mode for filter 1 */
  6839. #define CAN_FM1R_FBM2_Pos                    (2U)                              
  6840. #define CAN_FM1R_FBM2_Msk                    (0x1U << CAN_FM1R_FBM2_Pos)       /*!< 0x00000004 */
  6841. #define CAN_FM1R_FBM2                        CAN_FM1R_FBM2_Msk                 /*!< Filter Init Mode for filter 2 */
  6842. #define CAN_FM1R_FBM3_Pos                    (3U)                              
  6843. #define CAN_FM1R_FBM3_Msk                    (0x1U << CAN_FM1R_FBM3_Pos)       /*!< 0x00000008 */
  6844. #define CAN_FM1R_FBM3                        CAN_FM1R_FBM3_Msk                 /*!< Filter Init Mode for filter 3 */
  6845. #define CAN_FM1R_FBM4_Pos                    (4U)                              
  6846. #define CAN_FM1R_FBM4_Msk                    (0x1U << CAN_FM1R_FBM4_Pos)       /*!< 0x00000010 */
  6847. #define CAN_FM1R_FBM4                        CAN_FM1R_FBM4_Msk                 /*!< Filter Init Mode for filter 4 */
  6848. #define CAN_FM1R_FBM5_Pos                    (5U)                              
  6849. #define CAN_FM1R_FBM5_Msk                    (0x1U << CAN_FM1R_FBM5_Pos)       /*!< 0x00000020 */
  6850. #define CAN_FM1R_FBM5                        CAN_FM1R_FBM5_Msk                 /*!< Filter Init Mode for filter 5 */
  6851. #define CAN_FM1R_FBM6_Pos                    (6U)                              
  6852. #define CAN_FM1R_FBM6_Msk                    (0x1U << CAN_FM1R_FBM6_Pos)       /*!< 0x00000040 */
  6853. #define CAN_FM1R_FBM6                        CAN_FM1R_FBM6_Msk                 /*!< Filter Init Mode for filter 6 */
  6854. #define CAN_FM1R_FBM7_Pos                    (7U)                              
  6855. #define CAN_FM1R_FBM7_Msk                    (0x1U << CAN_FM1R_FBM7_Pos)       /*!< 0x00000080 */
  6856. #define CAN_FM1R_FBM7                        CAN_FM1R_FBM7_Msk                 /*!< Filter Init Mode for filter 7 */
  6857. #define CAN_FM1R_FBM8_Pos                    (8U)                              
  6858. #define CAN_FM1R_FBM8_Msk                    (0x1U << CAN_FM1R_FBM8_Pos)       /*!< 0x00000100 */
  6859. #define CAN_FM1R_FBM8                        CAN_FM1R_FBM8_Msk                 /*!< Filter Init Mode for filter 8 */
  6860. #define CAN_FM1R_FBM9_Pos                    (9U)                              
  6861. #define CAN_FM1R_FBM9_Msk                    (0x1U << CAN_FM1R_FBM9_Pos)       /*!< 0x00000200 */
  6862. #define CAN_FM1R_FBM9                        CAN_FM1R_FBM9_Msk                 /*!< Filter Init Mode for filter 9 */
  6863. #define CAN_FM1R_FBM10_Pos                   (10U)                            
  6864. #define CAN_FM1R_FBM10_Msk                   (0x1U << CAN_FM1R_FBM10_Pos)      /*!< 0x00000400 */
  6865. #define CAN_FM1R_FBM10                       CAN_FM1R_FBM10_Msk                /*!< Filter Init Mode for filter 10 */
  6866. #define CAN_FM1R_FBM11_Pos                   (11U)                            
  6867. #define CAN_FM1R_FBM11_Msk                   (0x1U << CAN_FM1R_FBM11_Pos)      /*!< 0x00000800 */
  6868. #define CAN_FM1R_FBM11                       CAN_FM1R_FBM11_Msk                /*!< Filter Init Mode for filter 11 */
  6869. #define CAN_FM1R_FBM12_Pos                   (12U)                            
  6870. #define CAN_FM1R_FBM12_Msk                   (0x1U << CAN_FM1R_FBM12_Pos)      /*!< 0x00001000 */
  6871. #define CAN_FM1R_FBM12                       CAN_FM1R_FBM12_Msk                /*!< Filter Init Mode for filter 12 */
  6872. #define CAN_FM1R_FBM13_Pos                   (13U)                            
  6873. #define CAN_FM1R_FBM13_Msk                   (0x1U << CAN_FM1R_FBM13_Pos)      /*!< 0x00002000 */
  6874. #define CAN_FM1R_FBM13                       CAN_FM1R_FBM13_Msk                /*!< Filter Init Mode for filter 13 */
  6875. #define CAN_FM1R_FBM14_Pos                   (14U)                            
  6876. #define CAN_FM1R_FBM14_Msk                   (0x1U << CAN_FM1R_FBM14_Pos)      /*!< 0x00004000 */
  6877. #define CAN_FM1R_FBM14                       CAN_FM1R_FBM14_Msk                /*!< Filter Init Mode for filter 14 */
  6878. #define CAN_FM1R_FBM15_Pos                   (15U)                            
  6879. #define CAN_FM1R_FBM15_Msk                   (0x1U << CAN_FM1R_FBM15_Pos)      /*!< 0x00008000 */
  6880. #define CAN_FM1R_FBM15                       CAN_FM1R_FBM15_Msk                /*!< Filter Init Mode for filter 15 */
  6881. #define CAN_FM1R_FBM16_Pos                   (16U)                            
  6882. #define CAN_FM1R_FBM16_Msk                   (0x1U << CAN_FM1R_FBM16_Pos)      /*!< 0x00010000 */
  6883. #define CAN_FM1R_FBM16                       CAN_FM1R_FBM16_Msk                /*!< Filter Init Mode for filter 16 */
  6884. #define CAN_FM1R_FBM17_Pos                   (17U)                            
  6885. #define CAN_FM1R_FBM17_Msk                   (0x1U << CAN_FM1R_FBM17_Pos)      /*!< 0x00020000 */
  6886. #define CAN_FM1R_FBM17                       CAN_FM1R_FBM17_Msk                /*!< Filter Init Mode for filter 17 */
  6887. #define CAN_FM1R_FBM18_Pos                   (18U)                            
  6888. #define CAN_FM1R_FBM18_Msk                   (0x1U << CAN_FM1R_FBM18_Pos)      /*!< 0x00040000 */
  6889. #define CAN_FM1R_FBM18                       CAN_FM1R_FBM18_Msk                /*!< Filter Init Mode for filter 18 */
  6890. #define CAN_FM1R_FBM19_Pos                   (19U)                            
  6891. #define CAN_FM1R_FBM19_Msk                   (0x1U << CAN_FM1R_FBM19_Pos)      /*!< 0x00080000 */
  6892. #define CAN_FM1R_FBM19                       CAN_FM1R_FBM19_Msk                /*!< Filter Init Mode for filter 19 */
  6893. #define CAN_FM1R_FBM20_Pos                   (20U)                            
  6894. #define CAN_FM1R_FBM20_Msk                   (0x1U << CAN_FM1R_FBM20_Pos)      /*!< 0x00100000 */
  6895. #define CAN_FM1R_FBM20                       CAN_FM1R_FBM20_Msk                /*!< Filter Init Mode for filter 20 */
  6896. #define CAN_FM1R_FBM21_Pos                   (21U)                            
  6897. #define CAN_FM1R_FBM21_Msk                   (0x1U << CAN_FM1R_FBM21_Pos)      /*!< 0x00200000 */
  6898. #define CAN_FM1R_FBM21                       CAN_FM1R_FBM21_Msk                /*!< Filter Init Mode for filter 21 */
  6899. #define CAN_FM1R_FBM22_Pos                   (22U)                            
  6900. #define CAN_FM1R_FBM22_Msk                   (0x1U << CAN_FM1R_FBM22_Pos)      /*!< 0x00400000 */
  6901. #define CAN_FM1R_FBM22                       CAN_FM1R_FBM22_Msk                /*!< Filter Init Mode for filter 22 */
  6902. #define CAN_FM1R_FBM23_Pos                   (23U)                            
  6903. #define CAN_FM1R_FBM23_Msk                   (0x1U << CAN_FM1R_FBM23_Pos)      /*!< 0x00800000 */
  6904. #define CAN_FM1R_FBM23                       CAN_FM1R_FBM23_Msk                /*!< Filter Init Mode for filter 23 */
  6905. #define CAN_FM1R_FBM24_Pos                   (24U)                            
  6906. #define CAN_FM1R_FBM24_Msk                   (0x1U << CAN_FM1R_FBM24_Pos)      /*!< 0x01000000 */
  6907. #define CAN_FM1R_FBM24                       CAN_FM1R_FBM24_Msk                /*!< Filter Init Mode for filter 24 */
  6908. #define CAN_FM1R_FBM25_Pos                   (25U)                            
  6909. #define CAN_FM1R_FBM25_Msk                   (0x1U << CAN_FM1R_FBM25_Pos)      /*!< 0x02000000 */
  6910. #define CAN_FM1R_FBM25                       CAN_FM1R_FBM25_Msk                /*!< Filter Init Mode for filter 25 */
  6911. #define CAN_FM1R_FBM26_Pos                   (26U)                            
  6912. #define CAN_FM1R_FBM26_Msk                   (0x1U << CAN_FM1R_FBM26_Pos)      /*!< 0x04000000 */
  6913. #define CAN_FM1R_FBM26                       CAN_FM1R_FBM26_Msk                /*!< Filter Init Mode for filter 26 */
  6914. #define CAN_FM1R_FBM27_Pos                   (27U)                            
  6915. #define CAN_FM1R_FBM27_Msk                   (0x1U << CAN_FM1R_FBM27_Pos)      /*!< 0x08000000 */
  6916. #define CAN_FM1R_FBM27                       CAN_FM1R_FBM27_Msk                /*!< Filter Init Mode for filter 27 */
  6917.  
  6918. /*******************  Bit definition for CAN_FS1R register  *******************/
  6919. #define CAN_FS1R_FSC_Pos                     (0U)                              
  6920. #define CAN_FS1R_FSC_Msk                     (0x3FFFU << CAN_FS1R_FSC_Pos)     /*!< 0x00003FFF */
  6921. #define CAN_FS1R_FSC                         CAN_FS1R_FSC_Msk                  /*!< Filter Scale Configuration */
  6922. #define CAN_FS1R_FSC0_Pos                    (0U)                              
  6923. #define CAN_FS1R_FSC0_Msk                    (0x1U << CAN_FS1R_FSC0_Pos)       /*!< 0x00000001 */
  6924. #define CAN_FS1R_FSC0                        CAN_FS1R_FSC0_Msk                 /*!< Filter Scale Configuration for filter 0 */
  6925. #define CAN_FS1R_FSC1_Pos                    (1U)                              
  6926. #define CAN_FS1R_FSC1_Msk                    (0x1U << CAN_FS1R_FSC1_Pos)       /*!< 0x00000002 */
  6927. #define CAN_FS1R_FSC1                        CAN_FS1R_FSC1_Msk                 /*!< Filter Scale Configuration for filter 1 */
  6928. #define CAN_FS1R_FSC2_Pos                    (2U)                              
  6929. #define CAN_FS1R_FSC2_Msk                    (0x1U << CAN_FS1R_FSC2_Pos)       /*!< 0x00000004 */
  6930. #define CAN_FS1R_FSC2                        CAN_FS1R_FSC2_Msk                 /*!< Filter Scale Configuration for filter 2 */
  6931. #define CAN_FS1R_FSC3_Pos                    (3U)                              
  6932. #define CAN_FS1R_FSC3_Msk                    (0x1U << CAN_FS1R_FSC3_Pos)       /*!< 0x00000008 */
  6933. #define CAN_FS1R_FSC3                        CAN_FS1R_FSC3_Msk                 /*!< Filter Scale Configuration for filter 3 */
  6934. #define CAN_FS1R_FSC4_Pos                    (4U)                              
  6935. #define CAN_FS1R_FSC4_Msk                    (0x1U << CAN_FS1R_FSC4_Pos)       /*!< 0x00000010 */
  6936. #define CAN_FS1R_FSC4                        CAN_FS1R_FSC4_Msk                 /*!< Filter Scale Configuration for filter 4 */
  6937. #define CAN_FS1R_FSC5_Pos                    (5U)                              
  6938. #define CAN_FS1R_FSC5_Msk                    (0x1U << CAN_FS1R_FSC5_Pos)       /*!< 0x00000020 */
  6939. #define CAN_FS1R_FSC5                        CAN_FS1R_FSC5_Msk                 /*!< Filter Scale Configuration for filter 5 */
  6940. #define CAN_FS1R_FSC6_Pos                    (6U)                              
  6941. #define CAN_FS1R_FSC6_Msk                    (0x1U << CAN_FS1R_FSC6_Pos)       /*!< 0x00000040 */
  6942. #define CAN_FS1R_FSC6                        CAN_FS1R_FSC6_Msk                 /*!< Filter Scale Configuration for filter 6 */
  6943. #define CAN_FS1R_FSC7_Pos                    (7U)                              
  6944. #define CAN_FS1R_FSC7_Msk                    (0x1U << CAN_FS1R_FSC7_Pos)       /*!< 0x00000080 */
  6945. #define CAN_FS1R_FSC7                        CAN_FS1R_FSC7_Msk                 /*!< Filter Scale Configuration for filter 7 */
  6946. #define CAN_FS1R_FSC8_Pos                    (8U)                              
  6947. #define CAN_FS1R_FSC8_Msk                    (0x1U << CAN_FS1R_FSC8_Pos)       /*!< 0x00000100 */
  6948. #define CAN_FS1R_FSC8                        CAN_FS1R_FSC8_Msk                 /*!< Filter Scale Configuration for filter 8 */
  6949. #define CAN_FS1R_FSC9_Pos                    (9U)                              
  6950. #define CAN_FS1R_FSC9_Msk                    (0x1U << CAN_FS1R_FSC9_Pos)       /*!< 0x00000200 */
  6951. #define CAN_FS1R_FSC9                        CAN_FS1R_FSC9_Msk                 /*!< Filter Scale Configuration for filter 9 */
  6952. #define CAN_FS1R_FSC10_Pos                   (10U)                            
  6953. #define CAN_FS1R_FSC10_Msk                   (0x1U << CAN_FS1R_FSC10_Pos)      /*!< 0x00000400 */
  6954. #define CAN_FS1R_FSC10                       CAN_FS1R_FSC10_Msk                /*!< Filter Scale Configuration for filter 10 */
  6955. #define CAN_FS1R_FSC11_Pos                   (11U)                            
  6956. #define CAN_FS1R_FSC11_Msk                   (0x1U << CAN_FS1R_FSC11_Pos)      /*!< 0x00000800 */
  6957. #define CAN_FS1R_FSC11                       CAN_FS1R_FSC11_Msk                /*!< Filter Scale Configuration for filter 11 */
  6958. #define CAN_FS1R_FSC12_Pos                   (12U)                            
  6959. #define CAN_FS1R_FSC12_Msk                   (0x1U << CAN_FS1R_FSC12_Pos)      /*!< 0x00001000 */
  6960. #define CAN_FS1R_FSC12                       CAN_FS1R_FSC12_Msk                /*!< Filter Scale Configuration for filter 12 */
  6961. #define CAN_FS1R_FSC13_Pos                   (13U)                            
  6962. #define CAN_FS1R_FSC13_Msk                   (0x1U << CAN_FS1R_FSC13_Pos)      /*!< 0x00002000 */
  6963. #define CAN_FS1R_FSC13                       CAN_FS1R_FSC13_Msk                /*!< Filter Scale Configuration for filter 13 */
  6964. #define CAN_FS1R_FSC14_Pos                   (14U)                            
  6965. #define CAN_FS1R_FSC14_Msk                   (0x1U << CAN_FS1R_FSC14_Pos)      /*!< 0x00004000 */
  6966. #define CAN_FS1R_FSC14                       CAN_FS1R_FSC14_Msk                /*!< Filter Scale Configuration for filter 14 */
  6967. #define CAN_FS1R_FSC15_Pos                   (15U)                            
  6968. #define CAN_FS1R_FSC15_Msk                   (0x1U << CAN_FS1R_FSC15_Pos)      /*!< 0x00008000 */
  6969. #define CAN_FS1R_FSC15                       CAN_FS1R_FSC15_Msk                /*!< Filter Scale Configuration for filter 15 */
  6970. #define CAN_FS1R_FSC16_Pos                   (16U)                            
  6971. #define CAN_FS1R_FSC16_Msk                   (0x1U << CAN_FS1R_FSC16_Pos)      /*!< 0x00010000 */
  6972. #define CAN_FS1R_FSC16                       CAN_FS1R_FSC16_Msk                /*!< Filter Scale Configuration for filter 16 */
  6973. #define CAN_FS1R_FSC17_Pos                   (17U)                            
  6974. #define CAN_FS1R_FSC17_Msk                   (0x1U << CAN_FS1R_FSC17_Pos)      /*!< 0x00020000 */
  6975. #define CAN_FS1R_FSC17                       CAN_FS1R_FSC17_Msk                /*!< Filter Scale Configuration for filter 17 */
  6976. #define CAN_FS1R_FSC18_Pos                   (18U)                            
  6977. #define CAN_FS1R_FSC18_Msk                   (0x1U << CAN_FS1R_FSC18_Pos)      /*!< 0x00040000 */
  6978. #define CAN_FS1R_FSC18                       CAN_FS1R_FSC18_Msk                /*!< Filter Scale Configuration for filter 18 */
  6979. #define CAN_FS1R_FSC19_Pos                   (19U)                            
  6980. #define CAN_FS1R_FSC19_Msk                   (0x1U << CAN_FS1R_FSC19_Pos)      /*!< 0x00080000 */
  6981. #define CAN_FS1R_FSC19                       CAN_FS1R_FSC19_Msk                /*!< Filter Scale Configuration for filter 19 */
  6982. #define CAN_FS1R_FSC20_Pos                   (20U)                            
  6983. #define CAN_FS1R_FSC20_Msk                   (0x1U << CAN_FS1R_FSC20_Pos)      /*!< 0x00100000 */
  6984. #define CAN_FS1R_FSC20                       CAN_FS1R_FSC20_Msk                /*!< Filter Scale Configuration for filter 20 */
  6985. #define CAN_FS1R_FSC21_Pos                   (21U)                            
  6986. #define CAN_FS1R_FSC21_Msk                   (0x1U << CAN_FS1R_FSC21_Pos)      /*!< 0x00200000 */
  6987. #define CAN_FS1R_FSC21                       CAN_FS1R_FSC21_Msk                /*!< Filter Scale Configuration for filter 21 */
  6988. #define CAN_FS1R_FSC22_Pos                   (22U)                            
  6989. #define CAN_FS1R_FSC22_Msk                   (0x1U << CAN_FS1R_FSC22_Pos)      /*!< 0x00400000 */
  6990. #define CAN_FS1R_FSC22                       CAN_FS1R_FSC22_Msk                /*!< Filter Scale Configuration for filter 22 */
  6991. #define CAN_FS1R_FSC23_Pos                   (23U)                            
  6992. #define CAN_FS1R_FSC23_Msk                   (0x1U << CAN_FS1R_FSC23_Pos)      /*!< 0x00800000 */
  6993. #define CAN_FS1R_FSC23                       CAN_FS1R_FSC23_Msk                /*!< Filter Scale Configuration for filter 23 */
  6994. #define CAN_FS1R_FSC24_Pos                   (24U)                            
  6995. #define CAN_FS1R_FSC24_Msk                   (0x1U << CAN_FS1R_FSC24_Pos)      /*!< 0x01000000 */
  6996. #define CAN_FS1R_FSC24                       CAN_FS1R_FSC24_Msk                /*!< Filter Scale Configuration for filter 24 */
  6997. #define CAN_FS1R_FSC25_Pos                   (25U)                            
  6998. #define CAN_FS1R_FSC25_Msk                   (0x1U << CAN_FS1R_FSC25_Pos)      /*!< 0x02000000 */
  6999. #define CAN_FS1R_FSC25                       CAN_FS1R_FSC25_Msk                /*!< Filter Scale Configuration for filter 25 */
  7000. #define CAN_FS1R_FSC26_Pos                   (26U)                            
  7001. #define CAN_FS1R_FSC26_Msk                   (0x1U << CAN_FS1R_FSC26_Pos)      /*!< 0x04000000 */
  7002. #define CAN_FS1R_FSC26                       CAN_FS1R_FSC26_Msk                /*!< Filter Scale Configuration for filter 26 */
  7003. #define CAN_FS1R_FSC27_Pos                   (27U)                            
  7004. #define CAN_FS1R_FSC27_Msk                   (0x1U << CAN_FS1R_FSC27_Pos)      /*!< 0x08000000 */
  7005. #define CAN_FS1R_FSC27                       CAN_FS1R_FSC27_Msk                /*!< Filter Scale Configuration for filter 27 */
  7006.  
  7007. /******************  Bit definition for CAN_FFA1R register  *******************/
  7008. #define CAN_FFA1R_FFA_Pos                    (0U)                              
  7009. #define CAN_FFA1R_FFA_Msk                    (0x3FFFU << CAN_FFA1R_FFA_Pos)    /*!< 0x00003FFF */
  7010. #define CAN_FFA1R_FFA                        CAN_FFA1R_FFA_Msk                 /*!< Filter FIFO Assignment */
  7011. #define CAN_FFA1R_FFA0_Pos                   (0U)                              
  7012. #define CAN_FFA1R_FFA0_Msk                   (0x1U << CAN_FFA1R_FFA0_Pos)      /*!< 0x00000001 */
  7013. #define CAN_FFA1R_FFA0                       CAN_FFA1R_FFA0_Msk                /*!< Filter FIFO Assignment for filter 0 */
  7014. #define CAN_FFA1R_FFA1_Pos                   (1U)                              
  7015. #define CAN_FFA1R_FFA1_Msk                   (0x1U << CAN_FFA1R_FFA1_Pos)      /*!< 0x00000002 */
  7016. #define CAN_FFA1R_FFA1                       CAN_FFA1R_FFA1_Msk                /*!< Filter FIFO Assignment for filter 1 */
  7017. #define CAN_FFA1R_FFA2_Pos                   (2U)                              
  7018. #define CAN_FFA1R_FFA2_Msk                   (0x1U << CAN_FFA1R_FFA2_Pos)      /*!< 0x00000004 */
  7019. #define CAN_FFA1R_FFA2                       CAN_FFA1R_FFA2_Msk                /*!< Filter FIFO Assignment for filter 2 */
  7020. #define CAN_FFA1R_FFA3_Pos                   (3U)                              
  7021. #define CAN_FFA1R_FFA3_Msk                   (0x1U << CAN_FFA1R_FFA3_Pos)      /*!< 0x00000008 */
  7022. #define CAN_FFA1R_FFA3                       CAN_FFA1R_FFA3_Msk                /*!< Filter FIFO Assignment for filter 3 */
  7023. #define CAN_FFA1R_FFA4_Pos                   (4U)                              
  7024. #define CAN_FFA1R_FFA4_Msk                   (0x1U << CAN_FFA1R_FFA4_Pos)      /*!< 0x00000010 */
  7025. #define CAN_FFA1R_FFA4                       CAN_FFA1R_FFA4_Msk                /*!< Filter FIFO Assignment for filter 4 */
  7026. #define CAN_FFA1R_FFA5_Pos                   (5U)                              
  7027. #define CAN_FFA1R_FFA5_Msk                   (0x1U << CAN_FFA1R_FFA5_Pos)      /*!< 0x00000020 */
  7028. #define CAN_FFA1R_FFA5                       CAN_FFA1R_FFA5_Msk                /*!< Filter FIFO Assignment for filter 5 */
  7029. #define CAN_FFA1R_FFA6_Pos                   (6U)                              
  7030. #define CAN_FFA1R_FFA6_Msk                   (0x1U << CAN_FFA1R_FFA6_Pos)      /*!< 0x00000040 */
  7031. #define CAN_FFA1R_FFA6                       CAN_FFA1R_FFA6_Msk                /*!< Filter FIFO Assignment for filter 6 */
  7032. #define CAN_FFA1R_FFA7_Pos                   (7U)                              
  7033. #define CAN_FFA1R_FFA7_Msk                   (0x1U << CAN_FFA1R_FFA7_Pos)      /*!< 0x00000080 */
  7034. #define CAN_FFA1R_FFA7                       CAN_FFA1R_FFA7_Msk                /*!< Filter FIFO Assignment for filter 7 */
  7035. #define CAN_FFA1R_FFA8_Pos                   (8U)                              
  7036. #define CAN_FFA1R_FFA8_Msk                   (0x1U << CAN_FFA1R_FFA8_Pos)      /*!< 0x00000100 */
  7037. #define CAN_FFA1R_FFA8                       CAN_FFA1R_FFA8_Msk                /*!< Filter FIFO Assignment for filter 8 */
  7038. #define CAN_FFA1R_FFA9_Pos                   (9U)                              
  7039. #define CAN_FFA1R_FFA9_Msk                   (0x1U << CAN_FFA1R_FFA9_Pos)      /*!< 0x00000200 */
  7040. #define CAN_FFA1R_FFA9                       CAN_FFA1R_FFA9_Msk                /*!< Filter FIFO Assignment for filter 9 */
  7041. #define CAN_FFA1R_FFA10_Pos                  (10U)                            
  7042. #define CAN_FFA1R_FFA10_Msk                  (0x1U << CAN_FFA1R_FFA10_Pos)     /*!< 0x00000400 */
  7043. #define CAN_FFA1R_FFA10                      CAN_FFA1R_FFA10_Msk               /*!< Filter FIFO Assignment for filter 10 */
  7044. #define CAN_FFA1R_FFA11_Pos                  (11U)                            
  7045. #define CAN_FFA1R_FFA11_Msk                  (0x1U << CAN_FFA1R_FFA11_Pos)     /*!< 0x00000800 */
  7046. #define CAN_FFA1R_FFA11                      CAN_FFA1R_FFA11_Msk               /*!< Filter FIFO Assignment for filter 11 */
  7047. #define CAN_FFA1R_FFA12_Pos                  (12U)                            
  7048. #define CAN_FFA1R_FFA12_Msk                  (0x1U << CAN_FFA1R_FFA12_Pos)     /*!< 0x00001000 */
  7049. #define CAN_FFA1R_FFA12                      CAN_FFA1R_FFA12_Msk               /*!< Filter FIFO Assignment for filter 12 */
  7050. #define CAN_FFA1R_FFA13_Pos                  (13U)                            
  7051. #define CAN_FFA1R_FFA13_Msk                  (0x1U << CAN_FFA1R_FFA13_Pos)     /*!< 0x00002000 */
  7052. #define CAN_FFA1R_FFA13                      CAN_FFA1R_FFA13_Msk               /*!< Filter FIFO Assignment for filter 13 */
  7053. #define CAN_FFA1_FFA14_Pos                   (14U)                            
  7054. #define CAN_FFA1_FFA14_Msk                   (0x1U << CAN_FFA1_FFA14_Pos)      /*!< 0x00004000 */
  7055. #define CAN_FFA1_FFA14                       CAN_FFA1_FFA14_Msk                /*!< Filter FIFO Assignment for filter 14 */
  7056. #define CAN_FFA1_FFA15_Pos                   (15U)                            
  7057. #define CAN_FFA1_FFA15_Msk                   (0x1U << CAN_FFA1_FFA15_Pos)      /*!< 0x00008000 */
  7058. #define CAN_FFA1_FFA15                       CAN_FFA1_FFA15_Msk                /*!< Filter FIFO Assignment for filter 15 */
  7059. #define CAN_FFA1_FFA16_Pos                   (16U)                            
  7060. #define CAN_FFA1_FFA16_Msk                   (0x1U << CAN_FFA1_FFA16_Pos)      /*!< 0x00010000 */
  7061. #define CAN_FFA1_FFA16                       CAN_FFA1_FFA16_Msk                /*!< Filter FIFO Assignment for filter 16 */
  7062. #define CAN_FFA1_FFA17_Pos                   (17U)                            
  7063. #define CAN_FFA1_FFA17_Msk                   (0x1U << CAN_FFA1_FFA17_Pos)      /*!< 0x00020000 */
  7064. #define CAN_FFA1_FFA17                       CAN_FFA1_FFA17_Msk                /*!< Filter FIFO Assignment for filter 17 */
  7065. #define CAN_FFA1_FFA18_Pos                   (18U)                            
  7066. #define CAN_FFA1_FFA18_Msk                   (0x1U << CAN_FFA1_FFA18_Pos)      /*!< 0x00040000 */
  7067. #define CAN_FFA1_FFA18                       CAN_FFA1_FFA18_Msk                /*!< Filter FIFO Assignment for filter 18 */
  7068. #define CAN_FFA1_FFA19_Pos                   (19U)                            
  7069. #define CAN_FFA1_FFA19_Msk                   (0x1U << CAN_FFA1_FFA19_Pos)      /*!< 0x00080000 */
  7070. #define CAN_FFA1_FFA19                       CAN_FFA1_FFA19_Msk                /*!< Filter FIFO Assignment for filter 19 */
  7071. #define CAN_FFA1_FFA20_Pos                   (20U)                            
  7072. #define CAN_FFA1_FFA20_Msk                   (0x1U << CAN_FFA1_FFA20_Pos)      /*!< 0x00100000 */
  7073. #define CAN_FFA1_FFA20                       CAN_FFA1_FFA20_Msk                /*!< Filter FIFO Assignment for filter 20 */
  7074. #define CAN_FFA1_FFA21_Pos                   (21U)                            
  7075. #define CAN_FFA1_FFA21_Msk                   (0x1U << CAN_FFA1_FFA21_Pos)      /*!< 0x00200000 */
  7076. #define CAN_FFA1_FFA21                       CAN_FFA1_FFA21_Msk                /*!< Filter FIFO Assignment for filter 21 */
  7077. #define CAN_FFA1_FFA22_Pos                   (22U)                            
  7078. #define CAN_FFA1_FFA22_Msk                   (0x1U << CAN_FFA1_FFA22_Pos)      /*!< 0x00400000 */
  7079. #define CAN_FFA1_FFA22                       CAN_FFA1_FFA22_Msk                /*!< Filter FIFO Assignment for filter 22 */
  7080. #define CAN_FFA1_FFA23_Pos                   (23U)                            
  7081. #define CAN_FFA1_FFA23_Msk                   (0x1U << CAN_FFA1_FFA23_Pos)      /*!< 0x00800000 */
  7082. #define CAN_FFA1_FFA23                       CAN_FFA1_FFA23_Msk                /*!< Filter FIFO Assignment for filter 23 */
  7083. #define CAN_FFA1_FFA24_Pos                   (24U)                            
  7084. #define CAN_FFA1_FFA24_Msk                   (0x1U << CAN_FFA1_FFA24_Pos)      /*!< 0x01000000 */
  7085. #define CAN_FFA1_FFA24                       CAN_FFA1_FFA24_Msk                /*!< Filter FIFO Assignment for filter 24 */
  7086. #define CAN_FFA1_FFA25_Pos                   (25U)                            
  7087. #define CAN_FFA1_FFA25_Msk                   (0x1U << CAN_FFA1_FFA25_Pos)      /*!< 0x02000000 */
  7088. #define CAN_FFA1_FFA25                       CAN_FFA1_FFA25_Msk                /*!< Filter FIFO Assignment for filter 25 */
  7089. #define CAN_FFA1_FFA26_Pos                   (26U)                            
  7090. #define CAN_FFA1_FFA26_Msk                   (0x1U << CAN_FFA1_FFA26_Pos)      /*!< 0x04000000 */
  7091. #define CAN_FFA1_FFA26                       CAN_FFA1_FFA26_Msk                /*!< Filter FIFO Assignment for filter 26 */
  7092. #define CAN_FFA1_FFA27_Pos                   (27U)                            
  7093. #define CAN_FFA1_FFA27_Msk                   (0x1U << CAN_FFA1_FFA27_Pos)      /*!< 0x08000000 */
  7094. #define CAN_FFA1_FFA27                       CAN_FFA1_FFA27_Msk                /*!< Filter FIFO Assignment for filter 27 */
  7095.  
  7096. /*******************  Bit definition for CAN_FA1R register  *******************/
  7097. #define CAN_FA1R_FACT_Pos                    (0U)                              
  7098. #define CAN_FA1R_FACT_Msk                    (0x3FFFU << CAN_FA1R_FACT_Pos)    /*!< 0x00003FFF */
  7099. #define CAN_FA1R_FACT                        CAN_FA1R_FACT_Msk                 /*!< Filter Active */
  7100. #define CAN_FA1R_FACT0_Pos                   (0U)                              
  7101. #define CAN_FA1R_FACT0_Msk                   (0x1U << CAN_FA1R_FACT0_Pos)      /*!< 0x00000001 */
  7102. #define CAN_FA1R_FACT0                       CAN_FA1R_FACT0_Msk                /*!< Filter 0 Active */
  7103. #define CAN_FA1R_FACT1_Pos                   (1U)                              
  7104. #define CAN_FA1R_FACT1_Msk                   (0x1U << CAN_FA1R_FACT1_Pos)      /*!< 0x00000002 */
  7105. #define CAN_FA1R_FACT1                       CAN_FA1R_FACT1_Msk                /*!< Filter 1 Active */
  7106. #define CAN_FA1R_FACT2_Pos                   (2U)                              
  7107. #define CAN_FA1R_FACT2_Msk                   (0x1U << CAN_FA1R_FACT2_Pos)      /*!< 0x00000004 */
  7108. #define CAN_FA1R_FACT2                       CAN_FA1R_FACT2_Msk                /*!< Filter 2 Active */
  7109. #define CAN_FA1R_FACT3_Pos                   (3U)                              
  7110. #define CAN_FA1R_FACT3_Msk                   (0x1U << CAN_FA1R_FACT3_Pos)      /*!< 0x00000008 */
  7111. #define CAN_FA1R_FACT3                       CAN_FA1R_FACT3_Msk                /*!< Filter 3 Active */
  7112. #define CAN_FA1R_FACT4_Pos                   (4U)                              
  7113. #define CAN_FA1R_FACT4_Msk                   (0x1U << CAN_FA1R_FACT4_Pos)      /*!< 0x00000010 */
  7114. #define CAN_FA1R_FACT4                       CAN_FA1R_FACT4_Msk                /*!< Filter 4 Active */
  7115. #define CAN_FA1R_FACT5_Pos                   (5U)                              
  7116. #define CAN_FA1R_FACT5_Msk                   (0x1U << CAN_FA1R_FACT5_Pos)      /*!< 0x00000020 */
  7117. #define CAN_FA1R_FACT5                       CAN_FA1R_FACT5_Msk                /*!< Filter 5 Active */
  7118. #define CAN_FA1R_FACT6_Pos                   (6U)                              
  7119. #define CAN_FA1R_FACT6_Msk                   (0x1U << CAN_FA1R_FACT6_Pos)      /*!< 0x00000040 */
  7120. #define CAN_FA1R_FACT6                       CAN_FA1R_FACT6_Msk                /*!< Filter 6 Active */
  7121. #define CAN_FA1R_FACT7_Pos                   (7U)                              
  7122. #define CAN_FA1R_FACT7_Msk                   (0x1U << CAN_FA1R_FACT7_Pos)      /*!< 0x00000080 */
  7123. #define CAN_FA1R_FACT7                       CAN_FA1R_FACT7_Msk                /*!< Filter 7 Active */
  7124. #define CAN_FA1R_FACT8_Pos                   (8U)                              
  7125. #define CAN_FA1R_FACT8_Msk                   (0x1U << CAN_FA1R_FACT8_Pos)      /*!< 0x00000100 */
  7126. #define CAN_FA1R_FACT8                       CAN_FA1R_FACT8_Msk                /*!< Filter 8 Active */
  7127. #define CAN_FA1R_FACT9_Pos                   (9U)                              
  7128. #define CAN_FA1R_FACT9_Msk                   (0x1U << CAN_FA1R_FACT9_Pos)      /*!< 0x00000200 */
  7129. #define CAN_FA1R_FACT9                       CAN_FA1R_FACT9_Msk                /*!< Filter 9 Active */
  7130. #define CAN_FA1R_FACT10_Pos                  (10U)                            
  7131. #define CAN_FA1R_FACT10_Msk                  (0x1U << CAN_FA1R_FACT10_Pos)     /*!< 0x00000400 */
  7132. #define CAN_FA1R_FACT10                      CAN_FA1R_FACT10_Msk               /*!< Filter 10 Active */
  7133. #define CAN_FA1R_FACT11_Pos                  (11U)                            
  7134. #define CAN_FA1R_FACT11_Msk                  (0x1U << CAN_FA1R_FACT11_Pos)     /*!< 0x00000800 */
  7135. #define CAN_FA1R_FACT11                      CAN_FA1R_FACT11_Msk               /*!< Filter 11 Active */
  7136. #define CAN_FA1R_FACT12_Pos                  (12U)                            
  7137. #define CAN_FA1R_FACT12_Msk                  (0x1U << CAN_FA1R_FACT12_Pos)     /*!< 0x00001000 */
  7138. #define CAN_FA1R_FACT12                      CAN_FA1R_FACT12_Msk               /*!< Filter 12 Active */
  7139. #define CAN_FA1R_FACT13_Pos                  (13U)                            
  7140. #define CAN_FA1R_FACT13_Msk                  (0x1U << CAN_FA1R_FACT13_Pos)     /*!< 0x00002000 */
  7141. #define CAN_FA1R_FACT13                      CAN_FA1R_FACT13_Msk               /*!< Filter 13 Active */
  7142. #define CAN_FA1R_FACT14_Pos                  (14U)                            
  7143. #define CAN_FA1R_FACT14_Msk                  (0x1U << CAN_FA1R_FACT14_Pos)     /*!< 0x00004000 */
  7144. #define CAN_FA1R_FACT14                      CAN_FA1R_FACT14_Msk               /*!< Filter 14 Active */
  7145. #define CAN_FA1R_FACT15_Pos                  (15U)                            
  7146. #define CAN_FA1R_FACT15_Msk                  (0x1U << CAN_FA1R_FACT15_Pos)     /*!< 0x00008000 */
  7147. #define CAN_FA1R_FACT15                      CAN_FA1R_FACT15_Msk               /*!< Filter 15 Active */
  7148. #define CAN_FA1R_FACT16_Pos                  (16U)                            
  7149. #define CAN_FA1R_FACT16_Msk                  (0x1U << CAN_FA1R_FACT16_Pos)     /*!< 0x00010000 */
  7150. #define CAN_FA1R_FACT16                      CAN_FA1R_FACT16_Msk               /*!< Filter 16 Active */
  7151. #define CAN_FA1R_FACT17_Pos                  (17U)                            
  7152. #define CAN_FA1R_FACT17_Msk                  (0x1U << CAN_FA1R_FACT17_Pos)     /*!< 0x00020000 */
  7153. #define CAN_FA1R_FACT17                      CAN_FA1R_FACT17_Msk               /*!< Filter 17 Active */
  7154. #define CAN_FA1R_FACT18_Pos                  (18U)                            
  7155. #define CAN_FA1R_FACT18_Msk                  (0x1U << CAN_FA1R_FACT18_Pos)     /*!< 0x00040000 */
  7156. #define CAN_FA1R_FACT18                      CAN_FA1R_FACT18_Msk               /*!< Filter 18 Active */
  7157. #define CAN_FA1R_FACT19_Pos                  (19U)                            
  7158. #define CAN_FA1R_FACT19_Msk                  (0x1U << CAN_FA1R_FACT19_Pos)     /*!< 0x00080000 */
  7159. #define CAN_FA1R_FACT19                      CAN_FA1R_FACT19_Msk               /*!< Filter 19 Active */
  7160. #define CAN_FA1R_FACT20_Pos                  (20U)                            
  7161. #define CAN_FA1R_FACT20_Msk                  (0x1U << CAN_FA1R_FACT20_Pos)     /*!< 0x00100000 */
  7162. #define CAN_FA1R_FACT20                      CAN_FA1R_FACT20_Msk               /*!< Filter 20 Active */
  7163. #define CAN_FA1R_FACT21_Pos                  (21U)                            
  7164. #define CAN_FA1R_FACT21_Msk                  (0x1U << CAN_FA1R_FACT21_Pos)     /*!< 0x00200000 */
  7165. #define CAN_FA1R_FACT21                      CAN_FA1R_FACT21_Msk               /*!< Filter 21 Active */
  7166. #define CAN_FA1R_FACT22_Pos                  (22U)                            
  7167. #define CAN_FA1R_FACT22_Msk                  (0x1U << CAN_FA1R_FACT22_Pos)     /*!< 0x00400000 */
  7168. #define CAN_FA1R_FACT22                      CAN_FA1R_FACT22_Msk               /*!< Filter 22 Active */
  7169. #define CAN_FA1R_FACT23_Pos                  (23U)                            
  7170. #define CAN_FA1R_FACT23_Msk                  (0x1U << CAN_FA1R_FACT23_Pos)     /*!< 0x00800000 */
  7171. #define CAN_FA1R_FACT23                      CAN_FA1R_FACT23_Msk               /*!< Filter 23 Active */
  7172. #define CAN_FA1R_FACT24_Pos                  (24U)                            
  7173. #define CAN_FA1R_FACT24_Msk                  (0x1U << CAN_FA1R_FACT24_Pos)     /*!< 0x01000000 */
  7174. #define CAN_FA1R_FACT24                      CAN_FA1R_FACT24_Msk               /*!< Filter 24 Active */
  7175. #define CAN_FA1R_FACT25_Pos                  (25U)                            
  7176. #define CAN_FA1R_FACT25_Msk                  (0x1U << CAN_FA1R_FACT25_Pos)     /*!< 0x02000000 */
  7177. #define CAN_FA1R_FACT25                      CAN_FA1R_FACT25_Msk               /*!< Filter 25 Active */
  7178. #define CAN_FA1R_FACT26_Pos                  (26U)                            
  7179. #define CAN_FA1R_FACT26_Msk                  (0x1U << CAN_FA1R_FACT26_Pos)     /*!< 0x04000000 */
  7180. #define CAN_FA1R_FACT26                      CAN_FA1R_FACT26_Msk               /*!< Filter 26 Active */
  7181. #define CAN_FA1R_FACT27_Pos                  (27U)                            
  7182. #define CAN_FA1R_FACT27_Msk                  (0x1U << CAN_FA1R_FACT27_Pos)     /*!< 0x08000000 */
  7183. #define CAN_FA1R_FACT27                      CAN_FA1R_FACT27_Msk               /*!< Filter 27 Active */
  7184.  
  7185. /*******************  Bit definition for CAN_F0R1 register  *******************/
  7186. #define CAN_F0R1_FB0_Pos                     (0U)                              
  7187. #define CAN_F0R1_FB0_Msk                     (0x1U << CAN_F0R1_FB0_Pos)        /*!< 0x00000001 */
  7188. #define CAN_F0R1_FB0                         CAN_F0R1_FB0_Msk                  /*!< Filter bit 0 */
  7189. #define CAN_F0R1_FB1_Pos                     (1U)                              
  7190. #define CAN_F0R1_FB1_Msk                     (0x1U << CAN_F0R1_FB1_Pos)        /*!< 0x00000002 */
  7191. #define CAN_F0R1_FB1                         CAN_F0R1_FB1_Msk                  /*!< Filter bit 1 */
  7192. #define CAN_F0R1_FB2_Pos                     (2U)                              
  7193. #define CAN_F0R1_FB2_Msk                     (0x1U << CAN_F0R1_FB2_Pos)        /*!< 0x00000004 */
  7194. #define CAN_F0R1_FB2                         CAN_F0R1_FB2_Msk                  /*!< Filter bit 2 */
  7195. #define CAN_F0R1_FB3_Pos                     (3U)                              
  7196. #define CAN_F0R1_FB3_Msk                     (0x1U << CAN_F0R1_FB3_Pos)        /*!< 0x00000008 */
  7197. #define CAN_F0R1_FB3                         CAN_F0R1_FB3_Msk                  /*!< Filter bit 3 */
  7198. #define CAN_F0R1_FB4_Pos                     (4U)                              
  7199. #define CAN_F0R1_FB4_Msk                     (0x1U << CAN_F0R1_FB4_Pos)        /*!< 0x00000010 */
  7200. #define CAN_F0R1_FB4                         CAN_F0R1_FB4_Msk                  /*!< Filter bit 4 */
  7201. #define CAN_F0R1_FB5_Pos                     (5U)                              
  7202. #define CAN_F0R1_FB5_Msk                     (0x1U << CAN_F0R1_FB5_Pos)        /*!< 0x00000020 */
  7203. #define CAN_F0R1_FB5                         CAN_F0R1_FB5_Msk                  /*!< Filter bit 5 */
  7204. #define CAN_F0R1_FB6_Pos                     (6U)                              
  7205. #define CAN_F0R1_FB6_Msk                     (0x1U << CAN_F0R1_FB6_Pos)        /*!< 0x00000040 */
  7206. #define CAN_F0R1_FB6                         CAN_F0R1_FB6_Msk                  /*!< Filter bit 6 */
  7207. #define CAN_F0R1_FB7_Pos                     (7U)                              
  7208. #define CAN_F0R1_FB7_Msk                     (0x1U << CAN_F0R1_FB7_Pos)        /*!< 0x00000080 */
  7209. #define CAN_F0R1_FB7                         CAN_F0R1_FB7_Msk                  /*!< Filter bit 7 */
  7210. #define CAN_F0R1_FB8_Pos                     (8U)                              
  7211. #define CAN_F0R1_FB8_Msk                     (0x1U << CAN_F0R1_FB8_Pos)        /*!< 0x00000100 */
  7212. #define CAN_F0R1_FB8                         CAN_F0R1_FB8_Msk                  /*!< Filter bit 8 */
  7213. #define CAN_F0R1_FB9_Pos                     (9U)                              
  7214. #define CAN_F0R1_FB9_Msk                     (0x1U << CAN_F0R1_FB9_Pos)        /*!< 0x00000200 */
  7215. #define CAN_F0R1_FB9                         CAN_F0R1_FB9_Msk                  /*!< Filter bit 9 */
  7216. #define CAN_F0R1_FB10_Pos                    (10U)                            
  7217. #define CAN_F0R1_FB10_Msk                    (0x1U << CAN_F0R1_FB10_Pos)       /*!< 0x00000400 */
  7218. #define CAN_F0R1_FB10                        CAN_F0R1_FB10_Msk                 /*!< Filter bit 10 */
  7219. #define CAN_F0R1_FB11_Pos                    (11U)                            
  7220. #define CAN_F0R1_FB11_Msk                    (0x1U << CAN_F0R1_FB11_Pos)       /*!< 0x00000800 */
  7221. #define CAN_F0R1_FB11                        CAN_F0R1_FB11_Msk                 /*!< Filter bit 11 */
  7222. #define CAN_F0R1_FB12_Pos                    (12U)                            
  7223. #define CAN_F0R1_FB12_Msk                    (0x1U << CAN_F0R1_FB12_Pos)       /*!< 0x00001000 */
  7224. #define CAN_F0R1_FB12                        CAN_F0R1_FB12_Msk                 /*!< Filter bit 12 */
  7225. #define CAN_F0R1_FB13_Pos                    (13U)                            
  7226. #define CAN_F0R1_FB13_Msk                    (0x1U << CAN_F0R1_FB13_Pos)       /*!< 0x00002000 */
  7227. #define CAN_F0R1_FB13                        CAN_F0R1_FB13_Msk                 /*!< Filter bit 13 */
  7228. #define CAN_F0R1_FB14_Pos                    (14U)                            
  7229. #define CAN_F0R1_FB14_Msk                    (0x1U << CAN_F0R1_FB14_Pos)       /*!< 0x00004000 */
  7230. #define CAN_F0R1_FB14                        CAN_F0R1_FB14_Msk                 /*!< Filter bit 14 */
  7231. #define CAN_F0R1_FB15_Pos                    (15U)                            
  7232. #define CAN_F0R1_FB15_Msk                    (0x1U << CAN_F0R1_FB15_Pos)       /*!< 0x00008000 */
  7233. #define CAN_F0R1_FB15                        CAN_F0R1_FB15_Msk                 /*!< Filter bit 15 */
  7234. #define CAN_F0R1_FB16_Pos                    (16U)                            
  7235. #define CAN_F0R1_FB16_Msk                    (0x1U << CAN_F0R1_FB16_Pos)       /*!< 0x00010000 */
  7236. #define CAN_F0R1_FB16                        CAN_F0R1_FB16_Msk                 /*!< Filter bit 16 */
  7237. #define CAN_F0R1_FB17_Pos                    (17U)                            
  7238. #define CAN_F0R1_FB17_Msk                    (0x1U << CAN_F0R1_FB17_Pos)       /*!< 0x00020000 */
  7239. #define CAN_F0R1_FB17                        CAN_F0R1_FB17_Msk                 /*!< Filter bit 17 */
  7240. #define CAN_F0R1_FB18_Pos                    (18U)                            
  7241. #define CAN_F0R1_FB18_Msk                    (0x1U << CAN_F0R1_FB18_Pos)       /*!< 0x00040000 */
  7242. #define CAN_F0R1_FB18                        CAN_F0R1_FB18_Msk                 /*!< Filter bit 18 */
  7243. #define CAN_F0R1_FB19_Pos                    (19U)                            
  7244. #define CAN_F0R1_FB19_Msk                    (0x1U << CAN_F0R1_FB19_Pos)       /*!< 0x00080000 */
  7245. #define CAN_F0R1_FB19                        CAN_F0R1_FB19_Msk                 /*!< Filter bit 19 */
  7246. #define CAN_F0R1_FB20_Pos                    (20U)                            
  7247. #define CAN_F0R1_FB20_Msk                    (0x1U << CAN_F0R1_FB20_Pos)       /*!< 0x00100000 */
  7248. #define CAN_F0R1_FB20                        CAN_F0R1_FB20_Msk                 /*!< Filter bit 20 */
  7249. #define CAN_F0R1_FB21_Pos                    (21U)                            
  7250. #define CAN_F0R1_FB21_Msk                    (0x1U << CAN_F0R1_FB21_Pos)       /*!< 0x00200000 */
  7251. #define CAN_F0R1_FB21                        CAN_F0R1_FB21_Msk                 /*!< Filter bit 21 */
  7252. #define CAN_F0R1_FB22_Pos                    (22U)                            
  7253. #define CAN_F0R1_FB22_Msk                    (0x1U << CAN_F0R1_FB22_Pos)       /*!< 0x00400000 */
  7254. #define CAN_F0R1_FB22                        CAN_F0R1_FB22_Msk                 /*!< Filter bit 22 */
  7255. #define CAN_F0R1_FB23_Pos                    (23U)                            
  7256. #define CAN_F0R1_FB23_Msk                    (0x1U << CAN_F0R1_FB23_Pos)       /*!< 0x00800000 */
  7257. #define CAN_F0R1_FB23                        CAN_F0R1_FB23_Msk                 /*!< Filter bit 23 */
  7258. #define CAN_F0R1_FB24_Pos                    (24U)                            
  7259. #define CAN_F0R1_FB24_Msk                    (0x1U << CAN_F0R1_FB24_Pos)       /*!< 0x01000000 */
  7260. #define CAN_F0R1_FB24                        CAN_F0R1_FB24_Msk                 /*!< Filter bit 24 */
  7261. #define CAN_F0R1_FB25_Pos                    (25U)                            
  7262. #define CAN_F0R1_FB25_Msk                    (0x1U << CAN_F0R1_FB25_Pos)       /*!< 0x02000000 */
  7263. #define CAN_F0R1_FB25                        CAN_F0R1_FB25_Msk                 /*!< Filter bit 25 */
  7264. #define CAN_F0R1_FB26_Pos                    (26U)                            
  7265. #define CAN_F0R1_FB26_Msk                    (0x1U << CAN_F0R1_FB26_Pos)       /*!< 0x04000000 */
  7266. #define CAN_F0R1_FB26                        CAN_F0R1_FB26_Msk                 /*!< Filter bit 26 */
  7267. #define CAN_F0R1_FB27_Pos                    (27U)                            
  7268. #define CAN_F0R1_FB27_Msk                    (0x1U << CAN_F0R1_FB27_Pos)       /*!< 0x08000000 */
  7269. #define CAN_F0R1_FB27                        CAN_F0R1_FB27_Msk                 /*!< Filter bit 27 */
  7270. #define CAN_F0R1_FB28_Pos                    (28U)                            
  7271. #define CAN_F0R1_FB28_Msk                    (0x1U << CAN_F0R1_FB28_Pos)       /*!< 0x10000000 */
  7272. #define CAN_F0R1_FB28                        CAN_F0R1_FB28_Msk                 /*!< Filter bit 28 */
  7273. #define CAN_F0R1_FB29_Pos                    (29U)                            
  7274. #define CAN_F0R1_FB29_Msk                    (0x1U << CAN_F0R1_FB29_Pos)       /*!< 0x20000000 */
  7275. #define CAN_F0R1_FB29                        CAN_F0R1_FB29_Msk                 /*!< Filter bit 29 */
  7276. #define CAN_F0R1_FB30_Pos                    (30U)                            
  7277. #define CAN_F0R1_FB30_Msk                    (0x1U << CAN_F0R1_FB30_Pos)       /*!< 0x40000000 */
  7278. #define CAN_F0R1_FB30                        CAN_F0R1_FB30_Msk                 /*!< Filter bit 30 */
  7279. #define CAN_F0R1_FB31_Pos                    (31U)                            
  7280. #define CAN_F0R1_FB31_Msk                    (0x1U << CAN_F0R1_FB31_Pos)       /*!< 0x80000000 */
  7281. #define CAN_F0R1_FB31                        CAN_F0R1_FB31_Msk                 /*!< Filter bit 31 */
  7282.  
  7283. /*******************  Bit definition for CAN_F1R1 register  *******************/
  7284. #define CAN_F1R1_FB0_Pos                     (0U)                              
  7285. #define CAN_F1R1_FB0_Msk                     (0x1U << CAN_F1R1_FB0_Pos)        /*!< 0x00000001 */
  7286. #define CAN_F1R1_FB0                         CAN_F1R1_FB0_Msk                  /*!< Filter bit 0 */
  7287. #define CAN_F1R1_FB1_Pos                     (1U)                              
  7288. #define CAN_F1R1_FB1_Msk                     (0x1U << CAN_F1R1_FB1_Pos)        /*!< 0x00000002 */
  7289. #define CAN_F1R1_FB1                         CAN_F1R1_FB1_Msk                  /*!< Filter bit 1 */
  7290. #define CAN_F1R1_FB2_Pos                     (2U)                              
  7291. #define CAN_F1R1_FB2_Msk                     (0x1U << CAN_F1R1_FB2_Pos)        /*!< 0x00000004 */
  7292. #define CAN_F1R1_FB2                         CAN_F1R1_FB2_Msk                  /*!< Filter bit 2 */
  7293. #define CAN_F1R1_FB3_Pos                     (3U)                              
  7294. #define CAN_F1R1_FB3_Msk                     (0x1U << CAN_F1R1_FB3_Pos)        /*!< 0x00000008 */
  7295. #define CAN_F1R1_FB3                         CAN_F1R1_FB3_Msk                  /*!< Filter bit 3 */
  7296. #define CAN_F1R1_FB4_Pos                     (4U)                              
  7297. #define CAN_F1R1_FB4_Msk                     (0x1U << CAN_F1R1_FB4_Pos)        /*!< 0x00000010 */
  7298. #define CAN_F1R1_FB4                         CAN_F1R1_FB4_Msk                  /*!< Filter bit 4 */
  7299. #define CAN_F1R1_FB5_Pos                     (5U)                              
  7300. #define CAN_F1R1_FB5_Msk                     (0x1U << CAN_F1R1_FB5_Pos)        /*!< 0x00000020 */
  7301. #define CAN_F1R1_FB5                         CAN_F1R1_FB5_Msk                  /*!< Filter bit 5 */
  7302. #define CAN_F1R1_FB6_Pos                     (6U)                              
  7303. #define CAN_F1R1_FB6_Msk                     (0x1U << CAN_F1R1_FB6_Pos)        /*!< 0x00000040 */
  7304. #define CAN_F1R1_FB6                         CAN_F1R1_FB6_Msk                  /*!< Filter bit 6 */
  7305. #define CAN_F1R1_FB7_Pos                     (7U)                              
  7306. #define CAN_F1R1_FB7_Msk                     (0x1U << CAN_F1R1_FB7_Pos)        /*!< 0x00000080 */
  7307. #define CAN_F1R1_FB7                         CAN_F1R1_FB7_Msk                  /*!< Filter bit 7 */
  7308. #define CAN_F1R1_FB8_Pos                     (8U)                              
  7309. #define CAN_F1R1_FB8_Msk                     (0x1U << CAN_F1R1_FB8_Pos)        /*!< 0x00000100 */
  7310. #define CAN_F1R1_FB8                         CAN_F1R1_FB8_Msk                  /*!< Filter bit 8 */
  7311. #define CAN_F1R1_FB9_Pos                     (9U)                              
  7312. #define CAN_F1R1_FB9_Msk                     (0x1U << CAN_F1R1_FB9_Pos)        /*!< 0x00000200 */
  7313. #define CAN_F1R1_FB9                         CAN_F1R1_FB9_Msk                  /*!< Filter bit 9 */
  7314. #define CAN_F1R1_FB10_Pos                    (10U)                            
  7315. #define CAN_F1R1_FB10_Msk                    (0x1U << CAN_F1R1_FB10_Pos)       /*!< 0x00000400 */
  7316. #define CAN_F1R1_FB10                        CAN_F1R1_FB10_Msk                 /*!< Filter bit 10 */
  7317. #define CAN_F1R1_FB11_Pos                    (11U)                            
  7318. #define CAN_F1R1_FB11_Msk                    (0x1U << CAN_F1R1_FB11_Pos)       /*!< 0x00000800 */
  7319. #define CAN_F1R1_FB11                        CAN_F1R1_FB11_Msk                 /*!< Filter bit 11 */
  7320. #define CAN_F1R1_FB12_Pos                    (12U)                            
  7321. #define CAN_F1R1_FB12_Msk                    (0x1U << CAN_F1R1_FB12_Pos)       /*!< 0x00001000 */
  7322. #define CAN_F1R1_FB12                        CAN_F1R1_FB12_Msk                 /*!< Filter bit 12 */
  7323. #define CAN_F1R1_FB13_Pos                    (13U)                            
  7324. #define CAN_F1R1_FB13_Msk                    (0x1U << CAN_F1R1_FB13_Pos)       /*!< 0x00002000 */
  7325. #define CAN_F1R1_FB13                        CAN_F1R1_FB13_Msk                 /*!< Filter bit 13 */
  7326. #define CAN_F1R1_FB14_Pos                    (14U)                            
  7327. #define CAN_F1R1_FB14_Msk                    (0x1U << CAN_F1R1_FB14_Pos)       /*!< 0x00004000 */
  7328. #define CAN_F1R1_FB14                        CAN_F1R1_FB14_Msk                 /*!< Filter bit 14 */
  7329. #define CAN_F1R1_FB15_Pos                    (15U)                            
  7330. #define CAN_F1R1_FB15_Msk                    (0x1U << CAN_F1R1_FB15_Pos)       /*!< 0x00008000 */
  7331. #define CAN_F1R1_FB15                        CAN_F1R1_FB15_Msk                 /*!< Filter bit 15 */
  7332. #define CAN_F1R1_FB16_Pos                    (16U)                            
  7333. #define CAN_F1R1_FB16_Msk                    (0x1U << CAN_F1R1_FB16_Pos)       /*!< 0x00010000 */
  7334. #define CAN_F1R1_FB16                        CAN_F1R1_FB16_Msk                 /*!< Filter bit 16 */
  7335. #define CAN_F1R1_FB17_Pos                    (17U)                            
  7336. #define CAN_F1R1_FB17_Msk                    (0x1U << CAN_F1R1_FB17_Pos)       /*!< 0x00020000 */
  7337. #define CAN_F1R1_FB17                        CAN_F1R1_FB17_Msk                 /*!< Filter bit 17 */
  7338. #define CAN_F1R1_FB18_Pos                    (18U)                            
  7339. #define CAN_F1R1_FB18_Msk                    (0x1U << CAN_F1R1_FB18_Pos)       /*!< 0x00040000 */
  7340. #define CAN_F1R1_FB18                        CAN_F1R1_FB18_Msk                 /*!< Filter bit 18 */
  7341. #define CAN_F1R1_FB19_Pos                    (19U)                            
  7342. #define CAN_F1R1_FB19_Msk                    (0x1U << CAN_F1R1_FB19_Pos)       /*!< 0x00080000 */
  7343. #define CAN_F1R1_FB19                        CAN_F1R1_FB19_Msk                 /*!< Filter bit 19 */
  7344. #define CAN_F1R1_FB20_Pos                    (20U)                            
  7345. #define CAN_F1R1_FB20_Msk                    (0x1U << CAN_F1R1_FB20_Pos)       /*!< 0x00100000 */
  7346. #define CAN_F1R1_FB20                        CAN_F1R1_FB20_Msk                 /*!< Filter bit 20 */
  7347. #define CAN_F1R1_FB21_Pos                    (21U)                            
  7348. #define CAN_F1R1_FB21_Msk                    (0x1U << CAN_F1R1_FB21_Pos)       /*!< 0x00200000 */
  7349. #define CAN_F1R1_FB21                        CAN_F1R1_FB21_Msk                 /*!< Filter bit 21 */
  7350. #define CAN_F1R1_FB22_Pos                    (22U)                            
  7351. #define CAN_F1R1_FB22_Msk                    (0x1U << CAN_F1R1_FB22_Pos)       /*!< 0x00400000 */
  7352. #define CAN_F1R1_FB22                        CAN_F1R1_FB22_Msk                 /*!< Filter bit 22 */
  7353. #define CAN_F1R1_FB23_Pos                    (23U)                            
  7354. #define CAN_F1R1_FB23_Msk                    (0x1U << CAN_F1R1_FB23_Pos)       /*!< 0x00800000 */
  7355. #define CAN_F1R1_FB23                        CAN_F1R1_FB23_Msk                 /*!< Filter bit 23 */
  7356. #define CAN_F1R1_FB24_Pos                    (24U)                            
  7357. #define CAN_F1R1_FB24_Msk                    (0x1U << CAN_F1R1_FB24_Pos)       /*!< 0x01000000 */
  7358. #define CAN_F1R1_FB24                        CAN_F1R1_FB24_Msk                 /*!< Filter bit 24 */
  7359. #define CAN_F1R1_FB25_Pos                    (25U)                            
  7360. #define CAN_F1R1_FB25_Msk                    (0x1U << CAN_F1R1_FB25_Pos)       /*!< 0x02000000 */
  7361. #define CAN_F1R1_FB25                        CAN_F1R1_FB25_Msk                 /*!< Filter bit 25 */
  7362. #define CAN_F1R1_FB26_Pos                    (26U)                            
  7363. #define CAN_F1R1_FB26_Msk                    (0x1U << CAN_F1R1_FB26_Pos)       /*!< 0x04000000 */
  7364. #define CAN_F1R1_FB26                        CAN_F1R1_FB26_Msk                 /*!< Filter bit 26 */
  7365. #define CAN_F1R1_FB27_Pos                    (27U)                            
  7366. #define CAN_F1R1_FB27_Msk                    (0x1U << CAN_F1R1_FB27_Pos)       /*!< 0x08000000 */
  7367. #define CAN_F1R1_FB27                        CAN_F1R1_FB27_Msk                 /*!< Filter bit 27 */
  7368. #define CAN_F1R1_FB28_Pos                    (28U)                            
  7369. #define CAN_F1R1_FB28_Msk                    (0x1U << CAN_F1R1_FB28_Pos)       /*!< 0x10000000 */
  7370. #define CAN_F1R1_FB28                        CAN_F1R1_FB28_Msk                 /*!< Filter bit 28 */
  7371. #define CAN_F1R1_FB29_Pos                    (29U)                            
  7372. #define CAN_F1R1_FB29_Msk                    (0x1U << CAN_F1R1_FB29_Pos)       /*!< 0x20000000 */
  7373. #define CAN_F1R1_FB29                        CAN_F1R1_FB29_Msk                 /*!< Filter bit 29 */
  7374. #define CAN_F1R1_FB30_Pos                    (30U)                            
  7375. #define CAN_F1R1_FB30_Msk                    (0x1U << CAN_F1R1_FB30_Pos)       /*!< 0x40000000 */
  7376. #define CAN_F1R1_FB30                        CAN_F1R1_FB30_Msk                 /*!< Filter bit 30 */
  7377. #define CAN_F1R1_FB31_Pos                    (31U)                            
  7378. #define CAN_F1R1_FB31_Msk                    (0x1U << CAN_F1R1_FB31_Pos)       /*!< 0x80000000 */
  7379. #define CAN_F1R1_FB31                        CAN_F1R1_FB31_Msk                 /*!< Filter bit 31 */
  7380.  
  7381. /*******************  Bit definition for CAN_F2R1 register  *******************/
  7382. #define CAN_F2R1_FB0_Pos                     (0U)                              
  7383. #define CAN_F2R1_FB0_Msk                     (0x1U << CAN_F2R1_FB0_Pos)        /*!< 0x00000001 */
  7384. #define CAN_F2R1_FB0                         CAN_F2R1_FB0_Msk                  /*!< Filter bit 0 */
  7385. #define CAN_F2R1_FB1_Pos                     (1U)                              
  7386. #define CAN_F2R1_FB1_Msk                     (0x1U << CAN_F2R1_FB1_Pos)        /*!< 0x00000002 */
  7387. #define CAN_F2R1_FB1                         CAN_F2R1_FB1_Msk                  /*!< Filter bit 1 */
  7388. #define CAN_F2R1_FB2_Pos                     (2U)                              
  7389. #define CAN_F2R1_FB2_Msk                     (0x1U << CAN_F2R1_FB2_Pos)        /*!< 0x00000004 */
  7390. #define CAN_F2R1_FB2                         CAN_F2R1_FB2_Msk                  /*!< Filter bit 2 */
  7391. #define CAN_F2R1_FB3_Pos                     (3U)                              
  7392. #define CAN_F2R1_FB3_Msk                     (0x1U << CAN_F2R1_FB3_Pos)        /*!< 0x00000008 */
  7393. #define CAN_F2R1_FB3                         CAN_F2R1_FB3_Msk                  /*!< Filter bit 3 */
  7394. #define CAN_F2R1_FB4_Pos                     (4U)                              
  7395. #define CAN_F2R1_FB4_Msk                     (0x1U << CAN_F2R1_FB4_Pos)        /*!< 0x00000010 */
  7396. #define CAN_F2R1_FB4                         CAN_F2R1_FB4_Msk                  /*!< Filter bit 4 */
  7397. #define CAN_F2R1_FB5_Pos                     (5U)                              
  7398. #define CAN_F2R1_FB5_Msk                     (0x1U << CAN_F2R1_FB5_Pos)        /*!< 0x00000020 */
  7399. #define CAN_F2R1_FB5                         CAN_F2R1_FB5_Msk                  /*!< Filter bit 5 */
  7400. #define CAN_F2R1_FB6_Pos                     (6U)                              
  7401. #define CAN_F2R1_FB6_Msk                     (0x1U << CAN_F2R1_FB6_Pos)        /*!< 0x00000040 */
  7402. #define CAN_F2R1_FB6                         CAN_F2R1_FB6_Msk                  /*!< Filter bit 6 */
  7403. #define CAN_F2R1_FB7_Pos                     (7U)                              
  7404. #define CAN_F2R1_FB7_Msk                     (0x1U << CAN_F2R1_FB7_Pos)        /*!< 0x00000080 */
  7405. #define CAN_F2R1_FB7                         CAN_F2R1_FB7_Msk                  /*!< Filter bit 7 */
  7406. #define CAN_F2R1_FB8_Pos                     (8U)                              
  7407. #define CAN_F2R1_FB8_Msk                     (0x1U << CAN_F2R1_FB8_Pos)        /*!< 0x00000100 */
  7408. #define CAN_F2R1_FB8                         CAN_F2R1_FB8_Msk                  /*!< Filter bit 8 */
  7409. #define CAN_F2R1_FB9_Pos                     (9U)                              
  7410. #define CAN_F2R1_FB9_Msk                     (0x1U << CAN_F2R1_FB9_Pos)        /*!< 0x00000200 */
  7411. #define CAN_F2R1_FB9                         CAN_F2R1_FB9_Msk                  /*!< Filter bit 9 */
  7412. #define CAN_F2R1_FB10_Pos                    (10U)                            
  7413. #define CAN_F2R1_FB10_Msk                    (0x1U << CAN_F2R1_FB10_Pos)       /*!< 0x00000400 */
  7414. #define CAN_F2R1_FB10                        CAN_F2R1_FB10_Msk                 /*!< Filter bit 10 */
  7415. #define CAN_F2R1_FB11_Pos                    (11U)                            
  7416. #define CAN_F2R1_FB11_Msk                    (0x1U << CAN_F2R1_FB11_Pos)       /*!< 0x00000800 */
  7417. #define CAN_F2R1_FB11                        CAN_F2R1_FB11_Msk                 /*!< Filter bit 11 */
  7418. #define CAN_F2R1_FB12_Pos                    (12U)                            
  7419. #define CAN_F2R1_FB12_Msk                    (0x1U << CAN_F2R1_FB12_Pos)       /*!< 0x00001000 */
  7420. #define CAN_F2R1_FB12                        CAN_F2R1_FB12_Msk                 /*!< Filter bit 12 */
  7421. #define CAN_F2R1_FB13_Pos                    (13U)                            
  7422. #define CAN_F2R1_FB13_Msk                    (0x1U << CAN_F2R1_FB13_Pos)       /*!< 0x00002000 */
  7423. #define CAN_F2R1_FB13                        CAN_F2R1_FB13_Msk                 /*!< Filter bit 13 */
  7424. #define CAN_F2R1_FB14_Pos                    (14U)                            
  7425. #define CAN_F2R1_FB14_Msk                    (0x1U << CAN_F2R1_FB14_Pos)       /*!< 0x00004000 */
  7426. #define CAN_F2R1_FB14                        CAN_F2R1_FB14_Msk                 /*!< Filter bit 14 */
  7427. #define CAN_F2R1_FB15_Pos                    (15U)                            
  7428. #define CAN_F2R1_FB15_Msk                    (0x1U << CAN_F2R1_FB15_Pos)       /*!< 0x00008000 */
  7429. #define CAN_F2R1_FB15                        CAN_F2R1_FB15_Msk                 /*!< Filter bit 15 */
  7430. #define CAN_F2R1_FB16_Pos                    (16U)                            
  7431. #define CAN_F2R1_FB16_Msk                    (0x1U << CAN_F2R1_FB16_Pos)       /*!< 0x00010000 */
  7432. #define CAN_F2R1_FB16                        CAN_F2R1_FB16_Msk                 /*!< Filter bit 16 */
  7433. #define CAN_F2R1_FB17_Pos                    (17U)                            
  7434. #define CAN_F2R1_FB17_Msk                    (0x1U << CAN_F2R1_FB17_Pos)       /*!< 0x00020000 */
  7435. #define CAN_F2R1_FB17                        CAN_F2R1_FB17_Msk                 /*!< Filter bit 17 */
  7436. #define CAN_F2R1_FB18_Pos                    (18U)                            
  7437. #define CAN_F2R1_FB18_Msk                    (0x1U << CAN_F2R1_FB18_Pos)       /*!< 0x00040000 */
  7438. #define CAN_F2R1_FB18                        CAN_F2R1_FB18_Msk                 /*!< Filter bit 18 */
  7439. #define CAN_F2R1_FB19_Pos                    (19U)                            
  7440. #define CAN_F2R1_FB19_Msk                    (0x1U << CAN_F2R1_FB19_Pos)       /*!< 0x00080000 */
  7441. #define CAN_F2R1_FB19                        CAN_F2R1_FB19_Msk                 /*!< Filter bit 19 */
  7442. #define CAN_F2R1_FB20_Pos                    (20U)                            
  7443. #define CAN_F2R1_FB20_Msk                    (0x1U << CAN_F2R1_FB20_Pos)       /*!< 0x00100000 */
  7444. #define CAN_F2R1_FB20                        CAN_F2R1_FB20_Msk                 /*!< Filter bit 20 */
  7445. #define CAN_F2R1_FB21_Pos                    (21U)                            
  7446. #define CAN_F2R1_FB21_Msk                    (0x1U << CAN_F2R1_FB21_Pos)       /*!< 0x00200000 */
  7447. #define CAN_F2R1_FB21                        CAN_F2R1_FB21_Msk                 /*!< Filter bit 21 */
  7448. #define CAN_F2R1_FB22_Pos                    (22U)                            
  7449. #define CAN_F2R1_FB22_Msk                    (0x1U << CAN_F2R1_FB22_Pos)       /*!< 0x00400000 */
  7450. #define CAN_F2R1_FB22                        CAN_F2R1_FB22_Msk                 /*!< Filter bit 22 */
  7451. #define CAN_F2R1_FB23_Pos                    (23U)                            
  7452. #define CAN_F2R1_FB23_Msk                    (0x1U << CAN_F2R1_FB23_Pos)       /*!< 0x00800000 */
  7453. #define CAN_F2R1_FB23                        CAN_F2R1_FB23_Msk                 /*!< Filter bit 23 */
  7454. #define CAN_F2R1_FB24_Pos                    (24U)                            
  7455. #define CAN_F2R1_FB24_Msk                    (0x1U << CAN_F2R1_FB24_Pos)       /*!< 0x01000000 */
  7456. #define CAN_F2R1_FB24                        CAN_F2R1_FB24_Msk                 /*!< Filter bit 24 */
  7457. #define CAN_F2R1_FB25_Pos                    (25U)                            
  7458. #define CAN_F2R1_FB25_Msk                    (0x1U << CAN_F2R1_FB25_Pos)       /*!< 0x02000000 */
  7459. #define CAN_F2R1_FB25                        CAN_F2R1_FB25_Msk                 /*!< Filter bit 25 */
  7460. #define CAN_F2R1_FB26_Pos                    (26U)                            
  7461. #define CAN_F2R1_FB26_Msk                    (0x1U << CAN_F2R1_FB26_Pos)       /*!< 0x04000000 */
  7462. #define CAN_F2R1_FB26                        CAN_F2R1_FB26_Msk                 /*!< Filter bit 26 */
  7463. #define CAN_F2R1_FB27_Pos                    (27U)                            
  7464. #define CAN_F2R1_FB27_Msk                    (0x1U << CAN_F2R1_FB27_Pos)       /*!< 0x08000000 */
  7465. #define CAN_F2R1_FB27                        CAN_F2R1_FB27_Msk                 /*!< Filter bit 27 */
  7466. #define CAN_F2R1_FB28_Pos                    (28U)                            
  7467. #define CAN_F2R1_FB28_Msk                    (0x1U << CAN_F2R1_FB28_Pos)       /*!< 0x10000000 */
  7468. #define CAN_F2R1_FB28                        CAN_F2R1_FB28_Msk                 /*!< Filter bit 28 */
  7469. #define CAN_F2R1_FB29_Pos                    (29U)                            
  7470. #define CAN_F2R1_FB29_Msk                    (0x1U << CAN_F2R1_FB29_Pos)       /*!< 0x20000000 */
  7471. #define CAN_F2R1_FB29                        CAN_F2R1_FB29_Msk                 /*!< Filter bit 29 */
  7472. #define CAN_F2R1_FB30_Pos                    (30U)                            
  7473. #define CAN_F2R1_FB30_Msk                    (0x1U << CAN_F2R1_FB30_Pos)       /*!< 0x40000000 */
  7474. #define CAN_F2R1_FB30                        CAN_F2R1_FB30_Msk                 /*!< Filter bit 30 */
  7475. #define CAN_F2R1_FB31_Pos                    (31U)                            
  7476. #define CAN_F2R1_FB31_Msk                    (0x1U << CAN_F2R1_FB31_Pos)       /*!< 0x80000000 */
  7477. #define CAN_F2R1_FB31                        CAN_F2R1_FB31_Msk                 /*!< Filter bit 31 */
  7478.  
  7479. /*******************  Bit definition for CAN_F3R1 register  *******************/
  7480. #define CAN_F3R1_FB0_Pos                     (0U)                              
  7481. #define CAN_F3R1_FB0_Msk                     (0x1U << CAN_F3R1_FB0_Pos)        /*!< 0x00000001 */
  7482. #define CAN_F3R1_FB0                         CAN_F3R1_FB0_Msk                  /*!< Filter bit 0 */
  7483. #define CAN_F3R1_FB1_Pos                     (1U)                              
  7484. #define CAN_F3R1_FB1_Msk                     (0x1U << CAN_F3R1_FB1_Pos)        /*!< 0x00000002 */
  7485. #define CAN_F3R1_FB1                         CAN_F3R1_FB1_Msk                  /*!< Filter bit 1 */
  7486. #define CAN_F3R1_FB2_Pos                     (2U)                              
  7487. #define CAN_F3R1_FB2_Msk                     (0x1U << CAN_F3R1_FB2_Pos)        /*!< 0x00000004 */
  7488. #define CAN_F3R1_FB2                         CAN_F3R1_FB2_Msk                  /*!< Filter bit 2 */
  7489. #define CAN_F3R1_FB3_Pos                     (3U)                              
  7490. #define CAN_F3R1_FB3_Msk                     (0x1U << CAN_F3R1_FB3_Pos)        /*!< 0x00000008 */
  7491. #define CAN_F3R1_FB3                         CAN_F3R1_FB3_Msk                  /*!< Filter bit 3 */
  7492. #define CAN_F3R1_FB4_Pos                     (4U)                              
  7493. #define CAN_F3R1_FB4_Msk                     (0x1U << CAN_F3R1_FB4_Pos)        /*!< 0x00000010 */
  7494. #define CAN_F3R1_FB4                         CAN_F3R1_FB4_Msk                  /*!< Filter bit 4 */
  7495. #define CAN_F3R1_FB5_Pos                     (5U)                              
  7496. #define CAN_F3R1_FB5_Msk                     (0x1U << CAN_F3R1_FB5_Pos)        /*!< 0x00000020 */
  7497. #define CAN_F3R1_FB5                         CAN_F3R1_FB5_Msk                  /*!< Filter bit 5 */
  7498. #define CAN_F3R1_FB6_Pos                     (6U)                              
  7499. #define CAN_F3R1_FB6_Msk                     (0x1U << CAN_F3R1_FB6_Pos)        /*!< 0x00000040 */
  7500. #define CAN_F3R1_FB6                         CAN_F3R1_FB6_Msk                  /*!< Filter bit 6 */
  7501. #define CAN_F3R1_FB7_Pos                     (7U)                              
  7502. #define CAN_F3R1_FB7_Msk                     (0x1U << CAN_F3R1_FB7_Pos)        /*!< 0x00000080 */
  7503. #define CAN_F3R1_FB7                         CAN_F3R1_FB7_Msk                  /*!< Filter bit 7 */
  7504. #define CAN_F3R1_FB8_Pos                     (8U)                              
  7505. #define CAN_F3R1_FB8_Msk                     (0x1U << CAN_F3R1_FB8_Pos)        /*!< 0x00000100 */
  7506. #define CAN_F3R1_FB8                         CAN_F3R1_FB8_Msk                  /*!< Filter bit 8 */
  7507. #define CAN_F3R1_FB9_Pos                     (9U)                              
  7508. #define CAN_F3R1_FB9_Msk                     (0x1U << CAN_F3R1_FB9_Pos)        /*!< 0x00000200 */
  7509. #define CAN_F3R1_FB9                         CAN_F3R1_FB9_Msk                  /*!< Filter bit 9 */
  7510. #define CAN_F3R1_FB10_Pos                    (10U)                            
  7511. #define CAN_F3R1_FB10_Msk                    (0x1U << CAN_F3R1_FB10_Pos)       /*!< 0x00000400 */
  7512. #define CAN_F3R1_FB10                        CAN_F3R1_FB10_Msk                 /*!< Filter bit 10 */
  7513. #define CAN_F3R1_FB11_Pos                    (11U)                            
  7514. #define CAN_F3R1_FB11_Msk                    (0x1U << CAN_F3R1_FB11_Pos)       /*!< 0x00000800 */
  7515. #define CAN_F3R1_FB11                        CAN_F3R1_FB11_Msk                 /*!< Filter bit 11 */
  7516. #define CAN_F3R1_FB12_Pos                    (12U)                            
  7517. #define CAN_F3R1_FB12_Msk                    (0x1U << CAN_F3R1_FB12_Pos)       /*!< 0x00001000 */
  7518. #define CAN_F3R1_FB12                        CAN_F3R1_FB12_Msk                 /*!< Filter bit 12 */
  7519. #define CAN_F3R1_FB13_Pos                    (13U)                            
  7520. #define CAN_F3R1_FB13_Msk                    (0x1U << CAN_F3R1_FB13_Pos)       /*!< 0x00002000 */
  7521. #define CAN_F3R1_FB13                        CAN_F3R1_FB13_Msk                 /*!< Filter bit 13 */
  7522. #define CAN_F3R1_FB14_Pos                    (14U)                            
  7523. #define CAN_F3R1_FB14_Msk                    (0x1U << CAN_F3R1_FB14_Pos)       /*!< 0x00004000 */
  7524. #define CAN_F3R1_FB14                        CAN_F3R1_FB14_Msk                 /*!< Filter bit 14 */
  7525. #define CAN_F3R1_FB15_Pos                    (15U)                            
  7526. #define CAN_F3R1_FB15_Msk                    (0x1U << CAN_F3R1_FB15_Pos)       /*!< 0x00008000 */
  7527. #define CAN_F3R1_FB15                        CAN_F3R1_FB15_Msk                 /*!< Filter bit 15 */
  7528. #define CAN_F3R1_FB16_Pos                    (16U)                            
  7529. #define CAN_F3R1_FB16_Msk                    (0x1U << CAN_F3R1_FB16_Pos)       /*!< 0x00010000 */
  7530. #define CAN_F3R1_FB16                        CAN_F3R1_FB16_Msk                 /*!< Filter bit 16 */
  7531. #define CAN_F3R1_FB17_Pos                    (17U)                            
  7532. #define CAN_F3R1_FB17_Msk                    (0x1U << CAN_F3R1_FB17_Pos)       /*!< 0x00020000 */
  7533. #define CAN_F3R1_FB17                        CAN_F3R1_FB17_Msk                 /*!< Filter bit 17 */
  7534. #define CAN_F3R1_FB18_Pos                    (18U)                            
  7535. #define CAN_F3R1_FB18_Msk                    (0x1U << CAN_F3R1_FB18_Pos)       /*!< 0x00040000 */
  7536. #define CAN_F3R1_FB18                        CAN_F3R1_FB18_Msk                 /*!< Filter bit 18 */
  7537. #define CAN_F3R1_FB19_Pos                    (19U)                            
  7538. #define CAN_F3R1_FB19_Msk                    (0x1U << CAN_F3R1_FB19_Pos)       /*!< 0x00080000 */
  7539. #define CAN_F3R1_FB19                        CAN_F3R1_FB19_Msk                 /*!< Filter bit 19 */
  7540. #define CAN_F3R1_FB20_Pos                    (20U)                            
  7541. #define CAN_F3R1_FB20_Msk                    (0x1U << CAN_F3R1_FB20_Pos)       /*!< 0x00100000 */
  7542. #define CAN_F3R1_FB20                        CAN_F3R1_FB20_Msk                 /*!< Filter bit 20 */
  7543. #define CAN_F3R1_FB21_Pos                    (21U)                            
  7544. #define CAN_F3R1_FB21_Msk                    (0x1U << CAN_F3R1_FB21_Pos)       /*!< 0x00200000 */
  7545. #define CAN_F3R1_FB21                        CAN_F3R1_FB21_Msk                 /*!< Filter bit 21 */
  7546. #define CAN_F3R1_FB22_Pos                    (22U)                            
  7547. #define CAN_F3R1_FB22_Msk                    (0x1U << CAN_F3R1_FB22_Pos)       /*!< 0x00400000 */
  7548. #define CAN_F3R1_FB22                        CAN_F3R1_FB22_Msk                 /*!< Filter bit 22 */
  7549. #define CAN_F3R1_FB23_Pos                    (23U)                            
  7550. #define CAN_F3R1_FB23_Msk                    (0x1U << CAN_F3R1_FB23_Pos)       /*!< 0x00800000 */
  7551. #define CAN_F3R1_FB23                        CAN_F3R1_FB23_Msk                 /*!< Filter bit 23 */
  7552. #define CAN_F3R1_FB24_Pos                    (24U)                            
  7553. #define CAN_F3R1_FB24_Msk                    (0x1U << CAN_F3R1_FB24_Pos)       /*!< 0x01000000 */
  7554. #define CAN_F3R1_FB24                        CAN_F3R1_FB24_Msk                 /*!< Filter bit 24 */
  7555. #define CAN_F3R1_FB25_Pos                    (25U)                            
  7556. #define CAN_F3R1_FB25_Msk                    (0x1U << CAN_F3R1_FB25_Pos)       /*!< 0x02000000 */
  7557. #define CAN_F3R1_FB25                        CAN_F3R1_FB25_Msk                 /*!< Filter bit 25 */
  7558. #define CAN_F3R1_FB26_Pos                    (26U)                            
  7559. #define CAN_F3R1_FB26_Msk                    (0x1U << CAN_F3R1_FB26_Pos)       /*!< 0x04000000 */
  7560. #define CAN_F3R1_FB26                        CAN_F3R1_FB26_Msk                 /*!< Filter bit 26 */
  7561. #define CAN_F3R1_FB27_Pos                    (27U)                            
  7562. #define CAN_F3R1_FB27_Msk                    (0x1U << CAN_F3R1_FB27_Pos)       /*!< 0x08000000 */
  7563. #define CAN_F3R1_FB27                        CAN_F3R1_FB27_Msk                 /*!< Filter bit 27 */
  7564. #define CAN_F3R1_FB28_Pos                    (28U)                            
  7565. #define CAN_F3R1_FB28_Msk                    (0x1U << CAN_F3R1_FB28_Pos)       /*!< 0x10000000 */
  7566. #define CAN_F3R1_FB28                        CAN_F3R1_FB28_Msk                 /*!< Filter bit 28 */
  7567. #define CAN_F3R1_FB29_Pos                    (29U)                            
  7568. #define CAN_F3R1_FB29_Msk                    (0x1U << CAN_F3R1_FB29_Pos)       /*!< 0x20000000 */
  7569. #define CAN_F3R1_FB29                        CAN_F3R1_FB29_Msk                 /*!< Filter bit 29 */
  7570. #define CAN_F3R1_FB30_Pos                    (30U)                            
  7571. #define CAN_F3R1_FB30_Msk                    (0x1U << CAN_F3R1_FB30_Pos)       /*!< 0x40000000 */
  7572. #define CAN_F3R1_FB30                        CAN_F3R1_FB30_Msk                 /*!< Filter bit 30 */
  7573. #define CAN_F3R1_FB31_Pos                    (31U)                            
  7574. #define CAN_F3R1_FB31_Msk                    (0x1U << CAN_F3R1_FB31_Pos)       /*!< 0x80000000 */
  7575. #define CAN_F3R1_FB31                        CAN_F3R1_FB31_Msk                 /*!< Filter bit 31 */
  7576.  
  7577. /*******************  Bit definition for CAN_F4R1 register  *******************/
  7578. #define CAN_F4R1_FB0_Pos                     (0U)                              
  7579. #define CAN_F4R1_FB0_Msk                     (0x1U << CAN_F4R1_FB0_Pos)        /*!< 0x00000001 */
  7580. #define CAN_F4R1_FB0                         CAN_F4R1_FB0_Msk                  /*!< Filter bit 0 */
  7581. #define CAN_F4R1_FB1_Pos                     (1U)                              
  7582. #define CAN_F4R1_FB1_Msk                     (0x1U << CAN_F4R1_FB1_Pos)        /*!< 0x00000002 */
  7583. #define CAN_F4R1_FB1                         CAN_F4R1_FB1_Msk                  /*!< Filter bit 1 */
  7584. #define CAN_F4R1_FB2_Pos                     (2U)                              
  7585. #define CAN_F4R1_FB2_Msk                     (0x1U << CAN_F4R1_FB2_Pos)        /*!< 0x00000004 */
  7586. #define CAN_F4R1_FB2                         CAN_F4R1_FB2_Msk                  /*!< Filter bit 2 */
  7587. #define CAN_F4R1_FB3_Pos                     (3U)                              
  7588. #define CAN_F4R1_FB3_Msk                     (0x1U << CAN_F4R1_FB3_Pos)        /*!< 0x00000008 */
  7589. #define CAN_F4R1_FB3                         CAN_F4R1_FB3_Msk                  /*!< Filter bit 3 */
  7590. #define CAN_F4R1_FB4_Pos                     (4U)                              
  7591. #define CAN_F4R1_FB4_Msk                     (0x1U << CAN_F4R1_FB4_Pos)        /*!< 0x00000010 */
  7592. #define CAN_F4R1_FB4                         CAN_F4R1_FB4_Msk                  /*!< Filter bit 4 */
  7593. #define CAN_F4R1_FB5_Pos                     (5U)                              
  7594. #define CAN_F4R1_FB5_Msk                     (0x1U << CAN_F4R1_FB5_Pos)        /*!< 0x00000020 */
  7595. #define CAN_F4R1_FB5                         CAN_F4R1_FB5_Msk                  /*!< Filter bit 5 */
  7596. #define CAN_F4R1_FB6_Pos                     (6U)                              
  7597. #define CAN_F4R1_FB6_Msk                     (0x1U << CAN_F4R1_FB6_Pos)        /*!< 0x00000040 */
  7598. #define CAN_F4R1_FB6                         CAN_F4R1_FB6_Msk                  /*!< Filter bit 6 */
  7599. #define CAN_F4R1_FB7_Pos                     (7U)                              
  7600. #define CAN_F4R1_FB7_Msk                     (0x1U << CAN_F4R1_FB7_Pos)        /*!< 0x00000080 */
  7601. #define CAN_F4R1_FB7                         CAN_F4R1_FB7_Msk                  /*!< Filter bit 7 */
  7602. #define CAN_F4R1_FB8_Pos                     (8U)                              
  7603. #define CAN_F4R1_FB8_Msk                     (0x1U << CAN_F4R1_FB8_Pos)        /*!< 0x00000100 */
  7604. #define CAN_F4R1_FB8                         CAN_F4R1_FB8_Msk                  /*!< Filter bit 8 */
  7605. #define CAN_F4R1_FB9_Pos                     (9U)                              
  7606. #define CAN_F4R1_FB9_Msk                     (0x1U << CAN_F4R1_FB9_Pos)        /*!< 0x00000200 */
  7607. #define CAN_F4R1_FB9                         CAN_F4R1_FB9_Msk                  /*!< Filter bit 9 */
  7608. #define CAN_F4R1_FB10_Pos                    (10U)                            
  7609. #define CAN_F4R1_FB10_Msk                    (0x1U << CAN_F4R1_FB10_Pos)       /*!< 0x00000400 */
  7610. #define CAN_F4R1_FB10                        CAN_F4R1_FB10_Msk                 /*!< Filter bit 10 */
  7611. #define CAN_F4R1_FB11_Pos                    (11U)                            
  7612. #define CAN_F4R1_FB11_Msk                    (0x1U << CAN_F4R1_FB11_Pos)       /*!< 0x00000800 */
  7613. #define CAN_F4R1_FB11                        CAN_F4R1_FB11_Msk                 /*!< Filter bit 11 */
  7614. #define CAN_F4R1_FB12_Pos                    (12U)                            
  7615. #define CAN_F4R1_FB12_Msk                    (0x1U << CAN_F4R1_FB12_Pos)       /*!< 0x00001000 */
  7616. #define CAN_F4R1_FB12                        CAN_F4R1_FB12_Msk                 /*!< Filter bit 12 */
  7617. #define CAN_F4R1_FB13_Pos                    (13U)                            
  7618. #define CAN_F4R1_FB13_Msk                    (0x1U << CAN_F4R1_FB13_Pos)       /*!< 0x00002000 */
  7619. #define CAN_F4R1_FB13                        CAN_F4R1_FB13_Msk                 /*!< Filter bit 13 */
  7620. #define CAN_F4R1_FB14_Pos                    (14U)                            
  7621. #define CAN_F4R1_FB14_Msk                    (0x1U << CAN_F4R1_FB14_Pos)       /*!< 0x00004000 */
  7622. #define CAN_F4R1_FB14                        CAN_F4R1_FB14_Msk                 /*!< Filter bit 14 */
  7623. #define CAN_F4R1_FB15_Pos                    (15U)                            
  7624. #define CAN_F4R1_FB15_Msk                    (0x1U << CAN_F4R1_FB15_Pos)       /*!< 0x00008000 */
  7625. #define CAN_F4R1_FB15                        CAN_F4R1_FB15_Msk                 /*!< Filter bit 15 */
  7626. #define CAN_F4R1_FB16_Pos                    (16U)                            
  7627. #define CAN_F4R1_FB16_Msk                    (0x1U << CAN_F4R1_FB16_Pos)       /*!< 0x00010000 */
  7628. #define CAN_F4R1_FB16                        CAN_F4R1_FB16_Msk                 /*!< Filter bit 16 */
  7629. #define CAN_F4R1_FB17_Pos                    (17U)                            
  7630. #define CAN_F4R1_FB17_Msk                    (0x1U << CAN_F4R1_FB17_Pos)       /*!< 0x00020000 */
  7631. #define CAN_F4R1_FB17                        CAN_F4R1_FB17_Msk                 /*!< Filter bit 17 */
  7632. #define CAN_F4R1_FB18_Pos                    (18U)                            
  7633. #define CAN_F4R1_FB18_Msk                    (0x1U << CAN_F4R1_FB18_Pos)       /*!< 0x00040000 */
  7634. #define CAN_F4R1_FB18                        CAN_F4R1_FB18_Msk                 /*!< Filter bit 18 */
  7635. #define CAN_F4R1_FB19_Pos                    (19U)                            
  7636. #define CAN_F4R1_FB19_Msk                    (0x1U << CAN_F4R1_FB19_Pos)       /*!< 0x00080000 */
  7637. #define CAN_F4R1_FB19                        CAN_F4R1_FB19_Msk                 /*!< Filter bit 19 */
  7638. #define CAN_F4R1_FB20_Pos                    (20U)                            
  7639. #define CAN_F4R1_FB20_Msk                    (0x1U << CAN_F4R1_FB20_Pos)       /*!< 0x00100000 */
  7640. #define CAN_F4R1_FB20                        CAN_F4R1_FB20_Msk                 /*!< Filter bit 20 */
  7641. #define CAN_F4R1_FB21_Pos                    (21U)                            
  7642. #define CAN_F4R1_FB21_Msk                    (0x1U << CAN_F4R1_FB21_Pos)       /*!< 0x00200000 */
  7643. #define CAN_F4R1_FB21                        CAN_F4R1_FB21_Msk                 /*!< Filter bit 21 */
  7644. #define CAN_F4R1_FB22_Pos                    (22U)                            
  7645. #define CAN_F4R1_FB22_Msk                    (0x1U << CAN_F4R1_FB22_Pos)       /*!< 0x00400000 */
  7646. #define CAN_F4R1_FB22                        CAN_F4R1_FB22_Msk                 /*!< Filter bit 22 */
  7647. #define CAN_F4R1_FB23_Pos                    (23U)                            
  7648. #define CAN_F4R1_FB23_Msk                    (0x1U << CAN_F4R1_FB23_Pos)       /*!< 0x00800000 */
  7649. #define CAN_F4R1_FB23                        CAN_F4R1_FB23_Msk                 /*!< Filter bit 23 */
  7650. #define CAN_F4R1_FB24_Pos                    (24U)                            
  7651. #define CAN_F4R1_FB24_Msk                    (0x1U << CAN_F4R1_FB24_Pos)       /*!< 0x01000000 */
  7652. #define CAN_F4R1_FB24                        CAN_F4R1_FB24_Msk                 /*!< Filter bit 24 */
  7653. #define CAN_F4R1_FB25_Pos                    (25U)                            
  7654. #define CAN_F4R1_FB25_Msk                    (0x1U << CAN_F4R1_FB25_Pos)       /*!< 0x02000000 */
  7655. #define CAN_F4R1_FB25                        CAN_F4R1_FB25_Msk                 /*!< Filter bit 25 */
  7656. #define CAN_F4R1_FB26_Pos                    (26U)                            
  7657. #define CAN_F4R1_FB26_Msk                    (0x1U << CAN_F4R1_FB26_Pos)       /*!< 0x04000000 */
  7658. #define CAN_F4R1_FB26                        CAN_F4R1_FB26_Msk                 /*!< Filter bit 26 */
  7659. #define CAN_F4R1_FB27_Pos                    (27U)                            
  7660. #define CAN_F4R1_FB27_Msk                    (0x1U << CAN_F4R1_FB27_Pos)       /*!< 0x08000000 */
  7661. #define CAN_F4R1_FB27                        CAN_F4R1_FB27_Msk                 /*!< Filter bit 27 */
  7662. #define CAN_F4R1_FB28_Pos                    (28U)                            
  7663. #define CAN_F4R1_FB28_Msk                    (0x1U << CAN_F4R1_FB28_Pos)       /*!< 0x10000000 */
  7664. #define CAN_F4R1_FB28                        CAN_F4R1_FB28_Msk                 /*!< Filter bit 28 */
  7665. #define CAN_F4R1_FB29_Pos                    (29U)                            
  7666. #define CAN_F4R1_FB29_Msk                    (0x1U << CAN_F4R1_FB29_Pos)       /*!< 0x20000000 */
  7667. #define CAN_F4R1_FB29                        CAN_F4R1_FB29_Msk                 /*!< Filter bit 29 */
  7668. #define CAN_F4R1_FB30_Pos                    (30U)                            
  7669. #define CAN_F4R1_FB30_Msk                    (0x1U << CAN_F4R1_FB30_Pos)       /*!< 0x40000000 */
  7670. #define CAN_F4R1_FB30                        CAN_F4R1_FB30_Msk                 /*!< Filter bit 30 */
  7671. #define CAN_F4R1_FB31_Pos                    (31U)                            
  7672. #define CAN_F4R1_FB31_Msk                    (0x1U << CAN_F4R1_FB31_Pos)       /*!< 0x80000000 */
  7673. #define CAN_F4R1_FB31                        CAN_F4R1_FB31_Msk                 /*!< Filter bit 31 */
  7674.  
  7675. /*******************  Bit definition for CAN_F5R1 register  *******************/
  7676. #define CAN_F5R1_FB0_Pos                     (0U)                              
  7677. #define CAN_F5R1_FB0_Msk                     (0x1U << CAN_F5R1_FB0_Pos)        /*!< 0x00000001 */
  7678. #define CAN_F5R1_FB0                         CAN_F5R1_FB0_Msk                  /*!< Filter bit 0 */
  7679. #define CAN_F5R1_FB1_Pos                     (1U)                              
  7680. #define CAN_F5R1_FB1_Msk                     (0x1U << CAN_F5R1_FB1_Pos)        /*!< 0x00000002 */
  7681. #define CAN_F5R1_FB1                         CAN_F5R1_FB1_Msk                  /*!< Filter bit 1 */
  7682. #define CAN_F5R1_FB2_Pos                     (2U)                              
  7683. #define CAN_F5R1_FB2_Msk                     (0x1U << CAN_F5R1_FB2_Pos)        /*!< 0x00000004 */
  7684. #define CAN_F5R1_FB2                         CAN_F5R1_FB2_Msk                  /*!< Filter bit 2 */
  7685. #define CAN_F5R1_FB3_Pos                     (3U)                              
  7686. #define CAN_F5R1_FB3_Msk                     (0x1U << CAN_F5R1_FB3_Pos)        /*!< 0x00000008 */
  7687. #define CAN_F5R1_FB3                         CAN_F5R1_FB3_Msk                  /*!< Filter bit 3 */
  7688. #define CAN_F5R1_FB4_Pos                     (4U)                              
  7689. #define CAN_F5R1_FB4_Msk                     (0x1U << CAN_F5R1_FB4_Pos)        /*!< 0x00000010 */
  7690. #define CAN_F5R1_FB4                         CAN_F5R1_FB4_Msk                  /*!< Filter bit 4 */
  7691. #define CAN_F5R1_FB5_Pos                     (5U)                              
  7692. #define CAN_F5R1_FB5_Msk                     (0x1U << CAN_F5R1_FB5_Pos)        /*!< 0x00000020 */
  7693. #define CAN_F5R1_FB5                         CAN_F5R1_FB5_Msk                  /*!< Filter bit 5 */
  7694. #define CAN_F5R1_FB6_Pos                     (6U)                              
  7695. #define CAN_F5R1_FB6_Msk                     (0x1U << CAN_F5R1_FB6_Pos)        /*!< 0x00000040 */
  7696. #define CAN_F5R1_FB6                         CAN_F5R1_FB6_Msk                  /*!< Filter bit 6 */
  7697. #define CAN_F5R1_FB7_Pos                     (7U)                              
  7698. #define CAN_F5R1_FB7_Msk                     (0x1U << CAN_F5R1_FB7_Pos)        /*!< 0x00000080 */
  7699. #define CAN_F5R1_FB7                         CAN_F5R1_FB7_Msk                  /*!< Filter bit 7 */
  7700. #define CAN_F5R1_FB8_Pos                     (8U)                              
  7701. #define CAN_F5R1_FB8_Msk                     (0x1U << CAN_F5R1_FB8_Pos)        /*!< 0x00000100 */
  7702. #define CAN_F5R1_FB8                         CAN_F5R1_FB8_Msk                  /*!< Filter bit 8 */
  7703. #define CAN_F5R1_FB9_Pos                     (9U)                              
  7704. #define CAN_F5R1_FB9_Msk                     (0x1U << CAN_F5R1_FB9_Pos)        /*!< 0x00000200 */
  7705. #define CAN_F5R1_FB9                         CAN_F5R1_FB9_Msk                  /*!< Filter bit 9 */
  7706. #define CAN_F5R1_FB10_Pos                    (10U)                            
  7707. #define CAN_F5R1_FB10_Msk                    (0x1U << CAN_F5R1_FB10_Pos)       /*!< 0x00000400 */
  7708. #define CAN_F5R1_FB10                        CAN_F5R1_FB10_Msk                 /*!< Filter bit 10 */
  7709. #define CAN_F5R1_FB11_Pos                    (11U)                            
  7710. #define CAN_F5R1_FB11_Msk                    (0x1U << CAN_F5R1_FB11_Pos)       /*!< 0x00000800 */
  7711. #define CAN_F5R1_FB11                        CAN_F5R1_FB11_Msk                 /*!< Filter bit 11 */
  7712. #define CAN_F5R1_FB12_Pos                    (12U)                            
  7713. #define CAN_F5R1_FB12_Msk                    (0x1U << CAN_F5R1_FB12_Pos)       /*!< 0x00001000 */
  7714. #define CAN_F5R1_FB12                        CAN_F5R1_FB12_Msk                 /*!< Filter bit 12 */
  7715. #define CAN_F5R1_FB13_Pos                    (13U)                            
  7716. #define CAN_F5R1_FB13_Msk                    (0x1U << CAN_F5R1_FB13_Pos)       /*!< 0x00002000 */
  7717. #define CAN_F5R1_FB13                        CAN_F5R1_FB13_Msk                 /*!< Filter bit 13 */
  7718. #define CAN_F5R1_FB14_Pos                    (14U)                            
  7719. #define CAN_F5R1_FB14_Msk                    (0x1U << CAN_F5R1_FB14_Pos)       /*!< 0x00004000 */
  7720. #define CAN_F5R1_FB14                        CAN_F5R1_FB14_Msk                 /*!< Filter bit 14 */
  7721. #define CAN_F5R1_FB15_Pos                    (15U)                            
  7722. #define CAN_F5R1_FB15_Msk                    (0x1U << CAN_F5R1_FB15_Pos)       /*!< 0x00008000 */
  7723. #define CAN_F5R1_FB15                        CAN_F5R1_FB15_Msk                 /*!< Filter bit 15 */
  7724. #define CAN_F5R1_FB16_Pos                    (16U)                            
  7725. #define CAN_F5R1_FB16_Msk                    (0x1U << CAN_F5R1_FB16_Pos)       /*!< 0x00010000 */
  7726. #define CAN_F5R1_FB16                        CAN_F5R1_FB16_Msk                 /*!< Filter bit 16 */
  7727. #define CAN_F5R1_FB17_Pos                    (17U)                            
  7728. #define CAN_F5R1_FB17_Msk                    (0x1U << CAN_F5R1_FB17_Pos)       /*!< 0x00020000 */
  7729. #define CAN_F5R1_FB17                        CAN_F5R1_FB17_Msk                 /*!< Filter bit 17 */
  7730. #define CAN_F5R1_FB18_Pos                    (18U)                            
  7731. #define CAN_F5R1_FB18_Msk                    (0x1U << CAN_F5R1_FB18_Pos)       /*!< 0x00040000 */
  7732. #define CAN_F5R1_FB18                        CAN_F5R1_FB18_Msk                 /*!< Filter bit 18 */
  7733. #define CAN_F5R1_FB19_Pos                    (19U)                            
  7734. #define CAN_F5R1_FB19_Msk                    (0x1U << CAN_F5R1_FB19_Pos)       /*!< 0x00080000 */
  7735. #define CAN_F5R1_FB19                        CAN_F5R1_FB19_Msk                 /*!< Filter bit 19 */
  7736. #define CAN_F5R1_FB20_Pos                    (20U)                            
  7737. #define CAN_F5R1_FB20_Msk                    (0x1U << CAN_F5R1_FB20_Pos)       /*!< 0x00100000 */
  7738. #define CAN_F5R1_FB20                        CAN_F5R1_FB20_Msk                 /*!< Filter bit 20 */
  7739. #define CAN_F5R1_FB21_Pos                    (21U)                            
  7740. #define CAN_F5R1_FB21_Msk                    (0x1U << CAN_F5R1_FB21_Pos)       /*!< 0x00200000 */
  7741. #define CAN_F5R1_FB21                        CAN_F5R1_FB21_Msk                 /*!< Filter bit 21 */
  7742. #define CAN_F5R1_FB22_Pos                    (22U)                            
  7743. #define CAN_F5R1_FB22_Msk                    (0x1U << CAN_F5R1_FB22_Pos)       /*!< 0x00400000 */
  7744. #define CAN_F5R1_FB22                        CAN_F5R1_FB22_Msk                 /*!< Filter bit 22 */
  7745. #define CAN_F5R1_FB23_Pos                    (23U)                            
  7746. #define CAN_F5R1_FB23_Msk                    (0x1U << CAN_F5R1_FB23_Pos)       /*!< 0x00800000 */
  7747. #define CAN_F5R1_FB23                        CAN_F5R1_FB23_Msk                 /*!< Filter bit 23 */
  7748. #define CAN_F5R1_FB24_Pos                    (24U)                            
  7749. #define CAN_F5R1_FB24_Msk                    (0x1U << CAN_F5R1_FB24_Pos)       /*!< 0x01000000 */
  7750. #define CAN_F5R1_FB24                        CAN_F5R1_FB24_Msk                 /*!< Filter bit 24 */
  7751. #define CAN_F5R1_FB25_Pos                    (25U)                            
  7752. #define CAN_F5R1_FB25_Msk                    (0x1U << CAN_F5R1_FB25_Pos)       /*!< 0x02000000 */
  7753. #define CAN_F5R1_FB25                        CAN_F5R1_FB25_Msk                 /*!< Filter bit 25 */
  7754. #define CAN_F5R1_FB26_Pos                    (26U)                            
  7755. #define CAN_F5R1_FB26_Msk                    (0x1U << CAN_F5R1_FB26_Pos)       /*!< 0x04000000 */
  7756. #define CAN_F5R1_FB26                        CAN_F5R1_FB26_Msk                 /*!< Filter bit 26 */
  7757. #define CAN_F5R1_FB27_Pos                    (27U)                            
  7758. #define CAN_F5R1_FB27_Msk                    (0x1U << CAN_F5R1_FB27_Pos)       /*!< 0x08000000 */
  7759. #define CAN_F5R1_FB27                        CAN_F5R1_FB27_Msk                 /*!< Filter bit 27 */
  7760. #define CAN_F5R1_FB28_Pos                    (28U)                            
  7761. #define CAN_F5R1_FB28_Msk                    (0x1U << CAN_F5R1_FB28_Pos)       /*!< 0x10000000 */
  7762. #define CAN_F5R1_FB28                        CAN_F5R1_FB28_Msk                 /*!< Filter bit 28 */
  7763. #define CAN_F5R1_FB29_Pos                    (29U)                            
  7764. #define CAN_F5R1_FB29_Msk                    (0x1U << CAN_F5R1_FB29_Pos)       /*!< 0x20000000 */
  7765. #define CAN_F5R1_FB29                        CAN_F5R1_FB29_Msk                 /*!< Filter bit 29 */
  7766. #define CAN_F5R1_FB30_Pos                    (30U)                            
  7767. #define CAN_F5R1_FB30_Msk                    (0x1U << CAN_F5R1_FB30_Pos)       /*!< 0x40000000 */
  7768. #define CAN_F5R1_FB30                        CAN_F5R1_FB30_Msk                 /*!< Filter bit 30 */
  7769. #define CAN_F5R1_FB31_Pos                    (31U)                            
  7770. #define CAN_F5R1_FB31_Msk                    (0x1U << CAN_F5R1_FB31_Pos)       /*!< 0x80000000 */
  7771. #define CAN_F5R1_FB31                        CAN_F5R1_FB31_Msk                 /*!< Filter bit 31 */
  7772.  
  7773. /*******************  Bit definition for CAN_F6R1 register  *******************/
  7774. #define CAN_F6R1_FB0_Pos                     (0U)                              
  7775. #define CAN_F6R1_FB0_Msk                     (0x1U << CAN_F6R1_FB0_Pos)        /*!< 0x00000001 */
  7776. #define CAN_F6R1_FB0                         CAN_F6R1_FB0_Msk                  /*!< Filter bit 0 */
  7777. #define CAN_F6R1_FB1_Pos                     (1U)                              
  7778. #define CAN_F6R1_FB1_Msk                     (0x1U << CAN_F6R1_FB1_Pos)        /*!< 0x00000002 */
  7779. #define CAN_F6R1_FB1                         CAN_F6R1_FB1_Msk                  /*!< Filter bit 1 */
  7780. #define CAN_F6R1_FB2_Pos                     (2U)                              
  7781. #define CAN_F6R1_FB2_Msk                     (0x1U << CAN_F6R1_FB2_Pos)        /*!< 0x00000004 */
  7782. #define CAN_F6R1_FB2                         CAN_F6R1_FB2_Msk                  /*!< Filter bit 2 */
  7783. #define CAN_F6R1_FB3_Pos                     (3U)                              
  7784. #define CAN_F6R1_FB3_Msk                     (0x1U << CAN_F6R1_FB3_Pos)        /*!< 0x00000008 */
  7785. #define CAN_F6R1_FB3                         CAN_F6R1_FB3_Msk                  /*!< Filter bit 3 */
  7786. #define CAN_F6R1_FB4_Pos                     (4U)                              
  7787. #define CAN_F6R1_FB4_Msk                     (0x1U << CAN_F6R1_FB4_Pos)        /*!< 0x00000010 */
  7788. #define CAN_F6R1_FB4                         CAN_F6R1_FB4_Msk                  /*!< Filter bit 4 */
  7789. #define CAN_F6R1_FB5_Pos                     (5U)                              
  7790. #define CAN_F6R1_FB5_Msk                     (0x1U << CAN_F6R1_FB5_Pos)        /*!< 0x00000020 */
  7791. #define CAN_F6R1_FB5                         CAN_F6R1_FB5_Msk                  /*!< Filter bit 5 */
  7792. #define CAN_F6R1_FB6_Pos                     (6U)                              
  7793. #define CAN_F6R1_FB6_Msk                     (0x1U << CAN_F6R1_FB6_Pos)        /*!< 0x00000040 */
  7794. #define CAN_F6R1_FB6                         CAN_F6R1_FB6_Msk                  /*!< Filter bit 6 */
  7795. #define CAN_F6R1_FB7_Pos                     (7U)                              
  7796. #define CAN_F6R1_FB7_Msk                     (0x1U << CAN_F6R1_FB7_Pos)        /*!< 0x00000080 */
  7797. #define CAN_F6R1_FB7                         CAN_F6R1_FB7_Msk                  /*!< Filter bit 7 */
  7798. #define CAN_F6R1_FB8_Pos                     (8U)                              
  7799. #define CAN_F6R1_FB8_Msk                     (0x1U << CAN_F6R1_FB8_Pos)        /*!< 0x00000100 */
  7800. #define CAN_F6R1_FB8                         CAN_F6R1_FB8_Msk                  /*!< Filter bit 8 */
  7801. #define CAN_F6R1_FB9_Pos                     (9U)                              
  7802. #define CAN_F6R1_FB9_Msk                     (0x1U << CAN_F6R1_FB9_Pos)        /*!< 0x00000200 */
  7803. #define CAN_F6R1_FB9                         CAN_F6R1_FB9_Msk                  /*!< Filter bit 9 */
  7804. #define CAN_F6R1_FB10_Pos                    (10U)                            
  7805. #define CAN_F6R1_FB10_Msk                    (0x1U << CAN_F6R1_FB10_Pos)       /*!< 0x00000400 */
  7806. #define CAN_F6R1_FB10                        CAN_F6R1_FB10_Msk                 /*!< Filter bit 10 */
  7807. #define CAN_F6R1_FB11_Pos                    (11U)                            
  7808. #define CAN_F6R1_FB11_Msk                    (0x1U << CAN_F6R1_FB11_Pos)       /*!< 0x00000800 */
  7809. #define CAN_F6R1_FB11                        CAN_F6R1_FB11_Msk                 /*!< Filter bit 11 */
  7810. #define CAN_F6R1_FB12_Pos                    (12U)                            
  7811. #define CAN_F6R1_FB12_Msk                    (0x1U << CAN_F6R1_FB12_Pos)       /*!< 0x00001000 */
  7812. #define CAN_F6R1_FB12                        CAN_F6R1_FB12_Msk                 /*!< Filter bit 12 */
  7813. #define CAN_F6R1_FB13_Pos                    (13U)                            
  7814. #define CAN_F6R1_FB13_Msk                    (0x1U << CAN_F6R1_FB13_Pos)       /*!< 0x00002000 */
  7815. #define CAN_F6R1_FB13                        CAN_F6R1_FB13_Msk                 /*!< Filter bit 13 */
  7816. #define CAN_F6R1_FB14_Pos                    (14U)                            
  7817. #define CAN_F6R1_FB14_Msk                    (0x1U << CAN_F6R1_FB14_Pos)       /*!< 0x00004000 */
  7818. #define CAN_F6R1_FB14                        CAN_F6R1_FB14_Msk                 /*!< Filter bit 14 */
  7819. #define CAN_F6R1_FB15_Pos                    (15U)                            
  7820. #define CAN_F6R1_FB15_Msk                    (0x1U << CAN_F6R1_FB15_Pos)       /*!< 0x00008000 */
  7821. #define CAN_F6R1_FB15                        CAN_F6R1_FB15_Msk                 /*!< Filter bit 15 */
  7822. #define CAN_F6R1_FB16_Pos                    (16U)                            
  7823. #define CAN_F6R1_FB16_Msk                    (0x1U << CAN_F6R1_FB16_Pos)       /*!< 0x00010000 */
  7824. #define CAN_F6R1_FB16                        CAN_F6R1_FB16_Msk                 /*!< Filter bit 16 */
  7825. #define CAN_F6R1_FB17_Pos                    (17U)                            
  7826. #define CAN_F6R1_FB17_Msk                    (0x1U << CAN_F6R1_FB17_Pos)       /*!< 0x00020000 */
  7827. #define CAN_F6R1_FB17                        CAN_F6R1_FB17_Msk                 /*!< Filter bit 17 */
  7828. #define CAN_F6R1_FB18_Pos                    (18U)                            
  7829. #define CAN_F6R1_FB18_Msk                    (0x1U << CAN_F6R1_FB18_Pos)       /*!< 0x00040000 */
  7830. #define CAN_F6R1_FB18                        CAN_F6R1_FB18_Msk                 /*!< Filter bit 18 */
  7831. #define CAN_F6R1_FB19_Pos                    (19U)                            
  7832. #define CAN_F6R1_FB19_Msk                    (0x1U << CAN_F6R1_FB19_Pos)       /*!< 0x00080000 */
  7833. #define CAN_F6R1_FB19                        CAN_F6R1_FB19_Msk                 /*!< Filter bit 19 */
  7834. #define CAN_F6R1_FB20_Pos                    (20U)                            
  7835. #define CAN_F6R1_FB20_Msk                    (0x1U << CAN_F6R1_FB20_Pos)       /*!< 0x00100000 */
  7836. #define CAN_F6R1_FB20                        CAN_F6R1_FB20_Msk                 /*!< Filter bit 20 */
  7837. #define CAN_F6R1_FB21_Pos                    (21U)                            
  7838. #define CAN_F6R1_FB21_Msk                    (0x1U << CAN_F6R1_FB21_Pos)       /*!< 0x00200000 */
  7839. #define CAN_F6R1_FB21                        CAN_F6R1_FB21_Msk                 /*!< Filter bit 21 */
  7840. #define CAN_F6R1_FB22_Pos                    (22U)                            
  7841. #define CAN_F6R1_FB22_Msk                    (0x1U << CAN_F6R1_FB22_Pos)       /*!< 0x00400000 */
  7842. #define CAN_F6R1_FB22                        CAN_F6R1_FB22_Msk                 /*!< Filter bit 22 */
  7843. #define CAN_F6R1_FB23_Pos                    (23U)                            
  7844. #define CAN_F6R1_FB23_Msk                    (0x1U << CAN_F6R1_FB23_Pos)       /*!< 0x00800000 */
  7845. #define CAN_F6R1_FB23                        CAN_F6R1_FB23_Msk                 /*!< Filter bit 23 */
  7846. #define CAN_F6R1_FB24_Pos                    (24U)                            
  7847. #define CAN_F6R1_FB24_Msk                    (0x1U << CAN_F6R1_FB24_Pos)       /*!< 0x01000000 */
  7848. #define CAN_F6R1_FB24                        CAN_F6R1_FB24_Msk                 /*!< Filter bit 24 */
  7849. #define CAN_F6R1_FB25_Pos                    (25U)                            
  7850. #define CAN_F6R1_FB25_Msk                    (0x1U << CAN_F6R1_FB25_Pos)       /*!< 0x02000000 */
  7851. #define CAN_F6R1_FB25                        CAN_F6R1_FB25_Msk                 /*!< Filter bit 25 */
  7852. #define CAN_F6R1_FB26_Pos                    (26U)                            
  7853. #define CAN_F6R1_FB26_Msk                    (0x1U << CAN_F6R1_FB26_Pos)       /*!< 0x04000000 */
  7854. #define CAN_F6R1_FB26                        CAN_F6R1_FB26_Msk                 /*!< Filter bit 26 */
  7855. #define CAN_F6R1_FB27_Pos                    (27U)                            
  7856. #define CAN_F6R1_FB27_Msk                    (0x1U << CAN_F6R1_FB27_Pos)       /*!< 0x08000000 */
  7857. #define CAN_F6R1_FB27                        CAN_F6R1_FB27_Msk                 /*!< Filter bit 27 */
  7858. #define CAN_F6R1_FB28_Pos                    (28U)                            
  7859. #define CAN_F6R1_FB28_Msk                    (0x1U << CAN_F6R1_FB28_Pos)       /*!< 0x10000000 */
  7860. #define CAN_F6R1_FB28                        CAN_F6R1_FB28_Msk                 /*!< Filter bit 28 */
  7861. #define CAN_F6R1_FB29_Pos                    (29U)                            
  7862. #define CAN_F6R1_FB29_Msk                    (0x1U << CAN_F6R1_FB29_Pos)       /*!< 0x20000000 */
  7863. #define CAN_F6R1_FB29                        CAN_F6R1_FB29_Msk                 /*!< Filter bit 29 */
  7864. #define CAN_F6R1_FB30_Pos                    (30U)                            
  7865. #define CAN_F6R1_FB30_Msk                    (0x1U << CAN_F6R1_FB30_Pos)       /*!< 0x40000000 */
  7866. #define CAN_F6R1_FB30                        CAN_F6R1_FB30_Msk                 /*!< Filter bit 30 */
  7867. #define CAN_F6R1_FB31_Pos                    (31U)                            
  7868. #define CAN_F6R1_FB31_Msk                    (0x1U << CAN_F6R1_FB31_Pos)       /*!< 0x80000000 */
  7869. #define CAN_F6R1_FB31                        CAN_F6R1_FB31_Msk                 /*!< Filter bit 31 */
  7870.  
  7871. /*******************  Bit definition for CAN_F7R1 register  *******************/
  7872. #define CAN_F7R1_FB0_Pos                     (0U)                              
  7873. #define CAN_F7R1_FB0_Msk                     (0x1U << CAN_F7R1_FB0_Pos)        /*!< 0x00000001 */
  7874. #define CAN_F7R1_FB0                         CAN_F7R1_FB0_Msk                  /*!< Filter bit 0 */
  7875. #define CAN_F7R1_FB1_Pos                     (1U)                              
  7876. #define CAN_F7R1_FB1_Msk                     (0x1U << CAN_F7R1_FB1_Pos)        /*!< 0x00000002 */
  7877. #define CAN_F7R1_FB1                         CAN_F7R1_FB1_Msk                  /*!< Filter bit 1 */
  7878. #define CAN_F7R1_FB2_Pos                     (2U)                              
  7879. #define CAN_F7R1_FB2_Msk                     (0x1U << CAN_F7R1_FB2_Pos)        /*!< 0x00000004 */
  7880. #define CAN_F7R1_FB2                         CAN_F7R1_FB2_Msk                  /*!< Filter bit 2 */
  7881. #define CAN_F7R1_FB3_Pos                     (3U)                              
  7882. #define CAN_F7R1_FB3_Msk                     (0x1U << CAN_F7R1_FB3_Pos)        /*!< 0x00000008 */
  7883. #define CAN_F7R1_FB3                         CAN_F7R1_FB3_Msk                  /*!< Filter bit 3 */
  7884. #define CAN_F7R1_FB4_Pos                     (4U)                              
  7885. #define CAN_F7R1_FB4_Msk                     (0x1U << CAN_F7R1_FB4_Pos)        /*!< 0x00000010 */
  7886. #define CAN_F7R1_FB4                         CAN_F7R1_FB4_Msk                  /*!< Filter bit 4 */
  7887. #define CAN_F7R1_FB5_Pos                     (5U)                              
  7888. #define CAN_F7R1_FB5_Msk                     (0x1U << CAN_F7R1_FB5_Pos)        /*!< 0x00000020 */
  7889. #define CAN_F7R1_FB5                         CAN_F7R1_FB5_Msk                  /*!< Filter bit 5 */
  7890. #define CAN_F7R1_FB6_Pos                     (6U)                              
  7891. #define CAN_F7R1_FB6_Msk                     (0x1U << CAN_F7R1_FB6_Pos)        /*!< 0x00000040 */
  7892. #define CAN_F7R1_FB6                         CAN_F7R1_FB6_Msk                  /*!< Filter bit 6 */
  7893. #define CAN_F7R1_FB7_Pos                     (7U)                              
  7894. #define CAN_F7R1_FB7_Msk                     (0x1U << CAN_F7R1_FB7_Pos)        /*!< 0x00000080 */
  7895. #define CAN_F7R1_FB7                         CAN_F7R1_FB7_Msk                  /*!< Filter bit 7 */
  7896. #define CAN_F7R1_FB8_Pos                     (8U)                              
  7897. #define CAN_F7R1_FB8_Msk                     (0x1U << CAN_F7R1_FB8_Pos)        /*!< 0x00000100 */
  7898. #define CAN_F7R1_FB8                         CAN_F7R1_FB8_Msk                  /*!< Filter bit 8 */
  7899. #define CAN_F7R1_FB9_Pos                     (9U)                              
  7900. #define CAN_F7R1_FB9_Msk                     (0x1U << CAN_F7R1_FB9_Pos)        /*!< 0x00000200 */
  7901. #define CAN_F7R1_FB9                         CAN_F7R1_FB9_Msk                  /*!< Filter bit 9 */
  7902. #define CAN_F7R1_FB10_Pos                    (10U)                            
  7903. #define CAN_F7R1_FB10_Msk                    (0x1U << CAN_F7R1_FB10_Pos)       /*!< 0x00000400 */
  7904. #define CAN_F7R1_FB10                        CAN_F7R1_FB10_Msk                 /*!< Filter bit 10 */
  7905. #define CAN_F7R1_FB11_Pos                    (11U)                            
  7906. #define CAN_F7R1_FB11_Msk                    (0x1U << CAN_F7R1_FB11_Pos)       /*!< 0x00000800 */
  7907. #define CAN_F7R1_FB11                        CAN_F7R1_FB11_Msk                 /*!< Filter bit 11 */
  7908. #define CAN_F7R1_FB12_Pos                    (12U)                            
  7909. #define CAN_F7R1_FB12_Msk                    (0x1U << CAN_F7R1_FB12_Pos)       /*!< 0x00001000 */
  7910. #define CAN_F7R1_FB12                        CAN_F7R1_FB12_Msk                 /*!< Filter bit 12 */
  7911. #define CAN_F7R1_FB13_Pos                    (13U)                            
  7912. #define CAN_F7R1_FB13_Msk                    (0x1U << CAN_F7R1_FB13_Pos)       /*!< 0x00002000 */
  7913. #define CAN_F7R1_FB13                        CAN_F7R1_FB13_Msk                 /*!< Filter bit 13 */
  7914. #define CAN_F7R1_FB14_Pos                    (14U)                            
  7915. #define CAN_F7R1_FB14_Msk                    (0x1U << CAN_F7R1_FB14_Pos)       /*!< 0x00004000 */
  7916. #define CAN_F7R1_FB14                        CAN_F7R1_FB14_Msk                 /*!< Filter bit 14 */
  7917. #define CAN_F7R1_FB15_Pos                    (15U)                            
  7918. #define CAN_F7R1_FB15_Msk                    (0x1U << CAN_F7R1_FB15_Pos)       /*!< 0x00008000 */
  7919. #define CAN_F7R1_FB15                        CAN_F7R1_FB15_Msk                 /*!< Filter bit 15 */
  7920. #define CAN_F7R1_FB16_Pos                    (16U)                            
  7921. #define CAN_F7R1_FB16_Msk                    (0x1U << CAN_F7R1_FB16_Pos)       /*!< 0x00010000 */
  7922. #define CAN_F7R1_FB16                        CAN_F7R1_FB16_Msk                 /*!< Filter bit 16 */
  7923. #define CAN_F7R1_FB17_Pos                    (17U)                            
  7924. #define CAN_F7R1_FB17_Msk                    (0x1U << CAN_F7R1_FB17_Pos)       /*!< 0x00020000 */
  7925. #define CAN_F7R1_FB17                        CAN_F7R1_FB17_Msk                 /*!< Filter bit 17 */
  7926. #define CAN_F7R1_FB18_Pos                    (18U)                            
  7927. #define CAN_F7R1_FB18_Msk                    (0x1U << CAN_F7R1_FB18_Pos)       /*!< 0x00040000 */
  7928. #define CAN_F7R1_FB18                        CAN_F7R1_FB18_Msk                 /*!< Filter bit 18 */
  7929. #define CAN_F7R1_FB19_Pos                    (19U)                            
  7930. #define CAN_F7R1_FB19_Msk                    (0x1U << CAN_F7R1_FB19_Pos)       /*!< 0x00080000 */
  7931. #define CAN_F7R1_FB19                        CAN_F7R1_FB19_Msk                 /*!< Filter bit 19 */
  7932. #define CAN_F7R1_FB20_Pos                    (20U)                            
  7933. #define CAN_F7R1_FB20_Msk                    (0x1U << CAN_F7R1_FB20_Pos)       /*!< 0x00100000 */
  7934. #define CAN_F7R1_FB20                        CAN_F7R1_FB20_Msk                 /*!< Filter bit 20 */
  7935. #define CAN_F7R1_FB21_Pos                    (21U)                            
  7936. #define CAN_F7R1_FB21_Msk                    (0x1U << CAN_F7R1_FB21_Pos)       /*!< 0x00200000 */
  7937. #define CAN_F7R1_FB21                        CAN_F7R1_FB21_Msk                 /*!< Filter bit 21 */
  7938. #define CAN_F7R1_FB22_Pos                    (22U)                            
  7939. #define CAN_F7R1_FB22_Msk                    (0x1U << CAN_F7R1_FB22_Pos)       /*!< 0x00400000 */
  7940. #define CAN_F7R1_FB22                        CAN_F7R1_FB22_Msk                 /*!< Filter bit 22 */
  7941. #define CAN_F7R1_FB23_Pos                    (23U)                            
  7942. #define CAN_F7R1_FB23_Msk                    (0x1U << CAN_F7R1_FB23_Pos)       /*!< 0x00800000 */
  7943. #define CAN_F7R1_FB23                        CAN_F7R1_FB23_Msk                 /*!< Filter bit 23 */
  7944. #define CAN_F7R1_FB24_Pos                    (24U)                            
  7945. #define CAN_F7R1_FB24_Msk                    (0x1U << CAN_F7R1_FB24_Pos)       /*!< 0x01000000 */
  7946. #define CAN_F7R1_FB24                        CAN_F7R1_FB24_Msk                 /*!< Filter bit 24 */
  7947. #define CAN_F7R1_FB25_Pos                    (25U)                            
  7948. #define CAN_F7R1_FB25_Msk                    (0x1U << CAN_F7R1_FB25_Pos)       /*!< 0x02000000 */
  7949. #define CAN_F7R1_FB25                        CAN_F7R1_FB25_Msk                 /*!< Filter bit 25 */
  7950. #define CAN_F7R1_FB26_Pos                    (26U)                            
  7951. #define CAN_F7R1_FB26_Msk                    (0x1U << CAN_F7R1_FB26_Pos)       /*!< 0x04000000 */
  7952. #define CAN_F7R1_FB26                        CAN_F7R1_FB26_Msk                 /*!< Filter bit 26 */
  7953. #define CAN_F7R1_FB27_Pos                    (27U)                            
  7954. #define CAN_F7R1_FB27_Msk                    (0x1U << CAN_F7R1_FB27_Pos)       /*!< 0x08000000 */
  7955. #define CAN_F7R1_FB27                        CAN_F7R1_FB27_Msk                 /*!< Filter bit 27 */
  7956. #define CAN_F7R1_FB28_Pos                    (28U)                            
  7957. #define CAN_F7R1_FB28_Msk                    (0x1U << CAN_F7R1_FB28_Pos)       /*!< 0x10000000 */
  7958. #define CAN_F7R1_FB28                        CAN_F7R1_FB28_Msk                 /*!< Filter bit 28 */
  7959. #define CAN_F7R1_FB29_Pos                    (29U)                            
  7960. #define CAN_F7R1_FB29_Msk                    (0x1U << CAN_F7R1_FB29_Pos)       /*!< 0x20000000 */
  7961. #define CAN_F7R1_FB29                        CAN_F7R1_FB29_Msk                 /*!< Filter bit 29 */
  7962. #define CAN_F7R1_FB30_Pos                    (30U)                            
  7963. #define CAN_F7R1_FB30_Msk                    (0x1U << CAN_F7R1_FB30_Pos)       /*!< 0x40000000 */
  7964. #define CAN_F7R1_FB30                        CAN_F7R1_FB30_Msk                 /*!< Filter bit 30 */
  7965. #define CAN_F7R1_FB31_Pos                    (31U)                            
  7966. #define CAN_F7R1_FB31_Msk                    (0x1U << CAN_F7R1_FB31_Pos)       /*!< 0x80000000 */
  7967. #define CAN_F7R1_FB31                        CAN_F7R1_FB31_Msk                 /*!< Filter bit 31 */
  7968.  
  7969. /*******************  Bit definition for CAN_F8R1 register  *******************/
  7970. #define CAN_F8R1_FB0_Pos                     (0U)                              
  7971. #define CAN_F8R1_FB0_Msk                     (0x1U << CAN_F8R1_FB0_Pos)        /*!< 0x00000001 */
  7972. #define CAN_F8R1_FB0                         CAN_F8R1_FB0_Msk                  /*!< Filter bit 0 */
  7973. #define CAN_F8R1_FB1_Pos                     (1U)                              
  7974. #define CAN_F8R1_FB1_Msk                     (0x1U << CAN_F8R1_FB1_Pos)        /*!< 0x00000002 */
  7975. #define CAN_F8R1_FB1                         CAN_F8R1_FB1_Msk                  /*!< Filter bit 1 */
  7976. #define CAN_F8R1_FB2_Pos                     (2U)                              
  7977. #define CAN_F8R1_FB2_Msk                     (0x1U << CAN_F8R1_FB2_Pos)        /*!< 0x00000004 */
  7978. #define CAN_F8R1_FB2                         CAN_F8R1_FB2_Msk                  /*!< Filter bit 2 */
  7979. #define CAN_F8R1_FB3_Pos                     (3U)                              
  7980. #define CAN_F8R1_FB3_Msk                     (0x1U << CAN_F8R1_FB3_Pos)        /*!< 0x00000008 */
  7981. #define CAN_F8R1_FB3                         CAN_F8R1_FB3_Msk                  /*!< Filter bit 3 */
  7982. #define CAN_F8R1_FB4_Pos                     (4U)                              
  7983. #define CAN_F8R1_FB4_Msk                     (0x1U << CAN_F8R1_FB4_Pos)        /*!< 0x00000010 */
  7984. #define CAN_F8R1_FB4                         CAN_F8R1_FB4_Msk                  /*!< Filter bit 4 */
  7985. #define CAN_F8R1_FB5_Pos                     (5U)                              
  7986. #define CAN_F8R1_FB5_Msk                     (0x1U << CAN_F8R1_FB5_Pos)        /*!< 0x00000020 */
  7987. #define CAN_F8R1_FB5                         CAN_F8R1_FB5_Msk                  /*!< Filter bit 5 */
  7988. #define CAN_F8R1_FB6_Pos                     (6U)                              
  7989. #define CAN_F8R1_FB6_Msk                     (0x1U << CAN_F8R1_FB6_Pos)        /*!< 0x00000040 */
  7990. #define CAN_F8R1_FB6                         CAN_F8R1_FB6_Msk                  /*!< Filter bit 6 */
  7991. #define CAN_F8R1_FB7_Pos                     (7U)                              
  7992. #define CAN_F8R1_FB7_Msk                     (0x1U << CAN_F8R1_FB7_Pos)        /*!< 0x00000080 */
  7993. #define CAN_F8R1_FB7                         CAN_F8R1_FB7_Msk                  /*!< Filter bit 7 */
  7994. #define CAN_F8R1_FB8_Pos                     (8U)                              
  7995. #define CAN_F8R1_FB8_Msk                     (0x1U << CAN_F8R1_FB8_Pos)        /*!< 0x00000100 */
  7996. #define CAN_F8R1_FB8                         CAN_F8R1_FB8_Msk                  /*!< Filter bit 8 */
  7997. #define CAN_F8R1_FB9_Pos                     (9U)                              
  7998. #define CAN_F8R1_FB9_Msk                     (0x1U << CAN_F8R1_FB9_Pos)        /*!< 0x00000200 */
  7999. #define CAN_F8R1_FB9                         CAN_F8R1_FB9_Msk                  /*!< Filter bit 9 */
  8000. #define CAN_F8R1_FB10_Pos                    (10U)                            
  8001. #define CAN_F8R1_FB10_Msk                    (0x1U << CAN_F8R1_FB10_Pos)       /*!< 0x00000400 */
  8002. #define CAN_F8R1_FB10                        CAN_F8R1_FB10_Msk                 /*!< Filter bit 10 */
  8003. #define CAN_F8R1_FB11_Pos                    (11U)                            
  8004. #define CAN_F8R1_FB11_Msk                    (0x1U << CAN_F8R1_FB11_Pos)       /*!< 0x00000800 */
  8005. #define CAN_F8R1_FB11                        CAN_F8R1_FB11_Msk                 /*!< Filter bit 11 */
  8006. #define CAN_F8R1_FB12_Pos                    (12U)                            
  8007. #define CAN_F8R1_FB12_Msk                    (0x1U << CAN_F8R1_FB12_Pos)       /*!< 0x00001000 */
  8008. #define CAN_F8R1_FB12                        CAN_F8R1_FB12_Msk                 /*!< Filter bit 12 */
  8009. #define CAN_F8R1_FB13_Pos                    (13U)                            
  8010. #define CAN_F8R1_FB13_Msk                    (0x1U << CAN_F8R1_FB13_Pos)       /*!< 0x00002000 */
  8011. #define CAN_F8R1_FB13                        CAN_F8R1_FB13_Msk                 /*!< Filter bit 13 */
  8012. #define CAN_F8R1_FB14_Pos                    (14U)                            
  8013. #define CAN_F8R1_FB14_Msk                    (0x1U << CAN_F8R1_FB14_Pos)       /*!< 0x00004000 */
  8014. #define CAN_F8R1_FB14                        CAN_F8R1_FB14_Msk                 /*!< Filter bit 14 */
  8015. #define CAN_F8R1_FB15_Pos                    (15U)                            
  8016. #define CAN_F8R1_FB15_Msk                    (0x1U << CAN_F8R1_FB15_Pos)       /*!< 0x00008000 */
  8017. #define CAN_F8R1_FB15                        CAN_F8R1_FB15_Msk                 /*!< Filter bit 15 */
  8018. #define CAN_F8R1_FB16_Pos                    (16U)                            
  8019. #define CAN_F8R1_FB16_Msk                    (0x1U << CAN_F8R1_FB16_Pos)       /*!< 0x00010000 */
  8020. #define CAN_F8R1_FB16                        CAN_F8R1_FB16_Msk                 /*!< Filter bit 16 */
  8021. #define CAN_F8R1_FB17_Pos                    (17U)                            
  8022. #define CAN_F8R1_FB17_Msk                    (0x1U << CAN_F8R1_FB17_Pos)       /*!< 0x00020000 */
  8023. #define CAN_F8R1_FB17                        CAN_F8R1_FB17_Msk                 /*!< Filter bit 17 */
  8024. #define CAN_F8R1_FB18_Pos                    (18U)                            
  8025. #define CAN_F8R1_FB18_Msk                    (0x1U << CAN_F8R1_FB18_Pos)       /*!< 0x00040000 */
  8026. #define CAN_F8R1_FB18                        CAN_F8R1_FB18_Msk                 /*!< Filter bit 18 */
  8027. #define CAN_F8R1_FB19_Pos                    (19U)                            
  8028. #define CAN_F8R1_FB19_Msk                    (0x1U << CAN_F8R1_FB19_Pos)       /*!< 0x00080000 */
  8029. #define CAN_F8R1_FB19                        CAN_F8R1_FB19_Msk                 /*!< Filter bit 19 */
  8030. #define CAN_F8R1_FB20_Pos                    (20U)                            
  8031. #define CAN_F8R1_FB20_Msk                    (0x1U << CAN_F8R1_FB20_Pos)       /*!< 0x00100000 */
  8032. #define CAN_F8R1_FB20                        CAN_F8R1_FB20_Msk                 /*!< Filter bit 20 */
  8033. #define CAN_F8R1_FB21_Pos                    (21U)                            
  8034. #define CAN_F8R1_FB21_Msk                    (0x1U << CAN_F8R1_FB21_Pos)       /*!< 0x00200000 */
  8035. #define CAN_F8R1_FB21                        CAN_F8R1_FB21_Msk                 /*!< Filter bit 21 */
  8036. #define CAN_F8R1_FB22_Pos                    (22U)                            
  8037. #define CAN_F8R1_FB22_Msk                    (0x1U << CAN_F8R1_FB22_Pos)       /*!< 0x00400000 */
  8038. #define CAN_F8R1_FB22                        CAN_F8R1_FB22_Msk                 /*!< Filter bit 22 */
  8039. #define CAN_F8R1_FB23_Pos                    (23U)                            
  8040. #define CAN_F8R1_FB23_Msk                    (0x1U << CAN_F8R1_FB23_Pos)       /*!< 0x00800000 */
  8041. #define CAN_F8R1_FB23                        CAN_F8R1_FB23_Msk                 /*!< Filter bit 23 */
  8042. #define CAN_F8R1_FB24_Pos                    (24U)                            
  8043. #define CAN_F8R1_FB24_Msk                    (0x1U << CAN_F8R1_FB24_Pos)       /*!< 0x01000000 */
  8044. #define CAN_F8R1_FB24                        CAN_F8R1_FB24_Msk                 /*!< Filter bit 24 */
  8045. #define CAN_F8R1_FB25_Pos                    (25U)                            
  8046. #define CAN_F8R1_FB25_Msk                    (0x1U << CAN_F8R1_FB25_Pos)       /*!< 0x02000000 */
  8047. #define CAN_F8R1_FB25                        CAN_F8R1_FB25_Msk                 /*!< Filter bit 25 */
  8048. #define CAN_F8R1_FB26_Pos                    (26U)                            
  8049. #define CAN_F8R1_FB26_Msk                    (0x1U << CAN_F8R1_FB26_Pos)       /*!< 0x04000000 */
  8050. #define CAN_F8R1_FB26                        CAN_F8R1_FB26_Msk                 /*!< Filter bit 26 */
  8051. #define CAN_F8R1_FB27_Pos                    (27U)                            
  8052. #define CAN_F8R1_FB27_Msk                    (0x1U << CAN_F8R1_FB27_Pos)       /*!< 0x08000000 */
  8053. #define CAN_F8R1_FB27                        CAN_F8R1_FB27_Msk                 /*!< Filter bit 27 */
  8054. #define CAN_F8R1_FB28_Pos                    (28U)                            
  8055. #define CAN_F8R1_FB28_Msk                    (0x1U << CAN_F8R1_FB28_Pos)       /*!< 0x10000000 */
  8056. #define CAN_F8R1_FB28                        CAN_F8R1_FB28_Msk                 /*!< Filter bit 28 */
  8057. #define CAN_F8R1_FB29_Pos                    (29U)                            
  8058. #define CAN_F8R1_FB29_Msk                    (0x1U << CAN_F8R1_FB29_Pos)       /*!< 0x20000000 */
  8059. #define CAN_F8R1_FB29                        CAN_F8R1_FB29_Msk                 /*!< Filter bit 29 */
  8060. #define CAN_F8R1_FB30_Pos                    (30U)                            
  8061. #define CAN_F8R1_FB30_Msk                    (0x1U << CAN_F8R1_FB30_Pos)       /*!< 0x40000000 */
  8062. #define CAN_F8R1_FB30                        CAN_F8R1_FB30_Msk                 /*!< Filter bit 30 */
  8063. #define CAN_F8R1_FB31_Pos                    (31U)                            
  8064. #define CAN_F8R1_FB31_Msk                    (0x1U << CAN_F8R1_FB31_Pos)       /*!< 0x80000000 */
  8065. #define CAN_F8R1_FB31                        CAN_F8R1_FB31_Msk                 /*!< Filter bit 31 */
  8066.  
  8067. /*******************  Bit definition for CAN_F9R1 register  *******************/
  8068. #define CAN_F9R1_FB0_Pos                     (0U)                              
  8069. #define CAN_F9R1_FB0_Msk                     (0x1U << CAN_F9R1_FB0_Pos)        /*!< 0x00000001 */
  8070. #define CAN_F9R1_FB0                         CAN_F9R1_FB0_Msk                  /*!< Filter bit 0 */
  8071. #define CAN_F9R1_FB1_Pos                     (1U)                              
  8072. #define CAN_F9R1_FB1_Msk                     (0x1U << CAN_F9R1_FB1_Pos)        /*!< 0x00000002 */
  8073. #define CAN_F9R1_FB1                         CAN_F9R1_FB1_Msk                  /*!< Filter bit 1 */
  8074. #define CAN_F9R1_FB2_Pos                     (2U)                              
  8075. #define CAN_F9R1_FB2_Msk                     (0x1U << CAN_F9R1_FB2_Pos)        /*!< 0x00000004 */
  8076. #define CAN_F9R1_FB2                         CAN_F9R1_FB2_Msk                  /*!< Filter bit 2 */
  8077. #define CAN_F9R1_FB3_Pos                     (3U)                              
  8078. #define CAN_F9R1_FB3_Msk                     (0x1U << CAN_F9R1_FB3_Pos)        /*!< 0x00000008 */
  8079. #define CAN_F9R1_FB3                         CAN_F9R1_FB3_Msk                  /*!< Filter bit 3 */
  8080. #define CAN_F9R1_FB4_Pos                     (4U)                              
  8081. #define CAN_F9R1_FB4_Msk                     (0x1U << CAN_F9R1_FB4_Pos)        /*!< 0x00000010 */
  8082. #define CAN_F9R1_FB4                         CAN_F9R1_FB4_Msk                  /*!< Filter bit 4 */
  8083. #define CAN_F9R1_FB5_Pos                     (5U)                              
  8084. #define CAN_F9R1_FB5_Msk                     (0x1U << CAN_F9R1_FB5_Pos)        /*!< 0x00000020 */
  8085. #define CAN_F9R1_FB5                         CAN_F9R1_FB5_Msk                  /*!< Filter bit 5 */
  8086. #define CAN_F9R1_FB6_Pos                     (6U)                              
  8087. #define CAN_F9R1_FB6_Msk                     (0x1U << CAN_F9R1_FB6_Pos)        /*!< 0x00000040 */
  8088. #define CAN_F9R1_FB6                         CAN_F9R1_FB6_Msk                  /*!< Filter bit 6 */
  8089. #define CAN_F9R1_FB7_Pos                     (7U)                              
  8090. #define CAN_F9R1_FB7_Msk                     (0x1U << CAN_F9R1_FB7_Pos)        /*!< 0x00000080 */
  8091. #define CAN_F9R1_FB7                         CAN_F9R1_FB7_Msk                  /*!< Filter bit 7 */
  8092. #define CAN_F9R1_FB8_Pos                     (8U)                              
  8093. #define CAN_F9R1_FB8_Msk                     (0x1U << CAN_F9R1_FB8_Pos)        /*!< 0x00000100 */
  8094. #define CAN_F9R1_FB8                         CAN_F9R1_FB8_Msk                  /*!< Filter bit 8 */
  8095. #define CAN_F9R1_FB9_Pos                     (9U)                              
  8096. #define CAN_F9R1_FB9_Msk                     (0x1U << CAN_F9R1_FB9_Pos)        /*!< 0x00000200 */
  8097. #define CAN_F9R1_FB9                         CAN_F9R1_FB9_Msk                  /*!< Filter bit 9 */
  8098. #define CAN_F9R1_FB10_Pos                    (10U)                            
  8099. #define CAN_F9R1_FB10_Msk                    (0x1U << CAN_F9R1_FB10_Pos)       /*!< 0x00000400 */
  8100. #define CAN_F9R1_FB10                        CAN_F9R1_FB10_Msk                 /*!< Filter bit 10 */
  8101. #define CAN_F9R1_FB11_Pos                    (11U)                            
  8102. #define CAN_F9R1_FB11_Msk                    (0x1U << CAN_F9R1_FB11_Pos)       /*!< 0x00000800 */
  8103. #define CAN_F9R1_FB11                        CAN_F9R1_FB11_Msk                 /*!< Filter bit 11 */
  8104. #define CAN_F9R1_FB12_Pos                    (12U)                            
  8105. #define CAN_F9R1_FB12_Msk                    (0x1U << CAN_F9R1_FB12_Pos)       /*!< 0x00001000 */
  8106. #define CAN_F9R1_FB12                        CAN_F9R1_FB12_Msk                 /*!< Filter bit 12 */
  8107. #define CAN_F9R1_FB13_Pos                    (13U)                            
  8108. #define CAN_F9R1_FB13_Msk                    (0x1U << CAN_F9R1_FB13_Pos)       /*!< 0x00002000 */
  8109. #define CAN_F9R1_FB13                        CAN_F9R1_FB13_Msk                 /*!< Filter bit 13 */
  8110. #define CAN_F9R1_FB14_Pos                    (14U)                            
  8111. #define CAN_F9R1_FB14_Msk                    (0x1U << CAN_F9R1_FB14_Pos)       /*!< 0x00004000 */
  8112. #define CAN_F9R1_FB14                        CAN_F9R1_FB14_Msk                 /*!< Filter bit 14 */
  8113. #define CAN_F9R1_FB15_Pos                    (15U)                            
  8114. #define CAN_F9R1_FB15_Msk                    (0x1U << CAN_F9R1_FB15_Pos)       /*!< 0x00008000 */
  8115. #define CAN_F9R1_FB15                        CAN_F9R1_FB15_Msk                 /*!< Filter bit 15 */
  8116. #define CAN_F9R1_FB16_Pos                    (16U)                            
  8117. #define CAN_F9R1_FB16_Msk                    (0x1U << CAN_F9R1_FB16_Pos)       /*!< 0x00010000 */
  8118. #define CAN_F9R1_FB16                        CAN_F9R1_FB16_Msk                 /*!< Filter bit 16 */
  8119. #define CAN_F9R1_FB17_Pos                    (17U)                            
  8120. #define CAN_F9R1_FB17_Msk                    (0x1U << CAN_F9R1_FB17_Pos)       /*!< 0x00020000 */
  8121. #define CAN_F9R1_FB17                        CAN_F9R1_FB17_Msk                 /*!< Filter bit 17 */
  8122. #define CAN_F9R1_FB18_Pos                    (18U)                            
  8123. #define CAN_F9R1_FB18_Msk                    (0x1U << CAN_F9R1_FB18_Pos)       /*!< 0x00040000 */
  8124. #define CAN_F9R1_FB18                        CAN_F9R1_FB18_Msk                 /*!< Filter bit 18 */
  8125. #define CAN_F9R1_FB19_Pos                    (19U)                            
  8126. #define CAN_F9R1_FB19_Msk                    (0x1U << CAN_F9R1_FB19_Pos)       /*!< 0x00080000 */
  8127. #define CAN_F9R1_FB19                        CAN_F9R1_FB19_Msk                 /*!< Filter bit 19 */
  8128. #define CAN_F9R1_FB20_Pos                    (20U)                            
  8129. #define CAN_F9R1_FB20_Msk                    (0x1U << CAN_F9R1_FB20_Pos)       /*!< 0x00100000 */
  8130. #define CAN_F9R1_FB20                        CAN_F9R1_FB20_Msk                 /*!< Filter bit 20 */
  8131. #define CAN_F9R1_FB21_Pos                    (21U)                            
  8132. #define CAN_F9R1_FB21_Msk                    (0x1U << CAN_F9R1_FB21_Pos)       /*!< 0x00200000 */
  8133. #define CAN_F9R1_FB21                        CAN_F9R1_FB21_Msk                 /*!< Filter bit 21 */
  8134. #define CAN_F9R1_FB22_Pos                    (22U)                            
  8135. #define CAN_F9R1_FB22_Msk                    (0x1U << CAN_F9R1_FB22_Pos)       /*!< 0x00400000 */
  8136. #define CAN_F9R1_FB22                        CAN_F9R1_FB22_Msk                 /*!< Filter bit 22 */
  8137. #define CAN_F9R1_FB23_Pos                    (23U)                            
  8138. #define CAN_F9R1_FB23_Msk                    (0x1U << CAN_F9R1_FB23_Pos)       /*!< 0x00800000 */
  8139. #define CAN_F9R1_FB23                        CAN_F9R1_FB23_Msk                 /*!< Filter bit 23 */
  8140. #define CAN_F9R1_FB24_Pos                    (24U)                            
  8141. #define CAN_F9R1_FB24_Msk                    (0x1U << CAN_F9R1_FB24_Pos)       /*!< 0x01000000 */
  8142. #define CAN_F9R1_FB24                        CAN_F9R1_FB24_Msk                 /*!< Filter bit 24 */
  8143. #define CAN_F9R1_FB25_Pos                    (25U)                            
  8144. #define CAN_F9R1_FB25_Msk                    (0x1U << CAN_F9R1_FB25_Pos)       /*!< 0x02000000 */
  8145. #define CAN_F9R1_FB25                        CAN_F9R1_FB25_Msk                 /*!< Filter bit 25 */
  8146. #define CAN_F9R1_FB26_Pos                    (26U)                            
  8147. #define CAN_F9R1_FB26_Msk                    (0x1U << CAN_F9R1_FB26_Pos)       /*!< 0x04000000 */
  8148. #define CAN_F9R1_FB26                        CAN_F9R1_FB26_Msk                 /*!< Filter bit 26 */
  8149. #define CAN_F9R1_FB27_Pos                    (27U)                            
  8150. #define CAN_F9R1_FB27_Msk                    (0x1U << CAN_F9R1_FB27_Pos)       /*!< 0x08000000 */
  8151. #define CAN_F9R1_FB27                        CAN_F9R1_FB27_Msk                 /*!< Filter bit 27 */
  8152. #define CAN_F9R1_FB28_Pos                    (28U)                            
  8153. #define CAN_F9R1_FB28_Msk                    (0x1U << CAN_F9R1_FB28_Pos)       /*!< 0x10000000 */
  8154. #define CAN_F9R1_FB28                        CAN_F9R1_FB28_Msk                 /*!< Filter bit 28 */
  8155. #define CAN_F9R1_FB29_Pos                    (29U)                            
  8156. #define CAN_F9R1_FB29_Msk                    (0x1U << CAN_F9R1_FB29_Pos)       /*!< 0x20000000 */
  8157. #define CAN_F9R1_FB29                        CAN_F9R1_FB29_Msk                 /*!< Filter bit 29 */
  8158. #define CAN_F9R1_FB30_Pos                    (30U)                            
  8159. #define CAN_F9R1_FB30_Msk                    (0x1U << CAN_F9R1_FB30_Pos)       /*!< 0x40000000 */
  8160. #define CAN_F9R1_FB30                        CAN_F9R1_FB30_Msk                 /*!< Filter bit 30 */
  8161. #define CAN_F9R1_FB31_Pos                    (31U)                            
  8162. #define CAN_F9R1_FB31_Msk                    (0x1U << CAN_F9R1_FB31_Pos)       /*!< 0x80000000 */
  8163. #define CAN_F9R1_FB31                        CAN_F9R1_FB31_Msk                 /*!< Filter bit 31 */
  8164.  
  8165. /*******************  Bit definition for CAN_F10R1 register  ******************/
  8166. #define CAN_F10R1_FB0_Pos                    (0U)                              
  8167. #define CAN_F10R1_FB0_Msk                    (0x1U << CAN_F10R1_FB0_Pos)       /*!< 0x00000001 */
  8168. #define CAN_F10R1_FB0                        CAN_F10R1_FB0_Msk                 /*!< Filter bit 0 */
  8169. #define CAN_F10R1_FB1_Pos                    (1U)                              
  8170. #define CAN_F10R1_FB1_Msk                    (0x1U << CAN_F10R1_FB1_Pos)       /*!< 0x00000002 */
  8171. #define CAN_F10R1_FB1                        CAN_F10R1_FB1_Msk                 /*!< Filter bit 1 */
  8172. #define CAN_F10R1_FB2_Pos                    (2U)                              
  8173. #define CAN_F10R1_FB2_Msk                    (0x1U << CAN_F10R1_FB2_Pos)       /*!< 0x00000004 */
  8174. #define CAN_F10R1_FB2                        CAN_F10R1_FB2_Msk                 /*!< Filter bit 2 */
  8175. #define CAN_F10R1_FB3_Pos                    (3U)                              
  8176. #define CAN_F10R1_FB3_Msk                    (0x1U << CAN_F10R1_FB3_Pos)       /*!< 0x00000008 */
  8177. #define CAN_F10R1_FB3                        CAN_F10R1_FB3_Msk                 /*!< Filter bit 3 */
  8178. #define CAN_F10R1_FB4_Pos                    (4U)                              
  8179. #define CAN_F10R1_FB4_Msk                    (0x1U << CAN_F10R1_FB4_Pos)       /*!< 0x00000010 */
  8180. #define CAN_F10R1_FB4                        CAN_F10R1_FB4_Msk                 /*!< Filter bit 4 */
  8181. #define CAN_F10R1_FB5_Pos                    (5U)                              
  8182. #define CAN_F10R1_FB5_Msk                    (0x1U << CAN_F10R1_FB5_Pos)       /*!< 0x00000020 */
  8183. #define CAN_F10R1_FB5                        CAN_F10R1_FB5_Msk                 /*!< Filter bit 5 */
  8184. #define CAN_F10R1_FB6_Pos                    (6U)                              
  8185. #define CAN_F10R1_FB6_Msk                    (0x1U << CAN_F10R1_FB6_Pos)       /*!< 0x00000040 */
  8186. #define CAN_F10R1_FB6                        CAN_F10R1_FB6_Msk                 /*!< Filter bit 6 */
  8187. #define CAN_F10R1_FB7_Pos                    (7U)                              
  8188. #define CAN_F10R1_FB7_Msk                    (0x1U << CAN_F10R1_FB7_Pos)       /*!< 0x00000080 */
  8189. #define CAN_F10R1_FB7                        CAN_F10R1_FB7_Msk                 /*!< Filter bit 7 */
  8190. #define CAN_F10R1_FB8_Pos                    (8U)                              
  8191. #define CAN_F10R1_FB8_Msk                    (0x1U << CAN_F10R1_FB8_Pos)       /*!< 0x00000100 */
  8192. #define CAN_F10R1_FB8                        CAN_F10R1_FB8_Msk                 /*!< Filter bit 8 */
  8193. #define CAN_F10R1_FB9_Pos                    (9U)                              
  8194. #define CAN_F10R1_FB9_Msk                    (0x1U << CAN_F10R1_FB9_Pos)       /*!< 0x00000200 */
  8195. #define CAN_F10R1_FB9                        CAN_F10R1_FB9_Msk                 /*!< Filter bit 9 */
  8196. #define CAN_F10R1_FB10_Pos                   (10U)                            
  8197. #define CAN_F10R1_FB10_Msk                   (0x1U << CAN_F10R1_FB10_Pos)      /*!< 0x00000400 */
  8198. #define CAN_F10R1_FB10                       CAN_F10R1_FB10_Msk                /*!< Filter bit 10 */
  8199. #define CAN_F10R1_FB11_Pos                   (11U)                            
  8200. #define CAN_F10R1_FB11_Msk                   (0x1U << CAN_F10R1_FB11_Pos)      /*!< 0x00000800 */
  8201. #define CAN_F10R1_FB11                       CAN_F10R1_FB11_Msk                /*!< Filter bit 11 */
  8202. #define CAN_F10R1_FB12_Pos                   (12U)                            
  8203. #define CAN_F10R1_FB12_Msk                   (0x1U << CAN_F10R1_FB12_Pos)      /*!< 0x00001000 */
  8204. #define CAN_F10R1_FB12                       CAN_F10R1_FB12_Msk                /*!< Filter bit 12 */
  8205. #define CAN_F10R1_FB13_Pos                   (13U)                            
  8206. #define CAN_F10R1_FB13_Msk                   (0x1U << CAN_F10R1_FB13_Pos)      /*!< 0x00002000 */
  8207. #define CAN_F10R1_FB13                       CAN_F10R1_FB13_Msk                /*!< Filter bit 13 */
  8208. #define CAN_F10R1_FB14_Pos                   (14U)                            
  8209. #define CAN_F10R1_FB14_Msk                   (0x1U << CAN_F10R1_FB14_Pos)      /*!< 0x00004000 */
  8210. #define CAN_F10R1_FB14                       CAN_F10R1_FB14_Msk                /*!< Filter bit 14 */
  8211. #define CAN_F10R1_FB15_Pos                   (15U)                            
  8212. #define CAN_F10R1_FB15_Msk                   (0x1U << CAN_F10R1_FB15_Pos)      /*!< 0x00008000 */
  8213. #define CAN_F10R1_FB15                       CAN_F10R1_FB15_Msk                /*!< Filter bit 15 */
  8214. #define CAN_F10R1_FB16_Pos                   (16U)                            
  8215. #define CAN_F10R1_FB16_Msk                   (0x1U << CAN_F10R1_FB16_Pos)      /*!< 0x00010000 */
  8216. #define CAN_F10R1_FB16                       CAN_F10R1_FB16_Msk                /*!< Filter bit 16 */
  8217. #define CAN_F10R1_FB17_Pos                   (17U)                            
  8218. #define CAN_F10R1_FB17_Msk                   (0x1U << CAN_F10R1_FB17_Pos)      /*!< 0x00020000 */
  8219. #define CAN_F10R1_FB17                       CAN_F10R1_FB17_Msk                /*!< Filter bit 17 */
  8220. #define CAN_F10R1_FB18_Pos                   (18U)                            
  8221. #define CAN_F10R1_FB18_Msk                   (0x1U << CAN_F10R1_FB18_Pos)      /*!< 0x00040000 */
  8222. #define CAN_F10R1_FB18                       CAN_F10R1_FB18_Msk                /*!< Filter bit 18 */
  8223. #define CAN_F10R1_FB19_Pos                   (19U)                            
  8224. #define CAN_F10R1_FB19_Msk                   (0x1U << CAN_F10R1_FB19_Pos)      /*!< 0x00080000 */
  8225. #define CAN_F10R1_FB19                       CAN_F10R1_FB19_Msk                /*!< Filter bit 19 */
  8226. #define CAN_F10R1_FB20_Pos                   (20U)                            
  8227. #define CAN_F10R1_FB20_Msk                   (0x1U << CAN_F10R1_FB20_Pos)      /*!< 0x00100000 */
  8228. #define CAN_F10R1_FB20                       CAN_F10R1_FB20_Msk                /*!< Filter bit 20 */
  8229. #define CAN_F10R1_FB21_Pos                   (21U)                            
  8230. #define CAN_F10R1_FB21_Msk                   (0x1U << CAN_F10R1_FB21_Pos)      /*!< 0x00200000 */
  8231. #define CAN_F10R1_FB21                       CAN_F10R1_FB21_Msk                /*!< Filter bit 21 */
  8232. #define CAN_F10R1_FB22_Pos                   (22U)                            
  8233. #define CAN_F10R1_FB22_Msk                   (0x1U << CAN_F10R1_FB22_Pos)      /*!< 0x00400000 */
  8234. #define CAN_F10R1_FB22                       CAN_F10R1_FB22_Msk                /*!< Filter bit 22 */
  8235. #define CAN_F10R1_FB23_Pos                   (23U)                            
  8236. #define CAN_F10R1_FB23_Msk                   (0x1U << CAN_F10R1_FB23_Pos)      /*!< 0x00800000 */
  8237. #define CAN_F10R1_FB23                       CAN_F10R1_FB23_Msk                /*!< Filter bit 23 */
  8238. #define CAN_F10R1_FB24_Pos                   (24U)                            
  8239. #define CAN_F10R1_FB24_Msk                   (0x1U << CAN_F10R1_FB24_Pos)      /*!< 0x01000000 */
  8240. #define CAN_F10R1_FB24                       CAN_F10R1_FB24_Msk                /*!< Filter bit 24 */
  8241. #define CAN_F10R1_FB25_Pos                   (25U)                            
  8242. #define CAN_F10R1_FB25_Msk                   (0x1U << CAN_F10R1_FB25_Pos)      /*!< 0x02000000 */
  8243. #define CAN_F10R1_FB25                       CAN_F10R1_FB25_Msk                /*!< Filter bit 25 */
  8244. #define CAN_F10R1_FB26_Pos                   (26U)                            
  8245. #define CAN_F10R1_FB26_Msk                   (0x1U << CAN_F10R1_FB26_Pos)      /*!< 0x04000000 */
  8246. #define CAN_F10R1_FB26                       CAN_F10R1_FB26_Msk                /*!< Filter bit 26 */
  8247. #define CAN_F10R1_FB27_Pos                   (27U)                            
  8248. #define CAN_F10R1_FB27_Msk                   (0x1U << CAN_F10R1_FB27_Pos)      /*!< 0x08000000 */
  8249. #define CAN_F10R1_FB27                       CAN_F10R1_FB27_Msk                /*!< Filter bit 27 */
  8250. #define CAN_F10R1_FB28_Pos                   (28U)                            
  8251. #define CAN_F10R1_FB28_Msk                   (0x1U << CAN_F10R1_FB28_Pos)      /*!< 0x10000000 */
  8252. #define CAN_F10R1_FB28                       CAN_F10R1_FB28_Msk                /*!< Filter bit 28 */
  8253. #define CAN_F10R1_FB29_Pos                   (29U)                            
  8254. #define CAN_F10R1_FB29_Msk                   (0x1U << CAN_F10R1_FB29_Pos)      /*!< 0x20000000 */
  8255. #define CAN_F10R1_FB29                       CAN_F10R1_FB29_Msk                /*!< Filter bit 29 */
  8256. #define CAN_F10R1_FB30_Pos                   (30U)                            
  8257. #define CAN_F10R1_FB30_Msk                   (0x1U << CAN_F10R1_FB30_Pos)      /*!< 0x40000000 */
  8258. #define CAN_F10R1_FB30                       CAN_F10R1_FB30_Msk                /*!< Filter bit 30 */
  8259. #define CAN_F10R1_FB31_Pos                   (31U)                            
  8260. #define CAN_F10R1_FB31_Msk                   (0x1U << CAN_F10R1_FB31_Pos)      /*!< 0x80000000 */
  8261. #define CAN_F10R1_FB31                       CAN_F10R1_FB31_Msk                /*!< Filter bit 31 */
  8262.  
  8263. /*******************  Bit definition for CAN_F11R1 register  ******************/
  8264. #define CAN_F11R1_FB0_Pos                    (0U)                              
  8265. #define CAN_F11R1_FB0_Msk                    (0x1U << CAN_F11R1_FB0_Pos)       /*!< 0x00000001 */
  8266. #define CAN_F11R1_FB0                        CAN_F11R1_FB0_Msk                 /*!< Filter bit 0 */
  8267. #define CAN_F11R1_FB1_Pos                    (1U)                              
  8268. #define CAN_F11R1_FB1_Msk                    (0x1U << CAN_F11R1_FB1_Pos)       /*!< 0x00000002 */
  8269. #define CAN_F11R1_FB1                        CAN_F11R1_FB1_Msk                 /*!< Filter bit 1 */
  8270. #define CAN_F11R1_FB2_Pos                    (2U)                              
  8271. #define CAN_F11R1_FB2_Msk                    (0x1U << CAN_F11R1_FB2_Pos)       /*!< 0x00000004 */
  8272. #define CAN_F11R1_FB2                        CAN_F11R1_FB2_Msk                 /*!< Filter bit 2 */
  8273. #define CAN_F11R1_FB3_Pos                    (3U)                              
  8274. #define CAN_F11R1_FB3_Msk                    (0x1U << CAN_F11R1_FB3_Pos)       /*!< 0x00000008 */
  8275. #define CAN_F11R1_FB3                        CAN_F11R1_FB3_Msk                 /*!< Filter bit 3 */
  8276. #define CAN_F11R1_FB4_Pos                    (4U)                              
  8277. #define CAN_F11R1_FB4_Msk                    (0x1U << CAN_F11R1_FB4_Pos)       /*!< 0x00000010 */
  8278. #define CAN_F11R1_FB4                        CAN_F11R1_FB4_Msk                 /*!< Filter bit 4 */
  8279. #define CAN_F11R1_FB5_Pos                    (5U)                              
  8280. #define CAN_F11R1_FB5_Msk                    (0x1U << CAN_F11R1_FB5_Pos)       /*!< 0x00000020 */
  8281. #define CAN_F11R1_FB5                        CAN_F11R1_FB5_Msk                 /*!< Filter bit 5 */
  8282. #define CAN_F11R1_FB6_Pos                    (6U)                              
  8283. #define CAN_F11R1_FB6_Msk                    (0x1U << CAN_F11R1_FB6_Pos)       /*!< 0x00000040 */
  8284. #define CAN_F11R1_FB6                        CAN_F11R1_FB6_Msk                 /*!< Filter bit 6 */
  8285. #define CAN_F11R1_FB7_Pos                    (7U)                              
  8286. #define CAN_F11R1_FB7_Msk                    (0x1U << CAN_F11R1_FB7_Pos)       /*!< 0x00000080 */
  8287. #define CAN_F11R1_FB7                        CAN_F11R1_FB7_Msk                 /*!< Filter bit 7 */
  8288. #define CAN_F11R1_FB8_Pos                    (8U)                              
  8289. #define CAN_F11R1_FB8_Msk                    (0x1U << CAN_F11R1_FB8_Pos)       /*!< 0x00000100 */
  8290. #define CAN_F11R1_FB8                        CAN_F11R1_FB8_Msk                 /*!< Filter bit 8 */
  8291. #define CAN_F11R1_FB9_Pos                    (9U)                              
  8292. #define CAN_F11R1_FB9_Msk                    (0x1U << CAN_F11R1_FB9_Pos)       /*!< 0x00000200 */
  8293. #define CAN_F11R1_FB9                        CAN_F11R1_FB9_Msk                 /*!< Filter bit 9 */
  8294. #define CAN_F11R1_FB10_Pos                   (10U)                            
  8295. #define CAN_F11R1_FB10_Msk                   (0x1U << CAN_F11R1_FB10_Pos)      /*!< 0x00000400 */
  8296. #define CAN_F11R1_FB10                       CAN_F11R1_FB10_Msk                /*!< Filter bit 10 */
  8297. #define CAN_F11R1_FB11_Pos                   (11U)                            
  8298. #define CAN_F11R1_FB11_Msk                   (0x1U << CAN_F11R1_FB11_Pos)      /*!< 0x00000800 */
  8299. #define CAN_F11R1_FB11                       CAN_F11R1_FB11_Msk                /*!< Filter bit 11 */
  8300. #define CAN_F11R1_FB12_Pos                   (12U)                            
  8301. #define CAN_F11R1_FB12_Msk                   (0x1U << CAN_F11R1_FB12_Pos)      /*!< 0x00001000 */
  8302. #define CAN_F11R1_FB12                       CAN_F11R1_FB12_Msk                /*!< Filter bit 12 */
  8303. #define CAN_F11R1_FB13_Pos                   (13U)                            
  8304. #define CAN_F11R1_FB13_Msk                   (0x1U << CAN_F11R1_FB13_Pos)      /*!< 0x00002000 */
  8305. #define CAN_F11R1_FB13                       CAN_F11R1_FB13_Msk                /*!< Filter bit 13 */
  8306. #define CAN_F11R1_FB14_Pos                   (14U)                            
  8307. #define CAN_F11R1_FB14_Msk                   (0x1U << CAN_F11R1_FB14_Pos)      /*!< 0x00004000 */
  8308. #define CAN_F11R1_FB14                       CAN_F11R1_FB14_Msk                /*!< Filter bit 14 */
  8309. #define CAN_F11R1_FB15_Pos                   (15U)                            
  8310. #define CAN_F11R1_FB15_Msk                   (0x1U << CAN_F11R1_FB15_Pos)      /*!< 0x00008000 */
  8311. #define CAN_F11R1_FB15                       CAN_F11R1_FB15_Msk                /*!< Filter bit 15 */
  8312. #define CAN_F11R1_FB16_Pos                   (16U)                            
  8313. #define CAN_F11R1_FB16_Msk                   (0x1U << CAN_F11R1_FB16_Pos)      /*!< 0x00010000 */
  8314. #define CAN_F11R1_FB16                       CAN_F11R1_FB16_Msk                /*!< Filter bit 16 */
  8315. #define CAN_F11R1_FB17_Pos                   (17U)                            
  8316. #define CAN_F11R1_FB17_Msk                   (0x1U << CAN_F11R1_FB17_Pos)      /*!< 0x00020000 */
  8317. #define CAN_F11R1_FB17                       CAN_F11R1_FB17_Msk                /*!< Filter bit 17 */
  8318. #define CAN_F11R1_FB18_Pos                   (18U)                            
  8319. #define CAN_F11R1_FB18_Msk                   (0x1U << CAN_F11R1_FB18_Pos)      /*!< 0x00040000 */
  8320. #define CAN_F11R1_FB18                       CAN_F11R1_FB18_Msk                /*!< Filter bit 18 */
  8321. #define CAN_F11R1_FB19_Pos                   (19U)                            
  8322. #define CAN_F11R1_FB19_Msk                   (0x1U << CAN_F11R1_FB19_Pos)      /*!< 0x00080000 */
  8323. #define CAN_F11R1_FB19                       CAN_F11R1_FB19_Msk                /*!< Filter bit 19 */
  8324. #define CAN_F11R1_FB20_Pos                   (20U)                            
  8325. #define CAN_F11R1_FB20_Msk                   (0x1U << CAN_F11R1_FB20_Pos)      /*!< 0x00100000 */
  8326. #define CAN_F11R1_FB20                       CAN_F11R1_FB20_Msk                /*!< Filter bit 20 */
  8327. #define CAN_F11R1_FB21_Pos                   (21U)                            
  8328. #define CAN_F11R1_FB21_Msk                   (0x1U << CAN_F11R1_FB21_Pos)      /*!< 0x00200000 */
  8329. #define CAN_F11R1_FB21                       CAN_F11R1_FB21_Msk                /*!< Filter bit 21 */
  8330. #define CAN_F11R1_FB22_Pos                   (22U)                            
  8331. #define CAN_F11R1_FB22_Msk                   (0x1U << CAN_F11R1_FB22_Pos)      /*!< 0x00400000 */
  8332. #define CAN_F11R1_FB22                       CAN_F11R1_FB22_Msk                /*!< Filter bit 22 */
  8333. #define CAN_F11R1_FB23_Pos                   (23U)                            
  8334. #define CAN_F11R1_FB23_Msk                   (0x1U << CAN_F11R1_FB23_Pos)      /*!< 0x00800000 */
  8335. #define CAN_F11R1_FB23                       CAN_F11R1_FB23_Msk                /*!< Filter bit 23 */
  8336. #define CAN_F11R1_FB24_Pos                   (24U)                            
  8337. #define CAN_F11R1_FB24_Msk                   (0x1U << CAN_F11R1_FB24_Pos)      /*!< 0x01000000 */
  8338. #define CAN_F11R1_FB24                       CAN_F11R1_FB24_Msk                /*!< Filter bit 24 */
  8339. #define CAN_F11R1_FB25_Pos                   (25U)                            
  8340. #define CAN_F11R1_FB25_Msk                   (0x1U << CAN_F11R1_FB25_Pos)      /*!< 0x02000000 */
  8341. #define CAN_F11R1_FB25                       CAN_F11R1_FB25_Msk                /*!< Filter bit 25 */
  8342. #define CAN_F11R1_FB26_Pos                   (26U)                            
  8343. #define CAN_F11R1_FB26_Msk                   (0x1U << CAN_F11R1_FB26_Pos)      /*!< 0x04000000 */
  8344. #define CAN_F11R1_FB26                       CAN_F11R1_FB26_Msk                /*!< Filter bit 26 */
  8345. #define CAN_F11R1_FB27_Pos                   (27U)                            
  8346. #define CAN_F11R1_FB27_Msk                   (0x1U << CAN_F11R1_FB27_Pos)      /*!< 0x08000000 */
  8347. #define CAN_F11R1_FB27                       CAN_F11R1_FB27_Msk                /*!< Filter bit 27 */
  8348. #define CAN_F11R1_FB28_Pos                   (28U)                            
  8349. #define CAN_F11R1_FB28_Msk                   (0x1U << CAN_F11R1_FB28_Pos)      /*!< 0x10000000 */
  8350. #define CAN_F11R1_FB28                       CAN_F11R1_FB28_Msk                /*!< Filter bit 28 */
  8351. #define CAN_F11R1_FB29_Pos                   (29U)                            
  8352. #define CAN_F11R1_FB29_Msk                   (0x1U << CAN_F11R1_FB29_Pos)      /*!< 0x20000000 */
  8353. #define CAN_F11R1_FB29                       CAN_F11R1_FB29_Msk                /*!< Filter bit 29 */
  8354. #define CAN_F11R1_FB30_Pos                   (30U)                            
  8355. #define CAN_F11R1_FB30_Msk                   (0x1U << CAN_F11R1_FB30_Pos)      /*!< 0x40000000 */
  8356. #define CAN_F11R1_FB30                       CAN_F11R1_FB30_Msk                /*!< Filter bit 30 */
  8357. #define CAN_F11R1_FB31_Pos                   (31U)                            
  8358. #define CAN_F11R1_FB31_Msk                   (0x1U << CAN_F11R1_FB31_Pos)      /*!< 0x80000000 */
  8359. #define CAN_F11R1_FB31                       CAN_F11R1_FB31_Msk                /*!< Filter bit 31 */
  8360.  
  8361. /*******************  Bit definition for CAN_F12R1 register  ******************/
  8362. #define CAN_F12R1_FB0_Pos                    (0U)                              
  8363. #define CAN_F12R1_FB0_Msk                    (0x1U << CAN_F12R1_FB0_Pos)       /*!< 0x00000001 */
  8364. #define CAN_F12R1_FB0                        CAN_F12R1_FB0_Msk                 /*!< Filter bit 0 */
  8365. #define CAN_F12R1_FB1_Pos                    (1U)                              
  8366. #define CAN_F12R1_FB1_Msk                    (0x1U << CAN_F12R1_FB1_Pos)       /*!< 0x00000002 */
  8367. #define CAN_F12R1_FB1                        CAN_F12R1_FB1_Msk                 /*!< Filter bit 1 */
  8368. #define CAN_F12R1_FB2_Pos                    (2U)                              
  8369. #define CAN_F12R1_FB2_Msk                    (0x1U << CAN_F12R1_FB2_Pos)       /*!< 0x00000004 */
  8370. #define CAN_F12R1_FB2                        CAN_F12R1_FB2_Msk                 /*!< Filter bit 2 */
  8371. #define CAN_F12R1_FB3_Pos                    (3U)                              
  8372. #define CAN_F12R1_FB3_Msk                    (0x1U << CAN_F12R1_FB3_Pos)       /*!< 0x00000008 */
  8373. #define CAN_F12R1_FB3                        CAN_F12R1_FB3_Msk                 /*!< Filter bit 3 */
  8374. #define CAN_F12R1_FB4_Pos                    (4U)                              
  8375. #define CAN_F12R1_FB4_Msk                    (0x1U << CAN_F12R1_FB4_Pos)       /*!< 0x00000010 */
  8376. #define CAN_F12R1_FB4                        CAN_F12R1_FB4_Msk                 /*!< Filter bit 4 */
  8377. #define CAN_F12R1_FB5_Pos                    (5U)                              
  8378. #define CAN_F12R1_FB5_Msk                    (0x1U << CAN_F12R1_FB5_Pos)       /*!< 0x00000020 */
  8379. #define CAN_F12R1_FB5                        CAN_F12R1_FB5_Msk                 /*!< Filter bit 5 */
  8380. #define CAN_F12R1_FB6_Pos                    (6U)                              
  8381. #define CAN_F12R1_FB6_Msk                    (0x1U << CAN_F12R1_FB6_Pos)       /*!< 0x00000040 */
  8382. #define CAN_F12R1_FB6                        CAN_F12R1_FB6_Msk                 /*!< Filter bit 6 */
  8383. #define CAN_F12R1_FB7_Pos                    (7U)                              
  8384. #define CAN_F12R1_FB7_Msk                    (0x1U << CAN_F12R1_FB7_Pos)       /*!< 0x00000080 */
  8385. #define CAN_F12R1_FB7                        CAN_F12R1_FB7_Msk                 /*!< Filter bit 7 */
  8386. #define CAN_F12R1_FB8_Pos                    (8U)                              
  8387. #define CAN_F12R1_FB8_Msk                    (0x1U << CAN_F12R1_FB8_Pos)       /*!< 0x00000100 */
  8388. #define CAN_F12R1_FB8                        CAN_F12R1_FB8_Msk                 /*!< Filter bit 8 */
  8389. #define CAN_F12R1_FB9_Pos                    (9U)                              
  8390. #define CAN_F12R1_FB9_Msk                    (0x1U << CAN_F12R1_FB9_Pos)       /*!< 0x00000200 */
  8391. #define CAN_F12R1_FB9                        CAN_F12R1_FB9_Msk                 /*!< Filter bit 9 */
  8392. #define CAN_F12R1_FB10_Pos                   (10U)                            
  8393. #define CAN_F12R1_FB10_Msk                   (0x1U << CAN_F12R1_FB10_Pos)      /*!< 0x00000400 */
  8394. #define CAN_F12R1_FB10                       CAN_F12R1_FB10_Msk                /*!< Filter bit 10 */
  8395. #define CAN_F12R1_FB11_Pos                   (11U)                            
  8396. #define CAN_F12R1_FB11_Msk                   (0x1U << CAN_F12R1_FB11_Pos)      /*!< 0x00000800 */
  8397. #define CAN_F12R1_FB11                       CAN_F12R1_FB11_Msk                /*!< Filter bit 11 */
  8398. #define CAN_F12R1_FB12_Pos                   (12U)                            
  8399. #define CAN_F12R1_FB12_Msk                   (0x1U << CAN_F12R1_FB12_Pos)      /*!< 0x00001000 */
  8400. #define CAN_F12R1_FB12                       CAN_F12R1_FB12_Msk                /*!< Filter bit 12 */
  8401. #define CAN_F12R1_FB13_Pos                   (13U)                            
  8402. #define CAN_F12R1_FB13_Msk                   (0x1U << CAN_F12R1_FB13_Pos)      /*!< 0x00002000 */
  8403. #define CAN_F12R1_FB13                       CAN_F12R1_FB13_Msk                /*!< Filter bit 13 */
  8404. #define CAN_F12R1_FB14_Pos                   (14U)                            
  8405. #define CAN_F12R1_FB14_Msk                   (0x1U << CAN_F12R1_FB14_Pos)      /*!< 0x00004000 */
  8406. #define CAN_F12R1_FB14                       CAN_F12R1_FB14_Msk                /*!< Filter bit 14 */
  8407. #define CAN_F12R1_FB15_Pos                   (15U)                            
  8408. #define CAN_F12R1_FB15_Msk                   (0x1U << CAN_F12R1_FB15_Pos)      /*!< 0x00008000 */
  8409. #define CAN_F12R1_FB15                       CAN_F12R1_FB15_Msk                /*!< Filter bit 15 */
  8410. #define CAN_F12R1_FB16_Pos                   (16U)                            
  8411. #define CAN_F12R1_FB16_Msk                   (0x1U << CAN_F12R1_FB16_Pos)      /*!< 0x00010000 */
  8412. #define CAN_F12R1_FB16                       CAN_F12R1_FB16_Msk                /*!< Filter bit 16 */
  8413. #define CAN_F12R1_FB17_Pos                   (17U)                            
  8414. #define CAN_F12R1_FB17_Msk                   (0x1U << CAN_F12R1_FB17_Pos)      /*!< 0x00020000 */
  8415. #define CAN_F12R1_FB17                       CAN_F12R1_FB17_Msk                /*!< Filter bit 17 */
  8416. #define CAN_F12R1_FB18_Pos                   (18U)                            
  8417. #define CAN_F12R1_FB18_Msk                   (0x1U << CAN_F12R1_FB18_Pos)      /*!< 0x00040000 */
  8418. #define CAN_F12R1_FB18                       CAN_F12R1_FB18_Msk                /*!< Filter bit 18 */
  8419. #define CAN_F12R1_FB19_Pos                   (19U)                            
  8420. #define CAN_F12R1_FB19_Msk                   (0x1U << CAN_F12R1_FB19_Pos)      /*!< 0x00080000 */
  8421. #define CAN_F12R1_FB19                       CAN_F12R1_FB19_Msk                /*!< Filter bit 19 */
  8422. #define CAN_F12R1_FB20_Pos                   (20U)                            
  8423. #define CAN_F12R1_FB20_Msk                   (0x1U << CAN_F12R1_FB20_Pos)      /*!< 0x00100000 */
  8424. #define CAN_F12R1_FB20                       CAN_F12R1_FB20_Msk                /*!< Filter bit 20 */
  8425. #define CAN_F12R1_FB21_Pos                   (21U)                            
  8426. #define CAN_F12R1_FB21_Msk                   (0x1U << CAN_F12R1_FB21_Pos)      /*!< 0x00200000 */
  8427. #define CAN_F12R1_FB21                       CAN_F12R1_FB21_Msk                /*!< Filter bit 21 */
  8428. #define CAN_F12R1_FB22_Pos                   (22U)                            
  8429. #define CAN_F12R1_FB22_Msk                   (0x1U << CAN_F12R1_FB22_Pos)      /*!< 0x00400000 */
  8430. #define CAN_F12R1_FB22                       CAN_F12R1_FB22_Msk                /*!< Filter bit 22 */
  8431. #define CAN_F12R1_FB23_Pos                   (23U)                            
  8432. #define CAN_F12R1_FB23_Msk                   (0x1U << CAN_F12R1_FB23_Pos)      /*!< 0x00800000 */
  8433. #define CAN_F12R1_FB23                       CAN_F12R1_FB23_Msk                /*!< Filter bit 23 */
  8434. #define CAN_F12R1_FB24_Pos                   (24U)                            
  8435. #define CAN_F12R1_FB24_Msk                   (0x1U << CAN_F12R1_FB24_Pos)      /*!< 0x01000000 */
  8436. #define CAN_F12R1_FB24                       CAN_F12R1_FB24_Msk                /*!< Filter bit 24 */
  8437. #define CAN_F12R1_FB25_Pos                   (25U)                            
  8438. #define CAN_F12R1_FB25_Msk                   (0x1U << CAN_F12R1_FB25_Pos)      /*!< 0x02000000 */
  8439. #define CAN_F12R1_FB25                       CAN_F12R1_FB25_Msk                /*!< Filter bit 25 */
  8440. #define CAN_F12R1_FB26_Pos                   (26U)                            
  8441. #define CAN_F12R1_FB26_Msk                   (0x1U << CAN_F12R1_FB26_Pos)      /*!< 0x04000000 */
  8442. #define CAN_F12R1_FB26                       CAN_F12R1_FB26_Msk                /*!< Filter bit 26 */
  8443. #define CAN_F12R1_FB27_Pos                   (27U)                            
  8444. #define CAN_F12R1_FB27_Msk                   (0x1U << CAN_F12R1_FB27_Pos)      /*!< 0x08000000 */
  8445. #define CAN_F12R1_FB27                       CAN_F12R1_FB27_Msk                /*!< Filter bit 27 */
  8446. #define CAN_F12R1_FB28_Pos                   (28U)                            
  8447. #define CAN_F12R1_FB28_Msk                   (0x1U << CAN_F12R1_FB28_Pos)      /*!< 0x10000000 */
  8448. #define CAN_F12R1_FB28                       CAN_F12R1_FB28_Msk                /*!< Filter bit 28 */
  8449. #define CAN_F12R1_FB29_Pos                   (29U)                            
  8450. #define CAN_F12R1_FB29_Msk                   (0x1U << CAN_F12R1_FB29_Pos)      /*!< 0x20000000 */
  8451. #define CAN_F12R1_FB29                       CAN_F12R1_FB29_Msk                /*!< Filter bit 29 */
  8452. #define CAN_F12R1_FB30_Pos                   (30U)                            
  8453. #define CAN_F12R1_FB30_Msk                   (0x1U << CAN_F12R1_FB30_Pos)      /*!< 0x40000000 */
  8454. #define CAN_F12R1_FB30                       CAN_F12R1_FB30_Msk                /*!< Filter bit 30 */
  8455. #define CAN_F12R1_FB31_Pos                   (31U)                            
  8456. #define CAN_F12R1_FB31_Msk                   (0x1U << CAN_F12R1_FB31_Pos)      /*!< 0x80000000 */
  8457. #define CAN_F12R1_FB31                       CAN_F12R1_FB31_Msk                /*!< Filter bit 31 */
  8458.  
  8459. /*******************  Bit definition for CAN_F13R1 register  ******************/
  8460. #define CAN_F13R1_FB0_Pos                    (0U)                              
  8461. #define CAN_F13R1_FB0_Msk                    (0x1U << CAN_F13R1_FB0_Pos)       /*!< 0x00000001 */
  8462. #define CAN_F13R1_FB0                        CAN_F13R1_FB0_Msk                 /*!< Filter bit 0 */
  8463. #define CAN_F13R1_FB1_Pos                    (1U)                              
  8464. #define CAN_F13R1_FB1_Msk                    (0x1U << CAN_F13R1_FB1_Pos)       /*!< 0x00000002 */
  8465. #define CAN_F13R1_FB1                        CAN_F13R1_FB1_Msk                 /*!< Filter bit 1 */
  8466. #define CAN_F13R1_FB2_Pos                    (2U)                              
  8467. #define CAN_F13R1_FB2_Msk                    (0x1U << CAN_F13R1_FB2_Pos)       /*!< 0x00000004 */
  8468. #define CAN_F13R1_FB2                        CAN_F13R1_FB2_Msk                 /*!< Filter bit 2 */
  8469. #define CAN_F13R1_FB3_Pos                    (3U)                              
  8470. #define CAN_F13R1_FB3_Msk                    (0x1U << CAN_F13R1_FB3_Pos)       /*!< 0x00000008 */
  8471. #define CAN_F13R1_FB3                        CAN_F13R1_FB3_Msk                 /*!< Filter bit 3 */
  8472. #define CAN_F13R1_FB4_Pos                    (4U)                              
  8473. #define CAN_F13R1_FB4_Msk                    (0x1U << CAN_F13R1_FB4_Pos)       /*!< 0x00000010 */
  8474. #define CAN_F13R1_FB4                        CAN_F13R1_FB4_Msk                 /*!< Filter bit 4 */
  8475. #define CAN_F13R1_FB5_Pos                    (5U)                              
  8476. #define CAN_F13R1_FB5_Msk                    (0x1U << CAN_F13R1_FB5_Pos)       /*!< 0x00000020 */
  8477. #define CAN_F13R1_FB5                        CAN_F13R1_FB5_Msk                 /*!< Filter bit 5 */
  8478. #define CAN_F13R1_FB6_Pos                    (6U)                              
  8479. #define CAN_F13R1_FB6_Msk                    (0x1U << CAN_F13R1_FB6_Pos)       /*!< 0x00000040 */
  8480. #define CAN_F13R1_FB6                        CAN_F13R1_FB6_Msk                 /*!< Filter bit 6 */
  8481. #define CAN_F13R1_FB7_Pos                    (7U)                              
  8482. #define CAN_F13R1_FB7_Msk                    (0x1U << CAN_F13R1_FB7_Pos)       /*!< 0x00000080 */
  8483. #define CAN_F13R1_FB7                        CAN_F13R1_FB7_Msk                 /*!< Filter bit 7 */
  8484. #define CAN_F13R1_FB8_Pos                    (8U)                              
  8485. #define CAN_F13R1_FB8_Msk                    (0x1U << CAN_F13R1_FB8_Pos)       /*!< 0x00000100 */
  8486. #define CAN_F13R1_FB8                        CAN_F13R1_FB8_Msk                 /*!< Filter bit 8 */
  8487. #define CAN_F13R1_FB9_Pos                    (9U)                              
  8488. #define CAN_F13R1_FB9_Msk                    (0x1U << CAN_F13R1_FB9_Pos)       /*!< 0x00000200 */
  8489. #define CAN_F13R1_FB9                        CAN_F13R1_FB9_Msk                 /*!< Filter bit 9 */
  8490. #define CAN_F13R1_FB10_Pos                   (10U)                            
  8491. #define CAN_F13R1_FB10_Msk                   (0x1U << CAN_F13R1_FB10_Pos)      /*!< 0x00000400 */
  8492. #define CAN_F13R1_FB10                       CAN_F13R1_FB10_Msk                /*!< Filter bit 10 */
  8493. #define CAN_F13R1_FB11_Pos                   (11U)                            
  8494. #define CAN_F13R1_FB11_Msk                   (0x1U << CAN_F13R1_FB11_Pos)      /*!< 0x00000800 */
  8495. #define CAN_F13R1_FB11                       CAN_F13R1_FB11_Msk                /*!< Filter bit 11 */
  8496. #define CAN_F13R1_FB12_Pos                   (12U)                            
  8497. #define CAN_F13R1_FB12_Msk                   (0x1U << CAN_F13R1_FB12_Pos)      /*!< 0x00001000 */
  8498. #define CAN_F13R1_FB12                       CAN_F13R1_FB12_Msk                /*!< Filter bit 12 */
  8499. #define CAN_F13R1_FB13_Pos                   (13U)                            
  8500. #define CAN_F13R1_FB13_Msk                   (0x1U << CAN_F13R1_FB13_Pos)      /*!< 0x00002000 */
  8501. #define CAN_F13R1_FB13                       CAN_F13R1_FB13_Msk                /*!< Filter bit 13 */
  8502. #define CAN_F13R1_FB14_Pos                   (14U)                            
  8503. #define CAN_F13R1_FB14_Msk                   (0x1U << CAN_F13R1_FB14_Pos)      /*!< 0x00004000 */
  8504. #define CAN_F13R1_FB14                       CAN_F13R1_FB14_Msk                /*!< Filter bit 14 */
  8505. #define CAN_F13R1_FB15_Pos                   (15U)                            
  8506. #define CAN_F13R1_FB15_Msk                   (0x1U << CAN_F13R1_FB15_Pos)      /*!< 0x00008000 */
  8507. #define CAN_F13R1_FB15                       CAN_F13R1_FB15_Msk                /*!< Filter bit 15 */
  8508. #define CAN_F13R1_FB16_Pos                   (16U)                            
  8509. #define CAN_F13R1_FB16_Msk                   (0x1U << CAN_F13R1_FB16_Pos)      /*!< 0x00010000 */
  8510. #define CAN_F13R1_FB16                       CAN_F13R1_FB16_Msk                /*!< Filter bit 16 */
  8511. #define CAN_F13R1_FB17_Pos                   (17U)                            
  8512. #define CAN_F13R1_FB17_Msk                   (0x1U << CAN_F13R1_FB17_Pos)      /*!< 0x00020000 */
  8513. #define CAN_F13R1_FB17                       CAN_F13R1_FB17_Msk                /*!< Filter bit 17 */
  8514. #define CAN_F13R1_FB18_Pos                   (18U)                            
  8515. #define CAN_F13R1_FB18_Msk                   (0x1U << CAN_F13R1_FB18_Pos)      /*!< 0x00040000 */
  8516. #define CAN_F13R1_FB18                       CAN_F13R1_FB18_Msk                /*!< Filter bit 18 */
  8517. #define CAN_F13R1_FB19_Pos                   (19U)                            
  8518. #define CAN_F13R1_FB19_Msk                   (0x1U << CAN_F13R1_FB19_Pos)      /*!< 0x00080000 */
  8519. #define CAN_F13R1_FB19                       CAN_F13R1_FB19_Msk                /*!< Filter bit 19 */
  8520. #define CAN_F13R1_FB20_Pos                   (20U)                            
  8521. #define CAN_F13R1_FB20_Msk                   (0x1U << CAN_F13R1_FB20_Pos)      /*!< 0x00100000 */
  8522. #define CAN_F13R1_FB20                       CAN_F13R1_FB20_Msk                /*!< Filter bit 20 */
  8523. #define CAN_F13R1_FB21_Pos                   (21U)                            
  8524. #define CAN_F13R1_FB21_Msk                   (0x1U << CAN_F13R1_FB21_Pos)      /*!< 0x00200000 */
  8525. #define CAN_F13R1_FB21                       CAN_F13R1_FB21_Msk                /*!< Filter bit 21 */
  8526. #define CAN_F13R1_FB22_Pos                   (22U)                            
  8527. #define CAN_F13R1_FB22_Msk                   (0x1U << CAN_F13R1_FB22_Pos)      /*!< 0x00400000 */
  8528. #define CAN_F13R1_FB22                       CAN_F13R1_FB22_Msk                /*!< Filter bit 22 */
  8529. #define CAN_F13R1_FB23_Pos                   (23U)                            
  8530. #define CAN_F13R1_FB23_Msk                   (0x1U << CAN_F13R1_FB23_Pos)      /*!< 0x00800000 */
  8531. #define CAN_F13R1_FB23                       CAN_F13R1_FB23_Msk                /*!< Filter bit 23 */
  8532. #define CAN_F13R1_FB24_Pos                   (24U)                            
  8533. #define CAN_F13R1_FB24_Msk                   (0x1U << CAN_F13R1_FB24_Pos)      /*!< 0x01000000 */
  8534. #define CAN_F13R1_FB24                       CAN_F13R1_FB24_Msk                /*!< Filter bit 24 */
  8535. #define CAN_F13R1_FB25_Pos                   (25U)                            
  8536. #define CAN_F13R1_FB25_Msk                   (0x1U << CAN_F13R1_FB25_Pos)      /*!< 0x02000000 */
  8537. #define CAN_F13R1_FB25                       CAN_F13R1_FB25_Msk                /*!< Filter bit 25 */
  8538. #define CAN_F13R1_FB26_Pos                   (26U)                            
  8539. #define CAN_F13R1_FB26_Msk                   (0x1U << CAN_F13R1_FB26_Pos)      /*!< 0x04000000 */
  8540. #define CAN_F13R1_FB26                       CAN_F13R1_FB26_Msk                /*!< Filter bit 26 */
  8541. #define CAN_F13R1_FB27_Pos                   (27U)                            
  8542. #define CAN_F13R1_FB27_Msk                   (0x1U << CAN_F13R1_FB27_Pos)      /*!< 0x08000000 */
  8543. #define CAN_F13R1_FB27                       CAN_F13R1_FB27_Msk                /*!< Filter bit 27 */
  8544. #define CAN_F13R1_FB28_Pos                   (28U)                            
  8545. #define CAN_F13R1_FB28_Msk                   (0x1U << CAN_F13R1_FB28_Pos)      /*!< 0x10000000 */
  8546. #define CAN_F13R1_FB28                       CAN_F13R1_FB28_Msk                /*!< Filter bit 28 */
  8547. #define CAN_F13R1_FB29_Pos                   (29U)                            
  8548. #define CAN_F13R1_FB29_Msk                   (0x1U << CAN_F13R1_FB29_Pos)      /*!< 0x20000000 */
  8549. #define CAN_F13R1_FB29                       CAN_F13R1_FB29_Msk                /*!< Filter bit 29 */
  8550. #define CAN_F13R1_FB30_Pos                   (30U)                            
  8551. #define CAN_F13R1_FB30_Msk                   (0x1U << CAN_F13R1_FB30_Pos)      /*!< 0x40000000 */
  8552. #define CAN_F13R1_FB30                       CAN_F13R1_FB30_Msk                /*!< Filter bit 30 */
  8553. #define CAN_F13R1_FB31_Pos                   (31U)                            
  8554. #define CAN_F13R1_FB31_Msk                   (0x1U << CAN_F13R1_FB31_Pos)      /*!< 0x80000000 */
  8555. #define CAN_F13R1_FB31                       CAN_F13R1_FB31_Msk                /*!< Filter bit 31 */
  8556.  
  8557. /*******************  Bit definition for CAN_F14R1 register  ******************/
  8558. #define CAN_F14R1_FB0_Pos                    (0U)                              
  8559. #define CAN_F14R1_FB0_Msk                    (0x1U << CAN_F14R1_FB0_Pos)       /*!< 0x00000001 */
  8560. #define CAN_F14R1_FB0                        CAN_F14R1_FB0_Msk                 /*!< Filter bit 0 */
  8561. #define CAN_F14R1_FB1_Pos                    (1U)                              
  8562. #define CAN_F14R1_FB1_Msk                    (0x1U << CAN_F14R1_FB1_Pos)       /*!< 0x00000002 */
  8563. #define CAN_F14R1_FB1                        CAN_F14R1_FB1_Msk                 /*!< Filter bit 1 */
  8564. #define CAN_F14R1_FB2_Pos                    (2U)                              
  8565. #define CAN_F14R1_FB2_Msk                    (0x1U << CAN_F14R1_FB2_Pos)       /*!< 0x00000004 */
  8566. #define CAN_F14R1_FB2                        CAN_F14R1_FB2_Msk                 /*!< Filter bit 2 */
  8567. #define CAN_F14R1_FB3_Pos                    (3U)                              
  8568. #define CAN_F14R1_FB3_Msk                    (0x1U << CAN_F14R1_FB3_Pos)       /*!< 0x00000008 */
  8569. #define CAN_F14R1_FB3                        CAN_F14R1_FB3_Msk                 /*!< Filter bit 3 */
  8570. #define CAN_F14R1_FB4_Pos                    (4U)                              
  8571. #define CAN_F14R1_FB4_Msk                    (0x1U << CAN_F14R1_FB4_Pos)       /*!< 0x00000010 */
  8572. #define CAN_F14R1_FB4                        CAN_F14R1_FB4_Msk                 /*!< Filter bit 4 */
  8573. #define CAN_F14R1_FB5_Pos                    (5U)                              
  8574. #define CAN_F14R1_FB5_Msk                    (0x1U << CAN_F14R1_FB5_Pos)       /*!< 0x00000020 */
  8575. #define CAN_F14R1_FB5                        CAN_F14R1_FB5_Msk                 /*!< Filter bit 5 */
  8576. #define CAN_F14R1_FB6_Pos                    (6U)                              
  8577. #define CAN_F14R1_FB6_Msk                    (0x1U << CAN_F14R1_FB6_Pos)       /*!< 0x00000040 */
  8578. #define CAN_F14R1_FB6                        CAN_F14R1_FB6_Msk                 /*!< Filter bit 6 */
  8579. #define CAN_F14R1_FB7_Pos                    (7U)                              
  8580. #define CAN_F14R1_FB7_Msk                    (0x1U << CAN_F14R1_FB7_Pos)       /*!< 0x00000080 */
  8581. #define CAN_F14R1_FB7                        CAN_F14R1_FB7_Msk                 /*!< Filter bit 7 */
  8582. #define CAN_F14R1_FB8_Pos                    (8U)                              
  8583. #define CAN_F14R1_FB8_Msk                    (0x1U << CAN_F14R1_FB8_Pos)       /*!< 0x00000100 */
  8584. #define CAN_F14R1_FB8                        CAN_F14R1_FB8_Msk                 /*!< Filter bit 8 */
  8585. #define CAN_F14R1_FB9_Pos                    (9U)                              
  8586. #define CAN_F14R1_FB9_Msk                    (0x1U << CAN_F14R1_FB9_Pos)       /*!< 0x00000200 */
  8587. #define CAN_F14R1_FB9                        CAN_F14R1_FB9_Msk                 /*!< Filter bit 9 */
  8588. #define CAN_F14R1_FB10_Pos                   (10U)                            
  8589. #define CAN_F14R1_FB10_Msk                   (0x1U << CAN_F14R1_FB10_Pos)      /*!< 0x00000400 */
  8590. #define CAN_F14R1_FB10                       CAN_F14R1_FB10_Msk                /*!< Filter bit 10 */
  8591. #define CAN_F14R1_FB11_Pos                   (11U)                            
  8592. #define CAN_F14R1_FB11_Msk                   (0x1U << CAN_F14R1_FB11_Pos)      /*!< 0x00000800 */
  8593. #define CAN_F14R1_FB11                       CAN_F14R1_FB11_Msk                /*!< Filter bit 11 */
  8594. #define CAN_F14R1_FB12_Pos                   (12U)                            
  8595. #define CAN_F14R1_FB12_Msk                   (0x1U << CAN_F14R1_FB12_Pos)      /*!< 0x00001000 */
  8596. #define CAN_F14R1_FB12                       CAN_F14R1_FB12_Msk                /*!< Filter bit 12 */
  8597. #define CAN_F14R1_FB13_Pos                   (13U)                            
  8598. #define CAN_F14R1_FB13_Msk                   (0x1U << CAN_F14R1_FB13_Pos)      /*!< 0x00002000 */
  8599. #define CAN_F14R1_FB13                       CAN_F14R1_FB13_Msk                /*!< Filter bit 13 */
  8600. #define CAN_F14R1_FB14_Pos                   (14U)                            
  8601. #define CAN_F14R1_FB14_Msk                   (0x1U << CAN_F14R1_FB14_Pos)      /*!< 0x00004000 */
  8602. #define CAN_F14R1_FB14                       CAN_F14R1_FB14_Msk                /*!< Filter bit 14 */
  8603. #define CAN_F14R1_FB15_Pos                   (15U)                            
  8604. #define CAN_F14R1_FB15_Msk                   (0x1U << CAN_F14R1_FB15_Pos)      /*!< 0x00008000 */
  8605. #define CAN_F14R1_FB15                       CAN_F14R1_FB15_Msk                /*!< Filter bit 15 */
  8606. #define CAN_F14R1_FB16_Pos                   (16U)                            
  8607. #define CAN_F14R1_FB16_Msk                   (0x1U << CAN_F14R1_FB16_Pos)      /*!< 0x00010000 */
  8608. #define CAN_F14R1_FB16                       CAN_F14R1_FB16_Msk                /*!< Filter bit 16 */
  8609. #define CAN_F14R1_FB17_Pos                   (17U)                            
  8610. #define CAN_F14R1_FB17_Msk                   (0x1U << CAN_F14R1_FB17_Pos)      /*!< 0x00020000 */
  8611. #define CAN_F14R1_FB17                       CAN_F14R1_FB17_Msk                /*!< Filter bit 17 */
  8612. #define CAN_F14R1_FB18_Pos                   (18U)                            
  8613. #define CAN_F14R1_FB18_Msk                   (0x1U << CAN_F14R1_FB18_Pos)      /*!< 0x00040000 */
  8614. #define CAN_F14R1_FB18                       CAN_F14R1_FB18_Msk                /*!< Filter bit 18 */
  8615. #define CAN_F14R1_FB19_Pos                   (19U)                            
  8616. #define CAN_F14R1_FB19_Msk                   (0x1U << CAN_F14R1_FB19_Pos)      /*!< 0x00080000 */
  8617. #define CAN_F14R1_FB19                       CAN_F14R1_FB19_Msk                /*!< Filter bit 19 */
  8618. #define CAN_F14R1_FB20_Pos                   (20U)                            
  8619. #define CAN_F14R1_FB20_Msk                   (0x1U << CAN_F14R1_FB20_Pos)      /*!< 0x00100000 */
  8620. #define CAN_F14R1_FB20                       CAN_F14R1_FB20_Msk                /*!< Filter bit 20 */
  8621. #define CAN_F14R1_FB21_Pos                   (21U)                            
  8622. #define CAN_F14R1_FB21_Msk                   (0x1U << CAN_F14R1_FB21_Pos)      /*!< 0x00200000 */
  8623. #define CAN_F14R1_FB21                       CAN_F14R1_FB21_Msk                /*!< Filter bit 21 */
  8624. #define CAN_F14R1_FB22_Pos                   (22U)                            
  8625. #define CAN_F14R1_FB22_Msk                   (0x1U << CAN_F14R1_FB22_Pos)      /*!< 0x00400000 */
  8626. #define CAN_F14R1_FB22                       CAN_F14R1_FB22_Msk                /*!< Filter bit 22 */
  8627. #define CAN_F14R1_FB23_Pos                   (23U)                            
  8628. #define CAN_F14R1_FB23_Msk                   (0x1U << CAN_F14R1_FB23_Pos)      /*!< 0x00800000 */
  8629. #define CAN_F14R1_FB23                       CAN_F14R1_FB23_Msk                /*!< Filter bit 23 */
  8630. #define CAN_F14R1_FB24_Pos                   (24U)                            
  8631. #define CAN_F14R1_FB24_Msk                   (0x1U << CAN_F14R1_FB24_Pos)      /*!< 0x01000000 */
  8632. #define CAN_F14R1_FB24                       CAN_F14R1_FB24_Msk                /*!< Filter bit 24 */
  8633. #define CAN_F14R1_FB25_Pos                   (25U)                            
  8634. #define CAN_F14R1_FB25_Msk                   (0x1U << CAN_F14R1_FB25_Pos)      /*!< 0x02000000 */
  8635. #define CAN_F14R1_FB25                       CAN_F14R1_FB25_Msk                /*!< Filter bit 25 */
  8636. #define CAN_F14R1_FB26_Pos                   (26U)                            
  8637. #define CAN_F14R1_FB26_Msk                   (0x1U << CAN_F14R1_FB26_Pos)      /*!< 0x04000000 */
  8638. #define CAN_F14R1_FB26                       CAN_F14R1_FB26_Msk                /*!< Filter bit 26 */
  8639. #define CAN_F14R1_FB27_Pos                   (27U)                            
  8640. #define CAN_F14R1_FB27_Msk                   (0x1U << CAN_F14R1_FB27_Pos)      /*!< 0x08000000 */
  8641. #define CAN_F14R1_FB27                       CAN_F14R1_FB27_Msk                /*!< Filter bit 27 */
  8642. #define CAN_F14R1_FB28_Pos                   (28U)                            
  8643. #define CAN_F14R1_FB28_Msk                   (0x1U << CAN_F14R1_FB28_Pos)      /*!< 0x10000000 */
  8644. #define CAN_F14R1_FB28                       CAN_F14R1_FB28_Msk                /*!< Filter bit 28 */
  8645. #define CAN_F14R1_FB29_Pos                   (29U)                            
  8646. #define CAN_F14R1_FB29_Msk                   (0x1U << CAN_F14R1_FB29_Pos)      /*!< 0x20000000 */
  8647. #define CAN_F14R1_FB29                       CAN_F14R1_FB29_Msk                /*!< Filter bit 29 */
  8648. #define CAN_F14R1_FB30_Pos                   (30U)                            
  8649. #define CAN_F14R1_FB30_Msk                   (0x1U << CAN_F14R1_FB30_Pos)      /*!< 0x40000000 */
  8650. #define CAN_F14R1_FB30                       CAN_F14R1_FB30_Msk                /*!< Filter bit 30 */
  8651. #define CAN_F14R1_FB31_Pos                   (31U)                            
  8652. #define CAN_F14R1_FB31_Msk                   (0x1U << CAN_F14R1_FB31_Pos)      /*!< 0x80000000 */
  8653. #define CAN_F14R1_FB31                       CAN_F14R1_FB31_Msk                /*!< Filter bit 31 */
  8654.  
  8655. /*******************  Bit definition for CAN_F15R1 register  ******************/
  8656. #define CAN_F15R1_FB0_Pos                    (0U)                              
  8657. #define CAN_F15R1_FB0_Msk                    (0x1U << CAN_F15R1_FB0_Pos)       /*!< 0x00000001 */
  8658. #define CAN_F15R1_FB0                        CAN_F15R1_FB0_Msk                 /*!< Filter bit 0 */
  8659. #define CAN_F15R1_FB1_Pos                    (1U)                              
  8660. #define CAN_F15R1_FB1_Msk                    (0x1U << CAN_F15R1_FB1_Pos)       /*!< 0x00000002 */
  8661. #define CAN_F15R1_FB1                        CAN_F15R1_FB1_Msk                 /*!< Filter bit 1 */
  8662. #define CAN_F15R1_FB2_Pos                    (2U)                              
  8663. #define CAN_F15R1_FB2_Msk                    (0x1U << CAN_F15R1_FB2_Pos)       /*!< 0x00000004 */
  8664. #define CAN_F15R1_FB2                        CAN_F15R1_FB2_Msk                 /*!< Filter bit 2 */
  8665. #define CAN_F15R1_FB3_Pos                    (3U)                              
  8666. #define CAN_F15R1_FB3_Msk                    (0x1U << CAN_F15R1_FB3_Pos)       /*!< 0x00000008 */
  8667. #define CAN_F15R1_FB3                        CAN_F15R1_FB3_Msk                 /*!< Filter bit 3 */
  8668. #define CAN_F15R1_FB4_Pos                    (4U)                              
  8669. #define CAN_F15R1_FB4_Msk                    (0x1U << CAN_F15R1_FB4_Pos)       /*!< 0x00000010 */
  8670. #define CAN_F15R1_FB4                        CAN_F15R1_FB4_Msk                 /*!< Filter bit 4 */
  8671. #define CAN_F15R1_FB5_Pos                    (5U)                              
  8672. #define CAN_F15R1_FB5_Msk                    (0x1U << CAN_F15R1_FB5_Pos)       /*!< 0x00000020 */
  8673. #define CAN_F15R1_FB5                        CAN_F15R1_FB5_Msk                 /*!< Filter bit 5 */
  8674. #define CAN_F15R1_FB6_Pos                    (6U)                              
  8675. #define CAN_F15R1_FB6_Msk                    (0x1U << CAN_F15R1_FB6_Pos)       /*!< 0x00000040 */
  8676. #define CAN_F15R1_FB6                        CAN_F15R1_FB6_Msk                 /*!< Filter bit 6 */
  8677. #define CAN_F15R1_FB7_Pos                    (7U)                              
  8678. #define CAN_F15R1_FB7_Msk                    (0x1U << CAN_F15R1_FB7_Pos)       /*!< 0x00000080 */
  8679. #define CAN_F15R1_FB7                        CAN_F15R1_FB7_Msk                 /*!< Filter bit 7 */
  8680. #define CAN_F15R1_FB8_Pos                    (8U)                              
  8681. #define CAN_F15R1_FB8_Msk                    (0x1U << CAN_F15R1_FB8_Pos)       /*!< 0x00000100 */
  8682. #define CAN_F15R1_FB8                        CAN_F15R1_FB8_Msk                 /*!< Filter bit 8 */
  8683. #define CAN_F15R1_FB9_Pos                    (9U)                              
  8684. #define CAN_F15R1_FB9_Msk                    (0x1U << CAN_F15R1_FB9_Pos)       /*!< 0x00000200 */
  8685. #define CAN_F15R1_FB9                        CAN_F15R1_FB9_Msk                 /*!< Filter bit 9 */
  8686. #define CAN_F15R1_FB10_Pos                   (10U)                            
  8687. #define CAN_F15R1_FB10_Msk                   (0x1U << CAN_F15R1_FB10_Pos)      /*!< 0x00000400 */
  8688. #define CAN_F15R1_FB10                       CAN_F15R1_FB10_Msk                /*!< Filter bit 10 */
  8689. #define CAN_F15R1_FB11_Pos                   (11U)                            
  8690. #define CAN_F15R1_FB11_Msk                   (0x1U << CAN_F15R1_FB11_Pos)      /*!< 0x00000800 */
  8691. #define CAN_F15R1_FB11                       CAN_F15R1_FB11_Msk                /*!< Filter bit 11 */
  8692. #define CAN_F15R1_FB12_Pos                   (12U)                            
  8693. #define CAN_F15R1_FB12_Msk                   (0x1U << CAN_F15R1_FB12_Pos)      /*!< 0x00001000 */
  8694. #define CAN_F15R1_FB12                       CAN_F15R1_FB12_Msk                /*!< Filter bit 12 */
  8695. #define CAN_F15R1_FB13_Pos                   (13U)                            
  8696. #define CAN_F15R1_FB13_Msk                   (0x1U << CAN_F15R1_FB13_Pos)      /*!< 0x00002000 */
  8697. #define CAN_F15R1_FB13                       CAN_F15R1_FB13_Msk                /*!< Filter bit 13 */
  8698. #define CAN_F15R1_FB14_Pos                   (14U)                            
  8699. #define CAN_F15R1_FB14_Msk                   (0x1U << CAN_F15R1_FB14_Pos)      /*!< 0x00004000 */
  8700. #define CAN_F15R1_FB14                       CAN_F15R1_FB14_Msk                /*!< Filter bit 14 */
  8701. #define CAN_F15R1_FB15_Pos                   (15U)                            
  8702. #define CAN_F15R1_FB15_Msk                   (0x1U << CAN_F15R1_FB15_Pos)      /*!< 0x00008000 */
  8703. #define CAN_F15R1_FB15                       CAN_F15R1_FB15_Msk                /*!< Filter bit 15 */
  8704. #define CAN_F15R1_FB16_Pos                   (16U)                            
  8705. #define CAN_F15R1_FB16_Msk                   (0x1U << CAN_F15R1_FB16_Pos)      /*!< 0x00010000 */
  8706. #define CAN_F15R1_FB16                       CAN_F15R1_FB16_Msk                /*!< Filter bit 16 */
  8707. #define CAN_F15R1_FB17_Pos                   (17U)                            
  8708. #define CAN_F15R1_FB17_Msk                   (0x1U << CAN_F15R1_FB17_Pos)      /*!< 0x00020000 */
  8709. #define CAN_F15R1_FB17                       CAN_F15R1_FB17_Msk                /*!< Filter bit 17 */
  8710. #define CAN_F15R1_FB18_Pos                   (18U)                            
  8711. #define CAN_F15R1_FB18_Msk                   (0x1U << CAN_F15R1_FB18_Pos)      /*!< 0x00040000 */
  8712. #define CAN_F15R1_FB18                       CAN_F15R1_FB18_Msk                /*!< Filter bit 18 */
  8713. #define CAN_F15R1_FB19_Pos                   (19U)                            
  8714. #define CAN_F15R1_FB19_Msk                   (0x1U << CAN_F15R1_FB19_Pos)      /*!< 0x00080000 */
  8715. #define CAN_F15R1_FB19                       CAN_F15R1_FB19_Msk                /*!< Filter bit 19 */
  8716. #define CAN_F15R1_FB20_Pos                   (20U)                            
  8717. #define CAN_F15R1_FB20_Msk                   (0x1U << CAN_F15R1_FB20_Pos)      /*!< 0x00100000 */
  8718. #define CAN_F15R1_FB20                       CAN_F15R1_FB20_Msk                /*!< Filter bit 20 */
  8719. #define CAN_F15R1_FB21_Pos                   (21U)                            
  8720. #define CAN_F15R1_FB21_Msk                   (0x1U << CAN_F15R1_FB21_Pos)      /*!< 0x00200000 */
  8721. #define CAN_F15R1_FB21                       CAN_F15R1_FB21_Msk                /*!< Filter bit 21 */
  8722. #define CAN_F15R1_FB22_Pos                   (22U)                            
  8723. #define CAN_F15R1_FB22_Msk                   (0x1U << CAN_F15R1_FB22_Pos)      /*!< 0x00400000 */
  8724. #define CAN_F15R1_FB22                       CAN_F15R1_FB22_Msk                /*!< Filter bit 22 */
  8725. #define CAN_F15R1_FB23_Pos                   (23U)                            
  8726. #define CAN_F15R1_FB23_Msk                   (0x1U << CAN_F15R1_FB23_Pos)      /*!< 0x00800000 */
  8727. #define CAN_F15R1_FB23                       CAN_F15R1_FB23_Msk                /*!< Filter bit 23 */
  8728. #define CAN_F15R1_FB24_Pos                   (24U)                            
  8729. #define CAN_F15R1_FB24_Msk                   (0x1U << CAN_F15R1_FB24_Pos)      /*!< 0x01000000 */
  8730. #define CAN_F15R1_FB24                       CAN_F15R1_FB24_Msk                /*!< Filter bit 24 */
  8731. #define CAN_F15R1_FB25_Pos                   (25U)                            
  8732. #define CAN_F15R1_FB25_Msk                   (0x1U << CAN_F15R1_FB25_Pos)      /*!< 0x02000000 */
  8733. #define CAN_F15R1_FB25                       CAN_F15R1_FB25_Msk                /*!< Filter bit 25 */
  8734. #define CAN_F15R1_FB26_Pos                   (26U)                            
  8735. #define CAN_F15R1_FB26_Msk                   (0x1U << CAN_F15R1_FB26_Pos)      /*!< 0x04000000 */
  8736. #define CAN_F15R1_FB26                       CAN_F15R1_FB26_Msk                /*!< Filter bit 26 */
  8737. #define CAN_F15R1_FB27_Pos                   (27U)                            
  8738. #define CAN_F15R1_FB27_Msk                   (0x1U << CAN_F15R1_FB27_Pos)      /*!< 0x08000000 */
  8739. #define CAN_F15R1_FB27                       CAN_F15R1_FB27_Msk                /*!< Filter bit 27 */
  8740. #define CAN_F15R1_FB28_Pos                   (28U)                            
  8741. #define CAN_F15R1_FB28_Msk                   (0x1U << CAN_F15R1_FB28_Pos)      /*!< 0x10000000 */
  8742. #define CAN_F15R1_FB28                       CAN_F15R1_FB28_Msk                /*!< Filter bit 28 */
  8743. #define CAN_F15R1_FB29_Pos                   (29U)                            
  8744. #define CAN_F15R1_FB29_Msk                   (0x1U << CAN_F15R1_FB29_Pos)      /*!< 0x20000000 */
  8745. #define CAN_F15R1_FB29                       CAN_F15R1_FB29_Msk                /*!< Filter bit 29 */
  8746. #define CAN_F15R1_FB30_Pos                   (30U)                            
  8747. #define CAN_F15R1_FB30_Msk                   (0x1U << CAN_F15R1_FB30_Pos)      /*!< 0x40000000 */
  8748. #define CAN_F15R1_FB30                       CAN_F15R1_FB30_Msk                /*!< Filter bit 30 */
  8749. #define CAN_F15R1_FB31_Pos                   (31U)                            
  8750. #define CAN_F15R1_FB31_Msk                   (0x1U << CAN_F15R1_FB31_Pos)      /*!< 0x80000000 */
  8751. #define CAN_F15R1_FB31                       CAN_F15R1_FB31_Msk                /*!< Filter bit 31 */
  8752.  
  8753. /*******************  Bit definition for CAN_F16R1 register  ******************/
  8754. #define CAN_F16R1_FB0_Pos                    (0U)                              
  8755. #define CAN_F16R1_FB0_Msk                    (0x1U << CAN_F16R1_FB0_Pos)       /*!< 0x00000001 */
  8756. #define CAN_F16R1_FB0                        CAN_F16R1_FB0_Msk                 /*!< Filter bit 0 */
  8757. #define CAN_F16R1_FB1_Pos                    (1U)                              
  8758. #define CAN_F16R1_FB1_Msk                    (0x1U << CAN_F16R1_FB1_Pos)       /*!< 0x00000002 */
  8759. #define CAN_F16R1_FB1                        CAN_F16R1_FB1_Msk                 /*!< Filter bit 1 */
  8760. #define CAN_F16R1_FB2_Pos                    (2U)                              
  8761. #define CAN_F16R1_FB2_Msk                    (0x1U << CAN_F16R1_FB2_Pos)       /*!< 0x00000004 */
  8762. #define CAN_F16R1_FB2                        CAN_F16R1_FB2_Msk                 /*!< Filter bit 2 */
  8763. #define CAN_F16R1_FB3_Pos                    (3U)                              
  8764. #define CAN_F16R1_FB3_Msk                    (0x1U << CAN_F16R1_FB3_Pos)       /*!< 0x00000008 */
  8765. #define CAN_F16R1_FB3                        CAN_F16R1_FB3_Msk                 /*!< Filter bit 3 */
  8766. #define CAN_F16R1_FB4_Pos                    (4U)                              
  8767. #define CAN_F16R1_FB4_Msk                    (0x1U << CAN_F16R1_FB4_Pos)       /*!< 0x00000010 */
  8768. #define CAN_F16R1_FB4                        CAN_F16R1_FB4_Msk                 /*!< Filter bit 4 */
  8769. #define CAN_F16R1_FB5_Pos                    (5U)                              
  8770. #define CAN_F16R1_FB5_Msk                    (0x1U << CAN_F16R1_FB5_Pos)       /*!< 0x00000020 */
  8771. #define CAN_F16R1_FB5                        CAN_F16R1_FB5_Msk                 /*!< Filter bit 5 */
  8772. #define CAN_F16R1_FB6_Pos                    (6U)                              
  8773. #define CAN_F16R1_FB6_Msk                    (0x1U << CAN_F16R1_FB6_Pos)       /*!< 0x00000040 */
  8774. #define CAN_F16R1_FB6                        CAN_F16R1_FB6_Msk                 /*!< Filter bit 6 */
  8775. #define CAN_F16R1_FB7_Pos                    (7U)                              
  8776. #define CAN_F16R1_FB7_Msk                    (0x1U << CAN_F16R1_FB7_Pos)       /*!< 0x00000080 */
  8777. #define CAN_F16R1_FB7                        CAN_F16R1_FB7_Msk                 /*!< Filter bit 7 */
  8778. #define CAN_F16R1_FB8_Pos                    (8U)                              
  8779. #define CAN_F16R1_FB8_Msk                    (0x1U << CAN_F16R1_FB8_Pos)       /*!< 0x00000100 */
  8780. #define CAN_F16R1_FB8                        CAN_F16R1_FB8_Msk                 /*!< Filter bit 8 */
  8781. #define CAN_F16R1_FB9_Pos                    (9U)                              
  8782. #define CAN_F16R1_FB9_Msk                    (0x1U << CAN_F16R1_FB9_Pos)       /*!< 0x00000200 */
  8783. #define CAN_F16R1_FB9                        CAN_F16R1_FB9_Msk                 /*!< Filter bit 9 */
  8784. #define CAN_F16R1_FB10_Pos                   (10U)                            
  8785. #define CAN_F16R1_FB10_Msk                   (0x1U << CAN_F16R1_FB10_Pos)      /*!< 0x00000400 */
  8786. #define CAN_F16R1_FB10                       CAN_F16R1_FB10_Msk                /*!< Filter bit 10 */
  8787. #define CAN_F16R1_FB11_Pos                   (11U)                            
  8788. #define CAN_F16R1_FB11_Msk                   (0x1U << CAN_F16R1_FB11_Pos)      /*!< 0x00000800 */
  8789. #define CAN_F16R1_FB11                       CAN_F16R1_FB11_Msk                /*!< Filter bit 11 */
  8790. #define CAN_F16R1_FB12_Pos                   (12U)                            
  8791. #define CAN_F16R1_FB12_Msk                   (0x1U << CAN_F16R1_FB12_Pos)      /*!< 0x00001000 */
  8792. #define CAN_F16R1_FB12                       CAN_F16R1_FB12_Msk                /*!< Filter bit 12 */
  8793. #define CAN_F16R1_FB13_Pos                   (13U)                            
  8794. #define CAN_F16R1_FB13_Msk                   (0x1U << CAN_F16R1_FB13_Pos)      /*!< 0x00002000 */
  8795. #define CAN_F16R1_FB13                       CAN_F16R1_FB13_Msk                /*!< Filter bit 13 */
  8796. #define CAN_F16R1_FB14_Pos                   (14U)                            
  8797. #define CAN_F16R1_FB14_Msk                   (0x1U << CAN_F16R1_FB14_Pos)      /*!< 0x00004000 */
  8798. #define CAN_F16R1_FB14                       CAN_F16R1_FB14_Msk                /*!< Filter bit 14 */
  8799. #define CAN_F16R1_FB15_Pos                   (15U)                            
  8800. #define CAN_F16R1_FB15_Msk                   (0x1U << CAN_F16R1_FB15_Pos)      /*!< 0x00008000 */
  8801. #define CAN_F16R1_FB15                       CAN_F16R1_FB15_Msk                /*!< Filter bit 15 */
  8802. #define CAN_F16R1_FB16_Pos                   (16U)                            
  8803. #define CAN_F16R1_FB16_Msk                   (0x1U << CAN_F16R1_FB16_Pos)      /*!< 0x00010000 */
  8804. #define CAN_F16R1_FB16                       CAN_F16R1_FB16_Msk                /*!< Filter bit 16 */
  8805. #define CAN_F16R1_FB17_Pos                   (17U)                            
  8806. #define CAN_F16R1_FB17_Msk                   (0x1U << CAN_F16R1_FB17_Pos)      /*!< 0x00020000 */
  8807. #define CAN_F16R1_FB17                       CAN_F16R1_FB17_Msk                /*!< Filter bit 17 */
  8808. #define CAN_F16R1_FB18_Pos                   (18U)                            
  8809. #define CAN_F16R1_FB18_Msk                   (0x1U << CAN_F16R1_FB18_Pos)      /*!< 0x00040000 */
  8810. #define CAN_F16R1_FB18                       CAN_F16R1_FB18_Msk                /*!< Filter bit 18 */
  8811. #define CAN_F16R1_FB19_Pos                   (19U)                            
  8812. #define CAN_F16R1_FB19_Msk                   (0x1U << CAN_F16R1_FB19_Pos)      /*!< 0x00080000 */
  8813. #define CAN_F16R1_FB19                       CAN_F16R1_FB19_Msk                /*!< Filter bit 19 */
  8814. #define CAN_F16R1_FB20_Pos                   (20U)                            
  8815. #define CAN_F16R1_FB20_Msk                   (0x1U << CAN_F16R1_FB20_Pos)      /*!< 0x00100000 */
  8816. #define CAN_F16R1_FB20                       CAN_F16R1_FB20_Msk                /*!< Filter bit 20 */
  8817. #define CAN_F16R1_FB21_Pos                   (21U)                            
  8818. #define CAN_F16R1_FB21_Msk                   (0x1U << CAN_F16R1_FB21_Pos)      /*!< 0x00200000 */
  8819. #define CAN_F16R1_FB21                       CAN_F16R1_FB21_Msk                /*!< Filter bit 21 */
  8820. #define CAN_F16R1_FB22_Pos                   (22U)                            
  8821. #define CAN_F16R1_FB22_Msk                   (0x1U << CAN_F16R1_FB22_Pos)      /*!< 0x00400000 */
  8822. #define CAN_F16R1_FB22                       CAN_F16R1_FB22_Msk                /*!< Filter bit 22 */
  8823. #define CAN_F16R1_FB23_Pos                   (23U)                            
  8824. #define CAN_F16R1_FB23_Msk                   (0x1U << CAN_F16R1_FB23_Pos)      /*!< 0x00800000 */
  8825. #define CAN_F16R1_FB23                       CAN_F16R1_FB23_Msk                /*!< Filter bit 23 */
  8826. #define CAN_F16R1_FB24_Pos                   (24U)                            
  8827. #define CAN_F16R1_FB24_Msk                   (0x1U << CAN_F16R1_FB24_Pos)      /*!< 0x01000000 */
  8828. #define CAN_F16R1_FB24                       CAN_F16R1_FB24_Msk                /*!< Filter bit 24 */
  8829. #define CAN_F16R1_FB25_Pos                   (25U)                            
  8830. #define CAN_F16R1_FB25_Msk                   (0x1U << CAN_F16R1_FB25_Pos)      /*!< 0x02000000 */
  8831. #define CAN_F16R1_FB25                       CAN_F16R1_FB25_Msk                /*!< Filter bit 25 */
  8832. #define CAN_F16R1_FB26_Pos                   (26U)                            
  8833. #define CAN_F16R1_FB26_Msk                   (0x1U << CAN_F16R1_FB26_Pos)      /*!< 0x04000000 */
  8834. #define CAN_F16R1_FB26                       CAN_F16R1_FB26_Msk                /*!< Filter bit 26 */
  8835. #define CAN_F16R1_FB27_Pos                   (27U)                            
  8836. #define CAN_F16R1_FB27_Msk                   (0x1U << CAN_F16R1_FB27_Pos)      /*!< 0x08000000 */
  8837. #define CAN_F16R1_FB27                       CAN_F16R1_FB27_Msk                /*!< Filter bit 27 */
  8838. #define CAN_F16R1_FB28_Pos                   (28U)                            
  8839. #define CAN_F16R1_FB28_Msk                   (0x1U << CAN_F16R1_FB28_Pos)      /*!< 0x10000000 */
  8840. #define CAN_F16R1_FB28                       CAN_F16R1_FB28_Msk                /*!< Filter bit 28 */
  8841. #define CAN_F16R1_FB29_Pos                   (29U)                            
  8842. #define CAN_F16R1_FB29_Msk                   (0x1U << CAN_F16R1_FB29_Pos)      /*!< 0x20000000 */
  8843. #define CAN_F16R1_FB29                       CAN_F16R1_FB29_Msk                /*!< Filter bit 29 */
  8844. #define CAN_F16R1_FB30_Pos                   (30U)                            
  8845. #define CAN_F16R1_FB30_Msk                   (0x1U << CAN_F16R1_FB30_Pos)      /*!< 0x40000000 */
  8846. #define CAN_F16R1_FB30                       CAN_F16R1_FB30_Msk                /*!< Filter bit 30 */
  8847. #define CAN_F16R1_FB31_Pos                   (31U)                            
  8848. #define CAN_F16R1_FB31_Msk                   (0x1U << CAN_F16R1_FB31_Pos)      /*!< 0x80000000 */
  8849. #define CAN_F16R1_FB31                       CAN_F16R1_FB31_Msk                /*!< Filter bit 31 */
  8850.  
  8851. /*******************  Bit definition for CAN_F17R1 register  ******************/
  8852. #define CAN_F17R1_FB0_Pos                    (0U)                              
  8853. #define CAN_F17R1_FB0_Msk                    (0x1U << CAN_F17R1_FB0_Pos)       /*!< 0x00000001 */
  8854. #define CAN_F17R1_FB0                        CAN_F17R1_FB0_Msk                 /*!< Filter bit 0 */
  8855. #define CAN_F17R1_FB1_Pos                    (1U)                              
  8856. #define CAN_F17R1_FB1_Msk                    (0x1U << CAN_F17R1_FB1_Pos)       /*!< 0x00000002 */
  8857. #define CAN_F17R1_FB1                        CAN_F17R1_FB1_Msk                 /*!< Filter bit 1 */
  8858. #define CAN_F17R1_FB2_Pos                    (2U)                              
  8859. #define CAN_F17R1_FB2_Msk                    (0x1U << CAN_F17R1_FB2_Pos)       /*!< 0x00000004 */
  8860. #define CAN_F17R1_FB2                        CAN_F17R1_FB2_Msk                 /*!< Filter bit 2 */
  8861. #define CAN_F17R1_FB3_Pos                    (3U)                              
  8862. #define CAN_F17R1_FB3_Msk                    (0x1U << CAN_F17R1_FB3_Pos)       /*!< 0x00000008 */
  8863. #define CAN_F17R1_FB3                        CAN_F17R1_FB3_Msk                 /*!< Filter bit 3 */
  8864. #define CAN_F17R1_FB4_Pos                    (4U)                              
  8865. #define CAN_F17R1_FB4_Msk                    (0x1U << CAN_F17R1_FB4_Pos)       /*!< 0x00000010 */
  8866. #define CAN_F17R1_FB4                        CAN_F17R1_FB4_Msk                 /*!< Filter bit 4 */
  8867. #define CAN_F17R1_FB5_Pos                    (5U)                              
  8868. #define CAN_F17R1_FB5_Msk                    (0x1U << CAN_F17R1_FB5_Pos)       /*!< 0x00000020 */
  8869. #define CAN_F17R1_FB5                        CAN_F17R1_FB5_Msk                 /*!< Filter bit 5 */
  8870. #define CAN_F17R1_FB6_Pos                    (6U)                              
  8871. #define CAN_F17R1_FB6_Msk                    (0x1U << CAN_F17R1_FB6_Pos)       /*!< 0x00000040 */
  8872. #define CAN_F17R1_FB6                        CAN_F17R1_FB6_Msk                 /*!< Filter bit 6 */
  8873. #define CAN_F17R1_FB7_Pos                    (7U)                              
  8874. #define CAN_F17R1_FB7_Msk                    (0x1U << CAN_F17R1_FB7_Pos)       /*!< 0x00000080 */
  8875. #define CAN_F17R1_FB7                        CAN_F17R1_FB7_Msk                 /*!< Filter bit 7 */
  8876. #define CAN_F17R1_FB8_Pos                    (8U)                              
  8877. #define CAN_F17R1_FB8_Msk                    (0x1U << CAN_F17R1_FB8_Pos)       /*!< 0x00000100 */
  8878. #define CAN_F17R1_FB8                        CAN_F17R1_FB8_Msk                 /*!< Filter bit 8 */
  8879. #define CAN_F17R1_FB9_Pos                    (9U)                              
  8880. #define CAN_F17R1_FB9_Msk                    (0x1U << CAN_F17R1_FB9_Pos)       /*!< 0x00000200 */
  8881. #define CAN_F17R1_FB9                        CAN_F17R1_FB9_Msk                 /*!< Filter bit 9 */
  8882. #define CAN_F17R1_FB10_Pos                   (10U)                            
  8883. #define CAN_F17R1_FB10_Msk                   (0x1U << CAN_F17R1_FB10_Pos)      /*!< 0x00000400 */
  8884. #define CAN_F17R1_FB10                       CAN_F17R1_FB10_Msk                /*!< Filter bit 10 */
  8885. #define CAN_F17R1_FB11_Pos                   (11U)                            
  8886. #define CAN_F17R1_FB11_Msk                   (0x1U << CAN_F17R1_FB11_Pos)      /*!< 0x00000800 */
  8887. #define CAN_F17R1_FB11                       CAN_F17R1_FB11_Msk                /*!< Filter bit 11 */
  8888. #define CAN_F17R1_FB12_Pos                   (12U)                            
  8889. #define CAN_F17R1_FB12_Msk                   (0x1U << CAN_F17R1_FB12_Pos)      /*!< 0x00001000 */
  8890. #define CAN_F17R1_FB12                       CAN_F17R1_FB12_Msk                /*!< Filter bit 12 */
  8891. #define CAN_F17R1_FB13_Pos                   (13U)                            
  8892. #define CAN_F17R1_FB13_Msk                   (0x1U << CAN_F17R1_FB13_Pos)      /*!< 0x00002000 */
  8893. #define CAN_F17R1_FB13                       CAN_F17R1_FB13_Msk                /*!< Filter bit 13 */
  8894. #define CAN_F17R1_FB14_Pos                   (14U)                            
  8895. #define CAN_F17R1_FB14_Msk                   (0x1U << CAN_F17R1_FB14_Pos)      /*!< 0x00004000 */
  8896. #define CAN_F17R1_FB14                       CAN_F17R1_FB14_Msk                /*!< Filter bit 14 */
  8897. #define CAN_F17R1_FB15_Pos                   (15U)                            
  8898. #define CAN_F17R1_FB15_Msk                   (0x1U << CAN_F17R1_FB15_Pos)      /*!< 0x00008000 */
  8899. #define CAN_F17R1_FB15                       CAN_F17R1_FB15_Msk                /*!< Filter bit 15 */
  8900. #define CAN_F17R1_FB16_Pos                   (16U)                            
  8901. #define CAN_F17R1_FB16_Msk                   (0x1U << CAN_F17R1_FB16_Pos)      /*!< 0x00010000 */
  8902. #define CAN_F17R1_FB16                       CAN_F17R1_FB16_Msk                /*!< Filter bit 16 */
  8903. #define CAN_F17R1_FB17_Pos                   (17U)                            
  8904. #define CAN_F17R1_FB17_Msk                   (0x1U << CAN_F17R1_FB17_Pos)      /*!< 0x00020000 */
  8905. #define CAN_F17R1_FB17                       CAN_F17R1_FB17_Msk                /*!< Filter bit 17 */
  8906. #define CAN_F17R1_FB18_Pos                   (18U)                            
  8907. #define CAN_F17R1_FB18_Msk                   (0x1U << CAN_F17R1_FB18_Pos)      /*!< 0x00040000 */
  8908. #define CAN_F17R1_FB18                       CAN_F17R1_FB18_Msk                /*!< Filter bit 18 */
  8909. #define CAN_F17R1_FB19_Pos                   (19U)                            
  8910. #define CAN_F17R1_FB19_Msk                   (0x1U << CAN_F17R1_FB19_Pos)      /*!< 0x00080000 */
  8911. #define CAN_F17R1_FB19                       CAN_F17R1_FB19_Msk                /*!< Filter bit 19 */
  8912. #define CAN_F17R1_FB20_Pos                   (20U)                            
  8913. #define CAN_F17R1_FB20_Msk                   (0x1U << CAN_F17R1_FB20_Pos)      /*!< 0x00100000 */
  8914. #define CAN_F17R1_FB20                       CAN_F17R1_FB20_Msk                /*!< Filter bit 20 */
  8915. #define CAN_F17R1_FB21_Pos                   (21U)                            
  8916. #define CAN_F17R1_FB21_Msk                   (0x1U << CAN_F17R1_FB21_Pos)      /*!< 0x00200000 */
  8917. #define CAN_F17R1_FB21                       CAN_F17R1_FB21_Msk                /*!< Filter bit 21 */
  8918. #define CAN_F17R1_FB22_Pos                   (22U)                            
  8919. #define CAN_F17R1_FB22_Msk                   (0x1U << CAN_F17R1_FB22_Pos)      /*!< 0x00400000 */
  8920. #define CAN_F17R1_FB22                       CAN_F17R1_FB22_Msk                /*!< Filter bit 22 */
  8921. #define CAN_F17R1_FB23_Pos                   (23U)                            
  8922. #define CAN_F17R1_FB23_Msk                   (0x1U << CAN_F17R1_FB23_Pos)      /*!< 0x00800000 */
  8923. #define CAN_F17R1_FB23                       CAN_F17R1_FB23_Msk                /*!< Filter bit 23 */
  8924. #define CAN_F17R1_FB24_Pos                   (24U)                            
  8925. #define CAN_F17R1_FB24_Msk                   (0x1U << CAN_F17R1_FB24_Pos)      /*!< 0x01000000 */
  8926. #define CAN_F17R1_FB24                       CAN_F17R1_FB24_Msk                /*!< Filter bit 24 */
  8927. #define CAN_F17R1_FB25_Pos                   (25U)                            
  8928. #define CAN_F17R1_FB25_Msk                   (0x1U << CAN_F17R1_FB25_Pos)      /*!< 0x02000000 */
  8929. #define CAN_F17R1_FB25                       CAN_F17R1_FB25_Msk                /*!< Filter bit 25 */
  8930. #define CAN_F17R1_FB26_Pos                   (26U)                            
  8931. #define CAN_F17R1_FB26_Msk                   (0x1U << CAN_F17R1_FB26_Pos)      /*!< 0x04000000 */
  8932. #define CAN_F17R1_FB26                       CAN_F17R1_FB26_Msk                /*!< Filter bit 26 */
  8933. #define CAN_F17R1_FB27_Pos                   (27U)                            
  8934. #define CAN_F17R1_FB27_Msk                   (0x1U << CAN_F17R1_FB27_Pos)      /*!< 0x08000000 */
  8935. #define CAN_F17R1_FB27                       CAN_F17R1_FB27_Msk                /*!< Filter bit 27 */
  8936. #define CAN_F17R1_FB28_Pos                   (28U)                            
  8937. #define CAN_F17R1_FB28_Msk                   (0x1U << CAN_F17R1_FB28_Pos)      /*!< 0x10000000 */
  8938. #define CAN_F17R1_FB28                       CAN_F17R1_FB28_Msk                /*!< Filter bit 28 */
  8939. #define CAN_F17R1_FB29_Pos                   (29U)                            
  8940. #define CAN_F17R1_FB29_Msk                   (0x1U << CAN_F17R1_FB29_Pos)      /*!< 0x20000000 */
  8941. #define CAN_F17R1_FB29                       CAN_F17R1_FB29_Msk                /*!< Filter bit 29 */
  8942. #define CAN_F17R1_FB30_Pos                   (30U)                            
  8943. #define CAN_F17R1_FB30_Msk                   (0x1U << CAN_F17R1_FB30_Pos)      /*!< 0x40000000 */
  8944. #define CAN_F17R1_FB30                       CAN_F17R1_FB30_Msk                /*!< Filter bit 30 */
  8945. #define CAN_F17R1_FB31_Pos                   (31U)                            
  8946. #define CAN_F17R1_FB31_Msk                   (0x1U << CAN_F17R1_FB31_Pos)      /*!< 0x80000000 */
  8947. #define CAN_F17R1_FB31                       CAN_F17R1_FB31_Msk                /*!< Filter bit 31 */
  8948.  
  8949. /*******************  Bit definition for CAN_F18R1 register  ******************/
  8950. #define CAN_F18R1_FB0_Pos                    (0U)                              
  8951. #define CAN_F18R1_FB0_Msk                    (0x1U << CAN_F18R1_FB0_Pos)       /*!< 0x00000001 */
  8952. #define CAN_F18R1_FB0                        CAN_F18R1_FB0_Msk                 /*!< Filter bit 0 */
  8953. #define CAN_F18R1_FB1_Pos                    (1U)                              
  8954. #define CAN_F18R1_FB1_Msk                    (0x1U << CAN_F18R1_FB1_Pos)       /*!< 0x00000002 */
  8955. #define CAN_F18R1_FB1                        CAN_F18R1_FB1_Msk                 /*!< Filter bit 1 */
  8956. #define CAN_F18R1_FB2_Pos                    (2U)                              
  8957. #define CAN_F18R1_FB2_Msk                    (0x1U << CAN_F18R1_FB2_Pos)       /*!< 0x00000004 */
  8958. #define CAN_F18R1_FB2                        CAN_F18R1_FB2_Msk                 /*!< Filter bit 2 */
  8959. #define CAN_F18R1_FB3_Pos                    (3U)                              
  8960. #define CAN_F18R1_FB3_Msk                    (0x1U << CAN_F18R1_FB3_Pos)       /*!< 0x00000008 */
  8961. #define CAN_F18R1_FB3                        CAN_F18R1_FB3_Msk                 /*!< Filter bit 3 */
  8962. #define CAN_F18R1_FB4_Pos                    (4U)                              
  8963. #define CAN_F18R1_FB4_Msk                    (0x1U << CAN_F18R1_FB4_Pos)       /*!< 0x00000010 */
  8964. #define CAN_F18R1_FB4                        CAN_F18R1_FB4_Msk                 /*!< Filter bit 4 */
  8965. #define CAN_F18R1_FB5_Pos                    (5U)                              
  8966. #define CAN_F18R1_FB5_Msk                    (0x1U << CAN_F18R1_FB5_Pos)       /*!< 0x00000020 */
  8967. #define CAN_F18R1_FB5                        CAN_F18R1_FB5_Msk                 /*!< Filter bit 5 */
  8968. #define CAN_F18R1_FB6_Pos                    (6U)                              
  8969. #define CAN_F18R1_FB6_Msk                    (0x1U << CAN_F18R1_FB6_Pos)       /*!< 0x00000040 */
  8970. #define CAN_F18R1_FB6                        CAN_F18R1_FB6_Msk                 /*!< Filter bit 6 */
  8971. #define CAN_F18R1_FB7_Pos                    (7U)                              
  8972. #define CAN_F18R1_FB7_Msk                    (0x1U << CAN_F18R1_FB7_Pos)       /*!< 0x00000080 */
  8973. #define CAN_F18R1_FB7                        CAN_F18R1_FB7_Msk                 /*!< Filter bit 7 */
  8974. #define CAN_F18R1_FB8_Pos                    (8U)                              
  8975. #define CAN_F18R1_FB8_Msk                    (0x1U << CAN_F18R1_FB8_Pos)       /*!< 0x00000100 */
  8976. #define CAN_F18R1_FB8                        CAN_F18R1_FB8_Msk                 /*!< Filter bit 8 */
  8977. #define CAN_F18R1_FB9_Pos                    (9U)                              
  8978. #define CAN_F18R1_FB9_Msk                    (0x1U << CAN_F18R1_FB9_Pos)       /*!< 0x00000200 */
  8979. #define CAN_F18R1_FB9                        CAN_F18R1_FB9_Msk                 /*!< Filter bit 9 */
  8980. #define CAN_F18R1_FB10_Pos                   (10U)                            
  8981. #define CAN_F18R1_FB10_Msk                   (0x1U << CAN_F18R1_FB10_Pos)      /*!< 0x00000400 */
  8982. #define CAN_F18R1_FB10                       CAN_F18R1_FB10_Msk                /*!< Filter bit 10 */
  8983. #define CAN_F18R1_FB11_Pos                   (11U)                            
  8984. #define CAN_F18R1_FB11_Msk                   (0x1U << CAN_F18R1_FB11_Pos)      /*!< 0x00000800 */
  8985. #define CAN_F18R1_FB11                       CAN_F18R1_FB11_Msk                /*!< Filter bit 11 */
  8986. #define CAN_F18R1_FB12_Pos                   (12U)                            
  8987. #define CAN_F18R1_FB12_Msk                   (0x1U << CAN_F18R1_FB12_Pos)      /*!< 0x00001000 */
  8988. #define CAN_F18R1_FB12                       CAN_F18R1_FB12_Msk                /*!< Filter bit 12 */
  8989. #define CAN_F18R1_FB13_Pos                   (13U)                            
  8990. #define CAN_F18R1_FB13_Msk                   (0x1U << CAN_F18R1_FB13_Pos)      /*!< 0x00002000 */
  8991. #define CAN_F18R1_FB13                       CAN_F18R1_FB13_Msk                /*!< Filter bit 13 */
  8992. #define CAN_F18R1_FB14_Pos                   (14U)                            
  8993. #define CAN_F18R1_FB14_Msk                   (0x1U << CAN_F18R1_FB14_Pos)      /*!< 0x00004000 */
  8994. #define CAN_F18R1_FB14                       CAN_F18R1_FB14_Msk                /*!< Filter bit 14 */
  8995. #define CAN_F18R1_FB15_Pos                   (15U)                            
  8996. #define CAN_F18R1_FB15_Msk                   (0x1U << CAN_F18R1_FB15_Pos)      /*!< 0x00008000 */
  8997. #define CAN_F18R1_FB15                       CAN_F18R1_FB15_Msk                /*!< Filter bit 15 */
  8998. #define CAN_F18R1_FB16_Pos                   (16U)                            
  8999. #define CAN_F18R1_FB16_Msk                   (0x1U << CAN_F18R1_FB16_Pos)      /*!< 0x00010000 */
  9000. #define CAN_F18R1_FB16                       CAN_F18R1_FB16_Msk                /*!< Filter bit 16 */
  9001. #define CAN_F18R1_FB17_Pos                   (17U)                            
  9002. #define CAN_F18R1_FB17_Msk                   (0x1U << CAN_F18R1_FB17_Pos)      /*!< 0x00020000 */
  9003. #define CAN_F18R1_FB17                       CAN_F18R1_FB17_Msk                /*!< Filter bit 17 */
  9004. #define CAN_F18R1_FB18_Pos                   (18U)                            
  9005. #define CAN_F18R1_FB18_Msk                   (0x1U << CAN_F18R1_FB18_Pos)      /*!< 0x00040000 */
  9006. #define CAN_F18R1_FB18                       CAN_F18R1_FB18_Msk                /*!< Filter bit 18 */
  9007. #define CAN_F18R1_FB19_Pos                   (19U)                            
  9008. #define CAN_F18R1_FB19_Msk                   (0x1U << CAN_F18R1_FB19_Pos)      /*!< 0x00080000 */
  9009. #define CAN_F18R1_FB19                       CAN_F18R1_FB19_Msk                /*!< Filter bit 19 */
  9010. #define CAN_F18R1_FB20_Pos                   (20U)                            
  9011. #define CAN_F18R1_FB20_Msk                   (0x1U << CAN_F18R1_FB20_Pos)      /*!< 0x00100000 */
  9012. #define CAN_F18R1_FB20                       CAN_F18R1_FB20_Msk                /*!< Filter bit 20 */
  9013. #define CAN_F18R1_FB21_Pos                   (21U)                            
  9014. #define CAN_F18R1_FB21_Msk                   (0x1U << CAN_F18R1_FB21_Pos)      /*!< 0x00200000 */
  9015. #define CAN_F18R1_FB21                       CAN_F18R1_FB21_Msk                /*!< Filter bit 21 */
  9016. #define CAN_F18R1_FB22_Pos                   (22U)                            
  9017. #define CAN_F18R1_FB22_Msk                   (0x1U << CAN_F18R1_FB22_Pos)      /*!< 0x00400000 */
  9018. #define CAN_F18R1_FB22                       CAN_F18R1_FB22_Msk                /*!< Filter bit 22 */
  9019. #define CAN_F18R1_FB23_Pos                   (23U)                            
  9020. #define CAN_F18R1_FB23_Msk                   (0x1U << CAN_F18R1_FB23_Pos)      /*!< 0x00800000 */
  9021. #define CAN_F18R1_FB23                       CAN_F18R1_FB23_Msk                /*!< Filter bit 23 */
  9022. #define CAN_F18R1_FB24_Pos                   (24U)                            
  9023. #define CAN_F18R1_FB24_Msk                   (0x1U << CAN_F18R1_FB24_Pos)      /*!< 0x01000000 */
  9024. #define CAN_F18R1_FB24                       CAN_F18R1_FB24_Msk                /*!< Filter bit 24 */
  9025. #define CAN_F18R1_FB25_Pos                   (25U)                            
  9026. #define CAN_F18R1_FB25_Msk                   (0x1U << CAN_F18R1_FB25_Pos)      /*!< 0x02000000 */
  9027. #define CAN_F18R1_FB25                       CAN_F18R1_FB25_Msk                /*!< Filter bit 25 */
  9028. #define CAN_F18R1_FB26_Pos                   (26U)                            
  9029. #define CAN_F18R1_FB26_Msk                   (0x1U << CAN_F18R1_FB26_Pos)      /*!< 0x04000000 */
  9030. #define CAN_F18R1_FB26                       CAN_F18R1_FB26_Msk                /*!< Filter bit 26 */
  9031. #define CAN_F18R1_FB27_Pos                   (27U)                            
  9032. #define CAN_F18R1_FB27_Msk                   (0x1U << CAN_F18R1_FB27_Pos)      /*!< 0x08000000 */
  9033. #define CAN_F18R1_FB27                       CAN_F18R1_FB27_Msk                /*!< Filter bit 27 */
  9034. #define CAN_F18R1_FB28_Pos                   (28U)                            
  9035. #define CAN_F18R1_FB28_Msk                   (0x1U << CAN_F18R1_FB28_Pos)      /*!< 0x10000000 */
  9036. #define CAN_F18R1_FB28                       CAN_F18R1_FB28_Msk                /*!< Filter bit 28 */
  9037. #define CAN_F18R1_FB29_Pos                   (29U)                            
  9038. #define CAN_F18R1_FB29_Msk                   (0x1U << CAN_F18R1_FB29_Pos)      /*!< 0x20000000 */
  9039. #define CAN_F18R1_FB29                       CAN_F18R1_FB29_Msk                /*!< Filter bit 29 */
  9040. #define CAN_F18R1_FB30_Pos                   (30U)                            
  9041. #define CAN_F18R1_FB30_Msk                   (0x1U << CAN_F18R1_FB30_Pos)      /*!< 0x40000000 */
  9042. #define CAN_F18R1_FB30                       CAN_F18R1_FB30_Msk                /*!< Filter bit 30 */
  9043. #define CAN_F18R1_FB31_Pos                   (31U)                            
  9044. #define CAN_F18R1_FB31_Msk                   (0x1U << CAN_F18R1_FB31_Pos)      /*!< 0x80000000 */
  9045. #define CAN_F18R1_FB31                       CAN_F18R1_FB31_Msk                /*!< Filter bit 31 */
  9046.  
  9047. /*******************  Bit definition for CAN_F19R1 register  ******************/
  9048. #define CAN_F19R1_FB0_Pos                    (0U)                              
  9049. #define CAN_F19R1_FB0_Msk                    (0x1U << CAN_F19R1_FB0_Pos)       /*!< 0x00000001 */
  9050. #define CAN_F19R1_FB0                        CAN_F19R1_FB0_Msk                 /*!< Filter bit 0 */
  9051. #define CAN_F19R1_FB1_Pos                    (1U)                              
  9052. #define CAN_F19R1_FB1_Msk                    (0x1U << CAN_F19R1_FB1_Pos)       /*!< 0x00000002 */
  9053. #define CAN_F19R1_FB1                        CAN_F19R1_FB1_Msk                 /*!< Filter bit 1 */
  9054. #define CAN_F19R1_FB2_Pos                    (2U)                              
  9055. #define CAN_F19R1_FB2_Msk                    (0x1U << CAN_F19R1_FB2_Pos)       /*!< 0x00000004 */
  9056. #define CAN_F19R1_FB2                        CAN_F19R1_FB2_Msk                 /*!< Filter bit 2 */
  9057. #define CAN_F19R1_FB3_Pos                    (3U)                              
  9058. #define CAN_F19R1_FB3_Msk                    (0x1U << CAN_F19R1_FB3_Pos)       /*!< 0x00000008 */
  9059. #define CAN_F19R1_FB3                        CAN_F19R1_FB3_Msk                 /*!< Filter bit 3 */
  9060. #define CAN_F19R1_FB4_Pos                    (4U)                              
  9061. #define CAN_F19R1_FB4_Msk                    (0x1U << CAN_F19R1_FB4_Pos)       /*!< 0x00000010 */
  9062. #define CAN_F19R1_FB4                        CAN_F19R1_FB4_Msk                 /*!< Filter bit 4 */
  9063. #define CAN_F19R1_FB5_Pos                    (5U)                              
  9064. #define CAN_F19R1_FB5_Msk                    (0x1U << CAN_F19R1_FB5_Pos)       /*!< 0x00000020 */
  9065. #define CAN_F19R1_FB5                        CAN_F19R1_FB5_Msk                 /*!< Filter bit 5 */
  9066. #define CAN_F19R1_FB6_Pos                    (6U)                              
  9067. #define CAN_F19R1_FB6_Msk                    (0x1U << CAN_F19R1_FB6_Pos)       /*!< 0x00000040 */
  9068. #define CAN_F19R1_FB6                        CAN_F19R1_FB6_Msk                 /*!< Filter bit 6 */
  9069. #define CAN_F19R1_FB7_Pos                    (7U)                              
  9070. #define CAN_F19R1_FB7_Msk                    (0x1U << CAN_F19R1_FB7_Pos)       /*!< 0x00000080 */
  9071. #define CAN_F19R1_FB7                        CAN_F19R1_FB7_Msk                 /*!< Filter bit 7 */
  9072. #define CAN_F19R1_FB8_Pos                    (8U)                              
  9073. #define CAN_F19R1_FB8_Msk                    (0x1U << CAN_F19R1_FB8_Pos)       /*!< 0x00000100 */
  9074. #define CAN_F19R1_FB8                        CAN_F19R1_FB8_Msk                 /*!< Filter bit 8 */
  9075. #define CAN_F19R1_FB9_Pos                    (9U)                              
  9076. #define CAN_F19R1_FB9_Msk                    (0x1U << CAN_F19R1_FB9_Pos)       /*!< 0x00000200 */
  9077. #define CAN_F19R1_FB9                        CAN_F19R1_FB9_Msk                 /*!< Filter bit 9 */
  9078. #define CAN_F19R1_FB10_Pos                   (10U)                            
  9079. #define CAN_F19R1_FB10_Msk                   (0x1U << CAN_F19R1_FB10_Pos)      /*!< 0x00000400 */
  9080. #define CAN_F19R1_FB10                       CAN_F19R1_FB10_Msk                /*!< Filter bit 10 */
  9081. #define CAN_F19R1_FB11_Pos                   (11U)                            
  9082. #define CAN_F19R1_FB11_Msk                   (0x1U << CAN_F19R1_FB11_Pos)      /*!< 0x00000800 */
  9083. #define CAN_F19R1_FB11                       CAN_F19R1_FB11_Msk                /*!< Filter bit 11 */
  9084. #define CAN_F19R1_FB12_Pos                   (12U)                            
  9085. #define CAN_F19R1_FB12_Msk                   (0x1U << CAN_F19R1_FB12_Pos)      /*!< 0x00001000 */
  9086. #define CAN_F19R1_FB12                       CAN_F19R1_FB12_Msk                /*!< Filter bit 12 */
  9087. #define CAN_F19R1_FB13_Pos                   (13U)                            
  9088. #define CAN_F19R1_FB13_Msk                   (0x1U << CAN_F19R1_FB13_Pos)      /*!< 0x00002000 */
  9089. #define CAN_F19R1_FB13                       CAN_F19R1_FB13_Msk                /*!< Filter bit 13 */
  9090. #define CAN_F19R1_FB14_Pos                   (14U)                            
  9091. #define CAN_F19R1_FB14_Msk                   (0x1U << CAN_F19R1_FB14_Pos)      /*!< 0x00004000 */
  9092. #define CAN_F19R1_FB14                       CAN_F19R1_FB14_Msk                /*!< Filter bit 14 */
  9093. #define CAN_F19R1_FB15_Pos                   (15U)                            
  9094. #define CAN_F19R1_FB15_Msk                   (0x1U << CAN_F19R1_FB15_Pos)      /*!< 0x00008000 */
  9095. #define CAN_F19R1_FB15                       CAN_F19R1_FB15_Msk                /*!< Filter bit 15 */
  9096. #define CAN_F19R1_FB16_Pos                   (16U)                            
  9097. #define CAN_F19R1_FB16_Msk                   (0x1U << CAN_F19R1_FB16_Pos)      /*!< 0x00010000 */
  9098. #define CAN_F19R1_FB16                       CAN_F19R1_FB16_Msk                /*!< Filter bit 16 */
  9099. #define CAN_F19R1_FB17_Pos                   (17U)                            
  9100. #define CAN_F19R1_FB17_Msk                   (0x1U << CAN_F19R1_FB17_Pos)      /*!< 0x00020000 */
  9101. #define CAN_F19R1_FB17                       CAN_F19R1_FB17_Msk                /*!< Filter bit 17 */
  9102. #define CAN_F19R1_FB18_Pos                   (18U)                            
  9103. #define CAN_F19R1_FB18_Msk                   (0x1U << CAN_F19R1_FB18_Pos)      /*!< 0x00040000 */
  9104. #define CAN_F19R1_FB18                       CAN_F19R1_FB18_Msk                /*!< Filter bit 18 */
  9105. #define CAN_F19R1_FB19_Pos                   (19U)                            
  9106. #define CAN_F19R1_FB19_Msk                   (0x1U << CAN_F19R1_FB19_Pos)      /*!< 0x00080000 */
  9107. #define CAN_F19R1_FB19                       CAN_F19R1_FB19_Msk                /*!< Filter bit 19 */
  9108. #define CAN_F19R1_FB20_Pos                   (20U)                            
  9109. #define CAN_F19R1_FB20_Msk                   (0x1U << CAN_F19R1_FB20_Pos)      /*!< 0x00100000 */
  9110. #define CAN_F19R1_FB20                       CAN_F19R1_FB20_Msk                /*!< Filter bit 20 */
  9111. #define CAN_F19R1_FB21_Pos                   (21U)                            
  9112. #define CAN_F19R1_FB21_Msk                   (0x1U << CAN_F19R1_FB21_Pos)      /*!< 0x00200000 */
  9113. #define CAN_F19R1_FB21                       CAN_F19R1_FB21_Msk                /*!< Filter bit 21 */
  9114. #define CAN_F19R1_FB22_Pos                   (22U)                            
  9115. #define CAN_F19R1_FB22_Msk                   (0x1U << CAN_F19R1_FB22_Pos)      /*!< 0x00400000 */
  9116. #define CAN_F19R1_FB22                       CAN_F19R1_FB22_Msk                /*!< Filter bit 22 */
  9117. #define CAN_F19R1_FB23_Pos                   (23U)                            
  9118. #define CAN_F19R1_FB23_Msk                   (0x1U << CAN_F19R1_FB23_Pos)      /*!< 0x00800000 */
  9119. #define CAN_F19R1_FB23                       CAN_F19R1_FB23_Msk                /*!< Filter bit 23 */
  9120. #define CAN_F19R1_FB24_Pos                   (24U)                            
  9121. #define CAN_F19R1_FB24_Msk                   (0x1U << CAN_F19R1_FB24_Pos)      /*!< 0x01000000 */
  9122. #define CAN_F19R1_FB24                       CAN_F19R1_FB24_Msk                /*!< Filter bit 24 */
  9123. #define CAN_F19R1_FB25_Pos                   (25U)                            
  9124. #define CAN_F19R1_FB25_Msk                   (0x1U << CAN_F19R1_FB25_Pos)      /*!< 0x02000000 */
  9125. #define CAN_F19R1_FB25                       CAN_F19R1_FB25_Msk                /*!< Filter bit 25 */
  9126. #define CAN_F19R1_FB26_Pos                   (26U)                            
  9127. #define CAN_F19R1_FB26_Msk                   (0x1U << CAN_F19R1_FB26_Pos)      /*!< 0x04000000 */
  9128. #define CAN_F19R1_FB26                       CAN_F19R1_FB26_Msk                /*!< Filter bit 26 */
  9129. #define CAN_F19R1_FB27_Pos                   (27U)                            
  9130. #define CAN_F19R1_FB27_Msk                   (0x1U << CAN_F19R1_FB27_Pos)      /*!< 0x08000000 */
  9131. #define CAN_F19R1_FB27                       CAN_F19R1_FB27_Msk                /*!< Filter bit 27 */
  9132. #define CAN_F19R1_FB28_Pos                   (28U)                            
  9133. #define CAN_F19R1_FB28_Msk                   (0x1U << CAN_F19R1_FB28_Pos)      /*!< 0x10000000 */
  9134. #define CAN_F19R1_FB28                       CAN_F19R1_FB28_Msk                /*!< Filter bit 28 */
  9135. #define CAN_F19R1_FB29_Pos                   (29U)                            
  9136. #define CAN_F19R1_FB29_Msk                   (0x1U << CAN_F19R1_FB29_Pos)      /*!< 0x20000000 */
  9137. #define CAN_F19R1_FB29                       CAN_F19R1_FB29_Msk                /*!< Filter bit 29 */
  9138. #define CAN_F19R1_FB30_Pos                   (30U)                            
  9139. #define CAN_F19R1_FB30_Msk                   (0x1U << CAN_F19R1_FB30_Pos)      /*!< 0x40000000 */
  9140. #define CAN_F19R1_FB30                       CAN_F19R1_FB30_Msk                /*!< Filter bit 30 */
  9141. #define CAN_F19R1_FB31_Pos                   (31U)                            
  9142. #define CAN_F19R1_FB31_Msk                   (0x1U << CAN_F19R1_FB31_Pos)      /*!< 0x80000000 */
  9143. #define CAN_F19R1_FB31                       CAN_F19R1_FB31_Msk                /*!< Filter bit 31 */
  9144.  
  9145. /*******************  Bit definition for CAN_F20R1 register  ******************/
  9146. #define CAN_F20R1_FB0_Pos                    (0U)                              
  9147. #define CAN_F20R1_FB0_Msk                    (0x1U << CAN_F20R1_FB0_Pos)       /*!< 0x00000001 */
  9148. #define CAN_F20R1_FB0                        CAN_F20R1_FB0_Msk                 /*!< Filter bit 0 */
  9149. #define CAN_F20R1_FB1_Pos                    (1U)                              
  9150. #define CAN_F20R1_FB1_Msk                    (0x1U << CAN_F20R1_FB1_Pos)       /*!< 0x00000002 */
  9151. #define CAN_F20R1_FB1                        CAN_F20R1_FB1_Msk                 /*!< Filter bit 1 */
  9152. #define CAN_F20R1_FB2_Pos                    (2U)                              
  9153. #define CAN_F20R1_FB2_Msk                    (0x1U << CAN_F20R1_FB2_Pos)       /*!< 0x00000004 */
  9154. #define CAN_F20R1_FB2                        CAN_F20R1_FB2_Msk                 /*!< Filter bit 2 */
  9155. #define CAN_F20R1_FB3_Pos                    (3U)                              
  9156. #define CAN_F20R1_FB3_Msk                    (0x1U << CAN_F20R1_FB3_Pos)       /*!< 0x00000008 */
  9157. #define CAN_F20R1_FB3                        CAN_F20R1_FB3_Msk                 /*!< Filter bit 3 */
  9158. #define CAN_F20R1_FB4_Pos                    (4U)                              
  9159. #define CAN_F20R1_FB4_Msk                    (0x1U << CAN_F20R1_FB4_Pos)       /*!< 0x00000010 */
  9160. #define CAN_F20R1_FB4                        CAN_F20R1_FB4_Msk                 /*!< Filter bit 4 */
  9161. #define CAN_F20R1_FB5_Pos                    (5U)                              
  9162. #define CAN_F20R1_FB5_Msk                    (0x1U << CAN_F20R1_FB5_Pos)       /*!< 0x00000020 */
  9163. #define CAN_F20R1_FB5                        CAN_F20R1_FB5_Msk                 /*!< Filter bit 5 */
  9164. #define CAN_F20R1_FB6_Pos                    (6U)                              
  9165. #define CAN_F20R1_FB6_Msk                    (0x1U << CAN_F20R1_FB6_Pos)       /*!< 0x00000040 */
  9166. #define CAN_F20R1_FB6                        CAN_F20R1_FB6_Msk                 /*!< Filter bit 6 */
  9167. #define CAN_F20R1_FB7_Pos                    (7U)                              
  9168. #define CAN_F20R1_FB7_Msk                    (0x1U << CAN_F20R1_FB7_Pos)       /*!< 0x00000080 */
  9169. #define CAN_F20R1_FB7                        CAN_F20R1_FB7_Msk                 /*!< Filter bit 7 */
  9170. #define CAN_F20R1_FB8_Pos                    (8U)                              
  9171. #define CAN_F20R1_FB8_Msk                    (0x1U << CAN_F20R1_FB8_Pos)       /*!< 0x00000100 */
  9172. #define CAN_F20R1_FB8                        CAN_F20R1_FB8_Msk                 /*!< Filter bit 8 */
  9173. #define CAN_F20R1_FB9_Pos                    (9U)                              
  9174. #define CAN_F20R1_FB9_Msk                    (0x1U << CAN_F20R1_FB9_Pos)       /*!< 0x00000200 */
  9175. #define CAN_F20R1_FB9                        CAN_F20R1_FB9_Msk                 /*!< Filter bit 9 */
  9176. #define CAN_F20R1_FB10_Pos                   (10U)                            
  9177. #define CAN_F20R1_FB10_Msk                   (0x1U << CAN_F20R1_FB10_Pos)      /*!< 0x00000400 */
  9178. #define CAN_F20R1_FB10                       CAN_F20R1_FB10_Msk                /*!< Filter bit 10 */
  9179. #define CAN_F20R1_FB11_Pos                   (11U)                            
  9180. #define CAN_F20R1_FB11_Msk                   (0x1U << CAN_F20R1_FB11_Pos)      /*!< 0x00000800 */
  9181. #define CAN_F20R1_FB11                       CAN_F20R1_FB11_Msk                /*!< Filter bit 11 */
  9182. #define CAN_F20R1_FB12_Pos                   (12U)                            
  9183. #define CAN_F20R1_FB12_Msk                   (0x1U << CAN_F20R1_FB12_Pos)      /*!< 0x00001000 */
  9184. #define CAN_F20R1_FB12                       CAN_F20R1_FB12_Msk                /*!< Filter bit 12 */
  9185. #define CAN_F20R1_FB13_Pos                   (13U)                            
  9186. #define CAN_F20R1_FB13_Msk                   (0x1U << CAN_F20R1_FB13_Pos)      /*!< 0x00002000 */
  9187. #define CAN_F20R1_FB13                       CAN_F20R1_FB13_Msk                /*!< Filter bit 13 */
  9188. #define CAN_F20R1_FB14_Pos                   (14U)                            
  9189. #define CAN_F20R1_FB14_Msk                   (0x1U << CAN_F20R1_FB14_Pos)      /*!< 0x00004000 */
  9190. #define CAN_F20R1_FB14                       CAN_F20R1_FB14_Msk                /*!< Filter bit 14 */
  9191. #define CAN_F20R1_FB15_Pos                   (15U)                            
  9192. #define CAN_F20R1_FB15_Msk                   (0x1U << CAN_F20R1_FB15_Pos)      /*!< 0x00008000 */
  9193. #define CAN_F20R1_FB15                       CAN_F20R1_FB15_Msk                /*!< Filter bit 15 */
  9194. #define CAN_F20R1_FB16_Pos                   (16U)                            
  9195. #define CAN_F20R1_FB16_Msk                   (0x1U << CAN_F20R1_FB16_Pos)      /*!< 0x00010000 */
  9196. #define CAN_F20R1_FB16                       CAN_F20R1_FB16_Msk                /*!< Filter bit 16 */
  9197. #define CAN_F20R1_FB17_Pos                   (17U)                            
  9198. #define CAN_F20R1_FB17_Msk                   (0x1U << CAN_F20R1_FB17_Pos)      /*!< 0x00020000 */
  9199. #define CAN_F20R1_FB17                       CAN_F20R1_FB17_Msk                /*!< Filter bit 17 */
  9200. #define CAN_F20R1_FB18_Pos                   (18U)                            
  9201. #define CAN_F20R1_FB18_Msk                   (0x1U << CAN_F20R1_FB18_Pos)      /*!< 0x00040000 */
  9202. #define CAN_F20R1_FB18                       CAN_F20R1_FB18_Msk                /*!< Filter bit 18 */
  9203. #define CAN_F20R1_FB19_Pos                   (19U)                            
  9204. #define CAN_F20R1_FB19_Msk                   (0x1U << CAN_F20R1_FB19_Pos)      /*!< 0x00080000 */
  9205. #define CAN_F20R1_FB19                       CAN_F20R1_FB19_Msk                /*!< Filter bit 19 */
  9206. #define CAN_F20R1_FB20_Pos                   (20U)                            
  9207. #define CAN_F20R1_FB20_Msk                   (0x1U << CAN_F20R1_FB20_Pos)      /*!< 0x00100000 */
  9208. #define CAN_F20R1_FB20                       CAN_F20R1_FB20_Msk                /*!< Filter bit 20 */
  9209. #define CAN_F20R1_FB21_Pos                   (21U)                            
  9210. #define CAN_F20R1_FB21_Msk                   (0x1U << CAN_F20R1_FB21_Pos)      /*!< 0x00200000 */
  9211. #define CAN_F20R1_FB21                       CAN_F20R1_FB21_Msk                /*!< Filter bit 21 */
  9212. #define CAN_F20R1_FB22_Pos                   (22U)                            
  9213. #define CAN_F20R1_FB22_Msk                   (0x1U << CAN_F20R1_FB22_Pos)      /*!< 0x00400000 */
  9214. #define CAN_F20R1_FB22                       CAN_F20R1_FB22_Msk                /*!< Filter bit 22 */
  9215. #define CAN_F20R1_FB23_Pos                   (23U)                            
  9216. #define CAN_F20R1_FB23_Msk                   (0x1U << CAN_F20R1_FB23_Pos)      /*!< 0x00800000 */
  9217. #define CAN_F20R1_FB23                       CAN_F20R1_FB23_Msk                /*!< Filter bit 23 */
  9218. #define CAN_F20R1_FB24_Pos                   (24U)                            
  9219. #define CAN_F20R1_FB24_Msk                   (0x1U << CAN_F20R1_FB24_Pos)      /*!< 0x01000000 */
  9220. #define CAN_F20R1_FB24                       CAN_F20R1_FB24_Msk                /*!< Filter bit 24 */
  9221. #define CAN_F20R1_FB25_Pos                   (25U)                            
  9222. #define CAN_F20R1_FB25_Msk                   (0x1U << CAN_F20R1_FB25_Pos)      /*!< 0x02000000 */
  9223. #define CAN_F20R1_FB25                       CAN_F20R1_FB25_Msk                /*!< Filter bit 25 */
  9224. #define CAN_F20R1_FB26_Pos                   (26U)                            
  9225. #define CAN_F20R1_FB26_Msk                   (0x1U << CAN_F20R1_FB26_Pos)      /*!< 0x04000000 */
  9226. #define CAN_F20R1_FB26                       CAN_F20R1_FB26_Msk                /*!< Filter bit 26 */
  9227. #define CAN_F20R1_FB27_Pos                   (27U)                            
  9228. #define CAN_F20R1_FB27_Msk                   (0x1U << CAN_F20R1_FB27_Pos)      /*!< 0x08000000 */
  9229. #define CAN_F20R1_FB27                       CAN_F20R1_FB27_Msk                /*!< Filter bit 27 */
  9230. #define CAN_F20R1_FB28_Pos                   (28U)                            
  9231. #define CAN_F20R1_FB28_Msk                   (0x1U << CAN_F20R1_FB28_Pos)      /*!< 0x10000000 */
  9232. #define CAN_F20R1_FB28                       CAN_F20R1_FB28_Msk                /*!< Filter bit 28 */
  9233. #define CAN_F20R1_FB29_Pos                   (29U)                            
  9234. #define CAN_F20R1_FB29_Msk                   (0x1U << CAN_F20R1_FB29_Pos)      /*!< 0x20000000 */
  9235. #define CAN_F20R1_FB29                       CAN_F20R1_FB29_Msk                /*!< Filter bit 29 */
  9236. #define CAN_F20R1_FB30_Pos                   (30U)                            
  9237. #define CAN_F20R1_FB30_Msk                   (0x1U << CAN_F20R1_FB30_Pos)      /*!< 0x40000000 */
  9238. #define CAN_F20R1_FB30                       CAN_F20R1_FB30_Msk                /*!< Filter bit 30 */
  9239. #define CAN_F20R1_FB31_Pos                   (31U)                            
  9240. #define CAN_F20R1_FB31_Msk                   (0x1U << CAN_F20R1_FB31_Pos)      /*!< 0x80000000 */
  9241. #define CAN_F20R1_FB31                       CAN_F20R1_FB31_Msk                /*!< Filter bit 31 */
  9242.  
  9243. /*******************  Bit definition for CAN_F21R1 register  ******************/
  9244. #define CAN_F21R1_FB0_Pos                    (0U)                              
  9245. #define CAN_F21R1_FB0_Msk                    (0x1U << CAN_F21R1_FB0_Pos)       /*!< 0x00000001 */
  9246. #define CAN_F21R1_FB0                        CAN_F21R1_FB0_Msk                 /*!< Filter bit 0 */
  9247. #define CAN_F21R1_FB1_Pos                    (1U)                              
  9248. #define CAN_F21R1_FB1_Msk                    (0x1U << CAN_F21R1_FB1_Pos)       /*!< 0x00000002 */
  9249. #define CAN_F21R1_FB1                        CAN_F21R1_FB1_Msk                 /*!< Filter bit 1 */
  9250. #define CAN_F21R1_FB2_Pos                    (2U)                              
  9251. #define CAN_F21R1_FB2_Msk                    (0x1U << CAN_F21R1_FB2_Pos)       /*!< 0x00000004 */
  9252. #define CAN_F21R1_FB2                        CAN_F21R1_FB2_Msk                 /*!< Filter bit 2 */
  9253. #define CAN_F21R1_FB3_Pos                    (3U)                              
  9254. #define CAN_F21R1_FB3_Msk                    (0x1U << CAN_F21R1_FB3_Pos)       /*!< 0x00000008 */
  9255. #define CAN_F21R1_FB3                        CAN_F21R1_FB3_Msk                 /*!< Filter bit 3 */
  9256. #define CAN_F21R1_FB4_Pos                    (4U)                              
  9257. #define CAN_F21R1_FB4_Msk                    (0x1U << CAN_F21R1_FB4_Pos)       /*!< 0x00000010 */
  9258. #define CAN_F21R1_FB4                        CAN_F21R1_FB4_Msk                 /*!< Filter bit 4 */
  9259. #define CAN_F21R1_FB5_Pos                    (5U)                              
  9260. #define CAN_F21R1_FB5_Msk                    (0x1U << CAN_F21R1_FB5_Pos)       /*!< 0x00000020 */
  9261. #define CAN_F21R1_FB5                        CAN_F21R1_FB5_Msk                 /*!< Filter bit 5 */
  9262. #define CAN_F21R1_FB6_Pos                    (6U)                              
  9263. #define CAN_F21R1_FB6_Msk                    (0x1U << CAN_F21R1_FB6_Pos)       /*!< 0x00000040 */
  9264. #define CAN_F21R1_FB6                        CAN_F21R1_FB6_Msk                 /*!< Filter bit 6 */
  9265. #define CAN_F21R1_FB7_Pos                    (7U)                              
  9266. #define CAN_F21R1_FB7_Msk                    (0x1U << CAN_F21R1_FB7_Pos)       /*!< 0x00000080 */
  9267. #define CAN_F21R1_FB7                        CAN_F21R1_FB7_Msk                 /*!< Filter bit 7 */
  9268. #define CAN_F21R1_FB8_Pos                    (8U)                              
  9269. #define CAN_F21R1_FB8_Msk                    (0x1U << CAN_F21R1_FB8_Pos)       /*!< 0x00000100 */
  9270. #define CAN_F21R1_FB8                        CAN_F21R1_FB8_Msk                 /*!< Filter bit 8 */
  9271. #define CAN_F21R1_FB9_Pos                    (9U)                              
  9272. #define CAN_F21R1_FB9_Msk                    (0x1U << CAN_F21R1_FB9_Pos)       /*!< 0x00000200 */
  9273. #define CAN_F21R1_FB9                        CAN_F21R1_FB9_Msk                 /*!< Filter bit 9 */
  9274. #define CAN_F21R1_FB10_Pos                   (10U)                            
  9275. #define CAN_F21R1_FB10_Msk                   (0x1U << CAN_F21R1_FB10_Pos)      /*!< 0x00000400 */
  9276. #define CAN_F21R1_FB10                       CAN_F21R1_FB10_Msk                /*!< Filter bit 10 */
  9277. #define CAN_F21R1_FB11_Pos                   (11U)                            
  9278. #define CAN_F21R1_FB11_Msk                   (0x1U << CAN_F21R1_FB11_Pos)      /*!< 0x00000800 */
  9279. #define CAN_F21R1_FB11                       CAN_F21R1_FB11_Msk                /*!< Filter bit 11 */
  9280. #define CAN_F21R1_FB12_Pos                   (12U)                            
  9281. #define CAN_F21R1_FB12_Msk                   (0x1U << CAN_F21R1_FB12_Pos)      /*!< 0x00001000 */
  9282. #define CAN_F21R1_FB12                       CAN_F21R1_FB12_Msk                /*!< Filter bit 12 */
  9283. #define CAN_F21R1_FB13_Pos                   (13U)                            
  9284. #define CAN_F21R1_FB13_Msk                   (0x1U << CAN_F21R1_FB13_Pos)      /*!< 0x00002000 */
  9285. #define CAN_F21R1_FB13                       CAN_F21R1_FB13_Msk                /*!< Filter bit 13 */
  9286. #define CAN_F21R1_FB14_Pos                   (14U)                            
  9287. #define CAN_F21R1_FB14_Msk                   (0x1U << CAN_F21R1_FB14_Pos)      /*!< 0x00004000 */
  9288. #define CAN_F21R1_FB14                       CAN_F21R1_FB14_Msk                /*!< Filter bit 14 */
  9289. #define CAN_F21R1_FB15_Pos                   (15U)                            
  9290. #define CAN_F21R1_FB15_Msk                   (0x1U << CAN_F21R1_FB15_Pos)      /*!< 0x00008000 */
  9291. #define CAN_F21R1_FB15                       CAN_F21R1_FB15_Msk                /*!< Filter bit 15 */
  9292. #define CAN_F21R1_FB16_Pos                   (16U)                            
  9293. #define CAN_F21R1_FB16_Msk                   (0x1U << CAN_F21R1_FB16_Pos)      /*!< 0x00010000 */
  9294. #define CAN_F21R1_FB16                       CAN_F21R1_FB16_Msk                /*!< Filter bit 16 */
  9295. #define CAN_F21R1_FB17_Pos                   (17U)                            
  9296. #define CAN_F21R1_FB17_Msk                   (0x1U << CAN_F21R1_FB17_Pos)      /*!< 0x00020000 */
  9297. #define CAN_F21R1_FB17                       CAN_F21R1_FB17_Msk                /*!< Filter bit 17 */
  9298. #define CAN_F21R1_FB18_Pos                   (18U)                            
  9299. #define CAN_F21R1_FB18_Msk                   (0x1U << CAN_F21R1_FB18_Pos)      /*!< 0x00040000 */
  9300. #define CAN_F21R1_FB18                       CAN_F21R1_FB18_Msk                /*!< Filter bit 18 */
  9301. #define CAN_F21R1_FB19_Pos                   (19U)                            
  9302. #define CAN_F21R1_FB19_Msk                   (0x1U << CAN_F21R1_FB19_Pos)      /*!< 0x00080000 */
  9303. #define CAN_F21R1_FB19                       CAN_F21R1_FB19_Msk                /*!< Filter bit 19 */
  9304. #define CAN_F21R1_FB20_Pos                   (20U)                            
  9305. #define CAN_F21R1_FB20_Msk                   (0x1U << CAN_F21R1_FB20_Pos)      /*!< 0x00100000 */
  9306. #define CAN_F21R1_FB20                       CAN_F21R1_FB20_Msk                /*!< Filter bit 20 */
  9307. #define CAN_F21R1_FB21_Pos                   (21U)                            
  9308. #define CAN_F21R1_FB21_Msk                   (0x1U << CAN_F21R1_FB21_Pos)      /*!< 0x00200000 */
  9309. #define CAN_F21R1_FB21                       CAN_F21R1_FB21_Msk                /*!< Filter bit 21 */
  9310. #define CAN_F21R1_FB22_Pos                   (22U)                            
  9311. #define CAN_F21R1_FB22_Msk                   (0x1U << CAN_F21R1_FB22_Pos)      /*!< 0x00400000 */
  9312. #define CAN_F21R1_FB22                       CAN_F21R1_FB22_Msk                /*!< Filter bit 22 */
  9313. #define CAN_F21R1_FB23_Pos                   (23U)                            
  9314. #define CAN_F21R1_FB23_Msk                   (0x1U << CAN_F21R1_FB23_Pos)      /*!< 0x00800000 */
  9315. #define CAN_F21R1_FB23                       CAN_F21R1_FB23_Msk                /*!< Filter bit 23 */
  9316. #define CAN_F21R1_FB24_Pos                   (24U)                            
  9317. #define CAN_F21R1_FB24_Msk                   (0x1U << CAN_F21R1_FB24_Pos)      /*!< 0x01000000 */
  9318. #define CAN_F21R1_FB24                       CAN_F21R1_FB24_Msk                /*!< Filter bit 24 */
  9319. #define CAN_F21R1_FB25_Pos                   (25U)                            
  9320. #define CAN_F21R1_FB25_Msk                   (0x1U << CAN_F21R1_FB25_Pos)      /*!< 0x02000000 */
  9321. #define CAN_F21R1_FB25                       CAN_F21R1_FB25_Msk                /*!< Filter bit 25 */
  9322. #define CAN_F21R1_FB26_Pos                   (26U)                            
  9323. #define CAN_F21R1_FB26_Msk                   (0x1U << CAN_F21R1_FB26_Pos)      /*!< 0x04000000 */
  9324. #define CAN_F21R1_FB26                       CAN_F21R1_FB26_Msk                /*!< Filter bit 26 */
  9325. #define CAN_F21R1_FB27_Pos                   (27U)                            
  9326. #define CAN_F21R1_FB27_Msk                   (0x1U << CAN_F21R1_FB27_Pos)      /*!< 0x08000000 */
  9327. #define CAN_F21R1_FB27                       CAN_F21R1_FB27_Msk                /*!< Filter bit 27 */
  9328. #define CAN_F21R1_FB28_Pos                   (28U)                            
  9329. #define CAN_F21R1_FB28_Msk                   (0x1U << CAN_F21R1_FB28_Pos)      /*!< 0x10000000 */
  9330. #define CAN_F21R1_FB28                       CAN_F21R1_FB28_Msk                /*!< Filter bit 28 */
  9331. #define CAN_F21R1_FB29_Pos                   (29U)                            
  9332. #define CAN_F21R1_FB29_Msk                   (0x1U << CAN_F21R1_FB29_Pos)      /*!< 0x20000000 */
  9333. #define CAN_F21R1_FB29                       CAN_F21R1_FB29_Msk                /*!< Filter bit 29 */
  9334. #define CAN_F21R1_FB30_Pos                   (30U)                            
  9335. #define CAN_F21R1_FB30_Msk                   (0x1U << CAN_F21R1_FB30_Pos)      /*!< 0x40000000 */
  9336. #define CAN_F21R1_FB30                       CAN_F21R1_FB30_Msk                /*!< Filter bit 30 */
  9337. #define CAN_F21R1_FB31_Pos                   (31U)                            
  9338. #define CAN_F21R1_FB31_Msk                   (0x1U << CAN_F21R1_FB31_Pos)      /*!< 0x80000000 */
  9339. #define CAN_F21R1_FB31                       CAN_F21R1_FB31_Msk                /*!< Filter bit 31 */
  9340.  
  9341. /*******************  Bit definition for CAN_F22R1 register  ******************/
  9342. #define CAN_F22R1_FB0_Pos                    (0U)                              
  9343. #define CAN_F22R1_FB0_Msk                    (0x1U << CAN_F22R1_FB0_Pos)       /*!< 0x00000001 */
  9344. #define CAN_F22R1_FB0                        CAN_F22R1_FB0_Msk                 /*!< Filter bit 0 */
  9345. #define CAN_F22R1_FB1_Pos                    (1U)                              
  9346. #define CAN_F22R1_FB1_Msk                    (0x1U << CAN_F22R1_FB1_Pos)       /*!< 0x00000002 */
  9347. #define CAN_F22R1_FB1                        CAN_F22R1_FB1_Msk                 /*!< Filter bit 1 */
  9348. #define CAN_F22R1_FB2_Pos                    (2U)                              
  9349. #define CAN_F22R1_FB2_Msk                    (0x1U << CAN_F22R1_FB2_Pos)       /*!< 0x00000004 */
  9350. #define CAN_F22R1_FB2                        CAN_F22R1_FB2_Msk                 /*!< Filter bit 2 */
  9351. #define CAN_F22R1_FB3_Pos                    (3U)                              
  9352. #define CAN_F22R1_FB3_Msk                    (0x1U << CAN_F22R1_FB3_Pos)       /*!< 0x00000008 */
  9353. #define CAN_F22R1_FB3                        CAN_F22R1_FB3_Msk                 /*!< Filter bit 3 */
  9354. #define CAN_F22R1_FB4_Pos                    (4U)                              
  9355. #define CAN_F22R1_FB4_Msk                    (0x1U << CAN_F22R1_FB4_Pos)       /*!< 0x00000010 */
  9356. #define CAN_F22R1_FB4                        CAN_F22R1_FB4_Msk                 /*!< Filter bit 4 */
  9357. #define CAN_F22R1_FB5_Pos                    (5U)                              
  9358. #define CAN_F22R1_FB5_Msk                    (0x1U << CAN_F22R1_FB5_Pos)       /*!< 0x00000020 */
  9359. #define CAN_F22R1_FB5                        CAN_F22R1_FB5_Msk                 /*!< Filter bit 5 */
  9360. #define CAN_F22R1_FB6_Pos                    (6U)                              
  9361. #define CAN_F22R1_FB6_Msk                    (0x1U << CAN_F22R1_FB6_Pos)       /*!< 0x00000040 */
  9362. #define CAN_F22R1_FB6                        CAN_F22R1_FB6_Msk                 /*!< Filter bit 6 */
  9363. #define CAN_F22R1_FB7_Pos                    (7U)                              
  9364. #define CAN_F22R1_FB7_Msk                    (0x1U << CAN_F22R1_FB7_Pos)       /*!< 0x00000080 */
  9365. #define CAN_F22R1_FB7                        CAN_F22R1_FB7_Msk                 /*!< Filter bit 7 */
  9366. #define CAN_F22R1_FB8_Pos                    (8U)                              
  9367. #define CAN_F22R1_FB8_Msk                    (0x1U << CAN_F22R1_FB8_Pos)       /*!< 0x00000100 */
  9368. #define CAN_F22R1_FB8                        CAN_F22R1_FB8_Msk                 /*!< Filter bit 8 */
  9369. #define CAN_F22R1_FB9_Pos                    (9U)                              
  9370. #define CAN_F22R1_FB9_Msk                    (0x1U << CAN_F22R1_FB9_Pos)       /*!< 0x00000200 */
  9371. #define CAN_F22R1_FB9                        CAN_F22R1_FB9_Msk                 /*!< Filter bit 9 */
  9372. #define CAN_F22R1_FB10_Pos                   (10U)                            
  9373. #define CAN_F22R1_FB10_Msk                   (0x1U << CAN_F22R1_FB10_Pos)      /*!< 0x00000400 */
  9374. #define CAN_F22R1_FB10                       CAN_F22R1_FB10_Msk                /*!< Filter bit 10 */
  9375. #define CAN_F22R1_FB11_Pos                   (11U)                            
  9376. #define CAN_F22R1_FB11_Msk                   (0x1U << CAN_F22R1_FB11_Pos)      /*!< 0x00000800 */
  9377. #define CAN_F22R1_FB11                       CAN_F22R1_FB11_Msk                /*!< Filter bit 11 */
  9378. #define CAN_F22R1_FB12_Pos                   (12U)                            
  9379. #define CAN_F22R1_FB12_Msk                   (0x1U << CAN_F22R1_FB12_Pos)      /*!< 0x00001000 */
  9380. #define CAN_F22R1_FB12                       CAN_F22R1_FB12_Msk                /*!< Filter bit 12 */
  9381. #define CAN_F22R1_FB13_Pos                   (13U)                            
  9382. #define CAN_F22R1_FB13_Msk                   (0x1U << CAN_F22R1_FB13_Pos)      /*!< 0x00002000 */
  9383. #define CAN_F22R1_FB13                       CAN_F22R1_FB13_Msk                /*!< Filter bit 13 */
  9384. #define CAN_F22R1_FB14_Pos                   (14U)                            
  9385. #define CAN_F22R1_FB14_Msk                   (0x1U << CAN_F22R1_FB14_Pos)      /*!< 0x00004000 */
  9386. #define CAN_F22R1_FB14                       CAN_F22R1_FB14_Msk                /*!< Filter bit 14 */
  9387. #define CAN_F22R1_FB15_Pos                   (15U)                            
  9388. #define CAN_F22R1_FB15_Msk                   (0x1U << CAN_F22R1_FB15_Pos)      /*!< 0x00008000 */
  9389. #define CAN_F22R1_FB15                       CAN_F22R1_FB15_Msk                /*!< Filter bit 15 */
  9390. #define CAN_F22R1_FB16_Pos                   (16U)                            
  9391. #define CAN_F22R1_FB16_Msk                   (0x1U << CAN_F22R1_FB16_Pos)      /*!< 0x00010000 */
  9392. #define CAN_F22R1_FB16                       CAN_F22R1_FB16_Msk                /*!< Filter bit 16 */
  9393. #define CAN_F22R1_FB17_Pos                   (17U)                            
  9394. #define CAN_F22R1_FB17_Msk                   (0x1U << CAN_F22R1_FB17_Pos)      /*!< 0x00020000 */
  9395. #define CAN_F22R1_FB17                       CAN_F22R1_FB17_Msk                /*!< Filter bit 17 */
  9396. #define CAN_F22R1_FB18_Pos                   (18U)                            
  9397. #define CAN_F22R1_FB18_Msk                   (0x1U << CAN_F22R1_FB18_Pos)      /*!< 0x00040000 */
  9398. #define CAN_F22R1_FB18                       CAN_F22R1_FB18_Msk                /*!< Filter bit 18 */
  9399. #define CAN_F22R1_FB19_Pos                   (19U)                            
  9400. #define CAN_F22R1_FB19_Msk                   (0x1U << CAN_F22R1_FB19_Pos)      /*!< 0x00080000 */
  9401. #define CAN_F22R1_FB19                       CAN_F22R1_FB19_Msk                /*!< Filter bit 19 */
  9402. #define CAN_F22R1_FB20_Pos                   (20U)                            
  9403. #define CAN_F22R1_FB20_Msk                   (0x1U << CAN_F22R1_FB20_Pos)      /*!< 0x00100000 */
  9404. #define CAN_F22R1_FB20                       CAN_F22R1_FB20_Msk                /*!< Filter bit 20 */
  9405. #define CAN_F22R1_FB21_Pos                   (21U)                            
  9406. #define CAN_F22R1_FB21_Msk                   (0x1U << CAN_F22R1_FB21_Pos)      /*!< 0x00200000 */
  9407. #define CAN_F22R1_FB21                       CAN_F22R1_FB21_Msk                /*!< Filter bit 21 */
  9408. #define CAN_F22R1_FB22_Pos                   (22U)                            
  9409. #define CAN_F22R1_FB22_Msk                   (0x1U << CAN_F22R1_FB22_Pos)      /*!< 0x00400000 */
  9410. #define CAN_F22R1_FB22                       CAN_F22R1_FB22_Msk                /*!< Filter bit 22 */
  9411. #define CAN_F22R1_FB23_Pos                   (23U)                            
  9412. #define CAN_F22R1_FB23_Msk                   (0x1U << CAN_F22R1_FB23_Pos)      /*!< 0x00800000 */
  9413. #define CAN_F22R1_FB23                       CAN_F22R1_FB23_Msk                /*!< Filter bit 23 */
  9414. #define CAN_F22R1_FB24_Pos                   (24U)                            
  9415. #define CAN_F22R1_FB24_Msk                   (0x1U << CAN_F22R1_FB24_Pos)      /*!< 0x01000000 */
  9416. #define CAN_F22R1_FB24                       CAN_F22R1_FB24_Msk                /*!< Filter bit 24 */
  9417. #define CAN_F22R1_FB25_Pos                   (25U)                            
  9418. #define CAN_F22R1_FB25_Msk                   (0x1U << CAN_F22R1_FB25_Pos)      /*!< 0x02000000 */
  9419. #define CAN_F22R1_FB25                       CAN_F22R1_FB25_Msk                /*!< Filter bit 25 */
  9420. #define CAN_F22R1_FB26_Pos                   (26U)                            
  9421. #define CAN_F22R1_FB26_Msk                   (0x1U << CAN_F22R1_FB26_Pos)      /*!< 0x04000000 */
  9422. #define CAN_F22R1_FB26                       CAN_F22R1_FB26_Msk                /*!< Filter bit 26 */
  9423. #define CAN_F22R1_FB27_Pos                   (27U)                            
  9424. #define CAN_F22R1_FB27_Msk                   (0x1U << CAN_F22R1_FB27_Pos)      /*!< 0x08000000 */
  9425. #define CAN_F22R1_FB27                       CAN_F22R1_FB27_Msk                /*!< Filter bit 27 */
  9426. #define CAN_F22R1_FB28_Pos                   (28U)                            
  9427. #define CAN_F22R1_FB28_Msk                   (0x1U << CAN_F22R1_FB28_Pos)      /*!< 0x10000000 */
  9428. #define CAN_F22R1_FB28                       CAN_F22R1_FB28_Msk                /*!< Filter bit 28 */
  9429. #define CAN_F22R1_FB29_Pos                   (29U)                            
  9430. #define CAN_F22R1_FB29_Msk                   (0x1U << CAN_F22R1_FB29_Pos)      /*!< 0x20000000 */
  9431. #define CAN_F22R1_FB29                       CAN_F22R1_FB29_Msk                /*!< Filter bit 29 */
  9432. #define CAN_F22R1_FB30_Pos                   (30U)                            
  9433. #define CAN_F22R1_FB30_Msk                   (0x1U << CAN_F22R1_FB30_Pos)      /*!< 0x40000000 */
  9434. #define CAN_F22R1_FB30                       CAN_F22R1_FB30_Msk                /*!< Filter bit 30 */
  9435. #define CAN_F22R1_FB31_Pos                   (31U)                            
  9436. #define CAN_F22R1_FB31_Msk                   (0x1U << CAN_F22R1_FB31_Pos)      /*!< 0x80000000 */
  9437. #define CAN_F22R1_FB31                       CAN_F22R1_FB31_Msk                /*!< Filter bit 31 */
  9438.  
  9439. /*******************  Bit definition for CAN_F23R1 register  ******************/
  9440. #define CAN_F23R1_FB0_Pos                    (0U)                              
  9441. #define CAN_F23R1_FB0_Msk                    (0x1U << CAN_F23R1_FB0_Pos)       /*!< 0x00000001 */
  9442. #define CAN_F23R1_FB0                        CAN_F23R1_FB0_Msk                 /*!< Filter bit 0 */
  9443. #define CAN_F23R1_FB1_Pos                    (1U)                              
  9444. #define CAN_F23R1_FB1_Msk                    (0x1U << CAN_F23R1_FB1_Pos)       /*!< 0x00000002 */
  9445. #define CAN_F23R1_FB1                        CAN_F23R1_FB1_Msk                 /*!< Filter bit 1 */
  9446. #define CAN_F23R1_FB2_Pos                    (2U)                              
  9447. #define CAN_F23R1_FB2_Msk                    (0x1U << CAN_F23R1_FB2_Pos)       /*!< 0x00000004 */
  9448. #define CAN_F23R1_FB2                        CAN_F23R1_FB2_Msk                 /*!< Filter bit 2 */
  9449. #define CAN_F23R1_FB3_Pos                    (3U)                              
  9450. #define CAN_F23R1_FB3_Msk                    (0x1U << CAN_F23R1_FB3_Pos)       /*!< 0x00000008 */
  9451. #define CAN_F23R1_FB3                        CAN_F23R1_FB3_Msk                 /*!< Filter bit 3 */
  9452. #define CAN_F23R1_FB4_Pos                    (4U)                              
  9453. #define CAN_F23R1_FB4_Msk                    (0x1U << CAN_F23R1_FB4_Pos)       /*!< 0x00000010 */
  9454. #define CAN_F23R1_FB4                        CAN_F23R1_FB4_Msk                 /*!< Filter bit 4 */
  9455. #define CAN_F23R1_FB5_Pos                    (5U)                              
  9456. #define CAN_F23R1_FB5_Msk                    (0x1U << CAN_F23R1_FB5_Pos)       /*!< 0x00000020 */
  9457. #define CAN_F23R1_FB5                        CAN_F23R1_FB5_Msk                 /*!< Filter bit 5 */
  9458. #define CAN_F23R1_FB6_Pos                    (6U)                              
  9459. #define CAN_F23R1_FB6_Msk                    (0x1U << CAN_F23R1_FB6_Pos)       /*!< 0x00000040 */
  9460. #define CAN_F23R1_FB6                        CAN_F23R1_FB6_Msk                 /*!< Filter bit 6 */
  9461. #define CAN_F23R1_FB7_Pos                    (7U)                              
  9462. #define CAN_F23R1_FB7_Msk                    (0x1U << CAN_F23R1_FB7_Pos)       /*!< 0x00000080 */
  9463. #define CAN_F23R1_FB7                        CAN_F23R1_FB7_Msk                 /*!< Filter bit 7 */
  9464. #define CAN_F23R1_FB8_Pos                    (8U)                              
  9465. #define CAN_F23R1_FB8_Msk                    (0x1U << CAN_F23R1_FB8_Pos)       /*!< 0x00000100 */
  9466. #define CAN_F23R1_FB8                        CAN_F23R1_FB8_Msk                 /*!< Filter bit 8 */
  9467. #define CAN_F23R1_FB9_Pos                    (9U)                              
  9468. #define CAN_F23R1_FB9_Msk                    (0x1U << CAN_F23R1_FB9_Pos)       /*!< 0x00000200 */
  9469. #define CAN_F23R1_FB9                        CAN_F23R1_FB9_Msk                 /*!< Filter bit 9 */
  9470. #define CAN_F23R1_FB10_Pos                   (10U)                            
  9471. #define CAN_F23R1_FB10_Msk                   (0x1U << CAN_F23R1_FB10_Pos)      /*!< 0x00000400 */
  9472. #define CAN_F23R1_FB10                       CAN_F23R1_FB10_Msk                /*!< Filter bit 10 */
  9473. #define CAN_F23R1_FB11_Pos                   (11U)                            
  9474. #define CAN_F23R1_FB11_Msk                   (0x1U << CAN_F23R1_FB11_Pos)      /*!< 0x00000800 */
  9475. #define CAN_F23R1_FB11                       CAN_F23R1_FB11_Msk                /*!< Filter bit 11 */
  9476. #define CAN_F23R1_FB12_Pos                   (12U)                            
  9477. #define CAN_F23R1_FB12_Msk                   (0x1U << CAN_F23R1_FB12_Pos)      /*!< 0x00001000 */
  9478. #define CAN_F23R1_FB12                       CAN_F23R1_FB12_Msk                /*!< Filter bit 12 */
  9479. #define CAN_F23R1_FB13_Pos                   (13U)                            
  9480. #define CAN_F23R1_FB13_Msk                   (0x1U << CAN_F23R1_FB13_Pos)      /*!< 0x00002000 */
  9481. #define CAN_F23R1_FB13                       CAN_F23R1_FB13_Msk                /*!< Filter bit 13 */
  9482. #define CAN_F23R1_FB14_Pos                   (14U)                            
  9483. #define CAN_F23R1_FB14_Msk                   (0x1U << CAN_F23R1_FB14_Pos)      /*!< 0x00004000 */
  9484. #define CAN_F23R1_FB14                       CAN_F23R1_FB14_Msk                /*!< Filter bit 14 */
  9485. #define CAN_F23R1_FB15_Pos                   (15U)                            
  9486. #define CAN_F23R1_FB15_Msk                   (0x1U << CAN_F23R1_FB15_Pos)      /*!< 0x00008000 */
  9487. #define CAN_F23R1_FB15                       CAN_F23R1_FB15_Msk                /*!< Filter bit 15 */
  9488. #define CAN_F23R1_FB16_Pos                   (16U)                            
  9489. #define CAN_F23R1_FB16_Msk                   (0x1U << CAN_F23R1_FB16_Pos)      /*!< 0x00010000 */
  9490. #define CAN_F23R1_FB16                       CAN_F23R1_FB16_Msk                /*!< Filter bit 16 */
  9491. #define CAN_F23R1_FB17_Pos                   (17U)                            
  9492. #define CAN_F23R1_FB17_Msk                   (0x1U << CAN_F23R1_FB17_Pos)      /*!< 0x00020000 */
  9493. #define CAN_F23R1_FB17                       CAN_F23R1_FB17_Msk                /*!< Filter bit 17 */
  9494. #define CAN_F23R1_FB18_Pos                   (18U)                            
  9495. #define CAN_F23R1_FB18_Msk                   (0x1U << CAN_F23R1_FB18_Pos)      /*!< 0x00040000 */
  9496. #define CAN_F23R1_FB18                       CAN_F23R1_FB18_Msk                /*!< Filter bit 18 */
  9497. #define CAN_F23R1_FB19_Pos                   (19U)                            
  9498. #define CAN_F23R1_FB19_Msk                   (0x1U << CAN_F23R1_FB19_Pos)      /*!< 0x00080000 */
  9499. #define CAN_F23R1_FB19                       CAN_F23R1_FB19_Msk                /*!< Filter bit 19 */
  9500. #define CAN_F23R1_FB20_Pos                   (20U)                            
  9501. #define CAN_F23R1_FB20_Msk                   (0x1U << CAN_F23R1_FB20_Pos)      /*!< 0x00100000 */
  9502. #define CAN_F23R1_FB20                       CAN_F23R1_FB20_Msk                /*!< Filter bit 20 */
  9503. #define CAN_F23R1_FB21_Pos                   (21U)                            
  9504. #define CAN_F23R1_FB21_Msk                   (0x1U << CAN_F23R1_FB21_Pos)      /*!< 0x00200000 */
  9505. #define CAN_F23R1_FB21                       CAN_F23R1_FB21_Msk                /*!< Filter bit 21 */
  9506. #define CAN_F23R1_FB22_Pos                   (22U)                            
  9507. #define CAN_F23R1_FB22_Msk                   (0x1U << CAN_F23R1_FB22_Pos)      /*!< 0x00400000 */
  9508. #define CAN_F23R1_FB22                       CAN_F23R1_FB22_Msk                /*!< Filter bit 22 */
  9509. #define CAN_F23R1_FB23_Pos                   (23U)                            
  9510. #define CAN_F23R1_FB23_Msk                   (0x1U << CAN_F23R1_FB23_Pos)      /*!< 0x00800000 */
  9511. #define CAN_F23R1_FB23                       CAN_F23R1_FB23_Msk                /*!< Filter bit 23 */
  9512. #define CAN_F23R1_FB24_Pos                   (24U)                            
  9513. #define CAN_F23R1_FB24_Msk                   (0x1U << CAN_F23R1_FB24_Pos)      /*!< 0x01000000 */
  9514. #define CAN_F23R1_FB24                       CAN_F23R1_FB24_Msk                /*!< Filter bit 24 */
  9515. #define CAN_F23R1_FB25_Pos                   (25U)                            
  9516. #define CAN_F23R1_FB25_Msk                   (0x1U << CAN_F23R1_FB25_Pos)      /*!< 0x02000000 */
  9517. #define CAN_F23R1_FB25                       CAN_F23R1_FB25_Msk                /*!< Filter bit 25 */
  9518. #define CAN_F23R1_FB26_Pos                   (26U)                            
  9519. #define CAN_F23R1_FB26_Msk                   (0x1U << CAN_F23R1_FB26_Pos)      /*!< 0x04000000 */
  9520. #define CAN_F23R1_FB26                       CAN_F23R1_FB26_Msk                /*!< Filter bit 26 */
  9521. #define CAN_F23R1_FB27_Pos                   (27U)                            
  9522. #define CAN_F23R1_FB27_Msk                   (0x1U << CAN_F23R1_FB27_Pos)      /*!< 0x08000000 */
  9523. #define CAN_F23R1_FB27                       CAN_F23R1_FB27_Msk                /*!< Filter bit 27 */
  9524. #define CAN_F23R1_FB28_Pos                   (28U)                            
  9525. #define CAN_F23R1_FB28_Msk                   (0x1U << CAN_F23R1_FB28_Pos)      /*!< 0x10000000 */
  9526. #define CAN_F23R1_FB28                       CAN_F23R1_FB28_Msk                /*!< Filter bit 28 */
  9527. #define CAN_F23R1_FB29_Pos                   (29U)                            
  9528. #define CAN_F23R1_FB29_Msk                   (0x1U << CAN_F23R1_FB29_Pos)      /*!< 0x20000000 */
  9529. #define CAN_F23R1_FB29                       CAN_F23R1_FB29_Msk                /*!< Filter bit 29 */
  9530. #define CAN_F23R1_FB30_Pos                   (30U)                            
  9531. #define CAN_F23R1_FB30_Msk                   (0x1U << CAN_F23R1_FB30_Pos)      /*!< 0x40000000 */
  9532. #define CAN_F23R1_FB30                       CAN_F23R1_FB30_Msk                /*!< Filter bit 30 */
  9533. #define CAN_F23R1_FB31_Pos                   (31U)                            
  9534. #define CAN_F23R1_FB31_Msk                   (0x1U << CAN_F23R1_FB31_Pos)      /*!< 0x80000000 */
  9535. #define CAN_F23R1_FB31                       CAN_F23R1_FB31_Msk                /*!< Filter bit 31 */
  9536.  
  9537. /*******************  Bit definition for CAN_F24R1 register  ******************/
  9538. #define CAN_F24R1_FB0_Pos                    (0U)                              
  9539. #define CAN_F24R1_FB0_Msk                    (0x1U << CAN_F24R1_FB0_Pos)       /*!< 0x00000001 */
  9540. #define CAN_F24R1_FB0                        CAN_F24R1_FB0_Msk                 /*!< Filter bit 0 */
  9541. #define CAN_F24R1_FB1_Pos                    (1U)                              
  9542. #define CAN_F24R1_FB1_Msk                    (0x1U << CAN_F24R1_FB1_Pos)       /*!< 0x00000002 */
  9543. #define CAN_F24R1_FB1                        CAN_F24R1_FB1_Msk                 /*!< Filter bit 1 */
  9544. #define CAN_F24R1_FB2_Pos                    (2U)                              
  9545. #define CAN_F24R1_FB2_Msk                    (0x1U << CAN_F24R1_FB2_Pos)       /*!< 0x00000004 */
  9546. #define CAN_F24R1_FB2                        CAN_F24R1_FB2_Msk                 /*!< Filter bit 2 */
  9547. #define CAN_F24R1_FB3_Pos                    (3U)                              
  9548. #define CAN_F24R1_FB3_Msk                    (0x1U << CAN_F24R1_FB3_Pos)       /*!< 0x00000008 */
  9549. #define CAN_F24R1_FB3                        CAN_F24R1_FB3_Msk                 /*!< Filter bit 3 */
  9550. #define CAN_F24R1_FB4_Pos                    (4U)                              
  9551. #define CAN_F24R1_FB4_Msk                    (0x1U << CAN_F24R1_FB4_Pos)       /*!< 0x00000010 */
  9552. #define CAN_F24R1_FB4                        CAN_F24R1_FB4_Msk                 /*!< Filter bit 4 */
  9553. #define CAN_F24R1_FB5_Pos                    (5U)                              
  9554. #define CAN_F24R1_FB5_Msk                    (0x1U << CAN_F24R1_FB5_Pos)       /*!< 0x00000020 */
  9555. #define CAN_F24R1_FB5                        CAN_F24R1_FB5_Msk                 /*!< Filter bit 5 */
  9556. #define CAN_F24R1_FB6_Pos                    (6U)                              
  9557. #define CAN_F24R1_FB6_Msk                    (0x1U << CAN_F24R1_FB6_Pos)       /*!< 0x00000040 */
  9558. #define CAN_F24R1_FB6                        CAN_F24R1_FB6_Msk                 /*!< Filter bit 6 */
  9559. #define CAN_F24R1_FB7_Pos                    (7U)                              
  9560. #define CAN_F24R1_FB7_Msk                    (0x1U << CAN_F24R1_FB7_Pos)       /*!< 0x00000080 */
  9561. #define CAN_F24R1_FB7                        CAN_F24R1_FB7_Msk                 /*!< Filter bit 7 */
  9562. #define CAN_F24R1_FB8_Pos                    (8U)                              
  9563. #define CAN_F24R1_FB8_Msk                    (0x1U << CAN_F24R1_FB8_Pos)       /*!< 0x00000100 */
  9564. #define CAN_F24R1_FB8                        CAN_F24R1_FB8_Msk                 /*!< Filter bit 8 */
  9565. #define CAN_F24R1_FB9_Pos                    (9U)                              
  9566. #define CAN_F24R1_FB9_Msk                    (0x1U << CAN_F24R1_FB9_Pos)       /*!< 0x00000200 */
  9567. #define CAN_F24R1_FB9                        CAN_F24R1_FB9_Msk                 /*!< Filter bit 9 */
  9568. #define CAN_F24R1_FB10_Pos                   (10U)                            
  9569. #define CAN_F24R1_FB10_Msk                   (0x1U << CAN_F24R1_FB10_Pos)      /*!< 0x00000400 */
  9570. #define CAN_F24R1_FB10                       CAN_F24R1_FB10_Msk                /*!< Filter bit 10 */
  9571. #define CAN_F24R1_FB11_Pos                   (11U)                            
  9572. #define CAN_F24R1_FB11_Msk                   (0x1U << CAN_F24R1_FB11_Pos)      /*!< 0x00000800 */
  9573. #define CAN_F24R1_FB11                       CAN_F24R1_FB11_Msk                /*!< Filter bit 11 */
  9574. #define CAN_F24R1_FB12_Pos                   (12U)                            
  9575. #define CAN_F24R1_FB12_Msk                   (0x1U << CAN_F24R1_FB12_Pos)      /*!< 0x00001000 */
  9576. #define CAN_F24R1_FB12                       CAN_F24R1_FB12_Msk                /*!< Filter bit 12 */
  9577. #define CAN_F24R1_FB13_Pos                   (13U)                            
  9578. #define CAN_F24R1_FB13_Msk                   (0x1U << CAN_F24R1_FB13_Pos)      /*!< 0x00002000 */
  9579. #define CAN_F24R1_FB13                       CAN_F24R1_FB13_Msk                /*!< Filter bit 13 */
  9580. #define CAN_F24R1_FB14_Pos                   (14U)                            
  9581. #define CAN_F24R1_FB14_Msk                   (0x1U << CAN_F24R1_FB14_Pos)      /*!< 0x00004000 */
  9582. #define CAN_F24R1_FB14                       CAN_F24R1_FB14_Msk                /*!< Filter bit 14 */
  9583. #define CAN_F24R1_FB15_Pos                   (15U)                            
  9584. #define CAN_F24R1_FB15_Msk                   (0x1U << CAN_F24R1_FB15_Pos)      /*!< 0x00008000 */
  9585. #define CAN_F24R1_FB15                       CAN_F24R1_FB15_Msk                /*!< Filter bit 15 */
  9586. #define CAN_F24R1_FB16_Pos                   (16U)                            
  9587. #define CAN_F24R1_FB16_Msk                   (0x1U << CAN_F24R1_FB16_Pos)      /*!< 0x00010000 */
  9588. #define CAN_F24R1_FB16                       CAN_F24R1_FB16_Msk                /*!< Filter bit 16 */
  9589. #define CAN_F24R1_FB17_Pos                   (17U)                            
  9590. #define CAN_F24R1_FB17_Msk                   (0x1U << CAN_F24R1_FB17_Pos)      /*!< 0x00020000 */
  9591. #define CAN_F24R1_FB17                       CAN_F24R1_FB17_Msk                /*!< Filter bit 17 */
  9592. #define CAN_F24R1_FB18_Pos                   (18U)                            
  9593. #define CAN_F24R1_FB18_Msk                   (0x1U << CAN_F24R1_FB18_Pos)      /*!< 0x00040000 */
  9594. #define CAN_F24R1_FB18                       CAN_F24R1_FB18_Msk                /*!< Filter bit 18 */
  9595. #define CAN_F24R1_FB19_Pos                   (19U)                            
  9596. #define CAN_F24R1_FB19_Msk                   (0x1U << CAN_F24R1_FB19_Pos)      /*!< 0x00080000 */
  9597. #define CAN_F24R1_FB19                       CAN_F24R1_FB19_Msk                /*!< Filter bit 19 */
  9598. #define CAN_F24R1_FB20_Pos                   (20U)                            
  9599. #define CAN_F24R1_FB20_Msk                   (0x1U << CAN_F24R1_FB20_Pos)      /*!< 0x00100000 */
  9600. #define CAN_F24R1_FB20                       CAN_F24R1_FB20_Msk                /*!< Filter bit 20 */
  9601. #define CAN_F24R1_FB21_Pos                   (21U)                            
  9602. #define CAN_F24R1_FB21_Msk                   (0x1U << CAN_F24R1_FB21_Pos)      /*!< 0x00200000 */
  9603. #define CAN_F24R1_FB21                       CAN_F24R1_FB21_Msk                /*!< Filter bit 21 */
  9604. #define CAN_F24R1_FB22_Pos                   (22U)                            
  9605. #define CAN_F24R1_FB22_Msk                   (0x1U << CAN_F24R1_FB22_Pos)      /*!< 0x00400000 */
  9606. #define CAN_F24R1_FB22                       CAN_F24R1_FB22_Msk                /*!< Filter bit 22 */
  9607. #define CAN_F24R1_FB23_Pos                   (23U)                            
  9608. #define CAN_F24R1_FB23_Msk                   (0x1U << CAN_F24R1_FB23_Pos)      /*!< 0x00800000 */
  9609. #define CAN_F24R1_FB23                       CAN_F24R1_FB23_Msk                /*!< Filter bit 23 */
  9610. #define CAN_F24R1_FB24_Pos                   (24U)                            
  9611. #define CAN_F24R1_FB24_Msk                   (0x1U << CAN_F24R1_FB24_Pos)      /*!< 0x01000000 */
  9612. #define CAN_F24R1_FB24                       CAN_F24R1_FB24_Msk                /*!< Filter bit 24 */
  9613. #define CAN_F24R1_FB25_Pos                   (25U)                            
  9614. #define CAN_F24R1_FB25_Msk                   (0x1U << CAN_F24R1_FB25_Pos)      /*!< 0x02000000 */
  9615. #define CAN_F24R1_FB25                       CAN_F24R1_FB25_Msk                /*!< Filter bit 25 */
  9616. #define CAN_F24R1_FB26_Pos                   (26U)                            
  9617. #define CAN_F24R1_FB26_Msk                   (0x1U << CAN_F24R1_FB26_Pos)      /*!< 0x04000000 */
  9618. #define CAN_F24R1_FB26                       CAN_F24R1_FB26_Msk                /*!< Filter bit 26 */
  9619. #define CAN_F24R1_FB27_Pos                   (27U)                            
  9620. #define CAN_F24R1_FB27_Msk                   (0x1U << CAN_F24R1_FB27_Pos)      /*!< 0x08000000 */
  9621. #define CAN_F24R1_FB27                       CAN_F24R1_FB27_Msk                /*!< Filter bit 27 */
  9622. #define CAN_F24R1_FB28_Pos                   (28U)                            
  9623. #define CAN_F24R1_FB28_Msk                   (0x1U << CAN_F24R1_FB28_Pos)      /*!< 0x10000000 */
  9624. #define CAN_F24R1_FB28                       CAN_F24R1_FB28_Msk                /*!< Filter bit 28 */
  9625. #define CAN_F24R1_FB29_Pos                   (29U)                            
  9626. #define CAN_F24R1_FB29_Msk                   (0x1U << CAN_F24R1_FB29_Pos)      /*!< 0x20000000 */
  9627. #define CAN_F24R1_FB29                       CAN_F24R1_FB29_Msk                /*!< Filter bit 29 */
  9628. #define CAN_F24R1_FB30_Pos                   (30U)                            
  9629. #define CAN_F24R1_FB30_Msk                   (0x1U << CAN_F24R1_FB30_Pos)      /*!< 0x40000000 */
  9630. #define CAN_F24R1_FB30                       CAN_F24R1_FB30_Msk                /*!< Filter bit 30 */
  9631. #define CAN_F24R1_FB31_Pos                   (31U)                            
  9632. #define CAN_F24R1_FB31_Msk                   (0x1U << CAN_F24R1_FB31_Pos)      /*!< 0x80000000 */
  9633. #define CAN_F24R1_FB31                       CAN_F24R1_FB31_Msk                /*!< Filter bit 31 */
  9634.  
  9635. /*******************  Bit definition for CAN_F25R1 register  ******************/
  9636. #define CAN_F25R1_FB0_Pos                    (0U)                              
  9637. #define CAN_F25R1_FB0_Msk                    (0x1U << CAN_F25R1_FB0_Pos)       /*!< 0x00000001 */
  9638. #define CAN_F25R1_FB0                        CAN_F25R1_FB0_Msk                 /*!< Filter bit 0 */
  9639. #define CAN_F25R1_FB1_Pos                    (1U)                              
  9640. #define CAN_F25R1_FB1_Msk                    (0x1U << CAN_F25R1_FB1_Pos)       /*!< 0x00000002 */
  9641. #define CAN_F25R1_FB1                        CAN_F25R1_FB1_Msk                 /*!< Filter bit 1 */
  9642. #define CAN_F25R1_FB2_Pos                    (2U)                              
  9643. #define CAN_F25R1_FB2_Msk                    (0x1U << CAN_F25R1_FB2_Pos)       /*!< 0x00000004 */
  9644. #define CAN_F25R1_FB2                        CAN_F25R1_FB2_Msk                 /*!< Filter bit 2 */
  9645. #define CAN_F25R1_FB3_Pos                    (3U)                              
  9646. #define CAN_F25R1_FB3_Msk                    (0x1U << CAN_F25R1_FB3_Pos)       /*!< 0x00000008 */
  9647. #define CAN_F25R1_FB3                        CAN_F25R1_FB3_Msk                 /*!< Filter bit 3 */
  9648. #define CAN_F25R1_FB4_Pos                    (4U)                              
  9649. #define CAN_F25R1_FB4_Msk                    (0x1U << CAN_F25R1_FB4_Pos)       /*!< 0x00000010 */
  9650. #define CAN_F25R1_FB4                        CAN_F25R1_FB4_Msk                 /*!< Filter bit 4 */
  9651. #define CAN_F25R1_FB5_Pos                    (5U)                              
  9652. #define CAN_F25R1_FB5_Msk                    (0x1U << CAN_F25R1_FB5_Pos)       /*!< 0x00000020 */
  9653. #define CAN_F25R1_FB5                        CAN_F25R1_FB5_Msk                 /*!< Filter bit 5 */
  9654. #define CAN_F25R1_FB6_Pos                    (6U)                              
  9655. #define CAN_F25R1_FB6_Msk                    (0x1U << CAN_F25R1_FB6_Pos)       /*!< 0x00000040 */
  9656. #define CAN_F25R1_FB6                        CAN_F25R1_FB6_Msk                 /*!< Filter bit 6 */
  9657. #define CAN_F25R1_FB7_Pos                    (7U)                              
  9658. #define CAN_F25R1_FB7_Msk                    (0x1U << CAN_F25R1_FB7_Pos)       /*!< 0x00000080 */
  9659. #define CAN_F25R1_FB7                        CAN_F25R1_FB7_Msk                 /*!< Filter bit 7 */
  9660. #define CAN_F25R1_FB8_Pos                    (8U)                              
  9661. #define CAN_F25R1_FB8_Msk                    (0x1U << CAN_F25R1_FB8_Pos)       /*!< 0x00000100 */
  9662. #define CAN_F25R1_FB8                        CAN_F25R1_FB8_Msk                 /*!< Filter bit 8 */
  9663. #define CAN_F25R1_FB9_Pos                    (9U)                              
  9664. #define CAN_F25R1_FB9_Msk                    (0x1U << CAN_F25R1_FB9_Pos)       /*!< 0x00000200 */
  9665. #define CAN_F25R1_FB9                        CAN_F25R1_FB9_Msk                 /*!< Filter bit 9 */
  9666. #define CAN_F25R1_FB10_Pos                   (10U)                            
  9667. #define CAN_F25R1_FB10_Msk                   (0x1U << CAN_F25R1_FB10_Pos)      /*!< 0x00000400 */
  9668. #define CAN_F25R1_FB10                       CAN_F25R1_FB10_Msk                /*!< Filter bit 10 */
  9669. #define CAN_F25R1_FB11_Pos                   (11U)                            
  9670. #define CAN_F25R1_FB11_Msk                   (0x1U << CAN_F25R1_FB11_Pos)      /*!< 0x00000800 */
  9671. #define CAN_F25R1_FB11                       CAN_F25R1_FB11_Msk                /*!< Filter bit 11 */
  9672. #define CAN_F25R1_FB12_Pos                   (12U)                            
  9673. #define CAN_F25R1_FB12_Msk                   (0x1U << CAN_F25R1_FB12_Pos)      /*!< 0x00001000 */
  9674. #define CAN_F25R1_FB12                       CAN_F25R1_FB12_Msk                /*!< Filter bit 12 */
  9675. #define CAN_F25R1_FB13_Pos                   (13U)                            
  9676. #define CAN_F25R1_FB13_Msk                   (0x1U << CAN_F25R1_FB13_Pos)      /*!< 0x00002000 */
  9677. #define CAN_F25R1_FB13                       CAN_F25R1_FB13_Msk                /*!< Filter bit 13 */
  9678. #define CAN_F25R1_FB14_Pos                   (14U)                            
  9679. #define CAN_F25R1_FB14_Msk                   (0x1U << CAN_F25R1_FB14_Pos)      /*!< 0x00004000 */
  9680. #define CAN_F25R1_FB14                       CAN_F25R1_FB14_Msk                /*!< Filter bit 14 */
  9681. #define CAN_F25R1_FB15_Pos                   (15U)                            
  9682. #define CAN_F25R1_FB15_Msk                   (0x1U << CAN_F25R1_FB15_Pos)      /*!< 0x00008000 */
  9683. #define CAN_F25R1_FB15                       CAN_F25R1_FB15_Msk                /*!< Filter bit 15 */
  9684. #define CAN_F25R1_FB16_Pos                   (16U)                            
  9685. #define CAN_F25R1_FB16_Msk                   (0x1U << CAN_F25R1_FB16_Pos)      /*!< 0x00010000 */
  9686. #define CAN_F25R1_FB16                       CAN_F25R1_FB16_Msk                /*!< Filter bit 16 */
  9687. #define CAN_F25R1_FB17_Pos                   (17U)                            
  9688. #define CAN_F25R1_FB17_Msk                   (0x1U << CAN_F25R1_FB17_Pos)      /*!< 0x00020000 */
  9689. #define CAN_F25R1_FB17                       CAN_F25R1_FB17_Msk                /*!< Filter bit 17 */
  9690. #define CAN_F25R1_FB18_Pos                   (18U)                            
  9691. #define CAN_F25R1_FB18_Msk                   (0x1U << CAN_F25R1_FB18_Pos)      /*!< 0x00040000 */
  9692. #define CAN_F25R1_FB18                       CAN_F25R1_FB18_Msk                /*!< Filter bit 18 */
  9693. #define CAN_F25R1_FB19_Pos                   (19U)                            
  9694. #define CAN_F25R1_FB19_Msk                   (0x1U << CAN_F25R1_FB19_Pos)      /*!< 0x00080000 */
  9695. #define CAN_F25R1_FB19                       CAN_F25R1_FB19_Msk                /*!< Filter bit 19 */
  9696. #define CAN_F25R1_FB20_Pos                   (20U)                            
  9697. #define CAN_F25R1_FB20_Msk                   (0x1U << CAN_F25R1_FB20_Pos)      /*!< 0x00100000 */
  9698. #define CAN_F25R1_FB20                       CAN_F25R1_FB20_Msk                /*!< Filter bit 20 */
  9699. #define CAN_F25R1_FB21_Pos                   (21U)                            
  9700. #define CAN_F25R1_FB21_Msk                   (0x1U << CAN_F25R1_FB21_Pos)      /*!< 0x00200000 */
  9701. #define CAN_F25R1_FB21                       CAN_F25R1_FB21_Msk                /*!< Filter bit 21 */
  9702. #define CAN_F25R1_FB22_Pos                   (22U)                            
  9703. #define CAN_F25R1_FB22_Msk                   (0x1U << CAN_F25R1_FB22_Pos)      /*!< 0x00400000 */
  9704. #define CAN_F25R1_FB22                       CAN_F25R1_FB22_Msk                /*!< Filter bit 22 */
  9705. #define CAN_F25R1_FB23_Pos                   (23U)                            
  9706. #define CAN_F25R1_FB23_Msk                   (0x1U << CAN_F25R1_FB23_Pos)      /*!< 0x00800000 */
  9707. #define CAN_F25R1_FB23                       CAN_F25R1_FB23_Msk                /*!< Filter bit 23 */
  9708. #define CAN_F25R1_FB24_Pos                   (24U)                            
  9709. #define CAN_F25R1_FB24_Msk                   (0x1U << CAN_F25R1_FB24_Pos)      /*!< 0x01000000 */
  9710. #define CAN_F25R1_FB24                       CAN_F25R1_FB24_Msk                /*!< Filter bit 24 */
  9711. #define CAN_F25R1_FB25_Pos                   (25U)                            
  9712. #define CAN_F25R1_FB25_Msk                   (0x1U << CAN_F25R1_FB25_Pos)      /*!< 0x02000000 */
  9713. #define CAN_F25R1_FB25                       CAN_F25R1_FB25_Msk                /*!< Filter bit 25 */
  9714. #define CAN_F25R1_FB26_Pos                   (26U)                            
  9715. #define CAN_F25R1_FB26_Msk                   (0x1U << CAN_F25R1_FB26_Pos)      /*!< 0x04000000 */
  9716. #define CAN_F25R1_FB26                       CAN_F25R1_FB26_Msk                /*!< Filter bit 26 */
  9717. #define CAN_F25R1_FB27_Pos                   (27U)                            
  9718. #define CAN_F25R1_FB27_Msk                   (0x1U << CAN_F25R1_FB27_Pos)      /*!< 0x08000000 */
  9719. #define CAN_F25R1_FB27                       CAN_F25R1_FB27_Msk                /*!< Filter bit 27 */
  9720. #define CAN_F25R1_FB28_Pos                   (28U)                            
  9721. #define CAN_F25R1_FB28_Msk                   (0x1U << CAN_F25R1_FB28_Pos)      /*!< 0x10000000 */
  9722. #define CAN_F25R1_FB28                       CAN_F25R1_FB28_Msk                /*!< Filter bit 28 */
  9723. #define CAN_F25R1_FB29_Pos                   (29U)                            
  9724. #define CAN_F25R1_FB29_Msk                   (0x1U << CAN_F25R1_FB29_Pos)      /*!< 0x20000000 */
  9725. #define CAN_F25R1_FB29                       CAN_F25R1_FB29_Msk                /*!< Filter bit 29 */
  9726. #define CAN_F25R1_FB30_Pos                   (30U)                            
  9727. #define CAN_F25R1_FB30_Msk                   (0x1U << CAN_F25R1_FB30_Pos)      /*!< 0x40000000 */
  9728. #define CAN_F25R1_FB30                       CAN_F25R1_FB30_Msk                /*!< Filter bit 30 */
  9729. #define CAN_F25R1_FB31_Pos                   (31U)                            
  9730. #define CAN_F25R1_FB31_Msk                   (0x1U << CAN_F25R1_FB31_Pos)      /*!< 0x80000000 */
  9731. #define CAN_F25R1_FB31                       CAN_F25R1_FB31_Msk                /*!< Filter bit 31 */
  9732.  
  9733. /*******************  Bit definition for CAN_F26R1 register  ******************/
  9734. #define CAN_F26R1_FB0_Pos                    (0U)                              
  9735. #define CAN_F26R1_FB0_Msk                    (0x1U << CAN_F26R1_FB0_Pos)       /*!< 0x00000001 */
  9736. #define CAN_F26R1_FB0                        CAN_F26R1_FB0_Msk                 /*!< Filter bit 0 */
  9737. #define CAN_F26R1_FB1_Pos                    (1U)                              
  9738. #define CAN_F26R1_FB1_Msk                    (0x1U << CAN_F26R1_FB1_Pos)       /*!< 0x00000002 */
  9739. #define CAN_F26R1_FB1                        CAN_F26R1_FB1_Msk                 /*!< Filter bit 1 */
  9740. #define CAN_F26R1_FB2_Pos                    (2U)                              
  9741. #define CAN_F26R1_FB2_Msk                    (0x1U << CAN_F26R1_FB2_Pos)       /*!< 0x00000004 */
  9742. #define CAN_F26R1_FB2                        CAN_F26R1_FB2_Msk                 /*!< Filter bit 2 */
  9743. #define CAN_F26R1_FB3_Pos                    (3U)                              
  9744. #define CAN_F26R1_FB3_Msk                    (0x1U << CAN_F26R1_FB3_Pos)       /*!< 0x00000008 */
  9745. #define CAN_F26R1_FB3                        CAN_F26R1_FB3_Msk                 /*!< Filter bit 3 */
  9746. #define CAN_F26R1_FB4_Pos                    (4U)                              
  9747. #define CAN_F26R1_FB4_Msk                    (0x1U << CAN_F26R1_FB4_Pos)       /*!< 0x00000010 */
  9748. #define CAN_F26R1_FB4                        CAN_F26R1_FB4_Msk                 /*!< Filter bit 4 */
  9749. #define CAN_F26R1_FB5_Pos                    (5U)                              
  9750. #define CAN_F26R1_FB5_Msk                    (0x1U << CAN_F26R1_FB5_Pos)       /*!< 0x00000020 */
  9751. #define CAN_F26R1_FB5                        CAN_F26R1_FB5_Msk                 /*!< Filter bit 5 */
  9752. #define CAN_F26R1_FB6_Pos                    (6U)                              
  9753. #define CAN_F26R1_FB6_Msk                    (0x1U << CAN_F26R1_FB6_Pos)       /*!< 0x00000040 */
  9754. #define CAN_F26R1_FB6                        CAN_F26R1_FB6_Msk                 /*!< Filter bit 6 */
  9755. #define CAN_F26R1_FB7_Pos                    (7U)                              
  9756. #define CAN_F26R1_FB7_Msk                    (0x1U << CAN_F26R1_FB7_Pos)       /*!< 0x00000080 */
  9757. #define CAN_F26R1_FB7                        CAN_F26R1_FB7_Msk                 /*!< Filter bit 7 */
  9758. #define CAN_F26R1_FB8_Pos                    (8U)                              
  9759. #define CAN_F26R1_FB8_Msk                    (0x1U << CAN_F26R1_FB8_Pos)       /*!< 0x00000100 */
  9760. #define CAN_F26R1_FB8                        CAN_F26R1_FB8_Msk                 /*!< Filter bit 8 */
  9761. #define CAN_F26R1_FB9_Pos                    (9U)                              
  9762. #define CAN_F26R1_FB9_Msk                    (0x1U << CAN_F26R1_FB9_Pos)       /*!< 0x00000200 */
  9763. #define CAN_F26R1_FB9                        CAN_F26R1_FB9_Msk                 /*!< Filter bit 9 */
  9764. #define CAN_F26R1_FB10_Pos                   (10U)                            
  9765. #define CAN_F26R1_FB10_Msk                   (0x1U << CAN_F26R1_FB10_Pos)      /*!< 0x00000400 */
  9766. #define CAN_F26R1_FB10                       CAN_F26R1_FB10_Msk                /*!< Filter bit 10 */
  9767. #define CAN_F26R1_FB11_Pos                   (11U)                            
  9768. #define CAN_F26R1_FB11_Msk                   (0x1U << CAN_F26R1_FB11_Pos)      /*!< 0x00000800 */
  9769. #define CAN_F26R1_FB11                       CAN_F26R1_FB11_Msk                /*!< Filter bit 11 */
  9770. #define CAN_F26R1_FB12_Pos                   (12U)                            
  9771. #define CAN_F26R1_FB12_Msk                   (0x1U << CAN_F26R1_FB12_Pos)      /*!< 0x00001000 */
  9772. #define CAN_F26R1_FB12                       CAN_F26R1_FB12_Msk                /*!< Filter bit 12 */
  9773. #define CAN_F26R1_FB13_Pos                   (13U)                            
  9774. #define CAN_F26R1_FB13_Msk                   (0x1U << CAN_F26R1_FB13_Pos)      /*!< 0x00002000 */
  9775. #define CAN_F26R1_FB13                       CAN_F26R1_FB13_Msk                /*!< Filter bit 13 */
  9776. #define CAN_F26R1_FB14_Pos                   (14U)                            
  9777. #define CAN_F26R1_FB14_Msk                   (0x1U << CAN_F26R1_FB14_Pos)      /*!< 0x00004000 */
  9778. #define CAN_F26R1_FB14                       CAN_F26R1_FB14_Msk                /*!< Filter bit 14 */
  9779. #define CAN_F26R1_FB15_Pos                   (15U)                            
  9780. #define CAN_F26R1_FB15_Msk                   (0x1U << CAN_F26R1_FB15_Pos)      /*!< 0x00008000 */
  9781. #define CAN_F26R1_FB15                       CAN_F26R1_FB15_Msk                /*!< Filter bit 15 */
  9782. #define CAN_F26R1_FB16_Pos                   (16U)                            
  9783. #define CAN_F26R1_FB16_Msk                   (0x1U << CAN_F26R1_FB16_Pos)      /*!< 0x00010000 */
  9784. #define CAN_F26R1_FB16                       CAN_F26R1_FB16_Msk                /*!< Filter bit 16 */
  9785. #define CAN_F26R1_FB17_Pos                   (17U)                            
  9786. #define CAN_F26R1_FB17_Msk                   (0x1U << CAN_F26R1_FB17_Pos)      /*!< 0x00020000 */
  9787. #define CAN_F26R1_FB17                       CAN_F26R1_FB17_Msk                /*!< Filter bit 17 */
  9788. #define CAN_F26R1_FB18_Pos                   (18U)                            
  9789. #define CAN_F26R1_FB18_Msk                   (0x1U << CAN_F26R1_FB18_Pos)      /*!< 0x00040000 */
  9790. #define CAN_F26R1_FB18                       CAN_F26R1_FB18_Msk                /*!< Filter bit 18 */
  9791. #define CAN_F26R1_FB19_Pos                   (19U)                            
  9792. #define CAN_F26R1_FB19_Msk                   (0x1U << CAN_F26R1_FB19_Pos)      /*!< 0x00080000 */
  9793. #define CAN_F26R1_FB19                       CAN_F26R1_FB19_Msk                /*!< Filter bit 19 */
  9794. #define CAN_F26R1_FB20_Pos                   (20U)                            
  9795. #define CAN_F26R1_FB20_Msk                   (0x1U << CAN_F26R1_FB20_Pos)      /*!< 0x00100000 */
  9796. #define CAN_F26R1_FB20                       CAN_F26R1_FB20_Msk                /*!< Filter bit 20 */
  9797. #define CAN_F26R1_FB21_Pos                   (21U)                            
  9798. #define CAN_F26R1_FB21_Msk                   (0x1U << CAN_F26R1_FB21_Pos)      /*!< 0x00200000 */
  9799. #define CAN_F26R1_FB21                       CAN_F26R1_FB21_Msk                /*!< Filter bit 21 */
  9800. #define CAN_F26R1_FB22_Pos                   (22U)                            
  9801. #define CAN_F26R1_FB22_Msk                   (0x1U << CAN_F26R1_FB22_Pos)      /*!< 0x00400000 */
  9802. #define CAN_F26R1_FB22                       CAN_F26R1_FB22_Msk                /*!< Filter bit 22 */
  9803. #define CAN_F26R1_FB23_Pos                   (23U)                            
  9804. #define CAN_F26R1_FB23_Msk                   (0x1U << CAN_F26R1_FB23_Pos)      /*!< 0x00800000 */
  9805. #define CAN_F26R1_FB23                       CAN_F26R1_FB23_Msk                /*!< Filter bit 23 */
  9806. #define CAN_F26R1_FB24_Pos                   (24U)                            
  9807. #define CAN_F26R1_FB24_Msk                   (0x1U << CAN_F26R1_FB24_Pos)      /*!< 0x01000000 */
  9808. #define CAN_F26R1_FB24                       CAN_F26R1_FB24_Msk                /*!< Filter bit 24 */
  9809. #define CAN_F26R1_FB25_Pos                   (25U)                            
  9810. #define CAN_F26R1_FB25_Msk                   (0x1U << CAN_F26R1_FB25_Pos)      /*!< 0x02000000 */
  9811. #define CAN_F26R1_FB25                       CAN_F26R1_FB25_Msk                /*!< Filter bit 25 */
  9812. #define CAN_F26R1_FB26_Pos                   (26U)                            
  9813. #define CAN_F26R1_FB26_Msk                   (0x1U << CAN_F26R1_FB26_Pos)      /*!< 0x04000000 */
  9814. #define CAN_F26R1_FB26                       CAN_F26R1_FB26_Msk                /*!< Filter bit 26 */
  9815. #define CAN_F26R1_FB27_Pos                   (27U)                            
  9816. #define CAN_F26R1_FB27_Msk                   (0x1U << CAN_F26R1_FB27_Pos)      /*!< 0x08000000 */
  9817. #define CAN_F26R1_FB27                       CAN_F26R1_FB27_Msk                /*!< Filter bit 27 */
  9818. #define CAN_F26R1_FB28_Pos                   (28U)                            
  9819. #define CAN_F26R1_FB28_Msk                   (0x1U << CAN_F26R1_FB28_Pos)      /*!< 0x10000000 */
  9820. #define CAN_F26R1_FB28                       CAN_F26R1_FB28_Msk                /*!< Filter bit 28 */
  9821. #define CAN_F26R1_FB29_Pos                   (29U)                            
  9822. #define CAN_F26R1_FB29_Msk                   (0x1U << CAN_F26R1_FB29_Pos)      /*!< 0x20000000 */
  9823. #define CAN_F26R1_FB29                       CAN_F26R1_FB29_Msk                /*!< Filter bit 29 */
  9824. #define CAN_F26R1_FB30_Pos                   (30U)                            
  9825. #define CAN_F26R1_FB30_Msk                   (0x1U << CAN_F26R1_FB30_Pos)      /*!< 0x40000000 */
  9826. #define CAN_F26R1_FB30                       CAN_F26R1_FB30_Msk                /*!< Filter bit 30 */
  9827. #define CAN_F26R1_FB31_Pos                   (31U)                            
  9828. #define CAN_F26R1_FB31_Msk                   (0x1U << CAN_F26R1_FB31_Pos)      /*!< 0x80000000 */
  9829. #define CAN_F26R1_FB31                       CAN_F26R1_FB31_Msk                /*!< Filter bit 31 */
  9830.  
  9831. /*******************  Bit definition for CAN_F27R1 register  ******************/
  9832. #define CAN_F27R1_FB0_Pos                    (0U)                              
  9833. #define CAN_F27R1_FB0_Msk                    (0x1U << CAN_F27R1_FB0_Pos)       /*!< 0x00000001 */
  9834. #define CAN_F27R1_FB0                        CAN_F27R1_FB0_Msk                 /*!< Filter bit 0 */
  9835. #define CAN_F27R1_FB1_Pos                    (1U)                              
  9836. #define CAN_F27R1_FB1_Msk                    (0x1U << CAN_F27R1_FB1_Pos)       /*!< 0x00000002 */
  9837. #define CAN_F27R1_FB1                        CAN_F27R1_FB1_Msk                 /*!< Filter bit 1 */
  9838. #define CAN_F27R1_FB2_Pos                    (2U)                              
  9839. #define CAN_F27R1_FB2_Msk                    (0x1U << CAN_F27R1_FB2_Pos)       /*!< 0x00000004 */
  9840. #define CAN_F27R1_FB2                        CAN_F27R1_FB2_Msk                 /*!< Filter bit 2 */
  9841. #define CAN_F27R1_FB3_Pos                    (3U)                              
  9842. #define CAN_F27R1_FB3_Msk                    (0x1U << CAN_F27R1_FB3_Pos)       /*!< 0x00000008 */
  9843. #define CAN_F27R1_FB3                        CAN_F27R1_FB3_Msk                 /*!< Filter bit 3 */
  9844. #define CAN_F27R1_FB4_Pos                    (4U)                              
  9845. #define CAN_F27R1_FB4_Msk                    (0x1U << CAN_F27R1_FB4_Pos)       /*!< 0x00000010 */
  9846. #define CAN_F27R1_FB4                        CAN_F27R1_FB4_Msk                 /*!< Filter bit 4 */
  9847. #define CAN_F27R1_FB5_Pos                    (5U)                              
  9848. #define CAN_F27R1_FB5_Msk                    (0x1U << CAN_F27R1_FB5_Pos)       /*!< 0x00000020 */
  9849. #define CAN_F27R1_FB5                        CAN_F27R1_FB5_Msk                 /*!< Filter bit 5 */
  9850. #define CAN_F27R1_FB6_Pos                    (6U)                              
  9851. #define CAN_F27R1_FB6_Msk                    (0x1U << CAN_F27R1_FB6_Pos)       /*!< 0x00000040 */
  9852. #define CAN_F27R1_FB6                        CAN_F27R1_FB6_Msk                 /*!< Filter bit 6 */
  9853. #define CAN_F27R1_FB7_Pos                    (7U)                              
  9854. #define CAN_F27R1_FB7_Msk                    (0x1U << CAN_F27R1_FB7_Pos)       /*!< 0x00000080 */
  9855. #define CAN_F27R1_FB7                        CAN_F27R1_FB7_Msk                 /*!< Filter bit 7 */
  9856. #define CAN_F27R1_FB8_Pos                    (8U)                              
  9857. #define CAN_F27R1_FB8_Msk                    (0x1U << CAN_F27R1_FB8_Pos)       /*!< 0x00000100 */
  9858. #define CAN_F27R1_FB8                        CAN_F27R1_FB8_Msk                 /*!< Filter bit 8 */
  9859. #define CAN_F27R1_FB9_Pos                    (9U)                              
  9860. #define CAN_F27R1_FB9_Msk                    (0x1U << CAN_F27R1_FB9_Pos)       /*!< 0x00000200 */
  9861. #define CAN_F27R1_FB9                        CAN_F27R1_FB9_Msk                 /*!< Filter bit 9 */
  9862. #define CAN_F27R1_FB10_Pos                   (10U)                            
  9863. #define CAN_F27R1_FB10_Msk                   (0x1U << CAN_F27R1_FB10_Pos)      /*!< 0x00000400 */
  9864. #define CAN_F27R1_FB10                       CAN_F27R1_FB10_Msk                /*!< Filter bit 10 */
  9865. #define CAN_F27R1_FB11_Pos                   (11U)                            
  9866. #define CAN_F27R1_FB11_Msk                   (0x1U << CAN_F27R1_FB11_Pos)      /*!< 0x00000800 */
  9867. #define CAN_F27R1_FB11                       CAN_F27R1_FB11_Msk                /*!< Filter bit 11 */
  9868. #define CAN_F27R1_FB12_Pos                   (12U)                            
  9869. #define CAN_F27R1_FB12_Msk                   (0x1U << CAN_F27R1_FB12_Pos)      /*!< 0x00001000 */
  9870. #define CAN_F27R1_FB12                       CAN_F27R1_FB12_Msk                /*!< Filter bit 12 */
  9871. #define CAN_F27R1_FB13_Pos                   (13U)                            
  9872. #define CAN_F27R1_FB13_Msk                   (0x1U << CAN_F27R1_FB13_Pos)      /*!< 0x00002000 */
  9873. #define CAN_F27R1_FB13                       CAN_F27R1_FB13_Msk                /*!< Filter bit 13 */
  9874. #define CAN_F27R1_FB14_Pos                   (14U)                            
  9875. #define CAN_F27R1_FB14_Msk                   (0x1U << CAN_F27R1_FB14_Pos)      /*!< 0x00004000 */
  9876. #define CAN_F27R1_FB14                       CAN_F27R1_FB14_Msk                /*!< Filter bit 14 */
  9877. #define CAN_F27R1_FB15_Pos                   (15U)                            
  9878. #define CAN_F27R1_FB15_Msk                   (0x1U << CAN_F27R1_FB15_Pos)      /*!< 0x00008000 */
  9879. #define CAN_F27R1_FB15                       CAN_F27R1_FB15_Msk                /*!< Filter bit 15 */
  9880. #define CAN_F27R1_FB16_Pos                   (16U)                            
  9881. #define CAN_F27R1_FB16_Msk                   (0x1U << CAN_F27R1_FB16_Pos)      /*!< 0x00010000 */
  9882. #define CAN_F27R1_FB16                       CAN_F27R1_FB16_Msk                /*!< Filter bit 16 */
  9883. #define CAN_F27R1_FB17_Pos                   (17U)                            
  9884. #define CAN_F27R1_FB17_Msk                   (0x1U << CAN_F27R1_FB17_Pos)      /*!< 0x00020000 */
  9885. #define CAN_F27R1_FB17                       CAN_F27R1_FB17_Msk                /*!< Filter bit 17 */
  9886. #define CAN_F27R1_FB18_Pos                   (18U)                            
  9887. #define CAN_F27R1_FB18_Msk                   (0x1U << CAN_F27R1_FB18_Pos)      /*!< 0x00040000 */
  9888. #define CAN_F27R1_FB18                       CAN_F27R1_FB18_Msk                /*!< Filter bit 18 */
  9889. #define CAN_F27R1_FB19_Pos                   (19U)                            
  9890. #define CAN_F27R1_FB19_Msk                   (0x1U << CAN_F27R1_FB19_Pos)      /*!< 0x00080000 */
  9891. #define CAN_F27R1_FB19                       CAN_F27R1_FB19_Msk                /*!< Filter bit 19 */
  9892. #define CAN_F27R1_FB20_Pos                   (20U)                            
  9893. #define CAN_F27R1_FB20_Msk                   (0x1U << CAN_F27R1_FB20_Pos)      /*!< 0x00100000 */
  9894. #define CAN_F27R1_FB20                       CAN_F27R1_FB20_Msk                /*!< Filter bit 20 */
  9895. #define CAN_F27R1_FB21_Pos                   (21U)                            
  9896. #define CAN_F27R1_FB21_Msk                   (0x1U << CAN_F27R1_FB21_Pos)      /*!< 0x00200000 */
  9897. #define CAN_F27R1_FB21                       CAN_F27R1_FB21_Msk                /*!< Filter bit 21 */
  9898. #define CAN_F27R1_FB22_Pos                   (22U)                            
  9899. #define CAN_F27R1_FB22_Msk                   (0x1U << CAN_F27R1_FB22_Pos)      /*!< 0x00400000 */
  9900. #define CAN_F27R1_FB22                       CAN_F27R1_FB22_Msk                /*!< Filter bit 22 */
  9901. #define CAN_F27R1_FB23_Pos                   (23U)                            
  9902. #define CAN_F27R1_FB23_Msk                   (0x1U << CAN_F27R1_FB23_Pos)      /*!< 0x00800000 */
  9903. #define CAN_F27R1_FB23                       CAN_F27R1_FB23_Msk                /*!< Filter bit 23 */
  9904. #define CAN_F27R1_FB24_Pos                   (24U)                            
  9905. #define CAN_F27R1_FB24_Msk                   (0x1U << CAN_F27R1_FB24_Pos)      /*!< 0x01000000 */
  9906. #define CAN_F27R1_FB24                       CAN_F27R1_FB24_Msk                /*!< Filter bit 24 */
  9907. #define CAN_F27R1_FB25_Pos                   (25U)                            
  9908. #define CAN_F27R1_FB25_Msk                   (0x1U << CAN_F27R1_FB25_Pos)      /*!< 0x02000000 */
  9909. #define CAN_F27R1_FB25                       CAN_F27R1_FB25_Msk                /*!< Filter bit 25 */
  9910. #define CAN_F27R1_FB26_Pos                   (26U)                            
  9911. #define CAN_F27R1_FB26_Msk                   (0x1U << CAN_F27R1_FB26_Pos)      /*!< 0x04000000 */
  9912. #define CAN_F27R1_FB26                       CAN_F27R1_FB26_Msk                /*!< Filter bit 26 */
  9913. #define CAN_F27R1_FB27_Pos                   (27U)                            
  9914. #define CAN_F27R1_FB27_Msk                   (0x1U << CAN_F27R1_FB27_Pos)      /*!< 0x08000000 */
  9915. #define CAN_F27R1_FB27                       CAN_F27R1_FB27_Msk                /*!< Filter bit 27 */
  9916. #define CAN_F27R1_FB28_Pos                   (28U)                            
  9917. #define CAN_F27R1_FB28_Msk                   (0x1U << CAN_F27R1_FB28_Pos)      /*!< 0x10000000 */
  9918. #define CAN_F27R1_FB28                       CAN_F27R1_FB28_Msk                /*!< Filter bit 28 */
  9919. #define CAN_F27R1_FB29_Pos                   (29U)                            
  9920. #define CAN_F27R1_FB29_Msk                   (0x1U << CAN_F27R1_FB29_Pos)      /*!< 0x20000000 */
  9921. #define CAN_F27R1_FB29                       CAN_F27R1_FB29_Msk                /*!< Filter bit 29 */
  9922. #define CAN_F27R1_FB30_Pos                   (30U)                            
  9923. #define CAN_F27R1_FB30_Msk                   (0x1U << CAN_F27R1_FB30_Pos)      /*!< 0x40000000 */
  9924. #define CAN_F27R1_FB30                       CAN_F27R1_FB30_Msk                /*!< Filter bit 30 */
  9925. #define CAN_F27R1_FB31_Pos                   (31U)                            
  9926. #define CAN_F27R1_FB31_Msk                   (0x1U << CAN_F27R1_FB31_Pos)      /*!< 0x80000000 */
  9927. #define CAN_F27R1_FB31                       CAN_F27R1_FB31_Msk                /*!< Filter bit 31 */
  9928.  
  9929. /*******************  Bit definition for CAN_F0R2 register  *******************/
  9930. #define CAN_F0R2_FB0_Pos                     (0U)                              
  9931. #define CAN_F0R2_FB0_Msk                     (0x1U << CAN_F0R2_FB0_Pos)        /*!< 0x00000001 */
  9932. #define CAN_F0R2_FB0                         CAN_F0R2_FB0_Msk                  /*!< Filter bit 0 */
  9933. #define CAN_F0R2_FB1_Pos                     (1U)                              
  9934. #define CAN_F0R2_FB1_Msk                     (0x1U << CAN_F0R2_FB1_Pos)        /*!< 0x00000002 */
  9935. #define CAN_F0R2_FB1                         CAN_F0R2_FB1_Msk                  /*!< Filter bit 1 */
  9936. #define CAN_F0R2_FB2_Pos                     (2U)                              
  9937. #define CAN_F0R2_FB2_Msk                     (0x1U << CAN_F0R2_FB2_Pos)        /*!< 0x00000004 */
  9938. #define CAN_F0R2_FB2                         CAN_F0R2_FB2_Msk                  /*!< Filter bit 2 */
  9939. #define CAN_F0R2_FB3_Pos                     (3U)                              
  9940. #define CAN_F0R2_FB3_Msk                     (0x1U << CAN_F0R2_FB3_Pos)        /*!< 0x00000008 */
  9941. #define CAN_F0R2_FB3                         CAN_F0R2_FB3_Msk                  /*!< Filter bit 3 */
  9942. #define CAN_F0R2_FB4_Pos                     (4U)                              
  9943. #define CAN_F0R2_FB4_Msk                     (0x1U << CAN_F0R2_FB4_Pos)        /*!< 0x00000010 */
  9944. #define CAN_F0R2_FB4                         CAN_F0R2_FB4_Msk                  /*!< Filter bit 4 */
  9945. #define CAN_F0R2_FB5_Pos                     (5U)                              
  9946. #define CAN_F0R2_FB5_Msk                     (0x1U << CAN_F0R2_FB5_Pos)        /*!< 0x00000020 */
  9947. #define CAN_F0R2_FB5                         CAN_F0R2_FB5_Msk                  /*!< Filter bit 5 */
  9948. #define CAN_F0R2_FB6_Pos                     (6U)                              
  9949. #define CAN_F0R2_FB6_Msk                     (0x1U << CAN_F0R2_FB6_Pos)        /*!< 0x00000040 */
  9950. #define CAN_F0R2_FB6                         CAN_F0R2_FB6_Msk                  /*!< Filter bit 6 */
  9951. #define CAN_F0R2_FB7_Pos                     (7U)                              
  9952. #define CAN_F0R2_FB7_Msk                     (0x1U << CAN_F0R2_FB7_Pos)        /*!< 0x00000080 */
  9953. #define CAN_F0R2_FB7                         CAN_F0R2_FB7_Msk                  /*!< Filter bit 7 */
  9954. #define CAN_F0R2_FB8_Pos                     (8U)                              
  9955. #define CAN_F0R2_FB8_Msk                     (0x1U << CAN_F0R2_FB8_Pos)        /*!< 0x00000100 */
  9956. #define CAN_F0R2_FB8                         CAN_F0R2_FB8_Msk                  /*!< Filter bit 8 */
  9957. #define CAN_F0R2_FB9_Pos                     (9U)                              
  9958. #define CAN_F0R2_FB9_Msk                     (0x1U << CAN_F0R2_FB9_Pos)        /*!< 0x00000200 */
  9959. #define CAN_F0R2_FB9                         CAN_F0R2_FB9_Msk                  /*!< Filter bit 9 */
  9960. #define CAN_F0R2_FB10_Pos                    (10U)                            
  9961. #define CAN_F0R2_FB10_Msk                    (0x1U << CAN_F0R2_FB10_Pos)       /*!< 0x00000400 */
  9962. #define CAN_F0R2_FB10                        CAN_F0R2_FB10_Msk                 /*!< Filter bit 10 */
  9963. #define CAN_F0R2_FB11_Pos                    (11U)                            
  9964. #define CAN_F0R2_FB11_Msk                    (0x1U << CAN_F0R2_FB11_Pos)       /*!< 0x00000800 */
  9965. #define CAN_F0R2_FB11                        CAN_F0R2_FB11_Msk                 /*!< Filter bit 11 */
  9966. #define CAN_F0R2_FB12_Pos                    (12U)                            
  9967. #define CAN_F0R2_FB12_Msk                    (0x1U << CAN_F0R2_FB12_Pos)       /*!< 0x00001000 */
  9968. #define CAN_F0R2_FB12                        CAN_F0R2_FB12_Msk                 /*!< Filter bit 12 */
  9969. #define CAN_F0R2_FB13_Pos                    (13U)                            
  9970. #define CAN_F0R2_FB13_Msk                    (0x1U << CAN_F0R2_FB13_Pos)       /*!< 0x00002000 */
  9971. #define CAN_F0R2_FB13                        CAN_F0R2_FB13_Msk                 /*!< Filter bit 13 */
  9972. #define CAN_F0R2_FB14_Pos                    (14U)                            
  9973. #define CAN_F0R2_FB14_Msk                    (0x1U << CAN_F0R2_FB14_Pos)       /*!< 0x00004000 */
  9974. #define CAN_F0R2_FB14                        CAN_F0R2_FB14_Msk                 /*!< Filter bit 14 */
  9975. #define CAN_F0R2_FB15_Pos                    (15U)                            
  9976. #define CAN_F0R2_FB15_Msk                    (0x1U << CAN_F0R2_FB15_Pos)       /*!< 0x00008000 */
  9977. #define CAN_F0R2_FB15                        CAN_F0R2_FB15_Msk                 /*!< Filter bit 15 */
  9978. #define CAN_F0R2_FB16_Pos                    (16U)                            
  9979. #define CAN_F0R2_FB16_Msk                    (0x1U << CAN_F0R2_FB16_Pos)       /*!< 0x00010000 */
  9980. #define CAN_F0R2_FB16                        CAN_F0R2_FB16_Msk                 /*!< Filter bit 16 */
  9981. #define CAN_F0R2_FB17_Pos                    (17U)                            
  9982. #define CAN_F0R2_FB17_Msk                    (0x1U << CAN_F0R2_FB17_Pos)       /*!< 0x00020000 */
  9983. #define CAN_F0R2_FB17                        CAN_F0R2_FB17_Msk                 /*!< Filter bit 17 */
  9984. #define CAN_F0R2_FB18_Pos                    (18U)                            
  9985. #define CAN_F0R2_FB18_Msk                    (0x1U << CAN_F0R2_FB18_Pos)       /*!< 0x00040000 */
  9986. #define CAN_F0R2_FB18                        CAN_F0R2_FB18_Msk                 /*!< Filter bit 18 */
  9987. #define CAN_F0R2_FB19_Pos                    (19U)                            
  9988. #define CAN_F0R2_FB19_Msk                    (0x1U << CAN_F0R2_FB19_Pos)       /*!< 0x00080000 */
  9989. #define CAN_F0R2_FB19                        CAN_F0R2_FB19_Msk                 /*!< Filter bit 19 */
  9990. #define CAN_F0R2_FB20_Pos                    (20U)                            
  9991. #define CAN_F0R2_FB20_Msk                    (0x1U << CAN_F0R2_FB20_Pos)       /*!< 0x00100000 */
  9992. #define CAN_F0R2_FB20                        CAN_F0R2_FB20_Msk                 /*!< Filter bit 20 */
  9993. #define CAN_F0R2_FB21_Pos                    (21U)                            
  9994. #define CAN_F0R2_FB21_Msk                    (0x1U << CAN_F0R2_FB21_Pos)       /*!< 0x00200000 */
  9995. #define CAN_F0R2_FB21                        CAN_F0R2_FB21_Msk                 /*!< Filter bit 21 */
  9996. #define CAN_F0R2_FB22_Pos                    (22U)                            
  9997. #define CAN_F0R2_FB22_Msk                    (0x1U << CAN_F0R2_FB22_Pos)       /*!< 0x00400000 */
  9998. #define CAN_F0R2_FB22                        CAN_F0R2_FB22_Msk                 /*!< Filter bit 22 */
  9999. #define CAN_F0R2_FB23_Pos                    (23U)                            
  10000. #define CAN_F0R2_FB23_Msk                    (0x1U << CAN_F0R2_FB23_Pos)       /*!< 0x00800000 */
  10001. #define CAN_F0R2_FB23                        CAN_F0R2_FB23_Msk                 /*!< Filter bit 23 */
  10002. #define CAN_F0R2_FB24_Pos                    (24U)                            
  10003. #define CAN_F0R2_FB24_Msk                    (0x1U << CAN_F0R2_FB24_Pos)       /*!< 0x01000000 */
  10004. #define CAN_F0R2_FB24                        CAN_F0R2_FB24_Msk                 /*!< Filter bit 24 */
  10005. #define CAN_F0R2_FB25_Pos                    (25U)                            
  10006. #define CAN_F0R2_FB25_Msk                    (0x1U << CAN_F0R2_FB25_Pos)       /*!< 0x02000000 */
  10007. #define CAN_F0R2_FB25                        CAN_F0R2_FB25_Msk                 /*!< Filter bit 25 */
  10008. #define CAN_F0R2_FB26_Pos                    (26U)                            
  10009. #define CAN_F0R2_FB26_Msk                    (0x1U << CAN_F0R2_FB26_Pos)       /*!< 0x04000000 */
  10010. #define CAN_F0R2_FB26                        CAN_F0R2_FB26_Msk                 /*!< Filter bit 26 */
  10011. #define CAN_F0R2_FB27_Pos                    (27U)                            
  10012. #define CAN_F0R2_FB27_Msk                    (0x1U << CAN_F0R2_FB27_Pos)       /*!< 0x08000000 */
  10013. #define CAN_F0R2_FB27                        CAN_F0R2_FB27_Msk                 /*!< Filter bit 27 */
  10014. #define CAN_F0R2_FB28_Pos                    (28U)                            
  10015. #define CAN_F0R2_FB28_Msk                    (0x1U << CAN_F0R2_FB28_Pos)       /*!< 0x10000000 */
  10016. #define CAN_F0R2_FB28                        CAN_F0R2_FB28_Msk                 /*!< Filter bit 28 */
  10017. #define CAN_F0R2_FB29_Pos                    (29U)                            
  10018. #define CAN_F0R2_FB29_Msk                    (0x1U << CAN_F0R2_FB29_Pos)       /*!< 0x20000000 */
  10019. #define CAN_F0R2_FB29                        CAN_F0R2_FB29_Msk                 /*!< Filter bit 29 */
  10020. #define CAN_F0R2_FB30_Pos                    (30U)                            
  10021. #define CAN_F0R2_FB30_Msk                    (0x1U << CAN_F0R2_FB30_Pos)       /*!< 0x40000000 */
  10022. #define CAN_F0R2_FB30                        CAN_F0R2_FB30_Msk                 /*!< Filter bit 30 */
  10023. #define CAN_F0R2_FB31_Pos                    (31U)                            
  10024. #define CAN_F0R2_FB31_Msk                    (0x1U << CAN_F0R2_FB31_Pos)       /*!< 0x80000000 */
  10025. #define CAN_F0R2_FB31                        CAN_F0R2_FB31_Msk                 /*!< Filter bit 31 */
  10026.  
  10027. /*******************  Bit definition for CAN_F1R2 register  *******************/
  10028. #define CAN_F1R2_FB0_Pos                     (0U)                              
  10029. #define CAN_F1R2_FB0_Msk                     (0x1U << CAN_F1R2_FB0_Pos)        /*!< 0x00000001 */
  10030. #define CAN_F1R2_FB0                         CAN_F1R2_FB0_Msk                  /*!< Filter bit 0 */
  10031. #define CAN_F1R2_FB1_Pos                     (1U)                              
  10032. #define CAN_F1R2_FB1_Msk                     (0x1U << CAN_F1R2_FB1_Pos)        /*!< 0x00000002 */
  10033. #define CAN_F1R2_FB1                         CAN_F1R2_FB1_Msk                  /*!< Filter bit 1 */
  10034. #define CAN_F1R2_FB2_Pos                     (2U)                              
  10035. #define CAN_F1R2_FB2_Msk                     (0x1U << CAN_F1R2_FB2_Pos)        /*!< 0x00000004 */
  10036. #define CAN_F1R2_FB2                         CAN_F1R2_FB2_Msk                  /*!< Filter bit 2 */
  10037. #define CAN_F1R2_FB3_Pos                     (3U)                              
  10038. #define CAN_F1R2_FB3_Msk                     (0x1U << CAN_F1R2_FB3_Pos)        /*!< 0x00000008 */
  10039. #define CAN_F1R2_FB3                         CAN_F1R2_FB3_Msk                  /*!< Filter bit 3 */
  10040. #define CAN_F1R2_FB4_Pos                     (4U)                              
  10041. #define CAN_F1R2_FB4_Msk                     (0x1U << CAN_F1R2_FB4_Pos)        /*!< 0x00000010 */
  10042. #define CAN_F1R2_FB4                         CAN_F1R2_FB4_Msk                  /*!< Filter bit 4 */
  10043. #define CAN_F1R2_FB5_Pos                     (5U)                              
  10044. #define CAN_F1R2_FB5_Msk                     (0x1U << CAN_F1R2_FB5_Pos)        /*!< 0x00000020 */
  10045. #define CAN_F1R2_FB5                         CAN_F1R2_FB5_Msk                  /*!< Filter bit 5 */
  10046. #define CAN_F1R2_FB6_Pos                     (6U)                              
  10047. #define CAN_F1R2_FB6_Msk                     (0x1U << CAN_F1R2_FB6_Pos)        /*!< 0x00000040 */
  10048. #define CAN_F1R2_FB6                         CAN_F1R2_FB6_Msk                  /*!< Filter bit 6 */
  10049. #define CAN_F1R2_FB7_Pos                     (7U)                              
  10050. #define CAN_F1R2_FB7_Msk                     (0x1U << CAN_F1R2_FB7_Pos)        /*!< 0x00000080 */
  10051. #define CAN_F1R2_FB7                         CAN_F1R2_FB7_Msk                  /*!< Filter bit 7 */
  10052. #define CAN_F1R2_FB8_Pos                     (8U)                              
  10053. #define CAN_F1R2_FB8_Msk                     (0x1U << CAN_F1R2_FB8_Pos)        /*!< 0x00000100 */
  10054. #define CAN_F1R2_FB8                         CAN_F1R2_FB8_Msk                  /*!< Filter bit 8 */
  10055. #define CAN_F1R2_FB9_Pos                     (9U)                              
  10056. #define CAN_F1R2_FB9_Msk                     (0x1U << CAN_F1R2_FB9_Pos)        /*!< 0x00000200 */
  10057. #define CAN_F1R2_FB9                         CAN_F1R2_FB9_Msk                  /*!< Filter bit 9 */
  10058. #define CAN_F1R2_FB10_Pos                    (10U)                            
  10059. #define CAN_F1R2_FB10_Msk                    (0x1U << CAN_F1R2_FB10_Pos)       /*!< 0x00000400 */
  10060. #define CAN_F1R2_FB10                        CAN_F1R2_FB10_Msk                 /*!< Filter bit 10 */
  10061. #define CAN_F1R2_FB11_Pos                    (11U)                            
  10062. #define CAN_F1R2_FB11_Msk                    (0x1U << CAN_F1R2_FB11_Pos)       /*!< 0x00000800 */
  10063. #define CAN_F1R2_FB11                        CAN_F1R2_FB11_Msk                 /*!< Filter bit 11 */
  10064. #define CAN_F1R2_FB12_Pos                    (12U)                            
  10065. #define CAN_F1R2_FB12_Msk                    (0x1U << CAN_F1R2_FB12_Pos)       /*!< 0x00001000 */
  10066. #define CAN_F1R2_FB12                        CAN_F1R2_FB12_Msk                 /*!< Filter bit 12 */
  10067. #define CAN_F1R2_FB13_Pos                    (13U)                            
  10068. #define CAN_F1R2_FB13_Msk                    (0x1U << CAN_F1R2_FB13_Pos)       /*!< 0x00002000 */
  10069. #define CAN_F1R2_FB13                        CAN_F1R2_FB13_Msk                 /*!< Filter bit 13 */
  10070. #define CAN_F1R2_FB14_Pos                    (14U)                            
  10071. #define CAN_F1R2_FB14_Msk                    (0x1U << CAN_F1R2_FB14_Pos)       /*!< 0x00004000 */
  10072. #define CAN_F1R2_FB14                        CAN_F1R2_FB14_Msk                 /*!< Filter bit 14 */
  10073. #define CAN_F1R2_FB15_Pos                    (15U)                            
  10074. #define CAN_F1R2_FB15_Msk                    (0x1U << CAN_F1R2_FB15_Pos)       /*!< 0x00008000 */
  10075. #define CAN_F1R2_FB15                        CAN_F1R2_FB15_Msk                 /*!< Filter bit 15 */
  10076. #define CAN_F1R2_FB16_Pos                    (16U)                            
  10077. #define CAN_F1R2_FB16_Msk                    (0x1U << CAN_F1R2_FB16_Pos)       /*!< 0x00010000 */
  10078. #define CAN_F1R2_FB16                        CAN_F1R2_FB16_Msk                 /*!< Filter bit 16 */
  10079. #define CAN_F1R2_FB17_Pos                    (17U)                            
  10080. #define CAN_F1R2_FB17_Msk                    (0x1U << CAN_F1R2_FB17_Pos)       /*!< 0x00020000 */
  10081. #define CAN_F1R2_FB17                        CAN_F1R2_FB17_Msk                 /*!< Filter bit 17 */
  10082. #define CAN_F1R2_FB18_Pos                    (18U)                            
  10083. #define CAN_F1R2_FB18_Msk                    (0x1U << CAN_F1R2_FB18_Pos)       /*!< 0x00040000 */
  10084. #define CAN_F1R2_FB18                        CAN_F1R2_FB18_Msk                 /*!< Filter bit 18 */
  10085. #define CAN_F1R2_FB19_Pos                    (19U)                            
  10086. #define CAN_F1R2_FB19_Msk                    (0x1U << CAN_F1R2_FB19_Pos)       /*!< 0x00080000 */
  10087. #define CAN_F1R2_FB19                        CAN_F1R2_FB19_Msk                 /*!< Filter bit 19 */
  10088. #define CAN_F1R2_FB20_Pos                    (20U)                            
  10089. #define CAN_F1R2_FB20_Msk                    (0x1U << CAN_F1R2_FB20_Pos)       /*!< 0x00100000 */
  10090. #define CAN_F1R2_FB20                        CAN_F1R2_FB20_Msk                 /*!< Filter bit 20 */
  10091. #define CAN_F1R2_FB21_Pos                    (21U)                            
  10092. #define CAN_F1R2_FB21_Msk                    (0x1U << CAN_F1R2_FB21_Pos)       /*!< 0x00200000 */
  10093. #define CAN_F1R2_FB21                        CAN_F1R2_FB21_Msk                 /*!< Filter bit 21 */
  10094. #define CAN_F1R2_FB22_Pos                    (22U)                            
  10095. #define CAN_F1R2_FB22_Msk                    (0x1U << CAN_F1R2_FB22_Pos)       /*!< 0x00400000 */
  10096. #define CAN_F1R2_FB22                        CAN_F1R2_FB22_Msk                 /*!< Filter bit 22 */
  10097. #define CAN_F1R2_FB23_Pos                    (23U)                            
  10098. #define CAN_F1R2_FB23_Msk                    (0x1U << CAN_F1R2_FB23_Pos)       /*!< 0x00800000 */
  10099. #define CAN_F1R2_FB23                        CAN_F1R2_FB23_Msk                 /*!< Filter bit 23 */
  10100. #define CAN_F1R2_FB24_Pos                    (24U)                            
  10101. #define CAN_F1R2_FB24_Msk                    (0x1U << CAN_F1R2_FB24_Pos)       /*!< 0x01000000 */
  10102. #define CAN_F1R2_FB24                        CAN_F1R2_FB24_Msk                 /*!< Filter bit 24 */
  10103. #define CAN_F1R2_FB25_Pos                    (25U)                            
  10104. #define CAN_F1R2_FB25_Msk                    (0x1U << CAN_F1R2_FB25_Pos)       /*!< 0x02000000 */
  10105. #define CAN_F1R2_FB25                        CAN_F1R2_FB25_Msk                 /*!< Filter bit 25 */
  10106. #define CAN_F1R2_FB26_Pos                    (26U)                            
  10107. #define CAN_F1R2_FB26_Msk                    (0x1U << CAN_F1R2_FB26_Pos)       /*!< 0x04000000 */
  10108. #define CAN_F1R2_FB26                        CAN_F1R2_FB26_Msk                 /*!< Filter bit 26 */
  10109. #define CAN_F1R2_FB27_Pos                    (27U)                            
  10110. #define CAN_F1R2_FB27_Msk                    (0x1U << CAN_F1R2_FB27_Pos)       /*!< 0x08000000 */
  10111. #define CAN_F1R2_FB27                        CAN_F1R2_FB27_Msk                 /*!< Filter bit 27 */
  10112. #define CAN_F1R2_FB28_Pos                    (28U)                            
  10113. #define CAN_F1R2_FB28_Msk                    (0x1U << CAN_F1R2_FB28_Pos)       /*!< 0x10000000 */
  10114. #define CAN_F1R2_FB28                        CAN_F1R2_FB28_Msk                 /*!< Filter bit 28 */
  10115. #define CAN_F1R2_FB29_Pos                    (29U)                            
  10116. #define CAN_F1R2_FB29_Msk                    (0x1U << CAN_F1R2_FB29_Pos)       /*!< 0x20000000 */
  10117. #define CAN_F1R2_FB29                        CAN_F1R2_FB29_Msk                 /*!< Filter bit 29 */
  10118. #define CAN_F1R2_FB30_Pos                    (30U)                            
  10119. #define CAN_F1R2_FB30_Msk                    (0x1U << CAN_F1R2_FB30_Pos)       /*!< 0x40000000 */
  10120. #define CAN_F1R2_FB30                        CAN_F1R2_FB30_Msk                 /*!< Filter bit 30 */
  10121. #define CAN_F1R2_FB31_Pos                    (31U)                            
  10122. #define CAN_F1R2_FB31_Msk                    (0x1U << CAN_F1R2_FB31_Pos)       /*!< 0x80000000 */
  10123. #define CAN_F1R2_FB31                        CAN_F1R2_FB31_Msk                 /*!< Filter bit 31 */
  10124.  
  10125. /*******************  Bit definition for CAN_F2R2 register  *******************/
  10126. #define CAN_F2R2_FB0_Pos                     (0U)                              
  10127. #define CAN_F2R2_FB0_Msk                     (0x1U << CAN_F2R2_FB0_Pos)        /*!< 0x00000001 */
  10128. #define CAN_F2R2_FB0                         CAN_F2R2_FB0_Msk                  /*!< Filter bit 0 */
  10129. #define CAN_F2R2_FB1_Pos                     (1U)                              
  10130. #define CAN_F2R2_FB1_Msk                     (0x1U << CAN_F2R2_FB1_Pos)        /*!< 0x00000002 */
  10131. #define CAN_F2R2_FB1                         CAN_F2R2_FB1_Msk                  /*!< Filter bit 1 */
  10132. #define CAN_F2R2_FB2_Pos                     (2U)                              
  10133. #define CAN_F2R2_FB2_Msk                     (0x1U << CAN_F2R2_FB2_Pos)        /*!< 0x00000004 */
  10134. #define CAN_F2R2_FB2                         CAN_F2R2_FB2_Msk                  /*!< Filter bit 2 */
  10135. #define CAN_F2R2_FB3_Pos                     (3U)                              
  10136. #define CAN_F2R2_FB3_Msk                     (0x1U << CAN_F2R2_FB3_Pos)        /*!< 0x00000008 */
  10137. #define CAN_F2R2_FB3                         CAN_F2R2_FB3_Msk                  /*!< Filter bit 3 */
  10138. #define CAN_F2R2_FB4_Pos                     (4U)                              
  10139. #define CAN_F2R2_FB4_Msk                     (0x1U << CAN_F2R2_FB4_Pos)        /*!< 0x00000010 */
  10140. #define CAN_F2R2_FB4                         CAN_F2R2_FB4_Msk                  /*!< Filter bit 4 */
  10141. #define CAN_F2R2_FB5_Pos                     (5U)                              
  10142. #define CAN_F2R2_FB5_Msk                     (0x1U << CAN_F2R2_FB5_Pos)        /*!< 0x00000020 */
  10143. #define CAN_F2R2_FB5                         CAN_F2R2_FB5_Msk                  /*!< Filter bit 5 */
  10144. #define CAN_F2R2_FB6_Pos                     (6U)                              
  10145. #define CAN_F2R2_FB6_Msk                     (0x1U << CAN_F2R2_FB6_Pos)        /*!< 0x00000040 */
  10146. #define CAN_F2R2_FB6                         CAN_F2R2_FB6_Msk                  /*!< Filter bit 6 */
  10147. #define CAN_F2R2_FB7_Pos                     (7U)                              
  10148. #define CAN_F2R2_FB7_Msk                     (0x1U << CAN_F2R2_FB7_Pos)        /*!< 0x00000080 */
  10149. #define CAN_F2R2_FB7                         CAN_F2R2_FB7_Msk                  /*!< Filter bit 7 */
  10150. #define CAN_F2R2_FB8_Pos                     (8U)                              
  10151. #define CAN_F2R2_FB8_Msk                     (0x1U << CAN_F2R2_FB8_Pos)        /*!< 0x00000100 */
  10152. #define CAN_F2R2_FB8                         CAN_F2R2_FB8_Msk                  /*!< Filter bit 8 */
  10153. #define CAN_F2R2_FB9_Pos                     (9U)                              
  10154. #define CAN_F2R2_FB9_Msk                     (0x1U << CAN_F2R2_FB9_Pos)        /*!< 0x00000200 */
  10155. #define CAN_F2R2_FB9                         CAN_F2R2_FB9_Msk                  /*!< Filter bit 9 */
  10156. #define CAN_F2R2_FB10_Pos                    (10U)                            
  10157. #define CAN_F2R2_FB10_Msk                    (0x1U << CAN_F2R2_FB10_Pos)       /*!< 0x00000400 */
  10158. #define CAN_F2R2_FB10                        CAN_F2R2_FB10_Msk                 /*!< Filter bit 10 */
  10159. #define CAN_F2R2_FB11_Pos                    (11U)                            
  10160. #define CAN_F2R2_FB11_Msk                    (0x1U << CAN_F2R2_FB11_Pos)       /*!< 0x00000800 */
  10161. #define CAN_F2R2_FB11                        CAN_F2R2_FB11_Msk                 /*!< Filter bit 11 */
  10162. #define CAN_F2R2_FB12_Pos                    (12U)                            
  10163. #define CAN_F2R2_FB12_Msk                    (0x1U << CAN_F2R2_FB12_Pos)       /*!< 0x00001000 */
  10164. #define CAN_F2R2_FB12                        CAN_F2R2_FB12_Msk                 /*!< Filter bit 12 */
  10165. #define CAN_F2R2_FB13_Pos                    (13U)                            
  10166. #define CAN_F2R2_FB13_Msk                    (0x1U << CAN_F2R2_FB13_Pos)       /*!< 0x00002000 */
  10167. #define CAN_F2R2_FB13                        CAN_F2R2_FB13_Msk                 /*!< Filter bit 13 */
  10168. #define CAN_F2R2_FB14_Pos                    (14U)                            
  10169. #define CAN_F2R2_FB14_Msk                    (0x1U << CAN_F2R2_FB14_Pos)       /*!< 0x00004000 */
  10170. #define CAN_F2R2_FB14                        CAN_F2R2_FB14_Msk                 /*!< Filter bit 14 */
  10171. #define CAN_F2R2_FB15_Pos                    (15U)                            
  10172. #define CAN_F2R2_FB15_Msk                    (0x1U << CAN_F2R2_FB15_Pos)       /*!< 0x00008000 */
  10173. #define CAN_F2R2_FB15                        CAN_F2R2_FB15_Msk                 /*!< Filter bit 15 */
  10174. #define CAN_F2R2_FB16_Pos                    (16U)                            
  10175. #define CAN_F2R2_FB16_Msk                    (0x1U << CAN_F2R2_FB16_Pos)       /*!< 0x00010000 */
  10176. #define CAN_F2R2_FB16                        CAN_F2R2_FB16_Msk                 /*!< Filter bit 16 */
  10177. #define CAN_F2R2_FB17_Pos                    (17U)                            
  10178. #define CAN_F2R2_FB17_Msk                    (0x1U << CAN_F2R2_FB17_Pos)       /*!< 0x00020000 */
  10179. #define CAN_F2R2_FB17                        CAN_F2R2_FB17_Msk                 /*!< Filter bit 17 */
  10180. #define CAN_F2R2_FB18_Pos                    (18U)                            
  10181. #define CAN_F2R2_FB18_Msk                    (0x1U << CAN_F2R2_FB18_Pos)       /*!< 0x00040000 */
  10182. #define CAN_F2R2_FB18                        CAN_F2R2_FB18_Msk                 /*!< Filter bit 18 */
  10183. #define CAN_F2R2_FB19_Pos                    (19U)                            
  10184. #define CAN_F2R2_FB19_Msk                    (0x1U << CAN_F2R2_FB19_Pos)       /*!< 0x00080000 */
  10185. #define CAN_F2R2_FB19                        CAN_F2R2_FB19_Msk                 /*!< Filter bit 19 */
  10186. #define CAN_F2R2_FB20_Pos                    (20U)                            
  10187. #define CAN_F2R2_FB20_Msk                    (0x1U << CAN_F2R2_FB20_Pos)       /*!< 0x00100000 */
  10188. #define CAN_F2R2_FB20                        CAN_F2R2_FB20_Msk                 /*!< Filter bit 20 */
  10189. #define CAN_F2R2_FB21_Pos                    (21U)                            
  10190. #define CAN_F2R2_FB21_Msk                    (0x1U << CAN_F2R2_FB21_Pos)       /*!< 0x00200000 */
  10191. #define CAN_F2R2_FB21                        CAN_F2R2_FB21_Msk                 /*!< Filter bit 21 */
  10192. #define CAN_F2R2_FB22_Pos                    (22U)                            
  10193. #define CAN_F2R2_FB22_Msk                    (0x1U << CAN_F2R2_FB22_Pos)       /*!< 0x00400000 */
  10194. #define CAN_F2R2_FB22                        CAN_F2R2_FB22_Msk                 /*!< Filter bit 22 */
  10195. #define CAN_F2R2_FB23_Pos                    (23U)                            
  10196. #define CAN_F2R2_FB23_Msk                    (0x1U << CAN_F2R2_FB23_Pos)       /*!< 0x00800000 */
  10197. #define CAN_F2R2_FB23                        CAN_F2R2_FB23_Msk                 /*!< Filter bit 23 */
  10198. #define CAN_F2R2_FB24_Pos                    (24U)                            
  10199. #define CAN_F2R2_FB24_Msk                    (0x1U << CAN_F2R2_FB24_Pos)       /*!< 0x01000000 */
  10200. #define CAN_F2R2_FB24                        CAN_F2R2_FB24_Msk                 /*!< Filter bit 24 */
  10201. #define CAN_F2R2_FB25_Pos                    (25U)                            
  10202. #define CAN_F2R2_FB25_Msk                    (0x1U << CAN_F2R2_FB25_Pos)       /*!< 0x02000000 */
  10203. #define CAN_F2R2_FB25                        CAN_F2R2_FB25_Msk                 /*!< Filter bit 25 */
  10204. #define CAN_F2R2_FB26_Pos                    (26U)                            
  10205. #define CAN_F2R2_FB26_Msk                    (0x1U << CAN_F2R2_FB26_Pos)       /*!< 0x04000000 */
  10206. #define CAN_F2R2_FB26                        CAN_F2R2_FB26_Msk                 /*!< Filter bit 26 */
  10207. #define CAN_F2R2_FB27_Pos                    (27U)                            
  10208. #define CAN_F2R2_FB27_Msk                    (0x1U << CAN_F2R2_FB27_Pos)       /*!< 0x08000000 */
  10209. #define CAN_F2R2_FB27                        CAN_F2R2_FB27_Msk                 /*!< Filter bit 27 */
  10210. #define CAN_F2R2_FB28_Pos                    (28U)                            
  10211. #define CAN_F2R2_FB28_Msk                    (0x1U << CAN_F2R2_FB28_Pos)       /*!< 0x10000000 */
  10212. #define CAN_F2R2_FB28                        CAN_F2R2_FB28_Msk                 /*!< Filter bit 28 */
  10213. #define CAN_F2R2_FB29_Pos                    (29U)                            
  10214. #define CAN_F2R2_FB29_Msk                    (0x1U << CAN_F2R2_FB29_Pos)       /*!< 0x20000000 */
  10215. #define CAN_F2R2_FB29                        CAN_F2R2_FB29_Msk                 /*!< Filter bit 29 */
  10216. #define CAN_F2R2_FB30_Pos                    (30U)                            
  10217. #define CAN_F2R2_FB30_Msk                    (0x1U << CAN_F2R2_FB30_Pos)       /*!< 0x40000000 */
  10218. #define CAN_F2R2_FB30                        CAN_F2R2_FB30_Msk                 /*!< Filter bit 30 */
  10219. #define CAN_F2R2_FB31_Pos                    (31U)                            
  10220. #define CAN_F2R2_FB31_Msk                    (0x1U << CAN_F2R2_FB31_Pos)       /*!< 0x80000000 */
  10221. #define CAN_F2R2_FB31                        CAN_F2R2_FB31_Msk                 /*!< Filter bit 31 */
  10222.  
  10223. /*******************  Bit definition for CAN_F3R2 register  *******************/
  10224. #define CAN_F3R2_FB0_Pos                     (0U)                              
  10225. #define CAN_F3R2_FB0_Msk                     (0x1U << CAN_F3R2_FB0_Pos)        /*!< 0x00000001 */
  10226. #define CAN_F3R2_FB0                         CAN_F3R2_FB0_Msk                  /*!< Filter bit 0 */
  10227. #define CAN_F3R2_FB1_Pos                     (1U)                              
  10228. #define CAN_F3R2_FB1_Msk                     (0x1U << CAN_F3R2_FB1_Pos)        /*!< 0x00000002 */
  10229. #define CAN_F3R2_FB1                         CAN_F3R2_FB1_Msk                  /*!< Filter bit 1 */
  10230. #define CAN_F3R2_FB2_Pos                     (2U)                              
  10231. #define CAN_F3R2_FB2_Msk                     (0x1U << CAN_F3R2_FB2_Pos)        /*!< 0x00000004 */
  10232. #define CAN_F3R2_FB2                         CAN_F3R2_FB2_Msk                  /*!< Filter bit 2 */
  10233. #define CAN_F3R2_FB3_Pos                     (3U)                              
  10234. #define CAN_F3R2_FB3_Msk                     (0x1U << CAN_F3R2_FB3_Pos)        /*!< 0x00000008 */
  10235. #define CAN_F3R2_FB3                         CAN_F3R2_FB3_Msk                  /*!< Filter bit 3 */
  10236. #define CAN_F3R2_FB4_Pos                     (4U)                              
  10237. #define CAN_F3R2_FB4_Msk                     (0x1U << CAN_F3R2_FB4_Pos)        /*!< 0x00000010 */
  10238. #define CAN_F3R2_FB4                         CAN_F3R2_FB4_Msk                  /*!< Filter bit 4 */
  10239. #define CAN_F3R2_FB5_Pos                     (5U)                              
  10240. #define CAN_F3R2_FB5_Msk                     (0x1U << CAN_F3R2_FB5_Pos)        /*!< 0x00000020 */
  10241. #define CAN_F3R2_FB5                         CAN_F3R2_FB5_Msk                  /*!< Filter bit 5 */
  10242. #define CAN_F3R2_FB6_Pos                     (6U)                              
  10243. #define CAN_F3R2_FB6_Msk                     (0x1U << CAN_F3R2_FB6_Pos)        /*!< 0x00000040 */
  10244. #define CAN_F3R2_FB6                         CAN_F3R2_FB6_Msk                  /*!< Filter bit 6 */
  10245. #define CAN_F3R2_FB7_Pos                     (7U)                              
  10246. #define CAN_F3R2_FB7_Msk                     (0x1U << CAN_F3R2_FB7_Pos)        /*!< 0x00000080 */
  10247. #define CAN_F3R2_FB7                         CAN_F3R2_FB7_Msk                  /*!< Filter bit 7 */
  10248. #define CAN_F3R2_FB8_Pos                     (8U)                              
  10249. #define CAN_F3R2_FB8_Msk                     (0x1U << CAN_F3R2_FB8_Pos)        /*!< 0x00000100 */
  10250. #define CAN_F3R2_FB8                         CAN_F3R2_FB8_Msk                  /*!< Filter bit 8 */
  10251. #define CAN_F3R2_FB9_Pos                     (9U)                              
  10252. #define CAN_F3R2_FB9_Msk                     (0x1U << CAN_F3R2_FB9_Pos)        /*!< 0x00000200 */
  10253. #define CAN_F3R2_FB9                         CAN_F3R2_FB9_Msk                  /*!< Filter bit 9 */
  10254. #define CAN_F3R2_FB10_Pos                    (10U)                            
  10255. #define CAN_F3R2_FB10_Msk                    (0x1U << CAN_F3R2_FB10_Pos)       /*!< 0x00000400 */
  10256. #define CAN_F3R2_FB10                        CAN_F3R2_FB10_Msk                 /*!< Filter bit 10 */
  10257. #define CAN_F3R2_FB11_Pos                    (11U)                            
  10258. #define CAN_F3R2_FB11_Msk                    (0x1U << CAN_F3R2_FB11_Pos)       /*!< 0x00000800 */
  10259. #define CAN_F3R2_FB11                        CAN_F3R2_FB11_Msk                 /*!< Filter bit 11 */
  10260. #define CAN_F3R2_FB12_Pos                    (12U)                            
  10261. #define CAN_F3R2_FB12_Msk                    (0x1U << CAN_F3R2_FB12_Pos)       /*!< 0x00001000 */
  10262. #define CAN_F3R2_FB12                        CAN_F3R2_FB12_Msk                 /*!< Filter bit 12 */
  10263. #define CAN_F3R2_FB13_Pos                    (13U)                            
  10264. #define CAN_F3R2_FB13_Msk                    (0x1U << CAN_F3R2_FB13_Pos)       /*!< 0x00002000 */
  10265. #define CAN_F3R2_FB13                        CAN_F3R2_FB13_Msk                 /*!< Filter bit 13 */
  10266. #define CAN_F3R2_FB14_Pos                    (14U)                            
  10267. #define CAN_F3R2_FB14_Msk                    (0x1U << CAN_F3R2_FB14_Pos)       /*!< 0x00004000 */
  10268. #define CAN_F3R2_FB14                        CAN_F3R2_FB14_Msk                 /*!< Filter bit 14 */
  10269. #define CAN_F3R2_FB15_Pos                    (15U)                            
  10270. #define CAN_F3R2_FB15_Msk                    (0x1U << CAN_F3R2_FB15_Pos)       /*!< 0x00008000 */
  10271. #define CAN_F3R2_FB15                        CAN_F3R2_FB15_Msk                 /*!< Filter bit 15 */
  10272. #define CAN_F3R2_FB16_Pos                    (16U)                            
  10273. #define CAN_F3R2_FB16_Msk                    (0x1U << CAN_F3R2_FB16_Pos)       /*!< 0x00010000 */
  10274. #define CAN_F3R2_FB16                        CAN_F3R2_FB16_Msk                 /*!< Filter bit 16 */
  10275. #define CAN_F3R2_FB17_Pos                    (17U)                            
  10276. #define CAN_F3R2_FB17_Msk                    (0x1U << CAN_F3R2_FB17_Pos)       /*!< 0x00020000 */
  10277. #define CAN_F3R2_FB17                        CAN_F3R2_FB17_Msk                 /*!< Filter bit 17 */
  10278. #define CAN_F3R2_FB18_Pos                    (18U)                            
  10279. #define CAN_F3R2_FB18_Msk                    (0x1U << CAN_F3R2_FB18_Pos)       /*!< 0x00040000 */
  10280. #define CAN_F3R2_FB18                        CAN_F3R2_FB18_Msk                 /*!< Filter bit 18 */
  10281. #define CAN_F3R2_FB19_Pos                    (19U)                            
  10282. #define CAN_F3R2_FB19_Msk                    (0x1U << CAN_F3R2_FB19_Pos)       /*!< 0x00080000 */
  10283. #define CAN_F3R2_FB19                        CAN_F3R2_FB19_Msk                 /*!< Filter bit 19 */
  10284. #define CAN_F3R2_FB20_Pos                    (20U)                            
  10285. #define CAN_F3R2_FB20_Msk                    (0x1U << CAN_F3R2_FB20_Pos)       /*!< 0x00100000 */
  10286. #define CAN_F3R2_FB20                        CAN_F3R2_FB20_Msk                 /*!< Filter bit 20 */
  10287. #define CAN_F3R2_FB21_Pos                    (21U)                            
  10288. #define CAN_F3R2_FB21_Msk                    (0x1U << CAN_F3R2_FB21_Pos)       /*!< 0x00200000 */
  10289. #define CAN_F3R2_FB21                        CAN_F3R2_FB21_Msk                 /*!< Filter bit 21 */
  10290. #define CAN_F3R2_FB22_Pos                    (22U)                            
  10291. #define CAN_F3R2_FB22_Msk                    (0x1U << CAN_F3R2_FB22_Pos)       /*!< 0x00400000 */
  10292. #define CAN_F3R2_FB22                        CAN_F3R2_FB22_Msk                 /*!< Filter bit 22 */
  10293. #define CAN_F3R2_FB23_Pos                    (23U)                            
  10294. #define CAN_F3R2_FB23_Msk                    (0x1U << CAN_F3R2_FB23_Pos)       /*!< 0x00800000 */
  10295. #define CAN_F3R2_FB23                        CAN_F3R2_FB23_Msk                 /*!< Filter bit 23 */
  10296. #define CAN_F3R2_FB24_Pos                    (24U)                            
  10297. #define CAN_F3R2_FB24_Msk                    (0x1U << CAN_F3R2_FB24_Pos)       /*!< 0x01000000 */
  10298. #define CAN_F3R2_FB24                        CAN_F3R2_FB24_Msk                 /*!< Filter bit 24 */
  10299. #define CAN_F3R2_FB25_Pos                    (25U)                            
  10300. #define CAN_F3R2_FB25_Msk                    (0x1U << CAN_F3R2_FB25_Pos)       /*!< 0x02000000 */
  10301. #define CAN_F3R2_FB25                        CAN_F3R2_FB25_Msk                 /*!< Filter bit 25 */
  10302. #define CAN_F3R2_FB26_Pos                    (26U)                            
  10303. #define CAN_F3R2_FB26_Msk                    (0x1U << CAN_F3R2_FB26_Pos)       /*!< 0x04000000 */
  10304. #define CAN_F3R2_FB26                        CAN_F3R2_FB26_Msk                 /*!< Filter bit 26 */
  10305. #define CAN_F3R2_FB27_Pos                    (27U)                            
  10306. #define CAN_F3R2_FB27_Msk                    (0x1U << CAN_F3R2_FB27_Pos)       /*!< 0x08000000 */
  10307. #define CAN_F3R2_FB27                        CAN_F3R2_FB27_Msk                 /*!< Filter bit 27 */
  10308. #define CAN_F3R2_FB28_Pos                    (28U)                            
  10309. #define CAN_F3R2_FB28_Msk                    (0x1U << CAN_F3R2_FB28_Pos)       /*!< 0x10000000 */
  10310. #define CAN_F3R2_FB28                        CAN_F3R2_FB28_Msk                 /*!< Filter bit 28 */
  10311. #define CAN_F3R2_FB29_Pos                    (29U)                            
  10312. #define CAN_F3R2_FB29_Msk                    (0x1U << CAN_F3R2_FB29_Pos)       /*!< 0x20000000 */
  10313. #define CAN_F3R2_FB29                        CAN_F3R2_FB29_Msk                 /*!< Filter bit 29 */
  10314. #define CAN_F3R2_FB30_Pos                    (30U)                            
  10315. #define CAN_F3R2_FB30_Msk                    (0x1U << CAN_F3R2_FB30_Pos)       /*!< 0x40000000 */
  10316. #define CAN_F3R2_FB30                        CAN_F3R2_FB30_Msk                 /*!< Filter bit 30 */
  10317. #define CAN_F3R2_FB31_Pos                    (31U)                            
  10318. #define CAN_F3R2_FB31_Msk                    (0x1U << CAN_F3R2_FB31_Pos)       /*!< 0x80000000 */
  10319. #define CAN_F3R2_FB31                        CAN_F3R2_FB31_Msk                 /*!< Filter bit 31 */
  10320.  
  10321. /*******************  Bit definition for CAN_F4R2 register  *******************/
  10322. #define CAN_F4R2_FB0_Pos                     (0U)                              
  10323. #define CAN_F4R2_FB0_Msk                     (0x1U << CAN_F4R2_FB0_Pos)        /*!< 0x00000001 */
  10324. #define CAN_F4R2_FB0                         CAN_F4R2_FB0_Msk                  /*!< Filter bit 0 */
  10325. #define CAN_F4R2_FB1_Pos                     (1U)                              
  10326. #define CAN_F4R2_FB1_Msk                     (0x1U << CAN_F4R2_FB1_Pos)        /*!< 0x00000002 */
  10327. #define CAN_F4R2_FB1                         CAN_F4R2_FB1_Msk                  /*!< Filter bit 1 */
  10328. #define CAN_F4R2_FB2_Pos                     (2U)                              
  10329. #define CAN_F4R2_FB2_Msk                     (0x1U << CAN_F4R2_FB2_Pos)        /*!< 0x00000004 */
  10330. #define CAN_F4R2_FB2                         CAN_F4R2_FB2_Msk                  /*!< Filter bit 2 */
  10331. #define CAN_F4R2_FB3_Pos                     (3U)                              
  10332. #define CAN_F4R2_FB3_Msk                     (0x1U << CAN_F4R2_FB3_Pos)        /*!< 0x00000008 */
  10333. #define CAN_F4R2_FB3                         CAN_F4R2_FB3_Msk                  /*!< Filter bit 3 */
  10334. #define CAN_F4R2_FB4_Pos                     (4U)                              
  10335. #define CAN_F4R2_FB4_Msk                     (0x1U << CAN_F4R2_FB4_Pos)        /*!< 0x00000010 */
  10336. #define CAN_F4R2_FB4                         CAN_F4R2_FB4_Msk                  /*!< Filter bit 4 */
  10337. #define CAN_F4R2_FB5_Pos                     (5U)                              
  10338. #define CAN_F4R2_FB5_Msk                     (0x1U << CAN_F4R2_FB5_Pos)        /*!< 0x00000020 */
  10339. #define CAN_F4R2_FB5                         CAN_F4R2_FB5_Msk                  /*!< Filter bit 5 */
  10340. #define CAN_F4R2_FB6_Pos                     (6U)                              
  10341. #define CAN_F4R2_FB6_Msk                     (0x1U << CAN_F4R2_FB6_Pos)        /*!< 0x00000040 */
  10342. #define CAN_F4R2_FB6                         CAN_F4R2_FB6_Msk                  /*!< Filter bit 6 */
  10343. #define CAN_F4R2_FB7_Pos                     (7U)                              
  10344. #define CAN_F4R2_FB7_Msk                     (0x1U << CAN_F4R2_FB7_Pos)        /*!< 0x00000080 */
  10345. #define CAN_F4R2_FB7                         CAN_F4R2_FB7_Msk                  /*!< Filter bit 7 */
  10346. #define CAN_F4R2_FB8_Pos                     (8U)                              
  10347. #define CAN_F4R2_FB8_Msk                     (0x1U << CAN_F4R2_FB8_Pos)        /*!< 0x00000100 */
  10348. #define CAN_F4R2_FB8                         CAN_F4R2_FB8_Msk                  /*!< Filter bit 8 */
  10349. #define CAN_F4R2_FB9_Pos                     (9U)                              
  10350. #define CAN_F4R2_FB9_Msk                     (0x1U << CAN_F4R2_FB9_Pos)        /*!< 0x00000200 */
  10351. #define CAN_F4R2_FB9                         CAN_F4R2_FB9_Msk                  /*!< Filter bit 9 */
  10352. #define CAN_F4R2_FB10_Pos                    (10U)                            
  10353. #define CAN_F4R2_FB10_Msk                    (0x1U << CAN_F4R2_FB10_Pos)       /*!< 0x00000400 */
  10354. #define CAN_F4R2_FB10                        CAN_F4R2_FB10_Msk                 /*!< Filter bit 10 */
  10355. #define CAN_F4R2_FB11_Pos                    (11U)                            
  10356. #define CAN_F4R2_FB11_Msk                    (0x1U << CAN_F4R2_FB11_Pos)       /*!< 0x00000800 */
  10357. #define CAN_F4R2_FB11                        CAN_F4R2_FB11_Msk                 /*!< Filter bit 11 */
  10358. #define CAN_F4R2_FB12_Pos                    (12U)                            
  10359. #define CAN_F4R2_FB12_Msk                    (0x1U << CAN_F4R2_FB12_Pos)       /*!< 0x00001000 */
  10360. #define CAN_F4R2_FB12                        CAN_F4R2_FB12_Msk                 /*!< Filter bit 12 */
  10361. #define CAN_F4R2_FB13_Pos                    (13U)                            
  10362. #define CAN_F4R2_FB13_Msk                    (0x1U << CAN_F4R2_FB13_Pos)       /*!< 0x00002000 */
  10363. #define CAN_F4R2_FB13                        CAN_F4R2_FB13_Msk                 /*!< Filter bit 13 */
  10364. #define CAN_F4R2_FB14_Pos                    (14U)                            
  10365. #define CAN_F4R2_FB14_Msk                    (0x1U << CAN_F4R2_FB14_Pos)       /*!< 0x00004000 */
  10366. #define CAN_F4R2_FB14                        CAN_F4R2_FB14_Msk                 /*!< Filter bit 14 */
  10367. #define CAN_F4R2_FB15_Pos                    (15U)                            
  10368. #define CAN_F4R2_FB15_Msk                    (0x1U << CAN_F4R2_FB15_Pos)       /*!< 0x00008000 */
  10369. #define CAN_F4R2_FB15                        CAN_F4R2_FB15_Msk                 /*!< Filter bit 15 */
  10370. #define CAN_F4R2_FB16_Pos                    (16U)                            
  10371. #define CAN_F4R2_FB16_Msk                    (0x1U << CAN_F4R2_FB16_Pos)       /*!< 0x00010000 */
  10372. #define CAN_F4R2_FB16                        CAN_F4R2_FB16_Msk                 /*!< Filter bit 16 */
  10373. #define CAN_F4R2_FB17_Pos                    (17U)                            
  10374. #define CAN_F4R2_FB17_Msk                    (0x1U << CAN_F4R2_FB17_Pos)       /*!< 0x00020000 */
  10375. #define CAN_F4R2_FB17                        CAN_F4R2_FB17_Msk                 /*!< Filter bit 17 */
  10376. #define CAN_F4R2_FB18_Pos                    (18U)                            
  10377. #define CAN_F4R2_FB18_Msk                    (0x1U << CAN_F4R2_FB18_Pos)       /*!< 0x00040000 */
  10378. #define CAN_F4R2_FB18                        CAN_F4R2_FB18_Msk                 /*!< Filter bit 18 */
  10379. #define CAN_F4R2_FB19_Pos                    (19U)                            
  10380. #define CAN_F4R2_FB19_Msk                    (0x1U << CAN_F4R2_FB19_Pos)       /*!< 0x00080000 */
  10381. #define CAN_F4R2_FB19                        CAN_F4R2_FB19_Msk                 /*!< Filter bit 19 */
  10382. #define CAN_F4R2_FB20_Pos                    (20U)                            
  10383. #define CAN_F4R2_FB20_Msk                    (0x1U << CAN_F4R2_FB20_Pos)       /*!< 0x00100000 */
  10384. #define CAN_F4R2_FB20                        CAN_F4R2_FB20_Msk                 /*!< Filter bit 20 */
  10385. #define CAN_F4R2_FB21_Pos                    (21U)                            
  10386. #define CAN_F4R2_FB21_Msk                    (0x1U << CAN_F4R2_FB21_Pos)       /*!< 0x00200000 */
  10387. #define CAN_F4R2_FB21                        CAN_F4R2_FB21_Msk                 /*!< Filter bit 21 */
  10388. #define CAN_F4R2_FB22_Pos                    (22U)                            
  10389. #define CAN_F4R2_FB22_Msk                    (0x1U << CAN_F4R2_FB22_Pos)       /*!< 0x00400000 */
  10390. #define CAN_F4R2_FB22                        CAN_F4R2_FB22_Msk                 /*!< Filter bit 22 */
  10391. #define CAN_F4R2_FB23_Pos                    (23U)                            
  10392. #define CAN_F4R2_FB23_Msk                    (0x1U << CAN_F4R2_FB23_Pos)       /*!< 0x00800000 */
  10393. #define CAN_F4R2_FB23                        CAN_F4R2_FB23_Msk                 /*!< Filter bit 23 */
  10394. #define CAN_F4R2_FB24_Pos                    (24U)                            
  10395. #define CAN_F4R2_FB24_Msk                    (0x1U << CAN_F4R2_FB24_Pos)       /*!< 0x01000000 */
  10396. #define CAN_F4R2_FB24                        CAN_F4R2_FB24_Msk                 /*!< Filter bit 24 */
  10397. #define CAN_F4R2_FB25_Pos                    (25U)                            
  10398. #define CAN_F4R2_FB25_Msk                    (0x1U << CAN_F4R2_FB25_Pos)       /*!< 0x02000000 */
  10399. #define CAN_F4R2_FB25                        CAN_F4R2_FB25_Msk                 /*!< Filter bit 25 */
  10400. #define CAN_F4R2_FB26_Pos                    (26U)                            
  10401. #define CAN_F4R2_FB26_Msk                    (0x1U << CAN_F4R2_FB26_Pos)       /*!< 0x04000000 */
  10402. #define CAN_F4R2_FB26                        CAN_F4R2_FB26_Msk                 /*!< Filter bit 26 */
  10403. #define CAN_F4R2_FB27_Pos                    (27U)                            
  10404. #define CAN_F4R2_FB27_Msk                    (0x1U << CAN_F4R2_FB27_Pos)       /*!< 0x08000000 */
  10405. #define CAN_F4R2_FB27                        CAN_F4R2_FB27_Msk                 /*!< Filter bit 27 */
  10406. #define CAN_F4R2_FB28_Pos                    (28U)                            
  10407. #define CAN_F4R2_FB28_Msk                    (0x1U << CAN_F4R2_FB28_Pos)       /*!< 0x10000000 */
  10408. #define CAN_F4R2_FB28                        CAN_F4R2_FB28_Msk                 /*!< Filter bit 28 */
  10409. #define CAN_F4R2_FB29_Pos                    (29U)                            
  10410. #define CAN_F4R2_FB29_Msk                    (0x1U << CAN_F4R2_FB29_Pos)       /*!< 0x20000000 */
  10411. #define CAN_F4R2_FB29                        CAN_F4R2_FB29_Msk                 /*!< Filter bit 29 */
  10412. #define CAN_F4R2_FB30_Pos                    (30U)                            
  10413. #define CAN_F4R2_FB30_Msk                    (0x1U << CAN_F4R2_FB30_Pos)       /*!< 0x40000000 */
  10414. #define CAN_F4R2_FB30                        CAN_F4R2_FB30_Msk                 /*!< Filter bit 30 */
  10415. #define CAN_F4R2_FB31_Pos                    (31U)                            
  10416. #define CAN_F4R2_FB31_Msk                    (0x1U << CAN_F4R2_FB31_Pos)       /*!< 0x80000000 */
  10417. #define CAN_F4R2_FB31                        CAN_F4R2_FB31_Msk                 /*!< Filter bit 31 */
  10418.  
  10419. /*******************  Bit definition for CAN_F5R2 register  *******************/
  10420. #define CAN_F5R2_FB0_Pos                     (0U)                              
  10421. #define CAN_F5R2_FB0_Msk                     (0x1U << CAN_F5R2_FB0_Pos)        /*!< 0x00000001 */
  10422. #define CAN_F5R2_FB0                         CAN_F5R2_FB0_Msk                  /*!< Filter bit 0 */
  10423. #define CAN_F5R2_FB1_Pos                     (1U)                              
  10424. #define CAN_F5R2_FB1_Msk                     (0x1U << CAN_F5R2_FB1_Pos)        /*!< 0x00000002 */
  10425. #define CAN_F5R2_FB1                         CAN_F5R2_FB1_Msk                  /*!< Filter bit 1 */
  10426. #define CAN_F5R2_FB2_Pos                     (2U)                              
  10427. #define CAN_F5R2_FB2_Msk                     (0x1U << CAN_F5R2_FB2_Pos)        /*!< 0x00000004 */
  10428. #define CAN_F5R2_FB2                         CAN_F5R2_FB2_Msk                  /*!< Filter bit 2 */
  10429. #define CAN_F5R2_FB3_Pos                     (3U)                              
  10430. #define CAN_F5R2_FB3_Msk                     (0x1U << CAN_F5R2_FB3_Pos)        /*!< 0x00000008 */
  10431. #define CAN_F5R2_FB3                         CAN_F5R2_FB3_Msk                  /*!< Filter bit 3 */
  10432. #define CAN_F5R2_FB4_Pos                     (4U)                              
  10433. #define CAN_F5R2_FB4_Msk                     (0x1U << CAN_F5R2_FB4_Pos)        /*!< 0x00000010 */
  10434. #define CAN_F5R2_FB4                         CAN_F5R2_FB4_Msk                  /*!< Filter bit 4 */
  10435. #define CAN_F5R2_FB5_Pos                     (5U)                              
  10436. #define CAN_F5R2_FB5_Msk                     (0x1U << CAN_F5R2_FB5_Pos)        /*!< 0x00000020 */
  10437. #define CAN_F5R2_FB5                         CAN_F5R2_FB5_Msk                  /*!< Filter bit 5 */
  10438. #define CAN_F5R2_FB6_Pos                     (6U)                              
  10439. #define CAN_F5R2_FB6_Msk                     (0x1U << CAN_F5R2_FB6_Pos)        /*!< 0x00000040 */
  10440. #define CAN_F5R2_FB6                         CAN_F5R2_FB6_Msk                  /*!< Filter bit 6 */
  10441. #define CAN_F5R2_FB7_Pos                     (7U)                              
  10442. #define CAN_F5R2_FB7_Msk                     (0x1U << CAN_F5R2_FB7_Pos)        /*!< 0x00000080 */
  10443. #define CAN_F5R2_FB7                         CAN_F5R2_FB7_Msk                  /*!< Filter bit 7 */
  10444. #define CAN_F5R2_FB8_Pos                     (8U)                              
  10445. #define CAN_F5R2_FB8_Msk                     (0x1U << CAN_F5R2_FB8_Pos)        /*!< 0x00000100 */
  10446. #define CAN_F5R2_FB8                         CAN_F5R2_FB8_Msk                  /*!< Filter bit 8 */
  10447. #define CAN_F5R2_FB9_Pos                     (9U)                              
  10448. #define CAN_F5R2_FB9_Msk                     (0x1U << CAN_F5R2_FB9_Pos)        /*!< 0x00000200 */
  10449. #define CAN_F5R2_FB9                         CAN_F5R2_FB9_Msk                  /*!< Filter bit 9 */
  10450. #define CAN_F5R2_FB10_Pos                    (10U)                            
  10451. #define CAN_F5R2_FB10_Msk                    (0x1U << CAN_F5R2_FB10_Pos)       /*!< 0x00000400 */
  10452. #define CAN_F5R2_FB10                        CAN_F5R2_FB10_Msk                 /*!< Filter bit 10 */
  10453. #define CAN_F5R2_FB11_Pos                    (11U)                            
  10454. #define CAN_F5R2_FB11_Msk                    (0x1U << CAN_F5R2_FB11_Pos)       /*!< 0x00000800 */
  10455. #define CAN_F5R2_FB11                        CAN_F5R2_FB11_Msk                 /*!< Filter bit 11 */
  10456. #define CAN_F5R2_FB12_Pos                    (12U)                            
  10457. #define CAN_F5R2_FB12_Msk                    (0x1U << CAN_F5R2_FB12_Pos)       /*!< 0x00001000 */
  10458. #define CAN_F5R2_FB12                        CAN_F5R2_FB12_Msk                 /*!< Filter bit 12 */
  10459. #define CAN_F5R2_FB13_Pos                    (13U)                            
  10460. #define CAN_F5R2_FB13_Msk                    (0x1U << CAN_F5R2_FB13_Pos)       /*!< 0x00002000 */
  10461. #define CAN_F5R2_FB13                        CAN_F5R2_FB13_Msk                 /*!< Filter bit 13 */
  10462. #define CAN_F5R2_FB14_Pos                    (14U)                            
  10463. #define CAN_F5R2_FB14_Msk                    (0x1U << CAN_F5R2_FB14_Pos)       /*!< 0x00004000 */
  10464. #define CAN_F5R2_FB14                        CAN_F5R2_FB14_Msk                 /*!< Filter bit 14 */
  10465. #define CAN_F5R2_FB15_Pos                    (15U)                            
  10466. #define CAN_F5R2_FB15_Msk                    (0x1U << CAN_F5R2_FB15_Pos)       /*!< 0x00008000 */
  10467. #define CAN_F5R2_FB15                        CAN_F5R2_FB15_Msk                 /*!< Filter bit 15 */
  10468. #define CAN_F5R2_FB16_Pos                    (16U)                            
  10469. #define CAN_F5R2_FB16_Msk                    (0x1U << CAN_F5R2_FB16_Pos)       /*!< 0x00010000 */
  10470. #define CAN_F5R2_FB16                        CAN_F5R2_FB16_Msk                 /*!< Filter bit 16 */
  10471. #define CAN_F5R2_FB17_Pos                    (17U)                            
  10472. #define CAN_F5R2_FB17_Msk                    (0x1U << CAN_F5R2_FB17_Pos)       /*!< 0x00020000 */
  10473. #define CAN_F5R2_FB17                        CAN_F5R2_FB17_Msk                 /*!< Filter bit 17 */
  10474. #define CAN_F5R2_FB18_Pos                    (18U)                            
  10475. #define CAN_F5R2_FB18_Msk                    (0x1U << CAN_F5R2_FB18_Pos)       /*!< 0x00040000 */
  10476. #define CAN_F5R2_FB18                        CAN_F5R2_FB18_Msk                 /*!< Filter bit 18 */
  10477. #define CAN_F5R2_FB19_Pos                    (19U)                            
  10478. #define CAN_F5R2_FB19_Msk                    (0x1U << CAN_F5R2_FB19_Pos)       /*!< 0x00080000 */
  10479. #define CAN_F5R2_FB19                        CAN_F5R2_FB19_Msk                 /*!< Filter bit 19 */
  10480. #define CAN_F5R2_FB20_Pos                    (20U)                            
  10481. #define CAN_F5R2_FB20_Msk                    (0x1U << CAN_F5R2_FB20_Pos)       /*!< 0x00100000 */
  10482. #define CAN_F5R2_FB20                        CAN_F5R2_FB20_Msk                 /*!< Filter bit 20 */
  10483. #define CAN_F5R2_FB21_Pos                    (21U)                            
  10484. #define CAN_F5R2_FB21_Msk                    (0x1U << CAN_F5R2_FB21_Pos)       /*!< 0x00200000 */
  10485. #define CAN_F5R2_FB21                        CAN_F5R2_FB21_Msk                 /*!< Filter bit 21 */
  10486. #define CAN_F5R2_FB22_Pos                    (22U)                            
  10487. #define CAN_F5R2_FB22_Msk                    (0x1U << CAN_F5R2_FB22_Pos)       /*!< 0x00400000 */
  10488. #define CAN_F5R2_FB22                        CAN_F5R2_FB22_Msk                 /*!< Filter bit 22 */
  10489. #define CAN_F5R2_FB23_Pos                    (23U)                            
  10490. #define CAN_F5R2_FB23_Msk                    (0x1U << CAN_F5R2_FB23_Pos)       /*!< 0x00800000 */
  10491. #define CAN_F5R2_FB23                        CAN_F5R2_FB23_Msk                 /*!< Filter bit 23 */
  10492. #define CAN_F5R2_FB24_Pos                    (24U)                            
  10493. #define CAN_F5R2_FB24_Msk                    (0x1U << CAN_F5R2_FB24_Pos)       /*!< 0x01000000 */
  10494. #define CAN_F5R2_FB24                        CAN_F5R2_FB24_Msk                 /*!< Filter bit 24 */
  10495. #define CAN_F5R2_FB25_Pos                    (25U)                            
  10496. #define CAN_F5R2_FB25_Msk                    (0x1U << CAN_F5R2_FB25_Pos)       /*!< 0x02000000 */
  10497. #define CAN_F5R2_FB25                        CAN_F5R2_FB25_Msk                 /*!< Filter bit 25 */
  10498. #define CAN_F5R2_FB26_Pos                    (26U)                            
  10499. #define CAN_F5R2_FB26_Msk                    (0x1U << CAN_F5R2_FB26_Pos)       /*!< 0x04000000 */
  10500. #define CAN_F5R2_FB26                        CAN_F5R2_FB26_Msk                 /*!< Filter bit 26 */
  10501. #define CAN_F5R2_FB27_Pos                    (27U)                            
  10502. #define CAN_F5R2_FB27_Msk                    (0x1U << CAN_F5R2_FB27_Pos)       /*!< 0x08000000 */
  10503. #define CAN_F5R2_FB27                        CAN_F5R2_FB27_Msk                 /*!< Filter bit 27 */
  10504. #define CAN_F5R2_FB28_Pos                    (28U)                            
  10505. #define CAN_F5R2_FB28_Msk                    (0x1U << CAN_F5R2_FB28_Pos)       /*!< 0x10000000 */
  10506. #define CAN_F5R2_FB28                        CAN_F5R2_FB28_Msk                 /*!< Filter bit 28 */
  10507. #define CAN_F5R2_FB29_Pos                    (29U)                            
  10508. #define CAN_F5R2_FB29_Msk                    (0x1U << CAN_F5R2_FB29_Pos)       /*!< 0x20000000 */
  10509. #define CAN_F5R2_FB29                        CAN_F5R2_FB29_Msk                 /*!< Filter bit 29 */
  10510. #define CAN_F5R2_FB30_Pos                    (30U)                            
  10511. #define CAN_F5R2_FB30_Msk                    (0x1U << CAN_F5R2_FB30_Pos)       /*!< 0x40000000 */
  10512. #define CAN_F5R2_FB30                        CAN_F5R2_FB30_Msk                 /*!< Filter bit 30 */
  10513. #define CAN_F5R2_FB31_Pos                    (31U)                            
  10514. #define CAN_F5R2_FB31_Msk                    (0x1U << CAN_F5R2_FB31_Pos)       /*!< 0x80000000 */
  10515. #define CAN_F5R2_FB31                        CAN_F5R2_FB31_Msk                 /*!< Filter bit 31 */
  10516.  
  10517. /*******************  Bit definition for CAN_F6R2 register  *******************/
  10518. #define CAN_F6R2_FB0_Pos                     (0U)                              
  10519. #define CAN_F6R2_FB0_Msk                     (0x1U << CAN_F6R2_FB0_Pos)        /*!< 0x00000001 */
  10520. #define CAN_F6R2_FB0                         CAN_F6R2_FB0_Msk                  /*!< Filter bit 0 */
  10521. #define CAN_F6R2_FB1_Pos                     (1U)                              
  10522. #define CAN_F6R2_FB1_Msk                     (0x1U << CAN_F6R2_FB1_Pos)        /*!< 0x00000002 */
  10523. #define CAN_F6R2_FB1                         CAN_F6R2_FB1_Msk                  /*!< Filter bit 1 */
  10524. #define CAN_F6R2_FB2_Pos                     (2U)                              
  10525. #define CAN_F6R2_FB2_Msk                     (0x1U << CAN_F6R2_FB2_Pos)        /*!< 0x00000004 */
  10526. #define CAN_F6R2_FB2                         CAN_F6R2_FB2_Msk                  /*!< Filter bit 2 */
  10527. #define CAN_F6R2_FB3_Pos                     (3U)                              
  10528. #define CAN_F6R2_FB3_Msk                     (0x1U << CAN_F6R2_FB3_Pos)        /*!< 0x00000008 */
  10529. #define CAN_F6R2_FB3                         CAN_F6R2_FB3_Msk                  /*!< Filter bit 3 */
  10530. #define CAN_F6R2_FB4_Pos                     (4U)                              
  10531. #define CAN_F6R2_FB4_Msk                     (0x1U << CAN_F6R2_FB4_Pos)        /*!< 0x00000010 */
  10532. #define CAN_F6R2_FB4                         CAN_F6R2_FB4_Msk                  /*!< Filter bit 4 */
  10533. #define CAN_F6R2_FB5_Pos                     (5U)                              
  10534. #define CAN_F6R2_FB5_Msk                     (0x1U << CAN_F6R2_FB5_Pos)        /*!< 0x00000020 */
  10535. #define CAN_F6R2_FB5                         CAN_F6R2_FB5_Msk                  /*!< Filter bit 5 */
  10536. #define CAN_F6R2_FB6_Pos                     (6U)                              
  10537. #define CAN_F6R2_FB6_Msk                     (0x1U << CAN_F6R2_FB6_Pos)        /*!< 0x00000040 */
  10538. #define CAN_F6R2_FB6                         CAN_F6R2_FB6_Msk                  /*!< Filter bit 6 */
  10539. #define CAN_F6R2_FB7_Pos                     (7U)                              
  10540. #define CAN_F6R2_FB7_Msk                     (0x1U << CAN_F6R2_FB7_Pos)        /*!< 0x00000080 */
  10541. #define CAN_F6R2_FB7                         CAN_F6R2_FB7_Msk                  /*!< Filter bit 7 */
  10542. #define CAN_F6R2_FB8_Pos                     (8U)                              
  10543. #define CAN_F6R2_FB8_Msk                     (0x1U << CAN_F6R2_FB8_Pos)        /*!< 0x00000100 */
  10544. #define CAN_F6R2_FB8                         CAN_F6R2_FB8_Msk                  /*!< Filter bit 8 */
  10545. #define CAN_F6R2_FB9_Pos                     (9U)                              
  10546. #define CAN_F6R2_FB9_Msk                     (0x1U << CAN_F6R2_FB9_Pos)        /*!< 0x00000200 */
  10547. #define CAN_F6R2_FB9                         CAN_F6R2_FB9_Msk                  /*!< Filter bit 9 */
  10548. #define CAN_F6R2_FB10_Pos                    (10U)                            
  10549. #define CAN_F6R2_FB10_Msk                    (0x1U << CAN_F6R2_FB10_Pos)       /*!< 0x00000400 */
  10550. #define CAN_F6R2_FB10                        CAN_F6R2_FB10_Msk                 /*!< Filter bit 10 */
  10551. #define CAN_F6R2_FB11_Pos                    (11U)                            
  10552. #define CAN_F6R2_FB11_Msk                    (0x1U << CAN_F6R2_FB11_Pos)       /*!< 0x00000800 */
  10553. #define CAN_F6R2_FB11                        CAN_F6R2_FB11_Msk                 /*!< Filter bit 11 */
  10554. #define CAN_F6R2_FB12_Pos                    (12U)                            
  10555. #define CAN_F6R2_FB12_Msk                    (0x1U << CAN_F6R2_FB12_Pos)       /*!< 0x00001000 */
  10556. #define CAN_F6R2_FB12                        CAN_F6R2_FB12_Msk                 /*!< Filter bit 12 */
  10557. #define CAN_F6R2_FB13_Pos                    (13U)                            
  10558. #define CAN_F6R2_FB13_Msk                    (0x1U << CAN_F6R2_FB13_Pos)       /*!< 0x00002000 */
  10559. #define CAN_F6R2_FB13                        CAN_F6R2_FB13_Msk                 /*!< Filter bit 13 */
  10560. #define CAN_F6R2_FB14_Pos                    (14U)                            
  10561. #define CAN_F6R2_FB14_Msk                    (0x1U << CAN_F6R2_FB14_Pos)       /*!< 0x00004000 */
  10562. #define CAN_F6R2_FB14                        CAN_F6R2_FB14_Msk                 /*!< Filter bit 14 */
  10563. #define CAN_F6R2_FB15_Pos                    (15U)                            
  10564. #define CAN_F6R2_FB15_Msk                    (0x1U << CAN_F6R2_FB15_Pos)       /*!< 0x00008000 */
  10565. #define CAN_F6R2_FB15                        CAN_F6R2_FB15_Msk                 /*!< Filter bit 15 */
  10566. #define CAN_F6R2_FB16_Pos                    (16U)                            
  10567. #define CAN_F6R2_FB16_Msk                    (0x1U << CAN_F6R2_FB16_Pos)       /*!< 0x00010000 */
  10568. #define CAN_F6R2_FB16                        CAN_F6R2_FB16_Msk                 /*!< Filter bit 16 */
  10569. #define CAN_F6R2_FB17_Pos                    (17U)                            
  10570. #define CAN_F6R2_FB17_Msk                    (0x1U << CAN_F6R2_FB17_Pos)       /*!< 0x00020000 */
  10571. #define CAN_F6R2_FB17                        CAN_F6R2_FB17_Msk                 /*!< Filter bit 17 */
  10572. #define CAN_F6R2_FB18_Pos                    (18U)                            
  10573. #define CAN_F6R2_FB18_Msk                    (0x1U << CAN_F6R2_FB18_Pos)       /*!< 0x00040000 */
  10574. #define CAN_F6R2_FB18                        CAN_F6R2_FB18_Msk                 /*!< Filter bit 18 */
  10575. #define CAN_F6R2_FB19_Pos                    (19U)                            
  10576. #define CAN_F6R2_FB19_Msk                    (0x1U << CAN_F6R2_FB19_Pos)       /*!< 0x00080000 */
  10577. #define CAN_F6R2_FB19                        CAN_F6R2_FB19_Msk                 /*!< Filter bit 19 */
  10578. #define CAN_F6R2_FB20_Pos                    (20U)                            
  10579. #define CAN_F6R2_FB20_Msk                    (0x1U << CAN_F6R2_FB20_Pos)       /*!< 0x00100000 */
  10580. #define CAN_F6R2_FB20                        CAN_F6R2_FB20_Msk                 /*!< Filter bit 20 */
  10581. #define CAN_F6R2_FB21_Pos                    (21U)                            
  10582. #define CAN_F6R2_FB21_Msk                    (0x1U << CAN_F6R2_FB21_Pos)       /*!< 0x00200000 */
  10583. #define CAN_F6R2_FB21                        CAN_F6R2_FB21_Msk                 /*!< Filter bit 21 */
  10584. #define CAN_F6R2_FB22_Pos                    (22U)                            
  10585. #define CAN_F6R2_FB22_Msk                    (0x1U << CAN_F6R2_FB22_Pos)       /*!< 0x00400000 */
  10586. #define CAN_F6R2_FB22                        CAN_F6R2_FB22_Msk                 /*!< Filter bit 22 */
  10587. #define CAN_F6R2_FB23_Pos                    (23U)                            
  10588. #define CAN_F6R2_FB23_Msk                    (0x1U << CAN_F6R2_FB23_Pos)       /*!< 0x00800000 */
  10589. #define CAN_F6R2_FB23                        CAN_F6R2_FB23_Msk                 /*!< Filter bit 23 */
  10590. #define CAN_F6R2_FB24_Pos                    (24U)                            
  10591. #define CAN_F6R2_FB24_Msk                    (0x1U << CAN_F6R2_FB24_Pos)       /*!< 0x01000000 */
  10592. #define CAN_F6R2_FB24                        CAN_F6R2_FB24_Msk                 /*!< Filter bit 24 */
  10593. #define CAN_F6R2_FB25_Pos                    (25U)                            
  10594. #define CAN_F6R2_FB25_Msk                    (0x1U << CAN_F6R2_FB25_Pos)       /*!< 0x02000000 */
  10595. #define CAN_F6R2_FB25                        CAN_F6R2_FB25_Msk                 /*!< Filter bit 25 */
  10596. #define CAN_F6R2_FB26_Pos                    (26U)                            
  10597. #define CAN_F6R2_FB26_Msk                    (0x1U << CAN_F6R2_FB26_Pos)       /*!< 0x04000000 */
  10598. #define CAN_F6R2_FB26                        CAN_F6R2_FB26_Msk                 /*!< Filter bit 26 */
  10599. #define CAN_F6R2_FB27_Pos                    (27U)                            
  10600. #define CAN_F6R2_FB27_Msk                    (0x1U << CAN_F6R2_FB27_Pos)       /*!< 0x08000000 */
  10601. #define CAN_F6R2_FB27                        CAN_F6R2_FB27_Msk                 /*!< Filter bit 27 */
  10602. #define CAN_F6R2_FB28_Pos                    (28U)                            
  10603. #define CAN_F6R2_FB28_Msk                    (0x1U << CAN_F6R2_FB28_Pos)       /*!< 0x10000000 */
  10604. #define CAN_F6R2_FB28                        CAN_F6R2_FB28_Msk                 /*!< Filter bit 28 */
  10605. #define CAN_F6R2_FB29_Pos                    (29U)                            
  10606. #define CAN_F6R2_FB29_Msk                    (0x1U << CAN_F6R2_FB29_Pos)       /*!< 0x20000000 */
  10607. #define CAN_F6R2_FB29                        CAN_F6R2_FB29_Msk                 /*!< Filter bit 29 */
  10608. #define CAN_F6R2_FB30_Pos                    (30U)                            
  10609. #define CAN_F6R2_FB30_Msk                    (0x1U << CAN_F6R2_FB30_Pos)       /*!< 0x40000000 */
  10610. #define CAN_F6R2_FB30                        CAN_F6R2_FB30_Msk                 /*!< Filter bit 30 */
  10611. #define CAN_F6R2_FB31_Pos                    (31U)                            
  10612. #define CAN_F6R2_FB31_Msk                    (0x1U << CAN_F6R2_FB31_Pos)       /*!< 0x80000000 */
  10613. #define CAN_F6R2_FB31                        CAN_F6R2_FB31_Msk                 /*!< Filter bit 31 */
  10614.  
  10615. /*******************  Bit definition for CAN_F7R2 register  *******************/
  10616. #define CAN_F7R2_FB0_Pos                     (0U)                              
  10617. #define CAN_F7R2_FB0_Msk                     (0x1U << CAN_F7R2_FB0_Pos)        /*!< 0x00000001 */
  10618. #define CAN_F7R2_FB0                         CAN_F7R2_FB0_Msk                  /*!< Filter bit 0 */
  10619. #define CAN_F7R2_FB1_Pos                     (1U)                              
  10620. #define CAN_F7R2_FB1_Msk                     (0x1U << CAN_F7R2_FB1_Pos)        /*!< 0x00000002 */
  10621. #define CAN_F7R2_FB1                         CAN_F7R2_FB1_Msk                  /*!< Filter bit 1 */
  10622. #define CAN_F7R2_FB2_Pos                     (2U)                              
  10623. #define CAN_F7R2_FB2_Msk                     (0x1U << CAN_F7R2_FB2_Pos)        /*!< 0x00000004 */
  10624. #define CAN_F7R2_FB2                         CAN_F7R2_FB2_Msk                  /*!< Filter bit 2 */
  10625. #define CAN_F7R2_FB3_Pos                     (3U)                              
  10626. #define CAN_F7R2_FB3_Msk                     (0x1U << CAN_F7R2_FB3_Pos)        /*!< 0x00000008 */
  10627. #define CAN_F7R2_FB3                         CAN_F7R2_FB3_Msk                  /*!< Filter bit 3 */
  10628. #define CAN_F7R2_FB4_Pos                     (4U)                              
  10629. #define CAN_F7R2_FB4_Msk                     (0x1U << CAN_F7R2_FB4_Pos)        /*!< 0x00000010 */
  10630. #define CAN_F7R2_FB4                         CAN_F7R2_FB4_Msk                  /*!< Filter bit 4 */
  10631. #define CAN_F7R2_FB5_Pos                     (5U)                              
  10632. #define CAN_F7R2_FB5_Msk                     (0x1U << CAN_F7R2_FB5_Pos)        /*!< 0x00000020 */
  10633. #define CAN_F7R2_FB5                         CAN_F7R2_FB5_Msk                  /*!< Filter bit 5 */
  10634. #define CAN_F7R2_FB6_Pos                     (6U)                              
  10635. #define CAN_F7R2_FB6_Msk                     (0x1U << CAN_F7R2_FB6_Pos)        /*!< 0x00000040 */
  10636. #define CAN_F7R2_FB6                         CAN_F7R2_FB6_Msk                  /*!< Filter bit 6 */
  10637. #define CAN_F7R2_FB7_Pos                     (7U)                              
  10638. #define CAN_F7R2_FB7_Msk                     (0x1U << CAN_F7R2_FB7_Pos)        /*!< 0x00000080 */
  10639. #define CAN_F7R2_FB7                         CAN_F7R2_FB7_Msk                  /*!< Filter bit 7 */
  10640. #define CAN_F7R2_FB8_Pos                     (8U)                              
  10641. #define CAN_F7R2_FB8_Msk                     (0x1U << CAN_F7R2_FB8_Pos)        /*!< 0x00000100 */
  10642. #define CAN_F7R2_FB8                         CAN_F7R2_FB8_Msk                  /*!< Filter bit 8 */
  10643. #define CAN_F7R2_FB9_Pos                     (9U)                              
  10644. #define CAN_F7R2_FB9_Msk                     (0x1U << CAN_F7R2_FB9_Pos)        /*!< 0x00000200 */
  10645. #define CAN_F7R2_FB9                         CAN_F7R2_FB9_Msk                  /*!< Filter bit 9 */
  10646. #define CAN_F7R2_FB10_Pos                    (10U)                            
  10647. #define CAN_F7R2_FB10_Msk                    (0x1U << CAN_F7R2_FB10_Pos)       /*!< 0x00000400 */
  10648. #define CAN_F7R2_FB10                        CAN_F7R2_FB10_Msk                 /*!< Filter bit 10 */
  10649. #define CAN_F7R2_FB11_Pos                    (11U)                            
  10650. #define CAN_F7R2_FB11_Msk                    (0x1U << CAN_F7R2_FB11_Pos)       /*!< 0x00000800 */
  10651. #define CAN_F7R2_FB11                        CAN_F7R2_FB11_Msk                 /*!< Filter bit 11 */
  10652. #define CAN_F7R2_FB12_Pos                    (12U)                            
  10653. #define CAN_F7R2_FB12_Msk                    (0x1U << CAN_F7R2_FB12_Pos)       /*!< 0x00001000 */
  10654. #define CAN_F7R2_FB12                        CAN_F7R2_FB12_Msk                 /*!< Filter bit 12 */
  10655. #define CAN_F7R2_FB13_Pos                    (13U)                            
  10656. #define CAN_F7R2_FB13_Msk                    (0x1U << CAN_F7R2_FB13_Pos)       /*!< 0x00002000 */
  10657. #define CAN_F7R2_FB13                        CAN_F7R2_FB13_Msk                 /*!< Filter bit 13 */
  10658. #define CAN_F7R2_FB14_Pos                    (14U)                            
  10659. #define CAN_F7R2_FB14_Msk                    (0x1U << CAN_F7R2_FB14_Pos)       /*!< 0x00004000 */
  10660. #define CAN_F7R2_FB14                        CAN_F7R2_FB14_Msk                 /*!< Filter bit 14 */
  10661. #define CAN_F7R2_FB15_Pos                    (15U)                            
  10662. #define CAN_F7R2_FB15_Msk                    (0x1U << CAN_F7R2_FB15_Pos)       /*!< 0x00008000 */
  10663. #define CAN_F7R2_FB15                        CAN_F7R2_FB15_Msk                 /*!< Filter bit 15 */
  10664. #define CAN_F7R2_FB16_Pos                    (16U)                            
  10665. #define CAN_F7R2_FB16_Msk                    (0x1U << CAN_F7R2_FB16_Pos)       /*!< 0x00010000 */
  10666. #define CAN_F7R2_FB16                        CAN_F7R2_FB16_Msk                 /*!< Filter bit 16 */
  10667. #define CAN_F7R2_FB17_Pos                    (17U)                            
  10668. #define CAN_F7R2_FB17_Msk                    (0x1U << CAN_F7R2_FB17_Pos)       /*!< 0x00020000 */
  10669. #define CAN_F7R2_FB17                        CAN_F7R2_FB17_Msk                 /*!< Filter bit 17 */
  10670. #define CAN_F7R2_FB18_Pos                    (18U)                            
  10671. #define CAN_F7R2_FB18_Msk                    (0x1U << CAN_F7R2_FB18_Pos)       /*!< 0x00040000 */
  10672. #define CAN_F7R2_FB18                        CAN_F7R2_FB18_Msk                 /*!< Filter bit 18 */
  10673. #define CAN_F7R2_FB19_Pos                    (19U)                            
  10674. #define CAN_F7R2_FB19_Msk                    (0x1U << CAN_F7R2_FB19_Pos)       /*!< 0x00080000 */
  10675. #define CAN_F7R2_FB19                        CAN_F7R2_FB19_Msk                 /*!< Filter bit 19 */
  10676. #define CAN_F7R2_FB20_Pos                    (20U)                            
  10677. #define CAN_F7R2_FB20_Msk                    (0x1U << CAN_F7R2_FB20_Pos)       /*!< 0x00100000 */
  10678. #define CAN_F7R2_FB20                        CAN_F7R2_FB20_Msk                 /*!< Filter bit 20 */
  10679. #define CAN_F7R2_FB21_Pos                    (21U)                            
  10680. #define CAN_F7R2_FB21_Msk                    (0x1U << CAN_F7R2_FB21_Pos)       /*!< 0x00200000 */
  10681. #define CAN_F7R2_FB21                        CAN_F7R2_FB21_Msk                 /*!< Filter bit 21 */
  10682. #define CAN_F7R2_FB22_Pos                    (22U)                            
  10683. #define CAN_F7R2_FB22_Msk                    (0x1U << CAN_F7R2_FB22_Pos)       /*!< 0x00400000 */
  10684. #define CAN_F7R2_FB22                        CAN_F7R2_FB22_Msk                 /*!< Filter bit 22 */
  10685. #define CAN_F7R2_FB23_Pos                    (23U)                            
  10686. #define CAN_F7R2_FB23_Msk                    (0x1U << CAN_F7R2_FB23_Pos)       /*!< 0x00800000 */
  10687. #define CAN_F7R2_FB23                        CAN_F7R2_FB23_Msk                 /*!< Filter bit 23 */
  10688. #define CAN_F7R2_FB24_Pos                    (24U)                            
  10689. #define CAN_F7R2_FB24_Msk                    (0x1U << CAN_F7R2_FB24_Pos)       /*!< 0x01000000 */
  10690. #define CAN_F7R2_FB24                        CAN_F7R2_FB24_Msk                 /*!< Filter bit 24 */
  10691. #define CAN_F7R2_FB25_Pos                    (25U)                            
  10692. #define CAN_F7R2_FB25_Msk                    (0x1U << CAN_F7R2_FB25_Pos)       /*!< 0x02000000 */
  10693. #define CAN_F7R2_FB25                        CAN_F7R2_FB25_Msk                 /*!< Filter bit 25 */
  10694. #define CAN_F7R2_FB26_Pos                    (26U)                            
  10695. #define CAN_F7R2_FB26_Msk                    (0x1U << CAN_F7R2_FB26_Pos)       /*!< 0x04000000 */
  10696. #define CAN_F7R2_FB26                        CAN_F7R2_FB26_Msk                 /*!< Filter bit 26 */
  10697. #define CAN_F7R2_FB27_Pos                    (27U)                            
  10698. #define CAN_F7R2_FB27_Msk                    (0x1U << CAN_F7R2_FB27_Pos)       /*!< 0x08000000 */
  10699. #define CAN_F7R2_FB27                        CAN_F7R2_FB27_Msk                 /*!< Filter bit 27 */
  10700. #define CAN_F7R2_FB28_Pos                    (28U)                            
  10701. #define CAN_F7R2_FB28_Msk                    (0x1U << CAN_F7R2_FB28_Pos)       /*!< 0x10000000 */
  10702. #define CAN_F7R2_FB28                        CAN_F7R2_FB28_Msk                 /*!< Filter bit 28 */
  10703. #define CAN_F7R2_FB29_Pos                    (29U)                            
  10704. #define CAN_F7R2_FB29_Msk                    (0x1U << CAN_F7R2_FB29_Pos)       /*!< 0x20000000 */
  10705. #define CAN_F7R2_FB29                        CAN_F7R2_FB29_Msk                 /*!< Filter bit 29 */
  10706. #define CAN_F7R2_FB30_Pos                    (30U)                            
  10707. #define CAN_F7R2_FB30_Msk                    (0x1U << CAN_F7R2_FB30_Pos)       /*!< 0x40000000 */
  10708. #define CAN_F7R2_FB30                        CAN_F7R2_FB30_Msk                 /*!< Filter bit 30 */
  10709. #define CAN_F7R2_FB31_Pos                    (31U)                            
  10710. #define CAN_F7R2_FB31_Msk                    (0x1U << CAN_F7R2_FB31_Pos)       /*!< 0x80000000 */
  10711. #define CAN_F7R2_FB31                        CAN_F7R2_FB31_Msk                 /*!< Filter bit 31 */
  10712.  
  10713. /*******************  Bit definition for CAN_F8R2 register  *******************/
  10714. #define CAN_F8R2_FB0_Pos                     (0U)                              
  10715. #define CAN_F8R2_FB0_Msk                     (0x1U << CAN_F8R2_FB0_Pos)        /*!< 0x00000001 */
  10716. #define CAN_F8R2_FB0                         CAN_F8R2_FB0_Msk                  /*!< Filter bit 0 */
  10717. #define CAN_F8R2_FB1_Pos                     (1U)                              
  10718. #define CAN_F8R2_FB1_Msk                     (0x1U << CAN_F8R2_FB1_Pos)        /*!< 0x00000002 */
  10719. #define CAN_F8R2_FB1                         CAN_F8R2_FB1_Msk                  /*!< Filter bit 1 */
  10720. #define CAN_F8R2_FB2_Pos                     (2U)                              
  10721. #define CAN_F8R2_FB2_Msk                     (0x1U << CAN_F8R2_FB2_Pos)        /*!< 0x00000004 */
  10722. #define CAN_F8R2_FB2                         CAN_F8R2_FB2_Msk                  /*!< Filter bit 2 */
  10723. #define CAN_F8R2_FB3_Pos                     (3U)                              
  10724. #define CAN_F8R2_FB3_Msk                     (0x1U << CAN_F8R2_FB3_Pos)        /*!< 0x00000008 */
  10725. #define CAN_F8R2_FB3                         CAN_F8R2_FB3_Msk                  /*!< Filter bit 3 */
  10726. #define CAN_F8R2_FB4_Pos                     (4U)                              
  10727. #define CAN_F8R2_FB4_Msk                     (0x1U << CAN_F8R2_FB4_Pos)        /*!< 0x00000010 */
  10728. #define CAN_F8R2_FB4                         CAN_F8R2_FB4_Msk                  /*!< Filter bit 4 */
  10729. #define CAN_F8R2_FB5_Pos                     (5U)                              
  10730. #define CAN_F8R2_FB5_Msk                     (0x1U << CAN_F8R2_FB5_Pos)        /*!< 0x00000020 */
  10731. #define CAN_F8R2_FB5                         CAN_F8R2_FB5_Msk                  /*!< Filter bit 5 */
  10732. #define CAN_F8R2_FB6_Pos                     (6U)                              
  10733. #define CAN_F8R2_FB6_Msk                     (0x1U << CAN_F8R2_FB6_Pos)        /*!< 0x00000040 */
  10734. #define CAN_F8R2_FB6                         CAN_F8R2_FB6_Msk                  /*!< Filter bit 6 */
  10735. #define CAN_F8R2_FB7_Pos                     (7U)                              
  10736. #define CAN_F8R2_FB7_Msk                     (0x1U << CAN_F8R2_FB7_Pos)        /*!< 0x00000080 */
  10737. #define CAN_F8R2_FB7                         CAN_F8R2_FB7_Msk                  /*!< Filter bit 7 */
  10738. #define CAN_F8R2_FB8_Pos                     (8U)                              
  10739. #define CAN_F8R2_FB8_Msk                     (0x1U << CAN_F8R2_FB8_Pos)        /*!< 0x00000100 */
  10740. #define CAN_F8R2_FB8                         CAN_F8R2_FB8_Msk                  /*!< Filter bit 8 */
  10741. #define CAN_F8R2_FB9_Pos                     (9U)                              
  10742. #define CAN_F8R2_FB9_Msk                     (0x1U << CAN_F8R2_FB9_Pos)        /*!< 0x00000200 */
  10743. #define CAN_F8R2_FB9                         CAN_F8R2_FB9_Msk                  /*!< Filter bit 9 */
  10744. #define CAN_F8R2_FB10_Pos                    (10U)                            
  10745. #define CAN_F8R2_FB10_Msk                    (0x1U << CAN_F8R2_FB10_Pos)       /*!< 0x00000400 */
  10746. #define CAN_F8R2_FB10                        CAN_F8R2_FB10_Msk                 /*!< Filter bit 10 */
  10747. #define CAN_F8R2_FB11_Pos                    (11U)                            
  10748. #define CAN_F8R2_FB11_Msk                    (0x1U << CAN_F8R2_FB11_Pos)       /*!< 0x00000800 */
  10749. #define CAN_F8R2_FB11                        CAN_F8R2_FB11_Msk                 /*!< Filter bit 11 */
  10750. #define CAN_F8R2_FB12_Pos                    (12U)                            
  10751. #define CAN_F8R2_FB12_Msk                    (0x1U << CAN_F8R2_FB12_Pos)       /*!< 0x00001000 */
  10752. #define CAN_F8R2_FB12                        CAN_F8R2_FB12_Msk                 /*!< Filter bit 12 */
  10753. #define CAN_F8R2_FB13_Pos                    (13U)                            
  10754. #define CAN_F8R2_FB13_Msk                    (0x1U << CAN_F8R2_FB13_Pos)       /*!< 0x00002000 */
  10755. #define CAN_F8R2_FB13                        CAN_F8R2_FB13_Msk                 /*!< Filter bit 13 */
  10756. #define CAN_F8R2_FB14_Pos                    (14U)                            
  10757. #define CAN_F8R2_FB14_Msk                    (0x1U << CAN_F8R2_FB14_Pos)       /*!< 0x00004000 */
  10758. #define CAN_F8R2_FB14                        CAN_F8R2_FB14_Msk                 /*!< Filter bit 14 */
  10759. #define CAN_F8R2_FB15_Pos                    (15U)                            
  10760. #define CAN_F8R2_FB15_Msk                    (0x1U << CAN_F8R2_FB15_Pos)       /*!< 0x00008000 */
  10761. #define CAN_F8R2_FB15                        CAN_F8R2_FB15_Msk                 /*!< Filter bit 15 */
  10762. #define CAN_F8R2_FB16_Pos                    (16U)                            
  10763. #define CAN_F8R2_FB16_Msk                    (0x1U << CAN_F8R2_FB16_Pos)       /*!< 0x00010000 */
  10764. #define CAN_F8R2_FB16                        CAN_F8R2_FB16_Msk                 /*!< Filter bit 16 */
  10765. #define CAN_F8R2_FB17_Pos                    (17U)                            
  10766. #define CAN_F8R2_FB17_Msk                    (0x1U << CAN_F8R2_FB17_Pos)       /*!< 0x00020000 */
  10767. #define CAN_F8R2_FB17                        CAN_F8R2_FB17_Msk                 /*!< Filter bit 17 */
  10768. #define CAN_F8R2_FB18_Pos                    (18U)                            
  10769. #define CAN_F8R2_FB18_Msk                    (0x1U << CAN_F8R2_FB18_Pos)       /*!< 0x00040000 */
  10770. #define CAN_F8R2_FB18                        CAN_F8R2_FB18_Msk                 /*!< Filter bit 18 */
  10771. #define CAN_F8R2_FB19_Pos                    (19U)                            
  10772. #define CAN_F8R2_FB19_Msk                    (0x1U << CAN_F8R2_FB19_Pos)       /*!< 0x00080000 */
  10773. #define CAN_F8R2_FB19                        CAN_F8R2_FB19_Msk                 /*!< Filter bit 19 */
  10774. #define CAN_F8R2_FB20_Pos                    (20U)                            
  10775. #define CAN_F8R2_FB20_Msk                    (0x1U << CAN_F8R2_FB20_Pos)       /*!< 0x00100000 */
  10776. #define CAN_F8R2_FB20                        CAN_F8R2_FB20_Msk                 /*!< Filter bit 20 */
  10777. #define CAN_F8R2_FB21_Pos                    (21U)                            
  10778. #define CAN_F8R2_FB21_Msk                    (0x1U << CAN_F8R2_FB21_Pos)       /*!< 0x00200000 */
  10779. #define CAN_F8R2_FB21                        CAN_F8R2_FB21_Msk                 /*!< Filter bit 21 */
  10780. #define CAN_F8R2_FB22_Pos                    (22U)                            
  10781. #define CAN_F8R2_FB22_Msk                    (0x1U << CAN_F8R2_FB22_Pos)       /*!< 0x00400000 */
  10782. #define CAN_F8R2_FB22                        CAN_F8R2_FB22_Msk                 /*!< Filter bit 22 */
  10783. #define CAN_F8R2_FB23_Pos                    (23U)                            
  10784. #define CAN_F8R2_FB23_Msk                    (0x1U << CAN_F8R2_FB23_Pos)       /*!< 0x00800000 */
  10785. #define CAN_F8R2_FB23                        CAN_F8R2_FB23_Msk                 /*!< Filter bit 23 */
  10786. #define CAN_F8R2_FB24_Pos                    (24U)                            
  10787. #define CAN_F8R2_FB24_Msk                    (0x1U << CAN_F8R2_FB24_Pos)       /*!< 0x01000000 */
  10788. #define CAN_F8R2_FB24                        CAN_F8R2_FB24_Msk                 /*!< Filter bit 24 */
  10789. #define CAN_F8R2_FB25_Pos                    (25U)                            
  10790. #define CAN_F8R2_FB25_Msk                    (0x1U << CAN_F8R2_FB25_Pos)       /*!< 0x02000000 */
  10791. #define CAN_F8R2_FB25                        CAN_F8R2_FB25_Msk                 /*!< Filter bit 25 */
  10792. #define CAN_F8R2_FB26_Pos                    (26U)                            
  10793. #define CAN_F8R2_FB26_Msk                    (0x1U << CAN_F8R2_FB26_Pos)       /*!< 0x04000000 */
  10794. #define CAN_F8R2_FB26                        CAN_F8R2_FB26_Msk                 /*!< Filter bit 26 */
  10795. #define CAN_F8R2_FB27_Pos                    (27U)                            
  10796. #define CAN_F8R2_FB27_Msk                    (0x1U << CAN_F8R2_FB27_Pos)       /*!< 0x08000000 */
  10797. #define CAN_F8R2_FB27                        CAN_F8R2_FB27_Msk                 /*!< Filter bit 27 */
  10798. #define CAN_F8R2_FB28_Pos                    (28U)                            
  10799. #define CAN_F8R2_FB28_Msk                    (0x1U << CAN_F8R2_FB28_Pos)       /*!< 0x10000000 */
  10800. #define CAN_F8R2_FB28                        CAN_F8R2_FB28_Msk                 /*!< Filter bit 28 */
  10801. #define CAN_F8R2_FB29_Pos                    (29U)                            
  10802. #define CAN_F8R2_FB29_Msk                    (0x1U << CAN_F8R2_FB29_Pos)       /*!< 0x20000000 */
  10803. #define CAN_F8R2_FB29                        CAN_F8R2_FB29_Msk                 /*!< Filter bit 29 */
  10804. #define CAN_F8R2_FB30_Pos                    (30U)                            
  10805. #define CAN_F8R2_FB30_Msk                    (0x1U << CAN_F8R2_FB30_Pos)       /*!< 0x40000000 */
  10806. #define CAN_F8R2_FB30                        CAN_F8R2_FB30_Msk                 /*!< Filter bit 30 */
  10807. #define CAN_F8R2_FB31_Pos                    (31U)                            
  10808. #define CAN_F8R2_FB31_Msk                    (0x1U << CAN_F8R2_FB31_Pos)       /*!< 0x80000000 */
  10809. #define CAN_F8R2_FB31                        CAN_F8R2_FB31_Msk                 /*!< Filter bit 31 */
  10810.  
  10811. /*******************  Bit definition for CAN_F9R2 register  *******************/
  10812. #define CAN_F9R2_FB0_Pos                     (0U)                              
  10813. #define CAN_F9R2_FB0_Msk                     (0x1U << CAN_F9R2_FB0_Pos)        /*!< 0x00000001 */
  10814. #define CAN_F9R2_FB0                         CAN_F9R2_FB0_Msk                  /*!< Filter bit 0 */
  10815. #define CAN_F9R2_FB1_Pos                     (1U)                              
  10816. #define CAN_F9R2_FB1_Msk                     (0x1U << CAN_F9R2_FB1_Pos)        /*!< 0x00000002 */
  10817. #define CAN_F9R2_FB1                         CAN_F9R2_FB1_Msk                  /*!< Filter bit 1 */
  10818. #define CAN_F9R2_FB2_Pos                     (2U)                              
  10819. #define CAN_F9R2_FB2_Msk                     (0x1U << CAN_F9R2_FB2_Pos)        /*!< 0x00000004 */
  10820. #define CAN_F9R2_FB2                         CAN_F9R2_FB2_Msk                  /*!< Filter bit 2 */
  10821. #define CAN_F9R2_FB3_Pos                     (3U)                              
  10822. #define CAN_F9R2_FB3_Msk                     (0x1U << CAN_F9R2_FB3_Pos)        /*!< 0x00000008 */
  10823. #define CAN_F9R2_FB3                         CAN_F9R2_FB3_Msk                  /*!< Filter bit 3 */
  10824. #define CAN_F9R2_FB4_Pos                     (4U)                              
  10825. #define CAN_F9R2_FB4_Msk                     (0x1U << CAN_F9R2_FB4_Pos)        /*!< 0x00000010 */
  10826. #define CAN_F9R2_FB4                         CAN_F9R2_FB4_Msk                  /*!< Filter bit 4 */
  10827. #define CAN_F9R2_FB5_Pos                     (5U)                              
  10828. #define CAN_F9R2_FB5_Msk                     (0x1U << CAN_F9R2_FB5_Pos)        /*!< 0x00000020 */
  10829. #define CAN_F9R2_FB5                         CAN_F9R2_FB5_Msk                  /*!< Filter bit 5 */
  10830. #define CAN_F9R2_FB6_Pos                     (6U)                              
  10831. #define CAN_F9R2_FB6_Msk                     (0x1U << CAN_F9R2_FB6_Pos)        /*!< 0x00000040 */
  10832. #define CAN_F9R2_FB6                         CAN_F9R2_FB6_Msk                  /*!< Filter bit 6 */
  10833. #define CAN_F9R2_FB7_Pos                     (7U)                              
  10834. #define CAN_F9R2_FB7_Msk                     (0x1U << CAN_F9R2_FB7_Pos)        /*!< 0x00000080 */
  10835. #define CAN_F9R2_FB7                         CAN_F9R2_FB7_Msk                  /*!< Filter bit 7 */
  10836. #define CAN_F9R2_FB8_Pos                     (8U)                              
  10837. #define CAN_F9R2_FB8_Msk                     (0x1U << CAN_F9R2_FB8_Pos)        /*!< 0x00000100 */
  10838. #define CAN_F9R2_FB8                         CAN_F9R2_FB8_Msk                  /*!< Filter bit 8 */
  10839. #define CAN_F9R2_FB9_Pos                     (9U)                              
  10840. #define CAN_F9R2_FB9_Msk                     (0x1U << CAN_F9R2_FB9_Pos)        /*!< 0x00000200 */
  10841. #define CAN_F9R2_FB9                         CAN_F9R2_FB9_Msk                  /*!< Filter bit 9 */
  10842. #define CAN_F9R2_FB10_Pos                    (10U)                            
  10843. #define CAN_F9R2_FB10_Msk                    (0x1U << CAN_F9R2_FB10_Pos)       /*!< 0x00000400 */
  10844. #define CAN_F9R2_FB10                        CAN_F9R2_FB10_Msk                 /*!< Filter bit 10 */
  10845. #define CAN_F9R2_FB11_Pos                    (11U)                            
  10846. #define CAN_F9R2_FB11_Msk                    (0x1U << CAN_F9R2_FB11_Pos)       /*!< 0x00000800 */
  10847. #define CAN_F9R2_FB11                        CAN_F9R2_FB11_Msk                 /*!< Filter bit 11 */
  10848. #define CAN_F9R2_FB12_Pos                    (12U)                            
  10849. #define CAN_F9R2_FB12_Msk                    (0x1U << CAN_F9R2_FB12_Pos)       /*!< 0x00001000 */
  10850. #define CAN_F9R2_FB12                        CAN_F9R2_FB12_Msk                 /*!< Filter bit 12 */
  10851. #define CAN_F9R2_FB13_Pos                    (13U)                            
  10852. #define CAN_F9R2_FB13_Msk                    (0x1U << CAN_F9R2_FB13_Pos)       /*!< 0x00002000 */
  10853. #define CAN_F9R2_FB13                        CAN_F9R2_FB13_Msk                 /*!< Filter bit 13 */
  10854. #define CAN_F9R2_FB14_Pos                    (14U)                            
  10855. #define CAN_F9R2_FB14_Msk                    (0x1U << CAN_F9R2_FB14_Pos)       /*!< 0x00004000 */
  10856. #define CAN_F9R2_FB14                        CAN_F9R2_FB14_Msk                 /*!< Filter bit 14 */
  10857. #define CAN_F9R2_FB15_Pos                    (15U)                            
  10858. #define CAN_F9R2_FB15_Msk                    (0x1U << CAN_F9R2_FB15_Pos)       /*!< 0x00008000 */
  10859. #define CAN_F9R2_FB15                        CAN_F9R2_FB15_Msk                 /*!< Filter bit 15 */
  10860. #define CAN_F9R2_FB16_Pos                    (16U)                            
  10861. #define CAN_F9R2_FB16_Msk                    (0x1U << CAN_F9R2_FB16_Pos)       /*!< 0x00010000 */
  10862. #define CAN_F9R2_FB16                        CAN_F9R2_FB16_Msk                 /*!< Filter bit 16 */
  10863. #define CAN_F9R2_FB17_Pos                    (17U)                            
  10864. #define CAN_F9R2_FB17_Msk                    (0x1U << CAN_F9R2_FB17_Pos)       /*!< 0x00020000 */
  10865. #define CAN_F9R2_FB17                        CAN_F9R2_FB17_Msk                 /*!< Filter bit 17 */
  10866. #define CAN_F9R2_FB18_Pos                    (18U)                            
  10867. #define CAN_F9R2_FB18_Msk                    (0x1U << CAN_F9R2_FB18_Pos)       /*!< 0x00040000 */
  10868. #define CAN_F9R2_FB18                        CAN_F9R2_FB18_Msk                 /*!< Filter bit 18 */
  10869. #define CAN_F9R2_FB19_Pos                    (19U)                            
  10870. #define CAN_F9R2_FB19_Msk                    (0x1U << CAN_F9R2_FB19_Pos)       /*!< 0x00080000 */
  10871. #define CAN_F9R2_FB19                        CAN_F9R2_FB19_Msk                 /*!< Filter bit 19 */
  10872. #define CAN_F9R2_FB20_Pos                    (20U)                            
  10873. #define CAN_F9R2_FB20_Msk                    (0x1U << CAN_F9R2_FB20_Pos)       /*!< 0x00100000 */
  10874. #define CAN_F9R2_FB20                        CAN_F9R2_FB20_Msk                 /*!< Filter bit 20 */
  10875. #define CAN_F9R2_FB21_Pos                    (21U)                            
  10876. #define CAN_F9R2_FB21_Msk                    (0x1U << CAN_F9R2_FB21_Pos)       /*!< 0x00200000 */
  10877. #define CAN_F9R2_FB21                        CAN_F9R2_FB21_Msk                 /*!< Filter bit 21 */
  10878. #define CAN_F9R2_FB22_Pos                    (22U)                            
  10879. #define CAN_F9R2_FB22_Msk                    (0x1U << CAN_F9R2_FB22_Pos)       /*!< 0x00400000 */
  10880. #define CAN_F9R2_FB22                        CAN_F9R2_FB22_Msk                 /*!< Filter bit 22 */
  10881. #define CAN_F9R2_FB23_Pos                    (23U)                            
  10882. #define CAN_F9R2_FB23_Msk                    (0x1U << CAN_F9R2_FB23_Pos)       /*!< 0x00800000 */
  10883. #define CAN_F9R2_FB23                        CAN_F9R2_FB23_Msk                 /*!< Filter bit 23 */
  10884. #define CAN_F9R2_FB24_Pos                    (24U)                            
  10885. #define CAN_F9R2_FB24_Msk                    (0x1U << CAN_F9R2_FB24_Pos)       /*!< 0x01000000 */
  10886. #define CAN_F9R2_FB24                        CAN_F9R2_FB24_Msk                 /*!< Filter bit 24 */
  10887. #define CAN_F9R2_FB25_Pos                    (25U)                            
  10888. #define CAN_F9R2_FB25_Msk                    (0x1U << CAN_F9R2_FB25_Pos)       /*!< 0x02000000 */
  10889. #define CAN_F9R2_FB25                        CAN_F9R2_FB25_Msk                 /*!< Filter bit 25 */
  10890. #define CAN_F9R2_FB26_Pos                    (26U)                            
  10891. #define CAN_F9R2_FB26_Msk                    (0x1U << CAN_F9R2_FB26_Pos)       /*!< 0x04000000 */
  10892. #define CAN_F9R2_FB26                        CAN_F9R2_FB26_Msk                 /*!< Filter bit 26 */
  10893. #define CAN_F9R2_FB27_Pos                    (27U)                            
  10894. #define CAN_F9R2_FB27_Msk                    (0x1U << CAN_F9R2_FB27_Pos)       /*!< 0x08000000 */
  10895. #define CAN_F9R2_FB27                        CAN_F9R2_FB27_Msk                 /*!< Filter bit 27 */
  10896. #define CAN_F9R2_FB28_Pos                    (28U)                            
  10897. #define CAN_F9R2_FB28_Msk                    (0x1U << CAN_F9R2_FB28_Pos)       /*!< 0x10000000 */
  10898. #define CAN_F9R2_FB28                        CAN_F9R2_FB28_Msk                 /*!< Filter bit 28 */
  10899. #define CAN_F9R2_FB29_Pos                    (29U)                            
  10900. #define CAN_F9R2_FB29_Msk                    (0x1U << CAN_F9R2_FB29_Pos)       /*!< 0x20000000 */
  10901. #define CAN_F9R2_FB29                        CAN_F9R2_FB29_Msk                 /*!< Filter bit 29 */
  10902. #define CAN_F9R2_FB30_Pos                    (30U)                            
  10903. #define CAN_F9R2_FB30_Msk                    (0x1U << CAN_F9R2_FB30_Pos)       /*!< 0x40000000 */
  10904. #define CAN_F9R2_FB30                        CAN_F9R2_FB30_Msk                 /*!< Filter bit 30 */
  10905. #define CAN_F9R2_FB31_Pos                    (31U)                            
  10906. #define CAN_F9R2_FB31_Msk                    (0x1U << CAN_F9R2_FB31_Pos)       /*!< 0x80000000 */
  10907. #define CAN_F9R2_FB31                        CAN_F9R2_FB31_Msk                 /*!< Filter bit 31 */
  10908.  
  10909. /*******************  Bit definition for CAN_F10R2 register  ******************/
  10910. #define CAN_F10R2_FB0_Pos                    (0U)                              
  10911. #define CAN_F10R2_FB0_Msk                    (0x1U << CAN_F10R2_FB0_Pos)       /*!< 0x00000001 */
  10912. #define CAN_F10R2_FB0                        CAN_F10R2_FB0_Msk                 /*!< Filter bit 0 */
  10913. #define CAN_F10R2_FB1_Pos                    (1U)                              
  10914. #define CAN_F10R2_FB1_Msk                    (0x1U << CAN_F10R2_FB1_Pos)       /*!< 0x00000002 */
  10915. #define CAN_F10R2_FB1                        CAN_F10R2_FB1_Msk                 /*!< Filter bit 1 */
  10916. #define CAN_F10R2_FB2_Pos                    (2U)                              
  10917. #define CAN_F10R2_FB2_Msk                    (0x1U << CAN_F10R2_FB2_Pos)       /*!< 0x00000004 */
  10918. #define CAN_F10R2_FB2                        CAN_F10R2_FB2_Msk                 /*!< Filter bit 2 */
  10919. #define CAN_F10R2_FB3_Pos                    (3U)                              
  10920. #define CAN_F10R2_FB3_Msk                    (0x1U << CAN_F10R2_FB3_Pos)       /*!< 0x00000008 */
  10921. #define CAN_F10R2_FB3                        CAN_F10R2_FB3_Msk                 /*!< Filter bit 3 */
  10922. #define CAN_F10R2_FB4_Pos                    (4U)                              
  10923. #define CAN_F10R2_FB4_Msk                    (0x1U << CAN_F10R2_FB4_Pos)       /*!< 0x00000010 */
  10924. #define CAN_F10R2_FB4                        CAN_F10R2_FB4_Msk                 /*!< Filter bit 4 */
  10925. #define CAN_F10R2_FB5_Pos                    (5U)                              
  10926. #define CAN_F10R2_FB5_Msk                    (0x1U << CAN_F10R2_FB5_Pos)       /*!< 0x00000020 */
  10927. #define CAN_F10R2_FB5                        CAN_F10R2_FB5_Msk                 /*!< Filter bit 5 */
  10928. #define CAN_F10R2_FB6_Pos                    (6U)                              
  10929. #define CAN_F10R2_FB6_Msk                    (0x1U << CAN_F10R2_FB6_Pos)       /*!< 0x00000040 */
  10930. #define CAN_F10R2_FB6                        CAN_F10R2_FB6_Msk                 /*!< Filter bit 6 */
  10931. #define CAN_F10R2_FB7_Pos                    (7U)                              
  10932. #define CAN_F10R2_FB7_Msk                    (0x1U << CAN_F10R2_FB7_Pos)       /*!< 0x00000080 */
  10933. #define CAN_F10R2_FB7                        CAN_F10R2_FB7_Msk                 /*!< Filter bit 7 */
  10934. #define CAN_F10R2_FB8_Pos                    (8U)                              
  10935. #define CAN_F10R2_FB8_Msk                    (0x1U << CAN_F10R2_FB8_Pos)       /*!< 0x00000100 */
  10936. #define CAN_F10R2_FB8                        CAN_F10R2_FB8_Msk                 /*!< Filter bit 8 */
  10937. #define CAN_F10R2_FB9_Pos                    (9U)                              
  10938. #define CAN_F10R2_FB9_Msk                    (0x1U << CAN_F10R2_FB9_Pos)       /*!< 0x00000200 */
  10939. #define CAN_F10R2_FB9                        CAN_F10R2_FB9_Msk                 /*!< Filter bit 9 */
  10940. #define CAN_F10R2_FB10_Pos                   (10U)                            
  10941. #define CAN_F10R2_FB10_Msk                   (0x1U << CAN_F10R2_FB10_Pos)      /*!< 0x00000400 */
  10942. #define CAN_F10R2_FB10                       CAN_F10R2_FB10_Msk                /*!< Filter bit 10 */
  10943. #define CAN_F10R2_FB11_Pos                   (11U)                            
  10944. #define CAN_F10R2_FB11_Msk                   (0x1U << CAN_F10R2_FB11_Pos)      /*!< 0x00000800 */
  10945. #define CAN_F10R2_FB11                       CAN_F10R2_FB11_Msk                /*!< Filter bit 11 */
  10946. #define CAN_F10R2_FB12_Pos                   (12U)                            
  10947. #define CAN_F10R2_FB12_Msk                   (0x1U << CAN_F10R2_FB12_Pos)      /*!< 0x00001000 */
  10948. #define CAN_F10R2_FB12                       CAN_F10R2_FB12_Msk                /*!< Filter bit 12 */
  10949. #define CAN_F10R2_FB13_Pos                   (13U)                            
  10950. #define CAN_F10R2_FB13_Msk                   (0x1U << CAN_F10R2_FB13_Pos)      /*!< 0x00002000 */
  10951. #define CAN_F10R2_FB13                       CAN_F10R2_FB13_Msk                /*!< Filter bit 13 */
  10952. #define CAN_F10R2_FB14_Pos                   (14U)                            
  10953. #define CAN_F10R2_FB14_Msk                   (0x1U << CAN_F10R2_FB14_Pos)      /*!< 0x00004000 */
  10954. #define CAN_F10R2_FB14                       CAN_F10R2_FB14_Msk                /*!< Filter bit 14 */
  10955. #define CAN_F10R2_FB15_Pos                   (15U)                            
  10956. #define CAN_F10R2_FB15_Msk                   (0x1U << CAN_F10R2_FB15_Pos)      /*!< 0x00008000 */
  10957. #define CAN_F10R2_FB15                       CAN_F10R2_FB15_Msk                /*!< Filter bit 15 */
  10958. #define CAN_F10R2_FB16_Pos                   (16U)                            
  10959. #define CAN_F10R2_FB16_Msk                   (0x1U << CAN_F10R2_FB16_Pos)      /*!< 0x00010000 */
  10960. #define CAN_F10R2_FB16                       CAN_F10R2_FB16_Msk                /*!< Filter bit 16 */
  10961. #define CAN_F10R2_FB17_Pos                   (17U)                            
  10962. #define CAN_F10R2_FB17_Msk                   (0x1U << CAN_F10R2_FB17_Pos)      /*!< 0x00020000 */
  10963. #define CAN_F10R2_FB17                       CAN_F10R2_FB17_Msk                /*!< Filter bit 17 */
  10964. #define CAN_F10R2_FB18_Pos                   (18U)                            
  10965. #define CAN_F10R2_FB18_Msk                   (0x1U << CAN_F10R2_FB18_Pos)      /*!< 0x00040000 */
  10966. #define CAN_F10R2_FB18                       CAN_F10R2_FB18_Msk                /*!< Filter bit 18 */
  10967. #define CAN_F10R2_FB19_Pos                   (19U)                            
  10968. #define CAN_F10R2_FB19_Msk                   (0x1U << CAN_F10R2_FB19_Pos)      /*!< 0x00080000 */
  10969. #define CAN_F10R2_FB19                       CAN_F10R2_FB19_Msk                /*!< Filter bit 19 */
  10970. #define CAN_F10R2_FB20_Pos                   (20U)                            
  10971. #define CAN_F10R2_FB20_Msk                   (0x1U << CAN_F10R2_FB20_Pos)      /*!< 0x00100000 */
  10972. #define CAN_F10R2_FB20                       CAN_F10R2_FB20_Msk                /*!< Filter bit 20 */
  10973. #define CAN_F10R2_FB21_Pos                   (21U)                            
  10974. #define CAN_F10R2_FB21_Msk                   (0x1U << CAN_F10R2_FB21_Pos)      /*!< 0x00200000 */
  10975. #define CAN_F10R2_FB21                       CAN_F10R2_FB21_Msk                /*!< Filter bit 21 */
  10976. #define CAN_F10R2_FB22_Pos                   (22U)                            
  10977. #define CAN_F10R2_FB22_Msk                   (0x1U << CAN_F10R2_FB22_Pos)      /*!< 0x00400000 */
  10978. #define CAN_F10R2_FB22                       CAN_F10R2_FB22_Msk                /*!< Filter bit 22 */
  10979. #define CAN_F10R2_FB23_Pos                   (23U)                            
  10980. #define CAN_F10R2_FB23_Msk                   (0x1U << CAN_F10R2_FB23_Pos)      /*!< 0x00800000 */
  10981. #define CAN_F10R2_FB23                       CAN_F10R2_FB23_Msk                /*!< Filter bit 23 */
  10982. #define CAN_F10R2_FB24_Pos                   (24U)                            
  10983. #define CAN_F10R2_FB24_Msk                   (0x1U << CAN_F10R2_FB24_Pos)      /*!< 0x01000000 */
  10984. #define CAN_F10R2_FB24                       CAN_F10R2_FB24_Msk                /*!< Filter bit 24 */
  10985. #define CAN_F10R2_FB25_Pos                   (25U)                            
  10986. #define CAN_F10R2_FB25_Msk                   (0x1U << CAN_F10R2_FB25_Pos)      /*!< 0x02000000 */
  10987. #define CAN_F10R2_FB25                       CAN_F10R2_FB25_Msk                /*!< Filter bit 25 */
  10988. #define CAN_F10R2_FB26_Pos                   (26U)                            
  10989. #define CAN_F10R2_FB26_Msk                   (0x1U << CAN_F10R2_FB26_Pos)      /*!< 0x04000000 */
  10990. #define CAN_F10R2_FB26                       CAN_F10R2_FB26_Msk                /*!< Filter bit 26 */
  10991. #define CAN_F10R2_FB27_Pos                   (27U)                            
  10992. #define CAN_F10R2_FB27_Msk                   (0x1U << CAN_F10R2_FB27_Pos)      /*!< 0x08000000 */
  10993. #define CAN_F10R2_FB27                       CAN_F10R2_FB27_Msk                /*!< Filter bit 27 */
  10994. #define CAN_F10R2_FB28_Pos                   (28U)                            
  10995. #define CAN_F10R2_FB28_Msk                   (0x1U << CAN_F10R2_FB28_Pos)      /*!< 0x10000000 */
  10996. #define CAN_F10R2_FB28                       CAN_F10R2_FB28_Msk                /*!< Filter bit 28 */
  10997. #define CAN_F10R2_FB29_Pos                   (29U)                            
  10998. #define CAN_F10R2_FB29_Msk                   (0x1U << CAN_F10R2_FB29_Pos)      /*!< 0x20000000 */
  10999. #define CAN_F10R2_FB29                       CAN_F10R2_FB29_Msk                /*!< Filter bit 29 */
  11000. #define CAN_F10R2_FB30_Pos                   (30U)                            
  11001. #define CAN_F10R2_FB30_Msk                   (0x1U << CAN_F10R2_FB30_Pos)      /*!< 0x40000000 */
  11002. #define CAN_F10R2_FB30                       CAN_F10R2_FB30_Msk                /*!< Filter bit 30 */
  11003. #define CAN_F10R2_FB31_Pos                   (31U)                            
  11004. #define CAN_F10R2_FB31_Msk                   (0x1U << CAN_F10R2_FB31_Pos)      /*!< 0x80000000 */
  11005. #define CAN_F10R2_FB31                       CAN_F10R2_FB31_Msk                /*!< Filter bit 31 */
  11006.  
  11007. /*******************  Bit definition for CAN_F11R2 register  ******************/
  11008. #define CAN_F11R2_FB0_Pos                    (0U)                              
  11009. #define CAN_F11R2_FB0_Msk                    (0x1U << CAN_F11R2_FB0_Pos)       /*!< 0x00000001 */
  11010. #define CAN_F11R2_FB0                        CAN_F11R2_FB0_Msk                 /*!< Filter bit 0 */
  11011. #define CAN_F11R2_FB1_Pos                    (1U)                              
  11012. #define CAN_F11R2_FB1_Msk                    (0x1U << CAN_F11R2_FB1_Pos)       /*!< 0x00000002 */
  11013. #define CAN_F11R2_FB1                        CAN_F11R2_FB1_Msk                 /*!< Filter bit 1 */
  11014. #define CAN_F11R2_FB2_Pos                    (2U)                              
  11015. #define CAN_F11R2_FB2_Msk                    (0x1U << CAN_F11R2_FB2_Pos)       /*!< 0x00000004 */
  11016. #define CAN_F11R2_FB2                        CAN_F11R2_FB2_Msk                 /*!< Filter bit 2 */
  11017. #define CAN_F11R2_FB3_Pos                    (3U)                              
  11018. #define CAN_F11R2_FB3_Msk                    (0x1U << CAN_F11R2_FB3_Pos)       /*!< 0x00000008 */
  11019. #define CAN_F11R2_FB3                        CAN_F11R2_FB3_Msk                 /*!< Filter bit 3 */
  11020. #define CAN_F11R2_FB4_Pos                    (4U)                              
  11021. #define CAN_F11R2_FB4_Msk                    (0x1U << CAN_F11R2_FB4_Pos)       /*!< 0x00000010 */
  11022. #define CAN_F11R2_FB4                        CAN_F11R2_FB4_Msk                 /*!< Filter bit 4 */
  11023. #define CAN_F11R2_FB5_Pos                    (5U)                              
  11024. #define CAN_F11R2_FB5_Msk                    (0x1U << CAN_F11R2_FB5_Pos)       /*!< 0x00000020 */
  11025. #define CAN_F11R2_FB5                        CAN_F11R2_FB5_Msk                 /*!< Filter bit 5 */
  11026. #define CAN_F11R2_FB6_Pos                    (6U)                              
  11027. #define CAN_F11R2_FB6_Msk                    (0x1U << CAN_F11R2_FB6_Pos)       /*!< 0x00000040 */
  11028. #define CAN_F11R2_FB6                        CAN_F11R2_FB6_Msk                 /*!< Filter bit 6 */
  11029. #define CAN_F11R2_FB7_Pos                    (7U)                              
  11030. #define CAN_F11R2_FB7_Msk                    (0x1U << CAN_F11R2_FB7_Pos)       /*!< 0x00000080 */
  11031. #define CAN_F11R2_FB7                        CAN_F11R2_FB7_Msk                 /*!< Filter bit 7 */
  11032. #define CAN_F11R2_FB8_Pos                    (8U)                              
  11033. #define CAN_F11R2_FB8_Msk                    (0x1U << CAN_F11R2_FB8_Pos)       /*!< 0x00000100 */
  11034. #define CAN_F11R2_FB8                        CAN_F11R2_FB8_Msk                 /*!< Filter bit 8 */
  11035. #define CAN_F11R2_FB9_Pos                    (9U)                              
  11036. #define CAN_F11R2_FB9_Msk                    (0x1U << CAN_F11R2_FB9_Pos)       /*!< 0x00000200 */
  11037. #define CAN_F11R2_FB9                        CAN_F11R2_FB9_Msk                 /*!< Filter bit 9 */
  11038. #define CAN_F11R2_FB10_Pos                   (10U)                            
  11039. #define CAN_F11R2_FB10_Msk                   (0x1U << CAN_F11R2_FB10_Pos)      /*!< 0x00000400 */
  11040. #define CAN_F11R2_FB10                       CAN_F11R2_FB10_Msk                /*!< Filter bit 10 */
  11041. #define CAN_F11R2_FB11_Pos                   (11U)                            
  11042. #define CAN_F11R2_FB11_Msk                   (0x1U << CAN_F11R2_FB11_Pos)      /*!< 0x00000800 */
  11043. #define CAN_F11R2_FB11                       CAN_F11R2_FB11_Msk                /*!< Filter bit 11 */
  11044. #define CAN_F11R2_FB12_Pos                   (12U)                            
  11045. #define CAN_F11R2_FB12_Msk                   (0x1U << CAN_F11R2_FB12_Pos)      /*!< 0x00001000 */
  11046. #define CAN_F11R2_FB12                       CAN_F11R2_FB12_Msk                /*!< Filter bit 12 */
  11047. #define CAN_F11R2_FB13_Pos                   (13U)                            
  11048. #define CAN_F11R2_FB13_Msk                   (0x1U << CAN_F11R2_FB13_Pos)      /*!< 0x00002000 */
  11049. #define CAN_F11R2_FB13                       CAN_F11R2_FB13_Msk                /*!< Filter bit 13 */
  11050. #define CAN_F11R2_FB14_Pos                   (14U)                            
  11051. #define CAN_F11R2_FB14_Msk                   (0x1U << CAN_F11R2_FB14_Pos)      /*!< 0x00004000 */
  11052. #define CAN_F11R2_FB14                       CAN_F11R2_FB14_Msk                /*!< Filter bit 14 */
  11053. #define CAN_F11R2_FB15_Pos                   (15U)                            
  11054. #define CAN_F11R2_FB15_Msk                   (0x1U << CAN_F11R2_FB15_Pos)      /*!< 0x00008000 */
  11055. #define CAN_F11R2_FB15                       CAN_F11R2_FB15_Msk                /*!< Filter bit 15 */
  11056. #define CAN_F11R2_FB16_Pos                   (16U)                            
  11057. #define CAN_F11R2_FB16_Msk                   (0x1U << CAN_F11R2_FB16_Pos)      /*!< 0x00010000 */
  11058. #define CAN_F11R2_FB16                       CAN_F11R2_FB16_Msk                /*!< Filter bit 16 */
  11059. #define CAN_F11R2_FB17_Pos                   (17U)                            
  11060. #define CAN_F11R2_FB17_Msk                   (0x1U << CAN_F11R2_FB17_Pos)      /*!< 0x00020000 */
  11061. #define CAN_F11R2_FB17                       CAN_F11R2_FB17_Msk                /*!< Filter bit 17 */
  11062. #define CAN_F11R2_FB18_Pos                   (18U)                            
  11063. #define CAN_F11R2_FB18_Msk                   (0x1U << CAN_F11R2_FB18_Pos)      /*!< 0x00040000 */
  11064. #define CAN_F11R2_FB18                       CAN_F11R2_FB18_Msk                /*!< Filter bit 18 */
  11065. #define CAN_F11R2_FB19_Pos                   (19U)                            
  11066. #define CAN_F11R2_FB19_Msk                   (0x1U << CAN_F11R2_FB19_Pos)      /*!< 0x00080000 */
  11067. #define CAN_F11R2_FB19                       CAN_F11R2_FB19_Msk                /*!< Filter bit 19 */
  11068. #define CAN_F11R2_FB20_Pos                   (20U)                            
  11069. #define CAN_F11R2_FB20_Msk                   (0x1U << CAN_F11R2_FB20_Pos)      /*!< 0x00100000 */
  11070. #define CAN_F11R2_FB20                       CAN_F11R2_FB20_Msk                /*!< Filter bit 20 */
  11071. #define CAN_F11R2_FB21_Pos                   (21U)                            
  11072. #define CAN_F11R2_FB21_Msk                   (0x1U << CAN_F11R2_FB21_Pos)      /*!< 0x00200000 */
  11073. #define CAN_F11R2_FB21                       CAN_F11R2_FB21_Msk                /*!< Filter bit 21 */
  11074. #define CAN_F11R2_FB22_Pos                   (22U)                            
  11075. #define CAN_F11R2_FB22_Msk                   (0x1U << CAN_F11R2_FB22_Pos)      /*!< 0x00400000 */
  11076. #define CAN_F11R2_FB22                       CAN_F11R2_FB22_Msk                /*!< Filter bit 22 */
  11077. #define CAN_F11R2_FB23_Pos                   (23U)                            
  11078. #define CAN_F11R2_FB23_Msk                   (0x1U << CAN_F11R2_FB23_Pos)      /*!< 0x00800000 */
  11079. #define CAN_F11R2_FB23                       CAN_F11R2_FB23_Msk                /*!< Filter bit 23 */
  11080. #define CAN_F11R2_FB24_Pos                   (24U)                            
  11081. #define CAN_F11R2_FB24_Msk                   (0x1U << CAN_F11R2_FB24_Pos)      /*!< 0x01000000 */
  11082. #define CAN_F11R2_FB24                       CAN_F11R2_FB24_Msk                /*!< Filter bit 24 */
  11083. #define CAN_F11R2_FB25_Pos                   (25U)                            
  11084. #define CAN_F11R2_FB25_Msk                   (0x1U << CAN_F11R2_FB25_Pos)      /*!< 0x02000000 */
  11085. #define CAN_F11R2_FB25                       CAN_F11R2_FB25_Msk                /*!< Filter bit 25 */
  11086. #define CAN_F11R2_FB26_Pos                   (26U)                            
  11087. #define CAN_F11R2_FB26_Msk                   (0x1U << CAN_F11R2_FB26_Pos)      /*!< 0x04000000 */
  11088. #define CAN_F11R2_FB26                       CAN_F11R2_FB26_Msk                /*!< Filter bit 26 */
  11089. #define CAN_F11R2_FB27_Pos                   (27U)                            
  11090. #define CAN_F11R2_FB27_Msk                   (0x1U << CAN_F11R2_FB27_Pos)      /*!< 0x08000000 */
  11091. #define CAN_F11R2_FB27                       CAN_F11R2_FB27_Msk                /*!< Filter bit 27 */
  11092. #define CAN_F11R2_FB28_Pos                   (28U)                            
  11093. #define CAN_F11R2_FB28_Msk                   (0x1U << CAN_F11R2_FB28_Pos)      /*!< 0x10000000 */
  11094. #define CAN_F11R2_FB28                       CAN_F11R2_FB28_Msk                /*!< Filter bit 28 */
  11095. #define CAN_F11R2_FB29_Pos                   (29U)                            
  11096. #define CAN_F11R2_FB29_Msk                   (0x1U << CAN_F11R2_FB29_Pos)      /*!< 0x20000000 */
  11097. #define CAN_F11R2_FB29                       CAN_F11R2_FB29_Msk                /*!< Filter bit 29 */
  11098. #define CAN_F11R2_FB30_Pos                   (30U)                            
  11099. #define CAN_F11R2_FB30_Msk                   (0x1U << CAN_F11R2_FB30_Pos)      /*!< 0x40000000 */
  11100. #define CAN_F11R2_FB30                       CAN_F11R2_FB30_Msk                /*!< Filter bit 30 */
  11101. #define CAN_F11R2_FB31_Pos                   (31U)                            
  11102. #define CAN_F11R2_FB31_Msk                   (0x1U << CAN_F11R2_FB31_Pos)      /*!< 0x80000000 */
  11103. #define CAN_F11R2_FB31                       CAN_F11R2_FB31_Msk                /*!< Filter bit 31 */
  11104.  
  11105. /*******************  Bit definition for CAN_F12R2 register  ******************/
  11106. #define CAN_F12R2_FB0_Pos                    (0U)                              
  11107. #define CAN_F12R2_FB0_Msk                    (0x1U << CAN_F12R2_FB0_Pos)       /*!< 0x00000001 */
  11108. #define CAN_F12R2_FB0                        CAN_F12R2_FB0_Msk                 /*!< Filter bit 0 */
  11109. #define CAN_F12R2_FB1_Pos                    (1U)                              
  11110. #define CAN_F12R2_FB1_Msk                    (0x1U << CAN_F12R2_FB1_Pos)       /*!< 0x00000002 */
  11111. #define CAN_F12R2_FB1                        CAN_F12R2_FB1_Msk                 /*!< Filter bit 1 */
  11112. #define CAN_F12R2_FB2_Pos                    (2U)                              
  11113. #define CAN_F12R2_FB2_Msk                    (0x1U << CAN_F12R2_FB2_Pos)       /*!< 0x00000004 */
  11114. #define CAN_F12R2_FB2                        CAN_F12R2_FB2_Msk                 /*!< Filter bit 2 */
  11115. #define CAN_F12R2_FB3_Pos                    (3U)                              
  11116. #define CAN_F12R2_FB3_Msk                    (0x1U << CAN_F12R2_FB3_Pos)       /*!< 0x00000008 */
  11117. #define CAN_F12R2_FB3                        CAN_F12R2_FB3_Msk                 /*!< Filter bit 3 */
  11118. #define CAN_F12R2_FB4_Pos                    (4U)                              
  11119. #define CAN_F12R2_FB4_Msk                    (0x1U << CAN_F12R2_FB4_Pos)       /*!< 0x00000010 */
  11120. #define CAN_F12R2_FB4                        CAN_F12R2_FB4_Msk                 /*!< Filter bit 4 */
  11121. #define CAN_F12R2_FB5_Pos                    (5U)                              
  11122. #define CAN_F12R2_FB5_Msk                    (0x1U << CAN_F12R2_FB5_Pos)       /*!< 0x00000020 */
  11123. #define CAN_F12R2_FB5                        CAN_F12R2_FB5_Msk                 /*!< Filter bit 5 */
  11124. #define CAN_F12R2_FB6_Pos                    (6U)                              
  11125. #define CAN_F12R2_FB6_Msk                    (0x1U << CAN_F12R2_FB6_Pos)       /*!< 0x00000040 */
  11126. #define CAN_F12R2_FB6                        CAN_F12R2_FB6_Msk                 /*!< Filter bit 6 */
  11127. #define CAN_F12R2_FB7_Pos                    (7U)                              
  11128. #define CAN_F12R2_FB7_Msk                    (0x1U << CAN_F12R2_FB7_Pos)       /*!< 0x00000080 */
  11129. #define CAN_F12R2_FB7                        CAN_F12R2_FB7_Msk                 /*!< Filter bit 7 */
  11130. #define CAN_F12R2_FB8_Pos                    (8U)                              
  11131. #define CAN_F12R2_FB8_Msk                    (0x1U << CAN_F12R2_FB8_Pos)       /*!< 0x00000100 */
  11132. #define CAN_F12R2_FB8                        CAN_F12R2_FB8_Msk                 /*!< Filter bit 8 */
  11133. #define CAN_F12R2_FB9_Pos                    (9U)                              
  11134. #define CAN_F12R2_FB9_Msk                    (0x1U << CAN_F12R2_FB9_Pos)       /*!< 0x00000200 */
  11135. #define CAN_F12R2_FB9                        CAN_F12R2_FB9_Msk                 /*!< Filter bit 9 */
  11136. #define CAN_F12R2_FB10_Pos                   (10U)                            
  11137. #define CAN_F12R2_FB10_Msk                   (0x1U << CAN_F12R2_FB10_Pos)      /*!< 0x00000400 */
  11138. #define CAN_F12R2_FB10                       CAN_F12R2_FB10_Msk                /*!< Filter bit 10 */
  11139. #define CAN_F12R2_FB11_Pos                   (11U)                            
  11140. #define CAN_F12R2_FB11_Msk                   (0x1U << CAN_F12R2_FB11_Pos)      /*!< 0x00000800 */
  11141. #define CAN_F12R2_FB11                       CAN_F12R2_FB11_Msk                /*!< Filter bit 11 */
  11142. #define CAN_F12R2_FB12_Pos                   (12U)                            
  11143. #define CAN_F12R2_FB12_Msk                   (0x1U << CAN_F12R2_FB12_Pos)      /*!< 0x00001000 */
  11144. #define CAN_F12R2_FB12                       CAN_F12R2_FB12_Msk                /*!< Filter bit 12 */
  11145. #define CAN_F12R2_FB13_Pos                   (13U)                            
  11146. #define CAN_F12R2_FB13_Msk                   (0x1U << CAN_F12R2_FB13_Pos)      /*!< 0x00002000 */
  11147. #define CAN_F12R2_FB13                       CAN_F12R2_FB13_Msk                /*!< Filter bit 13 */
  11148. #define CAN_F12R2_FB14_Pos                   (14U)                            
  11149. #define CAN_F12R2_FB14_Msk                   (0x1U << CAN_F12R2_FB14_Pos)      /*!< 0x00004000 */
  11150. #define CAN_F12R2_FB14                       CAN_F12R2_FB14_Msk                /*!< Filter bit 14 */
  11151. #define CAN_F12R2_FB15_Pos                   (15U)                            
  11152. #define CAN_F12R2_FB15_Msk                   (0x1U << CAN_F12R2_FB15_Pos)      /*!< 0x00008000 */
  11153. #define CAN_F12R2_FB15                       CAN_F12R2_FB15_Msk                /*!< Filter bit 15 */
  11154. #define CAN_F12R2_FB16_Pos                   (16U)                            
  11155. #define CAN_F12R2_FB16_Msk                   (0x1U << CAN_F12R2_FB16_Pos)      /*!< 0x00010000 */
  11156. #define CAN_F12R2_FB16                       CAN_F12R2_FB16_Msk                /*!< Filter bit 16 */
  11157. #define CAN_F12R2_FB17_Pos                   (17U)                            
  11158. #define CAN_F12R2_FB17_Msk                   (0x1U << CAN_F12R2_FB17_Pos)      /*!< 0x00020000 */
  11159. #define CAN_F12R2_FB17                       CAN_F12R2_FB17_Msk                /*!< Filter bit 17 */
  11160. #define CAN_F12R2_FB18_Pos                   (18U)                            
  11161. #define CAN_F12R2_FB18_Msk                   (0x1U << CAN_F12R2_FB18_Pos)      /*!< 0x00040000 */
  11162. #define CAN_F12R2_FB18                       CAN_F12R2_FB18_Msk                /*!< Filter bit 18 */
  11163. #define CAN_F12R2_FB19_Pos                   (19U)                            
  11164. #define CAN_F12R2_FB19_Msk                   (0x1U << CAN_F12R2_FB19_Pos)      /*!< 0x00080000 */
  11165. #define CAN_F12R2_FB19                       CAN_F12R2_FB19_Msk                /*!< Filter bit 19 */
  11166. #define CAN_F12R2_FB20_Pos                   (20U)                            
  11167. #define CAN_F12R2_FB20_Msk                   (0x1U << CAN_F12R2_FB20_Pos)      /*!< 0x00100000 */
  11168. #define CAN_F12R2_FB20                       CAN_F12R2_FB20_Msk                /*!< Filter bit 20 */
  11169. #define CAN_F12R2_FB21_Pos                   (21U)                            
  11170. #define CAN_F12R2_FB21_Msk                   (0x1U << CAN_F12R2_FB21_Pos)      /*!< 0x00200000 */
  11171. #define CAN_F12R2_FB21                       CAN_F12R2_FB21_Msk                /*!< Filter bit 21 */
  11172. #define CAN_F12R2_FB22_Pos                   (22U)                            
  11173. #define CAN_F12R2_FB22_Msk                   (0x1U << CAN_F12R2_FB22_Pos)      /*!< 0x00400000 */
  11174. #define CAN_F12R2_FB22                       CAN_F12R2_FB22_Msk                /*!< Filter bit 22 */
  11175. #define CAN_F12R2_FB23_Pos                   (23U)                            
  11176. #define CAN_F12R2_FB23_Msk                   (0x1U << CAN_F12R2_FB23_Pos)      /*!< 0x00800000 */
  11177. #define CAN_F12R2_FB23                       CAN_F12R2_FB23_Msk                /*!< Filter bit 23 */
  11178. #define CAN_F12R2_FB24_Pos                   (24U)                            
  11179. #define CAN_F12R2_FB24_Msk                   (0x1U << CAN_F12R2_FB24_Pos)      /*!< 0x01000000 */
  11180. #define CAN_F12R2_FB24                       CAN_F12R2_FB24_Msk                /*!< Filter bit 24 */
  11181. #define CAN_F12R2_FB25_Pos                   (25U)                            
  11182. #define CAN_F12R2_FB25_Msk                   (0x1U << CAN_F12R2_FB25_Pos)      /*!< 0x02000000 */
  11183. #define CAN_F12R2_FB25                       CAN_F12R2_FB25_Msk                /*!< Filter bit 25 */
  11184. #define CAN_F12R2_FB26_Pos                   (26U)                            
  11185. #define CAN_F12R2_FB26_Msk                   (0x1U << CAN_F12R2_FB26_Pos)      /*!< 0x04000000 */
  11186. #define CAN_F12R2_FB26                       CAN_F12R2_FB26_Msk                /*!< Filter bit 26 */
  11187. #define CAN_F12R2_FB27_Pos                   (27U)                            
  11188. #define CAN_F12R2_FB27_Msk                   (0x1U << CAN_F12R2_FB27_Pos)      /*!< 0x08000000 */
  11189. #define CAN_F12R2_FB27                       CAN_F12R2_FB27_Msk                /*!< Filter bit 27 */
  11190. #define CAN_F12R2_FB28_Pos                   (28U)                            
  11191. #define CAN_F12R2_FB28_Msk                   (0x1U << CAN_F12R2_FB28_Pos)      /*!< 0x10000000 */
  11192. #define CAN_F12R2_FB28                       CAN_F12R2_FB28_Msk                /*!< Filter bit 28 */
  11193. #define CAN_F12R2_FB29_Pos                   (29U)                            
  11194. #define CAN_F12R2_FB29_Msk                   (0x1U << CAN_F12R2_FB29_Pos)      /*!< 0x20000000 */
  11195. #define CAN_F12R2_FB29                       CAN_F12R2_FB29_Msk                /*!< Filter bit 29 */
  11196. #define CAN_F12R2_FB30_Pos                   (30U)                            
  11197. #define CAN_F12R2_FB30_Msk                   (0x1U << CAN_F12R2_FB30_Pos)      /*!< 0x40000000 */
  11198. #define CAN_F12R2_FB30                       CAN_F12R2_FB30_Msk                /*!< Filter bit 30 */
  11199. #define CAN_F12R2_FB31_Pos                   (31U)                            
  11200. #define CAN_F12R2_FB31_Msk                   (0x1U << CAN_F12R2_FB31_Pos)      /*!< 0x80000000 */
  11201. #define CAN_F12R2_FB31                       CAN_F12R2_FB31_Msk                /*!< Filter bit 31 */
  11202.  
  11203. /*******************  Bit definition for CAN_F13R2 register  ******************/
  11204. #define CAN_F13R2_FB0_Pos                    (0U)                              
  11205. #define CAN_F13R2_FB0_Msk                    (0x1U << CAN_F13R2_FB0_Pos)       /*!< 0x00000001 */
  11206. #define CAN_F13R2_FB0                        CAN_F13R2_FB0_Msk                 /*!< Filter bit 0 */
  11207. #define CAN_F13R2_FB1_Pos                    (1U)                              
  11208. #define CAN_F13R2_FB1_Msk                    (0x1U << CAN_F13R2_FB1_Pos)       /*!< 0x00000002 */
  11209. #define CAN_F13R2_FB1                        CAN_F13R2_FB1_Msk                 /*!< Filter bit 1 */
  11210. #define CAN_F13R2_FB2_Pos                    (2U)                              
  11211. #define CAN_F13R2_FB2_Msk                    (0x1U << CAN_F13R2_FB2_Pos)       /*!< 0x00000004 */
  11212. #define CAN_F13R2_FB2                        CAN_F13R2_FB2_Msk                 /*!< Filter bit 2 */
  11213. #define CAN_F13R2_FB3_Pos                    (3U)                              
  11214. #define CAN_F13R2_FB3_Msk                    (0x1U << CAN_F13R2_FB3_Pos)       /*!< 0x00000008 */
  11215. #define CAN_F13R2_FB3                        CAN_F13R2_FB3_Msk                 /*!< Filter bit 3 */
  11216. #define CAN_F13R2_FB4_Pos                    (4U)                              
  11217. #define CAN_F13R2_FB4_Msk                    (0x1U << CAN_F13R2_FB4_Pos)       /*!< 0x00000010 */
  11218. #define CAN_F13R2_FB4                        CAN_F13R2_FB4_Msk                 /*!< Filter bit 4 */
  11219. #define CAN_F13R2_FB5_Pos                    (5U)                              
  11220. #define CAN_F13R2_FB5_Msk                    (0x1U << CAN_F13R2_FB5_Pos)       /*!< 0x00000020 */
  11221. #define CAN_F13R2_FB5                        CAN_F13R2_FB5_Msk                 /*!< Filter bit 5 */
  11222. #define CAN_F13R2_FB6_Pos                    (6U)                              
  11223. #define CAN_F13R2_FB6_Msk                    (0x1U << CAN_F13R2_FB6_Pos)       /*!< 0x00000040 */
  11224. #define CAN_F13R2_FB6                        CAN_F13R2_FB6_Msk                 /*!< Filter bit 6 */
  11225. #define CAN_F13R2_FB7_Pos                    (7U)                              
  11226. #define CAN_F13R2_FB7_Msk                    (0x1U << CAN_F13R2_FB7_Pos)       /*!< 0x00000080 */
  11227. #define CAN_F13R2_FB7                        CAN_F13R2_FB7_Msk                 /*!< Filter bit 7 */
  11228. #define CAN_F13R2_FB8_Pos                    (8U)                              
  11229. #define CAN_F13R2_FB8_Msk                    (0x1U << CAN_F13R2_FB8_Pos)       /*!< 0x00000100 */
  11230. #define CAN_F13R2_FB8                        CAN_F13R2_FB8_Msk                 /*!< Filter bit 8 */
  11231. #define CAN_F13R2_FB9_Pos                    (9U)                              
  11232. #define CAN_F13R2_FB9_Msk                    (0x1U << CAN_F13R2_FB9_Pos)       /*!< 0x00000200 */
  11233. #define CAN_F13R2_FB9                        CAN_F13R2_FB9_Msk                 /*!< Filter bit 9 */
  11234. #define CAN_F13R2_FB10_Pos                   (10U)                            
  11235. #define CAN_F13R2_FB10_Msk                   (0x1U << CAN_F13R2_FB10_Pos)      /*!< 0x00000400 */
  11236. #define CAN_F13R2_FB10                       CAN_F13R2_FB10_Msk                /*!< Filter bit 10 */
  11237. #define CAN_F13R2_FB11_Pos                   (11U)                            
  11238. #define CAN_F13R2_FB11_Msk                   (0x1U << CAN_F13R2_FB11_Pos)      /*!< 0x00000800 */
  11239. #define CAN_F13R2_FB11                       CAN_F13R2_FB11_Msk                /*!< Filter bit 11 */
  11240. #define CAN_F13R2_FB12_Pos                   (12U)                            
  11241. #define CAN_F13R2_FB12_Msk                   (0x1U << CAN_F13R2_FB12_Pos)      /*!< 0x00001000 */
  11242. #define CAN_F13R2_FB12                       CAN_F13R2_FB12_Msk                /*!< Filter bit 12 */
  11243. #define CAN_F13R2_FB13_Pos                   (13U)                            
  11244. #define CAN_F13R2_FB13_Msk                   (0x1U << CAN_F13R2_FB13_Pos)      /*!< 0x00002000 */
  11245. #define CAN_F13R2_FB13                       CAN_F13R2_FB13_Msk                /*!< Filter bit 13 */
  11246. #define CAN_F13R2_FB14_Pos                   (14U)                            
  11247. #define CAN_F13R2_FB14_Msk                   (0x1U << CAN_F13R2_FB14_Pos)      /*!< 0x00004000 */
  11248. #define CAN_F13R2_FB14                       CAN_F13R2_FB14_Msk                /*!< Filter bit 14 */
  11249. #define CAN_F13R2_FB15_Pos                   (15U)                            
  11250. #define CAN_F13R2_FB15_Msk                   (0x1U << CAN_F13R2_FB15_Pos)      /*!< 0x00008000 */
  11251. #define CAN_F13R2_FB15                       CAN_F13R2_FB15_Msk                /*!< Filter bit 15 */
  11252. #define CAN_F13R2_FB16_Pos                   (16U)                            
  11253. #define CAN_F13R2_FB16_Msk                   (0x1U << CAN_F13R2_FB16_Pos)      /*!< 0x00010000 */
  11254. #define CAN_F13R2_FB16                       CAN_F13R2_FB16_Msk                /*!< Filter bit 16 */
  11255. #define CAN_F13R2_FB17_Pos                   (17U)                            
  11256. #define CAN_F13R2_FB17_Msk                   (0x1U << CAN_F13R2_FB17_Pos)      /*!< 0x00020000 */
  11257. #define CAN_F13R2_FB17                       CAN_F13R2_FB17_Msk                /*!< Filter bit 17 */
  11258. #define CAN_F13R2_FB18_Pos                   (18U)                            
  11259. #define CAN_F13R2_FB18_Msk                   (0x1U << CAN_F13R2_FB18_Pos)      /*!< 0x00040000 */
  11260. #define CAN_F13R2_FB18                       CAN_F13R2_FB18_Msk                /*!< Filter bit 18 */
  11261. #define CAN_F13R2_FB19_Pos                   (19U)                            
  11262. #define CAN_F13R2_FB19_Msk                   (0x1U << CAN_F13R2_FB19_Pos)      /*!< 0x00080000 */
  11263. #define CAN_F13R2_FB19                       CAN_F13R2_FB19_Msk                /*!< Filter bit 19 */
  11264. #define CAN_F13R2_FB20_Pos                   (20U)                            
  11265. #define CAN_F13R2_FB20_Msk                   (0x1U << CAN_F13R2_FB20_Pos)      /*!< 0x00100000 */
  11266. #define CAN_F13R2_FB20                       CAN_F13R2_FB20_Msk                /*!< Filter bit 20 */
  11267. #define CAN_F13R2_FB21_Pos                   (21U)                            
  11268. #define CAN_F13R2_FB21_Msk                   (0x1U << CAN_F13R2_FB21_Pos)      /*!< 0x00200000 */
  11269. #define CAN_F13R2_FB21                       CAN_F13R2_FB21_Msk                /*!< Filter bit 21 */
  11270. #define CAN_F13R2_FB22_Pos                   (22U)                            
  11271. #define CAN_F13R2_FB22_Msk                   (0x1U << CAN_F13R2_FB22_Pos)      /*!< 0x00400000 */
  11272. #define CAN_F13R2_FB22                       CAN_F13R2_FB22_Msk                /*!< Filter bit 22 */
  11273. #define CAN_F13R2_FB23_Pos                   (23U)                            
  11274. #define CAN_F13R2_FB23_Msk                   (0x1U << CAN_F13R2_FB23_Pos)      /*!< 0x00800000 */
  11275. #define CAN_F13R2_FB23                       CAN_F13R2_FB23_Msk                /*!< Filter bit 23 */
  11276. #define CAN_F13R2_FB24_Pos                   (24U)                            
  11277. #define CAN_F13R2_FB24_Msk                   (0x1U << CAN_F13R2_FB24_Pos)      /*!< 0x01000000 */
  11278. #define CAN_F13R2_FB24                       CAN_F13R2_FB24_Msk                /*!< Filter bit 24 */
  11279. #define CAN_F13R2_FB25_Pos                   (25U)                            
  11280. #define CAN_F13R2_FB25_Msk                   (0x1U << CAN_F13R2_FB25_Pos)      /*!< 0x02000000 */
  11281. #define CAN_F13R2_FB25                       CAN_F13R2_FB25_Msk                /*!< Filter bit 25 */
  11282. #define CAN_F13R2_FB26_Pos                   (26U)                            
  11283. #define CAN_F13R2_FB26_Msk                   (0x1U << CAN_F13R2_FB26_Pos)      /*!< 0x04000000 */
  11284. #define CAN_F13R2_FB26                       CAN_F13R2_FB26_Msk                /*!< Filter bit 26 */
  11285. #define CAN_F13R2_FB27_Pos                   (27U)                            
  11286. #define CAN_F13R2_FB27_Msk                   (0x1U << CAN_F13R2_FB27_Pos)      /*!< 0x08000000 */
  11287. #define CAN_F13R2_FB27                       CAN_F13R2_FB27_Msk                /*!< Filter bit 27 */
  11288. #define CAN_F13R2_FB28_Pos                   (28U)                            
  11289. #define CAN_F13R2_FB28_Msk                   (0x1U << CAN_F13R2_FB28_Pos)      /*!< 0x10000000 */
  11290. #define CAN_F13R2_FB28                       CAN_F13R2_FB28_Msk                /*!< Filter bit 28 */
  11291. #define CAN_F13R2_FB29_Pos                   (29U)                            
  11292. #define CAN_F13R2_FB29_Msk                   (0x1U << CAN_F13R2_FB29_Pos)      /*!< 0x20000000 */
  11293. #define CAN_F13R2_FB29                       CAN_F13R2_FB29_Msk                /*!< Filter bit 29 */
  11294. #define CAN_F13R2_FB30_Pos                   (30U)                            
  11295. #define CAN_F13R2_FB30_Msk                   (0x1U << CAN_F13R2_FB30_Pos)      /*!< 0x40000000 */
  11296. #define CAN_F13R2_FB30                       CAN_F13R2_FB30_Msk                /*!< Filter bit 30 */
  11297. #define CAN_F13R2_FB31_Pos                   (31U)                            
  11298. #define CAN_F13R2_FB31_Msk                   (0x1U << CAN_F13R2_FB31_Pos)      /*!< 0x80000000 */
  11299. #define CAN_F13R2_FB31                       CAN_F13R2_FB31_Msk                /*!< Filter bit 31 */
  11300.  
  11301. /*******************  Bit definition for CAN_F14R2 register  ******************/
  11302. #define CAN_F14R2_FB0_Pos                    (0U)                              
  11303. #define CAN_F14R2_FB0_Msk                    (0x1U << CAN_F14R2_FB0_Pos)       /*!< 0x00000001 */
  11304. #define CAN_F14R2_FB0                        CAN_F14R2_FB0_Msk                 /*!< Filter bit 0 */
  11305. #define CAN_F14R2_FB1_Pos                    (1U)                              
  11306. #define CAN_F14R2_FB1_Msk                    (0x1U << CAN_F14R2_FB1_Pos)       /*!< 0x00000002 */
  11307. #define CAN_F14R2_FB1                        CAN_F14R2_FB1_Msk                 /*!< Filter bit 1 */
  11308. #define CAN_F14R2_FB2_Pos                    (2U)                              
  11309. #define CAN_F14R2_FB2_Msk                    (0x1U << CAN_F14R2_FB2_Pos)       /*!< 0x00000004 */
  11310. #define CAN_F14R2_FB2                        CAN_F14R2_FB2_Msk                 /*!< Filter bit 2 */
  11311. #define CAN_F14R2_FB3_Pos                    (3U)                              
  11312. #define CAN_F14R2_FB3_Msk                    (0x1U << CAN_F14R2_FB3_Pos)       /*!< 0x00000008 */
  11313. #define CAN_F14R2_FB3                        CAN_F14R2_FB3_Msk                 /*!< Filter bit 3 */
  11314. #define CAN_F14R2_FB4_Pos                    (4U)                              
  11315. #define CAN_F14R2_FB4_Msk                    (0x1U << CAN_F14R2_FB4_Pos)       /*!< 0x00000010 */
  11316. #define CAN_F14R2_FB4                        CAN_F14R2_FB4_Msk                 /*!< Filter bit 4 */
  11317. #define CAN_F14R2_FB5_Pos                    (5U)                              
  11318. #define CAN_F14R2_FB5_Msk                    (0x1U << CAN_F14R2_FB5_Pos)       /*!< 0x00000020 */
  11319. #define CAN_F14R2_FB5                        CAN_F14R2_FB5_Msk                 /*!< Filter bit 5 */
  11320. #define CAN_F14R2_FB6_Pos                    (6U)                              
  11321. #define CAN_F14R2_FB6_Msk                    (0x1U << CAN_F14R2_FB6_Pos)       /*!< 0x00000040 */
  11322. #define CAN_F14R2_FB6                        CAN_F14R2_FB6_Msk                 /*!< Filter bit 6 */
  11323. #define CAN_F14R2_FB7_Pos                    (7U)                              
  11324. #define CAN_F14R2_FB7_Msk                    (0x1U << CAN_F14R2_FB7_Pos)       /*!< 0x00000080 */
  11325. #define CAN_F14R2_FB7                        CAN_F14R2_FB7_Msk                 /*!< Filter bit 7 */
  11326. #define CAN_F14R2_FB8_Pos                    (8U)                              
  11327. #define CAN_F14R2_FB8_Msk                    (0x1U << CAN_F14R2_FB8_Pos)       /*!< 0x00000100 */
  11328. #define CAN_F14R2_FB8                        CAN_F14R2_FB8_Msk                 /*!< Filter bit 8 */
  11329. #define CAN_F14R2_FB9_Pos                    (9U)                              
  11330. #define CAN_F14R2_FB9_Msk                    (0x1U << CAN_F14R2_FB9_Pos)       /*!< 0x00000200 */
  11331. #define CAN_F14R2_FB9                        CAN_F14R2_FB9_Msk                 /*!< Filter bit 9 */
  11332. #define CAN_F14R2_FB10_Pos                   (10U)                            
  11333. #define CAN_F14R2_FB10_Msk                   (0x1U << CAN_F14R2_FB10_Pos)      /*!< 0x00000400 */
  11334. #define CAN_F14R2_FB10                       CAN_F14R2_FB10_Msk                /*!< Filter bit 10 */
  11335. #define CAN_F14R2_FB11_Pos                   (11U)                            
  11336. #define CAN_F14R2_FB11_Msk                   (0x1U << CAN_F14R2_FB11_Pos)      /*!< 0x00000800 */
  11337. #define CAN_F14R2_FB11                       CAN_F14R2_FB11_Msk                /*!< Filter bit 11 */
  11338. #define CAN_F14R2_FB12_Pos                   (12U)                            
  11339. #define CAN_F14R2_FB12_Msk                   (0x1U << CAN_F14R2_FB12_Pos)      /*!< 0x00001000 */
  11340. #define CAN_F14R2_FB12                       CAN_F14R2_FB12_Msk                /*!< Filter bit 12 */
  11341. #define CAN_F14R2_FB13_Pos                   (13U)                            
  11342. #define CAN_F14R2_FB13_Msk                   (0x1U << CAN_F14R2_FB13_Pos)      /*!< 0x00002000 */
  11343. #define CAN_F14R2_FB13                       CAN_F14R2_FB13_Msk                /*!< Filter bit 13 */
  11344. #define CAN_F14R2_FB14_Pos                   (14U)                            
  11345. #define CAN_F14R2_FB14_Msk                   (0x1U << CAN_F14R2_FB14_Pos)      /*!< 0x00004000 */
  11346. #define CAN_F14R2_FB14                       CAN_F14R2_FB14_Msk                /*!< Filter bit 14 */
  11347. #define CAN_F14R2_FB15_Pos                   (15U)                            
  11348. #define CAN_F14R2_FB15_Msk                   (0x1U << CAN_F14R2_FB15_Pos)      /*!< 0x00008000 */
  11349. #define CAN_F14R2_FB15                       CAN_F14R2_FB15_Msk                /*!< Filter bit 15 */
  11350. #define CAN_F14R2_FB16_Pos                   (16U)                            
  11351. #define CAN_F14R2_FB16_Msk                   (0x1U << CAN_F14R2_FB16_Pos)      /*!< 0x00010000 */
  11352. #define CAN_F14R2_FB16                       CAN_F14R2_FB16_Msk                /*!< Filter bit 16 */
  11353. #define CAN_F14R2_FB17_Pos                   (17U)                            
  11354. #define CAN_F14R2_FB17_Msk                   (0x1U << CAN_F14R2_FB17_Pos)      /*!< 0x00020000 */
  11355. #define CAN_F14R2_FB17                       CAN_F14R2_FB17_Msk                /*!< Filter bit 17 */
  11356. #define CAN_F14R2_FB18_Pos                   (18U)                            
  11357. #define CAN_F14R2_FB18_Msk                   (0x1U << CAN_F14R2_FB18_Pos)      /*!< 0x00040000 */
  11358. #define CAN_F14R2_FB18                       CAN_F14R2_FB18_Msk                /*!< Filter bit 18 */
  11359. #define CAN_F14R2_FB19_Pos                   (19U)                            
  11360. #define CAN_F14R2_FB19_Msk                   (0x1U << CAN_F14R2_FB19_Pos)      /*!< 0x00080000 */
  11361. #define CAN_F14R2_FB19                       CAN_F14R2_FB19_Msk                /*!< Filter bit 19 */
  11362. #define CAN_F14R2_FB20_Pos                   (20U)                            
  11363. #define CAN_F14R2_FB20_Msk                   (0x1U << CAN_F14R2_FB20_Pos)      /*!< 0x00100000 */
  11364. #define CAN_F14R2_FB20                       CAN_F14R2_FB20_Msk                /*!< Filter bit 20 */
  11365. #define CAN_F14R2_FB21_Pos                   (21U)                            
  11366. #define CAN_F14R2_FB21_Msk                   (0x1U << CAN_F14R2_FB21_Pos)      /*!< 0x00200000 */
  11367. #define CAN_F14R2_FB21                       CAN_F14R2_FB21_Msk                /*!< Filter bit 21 */
  11368. #define CAN_F14R2_FB22_Pos                   (22U)                            
  11369. #define CAN_F14R2_FB22_Msk                   (0x1U << CAN_F14R2_FB22_Pos)      /*!< 0x00400000 */
  11370. #define CAN_F14R2_FB22                       CAN_F14R2_FB22_Msk                /*!< Filter bit 22 */
  11371. #define CAN_F14R2_FB23_Pos                   (23U)                            
  11372. #define CAN_F14R2_FB23_Msk                   (0x1U << CAN_F14R2_FB23_Pos)      /*!< 0x00800000 */
  11373. #define CAN_F14R2_FB23                       CAN_F14R2_FB23_Msk                /*!< Filter bit 23 */
  11374. #define CAN_F14R2_FB24_Pos                   (24U)                            
  11375. #define CAN_F14R2_FB24_Msk                   (0x1U << CAN_F14R2_FB24_Pos)      /*!< 0x01000000 */
  11376. #define CAN_F14R2_FB24                       CAN_F14R2_FB24_Msk                /*!< Filter bit 24 */
  11377. #define CAN_F14R2_FB25_Pos                   (25U)                            
  11378. #define CAN_F14R2_FB25_Msk                   (0x1U << CAN_F14R2_FB25_Pos)      /*!< 0x02000000 */
  11379. #define CAN_F14R2_FB25                       CAN_F14R2_FB25_Msk                /*!< Filter bit 25 */
  11380. #define CAN_F14R2_FB26_Pos                   (26U)                            
  11381. #define CAN_F14R2_FB26_Msk                   (0x1U << CAN_F14R2_FB26_Pos)      /*!< 0x04000000 */
  11382. #define CAN_F14R2_FB26                       CAN_F14R2_FB26_Msk                /*!< Filter bit 26 */
  11383. #define CAN_F14R2_FB27_Pos                   (27U)                            
  11384. #define CAN_F14R2_FB27_Msk                   (0x1U << CAN_F14R2_FB27_Pos)      /*!< 0x08000000 */
  11385. #define CAN_F14R2_FB27                       CAN_F14R2_FB27_Msk                /*!< Filter bit 27 */
  11386. #define CAN_F14R2_FB28_Pos                   (28U)                            
  11387. #define CAN_F14R2_FB28_Msk                   (0x1U << CAN_F14R2_FB28_Pos)      /*!< 0x10000000 */
  11388. #define CAN_F14R2_FB28                       CAN_F14R2_FB28_Msk                /*!< Filter bit 28 */
  11389. #define CAN_F14R2_FB29_Pos                   (29U)                            
  11390. #define CAN_F14R2_FB29_Msk                   (0x1U << CAN_F14R2_FB29_Pos)      /*!< 0x20000000 */
  11391. #define CAN_F14R2_FB29                       CAN_F14R2_FB29_Msk                /*!< Filter bit 29 */
  11392. #define CAN_F14R2_FB30_Pos                   (30U)                            
  11393. #define CAN_F14R2_FB30_Msk                   (0x1U << CAN_F14R2_FB30_Pos)      /*!< 0x40000000 */
  11394. #define CAN_F14R2_FB30                       CAN_F14R2_FB30_Msk                /*!< Filter bit 30 */
  11395. #define CAN_F14R2_FB31_Pos                   (31U)                            
  11396. #define CAN_F14R2_FB31_Msk                   (0x1U << CAN_F14R2_FB31_Pos)      /*!< 0x80000000 */
  11397. #define CAN_F14R2_FB31                       CAN_F14R2_FB31_Msk                /*!< Filter bit 31 */
  11398.  
  11399. /*******************  Bit definition for CAN_F15R2 register  ******************/
  11400. #define CAN_F15R2_FB0_Pos                    (0U)                              
  11401. #define CAN_F15R2_FB0_Msk                    (0x1U << CAN_F15R2_FB0_Pos)       /*!< 0x00000001 */
  11402. #define CAN_F15R2_FB0                        CAN_F15R2_FB0_Msk                 /*!< Filter bit 0 */
  11403. #define CAN_F15R2_FB1_Pos                    (1U)                              
  11404. #define CAN_F15R2_FB1_Msk                    (0x1U << CAN_F15R2_FB1_Pos)       /*!< 0x00000002 */
  11405. #define CAN_F15R2_FB1                        CAN_F15R2_FB1_Msk                 /*!< Filter bit 1 */
  11406. #define CAN_F15R2_FB2_Pos                    (2U)                              
  11407. #define CAN_F15R2_FB2_Msk                    (0x1U << CAN_F15R2_FB2_Pos)       /*!< 0x00000004 */
  11408. #define CAN_F15R2_FB2                        CAN_F15R2_FB2_Msk                 /*!< Filter bit 2 */
  11409. #define CAN_F15R2_FB3_Pos                    (3U)                              
  11410. #define CAN_F15R2_FB3_Msk                    (0x1U << CAN_F15R2_FB3_Pos)       /*!< 0x00000008 */
  11411. #define CAN_F15R2_FB3                        CAN_F15R2_FB3_Msk                 /*!< Filter bit 3 */
  11412. #define CAN_F15R2_FB4_Pos                    (4U)                              
  11413. #define CAN_F15R2_FB4_Msk                    (0x1U << CAN_F15R2_FB4_Pos)       /*!< 0x00000010 */
  11414. #define CAN_F15R2_FB4                        CAN_F15R2_FB4_Msk                 /*!< Filter bit 4 */
  11415. #define CAN_F15R2_FB5_Pos                    (5U)                              
  11416. #define CAN_F15R2_FB5_Msk                    (0x1U << CAN_F15R2_FB5_Pos)       /*!< 0x00000020 */
  11417. #define CAN_F15R2_FB5                        CAN_F15R2_FB5_Msk                 /*!< Filter bit 5 */
  11418. #define CAN_F15R2_FB6_Pos                    (6U)                              
  11419. #define CAN_F15R2_FB6_Msk                    (0x1U << CAN_F15R2_FB6_Pos)       /*!< 0x00000040 */
  11420. #define CAN_F15R2_FB6                        CAN_F15R2_FB6_Msk                 /*!< Filter bit 6 */
  11421. #define CAN_F15R2_FB7_Pos                    (7U)                              
  11422. #define CAN_F15R2_FB7_Msk                    (0x1U << CAN_F15R2_FB7_Pos)       /*!< 0x00000080 */
  11423. #define CAN_F15R2_FB7                        CAN_F15R2_FB7_Msk                 /*!< Filter bit 7 */
  11424. #define CAN_F15R2_FB8_Pos                    (8U)                              
  11425. #define CAN_F15R2_FB8_Msk                    (0x1U << CAN_F15R2_FB8_Pos)       /*!< 0x00000100 */
  11426. #define CAN_F15R2_FB8                        CAN_F15R2_FB8_Msk                 /*!< Filter bit 8 */
  11427. #define CAN_F15R2_FB9_Pos                    (9U)                              
  11428. #define CAN_F15R2_FB9_Msk                    (0x1U << CAN_F15R2_FB9_Pos)       /*!< 0x00000200 */
  11429. #define CAN_F15R2_FB9                        CAN_F15R2_FB9_Msk                 /*!< Filter bit 9 */
  11430. #define CAN_F15R2_FB10_Pos                   (10U)                            
  11431. #define CAN_F15R2_FB10_Msk                   (0x1U << CAN_F15R2_FB10_Pos)      /*!< 0x00000400 */
  11432. #define CAN_F15R2_FB10                       CAN_F15R2_FB10_Msk                /*!< Filter bit 10 */
  11433. #define CAN_F15R2_FB11_Pos                   (11U)                            
  11434. #define CAN_F15R2_FB11_Msk                   (0x1U << CAN_F15R2_FB11_Pos)      /*!< 0x00000800 */
  11435. #define CAN_F15R2_FB11                       CAN_F15R2_FB11_Msk                /*!< Filter bit 11 */
  11436. #define CAN_F15R2_FB12_Pos                   (12U)                            
  11437. #define CAN_F15R2_FB12_Msk                   (0x1U << CAN_F15R2_FB12_Pos)      /*!< 0x00001000 */
  11438. #define CAN_F15R2_FB12                       CAN_F15R2_FB12_Msk                /*!< Filter bit 12 */
  11439. #define CAN_F15R2_FB13_Pos                   (13U)                            
  11440. #define CAN_F15R2_FB13_Msk                   (0x1U << CAN_F15R2_FB13_Pos)      /*!< 0x00002000 */
  11441. #define CAN_F15R2_FB13                       CAN_F15R2_FB13_Msk                /*!< Filter bit 13 */
  11442. #define CAN_F15R2_FB14_Pos                   (14U)                            
  11443. #define CAN_F15R2_FB14_Msk                   (0x1U << CAN_F15R2_FB14_Pos)      /*!< 0x00004000 */
  11444. #define CAN_F15R2_FB14                       CAN_F15R2_FB14_Msk                /*!< Filter bit 14 */
  11445. #define CAN_F15R2_FB15_Pos                   (15U)                            
  11446. #define CAN_F15R2_FB15_Msk                   (0x1U << CAN_F15R2_FB15_Pos)      /*!< 0x00008000 */
  11447. #define CAN_F15R2_FB15                       CAN_F15R2_FB15_Msk                /*!< Filter bit 15 */
  11448. #define CAN_F15R2_FB16_Pos                   (16U)                            
  11449. #define CAN_F15R2_FB16_Msk                   (0x1U << CAN_F15R2_FB16_Pos)      /*!< 0x00010000 */
  11450. #define CAN_F15R2_FB16                       CAN_F15R2_FB16_Msk                /*!< Filter bit 16 */
  11451. #define CAN_F15R2_FB17_Pos                   (17U)                            
  11452. #define CAN_F15R2_FB17_Msk                   (0x1U << CAN_F15R2_FB17_Pos)      /*!< 0x00020000 */
  11453. #define CAN_F15R2_FB17                       CAN_F15R2_FB17_Msk                /*!< Filter bit 17 */
  11454. #define CAN_F15R2_FB18_Pos                   (18U)                            
  11455. #define CAN_F15R2_FB18_Msk                   (0x1U << CAN_F15R2_FB18_Pos)      /*!< 0x00040000 */
  11456. #define CAN_F15R2_FB18                       CAN_F15R2_FB18_Msk                /*!< Filter bit 18 */
  11457. #define CAN_F15R2_FB19_Pos                   (19U)                            
  11458. #define CAN_F15R2_FB19_Msk                   (0x1U << CAN_F15R2_FB19_Pos)      /*!< 0x00080000 */
  11459. #define CAN_F15R2_FB19                       CAN_F15R2_FB19_Msk                /*!< Filter bit 19 */
  11460. #define CAN_F15R2_FB20_Pos                   (20U)                            
  11461. #define CAN_F15R2_FB20_Msk                   (0x1U << CAN_F15R2_FB20_Pos)      /*!< 0x00100000 */
  11462. #define CAN_F15R2_FB20                       CAN_F15R2_FB20_Msk                /*!< Filter bit 20 */
  11463. #define CAN_F15R2_FB21_Pos                   (21U)                            
  11464. #define CAN_F15R2_FB21_Msk                   (0x1U << CAN_F15R2_FB21_Pos)      /*!< 0x00200000 */
  11465. #define CAN_F15R2_FB21                       CAN_F15R2_FB21_Msk                /*!< Filter bit 21 */
  11466. #define CAN_F15R2_FB22_Pos                   (22U)                            
  11467. #define CAN_F15R2_FB22_Msk                   (0x1U << CAN_F15R2_FB22_Pos)      /*!< 0x00400000 */
  11468. #define CAN_F15R2_FB22                       CAN_F15R2_FB22_Msk                /*!< Filter bit 22 */
  11469. #define CAN_F15R2_FB23_Pos                   (23U)                            
  11470. #define CAN_F15R2_FB23_Msk                   (0x1U << CAN_F15R2_FB23_Pos)      /*!< 0x00800000 */
  11471. #define CAN_F15R2_FB23                       CAN_F15R2_FB23_Msk                /*!< Filter bit 23 */
  11472. #define CAN_F15R2_FB24_Pos                   (24U)                            
  11473. #define CAN_F15R2_FB24_Msk                   (0x1U << CAN_F15R2_FB24_Pos)      /*!< 0x01000000 */
  11474. #define CAN_F15R2_FB24                       CAN_F15R2_FB24_Msk                /*!< Filter bit 24 */
  11475. #define CAN_F15R2_FB25_Pos                   (25U)                            
  11476. #define CAN_F15R2_FB25_Msk                   (0x1U << CAN_F15R2_FB25_Pos)      /*!< 0x02000000 */
  11477. #define CAN_F15R2_FB25                       CAN_F15R2_FB25_Msk                /*!< Filter bit 25 */
  11478. #define CAN_F15R2_FB26_Pos                   (26U)                            
  11479. #define CAN_F15R2_FB26_Msk                   (0x1U << CAN_F15R2_FB26_Pos)      /*!< 0x04000000 */
  11480. #define CAN_F15R2_FB26                       CAN_F15R2_FB26_Msk                /*!< Filter bit 26 */
  11481. #define CAN_F15R2_FB27_Pos                   (27U)                            
  11482. #define CAN_F15R2_FB27_Msk                   (0x1U << CAN_F15R2_FB27_Pos)      /*!< 0x08000000 */
  11483. #define CAN_F15R2_FB27                       CAN_F15R2_FB27_Msk                /*!< Filter bit 27 */
  11484. #define CAN_F15R2_FB28_Pos                   (28U)                            
  11485. #define CAN_F15R2_FB28_Msk                   (0x1U << CAN_F15R2_FB28_Pos)      /*!< 0x10000000 */
  11486. #define CAN_F15R2_FB28                       CAN_F15R2_FB28_Msk                /*!< Filter bit 28 */
  11487. #define CAN_F15R2_FB29_Pos                   (29U)                            
  11488. #define CAN_F15R2_FB29_Msk                   (0x1U << CAN_F15R2_FB29_Pos)      /*!< 0x20000000 */
  11489. #define CAN_F15R2_FB29                       CAN_F15R2_FB29_Msk                /*!< Filter bit 29 */
  11490. #define CAN_F15R2_FB30_Pos                   (30U)                            
  11491. #define CAN_F15R2_FB30_Msk                   (0x1U << CAN_F15R2_FB30_Pos)      /*!< 0x40000000 */
  11492. #define CAN_F15R2_FB30                       CAN_F15R2_FB30_Msk                /*!< Filter bit 30 */
  11493. #define CAN_F15R2_FB31_Pos                   (31U)                            
  11494. #define CAN_F15R2_FB31_Msk                   (0x1U << CAN_F15R2_FB31_Pos)      /*!< 0x80000000 */
  11495. #define CAN_F15R2_FB31                       CAN_F15R2_FB31_Msk                /*!< Filter bit 31 */
  11496.  
  11497. /*******************  Bit definition for CAN_F16R2 register  ******************/
  11498. #define CAN_F16R2_FB0_Pos                    (0U)                              
  11499. #define CAN_F16R2_FB0_Msk                    (0x1U << CAN_F16R2_FB0_Pos)       /*!< 0x00000001 */
  11500. #define CAN_F16R2_FB0                        CAN_F16R2_FB0_Msk                 /*!< Filter bit 0 */
  11501. #define CAN_F16R2_FB1_Pos                    (1U)                              
  11502. #define CAN_F16R2_FB1_Msk                    (0x1U << CAN_F16R2_FB1_Pos)       /*!< 0x00000002 */
  11503. #define CAN_F16R2_FB1                        CAN_F16R2_FB1_Msk                 /*!< Filter bit 1 */
  11504. #define CAN_F16R2_FB2_Pos                    (2U)                              
  11505. #define CAN_F16R2_FB2_Msk                    (0x1U << CAN_F16R2_FB2_Pos)       /*!< 0x00000004 */
  11506. #define CAN_F16R2_FB2                        CAN_F16R2_FB2_Msk                 /*!< Filter bit 2 */
  11507. #define CAN_F16R2_FB3_Pos                    (3U)                              
  11508. #define CAN_F16R2_FB3_Msk                    (0x1U << CAN_F16R2_FB3_Pos)       /*!< 0x00000008 */
  11509. #define CAN_F16R2_FB3                        CAN_F16R2_FB3_Msk                 /*!< Filter bit 3 */
  11510. #define CAN_F16R2_FB4_Pos                    (4U)                              
  11511. #define CAN_F16R2_FB4_Msk                    (0x1U << CAN_F16R2_FB4_Pos)       /*!< 0x00000010 */
  11512. #define CAN_F16R2_FB4                        CAN_F16R2_FB4_Msk                 /*!< Filter bit 4 */
  11513. #define CAN_F16R2_FB5_Pos                    (5U)                              
  11514. #define CAN_F16R2_FB5_Msk                    (0x1U << CAN_F16R2_FB5_Pos)       /*!< 0x00000020 */
  11515. #define CAN_F16R2_FB5                        CAN_F16R2_FB5_Msk                 /*!< Filter bit 5 */
  11516. #define CAN_F16R2_FB6_Pos                    (6U)                              
  11517. #define CAN_F16R2_FB6_Msk                    (0x1U << CAN_F16R2_FB6_Pos)       /*!< 0x00000040 */
  11518. #define CAN_F16R2_FB6                        CAN_F16R2_FB6_Msk                 /*!< Filter bit 6 */
  11519. #define CAN_F16R2_FB7_Pos                    (7U)                              
  11520. #define CAN_F16R2_FB7_Msk                    (0x1U << CAN_F16R2_FB7_Pos)       /*!< 0x00000080 */
  11521. #define CAN_F16R2_FB7                        CAN_F16R2_FB7_Msk                 /*!< Filter bit 7 */
  11522. #define CAN_F16R2_FB8_Pos                    (8U)                              
  11523. #define CAN_F16R2_FB8_Msk                    (0x1U << CAN_F16R2_FB8_Pos)       /*!< 0x00000100 */
  11524. #define CAN_F16R2_FB8                        CAN_F16R2_FB8_Msk                 /*!< Filter bit 8 */
  11525. #define CAN_F16R2_FB9_Pos                    (9U)                              
  11526. #define CAN_F16R2_FB9_Msk                    (0x1U << CAN_F16R2_FB9_Pos)       /*!< 0x00000200 */
  11527. #define CAN_F16R2_FB9                        CAN_F16R2_FB9_Msk                 /*!< Filter bit 9 */
  11528. #define CAN_F16R2_FB10_Pos                   (10U)                            
  11529. #define CAN_F16R2_FB10_Msk                   (0x1U << CAN_F16R2_FB10_Pos)      /*!< 0x00000400 */
  11530. #define CAN_F16R2_FB10                       CAN_F16R2_FB10_Msk                /*!< Filter bit 10 */
  11531. #define CAN_F16R2_FB11_Pos                   (11U)                            
  11532. #define CAN_F16R2_FB11_Msk                   (0x1U << CAN_F16R2_FB11_Pos)      /*!< 0x00000800 */
  11533. #define CAN_F16R2_FB11                       CAN_F16R2_FB11_Msk                /*!< Filter bit 11 */
  11534. #define CAN_F16R2_FB12_Pos                   (12U)                            
  11535. #define CAN_F16R2_FB12_Msk                   (0x1U << CAN_F16R2_FB12_Pos)      /*!< 0x00001000 */
  11536. #define CAN_F16R2_FB12                       CAN_F16R2_FB12_Msk                /*!< Filter bit 12 */
  11537. #define CAN_F16R2_FB13_Pos                   (13U)                            
  11538. #define CAN_F16R2_FB13_Msk                   (0x1U << CAN_F16R2_FB13_Pos)      /*!< 0x00002000 */
  11539. #define CAN_F16R2_FB13                       CAN_F16R2_FB13_Msk                /*!< Filter bit 13 */
  11540. #define CAN_F16R2_FB14_Pos                   (14U)                            
  11541. #define CAN_F16R2_FB14_Msk                   (0x1U << CAN_F16R2_FB14_Pos)      /*!< 0x00004000 */
  11542. #define CAN_F16R2_FB14                       CAN_F16R2_FB14_Msk                /*!< Filter bit 14 */
  11543. #define CAN_F16R2_FB15_Pos                   (15U)                            
  11544. #define CAN_F16R2_FB15_Msk                   (0x1U << CAN_F16R2_FB15_Pos)      /*!< 0x00008000 */
  11545. #define CAN_F16R2_FB15                       CAN_F16R2_FB15_Msk                /*!< Filter bit 15 */
  11546. #define CAN_F16R2_FB16_Pos                   (16U)                            
  11547. #define CAN_F16R2_FB16_Msk                   (0x1U << CAN_F16R2_FB16_Pos)      /*!< 0x00010000 */
  11548. #define CAN_F16R2_FB16                       CAN_F16R2_FB16_Msk                /*!< Filter bit 16 */
  11549. #define CAN_F16R2_FB17_Pos                   (17U)                            
  11550. #define CAN_F16R2_FB17_Msk                   (0x1U << CAN_F16R2_FB17_Pos)      /*!< 0x00020000 */
  11551. #define CAN_F16R2_FB17                       CAN_F16R2_FB17_Msk                /*!< Filter bit 17 */
  11552. #define CAN_F16R2_FB18_Pos                   (18U)                            
  11553. #define CAN_F16R2_FB18_Msk                   (0x1U << CAN_F16R2_FB18_Pos)      /*!< 0x00040000 */
  11554. #define CAN_F16R2_FB18                       CAN_F16R2_FB18_Msk                /*!< Filter bit 18 */
  11555. #define CAN_F16R2_FB19_Pos                   (19U)                            
  11556. #define CAN_F16R2_FB19_Msk                   (0x1U << CAN_F16R2_FB19_Pos)      /*!< 0x00080000 */
  11557. #define CAN_F16R2_FB19                       CAN_F16R2_FB19_Msk                /*!< Filter bit 19 */
  11558. #define CAN_F16R2_FB20_Pos                   (20U)                            
  11559. #define CAN_F16R2_FB20_Msk                   (0x1U << CAN_F16R2_FB20_Pos)      /*!< 0x00100000 */
  11560. #define CAN_F16R2_FB20                       CAN_F16R2_FB20_Msk                /*!< Filter bit 20 */
  11561. #define CAN_F16R2_FB21_Pos                   (21U)                            
  11562. #define CAN_F16R2_FB21_Msk                   (0x1U << CAN_F16R2_FB21_Pos)      /*!< 0x00200000 */
  11563. #define CAN_F16R2_FB21                       CAN_F16R2_FB21_Msk                /*!< Filter bit 21 */
  11564. #define CAN_F16R2_FB22_Pos                   (22U)                            
  11565. #define CAN_F16R2_FB22_Msk                   (0x1U << CAN_F16R2_FB22_Pos)      /*!< 0x00400000 */
  11566. #define CAN_F16R2_FB22                       CAN_F16R2_FB22_Msk                /*!< Filter bit 22 */
  11567. #define CAN_F16R2_FB23_Pos                   (23U)                            
  11568. #define CAN_F16R2_FB23_Msk                   (0x1U << CAN_F16R2_FB23_Pos)      /*!< 0x00800000 */
  11569. #define CAN_F16R2_FB23                       CAN_F16R2_FB23_Msk                /*!< Filter bit 23 */
  11570. #define CAN_F16R2_FB24_Pos                   (24U)                            
  11571. #define CAN_F16R2_FB24_Msk                   (0x1U << CAN_F16R2_FB24_Pos)      /*!< 0x01000000 */
  11572. #define CAN_F16R2_FB24                       CAN_F16R2_FB24_Msk                /*!< Filter bit 24 */
  11573. #define CAN_F16R2_FB25_Pos                   (25U)                            
  11574. #define CAN_F16R2_FB25_Msk                   (0x1U << CAN_F16R2_FB25_Pos)      /*!< 0x02000000 */
  11575. #define CAN_F16R2_FB25                       CAN_F16R2_FB25_Msk                /*!< Filter bit 25 */
  11576. #define CAN_F16R2_FB26_Pos                   (26U)                            
  11577. #define CAN_F16R2_FB26_Msk                   (0x1U << CAN_F16R2_FB26_Pos)      /*!< 0x04000000 */
  11578. #define CAN_F16R2_FB26                       CAN_F16R2_FB26_Msk                /*!< Filter bit 26 */
  11579. #define CAN_F16R2_FB27_Pos                   (27U)                            
  11580. #define CAN_F16R2_FB27_Msk                   (0x1U << CAN_F16R2_FB27_Pos)      /*!< 0x08000000 */
  11581. #define CAN_F16R2_FB27                       CAN_F16R2_FB27_Msk                /*!< Filter bit 27 */
  11582. #define CAN_F16R2_FB28_Pos                   (28U)                            
  11583. #define CAN_F16R2_FB28_Msk                   (0x1U << CAN_F16R2_FB28_Pos)      /*!< 0x10000000 */
  11584. #define CAN_F16R2_FB28                       CAN_F16R2_FB28_Msk                /*!< Filter bit 28 */
  11585. #define CAN_F16R2_FB29_Pos                   (29U)                            
  11586. #define CAN_F16R2_FB29_Msk                   (0x1U << CAN_F16R2_FB29_Pos)      /*!< 0x20000000 */
  11587. #define CAN_F16R2_FB29                       CAN_F16R2_FB29_Msk                /*!< Filter bit 29 */
  11588. #define CAN_F16R2_FB30_Pos                   (30U)                            
  11589. #define CAN_F16R2_FB30_Msk                   (0x1U << CAN_F16R2_FB30_Pos)      /*!< 0x40000000 */
  11590. #define CAN_F16R2_FB30                       CAN_F16R2_FB30_Msk                /*!< Filter bit 30 */
  11591. #define CAN_F16R2_FB31_Pos                   (31U)                            
  11592. #define CAN_F16R2_FB31_Msk                   (0x1U << CAN_F16R2_FB31_Pos)      /*!< 0x80000000 */
  11593. #define CAN_F16R2_FB31                       CAN_F16R2_FB31_Msk                /*!< Filter bit 31 */
  11594.  
  11595. /*******************  Bit definition for CAN_F17R2 register  ******************/
  11596. #define CAN_F17R2_FB0_Pos                    (0U)                              
  11597. #define CAN_F17R2_FB0_Msk                    (0x1U << CAN_F17R2_FB0_Pos)       /*!< 0x00000001 */
  11598. #define CAN_F17R2_FB0                        CAN_F17R2_FB0_Msk                 /*!< Filter bit 0 */
  11599. #define CAN_F17R2_FB1_Pos                    (1U)                              
  11600. #define CAN_F17R2_FB1_Msk                    (0x1U << CAN_F17R2_FB1_Pos)       /*!< 0x00000002 */
  11601. #define CAN_F17R2_FB1                        CAN_F17R2_FB1_Msk                 /*!< Filter bit 1 */
  11602. #define CAN_F17R2_FB2_Pos                    (2U)                              
  11603. #define CAN_F17R2_FB2_Msk                    (0x1U << CAN_F17R2_FB2_Pos)       /*!< 0x00000004 */
  11604. #define CAN_F17R2_FB2                        CAN_F17R2_FB2_Msk                 /*!< Filter bit 2 */
  11605. #define CAN_F17R2_FB3_Pos                    (3U)                              
  11606. #define CAN_F17R2_FB3_Msk                    (0x1U << CAN_F17R2_FB3_Pos)       /*!< 0x00000008 */
  11607. #define CAN_F17R2_FB3                        CAN_F17R2_FB3_Msk                 /*!< Filter bit 3 */
  11608. #define CAN_F17R2_FB4_Pos                    (4U)                              
  11609. #define CAN_F17R2_FB4_Msk                    (0x1U << CAN_F17R2_FB4_Pos)       /*!< 0x00000010 */
  11610. #define CAN_F17R2_FB4                        CAN_F17R2_FB4_Msk                 /*!< Filter bit 4 */
  11611. #define CAN_F17R2_FB5_Pos                    (5U)                              
  11612. #define CAN_F17R2_FB5_Msk                    (0x1U << CAN_F17R2_FB5_Pos)       /*!< 0x00000020 */
  11613. #define CAN_F17R2_FB5                        CAN_F17R2_FB5_Msk                 /*!< Filter bit 5 */
  11614. #define CAN_F17R2_FB6_Pos                    (6U)                              
  11615. #define CAN_F17R2_FB6_Msk                    (0x1U << CAN_F17R2_FB6_Pos)       /*!< 0x00000040 */
  11616. #define CAN_F17R2_FB6                        CAN_F17R2_FB6_Msk                 /*!< Filter bit 6 */
  11617. #define CAN_F17R2_FB7_Pos                    (7U)                              
  11618. #define CAN_F17R2_FB7_Msk                    (0x1U << CAN_F17R2_FB7_Pos)       /*!< 0x00000080 */
  11619. #define CAN_F17R2_FB7                        CAN_F17R2_FB7_Msk                 /*!< Filter bit 7 */
  11620. #define CAN_F17R2_FB8_Pos                    (8U)                              
  11621. #define CAN_F17R2_FB8_Msk                    (0x1U << CAN_F17R2_FB8_Pos)       /*!< 0x00000100 */
  11622. #define CAN_F17R2_FB8                        CAN_F17R2_FB8_Msk                 /*!< Filter bit 8 */
  11623. #define CAN_F17R2_FB9_Pos                    (9U)                              
  11624. #define CAN_F17R2_FB9_Msk                    (0x1U << CAN_F17R2_FB9_Pos)       /*!< 0x00000200 */
  11625. #define CAN_F17R2_FB9                        CAN_F17R2_FB9_Msk                 /*!< Filter bit 9 */
  11626. #define CAN_F17R2_FB10_Pos                   (10U)                            
  11627. #define CAN_F17R2_FB10_Msk                   (0x1U << CAN_F17R2_FB10_Pos)      /*!< 0x00000400 */
  11628. #define CAN_F17R2_FB10                       CAN_F17R2_FB10_Msk                /*!< Filter bit 10 */
  11629. #define CAN_F17R2_FB11_Pos                   (11U)                            
  11630. #define CAN_F17R2_FB11_Msk                   (0x1U << CAN_F17R2_FB11_Pos)      /*!< 0x00000800 */
  11631. #define CAN_F17R2_FB11                       CAN_F17R2_FB11_Msk                /*!< Filter bit 11 */
  11632. #define CAN_F17R2_FB12_Pos                   (12U)                            
  11633. #define CAN_F17R2_FB12_Msk                   (0x1U << CAN_F17R2_FB12_Pos)      /*!< 0x00001000 */
  11634. #define CAN_F17R2_FB12                       CAN_F17R2_FB12_Msk                /*!< Filter bit 12 */
  11635. #define CAN_F17R2_FB13_Pos                   (13U)                            
  11636. #define CAN_F17R2_FB13_Msk                   (0x1U << CAN_F17R2_FB13_Pos)      /*!< 0x00002000 */
  11637. #define CAN_F17R2_FB13                       CAN_F17R2_FB13_Msk                /*!< Filter bit 13 */
  11638. #define CAN_F17R2_FB14_Pos                   (14U)                            
  11639. #define CAN_F17R2_FB14_Msk                   (0x1U << CAN_F17R2_FB14_Pos)      /*!< 0x00004000 */
  11640. #define CAN_F17R2_FB14                       CAN_F17R2_FB14_Msk                /*!< Filter bit 14 */
  11641. #define CAN_F17R2_FB15_Pos                   (15U)                            
  11642. #define CAN_F17R2_FB15_Msk                   (0x1U << CAN_F17R2_FB15_Pos)      /*!< 0x00008000 */
  11643. #define CAN_F17R2_FB15                       CAN_F17R2_FB15_Msk                /*!< Filter bit 15 */
  11644. #define CAN_F17R2_FB16_Pos                   (16U)                            
  11645. #define CAN_F17R2_FB16_Msk                   (0x1U << CAN_F17R2_FB16_Pos)      /*!< 0x00010000 */
  11646. #define CAN_F17R2_FB16                       CAN_F17R2_FB16_Msk                /*!< Filter bit 16 */
  11647. #define CAN_F17R2_FB17_Pos                   (17U)                            
  11648. #define CAN_F17R2_FB17_Msk                   (0x1U << CAN_F17R2_FB17_Pos)      /*!< 0x00020000 */
  11649. #define CAN_F17R2_FB17                       CAN_F17R2_FB17_Msk                /*!< Filter bit 17 */
  11650. #define CAN_F17R2_FB18_Pos                   (18U)                            
  11651. #define CAN_F17R2_FB18_Msk                   (0x1U << CAN_F17R2_FB18_Pos)      /*!< 0x00040000 */
  11652. #define CAN_F17R2_FB18                       CAN_F17R2_FB18_Msk                /*!< Filter bit 18 */
  11653. #define CAN_F17R2_FB19_Pos                   (19U)                            
  11654. #define CAN_F17R2_FB19_Msk                   (0x1U << CAN_F17R2_FB19_Pos)      /*!< 0x00080000 */
  11655. #define CAN_F17R2_FB19                       CAN_F17R2_FB19_Msk                /*!< Filter bit 19 */
  11656. #define CAN_F17R2_FB20_Pos                   (20U)                            
  11657. #define CAN_F17R2_FB20_Msk                   (0x1U << CAN_F17R2_FB20_Pos)      /*!< 0x00100000 */
  11658. #define CAN_F17R2_FB20                       CAN_F17R2_FB20_Msk                /*!< Filter bit 20 */
  11659. #define CAN_F17R2_FB21_Pos                   (21U)                            
  11660. #define CAN_F17R2_FB21_Msk                   (0x1U << CAN_F17R2_FB21_Pos)      /*!< 0x00200000 */
  11661. #define CAN_F17R2_FB21                       CAN_F17R2_FB21_Msk                /*!< Filter bit 21 */
  11662. #define CAN_F17R2_FB22_Pos                   (22U)                            
  11663. #define CAN_F17R2_FB22_Msk                   (0x1U << CAN_F17R2_FB22_Pos)      /*!< 0x00400000 */
  11664. #define CAN_F17R2_FB22                       CAN_F17R2_FB22_Msk                /*!< Filter bit 22 */
  11665. #define CAN_F17R2_FB23_Pos                   (23U)                            
  11666. #define CAN_F17R2_FB23_Msk                   (0x1U << CAN_F17R2_FB23_Pos)      /*!< 0x00800000 */
  11667. #define CAN_F17R2_FB23                       CAN_F17R2_FB23_Msk                /*!< Filter bit 23 */
  11668. #define CAN_F17R2_FB24_Pos                   (24U)                            
  11669. #define CAN_F17R2_FB24_Msk                   (0x1U << CAN_F17R2_FB24_Pos)      /*!< 0x01000000 */
  11670. #define CAN_F17R2_FB24                       CAN_F17R2_FB24_Msk                /*!< Filter bit 24 */
  11671. #define CAN_F17R2_FB25_Pos                   (25U)                            
  11672. #define CAN_F17R2_FB25_Msk                   (0x1U << CAN_F17R2_FB25_Pos)      /*!< 0x02000000 */
  11673. #define CAN_F17R2_FB25                       CAN_F17R2_FB25_Msk                /*!< Filter bit 25 */
  11674. #define CAN_F17R2_FB26_Pos                   (26U)                            
  11675. #define CAN_F17R2_FB26_Msk                   (0x1U << CAN_F17R2_FB26_Pos)      /*!< 0x04000000 */
  11676. #define CAN_F17R2_FB26                       CAN_F17R2_FB26_Msk                /*!< Filter bit 26 */
  11677. #define CAN_F17R2_FB27_Pos                   (27U)                            
  11678. #define CAN_F17R2_FB27_Msk                   (0x1U << CAN_F17R2_FB27_Pos)      /*!< 0x08000000 */
  11679. #define CAN_F17R2_FB27                       CAN_F17R2_FB27_Msk                /*!< Filter bit 27 */
  11680. #define CAN_F17R2_FB28_Pos                   (28U)                            
  11681. #define CAN_F17R2_FB28_Msk                   (0x1U << CAN_F17R2_FB28_Pos)      /*!< 0x10000000 */
  11682. #define CAN_F17R2_FB28                       CAN_F17R2_FB28_Msk                /*!< Filter bit 28 */
  11683. #define CAN_F17R2_FB29_Pos                   (29U)                            
  11684. #define CAN_F17R2_FB29_Msk                   (0x1U << CAN_F17R2_FB29_Pos)      /*!< 0x20000000 */
  11685. #define CAN_F17R2_FB29                       CAN_F17R2_FB29_Msk                /*!< Filter bit 29 */
  11686. #define CAN_F17R2_FB30_Pos                   (30U)                            
  11687. #define CAN_F17R2_FB30_Msk                   (0x1U << CAN_F17R2_FB30_Pos)      /*!< 0x40000000 */
  11688. #define CAN_F17R2_FB30                       CAN_F17R2_FB30_Msk                /*!< Filter bit 30 */
  11689. #define CAN_F17R2_FB31_Pos                   (31U)                            
  11690. #define CAN_F17R2_FB31_Msk                   (0x1U << CAN_F17R2_FB31_Pos)      /*!< 0x80000000 */
  11691. #define CAN_F17R2_FB31                       CAN_F17R2_FB31_Msk                /*!< Filter bit 31 */
  11692.  
  11693. /*******************  Bit definition for CAN_F18R2 register  ******************/
  11694. #define CAN_F18R2_FB0_Pos                    (0U)                              
  11695. #define CAN_F18R2_FB0_Msk                    (0x1U << CAN_F18R2_FB0_Pos)       /*!< 0x00000001 */
  11696. #define CAN_F18R2_FB0                        CAN_F18R2_FB0_Msk                 /*!< Filter bit 0 */
  11697. #define CAN_F18R2_FB1_Pos                    (1U)                              
  11698. #define CAN_F18R2_FB1_Msk                    (0x1U << CAN_F18R2_FB1_Pos)       /*!< 0x00000002 */
  11699. #define CAN_F18R2_FB1                        CAN_F18R2_FB1_Msk                 /*!< Filter bit 1 */
  11700. #define CAN_F18R2_FB2_Pos                    (2U)                              
  11701. #define CAN_F18R2_FB2_Msk                    (0x1U << CAN_F18R2_FB2_Pos)       /*!< 0x00000004 */
  11702. #define CAN_F18R2_FB2                        CAN_F18R2_FB2_Msk                 /*!< Filter bit 2 */
  11703. #define CAN_F18R2_FB3_Pos                    (3U)                              
  11704. #define CAN_F18R2_FB3_Msk                    (0x1U << CAN_F18R2_FB3_Pos)       /*!< 0x00000008 */
  11705. #define CAN_F18R2_FB3                        CAN_F18R2_FB3_Msk                 /*!< Filter bit 3 */
  11706. #define CAN_F18R2_FB4_Pos                    (4U)                              
  11707. #define CAN_F18R2_FB4_Msk                    (0x1U << CAN_F18R2_FB4_Pos)       /*!< 0x00000010 */
  11708. #define CAN_F18R2_FB4                        CAN_F18R2_FB4_Msk                 /*!< Filter bit 4 */
  11709. #define CAN_F18R2_FB5_Pos                    (5U)                              
  11710. #define CAN_F18R2_FB5_Msk                    (0x1U << CAN_F18R2_FB5_Pos)       /*!< 0x00000020 */
  11711. #define CAN_F18R2_FB5                        CAN_F18R2_FB5_Msk                 /*!< Filter bit 5 */
  11712. #define CAN_F18R2_FB6_Pos                    (6U)                              
  11713. #define CAN_F18R2_FB6_Msk                    (0x1U << CAN_F18R2_FB6_Pos)       /*!< 0x00000040 */
  11714. #define CAN_F18R2_FB6                        CAN_F18R2_FB6_Msk                 /*!< Filter bit 6 */
  11715. #define CAN_F18R2_FB7_Pos                    (7U)                              
  11716. #define CAN_F18R2_FB7_Msk                    (0x1U << CAN_F18R2_FB7_Pos)       /*!< 0x00000080 */
  11717. #define CAN_F18R2_FB7                        CAN_F18R2_FB7_Msk                 /*!< Filter bit 7 */
  11718. #define CAN_F18R2_FB8_Pos                    (8U)                              
  11719. #define CAN_F18R2_FB8_Msk                    (0x1U << CAN_F18R2_FB8_Pos)       /*!< 0x00000100 */
  11720. #define CAN_F18R2_FB8                        CAN_F18R2_FB8_Msk                 /*!< Filter bit 8 */
  11721. #define CAN_F18R2_FB9_Pos                    (9U)                              
  11722. #define CAN_F18R2_FB9_Msk                    (0x1U << CAN_F18R2_FB9_Pos)       /*!< 0x00000200 */
  11723. #define CAN_F18R2_FB9                        CAN_F18R2_FB9_Msk                 /*!< Filter bit 9 */
  11724. #define CAN_F18R2_FB10_Pos                   (10U)                            
  11725. #define CAN_F18R2_FB10_Msk                   (0x1U << CAN_F18R2_FB10_Pos)      /*!< 0x00000400 */
  11726. #define CAN_F18R2_FB10                       CAN_F18R2_FB10_Msk                /*!< Filter bit 10 */
  11727. #define CAN_F18R2_FB11_Pos                   (11U)                            
  11728. #define CAN_F18R2_FB11_Msk                   (0x1U << CAN_F18R2_FB11_Pos)      /*!< 0x00000800 */
  11729. #define CAN_F18R2_FB11                       CAN_F18R2_FB11_Msk                /*!< Filter bit 11 */
  11730. #define CAN_F18R2_FB12_Pos                   (12U)                            
  11731. #define CAN_F18R2_FB12_Msk                   (0x1U << CAN_F18R2_FB12_Pos)      /*!< 0x00001000 */
  11732. #define CAN_F18R2_FB12                       CAN_F18R2_FB12_Msk                /*!< Filter bit 12 */
  11733. #define CAN_F18R2_FB13_Pos                   (13U)                            
  11734. #define CAN_F18R2_FB13_Msk                   (0x1U << CAN_F18R2_FB13_Pos)      /*!< 0x00002000 */
  11735. #define CAN_F18R2_FB13                       CAN_F18R2_FB13_Msk                /*!< Filter bit 13 */
  11736. #define CAN_F18R2_FB14_Pos                   (14U)                            
  11737. #define CAN_F18R2_FB14_Msk                   (0x1U << CAN_F18R2_FB14_Pos)      /*!< 0x00004000 */
  11738. #define CAN_F18R2_FB14                       CAN_F18R2_FB14_Msk                /*!< Filter bit 14 */
  11739. #define CAN_F18R2_FB15_Pos                   (15U)                            
  11740. #define CAN_F18R2_FB15_Msk                   (0x1U << CAN_F18R2_FB15_Pos)      /*!< 0x00008000 */
  11741. #define CAN_F18R2_FB15                       CAN_F18R2_FB15_Msk                /*!< Filter bit 15 */
  11742. #define CAN_F18R2_FB16_Pos                   (16U)                            
  11743. #define CAN_F18R2_FB16_Msk                   (0x1U << CAN_F18R2_FB16_Pos)      /*!< 0x00010000 */
  11744. #define CAN_F18R2_FB16                       CAN_F18R2_FB16_Msk                /*!< Filter bit 16 */
  11745. #define CAN_F18R2_FB17_Pos                   (17U)                            
  11746. #define CAN_F18R2_FB17_Msk                   (0x1U << CAN_F18R2_FB17_Pos)      /*!< 0x00020000 */
  11747. #define CAN_F18R2_FB17                       CAN_F18R2_FB17_Msk                /*!< Filter bit 17 */
  11748. #define CAN_F18R2_FB18_Pos                   (18U)                            
  11749. #define CAN_F18R2_FB18_Msk                   (0x1U << CAN_F18R2_FB18_Pos)      /*!< 0x00040000 */
  11750. #define CAN_F18R2_FB18                       CAN_F18R2_FB18_Msk                /*!< Filter bit 18 */
  11751. #define CAN_F18R2_FB19_Pos                   (19U)                            
  11752. #define CAN_F18R2_FB19_Msk                   (0x1U << CAN_F18R2_FB19_Pos)      /*!< 0x00080000 */
  11753. #define CAN_F18R2_FB19                       CAN_F18R2_FB19_Msk                /*!< Filter bit 19 */
  11754. #define CAN_F18R2_FB20_Pos                   (20U)                            
  11755. #define CAN_F18R2_FB20_Msk                   (0x1U << CAN_F18R2_FB20_Pos)      /*!< 0x00100000 */
  11756. #define CAN_F18R2_FB20                       CAN_F18R2_FB20_Msk                /*!< Filter bit 20 */
  11757. #define CAN_F18R2_FB21_Pos                   (21U)                            
  11758. #define CAN_F18R2_FB21_Msk                   (0x1U << CAN_F18R2_FB21_Pos)      /*!< 0x00200000 */
  11759. #define CAN_F18R2_FB21                       CAN_F18R2_FB21_Msk                /*!< Filter bit 21 */
  11760. #define CAN_F18R2_FB22_Pos                   (22U)                            
  11761. #define CAN_F18R2_FB22_Msk                   (0x1U << CAN_F18R2_FB22_Pos)      /*!< 0x00400000 */
  11762. #define CAN_F18R2_FB22                       CAN_F18R2_FB22_Msk                /*!< Filter bit 22 */
  11763. #define CAN_F18R2_FB23_Pos                   (23U)                            
  11764. #define CAN_F18R2_FB23_Msk                   (0x1U << CAN_F18R2_FB23_Pos)      /*!< 0x00800000 */
  11765. #define CAN_F18R2_FB23                       CAN_F18R2_FB23_Msk                /*!< Filter bit 23 */
  11766. #define CAN_F18R2_FB24_Pos                   (24U)                            
  11767. #define CAN_F18R2_FB24_Msk                   (0x1U << CAN_F18R2_FB24_Pos)      /*!< 0x01000000 */
  11768. #define CAN_F18R2_FB24                       CAN_F18R2_FB24_Msk                /*!< Filter bit 24 */
  11769. #define CAN_F18R2_FB25_Pos                   (25U)                            
  11770. #define CAN_F18R2_FB25_Msk                   (0x1U << CAN_F18R2_FB25_Pos)      /*!< 0x02000000 */
  11771. #define CAN_F18R2_FB25                       CAN_F18R2_FB25_Msk                /*!< Filter bit 25 */
  11772. #define CAN_F18R2_FB26_Pos                   (26U)                            
  11773. #define CAN_F18R2_FB26_Msk                   (0x1U << CAN_F18R2_FB26_Pos)      /*!< 0x04000000 */
  11774. #define CAN_F18R2_FB26                       CAN_F18R2_FB26_Msk                /*!< Filter bit 26 */
  11775. #define CAN_F18R2_FB27_Pos                   (27U)                            
  11776. #define CAN_F18R2_FB27_Msk                   (0x1U << CAN_F18R2_FB27_Pos)      /*!< 0x08000000 */
  11777. #define CAN_F18R2_FB27                       CAN_F18R2_FB27_Msk                /*!< Filter bit 27 */
  11778. #define CAN_F18R2_FB28_Pos                   (28U)                            
  11779. #define CAN_F18R2_FB28_Msk                   (0x1U << CAN_F18R2_FB28_Pos)      /*!< 0x10000000 */
  11780. #define CAN_F18R2_FB28                       CAN_F18R2_FB28_Msk                /*!< Filter bit 28 */
  11781. #define CAN_F18R2_FB29_Pos                   (29U)                            
  11782. #define CAN_F18R2_FB29_Msk                   (0x1U << CAN_F18R2_FB29_Pos)      /*!< 0x20000000 */
  11783. #define CAN_F18R2_FB29                       CAN_F18R2_FB29_Msk                /*!< Filter bit 29 */
  11784. #define CAN_F18R2_FB30_Pos                   (30U)                            
  11785. #define CAN_F18R2_FB30_Msk                   (0x1U << CAN_F18R2_FB30_Pos)      /*!< 0x40000000 */
  11786. #define CAN_F18R2_FB30                       CAN_F18R2_FB30_Msk                /*!< Filter bit 30 */
  11787. #define CAN_F18R2_FB31_Pos                   (31U)                            
  11788. #define CAN_F18R2_FB31_Msk                   (0x1U << CAN_F18R2_FB31_Pos)      /*!< 0x80000000 */
  11789. #define CAN_F18R2_FB31                       CAN_F18R2_FB31_Msk                /*!< Filter bit 31 */
  11790.  
  11791. /*******************  Bit definition for CAN_F19R2 register  ******************/
  11792. #define CAN_F19R2_FB0_Pos                    (0U)                              
  11793. #define CAN_F19R2_FB0_Msk                    (0x1U << CAN_F19R2_FB0_Pos)       /*!< 0x00000001 */
  11794. #define CAN_F19R2_FB0                        CAN_F19R2_FB0_Msk                 /*!< Filter bit 0 */
  11795. #define CAN_F19R2_FB1_Pos                    (1U)                              
  11796. #define CAN_F19R2_FB1_Msk                    (0x1U << CAN_F19R2_FB1_Pos)       /*!< 0x00000002 */
  11797. #define CAN_F19R2_FB1                        CAN_F19R2_FB1_Msk                 /*!< Filter bit 1 */
  11798. #define CAN_F19R2_FB2_Pos                    (2U)                              
  11799. #define CAN_F19R2_FB2_Msk                    (0x1U << CAN_F19R2_FB2_Pos)       /*!< 0x00000004 */
  11800. #define CAN_F19R2_FB2                        CAN_F19R2_FB2_Msk                 /*!< Filter bit 2 */
  11801. #define CAN_F19R2_FB3_Pos                    (3U)                              
  11802. #define CAN_F19R2_FB3_Msk                    (0x1U << CAN_F19R2_FB3_Pos)       /*!< 0x00000008 */
  11803. #define CAN_F19R2_FB3                        CAN_F19R2_FB3_Msk                 /*!< Filter bit 3 */
  11804. #define CAN_F19R2_FB4_Pos                    (4U)                              
  11805. #define CAN_F19R2_FB4_Msk                    (0x1U << CAN_F19R2_FB4_Pos)       /*!< 0x00000010 */
  11806. #define CAN_F19R2_FB4                        CAN_F19R2_FB4_Msk                 /*!< Filter bit 4 */
  11807. #define CAN_F19R2_FB5_Pos                    (5U)                              
  11808. #define CAN_F19R2_FB5_Msk                    (0x1U << CAN_F19R2_FB5_Pos)       /*!< 0x00000020 */
  11809. #define CAN_F19R2_FB5                        CAN_F19R2_FB5_Msk                 /*!< Filter bit 5 */
  11810. #define CAN_F19R2_FB6_Pos                    (6U)                              
  11811. #define CAN_F19R2_FB6_Msk                    (0x1U << CAN_F19R2_FB6_Pos)       /*!< 0x00000040 */
  11812. #define CAN_F19R2_FB6                        CAN_F19R2_FB6_Msk                 /*!< Filter bit 6 */
  11813. #define CAN_F19R2_FB7_Pos                    (7U)                              
  11814. #define CAN_F19R2_FB7_Msk                    (0x1U << CAN_F19R2_FB7_Pos)       /*!< 0x00000080 */
  11815. #define CAN_F19R2_FB7                        CAN_F19R2_FB7_Msk                 /*!< Filter bit 7 */
  11816. #define CAN_F19R2_FB8_Pos                    (8U)                              
  11817. #define CAN_F19R2_FB8_Msk                    (0x1U << CAN_F19R2_FB8_Pos)       /*!< 0x00000100 */
  11818. #define CAN_F19R2_FB8                        CAN_F19R2_FB8_Msk                 /*!< Filter bit 8 */
  11819. #define CAN_F19R2_FB9_Pos                    (9U)                              
  11820. #define CAN_F19R2_FB9_Msk                    (0x1U << CAN_F19R2_FB9_Pos)       /*!< 0x00000200 */
  11821. #define CAN_F19R2_FB9                        CAN_F19R2_FB9_Msk                 /*!< Filter bit 9 */
  11822. #define CAN_F19R2_FB10_Pos                   (10U)                            
  11823. #define CAN_F19R2_FB10_Msk                   (0x1U << CAN_F19R2_FB10_Pos)      /*!< 0x00000400 */
  11824. #define CAN_F19R2_FB10                       CAN_F19R2_FB10_Msk                /*!< Filter bit 10 */
  11825. #define CAN_F19R2_FB11_Pos                   (11U)                            
  11826. #define CAN_F19R2_FB11_Msk                   (0x1U << CAN_F19R2_FB11_Pos)      /*!< 0x00000800 */
  11827. #define CAN_F19R2_FB11                       CAN_F19R2_FB11_Msk                /*!< Filter bit 11 */
  11828. #define CAN_F19R2_FB12_Pos                   (12U)                            
  11829. #define CAN_F19R2_FB12_Msk                   (0x1U << CAN_F19R2_FB12_Pos)      /*!< 0x00001000 */
  11830. #define CAN_F19R2_FB12                       CAN_F19R2_FB12_Msk                /*!< Filter bit 12 */
  11831. #define CAN_F19R2_FB13_Pos                   (13U)                            
  11832. #define CAN_F19R2_FB13_Msk                   (0x1U << CAN_F19R2_FB13_Pos)      /*!< 0x00002000 */
  11833. #define CAN_F19R2_FB13                       CAN_F19R2_FB13_Msk                /*!< Filter bit 13 */
  11834. #define CAN_F19R2_FB14_Pos                   (14U)                            
  11835. #define CAN_F19R2_FB14_Msk                   (0x1U << CAN_F19R2_FB14_Pos)      /*!< 0x00004000 */
  11836. #define CAN_F19R2_FB14                       CAN_F19R2_FB14_Msk                /*!< Filter bit 14 */
  11837. #define CAN_F19R2_FB15_Pos                   (15U)                            
  11838. #define CAN_F19R2_FB15_Msk                   (0x1U << CAN_F19R2_FB15_Pos)      /*!< 0x00008000 */
  11839. #define CAN_F19R2_FB15                       CAN_F19R2_FB15_Msk                /*!< Filter bit 15 */
  11840. #define CAN_F19R2_FB16_Pos                   (16U)                            
  11841. #define CAN_F19R2_FB16_Msk                   (0x1U << CAN_F19R2_FB16_Pos)      /*!< 0x00010000 */
  11842. #define CAN_F19R2_FB16                       CAN_F19R2_FB16_Msk                /*!< Filter bit 16 */
  11843. #define CAN_F19R2_FB17_Pos                   (17U)                            
  11844. #define CAN_F19R2_FB17_Msk                   (0x1U << CAN_F19R2_FB17_Pos)      /*!< 0x00020000 */
  11845. #define CAN_F19R2_FB17                       CAN_F19R2_FB17_Msk                /*!< Filter bit 17 */
  11846. #define CAN_F19R2_FB18_Pos                   (18U)                            
  11847. #define CAN_F19R2_FB18_Msk                   (0x1U << CAN_F19R2_FB18_Pos)      /*!< 0x00040000 */
  11848. #define CAN_F19R2_FB18                       CAN_F19R2_FB18_Msk                /*!< Filter bit 18 */
  11849. #define CAN_F19R2_FB19_Pos                   (19U)                            
  11850. #define CAN_F19R2_FB19_Msk                   (0x1U << CAN_F19R2_FB19_Pos)      /*!< 0x00080000 */
  11851. #define CAN_F19R2_FB19                       CAN_F19R2_FB19_Msk                /*!< Filter bit 19 */
  11852. #define CAN_F19R2_FB20_Pos                   (20U)                            
  11853. #define CAN_F19R2_FB20_Msk                   (0x1U << CAN_F19R2_FB20_Pos)      /*!< 0x00100000 */
  11854. #define CAN_F19R2_FB20                       CAN_F19R2_FB20_Msk                /*!< Filter bit 20 */
  11855. #define CAN_F19R2_FB21_Pos                   (21U)                            
  11856. #define CAN_F19R2_FB21_Msk                   (0x1U << CAN_F19R2_FB21_Pos)      /*!< 0x00200000 */
  11857. #define CAN_F19R2_FB21                       CAN_F19R2_FB21_Msk                /*!< Filter bit 21 */
  11858. #define CAN_F19R2_FB22_Pos                   (22U)                            
  11859. #define CAN_F19R2_FB22_Msk                   (0x1U << CAN_F19R2_FB22_Pos)      /*!< 0x00400000 */
  11860. #define CAN_F19R2_FB22                       CAN_F19R2_FB22_Msk                /*!< Filter bit 22 */
  11861. #define CAN_F19R2_FB23_Pos                   (23U)                            
  11862. #define CAN_F19R2_FB23_Msk                   (0x1U << CAN_F19R2_FB23_Pos)      /*!< 0x00800000 */
  11863. #define CAN_F19R2_FB23                       CAN_F19R2_FB23_Msk                /*!< Filter bit 23 */
  11864. #define CAN_F19R2_FB24_Pos                   (24U)                            
  11865. #define CAN_F19R2_FB24_Msk                   (0x1U << CAN_F19R2_FB24_Pos)      /*!< 0x01000000 */
  11866. #define CAN_F19R2_FB24                       CAN_F19R2_FB24_Msk                /*!< Filter bit 24 */
  11867. #define CAN_F19R2_FB25_Pos                   (25U)                            
  11868. #define CAN_F19R2_FB25_Msk                   (0x1U << CAN_F19R2_FB25_Pos)      /*!< 0x02000000 */
  11869. #define CAN_F19R2_FB25                       CAN_F19R2_FB25_Msk                /*!< Filter bit 25 */
  11870. #define CAN_F19R2_FB26_Pos                   (26U)                            
  11871. #define CAN_F19R2_FB26_Msk                   (0x1U << CAN_F19R2_FB26_Pos)      /*!< 0x04000000 */
  11872. #define CAN_F19R2_FB26                       CAN_F19R2_FB26_Msk                /*!< Filter bit 26 */
  11873. #define CAN_F19R2_FB27_Pos                   (27U)                            
  11874. #define CAN_F19R2_FB27_Msk                   (0x1U << CAN_F19R2_FB27_Pos)      /*!< 0x08000000 */
  11875. #define CAN_F19R2_FB27                       CAN_F19R2_FB27_Msk                /*!< Filter bit 27 */
  11876. #define CAN_F19R2_FB28_Pos                   (28U)                            
  11877. #define CAN_F19R2_FB28_Msk                   (0x1U << CAN_F19R2_FB28_Pos)      /*!< 0x10000000 */
  11878. #define CAN_F19R2_FB28                       CAN_F19R2_FB28_Msk                /*!< Filter bit 28 */
  11879. #define CAN_F19R2_FB29_Pos                   (29U)                            
  11880. #define CAN_F19R2_FB29_Msk                   (0x1U << CAN_F19R2_FB29_Pos)      /*!< 0x20000000 */
  11881. #define CAN_F19R2_FB29                       CAN_F19R2_FB29_Msk                /*!< Filter bit 29 */
  11882. #define CAN_F19R2_FB30_Pos                   (30U)                            
  11883. #define CAN_F19R2_FB30_Msk                   (0x1U << CAN_F19R2_FB30_Pos)      /*!< 0x40000000 */
  11884. #define CAN_F19R2_FB30                       CAN_F19R2_FB30_Msk                /*!< Filter bit 30 */
  11885. #define CAN_F19R2_FB31_Pos                   (31U)                            
  11886. #define CAN_F19R2_FB31_Msk                   (0x1U << CAN_F19R2_FB31_Pos)      /*!< 0x80000000 */
  11887. #define CAN_F19R2_FB31                       CAN_F19R2_FB31_Msk                /*!< Filter bit 31 */
  11888.  
  11889. /*******************  Bit definition for CAN_F20R2 register  ******************/
  11890. #define CAN_F20R2_FB0_Pos                    (0U)                              
  11891. #define CAN_F20R2_FB0_Msk                    (0x1U << CAN_F20R2_FB0_Pos)       /*!< 0x00000001 */
  11892. #define CAN_F20R2_FB0                        CAN_F20R2_FB0_Msk                 /*!< Filter bit 0 */
  11893. #define CAN_F20R2_FB1_Pos                    (1U)                              
  11894. #define CAN_F20R2_FB1_Msk                    (0x1U << CAN_F20R2_FB1_Pos)       /*!< 0x00000002 */
  11895. #define CAN_F20R2_FB1                        CAN_F20R2_FB1_Msk                 /*!< Filter bit 1 */
  11896. #define CAN_F20R2_FB2_Pos                    (2U)                              
  11897. #define CAN_F20R2_FB2_Msk                    (0x1U << CAN_F20R2_FB2_Pos)       /*!< 0x00000004 */
  11898. #define CAN_F20R2_FB2                        CAN_F20R2_FB2_Msk                 /*!< Filter bit 2 */
  11899. #define CAN_F20R2_FB3_Pos                    (3U)                              
  11900. #define CAN_F20R2_FB3_Msk                    (0x1U << CAN_F20R2_FB3_Pos)       /*!< 0x00000008 */
  11901. #define CAN_F20R2_FB3                        CAN_F20R2_FB3_Msk                 /*!< Filter bit 3 */
  11902. #define CAN_F20R2_FB4_Pos                    (4U)                              
  11903. #define CAN_F20R2_FB4_Msk                    (0x1U << CAN_F20R2_FB4_Pos)       /*!< 0x00000010 */
  11904. #define CAN_F20R2_FB4                        CAN_F20R2_FB4_Msk                 /*!< Filter bit 4 */
  11905. #define CAN_F20R2_FB5_Pos                    (5U)                              
  11906. #define CAN_F20R2_FB5_Msk                    (0x1U << CAN_F20R2_FB5_Pos)       /*!< 0x00000020 */
  11907. #define CAN_F20R2_FB5                        CAN_F20R2_FB5_Msk                 /*!< Filter bit 5 */
  11908. #define CAN_F20R2_FB6_Pos                    (6U)                              
  11909. #define CAN_F20R2_FB6_Msk                    (0x1U << CAN_F20R2_FB6_Pos)       /*!< 0x00000040 */
  11910. #define CAN_F20R2_FB6                        CAN_F20R2_FB6_Msk                 /*!< Filter bit 6 */
  11911. #define CAN_F20R2_FB7_Pos                    (7U)                              
  11912. #define CAN_F20R2_FB7_Msk                    (0x1U << CAN_F20R2_FB7_Pos)       /*!< 0x00000080 */
  11913. #define CAN_F20R2_FB7                        CAN_F20R2_FB7_Msk                 /*!< Filter bit 7 */
  11914. #define CAN_F20R2_FB8_Pos                    (8U)                              
  11915. #define CAN_F20R2_FB8_Msk                    (0x1U << CAN_F20R2_FB8_Pos)       /*!< 0x00000100 */
  11916. #define CAN_F20R2_FB8                        CAN_F20R2_FB8_Msk                 /*!< Filter bit 8 */
  11917. #define CAN_F20R2_FB9_Pos                    (9U)                              
  11918. #define CAN_F20R2_FB9_Msk                    (0x1U << CAN_F20R2_FB9_Pos)       /*!< 0x00000200 */
  11919. #define CAN_F20R2_FB9                        CAN_F20R2_FB9_Msk                 /*!< Filter bit 9 */
  11920. #define CAN_F20R2_FB10_Pos                   (10U)                            
  11921. #define CAN_F20R2_FB10_Msk                   (0x1U << CAN_F20R2_FB10_Pos)      /*!< 0x00000400 */
  11922. #define CAN_F20R2_FB10                       CAN_F20R2_FB10_Msk                /*!< Filter bit 10 */
  11923. #define CAN_F20R2_FB11_Pos                   (11U)                            
  11924. #define CAN_F20R2_FB11_Msk                   (0x1U << CAN_F20R2_FB11_Pos)      /*!< 0x00000800 */
  11925. #define CAN_F20R2_FB11                       CAN_F20R2_FB11_Msk                /*!< Filter bit 11 */
  11926. #define CAN_F20R2_FB12_Pos                   (12U)                            
  11927. #define CAN_F20R2_FB12_Msk                   (0x1U << CAN_F20R2_FB12_Pos)      /*!< 0x00001000 */
  11928. #define CAN_F20R2_FB12                       CAN_F20R2_FB12_Msk                /*!< Filter bit 12 */
  11929. #define CAN_F20R2_FB13_Pos                   (13U)                            
  11930. #define CAN_F20R2_FB13_Msk                   (0x1U << CAN_F20R2_FB13_Pos)      /*!< 0x00002000 */
  11931. #define CAN_F20R2_FB13                       CAN_F20R2_FB13_Msk                /*!< Filter bit 13 */
  11932. #define CAN_F20R2_FB14_Pos                   (14U)                            
  11933. #define CAN_F20R2_FB14_Msk                   (0x1U << CAN_F20R2_FB14_Pos)      /*!< 0x00004000 */
  11934. #define CAN_F20R2_FB14                       CAN_F20R2_FB14_Msk                /*!< Filter bit 14 */
  11935. #define CAN_F20R2_FB15_Pos                   (15U)                            
  11936. #define CAN_F20R2_FB15_Msk                   (0x1U << CAN_F20R2_FB15_Pos)      /*!< 0x00008000 */
  11937. #define CAN_F20R2_FB15                       CAN_F20R2_FB15_Msk                /*!< Filter bit 15 */
  11938. #define CAN_F20R2_FB16_Pos                   (16U)                            
  11939. #define CAN_F20R2_FB16_Msk                   (0x1U << CAN_F20R2_FB16_Pos)      /*!< 0x00010000 */
  11940. #define CAN_F20R2_FB16                       CAN_F20R2_FB16_Msk                /*!< Filter bit 16 */
  11941. #define CAN_F20R2_FB17_Pos                   (17U)                            
  11942. #define CAN_F20R2_FB17_Msk                   (0x1U << CAN_F20R2_FB17_Pos)      /*!< 0x00020000 */
  11943. #define CAN_F20R2_FB17                       CAN_F20R2_FB17_Msk                /*!< Filter bit 17 */
  11944. #define CAN_F20R2_FB18_Pos                   (18U)                            
  11945. #define CAN_F20R2_FB18_Msk                   (0x1U << CAN_F20R2_FB18_Pos)      /*!< 0x00040000 */
  11946. #define CAN_F20R2_FB18                       CAN_F20R2_FB18_Msk                /*!< Filter bit 18 */
  11947. #define CAN_F20R2_FB19_Pos                   (19U)                            
  11948. #define CAN_F20R2_FB19_Msk                   (0x1U << CAN_F20R2_FB19_Pos)      /*!< 0x00080000 */
  11949. #define CAN_F20R2_FB19                       CAN_F20R2_FB19_Msk                /*!< Filter bit 19 */
  11950. #define CAN_F20R2_FB20_Pos                   (20U)                            
  11951. #define CAN_F20R2_FB20_Msk                   (0x1U << CAN_F20R2_FB20_Pos)      /*!< 0x00100000 */
  11952. #define CAN_F20R2_FB20                       CAN_F20R2_FB20_Msk                /*!< Filter bit 20 */
  11953. #define CAN_F20R2_FB21_Pos                   (21U)                            
  11954. #define CAN_F20R2_FB21_Msk                   (0x1U << CAN_F20R2_FB21_Pos)      /*!< 0x00200000 */
  11955. #define CAN_F20R2_FB21                       CAN_F20R2_FB21_Msk                /*!< Filter bit 21 */
  11956. #define CAN_F20R2_FB22_Pos                   (22U)                            
  11957. #define CAN_F20R2_FB22_Msk                   (0x1U << CAN_F20R2_FB22_Pos)      /*!< 0x00400000 */
  11958. #define CAN_F20R2_FB22                       CAN_F20R2_FB22_Msk                /*!< Filter bit 22 */
  11959. #define CAN_F20R2_FB23_Pos                   (23U)                            
  11960. #define CAN_F20R2_FB23_Msk                   (0x1U << CAN_F20R2_FB23_Pos)      /*!< 0x00800000 */
  11961. #define CAN_F20R2_FB23                       CAN_F20R2_FB23_Msk                /*!< Filter bit 23 */
  11962. #define CAN_F20R2_FB24_Pos                   (24U)                            
  11963. #define CAN_F20R2_FB24_Msk                   (0x1U << CAN_F20R2_FB24_Pos)      /*!< 0x01000000 */
  11964. #define CAN_F20R2_FB24                       CAN_F20R2_FB24_Msk                /*!< Filter bit 24 */
  11965. #define CAN_F20R2_FB25_Pos                   (25U)                            
  11966. #define CAN_F20R2_FB25_Msk                   (0x1U << CAN_F20R2_FB25_Pos)      /*!< 0x02000000 */
  11967. #define CAN_F20R2_FB25                       CAN_F20R2_FB25_Msk                /*!< Filter bit 25 */
  11968. #define CAN_F20R2_FB26_Pos                   (26U)                            
  11969. #define CAN_F20R2_FB26_Msk                   (0x1U << CAN_F20R2_FB26_Pos)      /*!< 0x04000000 */
  11970. #define CAN_F20R2_FB26                       CAN_F20R2_FB26_Msk                /*!< Filter bit 26 */
  11971. #define CAN_F20R2_FB27_Pos                   (27U)                            
  11972. #define CAN_F20R2_FB27_Msk                   (0x1U << CAN_F20R2_FB27_Pos)      /*!< 0x08000000 */
  11973. #define CAN_F20R2_FB27                       CAN_F20R2_FB27_Msk                /*!< Filter bit 27 */
  11974. #define CAN_F20R2_FB28_Pos                   (28U)                            
  11975. #define CAN_F20R2_FB28_Msk                   (0x1U << CAN_F20R2_FB28_Pos)      /*!< 0x10000000 */
  11976. #define CAN_F20R2_FB28                       CAN_F20R2_FB28_Msk                /*!< Filter bit 28 */
  11977. #define CAN_F20R2_FB29_Pos                   (29U)                            
  11978. #define CAN_F20R2_FB29_Msk                   (0x1U << CAN_F20R2_FB29_Pos)      /*!< 0x20000000 */
  11979. #define CAN_F20R2_FB29                       CAN_F20R2_FB29_Msk                /*!< Filter bit 29 */
  11980. #define CAN_F20R2_FB30_Pos                   (30U)                            
  11981. #define CAN_F20R2_FB30_Msk                   (0x1U << CAN_F20R2_FB30_Pos)      /*!< 0x40000000 */
  11982. #define CAN_F20R2_FB30                       CAN_F20R2_FB30_Msk                /*!< Filter bit 30 */
  11983. #define CAN_F20R2_FB31_Pos                   (31U)                            
  11984. #define CAN_F20R2_FB31_Msk                   (0x1U << CAN_F20R2_FB31_Pos)      /*!< 0x80000000 */
  11985. #define CAN_F20R2_FB31                       CAN_F20R2_FB31_Msk                /*!< Filter bit 31 */
  11986.  
  11987. /*******************  Bit definition for CAN_F21R2 register  ******************/
  11988. #define CAN_F21R2_FB0_Pos                    (0U)                              
  11989. #define CAN_F21R2_FB0_Msk                    (0x1U << CAN_F21R2_FB0_Pos)       /*!< 0x00000001 */
  11990. #define CAN_F21R2_FB0                        CAN_F21R2_FB0_Msk                 /*!< Filter bit 0 */
  11991. #define CAN_F21R2_FB1_Pos                    (1U)                              
  11992. #define CAN_F21R2_FB1_Msk                    (0x1U << CAN_F21R2_FB1_Pos)       /*!< 0x00000002 */
  11993. #define CAN_F21R2_FB1                        CAN_F21R2_FB1_Msk                 /*!< Filter bit 1 */
  11994. #define CAN_F21R2_FB2_Pos                    (2U)                              
  11995. #define CAN_F21R2_FB2_Msk                    (0x1U << CAN_F21R2_FB2_Pos)       /*!< 0x00000004 */
  11996. #define CAN_F21R2_FB2                        CAN_F21R2_FB2_Msk                 /*!< Filter bit 2 */
  11997. #define CAN_F21R2_FB3_Pos                    (3U)                              
  11998. #define CAN_F21R2_FB3_Msk                    (0x1U << CAN_F21R2_FB3_Pos)       /*!< 0x00000008 */
  11999. #define CAN_F21R2_FB3                        CAN_F21R2_FB3_Msk                 /*!< Filter bit 3 */
  12000. #define CAN_F21R2_FB4_Pos                    (4U)                              
  12001. #define CAN_F21R2_FB4_Msk                    (0x1U << CAN_F21R2_FB4_Pos)       /*!< 0x00000010 */
  12002. #define CAN_F21R2_FB4                        CAN_F21R2_FB4_Msk                 /*!< Filter bit 4 */
  12003. #define CAN_F21R2_FB5_Pos                    (5U)                              
  12004. #define CAN_F21R2_FB5_Msk                    (0x1U << CAN_F21R2_FB5_Pos)       /*!< 0x00000020 */
  12005. #define CAN_F21R2_FB5                        CAN_F21R2_FB5_Msk                 /*!< Filter bit 5 */
  12006. #define CAN_F21R2_FB6_Pos                    (6U)                              
  12007. #define CAN_F21R2_FB6_Msk                    (0x1U << CAN_F21R2_FB6_Pos)       /*!< 0x00000040 */
  12008. #define CAN_F21R2_FB6                        CAN_F21R2_FB6_Msk                 /*!< Filter bit 6 */
  12009. #define CAN_F21R2_FB7_Pos                    (7U)                              
  12010. #define CAN_F21R2_FB7_Msk                    (0x1U << CAN_F21R2_FB7_Pos)       /*!< 0x00000080 */
  12011. #define CAN_F21R2_FB7                        CAN_F21R2_FB7_Msk                 /*!< Filter bit 7 */
  12012. #define CAN_F21R2_FB8_Pos                    (8U)                              
  12013. #define CAN_F21R2_FB8_Msk                    (0x1U << CAN_F21R2_FB8_Pos)       /*!< 0x00000100 */
  12014. #define CAN_F21R2_FB8                        CAN_F21R2_FB8_Msk                 /*!< Filter bit 8 */
  12015. #define CAN_F21R2_FB9_Pos                    (9U)                              
  12016. #define CAN_F21R2_FB9_Msk                    (0x1U << CAN_F21R2_FB9_Pos)       /*!< 0x00000200 */
  12017. #define CAN_F21R2_FB9                        CAN_F21R2_FB9_Msk                 /*!< Filter bit 9 */
  12018. #define CAN_F21R2_FB10_Pos                   (10U)                            
  12019. #define CAN_F21R2_FB10_Msk                   (0x1U << CAN_F21R2_FB10_Pos)      /*!< 0x00000400 */
  12020. #define CAN_F21R2_FB10                       CAN_F21R2_FB10_Msk                /*!< Filter bit 10 */
  12021. #define CAN_F21R2_FB11_Pos                   (11U)                            
  12022. #define CAN_F21R2_FB11_Msk                   (0x1U << CAN_F21R2_FB11_Pos)      /*!< 0x00000800 */
  12023. #define CAN_F21R2_FB11                       CAN_F21R2_FB11_Msk                /*!< Filter bit 11 */
  12024. #define CAN_F21R2_FB12_Pos                   (12U)                            
  12025. #define CAN_F21R2_FB12_Msk                   (0x1U << CAN_F21R2_FB12_Pos)      /*!< 0x00001000 */
  12026. #define CAN_F21R2_FB12                       CAN_F21R2_FB12_Msk                /*!< Filter bit 12 */
  12027. #define CAN_F21R2_FB13_Pos                   (13U)                            
  12028. #define CAN_F21R2_FB13_Msk                   (0x1U << CAN_F21R2_FB13_Pos)      /*!< 0x00002000 */
  12029. #define CAN_F21R2_FB13                       CAN_F21R2_FB13_Msk                /*!< Filter bit 13 */
  12030. #define CAN_F21R2_FB14_Pos                   (14U)                            
  12031. #define CAN_F21R2_FB14_Msk                   (0x1U << CAN_F21R2_FB14_Pos)      /*!< 0x00004000 */
  12032. #define CAN_F21R2_FB14                       CAN_F21R2_FB14_Msk                /*!< Filter bit 14 */
  12033. #define CAN_F21R2_FB15_Pos                   (15U)                            
  12034. #define CAN_F21R2_FB15_Msk                   (0x1U << CAN_F21R2_FB15_Pos)      /*!< 0x00008000 */
  12035. #define CAN_F21R2_FB15                       CAN_F21R2_FB15_Msk                /*!< Filter bit 15 */
  12036. #define CAN_F21R2_FB16_Pos                   (16U)                            
  12037. #define CAN_F21R2_FB16_Msk                   (0x1U << CAN_F21R2_FB16_Pos)      /*!< 0x00010000 */
  12038. #define CAN_F21R2_FB16                       CAN_F21R2_FB16_Msk                /*!< Filter bit 16 */
  12039. #define CAN_F21R2_FB17_Pos                   (17U)                            
  12040. #define CAN_F21R2_FB17_Msk                   (0x1U << CAN_F21R2_FB17_Pos)      /*!< 0x00020000 */
  12041. #define CAN_F21R2_FB17                       CAN_F21R2_FB17_Msk                /*!< Filter bit 17 */
  12042. #define CAN_F21R2_FB18_Pos                   (18U)                            
  12043. #define CAN_F21R2_FB18_Msk                   (0x1U << CAN_F21R2_FB18_Pos)      /*!< 0x00040000 */
  12044. #define CAN_F21R2_FB18                       CAN_F21R2_FB18_Msk                /*!< Filter bit 18 */
  12045. #define CAN_F21R2_FB19_Pos                   (19U)                            
  12046. #define CAN_F21R2_FB19_Msk                   (0x1U << CAN_F21R2_FB19_Pos)      /*!< 0x00080000 */
  12047. #define CAN_F21R2_FB19                       CAN_F21R2_FB19_Msk                /*!< Filter bit 19 */
  12048. #define CAN_F21R2_FB20_Pos                   (20U)                            
  12049. #define CAN_F21R2_FB20_Msk                   (0x1U << CAN_F21R2_FB20_Pos)      /*!< 0x00100000 */
  12050. #define CAN_F21R2_FB20                       CAN_F21R2_FB20_Msk                /*!< Filter bit 20 */
  12051. #define CAN_F21R2_FB21_Pos                   (21U)                            
  12052. #define CAN_F21R2_FB21_Msk                   (0x1U << CAN_F21R2_FB21_Pos)      /*!< 0x00200000 */
  12053. #define CAN_F21R2_FB21                       CAN_F21R2_FB21_Msk                /*!< Filter bit 21 */
  12054. #define CAN_F21R2_FB22_Pos                   (22U)                            
  12055. #define CAN_F21R2_FB22_Msk                   (0x1U << CAN_F21R2_FB22_Pos)      /*!< 0x00400000 */
  12056. #define CAN_F21R2_FB22                       CAN_F21R2_FB22_Msk                /*!< Filter bit 22 */
  12057. #define CAN_F21R2_FB23_Pos                   (23U)                            
  12058. #define CAN_F21R2_FB23_Msk                   (0x1U << CAN_F21R2_FB23_Pos)      /*!< 0x00800000 */
  12059. #define CAN_F21R2_FB23                       CAN_F21R2_FB23_Msk                /*!< Filter bit 23 */
  12060. #define CAN_F21R2_FB24_Pos                   (24U)                            
  12061. #define CAN_F21R2_FB24_Msk                   (0x1U << CAN_F21R2_FB24_Pos)      /*!< 0x01000000 */
  12062. #define CAN_F21R2_FB24                       CAN_F21R2_FB24_Msk                /*!< Filter bit 24 */
  12063. #define CAN_F21R2_FB25_Pos                   (25U)                            
  12064. #define CAN_F21R2_FB25_Msk                   (0x1U << CAN_F21R2_FB25_Pos)      /*!< 0x02000000 */
  12065. #define CAN_F21R2_FB25                       CAN_F21R2_FB25_Msk                /*!< Filter bit 25 */
  12066. #define CAN_F21R2_FB26_Pos                   (26U)                            
  12067. #define CAN_F21R2_FB26_Msk                   (0x1U << CAN_F21R2_FB26_Pos)      /*!< 0x04000000 */
  12068. #define CAN_F21R2_FB26                       CAN_F21R2_FB26_Msk                /*!< Filter bit 26 */
  12069. #define CAN_F21R2_FB27_Pos                   (27U)                            
  12070. #define CAN_F21R2_FB27_Msk                   (0x1U << CAN_F21R2_FB27_Pos)      /*!< 0x08000000 */
  12071. #define CAN_F21R2_FB27                       CAN_F21R2_FB27_Msk                /*!< Filter bit 27 */
  12072. #define CAN_F21R2_FB28_Pos                   (28U)                            
  12073. #define CAN_F21R2_FB28_Msk                   (0x1U << CAN_F21R2_FB28_Pos)      /*!< 0x10000000 */
  12074. #define CAN_F21R2_FB28                       CAN_F21R2_FB28_Msk                /*!< Filter bit 28 */
  12075. #define CAN_F21R2_FB29_Pos                   (29U)                            
  12076. #define CAN_F21R2_FB29_Msk                   (0x1U << CAN_F21R2_FB29_Pos)      /*!< 0x20000000 */
  12077. #define CAN_F21R2_FB29                       CAN_F21R2_FB29_Msk                /*!< Filter bit 29 */
  12078. #define CAN_F21R2_FB30_Pos                   (30U)                            
  12079. #define CAN_F21R2_FB30_Msk                   (0x1U << CAN_F21R2_FB30_Pos)      /*!< 0x40000000 */
  12080. #define CAN_F21R2_FB30                       CAN_F21R2_FB30_Msk                /*!< Filter bit 30 */
  12081. #define CAN_F21R2_FB31_Pos                   (31U)                            
  12082. #define CAN_F21R2_FB31_Msk                   (0x1U << CAN_F21R2_FB31_Pos)      /*!< 0x80000000 */
  12083. #define CAN_F21R2_FB31                       CAN_F21R2_FB31_Msk                /*!< Filter bit 31 */
  12084.  
  12085. /*******************  Bit definition for CAN_F22R2 register  ******************/
  12086. #define CAN_F22R2_FB0_Pos                    (0U)                              
  12087. #define CAN_F22R2_FB0_Msk                    (0x1U << CAN_F22R2_FB0_Pos)       /*!< 0x00000001 */
  12088. #define CAN_F22R2_FB0                        CAN_F22R2_FB0_Msk                 /*!< Filter bit 0 */
  12089. #define CAN_F22R2_FB1_Pos                    (1U)                              
  12090. #define CAN_F22R2_FB1_Msk                    (0x1U << CAN_F22R2_FB1_Pos)       /*!< 0x00000002 */
  12091. #define CAN_F22R2_FB1                        CAN_F22R2_FB1_Msk                 /*!< Filter bit 1 */
  12092. #define CAN_F22R2_FB2_Pos                    (2U)                              
  12093. #define CAN_F22R2_FB2_Msk                    (0x1U << CAN_F22R2_FB2_Pos)       /*!< 0x00000004 */
  12094. #define CAN_F22R2_FB2                        CAN_F22R2_FB2_Msk                 /*!< Filter bit 2 */
  12095. #define CAN_F22R2_FB3_Pos                    (3U)                              
  12096. #define CAN_F22R2_FB3_Msk                    (0x1U << CAN_F22R2_FB3_Pos)       /*!< 0x00000008 */
  12097. #define CAN_F22R2_FB3                        CAN_F22R2_FB3_Msk                 /*!< Filter bit 3 */
  12098. #define CAN_F22R2_FB4_Pos                    (4U)                              
  12099. #define CAN_F22R2_FB4_Msk                    (0x1U << CAN_F22R2_FB4_Pos)       /*!< 0x00000010 */
  12100. #define CAN_F22R2_FB4                        CAN_F22R2_FB4_Msk                 /*!< Filter bit 4 */
  12101. #define CAN_F22R2_FB5_Pos                    (5U)                              
  12102. #define CAN_F22R2_FB5_Msk                    (0x1U << CAN_F22R2_FB5_Pos)       /*!< 0x00000020 */
  12103. #define CAN_F22R2_FB5                        CAN_F22R2_FB5_Msk                 /*!< Filter bit 5 */
  12104. #define CAN_F22R2_FB6_Pos                    (6U)                              
  12105. #define CAN_F22R2_FB6_Msk                    (0x1U << CAN_F22R2_FB6_Pos)       /*!< 0x00000040 */
  12106. #define CAN_F22R2_FB6                        CAN_F22R2_FB6_Msk                 /*!< Filter bit 6 */
  12107. #define CAN_F22R2_FB7_Pos                    (7U)                              
  12108. #define CAN_F22R2_FB7_Msk                    (0x1U << CAN_F22R2_FB7_Pos)       /*!< 0x00000080 */
  12109. #define CAN_F22R2_FB7                        CAN_F22R2_FB7_Msk                 /*!< Filter bit 7 */
  12110. #define CAN_F22R2_FB8_Pos                    (8U)                              
  12111. #define CAN_F22R2_FB8_Msk                    (0x1U << CAN_F22R2_FB8_Pos)       /*!< 0x00000100 */
  12112. #define CAN_F22R2_FB8                        CAN_F22R2_FB8_Msk                 /*!< Filter bit 8 */
  12113. #define CAN_F22R2_FB9_Pos                    (9U)                              
  12114. #define CAN_F22R2_FB9_Msk                    (0x1U << CAN_F22R2_FB9_Pos)       /*!< 0x00000200 */
  12115. #define CAN_F22R2_FB9                        CAN_F22R2_FB9_Msk                 /*!< Filter bit 9 */
  12116. #define CAN_F22R2_FB10_Pos                   (10U)                            
  12117. #define CAN_F22R2_FB10_Msk                   (0x1U << CAN_F22R2_FB10_Pos)      /*!< 0x00000400 */
  12118. #define CAN_F22R2_FB10                       CAN_F22R2_FB10_Msk                /*!< Filter bit 10 */
  12119. #define CAN_F22R2_FB11_Pos                   (11U)                            
  12120. #define CAN_F22R2_FB11_Msk                   (0x1U << CAN_F22R2_FB11_Pos)      /*!< 0x00000800 */
  12121. #define CAN_F22R2_FB11                       CAN_F22R2_FB11_Msk                /*!< Filter bit 11 */
  12122. #define CAN_F22R2_FB12_Pos                   (12U)                            
  12123. #define CAN_F22R2_FB12_Msk                   (0x1U << CAN_F22R2_FB12_Pos)      /*!< 0x00001000 */
  12124. #define CAN_F22R2_FB12                       CAN_F22R2_FB12_Msk                /*!< Filter bit 12 */
  12125. #define CAN_F22R2_FB13_Pos                   (13U)                            
  12126. #define CAN_F22R2_FB13_Msk                   (0x1U << CAN_F22R2_FB13_Pos)      /*!< 0x00002000 */
  12127. #define CAN_F22R2_FB13                       CAN_F22R2_FB13_Msk                /*!< Filter bit 13 */
  12128. #define CAN_F22R2_FB14_Pos                   (14U)                            
  12129. #define CAN_F22R2_FB14_Msk                   (0x1U << CAN_F22R2_FB14_Pos)      /*!< 0x00004000 */
  12130. #define CAN_F22R2_FB14                       CAN_F22R2_FB14_Msk                /*!< Filter bit 14 */
  12131. #define CAN_F22R2_FB15_Pos                   (15U)                            
  12132. #define CAN_F22R2_FB15_Msk                   (0x1U << CAN_F22R2_FB15_Pos)      /*!< 0x00008000 */
  12133. #define CAN_F22R2_FB15                       CAN_F22R2_FB15_Msk                /*!< Filter bit 15 */
  12134. #define CAN_F22R2_FB16_Pos                   (16U)                            
  12135. #define CAN_F22R2_FB16_Msk                   (0x1U << CAN_F22R2_FB16_Pos)      /*!< 0x00010000 */
  12136. #define CAN_F22R2_FB16                       CAN_F22R2_FB16_Msk                /*!< Filter bit 16 */
  12137. #define CAN_F22R2_FB17_Pos                   (17U)                            
  12138. #define CAN_F22R2_FB17_Msk                   (0x1U << CAN_F22R2_FB17_Pos)      /*!< 0x00020000 */
  12139. #define CAN_F22R2_FB17                       CAN_F22R2_FB17_Msk                /*!< Filter bit 17 */
  12140. #define CAN_F22R2_FB18_Pos                   (18U)                            
  12141. #define CAN_F22R2_FB18_Msk                   (0x1U << CAN_F22R2_FB18_Pos)      /*!< 0x00040000 */
  12142. #define CAN_F22R2_FB18                       CAN_F22R2_FB18_Msk                /*!< Filter bit 18 */
  12143. #define CAN_F22R2_FB19_Pos                   (19U)                            
  12144. #define CAN_F22R2_FB19_Msk                   (0x1U << CAN_F22R2_FB19_Pos)      /*!< 0x00080000 */
  12145. #define CAN_F22R2_FB19                       CAN_F22R2_FB19_Msk                /*!< Filter bit 19 */
  12146. #define CAN_F22R2_FB20_Pos                   (20U)                            
  12147. #define CAN_F22R2_FB20_Msk                   (0x1U << CAN_F22R2_FB20_Pos)      /*!< 0x00100000 */
  12148. #define CAN_F22R2_FB20                       CAN_F22R2_FB20_Msk                /*!< Filter bit 20 */
  12149. #define CAN_F22R2_FB21_Pos                   (21U)                            
  12150. #define CAN_F22R2_FB21_Msk                   (0x1U << CAN_F22R2_FB21_Pos)      /*!< 0x00200000 */
  12151. #define CAN_F22R2_FB21                       CAN_F22R2_FB21_Msk                /*!< Filter bit 21 */
  12152. #define CAN_F22R2_FB22_Pos                   (22U)                            
  12153. #define CAN_F22R2_FB22_Msk                   (0x1U << CAN_F22R2_FB22_Pos)      /*!< 0x00400000 */
  12154. #define CAN_F22R2_FB22                       CAN_F22R2_FB22_Msk                /*!< Filter bit 22 */
  12155. #define CAN_F22R2_FB23_Pos                   (23U)                            
  12156. #define CAN_F22R2_FB23_Msk                   (0x1U << CAN_F22R2_FB23_Pos)      /*!< 0x00800000 */
  12157. #define CAN_F22R2_FB23                       CAN_F22R2_FB23_Msk                /*!< Filter bit 23 */
  12158. #define CAN_F22R2_FB24_Pos                   (24U)                            
  12159. #define CAN_F22R2_FB24_Msk                   (0x1U << CAN_F22R2_FB24_Pos)      /*!< 0x01000000 */
  12160. #define CAN_F22R2_FB24                       CAN_F22R2_FB24_Msk                /*!< Filter bit 24 */
  12161. #define CAN_F22R2_FB25_Pos                   (25U)                            
  12162. #define CAN_F22R2_FB25_Msk                   (0x1U << CAN_F22R2_FB25_Pos)      /*!< 0x02000000 */
  12163. #define CAN_F22R2_FB25                       CAN_F22R2_FB25_Msk                /*!< Filter bit 25 */
  12164. #define CAN_F22R2_FB26_Pos                   (26U)                            
  12165. #define CAN_F22R2_FB26_Msk                   (0x1U << CAN_F22R2_FB26_Pos)      /*!< 0x04000000 */
  12166. #define CAN_F22R2_FB26                       CAN_F22R2_FB26_Msk                /*!< Filter bit 26 */
  12167. #define CAN_F22R2_FB27_Pos                   (27U)                            
  12168. #define CAN_F22R2_FB27_Msk                   (0x1U << CAN_F22R2_FB27_Pos)      /*!< 0x08000000 */
  12169. #define CAN_F22R2_FB27                       CAN_F22R2_FB27_Msk                /*!< Filter bit 27 */
  12170. #define CAN_F22R2_FB28_Pos                   (28U)                            
  12171. #define CAN_F22R2_FB28_Msk                   (0x1U << CAN_F22R2_FB28_Pos)      /*!< 0x10000000 */
  12172. #define CAN_F22R2_FB28                       CAN_F22R2_FB28_Msk                /*!< Filter bit 28 */
  12173. #define CAN_F22R2_FB29_Pos                   (29U)                            
  12174. #define CAN_F22R2_FB29_Msk                   (0x1U << CAN_F22R2_FB29_Pos)      /*!< 0x20000000 */
  12175. #define CAN_F22R2_FB29                       CAN_F22R2_FB29_Msk                /*!< Filter bit 29 */
  12176. #define CAN_F22R2_FB30_Pos                   (30U)                            
  12177. #define CAN_F22R2_FB30_Msk                   (0x1U << CAN_F22R2_FB30_Pos)      /*!< 0x40000000 */
  12178. #define CAN_F22R2_FB30                       CAN_F22R2_FB30_Msk                /*!< Filter bit 30 */
  12179. #define CAN_F22R2_FB31_Pos                   (31U)                            
  12180. #define CAN_F22R2_FB31_Msk                   (0x1U << CAN_F22R2_FB31_Pos)      /*!< 0x80000000 */
  12181. #define CAN_F22R2_FB31                       CAN_F22R2_FB31_Msk                /*!< Filter bit 31 */
  12182.  
  12183. /*******************  Bit definition for CAN_F23R2 register  ******************/
  12184. #define CAN_F23R2_FB0_Pos                    (0U)                              
  12185. #define CAN_F23R2_FB0_Msk                    (0x1U << CAN_F23R2_FB0_Pos)       /*!< 0x00000001 */
  12186. #define CAN_F23R2_FB0                        CAN_F23R2_FB0_Msk                 /*!< Filter bit 0 */
  12187. #define CAN_F23R2_FB1_Pos                    (1U)                              
  12188. #define CAN_F23R2_FB1_Msk                    (0x1U << CAN_F23R2_FB1_Pos)       /*!< 0x00000002 */
  12189. #define CAN_F23R2_FB1                        CAN_F23R2_FB1_Msk                 /*!< Filter bit 1 */
  12190. #define CAN_F23R2_FB2_Pos                    (2U)                              
  12191. #define CAN_F23R2_FB2_Msk                    (0x1U << CAN_F23R2_FB2_Pos)       /*!< 0x00000004 */
  12192. #define CAN_F23R2_FB2                        CAN_F23R2_FB2_Msk                 /*!< Filter bit 2 */
  12193. #define CAN_F23R2_FB3_Pos                    (3U)                              
  12194. #define CAN_F23R2_FB3_Msk                    (0x1U << CAN_F23R2_FB3_Pos)       /*!< 0x00000008 */
  12195. #define CAN_F23R2_FB3                        CAN_F23R2_FB3_Msk                 /*!< Filter bit 3 */
  12196. #define CAN_F23R2_FB4_Pos                    (4U)                              
  12197. #define CAN_F23R2_FB4_Msk                    (0x1U << CAN_F23R2_FB4_Pos)       /*!< 0x00000010 */
  12198. #define CAN_F23R2_FB4                        CAN_F23R2_FB4_Msk                 /*!< Filter bit 4 */
  12199. #define CAN_F23R2_FB5_Pos                    (5U)                              
  12200. #define CAN_F23R2_FB5_Msk                    (0x1U << CAN_F23R2_FB5_Pos)       /*!< 0x00000020 */
  12201. #define CAN_F23R2_FB5                        CAN_F23R2_FB5_Msk                 /*!< Filter bit 5 */
  12202. #define CAN_F23R2_FB6_Pos                    (6U)                              
  12203. #define CAN_F23R2_FB6_Msk                    (0x1U << CAN_F23R2_FB6_Pos)       /*!< 0x00000040 */
  12204. #define CAN_F23R2_FB6                        CAN_F23R2_FB6_Msk                 /*!< Filter bit 6 */
  12205. #define CAN_F23R2_FB7_Pos                    (7U)                              
  12206. #define CAN_F23R2_FB7_Msk                    (0x1U << CAN_F23R2_FB7_Pos)       /*!< 0x00000080 */
  12207. #define CAN_F23R2_FB7                        CAN_F23R2_FB7_Msk                 /*!< Filter bit 7 */
  12208. #define CAN_F23R2_FB8_Pos                    (8U)                              
  12209. #define CAN_F23R2_FB8_Msk                    (0x1U << CAN_F23R2_FB8_Pos)       /*!< 0x00000100 */
  12210. #define CAN_F23R2_FB8                        CAN_F23R2_FB8_Msk                 /*!< Filter bit 8 */
  12211. #define CAN_F23R2_FB9_Pos                    (9U)                              
  12212. #define CAN_F23R2_FB9_Msk                    (0x1U << CAN_F23R2_FB9_Pos)       /*!< 0x00000200 */
  12213. #define CAN_F23R2_FB9                        CAN_F23R2_FB9_Msk                 /*!< Filter bit 9 */
  12214. #define CAN_F23R2_FB10_Pos                   (10U)                            
  12215. #define CAN_F23R2_FB10_Msk                   (0x1U << CAN_F23R2_FB10_Pos)      /*!< 0x00000400 */
  12216. #define CAN_F23R2_FB10                       CAN_F23R2_FB10_Msk                /*!< Filter bit 10 */
  12217. #define CAN_F23R2_FB11_Pos                   (11U)                            
  12218. #define CAN_F23R2_FB11_Msk                   (0x1U << CAN_F23R2_FB11_Pos)      /*!< 0x00000800 */
  12219. #define CAN_F23R2_FB11                       CAN_F23R2_FB11_Msk                /*!< Filter bit 11 */
  12220. #define CAN_F23R2_FB12_Pos                   (12U)                            
  12221. #define CAN_F23R2_FB12_Msk                   (0x1U << CAN_F23R2_FB12_Pos)      /*!< 0x00001000 */
  12222. #define CAN_F23R2_FB12                       CAN_F23R2_FB12_Msk                /*!< Filter bit 12 */
  12223. #define CAN_F23R2_FB13_Pos                   (13U)                            
  12224. #define CAN_F23R2_FB13_Msk                   (0x1U << CAN_F23R2_FB13_Pos)      /*!< 0x00002000 */
  12225. #define CAN_F23R2_FB13                       CAN_F23R2_FB13_Msk                /*!< Filter bit 13 */
  12226. #define CAN_F23R2_FB14_Pos                   (14U)                            
  12227. #define CAN_F23R2_FB14_Msk                   (0x1U << CAN_F23R2_FB14_Pos)      /*!< 0x00004000 */
  12228. #define CAN_F23R2_FB14                       CAN_F23R2_FB14_Msk                /*!< Filter bit 14 */
  12229. #define CAN_F23R2_FB15_Pos                   (15U)                            
  12230. #define CAN_F23R2_FB15_Msk                   (0x1U << CAN_F23R2_FB15_Pos)      /*!< 0x00008000 */
  12231. #define CAN_F23R2_FB15                       CAN_F23R2_FB15_Msk                /*!< Filter bit 15 */
  12232. #define CAN_F23R2_FB16_Pos                   (16U)                            
  12233. #define CAN_F23R2_FB16_Msk                   (0x1U << CAN_F23R2_FB16_Pos)      /*!< 0x00010000 */
  12234. #define CAN_F23R2_FB16                       CAN_F23R2_FB16_Msk                /*!< Filter bit 16 */
  12235. #define CAN_F23R2_FB17_Pos                   (17U)                            
  12236. #define CAN_F23R2_FB17_Msk                   (0x1U << CAN_F23R2_FB17_Pos)      /*!< 0x00020000 */
  12237. #define CAN_F23R2_FB17                       CAN_F23R2_FB17_Msk                /*!< Filter bit 17 */
  12238. #define CAN_F23R2_FB18_Pos                   (18U)                            
  12239. #define CAN_F23R2_FB18_Msk                   (0x1U << CAN_F23R2_FB18_Pos)      /*!< 0x00040000 */
  12240. #define CAN_F23R2_FB18                       CAN_F23R2_FB18_Msk                /*!< Filter bit 18 */
  12241. #define CAN_F23R2_FB19_Pos                   (19U)                            
  12242. #define CAN_F23R2_FB19_Msk                   (0x1U << CAN_F23R2_FB19_Pos)      /*!< 0x00080000 */
  12243. #define CAN_F23R2_FB19                       CAN_F23R2_FB19_Msk                /*!< Filter bit 19 */
  12244. #define CAN_F23R2_FB20_Pos                   (20U)                            
  12245. #define CAN_F23R2_FB20_Msk                   (0x1U << CAN_F23R2_FB20_Pos)      /*!< 0x00100000 */
  12246. #define CAN_F23R2_FB20                       CAN_F23R2_FB20_Msk                /*!< Filter bit 20 */
  12247. #define CAN_F23R2_FB21_Pos                   (21U)                            
  12248. #define CAN_F23R2_FB21_Msk                   (0x1U << CAN_F23R2_FB21_Pos)      /*!< 0x00200000 */
  12249. #define CAN_F23R2_FB21                       CAN_F23R2_FB21_Msk                /*!< Filter bit 21 */
  12250. #define CAN_F23R2_FB22_Pos                   (22U)                            
  12251. #define CAN_F23R2_FB22_Msk                   (0x1U << CAN_F23R2_FB22_Pos)      /*!< 0x00400000 */
  12252. #define CAN_F23R2_FB22                       CAN_F23R2_FB22_Msk                /*!< Filter bit 22 */
  12253. #define CAN_F23R2_FB23_Pos                   (23U)                            
  12254. #define CAN_F23R2_FB23_Msk                   (0x1U << CAN_F23R2_FB23_Pos)      /*!< 0x00800000 */
  12255. #define CAN_F23R2_FB23                       CAN_F23R2_FB23_Msk                /*!< Filter bit 23 */
  12256. #define CAN_F23R2_FB24_Pos                   (24U)                            
  12257. #define CAN_F23R2_FB24_Msk                   (0x1U << CAN_F23R2_FB24_Pos)      /*!< 0x01000000 */
  12258. #define CAN_F23R2_FB24                       CAN_F23R2_FB24_Msk                /*!< Filter bit 24 */
  12259. #define CAN_F23R2_FB25_Pos                   (25U)                            
  12260. #define CAN_F23R2_FB25_Msk                   (0x1U << CAN_F23R2_FB25_Pos)      /*!< 0x02000000 */
  12261. #define CAN_F23R2_FB25                       CAN_F23R2_FB25_Msk                /*!< Filter bit 25 */
  12262. #define CAN_F23R2_FB26_Pos                   (26U)                            
  12263. #define CAN_F23R2_FB26_Msk                   (0x1U << CAN_F23R2_FB26_Pos)      /*!< 0x04000000 */
  12264. #define CAN_F23R2_FB26                       CAN_F23R2_FB26_Msk                /*!< Filter bit 26 */
  12265. #define CAN_F23R2_FB27_Pos                   (27U)                            
  12266. #define CAN_F23R2_FB27_Msk                   (0x1U << CAN_F23R2_FB27_Pos)      /*!< 0x08000000 */
  12267. #define CAN_F23R2_FB27                       CAN_F23R2_FB27_Msk                /*!< Filter bit 27 */
  12268. #define CAN_F23R2_FB28_Pos                   (28U)                            
  12269. #define CAN_F23R2_FB28_Msk                   (0x1U << CAN_F23R2_FB28_Pos)      /*!< 0x10000000 */
  12270. #define CAN_F23R2_FB28                       CAN_F23R2_FB28_Msk                /*!< Filter bit 28 */
  12271. #define CAN_F23R2_FB29_Pos                   (29U)                            
  12272. #define CAN_F23R2_FB29_Msk                   (0x1U << CAN_F23R2_FB29_Pos)      /*!< 0x20000000 */
  12273. #define CAN_F23R2_FB29                       CAN_F23R2_FB29_Msk                /*!< Filter bit 29 */
  12274. #define CAN_F23R2_FB30_Pos                   (30U)                            
  12275. #define CAN_F23R2_FB30_Msk                   (0x1U << CAN_F23R2_FB30_Pos)      /*!< 0x40000000 */
  12276. #define CAN_F23R2_FB30                       CAN_F23R2_FB30_Msk                /*!< Filter bit 30 */
  12277. #define CAN_F23R2_FB31_Pos                   (31U)                            
  12278. #define CAN_F23R2_FB31_Msk                   (0x1U << CAN_F23R2_FB31_Pos)      /*!< 0x80000000 */
  12279. #define CAN_F23R2_FB31                       CAN_F23R2_FB31_Msk                /*!< Filter bit 31 */
  12280.  
  12281. /*******************  Bit definition for CAN_F24R2 register  ******************/
  12282. #define CAN_F24R2_FB0_Pos                    (0U)                              
  12283. #define CAN_F24R2_FB0_Msk                    (0x1U << CAN_F24R2_FB0_Pos)       /*!< 0x00000001 */
  12284. #define CAN_F24R2_FB0                        CAN_F24R2_FB0_Msk                 /*!< Filter bit 0 */
  12285. #define CAN_F24R2_FB1_Pos                    (1U)                              
  12286. #define CAN_F24R2_FB1_Msk                    (0x1U << CAN_F24R2_FB1_Pos)       /*!< 0x00000002 */
  12287. #define CAN_F24R2_FB1                        CAN_F24R2_FB1_Msk                 /*!< Filter bit 1 */
  12288. #define CAN_F24R2_FB2_Pos                    (2U)                              
  12289. #define CAN_F24R2_FB2_Msk                    (0x1U << CAN_F24R2_FB2_Pos)       /*!< 0x00000004 */
  12290. #define CAN_F24R2_FB2                        CAN_F24R2_FB2_Msk                 /*!< Filter bit 2 */
  12291. #define CAN_F24R2_FB3_Pos                    (3U)                              
  12292. #define CAN_F24R2_FB3_Msk                    (0x1U << CAN_F24R2_FB3_Pos)       /*!< 0x00000008 */
  12293. #define CAN_F24R2_FB3                        CAN_F24R2_FB3_Msk                 /*!< Filter bit 3 */
  12294. #define CAN_F24R2_FB4_Pos                    (4U)                              
  12295. #define CAN_F24R2_FB4_Msk                    (0x1U << CAN_F24R2_FB4_Pos)       /*!< 0x00000010 */
  12296. #define CAN_F24R2_FB4                        CAN_F24R2_FB4_Msk                 /*!< Filter bit 4 */
  12297. #define CAN_F24R2_FB5_Pos                    (5U)                              
  12298. #define CAN_F24R2_FB5_Msk                    (0x1U << CAN_F24R2_FB5_Pos)       /*!< 0x00000020 */
  12299. #define CAN_F24R2_FB5                        CAN_F24R2_FB5_Msk                 /*!< Filter bit 5 */
  12300. #define CAN_F24R2_FB6_Pos                    (6U)                              
  12301. #define CAN_F24R2_FB6_Msk                    (0x1U << CAN_F24R2_FB6_Pos)       /*!< 0x00000040 */
  12302. #define CAN_F24R2_FB6                        CAN_F24R2_FB6_Msk                 /*!< Filter bit 6 */
  12303. #define CAN_F24R2_FB7_Pos                    (7U)                              
  12304. #define CAN_F24R2_FB7_Msk                    (0x1U << CAN_F24R2_FB7_Pos)       /*!< 0x00000080 */
  12305. #define CAN_F24R2_FB7                        CAN_F24R2_FB7_Msk                 /*!< Filter bit 7 */
  12306. #define CAN_F24R2_FB8_Pos                    (8U)                              
  12307. #define CAN_F24R2_FB8_Msk                    (0x1U << CAN_F24R2_FB8_Pos)       /*!< 0x00000100 */
  12308. #define CAN_F24R2_FB8                        CAN_F24R2_FB8_Msk                 /*!< Filter bit 8 */
  12309. #define CAN_F24R2_FB9_Pos                    (9U)                              
  12310. #define CAN_F24R2_FB9_Msk                    (0x1U << CAN_F24R2_FB9_Pos)       /*!< 0x00000200 */
  12311. #define CAN_F24R2_FB9                        CAN_F24R2_FB9_Msk                 /*!< Filter bit 9 */
  12312. #define CAN_F24R2_FB10_Pos                   (10U)                            
  12313. #define CAN_F24R2_FB10_Msk                   (0x1U << CAN_F24R2_FB10_Pos)      /*!< 0x00000400 */
  12314. #define CAN_F24R2_FB10                       CAN_F24R2_FB10_Msk                /*!< Filter bit 10 */
  12315. #define CAN_F24R2_FB11_Pos                   (11U)                            
  12316. #define CAN_F24R2_FB11_Msk                   (0x1U << CAN_F24R2_FB11_Pos)      /*!< 0x00000800 */
  12317. #define CAN_F24R2_FB11                       CAN_F24R2_FB11_Msk                /*!< Filter bit 11 */
  12318. #define CAN_F24R2_FB12_Pos                   (12U)                            
  12319. #define CAN_F24R2_FB12_Msk                   (0x1U << CAN_F24R2_FB12_Pos)      /*!< 0x00001000 */
  12320. #define CAN_F24R2_FB12                       CAN_F24R2_FB12_Msk                /*!< Filter bit 12 */
  12321. #define CAN_F24R2_FB13_Pos                   (13U)                            
  12322. #define CAN_F24R2_FB13_Msk                   (0x1U << CAN_F24R2_FB13_Pos)      /*!< 0x00002000 */
  12323. #define CAN_F24R2_FB13                       CAN_F24R2_FB13_Msk                /*!< Filter bit 13 */
  12324. #define CAN_F24R2_FB14_Pos                   (14U)                            
  12325. #define CAN_F24R2_FB14_Msk                   (0x1U << CAN_F24R2_FB14_Pos)      /*!< 0x00004000 */
  12326. #define CAN_F24R2_FB14                       CAN_F24R2_FB14_Msk                /*!< Filter bit 14 */
  12327. #define CAN_F24R2_FB15_Pos                   (15U)                            
  12328. #define CAN_F24R2_FB15_Msk                   (0x1U << CAN_F24R2_FB15_Pos)      /*!< 0x00008000 */
  12329. #define CAN_F24R2_FB15                       CAN_F24R2_FB15_Msk                /*!< Filter bit 15 */
  12330. #define CAN_F24R2_FB16_Pos                   (16U)                            
  12331. #define CAN_F24R2_FB16_Msk                   (0x1U << CAN_F24R2_FB16_Pos)      /*!< 0x00010000 */
  12332. #define CAN_F24R2_FB16                       CAN_F24R2_FB16_Msk                /*!< Filter bit 16 */
  12333. #define CAN_F24R2_FB17_Pos                   (17U)                            
  12334. #define CAN_F24R2_FB17_Msk                   (0x1U << CAN_F24R2_FB17_Pos)      /*!< 0x00020000 */
  12335. #define CAN_F24R2_FB17                       CAN_F24R2_FB17_Msk                /*!< Filter bit 17 */
  12336. #define CAN_F24R2_FB18_Pos                   (18U)                            
  12337. #define CAN_F24R2_FB18_Msk                   (0x1U << CAN_F24R2_FB18_Pos)      /*!< 0x00040000 */
  12338. #define CAN_F24R2_FB18                       CAN_F24R2_FB18_Msk                /*!< Filter bit 18 */
  12339. #define CAN_F24R2_FB19_Pos                   (19U)                            
  12340. #define CAN_F24R2_FB19_Msk                   (0x1U << CAN_F24R2_FB19_Pos)      /*!< 0x00080000 */
  12341. #define CAN_F24R2_FB19                       CAN_F24R2_FB19_Msk                /*!< Filter bit 19 */
  12342. #define CAN_F24R2_FB20_Pos                   (20U)                            
  12343. #define CAN_F24R2_FB20_Msk                   (0x1U << CAN_F24R2_FB20_Pos)      /*!< 0x00100000 */
  12344. #define CAN_F24R2_FB20                       CAN_F24R2_FB20_Msk                /*!< Filter bit 20 */
  12345. #define CAN_F24R2_FB21_Pos                   (21U)                            
  12346. #define CAN_F24R2_FB21_Msk                   (0x1U << CAN_F24R2_FB21_Pos)      /*!< 0x00200000 */
  12347. #define CAN_F24R2_FB21                       CAN_F24R2_FB21_Msk                /*!< Filter bit 21 */
  12348. #define CAN_F24R2_FB22_Pos                   (22U)                            
  12349. #define CAN_F24R2_FB22_Msk                   (0x1U << CAN_F24R2_FB22_Pos)      /*!< 0x00400000 */
  12350. #define CAN_F24R2_FB22                       CAN_F24R2_FB22_Msk                /*!< Filter bit 22 */
  12351. #define CAN_F24R2_FB23_Pos                   (23U)                            
  12352. #define CAN_F24R2_FB23_Msk                   (0x1U << CAN_F24R2_FB23_Pos)      /*!< 0x00800000 */
  12353. #define CAN_F24R2_FB23                       CAN_F24R2_FB23_Msk                /*!< Filter bit 23 */
  12354. #define CAN_F24R2_FB24_Pos                   (24U)                            
  12355. #define CAN_F24R2_FB24_Msk                   (0x1U << CAN_F24R2_FB24_Pos)      /*!< 0x01000000 */
  12356. #define CAN_F24R2_FB24                       CAN_F24R2_FB24_Msk                /*!< Filter bit 24 */
  12357. #define CAN_F24R2_FB25_Pos                   (25U)                            
  12358. #define CAN_F24R2_FB25_Msk                   (0x1U << CAN_F24R2_FB25_Pos)      /*!< 0x02000000 */
  12359. #define CAN_F24R2_FB25                       CAN_F24R2_FB25_Msk                /*!< Filter bit 25 */
  12360. #define CAN_F24R2_FB26_Pos                   (26U)                            
  12361. #define CAN_F24R2_FB26_Msk                   (0x1U << CAN_F24R2_FB26_Pos)      /*!< 0x04000000 */
  12362. #define CAN_F24R2_FB26                       CAN_F24R2_FB26_Msk                /*!< Filter bit 26 */
  12363. #define CAN_F24R2_FB27_Pos                   (27U)                            
  12364. #define CAN_F24R2_FB27_Msk                   (0x1U << CAN_F24R2_FB27_Pos)      /*!< 0x08000000 */
  12365. #define CAN_F24R2_FB27                       CAN_F24R2_FB27_Msk                /*!< Filter bit 27 */
  12366. #define CAN_F24R2_FB28_Pos                   (28U)                            
  12367. #define CAN_F24R2_FB28_Msk                   (0x1U << CAN_F24R2_FB28_Pos)      /*!< 0x10000000 */
  12368. #define CAN_F24R2_FB28                       CAN_F24R2_FB28_Msk                /*!< Filter bit 28 */
  12369. #define CAN_F24R2_FB29_Pos                   (29U)                            
  12370. #define CAN_F24R2_FB29_Msk                   (0x1U << CAN_F24R2_FB29_Pos)      /*!< 0x20000000 */
  12371. #define CAN_F24R2_FB29                       CAN_F24R2_FB29_Msk                /*!< Filter bit 29 */
  12372. #define CAN_F24R2_FB30_Pos                   (30U)                            
  12373. #define CAN_F24R2_FB30_Msk                   (0x1U << CAN_F24R2_FB30_Pos)      /*!< 0x40000000 */
  12374. #define CAN_F24R2_FB30                       CAN_F24R2_FB30_Msk                /*!< Filter bit 30 */
  12375. #define CAN_F24R2_FB31_Pos                   (31U)                            
  12376. #define CAN_F24R2_FB31_Msk                   (0x1U << CAN_F24R2_FB31_Pos)      /*!< 0x80000000 */
  12377. #define CAN_F24R2_FB31                       CAN_F24R2_FB31_Msk                /*!< Filter bit 31 */
  12378.  
  12379. /*******************  Bit definition for CAN_F25R2 register  ******************/
  12380. #define CAN_F25R2_FB0_Pos                    (0U)                              
  12381. #define CAN_F25R2_FB0_Msk                    (0x1U << CAN_F25R2_FB0_Pos)       /*!< 0x00000001 */
  12382. #define CAN_F25R2_FB0                        CAN_F25R2_FB0_Msk                 /*!< Filter bit 0 */
  12383. #define CAN_F25R2_FB1_Pos                    (1U)                              
  12384. #define CAN_F25R2_FB1_Msk                    (0x1U << CAN_F25R2_FB1_Pos)       /*!< 0x00000002 */
  12385. #define CAN_F25R2_FB1                        CAN_F25R2_FB1_Msk                 /*!< Filter bit 1 */
  12386. #define CAN_F25R2_FB2_Pos                    (2U)                              
  12387. #define CAN_F25R2_FB2_Msk                    (0x1U << CAN_F25R2_FB2_Pos)       /*!< 0x00000004 */
  12388. #define CAN_F25R2_FB2                        CAN_F25R2_FB2_Msk                 /*!< Filter bit 2 */
  12389. #define CAN_F25R2_FB3_Pos                    (3U)                              
  12390. #define CAN_F25R2_FB3_Msk                    (0x1U << CAN_F25R2_FB3_Pos)       /*!< 0x00000008 */
  12391. #define CAN_F25R2_FB3                        CAN_F25R2_FB3_Msk                 /*!< Filter bit 3 */
  12392. #define CAN_F25R2_FB4_Pos                    (4U)                              
  12393. #define CAN_F25R2_FB4_Msk                    (0x1U << CAN_F25R2_FB4_Pos)       /*!< 0x00000010 */
  12394. #define CAN_F25R2_FB4                        CAN_F25R2_FB4_Msk                 /*!< Filter bit 4 */
  12395. #define CAN_F25R2_FB5_Pos                    (5U)                              
  12396. #define CAN_F25R2_FB5_Msk                    (0x1U << CAN_F25R2_FB5_Pos)       /*!< 0x00000020 */
  12397. #define CAN_F25R2_FB5                        CAN_F25R2_FB5_Msk                 /*!< Filter bit 5 */
  12398. #define CAN_F25R2_FB6_Pos                    (6U)                              
  12399. #define CAN_F25R2_FB6_Msk                    (0x1U << CAN_F25R2_FB6_Pos)       /*!< 0x00000040 */
  12400. #define CAN_F25R2_FB6                        CAN_F25R2_FB6_Msk                 /*!< Filter bit 6 */
  12401. #define CAN_F25R2_FB7_Pos                    (7U)                              
  12402. #define CAN_F25R2_FB7_Msk                    (0x1U << CAN_F25R2_FB7_Pos)       /*!< 0x00000080 */
  12403. #define CAN_F25R2_FB7                        CAN_F25R2_FB7_Msk                 /*!< Filter bit 7 */
  12404. #define CAN_F25R2_FB8_Pos                    (8U)                              
  12405. #define CAN_F25R2_FB8_Msk                    (0x1U << CAN_F25R2_FB8_Pos)       /*!< 0x00000100 */
  12406. #define CAN_F25R2_FB8                        CAN_F25R2_FB8_Msk                 /*!< Filter bit 8 */
  12407. #define CAN_F25R2_FB9_Pos                    (9U)                              
  12408. #define CAN_F25R2_FB9_Msk                    (0x1U << CAN_F25R2_FB9_Pos)       /*!< 0x00000200 */
  12409. #define CAN_F25R2_FB9                        CAN_F25R2_FB9_Msk                 /*!< Filter bit 9 */
  12410. #define CAN_F25R2_FB10_Pos                   (10U)                            
  12411. #define CAN_F25R2_FB10_Msk                   (0x1U << CAN_F25R2_FB10_Pos)      /*!< 0x00000400 */
  12412. #define CAN_F25R2_FB10                       CAN_F25R2_FB10_Msk                /*!< Filter bit 10 */
  12413. #define CAN_F25R2_FB11_Pos                   (11U)                            
  12414. #define CAN_F25R2_FB11_Msk                   (0x1U << CAN_F25R2_FB11_Pos)      /*!< 0x00000800 */
  12415. #define CAN_F25R2_FB11                       CAN_F25R2_FB11_Msk                /*!< Filter bit 11 */
  12416. #define CAN_F25R2_FB12_Pos                   (12U)                            
  12417. #define CAN_F25R2_FB12_Msk                   (0x1U << CAN_F25R2_FB12_Pos)      /*!< 0x00001000 */
  12418. #define CAN_F25R2_FB12                       CAN_F25R2_FB12_Msk                /*!< Filter bit 12 */
  12419. #define CAN_F25R2_FB13_Pos                   (13U)                            
  12420. #define CAN_F25R2_FB13_Msk                   (0x1U << CAN_F25R2_FB13_Pos)      /*!< 0x00002000 */
  12421. #define CAN_F25R2_FB13                       CAN_F25R2_FB13_Msk                /*!< Filter bit 13 */
  12422. #define CAN_F25R2_FB14_Pos                   (14U)                            
  12423. #define CAN_F25R2_FB14_Msk                   (0x1U << CAN_F25R2_FB14_Pos)      /*!< 0x00004000 */
  12424. #define CAN_F25R2_FB14                       CAN_F25R2_FB14_Msk                /*!< Filter bit 14 */
  12425. #define CAN_F25R2_FB15_Pos                   (15U)                            
  12426. #define CAN_F25R2_FB15_Msk                   (0x1U << CAN_F25R2_FB15_Pos)      /*!< 0x00008000 */
  12427. #define CAN_F25R2_FB15                       CAN_F25R2_FB15_Msk                /*!< Filter bit 15 */
  12428. #define CAN_F25R2_FB16_Pos                   (16U)                            
  12429. #define CAN_F25R2_FB16_Msk                   (0x1U << CAN_F25R2_FB16_Pos)      /*!< 0x00010000 */
  12430. #define CAN_F25R2_FB16                       CAN_F25R2_FB16_Msk                /*!< Filter bit 16 */
  12431. #define CAN_F25R2_FB17_Pos                   (17U)                            
  12432. #define CAN_F25R2_FB17_Msk                   (0x1U << CAN_F25R2_FB17_Pos)      /*!< 0x00020000 */
  12433. #define CAN_F25R2_FB17                       CAN_F25R2_FB17_Msk                /*!< Filter bit 17 */
  12434. #define CAN_F25R2_FB18_Pos                   (18U)                            
  12435. #define CAN_F25R2_FB18_Msk                   (0x1U << CAN_F25R2_FB18_Pos)      /*!< 0x00040000 */
  12436. #define CAN_F25R2_FB18                       CAN_F25R2_FB18_Msk                /*!< Filter bit 18 */
  12437. #define CAN_F25R2_FB19_Pos                   (19U)                            
  12438. #define CAN_F25R2_FB19_Msk                   (0x1U << CAN_F25R2_FB19_Pos)      /*!< 0x00080000 */
  12439. #define CAN_F25R2_FB19                       CAN_F25R2_FB19_Msk                /*!< Filter bit 19 */
  12440. #define CAN_F25R2_FB20_Pos                   (20U)                            
  12441. #define CAN_F25R2_FB20_Msk                   (0x1U << CAN_F25R2_FB20_Pos)      /*!< 0x00100000 */
  12442. #define CAN_F25R2_FB20                       CAN_F25R2_FB20_Msk                /*!< Filter bit 20 */
  12443. #define CAN_F25R2_FB21_Pos                   (21U)                            
  12444. #define CAN_F25R2_FB21_Msk                   (0x1U << CAN_F25R2_FB21_Pos)      /*!< 0x00200000 */
  12445. #define CAN_F25R2_FB21                       CAN_F25R2_FB21_Msk                /*!< Filter bit 21 */
  12446. #define CAN_F25R2_FB22_Pos                   (22U)                            
  12447. #define CAN_F25R2_FB22_Msk                   (0x1U << CAN_F25R2_FB22_Pos)      /*!< 0x00400000 */
  12448. #define CAN_F25R2_FB22                       CAN_F25R2_FB22_Msk                /*!< Filter bit 22 */
  12449. #define CAN_F25R2_FB23_Pos                   (23U)                            
  12450. #define CAN_F25R2_FB23_Msk                   (0x1U << CAN_F25R2_FB23_Pos)      /*!< 0x00800000 */
  12451. #define CAN_F25R2_FB23                       CAN_F25R2_FB23_Msk                /*!< Filter bit 23 */
  12452. #define CAN_F25R2_FB24_Pos                   (24U)                            
  12453. #define CAN_F25R2_FB24_Msk                   (0x1U << CAN_F25R2_FB24_Pos)      /*!< 0x01000000 */
  12454. #define CAN_F25R2_FB24                       CAN_F25R2_FB24_Msk                /*!< Filter bit 24 */
  12455. #define CAN_F25R2_FB25_Pos                   (25U)                            
  12456. #define CAN_F25R2_FB25_Msk                   (0x1U << CAN_F25R2_FB25_Pos)      /*!< 0x02000000 */
  12457. #define CAN_F25R2_FB25                       CAN_F25R2_FB25_Msk                /*!< Filter bit 25 */
  12458. #define CAN_F25R2_FB26_Pos                   (26U)                            
  12459. #define CAN_F25R2_FB26_Msk                   (0x1U << CAN_F25R2_FB26_Pos)      /*!< 0x04000000 */
  12460. #define CAN_F25R2_FB26                       CAN_F25R2_FB26_Msk                /*!< Filter bit 26 */
  12461. #define CAN_F25R2_FB27_Pos                   (27U)                            
  12462. #define CAN_F25R2_FB27_Msk                   (0x1U << CAN_F25R2_FB27_Pos)      /*!< 0x08000000 */
  12463. #define CAN_F25R2_FB27                       CAN_F25R2_FB27_Msk                /*!< Filter bit 27 */
  12464. #define CAN_F25R2_FB28_Pos                   (28U)                            
  12465. #define CAN_F25R2_FB28_Msk                   (0x1U << CAN_F25R2_FB28_Pos)      /*!< 0x10000000 */
  12466. #define CAN_F25R2_FB28                       CAN_F25R2_FB28_Msk                /*!< Filter bit 28 */
  12467. #define CAN_F25R2_FB29_Pos                   (29U)                            
  12468. #define CAN_F25R2_FB29_Msk                   (0x1U << CAN_F25R2_FB29_Pos)      /*!< 0x20000000 */
  12469. #define CAN_F25R2_FB29                       CAN_F25R2_FB29_Msk                /*!< Filter bit 29 */
  12470. #define CAN_F25R2_FB30_Pos                   (30U)                            
  12471. #define CAN_F25R2_FB30_Msk                   (0x1U << CAN_F25R2_FB30_Pos)      /*!< 0x40000000 */
  12472. #define CAN_F25R2_FB30                       CAN_F25R2_FB30_Msk                /*!< Filter bit 30 */
  12473. #define CAN_F25R2_FB31_Pos                   (31U)                            
  12474. #define CAN_F25R2_FB31_Msk                   (0x1U << CAN_F25R2_FB31_Pos)      /*!< 0x80000000 */
  12475. #define CAN_F25R2_FB31                       CAN_F25R2_FB31_Msk                /*!< Filter bit 31 */
  12476.  
  12477. /*******************  Bit definition for CAN_F26R2 register  ******************/
  12478. #define CAN_F26R2_FB0_Pos                    (0U)                              
  12479. #define CAN_F26R2_FB0_Msk                    (0x1U << CAN_F26R2_FB0_Pos)       /*!< 0x00000001 */
  12480. #define CAN_F26R2_FB0                        CAN_F26R2_FB0_Msk                 /*!< Filter bit 0 */
  12481. #define CAN_F26R2_FB1_Pos                    (1U)                              
  12482. #define CAN_F26R2_FB1_Msk                    (0x1U << CAN_F26R2_FB1_Pos)       /*!< 0x00000002 */
  12483. #define CAN_F26R2_FB1                        CAN_F26R2_FB1_Msk                 /*!< Filter bit 1 */
  12484. #define CAN_F26R2_FB2_Pos                    (2U)                              
  12485. #define CAN_F26R2_FB2_Msk                    (0x1U << CAN_F26R2_FB2_Pos)       /*!< 0x00000004 */
  12486. #define CAN_F26R2_FB2                        CAN_F26R2_FB2_Msk                 /*!< Filter bit 2 */
  12487. #define CAN_F26R2_FB3_Pos                    (3U)                              
  12488. #define CAN_F26R2_FB3_Msk                    (0x1U << CAN_F26R2_FB3_Pos)       /*!< 0x00000008 */
  12489. #define CAN_F26R2_FB3                        CAN_F26R2_FB3_Msk                 /*!< Filter bit 3 */
  12490. #define CAN_F26R2_FB4_Pos                    (4U)                              
  12491. #define CAN_F26R2_FB4_Msk                    (0x1U << CAN_F26R2_FB4_Pos)       /*!< 0x00000010 */
  12492. #define CAN_F26R2_FB4                        CAN_F26R2_FB4_Msk                 /*!< Filter bit 4 */
  12493. #define CAN_F26R2_FB5_Pos                    (5U)                              
  12494. #define CAN_F26R2_FB5_Msk                    (0x1U << CAN_F26R2_FB5_Pos)       /*!< 0x00000020 */
  12495. #define CAN_F26R2_FB5                        CAN_F26R2_FB5_Msk                 /*!< Filter bit 5 */
  12496. #define CAN_F26R2_FB6_Pos                    (6U)                              
  12497. #define CAN_F26R2_FB6_Msk                    (0x1U << CAN_F26R2_FB6_Pos)       /*!< 0x00000040 */
  12498. #define CAN_F26R2_FB6                        CAN_F26R2_FB6_Msk                 /*!< Filter bit 6 */
  12499. #define CAN_F26R2_FB7_Pos                    (7U)                              
  12500. #define CAN_F26R2_FB7_Msk                    (0x1U << CAN_F26R2_FB7_Pos)       /*!< 0x00000080 */
  12501. #define CAN_F26R2_FB7                        CAN_F26R2_FB7_Msk                 /*!< Filter bit 7 */
  12502. #define CAN_F26R2_FB8_Pos                    (8U)                              
  12503. #define CAN_F26R2_FB8_Msk                    (0x1U << CAN_F26R2_FB8_Pos)       /*!< 0x00000100 */
  12504. #define CAN_F26R2_FB8                        CAN_F26R2_FB8_Msk                 /*!< Filter bit 8 */
  12505. #define CAN_F26R2_FB9_Pos                    (9U)                              
  12506. #define CAN_F26R2_FB9_Msk                    (0x1U << CAN_F26R2_FB9_Pos)       /*!< 0x00000200 */
  12507. #define CAN_F26R2_FB9                        CAN_F26R2_FB9_Msk                 /*!< Filter bit 9 */
  12508. #define CAN_F26R2_FB10_Pos                   (10U)                            
  12509. #define CAN_F26R2_FB10_Msk                   (0x1U << CAN_F26R2_FB10_Pos)      /*!< 0x00000400 */
  12510. #define CAN_F26R2_FB10                       CAN_F26R2_FB10_Msk                /*!< Filter bit 10 */
  12511. #define CAN_F26R2_FB11_Pos                   (11U)                            
  12512. #define CAN_F26R2_FB11_Msk                   (0x1U << CAN_F26R2_FB11_Pos)      /*!< 0x00000800 */
  12513. #define CAN_F26R2_FB11                       CAN_F26R2_FB11_Msk                /*!< Filter bit 11 */
  12514. #define CAN_F26R2_FB12_Pos                   (12U)                            
  12515. #define CAN_F26R2_FB12_Msk                   (0x1U << CAN_F26R2_FB12_Pos)      /*!< 0x00001000 */
  12516. #define CAN_F26R2_FB12                       CAN_F26R2_FB12_Msk                /*!< Filter bit 12 */
  12517. #define CAN_F26R2_FB13_Pos                   (13U)                            
  12518. #define CAN_F26R2_FB13_Msk                   (0x1U << CAN_F26R2_FB13_Pos)      /*!< 0x00002000 */
  12519. #define CAN_F26R2_FB13                       CAN_F26R2_FB13_Msk                /*!< Filter bit 13 */
  12520. #define CAN_F26R2_FB14_Pos                   (14U)                            
  12521. #define CAN_F26R2_FB14_Msk                   (0x1U << CAN_F26R2_FB14_Pos)      /*!< 0x00004000 */
  12522. #define CAN_F26R2_FB14                       CAN_F26R2_FB14_Msk                /*!< Filter bit 14 */
  12523. #define CAN_F26R2_FB15_Pos                   (15U)                            
  12524. #define CAN_F26R2_FB15_Msk                   (0x1U << CAN_F26R2_FB15_Pos)      /*!< 0x00008000 */
  12525. #define CAN_F26R2_FB15                       CAN_F26R2_FB15_Msk                /*!< Filter bit 15 */
  12526. #define CAN_F26R2_FB16_Pos                   (16U)                            
  12527. #define CAN_F26R2_FB16_Msk                   (0x1U << CAN_F26R2_FB16_Pos)      /*!< 0x00010000 */
  12528. #define CAN_F26R2_FB16                       CAN_F26R2_FB16_Msk                /*!< Filter bit 16 */
  12529. #define CAN_F26R2_FB17_Pos                   (17U)                            
  12530. #define CAN_F26R2_FB17_Msk                   (0x1U << CAN_F26R2_FB17_Pos)      /*!< 0x00020000 */
  12531. #define CAN_F26R2_FB17                       CAN_F26R2_FB17_Msk                /*!< Filter bit 17 */
  12532. #define CAN_F26R2_FB18_Pos                   (18U)                            
  12533. #define CAN_F26R2_FB18_Msk                   (0x1U << CAN_F26R2_FB18_Pos)      /*!< 0x00040000 */
  12534. #define CAN_F26R2_FB18                       CAN_F26R2_FB18_Msk                /*!< Filter bit 18 */
  12535. #define CAN_F26R2_FB19_Pos                   (19U)                            
  12536. #define CAN_F26R2_FB19_Msk                   (0x1U << CAN_F26R2_FB19_Pos)      /*!< 0x00080000 */
  12537. #define CAN_F26R2_FB19                       CAN_F26R2_FB19_Msk                /*!< Filter bit 19 */
  12538. #define CAN_F26R2_FB20_Pos                   (20U)                            
  12539. #define CAN_F26R2_FB20_Msk                   (0x1U << CAN_F26R2_FB20_Pos)      /*!< 0x00100000 */
  12540. #define CAN_F26R2_FB20                       CAN_F26R2_FB20_Msk                /*!< Filter bit 20 */
  12541. #define CAN_F26R2_FB21_Pos                   (21U)                            
  12542. #define CAN_F26R2_FB21_Msk                   (0x1U << CAN_F26R2_FB21_Pos)      /*!< 0x00200000 */
  12543. #define CAN_F26R2_FB21                       CAN_F26R2_FB21_Msk                /*!< Filter bit 21 */
  12544. #define CAN_F26R2_FB22_Pos                   (22U)                            
  12545. #define CAN_F26R2_FB22_Msk                   (0x1U << CAN_F26R2_FB22_Pos)      /*!< 0x00400000 */
  12546. #define CAN_F26R2_FB22                       CAN_F26R2_FB22_Msk                /*!< Filter bit 22 */
  12547. #define CAN_F26R2_FB23_Pos                   (23U)                            
  12548. #define CAN_F26R2_FB23_Msk                   (0x1U << CAN_F26R2_FB23_Pos)      /*!< 0x00800000 */
  12549. #define CAN_F26R2_FB23                       CAN_F26R2_FB23_Msk                /*!< Filter bit 23 */
  12550. #define CAN_F26R2_FB24_Pos                   (24U)                            
  12551. #define CAN_F26R2_FB24_Msk                   (0x1U << CAN_F26R2_FB24_Pos)      /*!< 0x01000000 */
  12552. #define CAN_F26R2_FB24                       CAN_F26R2_FB24_Msk                /*!< Filter bit 24 */
  12553. #define CAN_F26R2_FB25_Pos                   (25U)                            
  12554. #define CAN_F26R2_FB25_Msk                   (0x1U << CAN_F26R2_FB25_Pos)      /*!< 0x02000000 */
  12555. #define CAN_F26R2_FB25                       CAN_F26R2_FB25_Msk                /*!< Filter bit 25 */
  12556. #define CAN_F26R2_FB26_Pos                   (26U)                            
  12557. #define CAN_F26R2_FB26_Msk                   (0x1U << CAN_F26R2_FB26_Pos)      /*!< 0x04000000 */
  12558. #define CAN_F26R2_FB26                       CAN_F26R2_FB26_Msk                /*!< Filter bit 26 */
  12559. #define CAN_F26R2_FB27_Pos                   (27U)                            
  12560. #define CAN_F26R2_FB27_Msk                   (0x1U << CAN_F26R2_FB27_Pos)      /*!< 0x08000000 */
  12561. #define CAN_F26R2_FB27                       CAN_F26R2_FB27_Msk                /*!< Filter bit 27 */
  12562. #define CAN_F26R2_FB28_Pos                   (28U)                            
  12563. #define CAN_F26R2_FB28_Msk                   (0x1U << CAN_F26R2_FB28_Pos)      /*!< 0x10000000 */
  12564. #define CAN_F26R2_FB28                       CAN_F26R2_FB28_Msk                /*!< Filter bit 28 */
  12565. #define CAN_F26R2_FB29_Pos                   (29U)                            
  12566. #define CAN_F26R2_FB29_Msk                   (0x1U << CAN_F26R2_FB29_Pos)      /*!< 0x20000000 */
  12567. #define CAN_F26R2_FB29                       CAN_F26R2_FB29_Msk                /*!< Filter bit 29 */
  12568. #define CAN_F26R2_FB30_Pos                   (30U)                            
  12569. #define CAN_F26R2_FB30_Msk                   (0x1U << CAN_F26R2_FB30_Pos)      /*!< 0x40000000 */
  12570. #define CAN_F26R2_FB30                       CAN_F26R2_FB30_Msk                /*!< Filter bit 30 */
  12571. #define CAN_F26R2_FB31_Pos                   (31U)                            
  12572. #define CAN_F26R2_FB31_Msk                   (0x1U << CAN_F26R2_FB31_Pos)      /*!< 0x80000000 */
  12573. #define CAN_F26R2_FB31                       CAN_F26R2_FB31_Msk                /*!< Filter bit 31 */
  12574.  
  12575. /*******************  Bit definition for CAN_F27R2 register  ******************/
  12576. #define CAN_F27R2_FB0_Pos                    (0U)                              
  12577. #define CAN_F27R2_FB0_Msk                    (0x1U << CAN_F27R2_FB0_Pos)       /*!< 0x00000001 */
  12578. #define CAN_F27R2_FB0                        CAN_F27R2_FB0_Msk                 /*!< Filter bit 0 */
  12579. #define CAN_F27R2_FB1_Pos                    (1U)                              
  12580. #define CAN_F27R2_FB1_Msk                    (0x1U << CAN_F27R2_FB1_Pos)       /*!< 0x00000002 */
  12581. #define CAN_F27R2_FB1                        CAN_F27R2_FB1_Msk                 /*!< Filter bit 1 */
  12582. #define CAN_F27R2_FB2_Pos                    (2U)                              
  12583. #define CAN_F27R2_FB2_Msk                    (0x1U << CAN_F27R2_FB2_Pos)       /*!< 0x00000004 */
  12584. #define CAN_F27R2_FB2                        CAN_F27R2_FB2_Msk                 /*!< Filter bit 2 */
  12585. #define CAN_F27R2_FB3_Pos                    (3U)                              
  12586. #define CAN_F27R2_FB3_Msk                    (0x1U << CAN_F27R2_FB3_Pos)       /*!< 0x00000008 */
  12587. #define CAN_F27R2_FB3                        CAN_F27R2_FB3_Msk                 /*!< Filter bit 3 */
  12588. #define CAN_F27R2_FB4_Pos                    (4U)                              
  12589. #define CAN_F27R2_FB4_Msk                    (0x1U << CAN_F27R2_FB4_Pos)       /*!< 0x00000010 */
  12590. #define CAN_F27R2_FB4                        CAN_F27R2_FB4_Msk                 /*!< Filter bit 4 */
  12591. #define CAN_F27R2_FB5_Pos                    (5U)                              
  12592. #define CAN_F27R2_FB5_Msk                    (0x1U << CAN_F27R2_FB5_Pos)       /*!< 0x00000020 */
  12593. #define CAN_F27R2_FB5                        CAN_F27R2_FB5_Msk                 /*!< Filter bit 5 */
  12594. #define CAN_F27R2_FB6_Pos                    (6U)                              
  12595. #define CAN_F27R2_FB6_Msk                    (0x1U << CAN_F27R2_FB6_Pos)       /*!< 0x00000040 */
  12596. #define CAN_F27R2_FB6                        CAN_F27R2_FB6_Msk                 /*!< Filter bit 6 */
  12597. #define CAN_F27R2_FB7_Pos                    (7U)                              
  12598. #define CAN_F27R2_FB7_Msk                    (0x1U << CAN_F27R2_FB7_Pos)       /*!< 0x00000080 */
  12599. #define CAN_F27R2_FB7                        CAN_F27R2_FB7_Msk                 /*!< Filter bit 7 */
  12600. #define CAN_F27R2_FB8_Pos                    (8U)                              
  12601. #define CAN_F27R2_FB8_Msk                    (0x1U << CAN_F27R2_FB8_Pos)       /*!< 0x00000100 */
  12602. #define CAN_F27R2_FB8                        CAN_F27R2_FB8_Msk                 /*!< Filter bit 8 */
  12603. #define CAN_F27R2_FB9_Pos                    (9U)                              
  12604. #define CAN_F27R2_FB9_Msk                    (0x1U << CAN_F27R2_FB9_Pos)       /*!< 0x00000200 */
  12605. #define CAN_F27R2_FB9                        CAN_F27R2_FB9_Msk                 /*!< Filter bit 9 */
  12606. #define CAN_F27R2_FB10_Pos                   (10U)                            
  12607. #define CAN_F27R2_FB10_Msk                   (0x1U << CAN_F27R2_FB10_Pos)      /*!< 0x00000400 */
  12608. #define CAN_F27R2_FB10                       CAN_F27R2_FB10_Msk                /*!< Filter bit 10 */
  12609. #define CAN_F27R2_FB11_Pos                   (11U)                            
  12610. #define CAN_F27R2_FB11_Msk                   (0x1U << CAN_F27R2_FB11_Pos)      /*!< 0x00000800 */
  12611. #define CAN_F27R2_FB11                       CAN_F27R2_FB11_Msk                /*!< Filter bit 11 */
  12612. #define CAN_F27R2_FB12_Pos                   (12U)                            
  12613. #define CAN_F27R2_FB12_Msk                   (0x1U << CAN_F27R2_FB12_Pos)      /*!< 0x00001000 */
  12614. #define CAN_F27R2_FB12                       CAN_F27R2_FB12_Msk                /*!< Filter bit 12 */
  12615. #define CAN_F27R2_FB13_Pos                   (13U)                            
  12616. #define CAN_F27R2_FB13_Msk                   (0x1U << CAN_F27R2_FB13_Pos)      /*!< 0x00002000 */
  12617. #define CAN_F27R2_FB13                       CAN_F27R2_FB13_Msk                /*!< Filter bit 13 */
  12618. #define CAN_F27R2_FB14_Pos                   (14U)                            
  12619. #define CAN_F27R2_FB14_Msk                   (0x1U << CAN_F27R2_FB14_Pos)      /*!< 0x00004000 */
  12620. #define CAN_F27R2_FB14                       CAN_F27R2_FB14_Msk                /*!< Filter bit 14 */
  12621. #define CAN_F27R2_FB15_Pos                   (15U)                            
  12622. #define CAN_F27R2_FB15_Msk                   (0x1U << CAN_F27R2_FB15_Pos)      /*!< 0x00008000 */
  12623. #define CAN_F27R2_FB15                       CAN_F27R2_FB15_Msk                /*!< Filter bit 15 */
  12624. #define CAN_F27R2_FB16_Pos                   (16U)                            
  12625. #define CAN_F27R2_FB16_Msk                   (0x1U << CAN_F27R2_FB16_Pos)      /*!< 0x00010000 */
  12626. #define CAN_F27R2_FB16                       CAN_F27R2_FB16_Msk                /*!< Filter bit 16 */
  12627. #define CAN_F27R2_FB17_Pos                   (17U)                            
  12628. #define CAN_F27R2_FB17_Msk                   (0x1U << CAN_F27R2_FB17_Pos)      /*!< 0x00020000 */
  12629. #define CAN_F27R2_FB17                       CAN_F27R2_FB17_Msk                /*!< Filter bit 17 */
  12630. #define CAN_F27R2_FB18_Pos                   (18U)                            
  12631. #define CAN_F27R2_FB18_Msk                   (0x1U << CAN_F27R2_FB18_Pos)      /*!< 0x00040000 */
  12632. #define CAN_F27R2_FB18                       CAN_F27R2_FB18_Msk                /*!< Filter bit 18 */
  12633. #define CAN_F27R2_FB19_Pos                   (19U)                            
  12634. #define CAN_F27R2_FB19_Msk                   (0x1U << CAN_F27R2_FB19_Pos)      /*!< 0x00080000 */
  12635. #define CAN_F27R2_FB19                       CAN_F27R2_FB19_Msk                /*!< Filter bit 19 */
  12636. #define CAN_F27R2_FB20_Pos                   (20U)                            
  12637. #define CAN_F27R2_FB20_Msk                   (0x1U << CAN_F27R2_FB20_Pos)      /*!< 0x00100000 */
  12638. #define CAN_F27R2_FB20                       CAN_F27R2_FB20_Msk                /*!< Filter bit 20 */
  12639. #define CAN_F27R2_FB21_Pos                   (21U)                            
  12640. #define CAN_F27R2_FB21_Msk                   (0x1U << CAN_F27R2_FB21_Pos)      /*!< 0x00200000 */
  12641. #define CAN_F27R2_FB21                       CAN_F27R2_FB21_Msk                /*!< Filter bit 21 */
  12642. #define CAN_F27R2_FB22_Pos                   (22U)                            
  12643. #define CAN_F27R2_FB22_Msk                   (0x1U << CAN_F27R2_FB22_Pos)      /*!< 0x00400000 */
  12644. #define CAN_F27R2_FB22                       CAN_F27R2_FB22_Msk                /*!< Filter bit 22 */
  12645. #define CAN_F27R2_FB23_Pos                   (23U)                            
  12646. #define CAN_F27R2_FB23_Msk                   (0x1U << CAN_F27R2_FB23_Pos)      /*!< 0x00800000 */
  12647. #define CAN_F27R2_FB23                       CAN_F27R2_FB23_Msk                /*!< Filter bit 23 */
  12648. #define CAN_F27R2_FB24_Pos                   (24U)                            
  12649. #define CAN_F27R2_FB24_Msk                   (0x1U << CAN_F27R2_FB24_Pos)      /*!< 0x01000000 */
  12650. #define CAN_F27R2_FB24                       CAN_F27R2_FB24_Msk                /*!< Filter bit 24 */
  12651. #define CAN_F27R2_FB25_Pos                   (25U)                            
  12652. #define CAN_F27R2_FB25_Msk                   (0x1U << CAN_F27R2_FB25_Pos)      /*!< 0x02000000 */
  12653. #define CAN_F27R2_FB25                       CAN_F27R2_FB25_Msk                /*!< Filter bit 25 */
  12654. #define CAN_F27R2_FB26_Pos                   (26U)                            
  12655. #define CAN_F27R2_FB26_Msk                   (0x1U << CAN_F27R2_FB26_Pos)      /*!< 0x04000000 */
  12656. #define CAN_F27R2_FB26                       CAN_F27R2_FB26_Msk                /*!< Filter bit 26 */
  12657. #define CAN_F27R2_FB27_Pos                   (27U)                            
  12658. #define CAN_F27R2_FB27_Msk                   (0x1U << CAN_F27R2_FB27_Pos)      /*!< 0x08000000 */
  12659. #define CAN_F27R2_FB27                       CAN_F27R2_FB27_Msk                /*!< Filter bit 27 */
  12660. #define CAN_F27R2_FB28_Pos                   (28U)                            
  12661. #define CAN_F27R2_FB28_Msk                   (0x1U << CAN_F27R2_FB28_Pos)      /*!< 0x10000000 */
  12662. #define CAN_F27R2_FB28                       CAN_F27R2_FB28_Msk                /*!< Filter bit 28 */
  12663. #define CAN_F27R2_FB29_Pos                   (29U)                            
  12664. #define CAN_F27R2_FB29_Msk                   (0x1U << CAN_F27R2_FB29_Pos)      /*!< 0x20000000 */
  12665. #define CAN_F27R2_FB29                       CAN_F27R2_FB29_Msk                /*!< Filter bit 29 */
  12666. #define CAN_F27R2_FB30_Pos                   (30U)                            
  12667. #define CAN_F27R2_FB30_Msk                   (0x1U << CAN_F27R2_FB30_Pos)      /*!< 0x40000000 */
  12668. #define CAN_F27R2_FB30                       CAN_F27R2_FB30_Msk                /*!< Filter bit 30 */
  12669. #define CAN_F27R2_FB31_Pos                   (31U)                            
  12670. #define CAN_F27R2_FB31_Msk                   (0x1U << CAN_F27R2_FB31_Pos)      /*!< 0x80000000 */
  12671. #define CAN_F27R2_FB31                       CAN_F27R2_FB31_Msk                /*!< Filter bit 31 */
  12672.  
  12673. /******************************************************************************/
  12674. /*                                                                            */
  12675. /*                        Serial Peripheral Interface                         */
  12676. /*                                                                            */
  12677. /******************************************************************************/
  12678.  
  12679. /*******************  Bit definition for SPI_CR1 register  ********************/
  12680. #define SPI_CR1_CPHA_Pos                    (0U)                              
  12681. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  12682. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  12683. #define SPI_CR1_CPOL_Pos                    (1U)                              
  12684. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  12685. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  12686. #define SPI_CR1_MSTR_Pos                    (2U)                              
  12687. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  12688. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  12689.  
  12690. #define SPI_CR1_BR_Pos                      (3U)                              
  12691. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  12692. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  12693. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  12694. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  12695. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  12696.  
  12697. #define SPI_CR1_SPE_Pos                     (6U)                              
  12698. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  12699. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  12700. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  12701. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  12702. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  12703. #define SPI_CR1_SSI_Pos                     (8U)                              
  12704. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  12705. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  12706. #define SPI_CR1_SSM_Pos                     (9U)                              
  12707. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  12708. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  12709. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  12710. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  12711. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  12712. #define SPI_CR1_DFF_Pos                     (11U)                              
  12713. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  12714. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  12715. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  12716. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  12717. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  12718. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  12719. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  12720. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  12721. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  12722. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  12723. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  12724. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  12725. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  12726. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  12727.  
  12728. /*******************  Bit definition for SPI_CR2 register  ********************/
  12729. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  12730. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  12731. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  12732. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  12733. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  12734. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  12735. #define SPI_CR2_SSOE_Pos                    (2U)                              
  12736. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  12737. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  12738. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  12739. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  12740. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  12741. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  12742. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  12743. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  12744. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  12745. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  12746. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  12747.  
  12748. /********************  Bit definition for SPI_SR register  ********************/
  12749. #define SPI_SR_RXNE_Pos                     (0U)                              
  12750. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  12751. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  12752. #define SPI_SR_TXE_Pos                      (1U)                              
  12753. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  12754. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  12755. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  12756. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  12757. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  12758. #define SPI_SR_UDR_Pos                      (3U)                              
  12759. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  12760. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  12761. #define SPI_SR_CRCERR_Pos                   (4U)                              
  12762. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  12763. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  12764. #define SPI_SR_MODF_Pos                     (5U)                              
  12765. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  12766. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  12767. #define SPI_SR_OVR_Pos                      (6U)                              
  12768. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  12769. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  12770. #define SPI_SR_BSY_Pos                      (7U)                              
  12771. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  12772. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  12773.  
  12774. /********************  Bit definition for SPI_DR register  ********************/
  12775. #define SPI_DR_DR_Pos                       (0U)                              
  12776. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  12777. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  12778.  
  12779. /*******************  Bit definition for SPI_CRCPR register  ******************/
  12780. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  12781. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  12782. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  12783.  
  12784. /******************  Bit definition for SPI_RXCRCR register  ******************/
  12785. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  12786. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  12787. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  12788.  
  12789. /******************  Bit definition for SPI_TXCRCR register  ******************/
  12790. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  12791. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  12792. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  12793.  
  12794. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  12795. #define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
  12796. #define SPI_I2SCFGR_CHLEN_Msk               (0x1U << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
  12797. #define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!< Channel length (number of bits per audio channel) */
  12798.  
  12799. #define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
  12800. #define SPI_I2SCFGR_DATLEN_Msk              (0x3U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
  12801. #define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!< DATLEN[1:0] bits (Data length to be transferred) */
  12802. #define SPI_I2SCFGR_DATLEN_0                (0x1U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
  12803. #define SPI_I2SCFGR_DATLEN_1                (0x2U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
  12804.  
  12805. #define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
  12806. #define SPI_I2SCFGR_CKPOL_Msk               (0x1U << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
  12807. #define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!< steady state clock polarity */
  12808.  
  12809. #define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
  12810. #define SPI_I2SCFGR_I2SSTD_Msk              (0x3U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
  12811. #define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!< I2SSTD[1:0] bits (I2S standard selection) */
  12812. #define SPI_I2SCFGR_I2SSTD_0                (0x1U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
  12813. #define SPI_I2SCFGR_I2SSTD_1                (0x2U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
  12814.  
  12815. #define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
  12816. #define SPI_I2SCFGR_PCMSYNC_Msk             (0x1U << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
  12817. #define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!< PCM frame synchronization */
  12818.  
  12819. #define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
  12820. #define SPI_I2SCFGR_I2SCFG_Msk              (0x3U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
  12821. #define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!< I2SCFG[1:0] bits (I2S configuration mode) */
  12822. #define SPI_I2SCFGR_I2SCFG_0                (0x1U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
  12823. #define SPI_I2SCFGR_I2SCFG_1                (0x2U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
  12824.  
  12825. #define SPI_I2SCFGR_I2SE_Pos                (10U)                              
  12826. #define SPI_I2SCFGR_I2SE_Msk                (0x1U << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
  12827. #define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!< I2S Enable */
  12828. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  12829. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1U << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  12830. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  12831.  
  12832. /******************  Bit definition for SPI_I2SPR register  *******************/
  12833. #define SPI_I2SPR_I2SDIV_Pos                (0U)                              
  12834. #define SPI_I2SPR_I2SDIV_Msk                (0xFFU << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
  12835. #define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!< I2S Linear prescaler */
  12836. #define SPI_I2SPR_ODD_Pos                   (8U)                              
  12837. #define SPI_I2SPR_ODD_Msk                   (0x1U << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
  12838. #define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!< Odd factor for the prescaler */
  12839. #define SPI_I2SPR_MCKOE_Pos                 (9U)                              
  12840. #define SPI_I2SPR_MCKOE_Msk                 (0x1U << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
  12841. #define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!< Master Clock Output Enable */
  12842.  
  12843. /******************************************************************************/
  12844. /*                                                                            */
  12845. /*                      Inter-integrated Circuit Interface                    */
  12846. /*                                                                            */
  12847. /******************************************************************************/
  12848.  
  12849. /*******************  Bit definition for I2C_CR1 register  ********************/
  12850. #define I2C_CR1_PE_Pos                      (0U)                              
  12851. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  12852. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  12853. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  12854. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  12855. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  12856. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  12857. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  12858. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  12859. #define I2C_CR1_ENARP_Pos                   (4U)                              
  12860. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  12861. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  12862. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  12863. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  12864. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  12865. #define I2C_CR1_ENGC_Pos                    (6U)                              
  12866. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  12867. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  12868. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  12869. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  12870. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  12871. #define I2C_CR1_START_Pos                   (8U)                              
  12872. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  12873. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  12874. #define I2C_CR1_STOP_Pos                    (9U)                              
  12875. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  12876. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  12877. #define I2C_CR1_ACK_Pos                     (10U)                              
  12878. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  12879. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  12880. #define I2C_CR1_POS_Pos                     (11U)                              
  12881. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  12882. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  12883. #define I2C_CR1_PEC_Pos                     (12U)                              
  12884. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  12885. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  12886. #define I2C_CR1_ALERT_Pos                   (13U)                              
  12887. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  12888. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  12889. #define I2C_CR1_SWRST_Pos                   (15U)                              
  12890. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  12891. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  12892.  
  12893. /*******************  Bit definition for I2C_CR2 register  ********************/
  12894. #define I2C_CR2_FREQ_Pos                    (0U)                              
  12895. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  12896. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  12897. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  12898. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  12899. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  12900. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  12901. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  12902. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  12903.  
  12904. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  12905. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  12906. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  12907. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  12908. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  12909. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  12910. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  12911. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  12912. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  12913. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  12914. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  12915. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  12916. #define I2C_CR2_LAST_Pos                    (12U)                              
  12917. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  12918. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  12919.  
  12920. /*******************  Bit definition for I2C_OAR1 register  *******************/
  12921. #define I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)             /*!< Interface Address */
  12922. #define I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)             /*!< Interface Address */
  12923.  
  12924. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  12925. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  12926. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  12927. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  12928. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  12929. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  12930. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  12931. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  12932. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  12933. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  12934. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  12935. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  12936. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  12937. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  12938. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  12939. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  12940. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  12941. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  12942. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  12943. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  12944. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  12945. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  12946. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  12947. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  12948. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  12949. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  12950. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  12951. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  12952. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  12953. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  12954.  
  12955. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  12956. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  12957. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  12958.  
  12959. /*******************  Bit definition for I2C_OAR2 register  *******************/
  12960. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  12961. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  12962. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  12963. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  12964. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  12965. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  12966.  
  12967. /*******************  Bit definition for I2C_SR1 register  ********************/
  12968. #define I2C_SR1_SB_Pos                      (0U)                              
  12969. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  12970. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  12971. #define I2C_SR1_ADDR_Pos                    (1U)                              
  12972. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  12973. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  12974. #define I2C_SR1_BTF_Pos                     (2U)                              
  12975. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  12976. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  12977. #define I2C_SR1_ADD10_Pos                   (3U)                              
  12978. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  12979. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  12980. #define I2C_SR1_STOPF_Pos                   (4U)                              
  12981. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  12982. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  12983. #define I2C_SR1_RXNE_Pos                    (6U)                              
  12984. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  12985. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  12986. #define I2C_SR1_TXE_Pos                     (7U)                              
  12987. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  12988. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  12989. #define I2C_SR1_BERR_Pos                    (8U)                              
  12990. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  12991. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  12992. #define I2C_SR1_ARLO_Pos                    (9U)                              
  12993. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  12994. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  12995. #define I2C_SR1_AF_Pos                      (10U)                              
  12996. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  12997. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  12998. #define I2C_SR1_OVR_Pos                     (11U)                              
  12999. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  13000. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  13001. #define I2C_SR1_PECERR_Pos                  (12U)                              
  13002. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  13003. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  13004. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  13005. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  13006. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  13007. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  13008. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  13009. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  13010.  
  13011. /*******************  Bit definition for I2C_SR2 register  ********************/
  13012. #define I2C_SR2_MSL_Pos                     (0U)                              
  13013. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  13014. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  13015. #define I2C_SR2_BUSY_Pos                    (1U)                              
  13016. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  13017. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  13018. #define I2C_SR2_TRA_Pos                     (2U)                              
  13019. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  13020. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  13021. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  13022. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  13023. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  13024. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  13025. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  13026. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  13027. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  13028. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  13029. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  13030. #define I2C_SR2_DUALF_Pos                   (7U)                              
  13031. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  13032. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  13033. #define I2C_SR2_PEC_Pos                     (8U)                              
  13034. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  13035. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  13036.  
  13037. /*******************  Bit definition for I2C_CCR register  ********************/
  13038. #define I2C_CCR_CCR_Pos                     (0U)                              
  13039. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  13040. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  13041. #define I2C_CCR_DUTY_Pos                    (14U)                              
  13042. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  13043. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  13044. #define I2C_CCR_FS_Pos                      (15U)                              
  13045. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  13046. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  13047.  
  13048. /******************  Bit definition for I2C_TRISE register  *******************/
  13049. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  13050. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  13051. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  13052.  
  13053. /******************************************************************************/
  13054. /*                                                                            */
  13055. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  13056. /*                                                                            */
  13057. /******************************************************************************/
  13058.  
  13059. /*******************  Bit definition for USART_SR register  *******************/
  13060. #define USART_SR_PE_Pos                     (0U)                              
  13061. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  13062. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  13063. #define USART_SR_FE_Pos                     (1U)                              
  13064. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  13065. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  13066. #define USART_SR_NE_Pos                     (2U)                              
  13067. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  13068. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  13069. #define USART_SR_ORE_Pos                    (3U)                              
  13070. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  13071. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  13072. #define USART_SR_IDLE_Pos                   (4U)                              
  13073. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  13074. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  13075. #define USART_SR_RXNE_Pos                   (5U)                              
  13076. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  13077. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  13078. #define USART_SR_TC_Pos                     (6U)                              
  13079. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  13080. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  13081. #define USART_SR_TXE_Pos                    (7U)                              
  13082. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  13083. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  13084. #define USART_SR_LBD_Pos                    (8U)                              
  13085. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  13086. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  13087. #define USART_SR_CTS_Pos                    (9U)                              
  13088. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  13089. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  13090.  
  13091. /*******************  Bit definition for USART_DR register  *******************/
  13092. #define USART_DR_DR_Pos                     (0U)                              
  13093. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  13094. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  13095.  
  13096. /******************  Bit definition for USART_BRR register  *******************/
  13097. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  13098. #define USART_BRR_DIV_Fraction_Msk          (0xFU << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  13099. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  13100. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  13101. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFU << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  13102. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  13103.  
  13104. /******************  Bit definition for USART_CR1 register  *******************/
  13105. #define USART_CR1_SBK_Pos                   (0U)                              
  13106. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  13107. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  13108. #define USART_CR1_RWU_Pos                   (1U)                              
  13109. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  13110. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  13111. #define USART_CR1_RE_Pos                    (2U)                              
  13112. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  13113. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  13114. #define USART_CR1_TE_Pos                    (3U)                              
  13115. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  13116. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  13117. #define USART_CR1_IDLEIE_Pos                (4U)                              
  13118. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  13119. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  13120. #define USART_CR1_RXNEIE_Pos                (5U)                              
  13121. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  13122. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  13123. #define USART_CR1_TCIE_Pos                  (6U)                              
  13124. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  13125. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  13126. #define USART_CR1_TXEIE_Pos                 (7U)                              
  13127. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  13128. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  13129. #define USART_CR1_PEIE_Pos                  (8U)                              
  13130. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  13131. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  13132. #define USART_CR1_PS_Pos                    (9U)                              
  13133. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  13134. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  13135. #define USART_CR1_PCE_Pos                   (10U)                              
  13136. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  13137. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  13138. #define USART_CR1_WAKE_Pos                  (11U)                              
  13139. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  13140. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  13141. #define USART_CR1_M_Pos                     (12U)                              
  13142. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  13143. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  13144. #define USART_CR1_UE_Pos                    (13U)                              
  13145. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  13146. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  13147.  
  13148. /******************  Bit definition for USART_CR2 register  *******************/
  13149. #define USART_CR2_ADD_Pos                   (0U)                              
  13150. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  13151. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  13152. #define USART_CR2_LBDL_Pos                  (5U)                              
  13153. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  13154. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  13155. #define USART_CR2_LBDIE_Pos                 (6U)                              
  13156. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  13157. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  13158. #define USART_CR2_LBCL_Pos                  (8U)                              
  13159. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  13160. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  13161. #define USART_CR2_CPHA_Pos                  (9U)                              
  13162. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  13163. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  13164. #define USART_CR2_CPOL_Pos                  (10U)                              
  13165. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  13166. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  13167. #define USART_CR2_CLKEN_Pos                 (11U)                              
  13168. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  13169. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  13170.  
  13171. #define USART_CR2_STOP_Pos                  (12U)                              
  13172. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  13173. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  13174. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  13175. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  13176.  
  13177. #define USART_CR2_LINEN_Pos                 (14U)                              
  13178. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  13179. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  13180.  
  13181. /******************  Bit definition for USART_CR3 register  *******************/
  13182. #define USART_CR3_EIE_Pos                   (0U)                              
  13183. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  13184. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  13185. #define USART_CR3_IREN_Pos                  (1U)                              
  13186. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  13187. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  13188. #define USART_CR3_IRLP_Pos                  (2U)                              
  13189. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  13190. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  13191. #define USART_CR3_HDSEL_Pos                 (3U)                              
  13192. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  13193. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  13194. #define USART_CR3_NACK_Pos                  (4U)                              
  13195. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  13196. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  13197. #define USART_CR3_SCEN_Pos                  (5U)                              
  13198. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  13199. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  13200. #define USART_CR3_DMAR_Pos                  (6U)                              
  13201. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  13202. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  13203. #define USART_CR3_DMAT_Pos                  (7U)                              
  13204. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  13205. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  13206. #define USART_CR3_RTSE_Pos                  (8U)                              
  13207. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  13208. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  13209. #define USART_CR3_CTSE_Pos                  (9U)                              
  13210. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  13211. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  13212. #define USART_CR3_CTSIE_Pos                 (10U)                              
  13213. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  13214. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  13215.  
  13216. /******************  Bit definition for USART_GTPR register  ******************/
  13217. #define USART_GTPR_PSC_Pos                  (0U)                              
  13218. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  13219. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  13220. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  13221. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  13222. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  13223. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  13224. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  13225. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  13226. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  13227. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  13228.  
  13229. #define USART_GTPR_GT_Pos                   (8U)                              
  13230. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  13231. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  13232.  
  13233. /******************************************************************************/
  13234. /*                                                                            */
  13235. /*                                 Debug MCU                                  */
  13236. /*                                                                            */
  13237. /******************************************************************************/
  13238.  
  13239. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  13240. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  13241. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  13242. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  13243.  
  13244. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  13245. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  13246. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  13247. #define DBGMCU_IDCODE_REV_ID_0              (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  13248. #define DBGMCU_IDCODE_REV_ID_1              (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  13249. #define DBGMCU_IDCODE_REV_ID_2              (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  13250. #define DBGMCU_IDCODE_REV_ID_3              (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  13251. #define DBGMCU_IDCODE_REV_ID_4              (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  13252. #define DBGMCU_IDCODE_REV_ID_5              (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  13253. #define DBGMCU_IDCODE_REV_ID_6              (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  13254. #define DBGMCU_IDCODE_REV_ID_7              (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  13255. #define DBGMCU_IDCODE_REV_ID_8              (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  13256. #define DBGMCU_IDCODE_REV_ID_9              (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  13257. #define DBGMCU_IDCODE_REV_ID_10             (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  13258. #define DBGMCU_IDCODE_REV_ID_11             (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  13259. #define DBGMCU_IDCODE_REV_ID_12             (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  13260. #define DBGMCU_IDCODE_REV_ID_13             (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  13261. #define DBGMCU_IDCODE_REV_ID_14             (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  13262. #define DBGMCU_IDCODE_REV_ID_15             (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  13263.  
  13264. /******************  Bit definition for DBGMCU_CR register  *******************/
  13265. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  13266. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1U << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  13267. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  13268. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  13269. #define DBGMCU_CR_DBG_STOP_Msk              (0x1U << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  13270. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  13271. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  13272. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  13273. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  13274. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  13275. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  13276. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  13277.  
  13278. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  13279. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  13280. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  13281. #define DBGMCU_CR_TRACE_MODE_0              (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  13282. #define DBGMCU_CR_TRACE_MODE_1              (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  13283.  
  13284. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  13285. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  13286. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  13287. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  13288. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  13289. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  13290. #define DBGMCU_CR_DBG_TIM1_STOP_Pos         (10U)                              
  13291. #define DBGMCU_CR_DBG_TIM1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM1_STOP_Pos) /*!< 0x00000400 */
  13292. #define DBGMCU_CR_DBG_TIM1_STOP             DBGMCU_CR_DBG_TIM1_STOP_Msk        /*!< TIM1 counter stopped when core is halted */
  13293. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  13294. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  13295. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  13296. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  13297. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  13298. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  13299. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  13300. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  13301. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  13302. #define DBGMCU_CR_DBG_CAN1_STOP_Pos         (14U)                              
  13303. #define DBGMCU_CR_DBG_CAN1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_CAN1_STOP_Pos) /*!< 0x00004000 */
  13304. #define DBGMCU_CR_DBG_CAN1_STOP             DBGMCU_CR_DBG_CAN1_STOP_Msk        /*!< Debug CAN1 stopped when Core is halted */
  13305. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  13306. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  13307. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  13308. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  13309. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  13310. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  13311. #define DBGMCU_CR_DBG_TIM5_STOP_Pos         (18U)                              
  13312. #define DBGMCU_CR_DBG_TIM5_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM5_STOP_Pos) /*!< 0x00040000 */
  13313. #define DBGMCU_CR_DBG_TIM5_STOP             DBGMCU_CR_DBG_TIM5_STOP_Msk        /*!< TIM5 counter stopped when core is halted */
  13314. #define DBGMCU_CR_DBG_TIM6_STOP_Pos         (19U)                              
  13315. #define DBGMCU_CR_DBG_TIM6_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM6_STOP_Pos) /*!< 0x00080000 */
  13316. #define DBGMCU_CR_DBG_TIM6_STOP             DBGMCU_CR_DBG_TIM6_STOP_Msk        /*!< TIM6 counter stopped when core is halted */
  13317. #define DBGMCU_CR_DBG_TIM7_STOP_Pos         (20U)                              
  13318. #define DBGMCU_CR_DBG_TIM7_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM7_STOP_Pos) /*!< 0x00100000 */
  13319. #define DBGMCU_CR_DBG_TIM7_STOP             DBGMCU_CR_DBG_TIM7_STOP_Msk        /*!< TIM7 counter stopped when core is halted */
  13320. #define DBGMCU_CR_DBG_CAN2_STOP_Pos         (21U)                              
  13321. #define DBGMCU_CR_DBG_CAN2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_CAN2_STOP_Pos) /*!< 0x00200000 */
  13322. #define DBGMCU_CR_DBG_CAN2_STOP             DBGMCU_CR_DBG_CAN2_STOP_Msk        /*!< Debug CAN2 stopped when Core is halted */
  13323. #define DBGMCU_CR_DBG_TIM9_STOP_Pos         (28U)                              
  13324. #define DBGMCU_CR_DBG_TIM9_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM9_STOP_Pos) /*!< 0x10000000 */
  13325. #define DBGMCU_CR_DBG_TIM9_STOP             DBGMCU_CR_DBG_TIM9_STOP_Msk        /*!< Debug TIM9 stopped when Core is halted */
  13326. #define DBGMCU_CR_DBG_TIM10_STOP_Pos        (29U)                              
  13327. #define DBGMCU_CR_DBG_TIM10_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM10_STOP_Pos) /*!< 0x20000000 */
  13328. #define DBGMCU_CR_DBG_TIM10_STOP            DBGMCU_CR_DBG_TIM10_STOP_Msk       /*!< Debug TIM10 stopped when Core is halted */
  13329. #define DBGMCU_CR_DBG_TIM11_STOP_Pos        (30U)                              
  13330. #define DBGMCU_CR_DBG_TIM11_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM11_STOP_Pos) /*!< 0x40000000 */
  13331. #define DBGMCU_CR_DBG_TIM11_STOP            DBGMCU_CR_DBG_TIM11_STOP_Msk       /*!< Debug TIM11 stopped when Core is halted */
  13332.  
  13333. /******************************************************************************/
  13334. /*                                                                            */
  13335. /*                      FLASH and Option Bytes Registers                      */
  13336. /*                                                                            */
  13337. /******************************************************************************/
  13338. /*******************  Bit definition for FLASH_ACR register  ******************/
  13339. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  13340. #define FLASH_ACR_LATENCY_Msk               (0x7U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  13341. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  13342. #define FLASH_ACR_LATENCY_0                 (0x1U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  13343. #define FLASH_ACR_LATENCY_1                 (0x2U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  13344. #define FLASH_ACR_LATENCY_2                 (0x4U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  13345.  
  13346. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  13347. #define FLASH_ACR_HLFCYA_Msk                (0x1U << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  13348. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  13349. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  13350. #define FLASH_ACR_PRFTBE_Msk                (0x1U << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  13351. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  13352. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  13353. #define FLASH_ACR_PRFTBS_Msk                (0x1U << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  13354. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  13355.  
  13356. /******************  Bit definition for FLASH_KEYR register  ******************/
  13357. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  13358. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFU << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  13359. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  13360.  
  13361. #define RDP_KEY_Pos                         (0U)                              
  13362. #define RDP_KEY_Msk                         (0xA5U << RDP_KEY_Pos)             /*!< 0x000000A5 */
  13363. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  13364. #define FLASH_KEY1_Pos                      (0U)                              
  13365. #define FLASH_KEY1_Msk                      (0x45670123U << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  13366. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  13367. #define FLASH_KEY2_Pos                      (0U)                              
  13368. #define FLASH_KEY2_Msk                      (0xCDEF89ABU << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  13369. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  13370.  
  13371. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  13372. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  13373. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  13374. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  13375.  
  13376. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  13377. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  13378.  
  13379. /******************  Bit definition for FLASH_SR register  ********************/
  13380. #define FLASH_SR_BSY_Pos                    (0U)                              
  13381. #define FLASH_SR_BSY_Msk                    (0x1U << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  13382. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  13383. #define FLASH_SR_PGERR_Pos                  (2U)                              
  13384. #define FLASH_SR_PGERR_Msk                  (0x1U << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  13385. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  13386. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  13387. #define FLASH_SR_WRPRTERR_Msk               (0x1U << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  13388. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  13389. #define FLASH_SR_EOP_Pos                    (5U)                              
  13390. #define FLASH_SR_EOP_Msk                    (0x1U << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  13391. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  13392.  
  13393. /*******************  Bit definition for FLASH_CR register  *******************/
  13394. #define FLASH_CR_PG_Pos                     (0U)                              
  13395. #define FLASH_CR_PG_Msk                     (0x1U << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  13396. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  13397. #define FLASH_CR_PER_Pos                    (1U)                              
  13398. #define FLASH_CR_PER_Msk                    (0x1U << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  13399. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  13400. #define FLASH_CR_MER_Pos                    (2U)                              
  13401. #define FLASH_CR_MER_Msk                    (0x1U << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  13402. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  13403. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  13404. #define FLASH_CR_OPTPG_Msk                  (0x1U << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  13405. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  13406. #define FLASH_CR_OPTER_Pos                  (5U)                              
  13407. #define FLASH_CR_OPTER_Msk                  (0x1U << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  13408. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  13409. #define FLASH_CR_STRT_Pos                   (6U)                              
  13410. #define FLASH_CR_STRT_Msk                   (0x1U << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  13411. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  13412. #define FLASH_CR_LOCK_Pos                   (7U)                              
  13413. #define FLASH_CR_LOCK_Msk                   (0x1U << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  13414. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  13415. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  13416. #define FLASH_CR_OPTWRE_Msk                 (0x1U << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  13417. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  13418. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  13419. #define FLASH_CR_ERRIE_Msk                  (0x1U << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  13420. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  13421. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  13422. #define FLASH_CR_EOPIE_Msk                  (0x1U << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  13423. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  13424.  
  13425. /*******************  Bit definition for FLASH_AR register  *******************/
  13426. #define FLASH_AR_FAR_Pos                    (0U)                              
  13427. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFU << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  13428. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  13429.  
  13430. /******************  Bit definition for FLASH_OBR register  *******************/
  13431. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  13432. #define FLASH_OBR_OPTERR_Msk                (0x1U << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  13433. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  13434. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  13435. #define FLASH_OBR_RDPRT_Msk                 (0x1U << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  13436. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  13437.  
  13438. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  13439. #define FLASH_OBR_IWDG_SW_Msk               (0x1U << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  13440. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  13441. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  13442. #define FLASH_OBR_nRST_STOP_Msk             (0x1U << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  13443. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  13444. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  13445. #define FLASH_OBR_nRST_STDBY_Msk            (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  13446. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  13447. #define FLASH_OBR_USER_Pos                  (2U)                              
  13448. #define FLASH_OBR_USER_Msk                  (0x7U << FLASH_OBR_USER_Pos)       /*!< 0x0000001C */
  13449. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  13450. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  13451. #define FLASH_OBR_DATA0_Msk                 (0xFFU << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  13452. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  13453. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  13454. #define FLASH_OBR_DATA1_Msk                 (0xFFU << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  13455. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  13456.  
  13457. /******************  Bit definition for FLASH_WRPR register  ******************/
  13458. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  13459. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  13460. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  13461.  
  13462. /*----------------------------------------------------------------------------*/
  13463.  
  13464. /******************  Bit definition for FLASH_RDP register  *******************/
  13465. #define FLASH_RDP_RDP_Pos                   (0U)                              
  13466. #define FLASH_RDP_RDP_Msk                   (0xFFU << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  13467. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  13468. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  13469. #define FLASH_RDP_nRDP_Msk                  (0xFFU << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  13470. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  13471.  
  13472. /******************  Bit definition for FLASH_USER register  ******************/
  13473. #define FLASH_USER_USER_Pos                 (16U)                              
  13474. #define FLASH_USER_USER_Msk                 (0xFFU << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  13475. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  13476. #define FLASH_USER_nUSER_Pos                (24U)                              
  13477. #define FLASH_USER_nUSER_Msk                (0xFFU << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  13478. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  13479.  
  13480. /******************  Bit definition for FLASH_Data0 register  *****************/
  13481. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  13482. #define FLASH_DATA0_DATA0_Msk               (0xFFU << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  13483. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  13484. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  13485. #define FLASH_DATA0_nDATA0_Msk              (0xFFU << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  13486. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  13487.  
  13488. /******************  Bit definition for FLASH_Data1 register  *****************/
  13489. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  13490. #define FLASH_DATA1_DATA1_Msk               (0xFFU << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  13491. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  13492. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  13493. #define FLASH_DATA1_nDATA1_Msk              (0xFFU << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  13494. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  13495.  
  13496. /******************  Bit definition for FLASH_WRP0 register  ******************/
  13497. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  13498. #define FLASH_WRP0_WRP0_Msk                 (0xFFU << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  13499. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  13500. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  13501. #define FLASH_WRP0_nWRP0_Msk                (0xFFU << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  13502. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  13503.  
  13504. /******************  Bit definition for FLASH_WRP1 register  ******************/
  13505. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  13506. #define FLASH_WRP1_WRP1_Msk                 (0xFFU << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  13507. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  13508. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  13509. #define FLASH_WRP1_nWRP1_Msk                (0xFFU << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  13510. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  13511.  
  13512. /******************  Bit definition for FLASH_WRP2 register  ******************/
  13513. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  13514. #define FLASH_WRP2_WRP2_Msk                 (0xFFU << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  13515. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  13516. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  13517. #define FLASH_WRP2_nWRP2_Msk                (0xFFU << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  13518. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  13519.  
  13520. /******************  Bit definition for FLASH_WRP3 register  ******************/
  13521. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  13522. #define FLASH_WRP3_WRP3_Msk                 (0xFFU << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  13523. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  13524. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  13525. #define FLASH_WRP3_nWRP3_Msk                (0xFFU << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  13526. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  13527.  
  13528. /******************************************************************************/
  13529. /*                Ethernet MAC Registers bits definitions                     */
  13530. /******************************************************************************/
  13531. /* Bit definition for Ethernet MAC Control Register register */
  13532. #define ETH_MACCR_WD_Pos                       (23U)                          
  13533. #define ETH_MACCR_WD_Msk                       (0x1U << ETH_MACCR_WD_Pos)      /*!< 0x00800000 */
  13534. #define ETH_MACCR_WD                           ETH_MACCR_WD_Msk                /* Watchdog disable */
  13535. #define ETH_MACCR_JD_Pos                       (22U)                          
  13536. #define ETH_MACCR_JD_Msk                       (0x1U << ETH_MACCR_JD_Pos)      /*!< 0x00400000 */
  13537. #define ETH_MACCR_JD                           ETH_MACCR_JD_Msk                /* Jabber disable */
  13538. #define ETH_MACCR_IFG_Pos                      (17U)                          
  13539. #define ETH_MACCR_IFG_Msk                      (0x7U << ETH_MACCR_IFG_Pos)     /*!< 0x000E0000 */
  13540. #define ETH_MACCR_IFG                          ETH_MACCR_IFG_Msk               /* Inter-frame gap */
  13541. #define ETH_MACCR_IFG_96Bit                    ((uint32_t)0x00000000)          /* Minimum IFG between frames during transmission is 96Bit */
  13542. #define ETH_MACCR_IFG_88Bit                    ((uint32_t)0x00020000)          /* Minimum IFG between frames during transmission is 88Bit */
  13543. #define ETH_MACCR_IFG_80Bit                    ((uint32_t)0x00040000)          /* Minimum IFG between frames during transmission is 80Bit */
  13544. #define ETH_MACCR_IFG_72Bit                    ((uint32_t)0x00060000)          /* Minimum IFG between frames during transmission is 72Bit */
  13545. #define ETH_MACCR_IFG_64Bit                    ((uint32_t)0x00080000)          /* Minimum IFG between frames during transmission is 64Bit */        
  13546. #define ETH_MACCR_IFG_56Bit                    ((uint32_t)0x000A0000)          /* Minimum IFG between frames during transmission is 56Bit */
  13547. #define ETH_MACCR_IFG_48Bit                    ((uint32_t)0x000C0000)          /* Minimum IFG between frames during transmission is 48Bit */
  13548. #define ETH_MACCR_IFG_40Bit                    ((uint32_t)0x000E0000)          /* Minimum IFG between frames during transmission is 40Bit */              
  13549. #define ETH_MACCR_CSD_Pos                      (16U)                          
  13550. #define ETH_MACCR_CSD_Msk                      (0x1U << ETH_MACCR_CSD_Pos)     /*!< 0x00010000 */
  13551. #define ETH_MACCR_CSD                          ETH_MACCR_CSD_Msk               /* Carrier sense disable (during transmission) */
  13552. #define ETH_MACCR_FES_Pos                      (14U)                          
  13553. #define ETH_MACCR_FES_Msk                      (0x1U << ETH_MACCR_FES_Pos)     /*!< 0x00004000 */
  13554. #define ETH_MACCR_FES                          ETH_MACCR_FES_Msk               /* Fast ethernet speed */
  13555. #define ETH_MACCR_ROD_Pos                      (13U)                          
  13556. #define ETH_MACCR_ROD_Msk                      (0x1U << ETH_MACCR_ROD_Pos)     /*!< 0x00002000 */
  13557. #define ETH_MACCR_ROD                          ETH_MACCR_ROD_Msk               /* Receive own disable */
  13558. #define ETH_MACCR_LM_Pos                       (12U)                          
  13559. #define ETH_MACCR_LM_Msk                       (0x1U << ETH_MACCR_LM_Pos)      /*!< 0x00001000 */
  13560. #define ETH_MACCR_LM                           ETH_MACCR_LM_Msk                /* loopback mode */
  13561. #define ETH_MACCR_DM_Pos                       (11U)                          
  13562. #define ETH_MACCR_DM_Msk                       (0x1U << ETH_MACCR_DM_Pos)      /*!< 0x00000800 */
  13563. #define ETH_MACCR_DM                           ETH_MACCR_DM_Msk                /* Duplex mode */
  13564. #define ETH_MACCR_IPCO_Pos                     (10U)                          
  13565. #define ETH_MACCR_IPCO_Msk                     (0x1U << ETH_MACCR_IPCO_Pos)    /*!< 0x00000400 */
  13566. #define ETH_MACCR_IPCO                         ETH_MACCR_IPCO_Msk              /* IP Checksum offload */
  13567. #define ETH_MACCR_RD_Pos                       (9U)                            
  13568. #define ETH_MACCR_RD_Msk                       (0x1U << ETH_MACCR_RD_Pos)      /*!< 0x00000200 */
  13569. #define ETH_MACCR_RD                           ETH_MACCR_RD_Msk                /* Retry disable */
  13570. #define ETH_MACCR_APCS_Pos                     (7U)                            
  13571. #define ETH_MACCR_APCS_Msk                     (0x1U << ETH_MACCR_APCS_Pos)    /*!< 0x00000080 */
  13572. #define ETH_MACCR_APCS                         ETH_MACCR_APCS_Msk              /* Automatic Pad/CRC stripping */
  13573. #define ETH_MACCR_BL_Pos                       (5U)                            
  13574. #define ETH_MACCR_BL_Msk                       (0x3U << ETH_MACCR_BL_Pos)      /*!< 0x00000060 */
  13575. #define ETH_MACCR_BL                           ETH_MACCR_BL_Msk                /* Back-off limit: random integer number (r) of slot time delays before rescheduling
  13576.                                                        a transmission attempt during retries after a collision: 0 =< r <2^k */
  13577. #define ETH_MACCR_BL_10                        ((uint32_t)0x00000000)          /* k = min (n, 10) */
  13578. #define ETH_MACCR_BL_8                         ((uint32_t)0x00000020)          /* k = min (n, 8) */
  13579. #define ETH_MACCR_BL_4                         ((uint32_t)0x00000040)          /* k = min (n, 4) */
  13580. #define ETH_MACCR_BL_1                         ((uint32_t)0x00000060)          /* k = min (n, 1) */
  13581. #define ETH_MACCR_DC_Pos                       (4U)                            
  13582. #define ETH_MACCR_DC_Msk                       (0x1U << ETH_MACCR_DC_Pos)      /*!< 0x00000010 */
  13583. #define ETH_MACCR_DC                           ETH_MACCR_DC_Msk                /* Defferal check */
  13584. #define ETH_MACCR_TE_Pos                       (3U)                            
  13585. #define ETH_MACCR_TE_Msk                       (0x1U << ETH_MACCR_TE_Pos)      /*!< 0x00000008 */
  13586. #define ETH_MACCR_TE                           ETH_MACCR_TE_Msk                /* Transmitter enable */
  13587. #define ETH_MACCR_RE_Pos                       (2U)                            
  13588. #define ETH_MACCR_RE_Msk                       (0x1U << ETH_MACCR_RE_Pos)      /*!< 0x00000004 */
  13589. #define ETH_MACCR_RE                           ETH_MACCR_RE_Msk                /* Receiver enable */
  13590.  
  13591. /* Bit definition for Ethernet MAC Frame Filter Register */
  13592. #define ETH_MACFFR_RA_Pos                      (31U)                          
  13593. #define ETH_MACFFR_RA_Msk                      (0x1U << ETH_MACFFR_RA_Pos)     /*!< 0x80000000 */
  13594. #define ETH_MACFFR_RA                          ETH_MACFFR_RA_Msk               /* Receive all */
  13595. #define ETH_MACFFR_HPF_Pos                     (10U)                          
  13596. #define ETH_MACFFR_HPF_Msk                     (0x1U << ETH_MACFFR_HPF_Pos)    /*!< 0x00000400 */
  13597. #define ETH_MACFFR_HPF                         ETH_MACFFR_HPF_Msk              /* Hash or perfect filter */
  13598. #define ETH_MACFFR_SAF_Pos                     (9U)                            
  13599. #define ETH_MACFFR_SAF_Msk                     (0x1U << ETH_MACFFR_SAF_Pos)    /*!< 0x00000200 */
  13600. #define ETH_MACFFR_SAF                         ETH_MACFFR_SAF_Msk              /* Source address filter enable */
  13601. #define ETH_MACFFR_SAIF_Pos                    (8U)                            
  13602. #define ETH_MACFFR_SAIF_Msk                    (0x1U << ETH_MACFFR_SAIF_Pos)   /*!< 0x00000100 */
  13603. #define ETH_MACFFR_SAIF                        ETH_MACFFR_SAIF_Msk             /* SA inverse filtering */
  13604. #define ETH_MACFFR_PCF_Pos                     (6U)                            
  13605. #define ETH_MACFFR_PCF_Msk                     (0x3U << ETH_MACFFR_PCF_Pos)    /*!< 0x000000C0 */
  13606. #define ETH_MACFFR_PCF                         ETH_MACFFR_PCF_Msk              /* Pass control frames: 3 cases */
  13607. #define ETH_MACFFR_PCF_BlockAll_Pos            (6U)                            
  13608. #define ETH_MACFFR_PCF_BlockAll_Msk            (0x1U << ETH_MACFFR_PCF_BlockAll_Pos) /*!< 0x00000040 */
  13609. #define ETH_MACFFR_PCF_BlockAll                ETH_MACFFR_PCF_BlockAll_Msk     /* MAC filters all control frames from reaching the application */
  13610. #define ETH_MACFFR_PCF_ForwardAll_Pos          (7U)                            
  13611. #define ETH_MACFFR_PCF_ForwardAll_Msk          (0x1U << ETH_MACFFR_PCF_ForwardAll_Pos) /*!< 0x00000080 */
  13612. #define ETH_MACFFR_PCF_ForwardAll              ETH_MACFFR_PCF_ForwardAll_Msk   /* MAC forwards all control frames to application even if they fail the Address Filter */
  13613. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter_Pos (6U)                        
  13614. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter_Msk (0x3U << ETH_MACFFR_PCF_ForwardPassedAddrFilter_Pos) /*!< 0x000000C0 */
  13615. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter ETH_MACFFR_PCF_ForwardPassedAddrFilter_Msk /* MAC forwards control frames that pass the Address Filter. */
  13616. #define ETH_MACFFR_BFD_Pos                     (5U)                            
  13617. #define ETH_MACFFR_BFD_Msk                     (0x1U << ETH_MACFFR_BFD_Pos)    /*!< 0x00000020 */
  13618. #define ETH_MACFFR_BFD                         ETH_MACFFR_BFD_Msk              /* Broadcast frame disable */
  13619. #define ETH_MACFFR_PAM_Pos                     (4U)                            
  13620. #define ETH_MACFFR_PAM_Msk                     (0x1U << ETH_MACFFR_PAM_Pos)    /*!< 0x00000010 */
  13621. #define ETH_MACFFR_PAM                         ETH_MACFFR_PAM_Msk              /* Pass all mutlicast */
  13622. #define ETH_MACFFR_DAIF_Pos                    (3U)                            
  13623. #define ETH_MACFFR_DAIF_Msk                    (0x1U << ETH_MACFFR_DAIF_Pos)   /*!< 0x00000008 */
  13624. #define ETH_MACFFR_DAIF                        ETH_MACFFR_DAIF_Msk             /* DA Inverse filtering */
  13625. #define ETH_MACFFR_HM_Pos                      (2U)                            
  13626. #define ETH_MACFFR_HM_Msk                      (0x1U << ETH_MACFFR_HM_Pos)     /*!< 0x00000004 */
  13627. #define ETH_MACFFR_HM                          ETH_MACFFR_HM_Msk               /* Hash multicast */
  13628. #define ETH_MACFFR_HU_Pos                      (1U)                            
  13629. #define ETH_MACFFR_HU_Msk                      (0x1U << ETH_MACFFR_HU_Pos)     /*!< 0x00000002 */
  13630. #define ETH_MACFFR_HU                          ETH_MACFFR_HU_Msk               /* Hash unicast */
  13631. #define ETH_MACFFR_PM_Pos                      (0U)                            
  13632. #define ETH_MACFFR_PM_Msk                      (0x1U << ETH_MACFFR_PM_Pos)     /*!< 0x00000001 */
  13633. #define ETH_MACFFR_PM                          ETH_MACFFR_PM_Msk               /* Promiscuous mode */
  13634.  
  13635. /* Bit definition for Ethernet MAC Hash Table High Register */
  13636. #define ETH_MACHTHR_HTH_Pos                    (0U)                            
  13637. #define ETH_MACHTHR_HTH_Msk                    (0xFFFFFFFFU << ETH_MACHTHR_HTH_Pos) /*!< 0xFFFFFFFF */
  13638. #define ETH_MACHTHR_HTH                        ETH_MACHTHR_HTH_Msk             /* Hash table high */
  13639.  
  13640. /* Bit definition for Ethernet MAC Hash Table Low Register */
  13641. #define ETH_MACHTLR_HTL_Pos                    (0U)                            
  13642. #define ETH_MACHTLR_HTL_Msk                    (0xFFFFFFFFU << ETH_MACHTLR_HTL_Pos) /*!< 0xFFFFFFFF */
  13643. #define ETH_MACHTLR_HTL                        ETH_MACHTLR_HTL_Msk             /* Hash table low */
  13644.  
  13645. /* Bit definition for Ethernet MAC MII Address Register */
  13646. #define ETH_MACMIIAR_PA_Pos                    (11U)                          
  13647. #define ETH_MACMIIAR_PA_Msk                    (0x1FU << ETH_MACMIIAR_PA_Pos)  /*!< 0x0000F800 */
  13648. #define ETH_MACMIIAR_PA                        ETH_MACMIIAR_PA_Msk             /* Physical layer address */
  13649. #define ETH_MACMIIAR_MR_Pos                    (6U)                            
  13650. #define ETH_MACMIIAR_MR_Msk                    (0x1FU << ETH_MACMIIAR_MR_Pos)  /*!< 0x000007C0 */
  13651. #define ETH_MACMIIAR_MR                        ETH_MACMIIAR_MR_Msk             /* MII register in the selected PHY */
  13652. #define ETH_MACMIIAR_CR_Pos                    (2U)                            
  13653. #define ETH_MACMIIAR_CR_Msk                    (0x7U << ETH_MACMIIAR_CR_Pos)   /*!< 0x0000001C */
  13654. #define ETH_MACMIIAR_CR                        ETH_MACMIIAR_CR_Msk             /* CR clock range: 6 cases */
  13655. #define ETH_MACMIIAR_CR_DIV42                  ((uint32_t)0x00000000)          /* HCLK:60-72 MHz; MDC clock= HCLK/42 */
  13656. #define ETH_MACMIIAR_CR_DIV16_Pos              (3U)                            
  13657. #define ETH_MACMIIAR_CR_DIV16_Msk              (0x1U << ETH_MACMIIAR_CR_DIV16_Pos) /*!< 0x00000008 */
  13658. #define ETH_MACMIIAR_CR_DIV16                  ETH_MACMIIAR_CR_DIV16_Msk       /* HCLK:20-35 MHz; MDC clock= HCLK/16 */
  13659. #define ETH_MACMIIAR_CR_DIV26_Pos              (2U)                            
  13660. #define ETH_MACMIIAR_CR_DIV26_Msk              (0x3U << ETH_MACMIIAR_CR_DIV26_Pos) /*!< 0x0000000C */
  13661. #define ETH_MACMIIAR_CR_DIV26                  ETH_MACMIIAR_CR_DIV26_Msk       /* HCLK:35-60 MHz; MDC clock= HCLK/26 */
  13662. #define ETH_MACMIIAR_MW_Pos                    (1U)                            
  13663. #define ETH_MACMIIAR_MW_Msk                    (0x1U << ETH_MACMIIAR_MW_Pos)   /*!< 0x00000002 */
  13664. #define ETH_MACMIIAR_MW                        ETH_MACMIIAR_MW_Msk             /* MII write */
  13665. #define ETH_MACMIIAR_MB_Pos                    (0U)                            
  13666. #define ETH_MACMIIAR_MB_Msk                    (0x1U << ETH_MACMIIAR_MB_Pos)   /*!< 0x00000001 */
  13667. #define ETH_MACMIIAR_MB                        ETH_MACMIIAR_MB_Msk             /* MII busy */
  13668.  
  13669. /* Bit definition for Ethernet MAC MII Data Register */
  13670. #define ETH_MACMIIDR_MD_Pos                    (0U)                            
  13671. #define ETH_MACMIIDR_MD_Msk                    (0xFFFFU << ETH_MACMIIDR_MD_Pos) /*!< 0x0000FFFF */
  13672. #define ETH_MACMIIDR_MD                        ETH_MACMIIDR_MD_Msk             /* MII data: read/write data from/to PHY */
  13673.  
  13674. /* Bit definition for Ethernet MAC Flow Control Register */
  13675. #define ETH_MACFCR_PT_Pos                      (16U)                          
  13676. #define ETH_MACFCR_PT_Msk                      (0xFFFFU << ETH_MACFCR_PT_Pos)  /*!< 0xFFFF0000 */
  13677. #define ETH_MACFCR_PT                          ETH_MACFCR_PT_Msk               /* Pause time */
  13678. #define ETH_MACFCR_ZQPD_Pos                    (7U)                            
  13679. #define ETH_MACFCR_ZQPD_Msk                    (0x1U << ETH_MACFCR_ZQPD_Pos)   /*!< 0x00000080 */
  13680. #define ETH_MACFCR_ZQPD                        ETH_MACFCR_ZQPD_Msk             /* Zero-quanta pause disable */
  13681. #define ETH_MACFCR_PLT_Pos                     (4U)                            
  13682. #define ETH_MACFCR_PLT_Msk                     (0x3U << ETH_MACFCR_PLT_Pos)    /*!< 0x00000030 */
  13683. #define ETH_MACFCR_PLT                         ETH_MACFCR_PLT_Msk              /* Pause low threshold: 4 cases */
  13684. #define ETH_MACFCR_PLT_Minus4                  ((uint32_t)0x00000000)          /* Pause time minus 4 slot times */
  13685. #define ETH_MACFCR_PLT_Minus28_Pos             (4U)                            
  13686. #define ETH_MACFCR_PLT_Minus28_Msk             (0x1U << ETH_MACFCR_PLT_Minus28_Pos) /*!< 0x00000010 */
  13687. #define ETH_MACFCR_PLT_Minus28                 ETH_MACFCR_PLT_Minus28_Msk      /* Pause time minus 28 slot times */
  13688. #define ETH_MACFCR_PLT_Minus144_Pos            (5U)                            
  13689. #define ETH_MACFCR_PLT_Minus144_Msk            (0x1U << ETH_MACFCR_PLT_Minus144_Pos) /*!< 0x00000020 */
  13690. #define ETH_MACFCR_PLT_Minus144                ETH_MACFCR_PLT_Minus144_Msk     /* Pause time minus 144 slot times */
  13691. #define ETH_MACFCR_PLT_Minus256_Pos            (4U)                            
  13692. #define ETH_MACFCR_PLT_Minus256_Msk            (0x3U << ETH_MACFCR_PLT_Minus256_Pos) /*!< 0x00000030 */
  13693. #define ETH_MACFCR_PLT_Minus256                ETH_MACFCR_PLT_Minus256_Msk     /* Pause time minus 256 slot times */      
  13694. #define ETH_MACFCR_UPFD_Pos                    (3U)                            
  13695. #define ETH_MACFCR_UPFD_Msk                    (0x1U << ETH_MACFCR_UPFD_Pos)   /*!< 0x00000008 */
  13696. #define ETH_MACFCR_UPFD                        ETH_MACFCR_UPFD_Msk             /* Unicast pause frame detect */
  13697. #define ETH_MACFCR_RFCE_Pos                    (2U)                            
  13698. #define ETH_MACFCR_RFCE_Msk                    (0x1U << ETH_MACFCR_RFCE_Pos)   /*!< 0x00000004 */
  13699. #define ETH_MACFCR_RFCE                        ETH_MACFCR_RFCE_Msk             /* Receive flow control enable */
  13700. #define ETH_MACFCR_TFCE_Pos                    (1U)                            
  13701. #define ETH_MACFCR_TFCE_Msk                    (0x1U << ETH_MACFCR_TFCE_Pos)   /*!< 0x00000002 */
  13702. #define ETH_MACFCR_TFCE                        ETH_MACFCR_TFCE_Msk             /* Transmit flow control enable */
  13703. #define ETH_MACFCR_FCBBPA_Pos                  (0U)                            
  13704. #define ETH_MACFCR_FCBBPA_Msk                  (0x1U << ETH_MACFCR_FCBBPA_Pos) /*!< 0x00000001 */
  13705. #define ETH_MACFCR_FCBBPA                      ETH_MACFCR_FCBBPA_Msk           /* Flow control busy/backpressure activate */
  13706.  
  13707. /* Bit definition for Ethernet MAC VLAN Tag Register */
  13708. #define ETH_MACVLANTR_VLANTC_Pos               (16U)                          
  13709. #define ETH_MACVLANTR_VLANTC_Msk               (0x1U << ETH_MACVLANTR_VLANTC_Pos) /*!< 0x00010000 */
  13710. #define ETH_MACVLANTR_VLANTC                   ETH_MACVLANTR_VLANTC_Msk        /* 12-bit VLAN tag comparison */
  13711. #define ETH_MACVLANTR_VLANTI_Pos               (0U)                            
  13712. #define ETH_MACVLANTR_VLANTI_Msk               (0xFFFFU << ETH_MACVLANTR_VLANTI_Pos) /*!< 0x0000FFFF */
  13713. #define ETH_MACVLANTR_VLANTI                   ETH_MACVLANTR_VLANTI_Msk        /* VLAN tag identifier (for receive frames) */
  13714.  
  13715. /* Bit definition for Ethernet MAC Remote Wake-UpFrame Filter Register */
  13716. #define ETH_MACRWUFFR_D_Pos                    (0U)                            
  13717. #define ETH_MACRWUFFR_D_Msk                    (0xFFFFFFFFU << ETH_MACRWUFFR_D_Pos) /*!< 0xFFFFFFFF */
  13718. #define ETH_MACRWUFFR_D                        ETH_MACRWUFFR_D_Msk             /* Wake-up frame filter register data */
  13719. /* Eight sequential Writes to this address (offset 0x28) will write all Wake-UpFrame Filter Registers.
  13720.    Eight sequential Reads from this address (offset 0x28) will read all Wake-UpFrame Filter Registers. */
  13721. /* Wake-UpFrame Filter Reg0 : Filter 0 Byte Mask
  13722.    Wake-UpFrame Filter Reg1 : Filter 1 Byte Mask
  13723.    Wake-UpFrame Filter Reg2 : Filter 2 Byte Mask
  13724.    Wake-UpFrame Filter Reg3 : Filter 3 Byte Mask
  13725.    Wake-UpFrame Filter Reg4 : RSVD - Filter3 Command - RSVD - Filter2 Command -
  13726.                               RSVD - Filter1 Command - RSVD - Filter0 Command
  13727.    Wake-UpFrame Filter Re5 : Filter3 Offset - Filter2 Offset - Filter1 Offset - Filter0 Offset
  13728.    Wake-UpFrame Filter Re6 : Filter1 CRC16 - Filter0 CRC16
  13729.    Wake-UpFrame Filter Re7 : Filter3 CRC16 - Filter2 CRC16 */
  13730.  
  13731. /* Bit definition for Ethernet MAC PMT Control and Status Register */
  13732. #define ETH_MACPMTCSR_WFFRPR_Pos               (31U)                          
  13733. #define ETH_MACPMTCSR_WFFRPR_Msk               (0x1U << ETH_MACPMTCSR_WFFRPR_Pos) /*!< 0x80000000 */
  13734. #define ETH_MACPMTCSR_WFFRPR                   ETH_MACPMTCSR_WFFRPR_Msk        /* Wake-Up Frame Filter Register Pointer Reset */
  13735. #define ETH_MACPMTCSR_GU_Pos                   (9U)                            
  13736. #define ETH_MACPMTCSR_GU_Msk                   (0x1U << ETH_MACPMTCSR_GU_Pos)  /*!< 0x00000200 */
  13737. #define ETH_MACPMTCSR_GU                       ETH_MACPMTCSR_GU_Msk            /* Global Unicast */
  13738. #define ETH_MACPMTCSR_WFR_Pos                  (6U)                            
  13739. #define ETH_MACPMTCSR_WFR_Msk                  (0x1U << ETH_MACPMTCSR_WFR_Pos) /*!< 0x00000040 */
  13740. #define ETH_MACPMTCSR_WFR                      ETH_MACPMTCSR_WFR_Msk           /* Wake-Up Frame Received */
  13741. #define ETH_MACPMTCSR_MPR_Pos                  (5U)                            
  13742. #define ETH_MACPMTCSR_MPR_Msk                  (0x1U << ETH_MACPMTCSR_MPR_Pos) /*!< 0x00000020 */
  13743. #define ETH_MACPMTCSR_MPR                      ETH_MACPMTCSR_MPR_Msk           /* Magic Packet Received */
  13744. #define ETH_MACPMTCSR_WFE_Pos                  (2U)                            
  13745. #define ETH_MACPMTCSR_WFE_Msk                  (0x1U << ETH_MACPMTCSR_WFE_Pos) /*!< 0x00000004 */
  13746. #define ETH_MACPMTCSR_WFE                      ETH_MACPMTCSR_WFE_Msk           /* Wake-Up Frame Enable */
  13747. #define ETH_MACPMTCSR_MPE_Pos                  (1U)                            
  13748. #define ETH_MACPMTCSR_MPE_Msk                  (0x1U << ETH_MACPMTCSR_MPE_Pos) /*!< 0x00000002 */
  13749. #define ETH_MACPMTCSR_MPE                      ETH_MACPMTCSR_MPE_Msk           /* Magic Packet Enable */
  13750. #define ETH_MACPMTCSR_PD_Pos                   (0U)                            
  13751. #define ETH_MACPMTCSR_PD_Msk                   (0x1U << ETH_MACPMTCSR_PD_Pos)  /*!< 0x00000001 */
  13752. #define ETH_MACPMTCSR_PD                       ETH_MACPMTCSR_PD_Msk            /* Power Down */
  13753.  
  13754. /* Bit definition for Ethernet MAC Status Register */
  13755. #define ETH_MACSR_TSTS_Pos                     (9U)                            
  13756. #define ETH_MACSR_TSTS_Msk                     (0x1U << ETH_MACSR_TSTS_Pos)    /*!< 0x00000200 */
  13757. #define ETH_MACSR_TSTS                         ETH_MACSR_TSTS_Msk              /* Time stamp trigger status */
  13758. #define ETH_MACSR_MMCTS_Pos                    (6U)                            
  13759. #define ETH_MACSR_MMCTS_Msk                    (0x1U << ETH_MACSR_MMCTS_Pos)   /*!< 0x00000040 */
  13760. #define ETH_MACSR_MMCTS                        ETH_MACSR_MMCTS_Msk             /* MMC transmit status */
  13761. #define ETH_MACSR_MMMCRS_Pos                   (5U)                            
  13762. #define ETH_MACSR_MMMCRS_Msk                   (0x1U << ETH_MACSR_MMMCRS_Pos)  /*!< 0x00000020 */
  13763. #define ETH_MACSR_MMMCRS                       ETH_MACSR_MMMCRS_Msk            /* MMC receive status */
  13764. #define ETH_MACSR_MMCS_Pos                     (4U)                            
  13765. #define ETH_MACSR_MMCS_Msk                     (0x1U << ETH_MACSR_MMCS_Pos)    /*!< 0x00000010 */
  13766. #define ETH_MACSR_MMCS                         ETH_MACSR_MMCS_Msk              /* MMC status */
  13767. #define ETH_MACSR_PMTS_Pos                     (3U)                            
  13768. #define ETH_MACSR_PMTS_Msk                     (0x1U << ETH_MACSR_PMTS_Pos)    /*!< 0x00000008 */
  13769. #define ETH_MACSR_PMTS                         ETH_MACSR_PMTS_Msk              /* PMT status */
  13770.  
  13771. /* Bit definition for Ethernet MAC Interrupt Mask Register */
  13772. #define ETH_MACIMR_TSTIM_Pos                   (9U)                            
  13773. #define ETH_MACIMR_TSTIM_Msk                   (0x1U << ETH_MACIMR_TSTIM_Pos)  /*!< 0x00000200 */
  13774. #define ETH_MACIMR_TSTIM                       ETH_MACIMR_TSTIM_Msk            /* Time stamp trigger interrupt mask */
  13775. #define ETH_MACIMR_PMTIM_Pos                   (3U)                            
  13776. #define ETH_MACIMR_PMTIM_Msk                   (0x1U << ETH_MACIMR_PMTIM_Pos)  /*!< 0x00000008 */
  13777. #define ETH_MACIMR_PMTIM                       ETH_MACIMR_PMTIM_Msk            /* PMT interrupt mask */
  13778.  
  13779. /* Bit definition for Ethernet MAC Address0 High Register */
  13780. #define ETH_MACA0HR_MACA0H_Pos                 (0U)                            
  13781. #define ETH_MACA0HR_MACA0H_Msk                 (0xFFFFU << ETH_MACA0HR_MACA0H_Pos) /*!< 0x0000FFFF */
  13782. #define ETH_MACA0HR_MACA0H                     ETH_MACA0HR_MACA0H_Msk          /* MAC address0 high */
  13783.  
  13784. /* Bit definition for Ethernet MAC Address0 Low Register */
  13785. #define ETH_MACA0LR_MACA0L_Pos                 (0U)                            
  13786. #define ETH_MACA0LR_MACA0L_Msk                 (0xFFFFFFFFU << ETH_MACA0LR_MACA0L_Pos) /*!< 0xFFFFFFFF */
  13787. #define ETH_MACA0LR_MACA0L                     ETH_MACA0LR_MACA0L_Msk          /* MAC address0 low */
  13788.  
  13789. /* Bit definition for Ethernet MAC Address1 High Register */
  13790. #define ETH_MACA1HR_AE_Pos                     (31U)                          
  13791. #define ETH_MACA1HR_AE_Msk                     (0x1U << ETH_MACA1HR_AE_Pos)    /*!< 0x80000000 */
  13792. #define ETH_MACA1HR_AE                         ETH_MACA1HR_AE_Msk              /* Address enable */
  13793. #define ETH_MACA1HR_SA_Pos                     (30U)                          
  13794. #define ETH_MACA1HR_SA_Msk                     (0x1U << ETH_MACA1HR_SA_Pos)    /*!< 0x40000000 */
  13795. #define ETH_MACA1HR_SA                         ETH_MACA1HR_SA_Msk              /* Source address */
  13796. #define ETH_MACA1HR_MBC_Pos                    (24U)                          
  13797. #define ETH_MACA1HR_MBC_Msk                    (0x3FU << ETH_MACA1HR_MBC_Pos)  /*!< 0x3F000000 */
  13798. #define ETH_MACA1HR_MBC                        ETH_MACA1HR_MBC_Msk             /* Mask byte control: bits to mask for comparison of the MAC Address bytes */
  13799. #define ETH_MACA1HR_MBC_HBits15_8              ((uint32_t)0x20000000)          /* Mask MAC Address high reg bits [15:8] */
  13800. #define ETH_MACA1HR_MBC_HBits7_0               ((uint32_t)0x10000000)          /* Mask MAC Address high reg bits [7:0] */
  13801. #define ETH_MACA1HR_MBC_LBits31_24             ((uint32_t)0x08000000)          /* Mask MAC Address low reg bits [31:24] */
  13802. #define ETH_MACA1HR_MBC_LBits23_16             ((uint32_t)0x04000000)          /* Mask MAC Address low reg bits [23:16] */
  13803. #define ETH_MACA1HR_MBC_LBits15_8              ((uint32_t)0x02000000)          /* Mask MAC Address low reg bits [15:8] */
  13804. #define ETH_MACA1HR_MBC_LBits7_0               ((uint32_t)0x01000000)          /* Mask MAC Address low reg bits [7:0] */
  13805. #define ETH_MACA1HR_MACA1H_Pos                 (0U)                            
  13806. #define ETH_MACA1HR_MACA1H_Msk                 (0xFFFFU << ETH_MACA1HR_MACA1H_Pos) /*!< 0x0000FFFF */
  13807. #define ETH_MACA1HR_MACA1H                     ETH_MACA1HR_MACA1H_Msk          /* MAC address1 high */
  13808.  
  13809. /* Bit definition for Ethernet MAC Address1 Low Register */
  13810. #define ETH_MACA1LR_MACA1L_Pos                 (0U)                            
  13811. #define ETH_MACA1LR_MACA1L_Msk                 (0xFFFFFFFFU << ETH_MACA1LR_MACA1L_Pos) /*!< 0xFFFFFFFF */
  13812. #define ETH_MACA1LR_MACA1L                     ETH_MACA1LR_MACA1L_Msk          /* MAC address1 low */
  13813.  
  13814. /* Bit definition for Ethernet MAC Address2 High Register */
  13815. #define ETH_MACA2HR_AE_Pos                     (31U)                          
  13816. #define ETH_MACA2HR_AE_Msk                     (0x1U << ETH_MACA2HR_AE_Pos)    /*!< 0x80000000 */
  13817. #define ETH_MACA2HR_AE                         ETH_MACA2HR_AE_Msk              /* Address enable */
  13818. #define ETH_MACA2HR_SA_Pos                     (30U)                          
  13819. #define ETH_MACA2HR_SA_Msk                     (0x1U << ETH_MACA2HR_SA_Pos)    /*!< 0x40000000 */
  13820. #define ETH_MACA2HR_SA                         ETH_MACA2HR_SA_Msk              /* Source address */
  13821. #define ETH_MACA2HR_MBC_Pos                    (24U)                          
  13822. #define ETH_MACA2HR_MBC_Msk                    (0x3FU << ETH_MACA2HR_MBC_Pos)  /*!< 0x3F000000 */
  13823. #define ETH_MACA2HR_MBC                        ETH_MACA2HR_MBC_Msk             /* Mask byte control */
  13824. #define ETH_MACA2HR_MBC_HBits15_8              ((uint32_t)0x20000000)          /* Mask MAC Address high reg bits [15:8] */
  13825. #define ETH_MACA2HR_MBC_HBits7_0               ((uint32_t)0x10000000)          /* Mask MAC Address high reg bits [7:0] */
  13826. #define ETH_MACA2HR_MBC_LBits31_24             ((uint32_t)0x08000000)          /* Mask MAC Address low reg bits [31:24] */
  13827. #define ETH_MACA2HR_MBC_LBits23_16             ((uint32_t)0x04000000)          /* Mask MAC Address low reg bits [23:16] */
  13828. #define ETH_MACA2HR_MBC_LBits15_8              ((uint32_t)0x02000000)          /* Mask MAC Address low reg bits [15:8] */
  13829. #define ETH_MACA2HR_MBC_LBits7_0               ((uint32_t)0x01000000)          /* Mask MAC Address low reg bits [70] */
  13830. #define ETH_MACA2HR_MACA2H_Pos                 (0U)                            
  13831. #define ETH_MACA2HR_MACA2H_Msk                 (0xFFFFU << ETH_MACA2HR_MACA2H_Pos) /*!< 0x0000FFFF */
  13832. #define ETH_MACA2HR_MACA2H                     ETH_MACA2HR_MACA2H_Msk          /* MAC address1 high */
  13833.  
  13834. /* Bit definition for Ethernet MAC Address2 Low Register */
  13835. #define ETH_MACA2LR_MACA2L_Pos                 (0U)                            
  13836. #define ETH_MACA2LR_MACA2L_Msk                 (0xFFFFFFFFU << ETH_MACA2LR_MACA2L_Pos) /*!< 0xFFFFFFFF */
  13837. #define ETH_MACA2LR_MACA2L                     ETH_MACA2LR_MACA2L_Msk          /* MAC address2 low */
  13838.  
  13839. /* Bit definition for Ethernet MAC Address3 High Register */
  13840. #define ETH_MACA3HR_AE_Pos                     (31U)                          
  13841. #define ETH_MACA3HR_AE_Msk                     (0x1U << ETH_MACA3HR_AE_Pos)    /*!< 0x80000000 */
  13842. #define ETH_MACA3HR_AE                         ETH_MACA3HR_AE_Msk              /* Address enable */
  13843. #define ETH_MACA3HR_SA_Pos                     (30U)                          
  13844. #define ETH_MACA3HR_SA_Msk                     (0x1U << ETH_MACA3HR_SA_Pos)    /*!< 0x40000000 */
  13845. #define ETH_MACA3HR_SA                         ETH_MACA3HR_SA_Msk              /* Source address */
  13846. #define ETH_MACA3HR_MBC_Pos                    (24U)                          
  13847. #define ETH_MACA3HR_MBC_Msk                    (0x3FU << ETH_MACA3HR_MBC_Pos)  /*!< 0x3F000000 */
  13848. #define ETH_MACA3HR_MBC                        ETH_MACA3HR_MBC_Msk             /* Mask byte control */
  13849. #define ETH_MACA3HR_MBC_HBits15_8              ((uint32_t)0x20000000)          /* Mask MAC Address high reg bits [15:8] */
  13850. #define ETH_MACA3HR_MBC_HBits7_0               ((uint32_t)0x10000000)          /* Mask MAC Address high reg bits [7:0] */
  13851. #define ETH_MACA3HR_MBC_LBits31_24             ((uint32_t)0x08000000)          /* Mask MAC Address low reg bits [31:24] */
  13852. #define ETH_MACA3HR_MBC_LBits23_16             ((uint32_t)0x04000000)          /* Mask MAC Address low reg bits [23:16] */
  13853. #define ETH_MACA3HR_MBC_LBits15_8              ((uint32_t)0x02000000)          /* Mask MAC Address low reg bits [15:8] */
  13854. #define ETH_MACA3HR_MBC_LBits7_0               ((uint32_t)0x01000000)          /* Mask MAC Address low reg bits [70] */
  13855. #define ETH_MACA3HR_MACA3H_Pos                 (0U)                            
  13856. #define ETH_MACA3HR_MACA3H_Msk                 (0xFFFFU << ETH_MACA3HR_MACA3H_Pos) /*!< 0x0000FFFF */
  13857. #define ETH_MACA3HR_MACA3H                     ETH_MACA3HR_MACA3H_Msk          /* MAC address3 high */
  13858.  
  13859. /* Bit definition for Ethernet MAC Address3 Low Register */
  13860. #define ETH_MACA3LR_MACA3L_Pos                 (0U)                            
  13861. #define ETH_MACA3LR_MACA3L_Msk                 (0xFFFFFFFFU << ETH_MACA3LR_MACA3L_Pos) /*!< 0xFFFFFFFF */
  13862. #define ETH_MACA3LR_MACA3L                     ETH_MACA3LR_MACA3L_Msk          /* MAC address3 low */
  13863.  
  13864. /******************************************************************************/
  13865. /*                Ethernet MMC Registers bits definition                      */
  13866. /******************************************************************************/
  13867.  
  13868. /* Bit definition for Ethernet MMC Contol Register */
  13869. #define ETH_MMCCR_MCF_Pos                      (3U)                            
  13870. #define ETH_MMCCR_MCF_Msk                      (0x1U << ETH_MMCCR_MCF_Pos)     /*!< 0x00000008 */
  13871. #define ETH_MMCCR_MCF                          ETH_MMCCR_MCF_Msk               /* MMC Counter Freeze */
  13872. #define ETH_MMCCR_ROR_Pos                      (2U)                            
  13873. #define ETH_MMCCR_ROR_Msk                      (0x1U << ETH_MMCCR_ROR_Pos)     /*!< 0x00000004 */
  13874. #define ETH_MMCCR_ROR                          ETH_MMCCR_ROR_Msk               /* Reset on Read */
  13875. #define ETH_MMCCR_CSR_Pos                      (1U)                            
  13876. #define ETH_MMCCR_CSR_Msk                      (0x1U << ETH_MMCCR_CSR_Pos)     /*!< 0x00000002 */
  13877. #define ETH_MMCCR_CSR                          ETH_MMCCR_CSR_Msk               /* Counter Stop Rollover */
  13878. #define ETH_MMCCR_CR_Pos                       (0U)                            
  13879. #define ETH_MMCCR_CR_Msk                       (0x1U << ETH_MMCCR_CR_Pos)      /*!< 0x00000001 */
  13880. #define ETH_MMCCR_CR                           ETH_MMCCR_CR_Msk                /* Counters Reset */
  13881.  
  13882. /* Bit definition for Ethernet MMC Receive Interrupt Register */
  13883. #define ETH_MMCRIR_RGUFS_Pos                   (17U)                          
  13884. #define ETH_MMCRIR_RGUFS_Msk                   (0x1U << ETH_MMCRIR_RGUFS_Pos)  /*!< 0x00020000 */
  13885. #define ETH_MMCRIR_RGUFS                       ETH_MMCRIR_RGUFS_Msk            /* Set when Rx good unicast frames counter reaches half the maximum value */
  13886. #define ETH_MMCRIR_RFAES_Pos                   (6U)                            
  13887. #define ETH_MMCRIR_RFAES_Msk                   (0x1U << ETH_MMCRIR_RFAES_Pos)  /*!< 0x00000040 */
  13888. #define ETH_MMCRIR_RFAES                       ETH_MMCRIR_RFAES_Msk            /* Set when Rx alignment error counter reaches half the maximum value */
  13889. #define ETH_MMCRIR_RFCES_Pos                   (5U)                            
  13890. #define ETH_MMCRIR_RFCES_Msk                   (0x1U << ETH_MMCRIR_RFCES_Pos)  /*!< 0x00000020 */
  13891. #define ETH_MMCRIR_RFCES                       ETH_MMCRIR_RFCES_Msk            /* Set when Rx crc error counter reaches half the maximum value */
  13892.  
  13893. /* Bit definition for Ethernet MMC Transmit Interrupt Register */
  13894. #define ETH_MMCTIR_TGFS_Pos                    (21U)                          
  13895. #define ETH_MMCTIR_TGFS_Msk                    (0x1U << ETH_MMCTIR_TGFS_Pos)   /*!< 0x00200000 */
  13896. #define ETH_MMCTIR_TGFS                        ETH_MMCTIR_TGFS_Msk             /* Set when Tx good frame count counter reaches half the maximum value */
  13897. #define ETH_MMCTIR_TGFMSCS_Pos                 (15U)                          
  13898. #define ETH_MMCTIR_TGFMSCS_Msk                 (0x1U << ETH_MMCTIR_TGFMSCS_Pos) /*!< 0x00008000 */
  13899. #define ETH_MMCTIR_TGFMSCS                     ETH_MMCTIR_TGFMSCS_Msk          /* Set when Tx good multi col counter reaches half the maximum value */
  13900. #define ETH_MMCTIR_TGFSCS_Pos                  (14U)                          
  13901. #define ETH_MMCTIR_TGFSCS_Msk                  (0x1U << ETH_MMCTIR_TGFSCS_Pos) /*!< 0x00004000 */
  13902. #define ETH_MMCTIR_TGFSCS                      ETH_MMCTIR_TGFSCS_Msk           /* Set when Tx good single col counter reaches half the maximum value */
  13903.  
  13904. /* Bit definition for Ethernet MMC Receive Interrupt Mask Register */
  13905. #define ETH_MMCRIMR_RGUFM_Pos                  (17U)                          
  13906. #define ETH_MMCRIMR_RGUFM_Msk                  (0x1U << ETH_MMCRIMR_RGUFM_Pos) /*!< 0x00020000 */
  13907. #define ETH_MMCRIMR_RGUFM                      ETH_MMCRIMR_RGUFM_Msk           /* Mask the interrupt when Rx good unicast frames counter reaches half the maximum value */
  13908. #define ETH_MMCRIMR_RFAEM_Pos                  (6U)                            
  13909. #define ETH_MMCRIMR_RFAEM_Msk                  (0x1U << ETH_MMCRIMR_RFAEM_Pos) /*!< 0x00000040 */
  13910. #define ETH_MMCRIMR_RFAEM                      ETH_MMCRIMR_RFAEM_Msk           /* Mask the interrupt when when Rx alignment error counter reaches half the maximum value */
  13911. #define ETH_MMCRIMR_RFCEM_Pos                  (5U)                            
  13912. #define ETH_MMCRIMR_RFCEM_Msk                  (0x1U << ETH_MMCRIMR_RFCEM_Pos) /*!< 0x00000020 */
  13913. #define ETH_MMCRIMR_RFCEM                      ETH_MMCRIMR_RFCEM_Msk           /* Mask the interrupt when Rx crc error counter reaches half the maximum value */
  13914.  
  13915. /* Bit definition for Ethernet MMC Transmit Interrupt Mask Register */
  13916. #define ETH_MMCTIMR_TGFM_Pos                   (21U)                          
  13917. #define ETH_MMCTIMR_TGFM_Msk                   (0x1U << ETH_MMCTIMR_TGFM_Pos)  /*!< 0x00200000 */
  13918. #define ETH_MMCTIMR_TGFM                       ETH_MMCTIMR_TGFM_Msk            /* Mask the interrupt when Tx good frame count counter reaches half the maximum value */
  13919. #define ETH_MMCTIMR_TGFMSCM_Pos                (15U)                          
  13920. #define ETH_MMCTIMR_TGFMSCM_Msk                (0x1U << ETH_MMCTIMR_TGFMSCM_Pos) /*!< 0x00008000 */
  13921. #define ETH_MMCTIMR_TGFMSCM                    ETH_MMCTIMR_TGFMSCM_Msk         /* Mask the interrupt when Tx good multi col counter reaches half the maximum value */
  13922. #define ETH_MMCTIMR_TGFSCM_Pos                 (14U)                          
  13923. #define ETH_MMCTIMR_TGFSCM_Msk                 (0x1U << ETH_MMCTIMR_TGFSCM_Pos) /*!< 0x00004000 */
  13924. #define ETH_MMCTIMR_TGFSCM                     ETH_MMCTIMR_TGFSCM_Msk          /* Mask the interrupt when Tx good single col counter reaches half the maximum value */
  13925.  
  13926. /* Bit definition for Ethernet MMC Transmitted Good Frames after Single Collision Counter Register */
  13927. #define ETH_MMCTGFSCCR_TGFSCC_Pos              (0U)                            
  13928. #define ETH_MMCTGFSCCR_TGFSCC_Msk              (0xFFFFFFFFU << ETH_MMCTGFSCCR_TGFSCC_Pos) /*!< 0xFFFFFFFF */
  13929. #define ETH_MMCTGFSCCR_TGFSCC                  ETH_MMCTGFSCCR_TGFSCC_Msk       /* Number of successfully transmitted frames after a single collision in Half-duplex mode. */
  13930.  
  13931. /* Bit definition for Ethernet MMC Transmitted Good Frames after More than a Single Collision Counter Register */
  13932. #define ETH_MMCTGFMSCCR_TGFMSCC_Pos            (0U)                            
  13933. #define ETH_MMCTGFMSCCR_TGFMSCC_Msk            (0xFFFFFFFFU << ETH_MMCTGFMSCCR_TGFMSCC_Pos) /*!< 0xFFFFFFFF */
  13934. #define ETH_MMCTGFMSCCR_TGFMSCC                ETH_MMCTGFMSCCR_TGFMSCC_Msk     /* Number of successfully transmitted frames after more than a single collision in Half-duplex mode. */
  13935.  
  13936. /* Bit definition for Ethernet MMC Transmitted Good Frames Counter Register */
  13937. #define ETH_MMCTGFCR_TGFC_Pos                  (0U)                            
  13938. #define ETH_MMCTGFCR_TGFC_Msk                  (0xFFFFFFFFU << ETH_MMCTGFCR_TGFC_Pos) /*!< 0xFFFFFFFF */
  13939. #define ETH_MMCTGFCR_TGFC                      ETH_MMCTGFCR_TGFC_Msk           /* Number of good frames transmitted. */
  13940.  
  13941. /* Bit definition for Ethernet MMC Received Frames with CRC Error Counter Register */
  13942. #define ETH_MMCRFCECR_RFCEC_Pos                (0U)                            
  13943. #define ETH_MMCRFCECR_RFCEC_Msk                (0xFFFFFFFFU << ETH_MMCRFCECR_RFCEC_Pos) /*!< 0xFFFFFFFF */
  13944. #define ETH_MMCRFCECR_RFCEC                    ETH_MMCRFCECR_RFCEC_Msk         /* Number of frames received with CRC error. */
  13945.  
  13946. /* Bit definition for Ethernet MMC Received Frames with Alignement Error Counter Register */
  13947. #define ETH_MMCRFAECR_RFAEC_Pos                (0U)                            
  13948. #define ETH_MMCRFAECR_RFAEC_Msk                (0xFFFFFFFFU << ETH_MMCRFAECR_RFAEC_Pos) /*!< 0xFFFFFFFF */
  13949. #define ETH_MMCRFAECR_RFAEC                    ETH_MMCRFAECR_RFAEC_Msk         /* Number of frames received with alignment (dribble) error */
  13950.  
  13951. /* Bit definition for Ethernet MMC Received Good Unicast Frames Counter Register */
  13952. #define ETH_MMCRGUFCR_RGUFC_Pos                (0U)                            
  13953. #define ETH_MMCRGUFCR_RGUFC_Msk                (0xFFFFFFFFU << ETH_MMCRGUFCR_RGUFC_Pos) /*!< 0xFFFFFFFF */
  13954. #define ETH_MMCRGUFCR_RGUFC                    ETH_MMCRGUFCR_RGUFC_Msk         /* Number of good unicast frames received. */
  13955.  
  13956. /******************************************************************************/
  13957. /*               Ethernet PTP Registers bits definition                       */
  13958. /******************************************************************************/
  13959.  
  13960. /* Bit definition for Ethernet PTP Time Stamp Contol Register */
  13961. #define ETH_PTPTSCR_TSARU_Pos                  (5U)                            
  13962. #define ETH_PTPTSCR_TSARU_Msk                  (0x1U << ETH_PTPTSCR_TSARU_Pos) /*!< 0x00000020 */
  13963. #define ETH_PTPTSCR_TSARU                      ETH_PTPTSCR_TSARU_Msk           /* Addend register update */
  13964. #define ETH_PTPTSCR_TSITE_Pos                  (4U)                            
  13965. #define ETH_PTPTSCR_TSITE_Msk                  (0x1U << ETH_PTPTSCR_TSITE_Pos) /*!< 0x00000010 */
  13966. #define ETH_PTPTSCR_TSITE                      ETH_PTPTSCR_TSITE_Msk           /* Time stamp interrupt trigger enable */
  13967. #define ETH_PTPTSCR_TSSTU_Pos                  (3U)                            
  13968. #define ETH_PTPTSCR_TSSTU_Msk                  (0x1U << ETH_PTPTSCR_TSSTU_Pos) /*!< 0x00000008 */
  13969. #define ETH_PTPTSCR_TSSTU                      ETH_PTPTSCR_TSSTU_Msk           /* Time stamp update */
  13970. #define ETH_PTPTSCR_TSSTI_Pos                  (2U)                            
  13971. #define ETH_PTPTSCR_TSSTI_Msk                  (0x1U << ETH_PTPTSCR_TSSTI_Pos) /*!< 0x00000004 */
  13972. #define ETH_PTPTSCR_TSSTI                      ETH_PTPTSCR_TSSTI_Msk           /* Time stamp initialize */
  13973. #define ETH_PTPTSCR_TSFCU_Pos                  (1U)                            
  13974. #define ETH_PTPTSCR_TSFCU_Msk                  (0x1U << ETH_PTPTSCR_TSFCU_Pos) /*!< 0x00000002 */
  13975. #define ETH_PTPTSCR_TSFCU                      ETH_PTPTSCR_TSFCU_Msk           /* Time stamp fine or coarse update */
  13976. #define ETH_PTPTSCR_TSE_Pos                    (0U)                            
  13977. #define ETH_PTPTSCR_TSE_Msk                    (0x1U << ETH_PTPTSCR_TSE_Pos)   /*!< 0x00000001 */
  13978. #define ETH_PTPTSCR_TSE                        ETH_PTPTSCR_TSE_Msk             /* Time stamp enable */
  13979.  
  13980. /* Bit definition for Ethernet PTP Sub-Second Increment Register */
  13981. #define ETH_PTPSSIR_STSSI_Pos                  (0U)                            
  13982. #define ETH_PTPSSIR_STSSI_Msk                  (0xFFU << ETH_PTPSSIR_STSSI_Pos) /*!< 0x000000FF */
  13983. #define ETH_PTPSSIR_STSSI                      ETH_PTPSSIR_STSSI_Msk           /* System time Sub-second increment value */
  13984.  
  13985. /* Bit definition for Ethernet PTP Time Stamp High Register */
  13986. #define ETH_PTPTSHR_STS_Pos                    (0U)                            
  13987. #define ETH_PTPTSHR_STS_Msk                    (0xFFFFFFFFU << ETH_PTPTSHR_STS_Pos) /*!< 0xFFFFFFFF */
  13988. #define ETH_PTPTSHR_STS                        ETH_PTPTSHR_STS_Msk             /* System Time second */
  13989.  
  13990. /* Bit definition for Ethernet PTP Time Stamp Low Register */
  13991. #define ETH_PTPTSLR_STPNS_Pos                  (31U)                          
  13992. #define ETH_PTPTSLR_STPNS_Msk                  (0x1U << ETH_PTPTSLR_STPNS_Pos) /*!< 0x80000000 */
  13993. #define ETH_PTPTSLR_STPNS                      ETH_PTPTSLR_STPNS_Msk           /* System Time Positive or negative time */
  13994. #define ETH_PTPTSLR_STSS_Pos                   (0U)                            
  13995. #define ETH_PTPTSLR_STSS_Msk                   (0x7FFFFFFFU << ETH_PTPTSLR_STSS_Pos) /*!< 0x7FFFFFFF */
  13996. #define ETH_PTPTSLR_STSS                       ETH_PTPTSLR_STSS_Msk            /* System Time sub-seconds */
  13997.  
  13998. /* Bit definition for Ethernet PTP Time Stamp High Update Register */
  13999. #define ETH_PTPTSHUR_TSUS_Pos                  (0U)                            
  14000. #define ETH_PTPTSHUR_TSUS_Msk                  (0xFFFFFFFFU << ETH_PTPTSHUR_TSUS_Pos) /*!< 0xFFFFFFFF */
  14001. #define ETH_PTPTSHUR_TSUS                      ETH_PTPTSHUR_TSUS_Msk           /* Time stamp update seconds */
  14002.  
  14003. /* Bit definition for Ethernet PTP Time Stamp Low Update Register */
  14004. #define ETH_PTPTSLUR_TSUPNS_Pos                (31U)                          
  14005. #define ETH_PTPTSLUR_TSUPNS_Msk                (0x1U << ETH_PTPTSLUR_TSUPNS_Pos) /*!< 0x80000000 */
  14006. #define ETH_PTPTSLUR_TSUPNS                    ETH_PTPTSLUR_TSUPNS_Msk         /* Time stamp update Positive or negative time */
  14007. #define ETH_PTPTSLUR_TSUSS_Pos                 (0U)                            
  14008. #define ETH_PTPTSLUR_TSUSS_Msk                 (0x7FFFFFFFU << ETH_PTPTSLUR_TSUSS_Pos) /*!< 0x7FFFFFFF */
  14009. #define ETH_PTPTSLUR_TSUSS                     ETH_PTPTSLUR_TSUSS_Msk          /* Time stamp update sub-seconds */
  14010.  
  14011. /* Bit definition for Ethernet PTP Time Stamp Addend Register */
  14012. #define ETH_PTPTSAR_TSA_Pos                    (0U)                            
  14013. #define ETH_PTPTSAR_TSA_Msk                    (0xFFFFFFFFU << ETH_PTPTSAR_TSA_Pos) /*!< 0xFFFFFFFF */
  14014. #define ETH_PTPTSAR_TSA                        ETH_PTPTSAR_TSA_Msk             /* Time stamp addend */
  14015.  
  14016. /* Bit definition for Ethernet PTP Target Time High Register */
  14017. #define ETH_PTPTTHR_TTSH_Pos                   (0U)                            
  14018. #define ETH_PTPTTHR_TTSH_Msk                   (0xFFFFFFFFU << ETH_PTPTTHR_TTSH_Pos) /*!< 0xFFFFFFFF */
  14019. #define ETH_PTPTTHR_TTSH                       ETH_PTPTTHR_TTSH_Msk            /* Target time stamp high */
  14020.  
  14021. /* Bit definition for Ethernet PTP Target Time Low Register */
  14022. #define ETH_PTPTTLR_TTSL_Pos                   (0U)                            
  14023. #define ETH_PTPTTLR_TTSL_Msk                   (0xFFFFFFFFU << ETH_PTPTTLR_TTSL_Pos) /*!< 0xFFFFFFFF */
  14024. #define ETH_PTPTTLR_TTSL                       ETH_PTPTTLR_TTSL_Msk            /* Target time stamp low */
  14025.  
  14026. /******************************************************************************/
  14027. /*                 Ethernet DMA Registers bits definition                     */
  14028. /******************************************************************************/
  14029.  
  14030. /* Bit definition for Ethernet DMA Bus Mode Register */
  14031. #define ETH_DMABMR_AAB_Pos                     (25U)                          
  14032. #define ETH_DMABMR_AAB_Msk                     (0x1U << ETH_DMABMR_AAB_Pos)    /*!< 0x02000000 */
  14033. #define ETH_DMABMR_AAB                         ETH_DMABMR_AAB_Msk              /* Address-Aligned beats */
  14034. #define ETH_DMABMR_FPM_Pos                     (24U)                          
  14035. #define ETH_DMABMR_FPM_Msk                     (0x1U << ETH_DMABMR_FPM_Pos)    /*!< 0x01000000 */
  14036. #define ETH_DMABMR_FPM                         ETH_DMABMR_FPM_Msk              /* 4xPBL mode */
  14037. #define ETH_DMABMR_USP_Pos                     (23U)                          
  14038. #define ETH_DMABMR_USP_Msk                     (0x1U << ETH_DMABMR_USP_Pos)    /*!< 0x00800000 */
  14039. #define ETH_DMABMR_USP                         ETH_DMABMR_USP_Msk              /* Use separate PBL */
  14040. #define ETH_DMABMR_RDP_Pos                     (17U)                          
  14041. #define ETH_DMABMR_RDP_Msk                     (0x3FU << ETH_DMABMR_RDP_Pos)   /*!< 0x007E0000 */
  14042. #define ETH_DMABMR_RDP                         ETH_DMABMR_RDP_Msk              /* RxDMA PBL */
  14043. #define ETH_DMABMR_RDP_1Beat                   ((uint32_t)0x00020000)          /* maximum number of beats to be transferred in one RxDMA transaction is 1 */
  14044. #define ETH_DMABMR_RDP_2Beat                   ((uint32_t)0x00040000)          /* maximum number of beats to be transferred in one RxDMA transaction is 2 */
  14045. #define ETH_DMABMR_RDP_4Beat                   ((uint32_t)0x00080000)          /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
  14046. #define ETH_DMABMR_RDP_8Beat                   ((uint32_t)0x00100000)          /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
  14047. #define ETH_DMABMR_RDP_16Beat                  ((uint32_t)0x00200000)          /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
  14048. #define ETH_DMABMR_RDP_32Beat                  ((uint32_t)0x00400000)          /* maximum number of beats to be transferred in one RxDMA transaction is 32 */                
  14049. #define ETH_DMABMR_RDP_4xPBL_4Beat             ((uint32_t)0x01020000)          /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
  14050. #define ETH_DMABMR_RDP_4xPBL_8Beat             ((uint32_t)0x01040000)          /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
  14051. #define ETH_DMABMR_RDP_4xPBL_16Beat            ((uint32_t)0x01080000)          /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
  14052. #define ETH_DMABMR_RDP_4xPBL_32Beat            ((uint32_t)0x01100000)          /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
  14053. #define ETH_DMABMR_RDP_4xPBL_64Beat            ((uint32_t)0x01200000)          /* maximum number of beats to be transferred in one RxDMA transaction is 64 */
  14054. #define ETH_DMABMR_RDP_4xPBL_128Beat           ((uint32_t)0x01400000)          /* maximum number of beats to be transferred in one RxDMA transaction is 128 */  
  14055. #define ETH_DMABMR_FB_Pos                      (16U)                          
  14056. #define ETH_DMABMR_FB_Msk                      (0x1U << ETH_DMABMR_FB_Pos)     /*!< 0x00010000 */
  14057. #define ETH_DMABMR_FB                          ETH_DMABMR_FB_Msk               /* Fixed Burst */
  14058. #define ETH_DMABMR_RTPR_Pos                    (14U)                          
  14059. #define ETH_DMABMR_RTPR_Msk                    (0x3U << ETH_DMABMR_RTPR_Pos)   /*!< 0x0000C000 */
  14060. #define ETH_DMABMR_RTPR                        ETH_DMABMR_RTPR_Msk             /* Rx Tx priority ratio */
  14061. #define ETH_DMABMR_RTPR_1_1                    ((uint32_t)0x00000000)          /* Rx Tx priority ratio */
  14062. #define ETH_DMABMR_RTPR_2_1                    ((uint32_t)0x00004000)          /* Rx Tx priority ratio */
  14063. #define ETH_DMABMR_RTPR_3_1                    ((uint32_t)0x00008000)          /* Rx Tx priority ratio */
  14064. #define ETH_DMABMR_RTPR_4_1                    ((uint32_t)0x0000C000)          /* Rx Tx priority ratio */  
  14065. #define ETH_DMABMR_PBL_Pos                     (8U)                            
  14066. #define ETH_DMABMR_PBL_Msk                     (0x3FU << ETH_DMABMR_PBL_Pos)   /*!< 0x00003F00 */
  14067. #define ETH_DMABMR_PBL                         ETH_DMABMR_PBL_Msk              /* Programmable burst length */
  14068. #define ETH_DMABMR_PBL_1Beat                   ((uint32_t)0x00000100)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 1 */
  14069. #define ETH_DMABMR_PBL_2Beat                   ((uint32_t)0x00000200)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 2 */
  14070. #define ETH_DMABMR_PBL_4Beat                   ((uint32_t)0x00000400)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
  14071. #define ETH_DMABMR_PBL_8Beat                   ((uint32_t)0x00000800)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
  14072. #define ETH_DMABMR_PBL_16Beat                  ((uint32_t)0x00001000)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
  14073. #define ETH_DMABMR_PBL_32Beat                  ((uint32_t)0x00002000)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */                
  14074. #define ETH_DMABMR_PBL_4xPBL_4Beat             ((uint32_t)0x01000100)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
  14075. #define ETH_DMABMR_PBL_4xPBL_8Beat             ((uint32_t)0x01000200)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
  14076. #define ETH_DMABMR_PBL_4xPBL_16Beat            ((uint32_t)0x01000400)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
  14077. #define ETH_DMABMR_PBL_4xPBL_32Beat            ((uint32_t)0x01000800)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
  14078. #define ETH_DMABMR_PBL_4xPBL_64Beat            ((uint32_t)0x01001000)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 64 */
  14079. #define ETH_DMABMR_PBL_4xPBL_128Beat           ((uint32_t)0x01002000)          /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 128 */
  14080. #define ETH_DMABMR_DSL_Pos                     (2U)                            
  14081. #define ETH_DMABMR_DSL_Msk                     (0x1FU << ETH_DMABMR_DSL_Pos)   /*!< 0x0000007C */
  14082. #define ETH_DMABMR_DSL                         ETH_DMABMR_DSL_Msk              /* Descriptor Skip Length */
  14083. #define ETH_DMABMR_DA_Pos                      (1U)                            
  14084. #define ETH_DMABMR_DA_Msk                      (0x1U << ETH_DMABMR_DA_Pos)     /*!< 0x00000002 */
  14085. #define ETH_DMABMR_DA                          ETH_DMABMR_DA_Msk               /* DMA arbitration scheme */
  14086. #define ETH_DMABMR_SR_Pos                      (0U)                            
  14087. #define ETH_DMABMR_SR_Msk                      (0x1U << ETH_DMABMR_SR_Pos)     /*!< 0x00000001 */
  14088. #define ETH_DMABMR_SR                          ETH_DMABMR_SR_Msk               /* Software reset */
  14089.  
  14090. /* Bit definition for Ethernet DMA Transmit Poll Demand Register */
  14091. #define ETH_DMATPDR_TPD_Pos                    (0U)                            
  14092. #define ETH_DMATPDR_TPD_Msk                    (0xFFFFFFFFU << ETH_DMATPDR_TPD_Pos) /*!< 0xFFFFFFFF */
  14093. #define ETH_DMATPDR_TPD                        ETH_DMATPDR_TPD_Msk             /* Transmit poll demand */
  14094.  
  14095. /* Bit definition for Ethernet DMA Receive Poll Demand Register */
  14096. #define ETH_DMARPDR_RPD_Pos                    (0U)                            
  14097. #define ETH_DMARPDR_RPD_Msk                    (0xFFFFFFFFU << ETH_DMARPDR_RPD_Pos) /*!< 0xFFFFFFFF */
  14098. #define ETH_DMARPDR_RPD                        ETH_DMARPDR_RPD_Msk             /* Receive poll demand  */
  14099.  
  14100. /* Bit definition for Ethernet DMA Receive Descriptor List Address Register */
  14101. #define ETH_DMARDLAR_SRL_Pos                   (0U)                            
  14102. #define ETH_DMARDLAR_SRL_Msk                   (0xFFFFFFFFU << ETH_DMARDLAR_SRL_Pos) /*!< 0xFFFFFFFF */
  14103. #define ETH_DMARDLAR_SRL                       ETH_DMARDLAR_SRL_Msk            /* Start of receive list */
  14104.  
  14105. /* Bit definition for Ethernet DMA Transmit Descriptor List Address Register */
  14106. #define ETH_DMATDLAR_STL_Pos                   (0U)                            
  14107. #define ETH_DMATDLAR_STL_Msk                   (0xFFFFFFFFU << ETH_DMATDLAR_STL_Pos) /*!< 0xFFFFFFFF */
  14108. #define ETH_DMATDLAR_STL                       ETH_DMATDLAR_STL_Msk            /* Start of transmit list */
  14109.  
  14110. /* Bit definition for Ethernet DMA Status Register */
  14111. #define ETH_DMASR_TSTS_Pos                     (29U)                          
  14112. #define ETH_DMASR_TSTS_Msk                     (0x1U << ETH_DMASR_TSTS_Pos)    /*!< 0x20000000 */
  14113. #define ETH_DMASR_TSTS                         ETH_DMASR_TSTS_Msk              /* Time-stamp trigger status */
  14114. #define ETH_DMASR_PMTS_Pos                     (28U)                          
  14115. #define ETH_DMASR_PMTS_Msk                     (0x1U << ETH_DMASR_PMTS_Pos)    /*!< 0x10000000 */
  14116. #define ETH_DMASR_PMTS                         ETH_DMASR_PMTS_Msk              /* PMT status */
  14117. #define ETH_DMASR_MMCS_Pos                     (27U)                          
  14118. #define ETH_DMASR_MMCS_Msk                     (0x1U << ETH_DMASR_MMCS_Pos)    /*!< 0x08000000 */
  14119. #define ETH_DMASR_MMCS                         ETH_DMASR_MMCS_Msk              /* MMC status */
  14120. #define ETH_DMASR_EBS_Pos                      (23U)                          
  14121. #define ETH_DMASR_EBS_Msk                      (0x7U << ETH_DMASR_EBS_Pos)     /*!< 0x03800000 */
  14122. #define ETH_DMASR_EBS                          ETH_DMASR_EBS_Msk               /* Error bits status */
  14123.   /* combination with EBS[2:0] for GetFlagStatus function */
  14124. #define ETH_DMASR_EBS_DescAccess_Pos           (25U)                          
  14125. #define ETH_DMASR_EBS_DescAccess_Msk           (0x1U << ETH_DMASR_EBS_DescAccess_Pos) /*!< 0x02000000 */
  14126. #define ETH_DMASR_EBS_DescAccess               ETH_DMASR_EBS_DescAccess_Msk    /* Error bits 0-data buffer, 1-desc. access */
  14127. #define ETH_DMASR_EBS_ReadTransf_Pos           (24U)                          
  14128. #define ETH_DMASR_EBS_ReadTransf_Msk           (0x1U << ETH_DMASR_EBS_ReadTransf_Pos) /*!< 0x01000000 */
  14129. #define ETH_DMASR_EBS_ReadTransf               ETH_DMASR_EBS_ReadTransf_Msk    /* Error bits 0-write trnsf, 1-read transfr */
  14130. #define ETH_DMASR_EBS_DataTransfTx_Pos         (23U)                          
  14131. #define ETH_DMASR_EBS_DataTransfTx_Msk         (0x1U << ETH_DMASR_EBS_DataTransfTx_Pos) /*!< 0x00800000 */
  14132. #define ETH_DMASR_EBS_DataTransfTx             ETH_DMASR_EBS_DataTransfTx_Msk  /* Error bits 0-Rx DMA, 1-Tx DMA */
  14133. #define ETH_DMASR_TPS_Pos                      (20U)                          
  14134. #define ETH_DMASR_TPS_Msk                      (0x7U << ETH_DMASR_TPS_Pos)     /*!< 0x00700000 */
  14135. #define ETH_DMASR_TPS                          ETH_DMASR_TPS_Msk               /* Transmit process state */
  14136. #define ETH_DMASR_TPS_Stopped                  ((uint32_t)0x00000000)          /* Stopped - Reset or Stop Tx Command issued  */
  14137. #define ETH_DMASR_TPS_Fetching_Pos             (20U)                          
  14138. #define ETH_DMASR_TPS_Fetching_Msk             (0x1U << ETH_DMASR_TPS_Fetching_Pos) /*!< 0x00100000 */
  14139. #define ETH_DMASR_TPS_Fetching                 ETH_DMASR_TPS_Fetching_Msk      /* Running - fetching the Tx descriptor */
  14140. #define ETH_DMASR_TPS_Waiting_Pos              (21U)                          
  14141. #define ETH_DMASR_TPS_Waiting_Msk              (0x1U << ETH_DMASR_TPS_Waiting_Pos) /*!< 0x00200000 */
  14142. #define ETH_DMASR_TPS_Waiting                  ETH_DMASR_TPS_Waiting_Msk       /* Running - waiting for status */
  14143. #define ETH_DMASR_TPS_Reading_Pos              (20U)                          
  14144. #define ETH_DMASR_TPS_Reading_Msk              (0x3U << ETH_DMASR_TPS_Reading_Pos) /*!< 0x00300000 */
  14145. #define ETH_DMASR_TPS_Reading                  ETH_DMASR_TPS_Reading_Msk       /* Running - reading the data from host memory */
  14146. #define ETH_DMASR_TPS_Suspended_Pos            (21U)                          
  14147. #define ETH_DMASR_TPS_Suspended_Msk            (0x3U << ETH_DMASR_TPS_Suspended_Pos) /*!< 0x00600000 */
  14148. #define ETH_DMASR_TPS_Suspended                ETH_DMASR_TPS_Suspended_Msk     /* Suspended - Tx Descriptor unavailabe */
  14149. #define ETH_DMASR_TPS_Closing_Pos              (20U)                          
  14150. #define ETH_DMASR_TPS_Closing_Msk              (0x7U << ETH_DMASR_TPS_Closing_Pos) /*!< 0x00700000 */
  14151. #define ETH_DMASR_TPS_Closing                  ETH_DMASR_TPS_Closing_Msk       /* Running - closing Rx descriptor */
  14152. #define ETH_DMASR_RPS_Pos                      (17U)                          
  14153. #define ETH_DMASR_RPS_Msk                      (0x7U << ETH_DMASR_RPS_Pos)     /*!< 0x000E0000 */
  14154. #define ETH_DMASR_RPS                          ETH_DMASR_RPS_Msk               /* Receive process state */
  14155. #define ETH_DMASR_RPS_Stopped                  ((uint32_t)0x00000000)          /* Stopped - Reset or Stop Rx Command issued */
  14156. #define ETH_DMASR_RPS_Fetching_Pos             (17U)                          
  14157. #define ETH_DMASR_RPS_Fetching_Msk             (0x1U << ETH_DMASR_RPS_Fetching_Pos) /*!< 0x00020000 */
  14158. #define ETH_DMASR_RPS_Fetching                 ETH_DMASR_RPS_Fetching_Msk      /* Running - fetching the Rx descriptor */
  14159. #define ETH_DMASR_RPS_Waiting_Pos              (17U)                          
  14160. #define ETH_DMASR_RPS_Waiting_Msk              (0x3U << ETH_DMASR_RPS_Waiting_Pos) /*!< 0x00060000 */
  14161. #define ETH_DMASR_RPS_Waiting                  ETH_DMASR_RPS_Waiting_Msk       /* Running - waiting for packet */
  14162. #define ETH_DMASR_RPS_Suspended_Pos            (19U)                          
  14163. #define ETH_DMASR_RPS_Suspended_Msk            (0x1U << ETH_DMASR_RPS_Suspended_Pos) /*!< 0x00080000 */
  14164. #define ETH_DMASR_RPS_Suspended                ETH_DMASR_RPS_Suspended_Msk     /* Suspended - Rx Descriptor unavailable */
  14165. #define ETH_DMASR_RPS_Closing_Pos              (17U)                          
  14166. #define ETH_DMASR_RPS_Closing_Msk              (0x5U << ETH_DMASR_RPS_Closing_Pos) /*!< 0x000A0000 */
  14167. #define ETH_DMASR_RPS_Closing                  ETH_DMASR_RPS_Closing_Msk       /* Running - closing descriptor */
  14168. #define ETH_DMASR_RPS_Queuing_Pos              (17U)                          
  14169. #define ETH_DMASR_RPS_Queuing_Msk              (0x7U << ETH_DMASR_RPS_Queuing_Pos) /*!< 0x000E0000 */
  14170. #define ETH_DMASR_RPS_Queuing                  ETH_DMASR_RPS_Queuing_Msk       /* Running - queuing the recieve frame into host memory */
  14171. #define ETH_DMASR_NIS_Pos                      (16U)                          
  14172. #define ETH_DMASR_NIS_Msk                      (0x1U << ETH_DMASR_NIS_Pos)     /*!< 0x00010000 */
  14173. #define ETH_DMASR_NIS                          ETH_DMASR_NIS_Msk               /* Normal interrupt summary */
  14174. #define ETH_DMASR_AIS_Pos                      (15U)                          
  14175. #define ETH_DMASR_AIS_Msk                      (0x1U << ETH_DMASR_AIS_Pos)     /*!< 0x00008000 */
  14176. #define ETH_DMASR_AIS                          ETH_DMASR_AIS_Msk               /* Abnormal interrupt summary */
  14177. #define ETH_DMASR_ERS_Pos                      (14U)                          
  14178. #define ETH_DMASR_ERS_Msk                      (0x1U << ETH_DMASR_ERS_Pos)     /*!< 0x00004000 */
  14179. #define ETH_DMASR_ERS                          ETH_DMASR_ERS_Msk               /* Early receive status */
  14180. #define ETH_DMASR_FBES_Pos                     (13U)                          
  14181. #define ETH_DMASR_FBES_Msk                     (0x1U << ETH_DMASR_FBES_Pos)    /*!< 0x00002000 */
  14182. #define ETH_DMASR_FBES                         ETH_DMASR_FBES_Msk              /* Fatal bus error status */
  14183. #define ETH_DMASR_ETS_Pos                      (10U)                          
  14184. #define ETH_DMASR_ETS_Msk                      (0x1U << ETH_DMASR_ETS_Pos)     /*!< 0x00000400 */
  14185. #define ETH_DMASR_ETS                          ETH_DMASR_ETS_Msk               /* Early transmit status */
  14186. #define ETH_DMASR_RWTS_Pos                     (9U)                            
  14187. #define ETH_DMASR_RWTS_Msk                     (0x1U << ETH_DMASR_RWTS_Pos)    /*!< 0x00000200 */
  14188. #define ETH_DMASR_RWTS                         ETH_DMASR_RWTS_Msk              /* Receive watchdog timeout status */
  14189. #define ETH_DMASR_RPSS_Pos                     (8U)                            
  14190. #define ETH_DMASR_RPSS_Msk                     (0x1U << ETH_DMASR_RPSS_Pos)    /*!< 0x00000100 */
  14191. #define ETH_DMASR_RPSS                         ETH_DMASR_RPSS_Msk              /* Receive process stopped status */
  14192. #define ETH_DMASR_RBUS_Pos                     (7U)                            
  14193. #define ETH_DMASR_RBUS_Msk                     (0x1U << ETH_DMASR_RBUS_Pos)    /*!< 0x00000080 */
  14194. #define ETH_DMASR_RBUS                         ETH_DMASR_RBUS_Msk              /* Receive buffer unavailable status */
  14195. #define ETH_DMASR_RS_Pos                       (6U)                            
  14196. #define ETH_DMASR_RS_Msk                       (0x1U << ETH_DMASR_RS_Pos)      /*!< 0x00000040 */
  14197. #define ETH_DMASR_RS                           ETH_DMASR_RS_Msk                /* Receive status */
  14198. #define ETH_DMASR_TUS_Pos                      (5U)                            
  14199. #define ETH_DMASR_TUS_Msk                      (0x1U << ETH_DMASR_TUS_Pos)     /*!< 0x00000020 */
  14200. #define ETH_DMASR_TUS                          ETH_DMASR_TUS_Msk               /* Transmit underflow status */
  14201. #define ETH_DMASR_ROS_Pos                      (4U)                            
  14202. #define ETH_DMASR_ROS_Msk                      (0x1U << ETH_DMASR_ROS_Pos)     /*!< 0x00000010 */
  14203. #define ETH_DMASR_ROS                          ETH_DMASR_ROS_Msk               /* Receive overflow status */
  14204. #define ETH_DMASR_TJTS_Pos                     (3U)                            
  14205. #define ETH_DMASR_TJTS_Msk                     (0x1U << ETH_DMASR_TJTS_Pos)    /*!< 0x00000008 */
  14206. #define ETH_DMASR_TJTS                         ETH_DMASR_TJTS_Msk              /* Transmit jabber timeout status */
  14207. #define ETH_DMASR_TBUS_Pos                     (2U)                            
  14208. #define ETH_DMASR_TBUS_Msk                     (0x1U << ETH_DMASR_TBUS_Pos)    /*!< 0x00000004 */
  14209. #define ETH_DMASR_TBUS                         ETH_DMASR_TBUS_Msk              /* Transmit buffer unavailable status */
  14210. #define ETH_DMASR_TPSS_Pos                     (1U)                            
  14211. #define ETH_DMASR_TPSS_Msk                     (0x1U << ETH_DMASR_TPSS_Pos)    /*!< 0x00000002 */
  14212. #define ETH_DMASR_TPSS                         ETH_DMASR_TPSS_Msk              /* Transmit process stopped status */
  14213. #define ETH_DMASR_TS_Pos                       (0U)                            
  14214. #define ETH_DMASR_TS_Msk                       (0x1U << ETH_DMASR_TS_Pos)      /*!< 0x00000001 */
  14215. #define ETH_DMASR_TS                           ETH_DMASR_TS_Msk                /* Transmit status */
  14216.  
  14217. /* Bit definition for Ethernet DMA Operation Mode Register */
  14218. #define ETH_DMAOMR_DTCEFD_Pos                  (26U)                          
  14219. #define ETH_DMAOMR_DTCEFD_Msk                  (0x1U << ETH_DMAOMR_DTCEFD_Pos) /*!< 0x04000000 */
  14220. #define ETH_DMAOMR_DTCEFD                      ETH_DMAOMR_DTCEFD_Msk           /* Disable Dropping of TCP/IP checksum error frames */
  14221. #define ETH_DMAOMR_RSF_Pos                     (25U)                          
  14222. #define ETH_DMAOMR_RSF_Msk                     (0x1U << ETH_DMAOMR_RSF_Pos)    /*!< 0x02000000 */
  14223. #define ETH_DMAOMR_RSF                         ETH_DMAOMR_RSF_Msk              /* Receive store and forward */
  14224. #define ETH_DMAOMR_DFRF_Pos                    (24U)                          
  14225. #define ETH_DMAOMR_DFRF_Msk                    (0x1U << ETH_DMAOMR_DFRF_Pos)   /*!< 0x01000000 */
  14226. #define ETH_DMAOMR_DFRF                        ETH_DMAOMR_DFRF_Msk             /* Disable flushing of received frames */
  14227. #define ETH_DMAOMR_TSF_Pos                     (21U)                          
  14228. #define ETH_DMAOMR_TSF_Msk                     (0x1U << ETH_DMAOMR_TSF_Pos)    /*!< 0x00200000 */
  14229. #define ETH_DMAOMR_TSF                         ETH_DMAOMR_TSF_Msk              /* Transmit store and forward */
  14230. #define ETH_DMAOMR_FTF_Pos                     (20U)                          
  14231. #define ETH_DMAOMR_FTF_Msk                     (0x1U << ETH_DMAOMR_FTF_Pos)    /*!< 0x00100000 */
  14232. #define ETH_DMAOMR_FTF                         ETH_DMAOMR_FTF_Msk              /* Flush transmit FIFO */
  14233. #define ETH_DMAOMR_TTC_Pos                     (14U)                          
  14234. #define ETH_DMAOMR_TTC_Msk                     (0x7U << ETH_DMAOMR_TTC_Pos)    /*!< 0x0001C000 */
  14235. #define ETH_DMAOMR_TTC                         ETH_DMAOMR_TTC_Msk              /* Transmit threshold control */
  14236. #define ETH_DMAOMR_TTC_64Bytes                 ((uint32_t)0x00000000)          /* threshold level of the MTL Transmit FIFO is 64 Bytes */
  14237. #define ETH_DMAOMR_TTC_128Bytes                ((uint32_t)0x00004000)          /* threshold level of the MTL Transmit FIFO is 128 Bytes */
  14238. #define ETH_DMAOMR_TTC_192Bytes                ((uint32_t)0x00008000)          /* threshold level of the MTL Transmit FIFO is 192 Bytes */
  14239. #define ETH_DMAOMR_TTC_256Bytes                ((uint32_t)0x0000C000)          /* threshold level of the MTL Transmit FIFO is 256 Bytes */
  14240. #define ETH_DMAOMR_TTC_40Bytes                 ((uint32_t)0x00010000)          /* threshold level of the MTL Transmit FIFO is 40 Bytes */
  14241. #define ETH_DMAOMR_TTC_32Bytes                 ((uint32_t)0x00014000)          /* threshold level of the MTL Transmit FIFO is 32 Bytes */
  14242. #define ETH_DMAOMR_TTC_24Bytes                 ((uint32_t)0x00018000)          /* threshold level of the MTL Transmit FIFO is 24 Bytes */
  14243. #define ETH_DMAOMR_TTC_16Bytes                 ((uint32_t)0x0001C000)          /* threshold level of the MTL Transmit FIFO is 16 Bytes */
  14244. #define ETH_DMAOMR_ST_Pos                      (13U)                          
  14245. #define ETH_DMAOMR_ST_Msk                      (0x1U << ETH_DMAOMR_ST_Pos)     /*!< 0x00002000 */
  14246. #define ETH_DMAOMR_ST                          ETH_DMAOMR_ST_Msk               /* Start/stop transmission command */
  14247. #define ETH_DMAOMR_FEF_Pos                     (7U)                            
  14248. #define ETH_DMAOMR_FEF_Msk                     (0x1U << ETH_DMAOMR_FEF_Pos)    /*!< 0x00000080 */
  14249. #define ETH_DMAOMR_FEF                         ETH_DMAOMR_FEF_Msk              /* Forward error frames */
  14250. #define ETH_DMAOMR_FUGF_Pos                    (6U)                            
  14251. #define ETH_DMAOMR_FUGF_Msk                    (0x1U << ETH_DMAOMR_FUGF_Pos)   /*!< 0x00000040 */
  14252. #define ETH_DMAOMR_FUGF                        ETH_DMAOMR_FUGF_Msk             /* Forward undersized good frames */
  14253. #define ETH_DMAOMR_RTC_Pos                     (3U)                            
  14254. #define ETH_DMAOMR_RTC_Msk                     (0x3U << ETH_DMAOMR_RTC_Pos)    /*!< 0x00000018 */
  14255. #define ETH_DMAOMR_RTC                         ETH_DMAOMR_RTC_Msk              /* receive threshold control */
  14256. #define ETH_DMAOMR_RTC_64Bytes                 ((uint32_t)0x00000000)          /* threshold level of the MTL Receive FIFO is 64 Bytes */
  14257. #define ETH_DMAOMR_RTC_32Bytes                 ((uint32_t)0x00000008)          /* threshold level of the MTL Receive FIFO is 32 Bytes */
  14258. #define ETH_DMAOMR_RTC_96Bytes                 ((uint32_t)0x00000010)          /* threshold level of the MTL Receive FIFO is 96 Bytes */
  14259. #define ETH_DMAOMR_RTC_128Bytes                ((uint32_t)0x00000018)          /* threshold level of the MTL Receive FIFO is 128 Bytes */
  14260. #define ETH_DMAOMR_OSF_Pos                     (2U)                            
  14261. #define ETH_DMAOMR_OSF_Msk                     (0x1U << ETH_DMAOMR_OSF_Pos)    /*!< 0x00000004 */
  14262. #define ETH_DMAOMR_OSF                         ETH_DMAOMR_OSF_Msk              /* operate on second frame */
  14263. #define ETH_DMAOMR_SR_Pos                      (1U)                            
  14264. #define ETH_DMAOMR_SR_Msk                      (0x1U << ETH_DMAOMR_SR_Pos)     /*!< 0x00000002 */
  14265. #define ETH_DMAOMR_SR                          ETH_DMAOMR_SR_Msk               /* Start/stop receive */
  14266.  
  14267. /* Bit definition for Ethernet DMA Interrupt Enable Register */
  14268. #define ETH_DMAIER_NISE_Pos                    (16U)                          
  14269. #define ETH_DMAIER_NISE_Msk                    (0x1U << ETH_DMAIER_NISE_Pos)   /*!< 0x00010000 */
  14270. #define ETH_DMAIER_NISE                        ETH_DMAIER_NISE_Msk             /* Normal interrupt summary enable */
  14271. #define ETH_DMAIER_AISE_Pos                    (15U)                          
  14272. #define ETH_DMAIER_AISE_Msk                    (0x1U << ETH_DMAIER_AISE_Pos)   /*!< 0x00008000 */
  14273. #define ETH_DMAIER_AISE                        ETH_DMAIER_AISE_Msk             /* Abnormal interrupt summary enable */
  14274. #define ETH_DMAIER_ERIE_Pos                    (14U)                          
  14275. #define ETH_DMAIER_ERIE_Msk                    (0x1U << ETH_DMAIER_ERIE_Pos)   /*!< 0x00004000 */
  14276. #define ETH_DMAIER_ERIE                        ETH_DMAIER_ERIE_Msk             /* Early receive interrupt enable */
  14277. #define ETH_DMAIER_FBEIE_Pos                   (13U)                          
  14278. #define ETH_DMAIER_FBEIE_Msk                   (0x1U << ETH_DMAIER_FBEIE_Pos)  /*!< 0x00002000 */
  14279. #define ETH_DMAIER_FBEIE                       ETH_DMAIER_FBEIE_Msk            /* Fatal bus error interrupt enable */
  14280. #define ETH_DMAIER_ETIE_Pos                    (10U)                          
  14281. #define ETH_DMAIER_ETIE_Msk                    (0x1U << ETH_DMAIER_ETIE_Pos)   /*!< 0x00000400 */
  14282. #define ETH_DMAIER_ETIE                        ETH_DMAIER_ETIE_Msk             /* Early transmit interrupt enable */
  14283. #define ETH_DMAIER_RWTIE_Pos                   (9U)                            
  14284. #define ETH_DMAIER_RWTIE_Msk                   (0x1U << ETH_DMAIER_RWTIE_Pos)  /*!< 0x00000200 */
  14285. #define ETH_DMAIER_RWTIE                       ETH_DMAIER_RWTIE_Msk            /* Receive watchdog timeout interrupt enable */
  14286. #define ETH_DMAIER_RPSIE_Pos                   (8U)                            
  14287. #define ETH_DMAIER_RPSIE_Msk                   (0x1U << ETH_DMAIER_RPSIE_Pos)  /*!< 0x00000100 */
  14288. #define ETH_DMAIER_RPSIE                       ETH_DMAIER_RPSIE_Msk            /* Receive process stopped interrupt enable */
  14289. #define ETH_DMAIER_RBUIE_Pos                   (7U)                            
  14290. #define ETH_DMAIER_RBUIE_Msk                   (0x1U << ETH_DMAIER_RBUIE_Pos)  /*!< 0x00000080 */
  14291. #define ETH_DMAIER_RBUIE                       ETH_DMAIER_RBUIE_Msk            /* Receive buffer unavailable interrupt enable */
  14292. #define ETH_DMAIER_RIE_Pos                     (6U)                            
  14293. #define ETH_DMAIER_RIE_Msk                     (0x1U << ETH_DMAIER_RIE_Pos)    /*!< 0x00000040 */
  14294. #define ETH_DMAIER_RIE                         ETH_DMAIER_RIE_Msk              /* Receive interrupt enable */
  14295. #define ETH_DMAIER_TUIE_Pos                    (5U)                            
  14296. #define ETH_DMAIER_TUIE_Msk                    (0x1U << ETH_DMAIER_TUIE_Pos)   /*!< 0x00000020 */
  14297. #define ETH_DMAIER_TUIE                        ETH_DMAIER_TUIE_Msk             /* Transmit Underflow interrupt enable */
  14298. #define ETH_DMAIER_ROIE_Pos                    (4U)                            
  14299. #define ETH_DMAIER_ROIE_Msk                    (0x1U << ETH_DMAIER_ROIE_Pos)   /*!< 0x00000010 */
  14300. #define ETH_DMAIER_ROIE                        ETH_DMAIER_ROIE_Msk             /* Receive Overflow interrupt enable */
  14301. #define ETH_DMAIER_TJTIE_Pos                   (3U)                            
  14302. #define ETH_DMAIER_TJTIE_Msk                   (0x1U << ETH_DMAIER_TJTIE_Pos)  /*!< 0x00000008 */
  14303. #define ETH_DMAIER_TJTIE                       ETH_DMAIER_TJTIE_Msk            /* Transmit jabber timeout interrupt enable */
  14304. #define ETH_DMAIER_TBUIE_Pos                   (2U)                            
  14305. #define ETH_DMAIER_TBUIE_Msk                   (0x1U << ETH_DMAIER_TBUIE_Pos)  /*!< 0x00000004 */
  14306. #define ETH_DMAIER_TBUIE                       ETH_DMAIER_TBUIE_Msk            /* Transmit buffer unavailable interrupt enable */
  14307. #define ETH_DMAIER_TPSIE_Pos                   (1U)                            
  14308. #define ETH_DMAIER_TPSIE_Msk                   (0x1U << ETH_DMAIER_TPSIE_Pos)  /*!< 0x00000002 */
  14309. #define ETH_DMAIER_TPSIE                       ETH_DMAIER_TPSIE_Msk            /* Transmit process stopped interrupt enable */
  14310. #define ETH_DMAIER_TIE_Pos                     (0U)                            
  14311. #define ETH_DMAIER_TIE_Msk                     (0x1U << ETH_DMAIER_TIE_Pos)    /*!< 0x00000001 */
  14312. #define ETH_DMAIER_TIE                         ETH_DMAIER_TIE_Msk              /* Transmit interrupt enable */
  14313.  
  14314. /* Bit definition for Ethernet DMA Missed Frame and Buffer Overflow Counter Register */
  14315. #define ETH_DMAMFBOCR_OFOC_Pos                 (28U)                          
  14316. #define ETH_DMAMFBOCR_OFOC_Msk                 (0x1U << ETH_DMAMFBOCR_OFOC_Pos) /*!< 0x10000000 */
  14317. #define ETH_DMAMFBOCR_OFOC                     ETH_DMAMFBOCR_OFOC_Msk          /* Overflow bit for FIFO overflow counter */
  14318. #define ETH_DMAMFBOCR_MFA_Pos                  (17U)                          
  14319. #define ETH_DMAMFBOCR_MFA_Msk                  (0x7FFU << ETH_DMAMFBOCR_MFA_Pos) /*!< 0x0FFE0000 */
  14320. #define ETH_DMAMFBOCR_MFA                      ETH_DMAMFBOCR_MFA_Msk           /* Number of frames missed by the application */
  14321. #define ETH_DMAMFBOCR_OMFC_Pos                 (16U)                          
  14322. #define ETH_DMAMFBOCR_OMFC_Msk                 (0x1U << ETH_DMAMFBOCR_OMFC_Pos) /*!< 0x00010000 */
  14323. #define ETH_DMAMFBOCR_OMFC                     ETH_DMAMFBOCR_OMFC_Msk          /* Overflow bit for missed frame counter */
  14324. #define ETH_DMAMFBOCR_MFC_Pos                  (0U)                            
  14325. #define ETH_DMAMFBOCR_MFC_Msk                  (0xFFFFU << ETH_DMAMFBOCR_MFC_Pos) /*!< 0x0000FFFF */
  14326. #define ETH_DMAMFBOCR_MFC                      ETH_DMAMFBOCR_MFC_Msk           /* Number of frames missed by the controller */
  14327.  
  14328. /* Bit definition for Ethernet DMA Current Host Transmit Descriptor Register */
  14329. #define ETH_DMACHTDR_HTDAP_Pos                 (0U)                            
  14330. #define ETH_DMACHTDR_HTDAP_Msk                 (0xFFFFFFFFU << ETH_DMACHTDR_HTDAP_Pos) /*!< 0xFFFFFFFF */
  14331. #define ETH_DMACHTDR_HTDAP                     ETH_DMACHTDR_HTDAP_Msk          /* Host transmit descriptor address pointer */
  14332.  
  14333. /* Bit definition for Ethernet DMA Current Host Receive Descriptor Register */
  14334. #define ETH_DMACHRDR_HRDAP_Pos                 (0U)                            
  14335. #define ETH_DMACHRDR_HRDAP_Msk                 (0xFFFFFFFFU << ETH_DMACHRDR_HRDAP_Pos) /*!< 0xFFFFFFFF */
  14336. #define ETH_DMACHRDR_HRDAP                     ETH_DMACHRDR_HRDAP_Msk          /* Host receive descriptor address pointer */
  14337.  
  14338. /* Bit definition for Ethernet DMA Current Host Transmit Buffer Address Register */
  14339. #define ETH_DMACHTBAR_HTBAP_Pos                (0U)                            
  14340. #define ETH_DMACHTBAR_HTBAP_Msk                (0xFFFFFFFFU << ETH_DMACHTBAR_HTBAP_Pos) /*!< 0xFFFFFFFF */
  14341. #define ETH_DMACHTBAR_HTBAP                    ETH_DMACHTBAR_HTBAP_Msk         /* Host transmit buffer address pointer */
  14342.  
  14343. /* Bit definition for Ethernet DMA Current Host Receive Buffer Address Register */
  14344. #define ETH_DMACHRBAR_HRBAP_Pos                (0U)                            
  14345. #define ETH_DMACHRBAR_HRBAP_Msk                (0xFFFFFFFFU << ETH_DMACHRBAR_HRBAP_Pos) /*!< 0xFFFFFFFF */
  14346. #define ETH_DMACHRBAR_HRBAP                    ETH_DMACHRBAR_HRBAP_Msk         /* Host receive buffer address pointer */
  14347.  
  14348. /******************************************************************************/
  14349. /*                                                                            */
  14350. /*                                 USB_OTG                                    */
  14351. /*                                                                            */
  14352. /******************************************************************************/
  14353.  
  14354. /********************  Bit definition forUSB_OTG_GOTGCTL register  ********************/
  14355. #define USB_OTG_GOTGCTL_SRQSCS_Pos              (0U)                          
  14356. #define USB_OTG_GOTGCTL_SRQSCS_Msk              (0x1U << USB_OTG_GOTGCTL_SRQSCS_Pos) /*!< 0x00000001 */
  14357. #define USB_OTG_GOTGCTL_SRQSCS                  USB_OTG_GOTGCTL_SRQSCS_Msk     /*!< Session request success */
  14358. #define USB_OTG_GOTGCTL_SRQ_Pos                 (1U)                          
  14359. #define USB_OTG_GOTGCTL_SRQ_Msk                 (0x1U << USB_OTG_GOTGCTL_SRQ_Pos) /*!< 0x00000002 */
  14360. #define USB_OTG_GOTGCTL_SRQ                     USB_OTG_GOTGCTL_SRQ_Msk        /*!< Session request */
  14361. #define USB_OTG_GOTGCTL_HNGSCS_Pos              (8U)                          
  14362. #define USB_OTG_GOTGCTL_HNGSCS_Msk              (0x1U << USB_OTG_GOTGCTL_HNGSCS_Pos) /*!< 0x00000100 */
  14363. #define USB_OTG_GOTGCTL_HNGSCS                  USB_OTG_GOTGCTL_HNGSCS_Msk     /*!< Host negotiation success */
  14364. #define USB_OTG_GOTGCTL_HNPRQ_Pos               (9U)                          
  14365. #define USB_OTG_GOTGCTL_HNPRQ_Msk               (0x1U << USB_OTG_GOTGCTL_HNPRQ_Pos) /*!< 0x00000200 */
  14366. #define USB_OTG_GOTGCTL_HNPRQ                   USB_OTG_GOTGCTL_HNPRQ_Msk      /*!< HNP request */
  14367. #define USB_OTG_GOTGCTL_HSHNPEN_Pos             (10U)                          
  14368. #define USB_OTG_GOTGCTL_HSHNPEN_Msk             (0x1U << USB_OTG_GOTGCTL_HSHNPEN_Pos) /*!< 0x00000400 */
  14369. #define USB_OTG_GOTGCTL_HSHNPEN                 USB_OTG_GOTGCTL_HSHNPEN_Msk    /*!< Host set HNP enable */
  14370. #define USB_OTG_GOTGCTL_DHNPEN_Pos              (11U)                          
  14371. #define USB_OTG_GOTGCTL_DHNPEN_Msk              (0x1U << USB_OTG_GOTGCTL_DHNPEN_Pos) /*!< 0x00000800 */
  14372. #define USB_OTG_GOTGCTL_DHNPEN                  USB_OTG_GOTGCTL_DHNPEN_Msk     /*!< Device HNP enabled */
  14373. #define USB_OTG_GOTGCTL_CIDSTS_Pos              (16U)                          
  14374. #define USB_OTG_GOTGCTL_CIDSTS_Msk              (0x1U << USB_OTG_GOTGCTL_CIDSTS_Pos) /*!< 0x00010000 */
  14375. #define USB_OTG_GOTGCTL_CIDSTS                  USB_OTG_GOTGCTL_CIDSTS_Msk     /*!< Connector ID status */
  14376. #define USB_OTG_GOTGCTL_DBCT_Pos                (17U)                          
  14377. #define USB_OTG_GOTGCTL_DBCT_Msk                (0x1U << USB_OTG_GOTGCTL_DBCT_Pos) /*!< 0x00020000 */
  14378. #define USB_OTG_GOTGCTL_DBCT                    USB_OTG_GOTGCTL_DBCT_Msk       /*!< Long/short debounce time */
  14379. #define USB_OTG_GOTGCTL_ASVLD_Pos               (18U)                          
  14380. #define USB_OTG_GOTGCTL_ASVLD_Msk               (0x1U << USB_OTG_GOTGCTL_ASVLD_Pos) /*!< 0x00040000 */
  14381. #define USB_OTG_GOTGCTL_ASVLD                   USB_OTG_GOTGCTL_ASVLD_Msk      /*!< A-session valid */
  14382. #define USB_OTG_GOTGCTL_BSVLD_Pos               (19U)                          
  14383. #define USB_OTG_GOTGCTL_BSVLD_Msk               (0x1U << USB_OTG_GOTGCTL_BSVLD_Pos) /*!< 0x00080000 */
  14384. #define USB_OTG_GOTGCTL_BSVLD                   USB_OTG_GOTGCTL_BSVLD_Msk      /*!< B-session valid */
  14385.  
  14386. /********************  Bit definition forUSB_OTG_HCFG register  ********************/
  14387.  
  14388. #define USB_OTG_HCFG_FSLSPCS_Pos                (0U)                          
  14389. #define USB_OTG_HCFG_FSLSPCS_Msk                (0x3U << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000003 */
  14390. #define USB_OTG_HCFG_FSLSPCS                    USB_OTG_HCFG_FSLSPCS_Msk       /*!< FS/LS PHY clock select */
  14391. #define USB_OTG_HCFG_FSLSPCS_0                  (0x1U << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000001 */
  14392. #define USB_OTG_HCFG_FSLSPCS_1                  (0x2U << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000002 */
  14393. #define USB_OTG_HCFG_FSLSS_Pos                  (2U)                          
  14394. #define USB_OTG_HCFG_FSLSS_Msk                  (0x1U << USB_OTG_HCFG_FSLSS_Pos) /*!< 0x00000004 */
  14395. #define USB_OTG_HCFG_FSLSS                      USB_OTG_HCFG_FSLSS_Msk         /*!< FS- and LS-only support */
  14396.  
  14397. /********************  Bit definition forUSB_OTG_DCFG register  ********************/
  14398.  
  14399. #define USB_OTG_DCFG_DSPD_Pos                   (0U)                          
  14400. #define USB_OTG_DCFG_DSPD_Msk                   (0x3U << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000003 */
  14401. #define USB_OTG_DCFG_DSPD                       USB_OTG_DCFG_DSPD_Msk          /*!< Device speed */
  14402. #define USB_OTG_DCFG_DSPD_0                     (0x1U << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000001 */
  14403. #define USB_OTG_DCFG_DSPD_1                     (0x2U << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000002 */
  14404. #define USB_OTG_DCFG_NZLSOHSK_Pos               (2U)                          
  14405. #define USB_OTG_DCFG_NZLSOHSK_Msk               (0x1U << USB_OTG_DCFG_NZLSOHSK_Pos) /*!< 0x00000004 */
  14406. #define USB_OTG_DCFG_NZLSOHSK                   USB_OTG_DCFG_NZLSOHSK_Msk      /*!< Nonzero-length status OUT handshake */
  14407.  
  14408. #define USB_OTG_DCFG_DAD_Pos                    (4U)                          
  14409. #define USB_OTG_DCFG_DAD_Msk                    (0x7FU << USB_OTG_DCFG_DAD_Pos) /*!< 0x000007F0 */
  14410. #define USB_OTG_DCFG_DAD                        USB_OTG_DCFG_DAD_Msk           /*!< Device address */
  14411. #define USB_OTG_DCFG_DAD_0                      (0x01U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000010 */
  14412. #define USB_OTG_DCFG_DAD_1                      (0x02U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000020 */
  14413. #define USB_OTG_DCFG_DAD_2                      (0x04U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000040 */
  14414. #define USB_OTG_DCFG_DAD_3                      (0x08U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000080 */
  14415. #define USB_OTG_DCFG_DAD_4                      (0x10U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000100 */
  14416. #define USB_OTG_DCFG_DAD_5                      (0x20U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000200 */
  14417. #define USB_OTG_DCFG_DAD_6                      (0x40U << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000400 */
  14418.  
  14419. #define USB_OTG_DCFG_PFIVL_Pos                  (11U)                          
  14420. #define USB_OTG_DCFG_PFIVL_Msk                  (0x3U << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00001800 */
  14421. #define USB_OTG_DCFG_PFIVL                      USB_OTG_DCFG_PFIVL_Msk         /*!< Periodic (micro)frame interval */
  14422. #define USB_OTG_DCFG_PFIVL_0                    (0x1U << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00000800 */
  14423. #define USB_OTG_DCFG_PFIVL_1                    (0x2U << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00001000 */
  14424.  
  14425. #define USB_OTG_DCFG_PERSCHIVL_Pos              (24U)                          
  14426. #define USB_OTG_DCFG_PERSCHIVL_Msk              (0x3U << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x03000000 */
  14427. #define USB_OTG_DCFG_PERSCHIVL                  USB_OTG_DCFG_PERSCHIVL_Msk     /*!< Periodic scheduling interval */
  14428. #define USB_OTG_DCFG_PERSCHIVL_0                (0x1U << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x01000000 */
  14429. #define USB_OTG_DCFG_PERSCHIVL_1                (0x2U << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x02000000 */
  14430.  
  14431. /********************  Bit definition forUSB_OTG_PCGCR register  ********************/
  14432. #define USB_OTG_PCGCR_STPPCLK_Pos               (0U)                          
  14433. #define USB_OTG_PCGCR_STPPCLK_Msk               (0x1U << USB_OTG_PCGCR_STPPCLK_Pos) /*!< 0x00000001 */
  14434. #define USB_OTG_PCGCR_STPPCLK                   USB_OTG_PCGCR_STPPCLK_Msk      /*!< Stop PHY clock */
  14435. #define USB_OTG_PCGCR_GATEHCLK_Pos              (1U)                          
  14436. #define USB_OTG_PCGCR_GATEHCLK_Msk              (0x1U << USB_OTG_PCGCR_GATEHCLK_Pos) /*!< 0x00000002 */
  14437. #define USB_OTG_PCGCR_GATEHCLK                  USB_OTG_PCGCR_GATEHCLK_Msk     /*!< Gate HCLK */
  14438. #define USB_OTG_PCGCR_PHYSUSP_Pos               (4U)                          
  14439. #define USB_OTG_PCGCR_PHYSUSP_Msk               (0x1U << USB_OTG_PCGCR_PHYSUSP_Pos) /*!< 0x00000010 */
  14440. #define USB_OTG_PCGCR_PHYSUSP                   USB_OTG_PCGCR_PHYSUSP_Msk      /*!< PHY suspended */
  14441.  
  14442. /********************  Bit definition forUSB_OTG_GOTGINT register  ******************/
  14443. #define USB_OTG_GOTGINT_SEDET_Pos               (2U)                          
  14444. #define USB_OTG_GOTGINT_SEDET_Msk               (0x1U << USB_OTG_GOTGINT_SEDET_Pos) /*!< 0x00000004 */
  14445. #define USB_OTG_GOTGINT_SEDET                   USB_OTG_GOTGINT_SEDET_Msk      /*!< Session end detected */
  14446. #define USB_OTG_GOTGINT_SRSSCHG_Pos             (8U)                          
  14447. #define USB_OTG_GOTGINT_SRSSCHG_Msk             (0x1U << USB_OTG_GOTGINT_SRSSCHG_Pos) /*!< 0x00000100 */
  14448. #define USB_OTG_GOTGINT_SRSSCHG                 USB_OTG_GOTGINT_SRSSCHG_Msk    /*!< Session request success status change */
  14449. #define USB_OTG_GOTGINT_HNSSCHG_Pos             (9U)                          
  14450. #define USB_OTG_GOTGINT_HNSSCHG_Msk             (0x1U << USB_OTG_GOTGINT_HNSSCHG_Pos) /*!< 0x00000200 */
  14451. #define USB_OTG_GOTGINT_HNSSCHG                 USB_OTG_GOTGINT_HNSSCHG_Msk    /*!< Host negotiation success status change */
  14452. #define USB_OTG_GOTGINT_HNGDET_Pos              (17U)                          
  14453. #define USB_OTG_GOTGINT_HNGDET_Msk              (0x1U << USB_OTG_GOTGINT_HNGDET_Pos) /*!< 0x00020000 */
  14454. #define USB_OTG_GOTGINT_HNGDET                  USB_OTG_GOTGINT_HNGDET_Msk     /*!< Host negotiation detected */
  14455. #define USB_OTG_GOTGINT_ADTOCHG_Pos             (18U)                          
  14456. #define USB_OTG_GOTGINT_ADTOCHG_Msk             (0x1U << USB_OTG_GOTGINT_ADTOCHG_Pos) /*!< 0x00040000 */
  14457. #define USB_OTG_GOTGINT_ADTOCHG                 USB_OTG_GOTGINT_ADTOCHG_Msk    /*!< A-device timeout change */
  14458. #define USB_OTG_GOTGINT_DBCDNE_Pos              (19U)                          
  14459. #define USB_OTG_GOTGINT_DBCDNE_Msk              (0x1U << USB_OTG_GOTGINT_DBCDNE_Pos) /*!< 0x00080000 */
  14460. #define USB_OTG_GOTGINT_DBCDNE                  USB_OTG_GOTGINT_DBCDNE_Msk     /*!< Debounce done */
  14461.  
  14462. /********************  Bit definition forUSB_OTG_DCTL register  ********************/
  14463. #define USB_OTG_DCTL_RWUSIG_Pos                 (0U)                          
  14464. #define USB_OTG_DCTL_RWUSIG_Msk                 (0x1U << USB_OTG_DCTL_RWUSIG_Pos) /*!< 0x00000001 */
  14465. #define USB_OTG_DCTL_RWUSIG                     USB_OTG_DCTL_RWUSIG_Msk        /*!< Remote wakeup signaling */
  14466. #define USB_OTG_DCTL_SDIS_Pos                   (1U)                          
  14467. #define USB_OTG_DCTL_SDIS_Msk                   (0x1U << USB_OTG_DCTL_SDIS_Pos) /*!< 0x00000002 */
  14468. #define USB_OTG_DCTL_SDIS                       USB_OTG_DCTL_SDIS_Msk          /*!< Soft disconnect */
  14469. #define USB_OTG_DCTL_GINSTS_Pos                 (2U)                          
  14470. #define USB_OTG_DCTL_GINSTS_Msk                 (0x1U << USB_OTG_DCTL_GINSTS_Pos) /*!< 0x00000004 */
  14471. #define USB_OTG_DCTL_GINSTS                     USB_OTG_DCTL_GINSTS_Msk        /*!< Global IN NAK status */
  14472. #define USB_OTG_DCTL_GONSTS_Pos                 (3U)                          
  14473. #define USB_OTG_DCTL_GONSTS_Msk                 (0x1U << USB_OTG_DCTL_GONSTS_Pos) /*!< 0x00000008 */
  14474. #define USB_OTG_DCTL_GONSTS                     USB_OTG_DCTL_GONSTS_Msk        /*!< Global OUT NAK status */
  14475.  
  14476. #define USB_OTG_DCTL_TCTL_Pos                   (4U)                          
  14477. #define USB_OTG_DCTL_TCTL_Msk                   (0x7U << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000070 */
  14478. #define USB_OTG_DCTL_TCTL                       USB_OTG_DCTL_TCTL_Msk          /*!< Test control */
  14479. #define USB_OTG_DCTL_TCTL_0                     (0x1U << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000010 */
  14480. #define USB_OTG_DCTL_TCTL_1                     (0x2U << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000020 */
  14481. #define USB_OTG_DCTL_TCTL_2                     (0x4U << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000040 */
  14482. #define USB_OTG_DCTL_SGINAK_Pos                 (7U)                          
  14483. #define USB_OTG_DCTL_SGINAK_Msk                 (0x1U << USB_OTG_DCTL_SGINAK_Pos) /*!< 0x00000080 */
  14484. #define USB_OTG_DCTL_SGINAK                     USB_OTG_DCTL_SGINAK_Msk        /*!< Set global IN NAK */
  14485. #define USB_OTG_DCTL_CGINAK_Pos                 (8U)                          
  14486. #define USB_OTG_DCTL_CGINAK_Msk                 (0x1U << USB_OTG_DCTL_CGINAK_Pos) /*!< 0x00000100 */
  14487. #define USB_OTG_DCTL_CGINAK                     USB_OTG_DCTL_CGINAK_Msk        /*!< Clear global IN NAK */
  14488. #define USB_OTG_DCTL_SGONAK_Pos                 (9U)                          
  14489. #define USB_OTG_DCTL_SGONAK_Msk                 (0x1U << USB_OTG_DCTL_SGONAK_Pos) /*!< 0x00000200 */
  14490. #define USB_OTG_DCTL_SGONAK                     USB_OTG_DCTL_SGONAK_Msk        /*!< Set global OUT NAK */
  14491. #define USB_OTG_DCTL_CGONAK_Pos                 (10U)                          
  14492. #define USB_OTG_DCTL_CGONAK_Msk                 (0x1U << USB_OTG_DCTL_CGONAK_Pos) /*!< 0x00000400 */
  14493. #define USB_OTG_DCTL_CGONAK                     USB_OTG_DCTL_CGONAK_Msk        /*!< Clear global OUT NAK */
  14494. #define USB_OTG_DCTL_POPRGDNE_Pos               (11U)                          
  14495. #define USB_OTG_DCTL_POPRGDNE_Msk               (0x1U << USB_OTG_DCTL_POPRGDNE_Pos) /*!< 0x00000800 */
  14496. #define USB_OTG_DCTL_POPRGDNE                   USB_OTG_DCTL_POPRGDNE_Msk      /*!< Power-on programming done */
  14497.  
  14498. /********************  Bit definition forUSB_OTG_HFIR register  ********************/
  14499. #define USB_OTG_HFIR_FRIVL_Pos                  (0U)                          
  14500. #define USB_OTG_HFIR_FRIVL_Msk                  (0xFFFFU << USB_OTG_HFIR_FRIVL_Pos) /*!< 0x0000FFFF */
  14501. #define USB_OTG_HFIR_FRIVL                      USB_OTG_HFIR_FRIVL_Msk         /*!< Frame interval */
  14502.  
  14503. /********************  Bit definition forUSB_OTG_HFNUM register  ********************/
  14504. #define USB_OTG_HFNUM_FRNUM_Pos                 (0U)                          
  14505. #define USB_OTG_HFNUM_FRNUM_Msk                 (0xFFFFU << USB_OTG_HFNUM_FRNUM_Pos) /*!< 0x0000FFFF */
  14506. #define USB_OTG_HFNUM_FRNUM                     USB_OTG_HFNUM_FRNUM_Msk        /*!< Frame number */
  14507. #define USB_OTG_HFNUM_FTREM_Pos                 (16U)                          
  14508. #define USB_OTG_HFNUM_FTREM_Msk                 (0xFFFFU << USB_OTG_HFNUM_FTREM_Pos) /*!< 0xFFFF0000 */
  14509. #define USB_OTG_HFNUM_FTREM                     USB_OTG_HFNUM_FTREM_Msk        /*!< Frame time remaining */
  14510.  
  14511. /********************  Bit definition forUSB_OTG_DSTS register  ********************/
  14512. #define USB_OTG_DSTS_SUSPSTS_Pos                (0U)                          
  14513. #define USB_OTG_DSTS_SUSPSTS_Msk                (0x1U << USB_OTG_DSTS_SUSPSTS_Pos) /*!< 0x00000001 */
  14514. #define USB_OTG_DSTS_SUSPSTS                    USB_OTG_DSTS_SUSPSTS_Msk       /*!< Suspend status */
  14515.  
  14516. #define USB_OTG_DSTS_ENUMSPD_Pos                (1U)                          
  14517. #define USB_OTG_DSTS_ENUMSPD_Msk                (0x3U << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000006 */
  14518. #define USB_OTG_DSTS_ENUMSPD                    USB_OTG_DSTS_ENUMSPD_Msk       /*!< Enumerated speed */
  14519. #define USB_OTG_DSTS_ENUMSPD_0                  (0x1U << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000002 */
  14520. #define USB_OTG_DSTS_ENUMSPD_1                  (0x2U << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000004 */
  14521. #define USB_OTG_DSTS_EERR_Pos                   (3U)                          
  14522. #define USB_OTG_DSTS_EERR_Msk                   (0x1U << USB_OTG_DSTS_EERR_Pos) /*!< 0x00000008 */
  14523. #define USB_OTG_DSTS_EERR                       USB_OTG_DSTS_EERR_Msk          /*!< Erratic error */
  14524. #define USB_OTG_DSTS_FNSOF_Pos                  (8U)                          
  14525. #define USB_OTG_DSTS_FNSOF_Msk                  (0x3FFFU << USB_OTG_DSTS_FNSOF_Pos) /*!< 0x003FFF00 */
  14526. #define USB_OTG_DSTS_FNSOF                      USB_OTG_DSTS_FNSOF_Msk         /*!< Frame number of the received SOF */
  14527.  
  14528. /********************  Bit definition forUSB_OTG_GAHBCFG register  *****************/
  14529. #define USB_OTG_GAHBCFG_GINT_Pos                (0U)                          
  14530. #define USB_OTG_GAHBCFG_GINT_Msk                (0x1U << USB_OTG_GAHBCFG_GINT_Pos) /*!< 0x00000001 */
  14531. #define USB_OTG_GAHBCFG_GINT                    USB_OTG_GAHBCFG_GINT_Msk       /*!< Global interrupt mask */
  14532.  
  14533. #define USB_OTG_GAHBCFG_HBSTLEN_Pos             (1U)                          
  14534. #define USB_OTG_GAHBCFG_HBSTLEN_Msk             (0xFU << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x0000001E */
  14535. #define USB_OTG_GAHBCFG_HBSTLEN                 USB_OTG_GAHBCFG_HBSTLEN_Msk    /*!< Burst length/type */
  14536. #define USB_OTG_GAHBCFG_HBSTLEN_0               (0x1U << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x00000002 */
  14537. #define USB_OTG_GAHBCFG_HBSTLEN_1               (0x2U << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x00000004 */
  14538. #define USB_OTG_GAHBCFG_HBSTLEN_2               (0x4U << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x00000008 */
  14539. #define USB_OTG_GAHBCFG_HBSTLEN_3               (0x8U << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x00000010 */
  14540. #define USB_OTG_GAHBCFG_DMAEN_Pos               (5U)                          
  14541. #define USB_OTG_GAHBCFG_DMAEN_Msk               (0x1U << USB_OTG_GAHBCFG_DMAEN_Pos) /*!< 0x00000020 */
  14542. #define USB_OTG_GAHBCFG_DMAEN                   USB_OTG_GAHBCFG_DMAEN_Msk      /*!< DMA enable */
  14543. #define USB_OTG_GAHBCFG_TXFELVL_Pos             (7U)                          
  14544. #define USB_OTG_GAHBCFG_TXFELVL_Msk             (0x1U << USB_OTG_GAHBCFG_TXFELVL_Pos) /*!< 0x00000080 */
  14545. #define USB_OTG_GAHBCFG_TXFELVL                 USB_OTG_GAHBCFG_TXFELVL_Msk    /*!< TxFIFO empty level */
  14546. #define USB_OTG_GAHBCFG_PTXFELVL_Pos            (8U)                          
  14547. #define USB_OTG_GAHBCFG_PTXFELVL_Msk            (0x1U << USB_OTG_GAHBCFG_PTXFELVL_Pos) /*!< 0x00000100 */
  14548. #define USB_OTG_GAHBCFG_PTXFELVL                USB_OTG_GAHBCFG_PTXFELVL_Msk   /*!< Periodic TxFIFO empty level */
  14549.  
  14550. /********************  Bit definition forUSB_OTG_GUSBCFG register  *****************/
  14551.  
  14552. #define USB_OTG_GUSBCFG_TOCAL_Pos               (0U)                          
  14553. #define USB_OTG_GUSBCFG_TOCAL_Msk               (0x7U << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000007 */
  14554. #define USB_OTG_GUSBCFG_TOCAL                   USB_OTG_GUSBCFG_TOCAL_Msk      /*!< FS timeout calibration */
  14555. #define USB_OTG_GUSBCFG_TOCAL_0                 (0x1U << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000001 */
  14556. #define USB_OTG_GUSBCFG_TOCAL_1                 (0x2U << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000002 */
  14557. #define USB_OTG_GUSBCFG_TOCAL_2                 (0x4U << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000004 */
  14558. #define USB_OTG_GUSBCFG_PHYSEL_Pos              (6U)                          
  14559. #define USB_OTG_GUSBCFG_PHYSEL_Msk              (0x1U << USB_OTG_GUSBCFG_PHYSEL_Pos) /*!< 0x00000040 */
  14560. #define USB_OTG_GUSBCFG_PHYSEL                  USB_OTG_GUSBCFG_PHYSEL_Msk     /*!< USB 2.0 high-speed ULPI PHY or USB 1.1 full-speed serial transceiver select */
  14561. #define USB_OTG_GUSBCFG_SRPCAP_Pos              (8U)                          
  14562. #define USB_OTG_GUSBCFG_SRPCAP_Msk              (0x1U << USB_OTG_GUSBCFG_SRPCAP_Pos) /*!< 0x00000100 */
  14563. #define USB_OTG_GUSBCFG_SRPCAP                  USB_OTG_GUSBCFG_SRPCAP_Msk     /*!< SRP-capable */
  14564. #define USB_OTG_GUSBCFG_HNPCAP_Pos              (9U)                          
  14565. #define USB_OTG_GUSBCFG_HNPCAP_Msk              (0x1U << USB_OTG_GUSBCFG_HNPCAP_Pos) /*!< 0x00000200 */
  14566. #define USB_OTG_GUSBCFG_HNPCAP                  USB_OTG_GUSBCFG_HNPCAP_Msk     /*!< HNP-capable */
  14567.  
  14568. #define USB_OTG_GUSBCFG_TRDT_Pos                (10U)                          
  14569. #define USB_OTG_GUSBCFG_TRDT_Msk                (0xFU << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00003C00 */
  14570. #define USB_OTG_GUSBCFG_TRDT                    USB_OTG_GUSBCFG_TRDT_Msk       /*!< USB turnaround time */
  14571. #define USB_OTG_GUSBCFG_TRDT_0                  (0x1U << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00000400 */
  14572. #define USB_OTG_GUSBCFG_TRDT_1                  (0x2U << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00000800 */
  14573. #define USB_OTG_GUSBCFG_TRDT_2                  (0x4U << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00001000 */
  14574. #define USB_OTG_GUSBCFG_TRDT_3                  (0x8U << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00002000 */
  14575. #define USB_OTG_GUSBCFG_PHYLPCS_Pos             (15U)                          
  14576. #define USB_OTG_GUSBCFG_PHYLPCS_Msk             (0x1U << USB_OTG_GUSBCFG_PHYLPCS_Pos) /*!< 0x00008000 */
  14577. #define USB_OTG_GUSBCFG_PHYLPCS                 USB_OTG_GUSBCFG_PHYLPCS_Msk    /*!< PHY Low-power clock select */
  14578. #define USB_OTG_GUSBCFG_ULPIFSLS_Pos            (17U)                          
  14579. #define USB_OTG_GUSBCFG_ULPIFSLS_Msk            (0x1U << USB_OTG_GUSBCFG_ULPIFSLS_Pos) /*!< 0x00020000 */
  14580. #define USB_OTG_GUSBCFG_ULPIFSLS                USB_OTG_GUSBCFG_ULPIFSLS_Msk   /*!< ULPI FS/LS select */
  14581. #define USB_OTG_GUSBCFG_ULPIAR_Pos              (18U)                          
  14582. #define USB_OTG_GUSBCFG_ULPIAR_Msk              (0x1U << USB_OTG_GUSBCFG_ULPIAR_Pos) /*!< 0x00040000 */
  14583. #define USB_OTG_GUSBCFG_ULPIAR                  USB_OTG_GUSBCFG_ULPIAR_Msk     /*!< ULPI Auto-resume */
  14584. #define USB_OTG_GUSBCFG_ULPICSM_Pos             (19U)                          
  14585. #define USB_OTG_GUSBCFG_ULPICSM_Msk             (0x1U << USB_OTG_GUSBCFG_ULPICSM_Pos) /*!< 0x00080000 */
  14586. #define USB_OTG_GUSBCFG_ULPICSM                 USB_OTG_GUSBCFG_ULPICSM_Msk    /*!< ULPI Clock SuspendM */
  14587. #define USB_OTG_GUSBCFG_ULPIEVBUSD_Pos          (20U)                          
  14588. #define USB_OTG_GUSBCFG_ULPIEVBUSD_Msk          (0x1U << USB_OTG_GUSBCFG_ULPIEVBUSD_Pos) /*!< 0x00100000 */
  14589. #define USB_OTG_GUSBCFG_ULPIEVBUSD              USB_OTG_GUSBCFG_ULPIEVBUSD_Msk /*!< ULPI External VBUS Drive */
  14590. #define USB_OTG_GUSBCFG_ULPIEVBUSI_Pos          (21U)                          
  14591. #define USB_OTG_GUSBCFG_ULPIEVBUSI_Msk          (0x1U << USB_OTG_GUSBCFG_ULPIEVBUSI_Pos) /*!< 0x00200000 */
  14592. #define USB_OTG_GUSBCFG_ULPIEVBUSI              USB_OTG_GUSBCFG_ULPIEVBUSI_Msk /*!< ULPI external VBUS indicator */
  14593. #define USB_OTG_GUSBCFG_TSDPS_Pos               (22U)                          
  14594. #define USB_OTG_GUSBCFG_TSDPS_Msk               (0x1U << USB_OTG_GUSBCFG_TSDPS_Pos) /*!< 0x00400000 */
  14595. #define USB_OTG_GUSBCFG_TSDPS                   USB_OTG_GUSBCFG_TSDPS_Msk      /*!< TermSel DLine pulsing selection */
  14596. #define USB_OTG_GUSBCFG_PCCI_Pos                (23U)                          
  14597. #define USB_OTG_GUSBCFG_PCCI_Msk                (0x1U << USB_OTG_GUSBCFG_PCCI_Pos) /*!< 0x00800000 */
  14598. #define USB_OTG_GUSBCFG_PCCI                    USB_OTG_GUSBCFG_PCCI_Msk       /*!< Indicator complement */
  14599. #define USB_OTG_GUSBCFG_PTCI_Pos                (24U)                          
  14600. #define USB_OTG_GUSBCFG_PTCI_Msk                (0x1U << USB_OTG_GUSBCFG_PTCI_Pos) /*!< 0x01000000 */
  14601. #define USB_OTG_GUSBCFG_PTCI                    USB_OTG_GUSBCFG_PTCI_Msk       /*!< Indicator pass through */
  14602. #define USB_OTG_GUSBCFG_ULPIIPD_Pos             (25U)                          
  14603. #define USB_OTG_GUSBCFG_ULPIIPD_Msk             (0x1U << USB_OTG_GUSBCFG_ULPIIPD_Pos) /*!< 0x02000000 */
  14604. #define USB_OTG_GUSBCFG_ULPIIPD                 USB_OTG_GUSBCFG_ULPIIPD_Msk    /*!< ULPI interface protect disable */
  14605. #define USB_OTG_GUSBCFG_FHMOD_Pos               (29U)                          
  14606. #define USB_OTG_GUSBCFG_FHMOD_Msk               (0x1U << USB_OTG_GUSBCFG_FHMOD_Pos) /*!< 0x20000000 */
  14607. #define USB_OTG_GUSBCFG_FHMOD                   USB_OTG_GUSBCFG_FHMOD_Msk      /*!< Forced host mode */
  14608. #define USB_OTG_GUSBCFG_FDMOD_Pos               (30U)                          
  14609. #define USB_OTG_GUSBCFG_FDMOD_Msk               (0x1U << USB_OTG_GUSBCFG_FDMOD_Pos) /*!< 0x40000000 */
  14610. #define USB_OTG_GUSBCFG_FDMOD                   USB_OTG_GUSBCFG_FDMOD_Msk      /*!< Forced peripheral mode */
  14611. #define USB_OTG_GUSBCFG_CTXPKT_Pos              (31U)                          
  14612. #define USB_OTG_GUSBCFG_CTXPKT_Msk              (0x1U << USB_OTG_GUSBCFG_CTXPKT_Pos) /*!< 0x80000000 */
  14613. #define USB_OTG_GUSBCFG_CTXPKT                  USB_OTG_GUSBCFG_CTXPKT_Msk     /*!< Corrupt Tx packet */
  14614.  
  14615. /********************  Bit definition forUSB_OTG_GRSTCTL register  *****************/
  14616. #define USB_OTG_GRSTCTL_CSRST_Pos               (0U)                          
  14617. #define USB_OTG_GRSTCTL_CSRST_Msk               (0x1U << USB_OTG_GRSTCTL_CSRST_Pos) /*!< 0x00000001 */
  14618. #define USB_OTG_GRSTCTL_CSRST                   USB_OTG_GRSTCTL_CSRST_Msk      /*!< Core soft reset */
  14619. #define USB_OTG_GRSTCTL_HSRST_Pos               (1U)                          
  14620. #define USB_OTG_GRSTCTL_HSRST_Msk               (0x1U << USB_OTG_GRSTCTL_HSRST_Pos) /*!< 0x00000002 */
  14621. #define USB_OTG_GRSTCTL_HSRST                   USB_OTG_GRSTCTL_HSRST_Msk      /*!< HCLK soft reset */
  14622. #define USB_OTG_GRSTCTL_FCRST_Pos               (2U)                          
  14623. #define USB_OTG_GRSTCTL_FCRST_Msk               (0x1U << USB_OTG_GRSTCTL_FCRST_Pos) /*!< 0x00000004 */
  14624. #define USB_OTG_GRSTCTL_FCRST                   USB_OTG_GRSTCTL_FCRST_Msk      /*!< Host frame counter reset */
  14625. #define USB_OTG_GRSTCTL_RXFFLSH_Pos             (4U)                          
  14626. #define USB_OTG_GRSTCTL_RXFFLSH_Msk             (0x1U << USB_OTG_GRSTCTL_RXFFLSH_Pos) /*!< 0x00000010 */
  14627. #define USB_OTG_GRSTCTL_RXFFLSH                 USB_OTG_GRSTCTL_RXFFLSH_Msk    /*!< RxFIFO flush */
  14628. #define USB_OTG_GRSTCTL_TXFFLSH_Pos             (5U)                          
  14629. #define USB_OTG_GRSTCTL_TXFFLSH_Msk             (0x1U << USB_OTG_GRSTCTL_TXFFLSH_Pos) /*!< 0x00000020 */
  14630. #define USB_OTG_GRSTCTL_TXFFLSH                 USB_OTG_GRSTCTL_TXFFLSH_Msk    /*!< TxFIFO flush */
  14631.  
  14632. #define USB_OTG_GRSTCTL_TXFNUM_Pos              (6U)                          
  14633. #define USB_OTG_GRSTCTL_TXFNUM_Msk              (0x1FU << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x000007C0 */
  14634. #define USB_OTG_GRSTCTL_TXFNUM                  USB_OTG_GRSTCTL_TXFNUM_Msk     /*!< TxFIFO number */
  14635. #define USB_OTG_GRSTCTL_TXFNUM_0                (0x01U << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000040 */
  14636. #define USB_OTG_GRSTCTL_TXFNUM_1                (0x02U << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000080 */
  14637. #define USB_OTG_GRSTCTL_TXFNUM_2                (0x04U << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000100 */
  14638. #define USB_OTG_GRSTCTL_TXFNUM_3                (0x08U << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000200 */
  14639. #define USB_OTG_GRSTCTL_TXFNUM_4                (0x10U << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000400 */
  14640. #define USB_OTG_GRSTCTL_DMAREQ_Pos              (30U)                          
  14641. #define USB_OTG_GRSTCTL_DMAREQ_Msk              (0x1U << USB_OTG_GRSTCTL_DMAREQ_Pos) /*!< 0x40000000 */
  14642. #define USB_OTG_GRSTCTL_DMAREQ                  USB_OTG_GRSTCTL_DMAREQ_Msk     /*!< DMA request signal */
  14643. #define USB_OTG_GRSTCTL_AHBIDL_Pos              (31U)                          
  14644. #define USB_OTG_GRSTCTL_AHBIDL_Msk              (0x1U << USB_OTG_GRSTCTL_AHBIDL_Pos) /*!< 0x80000000 */
  14645. #define USB_OTG_GRSTCTL_AHBIDL                  USB_OTG_GRSTCTL_AHBIDL_Msk     /*!< AHB master idle */
  14646.  
  14647. /********************  Bit definition forUSB_OTG_DIEPMSK register  *****************/
  14648. #define USB_OTG_DIEPMSK_XFRCM_Pos               (0U)                          
  14649. #define USB_OTG_DIEPMSK_XFRCM_Msk               (0x1U << USB_OTG_DIEPMSK_XFRCM_Pos) /*!< 0x00000001 */
  14650. #define USB_OTG_DIEPMSK_XFRCM                   USB_OTG_DIEPMSK_XFRCM_Msk      /*!< Transfer completed interrupt mask */
  14651. #define USB_OTG_DIEPMSK_EPDM_Pos                (1U)                          
  14652. #define USB_OTG_DIEPMSK_EPDM_Msk                (0x1U << USB_OTG_DIEPMSK_EPDM_Pos) /*!< 0x00000002 */
  14653. #define USB_OTG_DIEPMSK_EPDM                    USB_OTG_DIEPMSK_EPDM_Msk       /*!< Endpoint disabled interrupt mask */
  14654. #define USB_OTG_DIEPMSK_TOM_Pos                 (3U)                          
  14655. #define USB_OTG_DIEPMSK_TOM_Msk                 (0x1U << USB_OTG_DIEPMSK_TOM_Pos) /*!< 0x00000008 */
  14656. #define USB_OTG_DIEPMSK_TOM                     USB_OTG_DIEPMSK_TOM_Msk        /*!< Timeout condition mask (nonisochronous endpoints) */
  14657. #define USB_OTG_DIEPMSK_ITTXFEMSK_Pos           (4U)                          
  14658. #define USB_OTG_DIEPMSK_ITTXFEMSK_Msk           (0x1U << USB_OTG_DIEPMSK_ITTXFEMSK_Pos) /*!< 0x00000010 */
  14659. #define USB_OTG_DIEPMSK_ITTXFEMSK               USB_OTG_DIEPMSK_ITTXFEMSK_Msk  /*!< IN token received when TxFIFO empty mask */
  14660. #define USB_OTG_DIEPMSK_INEPNMM_Pos             (5U)                          
  14661. #define USB_OTG_DIEPMSK_INEPNMM_Msk             (0x1U << USB_OTG_DIEPMSK_INEPNMM_Pos) /*!< 0x00000020 */
  14662. #define USB_OTG_DIEPMSK_INEPNMM                 USB_OTG_DIEPMSK_INEPNMM_Msk    /*!< IN token received with EP mismatch mask */
  14663. #define USB_OTG_DIEPMSK_INEPNEM_Pos             (6U)                          
  14664. #define USB_OTG_DIEPMSK_INEPNEM_Msk             (0x1U << USB_OTG_DIEPMSK_INEPNEM_Pos) /*!< 0x00000040 */
  14665. #define USB_OTG_DIEPMSK_INEPNEM                 USB_OTG_DIEPMSK_INEPNEM_Msk    /*!< IN endpoint NAK effective mask */
  14666. #define USB_OTG_DIEPMSK_TXFURM_Pos              (8U)                          
  14667. #define USB_OTG_DIEPMSK_TXFURM_Msk              (0x1U << USB_OTG_DIEPMSK_TXFURM_Pos) /*!< 0x00000100 */
  14668. #define USB_OTG_DIEPMSK_TXFURM                  USB_OTG_DIEPMSK_TXFURM_Msk     /*!< FIFO underrun mask */
  14669. #define USB_OTG_DIEPMSK_BIM_Pos                 (9U)                          
  14670. #define USB_OTG_DIEPMSK_BIM_Msk                 (0x1U << USB_OTG_DIEPMSK_BIM_Pos) /*!< 0x00000200 */
  14671. #define USB_OTG_DIEPMSK_BIM                     USB_OTG_DIEPMSK_BIM_Msk        /*!< BNA interrupt mask */
  14672.  
  14673. /********************  Bit definition forUSB_OTG_HPTXSTS register  *****************/
  14674. #define USB_OTG_HPTXSTS_PTXFSAVL_Pos            (0U)                          
  14675. #define USB_OTG_HPTXSTS_PTXFSAVL_Msk            (0xFFFFU << USB_OTG_HPTXSTS_PTXFSAVL_Pos) /*!< 0x0000FFFF */
  14676. #define USB_OTG_HPTXSTS_PTXFSAVL                USB_OTG_HPTXSTS_PTXFSAVL_Msk   /*!< Periodic transmit data FIFO space available */
  14677.                                          
  14678. #define USB_OTG_HPTXSTS_PTXQSAV_Pos             (16U)                          
  14679. #define USB_OTG_HPTXSTS_PTXQSAV_Msk             (0xFFU << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00FF0000 */
  14680. #define USB_OTG_HPTXSTS_PTXQSAV                 USB_OTG_HPTXSTS_PTXQSAV_Msk    /*!< Periodic transmit request queue space available */
  14681. #define USB_OTG_HPTXSTS_PTXQSAV_0               (0x01U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00010000 */
  14682. #define USB_OTG_HPTXSTS_PTXQSAV_1               (0x02U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00020000 */
  14683. #define USB_OTG_HPTXSTS_PTXQSAV_2               (0x04U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00040000 */
  14684. #define USB_OTG_HPTXSTS_PTXQSAV_3               (0x08U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00080000 */
  14685. #define USB_OTG_HPTXSTS_PTXQSAV_4               (0x10U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00100000 */
  14686. #define USB_OTG_HPTXSTS_PTXQSAV_5               (0x20U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00200000 */
  14687. #define USB_OTG_HPTXSTS_PTXQSAV_6               (0x40U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00400000 */
  14688. #define USB_OTG_HPTXSTS_PTXQSAV_7               (0x80U << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00800000 */
  14689.  
  14690. #define USB_OTG_HPTXSTS_PTXQTOP_Pos             (24U)                          
  14691. #define USB_OTG_HPTXSTS_PTXQTOP_Msk             (0xFFU << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0xFF000000 */
  14692. #define USB_OTG_HPTXSTS_PTXQTOP                 USB_OTG_HPTXSTS_PTXQTOP_Msk    /*!< Top of the periodic transmit request queue */
  14693. #define USB_OTG_HPTXSTS_PTXQTOP_0               (0x01U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x01000000 */
  14694. #define USB_OTG_HPTXSTS_PTXQTOP_1               (0x02U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x02000000 */
  14695. #define USB_OTG_HPTXSTS_PTXQTOP_2               (0x04U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x04000000 */
  14696. #define USB_OTG_HPTXSTS_PTXQTOP_3               (0x08U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x08000000 */
  14697. #define USB_OTG_HPTXSTS_PTXQTOP_4               (0x10U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x10000000 */
  14698. #define USB_OTG_HPTXSTS_PTXQTOP_5               (0x20U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x20000000 */
  14699. #define USB_OTG_HPTXSTS_PTXQTOP_6               (0x40U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x40000000 */
  14700. #define USB_OTG_HPTXSTS_PTXQTOP_7               (0x80U << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x80000000 */
  14701.  
  14702. /********************  Bit definition forUSB_OTG_HAINT register  *******************/
  14703. #define USB_OTG_HAINT_HAINT_Pos                 (0U)                          
  14704. #define USB_OTG_HAINT_HAINT_Msk                 (0xFFFFU << USB_OTG_HAINT_HAINT_Pos) /*!< 0x0000FFFF */
  14705. #define USB_OTG_HAINT_HAINT                     USB_OTG_HAINT_HAINT_Msk        /*!< Channel interrupts */
  14706.  
  14707. /********************  Bit definition forUSB_OTG_DOEPMSK register  *****************/
  14708. #define USB_OTG_DOEPMSK_XFRCM_Pos               (0U)                          
  14709. #define USB_OTG_DOEPMSK_XFRCM_Msk               (0x1U << USB_OTG_DOEPMSK_XFRCM_Pos) /*!< 0x00000001 */
  14710. #define USB_OTG_DOEPMSK_XFRCM                   USB_OTG_DOEPMSK_XFRCM_Msk      /*!< Transfer completed interrupt mask */
  14711. #define USB_OTG_DOEPMSK_EPDM_Pos                (1U)                          
  14712. #define USB_OTG_DOEPMSK_EPDM_Msk                (0x1U << USB_OTG_DOEPMSK_EPDM_Pos) /*!< 0x00000002 */
  14713. #define USB_OTG_DOEPMSK_EPDM                    USB_OTG_DOEPMSK_EPDM_Msk       /*!< Endpoint disabled interrupt mask */
  14714. #define USB_OTG_DOEPMSK_STUPM_Pos               (3U)                          
  14715. #define USB_OTG_DOEPMSK_STUPM_Msk               (0x1U << USB_OTG_DOEPMSK_STUPM_Pos) /*!< 0x00000008 */
  14716. #define USB_OTG_DOEPMSK_STUPM                   USB_OTG_DOEPMSK_STUPM_Msk      /*!< SETUP phase done mask */
  14717. #define USB_OTG_DOEPMSK_OTEPDM_Pos              (4U)                          
  14718. #define USB_OTG_DOEPMSK_OTEPDM_Msk              (0x1U << USB_OTG_DOEPMSK_OTEPDM_Pos) /*!< 0x00000010 */
  14719. #define USB_OTG_DOEPMSK_OTEPDM                  USB_OTG_DOEPMSK_OTEPDM_Msk     /*!< OUT token received when endpoint disabled mask */
  14720. #define USB_OTG_DOEPMSK_B2BSTUP_Pos             (6U)                          
  14721. #define USB_OTG_DOEPMSK_B2BSTUP_Msk             (0x1U << USB_OTG_DOEPMSK_B2BSTUP_Pos) /*!< 0x00000040 */
  14722. #define USB_OTG_DOEPMSK_B2BSTUP                 USB_OTG_DOEPMSK_B2BSTUP_Msk    /*!< Back-to-back SETUP packets received mask */
  14723. #define USB_OTG_DOEPMSK_OPEM_Pos                (8U)                          
  14724. #define USB_OTG_DOEPMSK_OPEM_Msk                (0x1U << USB_OTG_DOEPMSK_OPEM_Pos) /*!< 0x00000100 */
  14725. #define USB_OTG_DOEPMSK_OPEM                    USB_OTG_DOEPMSK_OPEM_Msk       /*!< OUT packet error mask */
  14726. #define USB_OTG_DOEPMSK_BOIM_Pos                (9U)                          
  14727. #define USB_OTG_DOEPMSK_BOIM_Msk                (0x1U << USB_OTG_DOEPMSK_BOIM_Pos) /*!< 0x00000200 */
  14728. #define USB_OTG_DOEPMSK_BOIM                    USB_OTG_DOEPMSK_BOIM_Msk       /*!< BNA interrupt mask */
  14729.  
  14730. /********************  Bit definition forUSB_OTG_GINTSTS register  *****************/
  14731. #define USB_OTG_GINTSTS_CMOD_Pos                (0U)                          
  14732. #define USB_OTG_GINTSTS_CMOD_Msk                (0x1U << USB_OTG_GINTSTS_CMOD_Pos) /*!< 0x00000001 */
  14733. #define USB_OTG_GINTSTS_CMOD                    USB_OTG_GINTSTS_CMOD_Msk       /*!< Current mode of operation */
  14734. #define USB_OTG_GINTSTS_MMIS_Pos                (1U)                          
  14735. #define USB_OTG_GINTSTS_MMIS_Msk                (0x1U << USB_OTG_GINTSTS_MMIS_Pos) /*!< 0x00000002 */
  14736. #define USB_OTG_GINTSTS_MMIS                    USB_OTG_GINTSTS_MMIS_Msk       /*!< Mode mismatch interrupt */
  14737. #define USB_OTG_GINTSTS_OTGINT_Pos              (2U)                          
  14738. #define USB_OTG_GINTSTS_OTGINT_Msk              (0x1U << USB_OTG_GINTSTS_OTGINT_Pos) /*!< 0x00000004 */
  14739. #define USB_OTG_GINTSTS_OTGINT                  USB_OTG_GINTSTS_OTGINT_Msk     /*!< OTG interrupt */
  14740. #define USB_OTG_GINTSTS_SOF_Pos                 (3U)                          
  14741. #define USB_OTG_GINTSTS_SOF_Msk                 (0x1U << USB_OTG_GINTSTS_SOF_Pos) /*!< 0x00000008 */
  14742. #define USB_OTG_GINTSTS_SOF                     USB_OTG_GINTSTS_SOF_Msk        /*!< Start of frame */
  14743. #define USB_OTG_GINTSTS_RXFLVL_Pos              (4U)                          
  14744. #define USB_OTG_GINTSTS_RXFLVL_Msk              (0x1U << USB_OTG_GINTSTS_RXFLVL_Pos) /*!< 0x00000010 */
  14745. #define USB_OTG_GINTSTS_RXFLVL                  USB_OTG_GINTSTS_RXFLVL_Msk     /*!< RxFIFO nonempty */
  14746. #define USB_OTG_GINTSTS_NPTXFE_Pos              (5U)                          
  14747. #define USB_OTG_GINTSTS_NPTXFE_Msk              (0x1U << USB_OTG_GINTSTS_NPTXFE_Pos) /*!< 0x00000020 */
  14748. #define USB_OTG_GINTSTS_NPTXFE                  USB_OTG_GINTSTS_NPTXFE_Msk     /*!< Nonperiodic TxFIFO empty */
  14749. #define USB_OTG_GINTSTS_GINAKEFF_Pos            (6U)                          
  14750. #define USB_OTG_GINTSTS_GINAKEFF_Msk            (0x1U << USB_OTG_GINTSTS_GINAKEFF_Pos) /*!< 0x00000040 */
  14751. #define USB_OTG_GINTSTS_GINAKEFF                USB_OTG_GINTSTS_GINAKEFF_Msk   /*!< Global IN nonperiodic NAK effective */
  14752. #define USB_OTG_GINTSTS_BOUTNAKEFF_Pos          (7U)                          
  14753. #define USB_OTG_GINTSTS_BOUTNAKEFF_Msk          (0x1U << USB_OTG_GINTSTS_BOUTNAKEFF_Pos) /*!< 0x00000080 */
  14754. #define USB_OTG_GINTSTS_BOUTNAKEFF              USB_OTG_GINTSTS_BOUTNAKEFF_Msk /*!< Global OUT NAK effective */
  14755. #define USB_OTG_GINTSTS_ESUSP_Pos               (10U)                          
  14756. #define USB_OTG_GINTSTS_ESUSP_Msk               (0x1U << USB_OTG_GINTSTS_ESUSP_Pos) /*!< 0x00000400 */
  14757. #define USB_OTG_GINTSTS_ESUSP                   USB_OTG_GINTSTS_ESUSP_Msk      /*!< Early suspend */
  14758. #define USB_OTG_GINTSTS_USBSUSP_Pos             (11U)                          
  14759. #define USB_OTG_GINTSTS_USBSUSP_Msk             (0x1U << USB_OTG_GINTSTS_USBSUSP_Pos) /*!< 0x00000800 */
  14760. #define USB_OTG_GINTSTS_USBSUSP                 USB_OTG_GINTSTS_USBSUSP_Msk    /*!< USB suspend */
  14761. #define USB_OTG_GINTSTS_USBRST_Pos              (12U)                          
  14762. #define USB_OTG_GINTSTS_USBRST_Msk              (0x1U << USB_OTG_GINTSTS_USBRST_Pos) /*!< 0x00001000 */
  14763. #define USB_OTG_GINTSTS_USBRST                  USB_OTG_GINTSTS_USBRST_Msk     /*!< USB reset */
  14764. #define USB_OTG_GINTSTS_ENUMDNE_Pos             (13U)                          
  14765. #define USB_OTG_GINTSTS_ENUMDNE_Msk             (0x1U << USB_OTG_GINTSTS_ENUMDNE_Pos) /*!< 0x00002000 */
  14766. #define USB_OTG_GINTSTS_ENUMDNE                 USB_OTG_GINTSTS_ENUMDNE_Msk    /*!< Enumeration done */
  14767. #define USB_OTG_GINTSTS_ISOODRP_Pos             (14U)                          
  14768. #define USB_OTG_GINTSTS_ISOODRP_Msk             (0x1U << USB_OTG_GINTSTS_ISOODRP_Pos) /*!< 0x00004000 */
  14769. #define USB_OTG_GINTSTS_ISOODRP                 USB_OTG_GINTSTS_ISOODRP_Msk    /*!< Isochronous OUT packet dropped interrupt */
  14770. #define USB_OTG_GINTSTS_EOPF_Pos                (15U)                          
  14771. #define USB_OTG_GINTSTS_EOPF_Msk                (0x1U << USB_OTG_GINTSTS_EOPF_Pos) /*!< 0x00008000 */
  14772. #define USB_OTG_GINTSTS_EOPF                    USB_OTG_GINTSTS_EOPF_Msk       /*!< End of periodic frame interrupt */
  14773. #define USB_OTG_GINTSTS_IEPINT_Pos              (18U)                          
  14774. #define USB_OTG_GINTSTS_IEPINT_Msk              (0x1U << USB_OTG_GINTSTS_IEPINT_Pos) /*!< 0x00040000 */
  14775. #define USB_OTG_GINTSTS_IEPINT                  USB_OTG_GINTSTS_IEPINT_Msk     /*!< IN endpoint interrupt */
  14776. #define USB_OTG_GINTSTS_OEPINT_Pos              (19U)                          
  14777. #define USB_OTG_GINTSTS_OEPINT_Msk              (0x1U << USB_OTG_GINTSTS_OEPINT_Pos) /*!< 0x00080000 */
  14778. #define USB_OTG_GINTSTS_OEPINT                  USB_OTG_GINTSTS_OEPINT_Msk     /*!< OUT endpoint interrupt */
  14779. #define USB_OTG_GINTSTS_IISOIXFR_Pos            (20U)                          
  14780. #define USB_OTG_GINTSTS_IISOIXFR_Msk            (0x1U << USB_OTG_GINTSTS_IISOIXFR_Pos) /*!< 0x00100000 */
  14781. #define USB_OTG_GINTSTS_IISOIXFR                USB_OTG_GINTSTS_IISOIXFR_Msk   /*!< Incomplete isochronous IN transfer */
  14782. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Pos   (21U)                          
  14783. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Msk   (0x1U << USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Pos) /*!< 0x00200000 */
  14784. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT       USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Msk /*!< Incomplete periodic transfer */
  14785. #define USB_OTG_GINTSTS_DATAFSUSP_Pos           (22U)                          
  14786. #define USB_OTG_GINTSTS_DATAFSUSP_Msk           (0x1U << USB_OTG_GINTSTS_DATAFSUSP_Pos) /*!< 0x00400000 */
  14787. #define USB_OTG_GINTSTS_DATAFSUSP               USB_OTG_GINTSTS_DATAFSUSP_Msk  /*!< Data fetch suspended */
  14788. #define USB_OTG_GINTSTS_HPRTINT_Pos             (24U)                          
  14789. #define USB_OTG_GINTSTS_HPRTINT_Msk             (0x1U << USB_OTG_GINTSTS_HPRTINT_Pos) /*!< 0x01000000 */
  14790. #define USB_OTG_GINTSTS_HPRTINT                 USB_OTG_GINTSTS_HPRTINT_Msk    /*!< Host port interrupt */
  14791. #define USB_OTG_GINTSTS_HCINT_Pos               (25U)                          
  14792. #define USB_OTG_GINTSTS_HCINT_Msk               (0x1U << USB_OTG_GINTSTS_HCINT_Pos) /*!< 0x02000000 */
  14793. #define USB_OTG_GINTSTS_HCINT                   USB_OTG_GINTSTS_HCINT_Msk      /*!< Host channels interrupt */
  14794. #define USB_OTG_GINTSTS_PTXFE_Pos               (26U)                          
  14795. #define USB_OTG_GINTSTS_PTXFE_Msk               (0x1U << USB_OTG_GINTSTS_PTXFE_Pos) /*!< 0x04000000 */
  14796. #define USB_OTG_GINTSTS_PTXFE                   USB_OTG_GINTSTS_PTXFE_Msk      /*!< Periodic TxFIFO empty */
  14797. #define USB_OTG_GINTSTS_CIDSCHG_Pos             (28U)                          
  14798. #define USB_OTG_GINTSTS_CIDSCHG_Msk             (0x1U << USB_OTG_GINTSTS_CIDSCHG_Pos) /*!< 0x10000000 */
  14799. #define USB_OTG_GINTSTS_CIDSCHG                 USB_OTG_GINTSTS_CIDSCHG_Msk    /*!< Connector ID status change */
  14800. #define USB_OTG_GINTSTS_DISCINT_Pos             (29U)                          
  14801. #define USB_OTG_GINTSTS_DISCINT_Msk             (0x1U << USB_OTG_GINTSTS_DISCINT_Pos) /*!< 0x20000000 */
  14802. #define USB_OTG_GINTSTS_DISCINT                 USB_OTG_GINTSTS_DISCINT_Msk    /*!< Disconnect detected interrupt */
  14803. #define USB_OTG_GINTSTS_SRQINT_Pos              (30U)                          
  14804. #define USB_OTG_GINTSTS_SRQINT_Msk              (0x1U << USB_OTG_GINTSTS_SRQINT_Pos) /*!< 0x40000000 */
  14805. #define USB_OTG_GINTSTS_SRQINT                  USB_OTG_GINTSTS_SRQINT_Msk     /*!< Session request/new session detected interrupt */
  14806. #define USB_OTG_GINTSTS_WKUINT_Pos              (31U)                          
  14807. #define USB_OTG_GINTSTS_WKUINT_Msk              (0x1U << USB_OTG_GINTSTS_WKUINT_Pos) /*!< 0x80000000 */
  14808. #define USB_OTG_GINTSTS_WKUINT                  USB_OTG_GINTSTS_WKUINT_Msk     /*!< Resume/remote wakeup detected interrupt */
  14809.  
  14810. /********************  Bit definition forUSB_OTG_GINTMSK register  *****************/
  14811. #define USB_OTG_GINTMSK_MMISM_Pos               (1U)                          
  14812. #define USB_OTG_GINTMSK_MMISM_Msk               (0x1U << USB_OTG_GINTMSK_MMISM_Pos) /*!< 0x00000002 */
  14813. #define USB_OTG_GINTMSK_MMISM                   USB_OTG_GINTMSK_MMISM_Msk      /*!< Mode mismatch interrupt mask */
  14814. #define USB_OTG_GINTMSK_OTGINT_Pos              (2U)                          
  14815. #define USB_OTG_GINTMSK_OTGINT_Msk              (0x1U << USB_OTG_GINTMSK_OTGINT_Pos) /*!< 0x00000004 */
  14816. #define USB_OTG_GINTMSK_OTGINT                  USB_OTG_GINTMSK_OTGINT_Msk     /*!< OTG interrupt mask */
  14817. #define USB_OTG_GINTMSK_SOFM_Pos                (3U)                          
  14818. #define USB_OTG_GINTMSK_SOFM_Msk                (0x1U << USB_OTG_GINTMSK_SOFM_Pos) /*!< 0x00000008 */
  14819. #define USB_OTG_GINTMSK_SOFM                    USB_OTG_GINTMSK_SOFM_Msk       /*!< Start of frame mask */
  14820. #define USB_OTG_GINTMSK_RXFLVLM_Pos             (4U)                          
  14821. #define USB_OTG_GINTMSK_RXFLVLM_Msk             (0x1U << USB_OTG_GINTMSK_RXFLVLM_Pos) /*!< 0x00000010 */
  14822. #define USB_OTG_GINTMSK_RXFLVLM                 USB_OTG_GINTMSK_RXFLVLM_Msk    /*!< Receive FIFO nonempty mask */
  14823. #define USB_OTG_GINTMSK_NPTXFEM_Pos             (5U)                          
  14824. #define USB_OTG_GINTMSK_NPTXFEM_Msk             (0x1U << USB_OTG_GINTMSK_NPTXFEM_Pos) /*!< 0x00000020 */
  14825. #define USB_OTG_GINTMSK_NPTXFEM                 USB_OTG_GINTMSK_NPTXFEM_Msk    /*!< Nonperiodic TxFIFO empty mask */
  14826. #define USB_OTG_GINTMSK_GINAKEFFM_Pos           (6U)                          
  14827. #define USB_OTG_GINTMSK_GINAKEFFM_Msk           (0x1U << USB_OTG_GINTMSK_GINAKEFFM_Pos) /*!< 0x00000040 */
  14828. #define USB_OTG_GINTMSK_GINAKEFFM               USB_OTG_GINTMSK_GINAKEFFM_Msk  /*!< Global nonperiodic IN NAK effective mask */
  14829. #define USB_OTG_GINTMSK_GONAKEFFM_Pos           (7U)                          
  14830. #define USB_OTG_GINTMSK_GONAKEFFM_Msk           (0x1U << USB_OTG_GINTMSK_GONAKEFFM_Pos) /*!< 0x00000080 */
  14831. #define USB_OTG_GINTMSK_GONAKEFFM               USB_OTG_GINTMSK_GONAKEFFM_Msk  /*!< Global OUT NAK effective mask */
  14832. #define USB_OTG_GINTMSK_ESUSPM_Pos              (10U)                          
  14833. #define USB_OTG_GINTMSK_ESUSPM_Msk              (0x1U << USB_OTG_GINTMSK_ESUSPM_Pos) /*!< 0x00000400 */
  14834. #define USB_OTG_GINTMSK_ESUSPM                  USB_OTG_GINTMSK_ESUSPM_Msk     /*!< Early suspend mask */
  14835. #define USB_OTG_GINTMSK_USBSUSPM_Pos            (11U)                          
  14836. #define USB_OTG_GINTMSK_USBSUSPM_Msk            (0x1U << USB_OTG_GINTMSK_USBSUSPM_Pos) /*!< 0x00000800 */
  14837. #define USB_OTG_GINTMSK_USBSUSPM                USB_OTG_GINTMSK_USBSUSPM_Msk   /*!< USB suspend mask */
  14838. #define USB_OTG_GINTMSK_USBRST_Pos              (12U)                          
  14839. #define USB_OTG_GINTMSK_USBRST_Msk              (0x1U << USB_OTG_GINTMSK_USBRST_Pos) /*!< 0x00001000 */
  14840. #define USB_OTG_GINTMSK_USBRST                  USB_OTG_GINTMSK_USBRST_Msk     /*!< USB reset mask */
  14841. #define USB_OTG_GINTMSK_ENUMDNEM_Pos            (13U)                          
  14842. #define USB_OTG_GINTMSK_ENUMDNEM_Msk            (0x1U << USB_OTG_GINTMSK_ENUMDNEM_Pos) /*!< 0x00002000 */
  14843. #define USB_OTG_GINTMSK_ENUMDNEM                USB_OTG_GINTMSK_ENUMDNEM_Msk   /*!< Enumeration done mask */
  14844. #define USB_OTG_GINTMSK_ISOODRPM_Pos            (14U)                          
  14845. #define USB_OTG_GINTMSK_ISOODRPM_Msk            (0x1U << USB_OTG_GINTMSK_ISOODRPM_Pos) /*!< 0x00004000 */
  14846. #define USB_OTG_GINTMSK_ISOODRPM                USB_OTG_GINTMSK_ISOODRPM_Msk   /*!< Isochronous OUT packet dropped interrupt mask */
  14847. #define USB_OTG_GINTMSK_EOPFM_Pos               (15U)                          
  14848. #define USB_OTG_GINTMSK_EOPFM_Msk               (0x1U << USB_OTG_GINTMSK_EOPFM_Pos) /*!< 0x00008000 */
  14849. #define USB_OTG_GINTMSK_EOPFM                   USB_OTG_GINTMSK_EOPFM_Msk      /*!< End of periodic frame interrupt mask */
  14850. #define USB_OTG_GINTMSK_EPMISM_Pos              (17U)                          
  14851. #define USB_OTG_GINTMSK_EPMISM_Msk              (0x1U << USB_OTG_GINTMSK_EPMISM_Pos) /*!< 0x00020000 */
  14852. #define USB_OTG_GINTMSK_EPMISM                  USB_OTG_GINTMSK_EPMISM_Msk     /*!< Endpoint mismatch interrupt mask */
  14853. #define USB_OTG_GINTMSK_IEPINT_Pos              (18U)                          
  14854. #define USB_OTG_GINTMSK_IEPINT_Msk              (0x1U << USB_OTG_GINTMSK_IEPINT_Pos) /*!< 0x00040000 */
  14855. #define USB_OTG_GINTMSK_IEPINT                  USB_OTG_GINTMSK_IEPINT_Msk     /*!< IN endpoints interrupt mask */
  14856. #define USB_OTG_GINTMSK_OEPINT_Pos              (19U)                          
  14857. #define USB_OTG_GINTMSK_OEPINT_Msk              (0x1U << USB_OTG_GINTMSK_OEPINT_Pos) /*!< 0x00080000 */
  14858. #define USB_OTG_GINTMSK_OEPINT                  USB_OTG_GINTMSK_OEPINT_Msk     /*!< OUT endpoints interrupt mask */
  14859. #define USB_OTG_GINTMSK_IISOIXFRM_Pos           (20U)                          
  14860. #define USB_OTG_GINTMSK_IISOIXFRM_Msk           (0x1U << USB_OTG_GINTMSK_IISOIXFRM_Pos) /*!< 0x00100000 */
  14861. #define USB_OTG_GINTMSK_IISOIXFRM               USB_OTG_GINTMSK_IISOIXFRM_Msk  /*!< Incomplete isochronous IN transfer mask */
  14862. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Pos     (21U)                          
  14863. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Msk     (0x1U << USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Pos) /*!< 0x00200000 */
  14864. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM         USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Msk /*!< Incomplete periodic transfer mask */
  14865. #define USB_OTG_GINTMSK_FSUSPM_Pos              (22U)                          
  14866. #define USB_OTG_GINTMSK_FSUSPM_Msk              (0x1U << USB_OTG_GINTMSK_FSUSPM_Pos) /*!< 0x00400000 */
  14867. #define USB_OTG_GINTMSK_FSUSPM                  USB_OTG_GINTMSK_FSUSPM_Msk     /*!< Data fetch suspended mask */
  14868. #define USB_OTG_GINTMSK_PRTIM_Pos               (24U)                          
  14869. #define USB_OTG_GINTMSK_PRTIM_Msk               (0x1U << USB_OTG_GINTMSK_PRTIM_Pos) /*!< 0x01000000 */
  14870. #define USB_OTG_GINTMSK_PRTIM                   USB_OTG_GINTMSK_PRTIM_Msk      /*!< Host port interrupt mask */
  14871. #define USB_OTG_GINTMSK_HCIM_Pos                (25U)                          
  14872. #define USB_OTG_GINTMSK_HCIM_Msk                (0x1U << USB_OTG_GINTMSK_HCIM_Pos) /*!< 0x02000000 */
  14873. #define USB_OTG_GINTMSK_HCIM                    USB_OTG_GINTMSK_HCIM_Msk       /*!< Host channels interrupt mask */
  14874. #define USB_OTG_GINTMSK_PTXFEM_Pos              (26U)                          
  14875. #define USB_OTG_GINTMSK_PTXFEM_Msk              (0x1U << USB_OTG_GINTMSK_PTXFEM_Pos) /*!< 0x04000000 */
  14876. #define USB_OTG_GINTMSK_PTXFEM                  USB_OTG_GINTMSK_PTXFEM_Msk     /*!< Periodic TxFIFO empty mask */
  14877. #define USB_OTG_GINTMSK_CIDSCHGM_Pos            (28U)                          
  14878. #define USB_OTG_GINTMSK_CIDSCHGM_Msk            (0x1U << USB_OTG_GINTMSK_CIDSCHGM_Pos) /*!< 0x10000000 */
  14879. #define USB_OTG_GINTMSK_CIDSCHGM                USB_OTG_GINTMSK_CIDSCHGM_Msk   /*!< Connector ID status change mask */
  14880. #define USB_OTG_GINTMSK_DISCINT_Pos             (29U)                          
  14881. #define USB_OTG_GINTMSK_DISCINT_Msk             (0x1U << USB_OTG_GINTMSK_DISCINT_Pos) /*!< 0x20000000 */
  14882. #define USB_OTG_GINTMSK_DISCINT                 USB_OTG_GINTMSK_DISCINT_Msk    /*!< Disconnect detected interrupt mask */
  14883. #define USB_OTG_GINTMSK_SRQIM_Pos               (30U)                          
  14884. #define USB_OTG_GINTMSK_SRQIM_Msk               (0x1U << USB_OTG_GINTMSK_SRQIM_Pos) /*!< 0x40000000 */
  14885. #define USB_OTG_GINTMSK_SRQIM                   USB_OTG_GINTMSK_SRQIM_Msk      /*!< Session request/new session detected interrupt mask */
  14886. #define USB_OTG_GINTMSK_WUIM_Pos                (31U)                          
  14887. #define USB_OTG_GINTMSK_WUIM_Msk                (0x1U << USB_OTG_GINTMSK_WUIM_Pos) /*!< 0x80000000 */
  14888. #define USB_OTG_GINTMSK_WUIM                    USB_OTG_GINTMSK_WUIM_Msk       /*!< Resume/remote wakeup detected interrupt mask */
  14889.  
  14890. /********************  Bit definition forUSB_OTG_DAINT register  *******************/
  14891. #define USB_OTG_DAINT_IEPINT_Pos                (0U)                          
  14892. #define USB_OTG_DAINT_IEPINT_Msk                (0xFFFFU << USB_OTG_DAINT_IEPINT_Pos) /*!< 0x0000FFFF */
  14893. #define USB_OTG_DAINT_IEPINT                    USB_OTG_DAINT_IEPINT_Msk       /*!< IN endpoint interrupt bits */
  14894. #define USB_OTG_DAINT_OEPINT_Pos                (16U)                          
  14895. #define USB_OTG_DAINT_OEPINT_Msk                (0xFFFFU << USB_OTG_DAINT_OEPINT_Pos) /*!< 0xFFFF0000 */
  14896. #define USB_OTG_DAINT_OEPINT                    USB_OTG_DAINT_OEPINT_Msk       /*!< OUT endpoint interrupt bits */
  14897.  
  14898. /********************  Bit definition forUSB_OTG_HAINTMSK register  ****************/
  14899. #define USB_OTG_HAINTMSK_HAINTM_Pos             (0U)                          
  14900. #define USB_OTG_HAINTMSK_HAINTM_Msk             (0xFFFFU << USB_OTG_HAINTMSK_HAINTM_Pos) /*!< 0x0000FFFF */
  14901. #define USB_OTG_HAINTMSK_HAINTM                 USB_OTG_HAINTMSK_HAINTM_Msk    /*!< Channel interrupt mask */
  14902.  
  14903. /********************  Bit definition for USB_OTG_GRXSTSP register  ****************/
  14904. #define USB_OTG_GRXSTSP_EPNUM_Pos               (0U)                          
  14905. #define USB_OTG_GRXSTSP_EPNUM_Msk               (0xFU << USB_OTG_GRXSTSP_EPNUM_Pos) /*!< 0x0000000F */
  14906. #define USB_OTG_GRXSTSP_EPNUM                   USB_OTG_GRXSTSP_EPNUM_Msk      /*!< IN EP interrupt mask bits */
  14907. #define USB_OTG_GRXSTSP_BCNT_Pos                (4U)                          
  14908. #define USB_OTG_GRXSTSP_BCNT_Msk                (0x7FFU << USB_OTG_GRXSTSP_BCNT_Pos) /*!< 0x00007FF0 */
  14909. #define USB_OTG_GRXSTSP_BCNT                    USB_OTG_GRXSTSP_BCNT_Msk       /*!< OUT EP interrupt mask bits */
  14910. #define USB_OTG_GRXSTSP_DPID_Pos                (15U)                          
  14911. #define USB_OTG_GRXSTSP_DPID_Msk                (0x3U << USB_OTG_GRXSTSP_DPID_Pos) /*!< 0x00018000 */
  14912. #define USB_OTG_GRXSTSP_DPID                    USB_OTG_GRXSTSP_DPID_Msk       /*!< OUT EP interrupt mask bits */
  14913. #define USB_OTG_GRXSTSP_PKTSTS_Pos              (17U)                          
  14914. #define USB_OTG_GRXSTSP_PKTSTS_Msk              (0xFU << USB_OTG_GRXSTSP_PKTSTS_Pos) /*!< 0x001E0000 */
  14915. #define USB_OTG_GRXSTSP_PKTSTS                  USB_OTG_GRXSTSP_PKTSTS_Msk     /*!< OUT EP interrupt mask bits */
  14916.  
  14917. /********************  Bit definition forUSB_OTG_DAINTMSK register  ****************/
  14918. #define USB_OTG_DAINTMSK_IEPM_Pos               (0U)                          
  14919. #define USB_OTG_DAINTMSK_IEPM_Msk               (0xFFFFU << USB_OTG_DAINTMSK_IEPM_Pos) /*!< 0x0000FFFF */
  14920. #define USB_OTG_DAINTMSK_IEPM                   USB_OTG_DAINTMSK_IEPM_Msk      /*!< IN EP interrupt mask bits */
  14921. #define USB_OTG_DAINTMSK_OEPM_Pos               (16U)                          
  14922. #define USB_OTG_DAINTMSK_OEPM_Msk               (0xFFFFU << USB_OTG_DAINTMSK_OEPM_Pos) /*!< 0xFFFF0000 */
  14923. #define USB_OTG_DAINTMSK_OEPM                   USB_OTG_DAINTMSK_OEPM_Msk      /*!< OUT EP interrupt mask bits */
  14924.  
  14925. /********************  Bit definition for OTG register  ****************************/
  14926. #define USB_OTG_CHNUM_Pos                       (0U)                          
  14927. #define USB_OTG_CHNUM_Msk                       (0xFU << USB_OTG_CHNUM_Pos)    /*!< 0x0000000F */
  14928. #define USB_OTG_CHNUM                           USB_OTG_CHNUM_Msk              /*!< Channel number */
  14929. #define USB_OTG_CHNUM_0                         (0x1U << USB_OTG_CHNUM_Pos)    /*!< 0x00000001 */
  14930. #define USB_OTG_CHNUM_1                         (0x2U << USB_OTG_CHNUM_Pos)    /*!< 0x00000002 */
  14931. #define USB_OTG_CHNUM_2                         (0x4U << USB_OTG_CHNUM_Pos)    /*!< 0x00000004 */
  14932. #define USB_OTG_CHNUM_3                         (0x8U << USB_OTG_CHNUM_Pos)    /*!< 0x00000008 */
  14933. #define USB_OTG_BCNT_Pos                        (4U)                          
  14934. #define USB_OTG_BCNT_Msk                        (0x7FFU << USB_OTG_BCNT_Pos)   /*!< 0x00007FF0 */
  14935. #define USB_OTG_BCNT                            USB_OTG_BCNT_Msk               /*!< Byte count */
  14936.  
  14937. #define USB_OTG_DPID_Pos                        (15U)                          
  14938. #define USB_OTG_DPID_Msk                        (0x3U << USB_OTG_DPID_Pos)     /*!< 0x00018000 */
  14939. #define USB_OTG_DPID                            USB_OTG_DPID_Msk               /*!< Data PID */
  14940. #define USB_OTG_DPID_0                          (0x1U << USB_OTG_DPID_Pos)     /*!< 0x00008000 */
  14941. #define USB_OTG_DPID_1                          (0x2U << USB_OTG_DPID_Pos)     /*!< 0x00010000 */
  14942.  
  14943. #define USB_OTG_PKTSTS_Pos                      (17U)                          
  14944. #define USB_OTG_PKTSTS_Msk                      (0xFU << USB_OTG_PKTSTS_Pos)   /*!< 0x001E0000 */
  14945. #define USB_OTG_PKTSTS                          USB_OTG_PKTSTS_Msk             /*!< Packet status */
  14946. #define USB_OTG_PKTSTS_0                        (0x1U << USB_OTG_PKTSTS_Pos)   /*!< 0x00020000 */
  14947. #define USB_OTG_PKTSTS_1                        (0x2U << USB_OTG_PKTSTS_Pos)   /*!< 0x00040000 */
  14948. #define USB_OTG_PKTSTS_2                        (0x4U << USB_OTG_PKTSTS_Pos)   /*!< 0x00080000 */
  14949. #define USB_OTG_PKTSTS_3                        (0x8U << USB_OTG_PKTSTS_Pos)   /*!< 0x00100000 */
  14950.  
  14951. #define USB_OTG_EPNUM_Pos                       (0U)                          
  14952. #define USB_OTG_EPNUM_Msk                       (0xFU << USB_OTG_EPNUM_Pos)    /*!< 0x0000000F */
  14953. #define USB_OTG_EPNUM                           USB_OTG_EPNUM_Msk              /*!< Endpoint number */
  14954. #define USB_OTG_EPNUM_0                         (0x1U << USB_OTG_EPNUM_Pos)    /*!< 0x00000001 */
  14955. #define USB_OTG_EPNUM_1                         (0x2U << USB_OTG_EPNUM_Pos)    /*!< 0x00000002 */
  14956. #define USB_OTG_EPNUM_2                         (0x4U << USB_OTG_EPNUM_Pos)    /*!< 0x00000004 */
  14957. #define USB_OTG_EPNUM_3                         (0x8U << USB_OTG_EPNUM_Pos)    /*!< 0x00000008 */
  14958.  
  14959. #define USB_OTG_FRMNUM_Pos                      (21U)                          
  14960. #define USB_OTG_FRMNUM_Msk                      (0xFU << USB_OTG_FRMNUM_Pos)   /*!< 0x01E00000 */
  14961. #define USB_OTG_FRMNUM                          USB_OTG_FRMNUM_Msk             /*!< Frame number */
  14962. #define USB_OTG_FRMNUM_0                        (0x1U << USB_OTG_FRMNUM_Pos)   /*!< 0x00200000 */
  14963. #define USB_OTG_FRMNUM_1                        (0x2U << USB_OTG_FRMNUM_Pos)   /*!< 0x00400000 */
  14964. #define USB_OTG_FRMNUM_2                        (0x4U << USB_OTG_FRMNUM_Pos)   /*!< 0x00800000 */
  14965. #define USB_OTG_FRMNUM_3                        (0x8U << USB_OTG_FRMNUM_Pos)   /*!< 0x01000000 */
  14966.  
  14967. /********************  Bit definition for OTG register  ****************************/
  14968. #define USB_OTG_CHNUM_Pos                       (0U)                          
  14969. #define USB_OTG_CHNUM_Msk                       (0xFU << USB_OTG_CHNUM_Pos)    /*!< 0x0000000F */
  14970. #define USB_OTG_CHNUM                           USB_OTG_CHNUM_Msk              /*!< Channel number */
  14971. #define USB_OTG_CHNUM_0                         (0x1U << USB_OTG_CHNUM_Pos)    /*!< 0x00000001 */
  14972. #define USB_OTG_CHNUM_1                         (0x2U << USB_OTG_CHNUM_Pos)    /*!< 0x00000002 */
  14973. #define USB_OTG_CHNUM_2                         (0x4U << USB_OTG_CHNUM_Pos)    /*!< 0x00000004 */
  14974. #define USB_OTG_CHNUM_3                         (0x8U << USB_OTG_CHNUM_Pos)    /*!< 0x00000008 */
  14975. #define USB_OTG_BCNT_Pos                        (4U)                          
  14976. #define USB_OTG_BCNT_Msk                        (0x7FFU << USB_OTG_BCNT_Pos)   /*!< 0x00007FF0 */
  14977. #define USB_OTG_BCNT                            USB_OTG_BCNT_Msk               /*!< Byte count */
  14978.  
  14979. #define USB_OTG_DPID_Pos                        (15U)                          
  14980. #define USB_OTG_DPID_Msk                        (0x3U << USB_OTG_DPID_Pos)     /*!< 0x00018000 */
  14981. #define USB_OTG_DPID                            USB_OTG_DPID_Msk               /*!< Data PID */
  14982. #define USB_OTG_DPID_0                          (0x1U << USB_OTG_DPID_Pos)     /*!< 0x00008000 */
  14983. #define USB_OTG_DPID_1                          (0x2U << USB_OTG_DPID_Pos)     /*!< 0x00010000 */
  14984.  
  14985. #define USB_OTG_PKTSTS_Pos                      (17U)                          
  14986. #define USB_OTG_PKTSTS_Msk                      (0xFU << USB_OTG_PKTSTS_Pos)   /*!< 0x001E0000 */
  14987. #define USB_OTG_PKTSTS                          USB_OTG_PKTSTS_Msk             /*!< Packet status */
  14988. #define USB_OTG_PKTSTS_0                        (0x1U << USB_OTG_PKTSTS_Pos)   /*!< 0x00020000 */
  14989. #define USB_OTG_PKTSTS_1                        (0x2U << USB_OTG_PKTSTS_Pos)   /*!< 0x00040000 */
  14990. #define USB_OTG_PKTSTS_2                        (0x4U << USB_OTG_PKTSTS_Pos)   /*!< 0x00080000 */
  14991. #define USB_OTG_PKTSTS_3                        (0x8U << USB_OTG_PKTSTS_Pos)   /*!< 0x00100000 */
  14992.  
  14993. #define USB_OTG_EPNUM_Pos                       (0U)                          
  14994. #define USB_OTG_EPNUM_Msk                       (0xFU << USB_OTG_EPNUM_Pos)    /*!< 0x0000000F */
  14995. #define USB_OTG_EPNUM                           USB_OTG_EPNUM_Msk              /*!< Endpoint number */
  14996. #define USB_OTG_EPNUM_0                         (0x1U << USB_OTG_EPNUM_Pos)    /*!< 0x00000001 */
  14997. #define USB_OTG_EPNUM_1                         (0x2U << USB_OTG_EPNUM_Pos)    /*!< 0x00000002 */
  14998. #define USB_OTG_EPNUM_2                         (0x4U << USB_OTG_EPNUM_Pos)    /*!< 0x00000004 */
  14999. #define USB_OTG_EPNUM_3                         (0x8U << USB_OTG_EPNUM_Pos)    /*!< 0x00000008 */
  15000.  
  15001. #define USB_OTG_FRMNUM_Pos                      (21U)                          
  15002. #define USB_OTG_FRMNUM_Msk                      (0xFU << USB_OTG_FRMNUM_Pos)   /*!< 0x01E00000 */
  15003. #define USB_OTG_FRMNUM                          USB_OTG_FRMNUM_Msk             /*!< Frame number */
  15004. #define USB_OTG_FRMNUM_0                        (0x1U << USB_OTG_FRMNUM_Pos)   /*!< 0x00200000 */
  15005. #define USB_OTG_FRMNUM_1                        (0x2U << USB_OTG_FRMNUM_Pos)   /*!< 0x00400000 */
  15006. #define USB_OTG_FRMNUM_2                        (0x4U << USB_OTG_FRMNUM_Pos)   /*!< 0x00800000 */
  15007. #define USB_OTG_FRMNUM_3                        (0x8U << USB_OTG_FRMNUM_Pos)   /*!< 0x01000000 */
  15008.  
  15009. /********************  Bit definition forUSB_OTG_GRXFSIZ register  *****************/
  15010. #define USB_OTG_GRXFSIZ_RXFD_Pos                (0U)                          
  15011. #define USB_OTG_GRXFSIZ_RXFD_Msk                (0xFFFFU << USB_OTG_GRXFSIZ_RXFD_Pos) /*!< 0x0000FFFF */
  15012. #define USB_OTG_GRXFSIZ_RXFD                    USB_OTG_GRXFSIZ_RXFD_Msk       /*!< RxFIFO depth */
  15013.  
  15014. /********************  Bit definition forUSB_OTG_DVBUSDIS register  ****************/
  15015. #define USB_OTG_DVBUSDIS_VBUSDT_Pos             (0U)                          
  15016. #define USB_OTG_DVBUSDIS_VBUSDT_Msk             (0xFFFFU << USB_OTG_DVBUSDIS_VBUSDT_Pos) /*!< 0x0000FFFF */
  15017. #define USB_OTG_DVBUSDIS_VBUSDT                 USB_OTG_DVBUSDIS_VBUSDT_Msk    /*!< Device VBUS discharge time */
  15018.  
  15019. /********************  Bit definition for OTG register  ****************************/
  15020. #define USB_OTG_NPTXFSA_Pos                     (0U)                          
  15021. #define USB_OTG_NPTXFSA_Msk                     (0xFFFFU << USB_OTG_NPTXFSA_Pos) /*!< 0x0000FFFF */
  15022. #define USB_OTG_NPTXFSA                         USB_OTG_NPTXFSA_Msk            /*!< Nonperiodic transmit RAM start address */
  15023. #define USB_OTG_NPTXFD_Pos                      (16U)                          
  15024. #define USB_OTG_NPTXFD_Msk                      (0xFFFFU << USB_OTG_NPTXFD_Pos) /*!< 0xFFFF0000 */
  15025. #define USB_OTG_NPTXFD                          USB_OTG_NPTXFD_Msk             /*!< Nonperiodic TxFIFO depth */
  15026. #define USB_OTG_TX0FSA_Pos                      (0U)                          
  15027. #define USB_OTG_TX0FSA_Msk                      (0xFFFFU << USB_OTG_TX0FSA_Pos) /*!< 0x0000FFFF */
  15028. #define USB_OTG_TX0FSA                          USB_OTG_TX0FSA_Msk             /*!< Endpoint 0 transmit RAM start address */
  15029. #define USB_OTG_TX0FD_Pos                       (16U)                          
  15030. #define USB_OTG_TX0FD_Msk                       (0xFFFFU << USB_OTG_TX0FD_Pos) /*!< 0xFFFF0000 */
  15031. #define USB_OTG_TX0FD                           USB_OTG_TX0FD_Msk              /*!< Endpoint 0 TxFIFO depth */
  15032.  
  15033. /********************  Bit definition forUSB_OTG_DVBUSPULSE register  **************/
  15034. #define USB_OTG_DVBUSPULSE_DVBUSP_Pos           (0U)                          
  15035. #define USB_OTG_DVBUSPULSE_DVBUSP_Msk           (0xFFFU << USB_OTG_DVBUSPULSE_DVBUSP_Pos) /*!< 0x00000FFF */
  15036. #define USB_OTG_DVBUSPULSE_DVBUSP               USB_OTG_DVBUSPULSE_DVBUSP_Msk  /*!< Device VBUS pulsing time */
  15037.  
  15038. /********************  Bit definition forUSB_OTG_GNPTXSTS register  ****************/
  15039. #define USB_OTG_GNPTXSTS_NPTXFSAV_Pos           (0U)                          
  15040. #define USB_OTG_GNPTXSTS_NPTXFSAV_Msk           (0xFFFFU << USB_OTG_GNPTXSTS_NPTXFSAV_Pos) /*!< 0x0000FFFF */
  15041. #define USB_OTG_GNPTXSTS_NPTXFSAV               USB_OTG_GNPTXSTS_NPTXFSAV_Msk  /*!< Nonperiodic TxFIFO space available */
  15042.  
  15043. #define USB_OTG_GNPTXSTS_NPTQXSAV_Pos           (16U)                          
  15044. #define USB_OTG_GNPTXSTS_NPTQXSAV_Msk           (0xFFU << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00FF0000 */
  15045. #define USB_OTG_GNPTXSTS_NPTQXSAV               USB_OTG_GNPTXSTS_NPTQXSAV_Msk  /*!< Nonperiodic transmit request queue space available */
  15046. #define USB_OTG_GNPTXSTS_NPTQXSAV_0             (0x01U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00010000 */
  15047. #define USB_OTG_GNPTXSTS_NPTQXSAV_1             (0x02U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00020000 */
  15048. #define USB_OTG_GNPTXSTS_NPTQXSAV_2             (0x04U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00040000 */
  15049. #define USB_OTG_GNPTXSTS_NPTQXSAV_3             (0x08U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00080000 */
  15050. #define USB_OTG_GNPTXSTS_NPTQXSAV_4             (0x10U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00100000 */
  15051. #define USB_OTG_GNPTXSTS_NPTQXSAV_5             (0x20U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00200000 */
  15052. #define USB_OTG_GNPTXSTS_NPTQXSAV_6             (0x40U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00400000 */
  15053. #define USB_OTG_GNPTXSTS_NPTQXSAV_7             (0x80U << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00800000 */
  15054.  
  15055. #define USB_OTG_GNPTXSTS_NPTXQTOP_Pos           (24U)                          
  15056. #define USB_OTG_GNPTXSTS_NPTXQTOP_Msk           (0x7FU << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x7F000000 */
  15057. #define USB_OTG_GNPTXSTS_NPTXQTOP               USB_OTG_GNPTXSTS_NPTXQTOP_Msk  /*!< Top of the nonperiodic transmit request queue */
  15058. #define USB_OTG_GNPTXSTS_NPTXQTOP_0             (0x01U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x01000000 */
  15059. #define USB_OTG_GNPTXSTS_NPTXQTOP_1             (0x02U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x02000000 */
  15060. #define USB_OTG_GNPTXSTS_NPTXQTOP_2             (0x04U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x04000000 */
  15061. #define USB_OTG_GNPTXSTS_NPTXQTOP_3             (0x08U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x08000000 */
  15062. #define USB_OTG_GNPTXSTS_NPTXQTOP_4             (0x10U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x10000000 */
  15063. #define USB_OTG_GNPTXSTS_NPTXQTOP_5             (0x20U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x20000000 */
  15064. #define USB_OTG_GNPTXSTS_NPTXQTOP_6             (0x40U << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x40000000 */
  15065.  
  15066. /********************  Bit definition forUSB_OTG_DTHRCTL register  *****************/
  15067. #define USB_OTG_DTHRCTL_NONISOTHREN_Pos         (0U)                          
  15068. #define USB_OTG_DTHRCTL_NONISOTHREN_Msk         (0x1U << USB_OTG_DTHRCTL_NONISOTHREN_Pos) /*!< 0x00000001 */
  15069. #define USB_OTG_DTHRCTL_NONISOTHREN             USB_OTG_DTHRCTL_NONISOTHREN_Msk /*!< Nonisochronous IN endpoints threshold enable */
  15070. #define USB_OTG_DTHRCTL_ISOTHREN_Pos            (1U)                          
  15071. #define USB_OTG_DTHRCTL_ISOTHREN_Msk            (0x1U << USB_OTG_DTHRCTL_ISOTHREN_Pos) /*!< 0x00000002 */
  15072. #define USB_OTG_DTHRCTL_ISOTHREN                USB_OTG_DTHRCTL_ISOTHREN_Msk   /*!< ISO IN endpoint threshold enable */
  15073.  
  15074. #define USB_OTG_DTHRCTL_TXTHRLEN_Pos            (2U)                          
  15075. #define USB_OTG_DTHRCTL_TXTHRLEN_Msk            (0x1FFU << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x000007FC */
  15076. #define USB_OTG_DTHRCTL_TXTHRLEN                USB_OTG_DTHRCTL_TXTHRLEN_Msk   /*!< Transmit threshold length */
  15077. #define USB_OTG_DTHRCTL_TXTHRLEN_0              (0x001U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000004 */
  15078. #define USB_OTG_DTHRCTL_TXTHRLEN_1              (0x002U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000008 */
  15079. #define USB_OTG_DTHRCTL_TXTHRLEN_2              (0x004U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000010 */
  15080. #define USB_OTG_DTHRCTL_TXTHRLEN_3              (0x008U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000020 */
  15081. #define USB_OTG_DTHRCTL_TXTHRLEN_4              (0x010U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000040 */
  15082. #define USB_OTG_DTHRCTL_TXTHRLEN_5              (0x020U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000080 */
  15083. #define USB_OTG_DTHRCTL_TXTHRLEN_6              (0x040U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000100 */
  15084. #define USB_OTG_DTHRCTL_TXTHRLEN_7              (0x080U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000200 */
  15085. #define USB_OTG_DTHRCTL_TXTHRLEN_8              (0x100U << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000400 */
  15086. #define USB_OTG_DTHRCTL_RXTHREN_Pos             (16U)                          
  15087. #define USB_OTG_DTHRCTL_RXTHREN_Msk             (0x1U << USB_OTG_DTHRCTL_RXTHREN_Pos) /*!< 0x00010000 */
  15088. #define USB_OTG_DTHRCTL_RXTHREN                 USB_OTG_DTHRCTL_RXTHREN_Msk    /*!< Receive threshold enable */
  15089.  
  15090. #define USB_OTG_DTHRCTL_RXTHRLEN_Pos            (17U)                          
  15091. #define USB_OTG_DTHRCTL_RXTHRLEN_Msk            (0x1FFU << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x03FE0000 */
  15092. #define USB_OTG_DTHRCTL_RXTHRLEN                USB_OTG_DTHRCTL_RXTHRLEN_Msk   /*!< Receive threshold length */
  15093. #define USB_OTG_DTHRCTL_RXTHRLEN_0              (0x001U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00020000 */
  15094. #define USB_OTG_DTHRCTL_RXTHRLEN_1              (0x002U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00040000 */
  15095. #define USB_OTG_DTHRCTL_RXTHRLEN_2              (0x004U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00080000 */
  15096. #define USB_OTG_DTHRCTL_RXTHRLEN_3              (0x008U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00100000 */
  15097. #define USB_OTG_DTHRCTL_RXTHRLEN_4              (0x010U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00200000 */
  15098. #define USB_OTG_DTHRCTL_RXTHRLEN_5              (0x020U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00400000 */
  15099. #define USB_OTG_DTHRCTL_RXTHRLEN_6              (0x040U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00800000 */
  15100. #define USB_OTG_DTHRCTL_RXTHRLEN_7              (0x080U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x01000000 */
  15101. #define USB_OTG_DTHRCTL_RXTHRLEN_8              (0x100U << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x02000000 */
  15102. #define USB_OTG_DTHRCTL_ARPEN_Pos               (27U)                          
  15103. #define USB_OTG_DTHRCTL_ARPEN_Msk               (0x1U << USB_OTG_DTHRCTL_ARPEN_Pos) /*!< 0x08000000 */
  15104. #define USB_OTG_DTHRCTL_ARPEN                   USB_OTG_DTHRCTL_ARPEN_Msk      /*!< Arbiter parking enable */
  15105.  
  15106. /********************  Bit definition forUSB_OTG_DIEPEMPMSK register  **************/
  15107. #define USB_OTG_DIEPEMPMSK_INEPTXFEM_Pos        (0U)                          
  15108. #define USB_OTG_DIEPEMPMSK_INEPTXFEM_Msk        (0xFFFFU << USB_OTG_DIEPEMPMSK_INEPTXFEM_Pos) /*!< 0x0000FFFF */
  15109. #define USB_OTG_DIEPEMPMSK_INEPTXFEM            USB_OTG_DIEPEMPMSK_INEPTXFEM_Msk /*!< IN EP Tx FIFO empty interrupt mask bits */
  15110.  
  15111. /********************  Bit definition forUSB_OTG_DEACHINT register  ****************/
  15112. #define USB_OTG_DEACHINT_IEP1INT_Pos            (1U)                          
  15113. #define USB_OTG_DEACHINT_IEP1INT_Msk            (0x1U << USB_OTG_DEACHINT_IEP1INT_Pos) /*!< 0x00000002 */
  15114. #define USB_OTG_DEACHINT_IEP1INT                USB_OTG_DEACHINT_IEP1INT_Msk   /*!< IN endpoint 1interrupt bit */
  15115. #define USB_OTG_DEACHINT_OEP1INT_Pos            (17U)                          
  15116. #define USB_OTG_DEACHINT_OEP1INT_Msk            (0x1U << USB_OTG_DEACHINT_OEP1INT_Pos) /*!< 0x00020000 */
  15117. #define USB_OTG_DEACHINT_OEP1INT                USB_OTG_DEACHINT_OEP1INT_Msk   /*!< OUT endpoint 1 interrupt bit */
  15118.  
  15119. /********************  Bit definition forUSB_OTG_GCCFG register  *******************/
  15120. #define USB_OTG_GCCFG_PWRDWN_Pos                (16U)                          
  15121. #define USB_OTG_GCCFG_PWRDWN_Msk                (0x1U << USB_OTG_GCCFG_PWRDWN_Pos) /*!< 0x00010000 */
  15122. #define USB_OTG_GCCFG_PWRDWN                    USB_OTG_GCCFG_PWRDWN_Msk       /*!< Power down */
  15123. #define USB_OTG_GCCFG_VBUSASEN_Pos              (18U)                          
  15124. #define USB_OTG_GCCFG_VBUSASEN_Msk              (0x1U << USB_OTG_GCCFG_VBUSASEN_Pos) /*!< 0x00040000 */
  15125. #define USB_OTG_GCCFG_VBUSASEN                  USB_OTG_GCCFG_VBUSASEN_Msk     /*!< Enable the VBUS sensing device */
  15126. #define USB_OTG_GCCFG_VBUSBSEN_Pos              (19U)                          
  15127. #define USB_OTG_GCCFG_VBUSBSEN_Msk              (0x1U << USB_OTG_GCCFG_VBUSBSEN_Pos) /*!< 0x00080000 */
  15128. #define USB_OTG_GCCFG_VBUSBSEN                  USB_OTG_GCCFG_VBUSBSEN_Msk     /*!< Enable the VBUS sensing device */
  15129. #define USB_OTG_GCCFG_SOFOUTEN_Pos              (20U)                          
  15130. #define USB_OTG_GCCFG_SOFOUTEN_Msk              (0x1U << USB_OTG_GCCFG_SOFOUTEN_Pos) /*!< 0x00100000 */
  15131. #define USB_OTG_GCCFG_SOFOUTEN                  USB_OTG_GCCFG_SOFOUTEN_Msk     /*!< SOF output enable */
  15132.  
  15133. /********************  Bit definition forUSB_OTG_DEACHINTMSK register  *************/
  15134. #define USB_OTG_DEACHINTMSK_IEP1INTM_Pos        (1U)                          
  15135. #define USB_OTG_DEACHINTMSK_IEP1INTM_Msk        (0x1U << USB_OTG_DEACHINTMSK_IEP1INTM_Pos) /*!< 0x00000002 */
  15136. #define USB_OTG_DEACHINTMSK_IEP1INTM            USB_OTG_DEACHINTMSK_IEP1INTM_Msk /*!< IN Endpoint 1 interrupt mask bit */
  15137. #define USB_OTG_DEACHINTMSK_OEP1INTM_Pos        (17U)                          
  15138. #define USB_OTG_DEACHINTMSK_OEP1INTM_Msk        (0x1U << USB_OTG_DEACHINTMSK_OEP1INTM_Pos) /*!< 0x00020000 */
  15139. #define USB_OTG_DEACHINTMSK_OEP1INTM            USB_OTG_DEACHINTMSK_OEP1INTM_Msk /*!< OUT Endpoint 1 interrupt mask bit */
  15140.  
  15141. /********************  Bit definition forUSB_OTG_CID register  *********************/
  15142. #define USB_OTG_CID_PRODUCT_ID_Pos              (0U)                          
  15143. #define USB_OTG_CID_PRODUCT_ID_Msk              (0xFFFFFFFFU << USB_OTG_CID_PRODUCT_ID_Pos) /*!< 0xFFFFFFFF */
  15144. #define USB_OTG_CID_PRODUCT_ID                  USB_OTG_CID_PRODUCT_ID_Msk     /*!< Product ID field */
  15145.  
  15146. /********************  Bit definition forUSB_OTG_DIEPEACHMSK1 register  ************/
  15147. #define USB_OTG_DIEPEACHMSK1_XFRCM_Pos          (0U)                          
  15148. #define USB_OTG_DIEPEACHMSK1_XFRCM_Msk          (0x1U << USB_OTG_DIEPEACHMSK1_XFRCM_Pos) /*!< 0x00000001 */
  15149. #define USB_OTG_DIEPEACHMSK1_XFRCM              USB_OTG_DIEPEACHMSK1_XFRCM_Msk /*!< Transfer completed interrupt mask */
  15150. #define USB_OTG_DIEPEACHMSK1_EPDM_Pos           (1U)                          
  15151. #define USB_OTG_DIEPEACHMSK1_EPDM_Msk           (0x1U << USB_OTG_DIEPEACHMSK1_EPDM_Pos) /*!< 0x00000002 */
  15152. #define USB_OTG_DIEPEACHMSK1_EPDM               USB_OTG_DIEPEACHMSK1_EPDM_Msk  /*!< Endpoint disabled interrupt mask */
  15153. #define USB_OTG_DIEPEACHMSK1_TOM_Pos            (3U)                          
  15154. #define USB_OTG_DIEPEACHMSK1_TOM_Msk            (0x1U << USB_OTG_DIEPEACHMSK1_TOM_Pos) /*!< 0x00000008 */
  15155. #define USB_OTG_DIEPEACHMSK1_TOM                USB_OTG_DIEPEACHMSK1_TOM_Msk   /*!< Timeout condition mask (nonisochronous endpoints) */
  15156. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Pos      (4U)                          
  15157. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Msk      (0x1U << USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Pos) /*!< 0x00000010 */
  15158. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK          USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Msk /*!< IN token received when TxFIFO empty mask */
  15159. #define USB_OTG_DIEPEACHMSK1_INEPNMM_Pos        (5U)                          
  15160. #define USB_OTG_DIEPEACHMSK1_INEPNMM_Msk        (0x1U << USB_OTG_DIEPEACHMSK1_INEPNMM_Pos) /*!< 0x00000020 */
  15161. #define USB_OTG_DIEPEACHMSK1_INEPNMM            USB_OTG_DIEPEACHMSK1_INEPNMM_Msk /*!< IN token received with EP mismatch mask */
  15162. #define USB_OTG_DIEPEACHMSK1_INEPNEM_Pos        (6U)                          
  15163. #define USB_OTG_DIEPEACHMSK1_INEPNEM_Msk        (0x1U << USB_OTG_DIEPEACHMSK1_INEPNEM_Pos) /*!< 0x00000040 */
  15164. #define USB_OTG_DIEPEACHMSK1_INEPNEM            USB_OTG_DIEPEACHMSK1_INEPNEM_Msk /*!< IN endpoint NAK effective mask */
  15165. #define USB_OTG_DIEPEACHMSK1_TXFURM_Pos         (8U)                          
  15166. #define USB_OTG_DIEPEACHMSK1_TXFURM_Msk         (0x1U << USB_OTG_DIEPEACHMSK1_TXFURM_Pos) /*!< 0x00000100 */
  15167. #define USB_OTG_DIEPEACHMSK1_TXFURM             USB_OTG_DIEPEACHMSK1_TXFURM_Msk /*!< FIFO underrun mask */
  15168. #define USB_OTG_DIEPEACHMSK1_BIM_Pos            (9U)                          
  15169. #define USB_OTG_DIEPEACHMSK1_BIM_Msk            (0x1U << USB_OTG_DIEPEACHMSK1_BIM_Pos) /*!< 0x00000200 */
  15170. #define USB_OTG_DIEPEACHMSK1_BIM                USB_OTG_DIEPEACHMSK1_BIM_Msk   /*!< BNA interrupt mask */
  15171. #define USB_OTG_DIEPEACHMSK1_NAKM_Pos           (13U)                          
  15172. #define USB_OTG_DIEPEACHMSK1_NAKM_Msk           (0x1U << USB_OTG_DIEPEACHMSK1_NAKM_Pos) /*!< 0x00002000 */
  15173. #define USB_OTG_DIEPEACHMSK1_NAKM               USB_OTG_DIEPEACHMSK1_NAKM_Msk  /*!< NAK interrupt mask */
  15174.  
  15175. /********************  Bit definition forUSB_OTG_HPRT register  ********************/
  15176. #define USB_OTG_HPRT_PCSTS_Pos                  (0U)                          
  15177. #define USB_OTG_HPRT_PCSTS_Msk                  (0x1U << USB_OTG_HPRT_PCSTS_Pos) /*!< 0x00000001 */
  15178. #define USB_OTG_HPRT_PCSTS                      USB_OTG_HPRT_PCSTS_Msk         /*!< Port connect status */
  15179. #define USB_OTG_HPRT_PCDET_Pos                  (1U)                          
  15180. #define USB_OTG_HPRT_PCDET_Msk                  (0x1U << USB_OTG_HPRT_PCDET_Pos) /*!< 0x00000002 */
  15181. #define USB_OTG_HPRT_PCDET                      USB_OTG_HPRT_PCDET_Msk         /*!< Port connect detected */
  15182. #define USB_OTG_HPRT_PENA_Pos                   (2U)                          
  15183. #define USB_OTG_HPRT_PENA_Msk                   (0x1U << USB_OTG_HPRT_PENA_Pos) /*!< 0x00000004 */
  15184. #define USB_OTG_HPRT_PENA                       USB_OTG_HPRT_PENA_Msk          /*!< Port enable */
  15185. #define USB_OTG_HPRT_PENCHNG_Pos                (3U)                          
  15186. #define USB_OTG_HPRT_PENCHNG_Msk                (0x1U << USB_OTG_HPRT_PENCHNG_Pos) /*!< 0x00000008 */
  15187. #define USB_OTG_HPRT_PENCHNG                    USB_OTG_HPRT_PENCHNG_Msk       /*!< Port enable/disable change */
  15188. #define USB_OTG_HPRT_POCA_Pos                   (4U)                          
  15189. #define USB_OTG_HPRT_POCA_Msk                   (0x1U << USB_OTG_HPRT_POCA_Pos) /*!< 0x00000010 */
  15190. #define USB_OTG_HPRT_POCA                       USB_OTG_HPRT_POCA_Msk          /*!< Port overcurrent active */
  15191. #define USB_OTG_HPRT_POCCHNG_Pos                (5U)                          
  15192. #define USB_OTG_HPRT_POCCHNG_Msk                (0x1U << USB_OTG_HPRT_POCCHNG_Pos) /*!< 0x00000020 */
  15193. #define USB_OTG_HPRT_POCCHNG                    USB_OTG_HPRT_POCCHNG_Msk       /*!< Port overcurrent change */
  15194. #define USB_OTG_HPRT_PRES_Pos                   (6U)                          
  15195. #define USB_OTG_HPRT_PRES_Msk                   (0x1U << USB_OTG_HPRT_PRES_Pos) /*!< 0x00000040 */
  15196. #define USB_OTG_HPRT_PRES                       USB_OTG_HPRT_PRES_Msk          /*!< Port resume */
  15197. #define USB_OTG_HPRT_PSUSP_Pos                  (7U)                          
  15198. #define USB_OTG_HPRT_PSUSP_Msk                  (0x1U << USB_OTG_HPRT_PSUSP_Pos) /*!< 0x00000080 */
  15199. #define USB_OTG_HPRT_PSUSP                      USB_OTG_HPRT_PSUSP_Msk         /*!< Port suspend */
  15200. #define USB_OTG_HPRT_PRST_Pos                   (8U)                          
  15201. #define USB_OTG_HPRT_PRST_Msk                   (0x1U << USB_OTG_HPRT_PRST_Pos) /*!< 0x00000100 */
  15202. #define USB_OTG_HPRT_PRST                       USB_OTG_HPRT_PRST_Msk          /*!< Port reset */
  15203.  
  15204. #define USB_OTG_HPRT_PLSTS_Pos                  (10U)                          
  15205. #define USB_OTG_HPRT_PLSTS_Msk                  (0x3U << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000C00 */
  15206. #define USB_OTG_HPRT_PLSTS                      USB_OTG_HPRT_PLSTS_Msk         /*!< Port line status */
  15207. #define USB_OTG_HPRT_PLSTS_0                    (0x1U << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000400 */
  15208. #define USB_OTG_HPRT_PLSTS_1                    (0x2U << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000800 */
  15209. #define USB_OTG_HPRT_PPWR_Pos                   (12U)                          
  15210. #define USB_OTG_HPRT_PPWR_Msk                   (0x1U << USB_OTG_HPRT_PPWR_Pos) /*!< 0x00001000 */
  15211. #define USB_OTG_HPRT_PPWR                       USB_OTG_HPRT_PPWR_Msk          /*!< Port power */
  15212.  
  15213. #define USB_OTG_HPRT_PTCTL_Pos                  (13U)                          
  15214. #define USB_OTG_HPRT_PTCTL_Msk                  (0xFU << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x0001E000 */
  15215. #define USB_OTG_HPRT_PTCTL                      USB_OTG_HPRT_PTCTL_Msk         /*!< Port test control */
  15216. #define USB_OTG_HPRT_PTCTL_0                    (0x1U << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00002000 */
  15217. #define USB_OTG_HPRT_PTCTL_1                    (0x2U << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00004000 */
  15218. #define USB_OTG_HPRT_PTCTL_2                    (0x4U << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00008000 */
  15219. #define USB_OTG_HPRT_PTCTL_3                    (0x8U << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00010000 */
  15220.  
  15221. #define USB_OTG_HPRT_PSPD_Pos                   (17U)                          
  15222. #define USB_OTG_HPRT_PSPD_Msk                   (0x3U << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00060000 */
  15223. #define USB_OTG_HPRT_PSPD                       USB_OTG_HPRT_PSPD_Msk          /*!< Port speed */
  15224. #define USB_OTG_HPRT_PSPD_0                     (0x1U << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00020000 */
  15225. #define USB_OTG_HPRT_PSPD_1                     (0x2U << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00040000 */
  15226.  
  15227. /********************  Bit definition forUSB_OTG_DOEPEACHMSK1 register  ************/
  15228. #define USB_OTG_DOEPEACHMSK1_XFRCM_Pos          (0U)                          
  15229. #define USB_OTG_DOEPEACHMSK1_XFRCM_Msk          (0x1U << USB_OTG_DOEPEACHMSK1_XFRCM_Pos) /*!< 0x00000001 */
  15230. #define USB_OTG_DOEPEACHMSK1_XFRCM              USB_OTG_DOEPEACHMSK1_XFRCM_Msk /*!< Transfer completed interrupt mask */
  15231. #define USB_OTG_DOEPEACHMSK1_EPDM_Pos           (1U)                          
  15232. #define USB_OTG_DOEPEACHMSK1_EPDM_Msk           (0x1U << USB_OTG_DOEPEACHMSK1_EPDM_Pos) /*!< 0x00000002 */
  15233. #define USB_OTG_DOEPEACHMSK1_EPDM               USB_OTG_DOEPEACHMSK1_EPDM_Msk  /*!< Endpoint disabled interrupt mask */
  15234. #define USB_OTG_DOEPEACHMSK1_TOM_Pos            (3U)                          
  15235. #define USB_OTG_DOEPEACHMSK1_TOM_Msk            (0x1U << USB_OTG_DOEPEACHMSK1_TOM_Pos) /*!< 0x00000008 */
  15236. #define USB_OTG_DOEPEACHMSK1_TOM                USB_OTG_DOEPEACHMSK1_TOM_Msk   /*!< Timeout condition mask */
  15237. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Pos      (4U)                          
  15238. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Msk      (0x1U << USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Pos) /*!< 0x00000010 */
  15239. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK          USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Msk /*!< IN token received when TxFIFO empty mask */
  15240. #define USB_OTG_DOEPEACHMSK1_INEPNMM_Pos        (5U)                          
  15241. #define USB_OTG_DOEPEACHMSK1_INEPNMM_Msk        (0x1U << USB_OTG_DOEPEACHMSK1_INEPNMM_Pos) /*!< 0x00000020 */
  15242. #define USB_OTG_DOEPEACHMSK1_INEPNMM            USB_OTG_DOEPEACHMSK1_INEPNMM_Msk /*!< IN token received with EP mismatch mask */
  15243. #define USB_OTG_DOEPEACHMSK1_INEPNEM_Pos        (6U)                          
  15244. #define USB_OTG_DOEPEACHMSK1_INEPNEM_Msk        (0x1U << USB_OTG_DOEPEACHMSK1_INEPNEM_Pos) /*!< 0x00000040 */
  15245. #define USB_OTG_DOEPEACHMSK1_INEPNEM            USB_OTG_DOEPEACHMSK1_INEPNEM_Msk /*!< IN endpoint NAK effective mask */
  15246. #define USB_OTG_DOEPEACHMSK1_TXFURM_Pos         (8U)                          
  15247. #define USB_OTG_DOEPEACHMSK1_TXFURM_Msk         (0x1U << USB_OTG_DOEPEACHMSK1_TXFURM_Pos) /*!< 0x00000100 */
  15248. #define USB_OTG_DOEPEACHMSK1_TXFURM             USB_OTG_DOEPEACHMSK1_TXFURM_Msk /*!< OUT packet error mask */
  15249. #define USB_OTG_DOEPEACHMSK1_BIM_Pos            (9U)                          
  15250. #define USB_OTG_DOEPEACHMSK1_BIM_Msk            (0x1U << USB_OTG_DOEPEACHMSK1_BIM_Pos) /*!< 0x00000200 */
  15251. #define USB_OTG_DOEPEACHMSK1_BIM                USB_OTG_DOEPEACHMSK1_BIM_Msk   /*!< BNA interrupt mask */
  15252. #define USB_OTG_DOEPEACHMSK1_BERRM_Pos          (12U)                          
  15253. #define USB_OTG_DOEPEACHMSK1_BERRM_Msk          (0x1U << USB_OTG_DOEPEACHMSK1_BERRM_Pos) /*!< 0x00001000 */
  15254. #define USB_OTG_DOEPEACHMSK1_BERRM              USB_OTG_DOEPEACHMSK1_BERRM_Msk /*!< Bubble error interrupt mask */
  15255. #define USB_OTG_DOEPEACHMSK1_NAKM_Pos           (13U)                          
  15256. #define USB_OTG_DOEPEACHMSK1_NAKM_Msk           (0x1U << USB_OTG_DOEPEACHMSK1_NAKM_Pos) /*!< 0x00002000 */
  15257. #define USB_OTG_DOEPEACHMSK1_NAKM               USB_OTG_DOEPEACHMSK1_NAKM_Msk  /*!< NAK interrupt mask */
  15258. #define USB_OTG_DOEPEACHMSK1_NYETM_Pos          (14U)                          
  15259. #define USB_OTG_DOEPEACHMSK1_NYETM_Msk          (0x1U << USB_OTG_DOEPEACHMSK1_NYETM_Pos) /*!< 0x00004000 */
  15260. #define USB_OTG_DOEPEACHMSK1_NYETM              USB_OTG_DOEPEACHMSK1_NYETM_Msk /*!< NYET interrupt mask */
  15261.  
  15262. /********************  Bit definition forUSB_OTG_HPTXFSIZ register  ****************/
  15263. #define USB_OTG_HPTXFSIZ_PTXSA_Pos              (0U)                          
  15264. #define USB_OTG_HPTXFSIZ_PTXSA_Msk              (0xFFFFU << USB_OTG_HPTXFSIZ_PTXSA_Pos) /*!< 0x0000FFFF */
  15265. #define USB_OTG_HPTXFSIZ_PTXSA                  USB_OTG_HPTXFSIZ_PTXSA_Msk     /*!< Host periodic TxFIFO start address */
  15266. #define USB_OTG_HPTXFSIZ_PTXFD_Pos              (16U)                          
  15267. #define USB_OTG_HPTXFSIZ_PTXFD_Msk              (0xFFFFU << USB_OTG_HPTXFSIZ_PTXFD_Pos) /*!< 0xFFFF0000 */
  15268. #define USB_OTG_HPTXFSIZ_PTXFD                  USB_OTG_HPTXFSIZ_PTXFD_Msk     /*!< Host periodic TxFIFO depth */
  15269.  
  15270. /********************  Bit definition forUSB_OTG_DIEPCTL register  *****************/
  15271. #define USB_OTG_DIEPCTL_MPSIZ_Pos               (0U)                          
  15272. #define USB_OTG_DIEPCTL_MPSIZ_Msk               (0x7FFU << USB_OTG_DIEPCTL_MPSIZ_Pos) /*!< 0x000007FF */
  15273. #define USB_OTG_DIEPCTL_MPSIZ                   USB_OTG_DIEPCTL_MPSIZ_Msk      /*!< Maximum packet size */
  15274. #define USB_OTG_DIEPCTL_USBAEP_Pos              (15U)                          
  15275. #define USB_OTG_DIEPCTL_USBAEP_Msk              (0x1U << USB_OTG_DIEPCTL_USBAEP_Pos) /*!< 0x00008000 */
  15276. #define USB_OTG_DIEPCTL_USBAEP                  USB_OTG_DIEPCTL_USBAEP_Msk     /*!< USB active endpoint */
  15277. #define USB_OTG_DIEPCTL_EONUM_DPID_Pos          (16U)                          
  15278. #define USB_OTG_DIEPCTL_EONUM_DPID_Msk          (0x1U << USB_OTG_DIEPCTL_EONUM_DPID_Pos) /*!< 0x00010000 */
  15279. #define USB_OTG_DIEPCTL_EONUM_DPID              USB_OTG_DIEPCTL_EONUM_DPID_Msk /*!< Even/odd frame */
  15280. #define USB_OTG_DIEPCTL_NAKSTS_Pos              (17U)                          
  15281. #define USB_OTG_DIEPCTL_NAKSTS_Msk              (0x1U << USB_OTG_DIEPCTL_NAKSTS_Pos) /*!< 0x00020000 */
  15282. #define USB_OTG_DIEPCTL_NAKSTS                  USB_OTG_DIEPCTL_NAKSTS_Msk     /*!< NAK status */
  15283.  
  15284. #define USB_OTG_DIEPCTL_EPTYP_Pos               (18U)                          
  15285. #define USB_OTG_DIEPCTL_EPTYP_Msk               (0x3U << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x000C0000 */
  15286. #define USB_OTG_DIEPCTL_EPTYP                   USB_OTG_DIEPCTL_EPTYP_Msk      /*!< Endpoint type */
  15287. #define USB_OTG_DIEPCTL_EPTYP_0                 (0x1U << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x00040000 */
  15288. #define USB_OTG_DIEPCTL_EPTYP_1                 (0x2U << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x00080000 */
  15289. #define USB_OTG_DIEPCTL_STALL_Pos               (21U)                          
  15290. #define USB_OTG_DIEPCTL_STALL_Msk               (0x1U << USB_OTG_DIEPCTL_STALL_Pos) /*!< 0x00200000 */
  15291. #define USB_OTG_DIEPCTL_STALL                   USB_OTG_DIEPCTL_STALL_Msk      /*!< STALL handshake */
  15292.  
  15293. #define USB_OTG_DIEPCTL_TXFNUM_Pos              (22U)                          
  15294. #define USB_OTG_DIEPCTL_TXFNUM_Msk              (0xFU << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x03C00000 */
  15295. #define USB_OTG_DIEPCTL_TXFNUM                  USB_OTG_DIEPCTL_TXFNUM_Msk     /*!< TxFIFO number */
  15296. #define USB_OTG_DIEPCTL_TXFNUM_0                (0x1U << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x00400000 */
  15297. #define USB_OTG_DIEPCTL_TXFNUM_1                (0x2U << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x00800000 */
  15298. #define USB_OTG_DIEPCTL_TXFNUM_2                (0x4U << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x01000000 */
  15299. #define USB_OTG_DIEPCTL_TXFNUM_3                (0x8U << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x02000000 */
  15300. #define USB_OTG_DIEPCTL_CNAK_Pos                (26U)                          
  15301. #define USB_OTG_DIEPCTL_CNAK_Msk                (0x1U << USB_OTG_DIEPCTL_CNAK_Pos) /*!< 0x04000000 */
  15302. #define USB_OTG_DIEPCTL_CNAK                    USB_OTG_DIEPCTL_CNAK_Msk       /*!< Clear NAK */
  15303. #define USB_OTG_DIEPCTL_SNAK_Pos                (27U)                          
  15304. #define USB_OTG_DIEPCTL_SNAK_Msk                (0x1U << USB_OTG_DIEPCTL_SNAK_Pos) /*!< 0x08000000 */
  15305. #define USB_OTG_DIEPCTL_SNAK                    USB_OTG_DIEPCTL_SNAK_Msk       /*!< Set NAK */
  15306. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Pos      (28U)                          
  15307. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Msk      (0x1U << USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Pos) /*!< 0x10000000 */
  15308. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM          USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Msk /*!< Set DATA0 PID */
  15309. #define USB_OTG_DIEPCTL_SODDFRM_Pos             (29U)                          
  15310. #define USB_OTG_DIEPCTL_SODDFRM_Msk             (0x1U << USB_OTG_DIEPCTL_SODDFRM_Pos) /*!< 0x20000000 */
  15311. #define USB_OTG_DIEPCTL_SODDFRM                 USB_OTG_DIEPCTL_SODDFRM_Msk    /*!< Set odd frame */
  15312. #define USB_OTG_DIEPCTL_EPDIS_Pos               (30U)                          
  15313. #define USB_OTG_DIEPCTL_EPDIS_Msk               (0x1U << USB_OTG_DIEPCTL_EPDIS_Pos) /*!< 0x40000000 */
  15314. #define USB_OTG_DIEPCTL_EPDIS                   USB_OTG_DIEPCTL_EPDIS_Msk      /*!< Endpoint disable */
  15315. #define USB_OTG_DIEPCTL_EPENA_Pos               (31U)                          
  15316. #define USB_OTG_DIEPCTL_EPENA_Msk               (0x1U << USB_OTG_DIEPCTL_EPENA_Pos) /*!< 0x80000000 */
  15317. #define USB_OTG_DIEPCTL_EPENA                   USB_OTG_DIEPCTL_EPENA_Msk      /*!< Endpoint enable */
  15318.  
  15319. /********************  Bit definition forUSB_OTG_HCCHAR register  ******************/
  15320. #define USB_OTG_HCCHAR_MPSIZ_Pos                (0U)                          
  15321. #define USB_OTG_HCCHAR_MPSIZ_Msk                (0x7FFU << USB_OTG_HCCHAR_MPSIZ_Pos) /*!< 0x000007FF */
  15322. #define USB_OTG_HCCHAR_MPSIZ                    USB_OTG_HCCHAR_MPSIZ_Msk       /*!< Maximum packet size */
  15323.  
  15324. #define USB_OTG_HCCHAR_EPNUM_Pos                (11U)                          
  15325. #define USB_OTG_HCCHAR_EPNUM_Msk                (0xFU << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00007800 */
  15326. #define USB_OTG_HCCHAR_EPNUM                    USB_OTG_HCCHAR_EPNUM_Msk       /*!< Endpoint number */
  15327. #define USB_OTG_HCCHAR_EPNUM_0                  (0x1U << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00000800 */
  15328. #define USB_OTG_HCCHAR_EPNUM_1                  (0x2U << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00001000 */
  15329. #define USB_OTG_HCCHAR_EPNUM_2                  (0x4U << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00002000 */
  15330. #define USB_OTG_HCCHAR_EPNUM_3                  (0x8U << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00004000 */
  15331. #define USB_OTG_HCCHAR_EPDIR_Pos                (15U)                          
  15332. #define USB_OTG_HCCHAR_EPDIR_Msk                (0x1U << USB_OTG_HCCHAR_EPDIR_Pos) /*!< 0x00008000 */
  15333. #define USB_OTG_HCCHAR_EPDIR                    USB_OTG_HCCHAR_EPDIR_Msk       /*!< Endpoint direction */
  15334. #define USB_OTG_HCCHAR_LSDEV_Pos                (17U)                          
  15335. #define USB_OTG_HCCHAR_LSDEV_Msk                (0x1U << USB_OTG_HCCHAR_LSDEV_Pos) /*!< 0x00020000 */
  15336. #define USB_OTG_HCCHAR_LSDEV                    USB_OTG_HCCHAR_LSDEV_Msk       /*!< Low-speed device */
  15337.  
  15338. #define USB_OTG_HCCHAR_EPTYP_Pos                (18U)                          
  15339. #define USB_OTG_HCCHAR_EPTYP_Msk                (0x3U << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x000C0000 */
  15340. #define USB_OTG_HCCHAR_EPTYP                    USB_OTG_HCCHAR_EPTYP_Msk       /*!< Endpoint type */
  15341. #define USB_OTG_HCCHAR_EPTYP_0                  (0x1U << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x00040000 */
  15342. #define USB_OTG_HCCHAR_EPTYP_1                  (0x2U << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x00080000 */
  15343.                                      
  15344. #define USB_OTG_HCCHAR_MC_Pos                   (20U)                          
  15345. #define USB_OTG_HCCHAR_MC_Msk                   (0x3U << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00300000 */
  15346. #define USB_OTG_HCCHAR_MC                       USB_OTG_HCCHAR_MC_Msk          /*!< Multi Count (MC) / Error Count (EC) */
  15347. #define USB_OTG_HCCHAR_MC_0                     (0x1U << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00100000 */
  15348. #define USB_OTG_HCCHAR_MC_1                     (0x2U << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00200000 */
  15349.  
  15350. #define USB_OTG_HCCHAR_DAD_Pos                  (22U)                          
  15351. #define USB_OTG_HCCHAR_DAD_Msk                  (0x7FU << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x1FC00000 */
  15352. #define USB_OTG_HCCHAR_DAD                      USB_OTG_HCCHAR_DAD_Msk         /*!< Device address */
  15353. #define USB_OTG_HCCHAR_DAD_0                    (0x01U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x00400000 */
  15354. #define USB_OTG_HCCHAR_DAD_1                    (0x02U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x00800000 */
  15355. #define USB_OTG_HCCHAR_DAD_2                    (0x04U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x01000000 */
  15356. #define USB_OTG_HCCHAR_DAD_3                    (0x08U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x02000000 */
  15357. #define USB_OTG_HCCHAR_DAD_4                    (0x10U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x04000000 */
  15358. #define USB_OTG_HCCHAR_DAD_5                    (0x20U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x08000000 */
  15359. #define USB_OTG_HCCHAR_DAD_6                    (0x40U << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x10000000 */
  15360. #define USB_OTG_HCCHAR_ODDFRM_Pos               (29U)                          
  15361. #define USB_OTG_HCCHAR_ODDFRM_Msk               (0x1U << USB_OTG_HCCHAR_ODDFRM_Pos) /*!< 0x20000000 */
  15362. #define USB_OTG_HCCHAR_ODDFRM                   USB_OTG_HCCHAR_ODDFRM_Msk      /*!< Odd frame */
  15363. #define USB_OTG_HCCHAR_CHDIS_Pos                (30U)                          
  15364. #define USB_OTG_HCCHAR_CHDIS_Msk                (0x1U << USB_OTG_HCCHAR_CHDIS_Pos) /*!< 0x40000000 */
  15365. #define USB_OTG_HCCHAR_CHDIS                    USB_OTG_HCCHAR_CHDIS_Msk       /*!< Channel disable */
  15366. #define USB_OTG_HCCHAR_CHENA_Pos                (31U)                          
  15367. #define USB_OTG_HCCHAR_CHENA_Msk                (0x1U << USB_OTG_HCCHAR_CHENA_Pos) /*!< 0x80000000 */
  15368. #define USB_OTG_HCCHAR_CHENA                    USB_OTG_HCCHAR_CHENA_Msk       /*!< Channel enable */
  15369.  
  15370. /********************  Bit definition forUSB_OTG_HCSPLT register  ******************/
  15371.  
  15372. #define USB_OTG_HCSPLT_PRTADDR_Pos              (0U)                          
  15373. #define USB_OTG_HCSPLT_PRTADDR_Msk              (0x7FU << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x0000007F */
  15374. #define USB_OTG_HCSPLT_PRTADDR                  USB_OTG_HCSPLT_PRTADDR_Msk     /*!< Port address */
  15375. #define USB_OTG_HCSPLT_PRTADDR_0                (0x01U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000001 */
  15376. #define USB_OTG_HCSPLT_PRTADDR_1                (0x02U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000002 */
  15377. #define USB_OTG_HCSPLT_PRTADDR_2                (0x04U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000004 */
  15378. #define USB_OTG_HCSPLT_PRTADDR_3                (0x08U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000008 */
  15379. #define USB_OTG_HCSPLT_PRTADDR_4                (0x10U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000010 */
  15380. #define USB_OTG_HCSPLT_PRTADDR_5                (0x20U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000020 */
  15381. #define USB_OTG_HCSPLT_PRTADDR_6                (0x40U << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000040 */
  15382.  
  15383. #define USB_OTG_HCSPLT_HUBADDR_Pos              (7U)                          
  15384. #define USB_OTG_HCSPLT_HUBADDR_Msk              (0x7FU << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00003F80 */
  15385. #define USB_OTG_HCSPLT_HUBADDR                  USB_OTG_HCSPLT_HUBADDR_Msk     /*!< Hub address */
  15386. #define USB_OTG_HCSPLT_HUBADDR_0                (0x01U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000080 */
  15387. #define USB_OTG_HCSPLT_HUBADDR_1                (0x02U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000100 */
  15388. #define USB_OTG_HCSPLT_HUBADDR_2                (0x04U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000200 */
  15389. #define USB_OTG_HCSPLT_HUBADDR_3                (0x08U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000400 */
  15390. #define USB_OTG_HCSPLT_HUBADDR_4                (0x10U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000800 */
  15391. #define USB_OTG_HCSPLT_HUBADDR_5                (0x20U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00001000 */
  15392. #define USB_OTG_HCSPLT_HUBADDR_6                (0x40U << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00002000 */
  15393.  
  15394. #define USB_OTG_HCSPLT_XACTPOS_Pos              (14U)                          
  15395. #define USB_OTG_HCSPLT_XACTPOS_Msk              (0x3U << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x0000C000 */
  15396. #define USB_OTG_HCSPLT_XACTPOS                  USB_OTG_HCSPLT_XACTPOS_Msk     /*!< XACTPOS */
  15397. #define USB_OTG_HCSPLT_XACTPOS_0                (0x1U << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x00004000 */
  15398. #define USB_OTG_HCSPLT_XACTPOS_1                (0x2U << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x00008000 */
  15399. #define USB_OTG_HCSPLT_COMPLSPLT_Pos            (16U)                          
  15400. #define USB_OTG_HCSPLT_COMPLSPLT_Msk            (0x1U << USB_OTG_HCSPLT_COMPLSPLT_Pos) /*!< 0x00010000 */
  15401. #define USB_OTG_HCSPLT_COMPLSPLT                USB_OTG_HCSPLT_COMPLSPLT_Msk   /*!< Do complete split */
  15402. #define USB_OTG_HCSPLT_SPLITEN_Pos              (31U)                          
  15403. #define USB_OTG_HCSPLT_SPLITEN_Msk              (0x1U << USB_OTG_HCSPLT_SPLITEN_Pos) /*!< 0x80000000 */
  15404. #define USB_OTG_HCSPLT_SPLITEN                  USB_OTG_HCSPLT_SPLITEN_Msk     /*!< Split enable */
  15405.  
  15406. /********************  Bit definition forUSB_OTG_HCINT register  *******************/
  15407. #define USB_OTG_HCINT_XFRC_Pos                  (0U)                          
  15408. #define USB_OTG_HCINT_XFRC_Msk                  (0x1U << USB_OTG_HCINT_XFRC_Pos) /*!< 0x00000001 */
  15409. #define USB_OTG_HCINT_XFRC                      USB_OTG_HCINT_XFRC_Msk         /*!< Transfer completed */
  15410. #define USB_OTG_HCINT_CHH_Pos                   (1U)                          
  15411. #define USB_OTG_HCINT_CHH_Msk                   (0x1U << USB_OTG_HCINT_CHH_Pos) /*!< 0x00000002 */
  15412. #define USB_OTG_HCINT_CHH                       USB_OTG_HCINT_CHH_Msk          /*!< Channel halted */
  15413. #define USB_OTG_HCINT_AHBERR_Pos                (2U)                          
  15414. #define USB_OTG_HCINT_AHBERR_Msk                (0x1U << USB_OTG_HCINT_AHBERR_Pos) /*!< 0x00000004 */
  15415. #define USB_OTG_HCINT_AHBERR                    USB_OTG_HCINT_AHBERR_Msk       /*!< AHB error */
  15416. #define USB_OTG_HCINT_STALL_Pos                 (3U)                          
  15417. #define USB_OTG_HCINT_STALL_Msk                 (0x1U << USB_OTG_HCINT_STALL_Pos) /*!< 0x00000008 */
  15418. #define USB_OTG_HCINT_STALL                     USB_OTG_HCINT_STALL_Msk        /*!< STALL response received interrupt */
  15419. #define USB_OTG_HCINT_NAK_Pos                   (4U)                          
  15420. #define USB_OTG_HCINT_NAK_Msk                   (0x1U << USB_OTG_HCINT_NAK_Pos) /*!< 0x00000010 */
  15421. #define USB_OTG_HCINT_NAK                       USB_OTG_HCINT_NAK_Msk          /*!< NAK response received interrupt */
  15422. #define USB_OTG_HCINT_ACK_Pos                   (5U)                          
  15423. #define USB_OTG_HCINT_ACK_Msk                   (0x1U << USB_OTG_HCINT_ACK_Pos) /*!< 0x00000020 */
  15424. #define USB_OTG_HCINT_ACK                       USB_OTG_HCINT_ACK_Msk          /*!< ACK response received/transmitted interrupt */
  15425. #define USB_OTG_HCINT_NYET_Pos                  (6U)                          
  15426. #define USB_OTG_HCINT_NYET_Msk                  (0x1U << USB_OTG_HCINT_NYET_Pos) /*!< 0x00000040 */
  15427. #define USB_OTG_HCINT_NYET                      USB_OTG_HCINT_NYET_Msk         /*!< Response received interrupt */
  15428. #define USB_OTG_HCINT_TXERR_Pos                 (7U)                          
  15429. #define USB_OTG_HCINT_TXERR_Msk                 (0x1U << USB_OTG_HCINT_TXERR_Pos) /*!< 0x00000080 */
  15430. #define USB_OTG_HCINT_TXERR                     USB_OTG_HCINT_TXERR_Msk        /*!< Transaction error */
  15431. #define USB_OTG_HCINT_BBERR_Pos                 (8U)                          
  15432. #define USB_OTG_HCINT_BBERR_Msk                 (0x1U << USB_OTG_HCINT_BBERR_Pos) /*!< 0x00000100 */
  15433. #define USB_OTG_HCINT_BBERR                     USB_OTG_HCINT_BBERR_Msk        /*!< Babble error */
  15434. #define USB_OTG_HCINT_FRMOR_Pos                 (9U)                          
  15435. #define USB_OTG_HCINT_FRMOR_Msk                 (0x1U << USB_OTG_HCINT_FRMOR_Pos) /*!< 0x00000200 */
  15436. #define USB_OTG_HCINT_FRMOR                     USB_OTG_HCINT_FRMOR_Msk        /*!< Frame overrun */
  15437. #define USB_OTG_HCINT_DTERR_Pos                 (10U)                          
  15438. #define USB_OTG_HCINT_DTERR_Msk                 (0x1U << USB_OTG_HCINT_DTERR_Pos) /*!< 0x00000400 */
  15439. #define USB_OTG_HCINT_DTERR                     USB_OTG_HCINT_DTERR_Msk        /*!< Data toggle error */
  15440.  
  15441. /********************  Bit definition forUSB_OTG_DIEPINT register  *****************/
  15442. #define USB_OTG_DIEPINT_XFRC_Pos                (0U)                          
  15443. #define USB_OTG_DIEPINT_XFRC_Msk                (0x1U << USB_OTG_DIEPINT_XFRC_Pos) /*!< 0x00000001 */
  15444. #define USB_OTG_DIEPINT_XFRC                    USB_OTG_DIEPINT_XFRC_Msk       /*!< Transfer completed interrupt */
  15445. #define USB_OTG_DIEPINT_EPDISD_Pos              (1U)                          
  15446. #define USB_OTG_DIEPINT_EPDISD_Msk              (0x1U << USB_OTG_DIEPINT_EPDISD_Pos) /*!< 0x00000002 */
  15447. #define USB_OTG_DIEPINT_EPDISD                  USB_OTG_DIEPINT_EPDISD_Msk     /*!< Endpoint disabled interrupt */
  15448. #define USB_OTG_DIEPINT_TOC_Pos                 (3U)                          
  15449. #define USB_OTG_DIEPINT_TOC_Msk                 (0x1U << USB_OTG_DIEPINT_TOC_Pos) /*!< 0x00000008 */
  15450. #define USB_OTG_DIEPINT_TOC                     USB_OTG_DIEPINT_TOC_Msk        /*!< Timeout condition */
  15451. #define USB_OTG_DIEPINT_ITTXFE_Pos              (4U)                          
  15452. #define USB_OTG_DIEPINT_ITTXFE_Msk              (0x1U << USB_OTG_DIEPINT_ITTXFE_Pos) /*!< 0x00000010 */
  15453. #define USB_OTG_DIEPINT_ITTXFE                  USB_OTG_DIEPINT_ITTXFE_Msk     /*!< IN token received when TxFIFO is empty */
  15454. #define USB_OTG_DIEPINT_INEPNE_Pos              (6U)                          
  15455. #define USB_OTG_DIEPINT_INEPNE_Msk              (0x1U << USB_OTG_DIEPINT_INEPNE_Pos) /*!< 0x00000040 */
  15456. #define USB_OTG_DIEPINT_INEPNE                  USB_OTG_DIEPINT_INEPNE_Msk     /*!< IN endpoint NAK effective */
  15457. #define USB_OTG_DIEPINT_TXFE_Pos                (7U)                          
  15458. #define USB_OTG_DIEPINT_TXFE_Msk                (0x1U << USB_OTG_DIEPINT_TXFE_Pos) /*!< 0x00000080 */
  15459. #define USB_OTG_DIEPINT_TXFE                    USB_OTG_DIEPINT_TXFE_Msk       /*!< Transmit FIFO empty */
  15460. #define USB_OTG_DIEPINT_TXFIFOUDRN_Pos          (8U)                          
  15461. #define USB_OTG_DIEPINT_TXFIFOUDRN_Msk          (0x1U << USB_OTG_DIEPINT_TXFIFOUDRN_Pos) /*!< 0x00000100 */
  15462. #define USB_OTG_DIEPINT_TXFIFOUDRN              USB_OTG_DIEPINT_TXFIFOUDRN_Msk /*!< Transmit Fifo Underrun */
  15463. #define USB_OTG_DIEPINT_BNA_Pos                 (9U)                          
  15464. #define USB_OTG_DIEPINT_BNA_Msk                 (0x1U << USB_OTG_DIEPINT_BNA_Pos) /*!< 0x00000200 */
  15465. #define USB_OTG_DIEPINT_BNA                     USB_OTG_DIEPINT_BNA_Msk        /*!< Buffer not available interrupt */
  15466. #define USB_OTG_DIEPINT_PKTDRPSTS_Pos           (11U)                          
  15467. #define USB_OTG_DIEPINT_PKTDRPSTS_Msk           (0x1U << USB_OTG_DIEPINT_PKTDRPSTS_Pos) /*!< 0x00000800 */
  15468. #define USB_OTG_DIEPINT_PKTDRPSTS               USB_OTG_DIEPINT_PKTDRPSTS_Msk  /*!< Packet dropped status */
  15469. #define USB_OTG_DIEPINT_BERR_Pos                (12U)                          
  15470. #define USB_OTG_DIEPINT_BERR_Msk                (0x1U << USB_OTG_DIEPINT_BERR_Pos) /*!< 0x00001000 */
  15471. #define USB_OTG_DIEPINT_BERR                    USB_OTG_DIEPINT_BERR_Msk       /*!< Babble error interrupt */
  15472. #define USB_OTG_DIEPINT_NAK_Pos                 (13U)                          
  15473. #define USB_OTG_DIEPINT_NAK_Msk                 (0x1U << USB_OTG_DIEPINT_NAK_Pos) /*!< 0x00002000 */
  15474. #define USB_OTG_DIEPINT_NAK                     USB_OTG_DIEPINT_NAK_Msk        /*!< NAK interrupt */
  15475.  
  15476. /********************  Bit definition forUSB_OTG_HCINTMSK register  ****************/
  15477. #define USB_OTG_HCINTMSK_XFRCM_Pos              (0U)                          
  15478. #define USB_OTG_HCINTMSK_XFRCM_Msk              (0x1U << USB_OTG_HCINTMSK_XFRCM_Pos) /*!< 0x00000001 */
  15479. #define USB_OTG_HCINTMSK_XFRCM                  USB_OTG_HCINTMSK_XFRCM_Msk     /*!< Transfer completed mask */
  15480. #define USB_OTG_HCINTMSK_CHHM_Pos               (1U)                          
  15481. #define USB_OTG_HCINTMSK_CHHM_Msk               (0x1U << USB_OTG_HCINTMSK_CHHM_Pos) /*!< 0x00000002 */
  15482. #define USB_OTG_HCINTMSK_CHHM                   USB_OTG_HCINTMSK_CHHM_Msk      /*!< Channel halted mask */
  15483. #define USB_OTG_HCINTMSK_AHBERR_Pos             (2U)                          
  15484. #define USB_OTG_HCINTMSK_AHBERR_Msk             (0x1U << USB_OTG_HCINTMSK_AHBERR_Pos) /*!< 0x00000004 */
  15485. #define USB_OTG_HCINTMSK_AHBERR                 USB_OTG_HCINTMSK_AHBERR_Msk    /*!< AHB error */
  15486. #define USB_OTG_HCINTMSK_STALLM_Pos             (3U)                          
  15487. #define USB_OTG_HCINTMSK_STALLM_Msk             (0x1U << USB_OTG_HCINTMSK_STALLM_Pos) /*!< 0x00000008 */
  15488. #define USB_OTG_HCINTMSK_STALLM                 USB_OTG_HCINTMSK_STALLM_Msk    /*!< STALL response received interrupt mask */
  15489. #define USB_OTG_HCINTMSK_NAKM_Pos               (4U)                          
  15490. #define USB_OTG_HCINTMSK_NAKM_Msk               (0x1U << USB_OTG_HCINTMSK_NAKM_Pos) /*!< 0x00000010 */
  15491. #define USB_OTG_HCINTMSK_NAKM                   USB_OTG_HCINTMSK_NAKM_Msk      /*!< NAK response received interrupt mask */
  15492. #define USB_OTG_HCINTMSK_ACKM_Pos               (5U)                          
  15493. #define USB_OTG_HCINTMSK_ACKM_Msk               (0x1U << USB_OTG_HCINTMSK_ACKM_Pos) /*!< 0x00000020 */
  15494. #define USB_OTG_HCINTMSK_ACKM                   USB_OTG_HCINTMSK_ACKM_Msk      /*!< ACK response received/transmitted interrupt mask */
  15495. #define USB_OTG_HCINTMSK_NYET_Pos               (6U)                          
  15496. #define USB_OTG_HCINTMSK_NYET_Msk               (0x1U << USB_OTG_HCINTMSK_NYET_Pos) /*!< 0x00000040 */
  15497. #define USB_OTG_HCINTMSK_NYET                   USB_OTG_HCINTMSK_NYET_Msk      /*!< response received interrupt mask */
  15498. #define USB_OTG_HCINTMSK_TXERRM_Pos             (7U)                          
  15499. #define USB_OTG_HCINTMSK_TXERRM_Msk             (0x1U << USB_OTG_HCINTMSK_TXERRM_Pos) /*!< 0x00000080 */
  15500. #define USB_OTG_HCINTMSK_TXERRM                 USB_OTG_HCINTMSK_TXERRM_Msk    /*!< Transaction error mask */
  15501. #define USB_OTG_HCINTMSK_BBERRM_Pos             (8U)                          
  15502. #define USB_OTG_HCINTMSK_BBERRM_Msk             (0x1U << USB_OTG_HCINTMSK_BBERRM_Pos) /*!< 0x00000100 */
  15503. #define USB_OTG_HCINTMSK_BBERRM                 USB_OTG_HCINTMSK_BBERRM_Msk    /*!< Babble error mask */
  15504. #define USB_OTG_HCINTMSK_FRMORM_Pos             (9U)                          
  15505. #define USB_OTG_HCINTMSK_FRMORM_Msk             (0x1U << USB_OTG_HCINTMSK_FRMORM_Pos) /*!< 0x00000200 */
  15506. #define USB_OTG_HCINTMSK_FRMORM                 USB_OTG_HCINTMSK_FRMORM_Msk    /*!< Frame overrun mask */
  15507. #define USB_OTG_HCINTMSK_DTERRM_Pos             (10U)                          
  15508. #define USB_OTG_HCINTMSK_DTERRM_Msk             (0x1U << USB_OTG_HCINTMSK_DTERRM_Pos) /*!< 0x00000400 */
  15509. #define USB_OTG_HCINTMSK_DTERRM                 USB_OTG_HCINTMSK_DTERRM_Msk    /*!< Data toggle error mask */
  15510.  
  15511. /********************  Bit definition for USB_OTG_DIEPTSIZ register  ***************/
  15512. #define USB_OTG_DIEPTSIZ_XFRSIZ_Pos             (0U)                          
  15513. #define USB_OTG_DIEPTSIZ_XFRSIZ_Msk             (0x7FFFFU << USB_OTG_DIEPTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  15514. #define USB_OTG_DIEPTSIZ_XFRSIZ                 USB_OTG_DIEPTSIZ_XFRSIZ_Msk    /*!< Transfer size */
  15515. #define USB_OTG_DIEPTSIZ_PKTCNT_Pos             (19U)                          
  15516. #define USB_OTG_DIEPTSIZ_PKTCNT_Msk             (0x3FFU << USB_OTG_DIEPTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  15517. #define USB_OTG_DIEPTSIZ_PKTCNT                 USB_OTG_DIEPTSIZ_PKTCNT_Msk    /*!< Packet count */
  15518. #define USB_OTG_DIEPTSIZ_MULCNT_Pos             (29U)                          
  15519. #define USB_OTG_DIEPTSIZ_MULCNT_Msk             (0x3U << USB_OTG_DIEPTSIZ_MULCNT_Pos) /*!< 0x60000000 */
  15520. #define USB_OTG_DIEPTSIZ_MULCNT                 USB_OTG_DIEPTSIZ_MULCNT_Msk    /*!< Packet count */
  15521.  
  15522. /********************  Bit definition forUSB_OTG_HCTSIZ register  ******************/
  15523. #define USB_OTG_HCTSIZ_XFRSIZ_Pos               (0U)                          
  15524. #define USB_OTG_HCTSIZ_XFRSIZ_Msk               (0x7FFFFU << USB_OTG_HCTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  15525. #define USB_OTG_HCTSIZ_XFRSIZ                   USB_OTG_HCTSIZ_XFRSIZ_Msk      /*!< Transfer size */
  15526. #define USB_OTG_HCTSIZ_PKTCNT_Pos               (19U)                          
  15527. #define USB_OTG_HCTSIZ_PKTCNT_Msk               (0x3FFU << USB_OTG_HCTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  15528. #define USB_OTG_HCTSIZ_PKTCNT                   USB_OTG_HCTSIZ_PKTCNT_Msk      /*!< Packet count */
  15529. #define USB_OTG_HCTSIZ_DOPING_Pos               (31U)                          
  15530. #define USB_OTG_HCTSIZ_DOPING_Msk               (0x1U << USB_OTG_HCTSIZ_DOPING_Pos) /*!< 0x80000000 */
  15531. #define USB_OTG_HCTSIZ_DOPING                   USB_OTG_HCTSIZ_DOPING_Msk      /*!< Do PING */
  15532. #define USB_OTG_HCTSIZ_DPID_Pos                 (29U)                          
  15533. #define USB_OTG_HCTSIZ_DPID_Msk                 (0x3U << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x60000000 */
  15534. #define USB_OTG_HCTSIZ_DPID                     USB_OTG_HCTSIZ_DPID_Msk        /*!< Data PID */
  15535. #define USB_OTG_HCTSIZ_DPID_0                   (0x1U << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x20000000 */
  15536. #define USB_OTG_HCTSIZ_DPID_1                   (0x2U << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x40000000 */
  15537.  
  15538. /********************  Bit definition forUSB_OTG_DIEPDMA register  *****************/
  15539. #define USB_OTG_DIEPDMA_DMAADDR_Pos             (0U)                          
  15540. #define USB_OTG_DIEPDMA_DMAADDR_Msk             (0xFFFFFFFFU << USB_OTG_DIEPDMA_DMAADDR_Pos) /*!< 0xFFFFFFFF */
  15541. #define USB_OTG_DIEPDMA_DMAADDR                 USB_OTG_DIEPDMA_DMAADDR_Msk    /*!< DMA address */
  15542.  
  15543. /********************  Bit definition forUSB_OTG_HCDMA register  *******************/
  15544. #define USB_OTG_HCDMA_DMAADDR_Pos               (0U)                          
  15545. #define USB_OTG_HCDMA_DMAADDR_Msk               (0xFFFFFFFFU << USB_OTG_HCDMA_DMAADDR_Pos) /*!< 0xFFFFFFFF */
  15546. #define USB_OTG_HCDMA_DMAADDR                   USB_OTG_HCDMA_DMAADDR_Msk      /*!< DMA address */
  15547.  
  15548. /********************  Bit definition forUSB_OTG_DTXFSTS register  *****************/
  15549. #define USB_OTG_DTXFSTS_INEPTFSAV_Pos           (0U)                          
  15550. #define USB_OTG_DTXFSTS_INEPTFSAV_Msk           (0xFFFFU << USB_OTG_DTXFSTS_INEPTFSAV_Pos) /*!< 0x0000FFFF */
  15551. #define USB_OTG_DTXFSTS_INEPTFSAV               USB_OTG_DTXFSTS_INEPTFSAV_Msk  /*!< IN endpoint TxFIFO space avail */
  15552.  
  15553. /********************  Bit definition forUSB_OTG_DIEPTXF register  *****************/
  15554. #define USB_OTG_DIEPTXF_INEPTXSA_Pos            (0U)                          
  15555. #define USB_OTG_DIEPTXF_INEPTXSA_Msk            (0xFFFFU << USB_OTG_DIEPTXF_INEPTXSA_Pos) /*!< 0x0000FFFF */
  15556. #define USB_OTG_DIEPTXF_INEPTXSA                USB_OTG_DIEPTXF_INEPTXSA_Msk   /*!< IN endpoint FIFOx transmit RAM start address */
  15557. #define USB_OTG_DIEPTXF_INEPTXFD_Pos            (16U)                          
  15558. #define USB_OTG_DIEPTXF_INEPTXFD_Msk            (0xFFFFU << USB_OTG_DIEPTXF_INEPTXFD_Pos) /*!< 0xFFFF0000 */
  15559. #define USB_OTG_DIEPTXF_INEPTXFD                USB_OTG_DIEPTXF_INEPTXFD_Msk   /*!< IN endpoint TxFIFO depth */
  15560.  
  15561. /********************  Bit definition forUSB_OTG_DOEPCTL register  *****************/
  15562. #define USB_OTG_DOEPCTL_MPSIZ_Pos               (0U)                          
  15563. #define USB_OTG_DOEPCTL_MPSIZ_Msk               (0x7FFU << USB_OTG_DOEPCTL_MPSIZ_Pos) /*!< 0x000007FF */
  15564. #define USB_OTG_DOEPCTL_MPSIZ                   USB_OTG_DOEPCTL_MPSIZ_Msk      /*!< Maximum packet size */
  15565. #define USB_OTG_DOEPCTL_USBAEP_Pos              (15U)                          
  15566. #define USB_OTG_DOEPCTL_USBAEP_Msk              (0x1U << USB_OTG_DOEPCTL_USBAEP_Pos) /*!< 0x00008000 */
  15567. #define USB_OTG_DOEPCTL_USBAEP                  USB_OTG_DOEPCTL_USBAEP_Msk     /*!< USB active endpoint */
  15568. #define USB_OTG_DOEPCTL_NAKSTS_Pos              (17U)                          
  15569. #define USB_OTG_DOEPCTL_NAKSTS_Msk              (0x1U << USB_OTG_DOEPCTL_NAKSTS_Pos) /*!< 0x00020000 */
  15570. #define USB_OTG_DOEPCTL_NAKSTS                  USB_OTG_DOEPCTL_NAKSTS_Msk     /*!< NAK status */
  15571. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Pos      (28U)                          
  15572. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Msk      (0x1U << USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Pos) /*!< 0x10000000 */
  15573. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM          USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Msk /*!< Set DATA0 PID */
  15574. #define USB_OTG_DOEPCTL_SODDFRM_Pos             (29U)                          
  15575. #define USB_OTG_DOEPCTL_SODDFRM_Msk             (0x1U << USB_OTG_DOEPCTL_SODDFRM_Pos) /*!< 0x20000000 */
  15576. #define USB_OTG_DOEPCTL_SODDFRM                 USB_OTG_DOEPCTL_SODDFRM_Msk    /*!< Set odd frame */
  15577. #define USB_OTG_DOEPCTL_EPTYP_Pos               (18U)                          
  15578. #define USB_OTG_DOEPCTL_EPTYP_Msk               (0x3U << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x000C0000 */
  15579. #define USB_OTG_DOEPCTL_EPTYP                   USB_OTG_DOEPCTL_EPTYP_Msk      /*!< Endpoint type */
  15580. #define USB_OTG_DOEPCTL_EPTYP_0                 (0x1U << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x00040000 */
  15581. #define USB_OTG_DOEPCTL_EPTYP_1                 (0x2U << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x00080000 */
  15582. #define USB_OTG_DOEPCTL_SNPM_Pos                (20U)                          
  15583. #define USB_OTG_DOEPCTL_SNPM_Msk                (0x1U << USB_OTG_DOEPCTL_SNPM_Pos) /*!< 0x00100000 */
  15584. #define USB_OTG_DOEPCTL_SNPM                    USB_OTG_DOEPCTL_SNPM_Msk       /*!< Snoop mode */
  15585. #define USB_OTG_DOEPCTL_STALL_Pos               (21U)                          
  15586. #define USB_OTG_DOEPCTL_STALL_Msk               (0x1U << USB_OTG_DOEPCTL_STALL_Pos) /*!< 0x00200000 */
  15587. #define USB_OTG_DOEPCTL_STALL                   USB_OTG_DOEPCTL_STALL_Msk      /*!< STALL handshake */
  15588. #define USB_OTG_DOEPCTL_CNAK_Pos                (26U)                          
  15589. #define USB_OTG_DOEPCTL_CNAK_Msk                (0x1U << USB_OTG_DOEPCTL_CNAK_Pos) /*!< 0x04000000 */
  15590. #define USB_OTG_DOEPCTL_CNAK                    USB_OTG_DOEPCTL_CNAK_Msk       /*!< Clear NAK */
  15591. #define USB_OTG_DOEPCTL_SNAK_Pos                (27U)                          
  15592. #define USB_OTG_DOEPCTL_SNAK_Msk                (0x1U << USB_OTG_DOEPCTL_SNAK_Pos) /*!< 0x08000000 */
  15593. #define USB_OTG_DOEPCTL_SNAK                    USB_OTG_DOEPCTL_SNAK_Msk       /*!< Set NAK */
  15594. #define USB_OTG_DOEPCTL_EPDIS_Pos               (30U)                          
  15595. #define USB_OTG_DOEPCTL_EPDIS_Msk               (0x1U << USB_OTG_DOEPCTL_EPDIS_Pos) /*!< 0x40000000 */
  15596. #define USB_OTG_DOEPCTL_EPDIS                   USB_OTG_DOEPCTL_EPDIS_Msk      /*!< Endpoint disable */
  15597. #define USB_OTG_DOEPCTL_EPENA_Pos               (31U)                          
  15598. #define USB_OTG_DOEPCTL_EPENA_Msk               (0x1U << USB_OTG_DOEPCTL_EPENA_Pos) /*!< 0x80000000 */
  15599. #define USB_OTG_DOEPCTL_EPENA                   USB_OTG_DOEPCTL_EPENA_Msk      /*!< Endpoint enable */
  15600.  
  15601. /********************  Bit definition forUSB_OTG_DOEPINT register  *****************/
  15602. #define USB_OTG_DOEPINT_XFRC_Pos                (0U)                          
  15603. #define USB_OTG_DOEPINT_XFRC_Msk                (0x1U << USB_OTG_DOEPINT_XFRC_Pos) /*!< 0x00000001 */
  15604. #define USB_OTG_DOEPINT_XFRC                    USB_OTG_DOEPINT_XFRC_Msk       /*!< Transfer completed interrupt */
  15605. #define USB_OTG_DOEPINT_EPDISD_Pos              (1U)                          
  15606. #define USB_OTG_DOEPINT_EPDISD_Msk              (0x1U << USB_OTG_DOEPINT_EPDISD_Pos) /*!< 0x00000002 */
  15607. #define USB_OTG_DOEPINT_EPDISD                  USB_OTG_DOEPINT_EPDISD_Msk     /*!< Endpoint disabled interrupt */
  15608. #define USB_OTG_DOEPINT_STUP_Pos                (3U)                          
  15609. #define USB_OTG_DOEPINT_STUP_Msk                (0x1U << USB_OTG_DOEPINT_STUP_Pos) /*!< 0x00000008 */
  15610. #define USB_OTG_DOEPINT_STUP                    USB_OTG_DOEPINT_STUP_Msk       /*!< SETUP phase done */
  15611. #define USB_OTG_DOEPINT_OTEPDIS_Pos             (4U)                          
  15612. #define USB_OTG_DOEPINT_OTEPDIS_Msk             (0x1U << USB_OTG_DOEPINT_OTEPDIS_Pos) /*!< 0x00000010 */
  15613. #define USB_OTG_DOEPINT_OTEPDIS                 USB_OTG_DOEPINT_OTEPDIS_Msk    /*!< OUT token received when endpoint disabled */
  15614. #define USB_OTG_DOEPINT_B2BSTUP_Pos             (6U)                          
  15615. #define USB_OTG_DOEPINT_B2BSTUP_Msk             (0x1U << USB_OTG_DOEPINT_B2BSTUP_Pos) /*!< 0x00000040 */
  15616. #define USB_OTG_DOEPINT_B2BSTUP                 USB_OTG_DOEPINT_B2BSTUP_Msk    /*!< Back-to-back SETUP packets received */
  15617. #define USB_OTG_DOEPINT_NYET_Pos                (14U)                          
  15618. #define USB_OTG_DOEPINT_NYET_Msk                (0x1U << USB_OTG_DOEPINT_NYET_Pos) /*!< 0x00004000 */
  15619. #define USB_OTG_DOEPINT_NYET                    USB_OTG_DOEPINT_NYET_Msk       /*!< NYET interrupt */
  15620.  
  15621. /********************  Bit definition forUSB_OTG_DOEPTSIZ register  ****************/
  15622. #define USB_OTG_DOEPTSIZ_XFRSIZ_Pos             (0U)                          
  15623. #define USB_OTG_DOEPTSIZ_XFRSIZ_Msk             (0x7FFFFU << USB_OTG_DOEPTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  15624. #define USB_OTG_DOEPTSIZ_XFRSIZ                 USB_OTG_DOEPTSIZ_XFRSIZ_Msk    /*!< Transfer size */
  15625. #define USB_OTG_DOEPTSIZ_PKTCNT_Pos             (19U)                          
  15626. #define USB_OTG_DOEPTSIZ_PKTCNT_Msk             (0x3FFU << USB_OTG_DOEPTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  15627. #define USB_OTG_DOEPTSIZ_PKTCNT                 USB_OTG_DOEPTSIZ_PKTCNT_Msk    /*!< Packet count */
  15628.  
  15629. #define USB_OTG_DOEPTSIZ_STUPCNT_Pos            (29U)                          
  15630. #define USB_OTG_DOEPTSIZ_STUPCNT_Msk            (0x3U << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x60000000 */
  15631. #define USB_OTG_DOEPTSIZ_STUPCNT                USB_OTG_DOEPTSIZ_STUPCNT_Msk   /*!< SETUP packet count */
  15632. #define USB_OTG_DOEPTSIZ_STUPCNT_0              (0x1U << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x20000000 */
  15633. #define USB_OTG_DOEPTSIZ_STUPCNT_1              (0x2U << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x40000000 */
  15634.  
  15635. /********************  Bit definition for PCGCCTL register  ************************/
  15636. #define USB_OTG_PCGCCTL_STOPCLK_Pos             (0U)                          
  15637. #define USB_OTG_PCGCCTL_STOPCLK_Msk             (0x1U << USB_OTG_PCGCCTL_STOPCLK_Pos) /*!< 0x00000001 */
  15638. #define USB_OTG_PCGCCTL_STOPCLK                 USB_OTG_PCGCCTL_STOPCLK_Msk    /*!< SETUP packet count */
  15639. #define USB_OTG_PCGCCTL_GATECLK_Pos             (1U)                          
  15640. #define USB_OTG_PCGCCTL_GATECLK_Msk             (0x1U << USB_OTG_PCGCCTL_GATECLK_Pos) /*!< 0x00000002 */
  15641. #define USB_OTG_PCGCCTL_GATECLK                 USB_OTG_PCGCCTL_GATECLK_Msk    /*!<Bit 0 */
  15642. #define USB_OTG_PCGCCTL_PHYSUSP_Pos             (4U)                          
  15643. #define USB_OTG_PCGCCTL_PHYSUSP_Msk             (0x1U << USB_OTG_PCGCCTL_PHYSUSP_Pos) /*!< 0x00000010 */
  15644. #define USB_OTG_PCGCCTL_PHYSUSP                 USB_OTG_PCGCCTL_PHYSUSP_Msk    /*!<Bit 1 */
  15645.  
  15646. /**
  15647.   * @}
  15648. */
  15649.  
  15650. /**
  15651.   * @}
  15652. */
  15653.  
  15654. /** @addtogroup Exported_macro
  15655.   * @{
  15656.   */
  15657.  
  15658. /****************************** ADC Instances *********************************/
  15659. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  15660.                                        ((INSTANCE) == ADC2))
  15661.  
  15662. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC12_COMMON)
  15663.  
  15664. #define IS_ADC_MULTIMODE_MASTER_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  15665.  
  15666. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  15667.  
  15668. /****************************** CAN Instances *********************************/  
  15669. #define IS_CAN_ALL_INSTANCE(INSTANCE) (((INSTANCE) == CAN1) || \
  15670.                                        ((INSTANCE) == CAN2))
  15671.  
  15672. /****************************** CRC Instances *********************************/
  15673. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  15674.  
  15675. /****************************** DAC Instances *********************************/
  15676. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
  15677.  
  15678. /****************************** DMA Instances *********************************/
  15679. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  15680.                                        ((INSTANCE) == DMA1_Channel2) || \
  15681.                                        ((INSTANCE) == DMA1_Channel3) || \
  15682.                                        ((INSTANCE) == DMA1_Channel4) || \
  15683.                                        ((INSTANCE) == DMA1_Channel5) || \
  15684.                                        ((INSTANCE) == DMA1_Channel6) || \
  15685.                                        ((INSTANCE) == DMA1_Channel7) || \
  15686.                                        ((INSTANCE) == DMA2_Channel1) || \
  15687.                                        ((INSTANCE) == DMA2_Channel2) || \
  15688.                                        ((INSTANCE) == DMA2_Channel3) || \
  15689.                                        ((INSTANCE) == DMA2_Channel4) || \
  15690.                                        ((INSTANCE) == DMA2_Channel5))
  15691.  
  15692. /******************************* GPIO Instances *******************************/
  15693. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  15694.                                         ((INSTANCE) == GPIOB) || \
  15695.                                         ((INSTANCE) == GPIOC) || \
  15696.                                         ((INSTANCE) == GPIOD) || \
  15697.                                         ((INSTANCE) == GPIOE))
  15698.  
  15699. /**************************** GPIO Alternate Function Instances ***************/
  15700. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  15701.  
  15702. /**************************** GPIO Lock Instances *****************************/
  15703. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  15704.  
  15705. /******************************** I2C Instances *******************************/
  15706. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  15707.                                        ((INSTANCE) == I2C2))
  15708.  
  15709. /******************************** I2S Instances *******************************/
  15710. #define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
  15711.                                        ((INSTANCE) == SPI3))
  15712.  
  15713. /****************************** IWDG Instances ********************************/
  15714. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  15715.  
  15716. /******************************** SPI Instances *******************************/
  15717. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  15718.                                        ((INSTANCE) == SPI2) || \
  15719.                                        ((INSTANCE) == SPI3))
  15720.  
  15721. /****************************** START TIM Instances ***************************/
  15722. /****************************** TIM Instances *********************************/
  15723. #define IS_TIM_INSTANCE(INSTANCE)\
  15724.   (((INSTANCE) == TIM1)    || \
  15725.    ((INSTANCE) == TIM2)    || \
  15726.    ((INSTANCE) == TIM3)    || \
  15727.    ((INSTANCE) == TIM4)    || \
  15728.    ((INSTANCE) == TIM5)    || \
  15729.    ((INSTANCE) == TIM6)    || \
  15730.    ((INSTANCE) == TIM7))
  15731.  
  15732. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  15733.   (((INSTANCE) == TIM1)    || \
  15734.    ((INSTANCE) == TIM2)    || \
  15735.    ((INSTANCE) == TIM3)    || \
  15736.    ((INSTANCE) == TIM4)    || \
  15737.    ((INSTANCE) == TIM5))
  15738.  
  15739. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  15740.   (((INSTANCE) == TIM1)    || \
  15741.    ((INSTANCE) == TIM2)    || \
  15742.    ((INSTANCE) == TIM3)    || \
  15743.    ((INSTANCE) == TIM4)    || \
  15744.    ((INSTANCE) == TIM5))
  15745.  
  15746. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  15747.   (((INSTANCE) == TIM1)    || \
  15748.    ((INSTANCE) == TIM2)    || \
  15749.    ((INSTANCE) == TIM3)    || \
  15750.    ((INSTANCE) == TIM4)    || \
  15751.    ((INSTANCE) == TIM5))
  15752.  
  15753. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  15754.   (((INSTANCE) == TIM1)    || \
  15755.    ((INSTANCE) == TIM2)    || \
  15756.    ((INSTANCE) == TIM3)    || \
  15757.    ((INSTANCE) == TIM4)    || \
  15758.    ((INSTANCE) == TIM5))
  15759.  
  15760. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  15761.   (((INSTANCE) == TIM1)    || \
  15762.    ((INSTANCE) == TIM2)    || \
  15763.    ((INSTANCE) == TIM3)    || \
  15764.    ((INSTANCE) == TIM4)    || \
  15765.    ((INSTANCE) == TIM5))
  15766.  
  15767. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  15768.   (((INSTANCE) == TIM1)    || \
  15769.    ((INSTANCE) == TIM2)    || \
  15770.    ((INSTANCE) == TIM3)    || \
  15771.    ((INSTANCE) == TIM4)    || \
  15772.    ((INSTANCE) == TIM5))
  15773.  
  15774. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  15775.   (((INSTANCE) == TIM1)    || \
  15776.    ((INSTANCE) == TIM2)    || \
  15777.    ((INSTANCE) == TIM3)    || \
  15778.    ((INSTANCE) == TIM4)    || \
  15779.    ((INSTANCE) == TIM5))
  15780.  
  15781. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  15782.   (((INSTANCE) == TIM1)    || \
  15783.    ((INSTANCE) == TIM2)    || \
  15784.    ((INSTANCE) == TIM3)    || \
  15785.    ((INSTANCE) == TIM4)    || \
  15786.    ((INSTANCE) == TIM5))
  15787.  
  15788. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  15789.   (((INSTANCE) == TIM1)    || \
  15790.    ((INSTANCE) == TIM2)    || \
  15791.    ((INSTANCE) == TIM3)    || \
  15792.    ((INSTANCE) == TIM4)    || \
  15793.    ((INSTANCE) == TIM5))
  15794.  
  15795. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  15796.   (((INSTANCE) == TIM1)    || \
  15797.    ((INSTANCE) == TIM2)    || \
  15798.    ((INSTANCE) == TIM3)    || \
  15799.    ((INSTANCE) == TIM4)    || \
  15800.    ((INSTANCE) == TIM5))
  15801.  
  15802. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  15803.   (((INSTANCE) == TIM1)    || \
  15804.    ((INSTANCE) == TIM2)    || \
  15805.    ((INSTANCE) == TIM3)    || \
  15806.    ((INSTANCE) == TIM4)    || \
  15807.    ((INSTANCE) == TIM5))
  15808.  
  15809. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  15810.   (((INSTANCE) == TIM1)    || \
  15811.    ((INSTANCE) == TIM2)    || \
  15812.    ((INSTANCE) == TIM3)    || \
  15813.    ((INSTANCE) == TIM4)    || \
  15814.    ((INSTANCE) == TIM5)    || \
  15815.    ((INSTANCE) == TIM6)    || \
  15816.    ((INSTANCE) == TIM7))
  15817.  
  15818. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  15819.   (((INSTANCE) == TIM1)    || \
  15820.    ((INSTANCE) == TIM2)    || \
  15821.    ((INSTANCE) == TIM3)    || \
  15822.    ((INSTANCE) == TIM4)    || \
  15823.    ((INSTANCE) == TIM5))
  15824.  
  15825. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  15826.   (((INSTANCE) == TIM1)    || \
  15827.    ((INSTANCE) == TIM2)    || \
  15828.    ((INSTANCE) == TIM3)    || \
  15829.    ((INSTANCE) == TIM4)    || \
  15830.    ((INSTANCE) == TIM5))
  15831.  
  15832. #define IS_TIM_BREAK_INSTANCE(INSTANCE)\
  15833.   ((INSTANCE) == TIM1)
  15834.  
  15835. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  15836.    ((((INSTANCE) == TIM1) &&                  \
  15837.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15838.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15839.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15840.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15841.     ||                                         \
  15842.     (((INSTANCE) == TIM2) &&                   \
  15843.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15844.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15845.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15846.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15847.     ||                                         \
  15848.     (((INSTANCE) == TIM3) &&                   \
  15849.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15850.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15851.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15852.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15853.     ||                                         \
  15854.     (((INSTANCE) == TIM4) &&                   \
  15855.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15856.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15857.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15858.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15859.     ||                                         \
  15860.     (((INSTANCE) == TIM5) &&                   \
  15861.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15862.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15863.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15864.       ((CHANNEL) == TIM_CHANNEL_4))))
  15865.  
  15866. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
  15867.     (((INSTANCE) == TIM1) &&                    \
  15868.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  15869.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  15870.       ((CHANNEL) == TIM_CHANNEL_3)))
  15871.  
  15872. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  15873.   (((INSTANCE) == TIM1)    || \
  15874.    ((INSTANCE) == TIM2)    || \
  15875.    ((INSTANCE) == TIM3)    || \
  15876.    ((INSTANCE) == TIM4)    || \
  15877.    ((INSTANCE) == TIM5))
  15878.  
  15879. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)\
  15880.   ((INSTANCE) == TIM1)
  15881.  
  15882. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  15883.   (((INSTANCE) == TIM1)    || \
  15884.    ((INSTANCE) == TIM2)    || \
  15885.    ((INSTANCE) == TIM3)    || \
  15886.    ((INSTANCE) == TIM4)    || \
  15887.    ((INSTANCE) == TIM5))
  15888.  
  15889. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  15890.   (((INSTANCE) == TIM1)    || \
  15891.    ((INSTANCE) == TIM2)    || \
  15892.    ((INSTANCE) == TIM3)    || \
  15893.    ((INSTANCE) == TIM4)    || \
  15894.    ((INSTANCE) == TIM5)    || \
  15895.    ((INSTANCE) == TIM6)    || \
  15896.    ((INSTANCE) == TIM7))
  15897.    
  15898. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  15899.   (((INSTANCE) == TIM1)    || \
  15900.    ((INSTANCE) == TIM2)    || \
  15901.    ((INSTANCE) == TIM3)    || \
  15902.    ((INSTANCE) == TIM4)    || \
  15903.    ((INSTANCE) == TIM5))
  15904.    
  15905. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)\
  15906.   ((INSTANCE) == TIM1)
  15907.  
  15908. /****************************** END TIM Instances *****************************/
  15909.  
  15910.  
  15911. /******************** USART Instances : Synchronous mode **********************/                                          
  15912. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15913.                                      ((INSTANCE) == USART2) || \
  15914.                                      ((INSTANCE) == USART3))
  15915.  
  15916. /******************** UART Instances : Asynchronous mode **********************/
  15917. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15918.                                     ((INSTANCE) == USART2) || \
  15919.                                     ((INSTANCE) == USART3) || \
  15920.                                     ((INSTANCE) == UART4)  || \
  15921.                                     ((INSTANCE) == UART5))
  15922.  
  15923. /******************** UART Instances : Half-Duplex mode **********************/
  15924. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15925.                                                ((INSTANCE) == USART2) || \
  15926.                                                ((INSTANCE) == USART3) || \
  15927.                                                ((INSTANCE) == UART4)  || \
  15928.                                                ((INSTANCE) == UART5))
  15929.  
  15930. /******************** UART Instances : LIN mode **********************/
  15931. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15932.                                         ((INSTANCE) == USART2) || \
  15933.                                         ((INSTANCE) == USART3) || \
  15934.                                         ((INSTANCE) == UART4)  || \
  15935.                                         ((INSTANCE) == UART5))
  15936.  
  15937. /****************** UART Instances : Hardware Flow control ********************/                                    
  15938. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15939.                                            ((INSTANCE) == USART2) || \
  15940.                                            ((INSTANCE) == USART3))
  15941.  
  15942. /********************* UART Instances : Smard card mode ***********************/
  15943. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15944.                                          ((INSTANCE) == USART2) || \
  15945.                                          ((INSTANCE) == USART3))
  15946.  
  15947. /*********************** UART Instances : IRDA mode ***************************/
  15948. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15949.                                     ((INSTANCE) == USART2) || \
  15950.                                     ((INSTANCE) == USART3) || \
  15951.                                     ((INSTANCE) == UART4)  || \
  15952.                                     ((INSTANCE) == UART5))
  15953.  
  15954. /***************** UART Instances : Multi-Processor mode **********************/
  15955. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15956.                                                    ((INSTANCE) == USART2) || \
  15957.                                                    ((INSTANCE) == USART3) || \
  15958.                                                    ((INSTANCE) == UART4)  || \
  15959.                                                    ((INSTANCE) == UART5))
  15960.  
  15961. /***************** UART Instances : DMA mode available **********************/
  15962. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15963.                                         ((INSTANCE) == USART2) || \
  15964.                                         ((INSTANCE) == USART3) || \
  15965.                                         ((INSTANCE) == UART4))
  15966.  
  15967. /****************************** RTC Instances *********************************/
  15968. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  15969.  
  15970. /**************************** WWDG Instances *****************************/
  15971. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  15972.  
  15973.  
  15974. /****************************** USB Instances ********************************/
  15975. #define IS_USB_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB_OTG_FS)
  15976.  
  15977. /****************************** USB Instances ********************************/
  15978. #define IS_ETH_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ETH)
  15979.  
  15980.  
  15981. /**
  15982.   * @}
  15983. */
  15984. /******************************************************************************/
  15985. /*  For a painless codes migration between the STM32F1xx device product       */
  15986. /*  lines, the aliases defined below are put in place to overcome the         */
  15987. /*  differences in the interrupt handlers and IRQn definitions.               */
  15988. /*  No need to update developed interrupt code when moving across             */
  15989. /*  product lines within the same STM32F1 Family                              */
  15990. /******************************************************************************/
  15991.  
  15992. /* Aliases for __IRQn */
  15993. #define ADC1_IRQn               ADC1_2_IRQn
  15994. #define USB_LP_IRQn             CAN1_RX0_IRQn
  15995. #define USB_LP_CAN1_RX0_IRQn    CAN1_RX0_IRQn
  15996. #define USB_HP_CAN1_TX_IRQn     CAN1_TX_IRQn
  15997. #define USB_HP_IRQn             CAN1_TX_IRQn
  15998. #define DMA2_Channel4_5_IRQn    DMA2_Channel4_IRQn
  15999. #define USBWakeUp_IRQn          OTG_FS_WKUP_IRQn
  16000. #define CEC_IRQn                OTG_FS_WKUP_IRQn
  16001. #define TIM1_BRK_TIM15_IRQn     TIM1_BRK_IRQn
  16002. #define TIM1_BRK_TIM9_IRQn      TIM1_BRK_IRQn
  16003. #define TIM9_IRQn               TIM1_BRK_IRQn
  16004. #define TIM1_TRG_COM_TIM11_IRQn TIM1_TRG_COM_IRQn
  16005. #define TIM1_TRG_COM_TIM17_IRQn TIM1_TRG_COM_IRQn
  16006. #define TIM11_IRQn              TIM1_TRG_COM_IRQn
  16007. #define TIM10_IRQn              TIM1_UP_IRQn
  16008. #define TIM1_UP_TIM16_IRQn      TIM1_UP_IRQn
  16009. #define TIM1_UP_TIM10_IRQn      TIM1_UP_IRQn
  16010. #define TIM6_DAC_IRQn           TIM6_IRQn
  16011.  
  16012.  
  16013. /* Aliases for __IRQHandler */
  16014. #define ADC1_IRQHandler               ADC1_2_IRQHandler
  16015. #define USB_LP_IRQHandler             CAN1_RX0_IRQHandler
  16016. #define USB_LP_CAN1_RX0_IRQHandler    CAN1_RX0_IRQHandler
  16017. #define USB_HP_CAN1_TX_IRQHandler     CAN1_TX_IRQHandler
  16018. #define USB_HP_IRQHandler             CAN1_TX_IRQHandler
  16019. #define DMA2_Channel4_5_IRQHandler    DMA2_Channel4_IRQHandler
  16020. #define USBWakeUp_IRQHandler          OTG_FS_WKUP_IRQHandler
  16021. #define CEC_IRQHandler                OTG_FS_WKUP_IRQHandler
  16022. #define TIM1_BRK_TIM15_IRQHandler     TIM1_BRK_IRQHandler
  16023. #define TIM1_BRK_TIM9_IRQHandler      TIM1_BRK_IRQHandler
  16024. #define TIM9_IRQHandler               TIM1_BRK_IRQHandler
  16025. #define TIM1_TRG_COM_TIM11_IRQHandler TIM1_TRG_COM_IRQHandler
  16026. #define TIM1_TRG_COM_TIM17_IRQHandler TIM1_TRG_COM_IRQHandler
  16027. #define TIM11_IRQHandler              TIM1_TRG_COM_IRQHandler
  16028. #define TIM10_IRQHandler              TIM1_UP_IRQHandler
  16029. #define TIM1_UP_TIM16_IRQHandler      TIM1_UP_IRQHandler
  16030. #define TIM1_UP_TIM10_IRQHandler      TIM1_UP_IRQHandler
  16031. #define TIM6_DAC_IRQHandler           TIM6_IRQHandler
  16032.  
  16033.  
  16034. /**
  16035.   * @}
  16036.   */
  16037.  
  16038. /**
  16039.   * @}
  16040.   */
  16041.  
  16042.  
  16043. #ifdef __cplusplus
  16044.   }
  16045. #endif /* __cplusplus */
  16046.  
  16047. #endif /* __STM32F107xC_H */
  16048.  
  16049.  
  16050.  
  16051.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  16052.