Subversion Repositories DashDisplay

Rev

Rev 2 | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f103xg.h
  4.   * @author  MCD Application Team
  5.   * @version V4.1.0
  6.   * @date    29-April-2016
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f103xg
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F103xG_H
  56. #define __STM32F103xG_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68.  #define __MPU_PRESENT             1      /*!< STM32 XL-density devices provide an MPU      */
  69. #define __CM3_REV                 0x0200  /*!< Core Revision r2p0                           */
  70. #define __NVIC_PRIO_BITS          4       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  95.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  99.  
  100. /******  STM32 specific Interrupt Numbers *********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  103.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  104.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  119.   ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */
  120.   USB_HP_CAN1_TX_IRQn         = 19,     /*!< USB Device High Priority or CAN1 TX Interrupts       */
  121.   USB_LP_CAN1_RX0_IRQn        = 20,     /*!< USB Device Low Priority or CAN1 RX0 Interrupts       */
  122.   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */
  123.   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */
  124.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  125.   TIM1_BRK_TIM9_IRQn          = 24,     /*!< TIM1 Break Interrupt and TIM9 global Interrupt       */
  126.   TIM1_UP_TIM10_IRQn          = 25,     /*!< TIM1 Update Interrupt and TIM10 global Interrupt     */
  127.   TIM1_TRG_COM_TIM11_IRQn     = 26,     /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
  128.   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */
  129.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  130.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  131.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  132.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  133.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  134.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  135.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  136.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  137.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  138.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  139.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  140.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  141.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  142.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  143.   USBWakeUp_IRQn              = 42,     /*!< USB Device WakeUp from suspend through EXTI Line Interrupt */
  144.   TIM8_BRK_TIM12_IRQn         = 43,     /*!< TIM8 Break Interrupt and TIM12 global Interrupt      */
  145.   TIM8_UP_TIM13_IRQn          = 44,     /*!< TIM8 Update Interrupt and TIM13 global Interrupt     */
  146.   TIM8_TRG_COM_TIM14_IRQn     = 45,     /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
  147.   TIM8_CC_IRQn                = 46,     /*!< TIM8 Capture Compare Interrupt                       */
  148.   ADC3_IRQn                   = 47,     /*!< ADC3 global Interrupt                                */
  149.   FSMC_IRQn                   = 48,     /*!< FSMC global Interrupt                                */
  150.   SDIO_IRQn                   = 49,     /*!< SDIO global Interrupt                                */
  151.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  152.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  153.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  154.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  155.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  156.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  157.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  158.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  159.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  160.   DMA2_Channel4_5_IRQn        = 59,     /*!< DMA2 Channel 4 and Channel 5 global Interrupt        */
  161. } IRQn_Type;
  162.  
  163.  
  164. /**
  165.   * @}
  166.   */
  167.  
  168. #include "core_cm3.h"
  169. #include "system_stm32f1xx.h"
  170. #include <stdint.h>
  171.  
  172. /** @addtogroup Peripheral_registers_structures
  173.   * @{
  174.   */  
  175.  
  176. /**
  177.   * @brief Analog to Digital Converter  
  178.   */
  179.  
  180. typedef struct
  181. {
  182.   __IO uint32_t SR;
  183.   __IO uint32_t CR1;
  184.   __IO uint32_t CR2;
  185.   __IO uint32_t SMPR1;
  186.   __IO uint32_t SMPR2;
  187.   __IO uint32_t JOFR1;
  188.   __IO uint32_t JOFR2;
  189.   __IO uint32_t JOFR3;
  190.   __IO uint32_t JOFR4;
  191.   __IO uint32_t HTR;
  192.   __IO uint32_t LTR;
  193.   __IO uint32_t SQR1;
  194.   __IO uint32_t SQR2;
  195.   __IO uint32_t SQR3;
  196.   __IO uint32_t JSQR;
  197.   __IO uint32_t JDR1;
  198.   __IO uint32_t JDR2;
  199.   __IO uint32_t JDR3;
  200.   __IO uint32_t JDR4;
  201.   __IO uint32_t DR;
  202. } ADC_TypeDef;
  203.  
  204. typedef struct
  205. {
  206.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  207.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  208.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  209.   uint32_t  RESERVED[16];
  210.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  211. } ADC_Common_TypeDef;
  212.  
  213. /**
  214.   * @brief Backup Registers  
  215.   */
  216.  
  217. typedef struct
  218. {
  219.   uint32_t  RESERVED0;
  220.   __IO uint32_t DR1;
  221.   __IO uint32_t DR2;
  222.   __IO uint32_t DR3;
  223.   __IO uint32_t DR4;
  224.   __IO uint32_t DR5;
  225.   __IO uint32_t DR6;
  226.   __IO uint32_t DR7;
  227.   __IO uint32_t DR8;
  228.   __IO uint32_t DR9;
  229.   __IO uint32_t DR10;
  230.   __IO uint32_t RTCCR;
  231.   __IO uint32_t CR;
  232.   __IO uint32_t CSR;
  233.   uint32_t  RESERVED13[2];
  234.   __IO uint32_t DR11;
  235.   __IO uint32_t DR12;
  236.   __IO uint32_t DR13;
  237.   __IO uint32_t DR14;
  238.   __IO uint32_t DR15;
  239.   __IO uint32_t DR16;
  240.   __IO uint32_t DR17;
  241.   __IO uint32_t DR18;
  242.   __IO uint32_t DR19;
  243.   __IO uint32_t DR20;
  244.   __IO uint32_t DR21;
  245.   __IO uint32_t DR22;
  246.   __IO uint32_t DR23;
  247.   __IO uint32_t DR24;
  248.   __IO uint32_t DR25;
  249.   __IO uint32_t DR26;
  250.   __IO uint32_t DR27;
  251.   __IO uint32_t DR28;
  252.   __IO uint32_t DR29;
  253.   __IO uint32_t DR30;
  254.   __IO uint32_t DR31;
  255.   __IO uint32_t DR32;
  256.   __IO uint32_t DR33;
  257.   __IO uint32_t DR34;
  258.   __IO uint32_t DR35;
  259.   __IO uint32_t DR36;
  260.   __IO uint32_t DR37;
  261.   __IO uint32_t DR38;
  262.   __IO uint32_t DR39;
  263.   __IO uint32_t DR40;
  264.   __IO uint32_t DR41;
  265.   __IO uint32_t DR42;
  266. } BKP_TypeDef;
  267.  
  268. /**
  269.   * @brief Controller Area Network TxMailBox
  270.   */
  271.  
  272. typedef struct
  273. {
  274.   __IO uint32_t TIR;
  275.   __IO uint32_t TDTR;
  276.   __IO uint32_t TDLR;
  277.   __IO uint32_t TDHR;
  278. } CAN_TxMailBox_TypeDef;
  279.  
  280. /**
  281.   * @brief Controller Area Network FIFOMailBox
  282.   */
  283.  
  284. typedef struct
  285. {
  286.   __IO uint32_t RIR;
  287.   __IO uint32_t RDTR;
  288.   __IO uint32_t RDLR;
  289.   __IO uint32_t RDHR;
  290. } CAN_FIFOMailBox_TypeDef;
  291.  
  292. /**
  293.   * @brief Controller Area Network FilterRegister
  294.   */
  295.  
  296. typedef struct
  297. {
  298.   __IO uint32_t FR1;
  299.   __IO uint32_t FR2;
  300. } CAN_FilterRegister_TypeDef;
  301.  
  302. /**
  303.   * @brief Controller Area Network
  304.   */
  305.  
  306. typedef struct
  307. {
  308.   __IO uint32_t MCR;
  309.   __IO uint32_t MSR;
  310.   __IO uint32_t TSR;
  311.   __IO uint32_t RF0R;
  312.   __IO uint32_t RF1R;
  313.   __IO uint32_t IER;
  314.   __IO uint32_t ESR;
  315.   __IO uint32_t BTR;
  316.   uint32_t  RESERVED0[88];
  317.   CAN_TxMailBox_TypeDef sTxMailBox[3];
  318.   CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];
  319.   uint32_t  RESERVED1[12];
  320.   __IO uint32_t FMR;
  321.   __IO uint32_t FM1R;
  322.   uint32_t  RESERVED2;
  323.   __IO uint32_t FS1R;
  324.   uint32_t  RESERVED3;
  325.   __IO uint32_t FFA1R;
  326.   uint32_t  RESERVED4;
  327.   __IO uint32_t FA1R;
  328.   uint32_t  RESERVED5[8];
  329.   CAN_FilterRegister_TypeDef sFilterRegister[14];
  330. } CAN_TypeDef;
  331.  
  332. /**
  333.   * @brief CRC calculation unit
  334.   */
  335.  
  336. typedef struct
  337. {
  338.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  339.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  340.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  341.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  342.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  343. } CRC_TypeDef;
  344.  
  345. /**
  346.   * @brief Digital to Analog Converter
  347.   */
  348.  
  349. typedef struct
  350. {
  351.   __IO uint32_t CR;
  352.   __IO uint32_t SWTRIGR;
  353.   __IO uint32_t DHR12R1;
  354.   __IO uint32_t DHR12L1;
  355.   __IO uint32_t DHR8R1;
  356.   __IO uint32_t DHR12R2;
  357.   __IO uint32_t DHR12L2;
  358.   __IO uint32_t DHR8R2;
  359.   __IO uint32_t DHR12RD;
  360.   __IO uint32_t DHR12LD;
  361.   __IO uint32_t DHR8RD;
  362.   __IO uint32_t DOR1;
  363.   __IO uint32_t DOR2;
  364. } DAC_TypeDef;
  365.  
  366. /**
  367.   * @brief Debug MCU
  368.   */
  369.  
  370. typedef struct
  371. {
  372.   __IO uint32_t IDCODE;
  373.   __IO uint32_t CR;
  374. }DBGMCU_TypeDef;
  375.  
  376. /**
  377.   * @brief DMA Controller
  378.   */
  379.  
  380. typedef struct
  381. {
  382.   __IO uint32_t CCR;
  383.   __IO uint32_t CNDTR;
  384.   __IO uint32_t CPAR;
  385.   __IO uint32_t CMAR;
  386. } DMA_Channel_TypeDef;
  387.  
  388. typedef struct
  389. {
  390.   __IO uint32_t ISR;
  391.   __IO uint32_t IFCR;
  392. } DMA_TypeDef;
  393.  
  394.  
  395.  
  396. /**
  397.   * @brief External Interrupt/Event Controller
  398.   */
  399.  
  400. typedef struct
  401. {
  402.   __IO uint32_t IMR;
  403.   __IO uint32_t EMR;
  404.   __IO uint32_t RTSR;
  405.   __IO uint32_t FTSR;
  406.   __IO uint32_t SWIER;
  407.   __IO uint32_t PR;
  408. } EXTI_TypeDef;
  409.  
  410. /**
  411.   * @brief FLASH Registers
  412.   */
  413.  
  414. typedef struct
  415. {
  416.   __IO uint32_t ACR;
  417.   __IO uint32_t KEYR;
  418.   __IO uint32_t OPTKEYR;
  419.   __IO uint32_t SR;
  420.   __IO uint32_t CR;
  421.   __IO uint32_t AR;
  422.   __IO uint32_t RESERVED;
  423.   __IO uint32_t OBR;
  424.   __IO uint32_t WRPR;
  425.   uint32_t RESERVED1[8];
  426.   __IO uint32_t KEYR2;
  427.   uint32_t RESERVED2;  
  428.   __IO uint32_t SR2;
  429.   __IO uint32_t CR2;
  430.   __IO uint32_t AR2;
  431. } FLASH_TypeDef;
  432.  
  433. /**
  434.   * @brief Option Bytes Registers
  435.   */
  436.  
  437. typedef struct
  438. {
  439.   __IO uint16_t RDP;
  440.   __IO uint16_t USER;
  441.   __IO uint16_t Data0;
  442.   __IO uint16_t Data1;
  443.   __IO uint16_t WRP0;
  444.   __IO uint16_t WRP1;
  445.   __IO uint16_t WRP2;
  446.   __IO uint16_t WRP3;
  447. } OB_TypeDef;
  448.  
  449. /**
  450.   * @brief Flexible Static Memory Controller
  451.   */
  452.  
  453. typedef struct
  454. {
  455.   __IO uint32_t BTCR[8];  
  456. } FSMC_Bank1_TypeDef;
  457.  
  458. /**
  459.   * @brief Flexible Static Memory Controller Bank1E
  460.   */
  461.  
  462. typedef struct
  463. {
  464.   __IO uint32_t BWTR[7];
  465. } FSMC_Bank1E_TypeDef;
  466.  
  467. /**
  468.   * @brief Flexible Static Memory Controller Bank2
  469.   */
  470.  
  471. typedef struct
  472. {
  473.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
  474.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
  475.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
  476.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
  477.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
  478.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
  479.   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */
  480.   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */
  481.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
  482.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
  483.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
  484.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
  485.   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */
  486.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
  487. } FSMC_Bank2_3_TypeDef;  
  488.  
  489. /**
  490.   * @brief Flexible Static Memory Controller Bank4
  491.   */
  492.  
  493. typedef struct
  494. {
  495.   __IO uint32_t PCR4;
  496.   __IO uint32_t SR4;
  497.   __IO uint32_t PMEM4;
  498.   __IO uint32_t PATT4;
  499.   __IO uint32_t PIO4;
  500. } FSMC_Bank4_TypeDef;
  501.  
  502. /**
  503.   * @brief General Purpose I/O
  504.   */
  505.  
  506. typedef struct
  507. {
  508.   __IO uint32_t CRL;
  509.   __IO uint32_t CRH;
  510.   __IO uint32_t IDR;
  511.   __IO uint32_t ODR;
  512.   __IO uint32_t BSRR;
  513.   __IO uint32_t BRR;
  514.   __IO uint32_t LCKR;
  515. } GPIO_TypeDef;
  516.  
  517. /**
  518.   * @brief Alternate Function I/O
  519.   */
  520.  
  521. typedef struct
  522. {
  523.   __IO uint32_t EVCR;
  524.   __IO uint32_t MAPR;
  525.   __IO uint32_t EXTICR[4];
  526.   uint32_t RESERVED0;
  527.   __IO uint32_t MAPR2;  
  528. } AFIO_TypeDef;
  529. /**
  530.   * @brief Inter Integrated Circuit Interface
  531.   */
  532.  
  533. typedef struct
  534. {
  535.   __IO uint32_t CR1;
  536.   __IO uint32_t CR2;
  537.   __IO uint32_t OAR1;
  538.   __IO uint32_t OAR2;
  539.   __IO uint32_t DR;
  540.   __IO uint32_t SR1;
  541.   __IO uint32_t SR2;
  542.   __IO uint32_t CCR;
  543.   __IO uint32_t TRISE;
  544. } I2C_TypeDef;
  545.  
  546. /**
  547.   * @brief Independent WATCHDOG
  548.   */
  549.  
  550. typedef struct
  551. {
  552.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  553.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  554.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  555.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  556. } IWDG_TypeDef;
  557.  
  558. /**
  559.   * @brief Power Control
  560.   */
  561.  
  562. typedef struct
  563. {
  564.   __IO uint32_t CR;
  565.   __IO uint32_t CSR;
  566. } PWR_TypeDef;
  567.  
  568. /**
  569.   * @brief Reset and Clock Control
  570.   */
  571.  
  572. typedef struct
  573. {
  574.   __IO uint32_t CR;
  575.   __IO uint32_t CFGR;
  576.   __IO uint32_t CIR;
  577.   __IO uint32_t APB2RSTR;
  578.   __IO uint32_t APB1RSTR;
  579.   __IO uint32_t AHBENR;
  580.   __IO uint32_t APB2ENR;
  581.   __IO uint32_t APB1ENR;
  582.   __IO uint32_t BDCR;
  583.   __IO uint32_t CSR;
  584.  
  585.  
  586. } RCC_TypeDef;
  587.  
  588. /**
  589.   * @brief Real-Time Clock
  590.   */
  591.  
  592. typedef struct
  593. {
  594.   __IO uint32_t CRH;
  595.   __IO uint32_t CRL;
  596.   __IO uint32_t PRLH;
  597.   __IO uint32_t PRLL;
  598.   __IO uint32_t DIVH;
  599.   __IO uint32_t DIVL;
  600.   __IO uint32_t CNTH;
  601.   __IO uint32_t CNTL;
  602.   __IO uint32_t ALRH;
  603.   __IO uint32_t ALRL;
  604. } RTC_TypeDef;
  605.  
  606. /**
  607.   * @brief SD host Interface
  608.   */
  609.  
  610. typedef struct
  611. {
  612.   __IO uint32_t POWER;
  613.   __IO uint32_t CLKCR;
  614.   __IO uint32_t ARG;
  615.   __IO uint32_t CMD;
  616.   __I uint32_t RESPCMD;
  617.   __I uint32_t RESP1;
  618.   __I uint32_t RESP2;
  619.   __I uint32_t RESP3;
  620.   __I uint32_t RESP4;
  621.   __IO uint32_t DTIMER;
  622.   __IO uint32_t DLEN;
  623.   __IO uint32_t DCTRL;
  624.   __I uint32_t DCOUNT;
  625.   __I uint32_t STA;
  626.   __IO uint32_t ICR;
  627.   __IO uint32_t MASK;
  628.   uint32_t  RESERVED0[2];
  629.   __I uint32_t FIFOCNT;
  630.   uint32_t  RESERVED1[13];
  631.   __IO uint32_t FIFO;
  632. } SDIO_TypeDef;
  633.  
  634. /**
  635.   * @brief Serial Peripheral Interface
  636.   */
  637.  
  638. typedef struct
  639. {
  640.   __IO uint32_t CR1;
  641.   __IO uint32_t CR2;
  642.   __IO uint32_t SR;
  643.   __IO uint32_t DR;
  644.   __IO uint32_t CRCPR;
  645.   __IO uint32_t RXCRCR;
  646.   __IO uint32_t TXCRCR;
  647.   __IO uint32_t I2SCFGR;
  648.   __IO uint32_t I2SPR;
  649. } SPI_TypeDef;
  650.  
  651. /**
  652.   * @brief TIM Timers
  653.   */
  654. typedef struct
  655. {
  656.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  657.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  658.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  659.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  660.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  661.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  662.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  663.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  664.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  665.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  666.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  667.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  668.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  669.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  670.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  671.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  672.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  673.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  674.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  675.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  676.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  677. }TIM_TypeDef;
  678.  
  679.  
  680. /**
  681.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  682.   */
  683.  
  684. typedef struct
  685. {
  686.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  687.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  688.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  689.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  690.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  691.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  692.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  693. } USART_TypeDef;
  694.  
  695. /**
  696.   * @brief Universal Serial Bus Full Speed Device
  697.   */
  698.  
  699. typedef struct
  700. {
  701.   __IO uint16_t EP0R;                 /*!< USB Endpoint 0 register,                   Address offset: 0x00 */
  702.   __IO uint16_t RESERVED0;            /*!< Reserved */    
  703.   __IO uint16_t EP1R;                 /*!< USB Endpoint 1 register,                   Address offset: 0x04 */
  704.   __IO uint16_t RESERVED1;            /*!< Reserved */      
  705.   __IO uint16_t EP2R;                 /*!< USB Endpoint 2 register,                   Address offset: 0x08 */
  706.   __IO uint16_t RESERVED2;            /*!< Reserved */      
  707.   __IO uint16_t EP3R;                 /*!< USB Endpoint 3 register,                   Address offset: 0x0C */
  708.   __IO uint16_t RESERVED3;            /*!< Reserved */      
  709.   __IO uint16_t EP4R;                 /*!< USB Endpoint 4 register,                   Address offset: 0x10 */
  710.   __IO uint16_t RESERVED4;            /*!< Reserved */      
  711.   __IO uint16_t EP5R;                 /*!< USB Endpoint 5 register,                   Address offset: 0x14 */
  712.   __IO uint16_t RESERVED5;            /*!< Reserved */      
  713.   __IO uint16_t EP6R;                 /*!< USB Endpoint 6 register,                   Address offset: 0x18 */
  714.   __IO uint16_t RESERVED6;            /*!< Reserved */      
  715.   __IO uint16_t EP7R;                 /*!< USB Endpoint 7 register,                   Address offset: 0x1C */
  716.   __IO uint16_t RESERVED7[17];        /*!< Reserved */    
  717.   __IO uint16_t CNTR;                 /*!< Control register,                          Address offset: 0x40 */
  718.   __IO uint16_t RESERVED8;            /*!< Reserved */      
  719.   __IO uint16_t ISTR;                 /*!< Interrupt status register,                 Address offset: 0x44 */
  720.   __IO uint16_t RESERVED9;            /*!< Reserved */      
  721.   __IO uint16_t FNR;                  /*!< Frame number register,                     Address offset: 0x48 */
  722.   __IO uint16_t RESERVEDA;            /*!< Reserved */      
  723.   __IO uint16_t DADDR;                /*!< Device address register,                   Address offset: 0x4C */
  724.   __IO uint16_t RESERVEDB;            /*!< Reserved */      
  725.   __IO uint16_t BTABLE;               /*!< Buffer Table address register,             Address offset: 0x50 */
  726.   __IO uint16_t RESERVEDC;            /*!< Reserved */      
  727. } USB_TypeDef;
  728.  
  729.  
  730. /**
  731.   * @brief Window WATCHDOG
  732.   */
  733.  
  734. typedef struct
  735. {
  736.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  737.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  738.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  739. } WWDG_TypeDef;
  740.  
  741. /**
  742.   * @}
  743.   */
  744.  
  745. /** @addtogroup Peripheral_memory_map
  746.   * @{
  747.   */
  748.  
  749.  
  750. #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH base address in the alias region */
  751. #define FLASH_BANK1_END       ((uint32_t)0x0807FFFF) /*!< FLASH END address of bank1 */
  752. #define FLASH_BANK2_END       ((uint32_t)0x080FFFFF) /*!< FLASH END address of bank2 */
  753. #define SRAM_BASE             ((uint32_t)0x20000000) /*!< SRAM base address in the alias region */
  754. #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region */
  755.  
  756. #define SRAM_BB_BASE          ((uint32_t)0x22000000) /*!< SRAM base address in the bit-band region */
  757. #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region */
  758.  
  759. #define FSMC_BASE             ((uint32_t)0x60000000) /*!< FSMC base address */
  760. #define FSMC_R_BASE           ((uint32_t)0xA0000000) /*!< FSMC registers base address */
  761.  
  762. /*!< Peripheral memory map */
  763. #define APB1PERIPH_BASE       PERIPH_BASE
  764. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x10000)
  765. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x20000)
  766.  
  767. #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
  768. #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
  769. #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
  770. #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)
  771. #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)
  772. #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)
  773. #define TIM12_BASE            (APB1PERIPH_BASE + 0x1800)
  774. #define TIM13_BASE            (APB1PERIPH_BASE + 0x1C00)
  775. #define TIM14_BASE            (APB1PERIPH_BASE + 0x2000)
  776. #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
  777. #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
  778. #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
  779. #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
  780. #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)
  781. #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
  782. #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
  783. #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)
  784. #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)
  785. #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
  786. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  787. #define CAN1_BASE             (APB1PERIPH_BASE + 0x6400)
  788. #define BKP_BASE              (APB1PERIPH_BASE + 0x6C00)
  789. #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
  790. #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)
  791. #define AFIO_BASE             (APB2PERIPH_BASE + 0x0000)
  792. #define EXTI_BASE             (APB2PERIPH_BASE + 0x0400)
  793. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x0800)
  794. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x0C00)
  795. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x1000)
  796. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x1400)
  797. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x1800)
  798. #define GPIOF_BASE            (APB2PERIPH_BASE + 0x1C00)
  799. #define GPIOG_BASE            (APB2PERIPH_BASE + 0x2000)
  800. #define ADC1_BASE             (APB2PERIPH_BASE + 0x2400)
  801. #define ADC2_BASE             (APB2PERIPH_BASE + 0x2800)
  802. #define TIM1_BASE             (APB2PERIPH_BASE + 0x2C00)
  803. #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
  804. #define TIM8_BASE             (APB2PERIPH_BASE + 0x3400)
  805. #define USART1_BASE           (APB2PERIPH_BASE + 0x3800)
  806. #define ADC3_BASE             (APB2PERIPH_BASE + 0x3C00)
  807. #define TIM9_BASE             (APB2PERIPH_BASE + 0x4C00)
  808. #define TIM10_BASE            (APB2PERIPH_BASE + 0x5000)
  809. #define TIM11_BASE            (APB2PERIPH_BASE + 0x5400)
  810.  
  811. #define SDIO_BASE             (PERIPH_BASE + 0x18000)
  812.  
  813. #define DMA1_BASE             (AHBPERIPH_BASE + 0x0000)
  814. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x0008)
  815. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x001C)
  816. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x0030)
  817. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x0044)
  818. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x0058)
  819. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x006C)
  820. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x0080)
  821. #define DMA2_BASE             (AHBPERIPH_BASE + 0x0400)
  822. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x0408)
  823. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x041C)
  824. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x0430)
  825. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x0444)
  826. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x0458)
  827. #define RCC_BASE              (AHBPERIPH_BASE + 0x1000)
  828. #define CRC_BASE              (AHBPERIPH_BASE + 0x3000)
  829.  
  830. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x2000) /*!< Flash registers base address */
  831. #define FLASHSIZE_BASE        ((uint32_t)0x1FFFF7E0)    /*!< FLASH Size register base address */
  832. #define UID_BASE              ((uint32_t)0x1FFFF7E8)    /*!< Unique device ID register base address */
  833. #define OB_BASE               ((uint32_t)0x1FFFF800)    /*!< Flash Option Bytes base address */
  834.  
  835.  
  836. #define FSMC_BANK1            (FSMC_BASE)               /*!< FSMC Bank1 base address */
  837. #define FSMC_BANK1_1          (FSMC_BANK1)              /*!< FSMC Bank1_1 base address */
  838. #define FSMC_BANK1_2          (FSMC_BANK1 + 0x04000000) /*!< FSMC Bank1_2 base address */
  839. #define FSMC_BANK1_3          (FSMC_BANK1 + 0x08000000) /*!< FSMC Bank1_3 base address */
  840. #define FSMC_BANK1_4          (FSMC_BANK1 + 0x0C000000) /*!< FSMC Bank1_4 base address */
  841.  
  842. #define FSMC_BANK2            (FSMC_BASE + 0x10000000)  /*!< FSMC Bank2 base address */
  843. #define FSMC_BANK3            (FSMC_BASE + 0x20000000)  /*!< FSMC Bank3 base address */
  844. #define FSMC_BANK4            (FSMC_BASE + 0x30000000)  /*!< FSMC Bank4 base address */
  845.  
  846. #define FSMC_BANK1_R_BASE     (FSMC_R_BASE + 0x0000)    /*!< FSMC Bank1 registers base address */
  847. #define FSMC_BANK1E_R_BASE    (FSMC_R_BASE + 0x0104)    /*!< FSMC Bank1E registers base address */
  848. #define FSMC_BANK2_3_R_BASE   (FSMC_R_BASE + 0x0060)    /*!< FSMC Bank2/Bank3 registers base address */
  849. #define FSMC_BANK4_R_BASE     (FSMC_R_BASE + 0x00A0)    /*!< FSMC Bank4 registers base address */
  850.  
  851. #define DBGMCU_BASE          ((uint32_t)0xE0042000) /*!< Debug MCU registers base address */
  852.  
  853. /* USB device FS */
  854. #define USB_BASE              (APB1PERIPH_BASE + 0x00005C00) /*!< USB_IP Peripheral Registers base address */
  855. #define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000) /*!< USB_IP Packet Memory Area base address */
  856.  
  857.  
  858. /**
  859.   * @}
  860.   */
  861.  
  862. /** @addtogroup Peripheral_declaration
  863.   * @{
  864.   */  
  865.  
  866. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  867. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  868. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  869. #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
  870. #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
  871. #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
  872. #define TIM12               ((TIM_TypeDef *) TIM12_BASE)
  873. #define TIM13               ((TIM_TypeDef *) TIM13_BASE)
  874. #define TIM14               ((TIM_TypeDef *) TIM14_BASE)
  875. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  876. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  877. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  878. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  879. #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
  880. #define USART2              ((USART_TypeDef *) USART2_BASE)
  881. #define USART3              ((USART_TypeDef *) USART3_BASE)
  882. #define UART4               ((USART_TypeDef *) UART4_BASE)
  883. #define UART5               ((USART_TypeDef *) UART5_BASE)
  884. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  885. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  886. #define USB                 ((USB_TypeDef *) USB_BASE)
  887. #define CAN1                ((CAN_TypeDef *) CAN1_BASE)
  888. #define BKP                 ((BKP_TypeDef *) BKP_BASE)
  889. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  890. #define DAC                 ((DAC_TypeDef *) DAC_BASE)
  891. #define AFIO                ((AFIO_TypeDef *) AFIO_BASE)
  892. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  893. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  894. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  895. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  896. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  897. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  898. #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
  899. #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
  900. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  901. #define ADC2                ((ADC_TypeDef *) ADC2_BASE)
  902. #define ADC3                ((ADC_TypeDef *) ADC3_BASE)
  903. #define ADC12_COMMON        ((ADC_Common_TypeDef *) ADC1_BASE)
  904. #define TIM1                ((TIM_TypeDef *) TIM1_BASE)
  905. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  906. #define TIM8                ((TIM_TypeDef *) TIM8_BASE)
  907. #define USART1              ((USART_TypeDef *) USART1_BASE)
  908. #define TIM9                ((TIM_TypeDef *) TIM9_BASE)
  909. #define TIM10               ((TIM_TypeDef *) TIM10_BASE)
  910. #define TIM11               ((TIM_TypeDef *) TIM11_BASE)
  911. #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
  912. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  913. #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
  914. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  915. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  916. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  917. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  918. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  919. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  920. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  921. #define DMA2_Channel1       ((DMA_Channel_TypeDef *) DMA2_Channel1_BASE)
  922. #define DMA2_Channel2       ((DMA_Channel_TypeDef *) DMA2_Channel2_BASE)
  923. #define DMA2_Channel3       ((DMA_Channel_TypeDef *) DMA2_Channel3_BASE)
  924. #define DMA2_Channel4       ((DMA_Channel_TypeDef *) DMA2_Channel4_BASE)
  925. #define DMA2_Channel5       ((DMA_Channel_TypeDef *) DMA2_Channel5_BASE)
  926. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  927. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  928. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  929. #define OB                  ((OB_TypeDef *) OB_BASE)
  930. #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *) FSMC_BANK1_R_BASE)
  931. #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *) FSMC_BANK1E_R_BASE)
  932. #define FSMC_Bank2_3        ((FSMC_Bank2_3_TypeDef *) FSMC_BANK2_3_R_BASE)
  933. #define FSMC_Bank4          ((FSMC_Bank4_TypeDef *) FSMC_BANK4_R_BASE)
  934. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  935.  
  936.  
  937. /**
  938.   * @}
  939.   */
  940.  
  941. /** @addtogroup Exported_constants
  942.   * @{
  943.   */
  944.  
  945.   /** @addtogroup Peripheral_Registers_Bits_Definition
  946.   * @{
  947.   */
  948.    
  949. /******************************************************************************/
  950. /*                         Peripheral Registers_Bits_Definition               */
  951. /******************************************************************************/
  952.  
  953. /******************************************************************************/
  954. /*                                                                            */
  955. /*                       CRC calculation unit (CRC)                           */
  956. /*                                                                            */
  957. /******************************************************************************/
  958.  
  959. /*******************  Bit definition for CRC_DR register  *********************/
  960. #define CRC_DR_DR_Pos                       (0U)                              
  961. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  962. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  963.  
  964. /*******************  Bit definition for CRC_IDR register  ********************/
  965. #define CRC_IDR_IDR_Pos                     (0U)                              
  966. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  967. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  968.  
  969. /********************  Bit definition for CRC_CR register  ********************/
  970. #define CRC_CR_RESET_Pos                    (0U)                              
  971. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  972. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  973.  
  974. /******************************************************************************/
  975. /*                                                                            */
  976. /*                             Power Control                                  */
  977. /*                                                                            */
  978. /******************************************************************************/
  979.  
  980. /********************  Bit definition for PWR_CR register  ********************/
  981. #define PWR_CR_LPDS_Pos                     (0U)                              
  982. #define PWR_CR_LPDS_Msk                     (0x1U << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  983. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  984. #define PWR_CR_PDDS_Pos                     (1U)                              
  985. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  986. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  987. #define PWR_CR_CWUF_Pos                     (2U)                              
  988. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  989. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  990. #define PWR_CR_CSBF_Pos                     (3U)                              
  991. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  992. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  993. #define PWR_CR_PVDE_Pos                     (4U)                              
  994. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  995. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  996.  
  997. #define PWR_CR_PLS_Pos                      (5U)                              
  998. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  999. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  1000. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  1001. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  1002. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  1003.  
  1004. /*!< PVD level configuration */
  1005. #define PWR_CR_PLS_2V2                      ((uint32_t)0x00000000)             /*!< PVD level 2.2V */
  1006. #define PWR_CR_PLS_2V3                      ((uint32_t)0x00000020)             /*!< PVD level 2.3V */
  1007. #define PWR_CR_PLS_2V4                      ((uint32_t)0x00000040)             /*!< PVD level 2.4V */
  1008. #define PWR_CR_PLS_2V5                      ((uint32_t)0x00000060)             /*!< PVD level 2.5V */
  1009. #define PWR_CR_PLS_2V6                      ((uint32_t)0x00000080)             /*!< PVD level 2.6V */
  1010. #define PWR_CR_PLS_2V7                      ((uint32_t)0x000000A0)             /*!< PVD level 2.7V */
  1011. #define PWR_CR_PLS_2V8                      ((uint32_t)0x000000C0)             /*!< PVD level 2.8V */
  1012. #define PWR_CR_PLS_2V9                      ((uint32_t)0x000000E0)             /*!< PVD level 2.9V */
  1013.  
  1014. #define PWR_CR_DBP_Pos                      (8U)                              
  1015. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  1016. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  1017.  
  1018.  
  1019. /*******************  Bit definition for PWR_CSR register  ********************/
  1020. #define PWR_CSR_WUF_Pos                     (0U)                              
  1021. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  1022. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  1023. #define PWR_CSR_SBF_Pos                     (1U)                              
  1024. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  1025. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  1026. #define PWR_CSR_PVDO_Pos                    (2U)                              
  1027. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  1028. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  1029. #define PWR_CSR_EWUP_Pos                    (8U)                              
  1030. #define PWR_CSR_EWUP_Msk                    (0x1U << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  1031. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  1032.  
  1033. /******************************************************************************/
  1034. /*                                                                            */
  1035. /*                            Backup registers                                */
  1036. /*                                                                            */
  1037. /******************************************************************************/
  1038.  
  1039. /*******************  Bit definition for BKP_DR1 register  ********************/
  1040. #define BKP_DR1_D_Pos                       (0U)                              
  1041. #define BKP_DR1_D_Msk                       (0xFFFFU << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  1042. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  1043.  
  1044. /*******************  Bit definition for BKP_DR2 register  ********************/
  1045. #define BKP_DR2_D_Pos                       (0U)                              
  1046. #define BKP_DR2_D_Msk                       (0xFFFFU << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  1047. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  1048.  
  1049. /*******************  Bit definition for BKP_DR3 register  ********************/
  1050. #define BKP_DR3_D_Pos                       (0U)                              
  1051. #define BKP_DR3_D_Msk                       (0xFFFFU << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  1052. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  1053.  
  1054. /*******************  Bit definition for BKP_DR4 register  ********************/
  1055. #define BKP_DR4_D_Pos                       (0U)                              
  1056. #define BKP_DR4_D_Msk                       (0xFFFFU << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  1057. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  1058.  
  1059. /*******************  Bit definition for BKP_DR5 register  ********************/
  1060. #define BKP_DR5_D_Pos                       (0U)                              
  1061. #define BKP_DR5_D_Msk                       (0xFFFFU << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  1062. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  1063.  
  1064. /*******************  Bit definition for BKP_DR6 register  ********************/
  1065. #define BKP_DR6_D_Pos                       (0U)                              
  1066. #define BKP_DR6_D_Msk                       (0xFFFFU << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  1067. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  1068.  
  1069. /*******************  Bit definition for BKP_DR7 register  ********************/
  1070. #define BKP_DR7_D_Pos                       (0U)                              
  1071. #define BKP_DR7_D_Msk                       (0xFFFFU << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  1072. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  1073.  
  1074. /*******************  Bit definition for BKP_DR8 register  ********************/
  1075. #define BKP_DR8_D_Pos                       (0U)                              
  1076. #define BKP_DR8_D_Msk                       (0xFFFFU << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  1077. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  1078.  
  1079. /*******************  Bit definition for BKP_DR9 register  ********************/
  1080. #define BKP_DR9_D_Pos                       (0U)                              
  1081. #define BKP_DR9_D_Msk                       (0xFFFFU << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  1082. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  1083.  
  1084. /*******************  Bit definition for BKP_DR10 register  *******************/
  1085. #define BKP_DR10_D_Pos                      (0U)                              
  1086. #define BKP_DR10_D_Msk                      (0xFFFFU << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  1087. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  1088.  
  1089. /*******************  Bit definition for BKP_DR11 register  *******************/
  1090. #define BKP_DR11_D_Pos                      (0U)                              
  1091. #define BKP_DR11_D_Msk                      (0xFFFFU << BKP_DR11_D_Pos)        /*!< 0x0000FFFF */
  1092. #define BKP_DR11_D                          BKP_DR11_D_Msk                     /*!< Backup data */
  1093.  
  1094. /*******************  Bit definition for BKP_DR12 register  *******************/
  1095. #define BKP_DR12_D_Pos                      (0U)                              
  1096. #define BKP_DR12_D_Msk                      (0xFFFFU << BKP_DR12_D_Pos)        /*!< 0x0000FFFF */
  1097. #define BKP_DR12_D                          BKP_DR12_D_Msk                     /*!< Backup data */
  1098.  
  1099. /*******************  Bit definition for BKP_DR13 register  *******************/
  1100. #define BKP_DR13_D_Pos                      (0U)                              
  1101. #define BKP_DR13_D_Msk                      (0xFFFFU << BKP_DR13_D_Pos)        /*!< 0x0000FFFF */
  1102. #define BKP_DR13_D                          BKP_DR13_D_Msk                     /*!< Backup data */
  1103.  
  1104. /*******************  Bit definition for BKP_DR14 register  *******************/
  1105. #define BKP_DR14_D_Pos                      (0U)                              
  1106. #define BKP_DR14_D_Msk                      (0xFFFFU << BKP_DR14_D_Pos)        /*!< 0x0000FFFF */
  1107. #define BKP_DR14_D                          BKP_DR14_D_Msk                     /*!< Backup data */
  1108.  
  1109. /*******************  Bit definition for BKP_DR15 register  *******************/
  1110. #define BKP_DR15_D_Pos                      (0U)                              
  1111. #define BKP_DR15_D_Msk                      (0xFFFFU << BKP_DR15_D_Pos)        /*!< 0x0000FFFF */
  1112. #define BKP_DR15_D                          BKP_DR15_D_Msk                     /*!< Backup data */
  1113.  
  1114. /*******************  Bit definition for BKP_DR16 register  *******************/
  1115. #define BKP_DR16_D_Pos                      (0U)                              
  1116. #define BKP_DR16_D_Msk                      (0xFFFFU << BKP_DR16_D_Pos)        /*!< 0x0000FFFF */
  1117. #define BKP_DR16_D                          BKP_DR16_D_Msk                     /*!< Backup data */
  1118.  
  1119. /*******************  Bit definition for BKP_DR17 register  *******************/
  1120. #define BKP_DR17_D_Pos                      (0U)                              
  1121. #define BKP_DR17_D_Msk                      (0xFFFFU << BKP_DR17_D_Pos)        /*!< 0x0000FFFF */
  1122. #define BKP_DR17_D                          BKP_DR17_D_Msk                     /*!< Backup data */
  1123.  
  1124. /******************  Bit definition for BKP_DR18 register  ********************/
  1125. #define BKP_DR18_D_Pos                      (0U)                              
  1126. #define BKP_DR18_D_Msk                      (0xFFFFU << BKP_DR18_D_Pos)        /*!< 0x0000FFFF */
  1127. #define BKP_DR18_D                          BKP_DR18_D_Msk                     /*!< Backup data */
  1128.  
  1129. /*******************  Bit definition for BKP_DR19 register  *******************/
  1130. #define BKP_DR19_D_Pos                      (0U)                              
  1131. #define BKP_DR19_D_Msk                      (0xFFFFU << BKP_DR19_D_Pos)        /*!< 0x0000FFFF */
  1132. #define BKP_DR19_D                          BKP_DR19_D_Msk                     /*!< Backup data */
  1133.  
  1134. /*******************  Bit definition for BKP_DR20 register  *******************/
  1135. #define BKP_DR20_D_Pos                      (0U)                              
  1136. #define BKP_DR20_D_Msk                      (0xFFFFU << BKP_DR20_D_Pos)        /*!< 0x0000FFFF */
  1137. #define BKP_DR20_D                          BKP_DR20_D_Msk                     /*!< Backup data */
  1138.  
  1139. /*******************  Bit definition for BKP_DR21 register  *******************/
  1140. #define BKP_DR21_D_Pos                      (0U)                              
  1141. #define BKP_DR21_D_Msk                      (0xFFFFU << BKP_DR21_D_Pos)        /*!< 0x0000FFFF */
  1142. #define BKP_DR21_D                          BKP_DR21_D_Msk                     /*!< Backup data */
  1143.  
  1144. /*******************  Bit definition for BKP_DR22 register  *******************/
  1145. #define BKP_DR22_D_Pos                      (0U)                              
  1146. #define BKP_DR22_D_Msk                      (0xFFFFU << BKP_DR22_D_Pos)        /*!< 0x0000FFFF */
  1147. #define BKP_DR22_D                          BKP_DR22_D_Msk                     /*!< Backup data */
  1148.  
  1149. /*******************  Bit definition for BKP_DR23 register  *******************/
  1150. #define BKP_DR23_D_Pos                      (0U)                              
  1151. #define BKP_DR23_D_Msk                      (0xFFFFU << BKP_DR23_D_Pos)        /*!< 0x0000FFFF */
  1152. #define BKP_DR23_D                          BKP_DR23_D_Msk                     /*!< Backup data */
  1153.  
  1154. /*******************  Bit definition for BKP_DR24 register  *******************/
  1155. #define BKP_DR24_D_Pos                      (0U)                              
  1156. #define BKP_DR24_D_Msk                      (0xFFFFU << BKP_DR24_D_Pos)        /*!< 0x0000FFFF */
  1157. #define BKP_DR24_D                          BKP_DR24_D_Msk                     /*!< Backup data */
  1158.  
  1159. /*******************  Bit definition for BKP_DR25 register  *******************/
  1160. #define BKP_DR25_D_Pos                      (0U)                              
  1161. #define BKP_DR25_D_Msk                      (0xFFFFU << BKP_DR25_D_Pos)        /*!< 0x0000FFFF */
  1162. #define BKP_DR25_D                          BKP_DR25_D_Msk                     /*!< Backup data */
  1163.  
  1164. /*******************  Bit definition for BKP_DR26 register  *******************/
  1165. #define BKP_DR26_D_Pos                      (0U)                              
  1166. #define BKP_DR26_D_Msk                      (0xFFFFU << BKP_DR26_D_Pos)        /*!< 0x0000FFFF */
  1167. #define BKP_DR26_D                          BKP_DR26_D_Msk                     /*!< Backup data */
  1168.  
  1169. /*******************  Bit definition for BKP_DR27 register  *******************/
  1170. #define BKP_DR27_D_Pos                      (0U)                              
  1171. #define BKP_DR27_D_Msk                      (0xFFFFU << BKP_DR27_D_Pos)        /*!< 0x0000FFFF */
  1172. #define BKP_DR27_D                          BKP_DR27_D_Msk                     /*!< Backup data */
  1173.  
  1174. /*******************  Bit definition for BKP_DR28 register  *******************/
  1175. #define BKP_DR28_D_Pos                      (0U)                              
  1176. #define BKP_DR28_D_Msk                      (0xFFFFU << BKP_DR28_D_Pos)        /*!< 0x0000FFFF */
  1177. #define BKP_DR28_D                          BKP_DR28_D_Msk                     /*!< Backup data */
  1178.  
  1179. /*******************  Bit definition for BKP_DR29 register  *******************/
  1180. #define BKP_DR29_D_Pos                      (0U)                              
  1181. #define BKP_DR29_D_Msk                      (0xFFFFU << BKP_DR29_D_Pos)        /*!< 0x0000FFFF */
  1182. #define BKP_DR29_D                          BKP_DR29_D_Msk                     /*!< Backup data */
  1183.  
  1184. /*******************  Bit definition for BKP_DR30 register  *******************/
  1185. #define BKP_DR30_D_Pos                      (0U)                              
  1186. #define BKP_DR30_D_Msk                      (0xFFFFU << BKP_DR30_D_Pos)        /*!< 0x0000FFFF */
  1187. #define BKP_DR30_D                          BKP_DR30_D_Msk                     /*!< Backup data */
  1188.  
  1189. /*******************  Bit definition for BKP_DR31 register  *******************/
  1190. #define BKP_DR31_D_Pos                      (0U)                              
  1191. #define BKP_DR31_D_Msk                      (0xFFFFU << BKP_DR31_D_Pos)        /*!< 0x0000FFFF */
  1192. #define BKP_DR31_D                          BKP_DR31_D_Msk                     /*!< Backup data */
  1193.  
  1194. /*******************  Bit definition for BKP_DR32 register  *******************/
  1195. #define BKP_DR32_D_Pos                      (0U)                              
  1196. #define BKP_DR32_D_Msk                      (0xFFFFU << BKP_DR32_D_Pos)        /*!< 0x0000FFFF */
  1197. #define BKP_DR32_D                          BKP_DR32_D_Msk                     /*!< Backup data */
  1198.  
  1199. /*******************  Bit definition for BKP_DR33 register  *******************/
  1200. #define BKP_DR33_D_Pos                      (0U)                              
  1201. #define BKP_DR33_D_Msk                      (0xFFFFU << BKP_DR33_D_Pos)        /*!< 0x0000FFFF */
  1202. #define BKP_DR33_D                          BKP_DR33_D_Msk                     /*!< Backup data */
  1203.  
  1204. /*******************  Bit definition for BKP_DR34 register  *******************/
  1205. #define BKP_DR34_D_Pos                      (0U)                              
  1206. #define BKP_DR34_D_Msk                      (0xFFFFU << BKP_DR34_D_Pos)        /*!< 0x0000FFFF */
  1207. #define BKP_DR34_D                          BKP_DR34_D_Msk                     /*!< Backup data */
  1208.  
  1209. /*******************  Bit definition for BKP_DR35 register  *******************/
  1210. #define BKP_DR35_D_Pos                      (0U)                              
  1211. #define BKP_DR35_D_Msk                      (0xFFFFU << BKP_DR35_D_Pos)        /*!< 0x0000FFFF */
  1212. #define BKP_DR35_D                          BKP_DR35_D_Msk                     /*!< Backup data */
  1213.  
  1214. /*******************  Bit definition for BKP_DR36 register  *******************/
  1215. #define BKP_DR36_D_Pos                      (0U)                              
  1216. #define BKP_DR36_D_Msk                      (0xFFFFU << BKP_DR36_D_Pos)        /*!< 0x0000FFFF */
  1217. #define BKP_DR36_D                          BKP_DR36_D_Msk                     /*!< Backup data */
  1218.  
  1219. /*******************  Bit definition for BKP_DR37 register  *******************/
  1220. #define BKP_DR37_D_Pos                      (0U)                              
  1221. #define BKP_DR37_D_Msk                      (0xFFFFU << BKP_DR37_D_Pos)        /*!< 0x0000FFFF */
  1222. #define BKP_DR37_D                          BKP_DR37_D_Msk                     /*!< Backup data */
  1223.  
  1224. /*******************  Bit definition for BKP_DR38 register  *******************/
  1225. #define BKP_DR38_D_Pos                      (0U)                              
  1226. #define BKP_DR38_D_Msk                      (0xFFFFU << BKP_DR38_D_Pos)        /*!< 0x0000FFFF */
  1227. #define BKP_DR38_D                          BKP_DR38_D_Msk                     /*!< Backup data */
  1228.  
  1229. /*******************  Bit definition for BKP_DR39 register  *******************/
  1230. #define BKP_DR39_D_Pos                      (0U)                              
  1231. #define BKP_DR39_D_Msk                      (0xFFFFU << BKP_DR39_D_Pos)        /*!< 0x0000FFFF */
  1232. #define BKP_DR39_D                          BKP_DR39_D_Msk                     /*!< Backup data */
  1233.  
  1234. /*******************  Bit definition for BKP_DR40 register  *******************/
  1235. #define BKP_DR40_D_Pos                      (0U)                              
  1236. #define BKP_DR40_D_Msk                      (0xFFFFU << BKP_DR40_D_Pos)        /*!< 0x0000FFFF */
  1237. #define BKP_DR40_D                          BKP_DR40_D_Msk                     /*!< Backup data */
  1238.  
  1239. /*******************  Bit definition for BKP_DR41 register  *******************/
  1240. #define BKP_DR41_D_Pos                      (0U)                              
  1241. #define BKP_DR41_D_Msk                      (0xFFFFU << BKP_DR41_D_Pos)        /*!< 0x0000FFFF */
  1242. #define BKP_DR41_D                          BKP_DR41_D_Msk                     /*!< Backup data */
  1243.  
  1244. /*******************  Bit definition for BKP_DR42 register  *******************/
  1245. #define BKP_DR42_D_Pos                      (0U)                              
  1246. #define BKP_DR42_D_Msk                      (0xFFFFU << BKP_DR42_D_Pos)        /*!< 0x0000FFFF */
  1247. #define BKP_DR42_D                          BKP_DR42_D_Msk                     /*!< Backup data */
  1248.  
  1249. #define RTC_BKP_NUMBER 42
  1250.  
  1251. /******************  Bit definition for BKP_RTCCR register  *******************/
  1252. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  1253. #define BKP_RTCCR_CAL_Msk                   (0x7FU << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  1254. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  1255. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  1256. #define BKP_RTCCR_CCO_Msk                   (0x1U << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  1257. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  1258. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  1259. #define BKP_RTCCR_ASOE_Msk                  (0x1U << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  1260. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  1261. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  1262. #define BKP_RTCCR_ASOS_Msk                  (0x1U << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  1263. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  1264.  
  1265. /********************  Bit definition for BKP_CR register  ********************/
  1266. #define BKP_CR_TPE_Pos                      (0U)                              
  1267. #define BKP_CR_TPE_Msk                      (0x1U << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  1268. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  1269. #define BKP_CR_TPAL_Pos                     (1U)                              
  1270. #define BKP_CR_TPAL_Msk                     (0x1U << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  1271. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  1272.  
  1273. /*******************  Bit definition for BKP_CSR register  ********************/
  1274. #define BKP_CSR_CTE_Pos                     (0U)                              
  1275. #define BKP_CSR_CTE_Msk                     (0x1U << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  1276. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  1277. #define BKP_CSR_CTI_Pos                     (1U)                              
  1278. #define BKP_CSR_CTI_Msk                     (0x1U << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  1279. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  1280. #define BKP_CSR_TPIE_Pos                    (2U)                              
  1281. #define BKP_CSR_TPIE_Msk                    (0x1U << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  1282. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  1283. #define BKP_CSR_TEF_Pos                     (8U)                              
  1284. #define BKP_CSR_TEF_Msk                     (0x1U << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  1285. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  1286. #define BKP_CSR_TIF_Pos                     (9U)                              
  1287. #define BKP_CSR_TIF_Msk                     (0x1U << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  1288. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  1289.  
  1290. /******************************************************************************/
  1291. /*                                                                            */
  1292. /*                         Reset and Clock Control                            */
  1293. /*                                                                            */
  1294. /******************************************************************************/
  1295.  
  1296. /********************  Bit definition for RCC_CR register  ********************/
  1297. #define RCC_CR_HSION_Pos                     (0U)                              
  1298. #define RCC_CR_HSION_Msk                     (0x1U << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  1299. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  1300. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  1301. #define RCC_CR_HSIRDY_Msk                    (0x1U << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  1302. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  1303. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  1304. #define RCC_CR_HSITRIM_Msk                   (0x1FU << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  1305. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  1306. #define RCC_CR_HSICAL_Pos                    (8U)                              
  1307. #define RCC_CR_HSICAL_Msk                    (0xFFU << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  1308. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  1309. #define RCC_CR_HSEON_Pos                     (16U)                            
  1310. #define RCC_CR_HSEON_Msk                     (0x1U << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  1311. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  1312. #define RCC_CR_HSERDY_Pos                    (17U)                            
  1313. #define RCC_CR_HSERDY_Msk                    (0x1U << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  1314. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  1315. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  1316. #define RCC_CR_HSEBYP_Msk                    (0x1U << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  1317. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  1318. #define RCC_CR_CSSON_Pos                     (19U)                            
  1319. #define RCC_CR_CSSON_Msk                     (0x1U << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  1320. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  1321. #define RCC_CR_PLLON_Pos                     (24U)                            
  1322. #define RCC_CR_PLLON_Msk                     (0x1U << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  1323. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  1324. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  1325. #define RCC_CR_PLLRDY_Msk                    (0x1U << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  1326. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  1327.  
  1328.  
  1329. /*******************  Bit definition for RCC_CFGR register  *******************/
  1330. /*!< SW configuration */
  1331. #define RCC_CFGR_SW_Pos                      (0U)                              
  1332. #define RCC_CFGR_SW_Msk                      (0x3U << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  1333. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  1334. #define RCC_CFGR_SW_0                        (0x1U << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  1335. #define RCC_CFGR_SW_1                        (0x2U << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  1336.  
  1337. #define RCC_CFGR_SW_HSI                      ((uint32_t)0x00000000)            /*!< HSI selected as system clock */
  1338. #define RCC_CFGR_SW_HSE                      ((uint32_t)0x00000001)            /*!< HSE selected as system clock */
  1339. #define RCC_CFGR_SW_PLL                      ((uint32_t)0x00000002)            /*!< PLL selected as system clock */
  1340.  
  1341. /*!< SWS configuration */
  1342. #define RCC_CFGR_SWS_Pos                     (2U)                              
  1343. #define RCC_CFGR_SWS_Msk                     (0x3U << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  1344. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  1345. #define RCC_CFGR_SWS_0                       (0x1U << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  1346. #define RCC_CFGR_SWS_1                       (0x2U << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  1347.  
  1348. #define RCC_CFGR_SWS_HSI                     ((uint32_t)0x00000000)            /*!< HSI oscillator used as system clock */
  1349. #define RCC_CFGR_SWS_HSE                     ((uint32_t)0x00000004)            /*!< HSE oscillator used as system clock */
  1350. #define RCC_CFGR_SWS_PLL                     ((uint32_t)0x00000008)            /*!< PLL used as system clock */
  1351.  
  1352. /*!< HPRE configuration */
  1353. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  1354. #define RCC_CFGR_HPRE_Msk                    (0xFU << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  1355. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  1356. #define RCC_CFGR_HPRE_0                      (0x1U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  1357. #define RCC_CFGR_HPRE_1                      (0x2U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  1358. #define RCC_CFGR_HPRE_2                      (0x4U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  1359. #define RCC_CFGR_HPRE_3                      (0x8U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  1360.  
  1361. #define RCC_CFGR_HPRE_DIV1                   ((uint32_t)0x00000000)            /*!< SYSCLK not divided */
  1362. #define RCC_CFGR_HPRE_DIV2                   ((uint32_t)0x00000080)            /*!< SYSCLK divided by 2 */
  1363. #define RCC_CFGR_HPRE_DIV4                   ((uint32_t)0x00000090)            /*!< SYSCLK divided by 4 */
  1364. #define RCC_CFGR_HPRE_DIV8                   ((uint32_t)0x000000A0)            /*!< SYSCLK divided by 8 */
  1365. #define RCC_CFGR_HPRE_DIV16                  ((uint32_t)0x000000B0)            /*!< SYSCLK divided by 16 */
  1366. #define RCC_CFGR_HPRE_DIV64                  ((uint32_t)0x000000C0)            /*!< SYSCLK divided by 64 */
  1367. #define RCC_CFGR_HPRE_DIV128                 ((uint32_t)0x000000D0)            /*!< SYSCLK divided by 128 */
  1368. #define RCC_CFGR_HPRE_DIV256                 ((uint32_t)0x000000E0)            /*!< SYSCLK divided by 256 */
  1369. #define RCC_CFGR_HPRE_DIV512                 ((uint32_t)0x000000F0)            /*!< SYSCLK divided by 512 */
  1370.  
  1371. /*!< PPRE1 configuration */
  1372. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  1373. #define RCC_CFGR_PPRE1_Msk                   (0x7U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  1374. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  1375. #define RCC_CFGR_PPRE1_0                     (0x1U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  1376. #define RCC_CFGR_PPRE1_1                     (0x2U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  1377. #define RCC_CFGR_PPRE1_2                     (0x4U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  1378.  
  1379. #define RCC_CFGR_PPRE1_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  1380. #define RCC_CFGR_PPRE1_DIV2                  ((uint32_t)0x00000400)            /*!< HCLK divided by 2 */
  1381. #define RCC_CFGR_PPRE1_DIV4                  ((uint32_t)0x00000500)            /*!< HCLK divided by 4 */
  1382. #define RCC_CFGR_PPRE1_DIV8                  ((uint32_t)0x00000600)            /*!< HCLK divided by 8 */
  1383. #define RCC_CFGR_PPRE1_DIV16                 ((uint32_t)0x00000700)            /*!< HCLK divided by 16 */
  1384.  
  1385. /*!< PPRE2 configuration */
  1386. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  1387. #define RCC_CFGR_PPRE2_Msk                   (0x7U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  1388. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  1389. #define RCC_CFGR_PPRE2_0                     (0x1U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  1390. #define RCC_CFGR_PPRE2_1                     (0x2U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  1391. #define RCC_CFGR_PPRE2_2                     (0x4U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  1392.  
  1393. #define RCC_CFGR_PPRE2_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  1394. #define RCC_CFGR_PPRE2_DIV2                  ((uint32_t)0x00002000)            /*!< HCLK divided by 2 */
  1395. #define RCC_CFGR_PPRE2_DIV4                  ((uint32_t)0x00002800)            /*!< HCLK divided by 4 */
  1396. #define RCC_CFGR_PPRE2_DIV8                  ((uint32_t)0x00003000)            /*!< HCLK divided by 8 */
  1397. #define RCC_CFGR_PPRE2_DIV16                 ((uint32_t)0x00003800)            /*!< HCLK divided by 16 */
  1398.  
  1399. /*!< ADCPPRE configuration */
  1400. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  1401. #define RCC_CFGR_ADCPRE_Msk                  (0x3U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  1402. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1403. #define RCC_CFGR_ADCPRE_0                    (0x1U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  1404. #define RCC_CFGR_ADCPRE_1                    (0x2U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  1405.  
  1406. #define RCC_CFGR_ADCPRE_DIV2                 ((uint32_t)0x00000000)            /*!< PCLK2 divided by 2 */
  1407. #define RCC_CFGR_ADCPRE_DIV4                 ((uint32_t)0x00004000)            /*!< PCLK2 divided by 4 */
  1408. #define RCC_CFGR_ADCPRE_DIV6                 ((uint32_t)0x00008000)            /*!< PCLK2 divided by 6 */
  1409. #define RCC_CFGR_ADCPRE_DIV8                 ((uint32_t)0x0000C000)            /*!< PCLK2 divided by 8 */
  1410.  
  1411. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  1412. #define RCC_CFGR_PLLSRC_Msk                  (0x1U << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  1413. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  1414.  
  1415. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  1416. #define RCC_CFGR_PLLXTPRE_Msk                (0x1U << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  1417. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  1418.  
  1419. /*!< PLLMUL configuration */
  1420. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  1421. #define RCC_CFGR_PLLMULL_Msk                 (0xFU << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  1422. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1423. #define RCC_CFGR_PLLMULL_0                   (0x1U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  1424. #define RCC_CFGR_PLLMULL_1                   (0x2U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  1425. #define RCC_CFGR_PLLMULL_2                   (0x4U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  1426. #define RCC_CFGR_PLLMULL_3                   (0x8U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  1427.  
  1428. #define RCC_CFGR_PLLXTPRE_HSE                ((uint32_t)0x00000000)            /*!< HSE clock not divided for PLL entry */
  1429. #define RCC_CFGR_PLLXTPRE_HSE_DIV2           ((uint32_t)0x00020000)            /*!< HSE clock divided by 2 for PLL entry */
  1430.  
  1431. #define RCC_CFGR_PLLMULL2                    ((uint32_t)0x00000000)            /*!< PLL input clock*2 */
  1432. #define RCC_CFGR_PLLMULL3_Pos                (18U)                            
  1433. #define RCC_CFGR_PLLMULL3_Msk                (0x1U << RCC_CFGR_PLLMULL3_Pos)   /*!< 0x00040000 */
  1434. #define RCC_CFGR_PLLMULL3                    RCC_CFGR_PLLMULL3_Msk             /*!< PLL input clock*3 */
  1435. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  1436. #define RCC_CFGR_PLLMULL4_Msk                (0x1U << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  1437. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock*4 */
  1438. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  1439. #define RCC_CFGR_PLLMULL5_Msk                (0x3U << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  1440. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock*5 */
  1441. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  1442. #define RCC_CFGR_PLLMULL6_Msk                (0x1U << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  1443. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock*6 */
  1444. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  1445. #define RCC_CFGR_PLLMULL7_Msk                (0x5U << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  1446. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock*7 */
  1447. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  1448. #define RCC_CFGR_PLLMULL8_Msk                (0x3U << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  1449. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock*8 */
  1450. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  1451. #define RCC_CFGR_PLLMULL9_Msk                (0x7U << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  1452. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock*9 */
  1453. #define RCC_CFGR_PLLMULL10_Pos               (21U)                            
  1454. #define RCC_CFGR_PLLMULL10_Msk               (0x1U << RCC_CFGR_PLLMULL10_Pos)  /*!< 0x00200000 */
  1455. #define RCC_CFGR_PLLMULL10                   RCC_CFGR_PLLMULL10_Msk            /*!< PLL input clock10 */
  1456. #define RCC_CFGR_PLLMULL11_Pos               (18U)                            
  1457. #define RCC_CFGR_PLLMULL11_Msk               (0x9U << RCC_CFGR_PLLMULL11_Pos)  /*!< 0x00240000 */
  1458. #define RCC_CFGR_PLLMULL11                   RCC_CFGR_PLLMULL11_Msk            /*!< PLL input clock*11 */
  1459. #define RCC_CFGR_PLLMULL12_Pos               (19U)                            
  1460. #define RCC_CFGR_PLLMULL12_Msk               (0x5U << RCC_CFGR_PLLMULL12_Pos)  /*!< 0x00280000 */
  1461. #define RCC_CFGR_PLLMULL12                   RCC_CFGR_PLLMULL12_Msk            /*!< PLL input clock*12 */
  1462. #define RCC_CFGR_PLLMULL13_Pos               (18U)                            
  1463. #define RCC_CFGR_PLLMULL13_Msk               (0xBU << RCC_CFGR_PLLMULL13_Pos)  /*!< 0x002C0000 */
  1464. #define RCC_CFGR_PLLMULL13                   RCC_CFGR_PLLMULL13_Msk            /*!< PLL input clock*13 */
  1465. #define RCC_CFGR_PLLMULL14_Pos               (20U)                            
  1466. #define RCC_CFGR_PLLMULL14_Msk               (0x3U << RCC_CFGR_PLLMULL14_Pos)  /*!< 0x00300000 */
  1467. #define RCC_CFGR_PLLMULL14                   RCC_CFGR_PLLMULL14_Msk            /*!< PLL input clock*14 */
  1468. #define RCC_CFGR_PLLMULL15_Pos               (18U)                            
  1469. #define RCC_CFGR_PLLMULL15_Msk               (0xDU << RCC_CFGR_PLLMULL15_Pos)  /*!< 0x00340000 */
  1470. #define RCC_CFGR_PLLMULL15                   RCC_CFGR_PLLMULL15_Msk            /*!< PLL input clock*15 */
  1471. #define RCC_CFGR_PLLMULL16_Pos               (19U)                            
  1472. #define RCC_CFGR_PLLMULL16_Msk               (0x7U << RCC_CFGR_PLLMULL16_Pos)  /*!< 0x00380000 */
  1473. #define RCC_CFGR_PLLMULL16                   RCC_CFGR_PLLMULL16_Msk            /*!< PLL input clock*16 */
  1474. #define RCC_CFGR_USBPRE_Pos                  (22U)                            
  1475. #define RCC_CFGR_USBPRE_Msk                  (0x1U << RCC_CFGR_USBPRE_Pos)     /*!< 0x00400000 */
  1476. #define RCC_CFGR_USBPRE                      RCC_CFGR_USBPRE_Msk               /*!< USB Device prescaler */
  1477.  
  1478. /*!< MCO configuration */
  1479. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1480. #define RCC_CFGR_MCO_Msk                     (0x7U << RCC_CFGR_MCO_Pos)        /*!< 0x07000000 */
  1481. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  1482. #define RCC_CFGR_MCO_0                       (0x1U << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1483. #define RCC_CFGR_MCO_1                       (0x2U << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1484. #define RCC_CFGR_MCO_2                       (0x4U << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1485.  
  1486. #define RCC_CFGR_MCO_NOCLOCK                 ((uint32_t)0x00000000)            /*!< No clock */
  1487. #define RCC_CFGR_MCO_SYSCLK                  ((uint32_t)0x04000000)            /*!< System clock selected as MCO source */
  1488. #define RCC_CFGR_MCO_HSI                     ((uint32_t)0x05000000)            /*!< HSI clock selected as MCO source */
  1489. #define RCC_CFGR_MCO_HSE                     ((uint32_t)0x06000000)            /*!< HSE clock selected as MCO source  */
  1490. #define RCC_CFGR_MCO_PLLCLK_DIV2             ((uint32_t)0x07000000)            /*!< PLL clock divided by 2 selected as MCO source */
  1491.  
  1492.  /* Reference defines */
  1493.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1494.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1495.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1496.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1497.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1498.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1499.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1500.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1501.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1502.  
  1503. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1504. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1505. #define RCC_CIR_LSIRDYF_Msk                  (0x1U << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1506. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1507. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1508. #define RCC_CIR_LSERDYF_Msk                  (0x1U << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1509. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1510. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1511. #define RCC_CIR_HSIRDYF_Msk                  (0x1U << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1512. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1513. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1514. #define RCC_CIR_HSERDYF_Msk                  (0x1U << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1515. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1516. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1517. #define RCC_CIR_PLLRDYF_Msk                  (0x1U << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1518. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1519. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1520. #define RCC_CIR_CSSF_Msk                     (0x1U << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1521. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1522. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1523. #define RCC_CIR_LSIRDYIE_Msk                 (0x1U << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1524. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1525. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1526. #define RCC_CIR_LSERDYIE_Msk                 (0x1U << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1527. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1528. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1529. #define RCC_CIR_HSIRDYIE_Msk                 (0x1U << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1530. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1531. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1532. #define RCC_CIR_HSERDYIE_Msk                 (0x1U << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1533. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1534. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1535. #define RCC_CIR_PLLRDYIE_Msk                 (0x1U << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1536. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1537. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1538. #define RCC_CIR_LSIRDYC_Msk                  (0x1U << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1539. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1540. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1541. #define RCC_CIR_LSERDYC_Msk                  (0x1U << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1542. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1543. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1544. #define RCC_CIR_HSIRDYC_Msk                  (0x1U << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1545. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1546. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1547. #define RCC_CIR_HSERDYC_Msk                  (0x1U << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1548. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1549. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1550. #define RCC_CIR_PLLRDYC_Msk                  (0x1U << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1551. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1552. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1553. #define RCC_CIR_CSSC_Msk                     (0x1U << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1554. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1555.  
  1556.  
  1557. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1558. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1559. #define RCC_APB2RSTR_AFIORST_Msk             (0x1U << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1560. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1561. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1562. #define RCC_APB2RSTR_IOPARST_Msk             (0x1U << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1563. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1564. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1565. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1U << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1566. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1567. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1568. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1U << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1569. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1570. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1571. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1U << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1572. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1573. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1574. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1575. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1576.  
  1577. #define RCC_APB2RSTR_ADC2RST_Pos             (10U)                            
  1578. #define RCC_APB2RSTR_ADC2RST_Msk             (0x1U << RCC_APB2RSTR_ADC2RST_Pos) /*!< 0x00000400 */
  1579. #define RCC_APB2RSTR_ADC2RST                 RCC_APB2RSTR_ADC2RST_Msk          /*!< ADC 2 interface reset */
  1580.  
  1581. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1582. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1U << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1583. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1584. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1585. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1586. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1587. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1588. #define RCC_APB2RSTR_USART1RST_Msk           (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1589. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1590.  
  1591.  
  1592. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1593. #define RCC_APB2RSTR_IOPERST_Msk             (0x1U << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1594. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1595.  
  1596. #define RCC_APB2RSTR_IOPFRST_Pos             (7U)                              
  1597. #define RCC_APB2RSTR_IOPFRST_Msk             (0x1U << RCC_APB2RSTR_IOPFRST_Pos) /*!< 0x00000080 */
  1598. #define RCC_APB2RSTR_IOPFRST                 RCC_APB2RSTR_IOPFRST_Msk          /*!< I/O port F reset */
  1599. #define RCC_APB2RSTR_IOPGRST_Pos             (8U)                              
  1600. #define RCC_APB2RSTR_IOPGRST_Msk             (0x1U << RCC_APB2RSTR_IOPGRST_Pos) /*!< 0x00000100 */
  1601. #define RCC_APB2RSTR_IOPGRST                 RCC_APB2RSTR_IOPGRST_Msk          /*!< I/O port G reset */
  1602. #define RCC_APB2RSTR_TIM8RST_Pos             (13U)                            
  1603. #define RCC_APB2RSTR_TIM8RST_Msk             (0x1U << RCC_APB2RSTR_TIM8RST_Pos) /*!< 0x00002000 */
  1604. #define RCC_APB2RSTR_TIM8RST                 RCC_APB2RSTR_TIM8RST_Msk          /*!< TIM8 Timer reset */
  1605. #define RCC_APB2RSTR_ADC3RST_Pos             (15U)                            
  1606. #define RCC_APB2RSTR_ADC3RST_Msk             (0x1U << RCC_APB2RSTR_ADC3RST_Pos) /*!< 0x00008000 */
  1607. #define RCC_APB2RSTR_ADC3RST                 RCC_APB2RSTR_ADC3RST_Msk          /*!< ADC3 interface reset */
  1608.  
  1609.  
  1610. #define RCC_APB2RSTR_TIM9RST_Pos             (19U)                            
  1611. #define RCC_APB2RSTR_TIM9RST_Msk             (0x1U << RCC_APB2RSTR_TIM9RST_Pos) /*!< 0x00080000 */
  1612. #define RCC_APB2RSTR_TIM9RST                 RCC_APB2RSTR_TIM9RST_Msk          /*!< TIM9 Timer reset */
  1613. #define RCC_APB2RSTR_TIM10RST_Pos            (20U)                            
  1614. #define RCC_APB2RSTR_TIM10RST_Msk            (0x1U << RCC_APB2RSTR_TIM10RST_Pos) /*!< 0x00100000 */
  1615. #define RCC_APB2RSTR_TIM10RST                RCC_APB2RSTR_TIM10RST_Msk         /*!< TIM10 Timer reset */
  1616. #define RCC_APB2RSTR_TIM11RST_Pos            (21U)                            
  1617. #define RCC_APB2RSTR_TIM11RST_Msk            (0x1U << RCC_APB2RSTR_TIM11RST_Pos) /*!< 0x00200000 */
  1618. #define RCC_APB2RSTR_TIM11RST                RCC_APB2RSTR_TIM11RST_Msk         /*!< TIM11 Timer reset */
  1619.  
  1620. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1621. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1622. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1623. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1624. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1625. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1626. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1627. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1628. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1629. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1630. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1631. #define RCC_APB1RSTR_USART2RST_Msk           (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1632. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1633. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1634. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1635. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1636.  
  1637. #define RCC_APB1RSTR_CAN1RST_Pos             (25U)                            
  1638. #define RCC_APB1RSTR_CAN1RST_Msk             (0x1U << RCC_APB1RSTR_CAN1RST_Pos) /*!< 0x02000000 */
  1639. #define RCC_APB1RSTR_CAN1RST                 RCC_APB1RSTR_CAN1RST_Msk          /*!< CAN1 reset */
  1640.  
  1641. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1642. #define RCC_APB1RSTR_BKPRST_Msk              (0x1U << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1643. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1644. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1645. #define RCC_APB1RSTR_PWRRST_Msk              (0x1U << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1646. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1647.  
  1648. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1649. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1650. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1651. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1652. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1653. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1654. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1655. #define RCC_APB1RSTR_USART3RST_Msk           (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1656. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1657. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1658. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1659. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1660.  
  1661. #define RCC_APB1RSTR_USBRST_Pos              (23U)                            
  1662. #define RCC_APB1RSTR_USBRST_Msk              (0x1U << RCC_APB1RSTR_USBRST_Pos) /*!< 0x00800000 */
  1663. #define RCC_APB1RSTR_USBRST                  RCC_APB1RSTR_USBRST_Msk           /*!< USB Device reset */
  1664.  
  1665. #define RCC_APB1RSTR_TIM5RST_Pos             (3U)                              
  1666. #define RCC_APB1RSTR_TIM5RST_Msk             (0x1U << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  1667. #define RCC_APB1RSTR_TIM5RST                 RCC_APB1RSTR_TIM5RST_Msk          /*!< Timer 5 reset */
  1668. #define RCC_APB1RSTR_TIM6RST_Pos             (4U)                              
  1669. #define RCC_APB1RSTR_TIM6RST_Msk             (0x1U << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  1670. #define RCC_APB1RSTR_TIM6RST                 RCC_APB1RSTR_TIM6RST_Msk          /*!< Timer 6 reset */
  1671. #define RCC_APB1RSTR_TIM7RST_Pos             (5U)                              
  1672. #define RCC_APB1RSTR_TIM7RST_Msk             (0x1U << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  1673. #define RCC_APB1RSTR_TIM7RST                 RCC_APB1RSTR_TIM7RST_Msk          /*!< Timer 7 reset */
  1674. #define RCC_APB1RSTR_SPI3RST_Pos             (15U)                            
  1675. #define RCC_APB1RSTR_SPI3RST_Msk             (0x1U << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  1676. #define RCC_APB1RSTR_SPI3RST                 RCC_APB1RSTR_SPI3RST_Msk          /*!< SPI 3 reset */
  1677. #define RCC_APB1RSTR_UART4RST_Pos            (19U)                            
  1678. #define RCC_APB1RSTR_UART4RST_Msk            (0x1U << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  1679. #define RCC_APB1RSTR_UART4RST                RCC_APB1RSTR_UART4RST_Msk         /*!< UART 4 reset */
  1680. #define RCC_APB1RSTR_UART5RST_Pos            (20U)                            
  1681. #define RCC_APB1RSTR_UART5RST_Msk            (0x1U << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  1682. #define RCC_APB1RSTR_UART5RST                RCC_APB1RSTR_UART5RST_Msk         /*!< UART 5 reset */
  1683.  
  1684.  
  1685.  
  1686.  
  1687. #define RCC_APB1RSTR_TIM12RST_Pos            (6U)                              
  1688. #define RCC_APB1RSTR_TIM12RST_Msk            (0x1U << RCC_APB1RSTR_TIM12RST_Pos) /*!< 0x00000040 */
  1689. #define RCC_APB1RSTR_TIM12RST                RCC_APB1RSTR_TIM12RST_Msk         /*!< TIM12 Timer reset */
  1690. #define RCC_APB1RSTR_TIM13RST_Pos            (7U)                              
  1691. #define RCC_APB1RSTR_TIM13RST_Msk            (0x1U << RCC_APB1RSTR_TIM13RST_Pos) /*!< 0x00000080 */
  1692. #define RCC_APB1RSTR_TIM13RST                RCC_APB1RSTR_TIM13RST_Msk         /*!< TIM13 Timer reset */
  1693. #define RCC_APB1RSTR_TIM14RST_Pos            (8U)                              
  1694. #define RCC_APB1RSTR_TIM14RST_Msk            (0x1U << RCC_APB1RSTR_TIM14RST_Pos) /*!< 0x00000100 */
  1695. #define RCC_APB1RSTR_TIM14RST                RCC_APB1RSTR_TIM14RST_Msk         /*!< TIM14 Timer reset */
  1696. #define RCC_APB1RSTR_DACRST_Pos              (29U)                            
  1697. #define RCC_APB1RSTR_DACRST_Msk              (0x1U << RCC_APB1RSTR_DACRST_Pos) /*!< 0x20000000 */
  1698. #define RCC_APB1RSTR_DACRST                  RCC_APB1RSTR_DACRST_Msk           /*!< DAC interface reset */
  1699.  
  1700. /******************  Bit definition for RCC_AHBENR register  ******************/
  1701. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1702. #define RCC_AHBENR_DMA1EN_Msk                (0x1U << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1703. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1704. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1705. #define RCC_AHBENR_SRAMEN_Msk                (0x1U << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1706. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1707. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1708. #define RCC_AHBENR_FLITFEN_Msk               (0x1U << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1709. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1710. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1711. #define RCC_AHBENR_CRCEN_Msk                 (0x1U << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1712. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1713.  
  1714. #define RCC_AHBENR_DMA2EN_Pos                (1U)                              
  1715. #define RCC_AHBENR_DMA2EN_Msk                (0x1U << RCC_AHBENR_DMA2EN_Pos)   /*!< 0x00000002 */
  1716. #define RCC_AHBENR_DMA2EN                    RCC_AHBENR_DMA2EN_Msk             /*!< DMA2 clock enable */
  1717.  
  1718. #define RCC_AHBENR_FSMCEN_Pos                (8U)                              
  1719. #define RCC_AHBENR_FSMCEN_Msk                (0x1U << RCC_AHBENR_FSMCEN_Pos)   /*!< 0x00000100 */
  1720. #define RCC_AHBENR_FSMCEN                    RCC_AHBENR_FSMCEN_Msk             /*!< FSMC clock enable */
  1721. #define RCC_AHBENR_SDIOEN_Pos                (10U)                            
  1722. #define RCC_AHBENR_SDIOEN_Msk                (0x1U << RCC_AHBENR_SDIOEN_Pos)   /*!< 0x00000400 */
  1723. #define RCC_AHBENR_SDIOEN                    RCC_AHBENR_SDIOEN_Msk             /*!< SDIO clock enable */
  1724.  
  1725.  
  1726. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1727. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1728. #define RCC_APB2ENR_AFIOEN_Msk               (0x1U << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1729. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1730. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1731. #define RCC_APB2ENR_IOPAEN_Msk               (0x1U << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1732. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1733. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1734. #define RCC_APB2ENR_IOPBEN_Msk               (0x1U << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1735. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1736. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1737. #define RCC_APB2ENR_IOPCEN_Msk               (0x1U << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1738. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1739. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1740. #define RCC_APB2ENR_IOPDEN_Msk               (0x1U << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1741. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1742. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1743. #define RCC_APB2ENR_ADC1EN_Msk               (0x1U << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1744. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1745.  
  1746. #define RCC_APB2ENR_ADC2EN_Pos               (10U)                            
  1747. #define RCC_APB2ENR_ADC2EN_Msk               (0x1U << RCC_APB2ENR_ADC2EN_Pos)  /*!< 0x00000400 */
  1748. #define RCC_APB2ENR_ADC2EN                   RCC_APB2ENR_ADC2EN_Msk            /*!< ADC 2 interface clock enable */
  1749.  
  1750. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1751. #define RCC_APB2ENR_TIM1EN_Msk               (0x1U << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1752. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1753. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1754. #define RCC_APB2ENR_SPI1EN_Msk               (0x1U << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1755. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1756. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1757. #define RCC_APB2ENR_USART1EN_Msk             (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1758. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1759.  
  1760.  
  1761. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1762. #define RCC_APB2ENR_IOPEEN_Msk               (0x1U << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1763. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1764.  
  1765. #define RCC_APB2ENR_IOPFEN_Pos               (7U)                              
  1766. #define RCC_APB2ENR_IOPFEN_Msk               (0x1U << RCC_APB2ENR_IOPFEN_Pos)  /*!< 0x00000080 */
  1767. #define RCC_APB2ENR_IOPFEN                   RCC_APB2ENR_IOPFEN_Msk            /*!< I/O port F clock enable */
  1768. #define RCC_APB2ENR_IOPGEN_Pos               (8U)                              
  1769. #define RCC_APB2ENR_IOPGEN_Msk               (0x1U << RCC_APB2ENR_IOPGEN_Pos)  /*!< 0x00000100 */
  1770. #define RCC_APB2ENR_IOPGEN                   RCC_APB2ENR_IOPGEN_Msk            /*!< I/O port G clock enable */
  1771. #define RCC_APB2ENR_TIM8EN_Pos               (13U)                            
  1772. #define RCC_APB2ENR_TIM8EN_Msk               (0x1U << RCC_APB2ENR_TIM8EN_Pos)  /*!< 0x00002000 */
  1773. #define RCC_APB2ENR_TIM8EN                   RCC_APB2ENR_TIM8EN_Msk            /*!< TIM8 Timer clock enable */
  1774. #define RCC_APB2ENR_ADC3EN_Pos               (15U)                            
  1775. #define RCC_APB2ENR_ADC3EN_Msk               (0x1U << RCC_APB2ENR_ADC3EN_Pos)  /*!< 0x00008000 */
  1776. #define RCC_APB2ENR_ADC3EN                   RCC_APB2ENR_ADC3EN_Msk            /*!< DMA1 clock enable */
  1777.  
  1778.  
  1779. #define RCC_APB2ENR_TIM9EN_Pos               (19U)                            
  1780. #define RCC_APB2ENR_TIM9EN_Msk               (0x1U << RCC_APB2ENR_TIM9EN_Pos)  /*!< 0x00080000 */
  1781. #define RCC_APB2ENR_TIM9EN                   RCC_APB2ENR_TIM9EN_Msk            /*!< TIM9 Timer clock enable  */
  1782. #define RCC_APB2ENR_TIM10EN_Pos              (20U)                            
  1783. #define RCC_APB2ENR_TIM10EN_Msk              (0x1U << RCC_APB2ENR_TIM10EN_Pos) /*!< 0x00100000 */
  1784. #define RCC_APB2ENR_TIM10EN                  RCC_APB2ENR_TIM10EN_Msk           /*!< TIM10 Timer clock enable  */
  1785. #define RCC_APB2ENR_TIM11EN_Pos              (21U)                            
  1786. #define RCC_APB2ENR_TIM11EN_Msk              (0x1U << RCC_APB2ENR_TIM11EN_Pos) /*!< 0x00200000 */
  1787. #define RCC_APB2ENR_TIM11EN                  RCC_APB2ENR_TIM11EN_Msk           /*!< TIM11 Timer clock enable */
  1788.  
  1789. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1790. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1791. #define RCC_APB1ENR_TIM2EN_Msk               (0x1U << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1792. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1793. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1794. #define RCC_APB1ENR_TIM3EN_Msk               (0x1U << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1795. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1796. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1797. #define RCC_APB1ENR_WWDGEN_Msk               (0x1U << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1798. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1799. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1800. #define RCC_APB1ENR_USART2EN_Msk             (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1801. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1802. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1803. #define RCC_APB1ENR_I2C1EN_Msk               (0x1U << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1804. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1805.  
  1806. #define RCC_APB1ENR_CAN1EN_Pos               (25U)                            
  1807. #define RCC_APB1ENR_CAN1EN_Msk               (0x1U << RCC_APB1ENR_CAN1EN_Pos)  /*!< 0x02000000 */
  1808. #define RCC_APB1ENR_CAN1EN                   RCC_APB1ENR_CAN1EN_Msk            /*!< CAN1 clock enable */
  1809.  
  1810. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1811. #define RCC_APB1ENR_BKPEN_Msk                (0x1U << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1812. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1813. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1814. #define RCC_APB1ENR_PWREN_Msk                (0x1U << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1815. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1816.  
  1817. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1818. #define RCC_APB1ENR_TIM4EN_Msk               (0x1U << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1819. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1820. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1821. #define RCC_APB1ENR_SPI2EN_Msk               (0x1U << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1822. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1823. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1824. #define RCC_APB1ENR_USART3EN_Msk             (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1825. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1826. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1827. #define RCC_APB1ENR_I2C2EN_Msk               (0x1U << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1828. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1829.  
  1830. #define RCC_APB1ENR_USBEN_Pos                (23U)                            
  1831. #define RCC_APB1ENR_USBEN_Msk                (0x1U << RCC_APB1ENR_USBEN_Pos)   /*!< 0x00800000 */
  1832. #define RCC_APB1ENR_USBEN                    RCC_APB1ENR_USBEN_Msk             /*!< USB Device clock enable */
  1833.  
  1834. #define RCC_APB1ENR_TIM5EN_Pos               (3U)                              
  1835. #define RCC_APB1ENR_TIM5EN_Msk               (0x1U << RCC_APB1ENR_TIM5EN_Pos)  /*!< 0x00000008 */
  1836. #define RCC_APB1ENR_TIM5EN                   RCC_APB1ENR_TIM5EN_Msk            /*!< Timer 5 clock enable */
  1837. #define RCC_APB1ENR_TIM6EN_Pos               (4U)                              
  1838. #define RCC_APB1ENR_TIM6EN_Msk               (0x1U << RCC_APB1ENR_TIM6EN_Pos)  /*!< 0x00000010 */
  1839. #define RCC_APB1ENR_TIM6EN                   RCC_APB1ENR_TIM6EN_Msk            /*!< Timer 6 clock enable */
  1840. #define RCC_APB1ENR_TIM7EN_Pos               (5U)                              
  1841. #define RCC_APB1ENR_TIM7EN_Msk               (0x1U << RCC_APB1ENR_TIM7EN_Pos)  /*!< 0x00000020 */
  1842. #define RCC_APB1ENR_TIM7EN                   RCC_APB1ENR_TIM7EN_Msk            /*!< Timer 7 clock enable */
  1843. #define RCC_APB1ENR_SPI3EN_Pos               (15U)                            
  1844. #define RCC_APB1ENR_SPI3EN_Msk               (0x1U << RCC_APB1ENR_SPI3EN_Pos)  /*!< 0x00008000 */
  1845. #define RCC_APB1ENR_SPI3EN                   RCC_APB1ENR_SPI3EN_Msk            /*!< SPI 3 clock enable */
  1846. #define RCC_APB1ENR_UART4EN_Pos              (19U)                            
  1847. #define RCC_APB1ENR_UART4EN_Msk              (0x1U << RCC_APB1ENR_UART4EN_Pos) /*!< 0x00080000 */
  1848. #define RCC_APB1ENR_UART4EN                  RCC_APB1ENR_UART4EN_Msk           /*!< UART 4 clock enable */
  1849. #define RCC_APB1ENR_UART5EN_Pos              (20U)                            
  1850. #define RCC_APB1ENR_UART5EN_Msk              (0x1U << RCC_APB1ENR_UART5EN_Pos) /*!< 0x00100000 */
  1851. #define RCC_APB1ENR_UART5EN                  RCC_APB1ENR_UART5EN_Msk           /*!< UART 5 clock enable */
  1852.  
  1853.  
  1854.  
  1855.  
  1856. #define RCC_APB1ENR_TIM12EN_Pos              (6U)                              
  1857. #define RCC_APB1ENR_TIM12EN_Msk              (0x1U << RCC_APB1ENR_TIM12EN_Pos) /*!< 0x00000040 */
  1858. #define RCC_APB1ENR_TIM12EN                  RCC_APB1ENR_TIM12EN_Msk           /*!< TIM12 Timer clock enable  */
  1859. #define RCC_APB1ENR_TIM13EN_Pos              (7U)                              
  1860. #define RCC_APB1ENR_TIM13EN_Msk              (0x1U << RCC_APB1ENR_TIM13EN_Pos) /*!< 0x00000080 */
  1861. #define RCC_APB1ENR_TIM13EN                  RCC_APB1ENR_TIM13EN_Msk           /*!< TIM13 Timer clock enable  */
  1862. #define RCC_APB1ENR_TIM14EN_Pos              (8U)                              
  1863. #define RCC_APB1ENR_TIM14EN_Msk              (0x1U << RCC_APB1ENR_TIM14EN_Pos) /*!< 0x00000100 */
  1864. #define RCC_APB1ENR_TIM14EN                  RCC_APB1ENR_TIM14EN_Msk           /*!< TIM14 Timer clock enable */
  1865. #define RCC_APB1ENR_DACEN_Pos                (29U)                            
  1866. #define RCC_APB1ENR_DACEN_Msk                (0x1U << RCC_APB1ENR_DACEN_Pos)   /*!< 0x20000000 */
  1867. #define RCC_APB1ENR_DACEN                    RCC_APB1ENR_DACEN_Msk             /*!< DAC interface clock enable */
  1868.  
  1869. /*******************  Bit definition for RCC_BDCR register  *******************/
  1870. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1871. #define RCC_BDCR_LSEON_Msk                   (0x1U << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1872. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1873. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1874. #define RCC_BDCR_LSERDY_Msk                  (0x1U << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1875. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1876. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1877. #define RCC_BDCR_LSEBYP_Msk                  (0x1U << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1878. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1879.  
  1880. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1881. #define RCC_BDCR_RTCSEL_Msk                  (0x3U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1882. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1883. #define RCC_BDCR_RTCSEL_0                    (0x1U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1884. #define RCC_BDCR_RTCSEL_1                    (0x2U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1885.  
  1886. /*!< RTC congiguration */
  1887. #define RCC_BDCR_RTCSEL_NOCLOCK              ((uint32_t)0x00000000)            /*!< No clock */
  1888. #define RCC_BDCR_RTCSEL_LSE                  ((uint32_t)0x00000100)            /*!< LSE oscillator clock used as RTC clock */
  1889. #define RCC_BDCR_RTCSEL_LSI                  ((uint32_t)0x00000200)            /*!< LSI oscillator clock used as RTC clock */
  1890. #define RCC_BDCR_RTCSEL_HSE                  ((uint32_t)0x00000300)            /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1891.  
  1892. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1893. #define RCC_BDCR_RTCEN_Msk                   (0x1U << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1894. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1895. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1896. #define RCC_BDCR_BDRST_Msk                   (0x1U << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1897. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1898.  
  1899. /*******************  Bit definition for RCC_CSR register  ********************/  
  1900. #define RCC_CSR_LSION_Pos                    (0U)                              
  1901. #define RCC_CSR_LSION_Msk                    (0x1U << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1902. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1903. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1904. #define RCC_CSR_LSIRDY_Msk                   (0x1U << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1905. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1906. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1907. #define RCC_CSR_RMVF_Msk                     (0x1U << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1908. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1909. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1910. #define RCC_CSR_PINRSTF_Msk                  (0x1U << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1911. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1912. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1913. #define RCC_CSR_PORRSTF_Msk                  (0x1U << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1914. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1915. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1916. #define RCC_CSR_SFTRSTF_Msk                  (0x1U << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1917. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1918. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1919. #define RCC_CSR_IWDGRSTF_Msk                 (0x1U << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1920. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1921. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1922. #define RCC_CSR_WWDGRSTF_Msk                 (0x1U << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1923. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1924. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1925. #define RCC_CSR_LPWRRSTF_Msk                 (0x1U << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1926. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1927.  
  1928.  
  1929.  
  1930. /******************************************************************************/
  1931. /*                                                                            */
  1932. /*                General Purpose and Alternate Function I/O                  */
  1933. /*                                                                            */
  1934. /******************************************************************************/
  1935.  
  1936. /*******************  Bit definition for GPIO_CRL register  *******************/
  1937. #define GPIO_CRL_MODE_Pos                    (0U)                              
  1938. #define GPIO_CRL_MODE_Msk                    (0x33333333U << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  1939. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  1940.  
  1941. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  1942. #define GPIO_CRL_MODE0_Msk                   (0x3U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  1943. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  1944. #define GPIO_CRL_MODE0_0                     (0x1U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  1945. #define GPIO_CRL_MODE0_1                     (0x2U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  1946.  
  1947. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  1948. #define GPIO_CRL_MODE1_Msk                   (0x3U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  1949. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  1950. #define GPIO_CRL_MODE1_0                     (0x1U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  1951. #define GPIO_CRL_MODE1_1                     (0x2U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  1952.  
  1953. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  1954. #define GPIO_CRL_MODE2_Msk                   (0x3U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  1955. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  1956. #define GPIO_CRL_MODE2_0                     (0x1U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  1957. #define GPIO_CRL_MODE2_1                     (0x2U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  1958.  
  1959. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  1960. #define GPIO_CRL_MODE3_Msk                   (0x3U << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  1961. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  1962. #define GPIO_CRL_MODE3_0                     (0x1U << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  1963. #define GPIO_CRL_MODE3_1                     (0x2U << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  1964.  
  1965. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  1966. #define GPIO_CRL_MODE4_Msk                   (0x3U << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  1967. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  1968. #define GPIO_CRL_MODE4_0                     (0x1U << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  1969. #define GPIO_CRL_MODE4_1                     (0x2U << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  1970.  
  1971. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  1972. #define GPIO_CRL_MODE5_Msk                   (0x3U << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  1973. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  1974. #define GPIO_CRL_MODE5_0                     (0x1U << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  1975. #define GPIO_CRL_MODE5_1                     (0x2U << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  1976.  
  1977. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  1978. #define GPIO_CRL_MODE6_Msk                   (0x3U << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  1979. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  1980. #define GPIO_CRL_MODE6_0                     (0x1U << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  1981. #define GPIO_CRL_MODE6_1                     (0x2U << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  1982.  
  1983. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  1984. #define GPIO_CRL_MODE7_Msk                   (0x3U << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  1985. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  1986. #define GPIO_CRL_MODE7_0                     (0x1U << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  1987. #define GPIO_CRL_MODE7_1                     (0x2U << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  1988.  
  1989. #define GPIO_CRL_CNF_Pos                     (2U)                              
  1990. #define GPIO_CRL_CNF_Msk                     (0x33333333U << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  1991. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  1992.  
  1993. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  1994. #define GPIO_CRL_CNF0_Msk                    (0x3U << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  1995. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  1996. #define GPIO_CRL_CNF0_0                      (0x1U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  1997. #define GPIO_CRL_CNF0_1                      (0x2U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  1998.  
  1999. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  2000. #define GPIO_CRL_CNF1_Msk                    (0x3U << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  2001. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  2002. #define GPIO_CRL_CNF1_0                      (0x1U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  2003. #define GPIO_CRL_CNF1_1                      (0x2U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  2004.  
  2005. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  2006. #define GPIO_CRL_CNF2_Msk                    (0x3U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  2007. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  2008. #define GPIO_CRL_CNF2_0                      (0x1U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  2009. #define GPIO_CRL_CNF2_1                      (0x2U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  2010.  
  2011. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  2012. #define GPIO_CRL_CNF3_Msk                    (0x3U << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  2013. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  2014. #define GPIO_CRL_CNF3_0                      (0x1U << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  2015. #define GPIO_CRL_CNF3_1                      (0x2U << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  2016.  
  2017. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  2018. #define GPIO_CRL_CNF4_Msk                    (0x3U << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  2019. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  2020. #define GPIO_CRL_CNF4_0                      (0x1U << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  2021. #define GPIO_CRL_CNF4_1                      (0x2U << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  2022.  
  2023. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  2024. #define GPIO_CRL_CNF5_Msk                    (0x3U << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  2025. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  2026. #define GPIO_CRL_CNF5_0                      (0x1U << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  2027. #define GPIO_CRL_CNF5_1                      (0x2U << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  2028.  
  2029. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  2030. #define GPIO_CRL_CNF6_Msk                    (0x3U << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  2031. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  2032. #define GPIO_CRL_CNF6_0                      (0x1U << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  2033. #define GPIO_CRL_CNF6_1                      (0x2U << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  2034.  
  2035. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  2036. #define GPIO_CRL_CNF7_Msk                    (0x3U << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  2037. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  2038. #define GPIO_CRL_CNF7_0                      (0x1U << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  2039. #define GPIO_CRL_CNF7_1                      (0x2U << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  2040.  
  2041. /*******************  Bit definition for GPIO_CRH register  *******************/
  2042. #define GPIO_CRH_MODE_Pos                    (0U)                              
  2043. #define GPIO_CRH_MODE_Msk                    (0x33333333U << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  2044. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  2045.  
  2046. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  2047. #define GPIO_CRH_MODE8_Msk                   (0x3U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  2048. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  2049. #define GPIO_CRH_MODE8_0                     (0x1U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  2050. #define GPIO_CRH_MODE8_1                     (0x2U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  2051.  
  2052. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  2053. #define GPIO_CRH_MODE9_Msk                   (0x3U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  2054. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  2055. #define GPIO_CRH_MODE9_0                     (0x1U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  2056. #define GPIO_CRH_MODE9_1                     (0x2U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  2057.  
  2058. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  2059. #define GPIO_CRH_MODE10_Msk                  (0x3U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  2060. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  2061. #define GPIO_CRH_MODE10_0                    (0x1U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  2062. #define GPIO_CRH_MODE10_1                    (0x2U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  2063.  
  2064. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  2065. #define GPIO_CRH_MODE11_Msk                  (0x3U << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  2066. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  2067. #define GPIO_CRH_MODE11_0                    (0x1U << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  2068. #define GPIO_CRH_MODE11_1                    (0x2U << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  2069.  
  2070. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  2071. #define GPIO_CRH_MODE12_Msk                  (0x3U << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  2072. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  2073. #define GPIO_CRH_MODE12_0                    (0x1U << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  2074. #define GPIO_CRH_MODE12_1                    (0x2U << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  2075.  
  2076. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  2077. #define GPIO_CRH_MODE13_Msk                  (0x3U << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  2078. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  2079. #define GPIO_CRH_MODE13_0                    (0x1U << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  2080. #define GPIO_CRH_MODE13_1                    (0x2U << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  2081.  
  2082. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  2083. #define GPIO_CRH_MODE14_Msk                  (0x3U << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  2084. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  2085. #define GPIO_CRH_MODE14_0                    (0x1U << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  2086. #define GPIO_CRH_MODE14_1                    (0x2U << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  2087.  
  2088. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  2089. #define GPIO_CRH_MODE15_Msk                  (0x3U << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  2090. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  2091. #define GPIO_CRH_MODE15_0                    (0x1U << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  2092. #define GPIO_CRH_MODE15_1                    (0x2U << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  2093.  
  2094. #define GPIO_CRH_CNF_Pos                     (2U)                              
  2095. #define GPIO_CRH_CNF_Msk                     (0x33333333U << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  2096. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  2097.  
  2098. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  2099. #define GPIO_CRH_CNF8_Msk                    (0x3U << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  2100. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  2101. #define GPIO_CRH_CNF8_0                      (0x1U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  2102. #define GPIO_CRH_CNF8_1                      (0x2U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  2103.  
  2104. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  2105. #define GPIO_CRH_CNF9_Msk                    (0x3U << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  2106. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  2107. #define GPIO_CRH_CNF9_0                      (0x1U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  2108. #define GPIO_CRH_CNF9_1                      (0x2U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  2109.  
  2110. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  2111. #define GPIO_CRH_CNF10_Msk                   (0x3U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  2112. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  2113. #define GPIO_CRH_CNF10_0                     (0x1U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  2114. #define GPIO_CRH_CNF10_1                     (0x2U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  2115.  
  2116. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  2117. #define GPIO_CRH_CNF11_Msk                   (0x3U << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  2118. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  2119. #define GPIO_CRH_CNF11_0                     (0x1U << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  2120. #define GPIO_CRH_CNF11_1                     (0x2U << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  2121.  
  2122. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  2123. #define GPIO_CRH_CNF12_Msk                   (0x3U << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  2124. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  2125. #define GPIO_CRH_CNF12_0                     (0x1U << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  2126. #define GPIO_CRH_CNF12_1                     (0x2U << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  2127.  
  2128. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  2129. #define GPIO_CRH_CNF13_Msk                   (0x3U << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  2130. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  2131. #define GPIO_CRH_CNF13_0                     (0x1U << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  2132. #define GPIO_CRH_CNF13_1                     (0x2U << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  2133.  
  2134. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  2135. #define GPIO_CRH_CNF14_Msk                   (0x3U << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  2136. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  2137. #define GPIO_CRH_CNF14_0                     (0x1U << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  2138. #define GPIO_CRH_CNF14_1                     (0x2U << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  2139.  
  2140. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  2141. #define GPIO_CRH_CNF15_Msk                   (0x3U << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  2142. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  2143. #define GPIO_CRH_CNF15_0                     (0x1U << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  2144. #define GPIO_CRH_CNF15_1                     (0x2U << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  2145.  
  2146. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  2147. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  2148. #define GPIO_IDR_IDR0_Msk                    (0x1U << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  2149. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  2150. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  2151. #define GPIO_IDR_IDR1_Msk                    (0x1U << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  2152. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  2153. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  2154. #define GPIO_IDR_IDR2_Msk                    (0x1U << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  2155. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  2156. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  2157. #define GPIO_IDR_IDR3_Msk                    (0x1U << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  2158. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  2159. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  2160. #define GPIO_IDR_IDR4_Msk                    (0x1U << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  2161. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  2162. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  2163. #define GPIO_IDR_IDR5_Msk                    (0x1U << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  2164. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  2165. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  2166. #define GPIO_IDR_IDR6_Msk                    (0x1U << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  2167. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  2168. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  2169. #define GPIO_IDR_IDR7_Msk                    (0x1U << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  2170. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  2171. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  2172. #define GPIO_IDR_IDR8_Msk                    (0x1U << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  2173. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  2174. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  2175. #define GPIO_IDR_IDR9_Msk                    (0x1U << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  2176. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  2177. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  2178. #define GPIO_IDR_IDR10_Msk                   (0x1U << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  2179. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  2180. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  2181. #define GPIO_IDR_IDR11_Msk                   (0x1U << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  2182. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  2183. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  2184. #define GPIO_IDR_IDR12_Msk                   (0x1U << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  2185. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  2186. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  2187. #define GPIO_IDR_IDR13_Msk                   (0x1U << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  2188. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  2189. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  2190. #define GPIO_IDR_IDR14_Msk                   (0x1U << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  2191. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  2192. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  2193. #define GPIO_IDR_IDR15_Msk                   (0x1U << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  2194. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  2195.  
  2196. /*******************  Bit definition for GPIO_ODR register  *******************/
  2197. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  2198. #define GPIO_ODR_ODR0_Msk                    (0x1U << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  2199. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  2200. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  2201. #define GPIO_ODR_ODR1_Msk                    (0x1U << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  2202. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  2203. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  2204. #define GPIO_ODR_ODR2_Msk                    (0x1U << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  2205. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  2206. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  2207. #define GPIO_ODR_ODR3_Msk                    (0x1U << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  2208. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  2209. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  2210. #define GPIO_ODR_ODR4_Msk                    (0x1U << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  2211. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  2212. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  2213. #define GPIO_ODR_ODR5_Msk                    (0x1U << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  2214. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  2215. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  2216. #define GPIO_ODR_ODR6_Msk                    (0x1U << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  2217. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  2218. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  2219. #define GPIO_ODR_ODR7_Msk                    (0x1U << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  2220. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  2221. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  2222. #define GPIO_ODR_ODR8_Msk                    (0x1U << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  2223. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  2224. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  2225. #define GPIO_ODR_ODR9_Msk                    (0x1U << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  2226. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  2227. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  2228. #define GPIO_ODR_ODR10_Msk                   (0x1U << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  2229. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  2230. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  2231. #define GPIO_ODR_ODR11_Msk                   (0x1U << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  2232. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  2233. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  2234. #define GPIO_ODR_ODR12_Msk                   (0x1U << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  2235. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  2236. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  2237. #define GPIO_ODR_ODR13_Msk                   (0x1U << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  2238. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  2239. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  2240. #define GPIO_ODR_ODR14_Msk                   (0x1U << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  2241. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  2242. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  2243. #define GPIO_ODR_ODR15_Msk                   (0x1U << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  2244. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  2245.  
  2246. /******************  Bit definition for GPIO_BSRR register  *******************/
  2247. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  2248. #define GPIO_BSRR_BS0_Msk                    (0x1U << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  2249. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  2250. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  2251. #define GPIO_BSRR_BS1_Msk                    (0x1U << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  2252. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  2253. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  2254. #define GPIO_BSRR_BS2_Msk                    (0x1U << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  2255. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  2256. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  2257. #define GPIO_BSRR_BS3_Msk                    (0x1U << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  2258. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  2259. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  2260. #define GPIO_BSRR_BS4_Msk                    (0x1U << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  2261. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  2262. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  2263. #define GPIO_BSRR_BS5_Msk                    (0x1U << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  2264. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  2265. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  2266. #define GPIO_BSRR_BS6_Msk                    (0x1U << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  2267. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  2268. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  2269. #define GPIO_BSRR_BS7_Msk                    (0x1U << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  2270. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  2271. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  2272. #define GPIO_BSRR_BS8_Msk                    (0x1U << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  2273. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  2274. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  2275. #define GPIO_BSRR_BS9_Msk                    (0x1U << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  2276. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  2277. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  2278. #define GPIO_BSRR_BS10_Msk                   (0x1U << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  2279. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  2280. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  2281. #define GPIO_BSRR_BS11_Msk                   (0x1U << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  2282. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  2283. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  2284. #define GPIO_BSRR_BS12_Msk                   (0x1U << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  2285. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  2286. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  2287. #define GPIO_BSRR_BS13_Msk                   (0x1U << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  2288. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  2289. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  2290. #define GPIO_BSRR_BS14_Msk                   (0x1U << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  2291. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  2292. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  2293. #define GPIO_BSRR_BS15_Msk                   (0x1U << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  2294. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  2295.  
  2296. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  2297. #define GPIO_BSRR_BR0_Msk                    (0x1U << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  2298. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  2299. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  2300. #define GPIO_BSRR_BR1_Msk                    (0x1U << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  2301. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  2302. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  2303. #define GPIO_BSRR_BR2_Msk                    (0x1U << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  2304. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  2305. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  2306. #define GPIO_BSRR_BR3_Msk                    (0x1U << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  2307. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  2308. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  2309. #define GPIO_BSRR_BR4_Msk                    (0x1U << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  2310. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  2311. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  2312. #define GPIO_BSRR_BR5_Msk                    (0x1U << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  2313. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  2314. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  2315. #define GPIO_BSRR_BR6_Msk                    (0x1U << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  2316. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  2317. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  2318. #define GPIO_BSRR_BR7_Msk                    (0x1U << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  2319. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  2320. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  2321. #define GPIO_BSRR_BR8_Msk                    (0x1U << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  2322. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  2323. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  2324. #define GPIO_BSRR_BR9_Msk                    (0x1U << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  2325. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  2326. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  2327. #define GPIO_BSRR_BR10_Msk                   (0x1U << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  2328. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  2329. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  2330. #define GPIO_BSRR_BR11_Msk                   (0x1U << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  2331. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  2332. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  2333. #define GPIO_BSRR_BR12_Msk                   (0x1U << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  2334. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  2335. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  2336. #define GPIO_BSRR_BR13_Msk                   (0x1U << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  2337. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  2338. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  2339. #define GPIO_BSRR_BR14_Msk                   (0x1U << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  2340. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  2341. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  2342. #define GPIO_BSRR_BR15_Msk                   (0x1U << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  2343. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  2344.  
  2345. /*******************  Bit definition for GPIO_BRR register  *******************/
  2346. #define GPIO_BRR_BR0_Pos                     (0U)                              
  2347. #define GPIO_BRR_BR0_Msk                     (0x1U << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  2348. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  2349. #define GPIO_BRR_BR1_Pos                     (1U)                              
  2350. #define GPIO_BRR_BR1_Msk                     (0x1U << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  2351. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  2352. #define GPIO_BRR_BR2_Pos                     (2U)                              
  2353. #define GPIO_BRR_BR2_Msk                     (0x1U << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  2354. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  2355. #define GPIO_BRR_BR3_Pos                     (3U)                              
  2356. #define GPIO_BRR_BR3_Msk                     (0x1U << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  2357. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  2358. #define GPIO_BRR_BR4_Pos                     (4U)                              
  2359. #define GPIO_BRR_BR4_Msk                     (0x1U << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  2360. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  2361. #define GPIO_BRR_BR5_Pos                     (5U)                              
  2362. #define GPIO_BRR_BR5_Msk                     (0x1U << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  2363. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  2364. #define GPIO_BRR_BR6_Pos                     (6U)                              
  2365. #define GPIO_BRR_BR6_Msk                     (0x1U << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  2366. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  2367. #define GPIO_BRR_BR7_Pos                     (7U)                              
  2368. #define GPIO_BRR_BR7_Msk                     (0x1U << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  2369. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  2370. #define GPIO_BRR_BR8_Pos                     (8U)                              
  2371. #define GPIO_BRR_BR8_Msk                     (0x1U << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  2372. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  2373. #define GPIO_BRR_BR9_Pos                     (9U)                              
  2374. #define GPIO_BRR_BR9_Msk                     (0x1U << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  2375. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  2376. #define GPIO_BRR_BR10_Pos                    (10U)                            
  2377. #define GPIO_BRR_BR10_Msk                    (0x1U << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  2378. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  2379. #define GPIO_BRR_BR11_Pos                    (11U)                            
  2380. #define GPIO_BRR_BR11_Msk                    (0x1U << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  2381. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  2382. #define GPIO_BRR_BR12_Pos                    (12U)                            
  2383. #define GPIO_BRR_BR12_Msk                    (0x1U << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  2384. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  2385. #define GPIO_BRR_BR13_Pos                    (13U)                            
  2386. #define GPIO_BRR_BR13_Msk                    (0x1U << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  2387. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  2388. #define GPIO_BRR_BR14_Pos                    (14U)                            
  2389. #define GPIO_BRR_BR14_Msk                    (0x1U << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  2390. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  2391. #define GPIO_BRR_BR15_Pos                    (15U)                            
  2392. #define GPIO_BRR_BR15_Msk                    (0x1U << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  2393. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  2394.  
  2395. /******************  Bit definition for GPIO_LCKR register  *******************/
  2396. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  2397. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  2398. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  2399. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  2400. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  2401. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  2402. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  2403. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  2404. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  2405. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  2406. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  2407. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  2408. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  2409. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  2410. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  2411. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  2412. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  2413. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  2414. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  2415. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  2416. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  2417. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  2418. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  2419. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  2420. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  2421. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  2422. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  2423. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  2424. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  2425. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  2426. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  2427. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  2428. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  2429. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  2430. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  2431. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  2432. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  2433. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  2434. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  2435. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  2436. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  2437. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  2438. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  2439. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  2440. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  2441. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  2442. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  2443. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  2444. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  2445. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  2446. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  2447.  
  2448. /*----------------------------------------------------------------------------*/
  2449.  
  2450. /******************  Bit definition for AFIO_EVCR register  *******************/
  2451. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  2452. #define AFIO_EVCR_PIN_Msk                    (0xFU << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  2453. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  2454. #define AFIO_EVCR_PIN_0                      (0x1U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  2455. #define AFIO_EVCR_PIN_1                      (0x2U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  2456. #define AFIO_EVCR_PIN_2                      (0x4U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  2457. #define AFIO_EVCR_PIN_3                      (0x8U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  2458.  
  2459. /*!< PIN configuration */
  2460. #define AFIO_EVCR_PIN_PX0                    ((uint32_t)0x00000000)            /*!< Pin 0 selected */
  2461. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  2462. #define AFIO_EVCR_PIN_PX1_Msk                (0x1U << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  2463. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  2464. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  2465. #define AFIO_EVCR_PIN_PX2_Msk                (0x1U << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  2466. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  2467. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  2468. #define AFIO_EVCR_PIN_PX3_Msk                (0x3U << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  2469. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  2470. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  2471. #define AFIO_EVCR_PIN_PX4_Msk                (0x1U << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  2472. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  2473. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  2474. #define AFIO_EVCR_PIN_PX5_Msk                (0x5U << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  2475. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  2476. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  2477. #define AFIO_EVCR_PIN_PX6_Msk                (0x3U << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  2478. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  2479. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  2480. #define AFIO_EVCR_PIN_PX7_Msk                (0x7U << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  2481. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  2482. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  2483. #define AFIO_EVCR_PIN_PX8_Msk                (0x1U << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  2484. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  2485. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  2486. #define AFIO_EVCR_PIN_PX9_Msk                (0x9U << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  2487. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  2488. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  2489. #define AFIO_EVCR_PIN_PX10_Msk               (0x5U << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  2490. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  2491. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  2492. #define AFIO_EVCR_PIN_PX11_Msk               (0xBU << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  2493. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  2494. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  2495. #define AFIO_EVCR_PIN_PX12_Msk               (0x3U << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  2496. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  2497. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  2498. #define AFIO_EVCR_PIN_PX13_Msk               (0xDU << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  2499. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  2500. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  2501. #define AFIO_EVCR_PIN_PX14_Msk               (0x7U << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  2502. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  2503. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  2504. #define AFIO_EVCR_PIN_PX15_Msk               (0xFU << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  2505. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  2506.  
  2507. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  2508. #define AFIO_EVCR_PORT_Msk                   (0x7U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  2509. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  2510. #define AFIO_EVCR_PORT_0                     (0x1U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  2511. #define AFIO_EVCR_PORT_1                     (0x2U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  2512. #define AFIO_EVCR_PORT_2                     (0x4U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  2513.  
  2514. /*!< PORT configuration */
  2515. #define AFIO_EVCR_PORT_PA                    ((uint32_t)0x00000000)            /*!< Port A selected */
  2516. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  2517. #define AFIO_EVCR_PORT_PB_Msk                (0x1U << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  2518. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  2519. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  2520. #define AFIO_EVCR_PORT_PC_Msk                (0x1U << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  2521. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  2522. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  2523. #define AFIO_EVCR_PORT_PD_Msk                (0x3U << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  2524. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  2525. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  2526. #define AFIO_EVCR_PORT_PE_Msk                (0x1U << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  2527. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  2528.  
  2529. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  2530. #define AFIO_EVCR_EVOE_Msk                   (0x1U << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  2531. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  2532.  
  2533. /******************  Bit definition for AFIO_MAPR register  *******************/
  2534. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  2535. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1U << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  2536. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  2537. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  2538. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1U << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  2539. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  2540. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  2541. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1U << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  2542. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  2543. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  2544. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1U << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  2545. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  2546.  
  2547. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  2548. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  2549. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  2550. #define AFIO_MAPR_USART3_REMAP_0             (0x1U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  2551. #define AFIO_MAPR_USART3_REMAP_1             (0x2U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  2552.  
  2553. /* USART3_REMAP configuration */
  2554. #define AFIO_MAPR_USART3_REMAP_NOREMAP       ((uint32_t)0x00000000)            /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  2555. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  2556. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  2557. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  2558. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  2559. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3U << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  2560. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  2561.  
  2562. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  2563. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  2564. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  2565. #define AFIO_MAPR_TIM1_REMAP_0               (0x1U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  2566. #define AFIO_MAPR_TIM1_REMAP_1               (0x2U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  2567.  
  2568. /*!< TIM1_REMAP configuration */
  2569. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  2570. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  2571. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  2572. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  2573. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  2574. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  2575. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  2576.  
  2577. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  2578. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  2579. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  2580. #define AFIO_MAPR_TIM2_REMAP_0               (0x1U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  2581. #define AFIO_MAPR_TIM2_REMAP_1               (0x2U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  2582.  
  2583. /*!< TIM2_REMAP configuration */
  2584. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  2585. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  2586. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  2587. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  2588. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  2589. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  2590. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  2591. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  2592. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  2593. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  2594.  
  2595. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  2596. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  2597. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  2598. #define AFIO_MAPR_TIM3_REMAP_0               (0x1U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  2599. #define AFIO_MAPR_TIM3_REMAP_1               (0x2U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  2600.  
  2601. /*!< TIM3_REMAP configuration */
  2602. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  2603. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2604. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2605. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2606. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2607. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2608. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2609.  
  2610. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2611. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1U << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2612. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2613.  
  2614. #define AFIO_MAPR_CAN_REMAP_Pos              (13U)                            
  2615. #define AFIO_MAPR_CAN_REMAP_Msk              (0x3U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00006000 */
  2616. #define AFIO_MAPR_CAN_REMAP                  AFIO_MAPR_CAN_REMAP_Msk           /*!< CAN_REMAP[1:0] bits (CAN Alternate function remapping) */
  2617. #define AFIO_MAPR_CAN_REMAP_0                (0x1U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00002000 */
  2618. #define AFIO_MAPR_CAN_REMAP_1                (0x2U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00004000 */
  2619.  
  2620. /*!< CAN_REMAP configuration */
  2621. #define AFIO_MAPR_CAN_REMAP_REMAP1           ((uint32_t)0x00000000)            /*!< CANRX mapped to PA11, CANTX mapped to PA12 */
  2622. #define AFIO_MAPR_CAN_REMAP_REMAP2_Pos       (14U)                            
  2623. #define AFIO_MAPR_CAN_REMAP_REMAP2_Msk       (0x1U << AFIO_MAPR_CAN_REMAP_REMAP2_Pos) /*!< 0x00004000 */
  2624. #define AFIO_MAPR_CAN_REMAP_REMAP2           AFIO_MAPR_CAN_REMAP_REMAP2_Msk    /*!< CANRX mapped to PB8, CANTX mapped to PB9 */
  2625. #define AFIO_MAPR_CAN_REMAP_REMAP3_Pos       (13U)                            
  2626. #define AFIO_MAPR_CAN_REMAP_REMAP3_Msk       (0x3U << AFIO_MAPR_CAN_REMAP_REMAP3_Pos) /*!< 0x00006000 */
  2627. #define AFIO_MAPR_CAN_REMAP_REMAP3           AFIO_MAPR_CAN_REMAP_REMAP3_Msk    /*!< CANRX mapped to PD0, CANTX mapped to PD1 */
  2628.  
  2629. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2630. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1U << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2631. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2632. #define AFIO_MAPR_TIM5CH4_IREMAP_Pos         (16U)                            
  2633. #define AFIO_MAPR_TIM5CH4_IREMAP_Msk         (0x1U << AFIO_MAPR_TIM5CH4_IREMAP_Pos) /*!< 0x00010000 */
  2634. #define AFIO_MAPR_TIM5CH4_IREMAP             AFIO_MAPR_TIM5CH4_IREMAP_Msk      /*!< TIM5 Channel4 Internal Remap */
  2635. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP_Pos     (17U)                            
  2636. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP_Msk     (0x1U << AFIO_MAPR_ADC1_ETRGINJ_REMAP_Pos) /*!< 0x00020000 */
  2637. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP         AFIO_MAPR_ADC1_ETRGINJ_REMAP_Msk  /*!< ADC 1 External Trigger Injected Conversion remapping */
  2638. #define AFIO_MAPR_ADC1_ETRGREG_REMAP_Pos     (18U)                            
  2639. #define AFIO_MAPR_ADC1_ETRGREG_REMAP_Msk     (0x1U << AFIO_MAPR_ADC1_ETRGREG_REMAP_Pos) /*!< 0x00040000 */
  2640. #define AFIO_MAPR_ADC1_ETRGREG_REMAP         AFIO_MAPR_ADC1_ETRGREG_REMAP_Msk  /*!< ADC 1 External Trigger Regular Conversion remapping */
  2641. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP_Pos     (19U)                            
  2642. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP_Msk     (0x1U << AFIO_MAPR_ADC2_ETRGINJ_REMAP_Pos) /*!< 0x00080000 */
  2643. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP         AFIO_MAPR_ADC2_ETRGINJ_REMAP_Msk  /*!< ADC 2 External Trigger Injected Conversion remapping */
  2644. #define AFIO_MAPR_ADC2_ETRGREG_REMAP_Pos     (20U)                            
  2645. #define AFIO_MAPR_ADC2_ETRGREG_REMAP_Msk     (0x1U << AFIO_MAPR_ADC2_ETRGREG_REMAP_Pos) /*!< 0x00100000 */
  2646. #define AFIO_MAPR_ADC2_ETRGREG_REMAP         AFIO_MAPR_ADC2_ETRGREG_REMAP_Msk  /*!< ADC 2 External Trigger Regular Conversion remapping */
  2647.  
  2648. /*!< SWJ_CFG configuration */
  2649. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2650. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2651. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2652. #define AFIO_MAPR_SWJ_CFG_0                  (0x1U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2653. #define AFIO_MAPR_SWJ_CFG_1                  (0x2U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2654. #define AFIO_MAPR_SWJ_CFG_2                  (0x4U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2655.  
  2656. #define AFIO_MAPR_SWJ_CFG_RESET              ((uint32_t)0x00000000)            /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2657. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2658. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1U << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2659. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2660. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2661. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1U << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2662. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2663. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2664. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1U << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2665. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2666.  
  2667.  
  2668. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2669. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2670. #define AFIO_EXTICR1_EXTI0_Msk               (0xFU << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2671. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2672. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2673. #define AFIO_EXTICR1_EXTI1_Msk               (0xFU << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2674. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2675. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2676. #define AFIO_EXTICR1_EXTI2_Msk               (0xFU << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2677. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2678. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2679. #define AFIO_EXTICR1_EXTI3_Msk               (0xFU << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2680. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2681.  
  2682. /*!< EXTI0 configuration */
  2683. #define AFIO_EXTICR1_EXTI0_PA                ((uint32_t)0x00000000)            /*!< PA[0] pin */
  2684. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2685. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2686. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2687. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2688. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2689. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2690. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2691. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2692. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2693. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2694. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2695. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2696. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2697. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2698. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2699. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2700. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2701. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2702.  
  2703. /*!< EXTI1 configuration */
  2704. #define AFIO_EXTICR1_EXTI1_PA                ((uint32_t)0x00000000)            /*!< PA[1] pin */
  2705. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2706. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2707. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2708. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2709. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2710. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2711. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2712. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2713. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2714. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2715. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2716. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2717. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2718. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2719. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2720. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2721. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2722. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2723.  
  2724. /*!< EXTI2 configuration */  
  2725. #define AFIO_EXTICR1_EXTI2_PA                ((uint32_t)0x00000000)            /*!< PA[2] pin */
  2726. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2727. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2728. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2729. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2730. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2731. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2732. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2733. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2734. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2735. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  2736. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  2737. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  2738. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  2739. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  2740. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  2741. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  2742. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  2743. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  2744.  
  2745. /*!< EXTI3 configuration */
  2746. #define AFIO_EXTICR1_EXTI3_PA                ((uint32_t)0x00000000)            /*!< PA[3] pin */
  2747. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  2748. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  2749. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  2750. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  2751. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  2752. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  2753. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  2754. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  2755. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  2756. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  2757. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  2758. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  2759. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  2760. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  2761. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  2762. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  2763. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  2764. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  2765.  
  2766. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  2767. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  2768. #define AFIO_EXTICR2_EXTI4_Msk               (0xFU << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  2769. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  2770. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  2771. #define AFIO_EXTICR2_EXTI5_Msk               (0xFU << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  2772. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  2773. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  2774. #define AFIO_EXTICR2_EXTI6_Msk               (0xFU << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  2775. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  2776. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  2777. #define AFIO_EXTICR2_EXTI7_Msk               (0xFU << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  2778. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  2779.  
  2780. /*!< EXTI4 configuration */
  2781. #define AFIO_EXTICR2_EXTI4_PA                ((uint32_t)0x00000000)            /*!< PA[4] pin */
  2782. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  2783. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  2784. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  2785. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  2786. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  2787. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  2788. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  2789. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  2790. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  2791. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  2792. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  2793. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  2794. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  2795. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  2796. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  2797. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  2798. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  2799. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  2800.  
  2801. /* EXTI5 configuration */
  2802. #define AFIO_EXTICR2_EXTI5_PA                ((uint32_t)0x00000000)            /*!< PA[5] pin */
  2803. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  2804. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  2805. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  2806. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  2807. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  2808. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  2809. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  2810. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  2811. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  2812. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  2813. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  2814. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  2815. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  2816. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  2817. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  2818. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  2819. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  2820. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  2821.  
  2822. /*!< EXTI6 configuration */  
  2823. #define AFIO_EXTICR2_EXTI6_PA                ((uint32_t)0x00000000)            /*!< PA[6] pin */
  2824. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  2825. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  2826. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  2827. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  2828. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  2829. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  2830. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  2831. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  2832. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  2833. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  2834. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  2835. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  2836. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  2837. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  2838. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  2839. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  2840. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  2841. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  2842.  
  2843. /*!< EXTI7 configuration */
  2844. #define AFIO_EXTICR2_EXTI7_PA                ((uint32_t)0x00000000)            /*!< PA[7] pin */
  2845. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  2846. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  2847. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  2848. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  2849. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  2850. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  2851. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  2852. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  2853. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  2854. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  2855. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  2856. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  2857. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  2858. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  2859. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  2860. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  2861. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  2862. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  2863.  
  2864. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  2865. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  2866. #define AFIO_EXTICR3_EXTI8_Msk               (0xFU << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  2867. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  2868. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  2869. #define AFIO_EXTICR3_EXTI9_Msk               (0xFU << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  2870. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  2871. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  2872. #define AFIO_EXTICR3_EXTI10_Msk              (0xFU << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  2873. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  2874. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  2875. #define AFIO_EXTICR3_EXTI11_Msk              (0xFU << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  2876. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  2877.  
  2878. /*!< EXTI8 configuration */
  2879. #define AFIO_EXTICR3_EXTI8_PA                ((uint32_t)0x00000000)            /*!< PA[8] pin */
  2880. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  2881. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  2882. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  2883. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  2884. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  2885. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  2886. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  2887. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  2888. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  2889. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  2890. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  2891. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  2892. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  2893. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  2894. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  2895. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  2896. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  2897. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  2898.  
  2899. /*!< EXTI9 configuration */
  2900. #define AFIO_EXTICR3_EXTI9_PA                ((uint32_t)0x00000000)            /*!< PA[9] pin */
  2901. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  2902. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  2903. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  2904. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  2905. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  2906. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  2907. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  2908. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  2909. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  2910. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  2911. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  2912. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  2913. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  2914. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  2915. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  2916. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  2917. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  2918. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  2919.  
  2920. /*!< EXTI10 configuration */  
  2921. #define AFIO_EXTICR3_EXTI10_PA               ((uint32_t)0x00000000)            /*!< PA[10] pin */
  2922. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  2923. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  2924. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  2925. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  2926. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  2927. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  2928. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  2929. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  2930. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  2931. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  2932. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  2933. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  2934. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  2935. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  2936. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  2937. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  2938. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  2939. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  2940.  
  2941. /*!< EXTI11 configuration */
  2942. #define AFIO_EXTICR3_EXTI11_PA               ((uint32_t)0x00000000)            /*!< PA[11] pin */
  2943. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  2944. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  2945. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  2946. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  2947. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  2948. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  2949. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  2950. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  2951. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  2952. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  2953. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  2954. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  2955. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  2956. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  2957. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  2958. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  2959. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  2960. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  2961.  
  2962. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  2963. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  2964. #define AFIO_EXTICR4_EXTI12_Msk              (0xFU << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  2965. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  2966. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  2967. #define AFIO_EXTICR4_EXTI13_Msk              (0xFU << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  2968. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  2969. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  2970. #define AFIO_EXTICR4_EXTI14_Msk              (0xFU << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  2971. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  2972. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  2973. #define AFIO_EXTICR4_EXTI15_Msk              (0xFU << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  2974. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  2975.  
  2976. /* EXTI12 configuration */
  2977. #define AFIO_EXTICR4_EXTI12_PA               ((uint32_t)0x00000000)            /*!< PA[12] pin */
  2978. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  2979. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  2980. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  2981. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  2982. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  2983. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  2984. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  2985. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  2986. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  2987. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  2988. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  2989. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  2990. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  2991. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  2992. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  2993. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  2994. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  2995. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  2996.  
  2997. /* EXTI13 configuration */
  2998. #define AFIO_EXTICR4_EXTI13_PA               ((uint32_t)0x00000000)            /*!< PA[13] pin */
  2999. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  3000. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  3001. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  3002. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  3003. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  3004. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  3005. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  3006. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  3007. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  3008. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  3009. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  3010. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  3011. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  3012. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  3013. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  3014. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  3015. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  3016. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  3017.  
  3018. /*!< EXTI14 configuration */  
  3019. #define AFIO_EXTICR4_EXTI14_PA               ((uint32_t)0x00000000)            /*!< PA[14] pin */
  3020. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  3021. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  3022. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  3023. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  3024. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  3025. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  3026. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  3027. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  3028. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  3029. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  3030. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  3031. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  3032. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  3033. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  3034. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  3035. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  3036. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  3037. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  3038.  
  3039. /*!< EXTI15 configuration */
  3040. #define AFIO_EXTICR4_EXTI15_PA               ((uint32_t)0x00000000)            /*!< PA[15] pin */
  3041. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  3042. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  3043. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  3044. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  3045. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  3046. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  3047. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  3048. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  3049. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  3050. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  3051. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  3052. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  3053. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  3054. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  3055. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  3056. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  3057. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  3058. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  3059.  
  3060. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  3061.  
  3062.  
  3063. #define AFIO_MAPR2_TIM9_REMAP_Pos            (5U)                              
  3064. #define AFIO_MAPR2_TIM9_REMAP_Msk            (0x1U << AFIO_MAPR2_TIM9_REMAP_Pos) /*!< 0x00000020 */
  3065. #define AFIO_MAPR2_TIM9_REMAP                AFIO_MAPR2_TIM9_REMAP_Msk         /*!< TIM9 remapping */
  3066. #define AFIO_MAPR2_TIM10_REMAP_Pos           (6U)                              
  3067. #define AFIO_MAPR2_TIM10_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM10_REMAP_Pos) /*!< 0x00000040 */
  3068. #define AFIO_MAPR2_TIM10_REMAP               AFIO_MAPR2_TIM10_REMAP_Msk        /*!< TIM10 remapping */
  3069. #define AFIO_MAPR2_TIM11_REMAP_Pos           (7U)                              
  3070. #define AFIO_MAPR2_TIM11_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM11_REMAP_Pos) /*!< 0x00000080 */
  3071. #define AFIO_MAPR2_TIM11_REMAP               AFIO_MAPR2_TIM11_REMAP_Msk        /*!< TIM11 remapping */
  3072. #define AFIO_MAPR2_TIM13_REMAP_Pos           (8U)                              
  3073. #define AFIO_MAPR2_TIM13_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM13_REMAP_Pos) /*!< 0x00000100 */
  3074. #define AFIO_MAPR2_TIM13_REMAP               AFIO_MAPR2_TIM13_REMAP_Msk        /*!< TIM13 remapping */
  3075. #define AFIO_MAPR2_TIM14_REMAP_Pos           (9U)                              
  3076. #define AFIO_MAPR2_TIM14_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM14_REMAP_Pos) /*!< 0x00000200 */
  3077. #define AFIO_MAPR2_TIM14_REMAP               AFIO_MAPR2_TIM14_REMAP_Msk        /*!< TIM14 remapping */
  3078. #define AFIO_MAPR2_FSMC_NADV_REMAP_Pos       (10U)                            
  3079. #define AFIO_MAPR2_FSMC_NADV_REMAP_Msk       (0x1U << AFIO_MAPR2_FSMC_NADV_REMAP_Pos) /*!< 0x00000400 */
  3080. #define AFIO_MAPR2_FSMC_NADV_REMAP           AFIO_MAPR2_FSMC_NADV_REMAP_Msk    /*!< FSMC NADV remapping */
  3081.  
  3082. /******************************************************************************/
  3083. /*                                                                            */
  3084. /*                               SystemTick                                   */
  3085. /*                                                                            */
  3086. /******************************************************************************/
  3087.  
  3088. /*****************  Bit definition for SysTick_CTRL register  *****************/
  3089. #define SysTick_CTRL_ENABLE                 ((uint32_t)0x00000001)             /*!< Counter enable */
  3090. #define SysTick_CTRL_TICKINT                ((uint32_t)0x00000002)             /*!< Counting down to 0 pends the SysTick handler */
  3091. #define SysTick_CTRL_CLKSOURCE              ((uint32_t)0x00000004)             /*!< Clock source */
  3092. #define SysTick_CTRL_COUNTFLAG              ((uint32_t)0x00010000)             /*!< Count Flag */
  3093.  
  3094. /*****************  Bit definition for SysTick_LOAD register  *****************/
  3095. #define SysTick_LOAD_RELOAD                 ((uint32_t)0x00FFFFFF)             /*!< Value to load into the SysTick Current Value Register when the counter reaches 0 */
  3096.  
  3097. /*****************  Bit definition for SysTick_VAL register  ******************/
  3098. #define SysTick_VAL_CURRENT                 ((uint32_t)0x00FFFFFF)             /*!< Current value at the time the register is accessed */
  3099.  
  3100. /*****************  Bit definition for SysTick_CALIB register  ****************/
  3101. #define SysTick_CALIB_TENMS                 ((uint32_t)0x00FFFFFF)             /*!< Reload value to use for 10ms timing */
  3102. #define SysTick_CALIB_SKEW                  ((uint32_t)0x40000000)             /*!< Calibration value is not exactly 10 ms */
  3103. #define SysTick_CALIB_NOREF                 ((uint32_t)0x80000000)             /*!< The reference clock is not provided */
  3104.  
  3105. /******************************************************************************/
  3106. /*                                                                            */
  3107. /*                  Nested Vectored Interrupt Controller                      */
  3108. /*                                                                            */
  3109. /******************************************************************************/
  3110.  
  3111. /******************  Bit definition for NVIC_ISER register  *******************/
  3112. #define NVIC_ISER_SETENA_Pos                (0U)                              
  3113. #define NVIC_ISER_SETENA_Msk                (0xFFFFFFFFU << NVIC_ISER_SETENA_Pos) /*!< 0xFFFFFFFF */
  3114. #define NVIC_ISER_SETENA                    NVIC_ISER_SETENA_Msk               /*!< Interrupt set enable bits */
  3115. #define NVIC_ISER_SETENA_0                  (0x00000001U << NVIC_ISER_SETENA_Pos) /*!< 0x00000001 */
  3116. #define NVIC_ISER_SETENA_1                  (0x00000002U << NVIC_ISER_SETENA_Pos) /*!< 0x00000002 */
  3117. #define NVIC_ISER_SETENA_2                  (0x00000004U << NVIC_ISER_SETENA_Pos) /*!< 0x00000004 */
  3118. #define NVIC_ISER_SETENA_3                  (0x00000008U << NVIC_ISER_SETENA_Pos) /*!< 0x00000008 */
  3119. #define NVIC_ISER_SETENA_4                  (0x00000010U << NVIC_ISER_SETENA_Pos) /*!< 0x00000010 */
  3120. #define NVIC_ISER_SETENA_5                  (0x00000020U << NVIC_ISER_SETENA_Pos) /*!< 0x00000020 */
  3121. #define NVIC_ISER_SETENA_6                  (0x00000040U << NVIC_ISER_SETENA_Pos) /*!< 0x00000040 */
  3122. #define NVIC_ISER_SETENA_7                  (0x00000080U << NVIC_ISER_SETENA_Pos) /*!< 0x00000080 */
  3123. #define NVIC_ISER_SETENA_8                  (0x00000100U << NVIC_ISER_SETENA_Pos) /*!< 0x00000100 */
  3124. #define NVIC_ISER_SETENA_9                  (0x00000200U << NVIC_ISER_SETENA_Pos) /*!< 0x00000200 */
  3125. #define NVIC_ISER_SETENA_10                 (0x00000400U << NVIC_ISER_SETENA_Pos) /*!< 0x00000400 */
  3126. #define NVIC_ISER_SETENA_11                 (0x00000800U << NVIC_ISER_SETENA_Pos) /*!< 0x00000800 */
  3127. #define NVIC_ISER_SETENA_12                 (0x00001000U << NVIC_ISER_SETENA_Pos) /*!< 0x00001000 */
  3128. #define NVIC_ISER_SETENA_13                 (0x00002000U << NVIC_ISER_SETENA_Pos) /*!< 0x00002000 */
  3129. #define NVIC_ISER_SETENA_14                 (0x00004000U << NVIC_ISER_SETENA_Pos) /*!< 0x00004000 */
  3130. #define NVIC_ISER_SETENA_15                 (0x00008000U << NVIC_ISER_SETENA_Pos) /*!< 0x00008000 */
  3131. #define NVIC_ISER_SETENA_16                 (0x00010000U << NVIC_ISER_SETENA_Pos) /*!< 0x00010000 */
  3132. #define NVIC_ISER_SETENA_17                 (0x00020000U << NVIC_ISER_SETENA_Pos) /*!< 0x00020000 */
  3133. #define NVIC_ISER_SETENA_18                 (0x00040000U << NVIC_ISER_SETENA_Pos) /*!< 0x00040000 */
  3134. #define NVIC_ISER_SETENA_19                 (0x00080000U << NVIC_ISER_SETENA_Pos) /*!< 0x00080000 */
  3135. #define NVIC_ISER_SETENA_20                 (0x00100000U << NVIC_ISER_SETENA_Pos) /*!< 0x00100000 */
  3136. #define NVIC_ISER_SETENA_21                 (0x00200000U << NVIC_ISER_SETENA_Pos) /*!< 0x00200000 */
  3137. #define NVIC_ISER_SETENA_22                 (0x00400000U << NVIC_ISER_SETENA_Pos) /*!< 0x00400000 */
  3138. #define NVIC_ISER_SETENA_23                 (0x00800000U << NVIC_ISER_SETENA_Pos) /*!< 0x00800000 */
  3139. #define NVIC_ISER_SETENA_24                 (0x01000000U << NVIC_ISER_SETENA_Pos) /*!< 0x01000000 */
  3140. #define NVIC_ISER_SETENA_25                 (0x02000000U << NVIC_ISER_SETENA_Pos) /*!< 0x02000000 */
  3141. #define NVIC_ISER_SETENA_26                 (0x04000000U << NVIC_ISER_SETENA_Pos) /*!< 0x04000000 */
  3142. #define NVIC_ISER_SETENA_27                 (0x08000000U << NVIC_ISER_SETENA_Pos) /*!< 0x08000000 */
  3143. #define NVIC_ISER_SETENA_28                 (0x10000000U << NVIC_ISER_SETENA_Pos) /*!< 0x10000000 */
  3144. #define NVIC_ISER_SETENA_29                 (0x20000000U << NVIC_ISER_SETENA_Pos) /*!< 0x20000000 */
  3145. #define NVIC_ISER_SETENA_30                 (0x40000000U << NVIC_ISER_SETENA_Pos) /*!< 0x40000000 */
  3146. #define NVIC_ISER_SETENA_31                 (0x80000000U << NVIC_ISER_SETENA_Pos) /*!< 0x80000000 */
  3147.  
  3148. /******************  Bit definition for NVIC_ICER register  *******************/
  3149. #define NVIC_ICER_CLRENA_Pos                (0U)                              
  3150. #define NVIC_ICER_CLRENA_Msk                (0xFFFFFFFFU << NVIC_ICER_CLRENA_Pos) /*!< 0xFFFFFFFF */
  3151. #define NVIC_ICER_CLRENA                    NVIC_ICER_CLRENA_Msk               /*!< Interrupt clear-enable bits */
  3152. #define NVIC_ICER_CLRENA_0                  (0x00000001U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000001 */
  3153. #define NVIC_ICER_CLRENA_1                  (0x00000002U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000002 */
  3154. #define NVIC_ICER_CLRENA_2                  (0x00000004U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000004 */
  3155. #define NVIC_ICER_CLRENA_3                  (0x00000008U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000008 */
  3156. #define NVIC_ICER_CLRENA_4                  (0x00000010U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000010 */
  3157. #define NVIC_ICER_CLRENA_5                  (0x00000020U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000020 */
  3158. #define NVIC_ICER_CLRENA_6                  (0x00000040U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000040 */
  3159. #define NVIC_ICER_CLRENA_7                  (0x00000080U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000080 */
  3160. #define NVIC_ICER_CLRENA_8                  (0x00000100U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000100 */
  3161. #define NVIC_ICER_CLRENA_9                  (0x00000200U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000200 */
  3162. #define NVIC_ICER_CLRENA_10                 (0x00000400U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000400 */
  3163. #define NVIC_ICER_CLRENA_11                 (0x00000800U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000800 */
  3164. #define NVIC_ICER_CLRENA_12                 (0x00001000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00001000 */
  3165. #define NVIC_ICER_CLRENA_13                 (0x00002000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00002000 */
  3166. #define NVIC_ICER_CLRENA_14                 (0x00004000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00004000 */
  3167. #define NVIC_ICER_CLRENA_15                 (0x00008000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00008000 */
  3168. #define NVIC_ICER_CLRENA_16                 (0x00010000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00010000 */
  3169. #define NVIC_ICER_CLRENA_17                 (0x00020000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00020000 */
  3170. #define NVIC_ICER_CLRENA_18                 (0x00040000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00040000 */
  3171. #define NVIC_ICER_CLRENA_19                 (0x00080000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00080000 */
  3172. #define NVIC_ICER_CLRENA_20                 (0x00100000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00100000 */
  3173. #define NVIC_ICER_CLRENA_21                 (0x00200000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00200000 */
  3174. #define NVIC_ICER_CLRENA_22                 (0x00400000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00400000 */
  3175. #define NVIC_ICER_CLRENA_23                 (0x00800000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00800000 */
  3176. #define NVIC_ICER_CLRENA_24                 (0x01000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x01000000 */
  3177. #define NVIC_ICER_CLRENA_25                 (0x02000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x02000000 */
  3178. #define NVIC_ICER_CLRENA_26                 (0x04000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x04000000 */
  3179. #define NVIC_ICER_CLRENA_27                 (0x08000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x08000000 */
  3180. #define NVIC_ICER_CLRENA_28                 (0x10000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x10000000 */
  3181. #define NVIC_ICER_CLRENA_29                 (0x20000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x20000000 */
  3182. #define NVIC_ICER_CLRENA_30                 (0x40000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x40000000 */
  3183. #define NVIC_ICER_CLRENA_31                 (0x80000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x80000000 */
  3184.  
  3185. /******************  Bit definition for NVIC_ISPR register  *******************/
  3186. #define NVIC_ISPR_SETPEND_Pos               (0U)                              
  3187. #define NVIC_ISPR_SETPEND_Msk               (0xFFFFFFFFU << NVIC_ISPR_SETPEND_Pos) /*!< 0xFFFFFFFF */
  3188. #define NVIC_ISPR_SETPEND                   NVIC_ISPR_SETPEND_Msk              /*!< Interrupt set-pending bits */
  3189. #define NVIC_ISPR_SETPEND_0                 (0x00000001U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000001 */
  3190. #define NVIC_ISPR_SETPEND_1                 (0x00000002U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000002 */
  3191. #define NVIC_ISPR_SETPEND_2                 (0x00000004U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000004 */
  3192. #define NVIC_ISPR_SETPEND_3                 (0x00000008U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000008 */
  3193. #define NVIC_ISPR_SETPEND_4                 (0x00000010U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000010 */
  3194. #define NVIC_ISPR_SETPEND_5                 (0x00000020U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000020 */
  3195. #define NVIC_ISPR_SETPEND_6                 (0x00000040U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000040 */
  3196. #define NVIC_ISPR_SETPEND_7                 (0x00000080U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000080 */
  3197. #define NVIC_ISPR_SETPEND_8                 (0x00000100U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000100 */
  3198. #define NVIC_ISPR_SETPEND_9                 (0x00000200U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000200 */
  3199. #define NVIC_ISPR_SETPEND_10                (0x00000400U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000400 */
  3200. #define NVIC_ISPR_SETPEND_11                (0x00000800U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000800 */
  3201. #define NVIC_ISPR_SETPEND_12                (0x00001000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00001000 */
  3202. #define NVIC_ISPR_SETPEND_13                (0x00002000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00002000 */
  3203. #define NVIC_ISPR_SETPEND_14                (0x00004000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00004000 */
  3204. #define NVIC_ISPR_SETPEND_15                (0x00008000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00008000 */
  3205. #define NVIC_ISPR_SETPEND_16                (0x00010000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00010000 */
  3206. #define NVIC_ISPR_SETPEND_17                (0x00020000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00020000 */
  3207. #define NVIC_ISPR_SETPEND_18                (0x00040000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00040000 */
  3208. #define NVIC_ISPR_SETPEND_19                (0x00080000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00080000 */
  3209. #define NVIC_ISPR_SETPEND_20                (0x00100000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00100000 */
  3210. #define NVIC_ISPR_SETPEND_21                (0x00200000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00200000 */
  3211. #define NVIC_ISPR_SETPEND_22                (0x00400000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00400000 */
  3212. #define NVIC_ISPR_SETPEND_23                (0x00800000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00800000 */
  3213. #define NVIC_ISPR_SETPEND_24                (0x01000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x01000000 */
  3214. #define NVIC_ISPR_SETPEND_25                (0x02000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x02000000 */
  3215. #define NVIC_ISPR_SETPEND_26                (0x04000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x04000000 */
  3216. #define NVIC_ISPR_SETPEND_27                (0x08000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x08000000 */
  3217. #define NVIC_ISPR_SETPEND_28                (0x10000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x10000000 */
  3218. #define NVIC_ISPR_SETPEND_29                (0x20000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x20000000 */
  3219. #define NVIC_ISPR_SETPEND_30                (0x40000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x40000000 */
  3220. #define NVIC_ISPR_SETPEND_31                (0x80000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x80000000 */
  3221.  
  3222. /******************  Bit definition for NVIC_ICPR register  *******************/
  3223. #define NVIC_ICPR_CLRPEND_Pos               (0U)                              
  3224. #define NVIC_ICPR_CLRPEND_Msk               (0xFFFFFFFFU << NVIC_ICPR_CLRPEND_Pos) /*!< 0xFFFFFFFF */
  3225. #define NVIC_ICPR_CLRPEND                   NVIC_ICPR_CLRPEND_Msk              /*!< Interrupt clear-pending bits */
  3226. #define NVIC_ICPR_CLRPEND_0                 (0x00000001U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000001 */
  3227. #define NVIC_ICPR_CLRPEND_1                 (0x00000002U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000002 */
  3228. #define NVIC_ICPR_CLRPEND_2                 (0x00000004U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000004 */
  3229. #define NVIC_ICPR_CLRPEND_3                 (0x00000008U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000008 */
  3230. #define NVIC_ICPR_CLRPEND_4                 (0x00000010U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000010 */
  3231. #define NVIC_ICPR_CLRPEND_5                 (0x00000020U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000020 */
  3232. #define NVIC_ICPR_CLRPEND_6                 (0x00000040U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000040 */
  3233. #define NVIC_ICPR_CLRPEND_7                 (0x00000080U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000080 */
  3234. #define NVIC_ICPR_CLRPEND_8                 (0x00000100U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000100 */
  3235. #define NVIC_ICPR_CLRPEND_9                 (0x00000200U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000200 */
  3236. #define NVIC_ICPR_CLRPEND_10                (0x00000400U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000400 */
  3237. #define NVIC_ICPR_CLRPEND_11                (0x00000800U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000800 */
  3238. #define NVIC_ICPR_CLRPEND_12                (0x00001000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00001000 */
  3239. #define NVIC_ICPR_CLRPEND_13                (0x00002000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00002000 */
  3240. #define NVIC_ICPR_CLRPEND_14                (0x00004000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00004000 */
  3241. #define NVIC_ICPR_CLRPEND_15                (0x00008000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00008000 */
  3242. #define NVIC_ICPR_CLRPEND_16                (0x00010000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00010000 */
  3243. #define NVIC_ICPR_CLRPEND_17                (0x00020000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00020000 */
  3244. #define NVIC_ICPR_CLRPEND_18                (0x00040000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00040000 */
  3245. #define NVIC_ICPR_CLRPEND_19                (0x00080000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00080000 */
  3246. #define NVIC_ICPR_CLRPEND_20                (0x00100000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00100000 */
  3247. #define NVIC_ICPR_CLRPEND_21                (0x00200000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00200000 */
  3248. #define NVIC_ICPR_CLRPEND_22                (0x00400000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00400000 */
  3249. #define NVIC_ICPR_CLRPEND_23                (0x00800000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00800000 */
  3250. #define NVIC_ICPR_CLRPEND_24                (0x01000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x01000000 */
  3251. #define NVIC_ICPR_CLRPEND_25                (0x02000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x02000000 */
  3252. #define NVIC_ICPR_CLRPEND_26                (0x04000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x04000000 */
  3253. #define NVIC_ICPR_CLRPEND_27                (0x08000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x08000000 */
  3254. #define NVIC_ICPR_CLRPEND_28                (0x10000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x10000000 */
  3255. #define NVIC_ICPR_CLRPEND_29                (0x20000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x20000000 */
  3256. #define NVIC_ICPR_CLRPEND_30                (0x40000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x40000000 */
  3257. #define NVIC_ICPR_CLRPEND_31                (0x80000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x80000000 */
  3258.  
  3259. /******************  Bit definition for NVIC_IABR register  *******************/
  3260. #define NVIC_IABR_ACTIVE_Pos                (0U)                              
  3261. #define NVIC_IABR_ACTIVE_Msk                (0xFFFFFFFFU << NVIC_IABR_ACTIVE_Pos) /*!< 0xFFFFFFFF */
  3262. #define NVIC_IABR_ACTIVE                    NVIC_IABR_ACTIVE_Msk               /*!< Interrupt active flags */
  3263. #define NVIC_IABR_ACTIVE_0                  (0x00000001U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000001 */
  3264. #define NVIC_IABR_ACTIVE_1                  (0x00000002U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000002 */
  3265. #define NVIC_IABR_ACTIVE_2                  (0x00000004U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000004 */
  3266. #define NVIC_IABR_ACTIVE_3                  (0x00000008U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000008 */
  3267. #define NVIC_IABR_ACTIVE_4                  (0x00000010U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000010 */
  3268. #define NVIC_IABR_ACTIVE_5                  (0x00000020U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000020 */
  3269. #define NVIC_IABR_ACTIVE_6                  (0x00000040U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000040 */
  3270. #define NVIC_IABR_ACTIVE_7                  (0x00000080U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000080 */
  3271. #define NVIC_IABR_ACTIVE_8                  (0x00000100U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000100 */
  3272. #define NVIC_IABR_ACTIVE_9                  (0x00000200U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000200 */
  3273. #define NVIC_IABR_ACTIVE_10                 (0x00000400U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000400 */
  3274. #define NVIC_IABR_ACTIVE_11                 (0x00000800U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000800 */
  3275. #define NVIC_IABR_ACTIVE_12                 (0x00001000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00001000 */
  3276. #define NVIC_IABR_ACTIVE_13                 (0x00002000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00002000 */
  3277. #define NVIC_IABR_ACTIVE_14                 (0x00004000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00004000 */
  3278. #define NVIC_IABR_ACTIVE_15                 (0x00008000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00008000 */
  3279. #define NVIC_IABR_ACTIVE_16                 (0x00010000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00010000 */
  3280. #define NVIC_IABR_ACTIVE_17                 (0x00020000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00020000 */
  3281. #define NVIC_IABR_ACTIVE_18                 (0x00040000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00040000 */
  3282. #define NVIC_IABR_ACTIVE_19                 (0x00080000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00080000 */
  3283. #define NVIC_IABR_ACTIVE_20                 (0x00100000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00100000 */
  3284. #define NVIC_IABR_ACTIVE_21                 (0x00200000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00200000 */
  3285. #define NVIC_IABR_ACTIVE_22                 (0x00400000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00400000 */
  3286. #define NVIC_IABR_ACTIVE_23                 (0x00800000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00800000 */
  3287. #define NVIC_IABR_ACTIVE_24                 (0x01000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x01000000 */
  3288. #define NVIC_IABR_ACTIVE_25                 (0x02000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x02000000 */
  3289. #define NVIC_IABR_ACTIVE_26                 (0x04000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x04000000 */
  3290. #define NVIC_IABR_ACTIVE_27                 (0x08000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x08000000 */
  3291. #define NVIC_IABR_ACTIVE_28                 (0x10000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x10000000 */
  3292. #define NVIC_IABR_ACTIVE_29                 (0x20000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x20000000 */
  3293. #define NVIC_IABR_ACTIVE_30                 (0x40000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x40000000 */
  3294. #define NVIC_IABR_ACTIVE_31                 (0x80000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x80000000 */
  3295.  
  3296. /******************  Bit definition for NVIC_PRI0 register  *******************/
  3297. #define NVIC_IPR0_PRI_0                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 0 */
  3298. #define NVIC_IPR0_PRI_1                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 1 */
  3299. #define NVIC_IPR0_PRI_2                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 2 */
  3300. #define NVIC_IPR0_PRI_3                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 3 */
  3301.  
  3302. /******************  Bit definition for NVIC_PRI1 register  *******************/
  3303. #define NVIC_IPR1_PRI_4                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 4 */
  3304. #define NVIC_IPR1_PRI_5                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 5 */
  3305. #define NVIC_IPR1_PRI_6                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 6 */
  3306. #define NVIC_IPR1_PRI_7                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 7 */
  3307.  
  3308. /******************  Bit definition for NVIC_PRI2 register  *******************/
  3309. #define NVIC_IPR2_PRI_8                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 8 */
  3310. #define NVIC_IPR2_PRI_9                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 9 */
  3311. #define NVIC_IPR2_PRI_10                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 10 */
  3312. #define NVIC_IPR2_PRI_11                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 11 */
  3313.  
  3314. /******************  Bit definition for NVIC_PRI3 register  *******************/
  3315. #define NVIC_IPR3_PRI_12                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 12 */
  3316. #define NVIC_IPR3_PRI_13                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 13 */
  3317. #define NVIC_IPR3_PRI_14                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 14 */
  3318. #define NVIC_IPR3_PRI_15                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 15 */
  3319.  
  3320. /******************  Bit definition for NVIC_PRI4 register  *******************/
  3321. #define NVIC_IPR4_PRI_16                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 16 */
  3322. #define NVIC_IPR4_PRI_17                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 17 */
  3323. #define NVIC_IPR4_PRI_18                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 18 */
  3324. #define NVIC_IPR4_PRI_19                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 19 */
  3325.  
  3326. /******************  Bit definition for NVIC_PRI5 register  *******************/
  3327. #define NVIC_IPR5_PRI_20                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 20 */
  3328. #define NVIC_IPR5_PRI_21                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 21 */
  3329. #define NVIC_IPR5_PRI_22                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 22 */
  3330. #define NVIC_IPR5_PRI_23                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 23 */
  3331.  
  3332. /******************  Bit definition for NVIC_PRI6 register  *******************/
  3333. #define NVIC_IPR6_PRI_24                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 24 */
  3334. #define NVIC_IPR6_PRI_25                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 25 */
  3335. #define NVIC_IPR6_PRI_26                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 26 */
  3336. #define NVIC_IPR6_PRI_27                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 27 */
  3337.  
  3338. /******************  Bit definition for NVIC_PRI7 register  *******************/
  3339. #define NVIC_IPR7_PRI_28                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 28 */
  3340. #define NVIC_IPR7_PRI_29                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 29 */
  3341. #define NVIC_IPR7_PRI_30                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 30 */
  3342. #define NVIC_IPR7_PRI_31                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 31 */
  3343.  
  3344. /******************  Bit definition for SCB_CPUID register  *******************/
  3345. #define SCB_CPUID_REVISION                  ((uint32_t)0x0000000F)             /*!< Implementation defined revision number */
  3346. #define SCB_CPUID_PARTNO                    ((uint32_t)0x0000FFF0)             /*!< Number of processor within family */
  3347. #define SCB_CPUID_Constant                  ((uint32_t)0x000F0000)             /*!< Reads as 0x0F */
  3348. #define SCB_CPUID_VARIANT                   ((uint32_t)0x00F00000)             /*!< Implementation defined variant number */
  3349. #define SCB_CPUID_IMPLEMENTER               ((uint32_t)0xFF000000)             /*!< Implementer code. ARM is 0x41 */
  3350.  
  3351. /*******************  Bit definition for SCB_ICSR register  *******************/
  3352. #define SCB_ICSR_VECTACTIVE                 ((uint32_t)0x000001FF)             /*!< Active ISR number field */
  3353. #define SCB_ICSR_RETTOBASE                  ((uint32_t)0x00000800)             /*!< All active exceptions minus the IPSR_current_exception yields the empty set */
  3354. #define SCB_ICSR_VECTPENDING                ((uint32_t)0x003FF000)             /*!< Pending ISR number field */
  3355. #define SCB_ICSR_ISRPENDING                 ((uint32_t)0x00400000)             /*!< Interrupt pending flag */
  3356. #define SCB_ICSR_ISRPREEMPT                 ((uint32_t)0x00800000)             /*!< It indicates that a pending interrupt becomes active in the next running cycle */
  3357. #define SCB_ICSR_PENDSTCLR                  ((uint32_t)0x02000000)             /*!< Clear pending SysTick bit */
  3358. #define SCB_ICSR_PENDSTSET                  ((uint32_t)0x04000000)             /*!< Set pending SysTick bit */
  3359. #define SCB_ICSR_PENDSVCLR                  ((uint32_t)0x08000000)             /*!< Clear pending pendSV bit */
  3360. #define SCB_ICSR_PENDSVSET                  ((uint32_t)0x10000000)             /*!< Set pending pendSV bit */
  3361. #define SCB_ICSR_NMIPENDSET                 ((uint32_t)0x80000000)             /*!< Set pending NMI bit */
  3362.  
  3363. /*******************  Bit definition for SCB_VTOR register  *******************/
  3364. #define SCB_VTOR_TBLOFF                     ((uint32_t)0x1FFFFF80)             /*!< Vector table base offset field */
  3365. #define SCB_VTOR_TBLBASE                    ((uint32_t)0x20000000)             /*!< Table base in code(0) or RAM(1) */
  3366.  
  3367. /*!<*****************  Bit definition for SCB_AIRCR register  *******************/
  3368. #define SCB_AIRCR_VECTRESET                 ((uint32_t)0x00000001)             /*!< System Reset bit */
  3369. #define SCB_AIRCR_VECTCLRACTIVE             ((uint32_t)0x00000002)             /*!< Clear active vector bit */
  3370. #define SCB_AIRCR_SYSRESETREQ               ((uint32_t)0x00000004)             /*!< Requests chip control logic to generate a reset */
  3371.  
  3372. #define SCB_AIRCR_PRIGROUP                  ((uint32_t)0x00000700)             /*!< PRIGROUP[2:0] bits (Priority group) */
  3373. #define SCB_AIRCR_PRIGROUP_0                ((uint32_t)0x00000100)             /*!< Bit 0 */
  3374. #define SCB_AIRCR_PRIGROUP_1                ((uint32_t)0x00000200)             /*!< Bit 1 */
  3375. #define SCB_AIRCR_PRIGROUP_2                ((uint32_t)0x00000400)             /*!< Bit 2  */
  3376.  
  3377. /* prority group configuration */
  3378. #define SCB_AIRCR_PRIGROUP0                 ((uint32_t)0x00000000)             /*!< Priority group=0 (7 bits of pre-emption priority, 1 bit of subpriority) */
  3379. #define SCB_AIRCR_PRIGROUP1                 ((uint32_t)0x00000100)             /*!< Priority group=1 (6 bits of pre-emption priority, 2 bits of subpriority) */
  3380. #define SCB_AIRCR_PRIGROUP2                 ((uint32_t)0x00000200)             /*!< Priority group=2 (5 bits of pre-emption priority, 3 bits of subpriority) */
  3381. #define SCB_AIRCR_PRIGROUP3                 ((uint32_t)0x00000300)             /*!< Priority group=3 (4 bits of pre-emption priority, 4 bits of subpriority) */
  3382. #define SCB_AIRCR_PRIGROUP4                 ((uint32_t)0x00000400)             /*!< Priority group=4 (3 bits of pre-emption priority, 5 bits of subpriority) */
  3383. #define SCB_AIRCR_PRIGROUP5                 ((uint32_t)0x00000500)             /*!< Priority group=5 (2 bits of pre-emption priority, 6 bits of subpriority) */
  3384. #define SCB_AIRCR_PRIGROUP6                 ((uint32_t)0x00000600)             /*!< Priority group=6 (1 bit of pre-emption priority, 7 bits of subpriority) */
  3385. #define SCB_AIRCR_PRIGROUP7                 ((uint32_t)0x00000700)             /*!< Priority group=7 (no pre-emption priority, 8 bits of subpriority) */
  3386.  
  3387. #define SCB_AIRCR_ENDIANESS                 ((uint32_t)0x00008000)             /*!< Data endianness bit */
  3388. #define SCB_AIRCR_VECTKEY                   ((uint32_t)0xFFFF0000)             /*!< Register key (VECTKEY) - Reads as 0xFA05 (VECTKEYSTAT) */
  3389.  
  3390. /*******************  Bit definition for SCB_SCR register  ********************/
  3391. #define SCB_SCR_SLEEPONEXIT                 ((uint32_t)0x00000002)             /*!< Sleep on exit bit */
  3392. #define SCB_SCR_SLEEPDEEP                   ((uint32_t)0x00000004)             /*!< Sleep deep bit */
  3393. #define SCB_SCR_SEVONPEND                   ((uint32_t)0x00000010)             /*!< Wake up from WFE */
  3394.  
  3395. /********************  Bit definition for SCB_CCR register  *******************/
  3396. #define SCB_CCR_NONBASETHRDENA              ((uint32_t)0x00000001)             /*!< Thread mode can be entered from any level in Handler mode by controlled return value */
  3397. #define SCB_CCR_USERSETMPEND                ((uint32_t)0x00000002)             /*!< Enables user code to write the Software Trigger Interrupt register to trigger (pend) a Main exception */
  3398. #define SCB_CCR_UNALIGN_TRP                 ((uint32_t)0x00000008)             /*!< Trap for unaligned access */
  3399. #define SCB_CCR_DIV_0_TRP                   ((uint32_t)0x00000010)             /*!< Trap on Divide by 0 */
  3400. #define SCB_CCR_BFHFNMIGN                   ((uint32_t)0x00000100)             /*!< Handlers running at priority -1 and -2 */
  3401. #define SCB_CCR_STKALIGN                    ((uint32_t)0x00000200)             /*!< On exception entry, the SP used prior to the exception is adjusted to be 8-byte aligned */
  3402.  
  3403. /*******************  Bit definition for SCB_SHPR register ********************/
  3404. #define SCB_SHPR_PRI_N_Pos                  (0U)                              
  3405. #define SCB_SHPR_PRI_N_Msk                  (0xFFU << SCB_SHPR_PRI_N_Pos)      /*!< 0x000000FF */
  3406. #define SCB_SHPR_PRI_N                      SCB_SHPR_PRI_N_Msk                 /*!< Priority of system handler 4,8, and 12. Mem Manage, reserved and Debug Monitor */
  3407. #define SCB_SHPR_PRI_N1_Pos                 (8U)                              
  3408. #define SCB_SHPR_PRI_N1_Msk                 (0xFFU << SCB_SHPR_PRI_N1_Pos)     /*!< 0x0000FF00 */
  3409. #define SCB_SHPR_PRI_N1                     SCB_SHPR_PRI_N1_Msk                /*!< Priority of system handler 5,9, and 13. Bus Fault, reserved and reserved */
  3410. #define SCB_SHPR_PRI_N2_Pos                 (16U)                              
  3411. #define SCB_SHPR_PRI_N2_Msk                 (0xFFU << SCB_SHPR_PRI_N2_Pos)     /*!< 0x00FF0000 */
  3412. #define SCB_SHPR_PRI_N2                     SCB_SHPR_PRI_N2_Msk                /*!< Priority of system handler 6,10, and 14. Usage Fault, reserved and PendSV */
  3413. #define SCB_SHPR_PRI_N3_Pos                 (24U)                              
  3414. #define SCB_SHPR_PRI_N3_Msk                 (0xFFU << SCB_SHPR_PRI_N3_Pos)     /*!< 0xFF000000 */
  3415. #define SCB_SHPR_PRI_N3                     SCB_SHPR_PRI_N3_Msk                /*!< Priority of system handler 7,11, and 15. Reserved, SVCall and SysTick */
  3416.  
  3417. /******************  Bit definition for SCB_SHCSR register  *******************/
  3418. #define SCB_SHCSR_MEMFAULTACT               ((uint32_t)0x00000001)             /*!< MemManage is active */
  3419. #define SCB_SHCSR_BUSFAULTACT               ((uint32_t)0x00000002)             /*!< BusFault is active */
  3420. #define SCB_SHCSR_USGFAULTACT               ((uint32_t)0x00000008)             /*!< UsageFault is active */
  3421. #define SCB_SHCSR_SVCALLACT                 ((uint32_t)0x00000080)             /*!< SVCall is active */
  3422. #define SCB_SHCSR_MONITORACT                ((uint32_t)0x00000100)             /*!< Monitor is active */
  3423. #define SCB_SHCSR_PENDSVACT                 ((uint32_t)0x00000400)             /*!< PendSV is active */
  3424. #define SCB_SHCSR_SYSTICKACT                ((uint32_t)0x00000800)             /*!< SysTick is active */
  3425. #define SCB_SHCSR_USGFAULTPENDED            ((uint32_t)0x00001000)             /*!< Usage Fault is pended */
  3426. #define SCB_SHCSR_MEMFAULTPENDED            ((uint32_t)0x00002000)             /*!< MemManage is pended */
  3427. #define SCB_SHCSR_BUSFAULTPENDED            ((uint32_t)0x00004000)             /*!< Bus Fault is pended */
  3428. #define SCB_SHCSR_SVCALLPENDED              ((uint32_t)0x00008000)             /*!< SVCall is pended */
  3429. #define SCB_SHCSR_MEMFAULTENA               ((uint32_t)0x00010000)             /*!< MemManage enable */
  3430. #define SCB_SHCSR_BUSFAULTENA               ((uint32_t)0x00020000)             /*!< Bus Fault enable */
  3431. #define SCB_SHCSR_USGFAULTENA               ((uint32_t)0x00040000)             /*!< UsageFault enable */
  3432.  
  3433. /*******************  Bit definition for SCB_CFSR register  *******************/
  3434. /*!< MFSR */
  3435. #define SCB_CFSR_IACCVIOL_Pos               (0U)                              
  3436. #define SCB_CFSR_IACCVIOL_Msk               (0x1U << SCB_CFSR_IACCVIOL_Pos)    /*!< 0x00000001 */
  3437. #define SCB_CFSR_IACCVIOL                   SCB_CFSR_IACCVIOL_Msk              /*!< Instruction access violation */
  3438. #define SCB_CFSR_DACCVIOL_Pos               (1U)                              
  3439. #define SCB_CFSR_DACCVIOL_Msk               (0x1U << SCB_CFSR_DACCVIOL_Pos)    /*!< 0x00000002 */
  3440. #define SCB_CFSR_DACCVIOL                   SCB_CFSR_DACCVIOL_Msk              /*!< Data access violation */
  3441. #define SCB_CFSR_MUNSTKERR_Pos              (3U)                              
  3442. #define SCB_CFSR_MUNSTKERR_Msk              (0x1U << SCB_CFSR_MUNSTKERR_Pos)   /*!< 0x00000008 */
  3443. #define SCB_CFSR_MUNSTKERR                  SCB_CFSR_MUNSTKERR_Msk             /*!< Unstacking error */
  3444. #define SCB_CFSR_MSTKERR_Pos                (4U)                              
  3445. #define SCB_CFSR_MSTKERR_Msk                (0x1U << SCB_CFSR_MSTKERR_Pos)     /*!< 0x00000010 */
  3446. #define SCB_CFSR_MSTKERR                    SCB_CFSR_MSTKERR_Msk               /*!< Stacking error */
  3447. #define SCB_CFSR_MMARVALID_Pos              (7U)                              
  3448. #define SCB_CFSR_MMARVALID_Msk              (0x1U << SCB_CFSR_MMARVALID_Pos)   /*!< 0x00000080 */
  3449. #define SCB_CFSR_MMARVALID                  SCB_CFSR_MMARVALID_Msk             /*!< Memory Manage Address Register address valid flag */
  3450. /*!< BFSR */
  3451. #define SCB_CFSR_IBUSERR_Pos                (8U)                              
  3452. #define SCB_CFSR_IBUSERR_Msk                (0x1U << SCB_CFSR_IBUSERR_Pos)     /*!< 0x00000100 */
  3453. #define SCB_CFSR_IBUSERR                    SCB_CFSR_IBUSERR_Msk               /*!< Instruction bus error flag */
  3454. #define SCB_CFSR_PRECISERR_Pos              (9U)                              
  3455. #define SCB_CFSR_PRECISERR_Msk              (0x1U << SCB_CFSR_PRECISERR_Pos)   /*!< 0x00000200 */
  3456. #define SCB_CFSR_PRECISERR                  SCB_CFSR_PRECISERR_Msk             /*!< Precise data bus error */
  3457. #define SCB_CFSR_IMPRECISERR_Pos            (10U)                              
  3458. #define SCB_CFSR_IMPRECISERR_Msk            (0x1U << SCB_CFSR_IMPRECISERR_Pos) /*!< 0x00000400 */
  3459. #define SCB_CFSR_IMPRECISERR                SCB_CFSR_IMPRECISERR_Msk           /*!< Imprecise data bus error */
  3460. #define SCB_CFSR_UNSTKERR_Pos               (11U)                              
  3461. #define SCB_CFSR_UNSTKERR_Msk               (0x1U << SCB_CFSR_UNSTKERR_Pos)    /*!< 0x00000800 */
  3462. #define SCB_CFSR_UNSTKERR                   SCB_CFSR_UNSTKERR_Msk              /*!< Unstacking error */
  3463. #define SCB_CFSR_STKERR_Pos                 (12U)                              
  3464. #define SCB_CFSR_STKERR_Msk                 (0x1U << SCB_CFSR_STKERR_Pos)      /*!< 0x00001000 */
  3465. #define SCB_CFSR_STKERR                     SCB_CFSR_STKERR_Msk                /*!< Stacking error */
  3466. #define SCB_CFSR_BFARVALID_Pos              (15U)                              
  3467. #define SCB_CFSR_BFARVALID_Msk              (0x1U << SCB_CFSR_BFARVALID_Pos)   /*!< 0x00008000 */
  3468. #define SCB_CFSR_BFARVALID                  SCB_CFSR_BFARVALID_Msk             /*!< Bus Fault Address Register address valid flag */
  3469. /*!< UFSR */
  3470. #define SCB_CFSR_UNDEFINSTR_Pos             (16U)                              
  3471. #define SCB_CFSR_UNDEFINSTR_Msk             (0x1U << SCB_CFSR_UNDEFINSTR_Pos)  /*!< 0x00010000 */
  3472. #define SCB_CFSR_UNDEFINSTR                 SCB_CFSR_UNDEFINSTR_Msk            /*!< The processor attempt to execute an undefined instruction */
  3473. #define SCB_CFSR_INVSTATE_Pos               (17U)                              
  3474. #define SCB_CFSR_INVSTATE_Msk               (0x1U << SCB_CFSR_INVSTATE_Pos)    /*!< 0x00020000 */
  3475. #define SCB_CFSR_INVSTATE                   SCB_CFSR_INVSTATE_Msk              /*!< Invalid combination of EPSR and instruction */
  3476. #define SCB_CFSR_INVPC_Pos                  (18U)                              
  3477. #define SCB_CFSR_INVPC_Msk                  (0x1U << SCB_CFSR_INVPC_Pos)       /*!< 0x00040000 */
  3478. #define SCB_CFSR_INVPC                      SCB_CFSR_INVPC_Msk                 /*!< Attempt to load EXC_RETURN into pc illegally */
  3479. #define SCB_CFSR_NOCP_Pos                   (19U)                              
  3480. #define SCB_CFSR_NOCP_Msk                   (0x1U << SCB_CFSR_NOCP_Pos)        /*!< 0x00080000 */
  3481. #define SCB_CFSR_NOCP                       SCB_CFSR_NOCP_Msk                  /*!< Attempt to use a coprocessor instruction */
  3482. #define SCB_CFSR_UNALIGNED_Pos              (24U)                              
  3483. #define SCB_CFSR_UNALIGNED_Msk              (0x1U << SCB_CFSR_UNALIGNED_Pos)   /*!< 0x01000000 */
  3484. #define SCB_CFSR_UNALIGNED                  SCB_CFSR_UNALIGNED_Msk             /*!< Fault occurs when there is an attempt to make an unaligned memory access */
  3485. #define SCB_CFSR_DIVBYZERO_Pos              (25U)                              
  3486. #define SCB_CFSR_DIVBYZERO_Msk              (0x1U << SCB_CFSR_DIVBYZERO_Pos)   /*!< 0x02000000 */
  3487. #define SCB_CFSR_DIVBYZERO                  SCB_CFSR_DIVBYZERO_Msk             /*!< Fault occurs when SDIV or DIV instruction is used with a divisor of 0 */
  3488.  
  3489. /*******************  Bit definition for SCB_HFSR register  *******************/
  3490. #define SCB_HFSR_VECTTBL                    ((uint32_t)0x00000002)             /*!< Fault occurs because of vector table read on exception processing */
  3491. #define SCB_HFSR_FORCED                     ((uint32_t)0x40000000)             /*!< Hard Fault activated when a configurable Fault was received and cannot activate */
  3492. #define SCB_HFSR_DEBUGEVT                   ((uint32_t)0x80000000)             /*!< Fault related to debug */
  3493.  
  3494. /*******************  Bit definition for SCB_DFSR register  *******************/
  3495. #define SCB_DFSR_HALTED                     ((uint32_t)0x00000001)             /*!< Halt request flag */
  3496. #define SCB_DFSR_BKPT                       ((uint32_t)0x00000002)             /*!< BKPT flag */
  3497. #define SCB_DFSR_DWTTRAP                    ((uint32_t)0x00000004)             /*!< Data Watchpoint and Trace (DWT) flag */
  3498. #define SCB_DFSR_VCATCH                     ((uint32_t)0x00000008)             /*!< Vector catch flag */
  3499. #define SCB_DFSR_EXTERNAL                   ((uint32_t)0x00000010)             /*!< External debug request flag */
  3500.  
  3501. /*******************  Bit definition for SCB_MMFAR register  ******************/
  3502. #define SCB_MMFAR_ADDRESS_Pos               (0U)                              
  3503. #define SCB_MMFAR_ADDRESS_Msk               (0xFFFFFFFFU << SCB_MMFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  3504. #define SCB_MMFAR_ADDRESS                   SCB_MMFAR_ADDRESS_Msk              /*!< Mem Manage fault address field */
  3505.  
  3506. /*******************  Bit definition for SCB_BFAR register  *******************/
  3507. #define SCB_BFAR_ADDRESS_Pos                (0U)                              
  3508. #define SCB_BFAR_ADDRESS_Msk                (0xFFFFFFFFU << SCB_BFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  3509. #define SCB_BFAR_ADDRESS                    SCB_BFAR_ADDRESS_Msk               /*!< Bus fault address field */
  3510.  
  3511. /*******************  Bit definition for SCB_afsr register  *******************/
  3512. #define SCB_AFSR_IMPDEF_Pos                 (0U)                              
  3513. #define SCB_AFSR_IMPDEF_Msk                 (0xFFFFFFFFU << SCB_AFSR_IMPDEF_Pos) /*!< 0xFFFFFFFF */
  3514. #define SCB_AFSR_IMPDEF                     SCB_AFSR_IMPDEF_Msk                /*!< Implementation defined */
  3515.  
  3516. /******************************************************************************/
  3517. /*                                                                            */
  3518. /*                    External Interrupt/Event Controller                     */
  3519. /*                                                                            */
  3520. /******************************************************************************/
  3521.  
  3522. /*******************  Bit definition for EXTI_IMR register  *******************/
  3523. #define EXTI_IMR_MR0_Pos                    (0U)                              
  3524. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  3525. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  3526. #define EXTI_IMR_MR1_Pos                    (1U)                              
  3527. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  3528. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  3529. #define EXTI_IMR_MR2_Pos                    (2U)                              
  3530. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  3531. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  3532. #define EXTI_IMR_MR3_Pos                    (3U)                              
  3533. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  3534. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  3535. #define EXTI_IMR_MR4_Pos                    (4U)                              
  3536. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  3537. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  3538. #define EXTI_IMR_MR5_Pos                    (5U)                              
  3539. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  3540. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  3541. #define EXTI_IMR_MR6_Pos                    (6U)                              
  3542. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  3543. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  3544. #define EXTI_IMR_MR7_Pos                    (7U)                              
  3545. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  3546. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  3547. #define EXTI_IMR_MR8_Pos                    (8U)                              
  3548. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  3549. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  3550. #define EXTI_IMR_MR9_Pos                    (9U)                              
  3551. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  3552. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  3553. #define EXTI_IMR_MR10_Pos                   (10U)                              
  3554. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  3555. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  3556. #define EXTI_IMR_MR11_Pos                   (11U)                              
  3557. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  3558. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  3559. #define EXTI_IMR_MR12_Pos                   (12U)                              
  3560. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  3561. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  3562. #define EXTI_IMR_MR13_Pos                   (13U)                              
  3563. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  3564. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  3565. #define EXTI_IMR_MR14_Pos                   (14U)                              
  3566. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  3567. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  3568. #define EXTI_IMR_MR15_Pos                   (15U)                              
  3569. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  3570. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  3571. #define EXTI_IMR_MR16_Pos                   (16U)                              
  3572. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  3573. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  3574. #define EXTI_IMR_MR17_Pos                   (17U)                              
  3575. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  3576. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  3577. #define EXTI_IMR_MR18_Pos                   (18U)                              
  3578. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  3579. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  3580. #define EXTI_IMR_MR19_Pos                   (19U)                              
  3581. #define EXTI_IMR_MR19_Msk                   (0x1U << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  3582. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  3583.  
  3584. /* References Defines */
  3585. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  3586. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  3587. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  3588. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  3589. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  3590. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  3591. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  3592. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  3593. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  3594. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  3595. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  3596. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  3597. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  3598. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  3599. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  3600. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  3601. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  3602. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  3603. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  3604. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  3605.  
  3606. /*******************  Bit definition for EXTI_EMR register  *******************/
  3607. #define EXTI_EMR_MR0_Pos                    (0U)                              
  3608. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  3609. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  3610. #define EXTI_EMR_MR1_Pos                    (1U)                              
  3611. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  3612. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  3613. #define EXTI_EMR_MR2_Pos                    (2U)                              
  3614. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  3615. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  3616. #define EXTI_EMR_MR3_Pos                    (3U)                              
  3617. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  3618. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  3619. #define EXTI_EMR_MR4_Pos                    (4U)                              
  3620. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  3621. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  3622. #define EXTI_EMR_MR5_Pos                    (5U)                              
  3623. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  3624. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  3625. #define EXTI_EMR_MR6_Pos                    (6U)                              
  3626. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  3627. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  3628. #define EXTI_EMR_MR7_Pos                    (7U)                              
  3629. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  3630. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  3631. #define EXTI_EMR_MR8_Pos                    (8U)                              
  3632. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  3633. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  3634. #define EXTI_EMR_MR9_Pos                    (9U)                              
  3635. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  3636. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  3637. #define EXTI_EMR_MR10_Pos                   (10U)                              
  3638. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  3639. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  3640. #define EXTI_EMR_MR11_Pos                   (11U)                              
  3641. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  3642. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  3643. #define EXTI_EMR_MR12_Pos                   (12U)                              
  3644. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  3645. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  3646. #define EXTI_EMR_MR13_Pos                   (13U)                              
  3647. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  3648. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  3649. #define EXTI_EMR_MR14_Pos                   (14U)                              
  3650. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3651. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3652. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3653. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3654. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3655. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3656. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3657. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3658. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3659. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3660. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3661. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3662. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3663. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3664. #define EXTI_EMR_MR19_Pos                   (19U)                              
  3665. #define EXTI_EMR_MR19_Msk                   (0x1U << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  3666. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  3667.  
  3668. /* References Defines */
  3669. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3670. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3671. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3672. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3673. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3674. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3675. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3676. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3677. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3678. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3679. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3680. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3681. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3682. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3683. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3684. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3685. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3686. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3687. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3688. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  3689.  
  3690. /******************  Bit definition for EXTI_RTSR register  *******************/
  3691. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3692. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3693. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3694. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3695. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3696. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3697. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3698. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3699. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3700. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3701. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3702. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3703. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3704. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3705. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3706. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3707. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3708. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3709. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3710. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3711. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3712. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3713. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3714. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3715. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3716. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3717. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3718. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3719. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3720. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3721. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3722. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3723. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3724. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3725. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3726. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3727. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3728. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3729. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3730. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3731. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3732. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3733. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3734. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3735. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3736. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3737. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3738. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3739. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3740. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3741. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3742. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3743. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3744. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3745. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3746. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3747. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3748. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  3749. #define EXTI_RTSR_TR19_Msk                  (0x1U << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  3750. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  3751.  
  3752. /* References Defines */
  3753. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  3754. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  3755. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  3756. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  3757. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  3758. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  3759. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  3760. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  3761. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  3762. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  3763. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  3764. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  3765. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  3766. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  3767. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  3768. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  3769. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  3770. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  3771. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  3772. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  3773.  
  3774. /******************  Bit definition for EXTI_FTSR register  *******************/
  3775. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  3776. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  3777. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  3778. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  3779. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  3780. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  3781. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  3782. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  3783. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  3784. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  3785. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  3786. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  3787. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  3788. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  3789. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  3790. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  3791. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  3792. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  3793. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  3794. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  3795. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  3796. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  3797. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  3798. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  3799. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  3800. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  3801. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  3802. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  3803. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  3804. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  3805. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  3806. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  3807. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  3808. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  3809. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  3810. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  3811. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  3812. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  3813. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  3814. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  3815. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  3816. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  3817. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  3818. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  3819. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  3820. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  3821. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  3822. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  3823. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  3824. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  3825. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  3826. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  3827. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  3828. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  3829. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  3830. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  3831. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  3832. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  3833. #define EXTI_FTSR_TR19_Msk                  (0x1U << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  3834. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  3835.  
  3836. /* References Defines */
  3837. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  3838. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  3839. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  3840. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  3841. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  3842. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  3843. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  3844. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  3845. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  3846. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  3847. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  3848. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  3849. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  3850. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  3851. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  3852. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  3853. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  3854. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  3855. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  3856. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  3857.  
  3858. /******************  Bit definition for EXTI_SWIER register  ******************/
  3859. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  3860. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  3861. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  3862. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  3863. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  3864. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  3865. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  3866. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  3867. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  3868. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  3869. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  3870. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  3871. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  3872. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  3873. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  3874. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  3875. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  3876. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  3877. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  3878. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  3879. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  3880. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  3881. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  3882. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  3883. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  3884. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  3885. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  3886. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  3887. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  3888. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  3889. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  3890. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  3891. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  3892. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  3893. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  3894. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  3895. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  3896. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  3897. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  3898. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  3899. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  3900. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  3901. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  3902. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  3903. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  3904. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  3905. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  3906. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  3907. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  3908. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  3909. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  3910. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  3911. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  3912. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  3913. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  3914. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  3915. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  3916. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  3917. #define EXTI_SWIER_SWIER19_Msk              (0x1U << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  3918. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  3919.  
  3920. /* References Defines */
  3921. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3922. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3923. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3924. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3925. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3926. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3927. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3928. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3929. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3930. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3931. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3932. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3933. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3934. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3935. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3936. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3937. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3938. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3939. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3940. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  3941.  
  3942. /*******************  Bit definition for EXTI_PR register  ********************/
  3943. #define EXTI_PR_PR0_Pos                     (0U)                              
  3944. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3945. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3946. #define EXTI_PR_PR1_Pos                     (1U)                              
  3947. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3948. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3949. #define EXTI_PR_PR2_Pos                     (2U)                              
  3950. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3951. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3952. #define EXTI_PR_PR3_Pos                     (3U)                              
  3953. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3954. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3955. #define EXTI_PR_PR4_Pos                     (4U)                              
  3956. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3957. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3958. #define EXTI_PR_PR5_Pos                     (5U)                              
  3959. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3960. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3961. #define EXTI_PR_PR6_Pos                     (6U)                              
  3962. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3963. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3964. #define EXTI_PR_PR7_Pos                     (7U)                              
  3965. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3966. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3967. #define EXTI_PR_PR8_Pos                     (8U)                              
  3968. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3969. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3970. #define EXTI_PR_PR9_Pos                     (9U)                              
  3971. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3972. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3973. #define EXTI_PR_PR10_Pos                    (10U)                              
  3974. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3975. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3976. #define EXTI_PR_PR11_Pos                    (11U)                              
  3977. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3978. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3979. #define EXTI_PR_PR12_Pos                    (12U)                              
  3980. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3981. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3982. #define EXTI_PR_PR13_Pos                    (13U)                              
  3983. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3984. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3985. #define EXTI_PR_PR14_Pos                    (14U)                              
  3986. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3987. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3988. #define EXTI_PR_PR15_Pos                    (15U)                              
  3989. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3990. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3991. #define EXTI_PR_PR16_Pos                    (16U)                              
  3992. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3993. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3994. #define EXTI_PR_PR17_Pos                    (17U)                              
  3995. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3996. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3997. #define EXTI_PR_PR18_Pos                    (18U)                              
  3998. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3999. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  4000. #define EXTI_PR_PR19_Pos                    (19U)                              
  4001. #define EXTI_PR_PR19_Msk                    (0x1U << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  4002. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  4003.  
  4004. /* References Defines */
  4005. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  4006. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  4007. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  4008. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  4009. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  4010. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  4011. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  4012. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  4013. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  4014. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  4015. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  4016. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  4017. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  4018. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  4019. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  4020. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  4021. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  4022. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  4023. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  4024. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  4025.  
  4026. /******************************************************************************/
  4027. /*                                                                            */
  4028. /*                             DMA Controller                                 */
  4029. /*                                                                            */
  4030. /******************************************************************************/
  4031.  
  4032. /*******************  Bit definition for DMA_ISR register  ********************/
  4033. #define DMA_ISR_GIF1_Pos                    (0U)                              
  4034. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  4035. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  4036. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  4037. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  4038. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  4039. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  4040. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  4041. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  4042. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  4043. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  4044. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  4045. #define DMA_ISR_GIF2_Pos                    (4U)                              
  4046. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  4047. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  4048. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  4049. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  4050. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  4051. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  4052. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  4053. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  4054. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  4055. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  4056. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  4057. #define DMA_ISR_GIF3_Pos                    (8U)                              
  4058. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  4059. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  4060. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  4061. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  4062. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  4063. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  4064. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  4065. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  4066. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  4067. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  4068. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  4069. #define DMA_ISR_GIF4_Pos                    (12U)                              
  4070. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  4071. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  4072. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  4073. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  4074. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  4075. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  4076. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  4077. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  4078. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  4079. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  4080. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  4081. #define DMA_ISR_GIF5_Pos                    (16U)                              
  4082. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  4083. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  4084. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  4085. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  4086. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  4087. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  4088. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  4089. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  4090. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  4091. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  4092. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  4093. #define DMA_ISR_GIF6_Pos                    (20U)                              
  4094. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  4095. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  4096. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  4097. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  4098. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  4099. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  4100. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  4101. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  4102. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  4103. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  4104. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  4105. #define DMA_ISR_GIF7_Pos                    (24U)                              
  4106. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  4107. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  4108. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  4109. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  4110. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  4111. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  4112. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  4113. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  4114. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  4115. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  4116. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  4117.  
  4118. /*******************  Bit definition for DMA_IFCR register  *******************/
  4119. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  4120. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  4121. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  4122. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  4123. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  4124. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  4125. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  4126. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  4127. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  4128. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  4129. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  4130. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  4131. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  4132. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  4133. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  4134. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  4135. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  4136. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  4137. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  4138. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  4139. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  4140. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  4141. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  4142. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  4143. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  4144. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  4145. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  4146. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  4147. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  4148. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  4149. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  4150. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  4151. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  4152. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  4153. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  4154. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  4155. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  4156. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  4157. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  4158. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  4159. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  4160. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  4161. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  4162. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  4163. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  4164. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  4165. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  4166. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  4167. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  4168. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  4169. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  4170. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  4171. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  4172. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  4173. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  4174. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  4175. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  4176. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  4177. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  4178. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  4179. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  4180. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  4181. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  4182. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  4183. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  4184. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  4185. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  4186. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  4187. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  4188. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  4189. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  4190. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  4191. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  4192. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  4193. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  4194. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  4195. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  4196. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  4197. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  4198. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  4199. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  4200. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  4201. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  4202. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  4203.  
  4204. /*******************  Bit definition for DMA_CCR register   *******************/
  4205. #define DMA_CCR_EN_Pos                      (0U)                              
  4206. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  4207. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  4208. #define DMA_CCR_TCIE_Pos                    (1U)                              
  4209. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  4210. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  4211. #define DMA_CCR_HTIE_Pos                    (2U)                              
  4212. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  4213. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  4214. #define DMA_CCR_TEIE_Pos                    (3U)                              
  4215. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  4216. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  4217. #define DMA_CCR_DIR_Pos                     (4U)                              
  4218. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  4219. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  4220. #define DMA_CCR_CIRC_Pos                    (5U)                              
  4221. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  4222. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  4223. #define DMA_CCR_PINC_Pos                    (6U)                              
  4224. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  4225. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  4226. #define DMA_CCR_MINC_Pos                    (7U)                              
  4227. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  4228. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  4229.  
  4230. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  4231. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  4232. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  4233. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  4234. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  4235.  
  4236. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  4237. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  4238. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  4239. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  4240. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  4241.  
  4242. #define DMA_CCR_PL_Pos                      (12U)                              
  4243. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  4244. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  4245. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  4246. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  4247.  
  4248. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  4249. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  4250. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  4251.  
  4252. /******************  Bit definition for DMA_CNDTR  register  ******************/
  4253. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  4254. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  4255. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  4256.  
  4257. /******************  Bit definition for DMA_CPAR  register  *******************/
  4258. #define DMA_CPAR_PA_Pos                     (0U)                              
  4259. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  4260. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  4261.  
  4262. /******************  Bit definition for DMA_CMAR  register  *******************/
  4263. #define DMA_CMAR_MA_Pos                     (0U)                              
  4264. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  4265. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  4266.  
  4267. /******************************************************************************/
  4268. /*                                                                            */
  4269. /*                      Analog to Digital Converter (ADC)                     */
  4270. /*                                                                            */
  4271. /******************************************************************************/
  4272.  
  4273. /*
  4274.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  4275.  */
  4276. #define ADC_MULTIMODE_SUPPORT                          /*!< ADC feature available only on specific devices: multimode available on devices with several ADC instances */
  4277.  
  4278. /********************  Bit definition for ADC_SR register  ********************/
  4279. #define ADC_SR_AWD_Pos                      (0U)                              
  4280. #define ADC_SR_AWD_Msk                      (0x1U << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  4281. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  4282. #define ADC_SR_EOS_Pos                      (1U)                              
  4283. #define ADC_SR_EOS_Msk                      (0x1U << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  4284. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  4285. #define ADC_SR_JEOS_Pos                     (2U)                              
  4286. #define ADC_SR_JEOS_Msk                     (0x1U << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  4287. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  4288. #define ADC_SR_JSTRT_Pos                    (3U)                              
  4289. #define ADC_SR_JSTRT_Msk                    (0x1U << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  4290. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  4291. #define ADC_SR_STRT_Pos                     (4U)                              
  4292. #define ADC_SR_STRT_Msk                     (0x1U << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  4293. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  4294.  
  4295. /* Legacy defines */
  4296. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  4297. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  4298.  
  4299. /*******************  Bit definition for ADC_CR1 register  ********************/
  4300. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  4301. #define ADC_CR1_AWDCH_Msk                   (0x1FU << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  4302. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  4303. #define ADC_CR1_AWDCH_0                     (0x01U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  4304. #define ADC_CR1_AWDCH_1                     (0x02U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  4305. #define ADC_CR1_AWDCH_2                     (0x04U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  4306. #define ADC_CR1_AWDCH_3                     (0x08U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  4307. #define ADC_CR1_AWDCH_4                     (0x10U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  4308.  
  4309. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  4310. #define ADC_CR1_EOSIE_Msk                   (0x1U << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  4311. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  4312. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  4313. #define ADC_CR1_AWDIE_Msk                   (0x1U << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  4314. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  4315. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  4316. #define ADC_CR1_JEOSIE_Msk                  (0x1U << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  4317. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  4318. #define ADC_CR1_SCAN_Pos                    (8U)                              
  4319. #define ADC_CR1_SCAN_Msk                    (0x1U << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  4320. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  4321. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  4322. #define ADC_CR1_AWDSGL_Msk                  (0x1U << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  4323. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  4324. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  4325. #define ADC_CR1_JAUTO_Msk                   (0x1U << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  4326. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  4327. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  4328. #define ADC_CR1_DISCEN_Msk                  (0x1U << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  4329. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  4330. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  4331. #define ADC_CR1_JDISCEN_Msk                 (0x1U << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  4332. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  4333.  
  4334. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  4335. #define ADC_CR1_DISCNUM_Msk                 (0x7U << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  4336. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  4337. #define ADC_CR1_DISCNUM_0                   (0x1U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  4338. #define ADC_CR1_DISCNUM_1                   (0x2U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  4339. #define ADC_CR1_DISCNUM_2                   (0x4U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  4340.  
  4341. #define ADC_CR1_DUALMOD_Pos                 (16U)                              
  4342. #define ADC_CR1_DUALMOD_Msk                 (0xFU << ADC_CR1_DUALMOD_Pos)      /*!< 0x000F0000 */
  4343. #define ADC_CR1_DUALMOD                     ADC_CR1_DUALMOD_Msk                /*!< ADC multimode mode selection */
  4344. #define ADC_CR1_DUALMOD_0                   (0x1U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00010000 */
  4345. #define ADC_CR1_DUALMOD_1                   (0x2U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00020000 */
  4346. #define ADC_CR1_DUALMOD_2                   (0x4U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00040000 */
  4347. #define ADC_CR1_DUALMOD_3                   (0x8U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00080000 */
  4348.  
  4349. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  4350. #define ADC_CR1_JAWDEN_Msk                  (0x1U << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  4351. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  4352. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  4353. #define ADC_CR1_AWDEN_Msk                   (0x1U << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  4354. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  4355.  
  4356. /* Legacy defines */
  4357. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  4358. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  4359.  
  4360. /*******************  Bit definition for ADC_CR2 register  ********************/
  4361. #define ADC_CR2_ADON_Pos                    (0U)                              
  4362. #define ADC_CR2_ADON_Msk                    (0x1U << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  4363. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  4364. #define ADC_CR2_CONT_Pos                    (1U)                              
  4365. #define ADC_CR2_CONT_Msk                    (0x1U << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  4366. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  4367. #define ADC_CR2_CAL_Pos                     (2U)                              
  4368. #define ADC_CR2_CAL_Msk                     (0x1U << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  4369. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  4370. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  4371. #define ADC_CR2_RSTCAL_Msk                  (0x1U << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  4372. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  4373. #define ADC_CR2_DMA_Pos                     (8U)                              
  4374. #define ADC_CR2_DMA_Msk                     (0x1U << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  4375. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  4376. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  4377. #define ADC_CR2_ALIGN_Msk                   (0x1U << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  4378. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  4379.  
  4380. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  4381. #define ADC_CR2_JEXTSEL_Msk                 (0x7U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  4382. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  4383. #define ADC_CR2_JEXTSEL_0                   (0x1U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  4384. #define ADC_CR2_JEXTSEL_1                   (0x2U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  4385. #define ADC_CR2_JEXTSEL_2                   (0x4U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  4386.  
  4387. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  4388. #define ADC_CR2_JEXTTRIG_Msk                (0x1U << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  4389. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  4390.  
  4391. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  4392. #define ADC_CR2_EXTSEL_Msk                  (0x7U << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  4393. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  4394. #define ADC_CR2_EXTSEL_0                    (0x1U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  4395. #define ADC_CR2_EXTSEL_1                    (0x2U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  4396. #define ADC_CR2_EXTSEL_2                    (0x4U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  4397.  
  4398. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  4399. #define ADC_CR2_EXTTRIG_Msk                 (0x1U << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  4400. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  4401. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  4402. #define ADC_CR2_JSWSTART_Msk                (0x1U << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  4403. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  4404. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  4405. #define ADC_CR2_SWSTART_Msk                 (0x1U << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  4406. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  4407. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  4408. #define ADC_CR2_TSVREFE_Msk                 (0x1U << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  4409. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  4410.  
  4411. /******************  Bit definition for ADC_SMPR1 register  *******************/
  4412. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  4413. #define ADC_SMPR1_SMP10_Msk                 (0x7U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  4414. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  4415. #define ADC_SMPR1_SMP10_0                   (0x1U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  4416. #define ADC_SMPR1_SMP10_1                   (0x2U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  4417. #define ADC_SMPR1_SMP10_2                   (0x4U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  4418.  
  4419. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  4420. #define ADC_SMPR1_SMP11_Msk                 (0x7U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  4421. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  4422. #define ADC_SMPR1_SMP11_0                   (0x1U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  4423. #define ADC_SMPR1_SMP11_1                   (0x2U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  4424. #define ADC_SMPR1_SMP11_2                   (0x4U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  4425.  
  4426. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  4427. #define ADC_SMPR1_SMP12_Msk                 (0x7U << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  4428. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  4429. #define ADC_SMPR1_SMP12_0                   (0x1U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  4430. #define ADC_SMPR1_SMP12_1                   (0x2U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  4431. #define ADC_SMPR1_SMP12_2                   (0x4U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  4432.  
  4433. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  4434. #define ADC_SMPR1_SMP13_Msk                 (0x7U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  4435. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  4436. #define ADC_SMPR1_SMP13_0                   (0x1U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  4437. #define ADC_SMPR1_SMP13_1                   (0x2U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  4438. #define ADC_SMPR1_SMP13_2                   (0x4U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  4439.  
  4440. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  4441. #define ADC_SMPR1_SMP14_Msk                 (0x7U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  4442. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  4443. #define ADC_SMPR1_SMP14_0                   (0x1U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  4444. #define ADC_SMPR1_SMP14_1                   (0x2U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  4445. #define ADC_SMPR1_SMP14_2                   (0x4U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  4446.  
  4447. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  4448. #define ADC_SMPR1_SMP15_Msk                 (0x7U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  4449. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  4450. #define ADC_SMPR1_SMP15_0                   (0x1U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  4451. #define ADC_SMPR1_SMP15_1                   (0x2U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  4452. #define ADC_SMPR1_SMP15_2                   (0x4U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  4453.  
  4454. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  4455. #define ADC_SMPR1_SMP16_Msk                 (0x7U << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  4456. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  4457. #define ADC_SMPR1_SMP16_0                   (0x1U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  4458. #define ADC_SMPR1_SMP16_1                   (0x2U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  4459. #define ADC_SMPR1_SMP16_2                   (0x4U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  4460.  
  4461. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  4462. #define ADC_SMPR1_SMP17_Msk                 (0x7U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  4463. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  4464. #define ADC_SMPR1_SMP17_0                   (0x1U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  4465. #define ADC_SMPR1_SMP17_1                   (0x2U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  4466. #define ADC_SMPR1_SMP17_2                   (0x4U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  4467.  
  4468. /******************  Bit definition for ADC_SMPR2 register  *******************/
  4469. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  4470. #define ADC_SMPR2_SMP0_Msk                  (0x7U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  4471. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  4472. #define ADC_SMPR2_SMP0_0                    (0x1U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  4473. #define ADC_SMPR2_SMP0_1                    (0x2U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  4474. #define ADC_SMPR2_SMP0_2                    (0x4U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  4475.  
  4476. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  4477. #define ADC_SMPR2_SMP1_Msk                  (0x7U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  4478. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  4479. #define ADC_SMPR2_SMP1_0                    (0x1U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  4480. #define ADC_SMPR2_SMP1_1                    (0x2U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  4481. #define ADC_SMPR2_SMP1_2                    (0x4U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  4482.  
  4483. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  4484. #define ADC_SMPR2_SMP2_Msk                  (0x7U << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  4485. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  4486. #define ADC_SMPR2_SMP2_0                    (0x1U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  4487. #define ADC_SMPR2_SMP2_1                    (0x2U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  4488. #define ADC_SMPR2_SMP2_2                    (0x4U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  4489.  
  4490. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  4491. #define ADC_SMPR2_SMP3_Msk                  (0x7U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  4492. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  4493. #define ADC_SMPR2_SMP3_0                    (0x1U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  4494. #define ADC_SMPR2_SMP3_1                    (0x2U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  4495. #define ADC_SMPR2_SMP3_2                    (0x4U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  4496.  
  4497. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  4498. #define ADC_SMPR2_SMP4_Msk                  (0x7U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  4499. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  4500. #define ADC_SMPR2_SMP4_0                    (0x1U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  4501. #define ADC_SMPR2_SMP4_1                    (0x2U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  4502. #define ADC_SMPR2_SMP4_2                    (0x4U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  4503.  
  4504. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  4505. #define ADC_SMPR2_SMP5_Msk                  (0x7U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  4506. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  4507. #define ADC_SMPR2_SMP5_0                    (0x1U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  4508. #define ADC_SMPR2_SMP5_1                    (0x2U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  4509. #define ADC_SMPR2_SMP5_2                    (0x4U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  4510.  
  4511. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  4512. #define ADC_SMPR2_SMP6_Msk                  (0x7U << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  4513. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  4514. #define ADC_SMPR2_SMP6_0                    (0x1U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  4515. #define ADC_SMPR2_SMP6_1                    (0x2U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  4516. #define ADC_SMPR2_SMP6_2                    (0x4U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  4517.  
  4518. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  4519. #define ADC_SMPR2_SMP7_Msk                  (0x7U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  4520. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  4521. #define ADC_SMPR2_SMP7_0                    (0x1U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  4522. #define ADC_SMPR2_SMP7_1                    (0x2U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  4523. #define ADC_SMPR2_SMP7_2                    (0x4U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  4524.  
  4525. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  4526. #define ADC_SMPR2_SMP8_Msk                  (0x7U << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  4527. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  4528. #define ADC_SMPR2_SMP8_0                    (0x1U << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  4529. #define ADC_SMPR2_SMP8_1                    (0x2U << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  4530. #define ADC_SMPR2_SMP8_2                    (0x4U << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  4531.  
  4532. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  4533. #define ADC_SMPR2_SMP9_Msk                  (0x7U << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  4534. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  4535. #define ADC_SMPR2_SMP9_0                    (0x1U << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  4536. #define ADC_SMPR2_SMP9_1                    (0x2U << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  4537. #define ADC_SMPR2_SMP9_2                    (0x4U << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  4538.  
  4539. /******************  Bit definition for ADC_JOFR1 register  *******************/
  4540. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  4541. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  4542. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  4543.  
  4544. /******************  Bit definition for ADC_JOFR2 register  *******************/
  4545. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  4546. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  4547. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  4548.  
  4549. /******************  Bit definition for ADC_JOFR3 register  *******************/
  4550. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  4551. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  4552. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  4553.  
  4554. /******************  Bit definition for ADC_JOFR4 register  *******************/
  4555. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  4556. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  4557. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  4558.  
  4559. /*******************  Bit definition for ADC_HTR register  ********************/
  4560. #define ADC_HTR_HT_Pos                      (0U)                              
  4561. #define ADC_HTR_HT_Msk                      (0xFFFU << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  4562. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  4563.  
  4564. /*******************  Bit definition for ADC_LTR register  ********************/
  4565. #define ADC_LTR_LT_Pos                      (0U)                              
  4566. #define ADC_LTR_LT_Msk                      (0xFFFU << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  4567. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  4568.  
  4569. /*******************  Bit definition for ADC_SQR1 register  *******************/
  4570. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  4571. #define ADC_SQR1_SQ13_Msk                   (0x1FU << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  4572. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  4573. #define ADC_SQR1_SQ13_0                     (0x01U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  4574. #define ADC_SQR1_SQ13_1                     (0x02U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  4575. #define ADC_SQR1_SQ13_2                     (0x04U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  4576. #define ADC_SQR1_SQ13_3                     (0x08U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  4577. #define ADC_SQR1_SQ13_4                     (0x10U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  4578.  
  4579. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  4580. #define ADC_SQR1_SQ14_Msk                   (0x1FU << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  4581. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  4582. #define ADC_SQR1_SQ14_0                     (0x01U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  4583. #define ADC_SQR1_SQ14_1                     (0x02U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  4584. #define ADC_SQR1_SQ14_2                     (0x04U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  4585. #define ADC_SQR1_SQ14_3                     (0x08U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  4586. #define ADC_SQR1_SQ14_4                     (0x10U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  4587.  
  4588. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  4589. #define ADC_SQR1_SQ15_Msk                   (0x1FU << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  4590. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  4591. #define ADC_SQR1_SQ15_0                     (0x01U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  4592. #define ADC_SQR1_SQ15_1                     (0x02U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  4593. #define ADC_SQR1_SQ15_2                     (0x04U << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  4594. #define ADC_SQR1_SQ15_3                     (0x08U << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  4595. #define ADC_SQR1_SQ15_4                     (0x10U << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  4596.  
  4597. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  4598. #define ADC_SQR1_SQ16_Msk                   (0x1FU << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  4599. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  4600. #define ADC_SQR1_SQ16_0                     (0x01U << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  4601. #define ADC_SQR1_SQ16_1                     (0x02U << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  4602. #define ADC_SQR1_SQ16_2                     (0x04U << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  4603. #define ADC_SQR1_SQ16_3                     (0x08U << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  4604. #define ADC_SQR1_SQ16_4                     (0x10U << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  4605.  
  4606. #define ADC_SQR1_L_Pos                      (20U)                              
  4607. #define ADC_SQR1_L_Msk                      (0xFU << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  4608. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  4609. #define ADC_SQR1_L_0                        (0x1U << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  4610. #define ADC_SQR1_L_1                        (0x2U << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  4611. #define ADC_SQR1_L_2                        (0x4U << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  4612. #define ADC_SQR1_L_3                        (0x8U << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  4613.  
  4614. /*******************  Bit definition for ADC_SQR2 register  *******************/
  4615. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  4616. #define ADC_SQR2_SQ7_Msk                    (0x1FU << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  4617. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  4618. #define ADC_SQR2_SQ7_0                      (0x01U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  4619. #define ADC_SQR2_SQ7_1                      (0x02U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  4620. #define ADC_SQR2_SQ7_2                      (0x04U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  4621. #define ADC_SQR2_SQ7_3                      (0x08U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  4622. #define ADC_SQR2_SQ7_4                      (0x10U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  4623.  
  4624. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  4625. #define ADC_SQR2_SQ8_Msk                    (0x1FU << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  4626. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  4627. #define ADC_SQR2_SQ8_0                      (0x01U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  4628. #define ADC_SQR2_SQ8_1                      (0x02U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  4629. #define ADC_SQR2_SQ8_2                      (0x04U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  4630. #define ADC_SQR2_SQ8_3                      (0x08U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  4631. #define ADC_SQR2_SQ8_4                      (0x10U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  4632.  
  4633. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  4634. #define ADC_SQR2_SQ9_Msk                    (0x1FU << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  4635. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  4636. #define ADC_SQR2_SQ9_0                      (0x01U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  4637. #define ADC_SQR2_SQ9_1                      (0x02U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  4638. #define ADC_SQR2_SQ9_2                      (0x04U << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  4639. #define ADC_SQR2_SQ9_3                      (0x08U << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  4640. #define ADC_SQR2_SQ9_4                      (0x10U << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  4641.  
  4642. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  4643. #define ADC_SQR2_SQ10_Msk                   (0x1FU << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  4644. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  4645. #define ADC_SQR2_SQ10_0                     (0x01U << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  4646. #define ADC_SQR2_SQ10_1                     (0x02U << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  4647. #define ADC_SQR2_SQ10_2                     (0x04U << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  4648. #define ADC_SQR2_SQ10_3                     (0x08U << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  4649. #define ADC_SQR2_SQ10_4                     (0x10U << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  4650.  
  4651. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  4652. #define ADC_SQR2_SQ11_Msk                   (0x1FU << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  4653. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  4654. #define ADC_SQR2_SQ11_0                     (0x01U << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  4655. #define ADC_SQR2_SQ11_1                     (0x02U << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  4656. #define ADC_SQR2_SQ11_2                     (0x04U << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  4657. #define ADC_SQR2_SQ11_3                     (0x08U << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  4658. #define ADC_SQR2_SQ11_4                     (0x10U << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4659.  
  4660. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4661. #define ADC_SQR2_SQ12_Msk                   (0x1FU << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4662. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4663. #define ADC_SQR2_SQ12_0                     (0x01U << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4664. #define ADC_SQR2_SQ12_1                     (0x02U << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4665. #define ADC_SQR2_SQ12_2                     (0x04U << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4666. #define ADC_SQR2_SQ12_3                     (0x08U << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4667. #define ADC_SQR2_SQ12_4                     (0x10U << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4668.  
  4669. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4670. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4671. #define ADC_SQR3_SQ1_Msk                    (0x1FU << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4672. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4673. #define ADC_SQR3_SQ1_0                      (0x01U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4674. #define ADC_SQR3_SQ1_1                      (0x02U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4675. #define ADC_SQR3_SQ1_2                      (0x04U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4676. #define ADC_SQR3_SQ1_3                      (0x08U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4677. #define ADC_SQR3_SQ1_4                      (0x10U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4678.  
  4679. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4680. #define ADC_SQR3_SQ2_Msk                    (0x1FU << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4681. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4682. #define ADC_SQR3_SQ2_0                      (0x01U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4683. #define ADC_SQR3_SQ2_1                      (0x02U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4684. #define ADC_SQR3_SQ2_2                      (0x04U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4685. #define ADC_SQR3_SQ2_3                      (0x08U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4686. #define ADC_SQR3_SQ2_4                      (0x10U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4687.  
  4688. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4689. #define ADC_SQR3_SQ3_Msk                    (0x1FU << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4690. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4691. #define ADC_SQR3_SQ3_0                      (0x01U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4692. #define ADC_SQR3_SQ3_1                      (0x02U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4693. #define ADC_SQR3_SQ3_2                      (0x04U << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4694. #define ADC_SQR3_SQ3_3                      (0x08U << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4695. #define ADC_SQR3_SQ3_4                      (0x10U << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4696.  
  4697. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4698. #define ADC_SQR3_SQ4_Msk                    (0x1FU << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4699. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4700. #define ADC_SQR3_SQ4_0                      (0x01U << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4701. #define ADC_SQR3_SQ4_1                      (0x02U << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4702. #define ADC_SQR3_SQ4_2                      (0x04U << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4703. #define ADC_SQR3_SQ4_3                      (0x08U << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4704. #define ADC_SQR3_SQ4_4                      (0x10U << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4705.  
  4706. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4707. #define ADC_SQR3_SQ5_Msk                    (0x1FU << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4708. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4709. #define ADC_SQR3_SQ5_0                      (0x01U << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4710. #define ADC_SQR3_SQ5_1                      (0x02U << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4711. #define ADC_SQR3_SQ5_2                      (0x04U << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4712. #define ADC_SQR3_SQ5_3                      (0x08U << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4713. #define ADC_SQR3_SQ5_4                      (0x10U << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4714.  
  4715. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4716. #define ADC_SQR3_SQ6_Msk                    (0x1FU << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4717. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4718. #define ADC_SQR3_SQ6_0                      (0x01U << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4719. #define ADC_SQR3_SQ6_1                      (0x02U << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4720. #define ADC_SQR3_SQ6_2                      (0x04U << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4721. #define ADC_SQR3_SQ6_3                      (0x08U << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4722. #define ADC_SQR3_SQ6_4                      (0x10U << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4723.  
  4724. /*******************  Bit definition for ADC_JSQR register  *******************/
  4725. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4726. #define ADC_JSQR_JSQ1_Msk                   (0x1FU << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4727. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4728. #define ADC_JSQR_JSQ1_0                     (0x01U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4729. #define ADC_JSQR_JSQ1_1                     (0x02U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4730. #define ADC_JSQR_JSQ1_2                     (0x04U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4731. #define ADC_JSQR_JSQ1_3                     (0x08U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4732. #define ADC_JSQR_JSQ1_4                     (0x10U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4733.  
  4734. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4735. #define ADC_JSQR_JSQ2_Msk                   (0x1FU << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4736. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4737. #define ADC_JSQR_JSQ2_0                     (0x01U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4738. #define ADC_JSQR_JSQ2_1                     (0x02U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4739. #define ADC_JSQR_JSQ2_2                     (0x04U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4740. #define ADC_JSQR_JSQ2_3                     (0x08U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4741. #define ADC_JSQR_JSQ2_4                     (0x10U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4742.  
  4743. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4744. #define ADC_JSQR_JSQ3_Msk                   (0x1FU << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4745. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4746. #define ADC_JSQR_JSQ3_0                     (0x01U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4747. #define ADC_JSQR_JSQ3_1                     (0x02U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4748. #define ADC_JSQR_JSQ3_2                     (0x04U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4749. #define ADC_JSQR_JSQ3_3                     (0x08U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4750. #define ADC_JSQR_JSQ3_4                     (0x10U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4751.  
  4752. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4753. #define ADC_JSQR_JSQ4_Msk                   (0x1FU << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  4754. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  4755. #define ADC_JSQR_JSQ4_0                     (0x01U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  4756. #define ADC_JSQR_JSQ4_1                     (0x02U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  4757. #define ADC_JSQR_JSQ4_2                     (0x04U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  4758. #define ADC_JSQR_JSQ4_3                     (0x08U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  4759. #define ADC_JSQR_JSQ4_4                     (0x10U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  4760.  
  4761. #define ADC_JSQR_JL_Pos                     (20U)                              
  4762. #define ADC_JSQR_JL_Msk                     (0x3U << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  4763. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  4764. #define ADC_JSQR_JL_0                       (0x1U << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  4765. #define ADC_JSQR_JL_1                       (0x2U << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  4766.  
  4767. /*******************  Bit definition for ADC_JDR1 register  *******************/
  4768. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  4769. #define ADC_JDR1_JDATA_Msk                  (0xFFFFU << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  4770. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  4771.  
  4772. /*******************  Bit definition for ADC_JDR2 register  *******************/
  4773. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  4774. #define ADC_JDR2_JDATA_Msk                  (0xFFFFU << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  4775. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  4776.  
  4777. /*******************  Bit definition for ADC_JDR3 register  *******************/
  4778. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  4779. #define ADC_JDR3_JDATA_Msk                  (0xFFFFU << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  4780. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  4781.  
  4782. /*******************  Bit definition for ADC_JDR4 register  *******************/
  4783. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  4784. #define ADC_JDR4_JDATA_Msk                  (0xFFFFU << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  4785. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  4786.  
  4787. /********************  Bit definition for ADC_DR register  ********************/
  4788. #define ADC_DR_DATA_Pos                     (0U)                              
  4789. #define ADC_DR_DATA_Msk                     (0xFFFFU << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  4790. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  4791. #define ADC_DR_ADC2DATA_Pos                 (16U)                              
  4792. #define ADC_DR_ADC2DATA_Msk                 (0xFFFFU << ADC_DR_ADC2DATA_Pos)   /*!< 0xFFFF0000 */
  4793. #define ADC_DR_ADC2DATA                     ADC_DR_ADC2DATA_Msk                /*!< ADC group regular conversion data for ADC slave, in multimode */
  4794. /******************************************************************************/
  4795. /*                                                                            */
  4796. /*                      Digital to Analog Converter                           */
  4797. /*                                                                            */
  4798. /******************************************************************************/
  4799.  
  4800. /********************  Bit definition for DAC_CR register  ********************/
  4801. #define DAC_CR_EN1_Pos                      (0U)                              
  4802. #define DAC_CR_EN1_Msk                      (0x1U << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  4803. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!< DAC channel1 enable */
  4804. #define DAC_CR_BOFF1_Pos                    (1U)                              
  4805. #define DAC_CR_BOFF1_Msk                    (0x1U << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  4806. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!< DAC channel1 output buffer disable */
  4807. #define DAC_CR_TEN1_Pos                     (2U)                              
  4808. #define DAC_CR_TEN1_Msk                     (0x1U << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  4809. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!< DAC channel1 Trigger enable */
  4810.  
  4811. #define DAC_CR_TSEL1_Pos                    (3U)                              
  4812. #define DAC_CR_TSEL1_Msk                    (0x7U << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  4813. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  4814. #define DAC_CR_TSEL1_0                      (0x1U << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  4815. #define DAC_CR_TSEL1_1                      (0x2U << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  4816. #define DAC_CR_TSEL1_2                      (0x4U << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  4817.  
  4818. #define DAC_CR_WAVE1_Pos                    (6U)                              
  4819. #define DAC_CR_WAVE1_Msk                    (0x3U << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  4820. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  4821. #define DAC_CR_WAVE1_0                      (0x1U << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  4822. #define DAC_CR_WAVE1_1                      (0x2U << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  4823.  
  4824. #define DAC_CR_MAMP1_Pos                    (8U)                              
  4825. #define DAC_CR_MAMP1_Msk                    (0xFU << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  4826. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  4827. #define DAC_CR_MAMP1_0                      (0x1U << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  4828. #define DAC_CR_MAMP1_1                      (0x2U << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  4829. #define DAC_CR_MAMP1_2                      (0x4U << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  4830. #define DAC_CR_MAMP1_3                      (0x8U << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  4831.  
  4832. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  4833. #define DAC_CR_DMAEN1_Msk                   (0x1U << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  4834. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!< DAC channel1 DMA enable */
  4835. #define DAC_CR_EN2_Pos                      (16U)                              
  4836. #define DAC_CR_EN2_Msk                      (0x1U << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  4837. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!< DAC channel2 enable */
  4838. #define DAC_CR_BOFF2_Pos                    (17U)                              
  4839. #define DAC_CR_BOFF2_Msk                    (0x1U << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  4840. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!< DAC channel2 output buffer disable */
  4841. #define DAC_CR_TEN2_Pos                     (18U)                              
  4842. #define DAC_CR_TEN2_Msk                     (0x1U << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  4843. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!< DAC channel2 Trigger enable */
  4844.  
  4845. #define DAC_CR_TSEL2_Pos                    (19U)                              
  4846. #define DAC_CR_TSEL2_Msk                    (0x7U << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  4847. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  4848. #define DAC_CR_TSEL2_0                      (0x1U << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  4849. #define DAC_CR_TSEL2_1                      (0x2U << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  4850. #define DAC_CR_TSEL2_2                      (0x4U << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  4851.  
  4852. #define DAC_CR_WAVE2_Pos                    (22U)                              
  4853. #define DAC_CR_WAVE2_Msk                    (0x3U << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  4854. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  4855. #define DAC_CR_WAVE2_0                      (0x1U << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  4856. #define DAC_CR_WAVE2_1                      (0x2U << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  4857.  
  4858. #define DAC_CR_MAMP2_Pos                    (24U)                              
  4859. #define DAC_CR_MAMP2_Msk                    (0xFU << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  4860. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  4861. #define DAC_CR_MAMP2_0                      (0x1U << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  4862. #define DAC_CR_MAMP2_1                      (0x2U << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  4863. #define DAC_CR_MAMP2_2                      (0x4U << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  4864. #define DAC_CR_MAMP2_3                      (0x8U << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  4865.  
  4866. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  4867. #define DAC_CR_DMAEN2_Msk                   (0x1U << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  4868. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!< DAC channel2 DMA enabled */
  4869.  
  4870.  
  4871. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  4872. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  4873. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1U << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  4874. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!< DAC channel1 software trigger */
  4875. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  4876. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1U << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  4877. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!< DAC channel2 software trigger */
  4878.  
  4879. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  4880. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  4881. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  4882. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4883.  
  4884. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  4885. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  4886. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4887. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4888.  
  4889. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  4890. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  4891. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFU << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  4892. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4893.  
  4894. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  4895. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  4896. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  4897. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4898.  
  4899. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  4900. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  4901. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  4902. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4903.  
  4904. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  4905. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  4906. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFU << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  4907. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4908.  
  4909. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  4910. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  4911. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  4912. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4913. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  4914. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  4915. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4916.  
  4917. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  4918. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  4919. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4920. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4921. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  4922. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  4923. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4924.  
  4925. /******************  Bit definition for DAC_DHR8RD register  ******************/
  4926. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  4927. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFU << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  4928. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4929. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  4930. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFU << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  4931. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4932.  
  4933. /*******************  Bit definition for DAC_DOR1 register  *******************/
  4934. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  4935. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFU << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  4936. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!< DAC channel1 data output */
  4937.  
  4938. /*******************  Bit definition for DAC_DOR2 register  *******************/
  4939. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  4940. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFU << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  4941. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!< DAC channel2 data output */
  4942.  
  4943.  
  4944.  
  4945. /*****************************************************************************/
  4946. /*                                                                           */
  4947. /*                               Timers (TIM)                                */
  4948. /*                                                                           */
  4949. /*****************************************************************************/
  4950. /*******************  Bit definition for TIM_CR1 register  *******************/
  4951. #define TIM_CR1_CEN_Pos                     (0U)                              
  4952. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  4953. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  4954. #define TIM_CR1_UDIS_Pos                    (1U)                              
  4955. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  4956. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  4957. #define TIM_CR1_URS_Pos                     (2U)                              
  4958. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  4959. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  4960. #define TIM_CR1_OPM_Pos                     (3U)                              
  4961. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  4962. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  4963. #define TIM_CR1_DIR_Pos                     (4U)                              
  4964. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  4965. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  4966.  
  4967. #define TIM_CR1_CMS_Pos                     (5U)                              
  4968. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  4969. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4970. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  4971. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  4972.  
  4973. #define TIM_CR1_ARPE_Pos                    (7U)                              
  4974. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  4975. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  4976.  
  4977. #define TIM_CR1_CKD_Pos                     (8U)                              
  4978. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  4979. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  4980. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  4981. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  4982.  
  4983. /*******************  Bit definition for TIM_CR2 register  *******************/
  4984. #define TIM_CR2_CCPC_Pos                    (0U)                              
  4985. #define TIM_CR2_CCPC_Msk                    (0x1U << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  4986. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  4987. #define TIM_CR2_CCUS_Pos                    (2U)                              
  4988. #define TIM_CR2_CCUS_Msk                    (0x1U << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  4989. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  4990. #define TIM_CR2_CCDS_Pos                    (3U)                              
  4991. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  4992. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  4993.  
  4994. #define TIM_CR2_MMS_Pos                     (4U)                              
  4995. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  4996. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  4997. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  4998. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  4999. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  5000.  
  5001. #define TIM_CR2_TI1S_Pos                    (7U)                              
  5002. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  5003. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  5004. #define TIM_CR2_OIS1_Pos                    (8U)                              
  5005. #define TIM_CR2_OIS1_Msk                    (0x1U << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  5006. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  5007. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  5008. #define TIM_CR2_OIS1N_Msk                   (0x1U << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  5009. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  5010. #define TIM_CR2_OIS2_Pos                    (10U)                              
  5011. #define TIM_CR2_OIS2_Msk                    (0x1U << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  5012. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  5013. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  5014. #define TIM_CR2_OIS2N_Msk                   (0x1U << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  5015. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  5016. #define TIM_CR2_OIS3_Pos                    (12U)                              
  5017. #define TIM_CR2_OIS3_Msk                    (0x1U << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  5018. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  5019. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  5020. #define TIM_CR2_OIS3N_Msk                   (0x1U << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  5021. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  5022. #define TIM_CR2_OIS4_Pos                    (14U)                              
  5023. #define TIM_CR2_OIS4_Msk                    (0x1U << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  5024. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  5025.  
  5026. /*******************  Bit definition for TIM_SMCR register  ******************/
  5027. #define TIM_SMCR_SMS_Pos                    (0U)                              
  5028. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  5029. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  5030. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  5031. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  5032. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  5033.  
  5034. #define TIM_SMCR_OCCS_Pos                   (3U)                              
  5035. #define TIM_SMCR_OCCS_Msk                   (0x1U << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
  5036. #define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
  5037.  
  5038. #define TIM_SMCR_TS_Pos                     (4U)                              
  5039. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  5040. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  5041. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  5042. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  5043. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  5044.  
  5045. #define TIM_SMCR_MSM_Pos                    (7U)                              
  5046. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  5047. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  5048.  
  5049. #define TIM_SMCR_ETF_Pos                    (8U)                              
  5050. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  5051. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  5052. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  5053. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  5054. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  5055. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  5056.  
  5057. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  5058. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  5059. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  5060. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  5061. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  5062.  
  5063. #define TIM_SMCR_ECE_Pos                    (14U)                              
  5064. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  5065. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  5066. #define TIM_SMCR_ETP_Pos                    (15U)                              
  5067. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  5068. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  5069.  
  5070. /*******************  Bit definition for TIM_DIER register  ******************/
  5071. #define TIM_DIER_UIE_Pos                    (0U)                              
  5072. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  5073. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  5074. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  5075. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  5076. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  5077. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  5078. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  5079. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  5080. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  5081. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  5082. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  5083. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  5084. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  5085. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  5086. #define TIM_DIER_COMIE_Pos                  (5U)                              
  5087. #define TIM_DIER_COMIE_Msk                  (0x1U << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  5088. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  5089. #define TIM_DIER_TIE_Pos                    (6U)                              
  5090. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  5091. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  5092. #define TIM_DIER_BIE_Pos                    (7U)                              
  5093. #define TIM_DIER_BIE_Msk                    (0x1U << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  5094. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  5095. #define TIM_DIER_UDE_Pos                    (8U)                              
  5096. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  5097. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  5098. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  5099. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  5100. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  5101. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  5102. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  5103. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  5104. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  5105. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  5106. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  5107. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  5108. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  5109. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  5110. #define TIM_DIER_COMDE_Pos                  (13U)                              
  5111. #define TIM_DIER_COMDE_Msk                  (0x1U << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  5112. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  5113. #define TIM_DIER_TDE_Pos                    (14U)                              
  5114. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  5115. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  5116.  
  5117. /********************  Bit definition for TIM_SR register  *******************/
  5118. #define TIM_SR_UIF_Pos                      (0U)                              
  5119. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  5120. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  5121. #define TIM_SR_CC1IF_Pos                    (1U)                              
  5122. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  5123. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  5124. #define TIM_SR_CC2IF_Pos                    (2U)                              
  5125. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  5126. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  5127. #define TIM_SR_CC3IF_Pos                    (3U)                              
  5128. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  5129. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  5130. #define TIM_SR_CC4IF_Pos                    (4U)                              
  5131. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  5132. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  5133. #define TIM_SR_COMIF_Pos                    (5U)                              
  5134. #define TIM_SR_COMIF_Msk                    (0x1U << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  5135. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  5136. #define TIM_SR_TIF_Pos                      (6U)                              
  5137. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  5138. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  5139. #define TIM_SR_BIF_Pos                      (7U)                              
  5140. #define TIM_SR_BIF_Msk                      (0x1U << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  5141. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  5142. #define TIM_SR_CC1OF_Pos                    (9U)                              
  5143. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  5144. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  5145. #define TIM_SR_CC2OF_Pos                    (10U)                              
  5146. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  5147. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  5148. #define TIM_SR_CC3OF_Pos                    (11U)                              
  5149. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  5150. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  5151. #define TIM_SR_CC4OF_Pos                    (12U)                              
  5152. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  5153. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  5154.  
  5155. /*******************  Bit definition for TIM_EGR register  *******************/
  5156. #define TIM_EGR_UG_Pos                      (0U)                              
  5157. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  5158. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  5159. #define TIM_EGR_CC1G_Pos                    (1U)                              
  5160. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  5161. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  5162. #define TIM_EGR_CC2G_Pos                    (2U)                              
  5163. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  5164. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  5165. #define TIM_EGR_CC3G_Pos                    (3U)                              
  5166. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  5167. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  5168. #define TIM_EGR_CC4G_Pos                    (4U)                              
  5169. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  5170. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  5171. #define TIM_EGR_COMG_Pos                    (5U)                              
  5172. #define TIM_EGR_COMG_Msk                    (0x1U << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  5173. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  5174. #define TIM_EGR_TG_Pos                      (6U)                              
  5175. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  5176. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  5177. #define TIM_EGR_BG_Pos                      (7U)                              
  5178. #define TIM_EGR_BG_Msk                      (0x1U << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  5179. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  5180.  
  5181. /******************  Bit definition for TIM_CCMR1 register  ******************/
  5182. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  5183. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  5184. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  5185. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  5186. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  5187.  
  5188. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  5189. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  5190. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  5191. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  5192. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  5193. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  5194.  
  5195. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  5196. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  5197. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  5198. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  5199. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  5200. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  5201.  
  5202. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  5203. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  5204. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  5205.  
  5206. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  5207. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  5208. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  5209. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  5210. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  5211.  
  5212. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  5213. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  5214. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  5215. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  5216. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  5217. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  5218.  
  5219. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  5220. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  5221. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  5222. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  5223. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  5224. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  5225.  
  5226. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  5227. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  5228. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  5229.  
  5230. /*---------------------------------------------------------------------------*/
  5231.  
  5232. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  5233. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  5234. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  5235. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  5236. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  5237.  
  5238. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  5239. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  5240. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  5241. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  5242. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  5243. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  5244. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  5245.  
  5246. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  5247. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  5248. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  5249. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  5250. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  5251.  
  5252. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  5253. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  5254. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  5255. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  5256. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  5257. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  5258. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  5259.  
  5260. /******************  Bit definition for TIM_CCMR2 register  ******************/
  5261. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  5262. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  5263. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  5264. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  5265. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  5266.  
  5267. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  5268. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  5269. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  5270. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  5271. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  5272. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  5273.  
  5274. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  5275. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  5276. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  5277. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  5278. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  5279. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  5280.  
  5281. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  5282. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  5283. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  5284.  
  5285. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  5286. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  5287. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  5288. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  5289. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  5290.  
  5291. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  5292. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  5293. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  5294. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  5295. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  5296. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  5297.  
  5298. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  5299. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  5300. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  5301. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  5302. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  5303. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  5304.  
  5305. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  5306. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  5307. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  5308.  
  5309. /*---------------------------------------------------------------------------*/
  5310.  
  5311. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  5312. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  5313. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  5314. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  5315. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  5316.  
  5317. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  5318. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  5319. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  5320. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  5321. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  5322. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  5323. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  5324.  
  5325. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  5326. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  5327. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  5328. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  5329. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  5330.  
  5331. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  5332. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  5333. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  5334. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  5335. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  5336. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  5337. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  5338.  
  5339. /*******************  Bit definition for TIM_CCER register  ******************/
  5340. #define TIM_CCER_CC1E_Pos                   (0U)                              
  5341. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  5342. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  5343. #define TIM_CCER_CC1P_Pos                   (1U)                              
  5344. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  5345. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  5346. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  5347. #define TIM_CCER_CC1NE_Msk                  (0x1U << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  5348. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  5349. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  5350. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  5351. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  5352. #define TIM_CCER_CC2E_Pos                   (4U)                              
  5353. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  5354. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  5355. #define TIM_CCER_CC2P_Pos                   (5U)                              
  5356. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  5357. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  5358. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  5359. #define TIM_CCER_CC2NE_Msk                  (0x1U << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  5360. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  5361. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  5362. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  5363. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  5364. #define TIM_CCER_CC3E_Pos                   (8U)                              
  5365. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  5366. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  5367. #define TIM_CCER_CC3P_Pos                   (9U)                              
  5368. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  5369. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  5370. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  5371. #define TIM_CCER_CC3NE_Msk                  (0x1U << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  5372. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  5373. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  5374. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  5375. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  5376. #define TIM_CCER_CC4E_Pos                   (12U)                              
  5377. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  5378. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  5379. #define TIM_CCER_CC4P_Pos                   (13U)                              
  5380. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  5381. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  5382. #define TIM_CCER_CC4NP_Pos                  (15U)                              
  5383. #define TIM_CCER_CC4NP_Msk                  (0x1U << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
  5384. #define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
  5385.  
  5386. /*******************  Bit definition for TIM_CNT register  *******************/
  5387. #define TIM_CNT_CNT_Pos                     (0U)                              
  5388. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  5389. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  5390.  
  5391. /*******************  Bit definition for TIM_PSC register  *******************/
  5392. #define TIM_PSC_PSC_Pos                     (0U)                              
  5393. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  5394. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  5395.  
  5396. /*******************  Bit definition for TIM_ARR register  *******************/
  5397. #define TIM_ARR_ARR_Pos                     (0U)                              
  5398. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  5399. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  5400.  
  5401. /*******************  Bit definition for TIM_RCR register  *******************/
  5402. #define TIM_RCR_REP_Pos                     (0U)                              
  5403. #define TIM_RCR_REP_Msk                     (0xFFU << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  5404. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  5405.  
  5406. /*******************  Bit definition for TIM_CCR1 register  ******************/
  5407. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  5408. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  5409. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  5410.  
  5411. /*******************  Bit definition for TIM_CCR2 register  ******************/
  5412. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  5413. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  5414. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  5415.  
  5416. /*******************  Bit definition for TIM_CCR3 register  ******************/
  5417. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  5418. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  5419. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  5420.  
  5421. /*******************  Bit definition for TIM_CCR4 register  ******************/
  5422. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  5423. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  5424. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  5425.  
  5426. /*******************  Bit definition for TIM_BDTR register  ******************/
  5427. #define TIM_BDTR_DTG_Pos                    (0U)                              
  5428. #define TIM_BDTR_DTG_Msk                    (0xFFU << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  5429. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  5430. #define TIM_BDTR_DTG_0                      (0x01U << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  5431. #define TIM_BDTR_DTG_1                      (0x02U << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  5432. #define TIM_BDTR_DTG_2                      (0x04U << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  5433. #define TIM_BDTR_DTG_3                      (0x08U << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  5434. #define TIM_BDTR_DTG_4                      (0x10U << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  5435. #define TIM_BDTR_DTG_5                      (0x20U << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  5436. #define TIM_BDTR_DTG_6                      (0x40U << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  5437. #define TIM_BDTR_DTG_7                      (0x80U << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  5438.  
  5439. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  5440. #define TIM_BDTR_LOCK_Msk                   (0x3U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  5441. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  5442. #define TIM_BDTR_LOCK_0                     (0x1U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  5443. #define TIM_BDTR_LOCK_1                     (0x2U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  5444.  
  5445. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  5446. #define TIM_BDTR_OSSI_Msk                   (0x1U << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  5447. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  5448. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  5449. #define TIM_BDTR_OSSR_Msk                   (0x1U << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  5450. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  5451. #define TIM_BDTR_BKE_Pos                    (12U)                              
  5452. #define TIM_BDTR_BKE_Msk                    (0x1U << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  5453. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  5454. #define TIM_BDTR_BKP_Pos                    (13U)                              
  5455. #define TIM_BDTR_BKP_Msk                    (0x1U << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  5456. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  5457. #define TIM_BDTR_AOE_Pos                    (14U)                              
  5458. #define TIM_BDTR_AOE_Msk                    (0x1U << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  5459. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  5460. #define TIM_BDTR_MOE_Pos                    (15U)                              
  5461. #define TIM_BDTR_MOE_Msk                    (0x1U << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  5462. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  5463.  
  5464. /*******************  Bit definition for TIM_DCR register  *******************/
  5465. #define TIM_DCR_DBA_Pos                     (0U)                              
  5466. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  5467. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  5468. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  5469. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  5470. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  5471. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  5472. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  5473.  
  5474. #define TIM_DCR_DBL_Pos                     (8U)                              
  5475. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  5476. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  5477. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  5478. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  5479. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  5480. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  5481. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  5482.  
  5483. /*******************  Bit definition for TIM_DMAR register  ******************/
  5484. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  5485. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  5486. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  5487.  
  5488. /*******************  Bit definition for TIM_OR register  ********************/
  5489.  
  5490. /******************************************************************************/
  5491. /*                                                                            */
  5492. /*                             Real-Time Clock                                */
  5493. /*                                                                            */
  5494. /******************************************************************************/
  5495.  
  5496. /*******************  Bit definition for RTC_CRH register  ********************/
  5497. #define RTC_CRH_SECIE_Pos                   (0U)                              
  5498. #define RTC_CRH_SECIE_Msk                   (0x1U << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  5499. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  5500. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  5501. #define RTC_CRH_ALRIE_Msk                   (0x1U << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  5502. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  5503. #define RTC_CRH_OWIE_Pos                    (2U)                              
  5504. #define RTC_CRH_OWIE_Msk                    (0x1U << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  5505. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  5506.  
  5507. /*******************  Bit definition for RTC_CRL register  ********************/
  5508. #define RTC_CRL_SECF_Pos                    (0U)                              
  5509. #define RTC_CRL_SECF_Msk                    (0x1U << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  5510. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  5511. #define RTC_CRL_ALRF_Pos                    (1U)                              
  5512. #define RTC_CRL_ALRF_Msk                    (0x1U << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  5513. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  5514. #define RTC_CRL_OWF_Pos                     (2U)                              
  5515. #define RTC_CRL_OWF_Msk                     (0x1U << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  5516. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  5517. #define RTC_CRL_RSF_Pos                     (3U)                              
  5518. #define RTC_CRL_RSF_Msk                     (0x1U << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  5519. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  5520. #define RTC_CRL_CNF_Pos                     (4U)                              
  5521. #define RTC_CRL_CNF_Msk                     (0x1U << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  5522. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  5523. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  5524. #define RTC_CRL_RTOFF_Msk                   (0x1U << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  5525. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  5526.  
  5527. /*******************  Bit definition for RTC_PRLH register  *******************/
  5528. #define RTC_PRLH_PRL_Pos                    (0U)                              
  5529. #define RTC_PRLH_PRL_Msk                    (0xFU << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  5530. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  5531.  
  5532. /*******************  Bit definition for RTC_PRLL register  *******************/
  5533. #define RTC_PRLL_PRL_Pos                    (0U)                              
  5534. #define RTC_PRLL_PRL_Msk                    (0xFFFFU << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  5535. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  5536.  
  5537. /*******************  Bit definition for RTC_DIVH register  *******************/
  5538. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  5539. #define RTC_DIVH_RTC_DIV_Msk                (0xFU << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  5540. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  5541.  
  5542. /*******************  Bit definition for RTC_DIVL register  *******************/
  5543. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  5544. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFU << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  5545. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  5546.  
  5547. /*******************  Bit definition for RTC_CNTH register  *******************/
  5548. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  5549. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFU << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5550. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  5551.  
  5552. /*******************  Bit definition for RTC_CNTL register  *******************/
  5553. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  5554. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFU << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5555. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  5556.  
  5557. /*******************  Bit definition for RTC_ALRH register  *******************/
  5558. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  5559. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFU << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5560. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  5561.  
  5562. /*******************  Bit definition for RTC_ALRL register  *******************/
  5563. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  5564. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFU << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5565. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  5566.  
  5567. /******************************************************************************/
  5568. /*                                                                            */
  5569. /*                        Independent WATCHDOG (IWDG)                         */
  5570. /*                                                                            */
  5571. /******************************************************************************/
  5572.  
  5573. /*******************  Bit definition for IWDG_KR register  ********************/
  5574. #define IWDG_KR_KEY_Pos                     (0U)                              
  5575. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  5576. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  5577.  
  5578. /*******************  Bit definition for IWDG_PR register  ********************/
  5579. #define IWDG_PR_PR_Pos                      (0U)                              
  5580. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  5581. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  5582. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  5583. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  5584. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  5585.  
  5586. /*******************  Bit definition for IWDG_RLR register  *******************/
  5587. #define IWDG_RLR_RL_Pos                     (0U)                              
  5588. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  5589. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  5590.  
  5591. /*******************  Bit definition for IWDG_SR register  ********************/
  5592. #define IWDG_SR_PVU_Pos                     (0U)                              
  5593. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  5594. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  5595. #define IWDG_SR_RVU_Pos                     (1U)                              
  5596. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  5597. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  5598.  
  5599. /******************************************************************************/
  5600. /*                                                                            */
  5601. /*                         Window WATCHDOG (WWDG)                             */
  5602. /*                                                                            */
  5603. /******************************************************************************/
  5604.  
  5605. /*******************  Bit definition for WWDG_CR register  ********************/
  5606. #define WWDG_CR_T_Pos                       (0U)                              
  5607. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  5608. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  5609. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  5610. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  5611. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  5612. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  5613. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  5614. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  5615. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  5616.  
  5617. /* Legacy defines */
  5618. #define  WWDG_CR_T0 WWDG_CR_T_0
  5619. #define  WWDG_CR_T1 WWDG_CR_T_1
  5620. #define  WWDG_CR_T2 WWDG_CR_T_2
  5621. #define  WWDG_CR_T3 WWDG_CR_T_3
  5622. #define  WWDG_CR_T4 WWDG_CR_T_4
  5623. #define  WWDG_CR_T5 WWDG_CR_T_5
  5624. #define  WWDG_CR_T6 WWDG_CR_T_6
  5625.  
  5626. #define WWDG_CR_WDGA_Pos                    (7U)                              
  5627. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  5628. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  5629.  
  5630. /*******************  Bit definition for WWDG_CFR register  *******************/
  5631. #define WWDG_CFR_W_Pos                      (0U)                              
  5632. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  5633. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  5634. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  5635. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  5636. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  5637. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  5638. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  5639. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  5640. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  5641.  
  5642. /* Legacy defines */
  5643. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  5644. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  5645. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  5646. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  5647. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  5648. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  5649. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5650.  
  5651. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  5652. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  5653. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  5654. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  5655. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  5656.  
  5657. /* Legacy defines */
  5658. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5659. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5660.  
  5661. #define WWDG_CFR_EWI_Pos                    (9U)                              
  5662. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  5663. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  5664.  
  5665. /*******************  Bit definition for WWDG_SR register  ********************/
  5666. #define WWDG_SR_EWIF_Pos                    (0U)                              
  5667. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  5668. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  5669.  
  5670. /******************************************************************************/
  5671. /*                                                                            */
  5672. /*                       Flexible Static Memory Controller                    */
  5673. /*                                                                            */
  5674. /******************************************************************************/
  5675.  
  5676. /******************  Bit definition for FSMC_BCRx (x=1..4) register  **********/
  5677. #define FSMC_BCRx_MBKEN_Pos                 (0U)                              
  5678. #define FSMC_BCRx_MBKEN_Msk                 (0x1U << FSMC_BCRx_MBKEN_Pos)      /*!< 0x00000001 */
  5679. #define FSMC_BCRx_MBKEN                     FSMC_BCRx_MBKEN_Msk                /*!< Memory bank enable bit */
  5680. #define FSMC_BCRx_MUXEN_Pos                 (1U)                              
  5681. #define FSMC_BCRx_MUXEN_Msk                 (0x1U << FSMC_BCRx_MUXEN_Pos)      /*!< 0x00000002 */
  5682. #define FSMC_BCRx_MUXEN                     FSMC_BCRx_MUXEN_Msk                /*!< Address/data multiplexing enable bit */
  5683.  
  5684. #define FSMC_BCRx_MTYP_Pos                  (2U)                              
  5685. #define FSMC_BCRx_MTYP_Msk                  (0x3U << FSMC_BCRx_MTYP_Pos)       /*!< 0x0000000C */
  5686. #define FSMC_BCRx_MTYP                      FSMC_BCRx_MTYP_Msk                 /*!< MTYP[1:0] bits (Memory type) */
  5687. #define FSMC_BCRx_MTYP_0                    (0x1U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000004 */
  5688. #define FSMC_BCRx_MTYP_1                    (0x2U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000008 */
  5689.  
  5690. #define FSMC_BCRx_MWID_Pos                  (4U)                              
  5691. #define FSMC_BCRx_MWID_Msk                  (0x3U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000030 */
  5692. #define FSMC_BCRx_MWID                      FSMC_BCRx_MWID_Msk                 /*!< MWID[1:0] bits (Memory data bus width) */
  5693. #define FSMC_BCRx_MWID_0                    (0x1U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000010 */
  5694. #define FSMC_BCRx_MWID_1                    (0x2U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000020 */
  5695.  
  5696. #define FSMC_BCRx_FACCEN_Pos                (6U)                              
  5697. #define FSMC_BCRx_FACCEN_Msk                (0x1U << FSMC_BCRx_FACCEN_Pos)     /*!< 0x00000040 */
  5698. #define FSMC_BCRx_FACCEN                    FSMC_BCRx_FACCEN_Msk               /*!< Flash access enable */
  5699. #define FSMC_BCRx_BURSTEN_Pos               (8U)                              
  5700. #define FSMC_BCRx_BURSTEN_Msk               (0x1U << FSMC_BCRx_BURSTEN_Pos)    /*!< 0x00000100 */
  5701. #define FSMC_BCRx_BURSTEN                   FSMC_BCRx_BURSTEN_Msk              /*!< Burst enable bit */
  5702. #define FSMC_BCRx_WAITPOL_Pos               (9U)                              
  5703. #define FSMC_BCRx_WAITPOL_Msk               (0x1U << FSMC_BCRx_WAITPOL_Pos)    /*!< 0x00000200 */
  5704. #define FSMC_BCRx_WAITPOL                   FSMC_BCRx_WAITPOL_Msk              /*!< Wait signal polarity bit */
  5705. #define FSMC_BCRx_WRAPMOD_Pos               (10U)                              
  5706. #define FSMC_BCRx_WRAPMOD_Msk               (0x1U << FSMC_BCRx_WRAPMOD_Pos)    /*!< 0x00000400 */
  5707. #define FSMC_BCRx_WRAPMOD                   FSMC_BCRx_WRAPMOD_Msk              /*!< Wrapped burst mode support */
  5708. #define FSMC_BCRx_WAITCFG_Pos               (11U)                              
  5709. #define FSMC_BCRx_WAITCFG_Msk               (0x1U << FSMC_BCRx_WAITCFG_Pos)    /*!< 0x00000800 */
  5710. #define FSMC_BCRx_WAITCFG                   FSMC_BCRx_WAITCFG_Msk              /*!< Wait timing configuration */
  5711. #define FSMC_BCRx_WREN_Pos                  (12U)                              
  5712. #define FSMC_BCRx_WREN_Msk                  (0x1U << FSMC_BCRx_WREN_Pos)       /*!< 0x00001000 */
  5713. #define FSMC_BCRx_WREN                      FSMC_BCRx_WREN_Msk                 /*!< Write enable bit */
  5714. #define FSMC_BCRx_WAITEN_Pos                (13U)                              
  5715. #define FSMC_BCRx_WAITEN_Msk                (0x1U << FSMC_BCRx_WAITEN_Pos)     /*!< 0x00002000 */
  5716. #define FSMC_BCRx_WAITEN                    FSMC_BCRx_WAITEN_Msk               /*!< Wait enable bit */
  5717. #define FSMC_BCRx_EXTMOD_Pos                (14U)                              
  5718. #define FSMC_BCRx_EXTMOD_Msk                (0x1U << FSMC_BCRx_EXTMOD_Pos)     /*!< 0x00004000 */
  5719. #define FSMC_BCRx_EXTMOD                    FSMC_BCRx_EXTMOD_Msk               /*!< Extended mode enable */
  5720. #define FSMC_BCRx_ASYNCWAIT_Pos             (15U)                              
  5721. #define FSMC_BCRx_ASYNCWAIT_Msk             (0x1U << FSMC_BCRx_ASYNCWAIT_Pos)  /*!< 0x00008000 */
  5722. #define FSMC_BCRx_ASYNCWAIT                 FSMC_BCRx_ASYNCWAIT_Msk            /*!< Asynchronous wait */
  5723. #define FSMC_BCRx_CBURSTRW_Pos              (19U)                              
  5724. #define FSMC_BCRx_CBURSTRW_Msk              (0x1U << FSMC_BCRx_CBURSTRW_Pos)   /*!< 0x00080000 */
  5725. #define FSMC_BCRx_CBURSTRW                  FSMC_BCRx_CBURSTRW_Msk             /*!< Write burst enable */
  5726.  
  5727. /******************  Bit definition for FSMC_BTRx (x=1..4) register  ******/
  5728. #define FSMC_BTRx_ADDSET_Pos                (0U)                              
  5729. #define FSMC_BTRx_ADDSET_Msk                (0xFU << FSMC_BTRx_ADDSET_Pos)     /*!< 0x0000000F */
  5730. #define FSMC_BTRx_ADDSET                    FSMC_BTRx_ADDSET_Msk               /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5731. #define FSMC_BTRx_ADDSET_0                  (0x1U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000001 */
  5732. #define FSMC_BTRx_ADDSET_1                  (0x2U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000002 */
  5733. #define FSMC_BTRx_ADDSET_2                  (0x4U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000004 */
  5734. #define FSMC_BTRx_ADDSET_3                  (0x8U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000008 */
  5735.  
  5736. #define FSMC_BTRx_ADDHLD_Pos                (4U)                              
  5737. #define FSMC_BTRx_ADDHLD_Msk                (0xFU << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x000000F0 */
  5738. #define FSMC_BTRx_ADDHLD                    FSMC_BTRx_ADDHLD_Msk               /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5739. #define FSMC_BTRx_ADDHLD_0                  (0x1U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000010 */
  5740. #define FSMC_BTRx_ADDHLD_1                  (0x2U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000020 */
  5741. #define FSMC_BTRx_ADDHLD_2                  (0x4U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000040 */
  5742. #define FSMC_BTRx_ADDHLD_3                  (0x8U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000080 */
  5743.  
  5744. #define FSMC_BTRx_DATAST_Pos                (8U)                              
  5745. #define FSMC_BTRx_DATAST_Msk                (0xFFU << FSMC_BTRx_DATAST_Pos)    /*!< 0x0000FF00 */
  5746. #define FSMC_BTRx_DATAST                    FSMC_BTRx_DATAST_Msk               /*!< DATAST [3:0] bits (Data-phase duration) */
  5747. #define FSMC_BTRx_DATAST_0                  (0x01U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000100 */
  5748. #define FSMC_BTRx_DATAST_1                  (0x02U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000200 */
  5749. #define FSMC_BTRx_DATAST_2                  (0x04U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000400 */
  5750. #define FSMC_BTRx_DATAST_3                  (0x08U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000800 */
  5751. #define FSMC_BTRx_DATAST_4                  (0x10U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00001000 */
  5752. #define FSMC_BTRx_DATAST_5                  (0x20U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00002000 */
  5753. #define FSMC_BTRx_DATAST_6                  (0x40U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00004000 */
  5754. #define FSMC_BTRx_DATAST_7                  (0x80U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00008000 */
  5755.  
  5756. #define FSMC_BTRx_BUSTURN_Pos               (16U)                              
  5757. #define FSMC_BTRx_BUSTURN_Msk               (0xFU << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x000F0000 */
  5758. #define FSMC_BTRx_BUSTURN                   FSMC_BTRx_BUSTURN_Msk              /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5759. #define FSMC_BTRx_BUSTURN_0                 (0x1U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00010000 */
  5760. #define FSMC_BTRx_BUSTURN_1                 (0x2U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00020000 */
  5761. #define FSMC_BTRx_BUSTURN_2                 (0x4U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00040000 */
  5762. #define FSMC_BTRx_BUSTURN_3                 (0x8U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00080000 */
  5763.  
  5764. #define FSMC_BTRx_CLKDIV_Pos                (20U)                              
  5765. #define FSMC_BTRx_CLKDIV_Msk                (0xFU << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00F00000 */
  5766. #define FSMC_BTRx_CLKDIV                    FSMC_BTRx_CLKDIV_Msk               /*!< CLKDIV[3:0] bits (Clock divide ratio) */
  5767. #define FSMC_BTRx_CLKDIV_0                  (0x1U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00100000 */
  5768. #define FSMC_BTRx_CLKDIV_1                  (0x2U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00200000 */
  5769. #define FSMC_BTRx_CLKDIV_2                  (0x4U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00400000 */
  5770. #define FSMC_BTRx_CLKDIV_3                  (0x8U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00800000 */
  5771.  
  5772. #define FSMC_BTRx_DATLAT_Pos                (24U)                              
  5773. #define FSMC_BTRx_DATLAT_Msk                (0xFU << FSMC_BTRx_DATLAT_Pos)     /*!< 0x0F000000 */
  5774. #define FSMC_BTRx_DATLAT                    FSMC_BTRx_DATLAT_Msk               /*!< DATLA[3:0] bits (Data latency) */
  5775. #define FSMC_BTRx_DATLAT_0                  (0x1U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x01000000 */
  5776. #define FSMC_BTRx_DATLAT_1                  (0x2U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x02000000 */
  5777. #define FSMC_BTRx_DATLAT_2                  (0x4U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x04000000 */
  5778. #define FSMC_BTRx_DATLAT_3                  (0x8U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x08000000 */
  5779.  
  5780. #define FSMC_BTRx_ACCMOD_Pos                (28U)                              
  5781. #define FSMC_BTRx_ACCMOD_Msk                (0x3U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x30000000 */
  5782. #define FSMC_BTRx_ACCMOD                    FSMC_BTRx_ACCMOD_Msk               /*!< ACCMOD[1:0] bits (Access mode) */
  5783. #define FSMC_BTRx_ACCMOD_0                  (0x1U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x10000000 */
  5784. #define FSMC_BTRx_ACCMOD_1                  (0x2U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x20000000 */
  5785.  
  5786. /******************  Bit definition for FSMC_BWTRx (x=1..4) register  ******/
  5787. #define FSMC_BWTRx_ADDSET_Pos               (0U)                              
  5788. #define FSMC_BWTRx_ADDSET_Msk               (0xFU << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x0000000F */
  5789. #define FSMC_BWTRx_ADDSET                   FSMC_BWTRx_ADDSET_Msk              /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5790. #define FSMC_BWTRx_ADDSET_0                 (0x1U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000001 */
  5791. #define FSMC_BWTRx_ADDSET_1                 (0x2U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000002 */
  5792. #define FSMC_BWTRx_ADDSET_2                 (0x4U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000004 */
  5793. #define FSMC_BWTRx_ADDSET_3                 (0x8U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000008 */
  5794.  
  5795. #define FSMC_BWTRx_ADDHLD_Pos               (4U)                              
  5796. #define FSMC_BWTRx_ADDHLD_Msk               (0xFU << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x000000F0 */
  5797. #define FSMC_BWTRx_ADDHLD                   FSMC_BWTRx_ADDHLD_Msk              /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5798. #define FSMC_BWTRx_ADDHLD_0                 (0x1U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000010 */
  5799. #define FSMC_BWTRx_ADDHLD_1                 (0x2U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000020 */
  5800. #define FSMC_BWTRx_ADDHLD_2                 (0x4U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000040 */
  5801. #define FSMC_BWTRx_ADDHLD_3                 (0x8U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000080 */
  5802.  
  5803. #define FSMC_BWTRx_DATAST_Pos               (8U)                              
  5804. #define FSMC_BWTRx_DATAST_Msk               (0xFFU << FSMC_BWTRx_DATAST_Pos)   /*!< 0x0000FF00 */
  5805. #define FSMC_BWTRx_DATAST                   FSMC_BWTRx_DATAST_Msk              /*!< DATAST [3:0] bits (Data-phase duration) */
  5806. #define FSMC_BWTRx_DATAST_0                 (0x01U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000100 */
  5807. #define FSMC_BWTRx_DATAST_1                 (0x02U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000200 */
  5808. #define FSMC_BWTRx_DATAST_2                 (0x04U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000400 */
  5809. #define FSMC_BWTRx_DATAST_3                 (0x08U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000800 */
  5810. #define FSMC_BWTRx_DATAST_4                 (0x10U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00001000 */
  5811. #define FSMC_BWTRx_DATAST_5                 (0x20U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00002000 */
  5812. #define FSMC_BWTRx_DATAST_6                 (0x40U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00004000 */
  5813. #define FSMC_BWTRx_DATAST_7                 (0x80U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00008000 */
  5814.  
  5815. #define FSMC_BWTRx_BUSTURN_Pos              (16U)                              
  5816. #define FSMC_BWTRx_BUSTURN_Msk              (0xFU << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x000F0000 */
  5817. #define FSMC_BWTRx_BUSTURN                  FSMC_BWTRx_BUSTURN_Msk             /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5818. #define FSMC_BWTRx_BUSTURN_0                (0x1U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00010000 */
  5819. #define FSMC_BWTRx_BUSTURN_1                (0x2U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00020000 */
  5820. #define FSMC_BWTRx_BUSTURN_2                (0x4U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00040000 */
  5821. #define FSMC_BWTRx_BUSTURN_3                (0x8U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00080000 */
  5822.  
  5823. #define FSMC_BWTRx_ACCMOD_Pos               (28U)                              
  5824. #define FSMC_BWTRx_ACCMOD_Msk               (0x3U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x30000000 */
  5825. #define FSMC_BWTRx_ACCMOD                   FSMC_BWTRx_ACCMOD_Msk              /*!< ACCMOD[1:0] bits (Access mode) */
  5826. #define FSMC_BWTRx_ACCMOD_0                 (0x1U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x10000000 */
  5827. #define FSMC_BWTRx_ACCMOD_1                 (0x2U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x20000000 */
  5828.  
  5829. /******************  Bit definition for FSMC_PCRx (x = 2 to 4) register  *******************/
  5830. #define FSMC_PCRx_PWAITEN_Pos               (1U)                              
  5831. #define FSMC_PCRx_PWAITEN_Msk               (0x1U << FSMC_PCRx_PWAITEN_Pos)    /*!< 0x00000002 */
  5832. #define FSMC_PCRx_PWAITEN                   FSMC_PCRx_PWAITEN_Msk              /*!< Wait feature enable bit */
  5833. #define FSMC_PCRx_PBKEN_Pos                 (2U)                              
  5834. #define FSMC_PCRx_PBKEN_Msk                 (0x1U << FSMC_PCRx_PBKEN_Pos)      /*!< 0x00000004 */
  5835. #define FSMC_PCRx_PBKEN                     FSMC_PCRx_PBKEN_Msk                /*!< PC Card/NAND Flash memory bank enable bit */
  5836. #define FSMC_PCRx_PTYP_Pos                  (3U)                              
  5837. #define FSMC_PCRx_PTYP_Msk                  (0x1U << FSMC_PCRx_PTYP_Pos)       /*!< 0x00000008 */
  5838. #define FSMC_PCRx_PTYP                      FSMC_PCRx_PTYP_Msk                 /*!< Memory type */
  5839.  
  5840. #define FSMC_PCRx_PWID_Pos                  (4U)                              
  5841. #define FSMC_PCRx_PWID_Msk                  (0x3U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000030 */
  5842. #define FSMC_PCRx_PWID                      FSMC_PCRx_PWID_Msk                 /*!< PWID[1:0] bits (NAND Flash databus width) */
  5843. #define FSMC_PCRx_PWID_0                    (0x1U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000010 */
  5844. #define FSMC_PCRx_PWID_1                    (0x2U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000020 */
  5845.  
  5846. #define FSMC_PCRx_ECCEN_Pos                 (6U)                              
  5847. #define FSMC_PCRx_ECCEN_Msk                 (0x1U << FSMC_PCRx_ECCEN_Pos)      /*!< 0x00000040 */
  5848. #define FSMC_PCRx_ECCEN                     FSMC_PCRx_ECCEN_Msk                /*!< ECC computation logic enable bit */
  5849.  
  5850. #define FSMC_PCRx_TCLR_Pos                  (9U)                              
  5851. #define FSMC_PCRx_TCLR_Msk                  (0xFU << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001E00 */
  5852. #define FSMC_PCRx_TCLR                      FSMC_PCRx_TCLR_Msk                 /*!< TCLR[3:0] bits (CLE to RE delay) */
  5853. #define FSMC_PCRx_TCLR_0                    (0x1U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000200 */
  5854. #define FSMC_PCRx_TCLR_1                    (0x2U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000400 */
  5855. #define FSMC_PCRx_TCLR_2                    (0x4U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000800 */
  5856. #define FSMC_PCRx_TCLR_3                    (0x8U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001000 */
  5857.  
  5858. #define FSMC_PCRx_TAR_Pos                   (13U)                              
  5859. #define FSMC_PCRx_TAR_Msk                   (0xFU << FSMC_PCRx_TAR_Pos)        /*!< 0x0001E000 */
  5860. #define FSMC_PCRx_TAR                       FSMC_PCRx_TAR_Msk                  /*!< TAR[3:0] bits (ALE to RE delay) */
  5861. #define FSMC_PCRx_TAR_0                     (0x1U << FSMC_PCRx_TAR_Pos)        /*!< 0x00002000 */
  5862. #define FSMC_PCRx_TAR_1                     (0x2U << FSMC_PCRx_TAR_Pos)        /*!< 0x00004000 */
  5863. #define FSMC_PCRx_TAR_2                     (0x4U << FSMC_PCRx_TAR_Pos)        /*!< 0x00008000 */
  5864. #define FSMC_PCRx_TAR_3                     (0x8U << FSMC_PCRx_TAR_Pos)        /*!< 0x00010000 */
  5865.  
  5866. #define FSMC_PCRx_ECCPS_Pos                 (17U)                              
  5867. #define FSMC_PCRx_ECCPS_Msk                 (0x7U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x000E0000 */
  5868. #define FSMC_PCRx_ECCPS                     FSMC_PCRx_ECCPS_Msk                /*!< ECCPS[1:0] bits (ECC page size) */
  5869. #define FSMC_PCRx_ECCPS_0                   (0x1U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00020000 */
  5870. #define FSMC_PCRx_ECCPS_1                   (0x2U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00040000 */
  5871. #define FSMC_PCRx_ECCPS_2                   (0x4U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00080000 */
  5872.  
  5873. /*******************  Bit definition for FSMC_SRx (x = 2 to 4) register  *******************/
  5874. #define FSMC_SRx_IRS_Pos                    (0U)                              
  5875. #define FSMC_SRx_IRS_Msk                    (0x1U << FSMC_SRx_IRS_Pos)         /*!< 0x00000001 */
  5876. #define FSMC_SRx_IRS                        FSMC_SRx_IRS_Msk                   /*!< Interrupt Rising Edge status */
  5877. #define FSMC_SRx_ILS_Pos                    (1U)                              
  5878. #define FSMC_SRx_ILS_Msk                    (0x1U << FSMC_SRx_ILS_Pos)         /*!< 0x00000002 */
  5879. #define FSMC_SRx_ILS                        FSMC_SRx_ILS_Msk                   /*!< Interrupt Level status */
  5880. #define FSMC_SRx_IFS_Pos                    (2U)                              
  5881. #define FSMC_SRx_IFS_Msk                    (0x1U << FSMC_SRx_IFS_Pos)         /*!< 0x00000004 */
  5882. #define FSMC_SRx_IFS                        FSMC_SRx_IFS_Msk                   /*!< Interrupt Falling Edge status */
  5883. #define FSMC_SRx_IREN_Pos                   (3U)                              
  5884. #define FSMC_SRx_IREN_Msk                   (0x1U << FSMC_SRx_IREN_Pos)        /*!< 0x00000008 */
  5885. #define FSMC_SRx_IREN                       FSMC_SRx_IREN_Msk                  /*!< Interrupt Rising Edge detection Enable bit */
  5886. #define FSMC_SRx_ILEN_Pos                   (4U)                              
  5887. #define FSMC_SRx_ILEN_Msk                   (0x1U << FSMC_SRx_ILEN_Pos)        /*!< 0x00000010 */
  5888. #define FSMC_SRx_ILEN                       FSMC_SRx_ILEN_Msk                  /*!< Interrupt Level detection Enable bit */
  5889. #define FSMC_SRx_IFEN_Pos                   (5U)                              
  5890. #define FSMC_SRx_IFEN_Msk                   (0x1U << FSMC_SRx_IFEN_Pos)        /*!< 0x00000020 */
  5891. #define FSMC_SRx_IFEN                       FSMC_SRx_IFEN_Msk                  /*!< Interrupt Falling Edge detection Enable bit */
  5892. #define FSMC_SRx_FEMPT_Pos                  (6U)                              
  5893. #define FSMC_SRx_FEMPT_Msk                  (0x1U << FSMC_SRx_FEMPT_Pos)       /*!< 0x00000040 */
  5894. #define FSMC_SRx_FEMPT                      FSMC_SRx_FEMPT_Msk                 /*!< FIFO empty */
  5895.  
  5896. /******************  Bit definition for FSMC_PMEMx (x = 2 to 4) register  ******************/
  5897. #define FSMC_PMEMx_MEMSETx_Pos              (0U)                              
  5898. #define FSMC_PMEMx_MEMSETx_Msk              (0xFFU << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x000000FF */
  5899. #define FSMC_PMEMx_MEMSETx                  FSMC_PMEMx_MEMSETx_Msk             /*!< MEMSETx[7:0] bits (Common memory x setup time) */
  5900. #define FSMC_PMEMx_MEMSETx_0                (0x01U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000001 */
  5901. #define FSMC_PMEMx_MEMSETx_1                (0x02U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000002 */
  5902. #define FSMC_PMEMx_MEMSETx_2                (0x04U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000004 */
  5903. #define FSMC_PMEMx_MEMSETx_3                (0x08U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000008 */
  5904. #define FSMC_PMEMx_MEMSETx_4                (0x10U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000010 */
  5905. #define FSMC_PMEMx_MEMSETx_5                (0x20U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000020 */
  5906. #define FSMC_PMEMx_MEMSETx_6                (0x40U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000040 */
  5907. #define FSMC_PMEMx_MEMSETx_7                (0x80U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000080 */
  5908.  
  5909. #define FSMC_PMEMx_MEMWAITx_Pos             (8U)                              
  5910. #define FSMC_PMEMx_MEMWAITx_Msk             (0xFFU << FSMC_PMEMx_MEMWAITx_Pos) /*!< 0x0000FF00 */
  5911. #define FSMC_PMEMx_MEMWAITx                 FSMC_PMEMx_MEMWAITx_Msk            /*!< MEMWAITx[7:0] bits (Common memory x wait time) */
  5912. #define FSMC_PMEMx_MEMWAIT2_0               ((uint32_t)0x00000100)             /*!< Bit 0 */
  5913. #define FSMC_PMEMx_MEMWAITx_1               ((uint32_t)0x00000200)             /*!< Bit 1 */
  5914. #define FSMC_PMEMx_MEMWAITx_2               ((uint32_t)0x00000400)             /*!< Bit 2 */
  5915. #define FSMC_PMEMx_MEMWAITx_3               ((uint32_t)0x00000800)             /*!< Bit 3 */
  5916. #define FSMC_PMEMx_MEMWAITx_4               ((uint32_t)0x00001000)             /*!< Bit 4 */
  5917. #define FSMC_PMEMx_MEMWAITx_5               ((uint32_t)0x00002000)             /*!< Bit 5 */
  5918. #define FSMC_PMEMx_MEMWAITx_6               ((uint32_t)0x00004000)             /*!< Bit 6 */
  5919. #define FSMC_PMEMx_MEMWAITx_7               ((uint32_t)0x00008000)             /*!< Bit 7 */
  5920.  
  5921. #define FSMC_PMEMx_MEMHOLDx_Pos             (16U)                              
  5922. #define FSMC_PMEMx_MEMHOLDx_Msk             (0xFFU << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00FF0000 */
  5923. #define FSMC_PMEMx_MEMHOLDx                 FSMC_PMEMx_MEMHOLDx_Msk            /*!< MEMHOLDx[7:0] bits (Common memory x hold time) */
  5924. #define FSMC_PMEMx_MEMHOLDx_0               (0x01U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00010000 */
  5925. #define FSMC_PMEMx_MEMHOLDx_1               (0x02U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00020000 */
  5926. #define FSMC_PMEMx_MEMHOLDx_2               (0x04U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00040000 */
  5927. #define FSMC_PMEMx_MEMHOLDx_3               (0x08U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00080000 */
  5928. #define FSMC_PMEMx_MEMHOLDx_4               (0x10U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00100000 */
  5929. #define FSMC_PMEMx_MEMHOLDx_5               (0x20U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00200000 */
  5930. #define FSMC_PMEMx_MEMHOLDx_6               (0x40U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00400000 */
  5931. #define FSMC_PMEMx_MEMHOLDx_7               (0x80U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00800000 */
  5932.  
  5933. #define FSMC_PMEMx_MEMHIZx_Pos              (24U)                              
  5934. #define FSMC_PMEMx_MEMHIZx_Msk              (0xFFU << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0xFF000000 */
  5935. #define FSMC_PMEMx_MEMHIZx                  FSMC_PMEMx_MEMHIZx_Msk             /*!< MEMHIZx[7:0] bits (Common memory x databus HiZ time) */
  5936. #define FSMC_PMEMx_MEMHIZx_0                (0x01U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x01000000 */
  5937. #define FSMC_PMEMx_MEMHIZx_1                (0x02U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x02000000 */
  5938. #define FSMC_PMEMx_MEMHIZx_2                (0x04U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x04000000 */
  5939. #define FSMC_PMEMx_MEMHIZx_3                (0x08U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x08000000 */
  5940. #define FSMC_PMEMx_MEMHIZx_4                (0x10U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x10000000 */
  5941. #define FSMC_PMEMx_MEMHIZx_5                (0x20U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x20000000 */
  5942. #define FSMC_PMEMx_MEMHIZx_6                (0x40U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x40000000 */
  5943. #define FSMC_PMEMx_MEMHIZx_7                (0x80U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x80000000 */
  5944.  
  5945. /******************  Bit definition for FSMC_PATTx (x = 2 to 4) register  ******************/
  5946. #define FSMC_PATTx_ATTSETx_Pos              (0U)                              
  5947. #define FSMC_PATTx_ATTSETx_Msk              (0xFFU << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x000000FF */
  5948. #define FSMC_PATTx_ATTSETx                  FSMC_PATTx_ATTSETx_Msk             /*!< ATTSETx[7:0] bits (Attribute memory x setup time) */
  5949. #define FSMC_PATTx_ATTSETx_0                (0x01U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000001 */
  5950. #define FSMC_PATTx_ATTSETx_1                (0x02U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000002 */
  5951. #define FSMC_PATTx_ATTSETx_2                (0x04U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000004 */
  5952. #define FSMC_PATTx_ATTSETx_3                (0x08U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000008 */
  5953. #define FSMC_PATTx_ATTSETx_4                (0x10U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000010 */
  5954. #define FSMC_PATTx_ATTSETx_5                (0x20U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000020 */
  5955. #define FSMC_PATTx_ATTSETx_6                (0x40U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000040 */
  5956. #define FSMC_PATTx_ATTSETx_7                (0x80U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000080 */
  5957.  
  5958. #define FSMC_PATTx_ATTWAITx_Pos             (8U)                              
  5959. #define FSMC_PATTx_ATTWAITx_Msk             (0xFFU << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x0000FF00 */
  5960. #define FSMC_PATTx_ATTWAITx                 FSMC_PATTx_ATTWAITx_Msk            /*!< ATTWAITx[7:0] bits (Attribute memory x wait time) */
  5961. #define FSMC_PATTx_ATTWAITx_0               (0x01U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000100 */
  5962. #define FSMC_PATTx_ATTWAITx_1               (0x02U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000200 */
  5963. #define FSMC_PATTx_ATTWAITx_2               (0x04U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000400 */
  5964. #define FSMC_PATTx_ATTWAITx_3               (0x08U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000800 */
  5965. #define FSMC_PATTx_ATTWAITx_4               (0x10U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00001000 */
  5966. #define FSMC_PATTx_ATTWAITx_5               (0x20U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00002000 */
  5967. #define FSMC_PATTx_ATTWAITx_6               (0x40U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00004000 */
  5968. #define FSMC_PATTx_ATTWAITx_7               (0x80U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00008000 */
  5969.  
  5970. #define FSMC_PATTx_ATTHOLDx_Pos             (16U)                              
  5971. #define FSMC_PATTx_ATTHOLDx_Msk             (0xFFU << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00FF0000 */
  5972. #define FSMC_PATTx_ATTHOLDx                 FSMC_PATTx_ATTHOLDx_Msk            /*!< ATTHOLDx[7:0] bits (Attribute memory x hold time) */
  5973. #define FSMC_PATTx_ATTHOLDx_0               (0x01U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00010000 */
  5974. #define FSMC_PATTx_ATTHOLDx_1               (0x02U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00020000 */
  5975. #define FSMC_PATTx_ATTHOLDx_2               (0x04U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00040000 */
  5976. #define FSMC_PATTx_ATTHOLDx_3               (0x08U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00080000 */
  5977. #define FSMC_PATTx_ATTHOLDx_4               (0x10U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00100000 */
  5978. #define FSMC_PATTx_ATTHOLDx_5               (0x20U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00200000 */
  5979. #define FSMC_PATTx_ATTHOLDx_6               (0x40U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00400000 */
  5980. #define FSMC_PATTx_ATTHOLDx_7               (0x80U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00800000 */
  5981.  
  5982. #define FSMC_PATTx_ATTHIZx_Pos              (24U)                              
  5983. #define FSMC_PATTx_ATTHIZx_Msk              (0xFFU << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0xFF000000 */
  5984. #define FSMC_PATTx_ATTHIZx                  FSMC_PATTx_ATTHIZx_Msk             /*!< ATTHIZx[7:0] bits (Attribute memory x databus HiZ time) */
  5985. #define FSMC_PATTx_ATTHIZx_0                (0x01U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x01000000 */
  5986. #define FSMC_PATTx_ATTHIZx_1                (0x02U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x02000000 */
  5987. #define FSMC_PATTx_ATTHIZx_2                (0x04U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x04000000 */
  5988. #define FSMC_PATTx_ATTHIZx_3                (0x08U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x08000000 */
  5989. #define FSMC_PATTx_ATTHIZx_4                (0x10U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x10000000 */
  5990. #define FSMC_PATTx_ATTHIZx_5                (0x20U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x20000000 */
  5991. #define FSMC_PATTx_ATTHIZx_6                (0x40U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x40000000 */
  5992. #define FSMC_PATTx_ATTHIZx_7                (0x80U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x80000000 */
  5993.  
  5994. /******************  Bit definition for FSMC_PIO4 register  *******************/
  5995. #define FSMC_PIO4_IOSET4_Pos                (0U)                              
  5996. #define FSMC_PIO4_IOSET4_Msk                (0xFFU << FSMC_PIO4_IOSET4_Pos)    /*!< 0x000000FF */
  5997. #define FSMC_PIO4_IOSET4                    FSMC_PIO4_IOSET4_Msk               /*!< IOSET4[7:0] bits (I/O 4 setup time) */
  5998. #define FSMC_PIO4_IOSET4_0                  (0x01U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000001 */
  5999. #define FSMC_PIO4_IOSET4_1                  (0x02U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000002 */
  6000. #define FSMC_PIO4_IOSET4_2                  (0x04U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000004 */
  6001. #define FSMC_PIO4_IOSET4_3                  (0x08U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000008 */
  6002. #define FSMC_PIO4_IOSET4_4                  (0x10U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000010 */
  6003. #define FSMC_PIO4_IOSET4_5                  (0x20U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000020 */
  6004. #define FSMC_PIO4_IOSET4_6                  (0x40U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000040 */
  6005. #define FSMC_PIO4_IOSET4_7                  (0x80U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000080 */
  6006.  
  6007. #define FSMC_PIO4_IOWAIT4_Pos               (8U)                              
  6008. #define FSMC_PIO4_IOWAIT4_Msk               (0xFFU << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x0000FF00 */
  6009. #define FSMC_PIO4_IOWAIT4                   FSMC_PIO4_IOWAIT4_Msk              /*!< IOWAIT4[7:0] bits (I/O 4 wait time) */
  6010. #define FSMC_PIO4_IOWAIT4_0                 (0x01U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000100 */
  6011. #define FSMC_PIO4_IOWAIT4_1                 (0x02U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000200 */
  6012. #define FSMC_PIO4_IOWAIT4_2                 (0x04U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000400 */
  6013. #define FSMC_PIO4_IOWAIT4_3                 (0x08U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000800 */
  6014. #define FSMC_PIO4_IOWAIT4_4                 (0x10U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00001000 */
  6015. #define FSMC_PIO4_IOWAIT4_5                 (0x20U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00002000 */
  6016. #define FSMC_PIO4_IOWAIT4_6                 (0x40U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00004000 */
  6017. #define FSMC_PIO4_IOWAIT4_7                 (0x80U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00008000 */
  6018.  
  6019. #define FSMC_PIO4_IOHOLD4_Pos               (16U)                              
  6020. #define FSMC_PIO4_IOHOLD4_Msk               (0xFFU << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00FF0000 */
  6021. #define FSMC_PIO4_IOHOLD4                   FSMC_PIO4_IOHOLD4_Msk              /*!< IOHOLD4[7:0] bits (I/O 4 hold time) */
  6022. #define FSMC_PIO4_IOHOLD4_0                 (0x01U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00010000 */
  6023. #define FSMC_PIO4_IOHOLD4_1                 (0x02U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00020000 */
  6024. #define FSMC_PIO4_IOHOLD4_2                 (0x04U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00040000 */
  6025. #define FSMC_PIO4_IOHOLD4_3                 (0x08U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00080000 */
  6026. #define FSMC_PIO4_IOHOLD4_4                 (0x10U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00100000 */
  6027. #define FSMC_PIO4_IOHOLD4_5                 (0x20U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00200000 */
  6028. #define FSMC_PIO4_IOHOLD4_6                 (0x40U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00400000 */
  6029. #define FSMC_PIO4_IOHOLD4_7                 (0x80U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00800000 */
  6030.  
  6031. #define FSMC_PIO4_IOHIZ4_Pos                (24U)                              
  6032. #define FSMC_PIO4_IOHIZ4_Msk                (0xFFU << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0xFF000000 */
  6033. #define FSMC_PIO4_IOHIZ4                    FSMC_PIO4_IOHIZ4_Msk               /*!< IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
  6034. #define FSMC_PIO4_IOHIZ4_0                  (0x01U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x01000000 */
  6035. #define FSMC_PIO4_IOHIZ4_1                  (0x02U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x02000000 */
  6036. #define FSMC_PIO4_IOHIZ4_2                  (0x04U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x04000000 */
  6037. #define FSMC_PIO4_IOHIZ4_3                  (0x08U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x08000000 */
  6038. #define FSMC_PIO4_IOHIZ4_4                  (0x10U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x10000000 */
  6039. #define FSMC_PIO4_IOHIZ4_5                  (0x20U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x20000000 */
  6040. #define FSMC_PIO4_IOHIZ4_6                  (0x40U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x40000000 */
  6041. #define FSMC_PIO4_IOHIZ4_7                  (0x80U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x80000000 */
  6042.  
  6043. /******************  Bit definition for FSMC_ECCR2 register  ******************/
  6044. #define FSMC_ECCR2_ECC2_Pos                 (0U)                              
  6045. #define FSMC_ECCR2_ECC2_Msk                 (0xFFFFFFFFU << FSMC_ECCR2_ECC2_Pos) /*!< 0xFFFFFFFF */
  6046. #define FSMC_ECCR2_ECC2                     FSMC_ECCR2_ECC2_Msk                /*!< ECC result */
  6047.  
  6048. /******************  Bit definition for FSMC_ECCR3 register  ******************/
  6049. #define FSMC_ECCR3_ECC3_Pos                 (0U)                              
  6050. #define FSMC_ECCR3_ECC3_Msk                 (0xFFFFFFFFU << FSMC_ECCR3_ECC3_Pos) /*!< 0xFFFFFFFF */
  6051. #define FSMC_ECCR3_ECC3                     FSMC_ECCR3_ECC3_Msk                /*!< ECC result */
  6052.  
  6053. /******************************************************************************/
  6054. /*                                                                            */
  6055. /*                          SD host Interface                                 */
  6056. /*                                                                            */
  6057. /******************************************************************************/
  6058.  
  6059. /******************  Bit definition for SDIO_POWER register  ******************/
  6060. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  6061. #define SDIO_POWER_PWRCTRL_Msk              (0x3U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  6062. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  6063. #define SDIO_POWER_PWRCTRL_0                (0x1U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x01 */
  6064. #define SDIO_POWER_PWRCTRL_1                (0x2U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x02 */
  6065.  
  6066. /******************  Bit definition for SDIO_CLKCR register  ******************/
  6067. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  6068. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFU << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  6069. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  6070. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  6071. #define SDIO_CLKCR_CLKEN_Msk                (0x1U << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  6072. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  6073. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  6074. #define SDIO_CLKCR_PWRSAV_Msk               (0x1U << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  6075. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  6076. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  6077. #define SDIO_CLKCR_BYPASS_Msk               (0x1U << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  6078. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  6079.  
  6080. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  6081. #define SDIO_CLKCR_WIDBUS_Msk               (0x3U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  6082. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  6083. #define SDIO_CLKCR_WIDBUS_0                 (0x1U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x0800 */
  6084. #define SDIO_CLKCR_WIDBUS_1                 (0x2U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x1000 */
  6085.  
  6086. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  6087. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1U << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  6088. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  6089. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  6090. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1U << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  6091. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  6092.  
  6093. /*******************  Bit definition for SDIO_ARG register  *******************/
  6094. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  6095. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFU << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  6096. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  6097.  
  6098. /*******************  Bit definition for SDIO_CMD register  *******************/
  6099. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  6100. #define SDIO_CMD_CMDINDEX_Msk               (0x3FU << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  6101. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  6102.  
  6103. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  6104. #define SDIO_CMD_WAITRESP_Msk               (0x3U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  6105. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  6106. #define SDIO_CMD_WAITRESP_0                 (0x1U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0040 */
  6107. #define SDIO_CMD_WAITRESP_1                 (0x2U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0080 */
  6108.  
  6109. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  6110. #define SDIO_CMD_WAITINT_Msk                (0x1U << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  6111. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  6112. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  6113. #define SDIO_CMD_WAITPEND_Msk               (0x1U << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  6114. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  6115. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  6116. #define SDIO_CMD_CPSMEN_Msk                 (0x1U << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  6117. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  6118. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  6119. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1U << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  6120. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  6121. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  6122. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1U << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  6123. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  6124. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  6125. #define SDIO_CMD_NIEN_Msk                   (0x1U << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  6126. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  6127. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  6128. #define SDIO_CMD_CEATACMD_Msk               (0x1U << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  6129. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  6130.  
  6131. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  6132. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  6133. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FU << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  6134. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  6135.  
  6136. /******************  Bit definition for SDIO_RESP0 register  ******************/
  6137. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  6138. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFU << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  6139. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  6140.  
  6141. /******************  Bit definition for SDIO_RESP1 register  ******************/
  6142. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  6143. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFU << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  6144. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  6145.  
  6146. /******************  Bit definition for SDIO_RESP2 register  ******************/
  6147. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  6148. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFU << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  6149. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  6150.  
  6151. /******************  Bit definition for SDIO_RESP3 register  ******************/
  6152. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  6153. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFU << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  6154. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  6155.  
  6156. /******************  Bit definition for SDIO_RESP4 register  ******************/
  6157. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  6158. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFU << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  6159. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  6160.  
  6161. /******************  Bit definition for SDIO_DTIMER register  *****************/
  6162. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  6163. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFU << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  6164. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  6165.  
  6166. /******************  Bit definition for SDIO_DLEN register  *******************/
  6167. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  6168. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFU << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  6169. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  6170.  
  6171. /******************  Bit definition for SDIO_DCTRL register  ******************/
  6172. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  6173. #define SDIO_DCTRL_DTEN_Msk                 (0x1U << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  6174. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  6175. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  6176. #define SDIO_DCTRL_DTDIR_Msk                (0x1U << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  6177. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  6178. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  6179. #define SDIO_DCTRL_DTMODE_Msk               (0x1U << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  6180. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  6181. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  6182. #define SDIO_DCTRL_DMAEN_Msk                (0x1U << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  6183. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  6184.  
  6185. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  6186. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFU << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  6187. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  6188. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0010 */
  6189. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0020 */
  6190. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0040 */
  6191. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0080 */
  6192.  
  6193. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  6194. #define SDIO_DCTRL_RWSTART_Msk              (0x1U << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  6195. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  6196. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  6197. #define SDIO_DCTRL_RWSTOP_Msk               (0x1U << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  6198. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  6199. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  6200. #define SDIO_DCTRL_RWMOD_Msk                (0x1U << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  6201. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  6202. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  6203. #define SDIO_DCTRL_SDIOEN_Msk               (0x1U << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  6204. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  6205.  
  6206. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  6207. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  6208. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFU << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  6209. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  6210.  
  6211. /******************  Bit definition for SDIO_STA register  ********************/
  6212. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  6213. #define SDIO_STA_CCRCFAIL_Msk               (0x1U << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  6214. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  6215. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  6216. #define SDIO_STA_DCRCFAIL_Msk               (0x1U << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  6217. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  6218. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  6219. #define SDIO_STA_CTIMEOUT_Msk               (0x1U << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  6220. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  6221. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  6222. #define SDIO_STA_DTIMEOUT_Msk               (0x1U << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  6223. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  6224. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  6225. #define SDIO_STA_TXUNDERR_Msk               (0x1U << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  6226. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  6227. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  6228. #define SDIO_STA_RXOVERR_Msk                (0x1U << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  6229. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  6230. #define SDIO_STA_CMDREND_Pos                (6U)                              
  6231. #define SDIO_STA_CMDREND_Msk                (0x1U << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  6232. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  6233. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  6234. #define SDIO_STA_CMDSENT_Msk                (0x1U << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  6235. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  6236. #define SDIO_STA_DATAEND_Pos                (8U)                              
  6237. #define SDIO_STA_DATAEND_Msk                (0x1U << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  6238. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  6239. #define SDIO_STA_STBITERR_Pos               (9U)                              
  6240. #define SDIO_STA_STBITERR_Msk               (0x1U << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  6241. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  6242. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  6243. #define SDIO_STA_DBCKEND_Msk                (0x1U << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  6244. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  6245. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  6246. #define SDIO_STA_CMDACT_Msk                 (0x1U << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  6247. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  6248. #define SDIO_STA_TXACT_Pos                  (12U)                              
  6249. #define SDIO_STA_TXACT_Msk                  (0x1U << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  6250. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  6251. #define SDIO_STA_RXACT_Pos                  (13U)                              
  6252. #define SDIO_STA_RXACT_Msk                  (0x1U << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  6253. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  6254. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  6255. #define SDIO_STA_TXFIFOHE_Msk               (0x1U << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  6256. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  6257. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  6258. #define SDIO_STA_RXFIFOHF_Msk               (0x1U << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  6259. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  6260. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  6261. #define SDIO_STA_TXFIFOF_Msk                (0x1U << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  6262. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  6263. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  6264. #define SDIO_STA_RXFIFOF_Msk                (0x1U << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  6265. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  6266. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  6267. #define SDIO_STA_TXFIFOE_Msk                (0x1U << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  6268. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  6269. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  6270. #define SDIO_STA_RXFIFOE_Msk                (0x1U << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  6271. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  6272. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  6273. #define SDIO_STA_TXDAVL_Msk                 (0x1U << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  6274. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  6275. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  6276. #define SDIO_STA_RXDAVL_Msk                 (0x1U << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  6277. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  6278. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  6279. #define SDIO_STA_SDIOIT_Msk                 (0x1U << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  6280. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  6281. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  6282. #define SDIO_STA_CEATAEND_Msk               (0x1U << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  6283. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  6284.  
  6285. /*******************  Bit definition for SDIO_ICR register  *******************/
  6286. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  6287. #define SDIO_ICR_CCRCFAILC_Msk              (0x1U << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  6288. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  6289. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  6290. #define SDIO_ICR_DCRCFAILC_Msk              (0x1U << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  6291. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  6292. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  6293. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1U << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  6294. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  6295. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  6296. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1U << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  6297. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  6298. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  6299. #define SDIO_ICR_TXUNDERRC_Msk              (0x1U << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  6300. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  6301. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  6302. #define SDIO_ICR_RXOVERRC_Msk               (0x1U << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  6303. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  6304. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  6305. #define SDIO_ICR_CMDRENDC_Msk               (0x1U << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  6306. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  6307. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  6308. #define SDIO_ICR_CMDSENTC_Msk               (0x1U << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  6309. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  6310. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  6311. #define SDIO_ICR_DATAENDC_Msk               (0x1U << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  6312. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  6313. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  6314. #define SDIO_ICR_STBITERRC_Msk              (0x1U << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  6315. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  6316. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  6317. #define SDIO_ICR_DBCKENDC_Msk               (0x1U << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  6318. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  6319. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  6320. #define SDIO_ICR_SDIOITC_Msk                (0x1U << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  6321. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  6322. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  6323. #define SDIO_ICR_CEATAENDC_Msk              (0x1U << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  6324. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  6325.  
  6326. /******************  Bit definition for SDIO_MASK register  *******************/
  6327. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  6328. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1U << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  6329. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  6330. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  6331. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1U << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  6332. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  6333. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  6334. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1U << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  6335. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  6336. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  6337. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1U << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  6338. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  6339. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  6340. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1U << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  6341. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  6342. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  6343. #define SDIO_MASK_RXOVERRIE_Msk             (0x1U << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  6344. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  6345. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  6346. #define SDIO_MASK_CMDRENDIE_Msk             (0x1U << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  6347. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  6348. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  6349. #define SDIO_MASK_CMDSENTIE_Msk             (0x1U << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  6350. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  6351. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  6352. #define SDIO_MASK_DATAENDIE_Msk             (0x1U << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  6353. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  6354. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  6355. #define SDIO_MASK_STBITERRIE_Msk            (0x1U << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  6356. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  6357. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  6358. #define SDIO_MASK_DBCKENDIE_Msk             (0x1U << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  6359. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  6360. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  6361. #define SDIO_MASK_CMDACTIE_Msk              (0x1U << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  6362. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  6363. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  6364. #define SDIO_MASK_TXACTIE_Msk               (0x1U << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  6365. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  6366. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  6367. #define SDIO_MASK_RXACTIE_Msk               (0x1U << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  6368. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  6369. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  6370. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1U << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  6371. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  6372. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  6373. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1U << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  6374. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  6375. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  6376. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1U << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  6377. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  6378. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  6379. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1U << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  6380. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  6381. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  6382. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1U << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  6383. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  6384. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  6385. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1U << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  6386. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  6387. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  6388. #define SDIO_MASK_TXDAVLIE_Msk              (0x1U << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  6389. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  6390. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  6391. #define SDIO_MASK_RXDAVLIE_Msk              (0x1U << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  6392. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  6393. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  6394. #define SDIO_MASK_SDIOITIE_Msk              (0x1U << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  6395. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  6396. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  6397. #define SDIO_MASK_CEATAENDIE_Msk            (0x1U << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  6398. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  6399.  
  6400. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  6401. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  6402. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFU << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  6403. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  6404.  
  6405. /******************  Bit definition for SDIO_FIFO register  *******************/
  6406. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  6407. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFU << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  6408. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  6409.  
  6410. /******************************************************************************/
  6411. /*                                                                            */
  6412. /*                                   USB Device FS                            */
  6413. /*                                                                            */
  6414. /******************************************************************************/
  6415.  
  6416. /*!< Endpoint-specific registers */
  6417. #define  USB_EP0R                            USB_BASE                      /*!< Endpoint 0 register address */
  6418. #define  USB_EP1R                            (USB_BASE + 0x00000004)       /*!< Endpoint 1 register address */
  6419. #define  USB_EP2R                            (USB_BASE + 0x00000008)       /*!< Endpoint 2 register address */
  6420. #define  USB_EP3R                            (USB_BASE + 0x0000000C)       /*!< Endpoint 3 register address */
  6421. #define  USB_EP4R                            (USB_BASE + 0x00000010)       /*!< Endpoint 4 register address */
  6422. #define  USB_EP5R                            (USB_BASE + 0x00000014)       /*!< Endpoint 5 register address */
  6423. #define  USB_EP6R                            (USB_BASE + 0x00000018)       /*!< Endpoint 6 register address */
  6424. #define  USB_EP7R                            (USB_BASE + 0x0000001C)       /*!< Endpoint 7 register address */
  6425.  
  6426. /* bit positions */
  6427. #define USB_EP_CTR_RX_Pos                       (15U)                          
  6428. #define USB_EP_CTR_RX_Msk                       (0x1U << USB_EP_CTR_RX_Pos)    /*!< 0x00008000 */
  6429. #define USB_EP_CTR_RX                           USB_EP_CTR_RX_Msk              /*!< EndPoint Correct TRansfer RX */
  6430. #define USB_EP_DTOG_RX_Pos                      (14U)                          
  6431. #define USB_EP_DTOG_RX_Msk                      (0x1U << USB_EP_DTOG_RX_Pos)   /*!< 0x00004000 */
  6432. #define USB_EP_DTOG_RX                          USB_EP_DTOG_RX_Msk             /*!< EndPoint Data TOGGLE RX */
  6433. #define USB_EPRX_STAT_Pos                       (12U)                          
  6434. #define USB_EPRX_STAT_Msk                       (0x3U << USB_EPRX_STAT_Pos)    /*!< 0x00003000 */
  6435. #define USB_EPRX_STAT                           USB_EPRX_STAT_Msk              /*!< EndPoint RX STATus bit field */
  6436. #define USB_EP_SETUP_Pos                        (11U)                          
  6437. #define USB_EP_SETUP_Msk                        (0x1U << USB_EP_SETUP_Pos)     /*!< 0x00000800 */
  6438. #define USB_EP_SETUP                            USB_EP_SETUP_Msk               /*!< EndPoint SETUP */
  6439. #define USB_EP_T_FIELD_Pos                      (9U)                          
  6440. #define USB_EP_T_FIELD_Msk                      (0x3U << USB_EP_T_FIELD_Pos)   /*!< 0x00000600 */
  6441. #define USB_EP_T_FIELD                          USB_EP_T_FIELD_Msk             /*!< EndPoint TYPE */
  6442. #define USB_EP_KIND_Pos                         (8U)                          
  6443. #define USB_EP_KIND_Msk                         (0x1U << USB_EP_KIND_Pos)      /*!< 0x00000100 */
  6444. #define USB_EP_KIND                             USB_EP_KIND_Msk                /*!< EndPoint KIND */
  6445. #define USB_EP_CTR_TX_Pos                       (7U)                          
  6446. #define USB_EP_CTR_TX_Msk                       (0x1U << USB_EP_CTR_TX_Pos)    /*!< 0x00000080 */
  6447. #define USB_EP_CTR_TX                           USB_EP_CTR_TX_Msk              /*!< EndPoint Correct TRansfer TX */
  6448. #define USB_EP_DTOG_TX_Pos                      (6U)                          
  6449. #define USB_EP_DTOG_TX_Msk                      (0x1U << USB_EP_DTOG_TX_Pos)   /*!< 0x00000040 */
  6450. #define USB_EP_DTOG_TX                          USB_EP_DTOG_TX_Msk             /*!< EndPoint Data TOGGLE TX */
  6451. #define USB_EPTX_STAT_Pos                       (4U)                          
  6452. #define USB_EPTX_STAT_Msk                       (0x3U << USB_EPTX_STAT_Pos)    /*!< 0x00000030 */
  6453. #define USB_EPTX_STAT                           USB_EPTX_STAT_Msk              /*!< EndPoint TX STATus bit field */
  6454. #define USB_EPADDR_FIELD_Pos                    (0U)                          
  6455. #define USB_EPADDR_FIELD_Msk                    (0xFU << USB_EPADDR_FIELD_Pos) /*!< 0x0000000F */
  6456. #define USB_EPADDR_FIELD                        USB_EPADDR_FIELD_Msk           /*!< EndPoint ADDRess FIELD */
  6457.  
  6458. /* EndPoint REGister MASK (no toggle fields) */
  6459. #define  USB_EPREG_MASK                      (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
  6460.                                                                            /*!< EP_TYPE[1:0] EndPoint TYPE */
  6461. #define USB_EP_TYPE_MASK_Pos                    (9U)                          
  6462. #define USB_EP_TYPE_MASK_Msk                    (0x3U << USB_EP_TYPE_MASK_Pos) /*!< 0x00000600 */
  6463. #define USB_EP_TYPE_MASK                        USB_EP_TYPE_MASK_Msk           /*!< EndPoint TYPE Mask */
  6464. #define USB_EP_BULK                             ((uint32_t)0x00000000)         /*!< EndPoint BULK */
  6465. #define USB_EP_CONTROL                          ((uint32_t)0x00000200)         /*!< EndPoint CONTROL */
  6466. #define USB_EP_ISOCHRONOUS                      ((uint32_t)0x00000400)         /*!< EndPoint ISOCHRONOUS */
  6467. #define USB_EP_INTERRUPT                        ((uint32_t)0x00000600)         /*!< EndPoint INTERRUPT */
  6468. #define  USB_EP_T_MASK                       (~USB_EP_T_FIELD & USB_EPREG_MASK)
  6469.                                                                  
  6470. #define  USB_EPKIND_MASK                     (~USB_EP_KIND & USB_EPREG_MASK)  /*!< EP_KIND EndPoint KIND */
  6471.                                                                            /*!< STAT_TX[1:0] STATus for TX transfer */
  6472. #define USB_EP_TX_DIS                           ((uint32_t)0x00000000)         /*!< EndPoint TX DISabled */
  6473. #define USB_EP_TX_STALL                         ((uint32_t)0x00000010)         /*!< EndPoint TX STALLed */
  6474. #define USB_EP_TX_NAK                           ((uint32_t)0x00000020)         /*!< EndPoint TX NAKed */
  6475. #define USB_EP_TX_VALID                         ((uint32_t)0x00000030)         /*!< EndPoint TX VALID */
  6476. #define USB_EPTX_DTOG1                          ((uint32_t)0x00000010)         /*!< EndPoint TX Data TOGgle bit1 */
  6477. #define USB_EPTX_DTOG2                          ((uint32_t)0x00000020)         /*!< EndPoint TX Data TOGgle bit2 */
  6478. #define  USB_EPTX_DTOGMASK  (USB_EPTX_STAT|USB_EPREG_MASK)
  6479.                                                                            /*!< STAT_RX[1:0] STATus for RX transfer */
  6480. #define USB_EP_RX_DIS                           ((uint32_t)0x00000000)         /*!< EndPoint RX DISabled */
  6481. #define USB_EP_RX_STALL                         ((uint32_t)0x00001000)         /*!< EndPoint RX STALLed */
  6482. #define USB_EP_RX_NAK                           ((uint32_t)0x00002000)         /*!< EndPoint RX NAKed */
  6483. #define USB_EP_RX_VALID                         ((uint32_t)0x00003000)         /*!< EndPoint RX VALID */
  6484. #define USB_EPRX_DTOG1                          ((uint32_t)0x00001000)         /*!< EndPoint RX Data TOGgle bit1 */
  6485. #define USB_EPRX_DTOG2                          ((uint32_t)0x00002000)         /*!< EndPoint RX Data TOGgle bit1 */
  6486. #define  USB_EPRX_DTOGMASK  (USB_EPRX_STAT|USB_EPREG_MASK)
  6487.  
  6488. /*******************  Bit definition for USB_EP0R register  *******************/
  6489. #define USB_EP0R_EA_Pos                         (0U)                          
  6490. #define USB_EP0R_EA_Msk                         (0xFU << USB_EP0R_EA_Pos)      /*!< 0x0000000F */
  6491. #define USB_EP0R_EA                             USB_EP0R_EA_Msk                /*!< Endpoint Address */
  6492.  
  6493. #define USB_EP0R_STAT_TX_Pos                    (4U)                          
  6494. #define USB_EP0R_STAT_TX_Msk                    (0x3U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000030 */
  6495. #define USB_EP0R_STAT_TX                        USB_EP0R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6496. #define USB_EP0R_STAT_TX_0                      (0x1U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000010 */
  6497. #define USB_EP0R_STAT_TX_1                      (0x2U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000020 */
  6498.  
  6499. #define USB_EP0R_DTOG_TX_Pos                    (6U)                          
  6500. #define USB_EP0R_DTOG_TX_Msk                    (0x1U << USB_EP0R_DTOG_TX_Pos) /*!< 0x00000040 */
  6501. #define USB_EP0R_DTOG_TX                        USB_EP0R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6502. #define USB_EP0R_CTR_TX_Pos                     (7U)                          
  6503. #define USB_EP0R_CTR_TX_Msk                     (0x1U << USB_EP0R_CTR_TX_Pos)  /*!< 0x00000080 */
  6504. #define USB_EP0R_CTR_TX                         USB_EP0R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6505. #define USB_EP0R_EP_KIND_Pos                    (8U)                          
  6506. #define USB_EP0R_EP_KIND_Msk                    (0x1U << USB_EP0R_EP_KIND_Pos) /*!< 0x00000100 */
  6507. #define USB_EP0R_EP_KIND                        USB_EP0R_EP_KIND_Msk           /*!< Endpoint Kind */
  6508.                                                                            
  6509. #define USB_EP0R_EP_TYPE_Pos                    (9U)                          
  6510. #define USB_EP0R_EP_TYPE_Msk                    (0x3U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000600 */
  6511. #define USB_EP0R_EP_TYPE                        USB_EP0R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6512. #define USB_EP0R_EP_TYPE_0                      (0x1U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000200 */
  6513. #define USB_EP0R_EP_TYPE_1                      (0x2U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000400 */
  6514.  
  6515. #define USB_EP0R_SETUP_Pos                      (11U)                          
  6516. #define USB_EP0R_SETUP_Msk                      (0x1U << USB_EP0R_SETUP_Pos)   /*!< 0x00000800 */
  6517. #define USB_EP0R_SETUP                          USB_EP0R_SETUP_Msk             /*!< Setup transaction completed */
  6518.  
  6519. #define USB_EP0R_STAT_RX_Pos                    (12U)                          
  6520. #define USB_EP0R_STAT_RX_Msk                    (0x3U << USB_EP0R_STAT_RX_Pos) /*!< 0x00003000 */
  6521. #define USB_EP0R_STAT_RX                        USB_EP0R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6522. #define USB_EP0R_STAT_RX_0                      (0x1U << USB_EP0R_STAT_RX_Pos) /*!< 0x00001000 */
  6523. #define USB_EP0R_STAT_RX_1                      (0x2U << USB_EP0R_STAT_RX_Pos) /*!< 0x00002000 */
  6524.  
  6525. #define USB_EP0R_DTOG_RX_Pos                    (14U)                          
  6526. #define USB_EP0R_DTOG_RX_Msk                    (0x1U << USB_EP0R_DTOG_RX_Pos) /*!< 0x00004000 */
  6527. #define USB_EP0R_DTOG_RX                        USB_EP0R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6528. #define USB_EP0R_CTR_RX_Pos                     (15U)                          
  6529. #define USB_EP0R_CTR_RX_Msk                     (0x1U << USB_EP0R_CTR_RX_Pos)  /*!< 0x00008000 */
  6530. #define USB_EP0R_CTR_RX                         USB_EP0R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6531.  
  6532. /*******************  Bit definition for USB_EP1R register  *******************/
  6533. #define USB_EP1R_EA_Pos                         (0U)                          
  6534. #define USB_EP1R_EA_Msk                         (0xFU << USB_EP1R_EA_Pos)      /*!< 0x0000000F */
  6535. #define USB_EP1R_EA                             USB_EP1R_EA_Msk                /*!< Endpoint Address */
  6536.                                                                          
  6537. #define USB_EP1R_STAT_TX_Pos                    (4U)                          
  6538. #define USB_EP1R_STAT_TX_Msk                    (0x3U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000030 */
  6539. #define USB_EP1R_STAT_TX                        USB_EP1R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6540. #define USB_EP1R_STAT_TX_0                      (0x1U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000010 */
  6541. #define USB_EP1R_STAT_TX_1                      (0x2U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000020 */
  6542.  
  6543. #define USB_EP1R_DTOG_TX_Pos                    (6U)                          
  6544. #define USB_EP1R_DTOG_TX_Msk                    (0x1U << USB_EP1R_DTOG_TX_Pos) /*!< 0x00000040 */
  6545. #define USB_EP1R_DTOG_TX                        USB_EP1R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6546. #define USB_EP1R_CTR_TX_Pos                     (7U)                          
  6547. #define USB_EP1R_CTR_TX_Msk                     (0x1U << USB_EP1R_CTR_TX_Pos)  /*!< 0x00000080 */
  6548. #define USB_EP1R_CTR_TX                         USB_EP1R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6549. #define USB_EP1R_EP_KIND_Pos                    (8U)                          
  6550. #define USB_EP1R_EP_KIND_Msk                    (0x1U << USB_EP1R_EP_KIND_Pos) /*!< 0x00000100 */
  6551. #define USB_EP1R_EP_KIND                        USB_EP1R_EP_KIND_Msk           /*!< Endpoint Kind */
  6552.  
  6553. #define USB_EP1R_EP_TYPE_Pos                    (9U)                          
  6554. #define USB_EP1R_EP_TYPE_Msk                    (0x3U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000600 */
  6555. #define USB_EP1R_EP_TYPE                        USB_EP1R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6556. #define USB_EP1R_EP_TYPE_0                      (0x1U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000200 */
  6557. #define USB_EP1R_EP_TYPE_1                      (0x2U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000400 */
  6558.  
  6559. #define USB_EP1R_SETUP_Pos                      (11U)                          
  6560. #define USB_EP1R_SETUP_Msk                      (0x1U << USB_EP1R_SETUP_Pos)   /*!< 0x00000800 */
  6561. #define USB_EP1R_SETUP                          USB_EP1R_SETUP_Msk             /*!< Setup transaction completed */
  6562.                                                                            
  6563. #define USB_EP1R_STAT_RX_Pos                    (12U)                          
  6564. #define USB_EP1R_STAT_RX_Msk                    (0x3U << USB_EP1R_STAT_RX_Pos) /*!< 0x00003000 */
  6565. #define USB_EP1R_STAT_RX                        USB_EP1R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6566. #define USB_EP1R_STAT_RX_0                      (0x1U << USB_EP1R_STAT_RX_Pos) /*!< 0x00001000 */
  6567. #define USB_EP1R_STAT_RX_1                      (0x2U << USB_EP1R_STAT_RX_Pos) /*!< 0x00002000 */
  6568.  
  6569. #define USB_EP1R_DTOG_RX_Pos                    (14U)                          
  6570. #define USB_EP1R_DTOG_RX_Msk                    (0x1U << USB_EP1R_DTOG_RX_Pos) /*!< 0x00004000 */
  6571. #define USB_EP1R_DTOG_RX                        USB_EP1R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6572. #define USB_EP1R_CTR_RX_Pos                     (15U)                          
  6573. #define USB_EP1R_CTR_RX_Msk                     (0x1U << USB_EP1R_CTR_RX_Pos)  /*!< 0x00008000 */
  6574. #define USB_EP1R_CTR_RX                         USB_EP1R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6575.  
  6576. /*******************  Bit definition for USB_EP2R register  *******************/
  6577. #define USB_EP2R_EA_Pos                         (0U)                          
  6578. #define USB_EP2R_EA_Msk                         (0xFU << USB_EP2R_EA_Pos)      /*!< 0x0000000F */
  6579. #define USB_EP2R_EA                             USB_EP2R_EA_Msk                /*!< Endpoint Address */
  6580.  
  6581. #define USB_EP2R_STAT_TX_Pos                    (4U)                          
  6582. #define USB_EP2R_STAT_TX_Msk                    (0x3U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000030 */
  6583. #define USB_EP2R_STAT_TX                        USB_EP2R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6584. #define USB_EP2R_STAT_TX_0                      (0x1U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000010 */
  6585. #define USB_EP2R_STAT_TX_1                      (0x2U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000020 */
  6586.  
  6587. #define USB_EP2R_DTOG_TX_Pos                    (6U)                          
  6588. #define USB_EP2R_DTOG_TX_Msk                    (0x1U << USB_EP2R_DTOG_TX_Pos) /*!< 0x00000040 */
  6589. #define USB_EP2R_DTOG_TX                        USB_EP2R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6590. #define USB_EP2R_CTR_TX_Pos                     (7U)                          
  6591. #define USB_EP2R_CTR_TX_Msk                     (0x1U << USB_EP2R_CTR_TX_Pos)  /*!< 0x00000080 */
  6592. #define USB_EP2R_CTR_TX                         USB_EP2R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6593. #define USB_EP2R_EP_KIND_Pos                    (8U)                          
  6594. #define USB_EP2R_EP_KIND_Msk                    (0x1U << USB_EP2R_EP_KIND_Pos) /*!< 0x00000100 */
  6595. #define USB_EP2R_EP_KIND                        USB_EP2R_EP_KIND_Msk           /*!< Endpoint Kind */
  6596.  
  6597. #define USB_EP2R_EP_TYPE_Pos                    (9U)                          
  6598. #define USB_EP2R_EP_TYPE_Msk                    (0x3U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000600 */
  6599. #define USB_EP2R_EP_TYPE                        USB_EP2R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6600. #define USB_EP2R_EP_TYPE_0                      (0x1U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000200 */
  6601. #define USB_EP2R_EP_TYPE_1                      (0x2U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000400 */
  6602.  
  6603. #define USB_EP2R_SETUP_Pos                      (11U)                          
  6604. #define USB_EP2R_SETUP_Msk                      (0x1U << USB_EP2R_SETUP_Pos)   /*!< 0x00000800 */
  6605. #define USB_EP2R_SETUP                          USB_EP2R_SETUP_Msk             /*!< Setup transaction completed */
  6606.  
  6607. #define USB_EP2R_STAT_RX_Pos                    (12U)                          
  6608. #define USB_EP2R_STAT_RX_Msk                    (0x3U << USB_EP2R_STAT_RX_Pos) /*!< 0x00003000 */
  6609. #define USB_EP2R_STAT_RX                        USB_EP2R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6610. #define USB_EP2R_STAT_RX_0                      (0x1U << USB_EP2R_STAT_RX_Pos) /*!< 0x00001000 */
  6611. #define USB_EP2R_STAT_RX_1                      (0x2U << USB_EP2R_STAT_RX_Pos) /*!< 0x00002000 */
  6612.  
  6613. #define USB_EP2R_DTOG_RX_Pos                    (14U)                          
  6614. #define USB_EP2R_DTOG_RX_Msk                    (0x1U << USB_EP2R_DTOG_RX_Pos) /*!< 0x00004000 */
  6615. #define USB_EP2R_DTOG_RX                        USB_EP2R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6616. #define USB_EP2R_CTR_RX_Pos                     (15U)                          
  6617. #define USB_EP2R_CTR_RX_Msk                     (0x1U << USB_EP2R_CTR_RX_Pos)  /*!< 0x00008000 */
  6618. #define USB_EP2R_CTR_RX                         USB_EP2R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6619.  
  6620. /*******************  Bit definition for USB_EP3R register  *******************/
  6621. #define USB_EP3R_EA_Pos                         (0U)                          
  6622. #define USB_EP3R_EA_Msk                         (0xFU << USB_EP3R_EA_Pos)      /*!< 0x0000000F */
  6623. #define USB_EP3R_EA                             USB_EP3R_EA_Msk                /*!< Endpoint Address */
  6624.  
  6625. #define USB_EP3R_STAT_TX_Pos                    (4U)                          
  6626. #define USB_EP3R_STAT_TX_Msk                    (0x3U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000030 */
  6627. #define USB_EP3R_STAT_TX                        USB_EP3R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6628. #define USB_EP3R_STAT_TX_0                      (0x1U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000010 */
  6629. #define USB_EP3R_STAT_TX_1                      (0x2U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000020 */
  6630.  
  6631. #define USB_EP3R_DTOG_TX_Pos                    (6U)                          
  6632. #define USB_EP3R_DTOG_TX_Msk                    (0x1U << USB_EP3R_DTOG_TX_Pos) /*!< 0x00000040 */
  6633. #define USB_EP3R_DTOG_TX                        USB_EP3R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6634. #define USB_EP3R_CTR_TX_Pos                     (7U)                          
  6635. #define USB_EP3R_CTR_TX_Msk                     (0x1U << USB_EP3R_CTR_TX_Pos)  /*!< 0x00000080 */
  6636. #define USB_EP3R_CTR_TX                         USB_EP3R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6637. #define USB_EP3R_EP_KIND_Pos                    (8U)                          
  6638. #define USB_EP3R_EP_KIND_Msk                    (0x1U << USB_EP3R_EP_KIND_Pos) /*!< 0x00000100 */
  6639. #define USB_EP3R_EP_KIND                        USB_EP3R_EP_KIND_Msk           /*!< Endpoint Kind */
  6640.  
  6641. #define USB_EP3R_EP_TYPE_Pos                    (9U)                          
  6642. #define USB_EP3R_EP_TYPE_Msk                    (0x3U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000600 */
  6643. #define USB_EP3R_EP_TYPE                        USB_EP3R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6644. #define USB_EP3R_EP_TYPE_0                      (0x1U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000200 */
  6645. #define USB_EP3R_EP_TYPE_1                      (0x2U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000400 */
  6646.  
  6647. #define USB_EP3R_SETUP_Pos                      (11U)                          
  6648. #define USB_EP3R_SETUP_Msk                      (0x1U << USB_EP3R_SETUP_Pos)   /*!< 0x00000800 */
  6649. #define USB_EP3R_SETUP                          USB_EP3R_SETUP_Msk             /*!< Setup transaction completed */
  6650.  
  6651. #define USB_EP3R_STAT_RX_Pos                    (12U)                          
  6652. #define USB_EP3R_STAT_RX_Msk                    (0x3U << USB_EP3R_STAT_RX_Pos) /*!< 0x00003000 */
  6653. #define USB_EP3R_STAT_RX                        USB_EP3R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6654. #define USB_EP3R_STAT_RX_0                      (0x1U << USB_EP3R_STAT_RX_Pos) /*!< 0x00001000 */
  6655. #define USB_EP3R_STAT_RX_1                      (0x2U << USB_EP3R_STAT_RX_Pos) /*!< 0x00002000 */
  6656.  
  6657. #define USB_EP3R_DTOG_RX_Pos                    (14U)                          
  6658. #define USB_EP3R_DTOG_RX_Msk                    (0x1U << USB_EP3R_DTOG_RX_Pos) /*!< 0x00004000 */
  6659. #define USB_EP3R_DTOG_RX                        USB_EP3R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6660. #define USB_EP3R_CTR_RX_Pos                     (15U)                          
  6661. #define USB_EP3R_CTR_RX_Msk                     (0x1U << USB_EP3R_CTR_RX_Pos)  /*!< 0x00008000 */
  6662. #define USB_EP3R_CTR_RX                         USB_EP3R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6663.  
  6664. /*******************  Bit definition for USB_EP4R register  *******************/
  6665. #define USB_EP4R_EA_Pos                         (0U)                          
  6666. #define USB_EP4R_EA_Msk                         (0xFU << USB_EP4R_EA_Pos)      /*!< 0x0000000F */
  6667. #define USB_EP4R_EA                             USB_EP4R_EA_Msk                /*!< Endpoint Address */
  6668.  
  6669. #define USB_EP4R_STAT_TX_Pos                    (4U)                          
  6670. #define USB_EP4R_STAT_TX_Msk                    (0x3U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000030 */
  6671. #define USB_EP4R_STAT_TX                        USB_EP4R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6672. #define USB_EP4R_STAT_TX_0                      (0x1U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000010 */
  6673. #define USB_EP4R_STAT_TX_1                      (0x2U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000020 */
  6674.  
  6675. #define USB_EP4R_DTOG_TX_Pos                    (6U)                          
  6676. #define USB_EP4R_DTOG_TX_Msk                    (0x1U << USB_EP4R_DTOG_TX_Pos) /*!< 0x00000040 */
  6677. #define USB_EP4R_DTOG_TX                        USB_EP4R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6678. #define USB_EP4R_CTR_TX_Pos                     (7U)                          
  6679. #define USB_EP4R_CTR_TX_Msk                     (0x1U << USB_EP4R_CTR_TX_Pos)  /*!< 0x00000080 */
  6680. #define USB_EP4R_CTR_TX                         USB_EP4R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6681. #define USB_EP4R_EP_KIND_Pos                    (8U)                          
  6682. #define USB_EP4R_EP_KIND_Msk                    (0x1U << USB_EP4R_EP_KIND_Pos) /*!< 0x00000100 */
  6683. #define USB_EP4R_EP_KIND                        USB_EP4R_EP_KIND_Msk           /*!< Endpoint Kind */
  6684.  
  6685. #define USB_EP4R_EP_TYPE_Pos                    (9U)                          
  6686. #define USB_EP4R_EP_TYPE_Msk                    (0x3U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000600 */
  6687. #define USB_EP4R_EP_TYPE                        USB_EP4R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6688. #define USB_EP4R_EP_TYPE_0                      (0x1U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000200 */
  6689. #define USB_EP4R_EP_TYPE_1                      (0x2U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000400 */
  6690.  
  6691. #define USB_EP4R_SETUP_Pos                      (11U)                          
  6692. #define USB_EP4R_SETUP_Msk                      (0x1U << USB_EP4R_SETUP_Pos)   /*!< 0x00000800 */
  6693. #define USB_EP4R_SETUP                          USB_EP4R_SETUP_Msk             /*!< Setup transaction completed */
  6694.  
  6695. #define USB_EP4R_STAT_RX_Pos                    (12U)                          
  6696. #define USB_EP4R_STAT_RX_Msk                    (0x3U << USB_EP4R_STAT_RX_Pos) /*!< 0x00003000 */
  6697. #define USB_EP4R_STAT_RX                        USB_EP4R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6698. #define USB_EP4R_STAT_RX_0                      (0x1U << USB_EP4R_STAT_RX_Pos) /*!< 0x00001000 */
  6699. #define USB_EP4R_STAT_RX_1                      (0x2U << USB_EP4R_STAT_RX_Pos) /*!< 0x00002000 */
  6700.  
  6701. #define USB_EP4R_DTOG_RX_Pos                    (14U)                          
  6702. #define USB_EP4R_DTOG_RX_Msk                    (0x1U << USB_EP4R_DTOG_RX_Pos) /*!< 0x00004000 */
  6703. #define USB_EP4R_DTOG_RX                        USB_EP4R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6704. #define USB_EP4R_CTR_RX_Pos                     (15U)                          
  6705. #define USB_EP4R_CTR_RX_Msk                     (0x1U << USB_EP4R_CTR_RX_Pos)  /*!< 0x00008000 */
  6706. #define USB_EP4R_CTR_RX                         USB_EP4R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6707.  
  6708. /*******************  Bit definition for USB_EP5R register  *******************/
  6709. #define USB_EP5R_EA_Pos                         (0U)                          
  6710. #define USB_EP5R_EA_Msk                         (0xFU << USB_EP5R_EA_Pos)      /*!< 0x0000000F */
  6711. #define USB_EP5R_EA                             USB_EP5R_EA_Msk                /*!< Endpoint Address */
  6712.  
  6713. #define USB_EP5R_STAT_TX_Pos                    (4U)                          
  6714. #define USB_EP5R_STAT_TX_Msk                    (0x3U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000030 */
  6715. #define USB_EP5R_STAT_TX                        USB_EP5R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6716. #define USB_EP5R_STAT_TX_0                      (0x1U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000010 */
  6717. #define USB_EP5R_STAT_TX_1                      (0x2U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000020 */
  6718.  
  6719. #define USB_EP5R_DTOG_TX_Pos                    (6U)                          
  6720. #define USB_EP5R_DTOG_TX_Msk                    (0x1U << USB_EP5R_DTOG_TX_Pos) /*!< 0x00000040 */
  6721. #define USB_EP5R_DTOG_TX                        USB_EP5R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6722. #define USB_EP5R_CTR_TX_Pos                     (7U)                          
  6723. #define USB_EP5R_CTR_TX_Msk                     (0x1U << USB_EP5R_CTR_TX_Pos)  /*!< 0x00000080 */
  6724. #define USB_EP5R_CTR_TX                         USB_EP5R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6725. #define USB_EP5R_EP_KIND_Pos                    (8U)                          
  6726. #define USB_EP5R_EP_KIND_Msk                    (0x1U << USB_EP5R_EP_KIND_Pos) /*!< 0x00000100 */
  6727. #define USB_EP5R_EP_KIND                        USB_EP5R_EP_KIND_Msk           /*!< Endpoint Kind */
  6728.  
  6729. #define USB_EP5R_EP_TYPE_Pos                    (9U)                          
  6730. #define USB_EP5R_EP_TYPE_Msk                    (0x3U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000600 */
  6731. #define USB_EP5R_EP_TYPE                        USB_EP5R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6732. #define USB_EP5R_EP_TYPE_0                      (0x1U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000200 */
  6733. #define USB_EP5R_EP_TYPE_1                      (0x2U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000400 */
  6734.  
  6735. #define USB_EP5R_SETUP_Pos                      (11U)                          
  6736. #define USB_EP5R_SETUP_Msk                      (0x1U << USB_EP5R_SETUP_Pos)   /*!< 0x00000800 */
  6737. #define USB_EP5R_SETUP                          USB_EP5R_SETUP_Msk             /*!< Setup transaction completed */
  6738.  
  6739. #define USB_EP5R_STAT_RX_Pos                    (12U)                          
  6740. #define USB_EP5R_STAT_RX_Msk                    (0x3U << USB_EP5R_STAT_RX_Pos) /*!< 0x00003000 */
  6741. #define USB_EP5R_STAT_RX                        USB_EP5R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6742. #define USB_EP5R_STAT_RX_0                      (0x1U << USB_EP5R_STAT_RX_Pos) /*!< 0x00001000 */
  6743. #define USB_EP5R_STAT_RX_1                      (0x2U << USB_EP5R_STAT_RX_Pos) /*!< 0x00002000 */
  6744.  
  6745. #define USB_EP5R_DTOG_RX_Pos                    (14U)                          
  6746. #define USB_EP5R_DTOG_RX_Msk                    (0x1U << USB_EP5R_DTOG_RX_Pos) /*!< 0x00004000 */
  6747. #define USB_EP5R_DTOG_RX                        USB_EP5R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6748. #define USB_EP5R_CTR_RX_Pos                     (15U)                          
  6749. #define USB_EP5R_CTR_RX_Msk                     (0x1U << USB_EP5R_CTR_RX_Pos)  /*!< 0x00008000 */
  6750. #define USB_EP5R_CTR_RX                         USB_EP5R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6751.  
  6752. /*******************  Bit definition for USB_EP6R register  *******************/
  6753. #define USB_EP6R_EA_Pos                         (0U)                          
  6754. #define USB_EP6R_EA_Msk                         (0xFU << USB_EP6R_EA_Pos)      /*!< 0x0000000F */
  6755. #define USB_EP6R_EA                             USB_EP6R_EA_Msk                /*!< Endpoint Address */
  6756.  
  6757. #define USB_EP6R_STAT_TX_Pos                    (4U)                          
  6758. #define USB_EP6R_STAT_TX_Msk                    (0x3U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000030 */
  6759. #define USB_EP6R_STAT_TX                        USB_EP6R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6760. #define USB_EP6R_STAT_TX_0                      (0x1U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000010 */
  6761. #define USB_EP6R_STAT_TX_1                      (0x2U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000020 */
  6762.  
  6763. #define USB_EP6R_DTOG_TX_Pos                    (6U)                          
  6764. #define USB_EP6R_DTOG_TX_Msk                    (0x1U << USB_EP6R_DTOG_TX_Pos) /*!< 0x00000040 */
  6765. #define USB_EP6R_DTOG_TX                        USB_EP6R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6766. #define USB_EP6R_CTR_TX_Pos                     (7U)                          
  6767. #define USB_EP6R_CTR_TX_Msk                     (0x1U << USB_EP6R_CTR_TX_Pos)  /*!< 0x00000080 */
  6768. #define USB_EP6R_CTR_TX                         USB_EP6R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6769. #define USB_EP6R_EP_KIND_Pos                    (8U)                          
  6770. #define USB_EP6R_EP_KIND_Msk                    (0x1U << USB_EP6R_EP_KIND_Pos) /*!< 0x00000100 */
  6771. #define USB_EP6R_EP_KIND                        USB_EP6R_EP_KIND_Msk           /*!< Endpoint Kind */
  6772.  
  6773. #define USB_EP6R_EP_TYPE_Pos                    (9U)                          
  6774. #define USB_EP6R_EP_TYPE_Msk                    (0x3U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000600 */
  6775. #define USB_EP6R_EP_TYPE                        USB_EP6R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6776. #define USB_EP6R_EP_TYPE_0                      (0x1U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000200 */
  6777. #define USB_EP6R_EP_TYPE_1                      (0x2U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000400 */
  6778.  
  6779. #define USB_EP6R_SETUP_Pos                      (11U)                          
  6780. #define USB_EP6R_SETUP_Msk                      (0x1U << USB_EP6R_SETUP_Pos)   /*!< 0x00000800 */
  6781. #define USB_EP6R_SETUP                          USB_EP6R_SETUP_Msk             /*!< Setup transaction completed */
  6782.  
  6783. #define USB_EP6R_STAT_RX_Pos                    (12U)                          
  6784. #define USB_EP6R_STAT_RX_Msk                    (0x3U << USB_EP6R_STAT_RX_Pos) /*!< 0x00003000 */
  6785. #define USB_EP6R_STAT_RX                        USB_EP6R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6786. #define USB_EP6R_STAT_RX_0                      (0x1U << USB_EP6R_STAT_RX_Pos) /*!< 0x00001000 */
  6787. #define USB_EP6R_STAT_RX_1                      (0x2U << USB_EP6R_STAT_RX_Pos) /*!< 0x00002000 */
  6788.  
  6789. #define USB_EP6R_DTOG_RX_Pos                    (14U)                          
  6790. #define USB_EP6R_DTOG_RX_Msk                    (0x1U << USB_EP6R_DTOG_RX_Pos) /*!< 0x00004000 */
  6791. #define USB_EP6R_DTOG_RX                        USB_EP6R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6792. #define USB_EP6R_CTR_RX_Pos                     (15U)                          
  6793. #define USB_EP6R_CTR_RX_Msk                     (0x1U << USB_EP6R_CTR_RX_Pos)  /*!< 0x00008000 */
  6794. #define USB_EP6R_CTR_RX                         USB_EP6R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6795.  
  6796. /*******************  Bit definition for USB_EP7R register  *******************/
  6797. #define USB_EP7R_EA_Pos                         (0U)                          
  6798. #define USB_EP7R_EA_Msk                         (0xFU << USB_EP7R_EA_Pos)      /*!< 0x0000000F */
  6799. #define USB_EP7R_EA                             USB_EP7R_EA_Msk                /*!< Endpoint Address */
  6800.  
  6801. #define USB_EP7R_STAT_TX_Pos                    (4U)                          
  6802. #define USB_EP7R_STAT_TX_Msk                    (0x3U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000030 */
  6803. #define USB_EP7R_STAT_TX                        USB_EP7R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6804. #define USB_EP7R_STAT_TX_0                      (0x1U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000010 */
  6805. #define USB_EP7R_STAT_TX_1                      (0x2U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000020 */
  6806.  
  6807. #define USB_EP7R_DTOG_TX_Pos                    (6U)                          
  6808. #define USB_EP7R_DTOG_TX_Msk                    (0x1U << USB_EP7R_DTOG_TX_Pos) /*!< 0x00000040 */
  6809. #define USB_EP7R_DTOG_TX                        USB_EP7R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6810. #define USB_EP7R_CTR_TX_Pos                     (7U)                          
  6811. #define USB_EP7R_CTR_TX_Msk                     (0x1U << USB_EP7R_CTR_TX_Pos)  /*!< 0x00000080 */
  6812. #define USB_EP7R_CTR_TX                         USB_EP7R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6813. #define USB_EP7R_EP_KIND_Pos                    (8U)                          
  6814. #define USB_EP7R_EP_KIND_Msk                    (0x1U << USB_EP7R_EP_KIND_Pos) /*!< 0x00000100 */
  6815. #define USB_EP7R_EP_KIND                        USB_EP7R_EP_KIND_Msk           /*!< Endpoint Kind */
  6816.  
  6817. #define USB_EP7R_EP_TYPE_Pos                    (9U)                          
  6818. #define USB_EP7R_EP_TYPE_Msk                    (0x3U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000600 */
  6819. #define USB_EP7R_EP_TYPE                        USB_EP7R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6820. #define USB_EP7R_EP_TYPE_0                      (0x1U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000200 */
  6821. #define USB_EP7R_EP_TYPE_1                      (0x2U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000400 */
  6822.  
  6823. #define USB_EP7R_SETUP_Pos                      (11U)                          
  6824. #define USB_EP7R_SETUP_Msk                      (0x1U << USB_EP7R_SETUP_Pos)   /*!< 0x00000800 */
  6825. #define USB_EP7R_SETUP                          USB_EP7R_SETUP_Msk             /*!< Setup transaction completed */
  6826.  
  6827. #define USB_EP7R_STAT_RX_Pos                    (12U)                          
  6828. #define USB_EP7R_STAT_RX_Msk                    (0x3U << USB_EP7R_STAT_RX_Pos) /*!< 0x00003000 */
  6829. #define USB_EP7R_STAT_RX                        USB_EP7R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6830. #define USB_EP7R_STAT_RX_0                      (0x1U << USB_EP7R_STAT_RX_Pos) /*!< 0x00001000 */
  6831. #define USB_EP7R_STAT_RX_1                      (0x2U << USB_EP7R_STAT_RX_Pos) /*!< 0x00002000 */
  6832.  
  6833. #define USB_EP7R_DTOG_RX_Pos                    (14U)                          
  6834. #define USB_EP7R_DTOG_RX_Msk                    (0x1U << USB_EP7R_DTOG_RX_Pos) /*!< 0x00004000 */
  6835. #define USB_EP7R_DTOG_RX                        USB_EP7R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6836. #define USB_EP7R_CTR_RX_Pos                     (15U)                          
  6837. #define USB_EP7R_CTR_RX_Msk                     (0x1U << USB_EP7R_CTR_RX_Pos)  /*!< 0x00008000 */
  6838. #define USB_EP7R_CTR_RX                         USB_EP7R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6839.  
  6840. /*!< Common registers */
  6841. /*******************  Bit definition for USB_CNTR register  *******************/
  6842. #define USB_CNTR_FRES_Pos                       (0U)                          
  6843. #define USB_CNTR_FRES_Msk                       (0x1U << USB_CNTR_FRES_Pos)    /*!< 0x00000001 */
  6844. #define USB_CNTR_FRES                           USB_CNTR_FRES_Msk              /*!< Force USB Reset */
  6845. #define USB_CNTR_PDWN_Pos                       (1U)                          
  6846. #define USB_CNTR_PDWN_Msk                       (0x1U << USB_CNTR_PDWN_Pos)    /*!< 0x00000002 */
  6847. #define USB_CNTR_PDWN                           USB_CNTR_PDWN_Msk              /*!< Power down */
  6848. #define USB_CNTR_LP_MODE_Pos                    (2U)                          
  6849. #define USB_CNTR_LP_MODE_Msk                    (0x1U << USB_CNTR_LP_MODE_Pos) /*!< 0x00000004 */
  6850. #define USB_CNTR_LP_MODE                        USB_CNTR_LP_MODE_Msk           /*!< Low-power mode */
  6851. #define USB_CNTR_FSUSP_Pos                      (3U)                          
  6852. #define USB_CNTR_FSUSP_Msk                      (0x1U << USB_CNTR_FSUSP_Pos)   /*!< 0x00000008 */
  6853. #define USB_CNTR_FSUSP                          USB_CNTR_FSUSP_Msk             /*!< Force suspend */
  6854. #define USB_CNTR_RESUME_Pos                     (4U)                          
  6855. #define USB_CNTR_RESUME_Msk                     (0x1U << USB_CNTR_RESUME_Pos)  /*!< 0x00000010 */
  6856. #define USB_CNTR_RESUME                         USB_CNTR_RESUME_Msk            /*!< Resume request */
  6857. #define USB_CNTR_ESOFM_Pos                      (8U)                          
  6858. #define USB_CNTR_ESOFM_Msk                      (0x1U << USB_CNTR_ESOFM_Pos)   /*!< 0x00000100 */
  6859. #define USB_CNTR_ESOFM                          USB_CNTR_ESOFM_Msk             /*!< Expected Start Of Frame Interrupt Mask */
  6860. #define USB_CNTR_SOFM_Pos                       (9U)                          
  6861. #define USB_CNTR_SOFM_Msk                       (0x1U << USB_CNTR_SOFM_Pos)    /*!< 0x00000200 */
  6862. #define USB_CNTR_SOFM                           USB_CNTR_SOFM_Msk              /*!< Start Of Frame Interrupt Mask */
  6863. #define USB_CNTR_RESETM_Pos                     (10U)                          
  6864. #define USB_CNTR_RESETM_Msk                     (0x1U << USB_CNTR_RESETM_Pos)  /*!< 0x00000400 */
  6865. #define USB_CNTR_RESETM                         USB_CNTR_RESETM_Msk            /*!< RESET Interrupt Mask */
  6866. #define USB_CNTR_SUSPM_Pos                      (11U)                          
  6867. #define USB_CNTR_SUSPM_Msk                      (0x1U << USB_CNTR_SUSPM_Pos)   /*!< 0x00000800 */
  6868. #define USB_CNTR_SUSPM                          USB_CNTR_SUSPM_Msk             /*!< Suspend mode Interrupt Mask */
  6869. #define USB_CNTR_WKUPM_Pos                      (12U)                          
  6870. #define USB_CNTR_WKUPM_Msk                      (0x1U << USB_CNTR_WKUPM_Pos)   /*!< 0x00001000 */
  6871. #define USB_CNTR_WKUPM                          USB_CNTR_WKUPM_Msk             /*!< Wakeup Interrupt Mask */
  6872. #define USB_CNTR_ERRM_Pos                       (13U)                          
  6873. #define USB_CNTR_ERRM_Msk                       (0x1U << USB_CNTR_ERRM_Pos)    /*!< 0x00002000 */
  6874. #define USB_CNTR_ERRM                           USB_CNTR_ERRM_Msk              /*!< Error Interrupt Mask */
  6875. #define USB_CNTR_PMAOVRM_Pos                    (14U)                          
  6876. #define USB_CNTR_PMAOVRM_Msk                    (0x1U << USB_CNTR_PMAOVRM_Pos) /*!< 0x00004000 */
  6877. #define USB_CNTR_PMAOVRM                        USB_CNTR_PMAOVRM_Msk           /*!< Packet Memory Area Over / Underrun Interrupt Mask */
  6878. #define USB_CNTR_CTRM_Pos                       (15U)                          
  6879. #define USB_CNTR_CTRM_Msk                       (0x1U << USB_CNTR_CTRM_Pos)    /*!< 0x00008000 */
  6880. #define USB_CNTR_CTRM                           USB_CNTR_CTRM_Msk              /*!< Correct Transfer Interrupt Mask */
  6881.  
  6882. /*******************  Bit definition for USB_ISTR register  *******************/
  6883. #define USB_ISTR_EP_ID_Pos                      (0U)                          
  6884. #define USB_ISTR_EP_ID_Msk                      (0xFU << USB_ISTR_EP_ID_Pos)   /*!< 0x0000000F */
  6885. #define USB_ISTR_EP_ID                          USB_ISTR_EP_ID_Msk             /*!< Endpoint Identifier */
  6886. #define USB_ISTR_DIR_Pos                        (4U)                          
  6887. #define USB_ISTR_DIR_Msk                        (0x1U << USB_ISTR_DIR_Pos)     /*!< 0x00000010 */
  6888. #define USB_ISTR_DIR                            USB_ISTR_DIR_Msk               /*!< Direction of transaction */
  6889. #define USB_ISTR_ESOF_Pos                       (8U)                          
  6890. #define USB_ISTR_ESOF_Msk                       (0x1U << USB_ISTR_ESOF_Pos)    /*!< 0x00000100 */
  6891. #define USB_ISTR_ESOF                           USB_ISTR_ESOF_Msk              /*!< Expected Start Of Frame */
  6892. #define USB_ISTR_SOF_Pos                        (9U)                          
  6893. #define USB_ISTR_SOF_Msk                        (0x1U << USB_ISTR_SOF_Pos)     /*!< 0x00000200 */
  6894. #define USB_ISTR_SOF                            USB_ISTR_SOF_Msk               /*!< Start Of Frame */
  6895. #define USB_ISTR_RESET_Pos                      (10U)                          
  6896. #define USB_ISTR_RESET_Msk                      (0x1U << USB_ISTR_RESET_Pos)   /*!< 0x00000400 */
  6897. #define USB_ISTR_RESET                          USB_ISTR_RESET_Msk             /*!< USB RESET request */
  6898. #define USB_ISTR_SUSP_Pos                       (11U)                          
  6899. #define USB_ISTR_SUSP_Msk                       (0x1U << USB_ISTR_SUSP_Pos)    /*!< 0x00000800 */
  6900. #define USB_ISTR_SUSP                           USB_ISTR_SUSP_Msk              /*!< Suspend mode request */
  6901. #define USB_ISTR_WKUP_Pos                       (12U)                          
  6902. #define USB_ISTR_WKUP_Msk                       (0x1U << USB_ISTR_WKUP_Pos)    /*!< 0x00001000 */
  6903. #define USB_ISTR_WKUP                           USB_ISTR_WKUP_Msk              /*!< Wake up */
  6904. #define USB_ISTR_ERR_Pos                        (13U)                          
  6905. #define USB_ISTR_ERR_Msk                        (0x1U << USB_ISTR_ERR_Pos)     /*!< 0x00002000 */
  6906. #define USB_ISTR_ERR                            USB_ISTR_ERR_Msk               /*!< Error */
  6907. #define USB_ISTR_PMAOVR_Pos                     (14U)                          
  6908. #define USB_ISTR_PMAOVR_Msk                     (0x1U << USB_ISTR_PMAOVR_Pos)  /*!< 0x00004000 */
  6909. #define USB_ISTR_PMAOVR                         USB_ISTR_PMAOVR_Msk            /*!< Packet Memory Area Over / Underrun */
  6910. #define USB_ISTR_CTR_Pos                        (15U)                          
  6911. #define USB_ISTR_CTR_Msk                        (0x1U << USB_ISTR_CTR_Pos)     /*!< 0x00008000 */
  6912. #define USB_ISTR_CTR                            USB_ISTR_CTR_Msk               /*!< Correct Transfer */
  6913.  
  6914. /*******************  Bit definition for USB_FNR register  ********************/
  6915. #define USB_FNR_FN_Pos                          (0U)                          
  6916. #define USB_FNR_FN_Msk                          (0x7FFU << USB_FNR_FN_Pos)     /*!< 0x000007FF */
  6917. #define USB_FNR_FN                              USB_FNR_FN_Msk                 /*!< Frame Number */
  6918. #define USB_FNR_LSOF_Pos                        (11U)                          
  6919. #define USB_FNR_LSOF_Msk                        (0x3U << USB_FNR_LSOF_Pos)     /*!< 0x00001800 */
  6920. #define USB_FNR_LSOF                            USB_FNR_LSOF_Msk               /*!< Lost SOF */
  6921. #define USB_FNR_LCK_Pos                         (13U)                          
  6922. #define USB_FNR_LCK_Msk                         (0x1U << USB_FNR_LCK_Pos)      /*!< 0x00002000 */
  6923. #define USB_FNR_LCK                             USB_FNR_LCK_Msk                /*!< Locked */
  6924. #define USB_FNR_RXDM_Pos                        (14U)                          
  6925. #define USB_FNR_RXDM_Msk                        (0x1U << USB_FNR_RXDM_Pos)     /*!< 0x00004000 */
  6926. #define USB_FNR_RXDM                            USB_FNR_RXDM_Msk               /*!< Receive Data - Line Status */
  6927. #define USB_FNR_RXDP_Pos                        (15U)                          
  6928. #define USB_FNR_RXDP_Msk                        (0x1U << USB_FNR_RXDP_Pos)     /*!< 0x00008000 */
  6929. #define USB_FNR_RXDP                            USB_FNR_RXDP_Msk               /*!< Receive Data + Line Status */
  6930.  
  6931. /******************  Bit definition for USB_DADDR register  *******************/
  6932. #define USB_DADDR_ADD_Pos                       (0U)                          
  6933. #define USB_DADDR_ADD_Msk                       (0x7FU << USB_DADDR_ADD_Pos)   /*!< 0x0000007F */
  6934. #define USB_DADDR_ADD                           USB_DADDR_ADD_Msk              /*!< ADD[6:0] bits (Device Address) */
  6935. #define USB_DADDR_ADD0_Pos                      (0U)                          
  6936. #define USB_DADDR_ADD0_Msk                      (0x1U << USB_DADDR_ADD0_Pos)   /*!< 0x00000001 */
  6937. #define USB_DADDR_ADD0                          USB_DADDR_ADD0_Msk             /*!< Bit 0 */
  6938. #define USB_DADDR_ADD1_Pos                      (1U)                          
  6939. #define USB_DADDR_ADD1_Msk                      (0x1U << USB_DADDR_ADD1_Pos)   /*!< 0x00000002 */
  6940. #define USB_DADDR_ADD1                          USB_DADDR_ADD1_Msk             /*!< Bit 1 */
  6941. #define USB_DADDR_ADD2_Pos                      (2U)                          
  6942. #define USB_DADDR_ADD2_Msk                      (0x1U << USB_DADDR_ADD2_Pos)   /*!< 0x00000004 */
  6943. #define USB_DADDR_ADD2                          USB_DADDR_ADD2_Msk             /*!< Bit 2 */
  6944. #define USB_DADDR_ADD3_Pos                      (3U)                          
  6945. #define USB_DADDR_ADD3_Msk                      (0x1U << USB_DADDR_ADD3_Pos)   /*!< 0x00000008 */
  6946. #define USB_DADDR_ADD3                          USB_DADDR_ADD3_Msk             /*!< Bit 3 */
  6947. #define USB_DADDR_ADD4_Pos                      (4U)                          
  6948. #define USB_DADDR_ADD4_Msk                      (0x1U << USB_DADDR_ADD4_Pos)   /*!< 0x00000010 */
  6949. #define USB_DADDR_ADD4                          USB_DADDR_ADD4_Msk             /*!< Bit 4 */
  6950. #define USB_DADDR_ADD5_Pos                      (5U)                          
  6951. #define USB_DADDR_ADD5_Msk                      (0x1U << USB_DADDR_ADD5_Pos)   /*!< 0x00000020 */
  6952. #define USB_DADDR_ADD5                          USB_DADDR_ADD5_Msk             /*!< Bit 5 */
  6953. #define USB_DADDR_ADD6_Pos                      (6U)                          
  6954. #define USB_DADDR_ADD6_Msk                      (0x1U << USB_DADDR_ADD6_Pos)   /*!< 0x00000040 */
  6955. #define USB_DADDR_ADD6                          USB_DADDR_ADD6_Msk             /*!< Bit 6 */
  6956.  
  6957. #define USB_DADDR_EF_Pos                        (7U)                          
  6958. #define USB_DADDR_EF_Msk                        (0x1U << USB_DADDR_EF_Pos)     /*!< 0x00000080 */
  6959. #define USB_DADDR_EF                            USB_DADDR_EF_Msk               /*!< Enable Function */
  6960.  
  6961. /******************  Bit definition for USB_BTABLE register  ******************/    
  6962. #define USB_BTABLE_BTABLE_Pos                   (3U)                          
  6963. #define USB_BTABLE_BTABLE_Msk                   (0x1FFFU << USB_BTABLE_BTABLE_Pos) /*!< 0x0000FFF8 */
  6964. #define USB_BTABLE_BTABLE                       USB_BTABLE_BTABLE_Msk          /*!< Buffer Table */
  6965.  
  6966. /*!< Buffer descriptor table */
  6967. /*****************  Bit definition for USB_ADDR0_TX register  *****************/
  6968. #define USB_ADDR0_TX_ADDR0_TX_Pos               (1U)                          
  6969. #define USB_ADDR0_TX_ADDR0_TX_Msk               (0x7FFFU << USB_ADDR0_TX_ADDR0_TX_Pos) /*!< 0x0000FFFE */
  6970. #define USB_ADDR0_TX_ADDR0_TX                   USB_ADDR0_TX_ADDR0_TX_Msk      /*!< Transmission Buffer Address 0 */
  6971.  
  6972. /*****************  Bit definition for USB_ADDR1_TX register  *****************/
  6973. #define USB_ADDR1_TX_ADDR1_TX_Pos               (1U)                          
  6974. #define USB_ADDR1_TX_ADDR1_TX_Msk               (0x7FFFU << USB_ADDR1_TX_ADDR1_TX_Pos) /*!< 0x0000FFFE */
  6975. #define USB_ADDR1_TX_ADDR1_TX                   USB_ADDR1_TX_ADDR1_TX_Msk      /*!< Transmission Buffer Address 1 */
  6976.  
  6977. /*****************  Bit definition for USB_ADDR2_TX register  *****************/
  6978. #define USB_ADDR2_TX_ADDR2_TX_Pos               (1U)                          
  6979. #define USB_ADDR2_TX_ADDR2_TX_Msk               (0x7FFFU << USB_ADDR2_TX_ADDR2_TX_Pos) /*!< 0x0000FFFE */
  6980. #define USB_ADDR2_TX_ADDR2_TX                   USB_ADDR2_TX_ADDR2_TX_Msk      /*!< Transmission Buffer Address 2 */
  6981.  
  6982. /*****************  Bit definition for USB_ADDR3_TX register  *****************/
  6983. #define USB_ADDR3_TX_ADDR3_TX_Pos               (1U)                          
  6984. #define USB_ADDR3_TX_ADDR3_TX_Msk               (0x7FFFU << USB_ADDR3_TX_ADDR3_TX_Pos) /*!< 0x0000FFFE */
  6985. #define USB_ADDR3_TX_ADDR3_TX                   USB_ADDR3_TX_ADDR3_TX_Msk      /*!< Transmission Buffer Address 3 */
  6986.  
  6987. /*****************  Bit definition for USB_ADDR4_TX register  *****************/
  6988. #define USB_ADDR4_TX_ADDR4_TX_Pos               (1U)                          
  6989. #define USB_ADDR4_TX_ADDR4_TX_Msk               (0x7FFFU << USB_ADDR4_TX_ADDR4_TX_Pos) /*!< 0x0000FFFE */
  6990. #define USB_ADDR4_TX_ADDR4_TX                   USB_ADDR4_TX_ADDR4_TX_Msk      /*!< Transmission Buffer Address 4 */
  6991.  
  6992. /*****************  Bit definition for USB_ADDR5_TX register  *****************/
  6993. #define USB_ADDR5_TX_ADDR5_TX_Pos               (1U)                          
  6994. #define USB_ADDR5_TX_ADDR5_TX_Msk               (0x7FFFU << USB_ADDR5_TX_ADDR5_TX_Pos) /*!< 0x0000FFFE */
  6995. #define USB_ADDR5_TX_ADDR5_TX                   USB_ADDR5_TX_ADDR5_TX_Msk      /*!< Transmission Buffer Address 5 */
  6996.  
  6997. /*****************  Bit definition for USB_ADDR6_TX register  *****************/
  6998. #define USB_ADDR6_TX_ADDR6_TX_Pos               (1U)                          
  6999. #define USB_ADDR6_TX_ADDR6_TX_Msk               (0x7FFFU << USB_ADDR6_TX_ADDR6_TX_Pos) /*!< 0x0000FFFE */
  7000. #define USB_ADDR6_TX_ADDR6_TX                   USB_ADDR6_TX_ADDR6_TX_Msk      /*!< Transmission Buffer Address 6 */
  7001.  
  7002. /*****************  Bit definition for USB_ADDR7_TX register  *****************/
  7003. #define USB_ADDR7_TX_ADDR7_TX_Pos               (1U)                          
  7004. #define USB_ADDR7_TX_ADDR7_TX_Msk               (0x7FFFU << USB_ADDR7_TX_ADDR7_TX_Pos) /*!< 0x0000FFFE */
  7005. #define USB_ADDR7_TX_ADDR7_TX                   USB_ADDR7_TX_ADDR7_TX_Msk      /*!< Transmission Buffer Address 7 */
  7006.  
  7007. /*----------------------------------------------------------------------------*/
  7008.  
  7009. /*****************  Bit definition for USB_COUNT0_TX register  ****************/
  7010. #define USB_COUNT0_TX_COUNT0_TX_Pos             (0U)                          
  7011. #define USB_COUNT0_TX_COUNT0_TX_Msk             (0x3FFU << USB_COUNT0_TX_COUNT0_TX_Pos) /*!< 0x000003FF */
  7012. #define USB_COUNT0_TX_COUNT0_TX                 USB_COUNT0_TX_COUNT0_TX_Msk    /*!< Transmission Byte Count 0 */
  7013.  
  7014. /*****************  Bit definition for USB_COUNT1_TX register  ****************/
  7015. #define USB_COUNT1_TX_COUNT1_TX_Pos             (0U)                          
  7016. #define USB_COUNT1_TX_COUNT1_TX_Msk             (0x3FFU << USB_COUNT1_TX_COUNT1_TX_Pos) /*!< 0x000003FF */
  7017. #define USB_COUNT1_TX_COUNT1_TX                 USB_COUNT1_TX_COUNT1_TX_Msk    /*!< Transmission Byte Count 1 */
  7018.  
  7019. /*****************  Bit definition for USB_COUNT2_TX register  ****************/
  7020. #define USB_COUNT2_TX_COUNT2_TX_Pos             (0U)                          
  7021. #define USB_COUNT2_TX_COUNT2_TX_Msk             (0x3FFU << USB_COUNT2_TX_COUNT2_TX_Pos) /*!< 0x000003FF */
  7022. #define USB_COUNT2_TX_COUNT2_TX                 USB_COUNT2_TX_COUNT2_TX_Msk    /*!< Transmission Byte Count 2 */
  7023.  
  7024. /*****************  Bit definition for USB_COUNT3_TX register  ****************/
  7025. #define USB_COUNT3_TX_COUNT3_TX_Pos             (0U)                          
  7026. #define USB_COUNT3_TX_COUNT3_TX_Msk             (0x3FFU << USB_COUNT3_TX_COUNT3_TX_Pos) /*!< 0x000003FF */
  7027. #define USB_COUNT3_TX_COUNT3_TX                 USB_COUNT3_TX_COUNT3_TX_Msk    /*!< Transmission Byte Count 3 */
  7028.  
  7029. /*****************  Bit definition for USB_COUNT4_TX register  ****************/
  7030. #define USB_COUNT4_TX_COUNT4_TX_Pos             (0U)                          
  7031. #define USB_COUNT4_TX_COUNT4_TX_Msk             (0x3FFU << USB_COUNT4_TX_COUNT4_TX_Pos) /*!< 0x000003FF */
  7032. #define USB_COUNT4_TX_COUNT4_TX                 USB_COUNT4_TX_COUNT4_TX_Msk    /*!< Transmission Byte Count 4 */
  7033.  
  7034. /*****************  Bit definition for USB_COUNT5_TX register  ****************/
  7035. #define USB_COUNT5_TX_COUNT5_TX_Pos             (0U)                          
  7036. #define USB_COUNT5_TX_COUNT5_TX_Msk             (0x3FFU << USB_COUNT5_TX_COUNT5_TX_Pos) /*!< 0x000003FF */
  7037. #define USB_COUNT5_TX_COUNT5_TX                 USB_COUNT5_TX_COUNT5_TX_Msk    /*!< Transmission Byte Count 5 */
  7038.  
  7039. /*****************  Bit definition for USB_COUNT6_TX register  ****************/
  7040. #define USB_COUNT6_TX_COUNT6_TX_Pos             (0U)                          
  7041. #define USB_COUNT6_TX_COUNT6_TX_Msk             (0x3FFU << USB_COUNT6_TX_COUNT6_TX_Pos) /*!< 0x000003FF */
  7042. #define USB_COUNT6_TX_COUNT6_TX                 USB_COUNT6_TX_COUNT6_TX_Msk    /*!< Transmission Byte Count 6 */
  7043.  
  7044. /*****************  Bit definition for USB_COUNT7_TX register  ****************/
  7045. #define USB_COUNT7_TX_COUNT7_TX_Pos             (0U)                          
  7046. #define USB_COUNT7_TX_COUNT7_TX_Msk             (0x3FFU << USB_COUNT7_TX_COUNT7_TX_Pos) /*!< 0x000003FF */
  7047. #define USB_COUNT7_TX_COUNT7_TX                 USB_COUNT7_TX_COUNT7_TX_Msk    /*!< Transmission Byte Count 7 */
  7048.  
  7049. /*----------------------------------------------------------------------------*/
  7050.  
  7051. /****************  Bit definition for USB_COUNT0_TX_0 register  ***************/
  7052. #define USB_COUNT0_TX_0_COUNT0_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 0 (low) */
  7053.  
  7054. /****************  Bit definition for USB_COUNT0_TX_1 register  ***************/
  7055. #define USB_COUNT0_TX_1_COUNT0_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 0 (high) */
  7056.  
  7057. /****************  Bit definition for USB_COUNT1_TX_0 register  ***************/
  7058. #define USB_COUNT1_TX_0_COUNT1_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 1 (low) */
  7059.  
  7060. /****************  Bit definition for USB_COUNT1_TX_1 register  ***************/
  7061. #define USB_COUNT1_TX_1_COUNT1_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 1 (high) */
  7062.  
  7063. /****************  Bit definition for USB_COUNT2_TX_0 register  ***************/
  7064. #define USB_COUNT2_TX_0_COUNT2_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 2 (low) */
  7065.  
  7066. /****************  Bit definition for USB_COUNT2_TX_1 register  ***************/
  7067. #define USB_COUNT2_TX_1_COUNT2_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 2 (high) */
  7068.  
  7069. /****************  Bit definition for USB_COUNT3_TX_0 register  ***************/
  7070. #define USB_COUNT3_TX_0_COUNT3_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 3 (low) */
  7071.  
  7072. /****************  Bit definition for USB_COUNT3_TX_1 register  ***************/
  7073. #define USB_COUNT3_TX_1_COUNT3_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 3 (high) */
  7074.  
  7075. /****************  Bit definition for USB_COUNT4_TX_0 register  ***************/
  7076. #define USB_COUNT4_TX_0_COUNT4_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 4 (low) */
  7077.  
  7078. /****************  Bit definition for USB_COUNT4_TX_1 register  ***************/
  7079. #define USB_COUNT4_TX_1_COUNT4_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 4 (high) */
  7080.  
  7081. /****************  Bit definition for USB_COUNT5_TX_0 register  ***************/
  7082. #define USB_COUNT5_TX_0_COUNT5_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 5 (low) */
  7083.  
  7084. /****************  Bit definition for USB_COUNT5_TX_1 register  ***************/
  7085. #define USB_COUNT5_TX_1_COUNT5_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 5 (high) */
  7086.  
  7087. /****************  Bit definition for USB_COUNT6_TX_0 register  ***************/
  7088. #define USB_COUNT6_TX_0_COUNT6_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 6 (low) */
  7089.  
  7090. /****************  Bit definition for USB_COUNT6_TX_1 register  ***************/
  7091. #define USB_COUNT6_TX_1_COUNT6_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 6 (high) */
  7092.  
  7093. /****************  Bit definition for USB_COUNT7_TX_0 register  ***************/
  7094. #define USB_COUNT7_TX_0_COUNT7_TX_0             ((uint32_t)0x000003FF)         /*!< Transmission Byte Count 7 (low) */
  7095.  
  7096. /****************  Bit definition for USB_COUNT7_TX_1 register  ***************/
  7097. #define USB_COUNT7_TX_1_COUNT7_TX_1             ((uint32_t)0x03FF0000)         /*!< Transmission Byte Count 7 (high) */
  7098.  
  7099. /*----------------------------------------------------------------------------*/
  7100.  
  7101. /*****************  Bit definition for USB_ADDR0_RX register  *****************/
  7102. #define USB_ADDR0_RX_ADDR0_RX_Pos               (1U)                          
  7103. #define USB_ADDR0_RX_ADDR0_RX_Msk               (0x7FFFU << USB_ADDR0_RX_ADDR0_RX_Pos) /*!< 0x0000FFFE */
  7104. #define USB_ADDR0_RX_ADDR0_RX                   USB_ADDR0_RX_ADDR0_RX_Msk      /*!< Reception Buffer Address 0 */
  7105.  
  7106. /*****************  Bit definition for USB_ADDR1_RX register  *****************/
  7107. #define USB_ADDR1_RX_ADDR1_RX_Pos               (1U)                          
  7108. #define USB_ADDR1_RX_ADDR1_RX_Msk               (0x7FFFU << USB_ADDR1_RX_ADDR1_RX_Pos) /*!< 0x0000FFFE */
  7109. #define USB_ADDR1_RX_ADDR1_RX                   USB_ADDR1_RX_ADDR1_RX_Msk      /*!< Reception Buffer Address 1 */
  7110.  
  7111. /*****************  Bit definition for USB_ADDR2_RX register  *****************/
  7112. #define USB_ADDR2_RX_ADDR2_RX_Pos               (1U)                          
  7113. #define USB_ADDR2_RX_ADDR2_RX_Msk               (0x7FFFU << USB_ADDR2_RX_ADDR2_RX_Pos) /*!< 0x0000FFFE */
  7114. #define USB_ADDR2_RX_ADDR2_RX                   USB_ADDR2_RX_ADDR2_RX_Msk      /*!< Reception Buffer Address 2 */
  7115.  
  7116. /*****************  Bit definition for USB_ADDR3_RX register  *****************/
  7117. #define USB_ADDR3_RX_ADDR3_RX_Pos               (1U)                          
  7118. #define USB_ADDR3_RX_ADDR3_RX_Msk               (0x7FFFU << USB_ADDR3_RX_ADDR3_RX_Pos) /*!< 0x0000FFFE */
  7119. #define USB_ADDR3_RX_ADDR3_RX                   USB_ADDR3_RX_ADDR3_RX_Msk      /*!< Reception Buffer Address 3 */
  7120.  
  7121. /*****************  Bit definition for USB_ADDR4_RX register  *****************/
  7122. #define USB_ADDR4_RX_ADDR4_RX_Pos               (1U)                          
  7123. #define USB_ADDR4_RX_ADDR4_RX_Msk               (0x7FFFU << USB_ADDR4_RX_ADDR4_RX_Pos) /*!< 0x0000FFFE */
  7124. #define USB_ADDR4_RX_ADDR4_RX                   USB_ADDR4_RX_ADDR4_RX_Msk      /*!< Reception Buffer Address 4 */
  7125.  
  7126. /*****************  Bit definition for USB_ADDR5_RX register  *****************/
  7127. #define USB_ADDR5_RX_ADDR5_RX_Pos               (1U)                          
  7128. #define USB_ADDR5_RX_ADDR5_RX_Msk               (0x7FFFU << USB_ADDR5_RX_ADDR5_RX_Pos) /*!< 0x0000FFFE */
  7129. #define USB_ADDR5_RX_ADDR5_RX                   USB_ADDR5_RX_ADDR5_RX_Msk      /*!< Reception Buffer Address 5 */
  7130.  
  7131. /*****************  Bit definition for USB_ADDR6_RX register  *****************/
  7132. #define USB_ADDR6_RX_ADDR6_RX_Pos               (1U)                          
  7133. #define USB_ADDR6_RX_ADDR6_RX_Msk               (0x7FFFU << USB_ADDR6_RX_ADDR6_RX_Pos) /*!< 0x0000FFFE */
  7134. #define USB_ADDR6_RX_ADDR6_RX                   USB_ADDR6_RX_ADDR6_RX_Msk      /*!< Reception Buffer Address 6 */
  7135.  
  7136. /*****************  Bit definition for USB_ADDR7_RX register  *****************/
  7137. #define USB_ADDR7_RX_ADDR7_RX_Pos               (1U)                          
  7138. #define USB_ADDR7_RX_ADDR7_RX_Msk               (0x7FFFU << USB_ADDR7_RX_ADDR7_RX_Pos) /*!< 0x0000FFFE */
  7139. #define USB_ADDR7_RX_ADDR7_RX                   USB_ADDR7_RX_ADDR7_RX_Msk      /*!< Reception Buffer Address 7 */
  7140.  
  7141. /*----------------------------------------------------------------------------*/
  7142.  
  7143. /*****************  Bit definition for USB_COUNT0_RX register  ****************/
  7144. #define USB_COUNT0_RX_COUNT0_RX_Pos             (0U)                          
  7145. #define USB_COUNT0_RX_COUNT0_RX_Msk             (0x3FFU << USB_COUNT0_RX_COUNT0_RX_Pos) /*!< 0x000003FF */
  7146. #define USB_COUNT0_RX_COUNT0_RX                 USB_COUNT0_RX_COUNT0_RX_Msk    /*!< Reception Byte Count */
  7147.  
  7148. #define USB_COUNT0_RX_NUM_BLOCK_Pos             (10U)                          
  7149. #define USB_COUNT0_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7150. #define USB_COUNT0_RX_NUM_BLOCK                 USB_COUNT0_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7151. #define USB_COUNT0_RX_NUM_BLOCK_0               (0x01U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7152. #define USB_COUNT0_RX_NUM_BLOCK_1               (0x02U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7153. #define USB_COUNT0_RX_NUM_BLOCK_2               (0x04U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7154. #define USB_COUNT0_RX_NUM_BLOCK_3               (0x08U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7155. #define USB_COUNT0_RX_NUM_BLOCK_4               (0x10U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7156.  
  7157. #define USB_COUNT0_RX_BLSIZE_Pos                (15U)                          
  7158. #define USB_COUNT0_RX_BLSIZE_Msk                (0x1U << USB_COUNT0_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7159. #define USB_COUNT0_RX_BLSIZE                    USB_COUNT0_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7160.  
  7161. /*****************  Bit definition for USB_COUNT1_RX register  ****************/
  7162. #define USB_COUNT1_RX_COUNT1_RX_Pos             (0U)                          
  7163. #define USB_COUNT1_RX_COUNT1_RX_Msk             (0x3FFU << USB_COUNT1_RX_COUNT1_RX_Pos) /*!< 0x000003FF */
  7164. #define USB_COUNT1_RX_COUNT1_RX                 USB_COUNT1_RX_COUNT1_RX_Msk    /*!< Reception Byte Count */
  7165.  
  7166. #define USB_COUNT1_RX_NUM_BLOCK_Pos             (10U)                          
  7167. #define USB_COUNT1_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7168. #define USB_COUNT1_RX_NUM_BLOCK                 USB_COUNT1_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7169. #define USB_COUNT1_RX_NUM_BLOCK_0               (0x01U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7170. #define USB_COUNT1_RX_NUM_BLOCK_1               (0x02U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7171. #define USB_COUNT1_RX_NUM_BLOCK_2               (0x04U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7172. #define USB_COUNT1_RX_NUM_BLOCK_3               (0x08U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7173. #define USB_COUNT1_RX_NUM_BLOCK_4               (0x10U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7174.  
  7175. #define USB_COUNT1_RX_BLSIZE_Pos                (15U)                          
  7176. #define USB_COUNT1_RX_BLSIZE_Msk                (0x1U << USB_COUNT1_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7177. #define USB_COUNT1_RX_BLSIZE                    USB_COUNT1_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7178.  
  7179. /*****************  Bit definition for USB_COUNT2_RX register  ****************/
  7180. #define USB_COUNT2_RX_COUNT2_RX_Pos             (0U)                          
  7181. #define USB_COUNT2_RX_COUNT2_RX_Msk             (0x3FFU << USB_COUNT2_RX_COUNT2_RX_Pos) /*!< 0x000003FF */
  7182. #define USB_COUNT2_RX_COUNT2_RX                 USB_COUNT2_RX_COUNT2_RX_Msk    /*!< Reception Byte Count */
  7183.  
  7184. #define USB_COUNT2_RX_NUM_BLOCK_Pos             (10U)                          
  7185. #define USB_COUNT2_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7186. #define USB_COUNT2_RX_NUM_BLOCK                 USB_COUNT2_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7187. #define USB_COUNT2_RX_NUM_BLOCK_0               (0x01U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7188. #define USB_COUNT2_RX_NUM_BLOCK_1               (0x02U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7189. #define USB_COUNT2_RX_NUM_BLOCK_2               (0x04U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7190. #define USB_COUNT2_RX_NUM_BLOCK_3               (0x08U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7191. #define USB_COUNT2_RX_NUM_BLOCK_4               (0x10U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7192.  
  7193. #define USB_COUNT2_RX_BLSIZE_Pos                (15U)                          
  7194. #define USB_COUNT2_RX_BLSIZE_Msk                (0x1U << USB_COUNT2_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7195. #define USB_COUNT2_RX_BLSIZE                    USB_COUNT2_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7196.  
  7197. /*****************  Bit definition for USB_COUNT3_RX register  ****************/
  7198. #define USB_COUNT3_RX_COUNT3_RX_Pos             (0U)                          
  7199. #define USB_COUNT3_RX_COUNT3_RX_Msk             (0x3FFU << USB_COUNT3_RX_COUNT3_RX_Pos) /*!< 0x000003FF */
  7200. #define USB_COUNT3_RX_COUNT3_RX                 USB_COUNT3_RX_COUNT3_RX_Msk    /*!< Reception Byte Count */
  7201.  
  7202. #define USB_COUNT3_RX_NUM_BLOCK_Pos             (10U)                          
  7203. #define USB_COUNT3_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7204. #define USB_COUNT3_RX_NUM_BLOCK                 USB_COUNT3_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7205. #define USB_COUNT3_RX_NUM_BLOCK_0               (0x01U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7206. #define USB_COUNT3_RX_NUM_BLOCK_1               (0x02U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7207. #define USB_COUNT3_RX_NUM_BLOCK_2               (0x04U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7208. #define USB_COUNT3_RX_NUM_BLOCK_3               (0x08U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7209. #define USB_COUNT3_RX_NUM_BLOCK_4               (0x10U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7210.  
  7211. #define USB_COUNT3_RX_BLSIZE_Pos                (15U)                          
  7212. #define USB_COUNT3_RX_BLSIZE_Msk                (0x1U << USB_COUNT3_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7213. #define USB_COUNT3_RX_BLSIZE                    USB_COUNT3_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7214.  
  7215. /*****************  Bit definition for USB_COUNT4_RX register  ****************/
  7216. #define USB_COUNT4_RX_COUNT4_RX_Pos             (0U)                          
  7217. #define USB_COUNT4_RX_COUNT4_RX_Msk             (0x3FFU << USB_COUNT4_RX_COUNT4_RX_Pos) /*!< 0x000003FF */
  7218. #define USB_COUNT4_RX_COUNT4_RX                 USB_COUNT4_RX_COUNT4_RX_Msk    /*!< Reception Byte Count */
  7219.  
  7220. #define USB_COUNT4_RX_NUM_BLOCK_Pos             (10U)                          
  7221. #define USB_COUNT4_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7222. #define USB_COUNT4_RX_NUM_BLOCK                 USB_COUNT4_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7223. #define USB_COUNT4_RX_NUM_BLOCK_0               (0x01U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7224. #define USB_COUNT4_RX_NUM_BLOCK_1               (0x02U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7225. #define USB_COUNT4_RX_NUM_BLOCK_2               (0x04U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7226. #define USB_COUNT4_RX_NUM_BLOCK_3               (0x08U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7227. #define USB_COUNT4_RX_NUM_BLOCK_4               (0x10U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7228.  
  7229. #define USB_COUNT4_RX_BLSIZE_Pos                (15U)                          
  7230. #define USB_COUNT4_RX_BLSIZE_Msk                (0x1U << USB_COUNT4_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7231. #define USB_COUNT4_RX_BLSIZE                    USB_COUNT4_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7232.  
  7233. /*****************  Bit definition for USB_COUNT5_RX register  ****************/
  7234. #define USB_COUNT5_RX_COUNT5_RX_Pos             (0U)                          
  7235. #define USB_COUNT5_RX_COUNT5_RX_Msk             (0x3FFU << USB_COUNT5_RX_COUNT5_RX_Pos) /*!< 0x000003FF */
  7236. #define USB_COUNT5_RX_COUNT5_RX                 USB_COUNT5_RX_COUNT5_RX_Msk    /*!< Reception Byte Count */
  7237.  
  7238. #define USB_COUNT5_RX_NUM_BLOCK_Pos             (10U)                          
  7239. #define USB_COUNT5_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7240. #define USB_COUNT5_RX_NUM_BLOCK                 USB_COUNT5_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7241. #define USB_COUNT5_RX_NUM_BLOCK_0               (0x01U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7242. #define USB_COUNT5_RX_NUM_BLOCK_1               (0x02U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7243. #define USB_COUNT5_RX_NUM_BLOCK_2               (0x04U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7244. #define USB_COUNT5_RX_NUM_BLOCK_3               (0x08U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7245. #define USB_COUNT5_RX_NUM_BLOCK_4               (0x10U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7246.  
  7247. #define USB_COUNT5_RX_BLSIZE_Pos                (15U)                          
  7248. #define USB_COUNT5_RX_BLSIZE_Msk                (0x1U << USB_COUNT5_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7249. #define USB_COUNT5_RX_BLSIZE                    USB_COUNT5_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7250.  
  7251. /*****************  Bit definition for USB_COUNT6_RX register  ****************/
  7252. #define USB_COUNT6_RX_COUNT6_RX_Pos             (0U)                          
  7253. #define USB_COUNT6_RX_COUNT6_RX_Msk             (0x3FFU << USB_COUNT6_RX_COUNT6_RX_Pos) /*!< 0x000003FF */
  7254. #define USB_COUNT6_RX_COUNT6_RX                 USB_COUNT6_RX_COUNT6_RX_Msk    /*!< Reception Byte Count */
  7255.  
  7256. #define USB_COUNT6_RX_NUM_BLOCK_Pos             (10U)                          
  7257. #define USB_COUNT6_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7258. #define USB_COUNT6_RX_NUM_BLOCK                 USB_COUNT6_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7259. #define USB_COUNT6_RX_NUM_BLOCK_0               (0x01U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7260. #define USB_COUNT6_RX_NUM_BLOCK_1               (0x02U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7261. #define USB_COUNT6_RX_NUM_BLOCK_2               (0x04U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7262. #define USB_COUNT6_RX_NUM_BLOCK_3               (0x08U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7263. #define USB_COUNT6_RX_NUM_BLOCK_4               (0x10U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7264.  
  7265. #define USB_COUNT6_RX_BLSIZE_Pos                (15U)                          
  7266. #define USB_COUNT6_RX_BLSIZE_Msk                (0x1U << USB_COUNT6_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7267. #define USB_COUNT6_RX_BLSIZE                    USB_COUNT6_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7268.  
  7269. /*****************  Bit definition for USB_COUNT7_RX register  ****************/
  7270. #define USB_COUNT7_RX_COUNT7_RX_Pos             (0U)                          
  7271. #define USB_COUNT7_RX_COUNT7_RX_Msk             (0x3FFU << USB_COUNT7_RX_COUNT7_RX_Pos) /*!< 0x000003FF */
  7272. #define USB_COUNT7_RX_COUNT7_RX                 USB_COUNT7_RX_COUNT7_RX_Msk    /*!< Reception Byte Count */
  7273.  
  7274. #define USB_COUNT7_RX_NUM_BLOCK_Pos             (10U)                          
  7275. #define USB_COUNT7_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7276. #define USB_COUNT7_RX_NUM_BLOCK                 USB_COUNT7_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7277. #define USB_COUNT7_RX_NUM_BLOCK_0               (0x01U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7278. #define USB_COUNT7_RX_NUM_BLOCK_1               (0x02U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7279. #define USB_COUNT7_RX_NUM_BLOCK_2               (0x04U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7280. #define USB_COUNT7_RX_NUM_BLOCK_3               (0x08U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7281. #define USB_COUNT7_RX_NUM_BLOCK_4               (0x10U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7282.  
  7283. #define USB_COUNT7_RX_BLSIZE_Pos                (15U)                          
  7284. #define USB_COUNT7_RX_BLSIZE_Msk                (0x1U << USB_COUNT7_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7285. #define USB_COUNT7_RX_BLSIZE                    USB_COUNT7_RX_BLSIZE_Msk       /*!< BLock SIZE */
  7286.  
  7287. /*----------------------------------------------------------------------------*/
  7288.  
  7289. /****************  Bit definition for USB_COUNT0_RX_0 register  ***************/
  7290. #define USB_COUNT0_RX_0_COUNT0_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7291.  
  7292. #define USB_COUNT0_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7293. #define USB_COUNT0_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7294. #define USB_COUNT0_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7295. #define USB_COUNT0_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7296. #define USB_COUNT0_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7297. #define USB_COUNT0_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7298.  
  7299. #define USB_COUNT0_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7300.  
  7301. /****************  Bit definition for USB_COUNT0_RX_1 register  ***************/
  7302. #define USB_COUNT0_RX_1_COUNT0_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7303.  
  7304. #define USB_COUNT0_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7305. #define USB_COUNT0_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 1 */
  7306. #define USB_COUNT0_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7307. #define USB_COUNT0_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7308. #define USB_COUNT0_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7309. #define USB_COUNT0_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7310.  
  7311. #define USB_COUNT0_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7312.  
  7313. /****************  Bit definition for USB_COUNT1_RX_0 register  ***************/
  7314. #define USB_COUNT1_RX_0_COUNT1_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7315.  
  7316. #define USB_COUNT1_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7317. #define USB_COUNT1_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7318. #define USB_COUNT1_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7319. #define USB_COUNT1_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7320. #define USB_COUNT1_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7321. #define USB_COUNT1_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7322.  
  7323. #define USB_COUNT1_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7324.  
  7325. /****************  Bit definition for USB_COUNT1_RX_1 register  ***************/
  7326. #define USB_COUNT1_RX_1_COUNT1_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7327.  
  7328. #define USB_COUNT1_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7329. #define USB_COUNT1_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7330. #define USB_COUNT1_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7331. #define USB_COUNT1_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7332. #define USB_COUNT1_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7333. #define USB_COUNT1_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7334.  
  7335. #define USB_COUNT1_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7336.  
  7337. /****************  Bit definition for USB_COUNT2_RX_0 register  ***************/
  7338. #define USB_COUNT2_RX_0_COUNT2_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7339.  
  7340. #define USB_COUNT2_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7341. #define USB_COUNT2_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7342. #define USB_COUNT2_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7343. #define USB_COUNT2_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7344. #define USB_COUNT2_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7345. #define USB_COUNT2_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7346.  
  7347. #define USB_COUNT2_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7348.  
  7349. /****************  Bit definition for USB_COUNT2_RX_1 register  ***************/
  7350. #define USB_COUNT2_RX_1_COUNT2_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7351.  
  7352. #define USB_COUNT2_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7353. #define USB_COUNT2_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7354. #define USB_COUNT2_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7355. #define USB_COUNT2_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7356. #define USB_COUNT2_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7357. #define USB_COUNT2_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7358.  
  7359. #define USB_COUNT2_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7360.  
  7361. /****************  Bit definition for USB_COUNT3_RX_0 register  ***************/
  7362. #define USB_COUNT3_RX_0_COUNT3_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7363.  
  7364. #define USB_COUNT3_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7365. #define USB_COUNT3_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7366. #define USB_COUNT3_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7367. #define USB_COUNT3_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7368. #define USB_COUNT3_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7369. #define USB_COUNT3_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7370.  
  7371. #define USB_COUNT3_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7372.  
  7373. /****************  Bit definition for USB_COUNT3_RX_1 register  ***************/
  7374. #define USB_COUNT3_RX_1_COUNT3_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7375.  
  7376. #define USB_COUNT3_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7377. #define USB_COUNT3_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7378. #define USB_COUNT3_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7379. #define USB_COUNT3_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7380. #define USB_COUNT3_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7381. #define USB_COUNT3_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7382.  
  7383. #define USB_COUNT3_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7384.  
  7385. /****************  Bit definition for USB_COUNT4_RX_0 register  ***************/
  7386. #define USB_COUNT4_RX_0_COUNT4_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7387.  
  7388. #define USB_COUNT4_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7389. #define USB_COUNT4_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7390. #define USB_COUNT4_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7391. #define USB_COUNT4_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7392. #define USB_COUNT4_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7393. #define USB_COUNT4_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7394.  
  7395. #define USB_COUNT4_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7396.  
  7397. /****************  Bit definition for USB_COUNT4_RX_1 register  ***************/
  7398. #define USB_COUNT4_RX_1_COUNT4_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7399.  
  7400. #define USB_COUNT4_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7401. #define USB_COUNT4_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7402. #define USB_COUNT4_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7403. #define USB_COUNT4_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7404. #define USB_COUNT4_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7405. #define USB_COUNT4_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7406.  
  7407. #define USB_COUNT4_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7408.  
  7409. /****************  Bit definition for USB_COUNT5_RX_0 register  ***************/
  7410. #define USB_COUNT5_RX_0_COUNT5_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7411.  
  7412. #define USB_COUNT5_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7413. #define USB_COUNT5_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7414. #define USB_COUNT5_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7415. #define USB_COUNT5_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7416. #define USB_COUNT5_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7417. #define USB_COUNT5_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7418.  
  7419. #define USB_COUNT5_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7420.  
  7421. /****************  Bit definition for USB_COUNT5_RX_1 register  ***************/
  7422. #define USB_COUNT5_RX_1_COUNT5_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7423.  
  7424. #define USB_COUNT5_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7425. #define USB_COUNT5_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7426. #define USB_COUNT5_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7427. #define USB_COUNT5_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7428. #define USB_COUNT5_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7429. #define USB_COUNT5_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7430.  
  7431. #define USB_COUNT5_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7432.  
  7433. /***************  Bit definition for USB_COUNT6_RX_0  register  ***************/
  7434. #define USB_COUNT6_RX_0_COUNT6_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7435.  
  7436. #define USB_COUNT6_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7437. #define USB_COUNT6_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7438. #define USB_COUNT6_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7439. #define USB_COUNT6_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7440. #define USB_COUNT6_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7441. #define USB_COUNT6_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7442.  
  7443. #define USB_COUNT6_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7444.  
  7445. /****************  Bit definition for USB_COUNT6_RX_1 register  ***************/
  7446. #define USB_COUNT6_RX_1_COUNT6_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7447.  
  7448. #define USB_COUNT6_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7449. #define USB_COUNT6_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7450. #define USB_COUNT6_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7451. #define USB_COUNT6_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7452. #define USB_COUNT6_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7453. #define USB_COUNT6_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7454.  
  7455. #define USB_COUNT6_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7456.  
  7457. /***************  Bit definition for USB_COUNT7_RX_0 register  ****************/
  7458. #define USB_COUNT7_RX_0_COUNT7_RX_0             ((uint32_t)0x000003FF)         /*!< Reception Byte Count (low) */
  7459.  
  7460. #define USB_COUNT7_RX_0_NUM_BLOCK_0             ((uint32_t)0x00007C00)         /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7461. #define USB_COUNT7_RX_0_NUM_BLOCK_0_0           ((uint32_t)0x00000400)         /*!< Bit 0 */
  7462. #define USB_COUNT7_RX_0_NUM_BLOCK_0_1           ((uint32_t)0x00000800)         /*!< Bit 1 */
  7463. #define USB_COUNT7_RX_0_NUM_BLOCK_0_2           ((uint32_t)0x00001000)         /*!< Bit 2 */
  7464. #define USB_COUNT7_RX_0_NUM_BLOCK_0_3           ((uint32_t)0x00002000)         /*!< Bit 3 */
  7465. #define USB_COUNT7_RX_0_NUM_BLOCK_0_4           ((uint32_t)0x00004000)         /*!< Bit 4 */
  7466.  
  7467. #define USB_COUNT7_RX_0_BLSIZE_0                ((uint32_t)0x00008000)         /*!< BLock SIZE (low) */
  7468.  
  7469. /***************  Bit definition for USB_COUNT7_RX_1 register  ****************/
  7470. #define USB_COUNT7_RX_1_COUNT7_RX_1             ((uint32_t)0x03FF0000)         /*!< Reception Byte Count (high) */
  7471.  
  7472. #define USB_COUNT7_RX_1_NUM_BLOCK_1             ((uint32_t)0x7C000000)         /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7473. #define USB_COUNT7_RX_1_NUM_BLOCK_1_0           ((uint32_t)0x04000000)         /*!< Bit 0 */
  7474. #define USB_COUNT7_RX_1_NUM_BLOCK_1_1           ((uint32_t)0x08000000)         /*!< Bit 1 */
  7475. #define USB_COUNT7_RX_1_NUM_BLOCK_1_2           ((uint32_t)0x10000000)         /*!< Bit 2 */
  7476. #define USB_COUNT7_RX_1_NUM_BLOCK_1_3           ((uint32_t)0x20000000)         /*!< Bit 3 */
  7477. #define USB_COUNT7_RX_1_NUM_BLOCK_1_4           ((uint32_t)0x40000000)         /*!< Bit 4 */
  7478.  
  7479. #define USB_COUNT7_RX_1_BLSIZE_1                ((uint32_t)0x80000000)         /*!< BLock SIZE (high) */
  7480.  
  7481. /******************************************************************************/
  7482. /*                                                                            */
  7483. /*                         Controller Area Network                            */
  7484. /*                                                                            */
  7485. /******************************************************************************/
  7486.  
  7487. /*!< CAN control and status registers */
  7488. /*******************  Bit definition for CAN_MCR register  ********************/
  7489. #define CAN_MCR_INRQ_Pos                     (0U)                              
  7490. #define CAN_MCR_INRQ_Msk                     (0x1U << CAN_MCR_INRQ_Pos)        /*!< 0x00000001 */
  7491. #define CAN_MCR_INRQ                         CAN_MCR_INRQ_Msk                  /*!< Initialization Request */
  7492. #define CAN_MCR_SLEEP_Pos                    (1U)                              
  7493. #define CAN_MCR_SLEEP_Msk                    (0x1U << CAN_MCR_SLEEP_Pos)       /*!< 0x00000002 */
  7494. #define CAN_MCR_SLEEP                        CAN_MCR_SLEEP_Msk                 /*!< Sleep Mode Request */
  7495. #define CAN_MCR_TXFP_Pos                     (2U)                              
  7496. #define CAN_MCR_TXFP_Msk                     (0x1U << CAN_MCR_TXFP_Pos)        /*!< 0x00000004 */
  7497. #define CAN_MCR_TXFP                         CAN_MCR_TXFP_Msk                  /*!< Transmit FIFO Priority */
  7498. #define CAN_MCR_RFLM_Pos                     (3U)                              
  7499. #define CAN_MCR_RFLM_Msk                     (0x1U << CAN_MCR_RFLM_Pos)        /*!< 0x00000008 */
  7500. #define CAN_MCR_RFLM                         CAN_MCR_RFLM_Msk                  /*!< Receive FIFO Locked Mode */
  7501. #define CAN_MCR_NART_Pos                     (4U)                              
  7502. #define CAN_MCR_NART_Msk                     (0x1U << CAN_MCR_NART_Pos)        /*!< 0x00000010 */
  7503. #define CAN_MCR_NART                         CAN_MCR_NART_Msk                  /*!< No Automatic Retransmission */
  7504. #define CAN_MCR_AWUM_Pos                     (5U)                              
  7505. #define CAN_MCR_AWUM_Msk                     (0x1U << CAN_MCR_AWUM_Pos)        /*!< 0x00000020 */
  7506. #define CAN_MCR_AWUM                         CAN_MCR_AWUM_Msk                  /*!< Automatic Wakeup Mode */
  7507. #define CAN_MCR_ABOM_Pos                     (6U)                              
  7508. #define CAN_MCR_ABOM_Msk                     (0x1U << CAN_MCR_ABOM_Pos)        /*!< 0x00000040 */
  7509. #define CAN_MCR_ABOM                         CAN_MCR_ABOM_Msk                  /*!< Automatic Bus-Off Management */
  7510. #define CAN_MCR_TTCM_Pos                     (7U)                              
  7511. #define CAN_MCR_TTCM_Msk                     (0x1U << CAN_MCR_TTCM_Pos)        /*!< 0x00000080 */
  7512. #define CAN_MCR_TTCM                         CAN_MCR_TTCM_Msk                  /*!< Time Triggered Communication Mode */
  7513. #define CAN_MCR_RESET_Pos                    (15U)                            
  7514. #define CAN_MCR_RESET_Msk                    (0x1U << CAN_MCR_RESET_Pos)       /*!< 0x00008000 */
  7515. #define CAN_MCR_RESET                        CAN_MCR_RESET_Msk                 /*!< CAN software master reset */
  7516. #define CAN_MCR_DBF_Pos                      (16U)                            
  7517. #define CAN_MCR_DBF_Msk                      (0x1U << CAN_MCR_DBF_Pos)         /*!< 0x00010000 */
  7518. #define CAN_MCR_DBF                          CAN_MCR_DBF_Msk                   /*!< CAN Debug freeze */
  7519.  
  7520. /*******************  Bit definition for CAN_MSR register  ********************/
  7521. #define CAN_MSR_INAK_Pos                     (0U)                              
  7522. #define CAN_MSR_INAK_Msk                     (0x1U << CAN_MSR_INAK_Pos)        /*!< 0x00000001 */
  7523. #define CAN_MSR_INAK                         CAN_MSR_INAK_Msk                  /*!< Initialization Acknowledge */
  7524. #define CAN_MSR_SLAK_Pos                     (1U)                              
  7525. #define CAN_MSR_SLAK_Msk                     (0x1U << CAN_MSR_SLAK_Pos)        /*!< 0x00000002 */
  7526. #define CAN_MSR_SLAK                         CAN_MSR_SLAK_Msk                  /*!< Sleep Acknowledge */
  7527. #define CAN_MSR_ERRI_Pos                     (2U)                              
  7528. #define CAN_MSR_ERRI_Msk                     (0x1U << CAN_MSR_ERRI_Pos)        /*!< 0x00000004 */
  7529. #define CAN_MSR_ERRI                         CAN_MSR_ERRI_Msk                  /*!< Error Interrupt */
  7530. #define CAN_MSR_WKUI_Pos                     (3U)                              
  7531. #define CAN_MSR_WKUI_Msk                     (0x1U << CAN_MSR_WKUI_Pos)        /*!< 0x00000008 */
  7532. #define CAN_MSR_WKUI                         CAN_MSR_WKUI_Msk                  /*!< Wakeup Interrupt */
  7533. #define CAN_MSR_SLAKI_Pos                    (4U)                              
  7534. #define CAN_MSR_SLAKI_Msk                    (0x1U << CAN_MSR_SLAKI_Pos)       /*!< 0x00000010 */
  7535. #define CAN_MSR_SLAKI                        CAN_MSR_SLAKI_Msk                 /*!< Sleep Acknowledge Interrupt */
  7536. #define CAN_MSR_TXM_Pos                      (8U)                              
  7537. #define CAN_MSR_TXM_Msk                      (0x1U << CAN_MSR_TXM_Pos)         /*!< 0x00000100 */
  7538. #define CAN_MSR_TXM                          CAN_MSR_TXM_Msk                   /*!< Transmit Mode */
  7539. #define CAN_MSR_RXM_Pos                      (9U)                              
  7540. #define CAN_MSR_RXM_Msk                      (0x1U << CAN_MSR_RXM_Pos)         /*!< 0x00000200 */
  7541. #define CAN_MSR_RXM                          CAN_MSR_RXM_Msk                   /*!< Receive Mode */
  7542. #define CAN_MSR_SAMP_Pos                     (10U)                            
  7543. #define CAN_MSR_SAMP_Msk                     (0x1U << CAN_MSR_SAMP_Pos)        /*!< 0x00000400 */
  7544. #define CAN_MSR_SAMP                         CAN_MSR_SAMP_Msk                  /*!< Last Sample Point */
  7545. #define CAN_MSR_RX_Pos                       (11U)                            
  7546. #define CAN_MSR_RX_Msk                       (0x1U << CAN_MSR_RX_Pos)          /*!< 0x00000800 */
  7547. #define CAN_MSR_RX                           CAN_MSR_RX_Msk                    /*!< CAN Rx Signal */
  7548.  
  7549. /*******************  Bit definition for CAN_TSR register  ********************/
  7550. #define CAN_TSR_RQCP0_Pos                    (0U)                              
  7551. #define CAN_TSR_RQCP0_Msk                    (0x1U << CAN_TSR_RQCP0_Pos)       /*!< 0x00000001 */
  7552. #define CAN_TSR_RQCP0                        CAN_TSR_RQCP0_Msk                 /*!< Request Completed Mailbox0 */
  7553. #define CAN_TSR_TXOK0_Pos                    (1U)                              
  7554. #define CAN_TSR_TXOK0_Msk                    (0x1U << CAN_TSR_TXOK0_Pos)       /*!< 0x00000002 */
  7555. #define CAN_TSR_TXOK0                        CAN_TSR_TXOK0_Msk                 /*!< Transmission OK of Mailbox0 */
  7556. #define CAN_TSR_ALST0_Pos                    (2U)                              
  7557. #define CAN_TSR_ALST0_Msk                    (0x1U << CAN_TSR_ALST0_Pos)       /*!< 0x00000004 */
  7558. #define CAN_TSR_ALST0                        CAN_TSR_ALST0_Msk                 /*!< Arbitration Lost for Mailbox0 */
  7559. #define CAN_TSR_TERR0_Pos                    (3U)                              
  7560. #define CAN_TSR_TERR0_Msk                    (0x1U << CAN_TSR_TERR0_Pos)       /*!< 0x00000008 */
  7561. #define CAN_TSR_TERR0                        CAN_TSR_TERR0_Msk                 /*!< Transmission Error of Mailbox0 */
  7562. #define CAN_TSR_ABRQ0_Pos                    (7U)                              
  7563. #define CAN_TSR_ABRQ0_Msk                    (0x1U << CAN_TSR_ABRQ0_Pos)       /*!< 0x00000080 */
  7564. #define CAN_TSR_ABRQ0                        CAN_TSR_ABRQ0_Msk                 /*!< Abort Request for Mailbox0 */
  7565. #define CAN_TSR_RQCP1_Pos                    (8U)                              
  7566. #define CAN_TSR_RQCP1_Msk                    (0x1U << CAN_TSR_RQCP1_Pos)       /*!< 0x00000100 */
  7567. #define CAN_TSR_RQCP1                        CAN_TSR_RQCP1_Msk                 /*!< Request Completed Mailbox1 */
  7568. #define CAN_TSR_TXOK1_Pos                    (9U)                              
  7569. #define CAN_TSR_TXOK1_Msk                    (0x1U << CAN_TSR_TXOK1_Pos)       /*!< 0x00000200 */
  7570. #define CAN_TSR_TXOK1                        CAN_TSR_TXOK1_Msk                 /*!< Transmission OK of Mailbox1 */
  7571. #define CAN_TSR_ALST1_Pos                    (10U)                            
  7572. #define CAN_TSR_ALST1_Msk                    (0x1U << CAN_TSR_ALST1_Pos)       /*!< 0x00000400 */
  7573. #define CAN_TSR_ALST1                        CAN_TSR_ALST1_Msk                 /*!< Arbitration Lost for Mailbox1 */
  7574. #define CAN_TSR_TERR1_Pos                    (11U)                            
  7575. #define CAN_TSR_TERR1_Msk                    (0x1U << CAN_TSR_TERR1_Pos)       /*!< 0x00000800 */
  7576. #define CAN_TSR_TERR1                        CAN_TSR_TERR1_Msk                 /*!< Transmission Error of Mailbox1 */
  7577. #define CAN_TSR_ABRQ1_Pos                    (15U)                            
  7578. #define CAN_TSR_ABRQ1_Msk                    (0x1U << CAN_TSR_ABRQ1_Pos)       /*!< 0x00008000 */
  7579. #define CAN_TSR_ABRQ1                        CAN_TSR_ABRQ1_Msk                 /*!< Abort Request for Mailbox 1 */
  7580. #define CAN_TSR_RQCP2_Pos                    (16U)                            
  7581. #define CAN_TSR_RQCP2_Msk                    (0x1U << CAN_TSR_RQCP2_Pos)       /*!< 0x00010000 */
  7582. #define CAN_TSR_RQCP2                        CAN_TSR_RQCP2_Msk                 /*!< Request Completed Mailbox2 */
  7583. #define CAN_TSR_TXOK2_Pos                    (17U)                            
  7584. #define CAN_TSR_TXOK2_Msk                    (0x1U << CAN_TSR_TXOK2_Pos)       /*!< 0x00020000 */
  7585. #define CAN_TSR_TXOK2                        CAN_TSR_TXOK2_Msk                 /*!< Transmission OK of Mailbox 2 */
  7586. #define CAN_TSR_ALST2_Pos                    (18U)                            
  7587. #define CAN_TSR_ALST2_Msk                    (0x1U << CAN_TSR_ALST2_Pos)       /*!< 0x00040000 */
  7588. #define CAN_TSR_ALST2                        CAN_TSR_ALST2_Msk                 /*!< Arbitration Lost for mailbox 2 */
  7589. #define CAN_TSR_TERR2_Pos                    (19U)                            
  7590. #define CAN_TSR_TERR2_Msk                    (0x1U << CAN_TSR_TERR2_Pos)       /*!< 0x00080000 */
  7591. #define CAN_TSR_TERR2                        CAN_TSR_TERR2_Msk                 /*!< Transmission Error of Mailbox 2 */
  7592. #define CAN_TSR_ABRQ2_Pos                    (23U)                            
  7593. #define CAN_TSR_ABRQ2_Msk                    (0x1U << CAN_TSR_ABRQ2_Pos)       /*!< 0x00800000 */
  7594. #define CAN_TSR_ABRQ2                        CAN_TSR_ABRQ2_Msk                 /*!< Abort Request for Mailbox 2 */
  7595. #define CAN_TSR_CODE_Pos                     (24U)                            
  7596. #define CAN_TSR_CODE_Msk                     (0x3U << CAN_TSR_CODE_Pos)        /*!< 0x03000000 */
  7597. #define CAN_TSR_CODE                         CAN_TSR_CODE_Msk                  /*!< Mailbox Code */
  7598.  
  7599. #define CAN_TSR_TME_Pos                      (26U)                            
  7600. #define CAN_TSR_TME_Msk                      (0x7U << CAN_TSR_TME_Pos)         /*!< 0x1C000000 */
  7601. #define CAN_TSR_TME                          CAN_TSR_TME_Msk                   /*!< TME[2:0] bits */
  7602. #define CAN_TSR_TME0_Pos                     (26U)                            
  7603. #define CAN_TSR_TME0_Msk                     (0x1U << CAN_TSR_TME0_Pos)        /*!< 0x04000000 */
  7604. #define CAN_TSR_TME0                         CAN_TSR_TME0_Msk                  /*!< Transmit Mailbox 0 Empty */
  7605. #define CAN_TSR_TME1_Pos                     (27U)                            
  7606. #define CAN_TSR_TME1_Msk                     (0x1U << CAN_TSR_TME1_Pos)        /*!< 0x08000000 */
  7607. #define CAN_TSR_TME1                         CAN_TSR_TME1_Msk                  /*!< Transmit Mailbox 1 Empty */
  7608. #define CAN_TSR_TME2_Pos                     (28U)                            
  7609. #define CAN_TSR_TME2_Msk                     (0x1U << CAN_TSR_TME2_Pos)        /*!< 0x10000000 */
  7610. #define CAN_TSR_TME2                         CAN_TSR_TME2_Msk                  /*!< Transmit Mailbox 2 Empty */
  7611.  
  7612. #define CAN_TSR_LOW_Pos                      (29U)                            
  7613. #define CAN_TSR_LOW_Msk                      (0x7U << CAN_TSR_LOW_Pos)         /*!< 0xE0000000 */
  7614. #define CAN_TSR_LOW                          CAN_TSR_LOW_Msk                   /*!< LOW[2:0] bits */
  7615. #define CAN_TSR_LOW0_Pos                     (29U)                            
  7616. #define CAN_TSR_LOW0_Msk                     (0x1U << CAN_TSR_LOW0_Pos)        /*!< 0x20000000 */
  7617. #define CAN_TSR_LOW0                         CAN_TSR_LOW0_Msk                  /*!< Lowest Priority Flag for Mailbox 0 */
  7618. #define CAN_TSR_LOW1_Pos                     (30U)                            
  7619. #define CAN_TSR_LOW1_Msk                     (0x1U << CAN_TSR_LOW1_Pos)        /*!< 0x40000000 */
  7620. #define CAN_TSR_LOW1                         CAN_TSR_LOW1_Msk                  /*!< Lowest Priority Flag for Mailbox 1 */
  7621. #define CAN_TSR_LOW2_Pos                     (31U)                            
  7622. #define CAN_TSR_LOW2_Msk                     (0x1U << CAN_TSR_LOW2_Pos)        /*!< 0x80000000 */
  7623. #define CAN_TSR_LOW2                         CAN_TSR_LOW2_Msk                  /*!< Lowest Priority Flag for Mailbox 2 */
  7624.  
  7625. /*******************  Bit definition for CAN_RF0R register  *******************/
  7626. #define CAN_RF0R_FMP0_Pos                    (0U)                              
  7627. #define CAN_RF0R_FMP0_Msk                    (0x3U << CAN_RF0R_FMP0_Pos)       /*!< 0x00000003 */
  7628. #define CAN_RF0R_FMP0                        CAN_RF0R_FMP0_Msk                 /*!< FIFO 0 Message Pending */
  7629. #define CAN_RF0R_FULL0_Pos                   (3U)                              
  7630. #define CAN_RF0R_FULL0_Msk                   (0x1U << CAN_RF0R_FULL0_Pos)      /*!< 0x00000008 */
  7631. #define CAN_RF0R_FULL0                       CAN_RF0R_FULL0_Msk                /*!< FIFO 0 Full */
  7632. #define CAN_RF0R_FOVR0_Pos                   (4U)                              
  7633. #define CAN_RF0R_FOVR0_Msk                   (0x1U << CAN_RF0R_FOVR0_Pos)      /*!< 0x00000010 */
  7634. #define CAN_RF0R_FOVR0                       CAN_RF0R_FOVR0_Msk                /*!< FIFO 0 Overrun */
  7635. #define CAN_RF0R_RFOM0_Pos                   (5U)                              
  7636. #define CAN_RF0R_RFOM0_Msk                   (0x1U << CAN_RF0R_RFOM0_Pos)      /*!< 0x00000020 */
  7637. #define CAN_RF0R_RFOM0                       CAN_RF0R_RFOM0_Msk                /*!< Release FIFO 0 Output Mailbox */
  7638.  
  7639. /*******************  Bit definition for CAN_RF1R register  *******************/
  7640. #define CAN_RF1R_FMP1_Pos                    (0U)                              
  7641. #define CAN_RF1R_FMP1_Msk                    (0x3U << CAN_RF1R_FMP1_Pos)       /*!< 0x00000003 */
  7642. #define CAN_RF1R_FMP1                        CAN_RF1R_FMP1_Msk                 /*!< FIFO 1 Message Pending */
  7643. #define CAN_RF1R_FULL1_Pos                   (3U)                              
  7644. #define CAN_RF1R_FULL1_Msk                   (0x1U << CAN_RF1R_FULL1_Pos)      /*!< 0x00000008 */
  7645. #define CAN_RF1R_FULL1                       CAN_RF1R_FULL1_Msk                /*!< FIFO 1 Full */
  7646. #define CAN_RF1R_FOVR1_Pos                   (4U)                              
  7647. #define CAN_RF1R_FOVR1_Msk                   (0x1U << CAN_RF1R_FOVR1_Pos)      /*!< 0x00000010 */
  7648. #define CAN_RF1R_FOVR1                       CAN_RF1R_FOVR1_Msk                /*!< FIFO 1 Overrun */
  7649. #define CAN_RF1R_RFOM1_Pos                   (5U)                              
  7650. #define CAN_RF1R_RFOM1_Msk                   (0x1U << CAN_RF1R_RFOM1_Pos)      /*!< 0x00000020 */
  7651. #define CAN_RF1R_RFOM1                       CAN_RF1R_RFOM1_Msk                /*!< Release FIFO 1 Output Mailbox */
  7652.  
  7653. /********************  Bit definition for CAN_IER register  *******************/
  7654. #define CAN_IER_TMEIE_Pos                    (0U)                              
  7655. #define CAN_IER_TMEIE_Msk                    (0x1U << CAN_IER_TMEIE_Pos)       /*!< 0x00000001 */
  7656. #define CAN_IER_TMEIE                        CAN_IER_TMEIE_Msk                 /*!< Transmit Mailbox Empty Interrupt Enable */
  7657. #define CAN_IER_FMPIE0_Pos                   (1U)                              
  7658. #define CAN_IER_FMPIE0_Msk                   (0x1U << CAN_IER_FMPIE0_Pos)      /*!< 0x00000002 */
  7659. #define CAN_IER_FMPIE0                       CAN_IER_FMPIE0_Msk                /*!< FIFO Message Pending Interrupt Enable */
  7660. #define CAN_IER_FFIE0_Pos                    (2U)                              
  7661. #define CAN_IER_FFIE0_Msk                    (0x1U << CAN_IER_FFIE0_Pos)       /*!< 0x00000004 */
  7662. #define CAN_IER_FFIE0                        CAN_IER_FFIE0_Msk                 /*!< FIFO Full Interrupt Enable */
  7663. #define CAN_IER_FOVIE0_Pos                   (3U)                              
  7664. #define CAN_IER_FOVIE0_Msk                   (0x1U << CAN_IER_FOVIE0_Pos)      /*!< 0x00000008 */
  7665. #define CAN_IER_FOVIE0                       CAN_IER_FOVIE0_Msk                /*!< FIFO Overrun Interrupt Enable */
  7666. #define CAN_IER_FMPIE1_Pos                   (4U)                              
  7667. #define CAN_IER_FMPIE1_Msk                   (0x1U << CAN_IER_FMPIE1_Pos)      /*!< 0x00000010 */
  7668. #define CAN_IER_FMPIE1                       CAN_IER_FMPIE1_Msk                /*!< FIFO Message Pending Interrupt Enable */
  7669. #define CAN_IER_FFIE1_Pos                    (5U)                              
  7670. #define CAN_IER_FFIE1_Msk                    (0x1U << CAN_IER_FFIE1_Pos)       /*!< 0x00000020 */
  7671. #define CAN_IER_FFIE1                        CAN_IER_FFIE1_Msk                 /*!< FIFO Full Interrupt Enable */
  7672. #define CAN_IER_FOVIE1_Pos                   (6U)                              
  7673. #define CAN_IER_FOVIE1_Msk                   (0x1U << CAN_IER_FOVIE1_Pos)      /*!< 0x00000040 */
  7674. #define CAN_IER_FOVIE1                       CAN_IER_FOVIE1_Msk                /*!< FIFO Overrun Interrupt Enable */
  7675. #define CAN_IER_EWGIE_Pos                    (8U)                              
  7676. #define CAN_IER_EWGIE_Msk                    (0x1U << CAN_IER_EWGIE_Pos)       /*!< 0x00000100 */
  7677. #define CAN_IER_EWGIE                        CAN_IER_EWGIE_Msk                 /*!< Error Warning Interrupt Enable */
  7678. #define CAN_IER_EPVIE_Pos                    (9U)                              
  7679. #define CAN_IER_EPVIE_Msk                    (0x1U << CAN_IER_EPVIE_Pos)       /*!< 0x00000200 */
  7680. #define CAN_IER_EPVIE                        CAN_IER_EPVIE_Msk                 /*!< Error Passive Interrupt Enable */
  7681. #define CAN_IER_BOFIE_Pos                    (10U)                            
  7682. #define CAN_IER_BOFIE_Msk                    (0x1U << CAN_IER_BOFIE_Pos)       /*!< 0x00000400 */
  7683. #define CAN_IER_BOFIE                        CAN_IER_BOFIE_Msk                 /*!< Bus-Off Interrupt Enable */
  7684. #define CAN_IER_LECIE_Pos                    (11U)                            
  7685. #define CAN_IER_LECIE_Msk                    (0x1U << CAN_IER_LECIE_Pos)       /*!< 0x00000800 */
  7686. #define CAN_IER_LECIE                        CAN_IER_LECIE_Msk                 /*!< Last Error Code Interrupt Enable */
  7687. #define CAN_IER_ERRIE_Pos                    (15U)                            
  7688. #define CAN_IER_ERRIE_Msk                    (0x1U << CAN_IER_ERRIE_Pos)       /*!< 0x00008000 */
  7689. #define CAN_IER_ERRIE                        CAN_IER_ERRIE_Msk                 /*!< Error Interrupt Enable */
  7690. #define CAN_IER_WKUIE_Pos                    (16U)                            
  7691. #define CAN_IER_WKUIE_Msk                    (0x1U << CAN_IER_WKUIE_Pos)       /*!< 0x00010000 */
  7692. #define CAN_IER_WKUIE                        CAN_IER_WKUIE_Msk                 /*!< Wakeup Interrupt Enable */
  7693. #define CAN_IER_SLKIE_Pos                    (17U)                            
  7694. #define CAN_IER_SLKIE_Msk                    (0x1U << CAN_IER_SLKIE_Pos)       /*!< 0x00020000 */
  7695. #define CAN_IER_SLKIE                        CAN_IER_SLKIE_Msk                 /*!< Sleep Interrupt Enable */
  7696.  
  7697. /********************  Bit definition for CAN_ESR register  *******************/
  7698. #define CAN_ESR_EWGF_Pos                     (0U)                              
  7699. #define CAN_ESR_EWGF_Msk                     (0x1U << CAN_ESR_EWGF_Pos)        /*!< 0x00000001 */
  7700. #define CAN_ESR_EWGF                         CAN_ESR_EWGF_Msk                  /*!< Error Warning Flag */
  7701. #define CAN_ESR_EPVF_Pos                     (1U)                              
  7702. #define CAN_ESR_EPVF_Msk                     (0x1U << CAN_ESR_EPVF_Pos)        /*!< 0x00000002 */
  7703. #define CAN_ESR_EPVF                         CAN_ESR_EPVF_Msk                  /*!< Error Passive Flag */
  7704. #define CAN_ESR_BOFF_Pos                     (2U)                              
  7705. #define CAN_ESR_BOFF_Msk                     (0x1U << CAN_ESR_BOFF_Pos)        /*!< 0x00000004 */
  7706. #define CAN_ESR_BOFF                         CAN_ESR_BOFF_Msk                  /*!< Bus-Off Flag */
  7707.  
  7708. #define CAN_ESR_LEC_Pos                      (4U)                              
  7709. #define CAN_ESR_LEC_Msk                      (0x7U << CAN_ESR_LEC_Pos)         /*!< 0x00000070 */
  7710. #define CAN_ESR_LEC                          CAN_ESR_LEC_Msk                   /*!< LEC[2:0] bits (Last Error Code) */
  7711. #define CAN_ESR_LEC_0                        (0x1U << CAN_ESR_LEC_Pos)         /*!< 0x00000010 */
  7712. #define CAN_ESR_LEC_1                        (0x2U << CAN_ESR_LEC_Pos)         /*!< 0x00000020 */
  7713. #define CAN_ESR_LEC_2                        (0x4U << CAN_ESR_LEC_Pos)         /*!< 0x00000040 */
  7714.  
  7715. #define CAN_ESR_TEC_Pos                      (16U)                            
  7716. #define CAN_ESR_TEC_Msk                      (0xFFU << CAN_ESR_TEC_Pos)        /*!< 0x00FF0000 */
  7717. #define CAN_ESR_TEC                          CAN_ESR_TEC_Msk                   /*!< Least significant byte of the 9-bit Transmit Error Counter */
  7718. #define CAN_ESR_REC_Pos                      (24U)                            
  7719. #define CAN_ESR_REC_Msk                      (0xFFU << CAN_ESR_REC_Pos)        /*!< 0xFF000000 */
  7720. #define CAN_ESR_REC                          CAN_ESR_REC_Msk                   /*!< Receive Error Counter */
  7721.  
  7722. /*******************  Bit definition for CAN_BTR register  ********************/
  7723. #define CAN_BTR_BRP_Pos                      (0U)                              
  7724. #define CAN_BTR_BRP_Msk                      (0x3FFU << CAN_BTR_BRP_Pos)       /*!< 0x000003FF */
  7725. #define CAN_BTR_BRP                          CAN_BTR_BRP_Msk                   /*!<Baud Rate Prescaler */
  7726. #define CAN_BTR_TS1_Pos                      (16U)                            
  7727. #define CAN_BTR_TS1_Msk                      (0xFU << CAN_BTR_TS1_Pos)         /*!< 0x000F0000 */
  7728. #define CAN_BTR_TS1                          CAN_BTR_TS1_Msk                   /*!<Time Segment 1 */
  7729. #define CAN_BTR_TS1_0                        (0x1U << CAN_BTR_TS1_Pos)         /*!< 0x00010000 */
  7730. #define CAN_BTR_TS1_1                        (0x2U << CAN_BTR_TS1_Pos)         /*!< 0x00020000 */
  7731. #define CAN_BTR_TS1_2                        (0x4U << CAN_BTR_TS1_Pos)         /*!< 0x00040000 */
  7732. #define CAN_BTR_TS1_3                        (0x8U << CAN_BTR_TS1_Pos)         /*!< 0x00080000 */
  7733. #define CAN_BTR_TS2_Pos                      (20U)                            
  7734. #define CAN_BTR_TS2_Msk                      (0x7U << CAN_BTR_TS2_Pos)         /*!< 0x00700000 */
  7735. #define CAN_BTR_TS2                          CAN_BTR_TS2_Msk                   /*!<Time Segment 2 */
  7736. #define CAN_BTR_TS2_0                        (0x1U << CAN_BTR_TS2_Pos)         /*!< 0x00100000 */
  7737. #define CAN_BTR_TS2_1                        (0x2U << CAN_BTR_TS2_Pos)         /*!< 0x00200000 */
  7738. #define CAN_BTR_TS2_2                        (0x4U << CAN_BTR_TS2_Pos)         /*!< 0x00400000 */
  7739. #define CAN_BTR_SJW_Pos                      (24U)                            
  7740. #define CAN_BTR_SJW_Msk                      (0x3U << CAN_BTR_SJW_Pos)         /*!< 0x03000000 */
  7741. #define CAN_BTR_SJW                          CAN_BTR_SJW_Msk                   /*!<Resynchronization Jump Width */
  7742. #define CAN_BTR_SJW_0                        (0x1U << CAN_BTR_SJW_Pos)         /*!< 0x01000000 */
  7743. #define CAN_BTR_SJW_1                        (0x2U << CAN_BTR_SJW_Pos)         /*!< 0x02000000 */
  7744. #define CAN_BTR_LBKM_Pos                     (30U)                            
  7745. #define CAN_BTR_LBKM_Msk                     (0x1U << CAN_BTR_LBKM_Pos)        /*!< 0x40000000 */
  7746. #define CAN_BTR_LBKM                         CAN_BTR_LBKM_Msk                  /*!<Loop Back Mode (Debug) */
  7747. #define CAN_BTR_SILM_Pos                     (31U)                            
  7748. #define CAN_BTR_SILM_Msk                     (0x1U << CAN_BTR_SILM_Pos)        /*!< 0x80000000 */
  7749. #define CAN_BTR_SILM                         CAN_BTR_SILM_Msk                  /*!<Silent Mode */
  7750.  
  7751. /*!< Mailbox registers */
  7752. /******************  Bit definition for CAN_TI0R register  ********************/
  7753. #define CAN_TI0R_TXRQ_Pos                    (0U)                              
  7754. #define CAN_TI0R_TXRQ_Msk                    (0x1U << CAN_TI0R_TXRQ_Pos)       /*!< 0x00000001 */
  7755. #define CAN_TI0R_TXRQ                        CAN_TI0R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7756. #define CAN_TI0R_RTR_Pos                     (1U)                              
  7757. #define CAN_TI0R_RTR_Msk                     (0x1U << CAN_TI0R_RTR_Pos)        /*!< 0x00000002 */
  7758. #define CAN_TI0R_RTR                         CAN_TI0R_RTR_Msk                  /*!< Remote Transmission Request */
  7759. #define CAN_TI0R_IDE_Pos                     (2U)                              
  7760. #define CAN_TI0R_IDE_Msk                     (0x1U << CAN_TI0R_IDE_Pos)        /*!< 0x00000004 */
  7761. #define CAN_TI0R_IDE                         CAN_TI0R_IDE_Msk                  /*!< Identifier Extension */
  7762. #define CAN_TI0R_EXID_Pos                    (3U)                              
  7763. #define CAN_TI0R_EXID_Msk                    (0x3FFFFU << CAN_TI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  7764. #define CAN_TI0R_EXID                        CAN_TI0R_EXID_Msk                 /*!< Extended Identifier */
  7765. #define CAN_TI0R_STID_Pos                    (21U)                            
  7766. #define CAN_TI0R_STID_Msk                    (0x7FFU << CAN_TI0R_STID_Pos)     /*!< 0xFFE00000 */
  7767. #define CAN_TI0R_STID                        CAN_TI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7768.  
  7769. /******************  Bit definition for CAN_TDT0R register  *******************/
  7770. #define CAN_TDT0R_DLC_Pos                    (0U)                              
  7771. #define CAN_TDT0R_DLC_Msk                    (0xFU << CAN_TDT0R_DLC_Pos)       /*!< 0x0000000F */
  7772. #define CAN_TDT0R_DLC                        CAN_TDT0R_DLC_Msk                 /*!< Data Length Code */
  7773. #define CAN_TDT0R_TGT_Pos                    (8U)                              
  7774. #define CAN_TDT0R_TGT_Msk                    (0x1U << CAN_TDT0R_TGT_Pos)       /*!< 0x00000100 */
  7775. #define CAN_TDT0R_TGT                        CAN_TDT0R_TGT_Msk                 /*!< Transmit Global Time */
  7776. #define CAN_TDT0R_TIME_Pos                   (16U)                            
  7777. #define CAN_TDT0R_TIME_Msk                   (0xFFFFU << CAN_TDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  7778. #define CAN_TDT0R_TIME                       CAN_TDT0R_TIME_Msk                /*!< Message Time Stamp */
  7779.  
  7780. /******************  Bit definition for CAN_TDL0R register  *******************/
  7781. #define CAN_TDL0R_DATA0_Pos                  (0U)                              
  7782. #define CAN_TDL0R_DATA0_Msk                  (0xFFU << CAN_TDL0R_DATA0_Pos)    /*!< 0x000000FF */
  7783. #define CAN_TDL0R_DATA0                      CAN_TDL0R_DATA0_Msk               /*!< Data byte 0 */
  7784. #define CAN_TDL0R_DATA1_Pos                  (8U)                              
  7785. #define CAN_TDL0R_DATA1_Msk                  (0xFFU << CAN_TDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  7786. #define CAN_TDL0R_DATA1                      CAN_TDL0R_DATA1_Msk               /*!< Data byte 1 */
  7787. #define CAN_TDL0R_DATA2_Pos                  (16U)                            
  7788. #define CAN_TDL0R_DATA2_Msk                  (0xFFU << CAN_TDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  7789. #define CAN_TDL0R_DATA2                      CAN_TDL0R_DATA2_Msk               /*!< Data byte 2 */
  7790. #define CAN_TDL0R_DATA3_Pos                  (24U)                            
  7791. #define CAN_TDL0R_DATA3_Msk                  (0xFFU << CAN_TDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  7792. #define CAN_TDL0R_DATA3                      CAN_TDL0R_DATA3_Msk               /*!< Data byte 3 */
  7793.  
  7794. /******************  Bit definition for CAN_TDH0R register  *******************/
  7795. #define CAN_TDH0R_DATA4_Pos                  (0U)                              
  7796. #define CAN_TDH0R_DATA4_Msk                  (0xFFU << CAN_TDH0R_DATA4_Pos)    /*!< 0x000000FF */
  7797. #define CAN_TDH0R_DATA4                      CAN_TDH0R_DATA4_Msk               /*!< Data byte 4 */
  7798. #define CAN_TDH0R_DATA5_Pos                  (8U)                              
  7799. #define CAN_TDH0R_DATA5_Msk                  (0xFFU << CAN_TDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  7800. #define CAN_TDH0R_DATA5                      CAN_TDH0R_DATA5_Msk               /*!< Data byte 5 */
  7801. #define CAN_TDH0R_DATA6_Pos                  (16U)                            
  7802. #define CAN_TDH0R_DATA6_Msk                  (0xFFU << CAN_TDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  7803. #define CAN_TDH0R_DATA6                      CAN_TDH0R_DATA6_Msk               /*!< Data byte 6 */
  7804. #define CAN_TDH0R_DATA7_Pos                  (24U)                            
  7805. #define CAN_TDH0R_DATA7_Msk                  (0xFFU << CAN_TDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  7806. #define CAN_TDH0R_DATA7                      CAN_TDH0R_DATA7_Msk               /*!< Data byte 7 */
  7807.  
  7808. /*******************  Bit definition for CAN_TI1R register  *******************/
  7809. #define CAN_TI1R_TXRQ_Pos                    (0U)                              
  7810. #define CAN_TI1R_TXRQ_Msk                    (0x1U << CAN_TI1R_TXRQ_Pos)       /*!< 0x00000001 */
  7811. #define CAN_TI1R_TXRQ                        CAN_TI1R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7812. #define CAN_TI1R_RTR_Pos                     (1U)                              
  7813. #define CAN_TI1R_RTR_Msk                     (0x1U << CAN_TI1R_RTR_Pos)        /*!< 0x00000002 */
  7814. #define CAN_TI1R_RTR                         CAN_TI1R_RTR_Msk                  /*!< Remote Transmission Request */
  7815. #define CAN_TI1R_IDE_Pos                     (2U)                              
  7816. #define CAN_TI1R_IDE_Msk                     (0x1U << CAN_TI1R_IDE_Pos)        /*!< 0x00000004 */
  7817. #define CAN_TI1R_IDE                         CAN_TI1R_IDE_Msk                  /*!< Identifier Extension */
  7818. #define CAN_TI1R_EXID_Pos                    (3U)                              
  7819. #define CAN_TI1R_EXID_Msk                    (0x3FFFFU << CAN_TI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  7820. #define CAN_TI1R_EXID                        CAN_TI1R_EXID_Msk                 /*!< Extended Identifier */
  7821. #define CAN_TI1R_STID_Pos                    (21U)                            
  7822. #define CAN_TI1R_STID_Msk                    (0x7FFU << CAN_TI1R_STID_Pos)     /*!< 0xFFE00000 */
  7823. #define CAN_TI1R_STID                        CAN_TI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7824.  
  7825. /*******************  Bit definition for CAN_TDT1R register  ******************/
  7826. #define CAN_TDT1R_DLC_Pos                    (0U)                              
  7827. #define CAN_TDT1R_DLC_Msk                    (0xFU << CAN_TDT1R_DLC_Pos)       /*!< 0x0000000F */
  7828. #define CAN_TDT1R_DLC                        CAN_TDT1R_DLC_Msk                 /*!< Data Length Code */
  7829. #define CAN_TDT1R_TGT_Pos                    (8U)                              
  7830. #define CAN_TDT1R_TGT_Msk                    (0x1U << CAN_TDT1R_TGT_Pos)       /*!< 0x00000100 */
  7831. #define CAN_TDT1R_TGT                        CAN_TDT1R_TGT_Msk                 /*!< Transmit Global Time */
  7832. #define CAN_TDT1R_TIME_Pos                   (16U)                            
  7833. #define CAN_TDT1R_TIME_Msk                   (0xFFFFU << CAN_TDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  7834. #define CAN_TDT1R_TIME                       CAN_TDT1R_TIME_Msk                /*!< Message Time Stamp */
  7835.  
  7836. /*******************  Bit definition for CAN_TDL1R register  ******************/
  7837. #define CAN_TDL1R_DATA0_Pos                  (0U)                              
  7838. #define CAN_TDL1R_DATA0_Msk                  (0xFFU << CAN_TDL1R_DATA0_Pos)    /*!< 0x000000FF */
  7839. #define CAN_TDL1R_DATA0                      CAN_TDL1R_DATA0_Msk               /*!< Data byte 0 */
  7840. #define CAN_TDL1R_DATA1_Pos                  (8U)                              
  7841. #define CAN_TDL1R_DATA1_Msk                  (0xFFU << CAN_TDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  7842. #define CAN_TDL1R_DATA1                      CAN_TDL1R_DATA1_Msk               /*!< Data byte 1 */
  7843. #define CAN_TDL1R_DATA2_Pos                  (16U)                            
  7844. #define CAN_TDL1R_DATA2_Msk                  (0xFFU << CAN_TDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  7845. #define CAN_TDL1R_DATA2                      CAN_TDL1R_DATA2_Msk               /*!< Data byte 2 */
  7846. #define CAN_TDL1R_DATA3_Pos                  (24U)                            
  7847. #define CAN_TDL1R_DATA3_Msk                  (0xFFU << CAN_TDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  7848. #define CAN_TDL1R_DATA3                      CAN_TDL1R_DATA3_Msk               /*!< Data byte 3 */
  7849.  
  7850. /*******************  Bit definition for CAN_TDH1R register  ******************/
  7851. #define CAN_TDH1R_DATA4_Pos                  (0U)                              
  7852. #define CAN_TDH1R_DATA4_Msk                  (0xFFU << CAN_TDH1R_DATA4_Pos)    /*!< 0x000000FF */
  7853. #define CAN_TDH1R_DATA4                      CAN_TDH1R_DATA4_Msk               /*!< Data byte 4 */
  7854. #define CAN_TDH1R_DATA5_Pos                  (8U)                              
  7855. #define CAN_TDH1R_DATA5_Msk                  (0xFFU << CAN_TDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  7856. #define CAN_TDH1R_DATA5                      CAN_TDH1R_DATA5_Msk               /*!< Data byte 5 */
  7857. #define CAN_TDH1R_DATA6_Pos                  (16U)                            
  7858. #define CAN_TDH1R_DATA6_Msk                  (0xFFU << CAN_TDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  7859. #define CAN_TDH1R_DATA6                      CAN_TDH1R_DATA6_Msk               /*!< Data byte 6 */
  7860. #define CAN_TDH1R_DATA7_Pos                  (24U)                            
  7861. #define CAN_TDH1R_DATA7_Msk                  (0xFFU << CAN_TDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  7862. #define CAN_TDH1R_DATA7                      CAN_TDH1R_DATA7_Msk               /*!< Data byte 7 */
  7863.  
  7864. /*******************  Bit definition for CAN_TI2R register  *******************/
  7865. #define CAN_TI2R_TXRQ_Pos                    (0U)                              
  7866. #define CAN_TI2R_TXRQ_Msk                    (0x1U << CAN_TI2R_TXRQ_Pos)       /*!< 0x00000001 */
  7867. #define CAN_TI2R_TXRQ                        CAN_TI2R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7868. #define CAN_TI2R_RTR_Pos                     (1U)                              
  7869. #define CAN_TI2R_RTR_Msk                     (0x1U << CAN_TI2R_RTR_Pos)        /*!< 0x00000002 */
  7870. #define CAN_TI2R_RTR                         CAN_TI2R_RTR_Msk                  /*!< Remote Transmission Request */
  7871. #define CAN_TI2R_IDE_Pos                     (2U)                              
  7872. #define CAN_TI2R_IDE_Msk                     (0x1U << CAN_TI2R_IDE_Pos)        /*!< 0x00000004 */
  7873. #define CAN_TI2R_IDE                         CAN_TI2R_IDE_Msk                  /*!< Identifier Extension */
  7874. #define CAN_TI2R_EXID_Pos                    (3U)                              
  7875. #define CAN_TI2R_EXID_Msk                    (0x3FFFFU << CAN_TI2R_EXID_Pos)   /*!< 0x001FFFF8 */
  7876. #define CAN_TI2R_EXID                        CAN_TI2R_EXID_Msk                 /*!< Extended identifier */
  7877. #define CAN_TI2R_STID_Pos                    (21U)                            
  7878. #define CAN_TI2R_STID_Msk                    (0x7FFU << CAN_TI2R_STID_Pos)     /*!< 0xFFE00000 */
  7879. #define CAN_TI2R_STID                        CAN_TI2R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7880.  
  7881. /*******************  Bit definition for CAN_TDT2R register  ******************/  
  7882. #define CAN_TDT2R_DLC_Pos                    (0U)                              
  7883. #define CAN_TDT2R_DLC_Msk                    (0xFU << CAN_TDT2R_DLC_Pos)       /*!< 0x0000000F */
  7884. #define CAN_TDT2R_DLC                        CAN_TDT2R_DLC_Msk                 /*!< Data Length Code */
  7885. #define CAN_TDT2R_TGT_Pos                    (8U)                              
  7886. #define CAN_TDT2R_TGT_Msk                    (0x1U << CAN_TDT2R_TGT_Pos)       /*!< 0x00000100 */
  7887. #define CAN_TDT2R_TGT                        CAN_TDT2R_TGT_Msk                 /*!< Transmit Global Time */
  7888. #define CAN_TDT2R_TIME_Pos                   (16U)                            
  7889. #define CAN_TDT2R_TIME_Msk                   (0xFFFFU << CAN_TDT2R_TIME_Pos)   /*!< 0xFFFF0000 */
  7890. #define CAN_TDT2R_TIME                       CAN_TDT2R_TIME_Msk                /*!< Message Time Stamp */
  7891.  
  7892. /*******************  Bit definition for CAN_TDL2R register  ******************/
  7893. #define CAN_TDL2R_DATA0_Pos                  (0U)                              
  7894. #define CAN_TDL2R_DATA0_Msk                  (0xFFU << CAN_TDL2R_DATA0_Pos)    /*!< 0x000000FF */
  7895. #define CAN_TDL2R_DATA0                      CAN_TDL2R_DATA0_Msk               /*!< Data byte 0 */
  7896. #define CAN_TDL2R_DATA1_Pos                  (8U)                              
  7897. #define CAN_TDL2R_DATA1_Msk                  (0xFFU << CAN_TDL2R_DATA1_Pos)    /*!< 0x0000FF00 */
  7898. #define CAN_TDL2R_DATA1                      CAN_TDL2R_DATA1_Msk               /*!< Data byte 1 */
  7899. #define CAN_TDL2R_DATA2_Pos                  (16U)                            
  7900. #define CAN_TDL2R_DATA2_Msk                  (0xFFU << CAN_TDL2R_DATA2_Pos)    /*!< 0x00FF0000 */
  7901. #define CAN_TDL2R_DATA2                      CAN_TDL2R_DATA2_Msk               /*!< Data byte 2 */
  7902. #define CAN_TDL2R_DATA3_Pos                  (24U)                            
  7903. #define CAN_TDL2R_DATA3_Msk                  (0xFFU << CAN_TDL2R_DATA3_Pos)    /*!< 0xFF000000 */
  7904. #define CAN_TDL2R_DATA3                      CAN_TDL2R_DATA3_Msk               /*!< Data byte 3 */
  7905.  
  7906. /*******************  Bit definition for CAN_TDH2R register  ******************/
  7907. #define CAN_TDH2R_DATA4_Pos                  (0U)                              
  7908. #define CAN_TDH2R_DATA4_Msk                  (0xFFU << CAN_TDH2R_DATA4_Pos)    /*!< 0x000000FF */
  7909. #define CAN_TDH2R_DATA4                      CAN_TDH2R_DATA4_Msk               /*!< Data byte 4 */
  7910. #define CAN_TDH2R_DATA5_Pos                  (8U)                              
  7911. #define CAN_TDH2R_DATA5_Msk                  (0xFFU << CAN_TDH2R_DATA5_Pos)    /*!< 0x0000FF00 */
  7912. #define CAN_TDH2R_DATA5                      CAN_TDH2R_DATA5_Msk               /*!< Data byte 5 */
  7913. #define CAN_TDH2R_DATA6_Pos                  (16U)                            
  7914. #define CAN_TDH2R_DATA6_Msk                  (0xFFU << CAN_TDH2R_DATA6_Pos)    /*!< 0x00FF0000 */
  7915. #define CAN_TDH2R_DATA6                      CAN_TDH2R_DATA6_Msk               /*!< Data byte 6 */
  7916. #define CAN_TDH2R_DATA7_Pos                  (24U)                            
  7917. #define CAN_TDH2R_DATA7_Msk                  (0xFFU << CAN_TDH2R_DATA7_Pos)    /*!< 0xFF000000 */
  7918. #define CAN_TDH2R_DATA7                      CAN_TDH2R_DATA7_Msk               /*!< Data byte 7 */
  7919.  
  7920. /*******************  Bit definition for CAN_RI0R register  *******************/
  7921. #define CAN_RI0R_RTR_Pos                     (1U)                              
  7922. #define CAN_RI0R_RTR_Msk                     (0x1U << CAN_RI0R_RTR_Pos)        /*!< 0x00000002 */
  7923. #define CAN_RI0R_RTR                         CAN_RI0R_RTR_Msk                  /*!< Remote Transmission Request */
  7924. #define CAN_RI0R_IDE_Pos                     (2U)                              
  7925. #define CAN_RI0R_IDE_Msk                     (0x1U << CAN_RI0R_IDE_Pos)        /*!< 0x00000004 */
  7926. #define CAN_RI0R_IDE                         CAN_RI0R_IDE_Msk                  /*!< Identifier Extension */
  7927. #define CAN_RI0R_EXID_Pos                    (3U)                              
  7928. #define CAN_RI0R_EXID_Msk                    (0x3FFFFU << CAN_RI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  7929. #define CAN_RI0R_EXID                        CAN_RI0R_EXID_Msk                 /*!< Extended Identifier */
  7930. #define CAN_RI0R_STID_Pos                    (21U)                            
  7931. #define CAN_RI0R_STID_Msk                    (0x7FFU << CAN_RI0R_STID_Pos)     /*!< 0xFFE00000 */
  7932. #define CAN_RI0R_STID                        CAN_RI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7933.  
  7934. /*******************  Bit definition for CAN_RDT0R register  ******************/
  7935. #define CAN_RDT0R_DLC_Pos                    (0U)                              
  7936. #define CAN_RDT0R_DLC_Msk                    (0xFU << CAN_RDT0R_DLC_Pos)       /*!< 0x0000000F */
  7937. #define CAN_RDT0R_DLC                        CAN_RDT0R_DLC_Msk                 /*!< Data Length Code */
  7938. #define CAN_RDT0R_FMI_Pos                    (8U)                              
  7939. #define CAN_RDT0R_FMI_Msk                    (0xFFU << CAN_RDT0R_FMI_Pos)      /*!< 0x0000FF00 */
  7940. #define CAN_RDT0R_FMI                        CAN_RDT0R_FMI_Msk                 /*!< Filter Match Index */
  7941. #define CAN_RDT0R_TIME_Pos                   (16U)                            
  7942. #define CAN_RDT0R_TIME_Msk                   (0xFFFFU << CAN_RDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  7943. #define CAN_RDT0R_TIME                       CAN_RDT0R_TIME_Msk                /*!< Message Time Stamp */
  7944.  
  7945. /*******************  Bit definition for CAN_RDL0R register  ******************/
  7946. #define CAN_RDL0R_DATA0_Pos                  (0U)                              
  7947. #define CAN_RDL0R_DATA0_Msk                  (0xFFU << CAN_RDL0R_DATA0_Pos)    /*!< 0x000000FF */
  7948. #define CAN_RDL0R_DATA0                      CAN_RDL0R_DATA0_Msk               /*!< Data byte 0 */
  7949. #define CAN_RDL0R_DATA1_Pos                  (8U)                              
  7950. #define CAN_RDL0R_DATA1_Msk                  (0xFFU << CAN_RDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  7951. #define CAN_RDL0R_DATA1                      CAN_RDL0R_DATA1_Msk               /*!< Data byte 1 */
  7952. #define CAN_RDL0R_DATA2_Pos                  (16U)                            
  7953. #define CAN_RDL0R_DATA2_Msk                  (0xFFU << CAN_RDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  7954. #define CAN_RDL0R_DATA2                      CAN_RDL0R_DATA2_Msk               /*!< Data byte 2 */
  7955. #define CAN_RDL0R_DATA3_Pos                  (24U)                            
  7956. #define CAN_RDL0R_DATA3_Msk                  (0xFFU << CAN_RDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  7957. #define CAN_RDL0R_DATA3                      CAN_RDL0R_DATA3_Msk               /*!< Data byte 3 */
  7958.  
  7959. /*******************  Bit definition for CAN_RDH0R register  ******************/
  7960. #define CAN_RDH0R_DATA4_Pos                  (0U)                              
  7961. #define CAN_RDH0R_DATA4_Msk                  (0xFFU << CAN_RDH0R_DATA4_Pos)    /*!< 0x000000FF */
  7962. #define CAN_RDH0R_DATA4                      CAN_RDH0R_DATA4_Msk               /*!< Data byte 4 */
  7963. #define CAN_RDH0R_DATA5_Pos                  (8U)                              
  7964. #define CAN_RDH0R_DATA5_Msk                  (0xFFU << CAN_RDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  7965. #define CAN_RDH0R_DATA5                      CAN_RDH0R_DATA5_Msk               /*!< Data byte 5 */
  7966. #define CAN_RDH0R_DATA6_Pos                  (16U)                            
  7967. #define CAN_RDH0R_DATA6_Msk                  (0xFFU << CAN_RDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  7968. #define CAN_RDH0R_DATA6                      CAN_RDH0R_DATA6_Msk               /*!< Data byte 6 */
  7969. #define CAN_RDH0R_DATA7_Pos                  (24U)                            
  7970. #define CAN_RDH0R_DATA7_Msk                  (0xFFU << CAN_RDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  7971. #define CAN_RDH0R_DATA7                      CAN_RDH0R_DATA7_Msk               /*!< Data byte 7 */
  7972.  
  7973. /*******************  Bit definition for CAN_RI1R register  *******************/
  7974. #define CAN_RI1R_RTR_Pos                     (1U)                              
  7975. #define CAN_RI1R_RTR_Msk                     (0x1U << CAN_RI1R_RTR_Pos)        /*!< 0x00000002 */
  7976. #define CAN_RI1R_RTR                         CAN_RI1R_RTR_Msk                  /*!< Remote Transmission Request */
  7977. #define CAN_RI1R_IDE_Pos                     (2U)                              
  7978. #define CAN_RI1R_IDE_Msk                     (0x1U << CAN_RI1R_IDE_Pos)        /*!< 0x00000004 */
  7979. #define CAN_RI1R_IDE                         CAN_RI1R_IDE_Msk                  /*!< Identifier Extension */
  7980. #define CAN_RI1R_EXID_Pos                    (3U)                              
  7981. #define CAN_RI1R_EXID_Msk                    (0x3FFFFU << CAN_RI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  7982. #define CAN_RI1R_EXID                        CAN_RI1R_EXID_Msk                 /*!< Extended identifier */
  7983. #define CAN_RI1R_STID_Pos                    (21U)                            
  7984. #define CAN_RI1R_STID_Msk                    (0x7FFU << CAN_RI1R_STID_Pos)     /*!< 0xFFE00000 */
  7985. #define CAN_RI1R_STID                        CAN_RI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7986.  
  7987. /*******************  Bit definition for CAN_RDT1R register  ******************/
  7988. #define CAN_RDT1R_DLC_Pos                    (0U)                              
  7989. #define CAN_RDT1R_DLC_Msk                    (0xFU << CAN_RDT1R_DLC_Pos)       /*!< 0x0000000F */
  7990. #define CAN_RDT1R_DLC                        CAN_RDT1R_DLC_Msk                 /*!< Data Length Code */
  7991. #define CAN_RDT1R_FMI_Pos                    (8U)                              
  7992. #define CAN_RDT1R_FMI_Msk                    (0xFFU << CAN_RDT1R_FMI_Pos)      /*!< 0x0000FF00 */
  7993. #define CAN_RDT1R_FMI                        CAN_RDT1R_FMI_Msk                 /*!< Filter Match Index */
  7994. #define CAN_RDT1R_TIME_Pos                   (16U)                            
  7995. #define CAN_RDT1R_TIME_Msk                   (0xFFFFU << CAN_RDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  7996. #define CAN_RDT1R_TIME                       CAN_RDT1R_TIME_Msk                /*!< Message Time Stamp */
  7997.  
  7998. /*******************  Bit definition for CAN_RDL1R register  ******************/
  7999. #define CAN_RDL1R_DATA0_Pos                  (0U)                              
  8000. #define CAN_RDL1R_DATA0_Msk                  (0xFFU << CAN_RDL1R_DATA0_Pos)    /*!< 0x000000FF */
  8001. #define CAN_RDL1R_DATA0                      CAN_RDL1R_DATA0_Msk               /*!< Data byte 0 */
  8002. #define CAN_RDL1R_DATA1_Pos                  (8U)                              
  8003. #define CAN_RDL1R_DATA1_Msk                  (0xFFU << CAN_RDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  8004. #define CAN_RDL1R_DATA1                      CAN_RDL1R_DATA1_Msk               /*!< Data byte 1 */
  8005. #define CAN_RDL1R_DATA2_Pos                  (16U)                            
  8006. #define CAN_RDL1R_DATA2_Msk                  (0xFFU << CAN_RDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  8007. #define CAN_RDL1R_DATA2                      CAN_RDL1R_DATA2_Msk               /*!< Data byte 2 */
  8008. #define CAN_RDL1R_DATA3_Pos                  (24U)                            
  8009. #define CAN_RDL1R_DATA3_Msk                  (0xFFU << CAN_RDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  8010. #define CAN_RDL1R_DATA3                      CAN_RDL1R_DATA3_Msk               /*!< Data byte 3 */
  8011.  
  8012. /*******************  Bit definition for CAN_RDH1R register  ******************/
  8013. #define CAN_RDH1R_DATA4_Pos                  (0U)                              
  8014. #define CAN_RDH1R_DATA4_Msk                  (0xFFU << CAN_RDH1R_DATA4_Pos)    /*!< 0x000000FF */
  8015. #define CAN_RDH1R_DATA4                      CAN_RDH1R_DATA4_Msk               /*!< Data byte 4 */
  8016. #define CAN_RDH1R_DATA5_Pos                  (8U)                              
  8017. #define CAN_RDH1R_DATA5_Msk                  (0xFFU << CAN_RDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  8018. #define CAN_RDH1R_DATA5                      CAN_RDH1R_DATA5_Msk               /*!< Data byte 5 */
  8019. #define CAN_RDH1R_DATA6_Pos                  (16U)                            
  8020. #define CAN_RDH1R_DATA6_Msk                  (0xFFU << CAN_RDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  8021. #define CAN_RDH1R_DATA6                      CAN_RDH1R_DATA6_Msk               /*!< Data byte 6 */
  8022. #define CAN_RDH1R_DATA7_Pos                  (24U)                            
  8023. #define CAN_RDH1R_DATA7_Msk                  (0xFFU << CAN_RDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  8024. #define CAN_RDH1R_DATA7                      CAN_RDH1R_DATA7_Msk               /*!< Data byte 7 */
  8025.  
  8026. /*!< CAN filter registers */
  8027. /*******************  Bit definition for CAN_FMR register  ********************/
  8028. #define CAN_FMR_FINIT_Pos                    (0U)                              
  8029. #define CAN_FMR_FINIT_Msk                    (0x1U << CAN_FMR_FINIT_Pos)       /*!< 0x00000001 */
  8030. #define CAN_FMR_FINIT                        CAN_FMR_FINIT_Msk                 /*!< Filter Init Mode */
  8031. #define CAN_FMR_CAN2SB_Pos                   (8U)                              
  8032. #define CAN_FMR_CAN2SB_Msk                   (0x3FU << CAN_FMR_CAN2SB_Pos)     /*!< 0x00003F00 */
  8033. #define CAN_FMR_CAN2SB                       CAN_FMR_CAN2SB_Msk                /*!< CAN2 start bank */
  8034.  
  8035. /*******************  Bit definition for CAN_FM1R register  *******************/
  8036. #define CAN_FM1R_FBM_Pos                     (0U)                              
  8037. #define CAN_FM1R_FBM_Msk                     (0x3FFFU << CAN_FM1R_FBM_Pos)     /*!< 0x00003FFF */
  8038. #define CAN_FM1R_FBM                         CAN_FM1R_FBM_Msk                  /*!< Filter Mode */
  8039. #define CAN_FM1R_FBM0_Pos                    (0U)                              
  8040. #define CAN_FM1R_FBM0_Msk                    (0x1U << CAN_FM1R_FBM0_Pos)       /*!< 0x00000001 */
  8041. #define CAN_FM1R_FBM0                        CAN_FM1R_FBM0_Msk                 /*!< Filter Init Mode for filter 0 */
  8042. #define CAN_FM1R_FBM1_Pos                    (1U)                              
  8043. #define CAN_FM1R_FBM1_Msk                    (0x1U << CAN_FM1R_FBM1_Pos)       /*!< 0x00000002 */
  8044. #define CAN_FM1R_FBM1                        CAN_FM1R_FBM1_Msk                 /*!< Filter Init Mode for filter 1 */
  8045. #define CAN_FM1R_FBM2_Pos                    (2U)                              
  8046. #define CAN_FM1R_FBM2_Msk                    (0x1U << CAN_FM1R_FBM2_Pos)       /*!< 0x00000004 */
  8047. #define CAN_FM1R_FBM2                        CAN_FM1R_FBM2_Msk                 /*!< Filter Init Mode for filter 2 */
  8048. #define CAN_FM1R_FBM3_Pos                    (3U)                              
  8049. #define CAN_FM1R_FBM3_Msk                    (0x1U << CAN_FM1R_FBM3_Pos)       /*!< 0x00000008 */
  8050. #define CAN_FM1R_FBM3                        CAN_FM1R_FBM3_Msk                 /*!< Filter Init Mode for filter 3 */
  8051. #define CAN_FM1R_FBM4_Pos                    (4U)                              
  8052. #define CAN_FM1R_FBM4_Msk                    (0x1U << CAN_FM1R_FBM4_Pos)       /*!< 0x00000010 */
  8053. #define CAN_FM1R_FBM4                        CAN_FM1R_FBM4_Msk                 /*!< Filter Init Mode for filter 4 */
  8054. #define CAN_FM1R_FBM5_Pos                    (5U)                              
  8055. #define CAN_FM1R_FBM5_Msk                    (0x1U << CAN_FM1R_FBM5_Pos)       /*!< 0x00000020 */
  8056. #define CAN_FM1R_FBM5                        CAN_FM1R_FBM5_Msk                 /*!< Filter Init Mode for filter 5 */
  8057. #define CAN_FM1R_FBM6_Pos                    (6U)                              
  8058. #define CAN_FM1R_FBM6_Msk                    (0x1U << CAN_FM1R_FBM6_Pos)       /*!< 0x00000040 */
  8059. #define CAN_FM1R_FBM6                        CAN_FM1R_FBM6_Msk                 /*!< Filter Init Mode for filter 6 */
  8060. #define CAN_FM1R_FBM7_Pos                    (7U)                              
  8061. #define CAN_FM1R_FBM7_Msk                    (0x1U << CAN_FM1R_FBM7_Pos)       /*!< 0x00000080 */
  8062. #define CAN_FM1R_FBM7                        CAN_FM1R_FBM7_Msk                 /*!< Filter Init Mode for filter 7 */
  8063. #define CAN_FM1R_FBM8_Pos                    (8U)                              
  8064. #define CAN_FM1R_FBM8_Msk                    (0x1U << CAN_FM1R_FBM8_Pos)       /*!< 0x00000100 */
  8065. #define CAN_FM1R_FBM8                        CAN_FM1R_FBM8_Msk                 /*!< Filter Init Mode for filter 8 */
  8066. #define CAN_FM1R_FBM9_Pos                    (9U)                              
  8067. #define CAN_FM1R_FBM9_Msk                    (0x1U << CAN_FM1R_FBM9_Pos)       /*!< 0x00000200 */
  8068. #define CAN_FM1R_FBM9                        CAN_FM1R_FBM9_Msk                 /*!< Filter Init Mode for filter 9 */
  8069. #define CAN_FM1R_FBM10_Pos                   (10U)                            
  8070. #define CAN_FM1R_FBM10_Msk                   (0x1U << CAN_FM1R_FBM10_Pos)      /*!< 0x00000400 */
  8071. #define CAN_FM1R_FBM10                       CAN_FM1R_FBM10_Msk                /*!< Filter Init Mode for filter 10 */
  8072. #define CAN_FM1R_FBM11_Pos                   (11U)                            
  8073. #define CAN_FM1R_FBM11_Msk                   (0x1U << CAN_FM1R_FBM11_Pos)      /*!< 0x00000800 */
  8074. #define CAN_FM1R_FBM11                       CAN_FM1R_FBM11_Msk                /*!< Filter Init Mode for filter 11 */
  8075. #define CAN_FM1R_FBM12_Pos                   (12U)                            
  8076. #define CAN_FM1R_FBM12_Msk                   (0x1U << CAN_FM1R_FBM12_Pos)      /*!< 0x00001000 */
  8077. #define CAN_FM1R_FBM12                       CAN_FM1R_FBM12_Msk                /*!< Filter Init Mode for filter 12 */
  8078. #define CAN_FM1R_FBM13_Pos                   (13U)                            
  8079. #define CAN_FM1R_FBM13_Msk                   (0x1U << CAN_FM1R_FBM13_Pos)      /*!< 0x00002000 */
  8080. #define CAN_FM1R_FBM13                       CAN_FM1R_FBM13_Msk                /*!< Filter Init Mode for filter 13 */
  8081.  
  8082. /*******************  Bit definition for CAN_FS1R register  *******************/
  8083. #define CAN_FS1R_FSC_Pos                     (0U)                              
  8084. #define CAN_FS1R_FSC_Msk                     (0x3FFFU << CAN_FS1R_FSC_Pos)     /*!< 0x00003FFF */
  8085. #define CAN_FS1R_FSC                         CAN_FS1R_FSC_Msk                  /*!< Filter Scale Configuration */
  8086. #define CAN_FS1R_FSC0_Pos                    (0U)                              
  8087. #define CAN_FS1R_FSC0_Msk                    (0x1U << CAN_FS1R_FSC0_Pos)       /*!< 0x00000001 */
  8088. #define CAN_FS1R_FSC0                        CAN_FS1R_FSC0_Msk                 /*!< Filter Scale Configuration for filter 0 */
  8089. #define CAN_FS1R_FSC1_Pos                    (1U)                              
  8090. #define CAN_FS1R_FSC1_Msk                    (0x1U << CAN_FS1R_FSC1_Pos)       /*!< 0x00000002 */
  8091. #define CAN_FS1R_FSC1                        CAN_FS1R_FSC1_Msk                 /*!< Filter Scale Configuration for filter 1 */
  8092. #define CAN_FS1R_FSC2_Pos                    (2U)                              
  8093. #define CAN_FS1R_FSC2_Msk                    (0x1U << CAN_FS1R_FSC2_Pos)       /*!< 0x00000004 */
  8094. #define CAN_FS1R_FSC2                        CAN_FS1R_FSC2_Msk                 /*!< Filter Scale Configuration for filter 2 */
  8095. #define CAN_FS1R_FSC3_Pos                    (3U)                              
  8096. #define CAN_FS1R_FSC3_Msk                    (0x1U << CAN_FS1R_FSC3_Pos)       /*!< 0x00000008 */
  8097. #define CAN_FS1R_FSC3                        CAN_FS1R_FSC3_Msk                 /*!< Filter Scale Configuration for filter 3 */
  8098. #define CAN_FS1R_FSC4_Pos                    (4U)                              
  8099. #define CAN_FS1R_FSC4_Msk                    (0x1U << CAN_FS1R_FSC4_Pos)       /*!< 0x00000010 */
  8100. #define CAN_FS1R_FSC4                        CAN_FS1R_FSC4_Msk                 /*!< Filter Scale Configuration for filter 4 */
  8101. #define CAN_FS1R_FSC5_Pos                    (5U)                              
  8102. #define CAN_FS1R_FSC5_Msk                    (0x1U << CAN_FS1R_FSC5_Pos)       /*!< 0x00000020 */
  8103. #define CAN_FS1R_FSC5                        CAN_FS1R_FSC5_Msk                 /*!< Filter Scale Configuration for filter 5 */
  8104. #define CAN_FS1R_FSC6_Pos                    (6U)                              
  8105. #define CAN_FS1R_FSC6_Msk                    (0x1U << CAN_FS1R_FSC6_Pos)       /*!< 0x00000040 */
  8106. #define CAN_FS1R_FSC6                        CAN_FS1R_FSC6_Msk                 /*!< Filter Scale Configuration for filter 6 */
  8107. #define CAN_FS1R_FSC7_Pos                    (7U)                              
  8108. #define CAN_FS1R_FSC7_Msk                    (0x1U << CAN_FS1R_FSC7_Pos)       /*!< 0x00000080 */
  8109. #define CAN_FS1R_FSC7                        CAN_FS1R_FSC7_Msk                 /*!< Filter Scale Configuration for filter 7 */
  8110. #define CAN_FS1R_FSC8_Pos                    (8U)                              
  8111. #define CAN_FS1R_FSC8_Msk                    (0x1U << CAN_FS1R_FSC8_Pos)       /*!< 0x00000100 */
  8112. #define CAN_FS1R_FSC8                        CAN_FS1R_FSC8_Msk                 /*!< Filter Scale Configuration for filter 8 */
  8113. #define CAN_FS1R_FSC9_Pos                    (9U)                              
  8114. #define CAN_FS1R_FSC9_Msk                    (0x1U << CAN_FS1R_FSC9_Pos)       /*!< 0x00000200 */
  8115. #define CAN_FS1R_FSC9                        CAN_FS1R_FSC9_Msk                 /*!< Filter Scale Configuration for filter 9 */
  8116. #define CAN_FS1R_FSC10_Pos                   (10U)                            
  8117. #define CAN_FS1R_FSC10_Msk                   (0x1U << CAN_FS1R_FSC10_Pos)      /*!< 0x00000400 */
  8118. #define CAN_FS1R_FSC10                       CAN_FS1R_FSC10_Msk                /*!< Filter Scale Configuration for filter 10 */
  8119. #define CAN_FS1R_FSC11_Pos                   (11U)                            
  8120. #define CAN_FS1R_FSC11_Msk                   (0x1U << CAN_FS1R_FSC11_Pos)      /*!< 0x00000800 */
  8121. #define CAN_FS1R_FSC11                       CAN_FS1R_FSC11_Msk                /*!< Filter Scale Configuration for filter 11 */
  8122. #define CAN_FS1R_FSC12_Pos                   (12U)                            
  8123. #define CAN_FS1R_FSC12_Msk                   (0x1U << CAN_FS1R_FSC12_Pos)      /*!< 0x00001000 */
  8124. #define CAN_FS1R_FSC12                       CAN_FS1R_FSC12_Msk                /*!< Filter Scale Configuration for filter 12 */
  8125. #define CAN_FS1R_FSC13_Pos                   (13U)                            
  8126. #define CAN_FS1R_FSC13_Msk                   (0x1U << CAN_FS1R_FSC13_Pos)      /*!< 0x00002000 */
  8127. #define CAN_FS1R_FSC13                       CAN_FS1R_FSC13_Msk                /*!< Filter Scale Configuration for filter 13 */
  8128.  
  8129. /******************  Bit definition for CAN_FFA1R register  *******************/
  8130. #define CAN_FFA1R_FFA_Pos                    (0U)                              
  8131. #define CAN_FFA1R_FFA_Msk                    (0x3FFFU << CAN_FFA1R_FFA_Pos)    /*!< 0x00003FFF */
  8132. #define CAN_FFA1R_FFA                        CAN_FFA1R_FFA_Msk                 /*!< Filter FIFO Assignment */
  8133. #define CAN_FFA1R_FFA0_Pos                   (0U)                              
  8134. #define CAN_FFA1R_FFA0_Msk                   (0x1U << CAN_FFA1R_FFA0_Pos)      /*!< 0x00000001 */
  8135. #define CAN_FFA1R_FFA0                       CAN_FFA1R_FFA0_Msk                /*!< Filter FIFO Assignment for filter 0 */
  8136. #define CAN_FFA1R_FFA1_Pos                   (1U)                              
  8137. #define CAN_FFA1R_FFA1_Msk                   (0x1U << CAN_FFA1R_FFA1_Pos)      /*!< 0x00000002 */
  8138. #define CAN_FFA1R_FFA1                       CAN_FFA1R_FFA1_Msk                /*!< Filter FIFO Assignment for filter 1 */
  8139. #define CAN_FFA1R_FFA2_Pos                   (2U)                              
  8140. #define CAN_FFA1R_FFA2_Msk                   (0x1U << CAN_FFA1R_FFA2_Pos)      /*!< 0x00000004 */
  8141. #define CAN_FFA1R_FFA2                       CAN_FFA1R_FFA2_Msk                /*!< Filter FIFO Assignment for filter 2 */
  8142. #define CAN_FFA1R_FFA3_Pos                   (3U)                              
  8143. #define CAN_FFA1R_FFA3_Msk                   (0x1U << CAN_FFA1R_FFA3_Pos)      /*!< 0x00000008 */
  8144. #define CAN_FFA1R_FFA3                       CAN_FFA1R_FFA3_Msk                /*!< Filter FIFO Assignment for filter 3 */
  8145. #define CAN_FFA1R_FFA4_Pos                   (4U)                              
  8146. #define CAN_FFA1R_FFA4_Msk                   (0x1U << CAN_FFA1R_FFA4_Pos)      /*!< 0x00000010 */
  8147. #define CAN_FFA1R_FFA4                       CAN_FFA1R_FFA4_Msk                /*!< Filter FIFO Assignment for filter 4 */
  8148. #define CAN_FFA1R_FFA5_Pos                   (5U)                              
  8149. #define CAN_FFA1R_FFA5_Msk                   (0x1U << CAN_FFA1R_FFA5_Pos)      /*!< 0x00000020 */
  8150. #define CAN_FFA1R_FFA5                       CAN_FFA1R_FFA5_Msk                /*!< Filter FIFO Assignment for filter 5 */
  8151. #define CAN_FFA1R_FFA6_Pos                   (6U)                              
  8152. #define CAN_FFA1R_FFA6_Msk                   (0x1U << CAN_FFA1R_FFA6_Pos)      /*!< 0x00000040 */
  8153. #define CAN_FFA1R_FFA6                       CAN_FFA1R_FFA6_Msk                /*!< Filter FIFO Assignment for filter 6 */
  8154. #define CAN_FFA1R_FFA7_Pos                   (7U)                              
  8155. #define CAN_FFA1R_FFA7_Msk                   (0x1U << CAN_FFA1R_FFA7_Pos)      /*!< 0x00000080 */
  8156. #define CAN_FFA1R_FFA7                       CAN_FFA1R_FFA7_Msk                /*!< Filter FIFO Assignment for filter 7 */
  8157. #define CAN_FFA1R_FFA8_Pos                   (8U)                              
  8158. #define CAN_FFA1R_FFA8_Msk                   (0x1U << CAN_FFA1R_FFA8_Pos)      /*!< 0x00000100 */
  8159. #define CAN_FFA1R_FFA8                       CAN_FFA1R_FFA8_Msk                /*!< Filter FIFO Assignment for filter 8 */
  8160. #define CAN_FFA1R_FFA9_Pos                   (9U)                              
  8161. #define CAN_FFA1R_FFA9_Msk                   (0x1U << CAN_FFA1R_FFA9_Pos)      /*!< 0x00000200 */
  8162. #define CAN_FFA1R_FFA9                       CAN_FFA1R_FFA9_Msk                /*!< Filter FIFO Assignment for filter 9 */
  8163. #define CAN_FFA1R_FFA10_Pos                  (10U)                            
  8164. #define CAN_FFA1R_FFA10_Msk                  (0x1U << CAN_FFA1R_FFA10_Pos)     /*!< 0x00000400 */
  8165. #define CAN_FFA1R_FFA10                      CAN_FFA1R_FFA10_Msk               /*!< Filter FIFO Assignment for filter 10 */
  8166. #define CAN_FFA1R_FFA11_Pos                  (11U)                            
  8167. #define CAN_FFA1R_FFA11_Msk                  (0x1U << CAN_FFA1R_FFA11_Pos)     /*!< 0x00000800 */
  8168. #define CAN_FFA1R_FFA11                      CAN_FFA1R_FFA11_Msk               /*!< Filter FIFO Assignment for filter 11 */
  8169. #define CAN_FFA1R_FFA12_Pos                  (12U)                            
  8170. #define CAN_FFA1R_FFA12_Msk                  (0x1U << CAN_FFA1R_FFA12_Pos)     /*!< 0x00001000 */
  8171. #define CAN_FFA1R_FFA12                      CAN_FFA1R_FFA12_Msk               /*!< Filter FIFO Assignment for filter 12 */
  8172. #define CAN_FFA1R_FFA13_Pos                  (13U)                            
  8173. #define CAN_FFA1R_FFA13_Msk                  (0x1U << CAN_FFA1R_FFA13_Pos)     /*!< 0x00002000 */
  8174. #define CAN_FFA1R_FFA13                      CAN_FFA1R_FFA13_Msk               /*!< Filter FIFO Assignment for filter 13 */
  8175.  
  8176. /*******************  Bit definition for CAN_FA1R register  *******************/
  8177. #define CAN_FA1R_FACT_Pos                    (0U)                              
  8178. #define CAN_FA1R_FACT_Msk                    (0x3FFFU << CAN_FA1R_FACT_Pos)    /*!< 0x00003FFF */
  8179. #define CAN_FA1R_FACT                        CAN_FA1R_FACT_Msk                 /*!< Filter Active */
  8180. #define CAN_FA1R_FACT0_Pos                   (0U)                              
  8181. #define CAN_FA1R_FACT0_Msk                   (0x1U << CAN_FA1R_FACT0_Pos)      /*!< 0x00000001 */
  8182. #define CAN_FA1R_FACT0                       CAN_FA1R_FACT0_Msk                /*!< Filter 0 Active */
  8183. #define CAN_FA1R_FACT1_Pos                   (1U)                              
  8184. #define CAN_FA1R_FACT1_Msk                   (0x1U << CAN_FA1R_FACT1_Pos)      /*!< 0x00000002 */
  8185. #define CAN_FA1R_FACT1                       CAN_FA1R_FACT1_Msk                /*!< Filter 1 Active */
  8186. #define CAN_FA1R_FACT2_Pos                   (2U)                              
  8187. #define CAN_FA1R_FACT2_Msk                   (0x1U << CAN_FA1R_FACT2_Pos)      /*!< 0x00000004 */
  8188. #define CAN_FA1R_FACT2                       CAN_FA1R_FACT2_Msk                /*!< Filter 2 Active */
  8189. #define CAN_FA1R_FACT3_Pos                   (3U)                              
  8190. #define CAN_FA1R_FACT3_Msk                   (0x1U << CAN_FA1R_FACT3_Pos)      /*!< 0x00000008 */
  8191. #define CAN_FA1R_FACT3                       CAN_FA1R_FACT3_Msk                /*!< Filter 3 Active */
  8192. #define CAN_FA1R_FACT4_Pos                   (4U)                              
  8193. #define CAN_FA1R_FACT4_Msk                   (0x1U << CAN_FA1R_FACT4_Pos)      /*!< 0x00000010 */
  8194. #define CAN_FA1R_FACT4                       CAN_FA1R_FACT4_Msk                /*!< Filter 4 Active */
  8195. #define CAN_FA1R_FACT5_Pos                   (5U)                              
  8196. #define CAN_FA1R_FACT5_Msk                   (0x1U << CAN_FA1R_FACT5_Pos)      /*!< 0x00000020 */
  8197. #define CAN_FA1R_FACT5                       CAN_FA1R_FACT5_Msk                /*!< Filter 5 Active */
  8198. #define CAN_FA1R_FACT6_Pos                   (6U)                              
  8199. #define CAN_FA1R_FACT6_Msk                   (0x1U << CAN_FA1R_FACT6_Pos)      /*!< 0x00000040 */
  8200. #define CAN_FA1R_FACT6                       CAN_FA1R_FACT6_Msk                /*!< Filter 6 Active */
  8201. #define CAN_FA1R_FACT7_Pos                   (7U)                              
  8202. #define CAN_FA1R_FACT7_Msk                   (0x1U << CAN_FA1R_FACT7_Pos)      /*!< 0x00000080 */
  8203. #define CAN_FA1R_FACT7                       CAN_FA1R_FACT7_Msk                /*!< Filter 7 Active */
  8204. #define CAN_FA1R_FACT8_Pos                   (8U)                              
  8205. #define CAN_FA1R_FACT8_Msk                   (0x1U << CAN_FA1R_FACT8_Pos)      /*!< 0x00000100 */
  8206. #define CAN_FA1R_FACT8                       CAN_FA1R_FACT8_Msk                /*!< Filter 8 Active */
  8207. #define CAN_FA1R_FACT9_Pos                   (9U)                              
  8208. #define CAN_FA1R_FACT9_Msk                   (0x1U << CAN_FA1R_FACT9_Pos)      /*!< 0x00000200 */
  8209. #define CAN_FA1R_FACT9                       CAN_FA1R_FACT9_Msk                /*!< Filter 9 Active */
  8210. #define CAN_FA1R_FACT10_Pos                  (10U)                            
  8211. #define CAN_FA1R_FACT10_Msk                  (0x1U << CAN_FA1R_FACT10_Pos)     /*!< 0x00000400 */
  8212. #define CAN_FA1R_FACT10                      CAN_FA1R_FACT10_Msk               /*!< Filter 10 Active */
  8213. #define CAN_FA1R_FACT11_Pos                  (11U)                            
  8214. #define CAN_FA1R_FACT11_Msk                  (0x1U << CAN_FA1R_FACT11_Pos)     /*!< 0x00000800 */
  8215. #define CAN_FA1R_FACT11                      CAN_FA1R_FACT11_Msk               /*!< Filter 11 Active */
  8216. #define CAN_FA1R_FACT12_Pos                  (12U)                            
  8217. #define CAN_FA1R_FACT12_Msk                  (0x1U << CAN_FA1R_FACT12_Pos)     /*!< 0x00001000 */
  8218. #define CAN_FA1R_FACT12                      CAN_FA1R_FACT12_Msk               /*!< Filter 12 Active */
  8219. #define CAN_FA1R_FACT13_Pos                  (13U)                            
  8220. #define CAN_FA1R_FACT13_Msk                  (0x1U << CAN_FA1R_FACT13_Pos)     /*!< 0x00002000 */
  8221. #define CAN_FA1R_FACT13                      CAN_FA1R_FACT13_Msk               /*!< Filter 13 Active */
  8222.  
  8223. /*******************  Bit definition for CAN_F0R1 register  *******************/
  8224. #define CAN_F0R1_FB0_Pos                     (0U)                              
  8225. #define CAN_F0R1_FB0_Msk                     (0x1U << CAN_F0R1_FB0_Pos)        /*!< 0x00000001 */
  8226. #define CAN_F0R1_FB0                         CAN_F0R1_FB0_Msk                  /*!< Filter bit 0 */
  8227. #define CAN_F0R1_FB1_Pos                     (1U)                              
  8228. #define CAN_F0R1_FB1_Msk                     (0x1U << CAN_F0R1_FB1_Pos)        /*!< 0x00000002 */
  8229. #define CAN_F0R1_FB1                         CAN_F0R1_FB1_Msk                  /*!< Filter bit 1 */
  8230. #define CAN_F0R1_FB2_Pos                     (2U)                              
  8231. #define CAN_F0R1_FB2_Msk                     (0x1U << CAN_F0R1_FB2_Pos)        /*!< 0x00000004 */
  8232. #define CAN_F0R1_FB2                         CAN_F0R1_FB2_Msk                  /*!< Filter bit 2 */
  8233. #define CAN_F0R1_FB3_Pos                     (3U)                              
  8234. #define CAN_F0R1_FB3_Msk                     (0x1U << CAN_F0R1_FB3_Pos)        /*!< 0x00000008 */
  8235. #define CAN_F0R1_FB3                         CAN_F0R1_FB3_Msk                  /*!< Filter bit 3 */
  8236. #define CAN_F0R1_FB4_Pos                     (4U)                              
  8237. #define CAN_F0R1_FB4_Msk                     (0x1U << CAN_F0R1_FB4_Pos)        /*!< 0x00000010 */
  8238. #define CAN_F0R1_FB4                         CAN_F0R1_FB4_Msk                  /*!< Filter bit 4 */
  8239. #define CAN_F0R1_FB5_Pos                     (5U)                              
  8240. #define CAN_F0R1_FB5_Msk                     (0x1U << CAN_F0R1_FB5_Pos)        /*!< 0x00000020 */
  8241. #define CAN_F0R1_FB5                         CAN_F0R1_FB5_Msk                  /*!< Filter bit 5 */
  8242. #define CAN_F0R1_FB6_Pos                     (6U)                              
  8243. #define CAN_F0R1_FB6_Msk                     (0x1U << CAN_F0R1_FB6_Pos)        /*!< 0x00000040 */
  8244. #define CAN_F0R1_FB6                         CAN_F0R1_FB6_Msk                  /*!< Filter bit 6 */
  8245. #define CAN_F0R1_FB7_Pos                     (7U)                              
  8246. #define CAN_F0R1_FB7_Msk                     (0x1U << CAN_F0R1_FB7_Pos)        /*!< 0x00000080 */
  8247. #define CAN_F0R1_FB7                         CAN_F0R1_FB7_Msk                  /*!< Filter bit 7 */
  8248. #define CAN_F0R1_FB8_Pos                     (8U)                              
  8249. #define CAN_F0R1_FB8_Msk                     (0x1U << CAN_F0R1_FB8_Pos)        /*!< 0x00000100 */
  8250. #define CAN_F0R1_FB8                         CAN_F0R1_FB8_Msk                  /*!< Filter bit 8 */
  8251. #define CAN_F0R1_FB9_Pos                     (9U)                              
  8252. #define CAN_F0R1_FB9_Msk                     (0x1U << CAN_F0R1_FB9_Pos)        /*!< 0x00000200 */
  8253. #define CAN_F0R1_FB9                         CAN_F0R1_FB9_Msk                  /*!< Filter bit 9 */
  8254. #define CAN_F0R1_FB10_Pos                    (10U)                            
  8255. #define CAN_F0R1_FB10_Msk                    (0x1U << CAN_F0R1_FB10_Pos)       /*!< 0x00000400 */
  8256. #define CAN_F0R1_FB10                        CAN_F0R1_FB10_Msk                 /*!< Filter bit 10 */
  8257. #define CAN_F0R1_FB11_Pos                    (11U)                            
  8258. #define CAN_F0R1_FB11_Msk                    (0x1U << CAN_F0R1_FB11_Pos)       /*!< 0x00000800 */
  8259. #define CAN_F0R1_FB11                        CAN_F0R1_FB11_Msk                 /*!< Filter bit 11 */
  8260. #define CAN_F0R1_FB12_Pos                    (12U)                            
  8261. #define CAN_F0R1_FB12_Msk                    (0x1U << CAN_F0R1_FB12_Pos)       /*!< 0x00001000 */
  8262. #define CAN_F0R1_FB12                        CAN_F0R1_FB12_Msk                 /*!< Filter bit 12 */
  8263. #define CAN_F0R1_FB13_Pos                    (13U)                            
  8264. #define CAN_F0R1_FB13_Msk                    (0x1U << CAN_F0R1_FB13_Pos)       /*!< 0x00002000 */
  8265. #define CAN_F0R1_FB13                        CAN_F0R1_FB13_Msk                 /*!< Filter bit 13 */
  8266. #define CAN_F0R1_FB14_Pos                    (14U)                            
  8267. #define CAN_F0R1_FB14_Msk                    (0x1U << CAN_F0R1_FB14_Pos)       /*!< 0x00004000 */
  8268. #define CAN_F0R1_FB14                        CAN_F0R1_FB14_Msk                 /*!< Filter bit 14 */
  8269. #define CAN_F0R1_FB15_Pos                    (15U)                            
  8270. #define CAN_F0R1_FB15_Msk                    (0x1U << CAN_F0R1_FB15_Pos)       /*!< 0x00008000 */
  8271. #define CAN_F0R1_FB15                        CAN_F0R1_FB15_Msk                 /*!< Filter bit 15 */
  8272. #define CAN_F0R1_FB16_Pos                    (16U)                            
  8273. #define CAN_F0R1_FB16_Msk                    (0x1U << CAN_F0R1_FB16_Pos)       /*!< 0x00010000 */
  8274. #define CAN_F0R1_FB16                        CAN_F0R1_FB16_Msk                 /*!< Filter bit 16 */
  8275. #define CAN_F0R1_FB17_Pos                    (17U)                            
  8276. #define CAN_F0R1_FB17_Msk                    (0x1U << CAN_F0R1_FB17_Pos)       /*!< 0x00020000 */
  8277. #define CAN_F0R1_FB17                        CAN_F0R1_FB17_Msk                 /*!< Filter bit 17 */
  8278. #define CAN_F0R1_FB18_Pos                    (18U)                            
  8279. #define CAN_F0R1_FB18_Msk                    (0x1U << CAN_F0R1_FB18_Pos)       /*!< 0x00040000 */
  8280. #define CAN_F0R1_FB18                        CAN_F0R1_FB18_Msk                 /*!< Filter bit 18 */
  8281. #define CAN_F0R1_FB19_Pos                    (19U)                            
  8282. #define CAN_F0R1_FB19_Msk                    (0x1U << CAN_F0R1_FB19_Pos)       /*!< 0x00080000 */
  8283. #define CAN_F0R1_FB19                        CAN_F0R1_FB19_Msk                 /*!< Filter bit 19 */
  8284. #define CAN_F0R1_FB20_Pos                    (20U)                            
  8285. #define CAN_F0R1_FB20_Msk                    (0x1U << CAN_F0R1_FB20_Pos)       /*!< 0x00100000 */
  8286. #define CAN_F0R1_FB20                        CAN_F0R1_FB20_Msk                 /*!< Filter bit 20 */
  8287. #define CAN_F0R1_FB21_Pos                    (21U)                            
  8288. #define CAN_F0R1_FB21_Msk                    (0x1U << CAN_F0R1_FB21_Pos)       /*!< 0x00200000 */
  8289. #define CAN_F0R1_FB21                        CAN_F0R1_FB21_Msk                 /*!< Filter bit 21 */
  8290. #define CAN_F0R1_FB22_Pos                    (22U)                            
  8291. #define CAN_F0R1_FB22_Msk                    (0x1U << CAN_F0R1_FB22_Pos)       /*!< 0x00400000 */
  8292. #define CAN_F0R1_FB22                        CAN_F0R1_FB22_Msk                 /*!< Filter bit 22 */
  8293. #define CAN_F0R1_FB23_Pos                    (23U)                            
  8294. #define CAN_F0R1_FB23_Msk                    (0x1U << CAN_F0R1_FB23_Pos)       /*!< 0x00800000 */
  8295. #define CAN_F0R1_FB23                        CAN_F0R1_FB23_Msk                 /*!< Filter bit 23 */
  8296. #define CAN_F0R1_FB24_Pos                    (24U)                            
  8297. #define CAN_F0R1_FB24_Msk                    (0x1U << CAN_F0R1_FB24_Pos)       /*!< 0x01000000 */
  8298. #define CAN_F0R1_FB24                        CAN_F0R1_FB24_Msk                 /*!< Filter bit 24 */
  8299. #define CAN_F0R1_FB25_Pos                    (25U)                            
  8300. #define CAN_F0R1_FB25_Msk                    (0x1U << CAN_F0R1_FB25_Pos)       /*!< 0x02000000 */
  8301. #define CAN_F0R1_FB25                        CAN_F0R1_FB25_Msk                 /*!< Filter bit 25 */
  8302. #define CAN_F0R1_FB26_Pos                    (26U)                            
  8303. #define CAN_F0R1_FB26_Msk                    (0x1U << CAN_F0R1_FB26_Pos)       /*!< 0x04000000 */
  8304. #define CAN_F0R1_FB26                        CAN_F0R1_FB26_Msk                 /*!< Filter bit 26 */
  8305. #define CAN_F0R1_FB27_Pos                    (27U)                            
  8306. #define CAN_F0R1_FB27_Msk                    (0x1U << CAN_F0R1_FB27_Pos)       /*!< 0x08000000 */
  8307. #define CAN_F0R1_FB27                        CAN_F0R1_FB27_Msk                 /*!< Filter bit 27 */
  8308. #define CAN_F0R1_FB28_Pos                    (28U)                            
  8309. #define CAN_F0R1_FB28_Msk                    (0x1U << CAN_F0R1_FB28_Pos)       /*!< 0x10000000 */
  8310. #define CAN_F0R1_FB28                        CAN_F0R1_FB28_Msk                 /*!< Filter bit 28 */
  8311. #define CAN_F0R1_FB29_Pos                    (29U)                            
  8312. #define CAN_F0R1_FB29_Msk                    (0x1U << CAN_F0R1_FB29_Pos)       /*!< 0x20000000 */
  8313. #define CAN_F0R1_FB29                        CAN_F0R1_FB29_Msk                 /*!< Filter bit 29 */
  8314. #define CAN_F0R1_FB30_Pos                    (30U)                            
  8315. #define CAN_F0R1_FB30_Msk                    (0x1U << CAN_F0R1_FB30_Pos)       /*!< 0x40000000 */
  8316. #define CAN_F0R1_FB30                        CAN_F0R1_FB30_Msk                 /*!< Filter bit 30 */
  8317. #define CAN_F0R1_FB31_Pos                    (31U)                            
  8318. #define CAN_F0R1_FB31_Msk                    (0x1U << CAN_F0R1_FB31_Pos)       /*!< 0x80000000 */
  8319. #define CAN_F0R1_FB31                        CAN_F0R1_FB31_Msk                 /*!< Filter bit 31 */
  8320.  
  8321. /*******************  Bit definition for CAN_F1R1 register  *******************/
  8322. #define CAN_F1R1_FB0_Pos                     (0U)                              
  8323. #define CAN_F1R1_FB0_Msk                     (0x1U << CAN_F1R1_FB0_Pos)        /*!< 0x00000001 */
  8324. #define CAN_F1R1_FB0                         CAN_F1R1_FB0_Msk                  /*!< Filter bit 0 */
  8325. #define CAN_F1R1_FB1_Pos                     (1U)                              
  8326. #define CAN_F1R1_FB1_Msk                     (0x1U << CAN_F1R1_FB1_Pos)        /*!< 0x00000002 */
  8327. #define CAN_F1R1_FB1                         CAN_F1R1_FB1_Msk                  /*!< Filter bit 1 */
  8328. #define CAN_F1R1_FB2_Pos                     (2U)                              
  8329. #define CAN_F1R1_FB2_Msk                     (0x1U << CAN_F1R1_FB2_Pos)        /*!< 0x00000004 */
  8330. #define CAN_F1R1_FB2                         CAN_F1R1_FB2_Msk                  /*!< Filter bit 2 */
  8331. #define CAN_F1R1_FB3_Pos                     (3U)                              
  8332. #define CAN_F1R1_FB3_Msk                     (0x1U << CAN_F1R1_FB3_Pos)        /*!< 0x00000008 */
  8333. #define CAN_F1R1_FB3                         CAN_F1R1_FB3_Msk                  /*!< Filter bit 3 */
  8334. #define CAN_F1R1_FB4_Pos                     (4U)                              
  8335. #define CAN_F1R1_FB4_Msk                     (0x1U << CAN_F1R1_FB4_Pos)        /*!< 0x00000010 */
  8336. #define CAN_F1R1_FB4                         CAN_F1R1_FB4_Msk                  /*!< Filter bit 4 */
  8337. #define CAN_F1R1_FB5_Pos                     (5U)                              
  8338. #define CAN_F1R1_FB5_Msk                     (0x1U << CAN_F1R1_FB5_Pos)        /*!< 0x00000020 */
  8339. #define CAN_F1R1_FB5                         CAN_F1R1_FB5_Msk                  /*!< Filter bit 5 */
  8340. #define CAN_F1R1_FB6_Pos                     (6U)                              
  8341. #define CAN_F1R1_FB6_Msk                     (0x1U << CAN_F1R1_FB6_Pos)        /*!< 0x00000040 */
  8342. #define CAN_F1R1_FB6                         CAN_F1R1_FB6_Msk                  /*!< Filter bit 6 */
  8343. #define CAN_F1R1_FB7_Pos                     (7U)                              
  8344. #define CAN_F1R1_FB7_Msk                     (0x1U << CAN_F1R1_FB7_Pos)        /*!< 0x00000080 */
  8345. #define CAN_F1R1_FB7                         CAN_F1R1_FB7_Msk                  /*!< Filter bit 7 */
  8346. #define CAN_F1R1_FB8_Pos                     (8U)                              
  8347. #define CAN_F1R1_FB8_Msk                     (0x1U << CAN_F1R1_FB8_Pos)        /*!< 0x00000100 */
  8348. #define CAN_F1R1_FB8                         CAN_F1R1_FB8_Msk                  /*!< Filter bit 8 */
  8349. #define CAN_F1R1_FB9_Pos                     (9U)                              
  8350. #define CAN_F1R1_FB9_Msk                     (0x1U << CAN_F1R1_FB9_Pos)        /*!< 0x00000200 */
  8351. #define CAN_F1R1_FB9                         CAN_F1R1_FB9_Msk                  /*!< Filter bit 9 */
  8352. #define CAN_F1R1_FB10_Pos                    (10U)                            
  8353. #define CAN_F1R1_FB10_Msk                    (0x1U << CAN_F1R1_FB10_Pos)       /*!< 0x00000400 */
  8354. #define CAN_F1R1_FB10                        CAN_F1R1_FB10_Msk                 /*!< Filter bit 10 */
  8355. #define CAN_F1R1_FB11_Pos                    (11U)                            
  8356. #define CAN_F1R1_FB11_Msk                    (0x1U << CAN_F1R1_FB11_Pos)       /*!< 0x00000800 */
  8357. #define CAN_F1R1_FB11                        CAN_F1R1_FB11_Msk                 /*!< Filter bit 11 */
  8358. #define CAN_F1R1_FB12_Pos                    (12U)                            
  8359. #define CAN_F1R1_FB12_Msk                    (0x1U << CAN_F1R1_FB12_Pos)       /*!< 0x00001000 */
  8360. #define CAN_F1R1_FB12                        CAN_F1R1_FB12_Msk                 /*!< Filter bit 12 */
  8361. #define CAN_F1R1_FB13_Pos                    (13U)                            
  8362. #define CAN_F1R1_FB13_Msk                    (0x1U << CAN_F1R1_FB13_Pos)       /*!< 0x00002000 */
  8363. #define CAN_F1R1_FB13                        CAN_F1R1_FB13_Msk                 /*!< Filter bit 13 */
  8364. #define CAN_F1R1_FB14_Pos                    (14U)                            
  8365. #define CAN_F1R1_FB14_Msk                    (0x1U << CAN_F1R1_FB14_Pos)       /*!< 0x00004000 */
  8366. #define CAN_F1R1_FB14                        CAN_F1R1_FB14_Msk                 /*!< Filter bit 14 */
  8367. #define CAN_F1R1_FB15_Pos                    (15U)                            
  8368. #define CAN_F1R1_FB15_Msk                    (0x1U << CAN_F1R1_FB15_Pos)       /*!< 0x00008000 */
  8369. #define CAN_F1R1_FB15                        CAN_F1R1_FB15_Msk                 /*!< Filter bit 15 */
  8370. #define CAN_F1R1_FB16_Pos                    (16U)                            
  8371. #define CAN_F1R1_FB16_Msk                    (0x1U << CAN_F1R1_FB16_Pos)       /*!< 0x00010000 */
  8372. #define CAN_F1R1_FB16                        CAN_F1R1_FB16_Msk                 /*!< Filter bit 16 */
  8373. #define CAN_F1R1_FB17_Pos                    (17U)                            
  8374. #define CAN_F1R1_FB17_Msk                    (0x1U << CAN_F1R1_FB17_Pos)       /*!< 0x00020000 */
  8375. #define CAN_F1R1_FB17                        CAN_F1R1_FB17_Msk                 /*!< Filter bit 17 */
  8376. #define CAN_F1R1_FB18_Pos                    (18U)                            
  8377. #define CAN_F1R1_FB18_Msk                    (0x1U << CAN_F1R1_FB18_Pos)       /*!< 0x00040000 */
  8378. #define CAN_F1R1_FB18                        CAN_F1R1_FB18_Msk                 /*!< Filter bit 18 */
  8379. #define CAN_F1R1_FB19_Pos                    (19U)                            
  8380. #define CAN_F1R1_FB19_Msk                    (0x1U << CAN_F1R1_FB19_Pos)       /*!< 0x00080000 */
  8381. #define CAN_F1R1_FB19                        CAN_F1R1_FB19_Msk                 /*!< Filter bit 19 */
  8382. #define CAN_F1R1_FB20_Pos                    (20U)                            
  8383. #define CAN_F1R1_FB20_Msk                    (0x1U << CAN_F1R1_FB20_Pos)       /*!< 0x00100000 */
  8384. #define CAN_F1R1_FB20                        CAN_F1R1_FB20_Msk                 /*!< Filter bit 20 */
  8385. #define CAN_F1R1_FB21_Pos                    (21U)                            
  8386. #define CAN_F1R1_FB21_Msk                    (0x1U << CAN_F1R1_FB21_Pos)       /*!< 0x00200000 */
  8387. #define CAN_F1R1_FB21                        CAN_F1R1_FB21_Msk                 /*!< Filter bit 21 */
  8388. #define CAN_F1R1_FB22_Pos                    (22U)                            
  8389. #define CAN_F1R1_FB22_Msk                    (0x1U << CAN_F1R1_FB22_Pos)       /*!< 0x00400000 */
  8390. #define CAN_F1R1_FB22                        CAN_F1R1_FB22_Msk                 /*!< Filter bit 22 */
  8391. #define CAN_F1R1_FB23_Pos                    (23U)                            
  8392. #define CAN_F1R1_FB23_Msk                    (0x1U << CAN_F1R1_FB23_Pos)       /*!< 0x00800000 */
  8393. #define CAN_F1R1_FB23                        CAN_F1R1_FB23_Msk                 /*!< Filter bit 23 */
  8394. #define CAN_F1R1_FB24_Pos                    (24U)                            
  8395. #define CAN_F1R1_FB24_Msk                    (0x1U << CAN_F1R1_FB24_Pos)       /*!< 0x01000000 */
  8396. #define CAN_F1R1_FB24                        CAN_F1R1_FB24_Msk                 /*!< Filter bit 24 */
  8397. #define CAN_F1R1_FB25_Pos                    (25U)                            
  8398. #define CAN_F1R1_FB25_Msk                    (0x1U << CAN_F1R1_FB25_Pos)       /*!< 0x02000000 */
  8399. #define CAN_F1R1_FB25                        CAN_F1R1_FB25_Msk                 /*!< Filter bit 25 */
  8400. #define CAN_F1R1_FB26_Pos                    (26U)                            
  8401. #define CAN_F1R1_FB26_Msk                    (0x1U << CAN_F1R1_FB26_Pos)       /*!< 0x04000000 */
  8402. #define CAN_F1R1_FB26                        CAN_F1R1_FB26_Msk                 /*!< Filter bit 26 */
  8403. #define CAN_F1R1_FB27_Pos                    (27U)                            
  8404. #define CAN_F1R1_FB27_Msk                    (0x1U << CAN_F1R1_FB27_Pos)       /*!< 0x08000000 */
  8405. #define CAN_F1R1_FB27                        CAN_F1R1_FB27_Msk                 /*!< Filter bit 27 */
  8406. #define CAN_F1R1_FB28_Pos                    (28U)                            
  8407. #define CAN_F1R1_FB28_Msk                    (0x1U << CAN_F1R1_FB28_Pos)       /*!< 0x10000000 */
  8408. #define CAN_F1R1_FB28                        CAN_F1R1_FB28_Msk                 /*!< Filter bit 28 */
  8409. #define CAN_F1R1_FB29_Pos                    (29U)                            
  8410. #define CAN_F1R1_FB29_Msk                    (0x1U << CAN_F1R1_FB29_Pos)       /*!< 0x20000000 */
  8411. #define CAN_F1R1_FB29                        CAN_F1R1_FB29_Msk                 /*!< Filter bit 29 */
  8412. #define CAN_F1R1_FB30_Pos                    (30U)                            
  8413. #define CAN_F1R1_FB30_Msk                    (0x1U << CAN_F1R1_FB30_Pos)       /*!< 0x40000000 */
  8414. #define CAN_F1R1_FB30                        CAN_F1R1_FB30_Msk                 /*!< Filter bit 30 */
  8415. #define CAN_F1R1_FB31_Pos                    (31U)                            
  8416. #define CAN_F1R1_FB31_Msk                    (0x1U << CAN_F1R1_FB31_Pos)       /*!< 0x80000000 */
  8417. #define CAN_F1R1_FB31                        CAN_F1R1_FB31_Msk                 /*!< Filter bit 31 */
  8418.  
  8419. /*******************  Bit definition for CAN_F2R1 register  *******************/
  8420. #define CAN_F2R1_FB0_Pos                     (0U)                              
  8421. #define CAN_F2R1_FB0_Msk                     (0x1U << CAN_F2R1_FB0_Pos)        /*!< 0x00000001 */
  8422. #define CAN_F2R1_FB0                         CAN_F2R1_FB0_Msk                  /*!< Filter bit 0 */
  8423. #define CAN_F2R1_FB1_Pos                     (1U)                              
  8424. #define CAN_F2R1_FB1_Msk                     (0x1U << CAN_F2R1_FB1_Pos)        /*!< 0x00000002 */
  8425. #define CAN_F2R1_FB1                         CAN_F2R1_FB1_Msk                  /*!< Filter bit 1 */
  8426. #define CAN_F2R1_FB2_Pos                     (2U)                              
  8427. #define CAN_F2R1_FB2_Msk                     (0x1U << CAN_F2R1_FB2_Pos)        /*!< 0x00000004 */
  8428. #define CAN_F2R1_FB2                         CAN_F2R1_FB2_Msk                  /*!< Filter bit 2 */
  8429. #define CAN_F2R1_FB3_Pos                     (3U)                              
  8430. #define CAN_F2R1_FB3_Msk                     (0x1U << CAN_F2R1_FB3_Pos)        /*!< 0x00000008 */
  8431. #define CAN_F2R1_FB3                         CAN_F2R1_FB3_Msk                  /*!< Filter bit 3 */
  8432. #define CAN_F2R1_FB4_Pos                     (4U)                              
  8433. #define CAN_F2R1_FB4_Msk                     (0x1U << CAN_F2R1_FB4_Pos)        /*!< 0x00000010 */
  8434. #define CAN_F2R1_FB4                         CAN_F2R1_FB4_Msk                  /*!< Filter bit 4 */
  8435. #define CAN_F2R1_FB5_Pos                     (5U)                              
  8436. #define CAN_F2R1_FB5_Msk                     (0x1U << CAN_F2R1_FB5_Pos)        /*!< 0x00000020 */
  8437. #define CAN_F2R1_FB5                         CAN_F2R1_FB5_Msk                  /*!< Filter bit 5 */
  8438. #define CAN_F2R1_FB6_Pos                     (6U)                              
  8439. #define CAN_F2R1_FB6_Msk                     (0x1U << CAN_F2R1_FB6_Pos)        /*!< 0x00000040 */
  8440. #define CAN_F2R1_FB6                         CAN_F2R1_FB6_Msk                  /*!< Filter bit 6 */
  8441. #define CAN_F2R1_FB7_Pos                     (7U)                              
  8442. #define CAN_F2R1_FB7_Msk                     (0x1U << CAN_F2R1_FB7_Pos)        /*!< 0x00000080 */
  8443. #define CAN_F2R1_FB7                         CAN_F2R1_FB7_Msk                  /*!< Filter bit 7 */
  8444. #define CAN_F2R1_FB8_Pos                     (8U)                              
  8445. #define CAN_F2R1_FB8_Msk                     (0x1U << CAN_F2R1_FB8_Pos)        /*!< 0x00000100 */
  8446. #define CAN_F2R1_FB8                         CAN_F2R1_FB8_Msk                  /*!< Filter bit 8 */
  8447. #define CAN_F2R1_FB9_Pos                     (9U)                              
  8448. #define CAN_F2R1_FB9_Msk                     (0x1U << CAN_F2R1_FB9_Pos)        /*!< 0x00000200 */
  8449. #define CAN_F2R1_FB9                         CAN_F2R1_FB9_Msk                  /*!< Filter bit 9 */
  8450. #define CAN_F2R1_FB10_Pos                    (10U)                            
  8451. #define CAN_F2R1_FB10_Msk                    (0x1U << CAN_F2R1_FB10_Pos)       /*!< 0x00000400 */
  8452. #define CAN_F2R1_FB10                        CAN_F2R1_FB10_Msk                 /*!< Filter bit 10 */
  8453. #define CAN_F2R1_FB11_Pos                    (11U)                            
  8454. #define CAN_F2R1_FB11_Msk                    (0x1U << CAN_F2R1_FB11_Pos)       /*!< 0x00000800 */
  8455. #define CAN_F2R1_FB11                        CAN_F2R1_FB11_Msk                 /*!< Filter bit 11 */
  8456. #define CAN_F2R1_FB12_Pos                    (12U)                            
  8457. #define CAN_F2R1_FB12_Msk                    (0x1U << CAN_F2R1_FB12_Pos)       /*!< 0x00001000 */
  8458. #define CAN_F2R1_FB12                        CAN_F2R1_FB12_Msk                 /*!< Filter bit 12 */
  8459. #define CAN_F2R1_FB13_Pos                    (13U)                            
  8460. #define CAN_F2R1_FB13_Msk                    (0x1U << CAN_F2R1_FB13_Pos)       /*!< 0x00002000 */
  8461. #define CAN_F2R1_FB13                        CAN_F2R1_FB13_Msk                 /*!< Filter bit 13 */
  8462. #define CAN_F2R1_FB14_Pos                    (14U)                            
  8463. #define CAN_F2R1_FB14_Msk                    (0x1U << CAN_F2R1_FB14_Pos)       /*!< 0x00004000 */
  8464. #define CAN_F2R1_FB14                        CAN_F2R1_FB14_Msk                 /*!< Filter bit 14 */
  8465. #define CAN_F2R1_FB15_Pos                    (15U)                            
  8466. #define CAN_F2R1_FB15_Msk                    (0x1U << CAN_F2R1_FB15_Pos)       /*!< 0x00008000 */
  8467. #define CAN_F2R1_FB15                        CAN_F2R1_FB15_Msk                 /*!< Filter bit 15 */
  8468. #define CAN_F2R1_FB16_Pos                    (16U)                            
  8469. #define CAN_F2R1_FB16_Msk                    (0x1U << CAN_F2R1_FB16_Pos)       /*!< 0x00010000 */
  8470. #define CAN_F2R1_FB16                        CAN_F2R1_FB16_Msk                 /*!< Filter bit 16 */
  8471. #define CAN_F2R1_FB17_Pos                    (17U)                            
  8472. #define CAN_F2R1_FB17_Msk                    (0x1U << CAN_F2R1_FB17_Pos)       /*!< 0x00020000 */
  8473. #define CAN_F2R1_FB17                        CAN_F2R1_FB17_Msk                 /*!< Filter bit 17 */
  8474. #define CAN_F2R1_FB18_Pos                    (18U)                            
  8475. #define CAN_F2R1_FB18_Msk                    (0x1U << CAN_F2R1_FB18_Pos)       /*!< 0x00040000 */
  8476. #define CAN_F2R1_FB18                        CAN_F2R1_FB18_Msk                 /*!< Filter bit 18 */
  8477. #define CAN_F2R1_FB19_Pos                    (19U)                            
  8478. #define CAN_F2R1_FB19_Msk                    (0x1U << CAN_F2R1_FB19_Pos)       /*!< 0x00080000 */
  8479. #define CAN_F2R1_FB19                        CAN_F2R1_FB19_Msk                 /*!< Filter bit 19 */
  8480. #define CAN_F2R1_FB20_Pos                    (20U)                            
  8481. #define CAN_F2R1_FB20_Msk                    (0x1U << CAN_F2R1_FB20_Pos)       /*!< 0x00100000 */
  8482. #define CAN_F2R1_FB20                        CAN_F2R1_FB20_Msk                 /*!< Filter bit 20 */
  8483. #define CAN_F2R1_FB21_Pos                    (21U)                            
  8484. #define CAN_F2R1_FB21_Msk                    (0x1U << CAN_F2R1_FB21_Pos)       /*!< 0x00200000 */
  8485. #define CAN_F2R1_FB21                        CAN_F2R1_FB21_Msk                 /*!< Filter bit 21 */
  8486. #define CAN_F2R1_FB22_Pos                    (22U)                            
  8487. #define CAN_F2R1_FB22_Msk                    (0x1U << CAN_F2R1_FB22_Pos)       /*!< 0x00400000 */
  8488. #define CAN_F2R1_FB22                        CAN_F2R1_FB22_Msk                 /*!< Filter bit 22 */
  8489. #define CAN_F2R1_FB23_Pos                    (23U)                            
  8490. #define CAN_F2R1_FB23_Msk                    (0x1U << CAN_F2R1_FB23_Pos)       /*!< 0x00800000 */
  8491. #define CAN_F2R1_FB23                        CAN_F2R1_FB23_Msk                 /*!< Filter bit 23 */
  8492. #define CAN_F2R1_FB24_Pos                    (24U)                            
  8493. #define CAN_F2R1_FB24_Msk                    (0x1U << CAN_F2R1_FB24_Pos)       /*!< 0x01000000 */
  8494. #define CAN_F2R1_FB24                        CAN_F2R1_FB24_Msk                 /*!< Filter bit 24 */
  8495. #define CAN_F2R1_FB25_Pos                    (25U)                            
  8496. #define CAN_F2R1_FB25_Msk                    (0x1U << CAN_F2R1_FB25_Pos)       /*!< 0x02000000 */
  8497. #define CAN_F2R1_FB25                        CAN_F2R1_FB25_Msk                 /*!< Filter bit 25 */
  8498. #define CAN_F2R1_FB26_Pos                    (26U)                            
  8499. #define CAN_F2R1_FB26_Msk                    (0x1U << CAN_F2R1_FB26_Pos)       /*!< 0x04000000 */
  8500. #define CAN_F2R1_FB26                        CAN_F2R1_FB26_Msk                 /*!< Filter bit 26 */
  8501. #define CAN_F2R1_FB27_Pos                    (27U)                            
  8502. #define CAN_F2R1_FB27_Msk                    (0x1U << CAN_F2R1_FB27_Pos)       /*!< 0x08000000 */
  8503. #define CAN_F2R1_FB27                        CAN_F2R1_FB27_Msk                 /*!< Filter bit 27 */
  8504. #define CAN_F2R1_FB28_Pos                    (28U)                            
  8505. #define CAN_F2R1_FB28_Msk                    (0x1U << CAN_F2R1_FB28_Pos)       /*!< 0x10000000 */
  8506. #define CAN_F2R1_FB28                        CAN_F2R1_FB28_Msk                 /*!< Filter bit 28 */
  8507. #define CAN_F2R1_FB29_Pos                    (29U)                            
  8508. #define CAN_F2R1_FB29_Msk                    (0x1U << CAN_F2R1_FB29_Pos)       /*!< 0x20000000 */
  8509. #define CAN_F2R1_FB29                        CAN_F2R1_FB29_Msk                 /*!< Filter bit 29 */
  8510. #define CAN_F2R1_FB30_Pos                    (30U)                            
  8511. #define CAN_F2R1_FB30_Msk                    (0x1U << CAN_F2R1_FB30_Pos)       /*!< 0x40000000 */
  8512. #define CAN_F2R1_FB30                        CAN_F2R1_FB30_Msk                 /*!< Filter bit 30 */
  8513. #define CAN_F2R1_FB31_Pos                    (31U)                            
  8514. #define CAN_F2R1_FB31_Msk                    (0x1U << CAN_F2R1_FB31_Pos)       /*!< 0x80000000 */
  8515. #define CAN_F2R1_FB31                        CAN_F2R1_FB31_Msk                 /*!< Filter bit 31 */
  8516.  
  8517. /*******************  Bit definition for CAN_F3R1 register  *******************/
  8518. #define CAN_F3R1_FB0_Pos                     (0U)                              
  8519. #define CAN_F3R1_FB0_Msk                     (0x1U << CAN_F3R1_FB0_Pos)        /*!< 0x00000001 */
  8520. #define CAN_F3R1_FB0                         CAN_F3R1_FB0_Msk                  /*!< Filter bit 0 */
  8521. #define CAN_F3R1_FB1_Pos                     (1U)                              
  8522. #define CAN_F3R1_FB1_Msk                     (0x1U << CAN_F3R1_FB1_Pos)        /*!< 0x00000002 */
  8523. #define CAN_F3R1_FB1                         CAN_F3R1_FB1_Msk                  /*!< Filter bit 1 */
  8524. #define CAN_F3R1_FB2_Pos                     (2U)                              
  8525. #define CAN_F3R1_FB2_Msk                     (0x1U << CAN_F3R1_FB2_Pos)        /*!< 0x00000004 */
  8526. #define CAN_F3R1_FB2                         CAN_F3R1_FB2_Msk                  /*!< Filter bit 2 */
  8527. #define CAN_F3R1_FB3_Pos                     (3U)                              
  8528. #define CAN_F3R1_FB3_Msk                     (0x1U << CAN_F3R1_FB3_Pos)        /*!< 0x00000008 */
  8529. #define CAN_F3R1_FB3                         CAN_F3R1_FB3_Msk                  /*!< Filter bit 3 */
  8530. #define CAN_F3R1_FB4_Pos                     (4U)                              
  8531. #define CAN_F3R1_FB4_Msk                     (0x1U << CAN_F3R1_FB4_Pos)        /*!< 0x00000010 */
  8532. #define CAN_F3R1_FB4                         CAN_F3R1_FB4_Msk                  /*!< Filter bit 4 */
  8533. #define CAN_F3R1_FB5_Pos                     (5U)                              
  8534. #define CAN_F3R1_FB5_Msk                     (0x1U << CAN_F3R1_FB5_Pos)        /*!< 0x00000020 */
  8535. #define CAN_F3R1_FB5                         CAN_F3R1_FB5_Msk                  /*!< Filter bit 5 */
  8536. #define CAN_F3R1_FB6_Pos                     (6U)                              
  8537. #define CAN_F3R1_FB6_Msk                     (0x1U << CAN_F3R1_FB6_Pos)        /*!< 0x00000040 */
  8538. #define CAN_F3R1_FB6                         CAN_F3R1_FB6_Msk                  /*!< Filter bit 6 */
  8539. #define CAN_F3R1_FB7_Pos                     (7U)                              
  8540. #define CAN_F3R1_FB7_Msk                     (0x1U << CAN_F3R1_FB7_Pos)        /*!< 0x00000080 */
  8541. #define CAN_F3R1_FB7                         CAN_F3R1_FB7_Msk                  /*!< Filter bit 7 */
  8542. #define CAN_F3R1_FB8_Pos                     (8U)                              
  8543. #define CAN_F3R1_FB8_Msk                     (0x1U << CAN_F3R1_FB8_Pos)        /*!< 0x00000100 */
  8544. #define CAN_F3R1_FB8                         CAN_F3R1_FB8_Msk                  /*!< Filter bit 8 */
  8545. #define CAN_F3R1_FB9_Pos                     (9U)                              
  8546. #define CAN_F3R1_FB9_Msk                     (0x1U << CAN_F3R1_FB9_Pos)        /*!< 0x00000200 */
  8547. #define CAN_F3R1_FB9                         CAN_F3R1_FB9_Msk                  /*!< Filter bit 9 */
  8548. #define CAN_F3R1_FB10_Pos                    (10U)                            
  8549. #define CAN_F3R1_FB10_Msk                    (0x1U << CAN_F3R1_FB10_Pos)       /*!< 0x00000400 */
  8550. #define CAN_F3R1_FB10                        CAN_F3R1_FB10_Msk                 /*!< Filter bit 10 */
  8551. #define CAN_F3R1_FB11_Pos                    (11U)                            
  8552. #define CAN_F3R1_FB11_Msk                    (0x1U << CAN_F3R1_FB11_Pos)       /*!< 0x00000800 */
  8553. #define CAN_F3R1_FB11                        CAN_F3R1_FB11_Msk                 /*!< Filter bit 11 */
  8554. #define CAN_F3R1_FB12_Pos                    (12U)                            
  8555. #define CAN_F3R1_FB12_Msk                    (0x1U << CAN_F3R1_FB12_Pos)       /*!< 0x00001000 */
  8556. #define CAN_F3R1_FB12                        CAN_F3R1_FB12_Msk                 /*!< Filter bit 12 */
  8557. #define CAN_F3R1_FB13_Pos                    (13U)                            
  8558. #define CAN_F3R1_FB13_Msk                    (0x1U << CAN_F3R1_FB13_Pos)       /*!< 0x00002000 */
  8559. #define CAN_F3R1_FB13                        CAN_F3R1_FB13_Msk                 /*!< Filter bit 13 */
  8560. #define CAN_F3R1_FB14_Pos                    (14U)                            
  8561. #define CAN_F3R1_FB14_Msk                    (0x1U << CAN_F3R1_FB14_Pos)       /*!< 0x00004000 */
  8562. #define CAN_F3R1_FB14                        CAN_F3R1_FB14_Msk                 /*!< Filter bit 14 */
  8563. #define CAN_F3R1_FB15_Pos                    (15U)                            
  8564. #define CAN_F3R1_FB15_Msk                    (0x1U << CAN_F3R1_FB15_Pos)       /*!< 0x00008000 */
  8565. #define CAN_F3R1_FB15                        CAN_F3R1_FB15_Msk                 /*!< Filter bit 15 */
  8566. #define CAN_F3R1_FB16_Pos                    (16U)                            
  8567. #define CAN_F3R1_FB16_Msk                    (0x1U << CAN_F3R1_FB16_Pos)       /*!< 0x00010000 */
  8568. #define CAN_F3R1_FB16                        CAN_F3R1_FB16_Msk                 /*!< Filter bit 16 */
  8569. #define CAN_F3R1_FB17_Pos                    (17U)                            
  8570. #define CAN_F3R1_FB17_Msk                    (0x1U << CAN_F3R1_FB17_Pos)       /*!< 0x00020000 */
  8571. #define CAN_F3R1_FB17                        CAN_F3R1_FB17_Msk                 /*!< Filter bit 17 */
  8572. #define CAN_F3R1_FB18_Pos                    (18U)                            
  8573. #define CAN_F3R1_FB18_Msk                    (0x1U << CAN_F3R1_FB18_Pos)       /*!< 0x00040000 */
  8574. #define CAN_F3R1_FB18                        CAN_F3R1_FB18_Msk                 /*!< Filter bit 18 */
  8575. #define CAN_F3R1_FB19_Pos                    (19U)                            
  8576. #define CAN_F3R1_FB19_Msk                    (0x1U << CAN_F3R1_FB19_Pos)       /*!< 0x00080000 */
  8577. #define CAN_F3R1_FB19                        CAN_F3R1_FB19_Msk                 /*!< Filter bit 19 */
  8578. #define CAN_F3R1_FB20_Pos                    (20U)                            
  8579. #define CAN_F3R1_FB20_Msk                    (0x1U << CAN_F3R1_FB20_Pos)       /*!< 0x00100000 */
  8580. #define CAN_F3R1_FB20                        CAN_F3R1_FB20_Msk                 /*!< Filter bit 20 */
  8581. #define CAN_F3R1_FB21_Pos                    (21U)                            
  8582. #define CAN_F3R1_FB21_Msk                    (0x1U << CAN_F3R1_FB21_Pos)       /*!< 0x00200000 */
  8583. #define CAN_F3R1_FB21                        CAN_F3R1_FB21_Msk                 /*!< Filter bit 21 */
  8584. #define CAN_F3R1_FB22_Pos                    (22U)                            
  8585. #define CAN_F3R1_FB22_Msk                    (0x1U << CAN_F3R1_FB22_Pos)       /*!< 0x00400000 */
  8586. #define CAN_F3R1_FB22                        CAN_F3R1_FB22_Msk                 /*!< Filter bit 22 */
  8587. #define CAN_F3R1_FB23_Pos                    (23U)                            
  8588. #define CAN_F3R1_FB23_Msk                    (0x1U << CAN_F3R1_FB23_Pos)       /*!< 0x00800000 */
  8589. #define CAN_F3R1_FB23                        CAN_F3R1_FB23_Msk                 /*!< Filter bit 23 */
  8590. #define CAN_F3R1_FB24_Pos                    (24U)                            
  8591. #define CAN_F3R1_FB24_Msk                    (0x1U << CAN_F3R1_FB24_Pos)       /*!< 0x01000000 */
  8592. #define CAN_F3R1_FB24                        CAN_F3R1_FB24_Msk                 /*!< Filter bit 24 */
  8593. #define CAN_F3R1_FB25_Pos                    (25U)                            
  8594. #define CAN_F3R1_FB25_Msk                    (0x1U << CAN_F3R1_FB25_Pos)       /*!< 0x02000000 */
  8595. #define CAN_F3R1_FB25                        CAN_F3R1_FB25_Msk                 /*!< Filter bit 25 */
  8596. #define CAN_F3R1_FB26_Pos                    (26U)                            
  8597. #define CAN_F3R1_FB26_Msk                    (0x1U << CAN_F3R1_FB26_Pos)       /*!< 0x04000000 */
  8598. #define CAN_F3R1_FB26                        CAN_F3R1_FB26_Msk                 /*!< Filter bit 26 */
  8599. #define CAN_F3R1_FB27_Pos                    (27U)                            
  8600. #define CAN_F3R1_FB27_Msk                    (0x1U << CAN_F3R1_FB27_Pos)       /*!< 0x08000000 */
  8601. #define CAN_F3R1_FB27                        CAN_F3R1_FB27_Msk                 /*!< Filter bit 27 */
  8602. #define CAN_F3R1_FB28_Pos                    (28U)                            
  8603. #define CAN_F3R1_FB28_Msk                    (0x1U << CAN_F3R1_FB28_Pos)       /*!< 0x10000000 */
  8604. #define CAN_F3R1_FB28                        CAN_F3R1_FB28_Msk                 /*!< Filter bit 28 */
  8605. #define CAN_F3R1_FB29_Pos                    (29U)                            
  8606. #define CAN_F3R1_FB29_Msk                    (0x1U << CAN_F3R1_FB29_Pos)       /*!< 0x20000000 */
  8607. #define CAN_F3R1_FB29                        CAN_F3R1_FB29_Msk                 /*!< Filter bit 29 */
  8608. #define CAN_F3R1_FB30_Pos                    (30U)                            
  8609. #define CAN_F3R1_FB30_Msk                    (0x1U << CAN_F3R1_FB30_Pos)       /*!< 0x40000000 */
  8610. #define CAN_F3R1_FB30                        CAN_F3R1_FB30_Msk                 /*!< Filter bit 30 */
  8611. #define CAN_F3R1_FB31_Pos                    (31U)                            
  8612. #define CAN_F3R1_FB31_Msk                    (0x1U << CAN_F3R1_FB31_Pos)       /*!< 0x80000000 */
  8613. #define CAN_F3R1_FB31                        CAN_F3R1_FB31_Msk                 /*!< Filter bit 31 */
  8614.  
  8615. /*******************  Bit definition for CAN_F4R1 register  *******************/
  8616. #define CAN_F4R1_FB0_Pos                     (0U)                              
  8617. #define CAN_F4R1_FB0_Msk                     (0x1U << CAN_F4R1_FB0_Pos)        /*!< 0x00000001 */
  8618. #define CAN_F4R1_FB0                         CAN_F4R1_FB0_Msk                  /*!< Filter bit 0 */
  8619. #define CAN_F4R1_FB1_Pos                     (1U)                              
  8620. #define CAN_F4R1_FB1_Msk                     (0x1U << CAN_F4R1_FB1_Pos)        /*!< 0x00000002 */
  8621. #define CAN_F4R1_FB1                         CAN_F4R1_FB1_Msk                  /*!< Filter bit 1 */
  8622. #define CAN_F4R1_FB2_Pos                     (2U)                              
  8623. #define CAN_F4R1_FB2_Msk                     (0x1U << CAN_F4R1_FB2_Pos)        /*!< 0x00000004 */
  8624. #define CAN_F4R1_FB2                         CAN_F4R1_FB2_Msk                  /*!< Filter bit 2 */
  8625. #define CAN_F4R1_FB3_Pos                     (3U)                              
  8626. #define CAN_F4R1_FB3_Msk                     (0x1U << CAN_F4R1_FB3_Pos)        /*!< 0x00000008 */
  8627. #define CAN_F4R1_FB3                         CAN_F4R1_FB3_Msk                  /*!< Filter bit 3 */
  8628. #define CAN_F4R1_FB4_Pos                     (4U)                              
  8629. #define CAN_F4R1_FB4_Msk                     (0x1U << CAN_F4R1_FB4_Pos)        /*!< 0x00000010 */
  8630. #define CAN_F4R1_FB4                         CAN_F4R1_FB4_Msk                  /*!< Filter bit 4 */
  8631. #define CAN_F4R1_FB5_Pos                     (5U)                              
  8632. #define CAN_F4R1_FB5_Msk                     (0x1U << CAN_F4R1_FB5_Pos)        /*!< 0x00000020 */
  8633. #define CAN_F4R1_FB5                         CAN_F4R1_FB5_Msk                  /*!< Filter bit 5 */
  8634. #define CAN_F4R1_FB6_Pos                     (6U)                              
  8635. #define CAN_F4R1_FB6_Msk                     (0x1U << CAN_F4R1_FB6_Pos)        /*!< 0x00000040 */
  8636. #define CAN_F4R1_FB6                         CAN_F4R1_FB6_Msk                  /*!< Filter bit 6 */
  8637. #define CAN_F4R1_FB7_Pos                     (7U)                              
  8638. #define CAN_F4R1_FB7_Msk                     (0x1U << CAN_F4R1_FB7_Pos)        /*!< 0x00000080 */
  8639. #define CAN_F4R1_FB7                         CAN_F4R1_FB7_Msk                  /*!< Filter bit 7 */
  8640. #define CAN_F4R1_FB8_Pos                     (8U)                              
  8641. #define CAN_F4R1_FB8_Msk                     (0x1U << CAN_F4R1_FB8_Pos)        /*!< 0x00000100 */
  8642. #define CAN_F4R1_FB8                         CAN_F4R1_FB8_Msk                  /*!< Filter bit 8 */
  8643. #define CAN_F4R1_FB9_Pos                     (9U)                              
  8644. #define CAN_F4R1_FB9_Msk                     (0x1U << CAN_F4R1_FB9_Pos)        /*!< 0x00000200 */
  8645. #define CAN_F4R1_FB9                         CAN_F4R1_FB9_Msk                  /*!< Filter bit 9 */
  8646. #define CAN_F4R1_FB10_Pos                    (10U)                            
  8647. #define CAN_F4R1_FB10_Msk                    (0x1U << CAN_F4R1_FB10_Pos)       /*!< 0x00000400 */
  8648. #define CAN_F4R1_FB10                        CAN_F4R1_FB10_Msk                 /*!< Filter bit 10 */
  8649. #define CAN_F4R1_FB11_Pos                    (11U)                            
  8650. #define CAN_F4R1_FB11_Msk                    (0x1U << CAN_F4R1_FB11_Pos)       /*!< 0x00000800 */
  8651. #define CAN_F4R1_FB11                        CAN_F4R1_FB11_Msk                 /*!< Filter bit 11 */
  8652. #define CAN_F4R1_FB12_Pos                    (12U)                            
  8653. #define CAN_F4R1_FB12_Msk                    (0x1U << CAN_F4R1_FB12_Pos)       /*!< 0x00001000 */
  8654. #define CAN_F4R1_FB12                        CAN_F4R1_FB12_Msk                 /*!< Filter bit 12 */
  8655. #define CAN_F4R1_FB13_Pos                    (13U)                            
  8656. #define CAN_F4R1_FB13_Msk                    (0x1U << CAN_F4R1_FB13_Pos)       /*!< 0x00002000 */
  8657. #define CAN_F4R1_FB13                        CAN_F4R1_FB13_Msk                 /*!< Filter bit 13 */
  8658. #define CAN_F4R1_FB14_Pos                    (14U)                            
  8659. #define CAN_F4R1_FB14_Msk                    (0x1U << CAN_F4R1_FB14_Pos)       /*!< 0x00004000 */
  8660. #define CAN_F4R1_FB14                        CAN_F4R1_FB14_Msk                 /*!< Filter bit 14 */
  8661. #define CAN_F4R1_FB15_Pos                    (15U)                            
  8662. #define CAN_F4R1_FB15_Msk                    (0x1U << CAN_F4R1_FB15_Pos)       /*!< 0x00008000 */
  8663. #define CAN_F4R1_FB15                        CAN_F4R1_FB15_Msk                 /*!< Filter bit 15 */
  8664. #define CAN_F4R1_FB16_Pos                    (16U)                            
  8665. #define CAN_F4R1_FB16_Msk                    (0x1U << CAN_F4R1_FB16_Pos)       /*!< 0x00010000 */
  8666. #define CAN_F4R1_FB16                        CAN_F4R1_FB16_Msk                 /*!< Filter bit 16 */
  8667. #define CAN_F4R1_FB17_Pos                    (17U)                            
  8668. #define CAN_F4R1_FB17_Msk                    (0x1U << CAN_F4R1_FB17_Pos)       /*!< 0x00020000 */
  8669. #define CAN_F4R1_FB17                        CAN_F4R1_FB17_Msk                 /*!< Filter bit 17 */
  8670. #define CAN_F4R1_FB18_Pos                    (18U)                            
  8671. #define CAN_F4R1_FB18_Msk                    (0x1U << CAN_F4R1_FB18_Pos)       /*!< 0x00040000 */
  8672. #define CAN_F4R1_FB18                        CAN_F4R1_FB18_Msk                 /*!< Filter bit 18 */
  8673. #define CAN_F4R1_FB19_Pos                    (19U)                            
  8674. #define CAN_F4R1_FB19_Msk                    (0x1U << CAN_F4R1_FB19_Pos)       /*!< 0x00080000 */
  8675. #define CAN_F4R1_FB19                        CAN_F4R1_FB19_Msk                 /*!< Filter bit 19 */
  8676. #define CAN_F4R1_FB20_Pos                    (20U)                            
  8677. #define CAN_F4R1_FB20_Msk                    (0x1U << CAN_F4R1_FB20_Pos)       /*!< 0x00100000 */
  8678. #define CAN_F4R1_FB20                        CAN_F4R1_FB20_Msk                 /*!< Filter bit 20 */
  8679. #define CAN_F4R1_FB21_Pos                    (21U)                            
  8680. #define CAN_F4R1_FB21_Msk                    (0x1U << CAN_F4R1_FB21_Pos)       /*!< 0x00200000 */
  8681. #define CAN_F4R1_FB21                        CAN_F4R1_FB21_Msk                 /*!< Filter bit 21 */
  8682. #define CAN_F4R1_FB22_Pos                    (22U)                            
  8683. #define CAN_F4R1_FB22_Msk                    (0x1U << CAN_F4R1_FB22_Pos)       /*!< 0x00400000 */
  8684. #define CAN_F4R1_FB22                        CAN_F4R1_FB22_Msk                 /*!< Filter bit 22 */
  8685. #define CAN_F4R1_FB23_Pos                    (23U)                            
  8686. #define CAN_F4R1_FB23_Msk                    (0x1U << CAN_F4R1_FB23_Pos)       /*!< 0x00800000 */
  8687. #define CAN_F4R1_FB23                        CAN_F4R1_FB23_Msk                 /*!< Filter bit 23 */
  8688. #define CAN_F4R1_FB24_Pos                    (24U)                            
  8689. #define CAN_F4R1_FB24_Msk                    (0x1U << CAN_F4R1_FB24_Pos)       /*!< 0x01000000 */
  8690. #define CAN_F4R1_FB24                        CAN_F4R1_FB24_Msk                 /*!< Filter bit 24 */
  8691. #define CAN_F4R1_FB25_Pos                    (25U)                            
  8692. #define CAN_F4R1_FB25_Msk                    (0x1U << CAN_F4R1_FB25_Pos)       /*!< 0x02000000 */
  8693. #define CAN_F4R1_FB25                        CAN_F4R1_FB25_Msk                 /*!< Filter bit 25 */
  8694. #define CAN_F4R1_FB26_Pos                    (26U)                            
  8695. #define CAN_F4R1_FB26_Msk                    (0x1U << CAN_F4R1_FB26_Pos)       /*!< 0x04000000 */
  8696. #define CAN_F4R1_FB26                        CAN_F4R1_FB26_Msk                 /*!< Filter bit 26 */
  8697. #define CAN_F4R1_FB27_Pos                    (27U)                            
  8698. #define CAN_F4R1_FB27_Msk                    (0x1U << CAN_F4R1_FB27_Pos)       /*!< 0x08000000 */
  8699. #define CAN_F4R1_FB27                        CAN_F4R1_FB27_Msk                 /*!< Filter bit 27 */
  8700. #define CAN_F4R1_FB28_Pos                    (28U)                            
  8701. #define CAN_F4R1_FB28_Msk                    (0x1U << CAN_F4R1_FB28_Pos)       /*!< 0x10000000 */
  8702. #define CAN_F4R1_FB28                        CAN_F4R1_FB28_Msk                 /*!< Filter bit 28 */
  8703. #define CAN_F4R1_FB29_Pos                    (29U)                            
  8704. #define CAN_F4R1_FB29_Msk                    (0x1U << CAN_F4R1_FB29_Pos)       /*!< 0x20000000 */
  8705. #define CAN_F4R1_FB29                        CAN_F4R1_FB29_Msk                 /*!< Filter bit 29 */
  8706. #define CAN_F4R1_FB30_Pos                    (30U)                            
  8707. #define CAN_F4R1_FB30_Msk                    (0x1U << CAN_F4R1_FB30_Pos)       /*!< 0x40000000 */
  8708. #define CAN_F4R1_FB30                        CAN_F4R1_FB30_Msk                 /*!< Filter bit 30 */
  8709. #define CAN_F4R1_FB31_Pos                    (31U)                            
  8710. #define CAN_F4R1_FB31_Msk                    (0x1U << CAN_F4R1_FB31_Pos)       /*!< 0x80000000 */
  8711. #define CAN_F4R1_FB31                        CAN_F4R1_FB31_Msk                 /*!< Filter bit 31 */
  8712.  
  8713. /*******************  Bit definition for CAN_F5R1 register  *******************/
  8714. #define CAN_F5R1_FB0_Pos                     (0U)                              
  8715. #define CAN_F5R1_FB0_Msk                     (0x1U << CAN_F5R1_FB0_Pos)        /*!< 0x00000001 */
  8716. #define CAN_F5R1_FB0                         CAN_F5R1_FB0_Msk                  /*!< Filter bit 0 */
  8717. #define CAN_F5R1_FB1_Pos                     (1U)                              
  8718. #define CAN_F5R1_FB1_Msk                     (0x1U << CAN_F5R1_FB1_Pos)        /*!< 0x00000002 */
  8719. #define CAN_F5R1_FB1                         CAN_F5R1_FB1_Msk                  /*!< Filter bit 1 */
  8720. #define CAN_F5R1_FB2_Pos                     (2U)                              
  8721. #define CAN_F5R1_FB2_Msk                     (0x1U << CAN_F5R1_FB2_Pos)        /*!< 0x00000004 */
  8722. #define CAN_F5R1_FB2                         CAN_F5R1_FB2_Msk                  /*!< Filter bit 2 */
  8723. #define CAN_F5R1_FB3_Pos                     (3U)                              
  8724. #define CAN_F5R1_FB3_Msk                     (0x1U << CAN_F5R1_FB3_Pos)        /*!< 0x00000008 */
  8725. #define CAN_F5R1_FB3                         CAN_F5R1_FB3_Msk                  /*!< Filter bit 3 */
  8726. #define CAN_F5R1_FB4_Pos                     (4U)                              
  8727. #define CAN_F5R1_FB4_Msk                     (0x1U << CAN_F5R1_FB4_Pos)        /*!< 0x00000010 */
  8728. #define CAN_F5R1_FB4                         CAN_F5R1_FB4_Msk                  /*!< Filter bit 4 */
  8729. #define CAN_F5R1_FB5_Pos                     (5U)                              
  8730. #define CAN_F5R1_FB5_Msk                     (0x1U << CAN_F5R1_FB5_Pos)        /*!< 0x00000020 */
  8731. #define CAN_F5R1_FB5                         CAN_F5R1_FB5_Msk                  /*!< Filter bit 5 */
  8732. #define CAN_F5R1_FB6_Pos                     (6U)                              
  8733. #define CAN_F5R1_FB6_Msk                     (0x1U << CAN_F5R1_FB6_Pos)        /*!< 0x00000040 */
  8734. #define CAN_F5R1_FB6                         CAN_F5R1_FB6_Msk                  /*!< Filter bit 6 */
  8735. #define CAN_F5R1_FB7_Pos                     (7U)                              
  8736. #define CAN_F5R1_FB7_Msk                     (0x1U << CAN_F5R1_FB7_Pos)        /*!< 0x00000080 */
  8737. #define CAN_F5R1_FB7                         CAN_F5R1_FB7_Msk                  /*!< Filter bit 7 */
  8738. #define CAN_F5R1_FB8_Pos                     (8U)                              
  8739. #define CAN_F5R1_FB8_Msk                     (0x1U << CAN_F5R1_FB8_Pos)        /*!< 0x00000100 */
  8740. #define CAN_F5R1_FB8                         CAN_F5R1_FB8_Msk                  /*!< Filter bit 8 */
  8741. #define CAN_F5R1_FB9_Pos                     (9U)                              
  8742. #define CAN_F5R1_FB9_Msk                     (0x1U << CAN_F5R1_FB9_Pos)        /*!< 0x00000200 */
  8743. #define CAN_F5R1_FB9                         CAN_F5R1_FB9_Msk                  /*!< Filter bit 9 */
  8744. #define CAN_F5R1_FB10_Pos                    (10U)                            
  8745. #define CAN_F5R1_FB10_Msk                    (0x1U << CAN_F5R1_FB10_Pos)       /*!< 0x00000400 */
  8746. #define CAN_F5R1_FB10                        CAN_F5R1_FB10_Msk                 /*!< Filter bit 10 */
  8747. #define CAN_F5R1_FB11_Pos                    (11U)                            
  8748. #define CAN_F5R1_FB11_Msk                    (0x1U << CAN_F5R1_FB11_Pos)       /*!< 0x00000800 */
  8749. #define CAN_F5R1_FB11                        CAN_F5R1_FB11_Msk                 /*!< Filter bit 11 */
  8750. #define CAN_F5R1_FB12_Pos                    (12U)                            
  8751. #define CAN_F5R1_FB12_Msk                    (0x1U << CAN_F5R1_FB12_Pos)       /*!< 0x00001000 */
  8752. #define CAN_F5R1_FB12                        CAN_F5R1_FB12_Msk                 /*!< Filter bit 12 */
  8753. #define CAN_F5R1_FB13_Pos                    (13U)                            
  8754. #define CAN_F5R1_FB13_Msk                    (0x1U << CAN_F5R1_FB13_Pos)       /*!< 0x00002000 */
  8755. #define CAN_F5R1_FB13                        CAN_F5R1_FB13_Msk                 /*!< Filter bit 13 */
  8756. #define CAN_F5R1_FB14_Pos                    (14U)                            
  8757. #define CAN_F5R1_FB14_Msk                    (0x1U << CAN_F5R1_FB14_Pos)       /*!< 0x00004000 */
  8758. #define CAN_F5R1_FB14                        CAN_F5R1_FB14_Msk                 /*!< Filter bit 14 */
  8759. #define CAN_F5R1_FB15_Pos                    (15U)                            
  8760. #define CAN_F5R1_FB15_Msk                    (0x1U << CAN_F5R1_FB15_Pos)       /*!< 0x00008000 */
  8761. #define CAN_F5R1_FB15                        CAN_F5R1_FB15_Msk                 /*!< Filter bit 15 */
  8762. #define CAN_F5R1_FB16_Pos                    (16U)                            
  8763. #define CAN_F5R1_FB16_Msk                    (0x1U << CAN_F5R1_FB16_Pos)       /*!< 0x00010000 */
  8764. #define CAN_F5R1_FB16                        CAN_F5R1_FB16_Msk                 /*!< Filter bit 16 */
  8765. #define CAN_F5R1_FB17_Pos                    (17U)                            
  8766. #define CAN_F5R1_FB17_Msk                    (0x1U << CAN_F5R1_FB17_Pos)       /*!< 0x00020000 */
  8767. #define CAN_F5R1_FB17                        CAN_F5R1_FB17_Msk                 /*!< Filter bit 17 */
  8768. #define CAN_F5R1_FB18_Pos                    (18U)                            
  8769. #define CAN_F5R1_FB18_Msk                    (0x1U << CAN_F5R1_FB18_Pos)       /*!< 0x00040000 */
  8770. #define CAN_F5R1_FB18                        CAN_F5R1_FB18_Msk                 /*!< Filter bit 18 */
  8771. #define CAN_F5R1_FB19_Pos                    (19U)                            
  8772. #define CAN_F5R1_FB19_Msk                    (0x1U << CAN_F5R1_FB19_Pos)       /*!< 0x00080000 */
  8773. #define CAN_F5R1_FB19                        CAN_F5R1_FB19_Msk                 /*!< Filter bit 19 */
  8774. #define CAN_F5R1_FB20_Pos                    (20U)                            
  8775. #define CAN_F5R1_FB20_Msk                    (0x1U << CAN_F5R1_FB20_Pos)       /*!< 0x00100000 */
  8776. #define CAN_F5R1_FB20                        CAN_F5R1_FB20_Msk                 /*!< Filter bit 20 */
  8777. #define CAN_F5R1_FB21_Pos                    (21U)                            
  8778. #define CAN_F5R1_FB21_Msk                    (0x1U << CAN_F5R1_FB21_Pos)       /*!< 0x00200000 */
  8779. #define CAN_F5R1_FB21                        CAN_F5R1_FB21_Msk                 /*!< Filter bit 21 */
  8780. #define CAN_F5R1_FB22_Pos                    (22U)                            
  8781. #define CAN_F5R1_FB22_Msk                    (0x1U << CAN_F5R1_FB22_Pos)       /*!< 0x00400000 */
  8782. #define CAN_F5R1_FB22                        CAN_F5R1_FB22_Msk                 /*!< Filter bit 22 */
  8783. #define CAN_F5R1_FB23_Pos                    (23U)                            
  8784. #define CAN_F5R1_FB23_Msk                    (0x1U << CAN_F5R1_FB23_Pos)       /*!< 0x00800000 */
  8785. #define CAN_F5R1_FB23                        CAN_F5R1_FB23_Msk                 /*!< Filter bit 23 */
  8786. #define CAN_F5R1_FB24_Pos                    (24U)                            
  8787. #define CAN_F5R1_FB24_Msk                    (0x1U << CAN_F5R1_FB24_Pos)       /*!< 0x01000000 */
  8788. #define CAN_F5R1_FB24                        CAN_F5R1_FB24_Msk                 /*!< Filter bit 24 */
  8789. #define CAN_F5R1_FB25_Pos                    (25U)                            
  8790. #define CAN_F5R1_FB25_Msk                    (0x1U << CAN_F5R1_FB25_Pos)       /*!< 0x02000000 */
  8791. #define CAN_F5R1_FB25                        CAN_F5R1_FB25_Msk                 /*!< Filter bit 25 */
  8792. #define CAN_F5R1_FB26_Pos                    (26U)                            
  8793. #define CAN_F5R1_FB26_Msk                    (0x1U << CAN_F5R1_FB26_Pos)       /*!< 0x04000000 */
  8794. #define CAN_F5R1_FB26                        CAN_F5R1_FB26_Msk                 /*!< Filter bit 26 */
  8795. #define CAN_F5R1_FB27_Pos                    (27U)                            
  8796. #define CAN_F5R1_FB27_Msk                    (0x1U << CAN_F5R1_FB27_Pos)       /*!< 0x08000000 */
  8797. #define CAN_F5R1_FB27                        CAN_F5R1_FB27_Msk                 /*!< Filter bit 27 */
  8798. #define CAN_F5R1_FB28_Pos                    (28U)                            
  8799. #define CAN_F5R1_FB28_Msk                    (0x1U << CAN_F5R1_FB28_Pos)       /*!< 0x10000000 */
  8800. #define CAN_F5R1_FB28                        CAN_F5R1_FB28_Msk                 /*!< Filter bit 28 */
  8801. #define CAN_F5R1_FB29_Pos                    (29U)                            
  8802. #define CAN_F5R1_FB29_Msk                    (0x1U << CAN_F5R1_FB29_Pos)       /*!< 0x20000000 */
  8803. #define CAN_F5R1_FB29                        CAN_F5R1_FB29_Msk                 /*!< Filter bit 29 */
  8804. #define CAN_F5R1_FB30_Pos                    (30U)                            
  8805. #define CAN_F5R1_FB30_Msk                    (0x1U << CAN_F5R1_FB30_Pos)       /*!< 0x40000000 */
  8806. #define CAN_F5R1_FB30                        CAN_F5R1_FB30_Msk                 /*!< Filter bit 30 */
  8807. #define CAN_F5R1_FB31_Pos                    (31U)                            
  8808. #define CAN_F5R1_FB31_Msk                    (0x1U << CAN_F5R1_FB31_Pos)       /*!< 0x80000000 */
  8809. #define CAN_F5R1_FB31                        CAN_F5R1_FB31_Msk                 /*!< Filter bit 31 */
  8810.  
  8811. /*******************  Bit definition for CAN_F6R1 register  *******************/
  8812. #define CAN_F6R1_FB0_Pos                     (0U)                              
  8813. #define CAN_F6R1_FB0_Msk                     (0x1U << CAN_F6R1_FB0_Pos)        /*!< 0x00000001 */
  8814. #define CAN_F6R1_FB0                         CAN_F6R1_FB0_Msk                  /*!< Filter bit 0 */
  8815. #define CAN_F6R1_FB1_Pos                     (1U)                              
  8816. #define CAN_F6R1_FB1_Msk                     (0x1U << CAN_F6R1_FB1_Pos)        /*!< 0x00000002 */
  8817. #define CAN_F6R1_FB1                         CAN_F6R1_FB1_Msk                  /*!< Filter bit 1 */
  8818. #define CAN_F6R1_FB2_Pos                     (2U)                              
  8819. #define CAN_F6R1_FB2_Msk                     (0x1U << CAN_F6R1_FB2_Pos)        /*!< 0x00000004 */
  8820. #define CAN_F6R1_FB2                         CAN_F6R1_FB2_Msk                  /*!< Filter bit 2 */
  8821. #define CAN_F6R1_FB3_Pos                     (3U)                              
  8822. #define CAN_F6R1_FB3_Msk                     (0x1U << CAN_F6R1_FB3_Pos)        /*!< 0x00000008 */
  8823. #define CAN_F6R1_FB3                         CAN_F6R1_FB3_Msk                  /*!< Filter bit 3 */
  8824. #define CAN_F6R1_FB4_Pos                     (4U)                              
  8825. #define CAN_F6R1_FB4_Msk                     (0x1U << CAN_F6R1_FB4_Pos)        /*!< 0x00000010 */
  8826. #define CAN_F6R1_FB4                         CAN_F6R1_FB4_Msk                  /*!< Filter bit 4 */
  8827. #define CAN_F6R1_FB5_Pos                     (5U)                              
  8828. #define CAN_F6R1_FB5_Msk                     (0x1U << CAN_F6R1_FB5_Pos)        /*!< 0x00000020 */
  8829. #define CAN_F6R1_FB5                         CAN_F6R1_FB5_Msk                  /*!< Filter bit 5 */
  8830. #define CAN_F6R1_FB6_Pos                     (6U)                              
  8831. #define CAN_F6R1_FB6_Msk                     (0x1U << CAN_F6R1_FB6_Pos)        /*!< 0x00000040 */
  8832. #define CAN_F6R1_FB6                         CAN_F6R1_FB6_Msk                  /*!< Filter bit 6 */
  8833. #define CAN_F6R1_FB7_Pos                     (7U)                              
  8834. #define CAN_F6R1_FB7_Msk                     (0x1U << CAN_F6R1_FB7_Pos)        /*!< 0x00000080 */
  8835. #define CAN_F6R1_FB7                         CAN_F6R1_FB7_Msk                  /*!< Filter bit 7 */
  8836. #define CAN_F6R1_FB8_Pos                     (8U)                              
  8837. #define CAN_F6R1_FB8_Msk                     (0x1U << CAN_F6R1_FB8_Pos)        /*!< 0x00000100 */
  8838. #define CAN_F6R1_FB8                         CAN_F6R1_FB8_Msk                  /*!< Filter bit 8 */
  8839. #define CAN_F6R1_FB9_Pos                     (9U)                              
  8840. #define CAN_F6R1_FB9_Msk                     (0x1U << CAN_F6R1_FB9_Pos)        /*!< 0x00000200 */
  8841. #define CAN_F6R1_FB9                         CAN_F6R1_FB9_Msk                  /*!< Filter bit 9 */
  8842. #define CAN_F6R1_FB10_Pos                    (10U)                            
  8843. #define CAN_F6R1_FB10_Msk                    (0x1U << CAN_F6R1_FB10_Pos)       /*!< 0x00000400 */
  8844. #define CAN_F6R1_FB10                        CAN_F6R1_FB10_Msk                 /*!< Filter bit 10 */
  8845. #define CAN_F6R1_FB11_Pos                    (11U)                            
  8846. #define CAN_F6R1_FB11_Msk                    (0x1U << CAN_F6R1_FB11_Pos)       /*!< 0x00000800 */
  8847. #define CAN_F6R1_FB11                        CAN_F6R1_FB11_Msk                 /*!< Filter bit 11 */
  8848. #define CAN_F6R1_FB12_Pos                    (12U)                            
  8849. #define CAN_F6R1_FB12_Msk                    (0x1U << CAN_F6R1_FB12_Pos)       /*!< 0x00001000 */
  8850. #define CAN_F6R1_FB12                        CAN_F6R1_FB12_Msk                 /*!< Filter bit 12 */
  8851. #define CAN_F6R1_FB13_Pos                    (13U)                            
  8852. #define CAN_F6R1_FB13_Msk                    (0x1U << CAN_F6R1_FB13_Pos)       /*!< 0x00002000 */
  8853. #define CAN_F6R1_FB13                        CAN_F6R1_FB13_Msk                 /*!< Filter bit 13 */
  8854. #define CAN_F6R1_FB14_Pos                    (14U)                            
  8855. #define CAN_F6R1_FB14_Msk                    (0x1U << CAN_F6R1_FB14_Pos)       /*!< 0x00004000 */
  8856. #define CAN_F6R1_FB14                        CAN_F6R1_FB14_Msk                 /*!< Filter bit 14 */
  8857. #define CAN_F6R1_FB15_Pos                    (15U)                            
  8858. #define CAN_F6R1_FB15_Msk                    (0x1U << CAN_F6R1_FB15_Pos)       /*!< 0x00008000 */
  8859. #define CAN_F6R1_FB15                        CAN_F6R1_FB15_Msk                 /*!< Filter bit 15 */
  8860. #define CAN_F6R1_FB16_Pos                    (16U)                            
  8861. #define CAN_F6R1_FB16_Msk                    (0x1U << CAN_F6R1_FB16_Pos)       /*!< 0x00010000 */
  8862. #define CAN_F6R1_FB16                        CAN_F6R1_FB16_Msk                 /*!< Filter bit 16 */
  8863. #define CAN_F6R1_FB17_Pos                    (17U)                            
  8864. #define CAN_F6R1_FB17_Msk                    (0x1U << CAN_F6R1_FB17_Pos)       /*!< 0x00020000 */
  8865. #define CAN_F6R1_FB17                        CAN_F6R1_FB17_Msk                 /*!< Filter bit 17 */
  8866. #define CAN_F6R1_FB18_Pos                    (18U)                            
  8867. #define CAN_F6R1_FB18_Msk                    (0x1U << CAN_F6R1_FB18_Pos)       /*!< 0x00040000 */
  8868. #define CAN_F6R1_FB18                        CAN_F6R1_FB18_Msk                 /*!< Filter bit 18 */
  8869. #define CAN_F6R1_FB19_Pos                    (19U)                            
  8870. #define CAN_F6R1_FB19_Msk                    (0x1U << CAN_F6R1_FB19_Pos)       /*!< 0x00080000 */
  8871. #define CAN_F6R1_FB19                        CAN_F6R1_FB19_Msk                 /*!< Filter bit 19 */
  8872. #define CAN_F6R1_FB20_Pos                    (20U)                            
  8873. #define CAN_F6R1_FB20_Msk                    (0x1U << CAN_F6R1_FB20_Pos)       /*!< 0x00100000 */
  8874. #define CAN_F6R1_FB20                        CAN_F6R1_FB20_Msk                 /*!< Filter bit 20 */
  8875. #define CAN_F6R1_FB21_Pos                    (21U)                            
  8876. #define CAN_F6R1_FB21_Msk                    (0x1U << CAN_F6R1_FB21_Pos)       /*!< 0x00200000 */
  8877. #define CAN_F6R1_FB21                        CAN_F6R1_FB21_Msk                 /*!< Filter bit 21 */
  8878. #define CAN_F6R1_FB22_Pos                    (22U)                            
  8879. #define CAN_F6R1_FB22_Msk                    (0x1U << CAN_F6R1_FB22_Pos)       /*!< 0x00400000 */
  8880. #define CAN_F6R1_FB22                        CAN_F6R1_FB22_Msk                 /*!< Filter bit 22 */
  8881. #define CAN_F6R1_FB23_Pos                    (23U)                            
  8882. #define CAN_F6R1_FB23_Msk                    (0x1U << CAN_F6R1_FB23_Pos)       /*!< 0x00800000 */
  8883. #define CAN_F6R1_FB23                        CAN_F6R1_FB23_Msk                 /*!< Filter bit 23 */
  8884. #define CAN_F6R1_FB24_Pos                    (24U)                            
  8885. #define CAN_F6R1_FB24_Msk                    (0x1U << CAN_F6R1_FB24_Pos)       /*!< 0x01000000 */
  8886. #define CAN_F6R1_FB24                        CAN_F6R1_FB24_Msk                 /*!< Filter bit 24 */
  8887. #define CAN_F6R1_FB25_Pos                    (25U)                            
  8888. #define CAN_F6R1_FB25_Msk                    (0x1U << CAN_F6R1_FB25_Pos)       /*!< 0x02000000 */
  8889. #define CAN_F6R1_FB25                        CAN_F6R1_FB25_Msk                 /*!< Filter bit 25 */
  8890. #define CAN_F6R1_FB26_Pos                    (26U)                            
  8891. #define CAN_F6R1_FB26_Msk                    (0x1U << CAN_F6R1_FB26_Pos)       /*!< 0x04000000 */
  8892. #define CAN_F6R1_FB26                        CAN_F6R1_FB26_Msk                 /*!< Filter bit 26 */
  8893. #define CAN_F6R1_FB27_Pos                    (27U)                            
  8894. #define CAN_F6R1_FB27_Msk                    (0x1U << CAN_F6R1_FB27_Pos)       /*!< 0x08000000 */
  8895. #define CAN_F6R1_FB27                        CAN_F6R1_FB27_Msk                 /*!< Filter bit 27 */
  8896. #define CAN_F6R1_FB28_Pos                    (28U)                            
  8897. #define CAN_F6R1_FB28_Msk                    (0x1U << CAN_F6R1_FB28_Pos)       /*!< 0x10000000 */
  8898. #define CAN_F6R1_FB28                        CAN_F6R1_FB28_Msk                 /*!< Filter bit 28 */
  8899. #define CAN_F6R1_FB29_Pos                    (29U)                            
  8900. #define CAN_F6R1_FB29_Msk                    (0x1U << CAN_F6R1_FB29_Pos)       /*!< 0x20000000 */
  8901. #define CAN_F6R1_FB29                        CAN_F6R1_FB29_Msk                 /*!< Filter bit 29 */
  8902. #define CAN_F6R1_FB30_Pos                    (30U)                            
  8903. #define CAN_F6R1_FB30_Msk                    (0x1U << CAN_F6R1_FB30_Pos)       /*!< 0x40000000 */
  8904. #define CAN_F6R1_FB30                        CAN_F6R1_FB30_Msk                 /*!< Filter bit 30 */
  8905. #define CAN_F6R1_FB31_Pos                    (31U)                            
  8906. #define CAN_F6R1_FB31_Msk                    (0x1U << CAN_F6R1_FB31_Pos)       /*!< 0x80000000 */
  8907. #define CAN_F6R1_FB31                        CAN_F6R1_FB31_Msk                 /*!< Filter bit 31 */
  8908.  
  8909. /*******************  Bit definition for CAN_F7R1 register  *******************/
  8910. #define CAN_F7R1_FB0_Pos                     (0U)                              
  8911. #define CAN_F7R1_FB0_Msk                     (0x1U << CAN_F7R1_FB0_Pos)        /*!< 0x00000001 */
  8912. #define CAN_F7R1_FB0                         CAN_F7R1_FB0_Msk                  /*!< Filter bit 0 */
  8913. #define CAN_F7R1_FB1_Pos                     (1U)                              
  8914. #define CAN_F7R1_FB1_Msk                     (0x1U << CAN_F7R1_FB1_Pos)        /*!< 0x00000002 */
  8915. #define CAN_F7R1_FB1                         CAN_F7R1_FB1_Msk                  /*!< Filter bit 1 */
  8916. #define CAN_F7R1_FB2_Pos                     (2U)                              
  8917. #define CAN_F7R1_FB2_Msk                     (0x1U << CAN_F7R1_FB2_Pos)        /*!< 0x00000004 */
  8918. #define CAN_F7R1_FB2                         CAN_F7R1_FB2_Msk                  /*!< Filter bit 2 */
  8919. #define CAN_F7R1_FB3_Pos                     (3U)                              
  8920. #define CAN_F7R1_FB3_Msk                     (0x1U << CAN_F7R1_FB3_Pos)        /*!< 0x00000008 */
  8921. #define CAN_F7R1_FB3                         CAN_F7R1_FB3_Msk                  /*!< Filter bit 3 */
  8922. #define CAN_F7R1_FB4_Pos                     (4U)                              
  8923. #define CAN_F7R1_FB4_Msk                     (0x1U << CAN_F7R1_FB4_Pos)        /*!< 0x00000010 */
  8924. #define CAN_F7R1_FB4                         CAN_F7R1_FB4_Msk                  /*!< Filter bit 4 */
  8925. #define CAN_F7R1_FB5_Pos                     (5U)                              
  8926. #define CAN_F7R1_FB5_Msk                     (0x1U << CAN_F7R1_FB5_Pos)        /*!< 0x00000020 */
  8927. #define CAN_F7R1_FB5                         CAN_F7R1_FB5_Msk                  /*!< Filter bit 5 */
  8928. #define CAN_F7R1_FB6_Pos                     (6U)                              
  8929. #define CAN_F7R1_FB6_Msk                     (0x1U << CAN_F7R1_FB6_Pos)        /*!< 0x00000040 */
  8930. #define CAN_F7R1_FB6                         CAN_F7R1_FB6_Msk                  /*!< Filter bit 6 */
  8931. #define CAN_F7R1_FB7_Pos                     (7U)                              
  8932. #define CAN_F7R1_FB7_Msk                     (0x1U << CAN_F7R1_FB7_Pos)        /*!< 0x00000080 */
  8933. #define CAN_F7R1_FB7                         CAN_F7R1_FB7_Msk                  /*!< Filter bit 7 */
  8934. #define CAN_F7R1_FB8_Pos                     (8U)                              
  8935. #define CAN_F7R1_FB8_Msk                     (0x1U << CAN_F7R1_FB8_Pos)        /*!< 0x00000100 */
  8936. #define CAN_F7R1_FB8                         CAN_F7R1_FB8_Msk                  /*!< Filter bit 8 */
  8937. #define CAN_F7R1_FB9_Pos                     (9U)                              
  8938. #define CAN_F7R1_FB9_Msk                     (0x1U << CAN_F7R1_FB9_Pos)        /*!< 0x00000200 */
  8939. #define CAN_F7R1_FB9                         CAN_F7R1_FB9_Msk                  /*!< Filter bit 9 */
  8940. #define CAN_F7R1_FB10_Pos                    (10U)                            
  8941. #define CAN_F7R1_FB10_Msk                    (0x1U << CAN_F7R1_FB10_Pos)       /*!< 0x00000400 */
  8942. #define CAN_F7R1_FB10                        CAN_F7R1_FB10_Msk                 /*!< Filter bit 10 */
  8943. #define CAN_F7R1_FB11_Pos                    (11U)                            
  8944. #define CAN_F7R1_FB11_Msk                    (0x1U << CAN_F7R1_FB11_Pos)       /*!< 0x00000800 */
  8945. #define CAN_F7R1_FB11                        CAN_F7R1_FB11_Msk                 /*!< Filter bit 11 */
  8946. #define CAN_F7R1_FB12_Pos                    (12U)                            
  8947. #define CAN_F7R1_FB12_Msk                    (0x1U << CAN_F7R1_FB12_Pos)       /*!< 0x00001000 */
  8948. #define CAN_F7R1_FB12                        CAN_F7R1_FB12_Msk                 /*!< Filter bit 12 */
  8949. #define CAN_F7R1_FB13_Pos                    (13U)                            
  8950. #define CAN_F7R1_FB13_Msk                    (0x1U << CAN_F7R1_FB13_Pos)       /*!< 0x00002000 */
  8951. #define CAN_F7R1_FB13                        CAN_F7R1_FB13_Msk                 /*!< Filter bit 13 */
  8952. #define CAN_F7R1_FB14_Pos                    (14U)                            
  8953. #define CAN_F7R1_FB14_Msk                    (0x1U << CAN_F7R1_FB14_Pos)       /*!< 0x00004000 */
  8954. #define CAN_F7R1_FB14                        CAN_F7R1_FB14_Msk                 /*!< Filter bit 14 */
  8955. #define CAN_F7R1_FB15_Pos                    (15U)                            
  8956. #define CAN_F7R1_FB15_Msk                    (0x1U << CAN_F7R1_FB15_Pos)       /*!< 0x00008000 */
  8957. #define CAN_F7R1_FB15                        CAN_F7R1_FB15_Msk                 /*!< Filter bit 15 */
  8958. #define CAN_F7R1_FB16_Pos                    (16U)                            
  8959. #define CAN_F7R1_FB16_Msk                    (0x1U << CAN_F7R1_FB16_Pos)       /*!< 0x00010000 */
  8960. #define CAN_F7R1_FB16                        CAN_F7R1_FB16_Msk                 /*!< Filter bit 16 */
  8961. #define CAN_F7R1_FB17_Pos                    (17U)                            
  8962. #define CAN_F7R1_FB17_Msk                    (0x1U << CAN_F7R1_FB17_Pos)       /*!< 0x00020000 */
  8963. #define CAN_F7R1_FB17                        CAN_F7R1_FB17_Msk                 /*!< Filter bit 17 */
  8964. #define CAN_F7R1_FB18_Pos                    (18U)                            
  8965. #define CAN_F7R1_FB18_Msk                    (0x1U << CAN_F7R1_FB18_Pos)       /*!< 0x00040000 */
  8966. #define CAN_F7R1_FB18                        CAN_F7R1_FB18_Msk                 /*!< Filter bit 18 */
  8967. #define CAN_F7R1_FB19_Pos                    (19U)                            
  8968. #define CAN_F7R1_FB19_Msk                    (0x1U << CAN_F7R1_FB19_Pos)       /*!< 0x00080000 */
  8969. #define CAN_F7R1_FB19                        CAN_F7R1_FB19_Msk                 /*!< Filter bit 19 */
  8970. #define CAN_F7R1_FB20_Pos                    (20U)                            
  8971. #define CAN_F7R1_FB20_Msk                    (0x1U << CAN_F7R1_FB20_Pos)       /*!< 0x00100000 */
  8972. #define CAN_F7R1_FB20                        CAN_F7R1_FB20_Msk                 /*!< Filter bit 20 */
  8973. #define CAN_F7R1_FB21_Pos                    (21U)                            
  8974. #define CAN_F7R1_FB21_Msk                    (0x1U << CAN_F7R1_FB21_Pos)       /*!< 0x00200000 */
  8975. #define CAN_F7R1_FB21                        CAN_F7R1_FB21_Msk                 /*!< Filter bit 21 */
  8976. #define CAN_F7R1_FB22_Pos                    (22U)                            
  8977. #define CAN_F7R1_FB22_Msk                    (0x1U << CAN_F7R1_FB22_Pos)       /*!< 0x00400000 */
  8978. #define CAN_F7R1_FB22                        CAN_F7R1_FB22_Msk                 /*!< Filter bit 22 */
  8979. #define CAN_F7R1_FB23_Pos                    (23U)                            
  8980. #define CAN_F7R1_FB23_Msk                    (0x1U << CAN_F7R1_FB23_Pos)       /*!< 0x00800000 */
  8981. #define CAN_F7R1_FB23                        CAN_F7R1_FB23_Msk                 /*!< Filter bit 23 */
  8982. #define CAN_F7R1_FB24_Pos                    (24U)                            
  8983. #define CAN_F7R1_FB24_Msk                    (0x1U << CAN_F7R1_FB24_Pos)       /*!< 0x01000000 */
  8984. #define CAN_F7R1_FB24                        CAN_F7R1_FB24_Msk                 /*!< Filter bit 24 */
  8985. #define CAN_F7R1_FB25_Pos                    (25U)                            
  8986. #define CAN_F7R1_FB25_Msk                    (0x1U << CAN_F7R1_FB25_Pos)       /*!< 0x02000000 */
  8987. #define CAN_F7R1_FB25                        CAN_F7R1_FB25_Msk                 /*!< Filter bit 25 */
  8988. #define CAN_F7R1_FB26_Pos                    (26U)                            
  8989. #define CAN_F7R1_FB26_Msk                    (0x1U << CAN_F7R1_FB26_Pos)       /*!< 0x04000000 */
  8990. #define CAN_F7R1_FB26                        CAN_F7R1_FB26_Msk                 /*!< Filter bit 26 */
  8991. #define CAN_F7R1_FB27_Pos                    (27U)                            
  8992. #define CAN_F7R1_FB27_Msk                    (0x1U << CAN_F7R1_FB27_Pos)       /*!< 0x08000000 */
  8993. #define CAN_F7R1_FB27                        CAN_F7R1_FB27_Msk                 /*!< Filter bit 27 */
  8994. #define CAN_F7R1_FB28_Pos                    (28U)                            
  8995. #define CAN_F7R1_FB28_Msk                    (0x1U << CAN_F7R1_FB28_Pos)       /*!< 0x10000000 */
  8996. #define CAN_F7R1_FB28                        CAN_F7R1_FB28_Msk                 /*!< Filter bit 28 */
  8997. #define CAN_F7R1_FB29_Pos                    (29U)                            
  8998. #define CAN_F7R1_FB29_Msk                    (0x1U << CAN_F7R1_FB29_Pos)       /*!< 0x20000000 */
  8999. #define CAN_F7R1_FB29                        CAN_F7R1_FB29_Msk                 /*!< Filter bit 29 */
  9000. #define CAN_F7R1_FB30_Pos                    (30U)                            
  9001. #define CAN_F7R1_FB30_Msk                    (0x1U << CAN_F7R1_FB30_Pos)       /*!< 0x40000000 */
  9002. #define CAN_F7R1_FB30                        CAN_F7R1_FB30_Msk                 /*!< Filter bit 30 */
  9003. #define CAN_F7R1_FB31_Pos                    (31U)                            
  9004. #define CAN_F7R1_FB31_Msk                    (0x1U << CAN_F7R1_FB31_Pos)       /*!< 0x80000000 */
  9005. #define CAN_F7R1_FB31                        CAN_F7R1_FB31_Msk                 /*!< Filter bit 31 */
  9006.  
  9007. /*******************  Bit definition for CAN_F8R1 register  *******************/
  9008. #define CAN_F8R1_FB0_Pos                     (0U)                              
  9009. #define CAN_F8R1_FB0_Msk                     (0x1U << CAN_F8R1_FB0_Pos)        /*!< 0x00000001 */
  9010. #define CAN_F8R1_FB0                         CAN_F8R1_FB0_Msk                  /*!< Filter bit 0 */
  9011. #define CAN_F8R1_FB1_Pos                     (1U)                              
  9012. #define CAN_F8R1_FB1_Msk                     (0x1U << CAN_F8R1_FB1_Pos)        /*!< 0x00000002 */
  9013. #define CAN_F8R1_FB1                         CAN_F8R1_FB1_Msk                  /*!< Filter bit 1 */
  9014. #define CAN_F8R1_FB2_Pos                     (2U)                              
  9015. #define CAN_F8R1_FB2_Msk                     (0x1U << CAN_F8R1_FB2_Pos)        /*!< 0x00000004 */
  9016. #define CAN_F8R1_FB2                         CAN_F8R1_FB2_Msk                  /*!< Filter bit 2 */
  9017. #define CAN_F8R1_FB3_Pos                     (3U)                              
  9018. #define CAN_F8R1_FB3_Msk                     (0x1U << CAN_F8R1_FB3_Pos)        /*!< 0x00000008 */
  9019. #define CAN_F8R1_FB3                         CAN_F8R1_FB3_Msk                  /*!< Filter bit 3 */
  9020. #define CAN_F8R1_FB4_Pos                     (4U)                              
  9021. #define CAN_F8R1_FB4_Msk                     (0x1U << CAN_F8R1_FB4_Pos)        /*!< 0x00000010 */
  9022. #define CAN_F8R1_FB4                         CAN_F8R1_FB4_Msk                  /*!< Filter bit 4 */
  9023. #define CAN_F8R1_FB5_Pos                     (5U)                              
  9024. #define CAN_F8R1_FB5_Msk                     (0x1U << CAN_F8R1_FB5_Pos)        /*!< 0x00000020 */
  9025. #define CAN_F8R1_FB5                         CAN_F8R1_FB5_Msk                  /*!< Filter bit 5 */
  9026. #define CAN_F8R1_FB6_Pos                     (6U)                              
  9027. #define CAN_F8R1_FB6_Msk                     (0x1U << CAN_F8R1_FB6_Pos)        /*!< 0x00000040 */
  9028. #define CAN_F8R1_FB6                         CAN_F8R1_FB6_Msk                  /*!< Filter bit 6 */
  9029. #define CAN_F8R1_FB7_Pos                     (7U)                              
  9030. #define CAN_F8R1_FB7_Msk                     (0x1U << CAN_F8R1_FB7_Pos)        /*!< 0x00000080 */
  9031. #define CAN_F8R1_FB7                         CAN_F8R1_FB7_Msk                  /*!< Filter bit 7 */
  9032. #define CAN_F8R1_FB8_Pos                     (8U)                              
  9033. #define CAN_F8R1_FB8_Msk                     (0x1U << CAN_F8R1_FB8_Pos)        /*!< 0x00000100 */
  9034. #define CAN_F8R1_FB8                         CAN_F8R1_FB8_Msk                  /*!< Filter bit 8 */
  9035. #define CAN_F8R1_FB9_Pos                     (9U)                              
  9036. #define CAN_F8R1_FB9_Msk                     (0x1U << CAN_F8R1_FB9_Pos)        /*!< 0x00000200 */
  9037. #define CAN_F8R1_FB9                         CAN_F8R1_FB9_Msk                  /*!< Filter bit 9 */
  9038. #define CAN_F8R1_FB10_Pos                    (10U)                            
  9039. #define CAN_F8R1_FB10_Msk                    (0x1U << CAN_F8R1_FB10_Pos)       /*!< 0x00000400 */
  9040. #define CAN_F8R1_FB10                        CAN_F8R1_FB10_Msk                 /*!< Filter bit 10 */
  9041. #define CAN_F8R1_FB11_Pos                    (11U)                            
  9042. #define CAN_F8R1_FB11_Msk                    (0x1U << CAN_F8R1_FB11_Pos)       /*!< 0x00000800 */
  9043. #define CAN_F8R1_FB11                        CAN_F8R1_FB11_Msk                 /*!< Filter bit 11 */
  9044. #define CAN_F8R1_FB12_Pos                    (12U)                            
  9045. #define CAN_F8R1_FB12_Msk                    (0x1U << CAN_F8R1_FB12_Pos)       /*!< 0x00001000 */
  9046. #define CAN_F8R1_FB12                        CAN_F8R1_FB12_Msk                 /*!< Filter bit 12 */
  9047. #define CAN_F8R1_FB13_Pos                    (13U)                            
  9048. #define CAN_F8R1_FB13_Msk                    (0x1U << CAN_F8R1_FB13_Pos)       /*!< 0x00002000 */
  9049. #define CAN_F8R1_FB13                        CAN_F8R1_FB13_Msk                 /*!< Filter bit 13 */
  9050. #define CAN_F8R1_FB14_Pos                    (14U)                            
  9051. #define CAN_F8R1_FB14_Msk                    (0x1U << CAN_F8R1_FB14_Pos)       /*!< 0x00004000 */
  9052. #define CAN_F8R1_FB14                        CAN_F8R1_FB14_Msk                 /*!< Filter bit 14 */
  9053. #define CAN_F8R1_FB15_Pos                    (15U)                            
  9054. #define CAN_F8R1_FB15_Msk                    (0x1U << CAN_F8R1_FB15_Pos)       /*!< 0x00008000 */
  9055. #define CAN_F8R1_FB15                        CAN_F8R1_FB15_Msk                 /*!< Filter bit 15 */
  9056. #define CAN_F8R1_FB16_Pos                    (16U)                            
  9057. #define CAN_F8R1_FB16_Msk                    (0x1U << CAN_F8R1_FB16_Pos)       /*!< 0x00010000 */
  9058. #define CAN_F8R1_FB16                        CAN_F8R1_FB16_Msk                 /*!< Filter bit 16 */
  9059. #define CAN_F8R1_FB17_Pos                    (17U)                            
  9060. #define CAN_F8R1_FB17_Msk                    (0x1U << CAN_F8R1_FB17_Pos)       /*!< 0x00020000 */
  9061. #define CAN_F8R1_FB17                        CAN_F8R1_FB17_Msk                 /*!< Filter bit 17 */
  9062. #define CAN_F8R1_FB18_Pos                    (18U)                            
  9063. #define CAN_F8R1_FB18_Msk                    (0x1U << CAN_F8R1_FB18_Pos)       /*!< 0x00040000 */
  9064. #define CAN_F8R1_FB18                        CAN_F8R1_FB18_Msk                 /*!< Filter bit 18 */
  9065. #define CAN_F8R1_FB19_Pos                    (19U)                            
  9066. #define CAN_F8R1_FB19_Msk                    (0x1U << CAN_F8R1_FB19_Pos)       /*!< 0x00080000 */
  9067. #define CAN_F8R1_FB19                        CAN_F8R1_FB19_Msk                 /*!< Filter bit 19 */
  9068. #define CAN_F8R1_FB20_Pos                    (20U)                            
  9069. #define CAN_F8R1_FB20_Msk                    (0x1U << CAN_F8R1_FB20_Pos)       /*!< 0x00100000 */
  9070. #define CAN_F8R1_FB20                        CAN_F8R1_FB20_Msk                 /*!< Filter bit 20 */
  9071. #define CAN_F8R1_FB21_Pos                    (21U)                            
  9072. #define CAN_F8R1_FB21_Msk                    (0x1U << CAN_F8R1_FB21_Pos)       /*!< 0x00200000 */
  9073. #define CAN_F8R1_FB21                        CAN_F8R1_FB21_Msk                 /*!< Filter bit 21 */
  9074. #define CAN_F8R1_FB22_Pos                    (22U)                            
  9075. #define CAN_F8R1_FB22_Msk                    (0x1U << CAN_F8R1_FB22_Pos)       /*!< 0x00400000 */
  9076. #define CAN_F8R1_FB22                        CAN_F8R1_FB22_Msk                 /*!< Filter bit 22 */
  9077. #define CAN_F8R1_FB23_Pos                    (23U)                            
  9078. #define CAN_F8R1_FB23_Msk                    (0x1U << CAN_F8R1_FB23_Pos)       /*!< 0x00800000 */
  9079. #define CAN_F8R1_FB23                        CAN_F8R1_FB23_Msk                 /*!< Filter bit 23 */
  9080. #define CAN_F8R1_FB24_Pos                    (24U)                            
  9081. #define CAN_F8R1_FB24_Msk                    (0x1U << CAN_F8R1_FB24_Pos)       /*!< 0x01000000 */
  9082. #define CAN_F8R1_FB24                        CAN_F8R1_FB24_Msk                 /*!< Filter bit 24 */
  9083. #define CAN_F8R1_FB25_Pos                    (25U)                            
  9084. #define CAN_F8R1_FB25_Msk                    (0x1U << CAN_F8R1_FB25_Pos)       /*!< 0x02000000 */
  9085. #define CAN_F8R1_FB25                        CAN_F8R1_FB25_Msk                 /*!< Filter bit 25 */
  9086. #define CAN_F8R1_FB26_Pos                    (26U)                            
  9087. #define CAN_F8R1_FB26_Msk                    (0x1U << CAN_F8R1_FB26_Pos)       /*!< 0x04000000 */
  9088. #define CAN_F8R1_FB26                        CAN_F8R1_FB26_Msk                 /*!< Filter bit 26 */
  9089. #define CAN_F8R1_FB27_Pos                    (27U)                            
  9090. #define CAN_F8R1_FB27_Msk                    (0x1U << CAN_F8R1_FB27_Pos)       /*!< 0x08000000 */
  9091. #define CAN_F8R1_FB27                        CAN_F8R1_FB27_Msk                 /*!< Filter bit 27 */
  9092. #define CAN_F8R1_FB28_Pos                    (28U)                            
  9093. #define CAN_F8R1_FB28_Msk                    (0x1U << CAN_F8R1_FB28_Pos)       /*!< 0x10000000 */
  9094. #define CAN_F8R1_FB28                        CAN_F8R1_FB28_Msk                 /*!< Filter bit 28 */
  9095. #define CAN_F8R1_FB29_Pos                    (29U)                            
  9096. #define CAN_F8R1_FB29_Msk                    (0x1U << CAN_F8R1_FB29_Pos)       /*!< 0x20000000 */
  9097. #define CAN_F8R1_FB29                        CAN_F8R1_FB29_Msk                 /*!< Filter bit 29 */
  9098. #define CAN_F8R1_FB30_Pos                    (30U)                            
  9099. #define CAN_F8R1_FB30_Msk                    (0x1U << CAN_F8R1_FB30_Pos)       /*!< 0x40000000 */
  9100. #define CAN_F8R1_FB30                        CAN_F8R1_FB30_Msk                 /*!< Filter bit 30 */
  9101. #define CAN_F8R1_FB31_Pos                    (31U)                            
  9102. #define CAN_F8R1_FB31_Msk                    (0x1U << CAN_F8R1_FB31_Pos)       /*!< 0x80000000 */
  9103. #define CAN_F8R1_FB31                        CAN_F8R1_FB31_Msk                 /*!< Filter bit 31 */
  9104.  
  9105. /*******************  Bit definition for CAN_F9R1 register  *******************/
  9106. #define CAN_F9R1_FB0_Pos                     (0U)                              
  9107. #define CAN_F9R1_FB0_Msk                     (0x1U << CAN_F9R1_FB0_Pos)        /*!< 0x00000001 */
  9108. #define CAN_F9R1_FB0                         CAN_F9R1_FB0_Msk                  /*!< Filter bit 0 */
  9109. #define CAN_F9R1_FB1_Pos                     (1U)                              
  9110. #define CAN_F9R1_FB1_Msk                     (0x1U << CAN_F9R1_FB1_Pos)        /*!< 0x00000002 */
  9111. #define CAN_F9R1_FB1                         CAN_F9R1_FB1_Msk                  /*!< Filter bit 1 */
  9112. #define CAN_F9R1_FB2_Pos                     (2U)                              
  9113. #define CAN_F9R1_FB2_Msk                     (0x1U << CAN_F9R1_FB2_Pos)        /*!< 0x00000004 */
  9114. #define CAN_F9R1_FB2                         CAN_F9R1_FB2_Msk                  /*!< Filter bit 2 */
  9115. #define CAN_F9R1_FB3_Pos                     (3U)                              
  9116. #define CAN_F9R1_FB3_Msk                     (0x1U << CAN_F9R1_FB3_Pos)        /*!< 0x00000008 */
  9117. #define CAN_F9R1_FB3                         CAN_F9R1_FB3_Msk                  /*!< Filter bit 3 */
  9118. #define CAN_F9R1_FB4_Pos                     (4U)                              
  9119. #define CAN_F9R1_FB4_Msk                     (0x1U << CAN_F9R1_FB4_Pos)        /*!< 0x00000010 */
  9120. #define CAN_F9R1_FB4                         CAN_F9R1_FB4_Msk                  /*!< Filter bit 4 */
  9121. #define CAN_F9R1_FB5_Pos                     (5U)                              
  9122. #define CAN_F9R1_FB5_Msk                     (0x1U << CAN_F9R1_FB5_Pos)        /*!< 0x00000020 */
  9123. #define CAN_F9R1_FB5                         CAN_F9R1_FB5_Msk                  /*!< Filter bit 5 */
  9124. #define CAN_F9R1_FB6_Pos                     (6U)                              
  9125. #define CAN_F9R1_FB6_Msk                     (0x1U << CAN_F9R1_FB6_Pos)        /*!< 0x00000040 */
  9126. #define CAN_F9R1_FB6                         CAN_F9R1_FB6_Msk                  /*!< Filter bit 6 */
  9127. #define CAN_F9R1_FB7_Pos                     (7U)                              
  9128. #define CAN_F9R1_FB7_Msk                     (0x1U << CAN_F9R1_FB7_Pos)        /*!< 0x00000080 */
  9129. #define CAN_F9R1_FB7                         CAN_F9R1_FB7_Msk                  /*!< Filter bit 7 */
  9130. #define CAN_F9R1_FB8_Pos                     (8U)                              
  9131. #define CAN_F9R1_FB8_Msk                     (0x1U << CAN_F9R1_FB8_Pos)        /*!< 0x00000100 */
  9132. #define CAN_F9R1_FB8                         CAN_F9R1_FB8_Msk                  /*!< Filter bit 8 */
  9133. #define CAN_F9R1_FB9_Pos                     (9U)                              
  9134. #define CAN_F9R1_FB9_Msk                     (0x1U << CAN_F9R1_FB9_Pos)        /*!< 0x00000200 */
  9135. #define CAN_F9R1_FB9                         CAN_F9R1_FB9_Msk                  /*!< Filter bit 9 */
  9136. #define CAN_F9R1_FB10_Pos                    (10U)                            
  9137. #define CAN_F9R1_FB10_Msk                    (0x1U << CAN_F9R1_FB10_Pos)       /*!< 0x00000400 */
  9138. #define CAN_F9R1_FB10                        CAN_F9R1_FB10_Msk                 /*!< Filter bit 10 */
  9139. #define CAN_F9R1_FB11_Pos                    (11U)                            
  9140. #define CAN_F9R1_FB11_Msk                    (0x1U << CAN_F9R1_FB11_Pos)       /*!< 0x00000800 */
  9141. #define CAN_F9R1_FB11                        CAN_F9R1_FB11_Msk                 /*!< Filter bit 11 */
  9142. #define CAN_F9R1_FB12_Pos                    (12U)                            
  9143. #define CAN_F9R1_FB12_Msk                    (0x1U << CAN_F9R1_FB12_Pos)       /*!< 0x00001000 */
  9144. #define CAN_F9R1_FB12                        CAN_F9R1_FB12_Msk                 /*!< Filter bit 12 */
  9145. #define CAN_F9R1_FB13_Pos                    (13U)                            
  9146. #define CAN_F9R1_FB13_Msk                    (0x1U << CAN_F9R1_FB13_Pos)       /*!< 0x00002000 */
  9147. #define CAN_F9R1_FB13                        CAN_F9R1_FB13_Msk                 /*!< Filter bit 13 */
  9148. #define CAN_F9R1_FB14_Pos                    (14U)                            
  9149. #define CAN_F9R1_FB14_Msk                    (0x1U << CAN_F9R1_FB14_Pos)       /*!< 0x00004000 */
  9150. #define CAN_F9R1_FB14                        CAN_F9R1_FB14_Msk                 /*!< Filter bit 14 */
  9151. #define CAN_F9R1_FB15_Pos                    (15U)                            
  9152. #define CAN_F9R1_FB15_Msk                    (0x1U << CAN_F9R1_FB15_Pos)       /*!< 0x00008000 */
  9153. #define CAN_F9R1_FB15                        CAN_F9R1_FB15_Msk                 /*!< Filter bit 15 */
  9154. #define CAN_F9R1_FB16_Pos                    (16U)                            
  9155. #define CAN_F9R1_FB16_Msk                    (0x1U << CAN_F9R1_FB16_Pos)       /*!< 0x00010000 */
  9156. #define CAN_F9R1_FB16                        CAN_F9R1_FB16_Msk                 /*!< Filter bit 16 */
  9157. #define CAN_F9R1_FB17_Pos                    (17U)                            
  9158. #define CAN_F9R1_FB17_Msk                    (0x1U << CAN_F9R1_FB17_Pos)       /*!< 0x00020000 */
  9159. #define CAN_F9R1_FB17                        CAN_F9R1_FB17_Msk                 /*!< Filter bit 17 */
  9160. #define CAN_F9R1_FB18_Pos                    (18U)                            
  9161. #define CAN_F9R1_FB18_Msk                    (0x1U << CAN_F9R1_FB18_Pos)       /*!< 0x00040000 */
  9162. #define CAN_F9R1_FB18                        CAN_F9R1_FB18_Msk                 /*!< Filter bit 18 */
  9163. #define CAN_F9R1_FB19_Pos                    (19U)                            
  9164. #define CAN_F9R1_FB19_Msk                    (0x1U << CAN_F9R1_FB19_Pos)       /*!< 0x00080000 */
  9165. #define CAN_F9R1_FB19                        CAN_F9R1_FB19_Msk                 /*!< Filter bit 19 */
  9166. #define CAN_F9R1_FB20_Pos                    (20U)                            
  9167. #define CAN_F9R1_FB20_Msk                    (0x1U << CAN_F9R1_FB20_Pos)       /*!< 0x00100000 */
  9168. #define CAN_F9R1_FB20                        CAN_F9R1_FB20_Msk                 /*!< Filter bit 20 */
  9169. #define CAN_F9R1_FB21_Pos                    (21U)                            
  9170. #define CAN_F9R1_FB21_Msk                    (0x1U << CAN_F9R1_FB21_Pos)       /*!< 0x00200000 */
  9171. #define CAN_F9R1_FB21                        CAN_F9R1_FB21_Msk                 /*!< Filter bit 21 */
  9172. #define CAN_F9R1_FB22_Pos                    (22U)                            
  9173. #define CAN_F9R1_FB22_Msk                    (0x1U << CAN_F9R1_FB22_Pos)       /*!< 0x00400000 */
  9174. #define CAN_F9R1_FB22                        CAN_F9R1_FB22_Msk                 /*!< Filter bit 22 */
  9175. #define CAN_F9R1_FB23_Pos                    (23U)                            
  9176. #define CAN_F9R1_FB23_Msk                    (0x1U << CAN_F9R1_FB23_Pos)       /*!< 0x00800000 */
  9177. #define CAN_F9R1_FB23                        CAN_F9R1_FB23_Msk                 /*!< Filter bit 23 */
  9178. #define CAN_F9R1_FB24_Pos                    (24U)                            
  9179. #define CAN_F9R1_FB24_Msk                    (0x1U << CAN_F9R1_FB24_Pos)       /*!< 0x01000000 */
  9180. #define CAN_F9R1_FB24                        CAN_F9R1_FB24_Msk                 /*!< Filter bit 24 */
  9181. #define CAN_F9R1_FB25_Pos                    (25U)                            
  9182. #define CAN_F9R1_FB25_Msk                    (0x1U << CAN_F9R1_FB25_Pos)       /*!< 0x02000000 */
  9183. #define CAN_F9R1_FB25                        CAN_F9R1_FB25_Msk                 /*!< Filter bit 25 */
  9184. #define CAN_F9R1_FB26_Pos                    (26U)                            
  9185. #define CAN_F9R1_FB26_Msk                    (0x1U << CAN_F9R1_FB26_Pos)       /*!< 0x04000000 */
  9186. #define CAN_F9R1_FB26                        CAN_F9R1_FB26_Msk                 /*!< Filter bit 26 */
  9187. #define CAN_F9R1_FB27_Pos                    (27U)                            
  9188. #define CAN_F9R1_FB27_Msk                    (0x1U << CAN_F9R1_FB27_Pos)       /*!< 0x08000000 */
  9189. #define CAN_F9R1_FB27                        CAN_F9R1_FB27_Msk                 /*!< Filter bit 27 */
  9190. #define CAN_F9R1_FB28_Pos                    (28U)                            
  9191. #define CAN_F9R1_FB28_Msk                    (0x1U << CAN_F9R1_FB28_Pos)       /*!< 0x10000000 */
  9192. #define CAN_F9R1_FB28                        CAN_F9R1_FB28_Msk                 /*!< Filter bit 28 */
  9193. #define CAN_F9R1_FB29_Pos                    (29U)                            
  9194. #define CAN_F9R1_FB29_Msk                    (0x1U << CAN_F9R1_FB29_Pos)       /*!< 0x20000000 */
  9195. #define CAN_F9R1_FB29                        CAN_F9R1_FB29_Msk                 /*!< Filter bit 29 */
  9196. #define CAN_F9R1_FB30_Pos                    (30U)                            
  9197. #define CAN_F9R1_FB30_Msk                    (0x1U << CAN_F9R1_FB30_Pos)       /*!< 0x40000000 */
  9198. #define CAN_F9R1_FB30                        CAN_F9R1_FB30_Msk                 /*!< Filter bit 30 */
  9199. #define CAN_F9R1_FB31_Pos                    (31U)                            
  9200. #define CAN_F9R1_FB31_Msk                    (0x1U << CAN_F9R1_FB31_Pos)       /*!< 0x80000000 */
  9201. #define CAN_F9R1_FB31                        CAN_F9R1_FB31_Msk                 /*!< Filter bit 31 */
  9202.  
  9203. /*******************  Bit definition for CAN_F10R1 register  ******************/
  9204. #define CAN_F10R1_FB0_Pos                    (0U)                              
  9205. #define CAN_F10R1_FB0_Msk                    (0x1U << CAN_F10R1_FB0_Pos)       /*!< 0x00000001 */
  9206. #define CAN_F10R1_FB0                        CAN_F10R1_FB0_Msk                 /*!< Filter bit 0 */
  9207. #define CAN_F10R1_FB1_Pos                    (1U)                              
  9208. #define CAN_F10R1_FB1_Msk                    (0x1U << CAN_F10R1_FB1_Pos)       /*!< 0x00000002 */
  9209. #define CAN_F10R1_FB1                        CAN_F10R1_FB1_Msk                 /*!< Filter bit 1 */
  9210. #define CAN_F10R1_FB2_Pos                    (2U)                              
  9211. #define CAN_F10R1_FB2_Msk                    (0x1U << CAN_F10R1_FB2_Pos)       /*!< 0x00000004 */
  9212. #define CAN_F10R1_FB2                        CAN_F10R1_FB2_Msk                 /*!< Filter bit 2 */
  9213. #define CAN_F10R1_FB3_Pos                    (3U)                              
  9214. #define CAN_F10R1_FB3_Msk                    (0x1U << CAN_F10R1_FB3_Pos)       /*!< 0x00000008 */
  9215. #define CAN_F10R1_FB3                        CAN_F10R1_FB3_Msk                 /*!< Filter bit 3 */
  9216. #define CAN_F10R1_FB4_Pos                    (4U)                              
  9217. #define CAN_F10R1_FB4_Msk                    (0x1U << CAN_F10R1_FB4_Pos)       /*!< 0x00000010 */
  9218. #define CAN_F10R1_FB4                        CAN_F10R1_FB4_Msk                 /*!< Filter bit 4 */
  9219. #define CAN_F10R1_FB5_Pos                    (5U)                              
  9220. #define CAN_F10R1_FB5_Msk                    (0x1U << CAN_F10R1_FB5_Pos)       /*!< 0x00000020 */
  9221. #define CAN_F10R1_FB5                        CAN_F10R1_FB5_Msk                 /*!< Filter bit 5 */
  9222. #define CAN_F10R1_FB6_Pos                    (6U)                              
  9223. #define CAN_F10R1_FB6_Msk                    (0x1U << CAN_F10R1_FB6_Pos)       /*!< 0x00000040 */
  9224. #define CAN_F10R1_FB6                        CAN_F10R1_FB6_Msk                 /*!< Filter bit 6 */
  9225. #define CAN_F10R1_FB7_Pos                    (7U)                              
  9226. #define CAN_F10R1_FB7_Msk                    (0x1U << CAN_F10R1_FB7_Pos)       /*!< 0x00000080 */
  9227. #define CAN_F10R1_FB7                        CAN_F10R1_FB7_Msk                 /*!< Filter bit 7 */
  9228. #define CAN_F10R1_FB8_Pos                    (8U)                              
  9229. #define CAN_F10R1_FB8_Msk                    (0x1U << CAN_F10R1_FB8_Pos)       /*!< 0x00000100 */
  9230. #define CAN_F10R1_FB8                        CAN_F10R1_FB8_Msk                 /*!< Filter bit 8 */
  9231. #define CAN_F10R1_FB9_Pos                    (9U)                              
  9232. #define CAN_F10R1_FB9_Msk                    (0x1U << CAN_F10R1_FB9_Pos)       /*!< 0x00000200 */
  9233. #define CAN_F10R1_FB9                        CAN_F10R1_FB9_Msk                 /*!< Filter bit 9 */
  9234. #define CAN_F10R1_FB10_Pos                   (10U)                            
  9235. #define CAN_F10R1_FB10_Msk                   (0x1U << CAN_F10R1_FB10_Pos)      /*!< 0x00000400 */
  9236. #define CAN_F10R1_FB10                       CAN_F10R1_FB10_Msk                /*!< Filter bit 10 */
  9237. #define CAN_F10R1_FB11_Pos                   (11U)                            
  9238. #define CAN_F10R1_FB11_Msk                   (0x1U << CAN_F10R1_FB11_Pos)      /*!< 0x00000800 */
  9239. #define CAN_F10R1_FB11                       CAN_F10R1_FB11_Msk                /*!< Filter bit 11 */
  9240. #define CAN_F10R1_FB12_Pos                   (12U)                            
  9241. #define CAN_F10R1_FB12_Msk                   (0x1U << CAN_F10R1_FB12_Pos)      /*!< 0x00001000 */
  9242. #define CAN_F10R1_FB12                       CAN_F10R1_FB12_Msk                /*!< Filter bit 12 */
  9243. #define CAN_F10R1_FB13_Pos                   (13U)                            
  9244. #define CAN_F10R1_FB13_Msk                   (0x1U << CAN_F10R1_FB13_Pos)      /*!< 0x00002000 */
  9245. #define CAN_F10R1_FB13                       CAN_F10R1_FB13_Msk                /*!< Filter bit 13 */
  9246. #define CAN_F10R1_FB14_Pos                   (14U)                            
  9247. #define CAN_F10R1_FB14_Msk                   (0x1U << CAN_F10R1_FB14_Pos)      /*!< 0x00004000 */
  9248. #define CAN_F10R1_FB14                       CAN_F10R1_FB14_Msk                /*!< Filter bit 14 */
  9249. #define CAN_F10R1_FB15_Pos                   (15U)                            
  9250. #define CAN_F10R1_FB15_Msk                   (0x1U << CAN_F10R1_FB15_Pos)      /*!< 0x00008000 */
  9251. #define CAN_F10R1_FB15                       CAN_F10R1_FB15_Msk                /*!< Filter bit 15 */
  9252. #define CAN_F10R1_FB16_Pos                   (16U)                            
  9253. #define CAN_F10R1_FB16_Msk                   (0x1U << CAN_F10R1_FB16_Pos)      /*!< 0x00010000 */
  9254. #define CAN_F10R1_FB16                       CAN_F10R1_FB16_Msk                /*!< Filter bit 16 */
  9255. #define CAN_F10R1_FB17_Pos                   (17U)                            
  9256. #define CAN_F10R1_FB17_Msk                   (0x1U << CAN_F10R1_FB17_Pos)      /*!< 0x00020000 */
  9257. #define CAN_F10R1_FB17                       CAN_F10R1_FB17_Msk                /*!< Filter bit 17 */
  9258. #define CAN_F10R1_FB18_Pos                   (18U)                            
  9259. #define CAN_F10R1_FB18_Msk                   (0x1U << CAN_F10R1_FB18_Pos)      /*!< 0x00040000 */
  9260. #define CAN_F10R1_FB18                       CAN_F10R1_FB18_Msk                /*!< Filter bit 18 */
  9261. #define CAN_F10R1_FB19_Pos                   (19U)                            
  9262. #define CAN_F10R1_FB19_Msk                   (0x1U << CAN_F10R1_FB19_Pos)      /*!< 0x00080000 */
  9263. #define CAN_F10R1_FB19                       CAN_F10R1_FB19_Msk                /*!< Filter bit 19 */
  9264. #define CAN_F10R1_FB20_Pos                   (20U)                            
  9265. #define CAN_F10R1_FB20_Msk                   (0x1U << CAN_F10R1_FB20_Pos)      /*!< 0x00100000 */
  9266. #define CAN_F10R1_FB20                       CAN_F10R1_FB20_Msk                /*!< Filter bit 20 */
  9267. #define CAN_F10R1_FB21_Pos                   (21U)                            
  9268. #define CAN_F10R1_FB21_Msk                   (0x1U << CAN_F10R1_FB21_Pos)      /*!< 0x00200000 */
  9269. #define CAN_F10R1_FB21                       CAN_F10R1_FB21_Msk                /*!< Filter bit 21 */
  9270. #define CAN_F10R1_FB22_Pos                   (22U)                            
  9271. #define CAN_F10R1_FB22_Msk                   (0x1U << CAN_F10R1_FB22_Pos)      /*!< 0x00400000 */
  9272. #define CAN_F10R1_FB22                       CAN_F10R1_FB22_Msk                /*!< Filter bit 22 */
  9273. #define CAN_F10R1_FB23_Pos                   (23U)                            
  9274. #define CAN_F10R1_FB23_Msk                   (0x1U << CAN_F10R1_FB23_Pos)      /*!< 0x00800000 */
  9275. #define CAN_F10R1_FB23                       CAN_F10R1_FB23_Msk                /*!< Filter bit 23 */
  9276. #define CAN_F10R1_FB24_Pos                   (24U)                            
  9277. #define CAN_F10R1_FB24_Msk                   (0x1U << CAN_F10R1_FB24_Pos)      /*!< 0x01000000 */
  9278. #define CAN_F10R1_FB24                       CAN_F10R1_FB24_Msk                /*!< Filter bit 24 */
  9279. #define CAN_F10R1_FB25_Pos                   (25U)                            
  9280. #define CAN_F10R1_FB25_Msk                   (0x1U << CAN_F10R1_FB25_Pos)      /*!< 0x02000000 */
  9281. #define CAN_F10R1_FB25                       CAN_F10R1_FB25_Msk                /*!< Filter bit 25 */
  9282. #define CAN_F10R1_FB26_Pos                   (26U)                            
  9283. #define CAN_F10R1_FB26_Msk                   (0x1U << CAN_F10R1_FB26_Pos)      /*!< 0x04000000 */
  9284. #define CAN_F10R1_FB26                       CAN_F10R1_FB26_Msk                /*!< Filter bit 26 */
  9285. #define CAN_F10R1_FB27_Pos                   (27U)                            
  9286. #define CAN_F10R1_FB27_Msk                   (0x1U << CAN_F10R1_FB27_Pos)      /*!< 0x08000000 */
  9287. #define CAN_F10R1_FB27                       CAN_F10R1_FB27_Msk                /*!< Filter bit 27 */
  9288. #define CAN_F10R1_FB28_Pos                   (28U)                            
  9289. #define CAN_F10R1_FB28_Msk                   (0x1U << CAN_F10R1_FB28_Pos)      /*!< 0x10000000 */
  9290. #define CAN_F10R1_FB28                       CAN_F10R1_FB28_Msk                /*!< Filter bit 28 */
  9291. #define CAN_F10R1_FB29_Pos                   (29U)                            
  9292. #define CAN_F10R1_FB29_Msk                   (0x1U << CAN_F10R1_FB29_Pos)      /*!< 0x20000000 */
  9293. #define CAN_F10R1_FB29                       CAN_F10R1_FB29_Msk                /*!< Filter bit 29 */
  9294. #define CAN_F10R1_FB30_Pos                   (30U)                            
  9295. #define CAN_F10R1_FB30_Msk                   (0x1U << CAN_F10R1_FB30_Pos)      /*!< 0x40000000 */
  9296. #define CAN_F10R1_FB30                       CAN_F10R1_FB30_Msk                /*!< Filter bit 30 */
  9297. #define CAN_F10R1_FB31_Pos                   (31U)                            
  9298. #define CAN_F10R1_FB31_Msk                   (0x1U << CAN_F10R1_FB31_Pos)      /*!< 0x80000000 */
  9299. #define CAN_F10R1_FB31                       CAN_F10R1_FB31_Msk                /*!< Filter bit 31 */
  9300.  
  9301. /*******************  Bit definition for CAN_F11R1 register  ******************/
  9302. #define CAN_F11R1_FB0_Pos                    (0U)                              
  9303. #define CAN_F11R1_FB0_Msk                    (0x1U << CAN_F11R1_FB0_Pos)       /*!< 0x00000001 */
  9304. #define CAN_F11R1_FB0                        CAN_F11R1_FB0_Msk                 /*!< Filter bit 0 */
  9305. #define CAN_F11R1_FB1_Pos                    (1U)                              
  9306. #define CAN_F11R1_FB1_Msk                    (0x1U << CAN_F11R1_FB1_Pos)       /*!< 0x00000002 */
  9307. #define CAN_F11R1_FB1                        CAN_F11R1_FB1_Msk                 /*!< Filter bit 1 */
  9308. #define CAN_F11R1_FB2_Pos                    (2U)                              
  9309. #define CAN_F11R1_FB2_Msk                    (0x1U << CAN_F11R1_FB2_Pos)       /*!< 0x00000004 */
  9310. #define CAN_F11R1_FB2                        CAN_F11R1_FB2_Msk                 /*!< Filter bit 2 */
  9311. #define CAN_F11R1_FB3_Pos                    (3U)                              
  9312. #define CAN_F11R1_FB3_Msk                    (0x1U << CAN_F11R1_FB3_Pos)       /*!< 0x00000008 */
  9313. #define CAN_F11R1_FB3                        CAN_F11R1_FB3_Msk                 /*!< Filter bit 3 */
  9314. #define CAN_F11R1_FB4_Pos                    (4U)                              
  9315. #define CAN_F11R1_FB4_Msk                    (0x1U << CAN_F11R1_FB4_Pos)       /*!< 0x00000010 */
  9316. #define CAN_F11R1_FB4                        CAN_F11R1_FB4_Msk                 /*!< Filter bit 4 */
  9317. #define CAN_F11R1_FB5_Pos                    (5U)                              
  9318. #define CAN_F11R1_FB5_Msk                    (0x1U << CAN_F11R1_FB5_Pos)       /*!< 0x00000020 */
  9319. #define CAN_F11R1_FB5                        CAN_F11R1_FB5_Msk                 /*!< Filter bit 5 */
  9320. #define CAN_F11R1_FB6_Pos                    (6U)                              
  9321. #define CAN_F11R1_FB6_Msk                    (0x1U << CAN_F11R1_FB6_Pos)       /*!< 0x00000040 */
  9322. #define CAN_F11R1_FB6                        CAN_F11R1_FB6_Msk                 /*!< Filter bit 6 */
  9323. #define CAN_F11R1_FB7_Pos                    (7U)                              
  9324. #define CAN_F11R1_FB7_Msk                    (0x1U << CAN_F11R1_FB7_Pos)       /*!< 0x00000080 */
  9325. #define CAN_F11R1_FB7                        CAN_F11R1_FB7_Msk                 /*!< Filter bit 7 */
  9326. #define CAN_F11R1_FB8_Pos                    (8U)                              
  9327. #define CAN_F11R1_FB8_Msk                    (0x1U << CAN_F11R1_FB8_Pos)       /*!< 0x00000100 */
  9328. #define CAN_F11R1_FB8                        CAN_F11R1_FB8_Msk                 /*!< Filter bit 8 */
  9329. #define CAN_F11R1_FB9_Pos                    (9U)                              
  9330. #define CAN_F11R1_FB9_Msk                    (0x1U << CAN_F11R1_FB9_Pos)       /*!< 0x00000200 */
  9331. #define CAN_F11R1_FB9                        CAN_F11R1_FB9_Msk                 /*!< Filter bit 9 */
  9332. #define CAN_F11R1_FB10_Pos                   (10U)                            
  9333. #define CAN_F11R1_FB10_Msk                   (0x1U << CAN_F11R1_FB10_Pos)      /*!< 0x00000400 */
  9334. #define CAN_F11R1_FB10                       CAN_F11R1_FB10_Msk                /*!< Filter bit 10 */
  9335. #define CAN_F11R1_FB11_Pos                   (11U)                            
  9336. #define CAN_F11R1_FB11_Msk                   (0x1U << CAN_F11R1_FB11_Pos)      /*!< 0x00000800 */
  9337. #define CAN_F11R1_FB11                       CAN_F11R1_FB11_Msk                /*!< Filter bit 11 */
  9338. #define CAN_F11R1_FB12_Pos                   (12U)                            
  9339. #define CAN_F11R1_FB12_Msk                   (0x1U << CAN_F11R1_FB12_Pos)      /*!< 0x00001000 */
  9340. #define CAN_F11R1_FB12                       CAN_F11R1_FB12_Msk                /*!< Filter bit 12 */
  9341. #define CAN_F11R1_FB13_Pos                   (13U)                            
  9342. #define CAN_F11R1_FB13_Msk                   (0x1U << CAN_F11R1_FB13_Pos)      /*!< 0x00002000 */
  9343. #define CAN_F11R1_FB13                       CAN_F11R1_FB13_Msk                /*!< Filter bit 13 */
  9344. #define CAN_F11R1_FB14_Pos                   (14U)                            
  9345. #define CAN_F11R1_FB14_Msk                   (0x1U << CAN_F11R1_FB14_Pos)      /*!< 0x00004000 */
  9346. #define CAN_F11R1_FB14                       CAN_F11R1_FB14_Msk                /*!< Filter bit 14 */
  9347. #define CAN_F11R1_FB15_Pos                   (15U)                            
  9348. #define CAN_F11R1_FB15_Msk                   (0x1U << CAN_F11R1_FB15_Pos)      /*!< 0x00008000 */
  9349. #define CAN_F11R1_FB15                       CAN_F11R1_FB15_Msk                /*!< Filter bit 15 */
  9350. #define CAN_F11R1_FB16_Pos                   (16U)                            
  9351. #define CAN_F11R1_FB16_Msk                   (0x1U << CAN_F11R1_FB16_Pos)      /*!< 0x00010000 */
  9352. #define CAN_F11R1_FB16                       CAN_F11R1_FB16_Msk                /*!< Filter bit 16 */
  9353. #define CAN_F11R1_FB17_Pos                   (17U)                            
  9354. #define CAN_F11R1_FB17_Msk                   (0x1U << CAN_F11R1_FB17_Pos)      /*!< 0x00020000 */
  9355. #define CAN_F11R1_FB17                       CAN_F11R1_FB17_Msk                /*!< Filter bit 17 */
  9356. #define CAN_F11R1_FB18_Pos                   (18U)                            
  9357. #define CAN_F11R1_FB18_Msk                   (0x1U << CAN_F11R1_FB18_Pos)      /*!< 0x00040000 */
  9358. #define CAN_F11R1_FB18                       CAN_F11R1_FB18_Msk                /*!< Filter bit 18 */
  9359. #define CAN_F11R1_FB19_Pos                   (19U)                            
  9360. #define CAN_F11R1_FB19_Msk                   (0x1U << CAN_F11R1_FB19_Pos)      /*!< 0x00080000 */
  9361. #define CAN_F11R1_FB19                       CAN_F11R1_FB19_Msk                /*!< Filter bit 19 */
  9362. #define CAN_F11R1_FB20_Pos                   (20U)                            
  9363. #define CAN_F11R1_FB20_Msk                   (0x1U << CAN_F11R1_FB20_Pos)      /*!< 0x00100000 */
  9364. #define CAN_F11R1_FB20                       CAN_F11R1_FB20_Msk                /*!< Filter bit 20 */
  9365. #define CAN_F11R1_FB21_Pos                   (21U)                            
  9366. #define CAN_F11R1_FB21_Msk                   (0x1U << CAN_F11R1_FB21_Pos)      /*!< 0x00200000 */
  9367. #define CAN_F11R1_FB21                       CAN_F11R1_FB21_Msk                /*!< Filter bit 21 */
  9368. #define CAN_F11R1_FB22_Pos                   (22U)                            
  9369. #define CAN_F11R1_FB22_Msk                   (0x1U << CAN_F11R1_FB22_Pos)      /*!< 0x00400000 */
  9370. #define CAN_F11R1_FB22                       CAN_F11R1_FB22_Msk                /*!< Filter bit 22 */
  9371. #define CAN_F11R1_FB23_Pos                   (23U)                            
  9372. #define CAN_F11R1_FB23_Msk                   (0x1U << CAN_F11R1_FB23_Pos)      /*!< 0x00800000 */
  9373. #define CAN_F11R1_FB23                       CAN_F11R1_FB23_Msk                /*!< Filter bit 23 */
  9374. #define CAN_F11R1_FB24_Pos                   (24U)                            
  9375. #define CAN_F11R1_FB24_Msk                   (0x1U << CAN_F11R1_FB24_Pos)      /*!< 0x01000000 */
  9376. #define CAN_F11R1_FB24                       CAN_F11R1_FB24_Msk                /*!< Filter bit 24 */
  9377. #define CAN_F11R1_FB25_Pos                   (25U)                            
  9378. #define CAN_F11R1_FB25_Msk                   (0x1U << CAN_F11R1_FB25_Pos)      /*!< 0x02000000 */
  9379. #define CAN_F11R1_FB25                       CAN_F11R1_FB25_Msk                /*!< Filter bit 25 */
  9380. #define CAN_F11R1_FB26_Pos                   (26U)                            
  9381. #define CAN_F11R1_FB26_Msk                   (0x1U << CAN_F11R1_FB26_Pos)      /*!< 0x04000000 */
  9382. #define CAN_F11R1_FB26                       CAN_F11R1_FB26_Msk                /*!< Filter bit 26 */
  9383. #define CAN_F11R1_FB27_Pos                   (27U)                            
  9384. #define CAN_F11R1_FB27_Msk                   (0x1U << CAN_F11R1_FB27_Pos)      /*!< 0x08000000 */
  9385. #define CAN_F11R1_FB27                       CAN_F11R1_FB27_Msk                /*!< Filter bit 27 */
  9386. #define CAN_F11R1_FB28_Pos                   (28U)                            
  9387. #define CAN_F11R1_FB28_Msk                   (0x1U << CAN_F11R1_FB28_Pos)      /*!< 0x10000000 */
  9388. #define CAN_F11R1_FB28                       CAN_F11R1_FB28_Msk                /*!< Filter bit 28 */
  9389. #define CAN_F11R1_FB29_Pos                   (29U)                            
  9390. #define CAN_F11R1_FB29_Msk                   (0x1U << CAN_F11R1_FB29_Pos)      /*!< 0x20000000 */
  9391. #define CAN_F11R1_FB29                       CAN_F11R1_FB29_Msk                /*!< Filter bit 29 */
  9392. #define CAN_F11R1_FB30_Pos                   (30U)                            
  9393. #define CAN_F11R1_FB30_Msk                   (0x1U << CAN_F11R1_FB30_Pos)      /*!< 0x40000000 */
  9394. #define CAN_F11R1_FB30                       CAN_F11R1_FB30_Msk                /*!< Filter bit 30 */
  9395. #define CAN_F11R1_FB31_Pos                   (31U)                            
  9396. #define CAN_F11R1_FB31_Msk                   (0x1U << CAN_F11R1_FB31_Pos)      /*!< 0x80000000 */
  9397. #define CAN_F11R1_FB31                       CAN_F11R1_FB31_Msk                /*!< Filter bit 31 */
  9398.  
  9399. /*******************  Bit definition for CAN_F12R1 register  ******************/
  9400. #define CAN_F12R1_FB0_Pos                    (0U)                              
  9401. #define CAN_F12R1_FB0_Msk                    (0x1U << CAN_F12R1_FB0_Pos)       /*!< 0x00000001 */
  9402. #define CAN_F12R1_FB0                        CAN_F12R1_FB0_Msk                 /*!< Filter bit 0 */
  9403. #define CAN_F12R1_FB1_Pos                    (1U)                              
  9404. #define CAN_F12R1_FB1_Msk                    (0x1U << CAN_F12R1_FB1_Pos)       /*!< 0x00000002 */
  9405. #define CAN_F12R1_FB1                        CAN_F12R1_FB1_Msk                 /*!< Filter bit 1 */
  9406. #define CAN_F12R1_FB2_Pos                    (2U)                              
  9407. #define CAN_F12R1_FB2_Msk                    (0x1U << CAN_F12R1_FB2_Pos)       /*!< 0x00000004 */
  9408. #define CAN_F12R1_FB2                        CAN_F12R1_FB2_Msk                 /*!< Filter bit 2 */
  9409. #define CAN_F12R1_FB3_Pos                    (3U)                              
  9410. #define CAN_F12R1_FB3_Msk                    (0x1U << CAN_F12R1_FB3_Pos)       /*!< 0x00000008 */
  9411. #define CAN_F12R1_FB3                        CAN_F12R1_FB3_Msk                 /*!< Filter bit 3 */
  9412. #define CAN_F12R1_FB4_Pos                    (4U)                              
  9413. #define CAN_F12R1_FB4_Msk                    (0x1U << CAN_F12R1_FB4_Pos)       /*!< 0x00000010 */
  9414. #define CAN_F12R1_FB4                        CAN_F12R1_FB4_Msk                 /*!< Filter bit 4 */
  9415. #define CAN_F12R1_FB5_Pos                    (5U)                              
  9416. #define CAN_F12R1_FB5_Msk                    (0x1U << CAN_F12R1_FB5_Pos)       /*!< 0x00000020 */
  9417. #define CAN_F12R1_FB5                        CAN_F12R1_FB5_Msk                 /*!< Filter bit 5 */
  9418. #define CAN_F12R1_FB6_Pos                    (6U)                              
  9419. #define CAN_F12R1_FB6_Msk                    (0x1U << CAN_F12R1_FB6_Pos)       /*!< 0x00000040 */
  9420. #define CAN_F12R1_FB6                        CAN_F12R1_FB6_Msk                 /*!< Filter bit 6 */
  9421. #define CAN_F12R1_FB7_Pos                    (7U)                              
  9422. #define CAN_F12R1_FB7_Msk                    (0x1U << CAN_F12R1_FB7_Pos)       /*!< 0x00000080 */
  9423. #define CAN_F12R1_FB7                        CAN_F12R1_FB7_Msk                 /*!< Filter bit 7 */
  9424. #define CAN_F12R1_FB8_Pos                    (8U)                              
  9425. #define CAN_F12R1_FB8_Msk                    (0x1U << CAN_F12R1_FB8_Pos)       /*!< 0x00000100 */
  9426. #define CAN_F12R1_FB8                        CAN_F12R1_FB8_Msk                 /*!< Filter bit 8 */
  9427. #define CAN_F12R1_FB9_Pos                    (9U)                              
  9428. #define CAN_F12R1_FB9_Msk                    (0x1U << CAN_F12R1_FB9_Pos)       /*!< 0x00000200 */
  9429. #define CAN_F12R1_FB9                        CAN_F12R1_FB9_Msk                 /*!< Filter bit 9 */
  9430. #define CAN_F12R1_FB10_Pos                   (10U)                            
  9431. #define CAN_F12R1_FB10_Msk                   (0x1U << CAN_F12R1_FB10_Pos)      /*!< 0x00000400 */
  9432. #define CAN_F12R1_FB10                       CAN_F12R1_FB10_Msk                /*!< Filter bit 10 */
  9433. #define CAN_F12R1_FB11_Pos                   (11U)                            
  9434. #define CAN_F12R1_FB11_Msk                   (0x1U << CAN_F12R1_FB11_Pos)      /*!< 0x00000800 */
  9435. #define CAN_F12R1_FB11                       CAN_F12R1_FB11_Msk                /*!< Filter bit 11 */
  9436. #define CAN_F12R1_FB12_Pos                   (12U)                            
  9437. #define CAN_F12R1_FB12_Msk                   (0x1U << CAN_F12R1_FB12_Pos)      /*!< 0x00001000 */
  9438. #define CAN_F12R1_FB12                       CAN_F12R1_FB12_Msk                /*!< Filter bit 12 */
  9439. #define CAN_F12R1_FB13_Pos                   (13U)                            
  9440. #define CAN_F12R1_FB13_Msk                   (0x1U << CAN_F12R1_FB13_Pos)      /*!< 0x00002000 */
  9441. #define CAN_F12R1_FB13                       CAN_F12R1_FB13_Msk                /*!< Filter bit 13 */
  9442. #define CAN_F12R1_FB14_Pos                   (14U)                            
  9443. #define CAN_F12R1_FB14_Msk                   (0x1U << CAN_F12R1_FB14_Pos)      /*!< 0x00004000 */
  9444. #define CAN_F12R1_FB14                       CAN_F12R1_FB14_Msk                /*!< Filter bit 14 */
  9445. #define CAN_F12R1_FB15_Pos                   (15U)                            
  9446. #define CAN_F12R1_FB15_Msk                   (0x1U << CAN_F12R1_FB15_Pos)      /*!< 0x00008000 */
  9447. #define CAN_F12R1_FB15                       CAN_F12R1_FB15_Msk                /*!< Filter bit 15 */
  9448. #define CAN_F12R1_FB16_Pos                   (16U)                            
  9449. #define CAN_F12R1_FB16_Msk                   (0x1U << CAN_F12R1_FB16_Pos)      /*!< 0x00010000 */
  9450. #define CAN_F12R1_FB16                       CAN_F12R1_FB16_Msk                /*!< Filter bit 16 */
  9451. #define CAN_F12R1_FB17_Pos                   (17U)                            
  9452. #define CAN_F12R1_FB17_Msk                   (0x1U << CAN_F12R1_FB17_Pos)      /*!< 0x00020000 */
  9453. #define CAN_F12R1_FB17                       CAN_F12R1_FB17_Msk                /*!< Filter bit 17 */
  9454. #define CAN_F12R1_FB18_Pos                   (18U)                            
  9455. #define CAN_F12R1_FB18_Msk                   (0x1U << CAN_F12R1_FB18_Pos)      /*!< 0x00040000 */
  9456. #define CAN_F12R1_FB18                       CAN_F12R1_FB18_Msk                /*!< Filter bit 18 */
  9457. #define CAN_F12R1_FB19_Pos                   (19U)                            
  9458. #define CAN_F12R1_FB19_Msk                   (0x1U << CAN_F12R1_FB19_Pos)      /*!< 0x00080000 */
  9459. #define CAN_F12R1_FB19                       CAN_F12R1_FB19_Msk                /*!< Filter bit 19 */
  9460. #define CAN_F12R1_FB20_Pos                   (20U)                            
  9461. #define CAN_F12R1_FB20_Msk                   (0x1U << CAN_F12R1_FB20_Pos)      /*!< 0x00100000 */
  9462. #define CAN_F12R1_FB20                       CAN_F12R1_FB20_Msk                /*!< Filter bit 20 */
  9463. #define CAN_F12R1_FB21_Pos                   (21U)                            
  9464. #define CAN_F12R1_FB21_Msk                   (0x1U << CAN_F12R1_FB21_Pos)      /*!< 0x00200000 */
  9465. #define CAN_F12R1_FB21                       CAN_F12R1_FB21_Msk                /*!< Filter bit 21 */
  9466. #define CAN_F12R1_FB22_Pos                   (22U)                            
  9467. #define CAN_F12R1_FB22_Msk                   (0x1U << CAN_F12R1_FB22_Pos)      /*!< 0x00400000 */
  9468. #define CAN_F12R1_FB22                       CAN_F12R1_FB22_Msk                /*!< Filter bit 22 */
  9469. #define CAN_F12R1_FB23_Pos                   (23U)                            
  9470. #define CAN_F12R1_FB23_Msk                   (0x1U << CAN_F12R1_FB23_Pos)      /*!< 0x00800000 */
  9471. #define CAN_F12R1_FB23                       CAN_F12R1_FB23_Msk                /*!< Filter bit 23 */
  9472. #define CAN_F12R1_FB24_Pos                   (24U)                            
  9473. #define CAN_F12R1_FB24_Msk                   (0x1U << CAN_F12R1_FB24_Pos)      /*!< 0x01000000 */
  9474. #define CAN_F12R1_FB24                       CAN_F12R1_FB24_Msk                /*!< Filter bit 24 */
  9475. #define CAN_F12R1_FB25_Pos                   (25U)                            
  9476. #define CAN_F12R1_FB25_Msk                   (0x1U << CAN_F12R1_FB25_Pos)      /*!< 0x02000000 */
  9477. #define CAN_F12R1_FB25                       CAN_F12R1_FB25_Msk                /*!< Filter bit 25 */
  9478. #define CAN_F12R1_FB26_Pos                   (26U)                            
  9479. #define CAN_F12R1_FB26_Msk                   (0x1U << CAN_F12R1_FB26_Pos)      /*!< 0x04000000 */
  9480. #define CAN_F12R1_FB26                       CAN_F12R1_FB26_Msk                /*!< Filter bit 26 */
  9481. #define CAN_F12R1_FB27_Pos                   (27U)                            
  9482. #define CAN_F12R1_FB27_Msk                   (0x1U << CAN_F12R1_FB27_Pos)      /*!< 0x08000000 */
  9483. #define CAN_F12R1_FB27                       CAN_F12R1_FB27_Msk                /*!< Filter bit 27 */
  9484. #define CAN_F12R1_FB28_Pos                   (28U)                            
  9485. #define CAN_F12R1_FB28_Msk                   (0x1U << CAN_F12R1_FB28_Pos)      /*!< 0x10000000 */
  9486. #define CAN_F12R1_FB28                       CAN_F12R1_FB28_Msk                /*!< Filter bit 28 */
  9487. #define CAN_F12R1_FB29_Pos                   (29U)                            
  9488. #define CAN_F12R1_FB29_Msk                   (0x1U << CAN_F12R1_FB29_Pos)      /*!< 0x20000000 */
  9489. #define CAN_F12R1_FB29                       CAN_F12R1_FB29_Msk                /*!< Filter bit 29 */
  9490. #define CAN_F12R1_FB30_Pos                   (30U)                            
  9491. #define CAN_F12R1_FB30_Msk                   (0x1U << CAN_F12R1_FB30_Pos)      /*!< 0x40000000 */
  9492. #define CAN_F12R1_FB30                       CAN_F12R1_FB30_Msk                /*!< Filter bit 30 */
  9493. #define CAN_F12R1_FB31_Pos                   (31U)                            
  9494. #define CAN_F12R1_FB31_Msk                   (0x1U << CAN_F12R1_FB31_Pos)      /*!< 0x80000000 */
  9495. #define CAN_F12R1_FB31                       CAN_F12R1_FB31_Msk                /*!< Filter bit 31 */
  9496.  
  9497. /*******************  Bit definition for CAN_F13R1 register  ******************/
  9498. #define CAN_F13R1_FB0_Pos                    (0U)                              
  9499. #define CAN_F13R1_FB0_Msk                    (0x1U << CAN_F13R1_FB0_Pos)       /*!< 0x00000001 */
  9500. #define CAN_F13R1_FB0                        CAN_F13R1_FB0_Msk                 /*!< Filter bit 0 */
  9501. #define CAN_F13R1_FB1_Pos                    (1U)                              
  9502. #define CAN_F13R1_FB1_Msk                    (0x1U << CAN_F13R1_FB1_Pos)       /*!< 0x00000002 */
  9503. #define CAN_F13R1_FB1                        CAN_F13R1_FB1_Msk                 /*!< Filter bit 1 */
  9504. #define CAN_F13R1_FB2_Pos                    (2U)                              
  9505. #define CAN_F13R1_FB2_Msk                    (0x1U << CAN_F13R1_FB2_Pos)       /*!< 0x00000004 */
  9506. #define CAN_F13R1_FB2                        CAN_F13R1_FB2_Msk                 /*!< Filter bit 2 */
  9507. #define CAN_F13R1_FB3_Pos                    (3U)                              
  9508. #define CAN_F13R1_FB3_Msk                    (0x1U << CAN_F13R1_FB3_Pos)       /*!< 0x00000008 */
  9509. #define CAN_F13R1_FB3                        CAN_F13R1_FB3_Msk                 /*!< Filter bit 3 */
  9510. #define CAN_F13R1_FB4_Pos                    (4U)                              
  9511. #define CAN_F13R1_FB4_Msk                    (0x1U << CAN_F13R1_FB4_Pos)       /*!< 0x00000010 */
  9512. #define CAN_F13R1_FB4                        CAN_F13R1_FB4_Msk                 /*!< Filter bit 4 */
  9513. #define CAN_F13R1_FB5_Pos                    (5U)                              
  9514. #define CAN_F13R1_FB5_Msk                    (0x1U << CAN_F13R1_FB5_Pos)       /*!< 0x00000020 */
  9515. #define CAN_F13R1_FB5                        CAN_F13R1_FB5_Msk                 /*!< Filter bit 5 */
  9516. #define CAN_F13R1_FB6_Pos                    (6U)                              
  9517. #define CAN_F13R1_FB6_Msk                    (0x1U << CAN_F13R1_FB6_Pos)       /*!< 0x00000040 */
  9518. #define CAN_F13R1_FB6                        CAN_F13R1_FB6_Msk                 /*!< Filter bit 6 */
  9519. #define CAN_F13R1_FB7_Pos                    (7U)                              
  9520. #define CAN_F13R1_FB7_Msk                    (0x1U << CAN_F13R1_FB7_Pos)       /*!< 0x00000080 */
  9521. #define CAN_F13R1_FB7                        CAN_F13R1_FB7_Msk                 /*!< Filter bit 7 */
  9522. #define CAN_F13R1_FB8_Pos                    (8U)                              
  9523. #define CAN_F13R1_FB8_Msk                    (0x1U << CAN_F13R1_FB8_Pos)       /*!< 0x00000100 */
  9524. #define CAN_F13R1_FB8                        CAN_F13R1_FB8_Msk                 /*!< Filter bit 8 */
  9525. #define CAN_F13R1_FB9_Pos                    (9U)                              
  9526. #define CAN_F13R1_FB9_Msk                    (0x1U << CAN_F13R1_FB9_Pos)       /*!< 0x00000200 */
  9527. #define CAN_F13R1_FB9                        CAN_F13R1_FB9_Msk                 /*!< Filter bit 9 */
  9528. #define CAN_F13R1_FB10_Pos                   (10U)                            
  9529. #define CAN_F13R1_FB10_Msk                   (0x1U << CAN_F13R1_FB10_Pos)      /*!< 0x00000400 */
  9530. #define CAN_F13R1_FB10                       CAN_F13R1_FB10_Msk                /*!< Filter bit 10 */
  9531. #define CAN_F13R1_FB11_Pos                   (11U)                            
  9532. #define CAN_F13R1_FB11_Msk                   (0x1U << CAN_F13R1_FB11_Pos)      /*!< 0x00000800 */
  9533. #define CAN_F13R1_FB11                       CAN_F13R1_FB11_Msk                /*!< Filter bit 11 */
  9534. #define CAN_F13R1_FB12_Pos                   (12U)                            
  9535. #define CAN_F13R1_FB12_Msk                   (0x1U << CAN_F13R1_FB12_Pos)      /*!< 0x00001000 */
  9536. #define CAN_F13R1_FB12                       CAN_F13R1_FB12_Msk                /*!< Filter bit 12 */
  9537. #define CAN_F13R1_FB13_Pos                   (13U)                            
  9538. #define CAN_F13R1_FB13_Msk                   (0x1U << CAN_F13R1_FB13_Pos)      /*!< 0x00002000 */
  9539. #define CAN_F13R1_FB13                       CAN_F13R1_FB13_Msk                /*!< Filter bit 13 */
  9540. #define CAN_F13R1_FB14_Pos                   (14U)                            
  9541. #define CAN_F13R1_FB14_Msk                   (0x1U << CAN_F13R1_FB14_Pos)      /*!< 0x00004000 */
  9542. #define CAN_F13R1_FB14                       CAN_F13R1_FB14_Msk                /*!< Filter bit 14 */
  9543. #define CAN_F13R1_FB15_Pos                   (15U)                            
  9544. #define CAN_F13R1_FB15_Msk                   (0x1U << CAN_F13R1_FB15_Pos)      /*!< 0x00008000 */
  9545. #define CAN_F13R1_FB15                       CAN_F13R1_FB15_Msk                /*!< Filter bit 15 */
  9546. #define CAN_F13R1_FB16_Pos                   (16U)                            
  9547. #define CAN_F13R1_FB16_Msk                   (0x1U << CAN_F13R1_FB16_Pos)      /*!< 0x00010000 */
  9548. #define CAN_F13R1_FB16                       CAN_F13R1_FB16_Msk                /*!< Filter bit 16 */
  9549. #define CAN_F13R1_FB17_Pos                   (17U)                            
  9550. #define CAN_F13R1_FB17_Msk                   (0x1U << CAN_F13R1_FB17_Pos)      /*!< 0x00020000 */
  9551. #define CAN_F13R1_FB17                       CAN_F13R1_FB17_Msk                /*!< Filter bit 17 */
  9552. #define CAN_F13R1_FB18_Pos                   (18U)                            
  9553. #define CAN_F13R1_FB18_Msk                   (0x1U << CAN_F13R1_FB18_Pos)      /*!< 0x00040000 */
  9554. #define CAN_F13R1_FB18                       CAN_F13R1_FB18_Msk                /*!< Filter bit 18 */
  9555. #define CAN_F13R1_FB19_Pos                   (19U)                            
  9556. #define CAN_F13R1_FB19_Msk                   (0x1U << CAN_F13R1_FB19_Pos)      /*!< 0x00080000 */
  9557. #define CAN_F13R1_FB19                       CAN_F13R1_FB19_Msk                /*!< Filter bit 19 */
  9558. #define CAN_F13R1_FB20_Pos                   (20U)                            
  9559. #define CAN_F13R1_FB20_Msk                   (0x1U << CAN_F13R1_FB20_Pos)      /*!< 0x00100000 */
  9560. #define CAN_F13R1_FB20                       CAN_F13R1_FB20_Msk                /*!< Filter bit 20 */
  9561. #define CAN_F13R1_FB21_Pos                   (21U)                            
  9562. #define CAN_F13R1_FB21_Msk                   (0x1U << CAN_F13R1_FB21_Pos)      /*!< 0x00200000 */
  9563. #define CAN_F13R1_FB21                       CAN_F13R1_FB21_Msk                /*!< Filter bit 21 */
  9564. #define CAN_F13R1_FB22_Pos                   (22U)                            
  9565. #define CAN_F13R1_FB22_Msk                   (0x1U << CAN_F13R1_FB22_Pos)      /*!< 0x00400000 */
  9566. #define CAN_F13R1_FB22                       CAN_F13R1_FB22_Msk                /*!< Filter bit 22 */
  9567. #define CAN_F13R1_FB23_Pos                   (23U)                            
  9568. #define CAN_F13R1_FB23_Msk                   (0x1U << CAN_F13R1_FB23_Pos)      /*!< 0x00800000 */
  9569. #define CAN_F13R1_FB23                       CAN_F13R1_FB23_Msk                /*!< Filter bit 23 */
  9570. #define CAN_F13R1_FB24_Pos                   (24U)                            
  9571. #define CAN_F13R1_FB24_Msk                   (0x1U << CAN_F13R1_FB24_Pos)      /*!< 0x01000000 */
  9572. #define CAN_F13R1_FB24                       CAN_F13R1_FB24_Msk                /*!< Filter bit 24 */
  9573. #define CAN_F13R1_FB25_Pos                   (25U)                            
  9574. #define CAN_F13R1_FB25_Msk                   (0x1U << CAN_F13R1_FB25_Pos)      /*!< 0x02000000 */
  9575. #define CAN_F13R1_FB25                       CAN_F13R1_FB25_Msk                /*!< Filter bit 25 */
  9576. #define CAN_F13R1_FB26_Pos                   (26U)                            
  9577. #define CAN_F13R1_FB26_Msk                   (0x1U << CAN_F13R1_FB26_Pos)      /*!< 0x04000000 */
  9578. #define CAN_F13R1_FB26                       CAN_F13R1_FB26_Msk                /*!< Filter bit 26 */
  9579. #define CAN_F13R1_FB27_Pos                   (27U)                            
  9580. #define CAN_F13R1_FB27_Msk                   (0x1U << CAN_F13R1_FB27_Pos)      /*!< 0x08000000 */
  9581. #define CAN_F13R1_FB27                       CAN_F13R1_FB27_Msk                /*!< Filter bit 27 */
  9582. #define CAN_F13R1_FB28_Pos                   (28U)                            
  9583. #define CAN_F13R1_FB28_Msk                   (0x1U << CAN_F13R1_FB28_Pos)      /*!< 0x10000000 */
  9584. #define CAN_F13R1_FB28                       CAN_F13R1_FB28_Msk                /*!< Filter bit 28 */
  9585. #define CAN_F13R1_FB29_Pos                   (29U)                            
  9586. #define CAN_F13R1_FB29_Msk                   (0x1U << CAN_F13R1_FB29_Pos)      /*!< 0x20000000 */
  9587. #define CAN_F13R1_FB29                       CAN_F13R1_FB29_Msk                /*!< Filter bit 29 */
  9588. #define CAN_F13R1_FB30_Pos                   (30U)                            
  9589. #define CAN_F13R1_FB30_Msk                   (0x1U << CAN_F13R1_FB30_Pos)      /*!< 0x40000000 */
  9590. #define CAN_F13R1_FB30                       CAN_F13R1_FB30_Msk                /*!< Filter bit 30 */
  9591. #define CAN_F13R1_FB31_Pos                   (31U)                            
  9592. #define CAN_F13R1_FB31_Msk                   (0x1U << CAN_F13R1_FB31_Pos)      /*!< 0x80000000 */
  9593. #define CAN_F13R1_FB31                       CAN_F13R1_FB31_Msk                /*!< Filter bit 31 */
  9594.  
  9595. /*******************  Bit definition for CAN_F0R2 register  *******************/
  9596. #define CAN_F0R2_FB0_Pos                     (0U)                              
  9597. #define CAN_F0R2_FB0_Msk                     (0x1U << CAN_F0R2_FB0_Pos)        /*!< 0x00000001 */
  9598. #define CAN_F0R2_FB0                         CAN_F0R2_FB0_Msk                  /*!< Filter bit 0 */
  9599. #define CAN_F0R2_FB1_Pos                     (1U)                              
  9600. #define CAN_F0R2_FB1_Msk                     (0x1U << CAN_F0R2_FB1_Pos)        /*!< 0x00000002 */
  9601. #define CAN_F0R2_FB1                         CAN_F0R2_FB1_Msk                  /*!< Filter bit 1 */
  9602. #define CAN_F0R2_FB2_Pos                     (2U)                              
  9603. #define CAN_F0R2_FB2_Msk                     (0x1U << CAN_F0R2_FB2_Pos)        /*!< 0x00000004 */
  9604. #define CAN_F0R2_FB2                         CAN_F0R2_FB2_Msk                  /*!< Filter bit 2 */
  9605. #define CAN_F0R2_FB3_Pos                     (3U)                              
  9606. #define CAN_F0R2_FB3_Msk                     (0x1U << CAN_F0R2_FB3_Pos)        /*!< 0x00000008 */
  9607. #define CAN_F0R2_FB3                         CAN_F0R2_FB3_Msk                  /*!< Filter bit 3 */
  9608. #define CAN_F0R2_FB4_Pos                     (4U)                              
  9609. #define CAN_F0R2_FB4_Msk                     (0x1U << CAN_F0R2_FB4_Pos)        /*!< 0x00000010 */
  9610. #define CAN_F0R2_FB4                         CAN_F0R2_FB4_Msk                  /*!< Filter bit 4 */
  9611. #define CAN_F0R2_FB5_Pos                     (5U)                              
  9612. #define CAN_F0R2_FB5_Msk                     (0x1U << CAN_F0R2_FB5_Pos)        /*!< 0x00000020 */
  9613. #define CAN_F0R2_FB5                         CAN_F0R2_FB5_Msk                  /*!< Filter bit 5 */
  9614. #define CAN_F0R2_FB6_Pos                     (6U)                              
  9615. #define CAN_F0R2_FB6_Msk                     (0x1U << CAN_F0R2_FB6_Pos)        /*!< 0x00000040 */
  9616. #define CAN_F0R2_FB6                         CAN_F0R2_FB6_Msk                  /*!< Filter bit 6 */
  9617. #define CAN_F0R2_FB7_Pos                     (7U)                              
  9618. #define CAN_F0R2_FB7_Msk                     (0x1U << CAN_F0R2_FB7_Pos)        /*!< 0x00000080 */
  9619. #define CAN_F0R2_FB7                         CAN_F0R2_FB7_Msk                  /*!< Filter bit 7 */
  9620. #define CAN_F0R2_FB8_Pos                     (8U)                              
  9621. #define CAN_F0R2_FB8_Msk                     (0x1U << CAN_F0R2_FB8_Pos)        /*!< 0x00000100 */
  9622. #define CAN_F0R2_FB8                         CAN_F0R2_FB8_Msk                  /*!< Filter bit 8 */
  9623. #define CAN_F0R2_FB9_Pos                     (9U)                              
  9624. #define CAN_F0R2_FB9_Msk                     (0x1U << CAN_F0R2_FB9_Pos)        /*!< 0x00000200 */
  9625. #define CAN_F0R2_FB9                         CAN_F0R2_FB9_Msk                  /*!< Filter bit 9 */
  9626. #define CAN_F0R2_FB10_Pos                    (10U)                            
  9627. #define CAN_F0R2_FB10_Msk                    (0x1U << CAN_F0R2_FB10_Pos)       /*!< 0x00000400 */
  9628. #define CAN_F0R2_FB10                        CAN_F0R2_FB10_Msk                 /*!< Filter bit 10 */
  9629. #define CAN_F0R2_FB11_Pos                    (11U)                            
  9630. #define CAN_F0R2_FB11_Msk                    (0x1U << CAN_F0R2_FB11_Pos)       /*!< 0x00000800 */
  9631. #define CAN_F0R2_FB11                        CAN_F0R2_FB11_Msk                 /*!< Filter bit 11 */
  9632. #define CAN_F0R2_FB12_Pos                    (12U)                            
  9633. #define CAN_F0R2_FB12_Msk                    (0x1U << CAN_F0R2_FB12_Pos)       /*!< 0x00001000 */
  9634. #define CAN_F0R2_FB12                        CAN_F0R2_FB12_Msk                 /*!< Filter bit 12 */
  9635. #define CAN_F0R2_FB13_Pos                    (13U)                            
  9636. #define CAN_F0R2_FB13_Msk                    (0x1U << CAN_F0R2_FB13_Pos)       /*!< 0x00002000 */
  9637. #define CAN_F0R2_FB13                        CAN_F0R2_FB13_Msk                 /*!< Filter bit 13 */
  9638. #define CAN_F0R2_FB14_Pos                    (14U)                            
  9639. #define CAN_F0R2_FB14_Msk                    (0x1U << CAN_F0R2_FB14_Pos)       /*!< 0x00004000 */
  9640. #define CAN_F0R2_FB14                        CAN_F0R2_FB14_Msk                 /*!< Filter bit 14 */
  9641. #define CAN_F0R2_FB15_Pos                    (15U)                            
  9642. #define CAN_F0R2_FB15_Msk                    (0x1U << CAN_F0R2_FB15_Pos)       /*!< 0x00008000 */
  9643. #define CAN_F0R2_FB15                        CAN_F0R2_FB15_Msk                 /*!< Filter bit 15 */
  9644. #define CAN_F0R2_FB16_Pos                    (16U)                            
  9645. #define CAN_F0R2_FB16_Msk                    (0x1U << CAN_F0R2_FB16_Pos)       /*!< 0x00010000 */
  9646. #define CAN_F0R2_FB16                        CAN_F0R2_FB16_Msk                 /*!< Filter bit 16 */
  9647. #define CAN_F0R2_FB17_Pos                    (17U)                            
  9648. #define CAN_F0R2_FB17_Msk                    (0x1U << CAN_F0R2_FB17_Pos)       /*!< 0x00020000 */
  9649. #define CAN_F0R2_FB17                        CAN_F0R2_FB17_Msk                 /*!< Filter bit 17 */
  9650. #define CAN_F0R2_FB18_Pos                    (18U)                            
  9651. #define CAN_F0R2_FB18_Msk                    (0x1U << CAN_F0R2_FB18_Pos)       /*!< 0x00040000 */
  9652. #define CAN_F0R2_FB18                        CAN_F0R2_FB18_Msk                 /*!< Filter bit 18 */
  9653. #define CAN_F0R2_FB19_Pos                    (19U)                            
  9654. #define CAN_F0R2_FB19_Msk                    (0x1U << CAN_F0R2_FB19_Pos)       /*!< 0x00080000 */
  9655. #define CAN_F0R2_FB19                        CAN_F0R2_FB19_Msk                 /*!< Filter bit 19 */
  9656. #define CAN_F0R2_FB20_Pos                    (20U)                            
  9657. #define CAN_F0R2_FB20_Msk                    (0x1U << CAN_F0R2_FB20_Pos)       /*!< 0x00100000 */
  9658. #define CAN_F0R2_FB20                        CAN_F0R2_FB20_Msk                 /*!< Filter bit 20 */
  9659. #define CAN_F0R2_FB21_Pos                    (21U)                            
  9660. #define CAN_F0R2_FB21_Msk                    (0x1U << CAN_F0R2_FB21_Pos)       /*!< 0x00200000 */
  9661. #define CAN_F0R2_FB21                        CAN_F0R2_FB21_Msk                 /*!< Filter bit 21 */
  9662. #define CAN_F0R2_FB22_Pos                    (22U)                            
  9663. #define CAN_F0R2_FB22_Msk                    (0x1U << CAN_F0R2_FB22_Pos)       /*!< 0x00400000 */
  9664. #define CAN_F0R2_FB22                        CAN_F0R2_FB22_Msk                 /*!< Filter bit 22 */
  9665. #define CAN_F0R2_FB23_Pos                    (23U)                            
  9666. #define CAN_F0R2_FB23_Msk                    (0x1U << CAN_F0R2_FB23_Pos)       /*!< 0x00800000 */
  9667. #define CAN_F0R2_FB23                        CAN_F0R2_FB23_Msk                 /*!< Filter bit 23 */
  9668. #define CAN_F0R2_FB24_Pos                    (24U)                            
  9669. #define CAN_F0R2_FB24_Msk                    (0x1U << CAN_F0R2_FB24_Pos)       /*!< 0x01000000 */
  9670. #define CAN_F0R2_FB24                        CAN_F0R2_FB24_Msk                 /*!< Filter bit 24 */
  9671. #define CAN_F0R2_FB25_Pos                    (25U)                            
  9672. #define CAN_F0R2_FB25_Msk                    (0x1U << CAN_F0R2_FB25_Pos)       /*!< 0x02000000 */
  9673. #define CAN_F0R2_FB25                        CAN_F0R2_FB25_Msk                 /*!< Filter bit 25 */
  9674. #define CAN_F0R2_FB26_Pos                    (26U)                            
  9675. #define CAN_F0R2_FB26_Msk                    (0x1U << CAN_F0R2_FB26_Pos)       /*!< 0x04000000 */
  9676. #define CAN_F0R2_FB26                        CAN_F0R2_FB26_Msk                 /*!< Filter bit 26 */
  9677. #define CAN_F0R2_FB27_Pos                    (27U)                            
  9678. #define CAN_F0R2_FB27_Msk                    (0x1U << CAN_F0R2_FB27_Pos)       /*!< 0x08000000 */
  9679. #define CAN_F0R2_FB27                        CAN_F0R2_FB27_Msk                 /*!< Filter bit 27 */
  9680. #define CAN_F0R2_FB28_Pos                    (28U)                            
  9681. #define CAN_F0R2_FB28_Msk                    (0x1U << CAN_F0R2_FB28_Pos)       /*!< 0x10000000 */
  9682. #define CAN_F0R2_FB28                        CAN_F0R2_FB28_Msk                 /*!< Filter bit 28 */
  9683. #define CAN_F0R2_FB29_Pos                    (29U)                            
  9684. #define CAN_F0R2_FB29_Msk                    (0x1U << CAN_F0R2_FB29_Pos)       /*!< 0x20000000 */
  9685. #define CAN_F0R2_FB29                        CAN_F0R2_FB29_Msk                 /*!< Filter bit 29 */
  9686. #define CAN_F0R2_FB30_Pos                    (30U)                            
  9687. #define CAN_F0R2_FB30_Msk                    (0x1U << CAN_F0R2_FB30_Pos)       /*!< 0x40000000 */
  9688. #define CAN_F0R2_FB30                        CAN_F0R2_FB30_Msk                 /*!< Filter bit 30 */
  9689. #define CAN_F0R2_FB31_Pos                    (31U)                            
  9690. #define CAN_F0R2_FB31_Msk                    (0x1U << CAN_F0R2_FB31_Pos)       /*!< 0x80000000 */
  9691. #define CAN_F0R2_FB31                        CAN_F0R2_FB31_Msk                 /*!< Filter bit 31 */
  9692.  
  9693. /*******************  Bit definition for CAN_F1R2 register  *******************/
  9694. #define CAN_F1R2_FB0_Pos                     (0U)                              
  9695. #define CAN_F1R2_FB0_Msk                     (0x1U << CAN_F1R2_FB0_Pos)        /*!< 0x00000001 */
  9696. #define CAN_F1R2_FB0                         CAN_F1R2_FB0_Msk                  /*!< Filter bit 0 */
  9697. #define CAN_F1R2_FB1_Pos                     (1U)                              
  9698. #define CAN_F1R2_FB1_Msk                     (0x1U << CAN_F1R2_FB1_Pos)        /*!< 0x00000002 */
  9699. #define CAN_F1R2_FB1                         CAN_F1R2_FB1_Msk                  /*!< Filter bit 1 */
  9700. #define CAN_F1R2_FB2_Pos                     (2U)                              
  9701. #define CAN_F1R2_FB2_Msk                     (0x1U << CAN_F1R2_FB2_Pos)        /*!< 0x00000004 */
  9702. #define CAN_F1R2_FB2                         CAN_F1R2_FB2_Msk                  /*!< Filter bit 2 */
  9703. #define CAN_F1R2_FB3_Pos                     (3U)                              
  9704. #define CAN_F1R2_FB3_Msk                     (0x1U << CAN_F1R2_FB3_Pos)        /*!< 0x00000008 */
  9705. #define CAN_F1R2_FB3                         CAN_F1R2_FB3_Msk                  /*!< Filter bit 3 */
  9706. #define CAN_F1R2_FB4_Pos                     (4U)                              
  9707. #define CAN_F1R2_FB4_Msk                     (0x1U << CAN_F1R2_FB4_Pos)        /*!< 0x00000010 */
  9708. #define CAN_F1R2_FB4                         CAN_F1R2_FB4_Msk                  /*!< Filter bit 4 */
  9709. #define CAN_F1R2_FB5_Pos                     (5U)                              
  9710. #define CAN_F1R2_FB5_Msk                     (0x1U << CAN_F1R2_FB5_Pos)        /*!< 0x00000020 */
  9711. #define CAN_F1R2_FB5                         CAN_F1R2_FB5_Msk                  /*!< Filter bit 5 */
  9712. #define CAN_F1R2_FB6_Pos                     (6U)                              
  9713. #define CAN_F1R2_FB6_Msk                     (0x1U << CAN_F1R2_FB6_Pos)        /*!< 0x00000040 */
  9714. #define CAN_F1R2_FB6                         CAN_F1R2_FB6_Msk                  /*!< Filter bit 6 */
  9715. #define CAN_F1R2_FB7_Pos                     (7U)                              
  9716. #define CAN_F1R2_FB7_Msk                     (0x1U << CAN_F1R2_FB7_Pos)        /*!< 0x00000080 */
  9717. #define CAN_F1R2_FB7                         CAN_F1R2_FB7_Msk                  /*!< Filter bit 7 */
  9718. #define CAN_F1R2_FB8_Pos                     (8U)                              
  9719. #define CAN_F1R2_FB8_Msk                     (0x1U << CAN_F1R2_FB8_Pos)        /*!< 0x00000100 */
  9720. #define CAN_F1R2_FB8                         CAN_F1R2_FB8_Msk                  /*!< Filter bit 8 */
  9721. #define CAN_F1R2_FB9_Pos                     (9U)                              
  9722. #define CAN_F1R2_FB9_Msk                     (0x1U << CAN_F1R2_FB9_Pos)        /*!< 0x00000200 */
  9723. #define CAN_F1R2_FB9                         CAN_F1R2_FB9_Msk                  /*!< Filter bit 9 */
  9724. #define CAN_F1R2_FB10_Pos                    (10U)                            
  9725. #define CAN_F1R2_FB10_Msk                    (0x1U << CAN_F1R2_FB10_Pos)       /*!< 0x00000400 */
  9726. #define CAN_F1R2_FB10                        CAN_F1R2_FB10_Msk                 /*!< Filter bit 10 */
  9727. #define CAN_F1R2_FB11_Pos                    (11U)                            
  9728. #define CAN_F1R2_FB11_Msk                    (0x1U << CAN_F1R2_FB11_Pos)       /*!< 0x00000800 */
  9729. #define CAN_F1R2_FB11                        CAN_F1R2_FB11_Msk                 /*!< Filter bit 11 */
  9730. #define CAN_F1R2_FB12_Pos                    (12U)                            
  9731. #define CAN_F1R2_FB12_Msk                    (0x1U << CAN_F1R2_FB12_Pos)       /*!< 0x00001000 */
  9732. #define CAN_F1R2_FB12                        CAN_F1R2_FB12_Msk                 /*!< Filter bit 12 */
  9733. #define CAN_F1R2_FB13_Pos                    (13U)                            
  9734. #define CAN_F1R2_FB13_Msk                    (0x1U << CAN_F1R2_FB13_Pos)       /*!< 0x00002000 */
  9735. #define CAN_F1R2_FB13                        CAN_F1R2_FB13_Msk                 /*!< Filter bit 13 */
  9736. #define CAN_F1R2_FB14_Pos                    (14U)                            
  9737. #define CAN_F1R2_FB14_Msk                    (0x1U << CAN_F1R2_FB14_Pos)       /*!< 0x00004000 */
  9738. #define CAN_F1R2_FB14                        CAN_F1R2_FB14_Msk                 /*!< Filter bit 14 */
  9739. #define CAN_F1R2_FB15_Pos                    (15U)                            
  9740. #define CAN_F1R2_FB15_Msk                    (0x1U << CAN_F1R2_FB15_Pos)       /*!< 0x00008000 */
  9741. #define CAN_F1R2_FB15                        CAN_F1R2_FB15_Msk                 /*!< Filter bit 15 */
  9742. #define CAN_F1R2_FB16_Pos                    (16U)                            
  9743. #define CAN_F1R2_FB16_Msk                    (0x1U << CAN_F1R2_FB16_Pos)       /*!< 0x00010000 */
  9744. #define CAN_F1R2_FB16                        CAN_F1R2_FB16_Msk                 /*!< Filter bit 16 */
  9745. #define CAN_F1R2_FB17_Pos                    (17U)                            
  9746. #define CAN_F1R2_FB17_Msk                    (0x1U << CAN_F1R2_FB17_Pos)       /*!< 0x00020000 */
  9747. #define CAN_F1R2_FB17                        CAN_F1R2_FB17_Msk                 /*!< Filter bit 17 */
  9748. #define CAN_F1R2_FB18_Pos                    (18U)                            
  9749. #define CAN_F1R2_FB18_Msk                    (0x1U << CAN_F1R2_FB18_Pos)       /*!< 0x00040000 */
  9750. #define CAN_F1R2_FB18                        CAN_F1R2_FB18_Msk                 /*!< Filter bit 18 */
  9751. #define CAN_F1R2_FB19_Pos                    (19U)                            
  9752. #define CAN_F1R2_FB19_Msk                    (0x1U << CAN_F1R2_FB19_Pos)       /*!< 0x00080000 */
  9753. #define CAN_F1R2_FB19                        CAN_F1R2_FB19_Msk                 /*!< Filter bit 19 */
  9754. #define CAN_F1R2_FB20_Pos                    (20U)                            
  9755. #define CAN_F1R2_FB20_Msk                    (0x1U << CAN_F1R2_FB20_Pos)       /*!< 0x00100000 */
  9756. #define CAN_F1R2_FB20                        CAN_F1R2_FB20_Msk                 /*!< Filter bit 20 */
  9757. #define CAN_F1R2_FB21_Pos                    (21U)                            
  9758. #define CAN_F1R2_FB21_Msk                    (0x1U << CAN_F1R2_FB21_Pos)       /*!< 0x00200000 */
  9759. #define CAN_F1R2_FB21                        CAN_F1R2_FB21_Msk                 /*!< Filter bit 21 */
  9760. #define CAN_F1R2_FB22_Pos                    (22U)                            
  9761. #define CAN_F1R2_FB22_Msk                    (0x1U << CAN_F1R2_FB22_Pos)       /*!< 0x00400000 */
  9762. #define CAN_F1R2_FB22                        CAN_F1R2_FB22_Msk                 /*!< Filter bit 22 */
  9763. #define CAN_F1R2_FB23_Pos                    (23U)                            
  9764. #define CAN_F1R2_FB23_Msk                    (0x1U << CAN_F1R2_FB23_Pos)       /*!< 0x00800000 */
  9765. #define CAN_F1R2_FB23                        CAN_F1R2_FB23_Msk                 /*!< Filter bit 23 */
  9766. #define CAN_F1R2_FB24_Pos                    (24U)                            
  9767. #define CAN_F1R2_FB24_Msk                    (0x1U << CAN_F1R2_FB24_Pos)       /*!< 0x01000000 */
  9768. #define CAN_F1R2_FB24                        CAN_F1R2_FB24_Msk                 /*!< Filter bit 24 */
  9769. #define CAN_F1R2_FB25_Pos                    (25U)                            
  9770. #define CAN_F1R2_FB25_Msk                    (0x1U << CAN_F1R2_FB25_Pos)       /*!< 0x02000000 */
  9771. #define CAN_F1R2_FB25                        CAN_F1R2_FB25_Msk                 /*!< Filter bit 25 */
  9772. #define CAN_F1R2_FB26_Pos                    (26U)                            
  9773. #define CAN_F1R2_FB26_Msk                    (0x1U << CAN_F1R2_FB26_Pos)       /*!< 0x04000000 */
  9774. #define CAN_F1R2_FB26                        CAN_F1R2_FB26_Msk                 /*!< Filter bit 26 */
  9775. #define CAN_F1R2_FB27_Pos                    (27U)                            
  9776. #define CAN_F1R2_FB27_Msk                    (0x1U << CAN_F1R2_FB27_Pos)       /*!< 0x08000000 */
  9777. #define CAN_F1R2_FB27                        CAN_F1R2_FB27_Msk                 /*!< Filter bit 27 */
  9778. #define CAN_F1R2_FB28_Pos                    (28U)                            
  9779. #define CAN_F1R2_FB28_Msk                    (0x1U << CAN_F1R2_FB28_Pos)       /*!< 0x10000000 */
  9780. #define CAN_F1R2_FB28                        CAN_F1R2_FB28_Msk                 /*!< Filter bit 28 */
  9781. #define CAN_F1R2_FB29_Pos                    (29U)                            
  9782. #define CAN_F1R2_FB29_Msk                    (0x1U << CAN_F1R2_FB29_Pos)       /*!< 0x20000000 */
  9783. #define CAN_F1R2_FB29                        CAN_F1R2_FB29_Msk                 /*!< Filter bit 29 */
  9784. #define CAN_F1R2_FB30_Pos                    (30U)                            
  9785. #define CAN_F1R2_FB30_Msk                    (0x1U << CAN_F1R2_FB30_Pos)       /*!< 0x40000000 */
  9786. #define CAN_F1R2_FB30                        CAN_F1R2_FB30_Msk                 /*!< Filter bit 30 */
  9787. #define CAN_F1R2_FB31_Pos                    (31U)                            
  9788. #define CAN_F1R2_FB31_Msk                    (0x1U << CAN_F1R2_FB31_Pos)       /*!< 0x80000000 */
  9789. #define CAN_F1R2_FB31                        CAN_F1R2_FB31_Msk                 /*!< Filter bit 31 */
  9790.  
  9791. /*******************  Bit definition for CAN_F2R2 register  *******************/
  9792. #define CAN_F2R2_FB0_Pos                     (0U)                              
  9793. #define CAN_F2R2_FB0_Msk                     (0x1U << CAN_F2R2_FB0_Pos)        /*!< 0x00000001 */
  9794. #define CAN_F2R2_FB0                         CAN_F2R2_FB0_Msk                  /*!< Filter bit 0 */
  9795. #define CAN_F2R2_FB1_Pos                     (1U)                              
  9796. #define CAN_F2R2_FB1_Msk                     (0x1U << CAN_F2R2_FB1_Pos)        /*!< 0x00000002 */
  9797. #define CAN_F2R2_FB1                         CAN_F2R2_FB1_Msk                  /*!< Filter bit 1 */
  9798. #define CAN_F2R2_FB2_Pos                     (2U)                              
  9799. #define CAN_F2R2_FB2_Msk                     (0x1U << CAN_F2R2_FB2_Pos)        /*!< 0x00000004 */
  9800. #define CAN_F2R2_FB2                         CAN_F2R2_FB2_Msk                  /*!< Filter bit 2 */
  9801. #define CAN_F2R2_FB3_Pos                     (3U)                              
  9802. #define CAN_F2R2_FB3_Msk                     (0x1U << CAN_F2R2_FB3_Pos)        /*!< 0x00000008 */
  9803. #define CAN_F2R2_FB3                         CAN_F2R2_FB3_Msk                  /*!< Filter bit 3 */
  9804. #define CAN_F2R2_FB4_Pos                     (4U)                              
  9805. #define CAN_F2R2_FB4_Msk                     (0x1U << CAN_F2R2_FB4_Pos)        /*!< 0x00000010 */
  9806. #define CAN_F2R2_FB4                         CAN_F2R2_FB4_Msk                  /*!< Filter bit 4 */
  9807. #define CAN_F2R2_FB5_Pos                     (5U)                              
  9808. #define CAN_F2R2_FB5_Msk                     (0x1U << CAN_F2R2_FB5_Pos)        /*!< 0x00000020 */
  9809. #define CAN_F2R2_FB5                         CAN_F2R2_FB5_Msk                  /*!< Filter bit 5 */
  9810. #define CAN_F2R2_FB6_Pos                     (6U)                              
  9811. #define CAN_F2R2_FB6_Msk                     (0x1U << CAN_F2R2_FB6_Pos)        /*!< 0x00000040 */
  9812. #define CAN_F2R2_FB6                         CAN_F2R2_FB6_Msk                  /*!< Filter bit 6 */
  9813. #define CAN_F2R2_FB7_Pos                     (7U)                              
  9814. #define CAN_F2R2_FB7_Msk                     (0x1U << CAN_F2R2_FB7_Pos)        /*!< 0x00000080 */
  9815. #define CAN_F2R2_FB7                         CAN_F2R2_FB7_Msk                  /*!< Filter bit 7 */
  9816. #define CAN_F2R2_FB8_Pos                     (8U)                              
  9817. #define CAN_F2R2_FB8_Msk                     (0x1U << CAN_F2R2_FB8_Pos)        /*!< 0x00000100 */
  9818. #define CAN_F2R2_FB8                         CAN_F2R2_FB8_Msk                  /*!< Filter bit 8 */
  9819. #define CAN_F2R2_FB9_Pos                     (9U)                              
  9820. #define CAN_F2R2_FB9_Msk                     (0x1U << CAN_F2R2_FB9_Pos)        /*!< 0x00000200 */
  9821. #define CAN_F2R2_FB9                         CAN_F2R2_FB9_Msk                  /*!< Filter bit 9 */
  9822. #define CAN_F2R2_FB10_Pos                    (10U)                            
  9823. #define CAN_F2R2_FB10_Msk                    (0x1U << CAN_F2R2_FB10_Pos)       /*!< 0x00000400 */
  9824. #define CAN_F2R2_FB10                        CAN_F2R2_FB10_Msk                 /*!< Filter bit 10 */
  9825. #define CAN_F2R2_FB11_Pos                    (11U)                            
  9826. #define CAN_F2R2_FB11_Msk                    (0x1U << CAN_F2R2_FB11_Pos)       /*!< 0x00000800 */
  9827. #define CAN_F2R2_FB11                        CAN_F2R2_FB11_Msk                 /*!< Filter bit 11 */
  9828. #define CAN_F2R2_FB12_Pos                    (12U)                            
  9829. #define CAN_F2R2_FB12_Msk                    (0x1U << CAN_F2R2_FB12_Pos)       /*!< 0x00001000 */
  9830. #define CAN_F2R2_FB12                        CAN_F2R2_FB12_Msk                 /*!< Filter bit 12 */
  9831. #define CAN_F2R2_FB13_Pos                    (13U)                            
  9832. #define CAN_F2R2_FB13_Msk                    (0x1U << CAN_F2R2_FB13_Pos)       /*!< 0x00002000 */
  9833. #define CAN_F2R2_FB13                        CAN_F2R2_FB13_Msk                 /*!< Filter bit 13 */
  9834. #define CAN_F2R2_FB14_Pos                    (14U)                            
  9835. #define CAN_F2R2_FB14_Msk                    (0x1U << CAN_F2R2_FB14_Pos)       /*!< 0x00004000 */
  9836. #define CAN_F2R2_FB14                        CAN_F2R2_FB14_Msk                 /*!< Filter bit 14 */
  9837. #define CAN_F2R2_FB15_Pos                    (15U)                            
  9838. #define CAN_F2R2_FB15_Msk                    (0x1U << CAN_F2R2_FB15_Pos)       /*!< 0x00008000 */
  9839. #define CAN_F2R2_FB15                        CAN_F2R2_FB15_Msk                 /*!< Filter bit 15 */
  9840. #define CAN_F2R2_FB16_Pos                    (16U)                            
  9841. #define CAN_F2R2_FB16_Msk                    (0x1U << CAN_F2R2_FB16_Pos)       /*!< 0x00010000 */
  9842. #define CAN_F2R2_FB16                        CAN_F2R2_FB16_Msk                 /*!< Filter bit 16 */
  9843. #define CAN_F2R2_FB17_Pos                    (17U)                            
  9844. #define CAN_F2R2_FB17_Msk                    (0x1U << CAN_F2R2_FB17_Pos)       /*!< 0x00020000 */
  9845. #define CAN_F2R2_FB17                        CAN_F2R2_FB17_Msk                 /*!< Filter bit 17 */
  9846. #define CAN_F2R2_FB18_Pos                    (18U)                            
  9847. #define CAN_F2R2_FB18_Msk                    (0x1U << CAN_F2R2_FB18_Pos)       /*!< 0x00040000 */
  9848. #define CAN_F2R2_FB18                        CAN_F2R2_FB18_Msk                 /*!< Filter bit 18 */
  9849. #define CAN_F2R2_FB19_Pos                    (19U)                            
  9850. #define CAN_F2R2_FB19_Msk                    (0x1U << CAN_F2R2_FB19_Pos)       /*!< 0x00080000 */
  9851. #define CAN_F2R2_FB19                        CAN_F2R2_FB19_Msk                 /*!< Filter bit 19 */
  9852. #define CAN_F2R2_FB20_Pos                    (20U)                            
  9853. #define CAN_F2R2_FB20_Msk                    (0x1U << CAN_F2R2_FB20_Pos)       /*!< 0x00100000 */
  9854. #define CAN_F2R2_FB20                        CAN_F2R2_FB20_Msk                 /*!< Filter bit 20 */
  9855. #define CAN_F2R2_FB21_Pos                    (21U)                            
  9856. #define CAN_F2R2_FB21_Msk                    (0x1U << CAN_F2R2_FB21_Pos)       /*!< 0x00200000 */
  9857. #define CAN_F2R2_FB21                        CAN_F2R2_FB21_Msk                 /*!< Filter bit 21 */
  9858. #define CAN_F2R2_FB22_Pos                    (22U)                            
  9859. #define CAN_F2R2_FB22_Msk                    (0x1U << CAN_F2R2_FB22_Pos)       /*!< 0x00400000 */
  9860. #define CAN_F2R2_FB22                        CAN_F2R2_FB22_Msk                 /*!< Filter bit 22 */
  9861. #define CAN_F2R2_FB23_Pos                    (23U)                            
  9862. #define CAN_F2R2_FB23_Msk                    (0x1U << CAN_F2R2_FB23_Pos)       /*!< 0x00800000 */
  9863. #define CAN_F2R2_FB23                        CAN_F2R2_FB23_Msk                 /*!< Filter bit 23 */
  9864. #define CAN_F2R2_FB24_Pos                    (24U)                            
  9865. #define CAN_F2R2_FB24_Msk                    (0x1U << CAN_F2R2_FB24_Pos)       /*!< 0x01000000 */
  9866. #define CAN_F2R2_FB24                        CAN_F2R2_FB24_Msk                 /*!< Filter bit 24 */
  9867. #define CAN_F2R2_FB25_Pos                    (25U)                            
  9868. #define CAN_F2R2_FB25_Msk                    (0x1U << CAN_F2R2_FB25_Pos)       /*!< 0x02000000 */
  9869. #define CAN_F2R2_FB25                        CAN_F2R2_FB25_Msk                 /*!< Filter bit 25 */
  9870. #define CAN_F2R2_FB26_Pos                    (26U)                            
  9871. #define CAN_F2R2_FB26_Msk                    (0x1U << CAN_F2R2_FB26_Pos)       /*!< 0x04000000 */
  9872. #define CAN_F2R2_FB26                        CAN_F2R2_FB26_Msk                 /*!< Filter bit 26 */
  9873. #define CAN_F2R2_FB27_Pos                    (27U)                            
  9874. #define CAN_F2R2_FB27_Msk                    (0x1U << CAN_F2R2_FB27_Pos)       /*!< 0x08000000 */
  9875. #define CAN_F2R2_FB27                        CAN_F2R2_FB27_Msk                 /*!< Filter bit 27 */
  9876. #define CAN_F2R2_FB28_Pos                    (28U)                            
  9877. #define CAN_F2R2_FB28_Msk                    (0x1U << CAN_F2R2_FB28_Pos)       /*!< 0x10000000 */
  9878. #define CAN_F2R2_FB28                        CAN_F2R2_FB28_Msk                 /*!< Filter bit 28 */
  9879. #define CAN_F2R2_FB29_Pos                    (29U)                            
  9880. #define CAN_F2R2_FB29_Msk                    (0x1U << CAN_F2R2_FB29_Pos)       /*!< 0x20000000 */
  9881. #define CAN_F2R2_FB29                        CAN_F2R2_FB29_Msk                 /*!< Filter bit 29 */
  9882. #define CAN_F2R2_FB30_Pos                    (30U)                            
  9883. #define CAN_F2R2_FB30_Msk                    (0x1U << CAN_F2R2_FB30_Pos)       /*!< 0x40000000 */
  9884. #define CAN_F2R2_FB30                        CAN_F2R2_FB30_Msk                 /*!< Filter bit 30 */
  9885. #define CAN_F2R2_FB31_Pos                    (31U)                            
  9886. #define CAN_F2R2_FB31_Msk                    (0x1U << CAN_F2R2_FB31_Pos)       /*!< 0x80000000 */
  9887. #define CAN_F2R2_FB31                        CAN_F2R2_FB31_Msk                 /*!< Filter bit 31 */
  9888.  
  9889. /*******************  Bit definition for CAN_F3R2 register  *******************/
  9890. #define CAN_F3R2_FB0_Pos                     (0U)                              
  9891. #define CAN_F3R2_FB0_Msk                     (0x1U << CAN_F3R2_FB0_Pos)        /*!< 0x00000001 */
  9892. #define CAN_F3R2_FB0                         CAN_F3R2_FB0_Msk                  /*!< Filter bit 0 */
  9893. #define CAN_F3R2_FB1_Pos                     (1U)                              
  9894. #define CAN_F3R2_FB1_Msk                     (0x1U << CAN_F3R2_FB1_Pos)        /*!< 0x00000002 */
  9895. #define CAN_F3R2_FB1                         CAN_F3R2_FB1_Msk                  /*!< Filter bit 1 */
  9896. #define CAN_F3R2_FB2_Pos                     (2U)                              
  9897. #define CAN_F3R2_FB2_Msk                     (0x1U << CAN_F3R2_FB2_Pos)        /*!< 0x00000004 */
  9898. #define CAN_F3R2_FB2                         CAN_F3R2_FB2_Msk                  /*!< Filter bit 2 */
  9899. #define CAN_F3R2_FB3_Pos                     (3U)                              
  9900. #define CAN_F3R2_FB3_Msk                     (0x1U << CAN_F3R2_FB3_Pos)        /*!< 0x00000008 */
  9901. #define CAN_F3R2_FB3                         CAN_F3R2_FB3_Msk                  /*!< Filter bit 3 */
  9902. #define CAN_F3R2_FB4_Pos                     (4U)                              
  9903. #define CAN_F3R2_FB4_Msk                     (0x1U << CAN_F3R2_FB4_Pos)        /*!< 0x00000010 */
  9904. #define CAN_F3R2_FB4                         CAN_F3R2_FB4_Msk                  /*!< Filter bit 4 */
  9905. #define CAN_F3R2_FB5_Pos                     (5U)                              
  9906. #define CAN_F3R2_FB5_Msk                     (0x1U << CAN_F3R2_FB5_Pos)        /*!< 0x00000020 */
  9907. #define CAN_F3R2_FB5                         CAN_F3R2_FB5_Msk                  /*!< Filter bit 5 */
  9908. #define CAN_F3R2_FB6_Pos                     (6U)                              
  9909. #define CAN_F3R2_FB6_Msk                     (0x1U << CAN_F3R2_FB6_Pos)        /*!< 0x00000040 */
  9910. #define CAN_F3R2_FB6                         CAN_F3R2_FB6_Msk                  /*!< Filter bit 6 */
  9911. #define CAN_F3R2_FB7_Pos                     (7U)                              
  9912. #define CAN_F3R2_FB7_Msk                     (0x1U << CAN_F3R2_FB7_Pos)        /*!< 0x00000080 */
  9913. #define CAN_F3R2_FB7                         CAN_F3R2_FB7_Msk                  /*!< Filter bit 7 */
  9914. #define CAN_F3R2_FB8_Pos                     (8U)                              
  9915. #define CAN_F3R2_FB8_Msk                     (0x1U << CAN_F3R2_FB8_Pos)        /*!< 0x00000100 */
  9916. #define CAN_F3R2_FB8                         CAN_F3R2_FB8_Msk                  /*!< Filter bit 8 */
  9917. #define CAN_F3R2_FB9_Pos                     (9U)                              
  9918. #define CAN_F3R2_FB9_Msk                     (0x1U << CAN_F3R2_FB9_Pos)        /*!< 0x00000200 */
  9919. #define CAN_F3R2_FB9                         CAN_F3R2_FB9_Msk                  /*!< Filter bit 9 */
  9920. #define CAN_F3R2_FB10_Pos                    (10U)                            
  9921. #define CAN_F3R2_FB10_Msk                    (0x1U << CAN_F3R2_FB10_Pos)       /*!< 0x00000400 */
  9922. #define CAN_F3R2_FB10                        CAN_F3R2_FB10_Msk                 /*!< Filter bit 10 */
  9923. #define CAN_F3R2_FB11_Pos                    (11U)                            
  9924. #define CAN_F3R2_FB11_Msk                    (0x1U << CAN_F3R2_FB11_Pos)       /*!< 0x00000800 */
  9925. #define CAN_F3R2_FB11                        CAN_F3R2_FB11_Msk                 /*!< Filter bit 11 */
  9926. #define CAN_F3R2_FB12_Pos                    (12U)                            
  9927. #define CAN_F3R2_FB12_Msk                    (0x1U << CAN_F3R2_FB12_Pos)       /*!< 0x00001000 */
  9928. #define CAN_F3R2_FB12                        CAN_F3R2_FB12_Msk                 /*!< Filter bit 12 */
  9929. #define CAN_F3R2_FB13_Pos                    (13U)                            
  9930. #define CAN_F3R2_FB13_Msk                    (0x1U << CAN_F3R2_FB13_Pos)       /*!< 0x00002000 */
  9931. #define CAN_F3R2_FB13                        CAN_F3R2_FB13_Msk                 /*!< Filter bit 13 */
  9932. #define CAN_F3R2_FB14_Pos                    (14U)                            
  9933. #define CAN_F3R2_FB14_Msk                    (0x1U << CAN_F3R2_FB14_Pos)       /*!< 0x00004000 */
  9934. #define CAN_F3R2_FB14                        CAN_F3R2_FB14_Msk                 /*!< Filter bit 14 */
  9935. #define CAN_F3R2_FB15_Pos                    (15U)                            
  9936. #define CAN_F3R2_FB15_Msk                    (0x1U << CAN_F3R2_FB15_Pos)       /*!< 0x00008000 */
  9937. #define CAN_F3R2_FB15                        CAN_F3R2_FB15_Msk                 /*!< Filter bit 15 */
  9938. #define CAN_F3R2_FB16_Pos                    (16U)                            
  9939. #define CAN_F3R2_FB16_Msk                    (0x1U << CAN_F3R2_FB16_Pos)       /*!< 0x00010000 */
  9940. #define CAN_F3R2_FB16                        CAN_F3R2_FB16_Msk                 /*!< Filter bit 16 */
  9941. #define CAN_F3R2_FB17_Pos                    (17U)                            
  9942. #define CAN_F3R2_FB17_Msk                    (0x1U << CAN_F3R2_FB17_Pos)       /*!< 0x00020000 */
  9943. #define CAN_F3R2_FB17                        CAN_F3R2_FB17_Msk                 /*!< Filter bit 17 */
  9944. #define CAN_F3R2_FB18_Pos                    (18U)                            
  9945. #define CAN_F3R2_FB18_Msk                    (0x1U << CAN_F3R2_FB18_Pos)       /*!< 0x00040000 */
  9946. #define CAN_F3R2_FB18                        CAN_F3R2_FB18_Msk                 /*!< Filter bit 18 */
  9947. #define CAN_F3R2_FB19_Pos                    (19U)                            
  9948. #define CAN_F3R2_FB19_Msk                    (0x1U << CAN_F3R2_FB19_Pos)       /*!< 0x00080000 */
  9949. #define CAN_F3R2_FB19                        CAN_F3R2_FB19_Msk                 /*!< Filter bit 19 */
  9950. #define CAN_F3R2_FB20_Pos                    (20U)                            
  9951. #define CAN_F3R2_FB20_Msk                    (0x1U << CAN_F3R2_FB20_Pos)       /*!< 0x00100000 */
  9952. #define CAN_F3R2_FB20                        CAN_F3R2_FB20_Msk                 /*!< Filter bit 20 */
  9953. #define CAN_F3R2_FB21_Pos                    (21U)                            
  9954. #define CAN_F3R2_FB21_Msk                    (0x1U << CAN_F3R2_FB21_Pos)       /*!< 0x00200000 */
  9955. #define CAN_F3R2_FB21                        CAN_F3R2_FB21_Msk                 /*!< Filter bit 21 */
  9956. #define CAN_F3R2_FB22_Pos                    (22U)                            
  9957. #define CAN_F3R2_FB22_Msk                    (0x1U << CAN_F3R2_FB22_Pos)       /*!< 0x00400000 */
  9958. #define CAN_F3R2_FB22                        CAN_F3R2_FB22_Msk                 /*!< Filter bit 22 */
  9959. #define CAN_F3R2_FB23_Pos                    (23U)                            
  9960. #define CAN_F3R2_FB23_Msk                    (0x1U << CAN_F3R2_FB23_Pos)       /*!< 0x00800000 */
  9961. #define CAN_F3R2_FB23                        CAN_F3R2_FB23_Msk                 /*!< Filter bit 23 */
  9962. #define CAN_F3R2_FB24_Pos                    (24U)                            
  9963. #define CAN_F3R2_FB24_Msk                    (0x1U << CAN_F3R2_FB24_Pos)       /*!< 0x01000000 */
  9964. #define CAN_F3R2_FB24                        CAN_F3R2_FB24_Msk                 /*!< Filter bit 24 */
  9965. #define CAN_F3R2_FB25_Pos                    (25U)                            
  9966. #define CAN_F3R2_FB25_Msk                    (0x1U << CAN_F3R2_FB25_Pos)       /*!< 0x02000000 */
  9967. #define CAN_F3R2_FB25                        CAN_F3R2_FB25_Msk                 /*!< Filter bit 25 */
  9968. #define CAN_F3R2_FB26_Pos                    (26U)                            
  9969. #define CAN_F3R2_FB26_Msk                    (0x1U << CAN_F3R2_FB26_Pos)       /*!< 0x04000000 */
  9970. #define CAN_F3R2_FB26                        CAN_F3R2_FB26_Msk                 /*!< Filter bit 26 */
  9971. #define CAN_F3R2_FB27_Pos                    (27U)                            
  9972. #define CAN_F3R2_FB27_Msk                    (0x1U << CAN_F3R2_FB27_Pos)       /*!< 0x08000000 */
  9973. #define CAN_F3R2_FB27                        CAN_F3R2_FB27_Msk                 /*!< Filter bit 27 */
  9974. #define CAN_F3R2_FB28_Pos                    (28U)                            
  9975. #define CAN_F3R2_FB28_Msk                    (0x1U << CAN_F3R2_FB28_Pos)       /*!< 0x10000000 */
  9976. #define CAN_F3R2_FB28                        CAN_F3R2_FB28_Msk                 /*!< Filter bit 28 */
  9977. #define CAN_F3R2_FB29_Pos                    (29U)                            
  9978. #define CAN_F3R2_FB29_Msk                    (0x1U << CAN_F3R2_FB29_Pos)       /*!< 0x20000000 */
  9979. #define CAN_F3R2_FB29                        CAN_F3R2_FB29_Msk                 /*!< Filter bit 29 */
  9980. #define CAN_F3R2_FB30_Pos                    (30U)                            
  9981. #define CAN_F3R2_FB30_Msk                    (0x1U << CAN_F3R2_FB30_Pos)       /*!< 0x40000000 */
  9982. #define CAN_F3R2_FB30                        CAN_F3R2_FB30_Msk                 /*!< Filter bit 30 */
  9983. #define CAN_F3R2_FB31_Pos                    (31U)                            
  9984. #define CAN_F3R2_FB31_Msk                    (0x1U << CAN_F3R2_FB31_Pos)       /*!< 0x80000000 */
  9985. #define CAN_F3R2_FB31                        CAN_F3R2_FB31_Msk                 /*!< Filter bit 31 */
  9986.  
  9987. /*******************  Bit definition for CAN_F4R2 register  *******************/
  9988. #define CAN_F4R2_FB0_Pos                     (0U)                              
  9989. #define CAN_F4R2_FB0_Msk                     (0x1U << CAN_F4R2_FB0_Pos)        /*!< 0x00000001 */
  9990. #define CAN_F4R2_FB0                         CAN_F4R2_FB0_Msk                  /*!< Filter bit 0 */
  9991. #define CAN_F4R2_FB1_Pos                     (1U)                              
  9992. #define CAN_F4R2_FB1_Msk                     (0x1U << CAN_F4R2_FB1_Pos)        /*!< 0x00000002 */
  9993. #define CAN_F4R2_FB1                         CAN_F4R2_FB1_Msk                  /*!< Filter bit 1 */
  9994. #define CAN_F4R2_FB2_Pos                     (2U)                              
  9995. #define CAN_F4R2_FB2_Msk                     (0x1U << CAN_F4R2_FB2_Pos)        /*!< 0x00000004 */
  9996. #define CAN_F4R2_FB2                         CAN_F4R2_FB2_Msk                  /*!< Filter bit 2 */
  9997. #define CAN_F4R2_FB3_Pos                     (3U)                              
  9998. #define CAN_F4R2_FB3_Msk                     (0x1U << CAN_F4R2_FB3_Pos)        /*!< 0x00000008 */
  9999. #define CAN_F4R2_FB3                         CAN_F4R2_FB3_Msk                  /*!< Filter bit 3 */
  10000. #define CAN_F4R2_FB4_Pos                     (4U)                              
  10001. #define CAN_F4R2_FB4_Msk                     (0x1U << CAN_F4R2_FB4_Pos)        /*!< 0x00000010 */
  10002. #define CAN_F4R2_FB4                         CAN_F4R2_FB4_Msk                  /*!< Filter bit 4 */
  10003. #define CAN_F4R2_FB5_Pos                     (5U)                              
  10004. #define CAN_F4R2_FB5_Msk                     (0x1U << CAN_F4R2_FB5_Pos)        /*!< 0x00000020 */
  10005. #define CAN_F4R2_FB5                         CAN_F4R2_FB5_Msk                  /*!< Filter bit 5 */
  10006. #define CAN_F4R2_FB6_Pos                     (6U)                              
  10007. #define CAN_F4R2_FB6_Msk                     (0x1U << CAN_F4R2_FB6_Pos)        /*!< 0x00000040 */
  10008. #define CAN_F4R2_FB6                         CAN_F4R2_FB6_Msk                  /*!< Filter bit 6 */
  10009. #define CAN_F4R2_FB7_Pos                     (7U)                              
  10010. #define CAN_F4R2_FB7_Msk                     (0x1U << CAN_F4R2_FB7_Pos)        /*!< 0x00000080 */
  10011. #define CAN_F4R2_FB7                         CAN_F4R2_FB7_Msk                  /*!< Filter bit 7 */
  10012. #define CAN_F4R2_FB8_Pos                     (8U)                              
  10013. #define CAN_F4R2_FB8_Msk                     (0x1U << CAN_F4R2_FB8_Pos)        /*!< 0x00000100 */
  10014. #define CAN_F4R2_FB8                         CAN_F4R2_FB8_Msk                  /*!< Filter bit 8 */
  10015. #define CAN_F4R2_FB9_Pos                     (9U)                              
  10016. #define CAN_F4R2_FB9_Msk                     (0x1U << CAN_F4R2_FB9_Pos)        /*!< 0x00000200 */
  10017. #define CAN_F4R2_FB9                         CAN_F4R2_FB9_Msk                  /*!< Filter bit 9 */
  10018. #define CAN_F4R2_FB10_Pos                    (10U)                            
  10019. #define CAN_F4R2_FB10_Msk                    (0x1U << CAN_F4R2_FB10_Pos)       /*!< 0x00000400 */
  10020. #define CAN_F4R2_FB10                        CAN_F4R2_FB10_Msk                 /*!< Filter bit 10 */
  10021. #define CAN_F4R2_FB11_Pos                    (11U)                            
  10022. #define CAN_F4R2_FB11_Msk                    (0x1U << CAN_F4R2_FB11_Pos)       /*!< 0x00000800 */
  10023. #define CAN_F4R2_FB11                        CAN_F4R2_FB11_Msk                 /*!< Filter bit 11 */
  10024. #define CAN_F4R2_FB12_Pos                    (12U)                            
  10025. #define CAN_F4R2_FB12_Msk                    (0x1U << CAN_F4R2_FB12_Pos)       /*!< 0x00001000 */
  10026. #define CAN_F4R2_FB12                        CAN_F4R2_FB12_Msk                 /*!< Filter bit 12 */
  10027. #define CAN_F4R2_FB13_Pos                    (13U)                            
  10028. #define CAN_F4R2_FB13_Msk                    (0x1U << CAN_F4R2_FB13_Pos)       /*!< 0x00002000 */
  10029. #define CAN_F4R2_FB13                        CAN_F4R2_FB13_Msk                 /*!< Filter bit 13 */
  10030. #define CAN_F4R2_FB14_Pos                    (14U)                            
  10031. #define CAN_F4R2_FB14_Msk                    (0x1U << CAN_F4R2_FB14_Pos)       /*!< 0x00004000 */
  10032. #define CAN_F4R2_FB14                        CAN_F4R2_FB14_Msk                 /*!< Filter bit 14 */
  10033. #define CAN_F4R2_FB15_Pos                    (15U)                            
  10034. #define CAN_F4R2_FB15_Msk                    (0x1U << CAN_F4R2_FB15_Pos)       /*!< 0x00008000 */
  10035. #define CAN_F4R2_FB15                        CAN_F4R2_FB15_Msk                 /*!< Filter bit 15 */
  10036. #define CAN_F4R2_FB16_Pos                    (16U)                            
  10037. #define CAN_F4R2_FB16_Msk                    (0x1U << CAN_F4R2_FB16_Pos)       /*!< 0x00010000 */
  10038. #define CAN_F4R2_FB16                        CAN_F4R2_FB16_Msk                 /*!< Filter bit 16 */
  10039. #define CAN_F4R2_FB17_Pos                    (17U)                            
  10040. #define CAN_F4R2_FB17_Msk                    (0x1U << CAN_F4R2_FB17_Pos)       /*!< 0x00020000 */
  10041. #define CAN_F4R2_FB17                        CAN_F4R2_FB17_Msk                 /*!< Filter bit 17 */
  10042. #define CAN_F4R2_FB18_Pos                    (18U)                            
  10043. #define CAN_F4R2_FB18_Msk                    (0x1U << CAN_F4R2_FB18_Pos)       /*!< 0x00040000 */
  10044. #define CAN_F4R2_FB18                        CAN_F4R2_FB18_Msk                 /*!< Filter bit 18 */
  10045. #define CAN_F4R2_FB19_Pos                    (19U)                            
  10046. #define CAN_F4R2_FB19_Msk                    (0x1U << CAN_F4R2_FB19_Pos)       /*!< 0x00080000 */
  10047. #define CAN_F4R2_FB19                        CAN_F4R2_FB19_Msk                 /*!< Filter bit 19 */
  10048. #define CAN_F4R2_FB20_Pos                    (20U)                            
  10049. #define CAN_F4R2_FB20_Msk                    (0x1U << CAN_F4R2_FB20_Pos)       /*!< 0x00100000 */
  10050. #define CAN_F4R2_FB20                        CAN_F4R2_FB20_Msk                 /*!< Filter bit 20 */
  10051. #define CAN_F4R2_FB21_Pos                    (21U)                            
  10052. #define CAN_F4R2_FB21_Msk                    (0x1U << CAN_F4R2_FB21_Pos)       /*!< 0x00200000 */
  10053. #define CAN_F4R2_FB21                        CAN_F4R2_FB21_Msk                 /*!< Filter bit 21 */
  10054. #define CAN_F4R2_FB22_Pos                    (22U)                            
  10055. #define CAN_F4R2_FB22_Msk                    (0x1U << CAN_F4R2_FB22_Pos)       /*!< 0x00400000 */
  10056. #define CAN_F4R2_FB22                        CAN_F4R2_FB22_Msk                 /*!< Filter bit 22 */
  10057. #define CAN_F4R2_FB23_Pos                    (23U)                            
  10058. #define CAN_F4R2_FB23_Msk                    (0x1U << CAN_F4R2_FB23_Pos)       /*!< 0x00800000 */
  10059. #define CAN_F4R2_FB23                        CAN_F4R2_FB23_Msk                 /*!< Filter bit 23 */
  10060. #define CAN_F4R2_FB24_Pos                    (24U)                            
  10061. #define CAN_F4R2_FB24_Msk                    (0x1U << CAN_F4R2_FB24_Pos)       /*!< 0x01000000 */
  10062. #define CAN_F4R2_FB24                        CAN_F4R2_FB24_Msk                 /*!< Filter bit 24 */
  10063. #define CAN_F4R2_FB25_Pos                    (25U)                            
  10064. #define CAN_F4R2_FB25_Msk                    (0x1U << CAN_F4R2_FB25_Pos)       /*!< 0x02000000 */
  10065. #define CAN_F4R2_FB25                        CAN_F4R2_FB25_Msk                 /*!< Filter bit 25 */
  10066. #define CAN_F4R2_FB26_Pos                    (26U)                            
  10067. #define CAN_F4R2_FB26_Msk                    (0x1U << CAN_F4R2_FB26_Pos)       /*!< 0x04000000 */
  10068. #define CAN_F4R2_FB26                        CAN_F4R2_FB26_Msk                 /*!< Filter bit 26 */
  10069. #define CAN_F4R2_FB27_Pos                    (27U)                            
  10070. #define CAN_F4R2_FB27_Msk                    (0x1U << CAN_F4R2_FB27_Pos)       /*!< 0x08000000 */
  10071. #define CAN_F4R2_FB27                        CAN_F4R2_FB27_Msk                 /*!< Filter bit 27 */
  10072. #define CAN_F4R2_FB28_Pos                    (28U)                            
  10073. #define CAN_F4R2_FB28_Msk                    (0x1U << CAN_F4R2_FB28_Pos)       /*!< 0x10000000 */
  10074. #define CAN_F4R2_FB28                        CAN_F4R2_FB28_Msk                 /*!< Filter bit 28 */
  10075. #define CAN_F4R2_FB29_Pos                    (29U)                            
  10076. #define CAN_F4R2_FB29_Msk                    (0x1U << CAN_F4R2_FB29_Pos)       /*!< 0x20000000 */
  10077. #define CAN_F4R2_FB29                        CAN_F4R2_FB29_Msk                 /*!< Filter bit 29 */
  10078. #define CAN_F4R2_FB30_Pos                    (30U)                            
  10079. #define CAN_F4R2_FB30_Msk                    (0x1U << CAN_F4R2_FB30_Pos)       /*!< 0x40000000 */
  10080. #define CAN_F4R2_FB30                        CAN_F4R2_FB30_Msk                 /*!< Filter bit 30 */
  10081. #define CAN_F4R2_FB31_Pos                    (31U)                            
  10082. #define CAN_F4R2_FB31_Msk                    (0x1U << CAN_F4R2_FB31_Pos)       /*!< 0x80000000 */
  10083. #define CAN_F4R2_FB31                        CAN_F4R2_FB31_Msk                 /*!< Filter bit 31 */
  10084.  
  10085. /*******************  Bit definition for CAN_F5R2 register  *******************/
  10086. #define CAN_F5R2_FB0_Pos                     (0U)                              
  10087. #define CAN_F5R2_FB0_Msk                     (0x1U << CAN_F5R2_FB0_Pos)        /*!< 0x00000001 */
  10088. #define CAN_F5R2_FB0                         CAN_F5R2_FB0_Msk                  /*!< Filter bit 0 */
  10089. #define CAN_F5R2_FB1_Pos                     (1U)                              
  10090. #define CAN_F5R2_FB1_Msk                     (0x1U << CAN_F5R2_FB1_Pos)        /*!< 0x00000002 */
  10091. #define CAN_F5R2_FB1                         CAN_F5R2_FB1_Msk                  /*!< Filter bit 1 */
  10092. #define CAN_F5R2_FB2_Pos                     (2U)                              
  10093. #define CAN_F5R2_FB2_Msk                     (0x1U << CAN_F5R2_FB2_Pos)        /*!< 0x00000004 */
  10094. #define CAN_F5R2_FB2                         CAN_F5R2_FB2_Msk                  /*!< Filter bit 2 */
  10095. #define CAN_F5R2_FB3_Pos                     (3U)                              
  10096. #define CAN_F5R2_FB3_Msk                     (0x1U << CAN_F5R2_FB3_Pos)        /*!< 0x00000008 */
  10097. #define CAN_F5R2_FB3                         CAN_F5R2_FB3_Msk                  /*!< Filter bit 3 */
  10098. #define CAN_F5R2_FB4_Pos                     (4U)                              
  10099. #define CAN_F5R2_FB4_Msk                     (0x1U << CAN_F5R2_FB4_Pos)        /*!< 0x00000010 */
  10100. #define CAN_F5R2_FB4                         CAN_F5R2_FB4_Msk                  /*!< Filter bit 4 */
  10101. #define CAN_F5R2_FB5_Pos                     (5U)                              
  10102. #define CAN_F5R2_FB5_Msk                     (0x1U << CAN_F5R2_FB5_Pos)        /*!< 0x00000020 */
  10103. #define CAN_F5R2_FB5                         CAN_F5R2_FB5_Msk                  /*!< Filter bit 5 */
  10104. #define CAN_F5R2_FB6_Pos                     (6U)                              
  10105. #define CAN_F5R2_FB6_Msk                     (0x1U << CAN_F5R2_FB6_Pos)        /*!< 0x00000040 */
  10106. #define CAN_F5R2_FB6                         CAN_F5R2_FB6_Msk                  /*!< Filter bit 6 */
  10107. #define CAN_F5R2_FB7_Pos                     (7U)                              
  10108. #define CAN_F5R2_FB7_Msk                     (0x1U << CAN_F5R2_FB7_Pos)        /*!< 0x00000080 */
  10109. #define CAN_F5R2_FB7                         CAN_F5R2_FB7_Msk                  /*!< Filter bit 7 */
  10110. #define CAN_F5R2_FB8_Pos                     (8U)                              
  10111. #define CAN_F5R2_FB8_Msk                     (0x1U << CAN_F5R2_FB8_Pos)        /*!< 0x00000100 */
  10112. #define CAN_F5R2_FB8                         CAN_F5R2_FB8_Msk                  /*!< Filter bit 8 */
  10113. #define CAN_F5R2_FB9_Pos                     (9U)                              
  10114. #define CAN_F5R2_FB9_Msk                     (0x1U << CAN_F5R2_FB9_Pos)        /*!< 0x00000200 */
  10115. #define CAN_F5R2_FB9                         CAN_F5R2_FB9_Msk                  /*!< Filter bit 9 */
  10116. #define CAN_F5R2_FB10_Pos                    (10U)                            
  10117. #define CAN_F5R2_FB10_Msk                    (0x1U << CAN_F5R2_FB10_Pos)       /*!< 0x00000400 */
  10118. #define CAN_F5R2_FB10                        CAN_F5R2_FB10_Msk                 /*!< Filter bit 10 */
  10119. #define CAN_F5R2_FB11_Pos                    (11U)                            
  10120. #define CAN_F5R2_FB11_Msk                    (0x1U << CAN_F5R2_FB11_Pos)       /*!< 0x00000800 */
  10121. #define CAN_F5R2_FB11                        CAN_F5R2_FB11_Msk                 /*!< Filter bit 11 */
  10122. #define CAN_F5R2_FB12_Pos                    (12U)                            
  10123. #define CAN_F5R2_FB12_Msk                    (0x1U << CAN_F5R2_FB12_Pos)       /*!< 0x00001000 */
  10124. #define CAN_F5R2_FB12                        CAN_F5R2_FB12_Msk                 /*!< Filter bit 12 */
  10125. #define CAN_F5R2_FB13_Pos                    (13U)                            
  10126. #define CAN_F5R2_FB13_Msk                    (0x1U << CAN_F5R2_FB13_Pos)       /*!< 0x00002000 */
  10127. #define CAN_F5R2_FB13                        CAN_F5R2_FB13_Msk                 /*!< Filter bit 13 */
  10128. #define CAN_F5R2_FB14_Pos                    (14U)                            
  10129. #define CAN_F5R2_FB14_Msk                    (0x1U << CAN_F5R2_FB14_Pos)       /*!< 0x00004000 */
  10130. #define CAN_F5R2_FB14                        CAN_F5R2_FB14_Msk                 /*!< Filter bit 14 */
  10131. #define CAN_F5R2_FB15_Pos                    (15U)                            
  10132. #define CAN_F5R2_FB15_Msk                    (0x1U << CAN_F5R2_FB15_Pos)       /*!< 0x00008000 */
  10133. #define CAN_F5R2_FB15                        CAN_F5R2_FB15_Msk                 /*!< Filter bit 15 */
  10134. #define CAN_F5R2_FB16_Pos                    (16U)                            
  10135. #define CAN_F5R2_FB16_Msk                    (0x1U << CAN_F5R2_FB16_Pos)       /*!< 0x00010000 */
  10136. #define CAN_F5R2_FB16                        CAN_F5R2_FB16_Msk                 /*!< Filter bit 16 */
  10137. #define CAN_F5R2_FB17_Pos                    (17U)                            
  10138. #define CAN_F5R2_FB17_Msk                    (0x1U << CAN_F5R2_FB17_Pos)       /*!< 0x00020000 */
  10139. #define CAN_F5R2_FB17                        CAN_F5R2_FB17_Msk                 /*!< Filter bit 17 */
  10140. #define CAN_F5R2_FB18_Pos                    (18U)                            
  10141. #define CAN_F5R2_FB18_Msk                    (0x1U << CAN_F5R2_FB18_Pos)       /*!< 0x00040000 */
  10142. #define CAN_F5R2_FB18                        CAN_F5R2_FB18_Msk                 /*!< Filter bit 18 */
  10143. #define CAN_F5R2_FB19_Pos                    (19U)                            
  10144. #define CAN_F5R2_FB19_Msk                    (0x1U << CAN_F5R2_FB19_Pos)       /*!< 0x00080000 */
  10145. #define CAN_F5R2_FB19                        CAN_F5R2_FB19_Msk                 /*!< Filter bit 19 */
  10146. #define CAN_F5R2_FB20_Pos                    (20U)                            
  10147. #define CAN_F5R2_FB20_Msk                    (0x1U << CAN_F5R2_FB20_Pos)       /*!< 0x00100000 */
  10148. #define CAN_F5R2_FB20                        CAN_F5R2_FB20_Msk                 /*!< Filter bit 20 */
  10149. #define CAN_F5R2_FB21_Pos                    (21U)                            
  10150. #define CAN_F5R2_FB21_Msk                    (0x1U << CAN_F5R2_FB21_Pos)       /*!< 0x00200000 */
  10151. #define CAN_F5R2_FB21                        CAN_F5R2_FB21_Msk                 /*!< Filter bit 21 */
  10152. #define CAN_F5R2_FB22_Pos                    (22U)                            
  10153. #define CAN_F5R2_FB22_Msk                    (0x1U << CAN_F5R2_FB22_Pos)       /*!< 0x00400000 */
  10154. #define CAN_F5R2_FB22                        CAN_F5R2_FB22_Msk                 /*!< Filter bit 22 */
  10155. #define CAN_F5R2_FB23_Pos                    (23U)                            
  10156. #define CAN_F5R2_FB23_Msk                    (0x1U << CAN_F5R2_FB23_Pos)       /*!< 0x00800000 */
  10157. #define CAN_F5R2_FB23                        CAN_F5R2_FB23_Msk                 /*!< Filter bit 23 */
  10158. #define CAN_F5R2_FB24_Pos                    (24U)                            
  10159. #define CAN_F5R2_FB24_Msk                    (0x1U << CAN_F5R2_FB24_Pos)       /*!< 0x01000000 */
  10160. #define CAN_F5R2_FB24                        CAN_F5R2_FB24_Msk                 /*!< Filter bit 24 */
  10161. #define CAN_F5R2_FB25_Pos                    (25U)                            
  10162. #define CAN_F5R2_FB25_Msk                    (0x1U << CAN_F5R2_FB25_Pos)       /*!< 0x02000000 */
  10163. #define CAN_F5R2_FB25                        CAN_F5R2_FB25_Msk                 /*!< Filter bit 25 */
  10164. #define CAN_F5R2_FB26_Pos                    (26U)                            
  10165. #define CAN_F5R2_FB26_Msk                    (0x1U << CAN_F5R2_FB26_Pos)       /*!< 0x04000000 */
  10166. #define CAN_F5R2_FB26                        CAN_F5R2_FB26_Msk                 /*!< Filter bit 26 */
  10167. #define CAN_F5R2_FB27_Pos                    (27U)                            
  10168. #define CAN_F5R2_FB27_Msk                    (0x1U << CAN_F5R2_FB27_Pos)       /*!< 0x08000000 */
  10169. #define CAN_F5R2_FB27                        CAN_F5R2_FB27_Msk                 /*!< Filter bit 27 */
  10170. #define CAN_F5R2_FB28_Pos                    (28U)                            
  10171. #define CAN_F5R2_FB28_Msk                    (0x1U << CAN_F5R2_FB28_Pos)       /*!< 0x10000000 */
  10172. #define CAN_F5R2_FB28                        CAN_F5R2_FB28_Msk                 /*!< Filter bit 28 */
  10173. #define CAN_F5R2_FB29_Pos                    (29U)                            
  10174. #define CAN_F5R2_FB29_Msk                    (0x1U << CAN_F5R2_FB29_Pos)       /*!< 0x20000000 */
  10175. #define CAN_F5R2_FB29                        CAN_F5R2_FB29_Msk                 /*!< Filter bit 29 */
  10176. #define CAN_F5R2_FB30_Pos                    (30U)                            
  10177. #define CAN_F5R2_FB30_Msk                    (0x1U << CAN_F5R2_FB30_Pos)       /*!< 0x40000000 */
  10178. #define CAN_F5R2_FB30                        CAN_F5R2_FB30_Msk                 /*!< Filter bit 30 */
  10179. #define CAN_F5R2_FB31_Pos                    (31U)                            
  10180. #define CAN_F5R2_FB31_Msk                    (0x1U << CAN_F5R2_FB31_Pos)       /*!< 0x80000000 */
  10181. #define CAN_F5R2_FB31                        CAN_F5R2_FB31_Msk                 /*!< Filter bit 31 */
  10182.  
  10183. /*******************  Bit definition for CAN_F6R2 register  *******************/
  10184. #define CAN_F6R2_FB0_Pos                     (0U)                              
  10185. #define CAN_F6R2_FB0_Msk                     (0x1U << CAN_F6R2_FB0_Pos)        /*!< 0x00000001 */
  10186. #define CAN_F6R2_FB0                         CAN_F6R2_FB0_Msk                  /*!< Filter bit 0 */
  10187. #define CAN_F6R2_FB1_Pos                     (1U)                              
  10188. #define CAN_F6R2_FB1_Msk                     (0x1U << CAN_F6R2_FB1_Pos)        /*!< 0x00000002 */
  10189. #define CAN_F6R2_FB1                         CAN_F6R2_FB1_Msk                  /*!< Filter bit 1 */
  10190. #define CAN_F6R2_FB2_Pos                     (2U)                              
  10191. #define CAN_F6R2_FB2_Msk                     (0x1U << CAN_F6R2_FB2_Pos)        /*!< 0x00000004 */
  10192. #define CAN_F6R2_FB2                         CAN_F6R2_FB2_Msk                  /*!< Filter bit 2 */
  10193. #define CAN_F6R2_FB3_Pos                     (3U)                              
  10194. #define CAN_F6R2_FB3_Msk                     (0x1U << CAN_F6R2_FB3_Pos)        /*!< 0x00000008 */
  10195. #define CAN_F6R2_FB3                         CAN_F6R2_FB3_Msk                  /*!< Filter bit 3 */
  10196. #define CAN_F6R2_FB4_Pos                     (4U)                              
  10197. #define CAN_F6R2_FB4_Msk                     (0x1U << CAN_F6R2_FB4_Pos)        /*!< 0x00000010 */
  10198. #define CAN_F6R2_FB4                         CAN_F6R2_FB4_Msk                  /*!< Filter bit 4 */
  10199. #define CAN_F6R2_FB5_Pos                     (5U)                              
  10200. #define CAN_F6R2_FB5_Msk                     (0x1U << CAN_F6R2_FB5_Pos)        /*!< 0x00000020 */
  10201. #define CAN_F6R2_FB5                         CAN_F6R2_FB5_Msk                  /*!< Filter bit 5 */
  10202. #define CAN_F6R2_FB6_Pos                     (6U)                              
  10203. #define CAN_F6R2_FB6_Msk                     (0x1U << CAN_F6R2_FB6_Pos)        /*!< 0x00000040 */
  10204. #define CAN_F6R2_FB6                         CAN_F6R2_FB6_Msk                  /*!< Filter bit 6 */
  10205. #define CAN_F6R2_FB7_Pos                     (7U)                              
  10206. #define CAN_F6R2_FB7_Msk                     (0x1U << CAN_F6R2_FB7_Pos)        /*!< 0x00000080 */
  10207. #define CAN_F6R2_FB7                         CAN_F6R2_FB7_Msk                  /*!< Filter bit 7 */
  10208. #define CAN_F6R2_FB8_Pos                     (8U)                              
  10209. #define CAN_F6R2_FB8_Msk                     (0x1U << CAN_F6R2_FB8_Pos)        /*!< 0x00000100 */
  10210. #define CAN_F6R2_FB8                         CAN_F6R2_FB8_Msk                  /*!< Filter bit 8 */
  10211. #define CAN_F6R2_FB9_Pos                     (9U)                              
  10212. #define CAN_F6R2_FB9_Msk                     (0x1U << CAN_F6R2_FB9_Pos)        /*!< 0x00000200 */
  10213. #define CAN_F6R2_FB9                         CAN_F6R2_FB9_Msk                  /*!< Filter bit 9 */
  10214. #define CAN_F6R2_FB10_Pos                    (10U)                            
  10215. #define CAN_F6R2_FB10_Msk                    (0x1U << CAN_F6R2_FB10_Pos)       /*!< 0x00000400 */
  10216. #define CAN_F6R2_FB10                        CAN_F6R2_FB10_Msk                 /*!< Filter bit 10 */
  10217. #define CAN_F6R2_FB11_Pos                    (11U)                            
  10218. #define CAN_F6R2_FB11_Msk                    (0x1U << CAN_F6R2_FB11_Pos)       /*!< 0x00000800 */
  10219. #define CAN_F6R2_FB11                        CAN_F6R2_FB11_Msk                 /*!< Filter bit 11 */
  10220. #define CAN_F6R2_FB12_Pos                    (12U)                            
  10221. #define CAN_F6R2_FB12_Msk                    (0x1U << CAN_F6R2_FB12_Pos)       /*!< 0x00001000 */
  10222. #define CAN_F6R2_FB12                        CAN_F6R2_FB12_Msk                 /*!< Filter bit 12 */
  10223. #define CAN_F6R2_FB13_Pos                    (13U)                            
  10224. #define CAN_F6R2_FB13_Msk                    (0x1U << CAN_F6R2_FB13_Pos)       /*!< 0x00002000 */
  10225. #define CAN_F6R2_FB13                        CAN_F6R2_FB13_Msk                 /*!< Filter bit 13 */
  10226. #define CAN_F6R2_FB14_Pos                    (14U)                            
  10227. #define CAN_F6R2_FB14_Msk                    (0x1U << CAN_F6R2_FB14_Pos)       /*!< 0x00004000 */
  10228. #define CAN_F6R2_FB14                        CAN_F6R2_FB14_Msk                 /*!< Filter bit 14 */
  10229. #define CAN_F6R2_FB15_Pos                    (15U)                            
  10230. #define CAN_F6R2_FB15_Msk                    (0x1U << CAN_F6R2_FB15_Pos)       /*!< 0x00008000 */
  10231. #define CAN_F6R2_FB15                        CAN_F6R2_FB15_Msk                 /*!< Filter bit 15 */
  10232. #define CAN_F6R2_FB16_Pos                    (16U)                            
  10233. #define CAN_F6R2_FB16_Msk                    (0x1U << CAN_F6R2_FB16_Pos)       /*!< 0x00010000 */
  10234. #define CAN_F6R2_FB16                        CAN_F6R2_FB16_Msk                 /*!< Filter bit 16 */
  10235. #define CAN_F6R2_FB17_Pos                    (17U)                            
  10236. #define CAN_F6R2_FB17_Msk                    (0x1U << CAN_F6R2_FB17_Pos)       /*!< 0x00020000 */
  10237. #define CAN_F6R2_FB17                        CAN_F6R2_FB17_Msk                 /*!< Filter bit 17 */
  10238. #define CAN_F6R2_FB18_Pos                    (18U)                            
  10239. #define CAN_F6R2_FB18_Msk                    (0x1U << CAN_F6R2_FB18_Pos)       /*!< 0x00040000 */
  10240. #define CAN_F6R2_FB18                        CAN_F6R2_FB18_Msk                 /*!< Filter bit 18 */
  10241. #define CAN_F6R2_FB19_Pos                    (19U)                            
  10242. #define CAN_F6R2_FB19_Msk                    (0x1U << CAN_F6R2_FB19_Pos)       /*!< 0x00080000 */
  10243. #define CAN_F6R2_FB19                        CAN_F6R2_FB19_Msk                 /*!< Filter bit 19 */
  10244. #define CAN_F6R2_FB20_Pos                    (20U)                            
  10245. #define CAN_F6R2_FB20_Msk                    (0x1U << CAN_F6R2_FB20_Pos)       /*!< 0x00100000 */
  10246. #define CAN_F6R2_FB20                        CAN_F6R2_FB20_Msk                 /*!< Filter bit 20 */
  10247. #define CAN_F6R2_FB21_Pos                    (21U)                            
  10248. #define CAN_F6R2_FB21_Msk                    (0x1U << CAN_F6R2_FB21_Pos)       /*!< 0x00200000 */
  10249. #define CAN_F6R2_FB21                        CAN_F6R2_FB21_Msk                 /*!< Filter bit 21 */
  10250. #define CAN_F6R2_FB22_Pos                    (22U)                            
  10251. #define CAN_F6R2_FB22_Msk                    (0x1U << CAN_F6R2_FB22_Pos)       /*!< 0x00400000 */
  10252. #define CAN_F6R2_FB22                        CAN_F6R2_FB22_Msk                 /*!< Filter bit 22 */
  10253. #define CAN_F6R2_FB23_Pos                    (23U)                            
  10254. #define CAN_F6R2_FB23_Msk                    (0x1U << CAN_F6R2_FB23_Pos)       /*!< 0x00800000 */
  10255. #define CAN_F6R2_FB23                        CAN_F6R2_FB23_Msk                 /*!< Filter bit 23 */
  10256. #define CAN_F6R2_FB24_Pos                    (24U)                            
  10257. #define CAN_F6R2_FB24_Msk                    (0x1U << CAN_F6R2_FB24_Pos)       /*!< 0x01000000 */
  10258. #define CAN_F6R2_FB24                        CAN_F6R2_FB24_Msk                 /*!< Filter bit 24 */
  10259. #define CAN_F6R2_FB25_Pos                    (25U)                            
  10260. #define CAN_F6R2_FB25_Msk                    (0x1U << CAN_F6R2_FB25_Pos)       /*!< 0x02000000 */
  10261. #define CAN_F6R2_FB25                        CAN_F6R2_FB25_Msk                 /*!< Filter bit 25 */
  10262. #define CAN_F6R2_FB26_Pos                    (26U)                            
  10263. #define CAN_F6R2_FB26_Msk                    (0x1U << CAN_F6R2_FB26_Pos)       /*!< 0x04000000 */
  10264. #define CAN_F6R2_FB26                        CAN_F6R2_FB26_Msk                 /*!< Filter bit 26 */
  10265. #define CAN_F6R2_FB27_Pos                    (27U)                            
  10266. #define CAN_F6R2_FB27_Msk                    (0x1U << CAN_F6R2_FB27_Pos)       /*!< 0x08000000 */
  10267. #define CAN_F6R2_FB27                        CAN_F6R2_FB27_Msk                 /*!< Filter bit 27 */
  10268. #define CAN_F6R2_FB28_Pos                    (28U)                            
  10269. #define CAN_F6R2_FB28_Msk                    (0x1U << CAN_F6R2_FB28_Pos)       /*!< 0x10000000 */
  10270. #define CAN_F6R2_FB28                        CAN_F6R2_FB28_Msk                 /*!< Filter bit 28 */
  10271. #define CAN_F6R2_FB29_Pos                    (29U)                            
  10272. #define CAN_F6R2_FB29_Msk                    (0x1U << CAN_F6R2_FB29_Pos)       /*!< 0x20000000 */
  10273. #define CAN_F6R2_FB29                        CAN_F6R2_FB29_Msk                 /*!< Filter bit 29 */
  10274. #define CAN_F6R2_FB30_Pos                    (30U)                            
  10275. #define CAN_F6R2_FB30_Msk                    (0x1U << CAN_F6R2_FB30_Pos)       /*!< 0x40000000 */
  10276. #define CAN_F6R2_FB30                        CAN_F6R2_FB30_Msk                 /*!< Filter bit 30 */
  10277. #define CAN_F6R2_FB31_Pos                    (31U)                            
  10278. #define CAN_F6R2_FB31_Msk                    (0x1U << CAN_F6R2_FB31_Pos)       /*!< 0x80000000 */
  10279. #define CAN_F6R2_FB31                        CAN_F6R2_FB31_Msk                 /*!< Filter bit 31 */
  10280.  
  10281. /*******************  Bit definition for CAN_F7R2 register  *******************/
  10282. #define CAN_F7R2_FB0_Pos                     (0U)                              
  10283. #define CAN_F7R2_FB0_Msk                     (0x1U << CAN_F7R2_FB0_Pos)        /*!< 0x00000001 */
  10284. #define CAN_F7R2_FB0                         CAN_F7R2_FB0_Msk                  /*!< Filter bit 0 */
  10285. #define CAN_F7R2_FB1_Pos                     (1U)                              
  10286. #define CAN_F7R2_FB1_Msk                     (0x1U << CAN_F7R2_FB1_Pos)        /*!< 0x00000002 */
  10287. #define CAN_F7R2_FB1                         CAN_F7R2_FB1_Msk                  /*!< Filter bit 1 */
  10288. #define CAN_F7R2_FB2_Pos                     (2U)                              
  10289. #define CAN_F7R2_FB2_Msk                     (0x1U << CAN_F7R2_FB2_Pos)        /*!< 0x00000004 */
  10290. #define CAN_F7R2_FB2                         CAN_F7R2_FB2_Msk                  /*!< Filter bit 2 */
  10291. #define CAN_F7R2_FB3_Pos                     (3U)                              
  10292. #define CAN_F7R2_FB3_Msk                     (0x1U << CAN_F7R2_FB3_Pos)        /*!< 0x00000008 */
  10293. #define CAN_F7R2_FB3                         CAN_F7R2_FB3_Msk                  /*!< Filter bit 3 */
  10294. #define CAN_F7R2_FB4_Pos                     (4U)                              
  10295. #define CAN_F7R2_FB4_Msk                     (0x1U << CAN_F7R2_FB4_Pos)        /*!< 0x00000010 */
  10296. #define CAN_F7R2_FB4                         CAN_F7R2_FB4_Msk                  /*!< Filter bit 4 */
  10297. #define CAN_F7R2_FB5_Pos                     (5U)                              
  10298. #define CAN_F7R2_FB5_Msk                     (0x1U << CAN_F7R2_FB5_Pos)        /*!< 0x00000020 */
  10299. #define CAN_F7R2_FB5                         CAN_F7R2_FB5_Msk                  /*!< Filter bit 5 */
  10300. #define CAN_F7R2_FB6_Pos                     (6U)                              
  10301. #define CAN_F7R2_FB6_Msk                     (0x1U << CAN_F7R2_FB6_Pos)        /*!< 0x00000040 */
  10302. #define CAN_F7R2_FB6                         CAN_F7R2_FB6_Msk                  /*!< Filter bit 6 */
  10303. #define CAN_F7R2_FB7_Pos                     (7U)                              
  10304. #define CAN_F7R2_FB7_Msk                     (0x1U << CAN_F7R2_FB7_Pos)        /*!< 0x00000080 */
  10305. #define CAN_F7R2_FB7                         CAN_F7R2_FB7_Msk                  /*!< Filter bit 7 */
  10306. #define CAN_F7R2_FB8_Pos                     (8U)                              
  10307. #define CAN_F7R2_FB8_Msk                     (0x1U << CAN_F7R2_FB8_Pos)        /*!< 0x00000100 */
  10308. #define CAN_F7R2_FB8                         CAN_F7R2_FB8_Msk                  /*!< Filter bit 8 */
  10309. #define CAN_F7R2_FB9_Pos                     (9U)                              
  10310. #define CAN_F7R2_FB9_Msk                     (0x1U << CAN_F7R2_FB9_Pos)        /*!< 0x00000200 */
  10311. #define CAN_F7R2_FB9                         CAN_F7R2_FB9_Msk                  /*!< Filter bit 9 */
  10312. #define CAN_F7R2_FB10_Pos                    (10U)                            
  10313. #define CAN_F7R2_FB10_Msk                    (0x1U << CAN_F7R2_FB10_Pos)       /*!< 0x00000400 */
  10314. #define CAN_F7R2_FB10                        CAN_F7R2_FB10_Msk                 /*!< Filter bit 10 */
  10315. #define CAN_F7R2_FB11_Pos                    (11U)                            
  10316. #define CAN_F7R2_FB11_Msk                    (0x1U << CAN_F7R2_FB11_Pos)       /*!< 0x00000800 */
  10317. #define CAN_F7R2_FB11                        CAN_F7R2_FB11_Msk                 /*!< Filter bit 11 */
  10318. #define CAN_F7R2_FB12_Pos                    (12U)                            
  10319. #define CAN_F7R2_FB12_Msk                    (0x1U << CAN_F7R2_FB12_Pos)       /*!< 0x00001000 */
  10320. #define CAN_F7R2_FB12                        CAN_F7R2_FB12_Msk                 /*!< Filter bit 12 */
  10321. #define CAN_F7R2_FB13_Pos                    (13U)                            
  10322. #define CAN_F7R2_FB13_Msk                    (0x1U << CAN_F7R2_FB13_Pos)       /*!< 0x00002000 */
  10323. #define CAN_F7R2_FB13                        CAN_F7R2_FB13_Msk                 /*!< Filter bit 13 */
  10324. #define CAN_F7R2_FB14_Pos                    (14U)                            
  10325. #define CAN_F7R2_FB14_Msk                    (0x1U << CAN_F7R2_FB14_Pos)       /*!< 0x00004000 */
  10326. #define CAN_F7R2_FB14                        CAN_F7R2_FB14_Msk                 /*!< Filter bit 14 */
  10327. #define CAN_F7R2_FB15_Pos                    (15U)                            
  10328. #define CAN_F7R2_FB15_Msk                    (0x1U << CAN_F7R2_FB15_Pos)       /*!< 0x00008000 */
  10329. #define CAN_F7R2_FB15                        CAN_F7R2_FB15_Msk                 /*!< Filter bit 15 */
  10330. #define CAN_F7R2_FB16_Pos                    (16U)                            
  10331. #define CAN_F7R2_FB16_Msk                    (0x1U << CAN_F7R2_FB16_Pos)       /*!< 0x00010000 */
  10332. #define CAN_F7R2_FB16                        CAN_F7R2_FB16_Msk                 /*!< Filter bit 16 */
  10333. #define CAN_F7R2_FB17_Pos                    (17U)                            
  10334. #define CAN_F7R2_FB17_Msk                    (0x1U << CAN_F7R2_FB17_Pos)       /*!< 0x00020000 */
  10335. #define CAN_F7R2_FB17                        CAN_F7R2_FB17_Msk                 /*!< Filter bit 17 */
  10336. #define CAN_F7R2_FB18_Pos                    (18U)                            
  10337. #define CAN_F7R2_FB18_Msk                    (0x1U << CAN_F7R2_FB18_Pos)       /*!< 0x00040000 */
  10338. #define CAN_F7R2_FB18                        CAN_F7R2_FB18_Msk                 /*!< Filter bit 18 */
  10339. #define CAN_F7R2_FB19_Pos                    (19U)                            
  10340. #define CAN_F7R2_FB19_Msk                    (0x1U << CAN_F7R2_FB19_Pos)       /*!< 0x00080000 */
  10341. #define CAN_F7R2_FB19                        CAN_F7R2_FB19_Msk                 /*!< Filter bit 19 */
  10342. #define CAN_F7R2_FB20_Pos                    (20U)                            
  10343. #define CAN_F7R2_FB20_Msk                    (0x1U << CAN_F7R2_FB20_Pos)       /*!< 0x00100000 */
  10344. #define CAN_F7R2_FB20                        CAN_F7R2_FB20_Msk                 /*!< Filter bit 20 */
  10345. #define CAN_F7R2_FB21_Pos                    (21U)                            
  10346. #define CAN_F7R2_FB21_Msk                    (0x1U << CAN_F7R2_FB21_Pos)       /*!< 0x00200000 */
  10347. #define CAN_F7R2_FB21                        CAN_F7R2_FB21_Msk                 /*!< Filter bit 21 */
  10348. #define CAN_F7R2_FB22_Pos                    (22U)                            
  10349. #define CAN_F7R2_FB22_Msk                    (0x1U << CAN_F7R2_FB22_Pos)       /*!< 0x00400000 */
  10350. #define CAN_F7R2_FB22                        CAN_F7R2_FB22_Msk                 /*!< Filter bit 22 */
  10351. #define CAN_F7R2_FB23_Pos                    (23U)                            
  10352. #define CAN_F7R2_FB23_Msk                    (0x1U << CAN_F7R2_FB23_Pos)       /*!< 0x00800000 */
  10353. #define CAN_F7R2_FB23                        CAN_F7R2_FB23_Msk                 /*!< Filter bit 23 */
  10354. #define CAN_F7R2_FB24_Pos                    (24U)                            
  10355. #define CAN_F7R2_FB24_Msk                    (0x1U << CAN_F7R2_FB24_Pos)       /*!< 0x01000000 */
  10356. #define CAN_F7R2_FB24                        CAN_F7R2_FB24_Msk                 /*!< Filter bit 24 */
  10357. #define CAN_F7R2_FB25_Pos                    (25U)                            
  10358. #define CAN_F7R2_FB25_Msk                    (0x1U << CAN_F7R2_FB25_Pos)       /*!< 0x02000000 */
  10359. #define CAN_F7R2_FB25                        CAN_F7R2_FB25_Msk                 /*!< Filter bit 25 */
  10360. #define CAN_F7R2_FB26_Pos                    (26U)                            
  10361. #define CAN_F7R2_FB26_Msk                    (0x1U << CAN_F7R2_FB26_Pos)       /*!< 0x04000000 */
  10362. #define CAN_F7R2_FB26                        CAN_F7R2_FB26_Msk                 /*!< Filter bit 26 */
  10363. #define CAN_F7R2_FB27_Pos                    (27U)                            
  10364. #define CAN_F7R2_FB27_Msk                    (0x1U << CAN_F7R2_FB27_Pos)       /*!< 0x08000000 */
  10365. #define CAN_F7R2_FB27                        CAN_F7R2_FB27_Msk                 /*!< Filter bit 27 */
  10366. #define CAN_F7R2_FB28_Pos                    (28U)                            
  10367. #define CAN_F7R2_FB28_Msk                    (0x1U << CAN_F7R2_FB28_Pos)       /*!< 0x10000000 */
  10368. #define CAN_F7R2_FB28                        CAN_F7R2_FB28_Msk                 /*!< Filter bit 28 */
  10369. #define CAN_F7R2_FB29_Pos                    (29U)                            
  10370. #define CAN_F7R2_FB29_Msk                    (0x1U << CAN_F7R2_FB29_Pos)       /*!< 0x20000000 */
  10371. #define CAN_F7R2_FB29                        CAN_F7R2_FB29_Msk                 /*!< Filter bit 29 */
  10372. #define CAN_F7R2_FB30_Pos                    (30U)                            
  10373. #define CAN_F7R2_FB30_Msk                    (0x1U << CAN_F7R2_FB30_Pos)       /*!< 0x40000000 */
  10374. #define CAN_F7R2_FB30                        CAN_F7R2_FB30_Msk                 /*!< Filter bit 30 */
  10375. #define CAN_F7R2_FB31_Pos                    (31U)                            
  10376. #define CAN_F7R2_FB31_Msk                    (0x1U << CAN_F7R2_FB31_Pos)       /*!< 0x80000000 */
  10377. #define CAN_F7R2_FB31                        CAN_F7R2_FB31_Msk                 /*!< Filter bit 31 */
  10378.  
  10379. /*******************  Bit definition for CAN_F8R2 register  *******************/
  10380. #define CAN_F8R2_FB0_Pos                     (0U)                              
  10381. #define CAN_F8R2_FB0_Msk                     (0x1U << CAN_F8R2_FB0_Pos)        /*!< 0x00000001 */
  10382. #define CAN_F8R2_FB0                         CAN_F8R2_FB0_Msk                  /*!< Filter bit 0 */
  10383. #define CAN_F8R2_FB1_Pos                     (1U)                              
  10384. #define CAN_F8R2_FB1_Msk                     (0x1U << CAN_F8R2_FB1_Pos)        /*!< 0x00000002 */
  10385. #define CAN_F8R2_FB1                         CAN_F8R2_FB1_Msk                  /*!< Filter bit 1 */
  10386. #define CAN_F8R2_FB2_Pos                     (2U)                              
  10387. #define CAN_F8R2_FB2_Msk                     (0x1U << CAN_F8R2_FB2_Pos)        /*!< 0x00000004 */
  10388. #define CAN_F8R2_FB2                         CAN_F8R2_FB2_Msk                  /*!< Filter bit 2 */
  10389. #define CAN_F8R2_FB3_Pos                     (3U)                              
  10390. #define CAN_F8R2_FB3_Msk                     (0x1U << CAN_F8R2_FB3_Pos)        /*!< 0x00000008 */
  10391. #define CAN_F8R2_FB3                         CAN_F8R2_FB3_Msk                  /*!< Filter bit 3 */
  10392. #define CAN_F8R2_FB4_Pos                     (4U)                              
  10393. #define CAN_F8R2_FB4_Msk                     (0x1U << CAN_F8R2_FB4_Pos)        /*!< 0x00000010 */
  10394. #define CAN_F8R2_FB4                         CAN_F8R2_FB4_Msk                  /*!< Filter bit 4 */
  10395. #define CAN_F8R2_FB5_Pos                     (5U)                              
  10396. #define CAN_F8R2_FB5_Msk                     (0x1U << CAN_F8R2_FB5_Pos)        /*!< 0x00000020 */
  10397. #define CAN_F8R2_FB5                         CAN_F8R2_FB5_Msk                  /*!< Filter bit 5 */
  10398. #define CAN_F8R2_FB6_Pos                     (6U)                              
  10399. #define CAN_F8R2_FB6_Msk                     (0x1U << CAN_F8R2_FB6_Pos)        /*!< 0x00000040 */
  10400. #define CAN_F8R2_FB6                         CAN_F8R2_FB6_Msk                  /*!< Filter bit 6 */
  10401. #define CAN_F8R2_FB7_Pos                     (7U)                              
  10402. #define CAN_F8R2_FB7_Msk                     (0x1U << CAN_F8R2_FB7_Pos)        /*!< 0x00000080 */
  10403. #define CAN_F8R2_FB7                         CAN_F8R2_FB7_Msk                  /*!< Filter bit 7 */
  10404. #define CAN_F8R2_FB8_Pos                     (8U)                              
  10405. #define CAN_F8R2_FB8_Msk                     (0x1U << CAN_F8R2_FB8_Pos)        /*!< 0x00000100 */
  10406. #define CAN_F8R2_FB8                         CAN_F8R2_FB8_Msk                  /*!< Filter bit 8 */
  10407. #define CAN_F8R2_FB9_Pos                     (9U)                              
  10408. #define CAN_F8R2_FB9_Msk                     (0x1U << CAN_F8R2_FB9_Pos)        /*!< 0x00000200 */
  10409. #define CAN_F8R2_FB9                         CAN_F8R2_FB9_Msk                  /*!< Filter bit 9 */
  10410. #define CAN_F8R2_FB10_Pos                    (10U)                            
  10411. #define CAN_F8R2_FB10_Msk                    (0x1U << CAN_F8R2_FB10_Pos)       /*!< 0x00000400 */
  10412. #define CAN_F8R2_FB10                        CAN_F8R2_FB10_Msk                 /*!< Filter bit 10 */
  10413. #define CAN_F8R2_FB11_Pos                    (11U)                            
  10414. #define CAN_F8R2_FB11_Msk                    (0x1U << CAN_F8R2_FB11_Pos)       /*!< 0x00000800 */
  10415. #define CAN_F8R2_FB11                        CAN_F8R2_FB11_Msk                 /*!< Filter bit 11 */
  10416. #define CAN_F8R2_FB12_Pos                    (12U)                            
  10417. #define CAN_F8R2_FB12_Msk                    (0x1U << CAN_F8R2_FB12_Pos)       /*!< 0x00001000 */
  10418. #define CAN_F8R2_FB12                        CAN_F8R2_FB12_Msk                 /*!< Filter bit 12 */
  10419. #define CAN_F8R2_FB13_Pos                    (13U)                            
  10420. #define CAN_F8R2_FB13_Msk                    (0x1U << CAN_F8R2_FB13_Pos)       /*!< 0x00002000 */
  10421. #define CAN_F8R2_FB13                        CAN_F8R2_FB13_Msk                 /*!< Filter bit 13 */
  10422. #define CAN_F8R2_FB14_Pos                    (14U)                            
  10423. #define CAN_F8R2_FB14_Msk                    (0x1U << CAN_F8R2_FB14_Pos)       /*!< 0x00004000 */
  10424. #define CAN_F8R2_FB14                        CAN_F8R2_FB14_Msk                 /*!< Filter bit 14 */
  10425. #define CAN_F8R2_FB15_Pos                    (15U)                            
  10426. #define CAN_F8R2_FB15_Msk                    (0x1U << CAN_F8R2_FB15_Pos)       /*!< 0x00008000 */
  10427. #define CAN_F8R2_FB15                        CAN_F8R2_FB15_Msk                 /*!< Filter bit 15 */
  10428. #define CAN_F8R2_FB16_Pos                    (16U)                            
  10429. #define CAN_F8R2_FB16_Msk                    (0x1U << CAN_F8R2_FB16_Pos)       /*!< 0x00010000 */
  10430. #define CAN_F8R2_FB16                        CAN_F8R2_FB16_Msk                 /*!< Filter bit 16 */
  10431. #define CAN_F8R2_FB17_Pos                    (17U)                            
  10432. #define CAN_F8R2_FB17_Msk                    (0x1U << CAN_F8R2_FB17_Pos)       /*!< 0x00020000 */
  10433. #define CAN_F8R2_FB17                        CAN_F8R2_FB17_Msk                 /*!< Filter bit 17 */
  10434. #define CAN_F8R2_FB18_Pos                    (18U)                            
  10435. #define CAN_F8R2_FB18_Msk                    (0x1U << CAN_F8R2_FB18_Pos)       /*!< 0x00040000 */
  10436. #define CAN_F8R2_FB18                        CAN_F8R2_FB18_Msk                 /*!< Filter bit 18 */
  10437. #define CAN_F8R2_FB19_Pos                    (19U)                            
  10438. #define CAN_F8R2_FB19_Msk                    (0x1U << CAN_F8R2_FB19_Pos)       /*!< 0x00080000 */
  10439. #define CAN_F8R2_FB19                        CAN_F8R2_FB19_Msk                 /*!< Filter bit 19 */
  10440. #define CAN_F8R2_FB20_Pos                    (20U)                            
  10441. #define CAN_F8R2_FB20_Msk                    (0x1U << CAN_F8R2_FB20_Pos)       /*!< 0x00100000 */
  10442. #define CAN_F8R2_FB20                        CAN_F8R2_FB20_Msk                 /*!< Filter bit 20 */
  10443. #define CAN_F8R2_FB21_Pos                    (21U)                            
  10444. #define CAN_F8R2_FB21_Msk                    (0x1U << CAN_F8R2_FB21_Pos)       /*!< 0x00200000 */
  10445. #define CAN_F8R2_FB21                        CAN_F8R2_FB21_Msk                 /*!< Filter bit 21 */
  10446. #define CAN_F8R2_FB22_Pos                    (22U)                            
  10447. #define CAN_F8R2_FB22_Msk                    (0x1U << CAN_F8R2_FB22_Pos)       /*!< 0x00400000 */
  10448. #define CAN_F8R2_FB22                        CAN_F8R2_FB22_Msk                 /*!< Filter bit 22 */
  10449. #define CAN_F8R2_FB23_Pos                    (23U)                            
  10450. #define CAN_F8R2_FB23_Msk                    (0x1U << CAN_F8R2_FB23_Pos)       /*!< 0x00800000 */
  10451. #define CAN_F8R2_FB23                        CAN_F8R2_FB23_Msk                 /*!< Filter bit 23 */
  10452. #define CAN_F8R2_FB24_Pos                    (24U)                            
  10453. #define CAN_F8R2_FB24_Msk                    (0x1U << CAN_F8R2_FB24_Pos)       /*!< 0x01000000 */
  10454. #define CAN_F8R2_FB24                        CAN_F8R2_FB24_Msk                 /*!< Filter bit 24 */
  10455. #define CAN_F8R2_FB25_Pos                    (25U)                            
  10456. #define CAN_F8R2_FB25_Msk                    (0x1U << CAN_F8R2_FB25_Pos)       /*!< 0x02000000 */
  10457. #define CAN_F8R2_FB25                        CAN_F8R2_FB25_Msk                 /*!< Filter bit 25 */
  10458. #define CAN_F8R2_FB26_Pos                    (26U)                            
  10459. #define CAN_F8R2_FB26_Msk                    (0x1U << CAN_F8R2_FB26_Pos)       /*!< 0x04000000 */
  10460. #define CAN_F8R2_FB26                        CAN_F8R2_FB26_Msk                 /*!< Filter bit 26 */
  10461. #define CAN_F8R2_FB27_Pos                    (27U)                            
  10462. #define CAN_F8R2_FB27_Msk                    (0x1U << CAN_F8R2_FB27_Pos)       /*!< 0x08000000 */
  10463. #define CAN_F8R2_FB27                        CAN_F8R2_FB27_Msk                 /*!< Filter bit 27 */
  10464. #define CAN_F8R2_FB28_Pos                    (28U)                            
  10465. #define CAN_F8R2_FB28_Msk                    (0x1U << CAN_F8R2_FB28_Pos)       /*!< 0x10000000 */
  10466. #define CAN_F8R2_FB28                        CAN_F8R2_FB28_Msk                 /*!< Filter bit 28 */
  10467. #define CAN_F8R2_FB29_Pos                    (29U)                            
  10468. #define CAN_F8R2_FB29_Msk                    (0x1U << CAN_F8R2_FB29_Pos)       /*!< 0x20000000 */
  10469. #define CAN_F8R2_FB29                        CAN_F8R2_FB29_Msk                 /*!< Filter bit 29 */
  10470. #define CAN_F8R2_FB30_Pos                    (30U)                            
  10471. #define CAN_F8R2_FB30_Msk                    (0x1U << CAN_F8R2_FB30_Pos)       /*!< 0x40000000 */
  10472. #define CAN_F8R2_FB30                        CAN_F8R2_FB30_Msk                 /*!< Filter bit 30 */
  10473. #define CAN_F8R2_FB31_Pos                    (31U)                            
  10474. #define CAN_F8R2_FB31_Msk                    (0x1U << CAN_F8R2_FB31_Pos)       /*!< 0x80000000 */
  10475. #define CAN_F8R2_FB31                        CAN_F8R2_FB31_Msk                 /*!< Filter bit 31 */
  10476.  
  10477. /*******************  Bit definition for CAN_F9R2 register  *******************/
  10478. #define CAN_F9R2_FB0_Pos                     (0U)                              
  10479. #define CAN_F9R2_FB0_Msk                     (0x1U << CAN_F9R2_FB0_Pos)        /*!< 0x00000001 */
  10480. #define CAN_F9R2_FB0                         CAN_F9R2_FB0_Msk                  /*!< Filter bit 0 */
  10481. #define CAN_F9R2_FB1_Pos                     (1U)                              
  10482. #define CAN_F9R2_FB1_Msk                     (0x1U << CAN_F9R2_FB1_Pos)        /*!< 0x00000002 */
  10483. #define CAN_F9R2_FB1                         CAN_F9R2_FB1_Msk                  /*!< Filter bit 1 */
  10484. #define CAN_F9R2_FB2_Pos                     (2U)                              
  10485. #define CAN_F9R2_FB2_Msk                     (0x1U << CAN_F9R2_FB2_Pos)        /*!< 0x00000004 */
  10486. #define CAN_F9R2_FB2                         CAN_F9R2_FB2_Msk                  /*!< Filter bit 2 */
  10487. #define CAN_F9R2_FB3_Pos                     (3U)                              
  10488. #define CAN_F9R2_FB3_Msk                     (0x1U << CAN_F9R2_FB3_Pos)        /*!< 0x00000008 */
  10489. #define CAN_F9R2_FB3                         CAN_F9R2_FB3_Msk                  /*!< Filter bit 3 */
  10490. #define CAN_F9R2_FB4_Pos                     (4U)                              
  10491. #define CAN_F9R2_FB4_Msk                     (0x1U << CAN_F9R2_FB4_Pos)        /*!< 0x00000010 */
  10492. #define CAN_F9R2_FB4                         CAN_F9R2_FB4_Msk                  /*!< Filter bit 4 */
  10493. #define CAN_F9R2_FB5_Pos                     (5U)                              
  10494. #define CAN_F9R2_FB5_Msk                     (0x1U << CAN_F9R2_FB5_Pos)        /*!< 0x00000020 */
  10495. #define CAN_F9R2_FB5                         CAN_F9R2_FB5_Msk                  /*!< Filter bit 5 */
  10496. #define CAN_F9R2_FB6_Pos                     (6U)                              
  10497. #define CAN_F9R2_FB6_Msk                     (0x1U << CAN_F9R2_FB6_Pos)        /*!< 0x00000040 */
  10498. #define CAN_F9R2_FB6                         CAN_F9R2_FB6_Msk                  /*!< Filter bit 6 */
  10499. #define CAN_F9R2_FB7_Pos                     (7U)                              
  10500. #define CAN_F9R2_FB7_Msk                     (0x1U << CAN_F9R2_FB7_Pos)        /*!< 0x00000080 */
  10501. #define CAN_F9R2_FB7                         CAN_F9R2_FB7_Msk                  /*!< Filter bit 7 */
  10502. #define CAN_F9R2_FB8_Pos                     (8U)                              
  10503. #define CAN_F9R2_FB8_Msk                     (0x1U << CAN_F9R2_FB8_Pos)        /*!< 0x00000100 */
  10504. #define CAN_F9R2_FB8                         CAN_F9R2_FB8_Msk                  /*!< Filter bit 8 */
  10505. #define CAN_F9R2_FB9_Pos                     (9U)                              
  10506. #define CAN_F9R2_FB9_Msk                     (0x1U << CAN_F9R2_FB9_Pos)        /*!< 0x00000200 */
  10507. #define CAN_F9R2_FB9                         CAN_F9R2_FB9_Msk                  /*!< Filter bit 9 */
  10508. #define CAN_F9R2_FB10_Pos                    (10U)                            
  10509. #define CAN_F9R2_FB10_Msk                    (0x1U << CAN_F9R2_FB10_Pos)       /*!< 0x00000400 */
  10510. #define CAN_F9R2_FB10                        CAN_F9R2_FB10_Msk                 /*!< Filter bit 10 */
  10511. #define CAN_F9R2_FB11_Pos                    (11U)                            
  10512. #define CAN_F9R2_FB11_Msk                    (0x1U << CAN_F9R2_FB11_Pos)       /*!< 0x00000800 */
  10513. #define CAN_F9R2_FB11                        CAN_F9R2_FB11_Msk                 /*!< Filter bit 11 */
  10514. #define CAN_F9R2_FB12_Pos                    (12U)                            
  10515. #define CAN_F9R2_FB12_Msk                    (0x1U << CAN_F9R2_FB12_Pos)       /*!< 0x00001000 */
  10516. #define CAN_F9R2_FB12                        CAN_F9R2_FB12_Msk                 /*!< Filter bit 12 */
  10517. #define CAN_F9R2_FB13_Pos                    (13U)                            
  10518. #define CAN_F9R2_FB13_Msk                    (0x1U << CAN_F9R2_FB13_Pos)       /*!< 0x00002000 */
  10519. #define CAN_F9R2_FB13                        CAN_F9R2_FB13_Msk                 /*!< Filter bit 13 */
  10520. #define CAN_F9R2_FB14_Pos                    (14U)                            
  10521. #define CAN_F9R2_FB14_Msk                    (0x1U << CAN_F9R2_FB14_Pos)       /*!< 0x00004000 */
  10522. #define CAN_F9R2_FB14                        CAN_F9R2_FB14_Msk                 /*!< Filter bit 14 */
  10523. #define CAN_F9R2_FB15_Pos                    (15U)                            
  10524. #define CAN_F9R2_FB15_Msk                    (0x1U << CAN_F9R2_FB15_Pos)       /*!< 0x00008000 */
  10525. #define CAN_F9R2_FB15                        CAN_F9R2_FB15_Msk                 /*!< Filter bit 15 */
  10526. #define CAN_F9R2_FB16_Pos                    (16U)                            
  10527. #define CAN_F9R2_FB16_Msk                    (0x1U << CAN_F9R2_FB16_Pos)       /*!< 0x00010000 */
  10528. #define CAN_F9R2_FB16                        CAN_F9R2_FB16_Msk                 /*!< Filter bit 16 */
  10529. #define CAN_F9R2_FB17_Pos                    (17U)                            
  10530. #define CAN_F9R2_FB17_Msk                    (0x1U << CAN_F9R2_FB17_Pos)       /*!< 0x00020000 */
  10531. #define CAN_F9R2_FB17                        CAN_F9R2_FB17_Msk                 /*!< Filter bit 17 */
  10532. #define CAN_F9R2_FB18_Pos                    (18U)                            
  10533. #define CAN_F9R2_FB18_Msk                    (0x1U << CAN_F9R2_FB18_Pos)       /*!< 0x00040000 */
  10534. #define CAN_F9R2_FB18                        CAN_F9R2_FB18_Msk                 /*!< Filter bit 18 */
  10535. #define CAN_F9R2_FB19_Pos                    (19U)                            
  10536. #define CAN_F9R2_FB19_Msk                    (0x1U << CAN_F9R2_FB19_Pos)       /*!< 0x00080000 */
  10537. #define CAN_F9R2_FB19                        CAN_F9R2_FB19_Msk                 /*!< Filter bit 19 */
  10538. #define CAN_F9R2_FB20_Pos                    (20U)                            
  10539. #define CAN_F9R2_FB20_Msk                    (0x1U << CAN_F9R2_FB20_Pos)       /*!< 0x00100000 */
  10540. #define CAN_F9R2_FB20                        CAN_F9R2_FB20_Msk                 /*!< Filter bit 20 */
  10541. #define CAN_F9R2_FB21_Pos                    (21U)                            
  10542. #define CAN_F9R2_FB21_Msk                    (0x1U << CAN_F9R2_FB21_Pos)       /*!< 0x00200000 */
  10543. #define CAN_F9R2_FB21                        CAN_F9R2_FB21_Msk                 /*!< Filter bit 21 */
  10544. #define CAN_F9R2_FB22_Pos                    (22U)                            
  10545. #define CAN_F9R2_FB22_Msk                    (0x1U << CAN_F9R2_FB22_Pos)       /*!< 0x00400000 */
  10546. #define CAN_F9R2_FB22                        CAN_F9R2_FB22_Msk                 /*!< Filter bit 22 */
  10547. #define CAN_F9R2_FB23_Pos                    (23U)                            
  10548. #define CAN_F9R2_FB23_Msk                    (0x1U << CAN_F9R2_FB23_Pos)       /*!< 0x00800000 */
  10549. #define CAN_F9R2_FB23                        CAN_F9R2_FB23_Msk                 /*!< Filter bit 23 */
  10550. #define CAN_F9R2_FB24_Pos                    (24U)                            
  10551. #define CAN_F9R2_FB24_Msk                    (0x1U << CAN_F9R2_FB24_Pos)       /*!< 0x01000000 */
  10552. #define CAN_F9R2_FB24                        CAN_F9R2_FB24_Msk                 /*!< Filter bit 24 */
  10553. #define CAN_F9R2_FB25_Pos                    (25U)                            
  10554. #define CAN_F9R2_FB25_Msk                    (0x1U << CAN_F9R2_FB25_Pos)       /*!< 0x02000000 */
  10555. #define CAN_F9R2_FB25                        CAN_F9R2_FB25_Msk                 /*!< Filter bit 25 */
  10556. #define CAN_F9R2_FB26_Pos                    (26U)                            
  10557. #define CAN_F9R2_FB26_Msk                    (0x1U << CAN_F9R2_FB26_Pos)       /*!< 0x04000000 */
  10558. #define CAN_F9R2_FB26                        CAN_F9R2_FB26_Msk                 /*!< Filter bit 26 */
  10559. #define CAN_F9R2_FB27_Pos                    (27U)                            
  10560. #define CAN_F9R2_FB27_Msk                    (0x1U << CAN_F9R2_FB27_Pos)       /*!< 0x08000000 */
  10561. #define CAN_F9R2_FB27                        CAN_F9R2_FB27_Msk                 /*!< Filter bit 27 */
  10562. #define CAN_F9R2_FB28_Pos                    (28U)                            
  10563. #define CAN_F9R2_FB28_Msk                    (0x1U << CAN_F9R2_FB28_Pos)       /*!< 0x10000000 */
  10564. #define CAN_F9R2_FB28                        CAN_F9R2_FB28_Msk                 /*!< Filter bit 28 */
  10565. #define CAN_F9R2_FB29_Pos                    (29U)                            
  10566. #define CAN_F9R2_FB29_Msk                    (0x1U << CAN_F9R2_FB29_Pos)       /*!< 0x20000000 */
  10567. #define CAN_F9R2_FB29                        CAN_F9R2_FB29_Msk                 /*!< Filter bit 29 */
  10568. #define CAN_F9R2_FB30_Pos                    (30U)                            
  10569. #define CAN_F9R2_FB30_Msk                    (0x1U << CAN_F9R2_FB30_Pos)       /*!< 0x40000000 */
  10570. #define CAN_F9R2_FB30                        CAN_F9R2_FB30_Msk                 /*!< Filter bit 30 */
  10571. #define CAN_F9R2_FB31_Pos                    (31U)                            
  10572. #define CAN_F9R2_FB31_Msk                    (0x1U << CAN_F9R2_FB31_Pos)       /*!< 0x80000000 */
  10573. #define CAN_F9R2_FB31                        CAN_F9R2_FB31_Msk                 /*!< Filter bit 31 */
  10574.  
  10575. /*******************  Bit definition for CAN_F10R2 register  ******************/
  10576. #define CAN_F10R2_FB0_Pos                    (0U)                              
  10577. #define CAN_F10R2_FB0_Msk                    (0x1U << CAN_F10R2_FB0_Pos)       /*!< 0x00000001 */
  10578. #define CAN_F10R2_FB0                        CAN_F10R2_FB0_Msk                 /*!< Filter bit 0 */
  10579. #define CAN_F10R2_FB1_Pos                    (1U)                              
  10580. #define CAN_F10R2_FB1_Msk                    (0x1U << CAN_F10R2_FB1_Pos)       /*!< 0x00000002 */
  10581. #define CAN_F10R2_FB1                        CAN_F10R2_FB1_Msk                 /*!< Filter bit 1 */
  10582. #define CAN_F10R2_FB2_Pos                    (2U)                              
  10583. #define CAN_F10R2_FB2_Msk                    (0x1U << CAN_F10R2_FB2_Pos)       /*!< 0x00000004 */
  10584. #define CAN_F10R2_FB2                        CAN_F10R2_FB2_Msk                 /*!< Filter bit 2 */
  10585. #define CAN_F10R2_FB3_Pos                    (3U)                              
  10586. #define CAN_F10R2_FB3_Msk                    (0x1U << CAN_F10R2_FB3_Pos)       /*!< 0x00000008 */
  10587. #define CAN_F10R2_FB3                        CAN_F10R2_FB3_Msk                 /*!< Filter bit 3 */
  10588. #define CAN_F10R2_FB4_Pos                    (4U)                              
  10589. #define CAN_F10R2_FB4_Msk                    (0x1U << CAN_F10R2_FB4_Pos)       /*!< 0x00000010 */
  10590. #define CAN_F10R2_FB4                        CAN_F10R2_FB4_Msk                 /*!< Filter bit 4 */
  10591. #define CAN_F10R2_FB5_Pos                    (5U)                              
  10592. #define CAN_F10R2_FB5_Msk                    (0x1U << CAN_F10R2_FB5_Pos)       /*!< 0x00000020 */
  10593. #define CAN_F10R2_FB5                        CAN_F10R2_FB5_Msk                 /*!< Filter bit 5 */
  10594. #define CAN_F10R2_FB6_Pos                    (6U)                              
  10595. #define CAN_F10R2_FB6_Msk                    (0x1U << CAN_F10R2_FB6_Pos)       /*!< 0x00000040 */
  10596. #define CAN_F10R2_FB6                        CAN_F10R2_FB6_Msk                 /*!< Filter bit 6 */
  10597. #define CAN_F10R2_FB7_Pos                    (7U)                              
  10598. #define CAN_F10R2_FB7_Msk                    (0x1U << CAN_F10R2_FB7_Pos)       /*!< 0x00000080 */
  10599. #define CAN_F10R2_FB7                        CAN_F10R2_FB7_Msk                 /*!< Filter bit 7 */
  10600. #define CAN_F10R2_FB8_Pos                    (8U)                              
  10601. #define CAN_F10R2_FB8_Msk                    (0x1U << CAN_F10R2_FB8_Pos)       /*!< 0x00000100 */
  10602. #define CAN_F10R2_FB8                        CAN_F10R2_FB8_Msk                 /*!< Filter bit 8 */
  10603. #define CAN_F10R2_FB9_Pos                    (9U)                              
  10604. #define CAN_F10R2_FB9_Msk                    (0x1U << CAN_F10R2_FB9_Pos)       /*!< 0x00000200 */
  10605. #define CAN_F10R2_FB9                        CAN_F10R2_FB9_Msk                 /*!< Filter bit 9 */
  10606. #define CAN_F10R2_FB10_Pos                   (10U)                            
  10607. #define CAN_F10R2_FB10_Msk                   (0x1U << CAN_F10R2_FB10_Pos)      /*!< 0x00000400 */
  10608. #define CAN_F10R2_FB10                       CAN_F10R2_FB10_Msk                /*!< Filter bit 10 */
  10609. #define CAN_F10R2_FB11_Pos                   (11U)                            
  10610. #define CAN_F10R2_FB11_Msk                   (0x1U << CAN_F10R2_FB11_Pos)      /*!< 0x00000800 */
  10611. #define CAN_F10R2_FB11                       CAN_F10R2_FB11_Msk                /*!< Filter bit 11 */
  10612. #define CAN_F10R2_FB12_Pos                   (12U)                            
  10613. #define CAN_F10R2_FB12_Msk                   (0x1U << CAN_F10R2_FB12_Pos)      /*!< 0x00001000 */
  10614. #define CAN_F10R2_FB12                       CAN_F10R2_FB12_Msk                /*!< Filter bit 12 */
  10615. #define CAN_F10R2_FB13_Pos                   (13U)                            
  10616. #define CAN_F10R2_FB13_Msk                   (0x1U << CAN_F10R2_FB13_Pos)      /*!< 0x00002000 */
  10617. #define CAN_F10R2_FB13                       CAN_F10R2_FB13_Msk                /*!< Filter bit 13 */
  10618. #define CAN_F10R2_FB14_Pos                   (14U)                            
  10619. #define CAN_F10R2_FB14_Msk                   (0x1U << CAN_F10R2_FB14_Pos)      /*!< 0x00004000 */
  10620. #define CAN_F10R2_FB14                       CAN_F10R2_FB14_Msk                /*!< Filter bit 14 */
  10621. #define CAN_F10R2_FB15_Pos                   (15U)                            
  10622. #define CAN_F10R2_FB15_Msk                   (0x1U << CAN_F10R2_FB15_Pos)      /*!< 0x00008000 */
  10623. #define CAN_F10R2_FB15                       CAN_F10R2_FB15_Msk                /*!< Filter bit 15 */
  10624. #define CAN_F10R2_FB16_Pos                   (16U)                            
  10625. #define CAN_F10R2_FB16_Msk                   (0x1U << CAN_F10R2_FB16_Pos)      /*!< 0x00010000 */
  10626. #define CAN_F10R2_FB16                       CAN_F10R2_FB16_Msk                /*!< Filter bit 16 */
  10627. #define CAN_F10R2_FB17_Pos                   (17U)                            
  10628. #define CAN_F10R2_FB17_Msk                   (0x1U << CAN_F10R2_FB17_Pos)      /*!< 0x00020000 */
  10629. #define CAN_F10R2_FB17                       CAN_F10R2_FB17_Msk                /*!< Filter bit 17 */
  10630. #define CAN_F10R2_FB18_Pos                   (18U)                            
  10631. #define CAN_F10R2_FB18_Msk                   (0x1U << CAN_F10R2_FB18_Pos)      /*!< 0x00040000 */
  10632. #define CAN_F10R2_FB18                       CAN_F10R2_FB18_Msk                /*!< Filter bit 18 */
  10633. #define CAN_F10R2_FB19_Pos                   (19U)                            
  10634. #define CAN_F10R2_FB19_Msk                   (0x1U << CAN_F10R2_FB19_Pos)      /*!< 0x00080000 */
  10635. #define CAN_F10R2_FB19                       CAN_F10R2_FB19_Msk                /*!< Filter bit 19 */
  10636. #define CAN_F10R2_FB20_Pos                   (20U)                            
  10637. #define CAN_F10R2_FB20_Msk                   (0x1U << CAN_F10R2_FB20_Pos)      /*!< 0x00100000 */
  10638. #define CAN_F10R2_FB20                       CAN_F10R2_FB20_Msk                /*!< Filter bit 20 */
  10639. #define CAN_F10R2_FB21_Pos                   (21U)                            
  10640. #define CAN_F10R2_FB21_Msk                   (0x1U << CAN_F10R2_FB21_Pos)      /*!< 0x00200000 */
  10641. #define CAN_F10R2_FB21                       CAN_F10R2_FB21_Msk                /*!< Filter bit 21 */
  10642. #define CAN_F10R2_FB22_Pos                   (22U)                            
  10643. #define CAN_F10R2_FB22_Msk                   (0x1U << CAN_F10R2_FB22_Pos)      /*!< 0x00400000 */
  10644. #define CAN_F10R2_FB22                       CAN_F10R2_FB22_Msk                /*!< Filter bit 22 */
  10645. #define CAN_F10R2_FB23_Pos                   (23U)                            
  10646. #define CAN_F10R2_FB23_Msk                   (0x1U << CAN_F10R2_FB23_Pos)      /*!< 0x00800000 */
  10647. #define CAN_F10R2_FB23                       CAN_F10R2_FB23_Msk                /*!< Filter bit 23 */
  10648. #define CAN_F10R2_FB24_Pos                   (24U)                            
  10649. #define CAN_F10R2_FB24_Msk                   (0x1U << CAN_F10R2_FB24_Pos)      /*!< 0x01000000 */
  10650. #define CAN_F10R2_FB24                       CAN_F10R2_FB24_Msk                /*!< Filter bit 24 */
  10651. #define CAN_F10R2_FB25_Pos                   (25U)                            
  10652. #define CAN_F10R2_FB25_Msk                   (0x1U << CAN_F10R2_FB25_Pos)      /*!< 0x02000000 */
  10653. #define CAN_F10R2_FB25                       CAN_F10R2_FB25_Msk                /*!< Filter bit 25 */
  10654. #define CAN_F10R2_FB26_Pos                   (26U)                            
  10655. #define CAN_F10R2_FB26_Msk                   (0x1U << CAN_F10R2_FB26_Pos)      /*!< 0x04000000 */
  10656. #define CAN_F10R2_FB26                       CAN_F10R2_FB26_Msk                /*!< Filter bit 26 */
  10657. #define CAN_F10R2_FB27_Pos                   (27U)                            
  10658. #define CAN_F10R2_FB27_Msk                   (0x1U << CAN_F10R2_FB27_Pos)      /*!< 0x08000000 */
  10659. #define CAN_F10R2_FB27                       CAN_F10R2_FB27_Msk                /*!< Filter bit 27 */
  10660. #define CAN_F10R2_FB28_Pos                   (28U)                            
  10661. #define CAN_F10R2_FB28_Msk                   (0x1U << CAN_F10R2_FB28_Pos)      /*!< 0x10000000 */
  10662. #define CAN_F10R2_FB28                       CAN_F10R2_FB28_Msk                /*!< Filter bit 28 */
  10663. #define CAN_F10R2_FB29_Pos                   (29U)                            
  10664. #define CAN_F10R2_FB29_Msk                   (0x1U << CAN_F10R2_FB29_Pos)      /*!< 0x20000000 */
  10665. #define CAN_F10R2_FB29                       CAN_F10R2_FB29_Msk                /*!< Filter bit 29 */
  10666. #define CAN_F10R2_FB30_Pos                   (30U)                            
  10667. #define CAN_F10R2_FB30_Msk                   (0x1U << CAN_F10R2_FB30_Pos)      /*!< 0x40000000 */
  10668. #define CAN_F10R2_FB30                       CAN_F10R2_FB30_Msk                /*!< Filter bit 30 */
  10669. #define CAN_F10R2_FB31_Pos                   (31U)                            
  10670. #define CAN_F10R2_FB31_Msk                   (0x1U << CAN_F10R2_FB31_Pos)      /*!< 0x80000000 */
  10671. #define CAN_F10R2_FB31                       CAN_F10R2_FB31_Msk                /*!< Filter bit 31 */
  10672.  
  10673. /*******************  Bit definition for CAN_F11R2 register  ******************/
  10674. #define CAN_F11R2_FB0_Pos                    (0U)                              
  10675. #define CAN_F11R2_FB0_Msk                    (0x1U << CAN_F11R2_FB0_Pos)       /*!< 0x00000001 */
  10676. #define CAN_F11R2_FB0                        CAN_F11R2_FB0_Msk                 /*!< Filter bit 0 */
  10677. #define CAN_F11R2_FB1_Pos                    (1U)                              
  10678. #define CAN_F11R2_FB1_Msk                    (0x1U << CAN_F11R2_FB1_Pos)       /*!< 0x00000002 */
  10679. #define CAN_F11R2_FB1                        CAN_F11R2_FB1_Msk                 /*!< Filter bit 1 */
  10680. #define CAN_F11R2_FB2_Pos                    (2U)                              
  10681. #define CAN_F11R2_FB2_Msk                    (0x1U << CAN_F11R2_FB2_Pos)       /*!< 0x00000004 */
  10682. #define CAN_F11R2_FB2                        CAN_F11R2_FB2_Msk                 /*!< Filter bit 2 */
  10683. #define CAN_F11R2_FB3_Pos                    (3U)                              
  10684. #define CAN_F11R2_FB3_Msk                    (0x1U << CAN_F11R2_FB3_Pos)       /*!< 0x00000008 */
  10685. #define CAN_F11R2_FB3                        CAN_F11R2_FB3_Msk                 /*!< Filter bit 3 */
  10686. #define CAN_F11R2_FB4_Pos                    (4U)                              
  10687. #define CAN_F11R2_FB4_Msk                    (0x1U << CAN_F11R2_FB4_Pos)       /*!< 0x00000010 */
  10688. #define CAN_F11R2_FB4                        CAN_F11R2_FB4_Msk                 /*!< Filter bit 4 */
  10689. #define CAN_F11R2_FB5_Pos                    (5U)                              
  10690. #define CAN_F11R2_FB5_Msk                    (0x1U << CAN_F11R2_FB5_Pos)       /*!< 0x00000020 */
  10691. #define CAN_F11R2_FB5                        CAN_F11R2_FB5_Msk                 /*!< Filter bit 5 */
  10692. #define CAN_F11R2_FB6_Pos                    (6U)                              
  10693. #define CAN_F11R2_FB6_Msk                    (0x1U << CAN_F11R2_FB6_Pos)       /*!< 0x00000040 */
  10694. #define CAN_F11R2_FB6                        CAN_F11R2_FB6_Msk                 /*!< Filter bit 6 */
  10695. #define CAN_F11R2_FB7_Pos                    (7U)                              
  10696. #define CAN_F11R2_FB7_Msk                    (0x1U << CAN_F11R2_FB7_Pos)       /*!< 0x00000080 */
  10697. #define CAN_F11R2_FB7                        CAN_F11R2_FB7_Msk                 /*!< Filter bit 7 */
  10698. #define CAN_F11R2_FB8_Pos                    (8U)                              
  10699. #define CAN_F11R2_FB8_Msk                    (0x1U << CAN_F11R2_FB8_Pos)       /*!< 0x00000100 */
  10700. #define CAN_F11R2_FB8                        CAN_F11R2_FB8_Msk                 /*!< Filter bit 8 */
  10701. #define CAN_F11R2_FB9_Pos                    (9U)                              
  10702. #define CAN_F11R2_FB9_Msk                    (0x1U << CAN_F11R2_FB9_Pos)       /*!< 0x00000200 */
  10703. #define CAN_F11R2_FB9                        CAN_F11R2_FB9_Msk                 /*!< Filter bit 9 */
  10704. #define CAN_F11R2_FB10_Pos                   (10U)                            
  10705. #define CAN_F11R2_FB10_Msk                   (0x1U << CAN_F11R2_FB10_Pos)      /*!< 0x00000400 */
  10706. #define CAN_F11R2_FB10                       CAN_F11R2_FB10_Msk                /*!< Filter bit 10 */
  10707. #define CAN_F11R2_FB11_Pos                   (11U)                            
  10708. #define CAN_F11R2_FB11_Msk                   (0x1U << CAN_F11R2_FB11_Pos)      /*!< 0x00000800 */
  10709. #define CAN_F11R2_FB11                       CAN_F11R2_FB11_Msk                /*!< Filter bit 11 */
  10710. #define CAN_F11R2_FB12_Pos                   (12U)                            
  10711. #define CAN_F11R2_FB12_Msk                   (0x1U << CAN_F11R2_FB12_Pos)      /*!< 0x00001000 */
  10712. #define CAN_F11R2_FB12                       CAN_F11R2_FB12_Msk                /*!< Filter bit 12 */
  10713. #define CAN_F11R2_FB13_Pos                   (13U)                            
  10714. #define CAN_F11R2_FB13_Msk                   (0x1U << CAN_F11R2_FB13_Pos)      /*!< 0x00002000 */
  10715. #define CAN_F11R2_FB13                       CAN_F11R2_FB13_Msk                /*!< Filter bit 13 */
  10716. #define CAN_F11R2_FB14_Pos                   (14U)                            
  10717. #define CAN_F11R2_FB14_Msk                   (0x1U << CAN_F11R2_FB14_Pos)      /*!< 0x00004000 */
  10718. #define CAN_F11R2_FB14                       CAN_F11R2_FB14_Msk                /*!< Filter bit 14 */
  10719. #define CAN_F11R2_FB15_Pos                   (15U)                            
  10720. #define CAN_F11R2_FB15_Msk                   (0x1U << CAN_F11R2_FB15_Pos)      /*!< 0x00008000 */
  10721. #define CAN_F11R2_FB15                       CAN_F11R2_FB15_Msk                /*!< Filter bit 15 */
  10722. #define CAN_F11R2_FB16_Pos                   (16U)                            
  10723. #define CAN_F11R2_FB16_Msk                   (0x1U << CAN_F11R2_FB16_Pos)      /*!< 0x00010000 */
  10724. #define CAN_F11R2_FB16                       CAN_F11R2_FB16_Msk                /*!< Filter bit 16 */
  10725. #define CAN_F11R2_FB17_Pos                   (17U)                            
  10726. #define CAN_F11R2_FB17_Msk                   (0x1U << CAN_F11R2_FB17_Pos)      /*!< 0x00020000 */
  10727. #define CAN_F11R2_FB17                       CAN_F11R2_FB17_Msk                /*!< Filter bit 17 */
  10728. #define CAN_F11R2_FB18_Pos                   (18U)                            
  10729. #define CAN_F11R2_FB18_Msk                   (0x1U << CAN_F11R2_FB18_Pos)      /*!< 0x00040000 */
  10730. #define CAN_F11R2_FB18                       CAN_F11R2_FB18_Msk                /*!< Filter bit 18 */
  10731. #define CAN_F11R2_FB19_Pos                   (19U)                            
  10732. #define CAN_F11R2_FB19_Msk                   (0x1U << CAN_F11R2_FB19_Pos)      /*!< 0x00080000 */
  10733. #define CAN_F11R2_FB19                       CAN_F11R2_FB19_Msk                /*!< Filter bit 19 */
  10734. #define CAN_F11R2_FB20_Pos                   (20U)                            
  10735. #define CAN_F11R2_FB20_Msk                   (0x1U << CAN_F11R2_FB20_Pos)      /*!< 0x00100000 */
  10736. #define CAN_F11R2_FB20                       CAN_F11R2_FB20_Msk                /*!< Filter bit 20 */
  10737. #define CAN_F11R2_FB21_Pos                   (21U)                            
  10738. #define CAN_F11R2_FB21_Msk                   (0x1U << CAN_F11R2_FB21_Pos)      /*!< 0x00200000 */
  10739. #define CAN_F11R2_FB21                       CAN_F11R2_FB21_Msk                /*!< Filter bit 21 */
  10740. #define CAN_F11R2_FB22_Pos                   (22U)                            
  10741. #define CAN_F11R2_FB22_Msk                   (0x1U << CAN_F11R2_FB22_Pos)      /*!< 0x00400000 */
  10742. #define CAN_F11R2_FB22                       CAN_F11R2_FB22_Msk                /*!< Filter bit 22 */
  10743. #define CAN_F11R2_FB23_Pos                   (23U)                            
  10744. #define CAN_F11R2_FB23_Msk                   (0x1U << CAN_F11R2_FB23_Pos)      /*!< 0x00800000 */
  10745. #define CAN_F11R2_FB23                       CAN_F11R2_FB23_Msk                /*!< Filter bit 23 */
  10746. #define CAN_F11R2_FB24_Pos                   (24U)                            
  10747. #define CAN_F11R2_FB24_Msk                   (0x1U << CAN_F11R2_FB24_Pos)      /*!< 0x01000000 */
  10748. #define CAN_F11R2_FB24                       CAN_F11R2_FB24_Msk                /*!< Filter bit 24 */
  10749. #define CAN_F11R2_FB25_Pos                   (25U)                            
  10750. #define CAN_F11R2_FB25_Msk                   (0x1U << CAN_F11R2_FB25_Pos)      /*!< 0x02000000 */
  10751. #define CAN_F11R2_FB25                       CAN_F11R2_FB25_Msk                /*!< Filter bit 25 */
  10752. #define CAN_F11R2_FB26_Pos                   (26U)                            
  10753. #define CAN_F11R2_FB26_Msk                   (0x1U << CAN_F11R2_FB26_Pos)      /*!< 0x04000000 */
  10754. #define CAN_F11R2_FB26                       CAN_F11R2_FB26_Msk                /*!< Filter bit 26 */
  10755. #define CAN_F11R2_FB27_Pos                   (27U)                            
  10756. #define CAN_F11R2_FB27_Msk                   (0x1U << CAN_F11R2_FB27_Pos)      /*!< 0x08000000 */
  10757. #define CAN_F11R2_FB27                       CAN_F11R2_FB27_Msk                /*!< Filter bit 27 */
  10758. #define CAN_F11R2_FB28_Pos                   (28U)                            
  10759. #define CAN_F11R2_FB28_Msk                   (0x1U << CAN_F11R2_FB28_Pos)      /*!< 0x10000000 */
  10760. #define CAN_F11R2_FB28                       CAN_F11R2_FB28_Msk                /*!< Filter bit 28 */
  10761. #define CAN_F11R2_FB29_Pos                   (29U)                            
  10762. #define CAN_F11R2_FB29_Msk                   (0x1U << CAN_F11R2_FB29_Pos)      /*!< 0x20000000 */
  10763. #define CAN_F11R2_FB29                       CAN_F11R2_FB29_Msk                /*!< Filter bit 29 */
  10764. #define CAN_F11R2_FB30_Pos                   (30U)                            
  10765. #define CAN_F11R2_FB30_Msk                   (0x1U << CAN_F11R2_FB30_Pos)      /*!< 0x40000000 */
  10766. #define CAN_F11R2_FB30                       CAN_F11R2_FB30_Msk                /*!< Filter bit 30 */
  10767. #define CAN_F11R2_FB31_Pos                   (31U)                            
  10768. #define CAN_F11R2_FB31_Msk                   (0x1U << CAN_F11R2_FB31_Pos)      /*!< 0x80000000 */
  10769. #define CAN_F11R2_FB31                       CAN_F11R2_FB31_Msk                /*!< Filter bit 31 */
  10770.  
  10771. /*******************  Bit definition for CAN_F12R2 register  ******************/
  10772. #define CAN_F12R2_FB0_Pos                    (0U)                              
  10773. #define CAN_F12R2_FB0_Msk                    (0x1U << CAN_F12R2_FB0_Pos)       /*!< 0x00000001 */
  10774. #define CAN_F12R2_FB0                        CAN_F12R2_FB0_Msk                 /*!< Filter bit 0 */
  10775. #define CAN_F12R2_FB1_Pos                    (1U)                              
  10776. #define CAN_F12R2_FB1_Msk                    (0x1U << CAN_F12R2_FB1_Pos)       /*!< 0x00000002 */
  10777. #define CAN_F12R2_FB1                        CAN_F12R2_FB1_Msk                 /*!< Filter bit 1 */
  10778. #define CAN_F12R2_FB2_Pos                    (2U)                              
  10779. #define CAN_F12R2_FB2_Msk                    (0x1U << CAN_F12R2_FB2_Pos)       /*!< 0x00000004 */
  10780. #define CAN_F12R2_FB2                        CAN_F12R2_FB2_Msk                 /*!< Filter bit 2 */
  10781. #define CAN_F12R2_FB3_Pos                    (3U)                              
  10782. #define CAN_F12R2_FB3_Msk                    (0x1U << CAN_F12R2_FB3_Pos)       /*!< 0x00000008 */
  10783. #define CAN_F12R2_FB3                        CAN_F12R2_FB3_Msk                 /*!< Filter bit 3 */
  10784. #define CAN_F12R2_FB4_Pos                    (4U)                              
  10785. #define CAN_F12R2_FB4_Msk                    (0x1U << CAN_F12R2_FB4_Pos)       /*!< 0x00000010 */
  10786. #define CAN_F12R2_FB4                        CAN_F12R2_FB4_Msk                 /*!< Filter bit 4 */
  10787. #define CAN_F12R2_FB5_Pos                    (5U)                              
  10788. #define CAN_F12R2_FB5_Msk                    (0x1U << CAN_F12R2_FB5_Pos)       /*!< 0x00000020 */
  10789. #define CAN_F12R2_FB5                        CAN_F12R2_FB5_Msk                 /*!< Filter bit 5 */
  10790. #define CAN_F12R2_FB6_Pos                    (6U)                              
  10791. #define CAN_F12R2_FB6_Msk                    (0x1U << CAN_F12R2_FB6_Pos)       /*!< 0x00000040 */
  10792. #define CAN_F12R2_FB6                        CAN_F12R2_FB6_Msk                 /*!< Filter bit 6 */
  10793. #define CAN_F12R2_FB7_Pos                    (7U)                              
  10794. #define CAN_F12R2_FB7_Msk                    (0x1U << CAN_F12R2_FB7_Pos)       /*!< 0x00000080 */
  10795. #define CAN_F12R2_FB7                        CAN_F12R2_FB7_Msk                 /*!< Filter bit 7 */
  10796. #define CAN_F12R2_FB8_Pos                    (8U)                              
  10797. #define CAN_F12R2_FB8_Msk                    (0x1U << CAN_F12R2_FB8_Pos)       /*!< 0x00000100 */
  10798. #define CAN_F12R2_FB8                        CAN_F12R2_FB8_Msk                 /*!< Filter bit 8 */
  10799. #define CAN_F12R2_FB9_Pos                    (9U)                              
  10800. #define CAN_F12R2_FB9_Msk                    (0x1U << CAN_F12R2_FB9_Pos)       /*!< 0x00000200 */
  10801. #define CAN_F12R2_FB9                        CAN_F12R2_FB9_Msk                 /*!< Filter bit 9 */
  10802. #define CAN_F12R2_FB10_Pos                   (10U)                            
  10803. #define CAN_F12R2_FB10_Msk                   (0x1U << CAN_F12R2_FB10_Pos)      /*!< 0x00000400 */
  10804. #define CAN_F12R2_FB10                       CAN_F12R2_FB10_Msk                /*!< Filter bit 10 */
  10805. #define CAN_F12R2_FB11_Pos                   (11U)                            
  10806. #define CAN_F12R2_FB11_Msk                   (0x1U << CAN_F12R2_FB11_Pos)      /*!< 0x00000800 */
  10807. #define CAN_F12R2_FB11                       CAN_F12R2_FB11_Msk                /*!< Filter bit 11 */
  10808. #define CAN_F12R2_FB12_Pos                   (12U)                            
  10809. #define CAN_F12R2_FB12_Msk                   (0x1U << CAN_F12R2_FB12_Pos)      /*!< 0x00001000 */
  10810. #define CAN_F12R2_FB12                       CAN_F12R2_FB12_Msk                /*!< Filter bit 12 */
  10811. #define CAN_F12R2_FB13_Pos                   (13U)                            
  10812. #define CAN_F12R2_FB13_Msk                   (0x1U << CAN_F12R2_FB13_Pos)      /*!< 0x00002000 */
  10813. #define CAN_F12R2_FB13                       CAN_F12R2_FB13_Msk                /*!< Filter bit 13 */
  10814. #define CAN_F12R2_FB14_Pos                   (14U)                            
  10815. #define CAN_F12R2_FB14_Msk                   (0x1U << CAN_F12R2_FB14_Pos)      /*!< 0x00004000 */
  10816. #define CAN_F12R2_FB14                       CAN_F12R2_FB14_Msk                /*!< Filter bit 14 */
  10817. #define CAN_F12R2_FB15_Pos                   (15U)                            
  10818. #define CAN_F12R2_FB15_Msk                   (0x1U << CAN_F12R2_FB15_Pos)      /*!< 0x00008000 */
  10819. #define CAN_F12R2_FB15                       CAN_F12R2_FB15_Msk                /*!< Filter bit 15 */
  10820. #define CAN_F12R2_FB16_Pos                   (16U)                            
  10821. #define CAN_F12R2_FB16_Msk                   (0x1U << CAN_F12R2_FB16_Pos)      /*!< 0x00010000 */
  10822. #define CAN_F12R2_FB16                       CAN_F12R2_FB16_Msk                /*!< Filter bit 16 */
  10823. #define CAN_F12R2_FB17_Pos                   (17U)                            
  10824. #define CAN_F12R2_FB17_Msk                   (0x1U << CAN_F12R2_FB17_Pos)      /*!< 0x00020000 */
  10825. #define CAN_F12R2_FB17                       CAN_F12R2_FB17_Msk                /*!< Filter bit 17 */
  10826. #define CAN_F12R2_FB18_Pos                   (18U)                            
  10827. #define CAN_F12R2_FB18_Msk                   (0x1U << CAN_F12R2_FB18_Pos)      /*!< 0x00040000 */
  10828. #define CAN_F12R2_FB18                       CAN_F12R2_FB18_Msk                /*!< Filter bit 18 */
  10829. #define CAN_F12R2_FB19_Pos                   (19U)                            
  10830. #define CAN_F12R2_FB19_Msk                   (0x1U << CAN_F12R2_FB19_Pos)      /*!< 0x00080000 */
  10831. #define CAN_F12R2_FB19                       CAN_F12R2_FB19_Msk                /*!< Filter bit 19 */
  10832. #define CAN_F12R2_FB20_Pos                   (20U)                            
  10833. #define CAN_F12R2_FB20_Msk                   (0x1U << CAN_F12R2_FB20_Pos)      /*!< 0x00100000 */
  10834. #define CAN_F12R2_FB20                       CAN_F12R2_FB20_Msk                /*!< Filter bit 20 */
  10835. #define CAN_F12R2_FB21_Pos                   (21U)                            
  10836. #define CAN_F12R2_FB21_Msk                   (0x1U << CAN_F12R2_FB21_Pos)      /*!< 0x00200000 */
  10837. #define CAN_F12R2_FB21                       CAN_F12R2_FB21_Msk                /*!< Filter bit 21 */
  10838. #define CAN_F12R2_FB22_Pos                   (22U)                            
  10839. #define CAN_F12R2_FB22_Msk                   (0x1U << CAN_F12R2_FB22_Pos)      /*!< 0x00400000 */
  10840. #define CAN_F12R2_FB22                       CAN_F12R2_FB22_Msk                /*!< Filter bit 22 */
  10841. #define CAN_F12R2_FB23_Pos                   (23U)                            
  10842. #define CAN_F12R2_FB23_Msk                   (0x1U << CAN_F12R2_FB23_Pos)      /*!< 0x00800000 */
  10843. #define CAN_F12R2_FB23                       CAN_F12R2_FB23_Msk                /*!< Filter bit 23 */
  10844. #define CAN_F12R2_FB24_Pos                   (24U)                            
  10845. #define CAN_F12R2_FB24_Msk                   (0x1U << CAN_F12R2_FB24_Pos)      /*!< 0x01000000 */
  10846. #define CAN_F12R2_FB24                       CAN_F12R2_FB24_Msk                /*!< Filter bit 24 */
  10847. #define CAN_F12R2_FB25_Pos                   (25U)                            
  10848. #define CAN_F12R2_FB25_Msk                   (0x1U << CAN_F12R2_FB25_Pos)      /*!< 0x02000000 */
  10849. #define CAN_F12R2_FB25                       CAN_F12R2_FB25_Msk                /*!< Filter bit 25 */
  10850. #define CAN_F12R2_FB26_Pos                   (26U)                            
  10851. #define CAN_F12R2_FB26_Msk                   (0x1U << CAN_F12R2_FB26_Pos)      /*!< 0x04000000 */
  10852. #define CAN_F12R2_FB26                       CAN_F12R2_FB26_Msk                /*!< Filter bit 26 */
  10853. #define CAN_F12R2_FB27_Pos                   (27U)                            
  10854. #define CAN_F12R2_FB27_Msk                   (0x1U << CAN_F12R2_FB27_Pos)      /*!< 0x08000000 */
  10855. #define CAN_F12R2_FB27                       CAN_F12R2_FB27_Msk                /*!< Filter bit 27 */
  10856. #define CAN_F12R2_FB28_Pos                   (28U)                            
  10857. #define CAN_F12R2_FB28_Msk                   (0x1U << CAN_F12R2_FB28_Pos)      /*!< 0x10000000 */
  10858. #define CAN_F12R2_FB28                       CAN_F12R2_FB28_Msk                /*!< Filter bit 28 */
  10859. #define CAN_F12R2_FB29_Pos                   (29U)                            
  10860. #define CAN_F12R2_FB29_Msk                   (0x1U << CAN_F12R2_FB29_Pos)      /*!< 0x20000000 */
  10861. #define CAN_F12R2_FB29                       CAN_F12R2_FB29_Msk                /*!< Filter bit 29 */
  10862. #define CAN_F12R2_FB30_Pos                   (30U)                            
  10863. #define CAN_F12R2_FB30_Msk                   (0x1U << CAN_F12R2_FB30_Pos)      /*!< 0x40000000 */
  10864. #define CAN_F12R2_FB30                       CAN_F12R2_FB30_Msk                /*!< Filter bit 30 */
  10865. #define CAN_F12R2_FB31_Pos                   (31U)                            
  10866. #define CAN_F12R2_FB31_Msk                   (0x1U << CAN_F12R2_FB31_Pos)      /*!< 0x80000000 */
  10867. #define CAN_F12R2_FB31                       CAN_F12R2_FB31_Msk                /*!< Filter bit 31 */
  10868.  
  10869. /*******************  Bit definition for CAN_F13R2 register  ******************/
  10870. #define CAN_F13R2_FB0_Pos                    (0U)                              
  10871. #define CAN_F13R2_FB0_Msk                    (0x1U << CAN_F13R2_FB0_Pos)       /*!< 0x00000001 */
  10872. #define CAN_F13R2_FB0                        CAN_F13R2_FB0_Msk                 /*!< Filter bit 0 */
  10873. #define CAN_F13R2_FB1_Pos                    (1U)                              
  10874. #define CAN_F13R2_FB1_Msk                    (0x1U << CAN_F13R2_FB1_Pos)       /*!< 0x00000002 */
  10875. #define CAN_F13R2_FB1                        CAN_F13R2_FB1_Msk                 /*!< Filter bit 1 */
  10876. #define CAN_F13R2_FB2_Pos                    (2U)                              
  10877. #define CAN_F13R2_FB2_Msk                    (0x1U << CAN_F13R2_FB2_Pos)       /*!< 0x00000004 */
  10878. #define CAN_F13R2_FB2                        CAN_F13R2_FB2_Msk                 /*!< Filter bit 2 */
  10879. #define CAN_F13R2_FB3_Pos                    (3U)                              
  10880. #define CAN_F13R2_FB3_Msk                    (0x1U << CAN_F13R2_FB3_Pos)       /*!< 0x00000008 */
  10881. #define CAN_F13R2_FB3                        CAN_F13R2_FB3_Msk                 /*!< Filter bit 3 */
  10882. #define CAN_F13R2_FB4_Pos                    (4U)                              
  10883. #define CAN_F13R2_FB4_Msk                    (0x1U << CAN_F13R2_FB4_Pos)       /*!< 0x00000010 */
  10884. #define CAN_F13R2_FB4                        CAN_F13R2_FB4_Msk                 /*!< Filter bit 4 */
  10885. #define CAN_F13R2_FB5_Pos                    (5U)                              
  10886. #define CAN_F13R2_FB5_Msk                    (0x1U << CAN_F13R2_FB5_Pos)       /*!< 0x00000020 */
  10887. #define CAN_F13R2_FB5                        CAN_F13R2_FB5_Msk                 /*!< Filter bit 5 */
  10888. #define CAN_F13R2_FB6_Pos                    (6U)                              
  10889. #define CAN_F13R2_FB6_Msk                    (0x1U << CAN_F13R2_FB6_Pos)       /*!< 0x00000040 */
  10890. #define CAN_F13R2_FB6                        CAN_F13R2_FB6_Msk                 /*!< Filter bit 6 */
  10891. #define CAN_F13R2_FB7_Pos                    (7U)                              
  10892. #define CAN_F13R2_FB7_Msk                    (0x1U << CAN_F13R2_FB7_Pos)       /*!< 0x00000080 */
  10893. #define CAN_F13R2_FB7                        CAN_F13R2_FB7_Msk                 /*!< Filter bit 7 */
  10894. #define CAN_F13R2_FB8_Pos                    (8U)                              
  10895. #define CAN_F13R2_FB8_Msk                    (0x1U << CAN_F13R2_FB8_Pos)       /*!< 0x00000100 */
  10896. #define CAN_F13R2_FB8                        CAN_F13R2_FB8_Msk                 /*!< Filter bit 8 */
  10897. #define CAN_F13R2_FB9_Pos                    (9U)                              
  10898. #define CAN_F13R2_FB9_Msk                    (0x1U << CAN_F13R2_FB9_Pos)       /*!< 0x00000200 */
  10899. #define CAN_F13R2_FB9                        CAN_F13R2_FB9_Msk                 /*!< Filter bit 9 */
  10900. #define CAN_F13R2_FB10_Pos                   (10U)                            
  10901. #define CAN_F13R2_FB10_Msk                   (0x1U << CAN_F13R2_FB10_Pos)      /*!< 0x00000400 */
  10902. #define CAN_F13R2_FB10                       CAN_F13R2_FB10_Msk                /*!< Filter bit 10 */
  10903. #define CAN_F13R2_FB11_Pos                   (11U)                            
  10904. #define CAN_F13R2_FB11_Msk                   (0x1U << CAN_F13R2_FB11_Pos)      /*!< 0x00000800 */
  10905. #define CAN_F13R2_FB11                       CAN_F13R2_FB11_Msk                /*!< Filter bit 11 */
  10906. #define CAN_F13R2_FB12_Pos                   (12U)                            
  10907. #define CAN_F13R2_FB12_Msk                   (0x1U << CAN_F13R2_FB12_Pos)      /*!< 0x00001000 */
  10908. #define CAN_F13R2_FB12                       CAN_F13R2_FB12_Msk                /*!< Filter bit 12 */
  10909. #define CAN_F13R2_FB13_Pos                   (13U)                            
  10910. #define CAN_F13R2_FB13_Msk                   (0x1U << CAN_F13R2_FB13_Pos)      /*!< 0x00002000 */
  10911. #define CAN_F13R2_FB13                       CAN_F13R2_FB13_Msk                /*!< Filter bit 13 */
  10912. #define CAN_F13R2_FB14_Pos                   (14U)                            
  10913. #define CAN_F13R2_FB14_Msk                   (0x1U << CAN_F13R2_FB14_Pos)      /*!< 0x00004000 */
  10914. #define CAN_F13R2_FB14                       CAN_F13R2_FB14_Msk                /*!< Filter bit 14 */
  10915. #define CAN_F13R2_FB15_Pos                   (15U)                            
  10916. #define CAN_F13R2_FB15_Msk                   (0x1U << CAN_F13R2_FB15_Pos)      /*!< 0x00008000 */
  10917. #define CAN_F13R2_FB15                       CAN_F13R2_FB15_Msk                /*!< Filter bit 15 */
  10918. #define CAN_F13R2_FB16_Pos                   (16U)                            
  10919. #define CAN_F13R2_FB16_Msk                   (0x1U << CAN_F13R2_FB16_Pos)      /*!< 0x00010000 */
  10920. #define CAN_F13R2_FB16                       CAN_F13R2_FB16_Msk                /*!< Filter bit 16 */
  10921. #define CAN_F13R2_FB17_Pos                   (17U)                            
  10922. #define CAN_F13R2_FB17_Msk                   (0x1U << CAN_F13R2_FB17_Pos)      /*!< 0x00020000 */
  10923. #define CAN_F13R2_FB17                       CAN_F13R2_FB17_Msk                /*!< Filter bit 17 */
  10924. #define CAN_F13R2_FB18_Pos                   (18U)                            
  10925. #define CAN_F13R2_FB18_Msk                   (0x1U << CAN_F13R2_FB18_Pos)      /*!< 0x00040000 */
  10926. #define CAN_F13R2_FB18                       CAN_F13R2_FB18_Msk                /*!< Filter bit 18 */
  10927. #define CAN_F13R2_FB19_Pos                   (19U)                            
  10928. #define CAN_F13R2_FB19_Msk                   (0x1U << CAN_F13R2_FB19_Pos)      /*!< 0x00080000 */
  10929. #define CAN_F13R2_FB19                       CAN_F13R2_FB19_Msk                /*!< Filter bit 19 */
  10930. #define CAN_F13R2_FB20_Pos                   (20U)                            
  10931. #define CAN_F13R2_FB20_Msk                   (0x1U << CAN_F13R2_FB20_Pos)      /*!< 0x00100000 */
  10932. #define CAN_F13R2_FB20                       CAN_F13R2_FB20_Msk                /*!< Filter bit 20 */
  10933. #define CAN_F13R2_FB21_Pos                   (21U)                            
  10934. #define CAN_F13R2_FB21_Msk                   (0x1U << CAN_F13R2_FB21_Pos)      /*!< 0x00200000 */
  10935. #define CAN_F13R2_FB21                       CAN_F13R2_FB21_Msk                /*!< Filter bit 21 */
  10936. #define CAN_F13R2_FB22_Pos                   (22U)                            
  10937. #define CAN_F13R2_FB22_Msk                   (0x1U << CAN_F13R2_FB22_Pos)      /*!< 0x00400000 */
  10938. #define CAN_F13R2_FB22                       CAN_F13R2_FB22_Msk                /*!< Filter bit 22 */
  10939. #define CAN_F13R2_FB23_Pos                   (23U)                            
  10940. #define CAN_F13R2_FB23_Msk                   (0x1U << CAN_F13R2_FB23_Pos)      /*!< 0x00800000 */
  10941. #define CAN_F13R2_FB23                       CAN_F13R2_FB23_Msk                /*!< Filter bit 23 */
  10942. #define CAN_F13R2_FB24_Pos                   (24U)                            
  10943. #define CAN_F13R2_FB24_Msk                   (0x1U << CAN_F13R2_FB24_Pos)      /*!< 0x01000000 */
  10944. #define CAN_F13R2_FB24                       CAN_F13R2_FB24_Msk                /*!< Filter bit 24 */
  10945. #define CAN_F13R2_FB25_Pos                   (25U)                            
  10946. #define CAN_F13R2_FB25_Msk                   (0x1U << CAN_F13R2_FB25_Pos)      /*!< 0x02000000 */
  10947. #define CAN_F13R2_FB25                       CAN_F13R2_FB25_Msk                /*!< Filter bit 25 */
  10948. #define CAN_F13R2_FB26_Pos                   (26U)                            
  10949. #define CAN_F13R2_FB26_Msk                   (0x1U << CAN_F13R2_FB26_Pos)      /*!< 0x04000000 */
  10950. #define CAN_F13R2_FB26                       CAN_F13R2_FB26_Msk                /*!< Filter bit 26 */
  10951. #define CAN_F13R2_FB27_Pos                   (27U)                            
  10952. #define CAN_F13R2_FB27_Msk                   (0x1U << CAN_F13R2_FB27_Pos)      /*!< 0x08000000 */
  10953. #define CAN_F13R2_FB27                       CAN_F13R2_FB27_Msk                /*!< Filter bit 27 */
  10954. #define CAN_F13R2_FB28_Pos                   (28U)                            
  10955. #define CAN_F13R2_FB28_Msk                   (0x1U << CAN_F13R2_FB28_Pos)      /*!< 0x10000000 */
  10956. #define CAN_F13R2_FB28                       CAN_F13R2_FB28_Msk                /*!< Filter bit 28 */
  10957. #define CAN_F13R2_FB29_Pos                   (29U)                            
  10958. #define CAN_F13R2_FB29_Msk                   (0x1U << CAN_F13R2_FB29_Pos)      /*!< 0x20000000 */
  10959. #define CAN_F13R2_FB29                       CAN_F13R2_FB29_Msk                /*!< Filter bit 29 */
  10960. #define CAN_F13R2_FB30_Pos                   (30U)                            
  10961. #define CAN_F13R2_FB30_Msk                   (0x1U << CAN_F13R2_FB30_Pos)      /*!< 0x40000000 */
  10962. #define CAN_F13R2_FB30                       CAN_F13R2_FB30_Msk                /*!< Filter bit 30 */
  10963. #define CAN_F13R2_FB31_Pos                   (31U)                            
  10964. #define CAN_F13R2_FB31_Msk                   (0x1U << CAN_F13R2_FB31_Pos)      /*!< 0x80000000 */
  10965. #define CAN_F13R2_FB31                       CAN_F13R2_FB31_Msk                /*!< Filter bit 31 */
  10966.  
  10967. /******************************************************************************/
  10968. /*                                                                            */
  10969. /*                        Serial Peripheral Interface                         */
  10970. /*                                                                            */
  10971. /******************************************************************************/
  10972.  
  10973. /*******************  Bit definition for SPI_CR1 register  ********************/
  10974. #define SPI_CR1_CPHA_Pos                    (0U)                              
  10975. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  10976. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  10977. #define SPI_CR1_CPOL_Pos                    (1U)                              
  10978. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  10979. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  10980. #define SPI_CR1_MSTR_Pos                    (2U)                              
  10981. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  10982. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  10983.  
  10984. #define SPI_CR1_BR_Pos                      (3U)                              
  10985. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  10986. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  10987. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  10988. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  10989. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  10990.  
  10991. #define SPI_CR1_SPE_Pos                     (6U)                              
  10992. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  10993. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  10994. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  10995. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  10996. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  10997. #define SPI_CR1_SSI_Pos                     (8U)                              
  10998. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  10999. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  11000. #define SPI_CR1_SSM_Pos                     (9U)                              
  11001. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  11002. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  11003. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  11004. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  11005. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  11006. #define SPI_CR1_DFF_Pos                     (11U)                              
  11007. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  11008. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  11009. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  11010. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  11011. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  11012. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  11013. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  11014. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  11015. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  11016. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  11017. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  11018. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  11019. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  11020. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  11021.  
  11022. /*******************  Bit definition for SPI_CR2 register  ********************/
  11023. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  11024. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  11025. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  11026. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  11027. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  11028. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  11029. #define SPI_CR2_SSOE_Pos                    (2U)                              
  11030. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  11031. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  11032. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  11033. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  11034. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  11035. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  11036. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  11037. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  11038. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  11039. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  11040. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  11041.  
  11042. /********************  Bit definition for SPI_SR register  ********************/
  11043. #define SPI_SR_RXNE_Pos                     (0U)                              
  11044. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  11045. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  11046. #define SPI_SR_TXE_Pos                      (1U)                              
  11047. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  11048. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  11049. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  11050. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  11051. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  11052. #define SPI_SR_UDR_Pos                      (3U)                              
  11053. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  11054. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  11055. #define SPI_SR_CRCERR_Pos                   (4U)                              
  11056. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  11057. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  11058. #define SPI_SR_MODF_Pos                     (5U)                              
  11059. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  11060. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  11061. #define SPI_SR_OVR_Pos                      (6U)                              
  11062. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  11063. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  11064. #define SPI_SR_BSY_Pos                      (7U)                              
  11065. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  11066. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  11067.  
  11068. /********************  Bit definition for SPI_DR register  ********************/
  11069. #define SPI_DR_DR_Pos                       (0U)                              
  11070. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  11071. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  11072.  
  11073. /*******************  Bit definition for SPI_CRCPR register  ******************/
  11074. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  11075. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  11076. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  11077.  
  11078. /******************  Bit definition for SPI_RXCRCR register  ******************/
  11079. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  11080. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  11081. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  11082.  
  11083. /******************  Bit definition for SPI_TXCRCR register  ******************/
  11084. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  11085. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  11086. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  11087.  
  11088. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  11089. #define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
  11090. #define SPI_I2SCFGR_CHLEN_Msk               (0x1U << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
  11091. #define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!< Channel length (number of bits per audio channel) */
  11092.  
  11093. #define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
  11094. #define SPI_I2SCFGR_DATLEN_Msk              (0x3U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
  11095. #define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!< DATLEN[1:0] bits (Data length to be transferred) */
  11096. #define SPI_I2SCFGR_DATLEN_0                (0x1U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
  11097. #define SPI_I2SCFGR_DATLEN_1                (0x2U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
  11098.  
  11099. #define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
  11100. #define SPI_I2SCFGR_CKPOL_Msk               (0x1U << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
  11101. #define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!< steady state clock polarity */
  11102.  
  11103. #define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
  11104. #define SPI_I2SCFGR_I2SSTD_Msk              (0x3U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
  11105. #define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!< I2SSTD[1:0] bits (I2S standard selection) */
  11106. #define SPI_I2SCFGR_I2SSTD_0                (0x1U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
  11107. #define SPI_I2SCFGR_I2SSTD_1                (0x2U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
  11108.  
  11109. #define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
  11110. #define SPI_I2SCFGR_PCMSYNC_Msk             (0x1U << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
  11111. #define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!< PCM frame synchronization */
  11112.  
  11113. #define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
  11114. #define SPI_I2SCFGR_I2SCFG_Msk              (0x3U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
  11115. #define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!< I2SCFG[1:0] bits (I2S configuration mode) */
  11116. #define SPI_I2SCFGR_I2SCFG_0                (0x1U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
  11117. #define SPI_I2SCFGR_I2SCFG_1                (0x2U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
  11118.  
  11119. #define SPI_I2SCFGR_I2SE_Pos                (10U)                              
  11120. #define SPI_I2SCFGR_I2SE_Msk                (0x1U << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
  11121. #define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!< I2S Enable */
  11122. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  11123. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1U << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  11124. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  11125.  
  11126. /******************  Bit definition for SPI_I2SPR register  *******************/
  11127. #define SPI_I2SPR_I2SDIV_Pos                (0U)                              
  11128. #define SPI_I2SPR_I2SDIV_Msk                (0xFFU << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
  11129. #define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!< I2S Linear prescaler */
  11130. #define SPI_I2SPR_ODD_Pos                   (8U)                              
  11131. #define SPI_I2SPR_ODD_Msk                   (0x1U << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
  11132. #define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!< Odd factor for the prescaler */
  11133. #define SPI_I2SPR_MCKOE_Pos                 (9U)                              
  11134. #define SPI_I2SPR_MCKOE_Msk                 (0x1U << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
  11135. #define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!< Master Clock Output Enable */
  11136.  
  11137. /******************************************************************************/
  11138. /*                                                                            */
  11139. /*                      Inter-integrated Circuit Interface                    */
  11140. /*                                                                            */
  11141. /******************************************************************************/
  11142.  
  11143. /*******************  Bit definition for I2C_CR1 register  ********************/
  11144. #define I2C_CR1_PE_Pos                      (0U)                              
  11145. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  11146. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  11147. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  11148. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  11149. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  11150. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  11151. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  11152. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  11153. #define I2C_CR1_ENARP_Pos                   (4U)                              
  11154. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  11155. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  11156. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  11157. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  11158. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  11159. #define I2C_CR1_ENGC_Pos                    (6U)                              
  11160. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  11161. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  11162. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  11163. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  11164. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  11165. #define I2C_CR1_START_Pos                   (8U)                              
  11166. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  11167. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  11168. #define I2C_CR1_STOP_Pos                    (9U)                              
  11169. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  11170. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  11171. #define I2C_CR1_ACK_Pos                     (10U)                              
  11172. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  11173. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  11174. #define I2C_CR1_POS_Pos                     (11U)                              
  11175. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  11176. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  11177. #define I2C_CR1_PEC_Pos                     (12U)                              
  11178. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  11179. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  11180. #define I2C_CR1_ALERT_Pos                   (13U)                              
  11181. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  11182. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  11183. #define I2C_CR1_SWRST_Pos                   (15U)                              
  11184. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  11185. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  11186.  
  11187. /*******************  Bit definition for I2C_CR2 register  ********************/
  11188. #define I2C_CR2_FREQ_Pos                    (0U)                              
  11189. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  11190. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  11191. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  11192. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  11193. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  11194. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  11195. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  11196. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  11197.  
  11198. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  11199. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  11200. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  11201. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  11202. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  11203. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  11204. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  11205. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  11206. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  11207. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  11208. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  11209. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  11210. #define I2C_CR2_LAST_Pos                    (12U)                              
  11211. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  11212. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  11213.  
  11214. /*******************  Bit definition for I2C_OAR1 register  *******************/
  11215. #define I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)             /*!< Interface Address */
  11216. #define I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)             /*!< Interface Address */
  11217.  
  11218. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  11219. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  11220. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  11221. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  11222. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  11223. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  11224. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  11225. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  11226. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  11227. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  11228. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  11229. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  11230. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  11231. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  11232. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  11233. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  11234. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  11235. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  11236. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  11237. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  11238. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  11239. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  11240. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  11241. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  11242. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  11243. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  11244. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  11245. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  11246. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  11247. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  11248.  
  11249. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  11250. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  11251. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  11252.  
  11253. /*******************  Bit definition for I2C_OAR2 register  *******************/
  11254. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  11255. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  11256. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  11257. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  11258. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  11259. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  11260.  
  11261. /*******************  Bit definition for I2C_SR1 register  ********************/
  11262. #define I2C_SR1_SB_Pos                      (0U)                              
  11263. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  11264. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  11265. #define I2C_SR1_ADDR_Pos                    (1U)                              
  11266. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  11267. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  11268. #define I2C_SR1_BTF_Pos                     (2U)                              
  11269. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  11270. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  11271. #define I2C_SR1_ADD10_Pos                   (3U)                              
  11272. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  11273. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  11274. #define I2C_SR1_STOPF_Pos                   (4U)                              
  11275. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  11276. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  11277. #define I2C_SR1_RXNE_Pos                    (6U)                              
  11278. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  11279. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  11280. #define I2C_SR1_TXE_Pos                     (7U)                              
  11281. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  11282. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  11283. #define I2C_SR1_BERR_Pos                    (8U)                              
  11284. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  11285. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  11286. #define I2C_SR1_ARLO_Pos                    (9U)                              
  11287. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  11288. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  11289. #define I2C_SR1_AF_Pos                      (10U)                              
  11290. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  11291. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  11292. #define I2C_SR1_OVR_Pos                     (11U)                              
  11293. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  11294. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  11295. #define I2C_SR1_PECERR_Pos                  (12U)                              
  11296. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  11297. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  11298. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  11299. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  11300. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  11301. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  11302. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  11303. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  11304.  
  11305. /*******************  Bit definition for I2C_SR2 register  ********************/
  11306. #define I2C_SR2_MSL_Pos                     (0U)                              
  11307. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  11308. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  11309. #define I2C_SR2_BUSY_Pos                    (1U)                              
  11310. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  11311. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  11312. #define I2C_SR2_TRA_Pos                     (2U)                              
  11313. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  11314. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  11315. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  11316. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  11317. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  11318. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  11319. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  11320. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  11321. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  11322. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  11323. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  11324. #define I2C_SR2_DUALF_Pos                   (7U)                              
  11325. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  11326. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  11327. #define I2C_SR2_PEC_Pos                     (8U)                              
  11328. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  11329. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  11330.  
  11331. /*******************  Bit definition for I2C_CCR register  ********************/
  11332. #define I2C_CCR_CCR_Pos                     (0U)                              
  11333. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  11334. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  11335. #define I2C_CCR_DUTY_Pos                    (14U)                              
  11336. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  11337. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  11338. #define I2C_CCR_FS_Pos                      (15U)                              
  11339. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  11340. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  11341.  
  11342. /******************  Bit definition for I2C_TRISE register  *******************/
  11343. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  11344. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  11345. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  11346.  
  11347. /******************************************************************************/
  11348. /*                                                                            */
  11349. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  11350. /*                                                                            */
  11351. /******************************************************************************/
  11352.  
  11353. /*******************  Bit definition for USART_SR register  *******************/
  11354. #define USART_SR_PE_Pos                     (0U)                              
  11355. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  11356. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  11357. #define USART_SR_FE_Pos                     (1U)                              
  11358. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  11359. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  11360. #define USART_SR_NE_Pos                     (2U)                              
  11361. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  11362. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  11363. #define USART_SR_ORE_Pos                    (3U)                              
  11364. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  11365. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  11366. #define USART_SR_IDLE_Pos                   (4U)                              
  11367. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  11368. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  11369. #define USART_SR_RXNE_Pos                   (5U)                              
  11370. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  11371. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  11372. #define USART_SR_TC_Pos                     (6U)                              
  11373. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  11374. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  11375. #define USART_SR_TXE_Pos                    (7U)                              
  11376. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  11377. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  11378. #define USART_SR_LBD_Pos                    (8U)                              
  11379. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  11380. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  11381. #define USART_SR_CTS_Pos                    (9U)                              
  11382. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  11383. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  11384.  
  11385. /*******************  Bit definition for USART_DR register  *******************/
  11386. #define USART_DR_DR_Pos                     (0U)                              
  11387. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  11388. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  11389.  
  11390. /******************  Bit definition for USART_BRR register  *******************/
  11391. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  11392. #define USART_BRR_DIV_Fraction_Msk          (0xFU << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  11393. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  11394. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  11395. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFU << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  11396. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  11397.  
  11398. /******************  Bit definition for USART_CR1 register  *******************/
  11399. #define USART_CR1_SBK_Pos                   (0U)                              
  11400. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  11401. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  11402. #define USART_CR1_RWU_Pos                   (1U)                              
  11403. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  11404. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  11405. #define USART_CR1_RE_Pos                    (2U)                              
  11406. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  11407. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  11408. #define USART_CR1_TE_Pos                    (3U)                              
  11409. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  11410. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  11411. #define USART_CR1_IDLEIE_Pos                (4U)                              
  11412. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  11413. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  11414. #define USART_CR1_RXNEIE_Pos                (5U)                              
  11415. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  11416. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  11417. #define USART_CR1_TCIE_Pos                  (6U)                              
  11418. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  11419. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  11420. #define USART_CR1_TXEIE_Pos                 (7U)                              
  11421. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  11422. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  11423. #define USART_CR1_PEIE_Pos                  (8U)                              
  11424. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  11425. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  11426. #define USART_CR1_PS_Pos                    (9U)                              
  11427. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  11428. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  11429. #define USART_CR1_PCE_Pos                   (10U)                              
  11430. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  11431. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  11432. #define USART_CR1_WAKE_Pos                  (11U)                              
  11433. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  11434. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  11435. #define USART_CR1_M_Pos                     (12U)                              
  11436. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  11437. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  11438. #define USART_CR1_UE_Pos                    (13U)                              
  11439. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  11440. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  11441.  
  11442. /******************  Bit definition for USART_CR2 register  *******************/
  11443. #define USART_CR2_ADD_Pos                   (0U)                              
  11444. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  11445. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  11446. #define USART_CR2_LBDL_Pos                  (5U)                              
  11447. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  11448. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  11449. #define USART_CR2_LBDIE_Pos                 (6U)                              
  11450. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  11451. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  11452. #define USART_CR2_LBCL_Pos                  (8U)                              
  11453. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  11454. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  11455. #define USART_CR2_CPHA_Pos                  (9U)                              
  11456. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  11457. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  11458. #define USART_CR2_CPOL_Pos                  (10U)                              
  11459. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  11460. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  11461. #define USART_CR2_CLKEN_Pos                 (11U)                              
  11462. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  11463. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  11464.  
  11465. #define USART_CR2_STOP_Pos                  (12U)                              
  11466. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  11467. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  11468. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  11469. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  11470.  
  11471. #define USART_CR2_LINEN_Pos                 (14U)                              
  11472. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  11473. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  11474.  
  11475. /******************  Bit definition for USART_CR3 register  *******************/
  11476. #define USART_CR3_EIE_Pos                   (0U)                              
  11477. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  11478. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  11479. #define USART_CR3_IREN_Pos                  (1U)                              
  11480. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  11481. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  11482. #define USART_CR3_IRLP_Pos                  (2U)                              
  11483. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  11484. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  11485. #define USART_CR3_HDSEL_Pos                 (3U)                              
  11486. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  11487. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  11488. #define USART_CR3_NACK_Pos                  (4U)                              
  11489. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  11490. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  11491. #define USART_CR3_SCEN_Pos                  (5U)                              
  11492. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  11493. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  11494. #define USART_CR3_DMAR_Pos                  (6U)                              
  11495. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  11496. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  11497. #define USART_CR3_DMAT_Pos                  (7U)                              
  11498. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  11499. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  11500. #define USART_CR3_RTSE_Pos                  (8U)                              
  11501. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  11502. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  11503. #define USART_CR3_CTSE_Pos                  (9U)                              
  11504. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  11505. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  11506. #define USART_CR3_CTSIE_Pos                 (10U)                              
  11507. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  11508. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  11509.  
  11510. /******************  Bit definition for USART_GTPR register  ******************/
  11511. #define USART_GTPR_PSC_Pos                  (0U)                              
  11512. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  11513. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  11514. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  11515. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  11516. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  11517. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  11518. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  11519. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  11520. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  11521. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  11522.  
  11523. #define USART_GTPR_GT_Pos                   (8U)                              
  11524. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  11525. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  11526.  
  11527. /******************************************************************************/
  11528. /*                                                                            */
  11529. /*                                 Debug MCU                                  */
  11530. /*                                                                            */
  11531. /******************************************************************************/
  11532.  
  11533. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  11534. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  11535. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  11536. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  11537.  
  11538. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  11539. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  11540. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  11541. #define DBGMCU_IDCODE_REV_ID_0              (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  11542. #define DBGMCU_IDCODE_REV_ID_1              (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  11543. #define DBGMCU_IDCODE_REV_ID_2              (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  11544. #define DBGMCU_IDCODE_REV_ID_3              (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  11545. #define DBGMCU_IDCODE_REV_ID_4              (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  11546. #define DBGMCU_IDCODE_REV_ID_5              (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  11547. #define DBGMCU_IDCODE_REV_ID_6              (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  11548. #define DBGMCU_IDCODE_REV_ID_7              (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  11549. #define DBGMCU_IDCODE_REV_ID_8              (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  11550. #define DBGMCU_IDCODE_REV_ID_9              (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  11551. #define DBGMCU_IDCODE_REV_ID_10             (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  11552. #define DBGMCU_IDCODE_REV_ID_11             (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  11553. #define DBGMCU_IDCODE_REV_ID_12             (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  11554. #define DBGMCU_IDCODE_REV_ID_13             (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  11555. #define DBGMCU_IDCODE_REV_ID_14             (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  11556. #define DBGMCU_IDCODE_REV_ID_15             (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  11557.  
  11558. /******************  Bit definition for DBGMCU_CR register  *******************/
  11559. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  11560. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1U << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  11561. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  11562. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  11563. #define DBGMCU_CR_DBG_STOP_Msk              (0x1U << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  11564. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  11565. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  11566. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  11567. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  11568. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  11569. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  11570. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  11571.  
  11572. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  11573. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  11574. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  11575. #define DBGMCU_CR_TRACE_MODE_0              (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  11576. #define DBGMCU_CR_TRACE_MODE_1              (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  11577.  
  11578. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  11579. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  11580. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  11581. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  11582. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  11583. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  11584. #define DBGMCU_CR_DBG_TIM1_STOP_Pos         (10U)                              
  11585. #define DBGMCU_CR_DBG_TIM1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM1_STOP_Pos) /*!< 0x00000400 */
  11586. #define DBGMCU_CR_DBG_TIM1_STOP             DBGMCU_CR_DBG_TIM1_STOP_Msk        /*!< TIM1 counter stopped when core is halted */
  11587. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  11588. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  11589. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  11590. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  11591. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  11592. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  11593. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  11594. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  11595. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  11596. #define DBGMCU_CR_DBG_CAN1_STOP_Pos         (14U)                              
  11597. #define DBGMCU_CR_DBG_CAN1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_CAN1_STOP_Pos) /*!< 0x00004000 */
  11598. #define DBGMCU_CR_DBG_CAN1_STOP             DBGMCU_CR_DBG_CAN1_STOP_Msk        /*!< Debug CAN1 stopped when Core is halted */
  11599. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  11600. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  11601. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  11602. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  11603. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  11604. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  11605. #define DBGMCU_CR_DBG_TIM8_STOP_Pos         (17U)                              
  11606. #define DBGMCU_CR_DBG_TIM8_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM8_STOP_Pos) /*!< 0x00020000 */
  11607. #define DBGMCU_CR_DBG_TIM8_STOP             DBGMCU_CR_DBG_TIM8_STOP_Msk        /*!< TIM8 counter stopped when core is halted */
  11608. #define DBGMCU_CR_DBG_TIM5_STOP_Pos         (18U)                              
  11609. #define DBGMCU_CR_DBG_TIM5_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM5_STOP_Pos) /*!< 0x00040000 */
  11610. #define DBGMCU_CR_DBG_TIM5_STOP             DBGMCU_CR_DBG_TIM5_STOP_Msk        /*!< TIM5 counter stopped when core is halted */
  11611. #define DBGMCU_CR_DBG_TIM6_STOP_Pos         (19U)                              
  11612. #define DBGMCU_CR_DBG_TIM6_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM6_STOP_Pos) /*!< 0x00080000 */
  11613. #define DBGMCU_CR_DBG_TIM6_STOP             DBGMCU_CR_DBG_TIM6_STOP_Msk        /*!< TIM6 counter stopped when core is halted */
  11614. #define DBGMCU_CR_DBG_TIM7_STOP_Pos         (20U)                              
  11615. #define DBGMCU_CR_DBG_TIM7_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM7_STOP_Pos) /*!< 0x00100000 */
  11616. #define DBGMCU_CR_DBG_TIM7_STOP             DBGMCU_CR_DBG_TIM7_STOP_Msk        /*!< TIM7 counter stopped when core is halted */
  11617. #define DBGMCU_CR_DBG_TIM12_STOP_Pos        (25U)                              
  11618. #define DBGMCU_CR_DBG_TIM12_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM12_STOP_Pos) /*!< 0x02000000 */
  11619. #define DBGMCU_CR_DBG_TIM12_STOP            DBGMCU_CR_DBG_TIM12_STOP_Msk       /*!< Debug TIM12 stopped when Core is halted */
  11620. #define DBGMCU_CR_DBG_TIM13_STOP_Pos        (26U)                              
  11621. #define DBGMCU_CR_DBG_TIM13_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM13_STOP_Pos) /*!< 0x04000000 */
  11622. #define DBGMCU_CR_DBG_TIM13_STOP            DBGMCU_CR_DBG_TIM13_STOP_Msk       /*!< Debug TIM13 stopped when Core is halted */
  11623. #define DBGMCU_CR_DBG_TIM14_STOP_Pos        (27U)                              
  11624. #define DBGMCU_CR_DBG_TIM14_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM14_STOP_Pos) /*!< 0x08000000 */
  11625. #define DBGMCU_CR_DBG_TIM14_STOP            DBGMCU_CR_DBG_TIM14_STOP_Msk       /*!< Debug TIM14 stopped when Core is halted */
  11626. #define DBGMCU_CR_DBG_TIM9_STOP_Pos         (28U)                              
  11627. #define DBGMCU_CR_DBG_TIM9_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM9_STOP_Pos) /*!< 0x10000000 */
  11628. #define DBGMCU_CR_DBG_TIM9_STOP             DBGMCU_CR_DBG_TIM9_STOP_Msk        /*!< Debug TIM9 stopped when Core is halted */
  11629. #define DBGMCU_CR_DBG_TIM10_STOP_Pos        (29U)                              
  11630. #define DBGMCU_CR_DBG_TIM10_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM10_STOP_Pos) /*!< 0x20000000 */
  11631. #define DBGMCU_CR_DBG_TIM10_STOP            DBGMCU_CR_DBG_TIM10_STOP_Msk       /*!< Debug TIM10 stopped when Core is halted */
  11632. #define DBGMCU_CR_DBG_TIM11_STOP_Pos        (30U)                              
  11633. #define DBGMCU_CR_DBG_TIM11_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM11_STOP_Pos) /*!< 0x40000000 */
  11634. #define DBGMCU_CR_DBG_TIM11_STOP            DBGMCU_CR_DBG_TIM11_STOP_Msk       /*!< Debug TIM11 stopped when Core is halted */
  11635.  
  11636. /******************************************************************************/
  11637. /*                                                                            */
  11638. /*                      FLASH and Option Bytes Registers                      */
  11639. /*                                                                            */
  11640. /******************************************************************************/
  11641. /*******************  Bit definition for FLASH_ACR register  ******************/
  11642. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  11643. #define FLASH_ACR_LATENCY_Msk               (0x7U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  11644. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  11645. #define FLASH_ACR_LATENCY_0                 (0x1U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  11646. #define FLASH_ACR_LATENCY_1                 (0x2U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  11647. #define FLASH_ACR_LATENCY_2                 (0x4U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  11648.  
  11649. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  11650. #define FLASH_ACR_HLFCYA_Msk                (0x1U << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  11651. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  11652. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  11653. #define FLASH_ACR_PRFTBE_Msk                (0x1U << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  11654. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  11655. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  11656. #define FLASH_ACR_PRFTBS_Msk                (0x1U << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  11657. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  11658.  
  11659. /******************  Bit definition for FLASH_KEYR register  ******************/
  11660. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  11661. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFU << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  11662. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  11663.  
  11664. #define RDP_KEY_Pos                         (0U)                              
  11665. #define RDP_KEY_Msk                         (0xA5U << RDP_KEY_Pos)             /*!< 0x000000A5 */
  11666. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  11667. #define FLASH_KEY1_Pos                      (0U)                              
  11668. #define FLASH_KEY1_Msk                      (0x45670123U << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  11669. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  11670. #define FLASH_KEY2_Pos                      (0U)                              
  11671. #define FLASH_KEY2_Msk                      (0xCDEF89ABU << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  11672. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  11673.  
  11674. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  11675. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  11676. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  11677. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  11678.  
  11679. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  11680. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  11681.  
  11682. /******************  Bit definition for FLASH_SR register  ********************/
  11683. #define FLASH_SR_BSY_Pos                    (0U)                              
  11684. #define FLASH_SR_BSY_Msk                    (0x1U << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  11685. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  11686. #define FLASH_SR_PGERR_Pos                  (2U)                              
  11687. #define FLASH_SR_PGERR_Msk                  (0x1U << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  11688. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  11689. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  11690. #define FLASH_SR_WRPRTERR_Msk               (0x1U << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  11691. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  11692. #define FLASH_SR_EOP_Pos                    (5U)                              
  11693. #define FLASH_SR_EOP_Msk                    (0x1U << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  11694. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  11695.  
  11696. /*******************  Bit definition for FLASH_CR register  *******************/
  11697. #define FLASH_CR_PG_Pos                     (0U)                              
  11698. #define FLASH_CR_PG_Msk                     (0x1U << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  11699. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  11700. #define FLASH_CR_PER_Pos                    (1U)                              
  11701. #define FLASH_CR_PER_Msk                    (0x1U << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  11702. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  11703. #define FLASH_CR_MER_Pos                    (2U)                              
  11704. #define FLASH_CR_MER_Msk                    (0x1U << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  11705. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  11706. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  11707. #define FLASH_CR_OPTPG_Msk                  (0x1U << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  11708. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  11709. #define FLASH_CR_OPTER_Pos                  (5U)                              
  11710. #define FLASH_CR_OPTER_Msk                  (0x1U << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  11711. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  11712. #define FLASH_CR_STRT_Pos                   (6U)                              
  11713. #define FLASH_CR_STRT_Msk                   (0x1U << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  11714. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  11715. #define FLASH_CR_LOCK_Pos                   (7U)                              
  11716. #define FLASH_CR_LOCK_Msk                   (0x1U << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  11717. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  11718. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  11719. #define FLASH_CR_OPTWRE_Msk                 (0x1U << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  11720. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  11721. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  11722. #define FLASH_CR_ERRIE_Msk                  (0x1U << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  11723. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  11724. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  11725. #define FLASH_CR_EOPIE_Msk                  (0x1U << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  11726. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  11727.  
  11728. /*******************  Bit definition for FLASH_AR register  *******************/
  11729. #define FLASH_AR_FAR_Pos                    (0U)                              
  11730. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFU << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  11731. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  11732.  
  11733. /******************  Bit definition for FLASH_OBR register  *******************/
  11734. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  11735. #define FLASH_OBR_OPTERR_Msk                (0x1U << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  11736. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  11737. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  11738. #define FLASH_OBR_RDPRT_Msk                 (0x1U << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  11739. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  11740.  
  11741. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  11742. #define FLASH_OBR_IWDG_SW_Msk               (0x1U << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  11743. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  11744. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  11745. #define FLASH_OBR_nRST_STOP_Msk             (0x1U << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  11746. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  11747. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  11748. #define FLASH_OBR_nRST_STDBY_Msk            (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  11749. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  11750. #define FLASH_OBR_BFB2_Pos                  (5U)                              
  11751. #define FLASH_OBR_BFB2_Msk                  (0x1U << FLASH_OBR_BFB2_Pos)       /*!< 0x00000020 */
  11752. #define FLASH_OBR_BFB2                      FLASH_OBR_BFB2_Msk                 /*!< BFB2 */
  11753. #define FLASH_OBR_USER_Pos                  (2U)                              
  11754. #define FLASH_OBR_USER_Msk                  (0xFU << FLASH_OBR_USER_Pos)       /*!< 0x0000003C */
  11755. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  11756. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  11757. #define FLASH_OBR_DATA0_Msk                 (0xFFU << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  11758. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  11759. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  11760. #define FLASH_OBR_DATA1_Msk                 (0xFFU << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  11761. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  11762.  
  11763. /******************  Bit definition for FLASH_WRPR register  ******************/
  11764. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  11765. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  11766. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  11767.  
  11768. /*****************  Bit definition for FLASH_OPTKEYR2 register ****************/
  11769. #define FLASH_OPTKEYR_OPTKEYR2_Pos          (0U)                              
  11770. #define FLASH_OPTKEYR_OPTKEYR2_Msk          (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR2_Pos) /*!< 0xFFFFFFFF */
  11771. #define FLASH_OPTKEYR_OPTKEYR2              FLASH_OPTKEYR_OPTKEYR2_Msk         /*!< Option Byte Key */
  11772.  
  11773. /******************  Bit definition for FLASH_SR2 register ********************/
  11774. #define FLASH_SR2_BSY_Pos                   (0U)                              
  11775. #define FLASH_SR2_BSY_Msk                   (0x1U << FLASH_SR2_BSY_Pos)        /*!< 0x00000001 */
  11776. #define FLASH_SR2_BSY                       FLASH_SR2_BSY_Msk                  /*!< Busy */
  11777. #define FLASH_SR2_PGERR_Pos                 (2U)                              
  11778. #define FLASH_SR2_PGERR_Msk                 (0x1U << FLASH_SR2_PGERR_Pos)      /*!< 0x00000004 */
  11779. #define FLASH_SR2_PGERR                     FLASH_SR2_PGERR_Msk                /*!< Programming Error */
  11780. #define FLASH_SR2_WRPRTERR_Pos              (4U)                              
  11781. #define FLASH_SR2_WRPRTERR_Msk              (0x1U << FLASH_SR2_WRPRTERR_Pos)   /*!< 0x00000010 */
  11782. #define FLASH_SR2_WRPRTERR                  FLASH_SR2_WRPRTERR_Msk             /*!< Write Protection Error */
  11783. #define FLASH_SR2_EOP_Pos                   (5U)                              
  11784. #define FLASH_SR2_EOP_Msk                   (0x1U << FLASH_SR2_EOP_Pos)        /*!< 0x00000020 */
  11785. #define FLASH_SR2_EOP                       FLASH_SR2_EOP_Msk                  /*!< End of operation */
  11786.  
  11787. /*******************  Bit definition for FLASH_CR2 register *******************/
  11788. #define FLASH_CR2_PG_Pos                    (0U)                              
  11789. #define FLASH_CR2_PG_Msk                    (0x1U << FLASH_CR2_PG_Pos)         /*!< 0x00000001 */
  11790. #define FLASH_CR2_PG                        FLASH_CR2_PG_Msk                   /*!< Programming */
  11791. #define FLASH_CR2_PER_Pos                   (1U)                              
  11792. #define FLASH_CR2_PER_Msk                   (0x1U << FLASH_CR2_PER_Pos)        /*!< 0x00000002 */
  11793. #define FLASH_CR2_PER                       FLASH_CR2_PER_Msk                  /*!< Page Erase */
  11794. #define FLASH_CR2_MER_Pos                   (2U)                              
  11795. #define FLASH_CR2_MER_Msk                   (0x1U << FLASH_CR2_MER_Pos)        /*!< 0x00000004 */
  11796. #define FLASH_CR2_MER                       FLASH_CR2_MER_Msk                  /*!< Mass Erase */
  11797. #define FLASH_CR2_STRT_Pos                  (6U)                              
  11798. #define FLASH_CR2_STRT_Msk                  (0x1U << FLASH_CR2_STRT_Pos)       /*!< 0x00000040 */
  11799. #define FLASH_CR2_STRT                      FLASH_CR2_STRT_Msk                 /*!< Start */
  11800. #define FLASH_CR2_LOCK_Pos                  (7U)                              
  11801. #define FLASH_CR2_LOCK_Msk                  (0x1U << FLASH_CR2_LOCK_Pos)       /*!< 0x00000080 */
  11802. #define FLASH_CR2_LOCK                      FLASH_CR2_LOCK_Msk                 /*!< Lock */
  11803. #define FLASH_CR2_ERRIE_Pos                 (10U)                              
  11804. #define FLASH_CR2_ERRIE_Msk                 (0x1U << FLASH_CR2_ERRIE_Pos)      /*!< 0x00000400 */
  11805. #define FLASH_CR2_ERRIE                     FLASH_CR2_ERRIE_Msk                /*!< Error Interrupt Enable */
  11806. #define FLASH_CR2_EOPIE_Pos                 (12U)                              
  11807. #define FLASH_CR2_EOPIE_Msk                 (0x1U << FLASH_CR2_EOPIE_Pos)      /*!< 0x00001000 */
  11808. #define FLASH_CR2_EOPIE                     FLASH_CR2_EOPIE_Msk                /*!< End of operation interrupt enable */
  11809.  
  11810. /*******************  Bit definition for FLASH_AR2 register *******************/
  11811. #define FLASH_AR_FAR2_Pos                   (0U)                              
  11812. #define FLASH_AR_FAR2_Msk                   (0xFFFFFFFFU << FLASH_AR_FAR2_Pos) /*!< 0xFFFFFFFF */
  11813. #define FLASH_AR_FAR2                       FLASH_AR_FAR2_Msk                  /*!< Flash Address */
  11814.  
  11815. /*----------------------------------------------------------------------------*/
  11816.  
  11817. /******************  Bit definition for FLASH_RDP register  *******************/
  11818. #define FLASH_RDP_RDP_Pos                   (0U)                              
  11819. #define FLASH_RDP_RDP_Msk                   (0xFFU << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  11820. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  11821. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  11822. #define FLASH_RDP_nRDP_Msk                  (0xFFU << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  11823. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  11824.  
  11825. /******************  Bit definition for FLASH_USER register  ******************/
  11826. #define FLASH_USER_USER_Pos                 (16U)                              
  11827. #define FLASH_USER_USER_Msk                 (0xFFU << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  11828. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  11829. #define FLASH_USER_nUSER_Pos                (24U)                              
  11830. #define FLASH_USER_nUSER_Msk                (0xFFU << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  11831. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  11832.  
  11833. /******************  Bit definition for FLASH_Data0 register  *****************/
  11834. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  11835. #define FLASH_DATA0_DATA0_Msk               (0xFFU << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  11836. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  11837. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  11838. #define FLASH_DATA0_nDATA0_Msk              (0xFFU << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  11839. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  11840.  
  11841. /******************  Bit definition for FLASH_Data1 register  *****************/
  11842. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  11843. #define FLASH_DATA1_DATA1_Msk               (0xFFU << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  11844. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  11845. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  11846. #define FLASH_DATA1_nDATA1_Msk              (0xFFU << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  11847. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  11848.  
  11849. /******************  Bit definition for FLASH_WRP0 register  ******************/
  11850. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  11851. #define FLASH_WRP0_WRP0_Msk                 (0xFFU << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  11852. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  11853. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  11854. #define FLASH_WRP0_nWRP0_Msk                (0xFFU << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  11855. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  11856.  
  11857. /******************  Bit definition for FLASH_WRP1 register  ******************/
  11858. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  11859. #define FLASH_WRP1_WRP1_Msk                 (0xFFU << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  11860. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  11861. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  11862. #define FLASH_WRP1_nWRP1_Msk                (0xFFU << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  11863. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  11864.  
  11865. /******************  Bit definition for FLASH_WRP2 register  ******************/
  11866. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  11867. #define FLASH_WRP2_WRP2_Msk                 (0xFFU << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  11868. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  11869. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  11870. #define FLASH_WRP2_nWRP2_Msk                (0xFFU << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  11871. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  11872.  
  11873. /******************  Bit definition for FLASH_WRP3 register  ******************/
  11874. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  11875. #define FLASH_WRP3_WRP3_Msk                 (0xFFU << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  11876. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  11877. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  11878. #define FLASH_WRP3_nWRP3_Msk                (0xFFU << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  11879. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  11880.  
  11881.  
  11882.  
  11883. /**
  11884.   * @}
  11885. */
  11886.  
  11887. /**
  11888.   * @}
  11889. */
  11890.  
  11891. /** @addtogroup Exported_macro
  11892.   * @{
  11893.   */
  11894.  
  11895. /****************************** ADC Instances *********************************/
  11896. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  11897.                                        ((INSTANCE) == ADC2) || \
  11898.                                        ((INSTANCE) == ADC3))
  11899.                                        
  11900. #define IS_ADC_MULTIMODE_MASTER_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  11901.  
  11902. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC12_COMMON)
  11903.  
  11904. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  11905.                                                   ((INSTANCE) == ADC3))
  11906.  
  11907. /****************************** CAN Instances *********************************/    
  11908. #define IS_CAN_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CAN1)
  11909.  
  11910. /****************************** CRC Instances *********************************/
  11911. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  11912.  
  11913. /****************************** DAC Instances *********************************/
  11914. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
  11915.  
  11916. /****************************** DMA Instances *********************************/
  11917. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  11918.                                        ((INSTANCE) == DMA1_Channel2) || \
  11919.                                        ((INSTANCE) == DMA1_Channel3) || \
  11920.                                        ((INSTANCE) == DMA1_Channel4) || \
  11921.                                        ((INSTANCE) == DMA1_Channel5) || \
  11922.                                        ((INSTANCE) == DMA1_Channel6) || \
  11923.                                        ((INSTANCE) == DMA1_Channel7) || \
  11924.                                        ((INSTANCE) == DMA2_Channel1) || \
  11925.                                        ((INSTANCE) == DMA2_Channel2) || \
  11926.                                        ((INSTANCE) == DMA2_Channel3) || \
  11927.                                        ((INSTANCE) == DMA2_Channel4) || \
  11928.                                        ((INSTANCE) == DMA2_Channel5))
  11929.  
  11930. /******************************* GPIO Instances *******************************/
  11931. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  11932.                                         ((INSTANCE) == GPIOB) || \
  11933.                                         ((INSTANCE) == GPIOC) || \
  11934.                                         ((INSTANCE) == GPIOD) || \
  11935.                                         ((INSTANCE) == GPIOE) || \
  11936.                                         ((INSTANCE) == GPIOF) || \
  11937.                                         ((INSTANCE) == GPIOG))
  11938.  
  11939. /**************************** GPIO Alternate Function Instances ***************/
  11940. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  11941.  
  11942. /**************************** GPIO Lock Instances *****************************/
  11943. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  11944.  
  11945. /******************************** I2C Instances *******************************/
  11946. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  11947.                                        ((INSTANCE) == I2C2))
  11948.  
  11949. /******************************** I2S Instances *******************************/
  11950. #define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
  11951.                                        ((INSTANCE) == SPI3))
  11952.  
  11953. /****************************** IWDG Instances ********************************/
  11954. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  11955.  
  11956. /****************************** SDIO Instances *********************************/
  11957. #define IS_SDIO_ALL_INSTANCE(INSTANCE) ((INSTANCE) == SDIO)
  11958.  
  11959. /******************************** SPI Instances *******************************/
  11960. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  11961.                                        ((INSTANCE) == SPI2) || \
  11962.                                        ((INSTANCE) == SPI3))
  11963.  
  11964. /****************************** START TIM Instances ***************************/
  11965. /****************************** TIM Instances *********************************/
  11966. #define IS_TIM_INSTANCE(INSTANCE)\
  11967.   (((INSTANCE) == TIM1)    || \
  11968.    ((INSTANCE) == TIM8)    || \
  11969.    ((INSTANCE) == TIM2)    || \
  11970.    ((INSTANCE) == TIM3)    || \
  11971.    ((INSTANCE) == TIM4)    || \
  11972.    ((INSTANCE) == TIM5)    || \
  11973.    ((INSTANCE) == TIM6)    || \
  11974.    ((INSTANCE) == TIM7)    || \
  11975.    ((INSTANCE) == TIM9)    || \
  11976.    ((INSTANCE) == TIM10)   || \
  11977.    ((INSTANCE) == TIM11)   || \
  11978.    ((INSTANCE) == TIM12)   || \
  11979.    ((INSTANCE) == TIM13)   || \
  11980.    ((INSTANCE) == TIM14))
  11981.  
  11982. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  11983.   (((INSTANCE) == TIM1)    || \
  11984.    ((INSTANCE) == TIM8)    || \
  11985.    ((INSTANCE) == TIM2)    || \
  11986.    ((INSTANCE) == TIM3)    || \
  11987.    ((INSTANCE) == TIM4)    || \
  11988.    ((INSTANCE) == TIM5)    || \
  11989.    ((INSTANCE) == TIM9)    || \
  11990.    ((INSTANCE) == TIM10)   || \
  11991.    ((INSTANCE) == TIM11)   || \
  11992.    ((INSTANCE) == TIM12)   || \
  11993.    ((INSTANCE) == TIM13)   || \
  11994.    ((INSTANCE) == TIM14))
  11995.  
  11996. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  11997.   (((INSTANCE) == TIM1)    || \
  11998.    ((INSTANCE) == TIM8)    || \
  11999.    ((INSTANCE) == TIM2)    || \
  12000.    ((INSTANCE) == TIM3)    || \
  12001.    ((INSTANCE) == TIM4)    || \
  12002.    ((INSTANCE) == TIM5)    || \
  12003.    ((INSTANCE) == TIM9)    || \
  12004.    ((INSTANCE) == TIM12))
  12005.  
  12006. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  12007.   (((INSTANCE) == TIM1)    || \
  12008.    ((INSTANCE) == TIM8)    || \
  12009.    ((INSTANCE) == TIM2)    || \
  12010.    ((INSTANCE) == TIM3)    || \
  12011.    ((INSTANCE) == TIM4)    || \
  12012.    ((INSTANCE) == TIM5))
  12013.  
  12014. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  12015.   (((INSTANCE) == TIM1)    || \
  12016.    ((INSTANCE) == TIM8)    || \
  12017.    ((INSTANCE) == TIM2)    || \
  12018.    ((INSTANCE) == TIM3)    || \
  12019.    ((INSTANCE) == TIM4)    || \
  12020.    ((INSTANCE) == TIM5))
  12021.  
  12022. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  12023.   (((INSTANCE) == TIM1)    || \
  12024.    ((INSTANCE) == TIM8)    || \
  12025.    ((INSTANCE) == TIM2)    || \
  12026.    ((INSTANCE) == TIM3)    || \
  12027.    ((INSTANCE) == TIM4)    || \
  12028.    ((INSTANCE) == TIM5))
  12029.  
  12030. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  12031.   (((INSTANCE) == TIM1)    || \
  12032.    ((INSTANCE) == TIM8)    || \
  12033.    ((INSTANCE) == TIM2)    || \
  12034.    ((INSTANCE) == TIM3)    || \
  12035.    ((INSTANCE) == TIM4)    || \
  12036.    ((INSTANCE) == TIM5))
  12037.  
  12038. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  12039.   (((INSTANCE) == TIM1)    || \
  12040.    ((INSTANCE) == TIM8)    || \
  12041.    ((INSTANCE) == TIM2)    || \
  12042.    ((INSTANCE) == TIM3)    || \
  12043.    ((INSTANCE) == TIM4)    || \
  12044.    ((INSTANCE) == TIM5)    || \
  12045.    ((INSTANCE) == TIM9)    || \
  12046.    ((INSTANCE) == TIM12))
  12047.  
  12048. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  12049.   (((INSTANCE) == TIM1)    || \
  12050.    ((INSTANCE) == TIM8)    || \
  12051.    ((INSTANCE) == TIM2)    || \
  12052.    ((INSTANCE) == TIM3)    || \
  12053.    ((INSTANCE) == TIM4)    || \
  12054.    ((INSTANCE) == TIM5)    || \
  12055.    ((INSTANCE) == TIM9)    || \
  12056.    ((INSTANCE) == TIM12))
  12057.  
  12058. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  12059.   (((INSTANCE) == TIM1)    || \
  12060.    ((INSTANCE) == TIM8)    || \
  12061.    ((INSTANCE) == TIM2)    || \
  12062.    ((INSTANCE) == TIM3)    || \
  12063.    ((INSTANCE) == TIM4)    || \
  12064.    ((INSTANCE) == TIM5))
  12065.  
  12066. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  12067.   (((INSTANCE) == TIM1)    || \
  12068.    ((INSTANCE) == TIM8)    || \
  12069.    ((INSTANCE) == TIM2)    || \
  12070.    ((INSTANCE) == TIM3)    || \
  12071.    ((INSTANCE) == TIM4)    || \
  12072.    ((INSTANCE) == TIM5))
  12073.  
  12074. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  12075.   (((INSTANCE) == TIM1)    || \
  12076.    ((INSTANCE) == TIM8)    || \
  12077.    ((INSTANCE) == TIM2)    || \
  12078.    ((INSTANCE) == TIM3)    || \
  12079.    ((INSTANCE) == TIM4)    || \
  12080.    ((INSTANCE) == TIM5))
  12081.  
  12082. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  12083.   (((INSTANCE) == TIM1)    || \
  12084.    ((INSTANCE) == TIM8)    || \
  12085.    ((INSTANCE) == TIM2)    || \
  12086.    ((INSTANCE) == TIM3)    || \
  12087.    ((INSTANCE) == TIM4)    || \
  12088.    ((INSTANCE) == TIM5)    || \
  12089.    ((INSTANCE) == TIM6)    || \
  12090.    ((INSTANCE) == TIM7)    || \
  12091.    ((INSTANCE) == TIM12))
  12092.  
  12093. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  12094.   (((INSTANCE) == TIM1)    || \
  12095.    ((INSTANCE) == TIM8)    || \
  12096.    ((INSTANCE) == TIM2)    || \
  12097.    ((INSTANCE) == TIM3)    || \
  12098.    ((INSTANCE) == TIM4)    || \
  12099.    ((INSTANCE) == TIM5)    || \
  12100.    ((INSTANCE) == TIM12))
  12101.  
  12102. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  12103.   (((INSTANCE) == TIM1)    || \
  12104.    ((INSTANCE) == TIM8)    || \
  12105.    ((INSTANCE) == TIM2)    || \
  12106.    ((INSTANCE) == TIM3)    || \
  12107.    ((INSTANCE) == TIM4)    || \
  12108.    ((INSTANCE) == TIM5))
  12109.  
  12110. #define IS_TIM_BREAK_INSTANCE(INSTANCE)\
  12111.   (((INSTANCE) == TIM1)    || \
  12112.    ((INSTANCE) == TIM8))
  12113.  
  12114. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  12115.    ((((INSTANCE) == TIM1) &&                  \
  12116.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12117.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12118.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12119.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12120.     ||                                         \
  12121.     (((INSTANCE) == TIM8) &&                   \
  12122.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12123.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12124.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12125.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12126.     ||                                         \
  12127.     (((INSTANCE) == TIM2) &&                   \
  12128.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12129.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12130.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12131.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12132.     ||                                         \
  12133.     (((INSTANCE) == TIM3) &&                   \
  12134.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12135.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12136.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12137.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12138.     ||                                         \
  12139.     (((INSTANCE) == TIM4) &&                   \
  12140.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12141.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12142.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12143.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12144.     ||                                         \
  12145.     (((INSTANCE) == TIM5) &&                   \
  12146.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12147.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  12148.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  12149.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  12150.     ||                                         \
  12151.     (((INSTANCE) == TIM9) &&                   \
  12152.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12153.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  12154.     ||                                         \
  12155.     (((INSTANCE) == TIM10) &&                  \
  12156.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  12157.     ||                                         \
  12158.     (((INSTANCE) == TIM11) &&                  \
  12159.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  12160.     ||                                         \
  12161.     (((INSTANCE) == TIM12) &&                  \
  12162.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  12163.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  12164.     ||                                         \
  12165.     (((INSTANCE) == TIM13) &&                  \
  12166.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  12167.     ||                                         \
  12168.     (((INSTANCE) == TIM14) &&                  \
  12169.      (((CHANNEL) == TIM_CHANNEL_1))))
  12170.  
  12171. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
  12172.    ((((INSTANCE) == TIM1) &&                    \
  12173.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  12174.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  12175.       ((CHANNEL) == TIM_CHANNEL_3)))            \
  12176.     ||                                          \
  12177.     (((INSTANCE) == TIM8) &&                    \
  12178.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  12179.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  12180.       ((CHANNEL) == TIM_CHANNEL_3))))
  12181.  
  12182. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  12183.   (((INSTANCE) == TIM1)    || \
  12184.    ((INSTANCE) == TIM8)    || \
  12185.    ((INSTANCE) == TIM2)    || \
  12186.    ((INSTANCE) == TIM3)    || \
  12187.    ((INSTANCE) == TIM4)    || \
  12188.    ((INSTANCE) == TIM5))
  12189.  
  12190. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)\
  12191.   (((INSTANCE) == TIM1)    || \
  12192.    ((INSTANCE) == TIM8))
  12193.  
  12194. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  12195.   (((INSTANCE) == TIM1)    || \
  12196.    ((INSTANCE) == TIM8)    || \
  12197.    ((INSTANCE) == TIM2)    || \
  12198.    ((INSTANCE) == TIM3)    || \
  12199.    ((INSTANCE) == TIM4)    || \
  12200.    ((INSTANCE) == TIM5)    || \
  12201.    ((INSTANCE) == TIM9)    || \
  12202.    ((INSTANCE) == TIM10)   || \
  12203.    ((INSTANCE) == TIM11)   || \
  12204.    ((INSTANCE) == TIM12)   || \
  12205.    ((INSTANCE) == TIM13)   || \
  12206.    ((INSTANCE) == TIM14))
  12207.  
  12208. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  12209.   (((INSTANCE) == TIM1)    || \
  12210.    ((INSTANCE) == TIM8)    || \
  12211.    ((INSTANCE) == TIM2)    || \
  12212.    ((INSTANCE) == TIM3)    || \
  12213.    ((INSTANCE) == TIM4)    || \
  12214.    ((INSTANCE) == TIM5)    || \
  12215.    ((INSTANCE) == TIM6)    || \
  12216.    ((INSTANCE) == TIM7))
  12217.    
  12218. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  12219.   (((INSTANCE) == TIM1)    || \
  12220.    ((INSTANCE) == TIM8)    || \
  12221.    ((INSTANCE) == TIM2)    || \
  12222.    ((INSTANCE) == TIM3)    || \
  12223.    ((INSTANCE) == TIM4)    || \
  12224.    ((INSTANCE) == TIM5))
  12225.    
  12226. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)\
  12227.   (((INSTANCE) == TIM1)    || \
  12228.    ((INSTANCE) == TIM8))
  12229.  
  12230. /****************************** END TIM Instances *****************************/
  12231.  
  12232.  
  12233. /******************** USART Instances : Synchronous mode **********************/                                          
  12234. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12235.                                      ((INSTANCE) == USART2) || \
  12236.                                      ((INSTANCE) == USART3))
  12237.  
  12238. /******************** UART Instances : Asynchronous mode **********************/
  12239. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12240.                                     ((INSTANCE) == USART2) || \
  12241.                                     ((INSTANCE) == USART3) || \
  12242.                                     ((INSTANCE) == UART4)  || \
  12243.                                     ((INSTANCE) == UART5))
  12244.  
  12245. /******************** UART Instances : Half-Duplex mode **********************/
  12246. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12247.                                                ((INSTANCE) == USART2) || \
  12248.                                                ((INSTANCE) == USART3) || \
  12249.                                                ((INSTANCE) == UART4)  || \
  12250.                                                ((INSTANCE) == UART5))
  12251.  
  12252. /******************** UART Instances : LIN mode **********************/
  12253. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12254.                                         ((INSTANCE) == USART2) || \
  12255.                                         ((INSTANCE) == USART3) || \
  12256.                                         ((INSTANCE) == UART4)  || \
  12257.                                         ((INSTANCE) == UART5))
  12258.  
  12259. /****************** UART Instances : Hardware Flow control ********************/                                    
  12260. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12261.                                            ((INSTANCE) == USART2) || \
  12262.                                            ((INSTANCE) == USART3))
  12263.  
  12264. /********************* UART Instances : Smard card mode ***********************/
  12265. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12266.                                          ((INSTANCE) == USART2) || \
  12267.                                          ((INSTANCE) == USART3))
  12268.  
  12269. /*********************** UART Instances : IRDA mode ***************************/
  12270. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12271.                                     ((INSTANCE) == USART2) || \
  12272.                                     ((INSTANCE) == USART3) || \
  12273.                                     ((INSTANCE) == UART4)  || \
  12274.                                     ((INSTANCE) == UART5))
  12275.  
  12276. /***************** UART Instances : Multi-Processor mode **********************/
  12277. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12278.                                                    ((INSTANCE) == USART2) || \
  12279.                                                    ((INSTANCE) == USART3) || \
  12280.                                                    ((INSTANCE) == UART4)  || \
  12281.                                                    ((INSTANCE) == UART5))
  12282.  
  12283. /***************** UART Instances : DMA mode available **********************/
  12284. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  12285.                                         ((INSTANCE) == USART2) || \
  12286.                                         ((INSTANCE) == USART3) || \
  12287.                                         ((INSTANCE) == UART4))
  12288.  
  12289. /****************************** RTC Instances *********************************/
  12290. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  12291.  
  12292. /**************************** WWDG Instances *****************************/
  12293. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  12294.  
  12295. /****************************** USB Instances ********************************/
  12296. #define IS_USB_ALL_INSTANCE(INSTANCE)   ((INSTANCE) == USB)
  12297.  
  12298.  
  12299.  
  12300.  
  12301. /**
  12302.   * @}
  12303. */
  12304. /******************************************************************************/
  12305. /*  For a painless codes migration between the STM32F1xx device product       */
  12306. /*  lines, the aliases defined below are put in place to overcome the         */
  12307. /*  differences in the interrupt handlers and IRQn definitions.               */
  12308. /*  No need to update developed interrupt code when moving across             */
  12309. /*  product lines within the same STM32F1 Family                              */
  12310. /******************************************************************************/
  12311.  
  12312. /* Aliases for __IRQn */
  12313. #define ADC1_IRQn               ADC1_2_IRQn
  12314. #define DMA2_Channel4_IRQn      DMA2_Channel4_5_IRQn
  12315. #define TIM1_BRK_TIM15_IRQn     TIM1_BRK_TIM9_IRQn
  12316. #define TIM1_BRK_IRQn           TIM1_BRK_TIM9_IRQn
  12317. #define TIM9_IRQn               TIM1_BRK_TIM9_IRQn
  12318. #define TIM1_TRG_COM_TIM17_IRQn TIM1_TRG_COM_TIM11_IRQn
  12319. #define TIM1_TRG_COM_IRQn       TIM1_TRG_COM_TIM11_IRQn
  12320. #define TIM11_IRQn              TIM1_TRG_COM_TIM11_IRQn
  12321. #define TIM10_IRQn              TIM1_UP_TIM10_IRQn
  12322. #define TIM1_UP_TIM16_IRQn      TIM1_UP_TIM10_IRQn
  12323. #define TIM1_UP_IRQn            TIM1_UP_TIM10_IRQn
  12324. #define TIM6_DAC_IRQn           TIM6_IRQn
  12325. #define TIM12_IRQn              TIM8_BRK_TIM12_IRQn
  12326. #define TIM8_BRK_IRQn           TIM8_BRK_TIM12_IRQn
  12327. #define TIM14_IRQn              TIM8_TRG_COM_TIM14_IRQn
  12328. #define TIM8_TRG_COM_IRQn       TIM8_TRG_COM_TIM14_IRQn
  12329. #define TIM8_UP_IRQn            TIM8_UP_TIM13_IRQn
  12330. #define TIM13_IRQn              TIM8_UP_TIM13_IRQn
  12331. #define CEC_IRQn                USBWakeUp_IRQn
  12332. #define OTG_FS_WKUP_IRQn        USBWakeUp_IRQn
  12333. #define CAN1_TX_IRQn            USB_HP_CAN1_TX_IRQn
  12334. #define USB_HP_IRQn             USB_HP_CAN1_TX_IRQn
  12335. #define USB_LP_IRQn             USB_LP_CAN1_RX0_IRQn
  12336. #define CAN1_RX0_IRQn           USB_LP_CAN1_RX0_IRQn
  12337.  
  12338.  
  12339. /* Aliases for __IRQHandler */
  12340. #define ADC1_IRQHandler               ADC1_2_IRQHandler
  12341. #define DMA2_Channel4_IRQHandler      DMA2_Channel4_5_IRQHandler
  12342. #define TIM1_BRK_TIM15_IRQHandler     TIM1_BRK_TIM9_IRQHandler
  12343. #define TIM1_BRK_IRQHandler           TIM1_BRK_TIM9_IRQHandler
  12344. #define TIM9_IRQHandler               TIM1_BRK_TIM9_IRQHandler
  12345. #define TIM1_TRG_COM_TIM17_IRQHandler TIM1_TRG_COM_TIM11_IRQHandler
  12346. #define TIM1_TRG_COM_IRQHandler       TIM1_TRG_COM_TIM11_IRQHandler
  12347. #define TIM11_IRQHandler              TIM1_TRG_COM_TIM11_IRQHandler
  12348. #define TIM10_IRQHandler              TIM1_UP_TIM10_IRQHandler
  12349. #define TIM1_UP_TIM16_IRQHandler      TIM1_UP_TIM10_IRQHandler
  12350. #define TIM1_UP_IRQHandler            TIM1_UP_TIM10_IRQHandler
  12351. #define TIM6_DAC_IRQHandler           TIM6_IRQHandler
  12352. #define TIM12_IRQHandler              TIM8_BRK_TIM12_IRQHandler
  12353. #define TIM8_BRK_IRQHandler           TIM8_BRK_TIM12_IRQHandler
  12354. #define TIM14_IRQHandler              TIM8_TRG_COM_TIM14_IRQHandler
  12355. #define TIM8_TRG_COM_IRQHandler       TIM8_TRG_COM_TIM14_IRQHandler
  12356. #define TIM8_UP_IRQHandler            TIM8_UP_TIM13_IRQHandler
  12357. #define TIM13_IRQHandler              TIM8_UP_TIM13_IRQHandler
  12358. #define CEC_IRQHandler                USBWakeUp_IRQHandler
  12359. #define OTG_FS_WKUP_IRQHandler        USBWakeUp_IRQHandler
  12360. #define CAN1_TX_IRQHandler            USB_HP_CAN1_TX_IRQHandler
  12361. #define USB_HP_IRQHandler             USB_HP_CAN1_TX_IRQHandler
  12362. #define USB_LP_IRQHandler             USB_LP_CAN1_RX0_IRQHandler
  12363. #define CAN1_RX0_IRQHandler           USB_LP_CAN1_RX0_IRQHandler
  12364.  
  12365.  
  12366. /**
  12367.   * @}
  12368.   */
  12369.  
  12370. /**
  12371.   * @}
  12372.   */
  12373.  
  12374.  
  12375. #ifdef __cplusplus
  12376.   }
  12377. #endif /* __cplusplus */
  12378.  
  12379. #endif /* __STM32F103xG_H */
  12380.  
  12381.  
  12382.  
  12383.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  12384.