Subversion Repositories LedShow

Rev

Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f103xe.h
  4.   * @author  MCD Application Team
  5.   * @version V4.2.0
  6.   * @date    31-March-2017
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2017 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f103xe
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F103xE_H
  56. #define __STM32F103xE_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68. #define __CM3_REV                  0x0200U  /*!< Core Revision r2p0                           */
  69.  #define __MPU_PRESENT             0U       /*!< Other STM32 devices does not provide an MPU  */
  70. #define __NVIC_PRIO_BITS           4U       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig     0U       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  95.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  99.  
  100. /******  STM32 specific Interrupt Numbers *********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  103.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  104.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  119.   ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */
  120.   USB_HP_CAN1_TX_IRQn         = 19,     /*!< USB Device High Priority or CAN1 TX Interrupts       */
  121.   USB_LP_CAN1_RX0_IRQn        = 20,     /*!< USB Device Low Priority or CAN1 RX0 Interrupts       */
  122.   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */
  123.   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */
  124.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  125.   TIM1_BRK_IRQn               = 24,     /*!< TIM1 Break Interrupt                                 */
  126.   TIM1_UP_IRQn                = 25,     /*!< TIM1 Update Interrupt                                */
  127.   TIM1_TRG_COM_IRQn           = 26,     /*!< TIM1 Trigger and Commutation Interrupt               */
  128.   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */
  129.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  130.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  131.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  132.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  133.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  134.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  135.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  136.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  137.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  138.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  139.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  140.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  141.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  142.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  143.   USBWakeUp_IRQn              = 42,     /*!< USB Device WakeUp from suspend through EXTI Line Interrupt */
  144.   TIM8_BRK_IRQn               = 43,     /*!< TIM8 Break Interrupt                                 */
  145.   TIM8_UP_IRQn                = 44,     /*!< TIM8 Update Interrupt                                */
  146.   TIM8_TRG_COM_IRQn           = 45,     /*!< TIM8 Trigger and Commutation Interrupt               */
  147.   TIM8_CC_IRQn                = 46,     /*!< TIM8 Capture Compare Interrupt                       */
  148.   ADC3_IRQn                   = 47,     /*!< ADC3 global Interrupt                                */
  149.   FSMC_IRQn                   = 48,     /*!< FSMC global Interrupt                                */
  150.   SDIO_IRQn                   = 49,     /*!< SDIO global Interrupt                                */
  151.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  152.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  153.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  154.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  155.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  156.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  157.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  158.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  159.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  160.   DMA2_Channel4_5_IRQn        = 59,     /*!< DMA2 Channel 4 and Channel 5 global Interrupt        */
  161. } IRQn_Type;
  162.  
  163. /**
  164.   * @}
  165.   */
  166.  
  167. #include "core_cm3.h"
  168. #include "system_stm32f1xx.h"
  169. #include <stdint.h>
  170.  
  171. /** @addtogroup Peripheral_registers_structures
  172.   * @{
  173.   */  
  174.  
  175. /**
  176.   * @brief Analog to Digital Converter  
  177.   */
  178.  
  179. typedef struct
  180. {
  181.   __IO uint32_t SR;
  182.   __IO uint32_t CR1;
  183.   __IO uint32_t CR2;
  184.   __IO uint32_t SMPR1;
  185.   __IO uint32_t SMPR2;
  186.   __IO uint32_t JOFR1;
  187.   __IO uint32_t JOFR2;
  188.   __IO uint32_t JOFR3;
  189.   __IO uint32_t JOFR4;
  190.   __IO uint32_t HTR;
  191.   __IO uint32_t LTR;
  192.   __IO uint32_t SQR1;
  193.   __IO uint32_t SQR2;
  194.   __IO uint32_t SQR3;
  195.   __IO uint32_t JSQR;
  196.   __IO uint32_t JDR1;
  197.   __IO uint32_t JDR2;
  198.   __IO uint32_t JDR3;
  199.   __IO uint32_t JDR4;
  200.   __IO uint32_t DR;
  201. } ADC_TypeDef;
  202.  
  203. typedef struct
  204. {
  205.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  206.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  207.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  208.   uint32_t  RESERVED[16];
  209.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  210. } ADC_Common_TypeDef;
  211.  
  212. /**
  213.   * @brief Backup Registers  
  214.   */
  215.  
  216. typedef struct
  217. {
  218.   uint32_t  RESERVED0;
  219.   __IO uint32_t DR1;
  220.   __IO uint32_t DR2;
  221.   __IO uint32_t DR3;
  222.   __IO uint32_t DR4;
  223.   __IO uint32_t DR5;
  224.   __IO uint32_t DR6;
  225.   __IO uint32_t DR7;
  226.   __IO uint32_t DR8;
  227.   __IO uint32_t DR9;
  228.   __IO uint32_t DR10;
  229.   __IO uint32_t RTCCR;
  230.   __IO uint32_t CR;
  231.   __IO uint32_t CSR;
  232.   uint32_t  RESERVED13[2];
  233.   __IO uint32_t DR11;
  234.   __IO uint32_t DR12;
  235.   __IO uint32_t DR13;
  236.   __IO uint32_t DR14;
  237.   __IO uint32_t DR15;
  238.   __IO uint32_t DR16;
  239.   __IO uint32_t DR17;
  240.   __IO uint32_t DR18;
  241.   __IO uint32_t DR19;
  242.   __IO uint32_t DR20;
  243.   __IO uint32_t DR21;
  244.   __IO uint32_t DR22;
  245.   __IO uint32_t DR23;
  246.   __IO uint32_t DR24;
  247.   __IO uint32_t DR25;
  248.   __IO uint32_t DR26;
  249.   __IO uint32_t DR27;
  250.   __IO uint32_t DR28;
  251.   __IO uint32_t DR29;
  252.   __IO uint32_t DR30;
  253.   __IO uint32_t DR31;
  254.   __IO uint32_t DR32;
  255.   __IO uint32_t DR33;
  256.   __IO uint32_t DR34;
  257.   __IO uint32_t DR35;
  258.   __IO uint32_t DR36;
  259.   __IO uint32_t DR37;
  260.   __IO uint32_t DR38;
  261.   __IO uint32_t DR39;
  262.   __IO uint32_t DR40;
  263.   __IO uint32_t DR41;
  264.   __IO uint32_t DR42;
  265. } BKP_TypeDef;
  266.  
  267. /**
  268.   * @brief Controller Area Network TxMailBox
  269.   */
  270.  
  271. typedef struct
  272. {
  273.   __IO uint32_t TIR;
  274.   __IO uint32_t TDTR;
  275.   __IO uint32_t TDLR;
  276.   __IO uint32_t TDHR;
  277. } CAN_TxMailBox_TypeDef;
  278.  
  279. /**
  280.   * @brief Controller Area Network FIFOMailBox
  281.   */
  282.  
  283. typedef struct
  284. {
  285.   __IO uint32_t RIR;
  286.   __IO uint32_t RDTR;
  287.   __IO uint32_t RDLR;
  288.   __IO uint32_t RDHR;
  289. } CAN_FIFOMailBox_TypeDef;
  290.  
  291. /**
  292.   * @brief Controller Area Network FilterRegister
  293.   */
  294.  
  295. typedef struct
  296. {
  297.   __IO uint32_t FR1;
  298.   __IO uint32_t FR2;
  299. } CAN_FilterRegister_TypeDef;
  300.  
  301. /**
  302.   * @brief Controller Area Network
  303.   */
  304.  
  305. typedef struct
  306. {
  307.   __IO uint32_t MCR;
  308.   __IO uint32_t MSR;
  309.   __IO uint32_t TSR;
  310.   __IO uint32_t RF0R;
  311.   __IO uint32_t RF1R;
  312.   __IO uint32_t IER;
  313.   __IO uint32_t ESR;
  314.   __IO uint32_t BTR;
  315.   uint32_t  RESERVED0[88];
  316.   CAN_TxMailBox_TypeDef sTxMailBox[3];
  317.   CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];
  318.   uint32_t  RESERVED1[12];
  319.   __IO uint32_t FMR;
  320.   __IO uint32_t FM1R;
  321.   uint32_t  RESERVED2;
  322.   __IO uint32_t FS1R;
  323.   uint32_t  RESERVED3;
  324.   __IO uint32_t FFA1R;
  325.   uint32_t  RESERVED4;
  326.   __IO uint32_t FA1R;
  327.   uint32_t  RESERVED5[8];
  328.   CAN_FilterRegister_TypeDef sFilterRegister[14];
  329. } CAN_TypeDef;
  330.  
  331. /**
  332.   * @brief CRC calculation unit
  333.   */
  334.  
  335. typedef struct
  336. {
  337.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  338.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  339.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  340.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  341.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  342. } CRC_TypeDef;
  343.  
  344. /**
  345.   * @brief Digital to Analog Converter
  346.   */
  347.  
  348. typedef struct
  349. {
  350.   __IO uint32_t CR;
  351.   __IO uint32_t SWTRIGR;
  352.   __IO uint32_t DHR12R1;
  353.   __IO uint32_t DHR12L1;
  354.   __IO uint32_t DHR8R1;
  355.   __IO uint32_t DHR12R2;
  356.   __IO uint32_t DHR12L2;
  357.   __IO uint32_t DHR8R2;
  358.   __IO uint32_t DHR12RD;
  359.   __IO uint32_t DHR12LD;
  360.   __IO uint32_t DHR8RD;
  361.   __IO uint32_t DOR1;
  362.   __IO uint32_t DOR2;
  363. } DAC_TypeDef;
  364.  
  365. /**
  366.   * @brief Debug MCU
  367.   */
  368.  
  369. typedef struct
  370. {
  371.   __IO uint32_t IDCODE;
  372.   __IO uint32_t CR;
  373. }DBGMCU_TypeDef;
  374.  
  375. /**
  376.   * @brief DMA Controller
  377.   */
  378.  
  379. typedef struct
  380. {
  381.   __IO uint32_t CCR;
  382.   __IO uint32_t CNDTR;
  383.   __IO uint32_t CPAR;
  384.   __IO uint32_t CMAR;
  385. } DMA_Channel_TypeDef;
  386.  
  387. typedef struct
  388. {
  389.   __IO uint32_t ISR;
  390.   __IO uint32_t IFCR;
  391. } DMA_TypeDef;
  392.  
  393.  
  394.  
  395. /**
  396.   * @brief External Interrupt/Event Controller
  397.   */
  398.  
  399. typedef struct
  400. {
  401.   __IO uint32_t IMR;
  402.   __IO uint32_t EMR;
  403.   __IO uint32_t RTSR;
  404.   __IO uint32_t FTSR;
  405.   __IO uint32_t SWIER;
  406.   __IO uint32_t PR;
  407. } EXTI_TypeDef;
  408.  
  409. /**
  410.   * @brief FLASH Registers
  411.   */
  412.  
  413. typedef struct
  414. {
  415.   __IO uint32_t ACR;
  416.   __IO uint32_t KEYR;
  417.   __IO uint32_t OPTKEYR;
  418.   __IO uint32_t SR;
  419.   __IO uint32_t CR;
  420.   __IO uint32_t AR;
  421.   __IO uint32_t RESERVED;
  422.   __IO uint32_t OBR;
  423.   __IO uint32_t WRPR;
  424. } FLASH_TypeDef;
  425.  
  426. /**
  427.   * @brief Option Bytes Registers
  428.   */
  429.  
  430. typedef struct
  431. {
  432.   __IO uint16_t RDP;
  433.   __IO uint16_t USER;
  434.   __IO uint16_t Data0;
  435.   __IO uint16_t Data1;
  436.   __IO uint16_t WRP0;
  437.   __IO uint16_t WRP1;
  438.   __IO uint16_t WRP2;
  439.   __IO uint16_t WRP3;
  440. } OB_TypeDef;
  441.  
  442. /**
  443.   * @brief Flexible Static Memory Controller
  444.   */
  445.  
  446. typedef struct
  447. {
  448.   __IO uint32_t BTCR[8];  
  449. } FSMC_Bank1_TypeDef;
  450.  
  451. /**
  452.   * @brief Flexible Static Memory Controller Bank1E
  453.   */
  454.  
  455. typedef struct
  456. {
  457.   __IO uint32_t BWTR[7];
  458. } FSMC_Bank1E_TypeDef;
  459.  
  460. /**
  461.   * @brief Flexible Static Memory Controller Bank2
  462.   */
  463.  
  464. typedef struct
  465. {
  466.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
  467.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
  468.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
  469.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
  470.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
  471.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
  472.   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */
  473.   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */
  474.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
  475.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
  476.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
  477.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
  478.   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */
  479.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
  480. } FSMC_Bank2_3_TypeDef;  
  481.  
  482. /**
  483.   * @brief Flexible Static Memory Controller Bank4
  484.   */
  485.  
  486. typedef struct
  487. {
  488.   __IO uint32_t PCR4;
  489.   __IO uint32_t SR4;
  490.   __IO uint32_t PMEM4;
  491.   __IO uint32_t PATT4;
  492.   __IO uint32_t PIO4;
  493. } FSMC_Bank4_TypeDef;
  494.  
  495. /**
  496.   * @brief General Purpose I/O
  497.   */
  498.  
  499. typedef struct
  500. {
  501.   __IO uint32_t CRL;
  502.   __IO uint32_t CRH;
  503.   __IO uint32_t IDR;
  504.   __IO uint32_t ODR;
  505.   __IO uint32_t BSRR;
  506.   __IO uint32_t BRR;
  507.   __IO uint32_t LCKR;
  508. } GPIO_TypeDef;
  509.  
  510. /**
  511.   * @brief Alternate Function I/O
  512.   */
  513.  
  514. typedef struct
  515. {
  516.   __IO uint32_t EVCR;
  517.   __IO uint32_t MAPR;
  518.   __IO uint32_t EXTICR[4];
  519.   uint32_t RESERVED0;
  520.   __IO uint32_t MAPR2;  
  521. } AFIO_TypeDef;
  522. /**
  523.   * @brief Inter Integrated Circuit Interface
  524.   */
  525.  
  526. typedef struct
  527. {
  528.   __IO uint32_t CR1;
  529.   __IO uint32_t CR2;
  530.   __IO uint32_t OAR1;
  531.   __IO uint32_t OAR2;
  532.   __IO uint32_t DR;
  533.   __IO uint32_t SR1;
  534.   __IO uint32_t SR2;
  535.   __IO uint32_t CCR;
  536.   __IO uint32_t TRISE;
  537. } I2C_TypeDef;
  538.  
  539. /**
  540.   * @brief Independent WATCHDOG
  541.   */
  542.  
  543. typedef struct
  544. {
  545.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  546.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  547.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  548.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  549. } IWDG_TypeDef;
  550.  
  551. /**
  552.   * @brief Power Control
  553.   */
  554.  
  555. typedef struct
  556. {
  557.   __IO uint32_t CR;
  558.   __IO uint32_t CSR;
  559. } PWR_TypeDef;
  560.  
  561. /**
  562.   * @brief Reset and Clock Control
  563.   */
  564.  
  565. typedef struct
  566. {
  567.   __IO uint32_t CR;
  568.   __IO uint32_t CFGR;
  569.   __IO uint32_t CIR;
  570.   __IO uint32_t APB2RSTR;
  571.   __IO uint32_t APB1RSTR;
  572.   __IO uint32_t AHBENR;
  573.   __IO uint32_t APB2ENR;
  574.   __IO uint32_t APB1ENR;
  575.   __IO uint32_t BDCR;
  576.   __IO uint32_t CSR;
  577.  
  578.  
  579. } RCC_TypeDef;
  580.  
  581. /**
  582.   * @brief Real-Time Clock
  583.   */
  584.  
  585. typedef struct
  586. {
  587.   __IO uint32_t CRH;
  588.   __IO uint32_t CRL;
  589.   __IO uint32_t PRLH;
  590.   __IO uint32_t PRLL;
  591.   __IO uint32_t DIVH;
  592.   __IO uint32_t DIVL;
  593.   __IO uint32_t CNTH;
  594.   __IO uint32_t CNTL;
  595.   __IO uint32_t ALRH;
  596.   __IO uint32_t ALRL;
  597. } RTC_TypeDef;
  598.  
  599. /**
  600.   * @brief SD host Interface
  601.   */
  602.  
  603. typedef struct
  604. {
  605.   __IO uint32_t POWER;
  606.   __IO uint32_t CLKCR;
  607.   __IO uint32_t ARG;
  608.   __IO uint32_t CMD;
  609.   __I uint32_t RESPCMD;
  610.   __I uint32_t RESP1;
  611.   __I uint32_t RESP2;
  612.   __I uint32_t RESP3;
  613.   __I uint32_t RESP4;
  614.   __IO uint32_t DTIMER;
  615.   __IO uint32_t DLEN;
  616.   __IO uint32_t DCTRL;
  617.   __I uint32_t DCOUNT;
  618.   __I uint32_t STA;
  619.   __IO uint32_t ICR;
  620.   __IO uint32_t MASK;
  621.   uint32_t  RESERVED0[2];
  622.   __I uint32_t FIFOCNT;
  623.   uint32_t  RESERVED1[13];
  624.   __IO uint32_t FIFO;
  625. } SDIO_TypeDef;
  626.  
  627. /**
  628.   * @brief Serial Peripheral Interface
  629.   */
  630.  
  631. typedef struct
  632. {
  633.   __IO uint32_t CR1;
  634.   __IO uint32_t CR2;
  635.   __IO uint32_t SR;
  636.   __IO uint32_t DR;
  637.   __IO uint32_t CRCPR;
  638.   __IO uint32_t RXCRCR;
  639.   __IO uint32_t TXCRCR;
  640.   __IO uint32_t I2SCFGR;
  641.   __IO uint32_t I2SPR;
  642. } SPI_TypeDef;
  643.  
  644. /**
  645.   * @brief TIM Timers
  646.   */
  647. typedef struct
  648. {
  649.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  650.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  651.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  652.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  653.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  654.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  655.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  656.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  657.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  658.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  659.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  660.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  661.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  662.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  663.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  664.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  665.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  666.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  667.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  668.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  669.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  670. }TIM_TypeDef;
  671.  
  672.  
  673. /**
  674.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  675.   */
  676.  
  677. typedef struct
  678. {
  679.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  680.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  681.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  682.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  683.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  684.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  685.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  686. } USART_TypeDef;
  687.  
  688. /**
  689.   * @brief Universal Serial Bus Full Speed Device
  690.   */
  691.  
  692. typedef struct
  693. {
  694.   __IO uint16_t EP0R;                 /*!< USB Endpoint 0 register,                   Address offset: 0x00 */
  695.   __IO uint16_t RESERVED0;            /*!< Reserved */    
  696.   __IO uint16_t EP1R;                 /*!< USB Endpoint 1 register,                   Address offset: 0x04 */
  697.   __IO uint16_t RESERVED1;            /*!< Reserved */      
  698.   __IO uint16_t EP2R;                 /*!< USB Endpoint 2 register,                   Address offset: 0x08 */
  699.   __IO uint16_t RESERVED2;            /*!< Reserved */      
  700.   __IO uint16_t EP3R;                 /*!< USB Endpoint 3 register,                   Address offset: 0x0C */
  701.   __IO uint16_t RESERVED3;            /*!< Reserved */      
  702.   __IO uint16_t EP4R;                 /*!< USB Endpoint 4 register,                   Address offset: 0x10 */
  703.   __IO uint16_t RESERVED4;            /*!< Reserved */      
  704.   __IO uint16_t EP5R;                 /*!< USB Endpoint 5 register,                   Address offset: 0x14 */
  705.   __IO uint16_t RESERVED5;            /*!< Reserved */      
  706.   __IO uint16_t EP6R;                 /*!< USB Endpoint 6 register,                   Address offset: 0x18 */
  707.   __IO uint16_t RESERVED6;            /*!< Reserved */      
  708.   __IO uint16_t EP7R;                 /*!< USB Endpoint 7 register,                   Address offset: 0x1C */
  709.   __IO uint16_t RESERVED7[17];        /*!< Reserved */    
  710.   __IO uint16_t CNTR;                 /*!< Control register,                          Address offset: 0x40 */
  711.   __IO uint16_t RESERVED8;            /*!< Reserved */      
  712.   __IO uint16_t ISTR;                 /*!< Interrupt status register,                 Address offset: 0x44 */
  713.   __IO uint16_t RESERVED9;            /*!< Reserved */      
  714.   __IO uint16_t FNR;                  /*!< Frame number register,                     Address offset: 0x48 */
  715.   __IO uint16_t RESERVEDA;            /*!< Reserved */      
  716.   __IO uint16_t DADDR;                /*!< Device address register,                   Address offset: 0x4C */
  717.   __IO uint16_t RESERVEDB;            /*!< Reserved */      
  718.   __IO uint16_t BTABLE;               /*!< Buffer Table address register,             Address offset: 0x50 */
  719.   __IO uint16_t RESERVEDC;            /*!< Reserved */      
  720. } USB_TypeDef;
  721.  
  722.  
  723. /**
  724.   * @brief Window WATCHDOG
  725.   */
  726.  
  727. typedef struct
  728. {
  729.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  730.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  731.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  732. } WWDG_TypeDef;
  733.  
  734. /**
  735.   * @}
  736.   */
  737.  
  738. /** @addtogroup Peripheral_memory_map
  739.   * @{
  740.   */
  741.  
  742.  
  743. #define FLASH_BASE            0x08000000U /*!< FLASH base address in the alias region */
  744. #define FLASH_BANK1_END       0x0807FFFFU /*!< FLASH END address of bank1 */
  745. #define SRAM_BASE             0x20000000U /*!< SRAM base address in the alias region */
  746. #define PERIPH_BASE           0x40000000U /*!< Peripheral base address in the alias region */
  747.  
  748. #define SRAM_BB_BASE          0x22000000U /*!< SRAM base address in the bit-band region */
  749. #define PERIPH_BB_BASE        0x42000000U /*!< Peripheral base address in the bit-band region */
  750.  
  751. #define FSMC_BASE             0x60000000U /*!< FSMC base address */
  752. #define FSMC_R_BASE           0xA0000000U /*!< FSMC registers base address */
  753.  
  754. /*!< Peripheral memory map */
  755. #define APB1PERIPH_BASE       PERIPH_BASE
  756. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000U)
  757. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000U)
  758.  
  759. #define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000U)
  760. #define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400U)
  761. #define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800U)
  762. #define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00U)
  763. #define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000U)
  764. #define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400U)
  765. #define RTC_BASE              (APB1PERIPH_BASE + 0x00002800U)
  766. #define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00U)
  767. #define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000U)
  768. #define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800U)
  769. #define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00U)
  770. #define USART2_BASE           (APB1PERIPH_BASE + 0x00004400U)
  771. #define USART3_BASE           (APB1PERIPH_BASE + 0x00004800U)
  772. #define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00U)
  773. #define UART5_BASE            (APB1PERIPH_BASE + 0x00005000U)
  774. #define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400U)
  775. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  776. #define CAN1_BASE             (APB1PERIPH_BASE + 0x00006400U)
  777. #define BKP_BASE              (APB1PERIPH_BASE + 0x00006C00U)
  778. #define PWR_BASE              (APB1PERIPH_BASE + 0x00007000U)
  779. #define DAC_BASE              (APB1PERIPH_BASE + 0x00007400U)
  780. #define AFIO_BASE             (APB2PERIPH_BASE + 0x00000000U)
  781. #define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400U)
  782. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x00000800U)
  783. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x00000C00U)
  784. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x00001000U)
  785. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x00001400U)
  786. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x00001800U)
  787. #define GPIOF_BASE            (APB2PERIPH_BASE + 0x00001C00U)
  788. #define GPIOG_BASE            (APB2PERIPH_BASE + 0x00002000U)
  789. #define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400U)
  790. #define ADC2_BASE             (APB2PERIPH_BASE + 0x00002800U)
  791. #define TIM1_BASE             (APB2PERIPH_BASE + 0x00002C00U)
  792. #define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000U)
  793. #define TIM8_BASE             (APB2PERIPH_BASE + 0x00003400U)
  794. #define USART1_BASE           (APB2PERIPH_BASE + 0x00003800U)
  795. #define ADC3_BASE             (APB2PERIPH_BASE + 0x00003C00U)
  796.  
  797. #define SDIO_BASE             (PERIPH_BASE + 0x00018000U)
  798.  
  799. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000U)
  800. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x00000008U)
  801. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x0000001CU)
  802. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x00000030U)
  803. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x00000044U)
  804. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x00000058U)
  805. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x0000006CU)
  806. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x00000080U)
  807. #define DMA2_BASE             (AHBPERIPH_BASE + 0x00000400U)
  808. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x00000408U)
  809. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x0000041CU)
  810. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x00000430U)
  811. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x00000444U)
  812. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x00000458U)
  813. #define RCC_BASE              (AHBPERIPH_BASE + 0x00001000U)
  814. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000U)
  815.  
  816. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000U) /*!< Flash registers base address */
  817. #define FLASHSIZE_BASE        0x1FFFF7E0U    /*!< FLASH Size register base address */
  818. #define UID_BASE              0x1FFFF7E8U    /*!< Unique device ID register base address */
  819. #define OB_BASE               0x1FFFF800U    /*!< Flash Option Bytes base address */
  820.  
  821.  
  822. #define FSMC_BANK1            (FSMC_BASE)               /*!< FSMC Bank1 base address */
  823. #define FSMC_BANK1_1          (FSMC_BANK1)              /*!< FSMC Bank1_1 base address */
  824. #define FSMC_BANK1_2          (FSMC_BANK1 + 0x04000000U) /*!< FSMC Bank1_2 base address */
  825. #define FSMC_BANK1_3          (FSMC_BANK1 + 0x08000000U) /*!< FSMC Bank1_3 base address */
  826. #define FSMC_BANK1_4          (FSMC_BANK1 + 0x0C000000U) /*!< FSMC Bank1_4 base address */
  827.  
  828. #define FSMC_BANK2            (FSMC_BASE + 0x10000000U)  /*!< FSMC Bank2 base address */
  829. #define FSMC_BANK3            (FSMC_BASE + 0x20000000U)  /*!< FSMC Bank3 base address */
  830. #define FSMC_BANK4            (FSMC_BASE + 0x30000000U)  /*!< FSMC Bank4 base address */
  831.  
  832. #define FSMC_BANK1_R_BASE     (FSMC_R_BASE + 0x00000000U)    /*!< FSMC Bank1 registers base address */
  833. #define FSMC_BANK1E_R_BASE    (FSMC_R_BASE + 0x00000104U)    /*!< FSMC Bank1E registers base address */
  834. #define FSMC_BANK2_3_R_BASE   (FSMC_R_BASE + 0x00000060U)    /*!< FSMC Bank2/Bank3 registers base address */
  835. #define FSMC_BANK4_R_BASE     (FSMC_R_BASE + 0x000000A0U)    /*!< FSMC Bank4 registers base address */
  836.  
  837. #define DBGMCU_BASE          0xE0042000U /*!< Debug MCU registers base address */
  838.  
  839. /* USB device FS */
  840. #define USB_BASE              (APB1PERIPH_BASE + 0x00005C00U) /*!< USB_IP Peripheral Registers base address */
  841. #define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000U) /*!< USB_IP Packet Memory Area base address */
  842.  
  843.  
  844. /**
  845.   * @}
  846.   */
  847.  
  848. /** @addtogroup Peripheral_declaration
  849.   * @{
  850.   */  
  851.  
  852. #define TIM2                ((TIM_TypeDef *)TIM2_BASE)
  853. #define TIM3                ((TIM_TypeDef *)TIM3_BASE)
  854. #define TIM4                ((TIM_TypeDef *)TIM4_BASE)
  855. #define TIM5                ((TIM_TypeDef *)TIM5_BASE)
  856. #define TIM6                ((TIM_TypeDef *)TIM6_BASE)
  857. #define TIM7                ((TIM_TypeDef *)TIM7_BASE)
  858. #define RTC                 ((RTC_TypeDef *)RTC_BASE)
  859. #define WWDG                ((WWDG_TypeDef *)WWDG_BASE)
  860. #define IWDG                ((IWDG_TypeDef *)IWDG_BASE)
  861. #define SPI2                ((SPI_TypeDef *)SPI2_BASE)
  862. #define SPI3                ((SPI_TypeDef *)SPI3_BASE)
  863. #define USART2              ((USART_TypeDef *)USART2_BASE)
  864. #define USART3              ((USART_TypeDef *)USART3_BASE)
  865. #define UART4               ((USART_TypeDef *)UART4_BASE)
  866. #define UART5               ((USART_TypeDef *)UART5_BASE)
  867. #define I2C1                ((I2C_TypeDef *)I2C1_BASE)
  868. #define I2C2                ((I2C_TypeDef *)I2C2_BASE)
  869. #define USB                 ((USB_TypeDef *)USB_BASE)
  870. #define CAN1                ((CAN_TypeDef *)CAN1_BASE)
  871. #define BKP                 ((BKP_TypeDef *)BKP_BASE)
  872. #define PWR                 ((PWR_TypeDef *)PWR_BASE)
  873. #define DAC1                ((DAC_TypeDef *)DAC_BASE)
  874. #define DAC                 ((DAC_TypeDef *)DAC_BASE) /* Kept for legacy purpose */
  875. #define AFIO                ((AFIO_TypeDef *)AFIO_BASE)
  876. #define EXTI                ((EXTI_TypeDef *)EXTI_BASE)
  877. #define GPIOA               ((GPIO_TypeDef *)GPIOA_BASE)
  878. #define GPIOB               ((GPIO_TypeDef *)GPIOB_BASE)
  879. #define GPIOC               ((GPIO_TypeDef *)GPIOC_BASE)
  880. #define GPIOD               ((GPIO_TypeDef *)GPIOD_BASE)
  881. #define GPIOE               ((GPIO_TypeDef *)GPIOE_BASE)
  882. #define GPIOF               ((GPIO_TypeDef *)GPIOF_BASE)
  883. #define GPIOG               ((GPIO_TypeDef *)GPIOG_BASE)
  884. #define ADC1                ((ADC_TypeDef *)ADC1_BASE)
  885. #define ADC2                ((ADC_TypeDef *)ADC2_BASE)
  886. #define ADC3                ((ADC_TypeDef *)ADC3_BASE)
  887. #define ADC12_COMMON        ((ADC_Common_TypeDef *)ADC1_BASE)
  888. #define TIM1                ((TIM_TypeDef *)TIM1_BASE)
  889. #define SPI1                ((SPI_TypeDef *)SPI1_BASE)
  890. #define TIM8                ((TIM_TypeDef *)TIM8_BASE)
  891. #define USART1              ((USART_TypeDef *)USART1_BASE)
  892. #define SDIO                ((SDIO_TypeDef *)SDIO_BASE)
  893. #define DMA1                ((DMA_TypeDef *)DMA1_BASE)
  894. #define DMA2                ((DMA_TypeDef *)DMA2_BASE)
  895. #define DMA1_Channel1       ((DMA_Channel_TypeDef *)DMA1_Channel1_BASE)
  896. #define DMA1_Channel2       ((DMA_Channel_TypeDef *)DMA1_Channel2_BASE)
  897. #define DMA1_Channel3       ((DMA_Channel_TypeDef *)DMA1_Channel3_BASE)
  898. #define DMA1_Channel4       ((DMA_Channel_TypeDef *)DMA1_Channel4_BASE)
  899. #define DMA1_Channel5       ((DMA_Channel_TypeDef *)DMA1_Channel5_BASE)
  900. #define DMA1_Channel6       ((DMA_Channel_TypeDef *)DMA1_Channel6_BASE)
  901. #define DMA1_Channel7       ((DMA_Channel_TypeDef *)DMA1_Channel7_BASE)
  902. #define DMA2_Channel1       ((DMA_Channel_TypeDef *)DMA2_Channel1_BASE)
  903. #define DMA2_Channel2       ((DMA_Channel_TypeDef *)DMA2_Channel2_BASE)
  904. #define DMA2_Channel3       ((DMA_Channel_TypeDef *)DMA2_Channel3_BASE)
  905. #define DMA2_Channel4       ((DMA_Channel_TypeDef *)DMA2_Channel4_BASE)
  906. #define DMA2_Channel5       ((DMA_Channel_TypeDef *)DMA2_Channel5_BASE)
  907. #define RCC                 ((RCC_TypeDef *)RCC_BASE)
  908. #define CRC                 ((CRC_TypeDef *)CRC_BASE)
  909. #define FLASH               ((FLASH_TypeDef *)FLASH_R_BASE)
  910. #define OB                  ((OB_TypeDef *)OB_BASE)
  911. #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *)FSMC_BANK1_R_BASE)
  912. #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *)FSMC_BANK1E_R_BASE)
  913. #define FSMC_Bank2_3        ((FSMC_Bank2_3_TypeDef *)FSMC_BANK2_3_R_BASE)
  914. #define FSMC_Bank4          ((FSMC_Bank4_TypeDef *)FSMC_BANK4_R_BASE)
  915. #define DBGMCU              ((DBGMCU_TypeDef *)DBGMCU_BASE)
  916.  
  917.  
  918. /**
  919.   * @}
  920.   */
  921.  
  922. /** @addtogroup Exported_constants
  923.   * @{
  924.   */
  925.  
  926.   /** @addtogroup Peripheral_Registers_Bits_Definition
  927.   * @{
  928.   */
  929.    
  930. /******************************************************************************/
  931. /*                         Peripheral Registers_Bits_Definition               */
  932. /******************************************************************************/
  933.  
  934. /******************************************************************************/
  935. /*                                                                            */
  936. /*                       CRC calculation unit (CRC)                           */
  937. /*                                                                            */
  938. /******************************************************************************/
  939.  
  940. /*******************  Bit definition for CRC_DR register  *********************/
  941. #define CRC_DR_DR_Pos                       (0U)                              
  942. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  943. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  944.  
  945. /*******************  Bit definition for CRC_IDR register  ********************/
  946. #define CRC_IDR_IDR_Pos                     (0U)                              
  947. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  948. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  949.  
  950. /********************  Bit definition for CRC_CR register  ********************/
  951. #define CRC_CR_RESET_Pos                    (0U)                              
  952. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  953. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  954.  
  955. /******************************************************************************/
  956. /*                                                                            */
  957. /*                             Power Control                                  */
  958. /*                                                                            */
  959. /******************************************************************************/
  960.  
  961. /********************  Bit definition for PWR_CR register  ********************/
  962. #define PWR_CR_LPDS_Pos                     (0U)                              
  963. #define PWR_CR_LPDS_Msk                     (0x1U << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  964. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  965. #define PWR_CR_PDDS_Pos                     (1U)                              
  966. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  967. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  968. #define PWR_CR_CWUF_Pos                     (2U)                              
  969. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  970. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  971. #define PWR_CR_CSBF_Pos                     (3U)                              
  972. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  973. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  974. #define PWR_CR_PVDE_Pos                     (4U)                              
  975. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  976. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  977.  
  978. #define PWR_CR_PLS_Pos                      (5U)                              
  979. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  980. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  981. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  982. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  983. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  984.  
  985. /*!< PVD level configuration */
  986. #define PWR_CR_PLS_LEV0                      0x00000000U                           /*!< PVD level 2.2V */
  987. #define PWR_CR_PLS_LEV1                      0x00000020U                           /*!< PVD level 2.3V */
  988. #define PWR_CR_PLS_LEV2                      0x00000040U                           /*!< PVD level 2.4V */
  989. #define PWR_CR_PLS_LEV3                      0x00000060U                           /*!< PVD level 2.5V */
  990. #define PWR_CR_PLS_LEV4                      0x00000080U                           /*!< PVD level 2.6V */
  991. #define PWR_CR_PLS_LEV5                      0x000000A0U                           /*!< PVD level 2.7V */
  992. #define PWR_CR_PLS_LEV6                      0x000000C0U                           /*!< PVD level 2.8V */
  993. #define PWR_CR_PLS_LEV7                      0x000000E0U                           /*!< PVD level 2.9V */
  994.  
  995. /* Legacy defines */
  996. #define PWR_CR_PLS_2V2                       PWR_CR_PLS_LEV0
  997. #define PWR_CR_PLS_2V3                       PWR_CR_PLS_LEV1
  998. #define PWR_CR_PLS_2V4                       PWR_CR_PLS_LEV2
  999. #define PWR_CR_PLS_2V5                       PWR_CR_PLS_LEV3
  1000. #define PWR_CR_PLS_2V6                       PWR_CR_PLS_LEV4
  1001. #define PWR_CR_PLS_2V7                       PWR_CR_PLS_LEV5
  1002. #define PWR_CR_PLS_2V8                       PWR_CR_PLS_LEV6
  1003. #define PWR_CR_PLS_2V9                       PWR_CR_PLS_LEV7
  1004.  
  1005. #define PWR_CR_DBP_Pos                      (8U)                              
  1006. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  1007. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  1008.  
  1009.  
  1010. /*******************  Bit definition for PWR_CSR register  ********************/
  1011. #define PWR_CSR_WUF_Pos                     (0U)                              
  1012. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  1013. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  1014. #define PWR_CSR_SBF_Pos                     (1U)                              
  1015. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  1016. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  1017. #define PWR_CSR_PVDO_Pos                    (2U)                              
  1018. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  1019. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  1020. #define PWR_CSR_EWUP_Pos                    (8U)                              
  1021. #define PWR_CSR_EWUP_Msk                    (0x1U << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  1022. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  1023.  
  1024. /******************************************************************************/
  1025. /*                                                                            */
  1026. /*                            Backup registers                                */
  1027. /*                                                                            */
  1028. /******************************************************************************/
  1029.  
  1030. /*******************  Bit definition for BKP_DR1 register  ********************/
  1031. #define BKP_DR1_D_Pos                       (0U)                              
  1032. #define BKP_DR1_D_Msk                       (0xFFFFU << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  1033. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  1034.  
  1035. /*******************  Bit definition for BKP_DR2 register  ********************/
  1036. #define BKP_DR2_D_Pos                       (0U)                              
  1037. #define BKP_DR2_D_Msk                       (0xFFFFU << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  1038. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  1039.  
  1040. /*******************  Bit definition for BKP_DR3 register  ********************/
  1041. #define BKP_DR3_D_Pos                       (0U)                              
  1042. #define BKP_DR3_D_Msk                       (0xFFFFU << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  1043. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  1044.  
  1045. /*******************  Bit definition for BKP_DR4 register  ********************/
  1046. #define BKP_DR4_D_Pos                       (0U)                              
  1047. #define BKP_DR4_D_Msk                       (0xFFFFU << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  1048. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  1049.  
  1050. /*******************  Bit definition for BKP_DR5 register  ********************/
  1051. #define BKP_DR5_D_Pos                       (0U)                              
  1052. #define BKP_DR5_D_Msk                       (0xFFFFU << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  1053. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  1054.  
  1055. /*******************  Bit definition for BKP_DR6 register  ********************/
  1056. #define BKP_DR6_D_Pos                       (0U)                              
  1057. #define BKP_DR6_D_Msk                       (0xFFFFU << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  1058. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  1059.  
  1060. /*******************  Bit definition for BKP_DR7 register  ********************/
  1061. #define BKP_DR7_D_Pos                       (0U)                              
  1062. #define BKP_DR7_D_Msk                       (0xFFFFU << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  1063. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  1064.  
  1065. /*******************  Bit definition for BKP_DR8 register  ********************/
  1066. #define BKP_DR8_D_Pos                       (0U)                              
  1067. #define BKP_DR8_D_Msk                       (0xFFFFU << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  1068. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  1069.  
  1070. /*******************  Bit definition for BKP_DR9 register  ********************/
  1071. #define BKP_DR9_D_Pos                       (0U)                              
  1072. #define BKP_DR9_D_Msk                       (0xFFFFU << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  1073. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  1074.  
  1075. /*******************  Bit definition for BKP_DR10 register  *******************/
  1076. #define BKP_DR10_D_Pos                      (0U)                              
  1077. #define BKP_DR10_D_Msk                      (0xFFFFU << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  1078. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  1079.  
  1080. /*******************  Bit definition for BKP_DR11 register  *******************/
  1081. #define BKP_DR11_D_Pos                      (0U)                              
  1082. #define BKP_DR11_D_Msk                      (0xFFFFU << BKP_DR11_D_Pos)        /*!< 0x0000FFFF */
  1083. #define BKP_DR11_D                          BKP_DR11_D_Msk                     /*!< Backup data */
  1084.  
  1085. /*******************  Bit definition for BKP_DR12 register  *******************/
  1086. #define BKP_DR12_D_Pos                      (0U)                              
  1087. #define BKP_DR12_D_Msk                      (0xFFFFU << BKP_DR12_D_Pos)        /*!< 0x0000FFFF */
  1088. #define BKP_DR12_D                          BKP_DR12_D_Msk                     /*!< Backup data */
  1089.  
  1090. /*******************  Bit definition for BKP_DR13 register  *******************/
  1091. #define BKP_DR13_D_Pos                      (0U)                              
  1092. #define BKP_DR13_D_Msk                      (0xFFFFU << BKP_DR13_D_Pos)        /*!< 0x0000FFFF */
  1093. #define BKP_DR13_D                          BKP_DR13_D_Msk                     /*!< Backup data */
  1094.  
  1095. /*******************  Bit definition for BKP_DR14 register  *******************/
  1096. #define BKP_DR14_D_Pos                      (0U)                              
  1097. #define BKP_DR14_D_Msk                      (0xFFFFU << BKP_DR14_D_Pos)        /*!< 0x0000FFFF */
  1098. #define BKP_DR14_D                          BKP_DR14_D_Msk                     /*!< Backup data */
  1099.  
  1100. /*******************  Bit definition for BKP_DR15 register  *******************/
  1101. #define BKP_DR15_D_Pos                      (0U)                              
  1102. #define BKP_DR15_D_Msk                      (0xFFFFU << BKP_DR15_D_Pos)        /*!< 0x0000FFFF */
  1103. #define BKP_DR15_D                          BKP_DR15_D_Msk                     /*!< Backup data */
  1104.  
  1105. /*******************  Bit definition for BKP_DR16 register  *******************/
  1106. #define BKP_DR16_D_Pos                      (0U)                              
  1107. #define BKP_DR16_D_Msk                      (0xFFFFU << BKP_DR16_D_Pos)        /*!< 0x0000FFFF */
  1108. #define BKP_DR16_D                          BKP_DR16_D_Msk                     /*!< Backup data */
  1109.  
  1110. /*******************  Bit definition for BKP_DR17 register  *******************/
  1111. #define BKP_DR17_D_Pos                      (0U)                              
  1112. #define BKP_DR17_D_Msk                      (0xFFFFU << BKP_DR17_D_Pos)        /*!< 0x0000FFFF */
  1113. #define BKP_DR17_D                          BKP_DR17_D_Msk                     /*!< Backup data */
  1114.  
  1115. /******************  Bit definition for BKP_DR18 register  ********************/
  1116. #define BKP_DR18_D_Pos                      (0U)                              
  1117. #define BKP_DR18_D_Msk                      (0xFFFFU << BKP_DR18_D_Pos)        /*!< 0x0000FFFF */
  1118. #define BKP_DR18_D                          BKP_DR18_D_Msk                     /*!< Backup data */
  1119.  
  1120. /*******************  Bit definition for BKP_DR19 register  *******************/
  1121. #define BKP_DR19_D_Pos                      (0U)                              
  1122. #define BKP_DR19_D_Msk                      (0xFFFFU << BKP_DR19_D_Pos)        /*!< 0x0000FFFF */
  1123. #define BKP_DR19_D                          BKP_DR19_D_Msk                     /*!< Backup data */
  1124.  
  1125. /*******************  Bit definition for BKP_DR20 register  *******************/
  1126. #define BKP_DR20_D_Pos                      (0U)                              
  1127. #define BKP_DR20_D_Msk                      (0xFFFFU << BKP_DR20_D_Pos)        /*!< 0x0000FFFF */
  1128. #define BKP_DR20_D                          BKP_DR20_D_Msk                     /*!< Backup data */
  1129.  
  1130. /*******************  Bit definition for BKP_DR21 register  *******************/
  1131. #define BKP_DR21_D_Pos                      (0U)                              
  1132. #define BKP_DR21_D_Msk                      (0xFFFFU << BKP_DR21_D_Pos)        /*!< 0x0000FFFF */
  1133. #define BKP_DR21_D                          BKP_DR21_D_Msk                     /*!< Backup data */
  1134.  
  1135. /*******************  Bit definition for BKP_DR22 register  *******************/
  1136. #define BKP_DR22_D_Pos                      (0U)                              
  1137. #define BKP_DR22_D_Msk                      (0xFFFFU << BKP_DR22_D_Pos)        /*!< 0x0000FFFF */
  1138. #define BKP_DR22_D                          BKP_DR22_D_Msk                     /*!< Backup data */
  1139.  
  1140. /*******************  Bit definition for BKP_DR23 register  *******************/
  1141. #define BKP_DR23_D_Pos                      (0U)                              
  1142. #define BKP_DR23_D_Msk                      (0xFFFFU << BKP_DR23_D_Pos)        /*!< 0x0000FFFF */
  1143. #define BKP_DR23_D                          BKP_DR23_D_Msk                     /*!< Backup data */
  1144.  
  1145. /*******************  Bit definition for BKP_DR24 register  *******************/
  1146. #define BKP_DR24_D_Pos                      (0U)                              
  1147. #define BKP_DR24_D_Msk                      (0xFFFFU << BKP_DR24_D_Pos)        /*!< 0x0000FFFF */
  1148. #define BKP_DR24_D                          BKP_DR24_D_Msk                     /*!< Backup data */
  1149.  
  1150. /*******************  Bit definition for BKP_DR25 register  *******************/
  1151. #define BKP_DR25_D_Pos                      (0U)                              
  1152. #define BKP_DR25_D_Msk                      (0xFFFFU << BKP_DR25_D_Pos)        /*!< 0x0000FFFF */
  1153. #define BKP_DR25_D                          BKP_DR25_D_Msk                     /*!< Backup data */
  1154.  
  1155. /*******************  Bit definition for BKP_DR26 register  *******************/
  1156. #define BKP_DR26_D_Pos                      (0U)                              
  1157. #define BKP_DR26_D_Msk                      (0xFFFFU << BKP_DR26_D_Pos)        /*!< 0x0000FFFF */
  1158. #define BKP_DR26_D                          BKP_DR26_D_Msk                     /*!< Backup data */
  1159.  
  1160. /*******************  Bit definition for BKP_DR27 register  *******************/
  1161. #define BKP_DR27_D_Pos                      (0U)                              
  1162. #define BKP_DR27_D_Msk                      (0xFFFFU << BKP_DR27_D_Pos)        /*!< 0x0000FFFF */
  1163. #define BKP_DR27_D                          BKP_DR27_D_Msk                     /*!< Backup data */
  1164.  
  1165. /*******************  Bit definition for BKP_DR28 register  *******************/
  1166. #define BKP_DR28_D_Pos                      (0U)                              
  1167. #define BKP_DR28_D_Msk                      (0xFFFFU << BKP_DR28_D_Pos)        /*!< 0x0000FFFF */
  1168. #define BKP_DR28_D                          BKP_DR28_D_Msk                     /*!< Backup data */
  1169.  
  1170. /*******************  Bit definition for BKP_DR29 register  *******************/
  1171. #define BKP_DR29_D_Pos                      (0U)                              
  1172. #define BKP_DR29_D_Msk                      (0xFFFFU << BKP_DR29_D_Pos)        /*!< 0x0000FFFF */
  1173. #define BKP_DR29_D                          BKP_DR29_D_Msk                     /*!< Backup data */
  1174.  
  1175. /*******************  Bit definition for BKP_DR30 register  *******************/
  1176. #define BKP_DR30_D_Pos                      (0U)                              
  1177. #define BKP_DR30_D_Msk                      (0xFFFFU << BKP_DR30_D_Pos)        /*!< 0x0000FFFF */
  1178. #define BKP_DR30_D                          BKP_DR30_D_Msk                     /*!< Backup data */
  1179.  
  1180. /*******************  Bit definition for BKP_DR31 register  *******************/
  1181. #define BKP_DR31_D_Pos                      (0U)                              
  1182. #define BKP_DR31_D_Msk                      (0xFFFFU << BKP_DR31_D_Pos)        /*!< 0x0000FFFF */
  1183. #define BKP_DR31_D                          BKP_DR31_D_Msk                     /*!< Backup data */
  1184.  
  1185. /*******************  Bit definition for BKP_DR32 register  *******************/
  1186. #define BKP_DR32_D_Pos                      (0U)                              
  1187. #define BKP_DR32_D_Msk                      (0xFFFFU << BKP_DR32_D_Pos)        /*!< 0x0000FFFF */
  1188. #define BKP_DR32_D                          BKP_DR32_D_Msk                     /*!< Backup data */
  1189.  
  1190. /*******************  Bit definition for BKP_DR33 register  *******************/
  1191. #define BKP_DR33_D_Pos                      (0U)                              
  1192. #define BKP_DR33_D_Msk                      (0xFFFFU << BKP_DR33_D_Pos)        /*!< 0x0000FFFF */
  1193. #define BKP_DR33_D                          BKP_DR33_D_Msk                     /*!< Backup data */
  1194.  
  1195. /*******************  Bit definition for BKP_DR34 register  *******************/
  1196. #define BKP_DR34_D_Pos                      (0U)                              
  1197. #define BKP_DR34_D_Msk                      (0xFFFFU << BKP_DR34_D_Pos)        /*!< 0x0000FFFF */
  1198. #define BKP_DR34_D                          BKP_DR34_D_Msk                     /*!< Backup data */
  1199.  
  1200. /*******************  Bit definition for BKP_DR35 register  *******************/
  1201. #define BKP_DR35_D_Pos                      (0U)                              
  1202. #define BKP_DR35_D_Msk                      (0xFFFFU << BKP_DR35_D_Pos)        /*!< 0x0000FFFF */
  1203. #define BKP_DR35_D                          BKP_DR35_D_Msk                     /*!< Backup data */
  1204.  
  1205. /*******************  Bit definition for BKP_DR36 register  *******************/
  1206. #define BKP_DR36_D_Pos                      (0U)                              
  1207. #define BKP_DR36_D_Msk                      (0xFFFFU << BKP_DR36_D_Pos)        /*!< 0x0000FFFF */
  1208. #define BKP_DR36_D                          BKP_DR36_D_Msk                     /*!< Backup data */
  1209.  
  1210. /*******************  Bit definition for BKP_DR37 register  *******************/
  1211. #define BKP_DR37_D_Pos                      (0U)                              
  1212. #define BKP_DR37_D_Msk                      (0xFFFFU << BKP_DR37_D_Pos)        /*!< 0x0000FFFF */
  1213. #define BKP_DR37_D                          BKP_DR37_D_Msk                     /*!< Backup data */
  1214.  
  1215. /*******************  Bit definition for BKP_DR38 register  *******************/
  1216. #define BKP_DR38_D_Pos                      (0U)                              
  1217. #define BKP_DR38_D_Msk                      (0xFFFFU << BKP_DR38_D_Pos)        /*!< 0x0000FFFF */
  1218. #define BKP_DR38_D                          BKP_DR38_D_Msk                     /*!< Backup data */
  1219.  
  1220. /*******************  Bit definition for BKP_DR39 register  *******************/
  1221. #define BKP_DR39_D_Pos                      (0U)                              
  1222. #define BKP_DR39_D_Msk                      (0xFFFFU << BKP_DR39_D_Pos)        /*!< 0x0000FFFF */
  1223. #define BKP_DR39_D                          BKP_DR39_D_Msk                     /*!< Backup data */
  1224.  
  1225. /*******************  Bit definition for BKP_DR40 register  *******************/
  1226. #define BKP_DR40_D_Pos                      (0U)                              
  1227. #define BKP_DR40_D_Msk                      (0xFFFFU << BKP_DR40_D_Pos)        /*!< 0x0000FFFF */
  1228. #define BKP_DR40_D                          BKP_DR40_D_Msk                     /*!< Backup data */
  1229.  
  1230. /*******************  Bit definition for BKP_DR41 register  *******************/
  1231. #define BKP_DR41_D_Pos                      (0U)                              
  1232. #define BKP_DR41_D_Msk                      (0xFFFFU << BKP_DR41_D_Pos)        /*!< 0x0000FFFF */
  1233. #define BKP_DR41_D                          BKP_DR41_D_Msk                     /*!< Backup data */
  1234.  
  1235. /*******************  Bit definition for BKP_DR42 register  *******************/
  1236. #define BKP_DR42_D_Pos                      (0U)                              
  1237. #define BKP_DR42_D_Msk                      (0xFFFFU << BKP_DR42_D_Pos)        /*!< 0x0000FFFF */
  1238. #define BKP_DR42_D                          BKP_DR42_D_Msk                     /*!< Backup data */
  1239.  
  1240. #define RTC_BKP_NUMBER 42
  1241.  
  1242. /******************  Bit definition for BKP_RTCCR register  *******************/
  1243. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  1244. #define BKP_RTCCR_CAL_Msk                   (0x7FU << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  1245. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  1246. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  1247. #define BKP_RTCCR_CCO_Msk                   (0x1U << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  1248. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  1249. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  1250. #define BKP_RTCCR_ASOE_Msk                  (0x1U << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  1251. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  1252. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  1253. #define BKP_RTCCR_ASOS_Msk                  (0x1U << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  1254. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  1255.  
  1256. /********************  Bit definition for BKP_CR register  ********************/
  1257. #define BKP_CR_TPE_Pos                      (0U)                              
  1258. #define BKP_CR_TPE_Msk                      (0x1U << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  1259. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  1260. #define BKP_CR_TPAL_Pos                     (1U)                              
  1261. #define BKP_CR_TPAL_Msk                     (0x1U << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  1262. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  1263.  
  1264. /*******************  Bit definition for BKP_CSR register  ********************/
  1265. #define BKP_CSR_CTE_Pos                     (0U)                              
  1266. #define BKP_CSR_CTE_Msk                     (0x1U << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  1267. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  1268. #define BKP_CSR_CTI_Pos                     (1U)                              
  1269. #define BKP_CSR_CTI_Msk                     (0x1U << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  1270. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  1271. #define BKP_CSR_TPIE_Pos                    (2U)                              
  1272. #define BKP_CSR_TPIE_Msk                    (0x1U << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  1273. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  1274. #define BKP_CSR_TEF_Pos                     (8U)                              
  1275. #define BKP_CSR_TEF_Msk                     (0x1U << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  1276. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  1277. #define BKP_CSR_TIF_Pos                     (9U)                              
  1278. #define BKP_CSR_TIF_Msk                     (0x1U << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  1279. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  1280.  
  1281. /******************************************************************************/
  1282. /*                                                                            */
  1283. /*                         Reset and Clock Control                            */
  1284. /*                                                                            */
  1285. /******************************************************************************/
  1286.  
  1287. /********************  Bit definition for RCC_CR register  ********************/
  1288. #define RCC_CR_HSION_Pos                     (0U)                              
  1289. #define RCC_CR_HSION_Msk                     (0x1U << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  1290. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  1291. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  1292. #define RCC_CR_HSIRDY_Msk                    (0x1U << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  1293. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  1294. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  1295. #define RCC_CR_HSITRIM_Msk                   (0x1FU << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  1296. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  1297. #define RCC_CR_HSICAL_Pos                    (8U)                              
  1298. #define RCC_CR_HSICAL_Msk                    (0xFFU << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  1299. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  1300. #define RCC_CR_HSEON_Pos                     (16U)                            
  1301. #define RCC_CR_HSEON_Msk                     (0x1U << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  1302. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  1303. #define RCC_CR_HSERDY_Pos                    (17U)                            
  1304. #define RCC_CR_HSERDY_Msk                    (0x1U << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  1305. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  1306. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  1307. #define RCC_CR_HSEBYP_Msk                    (0x1U << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  1308. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  1309. #define RCC_CR_CSSON_Pos                     (19U)                            
  1310. #define RCC_CR_CSSON_Msk                     (0x1U << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  1311. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  1312. #define RCC_CR_PLLON_Pos                     (24U)                            
  1313. #define RCC_CR_PLLON_Msk                     (0x1U << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  1314. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  1315. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  1316. #define RCC_CR_PLLRDY_Msk                    (0x1U << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  1317. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  1318.  
  1319.  
  1320. /*******************  Bit definition for RCC_CFGR register  *******************/
  1321. /*!< SW configuration */
  1322. #define RCC_CFGR_SW_Pos                      (0U)                              
  1323. #define RCC_CFGR_SW_Msk                      (0x3U << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  1324. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  1325. #define RCC_CFGR_SW_0                        (0x1U << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  1326. #define RCC_CFGR_SW_1                        (0x2U << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  1327.  
  1328. #define RCC_CFGR_SW_HSI                      0x00000000U                       /*!< HSI selected as system clock */
  1329. #define RCC_CFGR_SW_HSE                      0x00000001U                       /*!< HSE selected as system clock */
  1330. #define RCC_CFGR_SW_PLL                      0x00000002U                       /*!< PLL selected as system clock */
  1331.  
  1332. /*!< SWS configuration */
  1333. #define RCC_CFGR_SWS_Pos                     (2U)                              
  1334. #define RCC_CFGR_SWS_Msk                     (0x3U << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  1335. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  1336. #define RCC_CFGR_SWS_0                       (0x1U << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  1337. #define RCC_CFGR_SWS_1                       (0x2U << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  1338.  
  1339. #define RCC_CFGR_SWS_HSI                     0x00000000U                       /*!< HSI oscillator used as system clock */
  1340. #define RCC_CFGR_SWS_HSE                     0x00000004U                       /*!< HSE oscillator used as system clock */
  1341. #define RCC_CFGR_SWS_PLL                     0x00000008U                       /*!< PLL used as system clock */
  1342.  
  1343. /*!< HPRE configuration */
  1344. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  1345. #define RCC_CFGR_HPRE_Msk                    (0xFU << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  1346. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  1347. #define RCC_CFGR_HPRE_0                      (0x1U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  1348. #define RCC_CFGR_HPRE_1                      (0x2U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  1349. #define RCC_CFGR_HPRE_2                      (0x4U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  1350. #define RCC_CFGR_HPRE_3                      (0x8U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  1351.  
  1352. #define RCC_CFGR_HPRE_DIV1                   0x00000000U                       /*!< SYSCLK not divided */
  1353. #define RCC_CFGR_HPRE_DIV2                   0x00000080U                       /*!< SYSCLK divided by 2 */
  1354. #define RCC_CFGR_HPRE_DIV4                   0x00000090U                       /*!< SYSCLK divided by 4 */
  1355. #define RCC_CFGR_HPRE_DIV8                   0x000000A0U                       /*!< SYSCLK divided by 8 */
  1356. #define RCC_CFGR_HPRE_DIV16                  0x000000B0U                       /*!< SYSCLK divided by 16 */
  1357. #define RCC_CFGR_HPRE_DIV64                  0x000000C0U                       /*!< SYSCLK divided by 64 */
  1358. #define RCC_CFGR_HPRE_DIV128                 0x000000D0U                       /*!< SYSCLK divided by 128 */
  1359. #define RCC_CFGR_HPRE_DIV256                 0x000000E0U                       /*!< SYSCLK divided by 256 */
  1360. #define RCC_CFGR_HPRE_DIV512                 0x000000F0U                       /*!< SYSCLK divided by 512 */
  1361.  
  1362. /*!< PPRE1 configuration */
  1363. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  1364. #define RCC_CFGR_PPRE1_Msk                   (0x7U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  1365. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  1366. #define RCC_CFGR_PPRE1_0                     (0x1U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  1367. #define RCC_CFGR_PPRE1_1                     (0x2U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  1368. #define RCC_CFGR_PPRE1_2                     (0x4U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  1369.  
  1370. #define RCC_CFGR_PPRE1_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1371. #define RCC_CFGR_PPRE1_DIV2                  0x00000400U                       /*!< HCLK divided by 2 */
  1372. #define RCC_CFGR_PPRE1_DIV4                  0x00000500U                       /*!< HCLK divided by 4 */
  1373. #define RCC_CFGR_PPRE1_DIV8                  0x00000600U                       /*!< HCLK divided by 8 */
  1374. #define RCC_CFGR_PPRE1_DIV16                 0x00000700U                       /*!< HCLK divided by 16 */
  1375.  
  1376. /*!< PPRE2 configuration */
  1377. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  1378. #define RCC_CFGR_PPRE2_Msk                   (0x7U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  1379. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  1380. #define RCC_CFGR_PPRE2_0                     (0x1U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  1381. #define RCC_CFGR_PPRE2_1                     (0x2U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  1382. #define RCC_CFGR_PPRE2_2                     (0x4U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  1383.  
  1384. #define RCC_CFGR_PPRE2_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1385. #define RCC_CFGR_PPRE2_DIV2                  0x00002000U                       /*!< HCLK divided by 2 */
  1386. #define RCC_CFGR_PPRE2_DIV4                  0x00002800U                       /*!< HCLK divided by 4 */
  1387. #define RCC_CFGR_PPRE2_DIV8                  0x00003000U                       /*!< HCLK divided by 8 */
  1388. #define RCC_CFGR_PPRE2_DIV16                 0x00003800U                       /*!< HCLK divided by 16 */
  1389.  
  1390. /*!< ADCPPRE configuration */
  1391. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  1392. #define RCC_CFGR_ADCPRE_Msk                  (0x3U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  1393. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1394. #define RCC_CFGR_ADCPRE_0                    (0x1U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  1395. #define RCC_CFGR_ADCPRE_1                    (0x2U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  1396.  
  1397. #define RCC_CFGR_ADCPRE_DIV2                 0x00000000U                       /*!< PCLK2 divided by 2 */
  1398. #define RCC_CFGR_ADCPRE_DIV4                 0x00004000U                       /*!< PCLK2 divided by 4 */
  1399. #define RCC_CFGR_ADCPRE_DIV6                 0x00008000U                       /*!< PCLK2 divided by 6 */
  1400. #define RCC_CFGR_ADCPRE_DIV8                 0x0000C000U                       /*!< PCLK2 divided by 8 */
  1401.  
  1402. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  1403. #define RCC_CFGR_PLLSRC_Msk                  (0x1U << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  1404. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  1405.  
  1406. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  1407. #define RCC_CFGR_PLLXTPRE_Msk                (0x1U << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  1408. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  1409.  
  1410. /*!< PLLMUL configuration */
  1411. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  1412. #define RCC_CFGR_PLLMULL_Msk                 (0xFU << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  1413. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1414. #define RCC_CFGR_PLLMULL_0                   (0x1U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  1415. #define RCC_CFGR_PLLMULL_1                   (0x2U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  1416. #define RCC_CFGR_PLLMULL_2                   (0x4U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  1417. #define RCC_CFGR_PLLMULL_3                   (0x8U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  1418.  
  1419. #define RCC_CFGR_PLLXTPRE_HSE                0x00000000U                      /*!< HSE clock not divided for PLL entry */
  1420. #define RCC_CFGR_PLLXTPRE_HSE_DIV2           0x00020000U                      /*!< HSE clock divided by 2 for PLL entry */
  1421.  
  1422. #define RCC_CFGR_PLLMULL2                    0x00000000U                       /*!< PLL input clock*2 */
  1423. #define RCC_CFGR_PLLMULL3_Pos                (18U)                            
  1424. #define RCC_CFGR_PLLMULL3_Msk                (0x1U << RCC_CFGR_PLLMULL3_Pos)   /*!< 0x00040000 */
  1425. #define RCC_CFGR_PLLMULL3                    RCC_CFGR_PLLMULL3_Msk             /*!< PLL input clock*3 */
  1426. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  1427. #define RCC_CFGR_PLLMULL4_Msk                (0x1U << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  1428. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock*4 */
  1429. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  1430. #define RCC_CFGR_PLLMULL5_Msk                (0x3U << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  1431. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock*5 */
  1432. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  1433. #define RCC_CFGR_PLLMULL6_Msk                (0x1U << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  1434. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock*6 */
  1435. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  1436. #define RCC_CFGR_PLLMULL7_Msk                (0x5U << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  1437. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock*7 */
  1438. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  1439. #define RCC_CFGR_PLLMULL8_Msk                (0x3U << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  1440. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock*8 */
  1441. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  1442. #define RCC_CFGR_PLLMULL9_Msk                (0x7U << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  1443. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock*9 */
  1444. #define RCC_CFGR_PLLMULL10_Pos               (21U)                            
  1445. #define RCC_CFGR_PLLMULL10_Msk               (0x1U << RCC_CFGR_PLLMULL10_Pos)  /*!< 0x00200000 */
  1446. #define RCC_CFGR_PLLMULL10                   RCC_CFGR_PLLMULL10_Msk            /*!< PLL input clock10 */
  1447. #define RCC_CFGR_PLLMULL11_Pos               (18U)                            
  1448. #define RCC_CFGR_PLLMULL11_Msk               (0x9U << RCC_CFGR_PLLMULL11_Pos)  /*!< 0x00240000 */
  1449. #define RCC_CFGR_PLLMULL11                   RCC_CFGR_PLLMULL11_Msk            /*!< PLL input clock*11 */
  1450. #define RCC_CFGR_PLLMULL12_Pos               (19U)                            
  1451. #define RCC_CFGR_PLLMULL12_Msk               (0x5U << RCC_CFGR_PLLMULL12_Pos)  /*!< 0x00280000 */
  1452. #define RCC_CFGR_PLLMULL12                   RCC_CFGR_PLLMULL12_Msk            /*!< PLL input clock*12 */
  1453. #define RCC_CFGR_PLLMULL13_Pos               (18U)                            
  1454. #define RCC_CFGR_PLLMULL13_Msk               (0xBU << RCC_CFGR_PLLMULL13_Pos)  /*!< 0x002C0000 */
  1455. #define RCC_CFGR_PLLMULL13                   RCC_CFGR_PLLMULL13_Msk            /*!< PLL input clock*13 */
  1456. #define RCC_CFGR_PLLMULL14_Pos               (20U)                            
  1457. #define RCC_CFGR_PLLMULL14_Msk               (0x3U << RCC_CFGR_PLLMULL14_Pos)  /*!< 0x00300000 */
  1458. #define RCC_CFGR_PLLMULL14                   RCC_CFGR_PLLMULL14_Msk            /*!< PLL input clock*14 */
  1459. #define RCC_CFGR_PLLMULL15_Pos               (18U)                            
  1460. #define RCC_CFGR_PLLMULL15_Msk               (0xDU << RCC_CFGR_PLLMULL15_Pos)  /*!< 0x00340000 */
  1461. #define RCC_CFGR_PLLMULL15                   RCC_CFGR_PLLMULL15_Msk            /*!< PLL input clock*15 */
  1462. #define RCC_CFGR_PLLMULL16_Pos               (19U)                            
  1463. #define RCC_CFGR_PLLMULL16_Msk               (0x7U << RCC_CFGR_PLLMULL16_Pos)  /*!< 0x00380000 */
  1464. #define RCC_CFGR_PLLMULL16                   RCC_CFGR_PLLMULL16_Msk            /*!< PLL input clock*16 */
  1465. #define RCC_CFGR_USBPRE_Pos                  (22U)                            
  1466. #define RCC_CFGR_USBPRE_Msk                  (0x1U << RCC_CFGR_USBPRE_Pos)     /*!< 0x00400000 */
  1467. #define RCC_CFGR_USBPRE                      RCC_CFGR_USBPRE_Msk               /*!< USB Device prescaler */
  1468.  
  1469. /*!< MCO configuration */
  1470. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1471. #define RCC_CFGR_MCO_Msk                     (0x7U << RCC_CFGR_MCO_Pos)        /*!< 0x07000000 */
  1472. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  1473. #define RCC_CFGR_MCO_0                       (0x1U << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1474. #define RCC_CFGR_MCO_1                       (0x2U << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1475. #define RCC_CFGR_MCO_2                       (0x4U << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1476.  
  1477. #define RCC_CFGR_MCO_NOCLOCK                 0x00000000U                        /*!< No clock */
  1478. #define RCC_CFGR_MCO_SYSCLK                  0x04000000U                        /*!< System clock selected as MCO source */
  1479. #define RCC_CFGR_MCO_HSI                     0x05000000U                        /*!< HSI clock selected as MCO source */
  1480. #define RCC_CFGR_MCO_HSE                     0x06000000U                        /*!< HSE clock selected as MCO source  */
  1481. #define RCC_CFGR_MCO_PLLCLK_DIV2             0x07000000U                        /*!< PLL clock divided by 2 selected as MCO source */
  1482.  
  1483.  /* Reference defines */
  1484.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1485.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1486.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1487.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1488.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1489.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1490.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1491.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1492.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1493.  
  1494. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1495. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1496. #define RCC_CIR_LSIRDYF_Msk                  (0x1U << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1497. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1498. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1499. #define RCC_CIR_LSERDYF_Msk                  (0x1U << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1500. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1501. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1502. #define RCC_CIR_HSIRDYF_Msk                  (0x1U << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1503. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1504. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1505. #define RCC_CIR_HSERDYF_Msk                  (0x1U << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1506. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1507. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1508. #define RCC_CIR_PLLRDYF_Msk                  (0x1U << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1509. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1510. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1511. #define RCC_CIR_CSSF_Msk                     (0x1U << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1512. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1513. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1514. #define RCC_CIR_LSIRDYIE_Msk                 (0x1U << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1515. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1516. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1517. #define RCC_CIR_LSERDYIE_Msk                 (0x1U << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1518. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1519. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1520. #define RCC_CIR_HSIRDYIE_Msk                 (0x1U << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1521. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1522. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1523. #define RCC_CIR_HSERDYIE_Msk                 (0x1U << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1524. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1525. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1526. #define RCC_CIR_PLLRDYIE_Msk                 (0x1U << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1527. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1528. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1529. #define RCC_CIR_LSIRDYC_Msk                  (0x1U << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1530. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1531. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1532. #define RCC_CIR_LSERDYC_Msk                  (0x1U << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1533. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1534. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1535. #define RCC_CIR_HSIRDYC_Msk                  (0x1U << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1536. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1537. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1538. #define RCC_CIR_HSERDYC_Msk                  (0x1U << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1539. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1540. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1541. #define RCC_CIR_PLLRDYC_Msk                  (0x1U << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1542. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1543. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1544. #define RCC_CIR_CSSC_Msk                     (0x1U << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1545. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1546.  
  1547.  
  1548. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1549. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1550. #define RCC_APB2RSTR_AFIORST_Msk             (0x1U << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1551. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1552. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1553. #define RCC_APB2RSTR_IOPARST_Msk             (0x1U << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1554. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1555. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1556. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1U << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1557. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1558. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1559. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1U << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1560. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1561. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1562. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1U << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1563. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1564. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1565. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1566. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1567.  
  1568. #define RCC_APB2RSTR_ADC2RST_Pos             (10U)                            
  1569. #define RCC_APB2RSTR_ADC2RST_Msk             (0x1U << RCC_APB2RSTR_ADC2RST_Pos) /*!< 0x00000400 */
  1570. #define RCC_APB2RSTR_ADC2RST                 RCC_APB2RSTR_ADC2RST_Msk          /*!< ADC 2 interface reset */
  1571.  
  1572. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1573. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1U << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1574. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1575. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1576. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1577. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1578. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1579. #define RCC_APB2RSTR_USART1RST_Msk           (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1580. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1581.  
  1582.  
  1583. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1584. #define RCC_APB2RSTR_IOPERST_Msk             (0x1U << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1585. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1586.  
  1587. #define RCC_APB2RSTR_IOPFRST_Pos             (7U)                              
  1588. #define RCC_APB2RSTR_IOPFRST_Msk             (0x1U << RCC_APB2RSTR_IOPFRST_Pos) /*!< 0x00000080 */
  1589. #define RCC_APB2RSTR_IOPFRST                 RCC_APB2RSTR_IOPFRST_Msk          /*!< I/O port F reset */
  1590. #define RCC_APB2RSTR_IOPGRST_Pos             (8U)                              
  1591. #define RCC_APB2RSTR_IOPGRST_Msk             (0x1U << RCC_APB2RSTR_IOPGRST_Pos) /*!< 0x00000100 */
  1592. #define RCC_APB2RSTR_IOPGRST                 RCC_APB2RSTR_IOPGRST_Msk          /*!< I/O port G reset */
  1593. #define RCC_APB2RSTR_TIM8RST_Pos             (13U)                            
  1594. #define RCC_APB2RSTR_TIM8RST_Msk             (0x1U << RCC_APB2RSTR_TIM8RST_Pos) /*!< 0x00002000 */
  1595. #define RCC_APB2RSTR_TIM8RST                 RCC_APB2RSTR_TIM8RST_Msk          /*!< TIM8 Timer reset */
  1596. #define RCC_APB2RSTR_ADC3RST_Pos             (15U)                            
  1597. #define RCC_APB2RSTR_ADC3RST_Msk             (0x1U << RCC_APB2RSTR_ADC3RST_Pos) /*!< 0x00008000 */
  1598. #define RCC_APB2RSTR_ADC3RST                 RCC_APB2RSTR_ADC3RST_Msk          /*!< ADC3 interface reset */
  1599.  
  1600.  
  1601.  
  1602. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1603. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1604. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1605. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1606. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1607. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1608. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1609. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1610. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1611. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1612. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1613. #define RCC_APB1RSTR_USART2RST_Msk           (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1614. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1615. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1616. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1617. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1618.  
  1619. #define RCC_APB1RSTR_CAN1RST_Pos             (25U)                            
  1620. #define RCC_APB1RSTR_CAN1RST_Msk             (0x1U << RCC_APB1RSTR_CAN1RST_Pos) /*!< 0x02000000 */
  1621. #define RCC_APB1RSTR_CAN1RST                 RCC_APB1RSTR_CAN1RST_Msk          /*!< CAN1 reset */
  1622.  
  1623. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1624. #define RCC_APB1RSTR_BKPRST_Msk              (0x1U << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1625. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1626. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1627. #define RCC_APB1RSTR_PWRRST_Msk              (0x1U << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1628. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1629.  
  1630. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1631. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1632. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1633. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1634. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1635. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1636. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1637. #define RCC_APB1RSTR_USART3RST_Msk           (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1638. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1639. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1640. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1641. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1642.  
  1643. #define RCC_APB1RSTR_USBRST_Pos              (23U)                            
  1644. #define RCC_APB1RSTR_USBRST_Msk              (0x1U << RCC_APB1RSTR_USBRST_Pos) /*!< 0x00800000 */
  1645. #define RCC_APB1RSTR_USBRST                  RCC_APB1RSTR_USBRST_Msk           /*!< USB Device reset */
  1646.  
  1647. #define RCC_APB1RSTR_TIM5RST_Pos             (3U)                              
  1648. #define RCC_APB1RSTR_TIM5RST_Msk             (0x1U << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  1649. #define RCC_APB1RSTR_TIM5RST                 RCC_APB1RSTR_TIM5RST_Msk          /*!< Timer 5 reset */
  1650. #define RCC_APB1RSTR_TIM6RST_Pos             (4U)                              
  1651. #define RCC_APB1RSTR_TIM6RST_Msk             (0x1U << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  1652. #define RCC_APB1RSTR_TIM6RST                 RCC_APB1RSTR_TIM6RST_Msk          /*!< Timer 6 reset */
  1653. #define RCC_APB1RSTR_TIM7RST_Pos             (5U)                              
  1654. #define RCC_APB1RSTR_TIM7RST_Msk             (0x1U << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  1655. #define RCC_APB1RSTR_TIM7RST                 RCC_APB1RSTR_TIM7RST_Msk          /*!< Timer 7 reset */
  1656. #define RCC_APB1RSTR_SPI3RST_Pos             (15U)                            
  1657. #define RCC_APB1RSTR_SPI3RST_Msk             (0x1U << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  1658. #define RCC_APB1RSTR_SPI3RST                 RCC_APB1RSTR_SPI3RST_Msk          /*!< SPI 3 reset */
  1659. #define RCC_APB1RSTR_UART4RST_Pos            (19U)                            
  1660. #define RCC_APB1RSTR_UART4RST_Msk            (0x1U << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  1661. #define RCC_APB1RSTR_UART4RST                RCC_APB1RSTR_UART4RST_Msk         /*!< UART 4 reset */
  1662. #define RCC_APB1RSTR_UART5RST_Pos            (20U)                            
  1663. #define RCC_APB1RSTR_UART5RST_Msk            (0x1U << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  1664. #define RCC_APB1RSTR_UART5RST                RCC_APB1RSTR_UART5RST_Msk         /*!< UART 5 reset */
  1665.  
  1666.  
  1667.  
  1668.  
  1669. #define RCC_APB1RSTR_DACRST_Pos              (29U)                            
  1670. #define RCC_APB1RSTR_DACRST_Msk              (0x1U << RCC_APB1RSTR_DACRST_Pos) /*!< 0x20000000 */
  1671. #define RCC_APB1RSTR_DACRST                  RCC_APB1RSTR_DACRST_Msk           /*!< DAC interface reset */
  1672.  
  1673. /******************  Bit definition for RCC_AHBENR register  ******************/
  1674. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1675. #define RCC_AHBENR_DMA1EN_Msk                (0x1U << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1676. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1677. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1678. #define RCC_AHBENR_SRAMEN_Msk                (0x1U << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1679. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1680. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1681. #define RCC_AHBENR_FLITFEN_Msk               (0x1U << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1682. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1683. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1684. #define RCC_AHBENR_CRCEN_Msk                 (0x1U << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1685. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1686.  
  1687. #define RCC_AHBENR_DMA2EN_Pos                (1U)                              
  1688. #define RCC_AHBENR_DMA2EN_Msk                (0x1U << RCC_AHBENR_DMA2EN_Pos)   /*!< 0x00000002 */
  1689. #define RCC_AHBENR_DMA2EN                    RCC_AHBENR_DMA2EN_Msk             /*!< DMA2 clock enable */
  1690.  
  1691. #define RCC_AHBENR_FSMCEN_Pos                (8U)                              
  1692. #define RCC_AHBENR_FSMCEN_Msk                (0x1U << RCC_AHBENR_FSMCEN_Pos)   /*!< 0x00000100 */
  1693. #define RCC_AHBENR_FSMCEN                    RCC_AHBENR_FSMCEN_Msk             /*!< FSMC clock enable */
  1694. #define RCC_AHBENR_SDIOEN_Pos                (10U)                            
  1695. #define RCC_AHBENR_SDIOEN_Msk                (0x1U << RCC_AHBENR_SDIOEN_Pos)   /*!< 0x00000400 */
  1696. #define RCC_AHBENR_SDIOEN                    RCC_AHBENR_SDIOEN_Msk             /*!< SDIO clock enable */
  1697.  
  1698.  
  1699. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1700. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1701. #define RCC_APB2ENR_AFIOEN_Msk               (0x1U << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1702. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1703. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1704. #define RCC_APB2ENR_IOPAEN_Msk               (0x1U << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1705. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1706. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1707. #define RCC_APB2ENR_IOPBEN_Msk               (0x1U << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1708. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1709. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1710. #define RCC_APB2ENR_IOPCEN_Msk               (0x1U << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1711. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1712. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1713. #define RCC_APB2ENR_IOPDEN_Msk               (0x1U << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1714. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1715. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1716. #define RCC_APB2ENR_ADC1EN_Msk               (0x1U << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1717. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1718.  
  1719. #define RCC_APB2ENR_ADC2EN_Pos               (10U)                            
  1720. #define RCC_APB2ENR_ADC2EN_Msk               (0x1U << RCC_APB2ENR_ADC2EN_Pos)  /*!< 0x00000400 */
  1721. #define RCC_APB2ENR_ADC2EN                   RCC_APB2ENR_ADC2EN_Msk            /*!< ADC 2 interface clock enable */
  1722.  
  1723. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1724. #define RCC_APB2ENR_TIM1EN_Msk               (0x1U << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1725. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1726. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1727. #define RCC_APB2ENR_SPI1EN_Msk               (0x1U << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1728. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1729. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1730. #define RCC_APB2ENR_USART1EN_Msk             (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1731. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1732.  
  1733.  
  1734. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1735. #define RCC_APB2ENR_IOPEEN_Msk               (0x1U << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1736. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1737.  
  1738. #define RCC_APB2ENR_IOPFEN_Pos               (7U)                              
  1739. #define RCC_APB2ENR_IOPFEN_Msk               (0x1U << RCC_APB2ENR_IOPFEN_Pos)  /*!< 0x00000080 */
  1740. #define RCC_APB2ENR_IOPFEN                   RCC_APB2ENR_IOPFEN_Msk            /*!< I/O port F clock enable */
  1741. #define RCC_APB2ENR_IOPGEN_Pos               (8U)                              
  1742. #define RCC_APB2ENR_IOPGEN_Msk               (0x1U << RCC_APB2ENR_IOPGEN_Pos)  /*!< 0x00000100 */
  1743. #define RCC_APB2ENR_IOPGEN                   RCC_APB2ENR_IOPGEN_Msk            /*!< I/O port G clock enable */
  1744. #define RCC_APB2ENR_TIM8EN_Pos               (13U)                            
  1745. #define RCC_APB2ENR_TIM8EN_Msk               (0x1U << RCC_APB2ENR_TIM8EN_Pos)  /*!< 0x00002000 */
  1746. #define RCC_APB2ENR_TIM8EN                   RCC_APB2ENR_TIM8EN_Msk            /*!< TIM8 Timer clock enable */
  1747. #define RCC_APB2ENR_ADC3EN_Pos               (15U)                            
  1748. #define RCC_APB2ENR_ADC3EN_Msk               (0x1U << RCC_APB2ENR_ADC3EN_Pos)  /*!< 0x00008000 */
  1749. #define RCC_APB2ENR_ADC3EN                   RCC_APB2ENR_ADC3EN_Msk            /*!< DMA1 clock enable */
  1750.  
  1751.  
  1752.  
  1753. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1754. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1755. #define RCC_APB1ENR_TIM2EN_Msk               (0x1U << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1756. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1757. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1758. #define RCC_APB1ENR_TIM3EN_Msk               (0x1U << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1759. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1760. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1761. #define RCC_APB1ENR_WWDGEN_Msk               (0x1U << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1762. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1763. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1764. #define RCC_APB1ENR_USART2EN_Msk             (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1765. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1766. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1767. #define RCC_APB1ENR_I2C1EN_Msk               (0x1U << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1768. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1769.  
  1770. #define RCC_APB1ENR_CAN1EN_Pos               (25U)                            
  1771. #define RCC_APB1ENR_CAN1EN_Msk               (0x1U << RCC_APB1ENR_CAN1EN_Pos)  /*!< 0x02000000 */
  1772. #define RCC_APB1ENR_CAN1EN                   RCC_APB1ENR_CAN1EN_Msk            /*!< CAN1 clock enable */
  1773.  
  1774. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1775. #define RCC_APB1ENR_BKPEN_Msk                (0x1U << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1776. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1777. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1778. #define RCC_APB1ENR_PWREN_Msk                (0x1U << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1779. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1780.  
  1781. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1782. #define RCC_APB1ENR_TIM4EN_Msk               (0x1U << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1783. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1784. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1785. #define RCC_APB1ENR_SPI2EN_Msk               (0x1U << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1786. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1787. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1788. #define RCC_APB1ENR_USART3EN_Msk             (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1789. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1790. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1791. #define RCC_APB1ENR_I2C2EN_Msk               (0x1U << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1792. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1793.  
  1794. #define RCC_APB1ENR_USBEN_Pos                (23U)                            
  1795. #define RCC_APB1ENR_USBEN_Msk                (0x1U << RCC_APB1ENR_USBEN_Pos)   /*!< 0x00800000 */
  1796. #define RCC_APB1ENR_USBEN                    RCC_APB1ENR_USBEN_Msk             /*!< USB Device clock enable */
  1797.  
  1798. #define RCC_APB1ENR_TIM5EN_Pos               (3U)                              
  1799. #define RCC_APB1ENR_TIM5EN_Msk               (0x1U << RCC_APB1ENR_TIM5EN_Pos)  /*!< 0x00000008 */
  1800. #define RCC_APB1ENR_TIM5EN                   RCC_APB1ENR_TIM5EN_Msk            /*!< Timer 5 clock enable */
  1801. #define RCC_APB1ENR_TIM6EN_Pos               (4U)                              
  1802. #define RCC_APB1ENR_TIM6EN_Msk               (0x1U << RCC_APB1ENR_TIM6EN_Pos)  /*!< 0x00000010 */
  1803. #define RCC_APB1ENR_TIM6EN                   RCC_APB1ENR_TIM6EN_Msk            /*!< Timer 6 clock enable */
  1804. #define RCC_APB1ENR_TIM7EN_Pos               (5U)                              
  1805. #define RCC_APB1ENR_TIM7EN_Msk               (0x1U << RCC_APB1ENR_TIM7EN_Pos)  /*!< 0x00000020 */
  1806. #define RCC_APB1ENR_TIM7EN                   RCC_APB1ENR_TIM7EN_Msk            /*!< Timer 7 clock enable */
  1807. #define RCC_APB1ENR_SPI3EN_Pos               (15U)                            
  1808. #define RCC_APB1ENR_SPI3EN_Msk               (0x1U << RCC_APB1ENR_SPI3EN_Pos)  /*!< 0x00008000 */
  1809. #define RCC_APB1ENR_SPI3EN                   RCC_APB1ENR_SPI3EN_Msk            /*!< SPI 3 clock enable */
  1810. #define RCC_APB1ENR_UART4EN_Pos              (19U)                            
  1811. #define RCC_APB1ENR_UART4EN_Msk              (0x1U << RCC_APB1ENR_UART4EN_Pos) /*!< 0x00080000 */
  1812. #define RCC_APB1ENR_UART4EN                  RCC_APB1ENR_UART4EN_Msk           /*!< UART 4 clock enable */
  1813. #define RCC_APB1ENR_UART5EN_Pos              (20U)                            
  1814. #define RCC_APB1ENR_UART5EN_Msk              (0x1U << RCC_APB1ENR_UART5EN_Pos) /*!< 0x00100000 */
  1815. #define RCC_APB1ENR_UART5EN                  RCC_APB1ENR_UART5EN_Msk           /*!< UART 5 clock enable */
  1816.  
  1817.  
  1818.  
  1819.  
  1820. #define RCC_APB1ENR_DACEN_Pos                (29U)                            
  1821. #define RCC_APB1ENR_DACEN_Msk                (0x1U << RCC_APB1ENR_DACEN_Pos)   /*!< 0x20000000 */
  1822. #define RCC_APB1ENR_DACEN                    RCC_APB1ENR_DACEN_Msk             /*!< DAC interface clock enable */
  1823.  
  1824. /*******************  Bit definition for RCC_BDCR register  *******************/
  1825. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1826. #define RCC_BDCR_LSEON_Msk                   (0x1U << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1827. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1828. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1829. #define RCC_BDCR_LSERDY_Msk                  (0x1U << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1830. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1831. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1832. #define RCC_BDCR_LSEBYP_Msk                  (0x1U << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1833. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1834.  
  1835. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1836. #define RCC_BDCR_RTCSEL_Msk                  (0x3U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1837. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1838. #define RCC_BDCR_RTCSEL_0                    (0x1U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1839. #define RCC_BDCR_RTCSEL_1                    (0x2U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1840.  
  1841. /*!< RTC congiguration */
  1842. #define RCC_BDCR_RTCSEL_NOCLOCK              0x00000000U                       /*!< No clock */
  1843. #define RCC_BDCR_RTCSEL_LSE                  0x00000100U                       /*!< LSE oscillator clock used as RTC clock */
  1844. #define RCC_BDCR_RTCSEL_LSI                  0x00000200U                       /*!< LSI oscillator clock used as RTC clock */
  1845. #define RCC_BDCR_RTCSEL_HSE                  0x00000300U                       /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1846.  
  1847. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1848. #define RCC_BDCR_RTCEN_Msk                   (0x1U << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1849. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1850. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1851. #define RCC_BDCR_BDRST_Msk                   (0x1U << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1852. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1853.  
  1854. /*******************  Bit definition for RCC_CSR register  ********************/  
  1855. #define RCC_CSR_LSION_Pos                    (0U)                              
  1856. #define RCC_CSR_LSION_Msk                    (0x1U << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1857. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1858. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1859. #define RCC_CSR_LSIRDY_Msk                   (0x1U << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1860. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1861. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1862. #define RCC_CSR_RMVF_Msk                     (0x1U << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1863. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1864. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1865. #define RCC_CSR_PINRSTF_Msk                  (0x1U << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1866. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1867. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1868. #define RCC_CSR_PORRSTF_Msk                  (0x1U << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1869. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1870. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1871. #define RCC_CSR_SFTRSTF_Msk                  (0x1U << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1872. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1873. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1874. #define RCC_CSR_IWDGRSTF_Msk                 (0x1U << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1875. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1876. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1877. #define RCC_CSR_WWDGRSTF_Msk                 (0x1U << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1878. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1879. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1880. #define RCC_CSR_LPWRRSTF_Msk                 (0x1U << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1881. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1882.  
  1883.  
  1884.  
  1885. /******************************************************************************/
  1886. /*                                                                            */
  1887. /*                General Purpose and Alternate Function I/O                  */
  1888. /*                                                                            */
  1889. /******************************************************************************/
  1890.  
  1891. /*******************  Bit definition for GPIO_CRL register  *******************/
  1892. #define GPIO_CRL_MODE_Pos                    (0U)                              
  1893. #define GPIO_CRL_MODE_Msk                    (0x33333333U << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  1894. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  1895.  
  1896. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  1897. #define GPIO_CRL_MODE0_Msk                   (0x3U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  1898. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  1899. #define GPIO_CRL_MODE0_0                     (0x1U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  1900. #define GPIO_CRL_MODE0_1                     (0x2U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  1901.  
  1902. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  1903. #define GPIO_CRL_MODE1_Msk                   (0x3U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  1904. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  1905. #define GPIO_CRL_MODE1_0                     (0x1U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  1906. #define GPIO_CRL_MODE1_1                     (0x2U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  1907.  
  1908. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  1909. #define GPIO_CRL_MODE2_Msk                   (0x3U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  1910. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  1911. #define GPIO_CRL_MODE2_0                     (0x1U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  1912. #define GPIO_CRL_MODE2_1                     (0x2U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  1913.  
  1914. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  1915. #define GPIO_CRL_MODE3_Msk                   (0x3U << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  1916. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  1917. #define GPIO_CRL_MODE3_0                     (0x1U << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  1918. #define GPIO_CRL_MODE3_1                     (0x2U << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  1919.  
  1920. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  1921. #define GPIO_CRL_MODE4_Msk                   (0x3U << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  1922. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  1923. #define GPIO_CRL_MODE4_0                     (0x1U << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  1924. #define GPIO_CRL_MODE4_1                     (0x2U << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  1925.  
  1926. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  1927. #define GPIO_CRL_MODE5_Msk                   (0x3U << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  1928. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  1929. #define GPIO_CRL_MODE5_0                     (0x1U << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  1930. #define GPIO_CRL_MODE5_1                     (0x2U << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  1931.  
  1932. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  1933. #define GPIO_CRL_MODE6_Msk                   (0x3U << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  1934. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  1935. #define GPIO_CRL_MODE6_0                     (0x1U << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  1936. #define GPIO_CRL_MODE6_1                     (0x2U << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  1937.  
  1938. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  1939. #define GPIO_CRL_MODE7_Msk                   (0x3U << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  1940. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  1941. #define GPIO_CRL_MODE7_0                     (0x1U << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  1942. #define GPIO_CRL_MODE7_1                     (0x2U << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  1943.  
  1944. #define GPIO_CRL_CNF_Pos                     (2U)                              
  1945. #define GPIO_CRL_CNF_Msk                     (0x33333333U << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  1946. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  1947.  
  1948. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  1949. #define GPIO_CRL_CNF0_Msk                    (0x3U << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  1950. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  1951. #define GPIO_CRL_CNF0_0                      (0x1U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  1952. #define GPIO_CRL_CNF0_1                      (0x2U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  1953.  
  1954. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  1955. #define GPIO_CRL_CNF1_Msk                    (0x3U << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  1956. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  1957. #define GPIO_CRL_CNF1_0                      (0x1U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  1958. #define GPIO_CRL_CNF1_1                      (0x2U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  1959.  
  1960. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  1961. #define GPIO_CRL_CNF2_Msk                    (0x3U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  1962. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  1963. #define GPIO_CRL_CNF2_0                      (0x1U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  1964. #define GPIO_CRL_CNF2_1                      (0x2U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  1965.  
  1966. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  1967. #define GPIO_CRL_CNF3_Msk                    (0x3U << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  1968. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  1969. #define GPIO_CRL_CNF3_0                      (0x1U << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  1970. #define GPIO_CRL_CNF3_1                      (0x2U << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  1971.  
  1972. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  1973. #define GPIO_CRL_CNF4_Msk                    (0x3U << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  1974. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  1975. #define GPIO_CRL_CNF4_0                      (0x1U << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  1976. #define GPIO_CRL_CNF4_1                      (0x2U << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  1977.  
  1978. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  1979. #define GPIO_CRL_CNF5_Msk                    (0x3U << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  1980. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  1981. #define GPIO_CRL_CNF5_0                      (0x1U << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  1982. #define GPIO_CRL_CNF5_1                      (0x2U << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  1983.  
  1984. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  1985. #define GPIO_CRL_CNF6_Msk                    (0x3U << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  1986. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  1987. #define GPIO_CRL_CNF6_0                      (0x1U << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  1988. #define GPIO_CRL_CNF6_1                      (0x2U << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  1989.  
  1990. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  1991. #define GPIO_CRL_CNF7_Msk                    (0x3U << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  1992. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  1993. #define GPIO_CRL_CNF7_0                      (0x1U << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  1994. #define GPIO_CRL_CNF7_1                      (0x2U << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  1995.  
  1996. /*******************  Bit definition for GPIO_CRH register  *******************/
  1997. #define GPIO_CRH_MODE_Pos                    (0U)                              
  1998. #define GPIO_CRH_MODE_Msk                    (0x33333333U << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  1999. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  2000.  
  2001. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  2002. #define GPIO_CRH_MODE8_Msk                   (0x3U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  2003. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  2004. #define GPIO_CRH_MODE8_0                     (0x1U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  2005. #define GPIO_CRH_MODE8_1                     (0x2U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  2006.  
  2007. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  2008. #define GPIO_CRH_MODE9_Msk                   (0x3U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  2009. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  2010. #define GPIO_CRH_MODE9_0                     (0x1U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  2011. #define GPIO_CRH_MODE9_1                     (0x2U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  2012.  
  2013. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  2014. #define GPIO_CRH_MODE10_Msk                  (0x3U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  2015. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  2016. #define GPIO_CRH_MODE10_0                    (0x1U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  2017. #define GPIO_CRH_MODE10_1                    (0x2U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  2018.  
  2019. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  2020. #define GPIO_CRH_MODE11_Msk                  (0x3U << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  2021. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  2022. #define GPIO_CRH_MODE11_0                    (0x1U << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  2023. #define GPIO_CRH_MODE11_1                    (0x2U << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  2024.  
  2025. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  2026. #define GPIO_CRH_MODE12_Msk                  (0x3U << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  2027. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  2028. #define GPIO_CRH_MODE12_0                    (0x1U << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  2029. #define GPIO_CRH_MODE12_1                    (0x2U << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  2030.  
  2031. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  2032. #define GPIO_CRH_MODE13_Msk                  (0x3U << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  2033. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  2034. #define GPIO_CRH_MODE13_0                    (0x1U << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  2035. #define GPIO_CRH_MODE13_1                    (0x2U << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  2036.  
  2037. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  2038. #define GPIO_CRH_MODE14_Msk                  (0x3U << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  2039. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  2040. #define GPIO_CRH_MODE14_0                    (0x1U << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  2041. #define GPIO_CRH_MODE14_1                    (0x2U << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  2042.  
  2043. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  2044. #define GPIO_CRH_MODE15_Msk                  (0x3U << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  2045. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  2046. #define GPIO_CRH_MODE15_0                    (0x1U << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  2047. #define GPIO_CRH_MODE15_1                    (0x2U << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  2048.  
  2049. #define GPIO_CRH_CNF_Pos                     (2U)                              
  2050. #define GPIO_CRH_CNF_Msk                     (0x33333333U << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  2051. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  2052.  
  2053. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  2054. #define GPIO_CRH_CNF8_Msk                    (0x3U << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  2055. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  2056. #define GPIO_CRH_CNF8_0                      (0x1U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  2057. #define GPIO_CRH_CNF8_1                      (0x2U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  2058.  
  2059. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  2060. #define GPIO_CRH_CNF9_Msk                    (0x3U << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  2061. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  2062. #define GPIO_CRH_CNF9_0                      (0x1U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  2063. #define GPIO_CRH_CNF9_1                      (0x2U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  2064.  
  2065. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  2066. #define GPIO_CRH_CNF10_Msk                   (0x3U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  2067. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  2068. #define GPIO_CRH_CNF10_0                     (0x1U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  2069. #define GPIO_CRH_CNF10_1                     (0x2U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  2070.  
  2071. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  2072. #define GPIO_CRH_CNF11_Msk                   (0x3U << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  2073. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  2074. #define GPIO_CRH_CNF11_0                     (0x1U << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  2075. #define GPIO_CRH_CNF11_1                     (0x2U << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  2076.  
  2077. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  2078. #define GPIO_CRH_CNF12_Msk                   (0x3U << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  2079. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  2080. #define GPIO_CRH_CNF12_0                     (0x1U << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  2081. #define GPIO_CRH_CNF12_1                     (0x2U << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  2082.  
  2083. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  2084. #define GPIO_CRH_CNF13_Msk                   (0x3U << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  2085. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  2086. #define GPIO_CRH_CNF13_0                     (0x1U << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  2087. #define GPIO_CRH_CNF13_1                     (0x2U << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  2088.  
  2089. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  2090. #define GPIO_CRH_CNF14_Msk                   (0x3U << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  2091. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  2092. #define GPIO_CRH_CNF14_0                     (0x1U << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  2093. #define GPIO_CRH_CNF14_1                     (0x2U << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  2094.  
  2095. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  2096. #define GPIO_CRH_CNF15_Msk                   (0x3U << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  2097. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  2098. #define GPIO_CRH_CNF15_0                     (0x1U << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  2099. #define GPIO_CRH_CNF15_1                     (0x2U << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  2100.  
  2101. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  2102. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  2103. #define GPIO_IDR_IDR0_Msk                    (0x1U << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  2104. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  2105. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  2106. #define GPIO_IDR_IDR1_Msk                    (0x1U << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  2107. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  2108. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  2109. #define GPIO_IDR_IDR2_Msk                    (0x1U << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  2110. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  2111. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  2112. #define GPIO_IDR_IDR3_Msk                    (0x1U << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  2113. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  2114. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  2115. #define GPIO_IDR_IDR4_Msk                    (0x1U << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  2116. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  2117. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  2118. #define GPIO_IDR_IDR5_Msk                    (0x1U << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  2119. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  2120. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  2121. #define GPIO_IDR_IDR6_Msk                    (0x1U << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  2122. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  2123. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  2124. #define GPIO_IDR_IDR7_Msk                    (0x1U << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  2125. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  2126. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  2127. #define GPIO_IDR_IDR8_Msk                    (0x1U << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  2128. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  2129. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  2130. #define GPIO_IDR_IDR9_Msk                    (0x1U << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  2131. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  2132. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  2133. #define GPIO_IDR_IDR10_Msk                   (0x1U << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  2134. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  2135. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  2136. #define GPIO_IDR_IDR11_Msk                   (0x1U << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  2137. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  2138. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  2139. #define GPIO_IDR_IDR12_Msk                   (0x1U << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  2140. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  2141. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  2142. #define GPIO_IDR_IDR13_Msk                   (0x1U << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  2143. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  2144. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  2145. #define GPIO_IDR_IDR14_Msk                   (0x1U << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  2146. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  2147. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  2148. #define GPIO_IDR_IDR15_Msk                   (0x1U << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  2149. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  2150.  
  2151. /*******************  Bit definition for GPIO_ODR register  *******************/
  2152. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  2153. #define GPIO_ODR_ODR0_Msk                    (0x1U << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  2154. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  2155. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  2156. #define GPIO_ODR_ODR1_Msk                    (0x1U << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  2157. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  2158. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  2159. #define GPIO_ODR_ODR2_Msk                    (0x1U << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  2160. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  2161. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  2162. #define GPIO_ODR_ODR3_Msk                    (0x1U << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  2163. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  2164. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  2165. #define GPIO_ODR_ODR4_Msk                    (0x1U << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  2166. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  2167. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  2168. #define GPIO_ODR_ODR5_Msk                    (0x1U << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  2169. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  2170. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  2171. #define GPIO_ODR_ODR6_Msk                    (0x1U << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  2172. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  2173. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  2174. #define GPIO_ODR_ODR7_Msk                    (0x1U << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  2175. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  2176. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  2177. #define GPIO_ODR_ODR8_Msk                    (0x1U << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  2178. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  2179. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  2180. #define GPIO_ODR_ODR9_Msk                    (0x1U << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  2181. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  2182. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  2183. #define GPIO_ODR_ODR10_Msk                   (0x1U << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  2184. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  2185. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  2186. #define GPIO_ODR_ODR11_Msk                   (0x1U << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  2187. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  2188. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  2189. #define GPIO_ODR_ODR12_Msk                   (0x1U << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  2190. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  2191. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  2192. #define GPIO_ODR_ODR13_Msk                   (0x1U << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  2193. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  2194. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  2195. #define GPIO_ODR_ODR14_Msk                   (0x1U << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  2196. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  2197. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  2198. #define GPIO_ODR_ODR15_Msk                   (0x1U << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  2199. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  2200.  
  2201. /******************  Bit definition for GPIO_BSRR register  *******************/
  2202. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  2203. #define GPIO_BSRR_BS0_Msk                    (0x1U << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  2204. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  2205. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  2206. #define GPIO_BSRR_BS1_Msk                    (0x1U << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  2207. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  2208. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  2209. #define GPIO_BSRR_BS2_Msk                    (0x1U << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  2210. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  2211. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  2212. #define GPIO_BSRR_BS3_Msk                    (0x1U << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  2213. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  2214. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  2215. #define GPIO_BSRR_BS4_Msk                    (0x1U << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  2216. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  2217. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  2218. #define GPIO_BSRR_BS5_Msk                    (0x1U << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  2219. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  2220. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  2221. #define GPIO_BSRR_BS6_Msk                    (0x1U << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  2222. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  2223. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  2224. #define GPIO_BSRR_BS7_Msk                    (0x1U << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  2225. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  2226. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  2227. #define GPIO_BSRR_BS8_Msk                    (0x1U << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  2228. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  2229. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  2230. #define GPIO_BSRR_BS9_Msk                    (0x1U << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  2231. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  2232. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  2233. #define GPIO_BSRR_BS10_Msk                   (0x1U << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  2234. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  2235. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  2236. #define GPIO_BSRR_BS11_Msk                   (0x1U << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  2237. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  2238. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  2239. #define GPIO_BSRR_BS12_Msk                   (0x1U << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  2240. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  2241. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  2242. #define GPIO_BSRR_BS13_Msk                   (0x1U << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  2243. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  2244. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  2245. #define GPIO_BSRR_BS14_Msk                   (0x1U << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  2246. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  2247. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  2248. #define GPIO_BSRR_BS15_Msk                   (0x1U << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  2249. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  2250.  
  2251. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  2252. #define GPIO_BSRR_BR0_Msk                    (0x1U << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  2253. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  2254. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  2255. #define GPIO_BSRR_BR1_Msk                    (0x1U << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  2256. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  2257. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  2258. #define GPIO_BSRR_BR2_Msk                    (0x1U << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  2259. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  2260. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  2261. #define GPIO_BSRR_BR3_Msk                    (0x1U << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  2262. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  2263. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  2264. #define GPIO_BSRR_BR4_Msk                    (0x1U << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  2265. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  2266. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  2267. #define GPIO_BSRR_BR5_Msk                    (0x1U << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  2268. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  2269. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  2270. #define GPIO_BSRR_BR6_Msk                    (0x1U << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  2271. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  2272. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  2273. #define GPIO_BSRR_BR7_Msk                    (0x1U << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  2274. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  2275. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  2276. #define GPIO_BSRR_BR8_Msk                    (0x1U << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  2277. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  2278. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  2279. #define GPIO_BSRR_BR9_Msk                    (0x1U << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  2280. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  2281. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  2282. #define GPIO_BSRR_BR10_Msk                   (0x1U << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  2283. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  2284. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  2285. #define GPIO_BSRR_BR11_Msk                   (0x1U << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  2286. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  2287. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  2288. #define GPIO_BSRR_BR12_Msk                   (0x1U << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  2289. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  2290. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  2291. #define GPIO_BSRR_BR13_Msk                   (0x1U << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  2292. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  2293. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  2294. #define GPIO_BSRR_BR14_Msk                   (0x1U << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  2295. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  2296. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  2297. #define GPIO_BSRR_BR15_Msk                   (0x1U << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  2298. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  2299.  
  2300. /*******************  Bit definition for GPIO_BRR register  *******************/
  2301. #define GPIO_BRR_BR0_Pos                     (0U)                              
  2302. #define GPIO_BRR_BR0_Msk                     (0x1U << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  2303. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  2304. #define GPIO_BRR_BR1_Pos                     (1U)                              
  2305. #define GPIO_BRR_BR1_Msk                     (0x1U << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  2306. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  2307. #define GPIO_BRR_BR2_Pos                     (2U)                              
  2308. #define GPIO_BRR_BR2_Msk                     (0x1U << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  2309. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  2310. #define GPIO_BRR_BR3_Pos                     (3U)                              
  2311. #define GPIO_BRR_BR3_Msk                     (0x1U << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  2312. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  2313. #define GPIO_BRR_BR4_Pos                     (4U)                              
  2314. #define GPIO_BRR_BR4_Msk                     (0x1U << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  2315. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  2316. #define GPIO_BRR_BR5_Pos                     (5U)                              
  2317. #define GPIO_BRR_BR5_Msk                     (0x1U << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  2318. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  2319. #define GPIO_BRR_BR6_Pos                     (6U)                              
  2320. #define GPIO_BRR_BR6_Msk                     (0x1U << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  2321. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  2322. #define GPIO_BRR_BR7_Pos                     (7U)                              
  2323. #define GPIO_BRR_BR7_Msk                     (0x1U << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  2324. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  2325. #define GPIO_BRR_BR8_Pos                     (8U)                              
  2326. #define GPIO_BRR_BR8_Msk                     (0x1U << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  2327. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  2328. #define GPIO_BRR_BR9_Pos                     (9U)                              
  2329. #define GPIO_BRR_BR9_Msk                     (0x1U << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  2330. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  2331. #define GPIO_BRR_BR10_Pos                    (10U)                            
  2332. #define GPIO_BRR_BR10_Msk                    (0x1U << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  2333. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  2334. #define GPIO_BRR_BR11_Pos                    (11U)                            
  2335. #define GPIO_BRR_BR11_Msk                    (0x1U << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  2336. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  2337. #define GPIO_BRR_BR12_Pos                    (12U)                            
  2338. #define GPIO_BRR_BR12_Msk                    (0x1U << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  2339. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  2340. #define GPIO_BRR_BR13_Pos                    (13U)                            
  2341. #define GPIO_BRR_BR13_Msk                    (0x1U << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  2342. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  2343. #define GPIO_BRR_BR14_Pos                    (14U)                            
  2344. #define GPIO_BRR_BR14_Msk                    (0x1U << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  2345. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  2346. #define GPIO_BRR_BR15_Pos                    (15U)                            
  2347. #define GPIO_BRR_BR15_Msk                    (0x1U << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  2348. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  2349.  
  2350. /******************  Bit definition for GPIO_LCKR register  *******************/
  2351. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  2352. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  2353. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  2354. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  2355. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  2356. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  2357. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  2358. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  2359. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  2360. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  2361. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  2362. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  2363. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  2364. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  2365. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  2366. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  2367. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  2368. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  2369. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  2370. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  2371. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  2372. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  2373. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  2374. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  2375. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  2376. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  2377. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  2378. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  2379. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  2380. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  2381. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  2382. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  2383. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  2384. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  2385. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  2386. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  2387. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  2388. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  2389. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  2390. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  2391. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  2392. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  2393. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  2394. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  2395. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  2396. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  2397. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  2398. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  2399. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  2400. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  2401. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  2402.  
  2403. /*----------------------------------------------------------------------------*/
  2404.  
  2405. /******************  Bit definition for AFIO_EVCR register  *******************/
  2406. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  2407. #define AFIO_EVCR_PIN_Msk                    (0xFU << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  2408. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  2409. #define AFIO_EVCR_PIN_0                      (0x1U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  2410. #define AFIO_EVCR_PIN_1                      (0x2U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  2411. #define AFIO_EVCR_PIN_2                      (0x4U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  2412. #define AFIO_EVCR_PIN_3                      (0x8U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  2413.  
  2414. /*!< PIN configuration */
  2415. #define AFIO_EVCR_PIN_PX0                    0x00000000U                       /*!< Pin 0 selected */
  2416. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  2417. #define AFIO_EVCR_PIN_PX1_Msk                (0x1U << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  2418. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  2419. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  2420. #define AFIO_EVCR_PIN_PX2_Msk                (0x1U << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  2421. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  2422. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  2423. #define AFIO_EVCR_PIN_PX3_Msk                (0x3U << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  2424. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  2425. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  2426. #define AFIO_EVCR_PIN_PX4_Msk                (0x1U << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  2427. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  2428. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  2429. #define AFIO_EVCR_PIN_PX5_Msk                (0x5U << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  2430. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  2431. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  2432. #define AFIO_EVCR_PIN_PX6_Msk                (0x3U << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  2433. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  2434. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  2435. #define AFIO_EVCR_PIN_PX7_Msk                (0x7U << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  2436. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  2437. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  2438. #define AFIO_EVCR_PIN_PX8_Msk                (0x1U << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  2439. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  2440. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  2441. #define AFIO_EVCR_PIN_PX9_Msk                (0x9U << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  2442. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  2443. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  2444. #define AFIO_EVCR_PIN_PX10_Msk               (0x5U << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  2445. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  2446. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  2447. #define AFIO_EVCR_PIN_PX11_Msk               (0xBU << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  2448. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  2449. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  2450. #define AFIO_EVCR_PIN_PX12_Msk               (0x3U << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  2451. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  2452. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  2453. #define AFIO_EVCR_PIN_PX13_Msk               (0xDU << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  2454. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  2455. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  2456. #define AFIO_EVCR_PIN_PX14_Msk               (0x7U << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  2457. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  2458. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  2459. #define AFIO_EVCR_PIN_PX15_Msk               (0xFU << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  2460. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  2461.  
  2462. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  2463. #define AFIO_EVCR_PORT_Msk                   (0x7U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  2464. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  2465. #define AFIO_EVCR_PORT_0                     (0x1U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  2466. #define AFIO_EVCR_PORT_1                     (0x2U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  2467. #define AFIO_EVCR_PORT_2                     (0x4U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  2468.  
  2469. /*!< PORT configuration */
  2470. #define AFIO_EVCR_PORT_PA                    0x00000000                        /*!< Port A selected */
  2471. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  2472. #define AFIO_EVCR_PORT_PB_Msk                (0x1U << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  2473. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  2474. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  2475. #define AFIO_EVCR_PORT_PC_Msk                (0x1U << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  2476. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  2477. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  2478. #define AFIO_EVCR_PORT_PD_Msk                (0x3U << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  2479. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  2480. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  2481. #define AFIO_EVCR_PORT_PE_Msk                (0x1U << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  2482. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  2483.  
  2484. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  2485. #define AFIO_EVCR_EVOE_Msk                   (0x1U << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  2486. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  2487.  
  2488. /******************  Bit definition for AFIO_MAPR register  *******************/
  2489. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  2490. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1U << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  2491. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  2492. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  2493. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1U << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  2494. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  2495. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  2496. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1U << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  2497. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  2498. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  2499. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1U << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  2500. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  2501.  
  2502. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  2503. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  2504. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  2505. #define AFIO_MAPR_USART3_REMAP_0             (0x1U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  2506. #define AFIO_MAPR_USART3_REMAP_1             (0x2U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  2507.  
  2508. /* USART3_REMAP configuration */
  2509. #define AFIO_MAPR_USART3_REMAP_NOREMAP       0x00000000U                          /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  2510. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  2511. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  2512. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  2513. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  2514. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3U << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  2515. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  2516.  
  2517. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  2518. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  2519. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  2520. #define AFIO_MAPR_TIM1_REMAP_0               (0x1U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  2521. #define AFIO_MAPR_TIM1_REMAP_1               (0x2U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  2522.  
  2523. /*!< TIM1_REMAP configuration */
  2524. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         0x00000000U                          /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  2525. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  2526. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  2527. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  2528. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  2529. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  2530. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  2531.  
  2532. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  2533. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  2534. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  2535. #define AFIO_MAPR_TIM2_REMAP_0               (0x1U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  2536. #define AFIO_MAPR_TIM2_REMAP_1               (0x2U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  2537.  
  2538. /*!< TIM2_REMAP configuration */
  2539. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  2540. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  2541. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  2542. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  2543. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  2544. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  2545. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  2546. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  2547. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  2548. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  2549.  
  2550. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  2551. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  2552. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  2553. #define AFIO_MAPR_TIM3_REMAP_0               (0x1U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  2554. #define AFIO_MAPR_TIM3_REMAP_1               (0x2U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  2555.  
  2556. /*!< TIM3_REMAP configuration */
  2557. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  2558. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2559. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2560. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2561. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2562. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2563. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2564.  
  2565. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2566. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1U << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2567. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2568.  
  2569. #define AFIO_MAPR_CAN_REMAP_Pos              (13U)                            
  2570. #define AFIO_MAPR_CAN_REMAP_Msk              (0x3U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00006000 */
  2571. #define AFIO_MAPR_CAN_REMAP                  AFIO_MAPR_CAN_REMAP_Msk           /*!< CAN_REMAP[1:0] bits (CAN Alternate function remapping) */
  2572. #define AFIO_MAPR_CAN_REMAP_0                (0x1U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00002000 */
  2573. #define AFIO_MAPR_CAN_REMAP_1                (0x2U << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00004000 */
  2574.  
  2575. /*!< CAN_REMAP configuration */
  2576. #define AFIO_MAPR_CAN_REMAP_REMAP1           0x00000000U                          /*!< CANRX mapped to PA11, CANTX mapped to PA12 */
  2577. #define AFIO_MAPR_CAN_REMAP_REMAP2_Pos       (14U)                            
  2578. #define AFIO_MAPR_CAN_REMAP_REMAP2_Msk       (0x1U << AFIO_MAPR_CAN_REMAP_REMAP2_Pos) /*!< 0x00004000 */
  2579. #define AFIO_MAPR_CAN_REMAP_REMAP2           AFIO_MAPR_CAN_REMAP_REMAP2_Msk    /*!< CANRX mapped to PB8, CANTX mapped to PB9 */
  2580. #define AFIO_MAPR_CAN_REMAP_REMAP3_Pos       (13U)                            
  2581. #define AFIO_MAPR_CAN_REMAP_REMAP3_Msk       (0x3U << AFIO_MAPR_CAN_REMAP_REMAP3_Pos) /*!< 0x00006000 */
  2582. #define AFIO_MAPR_CAN_REMAP_REMAP3           AFIO_MAPR_CAN_REMAP_REMAP3_Msk    /*!< CANRX mapped to PD0, CANTX mapped to PD1 */
  2583.  
  2584. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2585. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1U << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2586. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2587. #define AFIO_MAPR_TIM5CH4_IREMAP_Pos         (16U)                            
  2588. #define AFIO_MAPR_TIM5CH4_IREMAP_Msk         (0x1U << AFIO_MAPR_TIM5CH4_IREMAP_Pos) /*!< 0x00010000 */
  2589. #define AFIO_MAPR_TIM5CH4_IREMAP             AFIO_MAPR_TIM5CH4_IREMAP_Msk      /*!< TIM5 Channel4 Internal Remap */
  2590. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP_Pos     (17U)                            
  2591. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP_Msk     (0x1U << AFIO_MAPR_ADC1_ETRGINJ_REMAP_Pos) /*!< 0x00020000 */
  2592. #define AFIO_MAPR_ADC1_ETRGINJ_REMAP         AFIO_MAPR_ADC1_ETRGINJ_REMAP_Msk  /*!< ADC 1 External Trigger Injected Conversion remapping */
  2593. #define AFIO_MAPR_ADC1_ETRGREG_REMAP_Pos     (18U)                            
  2594. #define AFIO_MAPR_ADC1_ETRGREG_REMAP_Msk     (0x1U << AFIO_MAPR_ADC1_ETRGREG_REMAP_Pos) /*!< 0x00040000 */
  2595. #define AFIO_MAPR_ADC1_ETRGREG_REMAP         AFIO_MAPR_ADC1_ETRGREG_REMAP_Msk  /*!< ADC 1 External Trigger Regular Conversion remapping */
  2596. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP_Pos     (19U)                            
  2597. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP_Msk     (0x1U << AFIO_MAPR_ADC2_ETRGINJ_REMAP_Pos) /*!< 0x00080000 */
  2598. #define AFIO_MAPR_ADC2_ETRGINJ_REMAP         AFIO_MAPR_ADC2_ETRGINJ_REMAP_Msk  /*!< ADC 2 External Trigger Injected Conversion remapping */
  2599. #define AFIO_MAPR_ADC2_ETRGREG_REMAP_Pos     (20U)                            
  2600. #define AFIO_MAPR_ADC2_ETRGREG_REMAP_Msk     (0x1U << AFIO_MAPR_ADC2_ETRGREG_REMAP_Pos) /*!< 0x00100000 */
  2601. #define AFIO_MAPR_ADC2_ETRGREG_REMAP         AFIO_MAPR_ADC2_ETRGREG_REMAP_Msk  /*!< ADC 2 External Trigger Regular Conversion remapping */
  2602.  
  2603. /*!< SWJ_CFG configuration */
  2604. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2605. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2606. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2607. #define AFIO_MAPR_SWJ_CFG_0                  (0x1U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2608. #define AFIO_MAPR_SWJ_CFG_1                  (0x2U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2609. #define AFIO_MAPR_SWJ_CFG_2                  (0x4U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2610.  
  2611. #define AFIO_MAPR_SWJ_CFG_RESET              0x00000000U                          /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2612. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2613. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1U << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2614. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2615. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2616. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1U << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2617. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2618. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2619. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1U << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2620. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2621.  
  2622.  
  2623. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2624. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2625. #define AFIO_EXTICR1_EXTI0_Msk               (0xFU << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2626. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2627. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2628. #define AFIO_EXTICR1_EXTI1_Msk               (0xFU << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2629. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2630. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2631. #define AFIO_EXTICR1_EXTI2_Msk               (0xFU << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2632. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2633. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2634. #define AFIO_EXTICR1_EXTI3_Msk               (0xFU << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2635. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2636.  
  2637. /*!< EXTI0 configuration */
  2638. #define AFIO_EXTICR1_EXTI0_PA                0x00000000U                          /*!< PA[0] pin */
  2639. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2640. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2641. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2642. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2643. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2644. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2645. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2646. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2647. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2648. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2649. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2650. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2651. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2652. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2653. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2654. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2655. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2656. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2657.  
  2658. /*!< EXTI1 configuration */
  2659. #define AFIO_EXTICR1_EXTI1_PA                0x00000000U                          /*!< PA[1] pin */
  2660. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2661. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2662. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2663. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2664. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2665. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2666. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2667. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2668. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2669. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2670. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2671. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2672. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2673. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2674. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2675. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2676. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2677. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2678.  
  2679. /*!< EXTI2 configuration */  
  2680. #define AFIO_EXTICR1_EXTI2_PA                0x00000000U                          /*!< PA[2] pin */
  2681. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2682. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2683. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2684. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2685. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2686. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2687. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2688. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2689. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2690. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  2691. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  2692. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  2693. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  2694. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  2695. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  2696. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  2697. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  2698. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  2699.  
  2700. /*!< EXTI3 configuration */
  2701. #define AFIO_EXTICR1_EXTI3_PA                0x00000000U                          /*!< PA[3] pin */
  2702. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  2703. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  2704. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  2705. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  2706. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  2707. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  2708. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  2709. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  2710. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  2711. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  2712. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  2713. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  2714. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  2715. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  2716. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  2717. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  2718. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  2719. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  2720.  
  2721. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  2722. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  2723. #define AFIO_EXTICR2_EXTI4_Msk               (0xFU << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  2724. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  2725. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  2726. #define AFIO_EXTICR2_EXTI5_Msk               (0xFU << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  2727. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  2728. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  2729. #define AFIO_EXTICR2_EXTI6_Msk               (0xFU << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  2730. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  2731. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  2732. #define AFIO_EXTICR2_EXTI7_Msk               (0xFU << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  2733. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  2734.  
  2735. /*!< EXTI4 configuration */
  2736. #define AFIO_EXTICR2_EXTI4_PA                0x00000000U                          /*!< PA[4] pin */
  2737. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  2738. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  2739. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  2740. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  2741. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  2742. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  2743. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  2744. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  2745. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  2746. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  2747. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  2748. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  2749. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  2750. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  2751. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  2752. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  2753. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  2754. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  2755.  
  2756. /* EXTI5 configuration */
  2757. #define AFIO_EXTICR2_EXTI5_PA                0x00000000U                          /*!< PA[5] pin */
  2758. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  2759. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  2760. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  2761. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  2762. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  2763. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  2764. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  2765. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  2766. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  2767. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  2768. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  2769. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  2770. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  2771. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  2772. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  2773. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  2774. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  2775. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  2776.  
  2777. /*!< EXTI6 configuration */  
  2778. #define AFIO_EXTICR2_EXTI6_PA                0x00000000U                          /*!< PA[6] pin */
  2779. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  2780. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  2781. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  2782. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  2783. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  2784. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  2785. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  2786. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  2787. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  2788. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  2789. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  2790. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  2791. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  2792. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  2793. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  2794. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  2795. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  2796. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  2797.  
  2798. /*!< EXTI7 configuration */
  2799. #define AFIO_EXTICR2_EXTI7_PA                0x00000000U                          /*!< PA[7] pin */
  2800. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  2801. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  2802. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  2803. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  2804. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  2805. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  2806. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  2807. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  2808. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  2809. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  2810. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  2811. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  2812. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  2813. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  2814. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  2815. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  2816. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  2817. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  2818.  
  2819. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  2820. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  2821. #define AFIO_EXTICR3_EXTI8_Msk               (0xFU << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  2822. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  2823. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  2824. #define AFIO_EXTICR3_EXTI9_Msk               (0xFU << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  2825. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  2826. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  2827. #define AFIO_EXTICR3_EXTI10_Msk              (0xFU << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  2828. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  2829. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  2830. #define AFIO_EXTICR3_EXTI11_Msk              (0xFU << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  2831. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  2832.  
  2833. /*!< EXTI8 configuration */
  2834. #define AFIO_EXTICR3_EXTI8_PA                0x00000000U                          /*!< PA[8] pin */
  2835. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  2836. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  2837. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  2838. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  2839. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  2840. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  2841. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  2842. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  2843. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  2844. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  2845. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  2846. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  2847. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  2848. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  2849. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  2850. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  2851. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  2852. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  2853.  
  2854. /*!< EXTI9 configuration */
  2855. #define AFIO_EXTICR3_EXTI9_PA                0x00000000U                          /*!< PA[9] pin */
  2856. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  2857. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  2858. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  2859. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  2860. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  2861. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  2862. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  2863. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  2864. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  2865. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  2866. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  2867. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  2868. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  2869. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  2870. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  2871. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  2872. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  2873. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  2874.  
  2875. /*!< EXTI10 configuration */  
  2876. #define AFIO_EXTICR3_EXTI10_PA               0x00000000U                          /*!< PA[10] pin */
  2877. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  2878. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  2879. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  2880. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  2881. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  2882. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  2883. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  2884. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  2885. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  2886. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  2887. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  2888. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  2889. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  2890. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  2891. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  2892. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  2893. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  2894. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  2895.  
  2896. /*!< EXTI11 configuration */
  2897. #define AFIO_EXTICR3_EXTI11_PA               0x00000000U                          /*!< PA[11] pin */
  2898. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  2899. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  2900. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  2901. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  2902. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  2903. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  2904. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  2905. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  2906. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  2907. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  2908. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  2909. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  2910. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  2911. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  2912. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  2913. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  2914. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  2915. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  2916.  
  2917. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  2918. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  2919. #define AFIO_EXTICR4_EXTI12_Msk              (0xFU << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  2920. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  2921. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  2922. #define AFIO_EXTICR4_EXTI13_Msk              (0xFU << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  2923. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  2924. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  2925. #define AFIO_EXTICR4_EXTI14_Msk              (0xFU << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  2926. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  2927. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  2928. #define AFIO_EXTICR4_EXTI15_Msk              (0xFU << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  2929. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  2930.  
  2931. /* EXTI12 configuration */
  2932. #define AFIO_EXTICR4_EXTI12_PA               0x00000000U                          /*!< PA[12] pin */
  2933. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  2934. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  2935. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  2936. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  2937. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  2938. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  2939. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  2940. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  2941. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  2942. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  2943. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  2944. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  2945. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  2946. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  2947. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  2948. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  2949. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  2950. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  2951.  
  2952. /* EXTI13 configuration */
  2953. #define AFIO_EXTICR4_EXTI13_PA               0x00000000U                          /*!< PA[13] pin */
  2954. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  2955. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  2956. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  2957. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  2958. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  2959. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  2960. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  2961. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  2962. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  2963. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  2964. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  2965. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  2966. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  2967. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  2968. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  2969. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  2970. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  2971. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  2972.  
  2973. /*!< EXTI14 configuration */  
  2974. #define AFIO_EXTICR4_EXTI14_PA               0x00000000U                          /*!< PA[14] pin */
  2975. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  2976. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  2977. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  2978. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  2979. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  2980. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  2981. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  2982. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  2983. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  2984. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  2985. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  2986. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  2987. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  2988. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  2989. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  2990. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  2991. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  2992. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  2993.  
  2994. /*!< EXTI15 configuration */
  2995. #define AFIO_EXTICR4_EXTI15_PA               0x00000000U                          /*!< PA[15] pin */
  2996. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  2997. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  2998. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  2999. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  3000. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  3001. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  3002. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  3003. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  3004. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  3005. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  3006. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  3007. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  3008. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  3009. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  3010. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  3011. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  3012. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  3013. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  3014.  
  3015. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  3016.  
  3017.  
  3018. #define AFIO_MAPR2_FSMC_NADV_REMAP_Pos       (10U)                            
  3019. #define AFIO_MAPR2_FSMC_NADV_REMAP_Msk       (0x1U << AFIO_MAPR2_FSMC_NADV_REMAP_Pos) /*!< 0x00000400 */
  3020. #define AFIO_MAPR2_FSMC_NADV_REMAP           AFIO_MAPR2_FSMC_NADV_REMAP_Msk    /*!< FSMC NADV remapping */
  3021.  
  3022. /******************************************************************************/
  3023. /*                                                                            */
  3024. /*                    External Interrupt/Event Controller                     */
  3025. /*                                                                            */
  3026. /******************************************************************************/
  3027.  
  3028. /*******************  Bit definition for EXTI_IMR register  *******************/
  3029. #define EXTI_IMR_MR0_Pos                    (0U)                              
  3030. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  3031. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  3032. #define EXTI_IMR_MR1_Pos                    (1U)                              
  3033. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  3034. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  3035. #define EXTI_IMR_MR2_Pos                    (2U)                              
  3036. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  3037. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  3038. #define EXTI_IMR_MR3_Pos                    (3U)                              
  3039. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  3040. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  3041. #define EXTI_IMR_MR4_Pos                    (4U)                              
  3042. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  3043. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  3044. #define EXTI_IMR_MR5_Pos                    (5U)                              
  3045. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  3046. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  3047. #define EXTI_IMR_MR6_Pos                    (6U)                              
  3048. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  3049. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  3050. #define EXTI_IMR_MR7_Pos                    (7U)                              
  3051. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  3052. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  3053. #define EXTI_IMR_MR8_Pos                    (8U)                              
  3054. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  3055. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  3056. #define EXTI_IMR_MR9_Pos                    (9U)                              
  3057. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  3058. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  3059. #define EXTI_IMR_MR10_Pos                   (10U)                              
  3060. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  3061. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  3062. #define EXTI_IMR_MR11_Pos                   (11U)                              
  3063. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  3064. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  3065. #define EXTI_IMR_MR12_Pos                   (12U)                              
  3066. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  3067. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  3068. #define EXTI_IMR_MR13_Pos                   (13U)                              
  3069. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  3070. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  3071. #define EXTI_IMR_MR14_Pos                   (14U)                              
  3072. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  3073. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  3074. #define EXTI_IMR_MR15_Pos                   (15U)                              
  3075. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  3076. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  3077. #define EXTI_IMR_MR16_Pos                   (16U)                              
  3078. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  3079. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  3080. #define EXTI_IMR_MR17_Pos                   (17U)                              
  3081. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  3082. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  3083. #define EXTI_IMR_MR18_Pos                   (18U)                              
  3084. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  3085. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  3086.  
  3087. /* References Defines */
  3088. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  3089. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  3090. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  3091. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  3092. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  3093. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  3094. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  3095. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  3096. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  3097. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  3098. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  3099. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  3100. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  3101. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  3102. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  3103. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  3104. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  3105. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  3106. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  3107. #define  EXTI_IMR_IM   0x0007FFFFU        /*!< Interrupt Mask All */
  3108.  
  3109. /*******************  Bit definition for EXTI_EMR register  *******************/
  3110. #define EXTI_EMR_MR0_Pos                    (0U)                              
  3111. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  3112. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  3113. #define EXTI_EMR_MR1_Pos                    (1U)                              
  3114. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  3115. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  3116. #define EXTI_EMR_MR2_Pos                    (2U)                              
  3117. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  3118. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  3119. #define EXTI_EMR_MR3_Pos                    (3U)                              
  3120. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  3121. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  3122. #define EXTI_EMR_MR4_Pos                    (4U)                              
  3123. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  3124. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  3125. #define EXTI_EMR_MR5_Pos                    (5U)                              
  3126. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  3127. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  3128. #define EXTI_EMR_MR6_Pos                    (6U)                              
  3129. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  3130. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  3131. #define EXTI_EMR_MR7_Pos                    (7U)                              
  3132. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  3133. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  3134. #define EXTI_EMR_MR8_Pos                    (8U)                              
  3135. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  3136. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  3137. #define EXTI_EMR_MR9_Pos                    (9U)                              
  3138. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  3139. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  3140. #define EXTI_EMR_MR10_Pos                   (10U)                              
  3141. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  3142. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  3143. #define EXTI_EMR_MR11_Pos                   (11U)                              
  3144. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  3145. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  3146. #define EXTI_EMR_MR12_Pos                   (12U)                              
  3147. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  3148. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  3149. #define EXTI_EMR_MR13_Pos                   (13U)                              
  3150. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  3151. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  3152. #define EXTI_EMR_MR14_Pos                   (14U)                              
  3153. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3154. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3155. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3156. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3157. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3158. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3159. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3160. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3161. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3162. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3163. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3164. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3165. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3166. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3167.  
  3168. /* References Defines */
  3169. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3170. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3171. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3172. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3173. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3174. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3175. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3176. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3177. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3178. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3179. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3180. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3181. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3182. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3183. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3184. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3185. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3186. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3187. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3188.  
  3189. /******************  Bit definition for EXTI_RTSR register  *******************/
  3190. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3191. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3192. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3193. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3194. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3195. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3196. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3197. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3198. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3199. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3200. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3201. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3202. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3203. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3204. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3205. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3206. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3207. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3208. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3209. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3210. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3211. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3212. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3213. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3214. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3215. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3216. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3217. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3218. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3219. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3220. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3221. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3222. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3223. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3224. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3225. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3226. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3227. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3228. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3229. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3230. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3231. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3232. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3233. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3234. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3235. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3236. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3237. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3238. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3239. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3240. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3241. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3242. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3243. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3244. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3245. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3246. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3247.  
  3248. /* References Defines */
  3249. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  3250. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  3251. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  3252. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  3253. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  3254. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  3255. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  3256. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  3257. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  3258. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  3259. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  3260. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  3261. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  3262. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  3263. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  3264. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  3265. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  3266. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  3267. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  3268.  
  3269. /******************  Bit definition for EXTI_FTSR register  *******************/
  3270. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  3271. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  3272. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  3273. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  3274. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  3275. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  3276. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  3277. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  3278. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  3279. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  3280. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  3281. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  3282. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  3283. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  3284. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  3285. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  3286. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  3287. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  3288. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  3289. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  3290. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  3291. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  3292. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  3293. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  3294. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  3295. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  3296. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  3297. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  3298. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  3299. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  3300. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  3301. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  3302. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  3303. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  3304. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  3305. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  3306. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  3307. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  3308. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  3309. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  3310. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  3311. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  3312. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  3313. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  3314. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  3315. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  3316. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  3317. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  3318. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  3319. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  3320. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  3321. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  3322. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  3323. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  3324. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  3325. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  3326. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  3327.  
  3328. /* References Defines */
  3329. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  3330. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  3331. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  3332. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  3333. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  3334. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  3335. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  3336. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  3337. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  3338. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  3339. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  3340. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  3341. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  3342. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  3343. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  3344. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  3345. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  3346. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  3347. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  3348.  
  3349. /******************  Bit definition for EXTI_SWIER register  ******************/
  3350. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  3351. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  3352. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  3353. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  3354. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  3355. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  3356. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  3357. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  3358. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  3359. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  3360. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  3361. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  3362. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  3363. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  3364. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  3365. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  3366. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  3367. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  3368. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  3369. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  3370. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  3371. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  3372. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  3373. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  3374. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  3375. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  3376. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  3377. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  3378. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  3379. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  3380. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  3381. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  3382. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  3383. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  3384. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  3385. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  3386. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  3387. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  3388. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  3389. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  3390. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  3391. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  3392. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  3393. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  3394. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  3395. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  3396. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  3397. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  3398. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  3399. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  3400. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  3401. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  3402. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  3403. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  3404. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  3405. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  3406. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  3407.  
  3408. /* References Defines */
  3409. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3410. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3411. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3412. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3413. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3414. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3415. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3416. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3417. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3418. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3419. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3420. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3421. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3422. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3423. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3424. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3425. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3426. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3427. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3428.  
  3429. /*******************  Bit definition for EXTI_PR register  ********************/
  3430. #define EXTI_PR_PR0_Pos                     (0U)                              
  3431. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3432. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3433. #define EXTI_PR_PR1_Pos                     (1U)                              
  3434. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3435. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3436. #define EXTI_PR_PR2_Pos                     (2U)                              
  3437. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3438. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3439. #define EXTI_PR_PR3_Pos                     (3U)                              
  3440. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3441. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3442. #define EXTI_PR_PR4_Pos                     (4U)                              
  3443. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3444. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3445. #define EXTI_PR_PR5_Pos                     (5U)                              
  3446. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3447. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3448. #define EXTI_PR_PR6_Pos                     (6U)                              
  3449. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3450. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3451. #define EXTI_PR_PR7_Pos                     (7U)                              
  3452. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3453. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3454. #define EXTI_PR_PR8_Pos                     (8U)                              
  3455. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3456. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3457. #define EXTI_PR_PR9_Pos                     (9U)                              
  3458. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3459. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3460. #define EXTI_PR_PR10_Pos                    (10U)                              
  3461. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3462. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3463. #define EXTI_PR_PR11_Pos                    (11U)                              
  3464. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3465. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3466. #define EXTI_PR_PR12_Pos                    (12U)                              
  3467. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3468. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3469. #define EXTI_PR_PR13_Pos                    (13U)                              
  3470. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3471. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3472. #define EXTI_PR_PR14_Pos                    (14U)                              
  3473. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3474. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3475. #define EXTI_PR_PR15_Pos                    (15U)                              
  3476. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3477. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3478. #define EXTI_PR_PR16_Pos                    (16U)                              
  3479. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3480. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3481. #define EXTI_PR_PR17_Pos                    (17U)                              
  3482. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3483. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3484. #define EXTI_PR_PR18_Pos                    (18U)                              
  3485. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3486. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  3487.  
  3488. /* References Defines */
  3489. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  3490. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  3491. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  3492. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  3493. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  3494. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  3495. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  3496. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  3497. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  3498. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  3499. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  3500. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  3501. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  3502. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  3503. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  3504. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  3505. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  3506. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  3507. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  3508.  
  3509. /******************************************************************************/
  3510. /*                                                                            */
  3511. /*                             DMA Controller                                 */
  3512. /*                                                                            */
  3513. /******************************************************************************/
  3514.  
  3515. /*******************  Bit definition for DMA_ISR register  ********************/
  3516. #define DMA_ISR_GIF1_Pos                    (0U)                              
  3517. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  3518. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  3519. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  3520. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  3521. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  3522. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  3523. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  3524. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  3525. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  3526. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  3527. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  3528. #define DMA_ISR_GIF2_Pos                    (4U)                              
  3529. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  3530. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  3531. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  3532. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  3533. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  3534. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  3535. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  3536. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  3537. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  3538. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  3539. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  3540. #define DMA_ISR_GIF3_Pos                    (8U)                              
  3541. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  3542. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  3543. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  3544. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  3545. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  3546. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  3547. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  3548. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  3549. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  3550. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  3551. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  3552. #define DMA_ISR_GIF4_Pos                    (12U)                              
  3553. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  3554. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  3555. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  3556. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  3557. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  3558. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  3559. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  3560. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  3561. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  3562. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  3563. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  3564. #define DMA_ISR_GIF5_Pos                    (16U)                              
  3565. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  3566. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  3567. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  3568. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  3569. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  3570. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  3571. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  3572. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  3573. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  3574. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  3575. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  3576. #define DMA_ISR_GIF6_Pos                    (20U)                              
  3577. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  3578. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  3579. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  3580. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  3581. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  3582. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  3583. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  3584. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  3585. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  3586. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  3587. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  3588. #define DMA_ISR_GIF7_Pos                    (24U)                              
  3589. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  3590. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  3591. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  3592. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  3593. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  3594. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  3595. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  3596. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  3597. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  3598. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  3599. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  3600.  
  3601. /*******************  Bit definition for DMA_IFCR register  *******************/
  3602. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  3603. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  3604. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  3605. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  3606. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  3607. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  3608. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  3609. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  3610. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  3611. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  3612. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  3613. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  3614. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  3615. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  3616. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  3617. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  3618. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  3619. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  3620. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  3621. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  3622. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  3623. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  3624. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  3625. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  3626. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  3627. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  3628. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  3629. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  3630. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  3631. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  3632. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  3633. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  3634. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  3635. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  3636. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  3637. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  3638. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  3639. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  3640. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  3641. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  3642. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  3643. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  3644. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  3645. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  3646. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  3647. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  3648. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  3649. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  3650. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  3651. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  3652. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  3653. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  3654. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  3655. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  3656. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  3657. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  3658. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  3659. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  3660. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  3661. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  3662. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  3663. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  3664. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  3665. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  3666. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  3667. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  3668. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  3669. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  3670. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  3671. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  3672. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  3673. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  3674. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  3675. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  3676. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  3677. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  3678. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  3679. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  3680. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  3681. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  3682. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  3683. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  3684. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  3685. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  3686.  
  3687. /*******************  Bit definition for DMA_CCR register   *******************/
  3688. #define DMA_CCR_EN_Pos                      (0U)                              
  3689. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  3690. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  3691. #define DMA_CCR_TCIE_Pos                    (1U)                              
  3692. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  3693. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  3694. #define DMA_CCR_HTIE_Pos                    (2U)                              
  3695. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  3696. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  3697. #define DMA_CCR_TEIE_Pos                    (3U)                              
  3698. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  3699. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  3700. #define DMA_CCR_DIR_Pos                     (4U)                              
  3701. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  3702. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  3703. #define DMA_CCR_CIRC_Pos                    (5U)                              
  3704. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  3705. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  3706. #define DMA_CCR_PINC_Pos                    (6U)                              
  3707. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  3708. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  3709. #define DMA_CCR_MINC_Pos                    (7U)                              
  3710. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  3711. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  3712.  
  3713. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  3714. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  3715. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  3716. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  3717. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  3718.  
  3719. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  3720. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  3721. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  3722. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  3723. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  3724.  
  3725. #define DMA_CCR_PL_Pos                      (12U)                              
  3726. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  3727. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  3728. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  3729. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  3730.  
  3731. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  3732. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  3733. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  3734.  
  3735. /******************  Bit definition for DMA_CNDTR  register  ******************/
  3736. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  3737. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  3738. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  3739.  
  3740. /******************  Bit definition for DMA_CPAR  register  *******************/
  3741. #define DMA_CPAR_PA_Pos                     (0U)                              
  3742. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  3743. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  3744.  
  3745. /******************  Bit definition for DMA_CMAR  register  *******************/
  3746. #define DMA_CMAR_MA_Pos                     (0U)                              
  3747. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  3748. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  3749.  
  3750. /******************************************************************************/
  3751. /*                                                                            */
  3752. /*                      Analog to Digital Converter (ADC)                     */
  3753. /*                                                                            */
  3754. /******************************************************************************/
  3755.  
  3756. /*
  3757.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  3758.  */
  3759. #define ADC_MULTIMODE_SUPPORT                          /*!< ADC feature available only on specific devices: multimode available on devices with several ADC instances */
  3760.  
  3761. /********************  Bit definition for ADC_SR register  ********************/
  3762. #define ADC_SR_AWD_Pos                      (0U)                              
  3763. #define ADC_SR_AWD_Msk                      (0x1U << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  3764. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  3765. #define ADC_SR_EOS_Pos                      (1U)                              
  3766. #define ADC_SR_EOS_Msk                      (0x1U << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  3767. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  3768. #define ADC_SR_JEOS_Pos                     (2U)                              
  3769. #define ADC_SR_JEOS_Msk                     (0x1U << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  3770. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  3771. #define ADC_SR_JSTRT_Pos                    (3U)                              
  3772. #define ADC_SR_JSTRT_Msk                    (0x1U << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  3773. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  3774. #define ADC_SR_STRT_Pos                     (4U)                              
  3775. #define ADC_SR_STRT_Msk                     (0x1U << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  3776. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  3777.  
  3778. /* Legacy defines */
  3779. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  3780. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  3781.  
  3782. /*******************  Bit definition for ADC_CR1 register  ********************/
  3783. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  3784. #define ADC_CR1_AWDCH_Msk                   (0x1FU << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  3785. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  3786. #define ADC_CR1_AWDCH_0                     (0x01U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  3787. #define ADC_CR1_AWDCH_1                     (0x02U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  3788. #define ADC_CR1_AWDCH_2                     (0x04U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  3789. #define ADC_CR1_AWDCH_3                     (0x08U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  3790. #define ADC_CR1_AWDCH_4                     (0x10U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  3791.  
  3792. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  3793. #define ADC_CR1_EOSIE_Msk                   (0x1U << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  3794. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  3795. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  3796. #define ADC_CR1_AWDIE_Msk                   (0x1U << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  3797. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  3798. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  3799. #define ADC_CR1_JEOSIE_Msk                  (0x1U << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  3800. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  3801. #define ADC_CR1_SCAN_Pos                    (8U)                              
  3802. #define ADC_CR1_SCAN_Msk                    (0x1U << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  3803. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  3804. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  3805. #define ADC_CR1_AWDSGL_Msk                  (0x1U << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  3806. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  3807. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  3808. #define ADC_CR1_JAUTO_Msk                   (0x1U << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  3809. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  3810. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  3811. #define ADC_CR1_DISCEN_Msk                  (0x1U << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  3812. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  3813. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  3814. #define ADC_CR1_JDISCEN_Msk                 (0x1U << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  3815. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  3816.  
  3817. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  3818. #define ADC_CR1_DISCNUM_Msk                 (0x7U << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  3819. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  3820. #define ADC_CR1_DISCNUM_0                   (0x1U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  3821. #define ADC_CR1_DISCNUM_1                   (0x2U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  3822. #define ADC_CR1_DISCNUM_2                   (0x4U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  3823.  
  3824. #define ADC_CR1_DUALMOD_Pos                 (16U)                              
  3825. #define ADC_CR1_DUALMOD_Msk                 (0xFU << ADC_CR1_DUALMOD_Pos)      /*!< 0x000F0000 */
  3826. #define ADC_CR1_DUALMOD                     ADC_CR1_DUALMOD_Msk                /*!< ADC multimode mode selection */
  3827. #define ADC_CR1_DUALMOD_0                   (0x1U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00010000 */
  3828. #define ADC_CR1_DUALMOD_1                   (0x2U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00020000 */
  3829. #define ADC_CR1_DUALMOD_2                   (0x4U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00040000 */
  3830. #define ADC_CR1_DUALMOD_3                   (0x8U << ADC_CR1_DUALMOD_Pos)      /*!< 0x00080000 */
  3831.  
  3832. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  3833. #define ADC_CR1_JAWDEN_Msk                  (0x1U << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  3834. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  3835. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  3836. #define ADC_CR1_AWDEN_Msk                   (0x1U << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  3837. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  3838.  
  3839. /* Legacy defines */
  3840. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  3841. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  3842.  
  3843. /*******************  Bit definition for ADC_CR2 register  ********************/
  3844. #define ADC_CR2_ADON_Pos                    (0U)                              
  3845. #define ADC_CR2_ADON_Msk                    (0x1U << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  3846. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  3847. #define ADC_CR2_CONT_Pos                    (1U)                              
  3848. #define ADC_CR2_CONT_Msk                    (0x1U << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  3849. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  3850. #define ADC_CR2_CAL_Pos                     (2U)                              
  3851. #define ADC_CR2_CAL_Msk                     (0x1U << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  3852. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  3853. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  3854. #define ADC_CR2_RSTCAL_Msk                  (0x1U << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  3855. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  3856. #define ADC_CR2_DMA_Pos                     (8U)                              
  3857. #define ADC_CR2_DMA_Msk                     (0x1U << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  3858. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  3859. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  3860. #define ADC_CR2_ALIGN_Msk                   (0x1U << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  3861. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  3862.  
  3863. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  3864. #define ADC_CR2_JEXTSEL_Msk                 (0x7U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  3865. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  3866. #define ADC_CR2_JEXTSEL_0                   (0x1U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  3867. #define ADC_CR2_JEXTSEL_1                   (0x2U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  3868. #define ADC_CR2_JEXTSEL_2                   (0x4U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  3869.  
  3870. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  3871. #define ADC_CR2_JEXTTRIG_Msk                (0x1U << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  3872. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  3873.  
  3874. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  3875. #define ADC_CR2_EXTSEL_Msk                  (0x7U << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  3876. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  3877. #define ADC_CR2_EXTSEL_0                    (0x1U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  3878. #define ADC_CR2_EXTSEL_1                    (0x2U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  3879. #define ADC_CR2_EXTSEL_2                    (0x4U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  3880.  
  3881. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  3882. #define ADC_CR2_EXTTRIG_Msk                 (0x1U << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  3883. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  3884. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  3885. #define ADC_CR2_JSWSTART_Msk                (0x1U << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  3886. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  3887. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  3888. #define ADC_CR2_SWSTART_Msk                 (0x1U << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  3889. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  3890. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  3891. #define ADC_CR2_TSVREFE_Msk                 (0x1U << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  3892. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  3893.  
  3894. /******************  Bit definition for ADC_SMPR1 register  *******************/
  3895. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  3896. #define ADC_SMPR1_SMP10_Msk                 (0x7U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  3897. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  3898. #define ADC_SMPR1_SMP10_0                   (0x1U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  3899. #define ADC_SMPR1_SMP10_1                   (0x2U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  3900. #define ADC_SMPR1_SMP10_2                   (0x4U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  3901.  
  3902. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  3903. #define ADC_SMPR1_SMP11_Msk                 (0x7U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  3904. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  3905. #define ADC_SMPR1_SMP11_0                   (0x1U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  3906. #define ADC_SMPR1_SMP11_1                   (0x2U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  3907. #define ADC_SMPR1_SMP11_2                   (0x4U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  3908.  
  3909. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  3910. #define ADC_SMPR1_SMP12_Msk                 (0x7U << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  3911. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  3912. #define ADC_SMPR1_SMP12_0                   (0x1U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  3913. #define ADC_SMPR1_SMP12_1                   (0x2U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  3914. #define ADC_SMPR1_SMP12_2                   (0x4U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  3915.  
  3916. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  3917. #define ADC_SMPR1_SMP13_Msk                 (0x7U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  3918. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  3919. #define ADC_SMPR1_SMP13_0                   (0x1U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  3920. #define ADC_SMPR1_SMP13_1                   (0x2U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  3921. #define ADC_SMPR1_SMP13_2                   (0x4U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  3922.  
  3923. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  3924. #define ADC_SMPR1_SMP14_Msk                 (0x7U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  3925. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  3926. #define ADC_SMPR1_SMP14_0                   (0x1U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  3927. #define ADC_SMPR1_SMP14_1                   (0x2U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  3928. #define ADC_SMPR1_SMP14_2                   (0x4U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  3929.  
  3930. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  3931. #define ADC_SMPR1_SMP15_Msk                 (0x7U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  3932. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  3933. #define ADC_SMPR1_SMP15_0                   (0x1U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  3934. #define ADC_SMPR1_SMP15_1                   (0x2U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  3935. #define ADC_SMPR1_SMP15_2                   (0x4U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  3936.  
  3937. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  3938. #define ADC_SMPR1_SMP16_Msk                 (0x7U << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  3939. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  3940. #define ADC_SMPR1_SMP16_0                   (0x1U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  3941. #define ADC_SMPR1_SMP16_1                   (0x2U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  3942. #define ADC_SMPR1_SMP16_2                   (0x4U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  3943.  
  3944. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  3945. #define ADC_SMPR1_SMP17_Msk                 (0x7U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  3946. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  3947. #define ADC_SMPR1_SMP17_0                   (0x1U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  3948. #define ADC_SMPR1_SMP17_1                   (0x2U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  3949. #define ADC_SMPR1_SMP17_2                   (0x4U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  3950.  
  3951. /******************  Bit definition for ADC_SMPR2 register  *******************/
  3952. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  3953. #define ADC_SMPR2_SMP0_Msk                  (0x7U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  3954. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  3955. #define ADC_SMPR2_SMP0_0                    (0x1U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  3956. #define ADC_SMPR2_SMP0_1                    (0x2U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  3957. #define ADC_SMPR2_SMP0_2                    (0x4U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  3958.  
  3959. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  3960. #define ADC_SMPR2_SMP1_Msk                  (0x7U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  3961. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  3962. #define ADC_SMPR2_SMP1_0                    (0x1U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  3963. #define ADC_SMPR2_SMP1_1                    (0x2U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  3964. #define ADC_SMPR2_SMP1_2                    (0x4U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  3965.  
  3966. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  3967. #define ADC_SMPR2_SMP2_Msk                  (0x7U << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  3968. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  3969. #define ADC_SMPR2_SMP2_0                    (0x1U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  3970. #define ADC_SMPR2_SMP2_1                    (0x2U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  3971. #define ADC_SMPR2_SMP2_2                    (0x4U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  3972.  
  3973. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  3974. #define ADC_SMPR2_SMP3_Msk                  (0x7U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  3975. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  3976. #define ADC_SMPR2_SMP3_0                    (0x1U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  3977. #define ADC_SMPR2_SMP3_1                    (0x2U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  3978. #define ADC_SMPR2_SMP3_2                    (0x4U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  3979.  
  3980. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  3981. #define ADC_SMPR2_SMP4_Msk                  (0x7U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  3982. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  3983. #define ADC_SMPR2_SMP4_0                    (0x1U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  3984. #define ADC_SMPR2_SMP4_1                    (0x2U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  3985. #define ADC_SMPR2_SMP4_2                    (0x4U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  3986.  
  3987. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  3988. #define ADC_SMPR2_SMP5_Msk                  (0x7U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  3989. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  3990. #define ADC_SMPR2_SMP5_0                    (0x1U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  3991. #define ADC_SMPR2_SMP5_1                    (0x2U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  3992. #define ADC_SMPR2_SMP5_2                    (0x4U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  3993.  
  3994. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  3995. #define ADC_SMPR2_SMP6_Msk                  (0x7U << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  3996. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  3997. #define ADC_SMPR2_SMP6_0                    (0x1U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  3998. #define ADC_SMPR2_SMP6_1                    (0x2U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  3999. #define ADC_SMPR2_SMP6_2                    (0x4U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  4000.  
  4001. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  4002. #define ADC_SMPR2_SMP7_Msk                  (0x7U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  4003. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  4004. #define ADC_SMPR2_SMP7_0                    (0x1U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  4005. #define ADC_SMPR2_SMP7_1                    (0x2U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  4006. #define ADC_SMPR2_SMP7_2                    (0x4U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  4007.  
  4008. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  4009. #define ADC_SMPR2_SMP8_Msk                  (0x7U << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  4010. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  4011. #define ADC_SMPR2_SMP8_0                    (0x1U << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  4012. #define ADC_SMPR2_SMP8_1                    (0x2U << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  4013. #define ADC_SMPR2_SMP8_2                    (0x4U << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  4014.  
  4015. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  4016. #define ADC_SMPR2_SMP9_Msk                  (0x7U << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  4017. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  4018. #define ADC_SMPR2_SMP9_0                    (0x1U << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  4019. #define ADC_SMPR2_SMP9_1                    (0x2U << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  4020. #define ADC_SMPR2_SMP9_2                    (0x4U << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  4021.  
  4022. /******************  Bit definition for ADC_JOFR1 register  *******************/
  4023. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  4024. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  4025. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  4026.  
  4027. /******************  Bit definition for ADC_JOFR2 register  *******************/
  4028. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  4029. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  4030. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  4031.  
  4032. /******************  Bit definition for ADC_JOFR3 register  *******************/
  4033. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  4034. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  4035. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  4036.  
  4037. /******************  Bit definition for ADC_JOFR4 register  *******************/
  4038. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  4039. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  4040. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  4041.  
  4042. /*******************  Bit definition for ADC_HTR register  ********************/
  4043. #define ADC_HTR_HT_Pos                      (0U)                              
  4044. #define ADC_HTR_HT_Msk                      (0xFFFU << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  4045. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  4046.  
  4047. /*******************  Bit definition for ADC_LTR register  ********************/
  4048. #define ADC_LTR_LT_Pos                      (0U)                              
  4049. #define ADC_LTR_LT_Msk                      (0xFFFU << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  4050. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  4051.  
  4052. /*******************  Bit definition for ADC_SQR1 register  *******************/
  4053. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  4054. #define ADC_SQR1_SQ13_Msk                   (0x1FU << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  4055. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  4056. #define ADC_SQR1_SQ13_0                     (0x01U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  4057. #define ADC_SQR1_SQ13_1                     (0x02U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  4058. #define ADC_SQR1_SQ13_2                     (0x04U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  4059. #define ADC_SQR1_SQ13_3                     (0x08U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  4060. #define ADC_SQR1_SQ13_4                     (0x10U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  4061.  
  4062. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  4063. #define ADC_SQR1_SQ14_Msk                   (0x1FU << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  4064. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  4065. #define ADC_SQR1_SQ14_0                     (0x01U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  4066. #define ADC_SQR1_SQ14_1                     (0x02U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  4067. #define ADC_SQR1_SQ14_2                     (0x04U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  4068. #define ADC_SQR1_SQ14_3                     (0x08U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  4069. #define ADC_SQR1_SQ14_4                     (0x10U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  4070.  
  4071. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  4072. #define ADC_SQR1_SQ15_Msk                   (0x1FU << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  4073. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  4074. #define ADC_SQR1_SQ15_0                     (0x01U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  4075. #define ADC_SQR1_SQ15_1                     (0x02U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  4076. #define ADC_SQR1_SQ15_2                     (0x04U << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  4077. #define ADC_SQR1_SQ15_3                     (0x08U << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  4078. #define ADC_SQR1_SQ15_4                     (0x10U << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  4079.  
  4080. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  4081. #define ADC_SQR1_SQ16_Msk                   (0x1FU << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  4082. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  4083. #define ADC_SQR1_SQ16_0                     (0x01U << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  4084. #define ADC_SQR1_SQ16_1                     (0x02U << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  4085. #define ADC_SQR1_SQ16_2                     (0x04U << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  4086. #define ADC_SQR1_SQ16_3                     (0x08U << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  4087. #define ADC_SQR1_SQ16_4                     (0x10U << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  4088.  
  4089. #define ADC_SQR1_L_Pos                      (20U)                              
  4090. #define ADC_SQR1_L_Msk                      (0xFU << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  4091. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  4092. #define ADC_SQR1_L_0                        (0x1U << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  4093. #define ADC_SQR1_L_1                        (0x2U << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  4094. #define ADC_SQR1_L_2                        (0x4U << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  4095. #define ADC_SQR1_L_3                        (0x8U << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  4096.  
  4097. /*******************  Bit definition for ADC_SQR2 register  *******************/
  4098. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  4099. #define ADC_SQR2_SQ7_Msk                    (0x1FU << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  4100. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  4101. #define ADC_SQR2_SQ7_0                      (0x01U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  4102. #define ADC_SQR2_SQ7_1                      (0x02U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  4103. #define ADC_SQR2_SQ7_2                      (0x04U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  4104. #define ADC_SQR2_SQ7_3                      (0x08U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  4105. #define ADC_SQR2_SQ7_4                      (0x10U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  4106.  
  4107. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  4108. #define ADC_SQR2_SQ8_Msk                    (0x1FU << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  4109. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  4110. #define ADC_SQR2_SQ8_0                      (0x01U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  4111. #define ADC_SQR2_SQ8_1                      (0x02U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  4112. #define ADC_SQR2_SQ8_2                      (0x04U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  4113. #define ADC_SQR2_SQ8_3                      (0x08U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  4114. #define ADC_SQR2_SQ8_4                      (0x10U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  4115.  
  4116. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  4117. #define ADC_SQR2_SQ9_Msk                    (0x1FU << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  4118. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  4119. #define ADC_SQR2_SQ9_0                      (0x01U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  4120. #define ADC_SQR2_SQ9_1                      (0x02U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  4121. #define ADC_SQR2_SQ9_2                      (0x04U << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  4122. #define ADC_SQR2_SQ9_3                      (0x08U << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  4123. #define ADC_SQR2_SQ9_4                      (0x10U << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  4124.  
  4125. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  4126. #define ADC_SQR2_SQ10_Msk                   (0x1FU << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  4127. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  4128. #define ADC_SQR2_SQ10_0                     (0x01U << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  4129. #define ADC_SQR2_SQ10_1                     (0x02U << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  4130. #define ADC_SQR2_SQ10_2                     (0x04U << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  4131. #define ADC_SQR2_SQ10_3                     (0x08U << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  4132. #define ADC_SQR2_SQ10_4                     (0x10U << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  4133.  
  4134. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  4135. #define ADC_SQR2_SQ11_Msk                   (0x1FU << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  4136. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  4137. #define ADC_SQR2_SQ11_0                     (0x01U << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  4138. #define ADC_SQR2_SQ11_1                     (0x02U << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  4139. #define ADC_SQR2_SQ11_2                     (0x04U << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  4140. #define ADC_SQR2_SQ11_3                     (0x08U << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  4141. #define ADC_SQR2_SQ11_4                     (0x10U << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4142.  
  4143. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4144. #define ADC_SQR2_SQ12_Msk                   (0x1FU << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4145. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4146. #define ADC_SQR2_SQ12_0                     (0x01U << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4147. #define ADC_SQR2_SQ12_1                     (0x02U << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4148. #define ADC_SQR2_SQ12_2                     (0x04U << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4149. #define ADC_SQR2_SQ12_3                     (0x08U << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4150. #define ADC_SQR2_SQ12_4                     (0x10U << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4151.  
  4152. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4153. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4154. #define ADC_SQR3_SQ1_Msk                    (0x1FU << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4155. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4156. #define ADC_SQR3_SQ1_0                      (0x01U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4157. #define ADC_SQR3_SQ1_1                      (0x02U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4158. #define ADC_SQR3_SQ1_2                      (0x04U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4159. #define ADC_SQR3_SQ1_3                      (0x08U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4160. #define ADC_SQR3_SQ1_4                      (0x10U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4161.  
  4162. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4163. #define ADC_SQR3_SQ2_Msk                    (0x1FU << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4164. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4165. #define ADC_SQR3_SQ2_0                      (0x01U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4166. #define ADC_SQR3_SQ2_1                      (0x02U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4167. #define ADC_SQR3_SQ2_2                      (0x04U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4168. #define ADC_SQR3_SQ2_3                      (0x08U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4169. #define ADC_SQR3_SQ2_4                      (0x10U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4170.  
  4171. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4172. #define ADC_SQR3_SQ3_Msk                    (0x1FU << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4173. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4174. #define ADC_SQR3_SQ3_0                      (0x01U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4175. #define ADC_SQR3_SQ3_1                      (0x02U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4176. #define ADC_SQR3_SQ3_2                      (0x04U << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4177. #define ADC_SQR3_SQ3_3                      (0x08U << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4178. #define ADC_SQR3_SQ3_4                      (0x10U << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4179.  
  4180. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4181. #define ADC_SQR3_SQ4_Msk                    (0x1FU << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4182. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4183. #define ADC_SQR3_SQ4_0                      (0x01U << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4184. #define ADC_SQR3_SQ4_1                      (0x02U << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4185. #define ADC_SQR3_SQ4_2                      (0x04U << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4186. #define ADC_SQR3_SQ4_3                      (0x08U << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4187. #define ADC_SQR3_SQ4_4                      (0x10U << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4188.  
  4189. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4190. #define ADC_SQR3_SQ5_Msk                    (0x1FU << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4191. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4192. #define ADC_SQR3_SQ5_0                      (0x01U << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4193. #define ADC_SQR3_SQ5_1                      (0x02U << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4194. #define ADC_SQR3_SQ5_2                      (0x04U << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4195. #define ADC_SQR3_SQ5_3                      (0x08U << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4196. #define ADC_SQR3_SQ5_4                      (0x10U << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4197.  
  4198. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4199. #define ADC_SQR3_SQ6_Msk                    (0x1FU << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4200. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4201. #define ADC_SQR3_SQ6_0                      (0x01U << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4202. #define ADC_SQR3_SQ6_1                      (0x02U << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4203. #define ADC_SQR3_SQ6_2                      (0x04U << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4204. #define ADC_SQR3_SQ6_3                      (0x08U << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4205. #define ADC_SQR3_SQ6_4                      (0x10U << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4206.  
  4207. /*******************  Bit definition for ADC_JSQR register  *******************/
  4208. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4209. #define ADC_JSQR_JSQ1_Msk                   (0x1FU << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4210. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4211. #define ADC_JSQR_JSQ1_0                     (0x01U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4212. #define ADC_JSQR_JSQ1_1                     (0x02U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4213. #define ADC_JSQR_JSQ1_2                     (0x04U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4214. #define ADC_JSQR_JSQ1_3                     (0x08U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4215. #define ADC_JSQR_JSQ1_4                     (0x10U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4216.  
  4217. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4218. #define ADC_JSQR_JSQ2_Msk                   (0x1FU << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4219. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4220. #define ADC_JSQR_JSQ2_0                     (0x01U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4221. #define ADC_JSQR_JSQ2_1                     (0x02U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4222. #define ADC_JSQR_JSQ2_2                     (0x04U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4223. #define ADC_JSQR_JSQ2_3                     (0x08U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4224. #define ADC_JSQR_JSQ2_4                     (0x10U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4225.  
  4226. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4227. #define ADC_JSQR_JSQ3_Msk                   (0x1FU << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4228. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4229. #define ADC_JSQR_JSQ3_0                     (0x01U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4230. #define ADC_JSQR_JSQ3_1                     (0x02U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4231. #define ADC_JSQR_JSQ3_2                     (0x04U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4232. #define ADC_JSQR_JSQ3_3                     (0x08U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4233. #define ADC_JSQR_JSQ3_4                     (0x10U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4234.  
  4235. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4236. #define ADC_JSQR_JSQ4_Msk                   (0x1FU << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  4237. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  4238. #define ADC_JSQR_JSQ4_0                     (0x01U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  4239. #define ADC_JSQR_JSQ4_1                     (0x02U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  4240. #define ADC_JSQR_JSQ4_2                     (0x04U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  4241. #define ADC_JSQR_JSQ4_3                     (0x08U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  4242. #define ADC_JSQR_JSQ4_4                     (0x10U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  4243.  
  4244. #define ADC_JSQR_JL_Pos                     (20U)                              
  4245. #define ADC_JSQR_JL_Msk                     (0x3U << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  4246. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  4247. #define ADC_JSQR_JL_0                       (0x1U << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  4248. #define ADC_JSQR_JL_1                       (0x2U << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  4249.  
  4250. /*******************  Bit definition for ADC_JDR1 register  *******************/
  4251. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  4252. #define ADC_JDR1_JDATA_Msk                  (0xFFFFU << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  4253. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  4254.  
  4255. /*******************  Bit definition for ADC_JDR2 register  *******************/
  4256. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  4257. #define ADC_JDR2_JDATA_Msk                  (0xFFFFU << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  4258. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  4259.  
  4260. /*******************  Bit definition for ADC_JDR3 register  *******************/
  4261. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  4262. #define ADC_JDR3_JDATA_Msk                  (0xFFFFU << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  4263. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  4264.  
  4265. /*******************  Bit definition for ADC_JDR4 register  *******************/
  4266. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  4267. #define ADC_JDR4_JDATA_Msk                  (0xFFFFU << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  4268. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  4269.  
  4270. /********************  Bit definition for ADC_DR register  ********************/
  4271. #define ADC_DR_DATA_Pos                     (0U)                              
  4272. #define ADC_DR_DATA_Msk                     (0xFFFFU << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  4273. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  4274. #define ADC_DR_ADC2DATA_Pos                 (16U)                              
  4275. #define ADC_DR_ADC2DATA_Msk                 (0xFFFFU << ADC_DR_ADC2DATA_Pos)   /*!< 0xFFFF0000 */
  4276. #define ADC_DR_ADC2DATA                     ADC_DR_ADC2DATA_Msk                /*!< ADC group regular conversion data for ADC slave, in multimode */
  4277. /******************************************************************************/
  4278. /*                                                                            */
  4279. /*                      Digital to Analog Converter                           */
  4280. /*                                                                            */
  4281. /******************************************************************************/
  4282.  
  4283. /********************  Bit definition for DAC_CR register  ********************/
  4284. #define DAC_CR_EN1_Pos                      (0U)                              
  4285. #define DAC_CR_EN1_Msk                      (0x1U << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  4286. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!< DAC channel1 enable */
  4287. #define DAC_CR_BOFF1_Pos                    (1U)                              
  4288. #define DAC_CR_BOFF1_Msk                    (0x1U << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  4289. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!< DAC channel1 output buffer disable */
  4290. #define DAC_CR_TEN1_Pos                     (2U)                              
  4291. #define DAC_CR_TEN1_Msk                     (0x1U << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  4292. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!< DAC channel1 Trigger enable */
  4293.  
  4294. #define DAC_CR_TSEL1_Pos                    (3U)                              
  4295. #define DAC_CR_TSEL1_Msk                    (0x7U << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  4296. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  4297. #define DAC_CR_TSEL1_0                      (0x1U << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  4298. #define DAC_CR_TSEL1_1                      (0x2U << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  4299. #define DAC_CR_TSEL1_2                      (0x4U << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  4300.  
  4301. #define DAC_CR_WAVE1_Pos                    (6U)                              
  4302. #define DAC_CR_WAVE1_Msk                    (0x3U << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  4303. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  4304. #define DAC_CR_WAVE1_0                      (0x1U << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  4305. #define DAC_CR_WAVE1_1                      (0x2U << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  4306.  
  4307. #define DAC_CR_MAMP1_Pos                    (8U)                              
  4308. #define DAC_CR_MAMP1_Msk                    (0xFU << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  4309. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  4310. #define DAC_CR_MAMP1_0                      (0x1U << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  4311. #define DAC_CR_MAMP1_1                      (0x2U << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  4312. #define DAC_CR_MAMP1_2                      (0x4U << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  4313. #define DAC_CR_MAMP1_3                      (0x8U << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  4314.  
  4315. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  4316. #define DAC_CR_DMAEN1_Msk                   (0x1U << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  4317. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!< DAC channel1 DMA enable */
  4318. #define DAC_CR_EN2_Pos                      (16U)                              
  4319. #define DAC_CR_EN2_Msk                      (0x1U << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  4320. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!< DAC channel2 enable */
  4321. #define DAC_CR_BOFF2_Pos                    (17U)                              
  4322. #define DAC_CR_BOFF2_Msk                    (0x1U << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  4323. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!< DAC channel2 output buffer disable */
  4324. #define DAC_CR_TEN2_Pos                     (18U)                              
  4325. #define DAC_CR_TEN2_Msk                     (0x1U << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  4326. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!< DAC channel2 Trigger enable */
  4327.  
  4328. #define DAC_CR_TSEL2_Pos                    (19U)                              
  4329. #define DAC_CR_TSEL2_Msk                    (0x7U << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  4330. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  4331. #define DAC_CR_TSEL2_0                      (0x1U << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  4332. #define DAC_CR_TSEL2_1                      (0x2U << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  4333. #define DAC_CR_TSEL2_2                      (0x4U << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  4334.  
  4335. #define DAC_CR_WAVE2_Pos                    (22U)                              
  4336. #define DAC_CR_WAVE2_Msk                    (0x3U << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  4337. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  4338. #define DAC_CR_WAVE2_0                      (0x1U << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  4339. #define DAC_CR_WAVE2_1                      (0x2U << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  4340.  
  4341. #define DAC_CR_MAMP2_Pos                    (24U)                              
  4342. #define DAC_CR_MAMP2_Msk                    (0xFU << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  4343. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  4344. #define DAC_CR_MAMP2_0                      (0x1U << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  4345. #define DAC_CR_MAMP2_1                      (0x2U << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  4346. #define DAC_CR_MAMP2_2                      (0x4U << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  4347. #define DAC_CR_MAMP2_3                      (0x8U << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  4348.  
  4349. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  4350. #define DAC_CR_DMAEN2_Msk                   (0x1U << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  4351. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!< DAC channel2 DMA enabled */
  4352.  
  4353.  
  4354. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  4355. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  4356. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1U << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  4357. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!< DAC channel1 software trigger */
  4358. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  4359. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1U << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  4360. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!< DAC channel2 software trigger */
  4361.  
  4362. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  4363. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  4364. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  4365. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4366.  
  4367. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  4368. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  4369. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4370. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4371.  
  4372. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  4373. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  4374. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFU << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  4375. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4376.  
  4377. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  4378. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  4379. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  4380. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4381.  
  4382. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  4383. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  4384. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  4385. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4386.  
  4387. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  4388. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  4389. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFU << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  4390. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4391.  
  4392. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  4393. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  4394. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  4395. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4396. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  4397. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  4398. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4399.  
  4400. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  4401. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  4402. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4403. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4404. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  4405. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  4406. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4407.  
  4408. /******************  Bit definition for DAC_DHR8RD register  ******************/
  4409. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  4410. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFU << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  4411. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4412. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  4413. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFU << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  4414. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4415.  
  4416. /*******************  Bit definition for DAC_DOR1 register  *******************/
  4417. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  4418. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFU << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  4419. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!< DAC channel1 data output */
  4420.  
  4421. /*******************  Bit definition for DAC_DOR2 register  *******************/
  4422. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  4423. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFU << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  4424. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!< DAC channel2 data output */
  4425.  
  4426.  
  4427.  
  4428. /*****************************************************************************/
  4429. /*                                                                           */
  4430. /*                               Timers (TIM)                                */
  4431. /*                                                                           */
  4432. /*****************************************************************************/
  4433. /*******************  Bit definition for TIM_CR1 register  *******************/
  4434. #define TIM_CR1_CEN_Pos                     (0U)                              
  4435. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  4436. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  4437. #define TIM_CR1_UDIS_Pos                    (1U)                              
  4438. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  4439. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  4440. #define TIM_CR1_URS_Pos                     (2U)                              
  4441. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  4442. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  4443. #define TIM_CR1_OPM_Pos                     (3U)                              
  4444. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  4445. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  4446. #define TIM_CR1_DIR_Pos                     (4U)                              
  4447. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  4448. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  4449.  
  4450. #define TIM_CR1_CMS_Pos                     (5U)                              
  4451. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  4452. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4453. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  4454. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  4455.  
  4456. #define TIM_CR1_ARPE_Pos                    (7U)                              
  4457. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  4458. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  4459.  
  4460. #define TIM_CR1_CKD_Pos                     (8U)                              
  4461. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  4462. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  4463. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  4464. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  4465.  
  4466. /*******************  Bit definition for TIM_CR2 register  *******************/
  4467. #define TIM_CR2_CCPC_Pos                    (0U)                              
  4468. #define TIM_CR2_CCPC_Msk                    (0x1U << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  4469. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  4470. #define TIM_CR2_CCUS_Pos                    (2U)                              
  4471. #define TIM_CR2_CCUS_Msk                    (0x1U << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  4472. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  4473. #define TIM_CR2_CCDS_Pos                    (3U)                              
  4474. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  4475. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  4476.  
  4477. #define TIM_CR2_MMS_Pos                     (4U)                              
  4478. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  4479. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  4480. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  4481. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  4482. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  4483.  
  4484. #define TIM_CR2_TI1S_Pos                    (7U)                              
  4485. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  4486. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  4487. #define TIM_CR2_OIS1_Pos                    (8U)                              
  4488. #define TIM_CR2_OIS1_Msk                    (0x1U << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  4489. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  4490. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  4491. #define TIM_CR2_OIS1N_Msk                   (0x1U << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  4492. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  4493. #define TIM_CR2_OIS2_Pos                    (10U)                              
  4494. #define TIM_CR2_OIS2_Msk                    (0x1U << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  4495. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  4496. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  4497. #define TIM_CR2_OIS2N_Msk                   (0x1U << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  4498. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  4499. #define TIM_CR2_OIS3_Pos                    (12U)                              
  4500. #define TIM_CR2_OIS3_Msk                    (0x1U << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  4501. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  4502. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  4503. #define TIM_CR2_OIS3N_Msk                   (0x1U << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  4504. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  4505. #define TIM_CR2_OIS4_Pos                    (14U)                              
  4506. #define TIM_CR2_OIS4_Msk                    (0x1U << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  4507. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  4508.  
  4509. /*******************  Bit definition for TIM_SMCR register  ******************/
  4510. #define TIM_SMCR_SMS_Pos                    (0U)                              
  4511. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  4512. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  4513. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  4514. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  4515. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  4516.  
  4517. #define TIM_SMCR_TS_Pos                     (4U)                              
  4518. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  4519. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  4520. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  4521. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  4522. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  4523.  
  4524. #define TIM_SMCR_MSM_Pos                    (7U)                              
  4525. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  4526. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  4527.  
  4528. #define TIM_SMCR_ETF_Pos                    (8U)                              
  4529. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  4530. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  4531. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  4532. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  4533. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  4534. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  4535.  
  4536. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  4537. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  4538. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  4539. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  4540. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  4541.  
  4542. #define TIM_SMCR_ECE_Pos                    (14U)                              
  4543. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  4544. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  4545. #define TIM_SMCR_ETP_Pos                    (15U)                              
  4546. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  4547. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  4548.  
  4549. /*******************  Bit definition for TIM_DIER register  ******************/
  4550. #define TIM_DIER_UIE_Pos                    (0U)                              
  4551. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  4552. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  4553. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  4554. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  4555. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  4556. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  4557. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  4558. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  4559. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  4560. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  4561. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  4562. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  4563. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  4564. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  4565. #define TIM_DIER_COMIE_Pos                  (5U)                              
  4566. #define TIM_DIER_COMIE_Msk                  (0x1U << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  4567. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  4568. #define TIM_DIER_TIE_Pos                    (6U)                              
  4569. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  4570. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  4571. #define TIM_DIER_BIE_Pos                    (7U)                              
  4572. #define TIM_DIER_BIE_Msk                    (0x1U << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  4573. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  4574. #define TIM_DIER_UDE_Pos                    (8U)                              
  4575. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  4576. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  4577. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  4578. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  4579. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  4580. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  4581. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  4582. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  4583. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  4584. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  4585. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  4586. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  4587. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  4588. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  4589. #define TIM_DIER_COMDE_Pos                  (13U)                              
  4590. #define TIM_DIER_COMDE_Msk                  (0x1U << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  4591. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  4592. #define TIM_DIER_TDE_Pos                    (14U)                              
  4593. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  4594. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  4595.  
  4596. /********************  Bit definition for TIM_SR register  *******************/
  4597. #define TIM_SR_UIF_Pos                      (0U)                              
  4598. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  4599. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  4600. #define TIM_SR_CC1IF_Pos                    (1U)                              
  4601. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  4602. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  4603. #define TIM_SR_CC2IF_Pos                    (2U)                              
  4604. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  4605. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  4606. #define TIM_SR_CC3IF_Pos                    (3U)                              
  4607. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  4608. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  4609. #define TIM_SR_CC4IF_Pos                    (4U)                              
  4610. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  4611. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  4612. #define TIM_SR_COMIF_Pos                    (5U)                              
  4613. #define TIM_SR_COMIF_Msk                    (0x1U << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  4614. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  4615. #define TIM_SR_TIF_Pos                      (6U)                              
  4616. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  4617. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  4618. #define TIM_SR_BIF_Pos                      (7U)                              
  4619. #define TIM_SR_BIF_Msk                      (0x1U << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  4620. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  4621. #define TIM_SR_CC1OF_Pos                    (9U)                              
  4622. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  4623. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  4624. #define TIM_SR_CC2OF_Pos                    (10U)                              
  4625. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  4626. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  4627. #define TIM_SR_CC3OF_Pos                    (11U)                              
  4628. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  4629. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  4630. #define TIM_SR_CC4OF_Pos                    (12U)                              
  4631. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  4632. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  4633.  
  4634. /*******************  Bit definition for TIM_EGR register  *******************/
  4635. #define TIM_EGR_UG_Pos                      (0U)                              
  4636. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  4637. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  4638. #define TIM_EGR_CC1G_Pos                    (1U)                              
  4639. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  4640. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  4641. #define TIM_EGR_CC2G_Pos                    (2U)                              
  4642. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  4643. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  4644. #define TIM_EGR_CC3G_Pos                    (3U)                              
  4645. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  4646. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  4647. #define TIM_EGR_CC4G_Pos                    (4U)                              
  4648. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  4649. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  4650. #define TIM_EGR_COMG_Pos                    (5U)                              
  4651. #define TIM_EGR_COMG_Msk                    (0x1U << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  4652. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  4653. #define TIM_EGR_TG_Pos                      (6U)                              
  4654. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  4655. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  4656. #define TIM_EGR_BG_Pos                      (7U)                              
  4657. #define TIM_EGR_BG_Msk                      (0x1U << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  4658. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  4659.  
  4660. /******************  Bit definition for TIM_CCMR1 register  ******************/
  4661. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  4662. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  4663. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  4664. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  4665. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  4666.  
  4667. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  4668. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  4669. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  4670. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  4671. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  4672. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  4673.  
  4674. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  4675. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  4676. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  4677. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  4678. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  4679. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  4680.  
  4681. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  4682. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  4683. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  4684.  
  4685. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  4686. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  4687. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  4688. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  4689. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  4690.  
  4691. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  4692. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  4693. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  4694. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  4695. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  4696. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  4697.  
  4698. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  4699. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  4700. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  4701. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  4702. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  4703. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  4704.  
  4705. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  4706. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  4707. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  4708.  
  4709. /*---------------------------------------------------------------------------*/
  4710.  
  4711. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  4712. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  4713. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  4714. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  4715. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  4716.  
  4717. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  4718. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  4719. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  4720. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  4721. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  4722. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  4723. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  4724.  
  4725. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  4726. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  4727. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  4728. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  4729. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  4730.  
  4731. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  4732. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  4733. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  4734. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  4735. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  4736. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  4737. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  4738.  
  4739. /******************  Bit definition for TIM_CCMR2 register  ******************/
  4740. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  4741. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  4742. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  4743. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  4744. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  4745.  
  4746. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  4747. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  4748. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  4749. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  4750. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  4751. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  4752.  
  4753. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  4754. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  4755. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  4756. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  4757. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  4758. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  4759.  
  4760. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  4761. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  4762. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  4763.  
  4764. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  4765. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  4766. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  4767. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  4768. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  4769.  
  4770. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  4771. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  4772. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  4773. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  4774. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  4775. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  4776.  
  4777. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  4778. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  4779. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  4780. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  4781. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  4782. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  4783.  
  4784. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  4785. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  4786. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  4787.  
  4788. /*---------------------------------------------------------------------------*/
  4789.  
  4790. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  4791. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  4792. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  4793. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  4794. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  4795.  
  4796. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  4797. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  4798. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  4799. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  4800. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  4801. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  4802. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  4803.  
  4804. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  4805. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  4806. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  4807. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  4808. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  4809.  
  4810. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  4811. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  4812. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  4813. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  4814. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  4815. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  4816. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  4817.  
  4818. /*******************  Bit definition for TIM_CCER register  ******************/
  4819. #define TIM_CCER_CC1E_Pos                   (0U)                              
  4820. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  4821. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  4822. #define TIM_CCER_CC1P_Pos                   (1U)                              
  4823. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  4824. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  4825. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  4826. #define TIM_CCER_CC1NE_Msk                  (0x1U << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  4827. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  4828. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  4829. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  4830. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  4831. #define TIM_CCER_CC2E_Pos                   (4U)                              
  4832. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  4833. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  4834. #define TIM_CCER_CC2P_Pos                   (5U)                              
  4835. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  4836. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  4837. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  4838. #define TIM_CCER_CC2NE_Msk                  (0x1U << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  4839. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  4840. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  4841. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  4842. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  4843. #define TIM_CCER_CC3E_Pos                   (8U)                              
  4844. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  4845. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  4846. #define TIM_CCER_CC3P_Pos                   (9U)                              
  4847. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  4848. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  4849. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  4850. #define TIM_CCER_CC3NE_Msk                  (0x1U << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  4851. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  4852. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  4853. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  4854. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  4855. #define TIM_CCER_CC4E_Pos                   (12U)                              
  4856. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  4857. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  4858. #define TIM_CCER_CC4P_Pos                   (13U)                              
  4859. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  4860. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  4861.  
  4862. /*******************  Bit definition for TIM_CNT register  *******************/
  4863. #define TIM_CNT_CNT_Pos                     (0U)                              
  4864. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  4865. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  4866.  
  4867. /*******************  Bit definition for TIM_PSC register  *******************/
  4868. #define TIM_PSC_PSC_Pos                     (0U)                              
  4869. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  4870. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  4871.  
  4872. /*******************  Bit definition for TIM_ARR register  *******************/
  4873. #define TIM_ARR_ARR_Pos                     (0U)                              
  4874. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  4875. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  4876.  
  4877. /*******************  Bit definition for TIM_RCR register  *******************/
  4878. #define TIM_RCR_REP_Pos                     (0U)                              
  4879. #define TIM_RCR_REP_Msk                     (0xFFU << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  4880. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  4881.  
  4882. /*******************  Bit definition for TIM_CCR1 register  ******************/
  4883. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  4884. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  4885. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  4886.  
  4887. /*******************  Bit definition for TIM_CCR2 register  ******************/
  4888. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  4889. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  4890. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  4891.  
  4892. /*******************  Bit definition for TIM_CCR3 register  ******************/
  4893. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  4894. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  4895. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  4896.  
  4897. /*******************  Bit definition for TIM_CCR4 register  ******************/
  4898. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  4899. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  4900. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  4901.  
  4902. /*******************  Bit definition for TIM_BDTR register  ******************/
  4903. #define TIM_BDTR_DTG_Pos                    (0U)                              
  4904. #define TIM_BDTR_DTG_Msk                    (0xFFU << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  4905. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  4906. #define TIM_BDTR_DTG_0                      (0x01U << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  4907. #define TIM_BDTR_DTG_1                      (0x02U << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  4908. #define TIM_BDTR_DTG_2                      (0x04U << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  4909. #define TIM_BDTR_DTG_3                      (0x08U << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  4910. #define TIM_BDTR_DTG_4                      (0x10U << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  4911. #define TIM_BDTR_DTG_5                      (0x20U << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  4912. #define TIM_BDTR_DTG_6                      (0x40U << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  4913. #define TIM_BDTR_DTG_7                      (0x80U << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  4914.  
  4915. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  4916. #define TIM_BDTR_LOCK_Msk                   (0x3U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  4917. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  4918. #define TIM_BDTR_LOCK_0                     (0x1U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  4919. #define TIM_BDTR_LOCK_1                     (0x2U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  4920.  
  4921. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  4922. #define TIM_BDTR_OSSI_Msk                   (0x1U << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  4923. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  4924. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  4925. #define TIM_BDTR_OSSR_Msk                   (0x1U << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  4926. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  4927. #define TIM_BDTR_BKE_Pos                    (12U)                              
  4928. #define TIM_BDTR_BKE_Msk                    (0x1U << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  4929. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  4930. #define TIM_BDTR_BKP_Pos                    (13U)                              
  4931. #define TIM_BDTR_BKP_Msk                    (0x1U << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  4932. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  4933. #define TIM_BDTR_AOE_Pos                    (14U)                              
  4934. #define TIM_BDTR_AOE_Msk                    (0x1U << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  4935. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  4936. #define TIM_BDTR_MOE_Pos                    (15U)                              
  4937. #define TIM_BDTR_MOE_Msk                    (0x1U << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  4938. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  4939.  
  4940. /*******************  Bit definition for TIM_DCR register  *******************/
  4941. #define TIM_DCR_DBA_Pos                     (0U)                              
  4942. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  4943. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  4944. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  4945. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  4946. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  4947. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  4948. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  4949.  
  4950. #define TIM_DCR_DBL_Pos                     (8U)                              
  4951. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  4952. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  4953. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  4954. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  4955. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  4956. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  4957. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  4958.  
  4959. /*******************  Bit definition for TIM_DMAR register  ******************/
  4960. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  4961. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  4962. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  4963.  
  4964. /******************************************************************************/
  4965. /*                                                                            */
  4966. /*                             Real-Time Clock                                */
  4967. /*                                                                            */
  4968. /******************************************************************************/
  4969.  
  4970. /*******************  Bit definition for RTC_CRH register  ********************/
  4971. #define RTC_CRH_SECIE_Pos                   (0U)                              
  4972. #define RTC_CRH_SECIE_Msk                   (0x1U << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  4973. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  4974. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  4975. #define RTC_CRH_ALRIE_Msk                   (0x1U << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  4976. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  4977. #define RTC_CRH_OWIE_Pos                    (2U)                              
  4978. #define RTC_CRH_OWIE_Msk                    (0x1U << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  4979. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  4980.  
  4981. /*******************  Bit definition for RTC_CRL register  ********************/
  4982. #define RTC_CRL_SECF_Pos                    (0U)                              
  4983. #define RTC_CRL_SECF_Msk                    (0x1U << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  4984. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  4985. #define RTC_CRL_ALRF_Pos                    (1U)                              
  4986. #define RTC_CRL_ALRF_Msk                    (0x1U << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  4987. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  4988. #define RTC_CRL_OWF_Pos                     (2U)                              
  4989. #define RTC_CRL_OWF_Msk                     (0x1U << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  4990. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  4991. #define RTC_CRL_RSF_Pos                     (3U)                              
  4992. #define RTC_CRL_RSF_Msk                     (0x1U << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  4993. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  4994. #define RTC_CRL_CNF_Pos                     (4U)                              
  4995. #define RTC_CRL_CNF_Msk                     (0x1U << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  4996. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  4997. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  4998. #define RTC_CRL_RTOFF_Msk                   (0x1U << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  4999. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  5000.  
  5001. /*******************  Bit definition for RTC_PRLH register  *******************/
  5002. #define RTC_PRLH_PRL_Pos                    (0U)                              
  5003. #define RTC_PRLH_PRL_Msk                    (0xFU << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  5004. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  5005.  
  5006. /*******************  Bit definition for RTC_PRLL register  *******************/
  5007. #define RTC_PRLL_PRL_Pos                    (0U)                              
  5008. #define RTC_PRLL_PRL_Msk                    (0xFFFFU << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  5009. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  5010.  
  5011. /*******************  Bit definition for RTC_DIVH register  *******************/
  5012. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  5013. #define RTC_DIVH_RTC_DIV_Msk                (0xFU << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  5014. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  5015.  
  5016. /*******************  Bit definition for RTC_DIVL register  *******************/
  5017. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  5018. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFU << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  5019. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  5020.  
  5021. /*******************  Bit definition for RTC_CNTH register  *******************/
  5022. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  5023. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFU << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5024. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  5025.  
  5026. /*******************  Bit definition for RTC_CNTL register  *******************/
  5027. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  5028. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFU << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5029. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  5030.  
  5031. /*******************  Bit definition for RTC_ALRH register  *******************/
  5032. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  5033. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFU << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5034. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  5035.  
  5036. /*******************  Bit definition for RTC_ALRL register  *******************/
  5037. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  5038. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFU << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5039. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  5040.  
  5041. /******************************************************************************/
  5042. /*                                                                            */
  5043. /*                        Independent WATCHDOG (IWDG)                         */
  5044. /*                                                                            */
  5045. /******************************************************************************/
  5046.  
  5047. /*******************  Bit definition for IWDG_KR register  ********************/
  5048. #define IWDG_KR_KEY_Pos                     (0U)                              
  5049. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  5050. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  5051.  
  5052. /*******************  Bit definition for IWDG_PR register  ********************/
  5053. #define IWDG_PR_PR_Pos                      (0U)                              
  5054. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  5055. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  5056. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  5057. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  5058. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  5059.  
  5060. /*******************  Bit definition for IWDG_RLR register  *******************/
  5061. #define IWDG_RLR_RL_Pos                     (0U)                              
  5062. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  5063. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  5064.  
  5065. /*******************  Bit definition for IWDG_SR register  ********************/
  5066. #define IWDG_SR_PVU_Pos                     (0U)                              
  5067. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  5068. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  5069. #define IWDG_SR_RVU_Pos                     (1U)                              
  5070. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  5071. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  5072.  
  5073. /******************************************************************************/
  5074. /*                                                                            */
  5075. /*                         Window WATCHDOG (WWDG)                             */
  5076. /*                                                                            */
  5077. /******************************************************************************/
  5078.  
  5079. /*******************  Bit definition for WWDG_CR register  ********************/
  5080. #define WWDG_CR_T_Pos                       (0U)                              
  5081. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  5082. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  5083. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  5084. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  5085. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  5086. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  5087. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  5088. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  5089. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  5090.  
  5091. /* Legacy defines */
  5092. #define  WWDG_CR_T0 WWDG_CR_T_0
  5093. #define  WWDG_CR_T1 WWDG_CR_T_1
  5094. #define  WWDG_CR_T2 WWDG_CR_T_2
  5095. #define  WWDG_CR_T3 WWDG_CR_T_3
  5096. #define  WWDG_CR_T4 WWDG_CR_T_4
  5097. #define  WWDG_CR_T5 WWDG_CR_T_5
  5098. #define  WWDG_CR_T6 WWDG_CR_T_6
  5099.  
  5100. #define WWDG_CR_WDGA_Pos                    (7U)                              
  5101. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  5102. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  5103.  
  5104. /*******************  Bit definition for WWDG_CFR register  *******************/
  5105. #define WWDG_CFR_W_Pos                      (0U)                              
  5106. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  5107. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  5108. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  5109. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  5110. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  5111. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  5112. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  5113. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  5114. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  5115.  
  5116. /* Legacy defines */
  5117. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  5118. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  5119. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  5120. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  5121. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  5122. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  5123. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5124.  
  5125. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  5126. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  5127. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  5128. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  5129. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  5130.  
  5131. /* Legacy defines */
  5132. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5133. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5134.  
  5135. #define WWDG_CFR_EWI_Pos                    (9U)                              
  5136. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  5137. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  5138.  
  5139. /*******************  Bit definition for WWDG_SR register  ********************/
  5140. #define WWDG_SR_EWIF_Pos                    (0U)                              
  5141. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  5142. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  5143.  
  5144. /******************************************************************************/
  5145. /*                                                                            */
  5146. /*                       Flexible Static Memory Controller                    */
  5147. /*                                                                            */
  5148. /******************************************************************************/
  5149.  
  5150. /******************  Bit definition for FSMC_BCRx (x=1..4) register  **********/
  5151. #define FSMC_BCRx_MBKEN_Pos                 (0U)                              
  5152. #define FSMC_BCRx_MBKEN_Msk                 (0x1U << FSMC_BCRx_MBKEN_Pos)      /*!< 0x00000001 */
  5153. #define FSMC_BCRx_MBKEN                     FSMC_BCRx_MBKEN_Msk                /*!< Memory bank enable bit */
  5154. #define FSMC_BCRx_MUXEN_Pos                 (1U)                              
  5155. #define FSMC_BCRx_MUXEN_Msk                 (0x1U << FSMC_BCRx_MUXEN_Pos)      /*!< 0x00000002 */
  5156. #define FSMC_BCRx_MUXEN                     FSMC_BCRx_MUXEN_Msk                /*!< Address/data multiplexing enable bit */
  5157.  
  5158. #define FSMC_BCRx_MTYP_Pos                  (2U)                              
  5159. #define FSMC_BCRx_MTYP_Msk                  (0x3U << FSMC_BCRx_MTYP_Pos)       /*!< 0x0000000C */
  5160. #define FSMC_BCRx_MTYP                      FSMC_BCRx_MTYP_Msk                 /*!< MTYP[1:0] bits (Memory type) */
  5161. #define FSMC_BCRx_MTYP_0                    (0x1U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000004 */
  5162. #define FSMC_BCRx_MTYP_1                    (0x2U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000008 */
  5163.  
  5164. #define FSMC_BCRx_MWID_Pos                  (4U)                              
  5165. #define FSMC_BCRx_MWID_Msk                  (0x3U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000030 */
  5166. #define FSMC_BCRx_MWID                      FSMC_BCRx_MWID_Msk                 /*!< MWID[1:0] bits (Memory data bus width) */
  5167. #define FSMC_BCRx_MWID_0                    (0x1U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000010 */
  5168. #define FSMC_BCRx_MWID_1                    (0x2U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000020 */
  5169.  
  5170. #define FSMC_BCRx_FACCEN_Pos                (6U)                              
  5171. #define FSMC_BCRx_FACCEN_Msk                (0x1U << FSMC_BCRx_FACCEN_Pos)     /*!< 0x00000040 */
  5172. #define FSMC_BCRx_FACCEN                    FSMC_BCRx_FACCEN_Msk               /*!< Flash access enable */
  5173. #define FSMC_BCRx_BURSTEN_Pos               (8U)                              
  5174. #define FSMC_BCRx_BURSTEN_Msk               (0x1U << FSMC_BCRx_BURSTEN_Pos)    /*!< 0x00000100 */
  5175. #define FSMC_BCRx_BURSTEN                   FSMC_BCRx_BURSTEN_Msk              /*!< Burst enable bit */
  5176. #define FSMC_BCRx_WAITPOL_Pos               (9U)                              
  5177. #define FSMC_BCRx_WAITPOL_Msk               (0x1U << FSMC_BCRx_WAITPOL_Pos)    /*!< 0x00000200 */
  5178. #define FSMC_BCRx_WAITPOL                   FSMC_BCRx_WAITPOL_Msk              /*!< Wait signal polarity bit */
  5179. #define FSMC_BCRx_WRAPMOD_Pos               (10U)                              
  5180. #define FSMC_BCRx_WRAPMOD_Msk               (0x1U << FSMC_BCRx_WRAPMOD_Pos)    /*!< 0x00000400 */
  5181. #define FSMC_BCRx_WRAPMOD                   FSMC_BCRx_WRAPMOD_Msk              /*!< Wrapped burst mode support */
  5182. #define FSMC_BCRx_WAITCFG_Pos               (11U)                              
  5183. #define FSMC_BCRx_WAITCFG_Msk               (0x1U << FSMC_BCRx_WAITCFG_Pos)    /*!< 0x00000800 */
  5184. #define FSMC_BCRx_WAITCFG                   FSMC_BCRx_WAITCFG_Msk              /*!< Wait timing configuration */
  5185. #define FSMC_BCRx_WREN_Pos                  (12U)                              
  5186. #define FSMC_BCRx_WREN_Msk                  (0x1U << FSMC_BCRx_WREN_Pos)       /*!< 0x00001000 */
  5187. #define FSMC_BCRx_WREN                      FSMC_BCRx_WREN_Msk                 /*!< Write enable bit */
  5188. #define FSMC_BCRx_WAITEN_Pos                (13U)                              
  5189. #define FSMC_BCRx_WAITEN_Msk                (0x1U << FSMC_BCRx_WAITEN_Pos)     /*!< 0x00002000 */
  5190. #define FSMC_BCRx_WAITEN                    FSMC_BCRx_WAITEN_Msk               /*!< Wait enable bit */
  5191. #define FSMC_BCRx_EXTMOD_Pos                (14U)                              
  5192. #define FSMC_BCRx_EXTMOD_Msk                (0x1U << FSMC_BCRx_EXTMOD_Pos)     /*!< 0x00004000 */
  5193. #define FSMC_BCRx_EXTMOD                    FSMC_BCRx_EXTMOD_Msk               /*!< Extended mode enable */
  5194. #define FSMC_BCRx_ASYNCWAIT_Pos             (15U)                              
  5195. #define FSMC_BCRx_ASYNCWAIT_Msk             (0x1U << FSMC_BCRx_ASYNCWAIT_Pos)  /*!< 0x00008000 */
  5196. #define FSMC_BCRx_ASYNCWAIT                 FSMC_BCRx_ASYNCWAIT_Msk            /*!< Asynchronous wait */
  5197. #define FSMC_BCRx_CBURSTRW_Pos              (19U)                              
  5198. #define FSMC_BCRx_CBURSTRW_Msk              (0x1U << FSMC_BCRx_CBURSTRW_Pos)   /*!< 0x00080000 */
  5199. #define FSMC_BCRx_CBURSTRW                  FSMC_BCRx_CBURSTRW_Msk             /*!< Write burst enable */
  5200.  
  5201. /******************  Bit definition for FSMC_BTRx (x=1..4) register  ******/
  5202. #define FSMC_BTRx_ADDSET_Pos                (0U)                              
  5203. #define FSMC_BTRx_ADDSET_Msk                (0xFU << FSMC_BTRx_ADDSET_Pos)     /*!< 0x0000000F */
  5204. #define FSMC_BTRx_ADDSET                    FSMC_BTRx_ADDSET_Msk               /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5205. #define FSMC_BTRx_ADDSET_0                  (0x1U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000001 */
  5206. #define FSMC_BTRx_ADDSET_1                  (0x2U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000002 */
  5207. #define FSMC_BTRx_ADDSET_2                  (0x4U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000004 */
  5208. #define FSMC_BTRx_ADDSET_3                  (0x8U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000008 */
  5209.  
  5210. #define FSMC_BTRx_ADDHLD_Pos                (4U)                              
  5211. #define FSMC_BTRx_ADDHLD_Msk                (0xFU << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x000000F0 */
  5212. #define FSMC_BTRx_ADDHLD                    FSMC_BTRx_ADDHLD_Msk               /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5213. #define FSMC_BTRx_ADDHLD_0                  (0x1U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000010 */
  5214. #define FSMC_BTRx_ADDHLD_1                  (0x2U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000020 */
  5215. #define FSMC_BTRx_ADDHLD_2                  (0x4U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000040 */
  5216. #define FSMC_BTRx_ADDHLD_3                  (0x8U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000080 */
  5217.  
  5218. #define FSMC_BTRx_DATAST_Pos                (8U)                              
  5219. #define FSMC_BTRx_DATAST_Msk                (0xFFU << FSMC_BTRx_DATAST_Pos)    /*!< 0x0000FF00 */
  5220. #define FSMC_BTRx_DATAST                    FSMC_BTRx_DATAST_Msk               /*!< DATAST [3:0] bits (Data-phase duration) */
  5221. #define FSMC_BTRx_DATAST_0                  (0x01U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000100 */
  5222. #define FSMC_BTRx_DATAST_1                  (0x02U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000200 */
  5223. #define FSMC_BTRx_DATAST_2                  (0x04U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000400 */
  5224. #define FSMC_BTRx_DATAST_3                  (0x08U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000800 */
  5225. #define FSMC_BTRx_DATAST_4                  (0x10U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00001000 */
  5226. #define FSMC_BTRx_DATAST_5                  (0x20U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00002000 */
  5227. #define FSMC_BTRx_DATAST_6                  (0x40U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00004000 */
  5228. #define FSMC_BTRx_DATAST_7                  (0x80U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00008000 */
  5229.  
  5230. #define FSMC_BTRx_BUSTURN_Pos               (16U)                              
  5231. #define FSMC_BTRx_BUSTURN_Msk               (0xFU << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x000F0000 */
  5232. #define FSMC_BTRx_BUSTURN                   FSMC_BTRx_BUSTURN_Msk              /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5233. #define FSMC_BTRx_BUSTURN_0                 (0x1U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00010000 */
  5234. #define FSMC_BTRx_BUSTURN_1                 (0x2U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00020000 */
  5235. #define FSMC_BTRx_BUSTURN_2                 (0x4U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00040000 */
  5236. #define FSMC_BTRx_BUSTURN_3                 (0x8U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00080000 */
  5237.  
  5238. #define FSMC_BTRx_CLKDIV_Pos                (20U)                              
  5239. #define FSMC_BTRx_CLKDIV_Msk                (0xFU << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00F00000 */
  5240. #define FSMC_BTRx_CLKDIV                    FSMC_BTRx_CLKDIV_Msk               /*!< CLKDIV[3:0] bits (Clock divide ratio) */
  5241. #define FSMC_BTRx_CLKDIV_0                  (0x1U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00100000 */
  5242. #define FSMC_BTRx_CLKDIV_1                  (0x2U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00200000 */
  5243. #define FSMC_BTRx_CLKDIV_2                  (0x4U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00400000 */
  5244. #define FSMC_BTRx_CLKDIV_3                  (0x8U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00800000 */
  5245.  
  5246. #define FSMC_BTRx_DATLAT_Pos                (24U)                              
  5247. #define FSMC_BTRx_DATLAT_Msk                (0xFU << FSMC_BTRx_DATLAT_Pos)     /*!< 0x0F000000 */
  5248. #define FSMC_BTRx_DATLAT                    FSMC_BTRx_DATLAT_Msk               /*!< DATLA[3:0] bits (Data latency) */
  5249. #define FSMC_BTRx_DATLAT_0                  (0x1U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x01000000 */
  5250. #define FSMC_BTRx_DATLAT_1                  (0x2U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x02000000 */
  5251. #define FSMC_BTRx_DATLAT_2                  (0x4U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x04000000 */
  5252. #define FSMC_BTRx_DATLAT_3                  (0x8U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x08000000 */
  5253.  
  5254. #define FSMC_BTRx_ACCMOD_Pos                (28U)                              
  5255. #define FSMC_BTRx_ACCMOD_Msk                (0x3U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x30000000 */
  5256. #define FSMC_BTRx_ACCMOD                    FSMC_BTRx_ACCMOD_Msk               /*!< ACCMOD[1:0] bits (Access mode) */
  5257. #define FSMC_BTRx_ACCMOD_0                  (0x1U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x10000000 */
  5258. #define FSMC_BTRx_ACCMOD_1                  (0x2U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x20000000 */
  5259.  
  5260. /******************  Bit definition for FSMC_BWTRx (x=1..4) register  ******/
  5261. #define FSMC_BWTRx_ADDSET_Pos               (0U)                              
  5262. #define FSMC_BWTRx_ADDSET_Msk               (0xFU << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x0000000F */
  5263. #define FSMC_BWTRx_ADDSET                   FSMC_BWTRx_ADDSET_Msk              /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5264. #define FSMC_BWTRx_ADDSET_0                 (0x1U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000001 */
  5265. #define FSMC_BWTRx_ADDSET_1                 (0x2U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000002 */
  5266. #define FSMC_BWTRx_ADDSET_2                 (0x4U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000004 */
  5267. #define FSMC_BWTRx_ADDSET_3                 (0x8U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000008 */
  5268.  
  5269. #define FSMC_BWTRx_ADDHLD_Pos               (4U)                              
  5270. #define FSMC_BWTRx_ADDHLD_Msk               (0xFU << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x000000F0 */
  5271. #define FSMC_BWTRx_ADDHLD                   FSMC_BWTRx_ADDHLD_Msk              /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5272. #define FSMC_BWTRx_ADDHLD_0                 (0x1U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000010 */
  5273. #define FSMC_BWTRx_ADDHLD_1                 (0x2U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000020 */
  5274. #define FSMC_BWTRx_ADDHLD_2                 (0x4U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000040 */
  5275. #define FSMC_BWTRx_ADDHLD_3                 (0x8U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000080 */
  5276.  
  5277. #define FSMC_BWTRx_DATAST_Pos               (8U)                              
  5278. #define FSMC_BWTRx_DATAST_Msk               (0xFFU << FSMC_BWTRx_DATAST_Pos)   /*!< 0x0000FF00 */
  5279. #define FSMC_BWTRx_DATAST                   FSMC_BWTRx_DATAST_Msk              /*!< DATAST [3:0] bits (Data-phase duration) */
  5280. #define FSMC_BWTRx_DATAST_0                 (0x01U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000100 */
  5281. #define FSMC_BWTRx_DATAST_1                 (0x02U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000200 */
  5282. #define FSMC_BWTRx_DATAST_2                 (0x04U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000400 */
  5283. #define FSMC_BWTRx_DATAST_3                 (0x08U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000800 */
  5284. #define FSMC_BWTRx_DATAST_4                 (0x10U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00001000 */
  5285. #define FSMC_BWTRx_DATAST_5                 (0x20U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00002000 */
  5286. #define FSMC_BWTRx_DATAST_6                 (0x40U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00004000 */
  5287. #define FSMC_BWTRx_DATAST_7                 (0x80U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00008000 */
  5288.  
  5289. #define FSMC_BWTRx_BUSTURN_Pos              (16U)                              
  5290. #define FSMC_BWTRx_BUSTURN_Msk              (0xFU << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x000F0000 */
  5291. #define FSMC_BWTRx_BUSTURN                  FSMC_BWTRx_BUSTURN_Msk             /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5292. #define FSMC_BWTRx_BUSTURN_0                (0x1U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00010000 */
  5293. #define FSMC_BWTRx_BUSTURN_1                (0x2U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00020000 */
  5294. #define FSMC_BWTRx_BUSTURN_2                (0x4U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00040000 */
  5295. #define FSMC_BWTRx_BUSTURN_3                (0x8U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00080000 */
  5296.  
  5297. #define FSMC_BWTRx_ACCMOD_Pos               (28U)                              
  5298. #define FSMC_BWTRx_ACCMOD_Msk               (0x3U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x30000000 */
  5299. #define FSMC_BWTRx_ACCMOD                   FSMC_BWTRx_ACCMOD_Msk              /*!< ACCMOD[1:0] bits (Access mode) */
  5300. #define FSMC_BWTRx_ACCMOD_0                 (0x1U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x10000000 */
  5301. #define FSMC_BWTRx_ACCMOD_1                 (0x2U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x20000000 */
  5302.  
  5303. /******************  Bit definition for FSMC_PCRx (x = 2 to 4) register  *******************/
  5304. #define FSMC_PCRx_PWAITEN_Pos               (1U)                              
  5305. #define FSMC_PCRx_PWAITEN_Msk               (0x1U << FSMC_PCRx_PWAITEN_Pos)    /*!< 0x00000002 */
  5306. #define FSMC_PCRx_PWAITEN                   FSMC_PCRx_PWAITEN_Msk              /*!< Wait feature enable bit */
  5307. #define FSMC_PCRx_PBKEN_Pos                 (2U)                              
  5308. #define FSMC_PCRx_PBKEN_Msk                 (0x1U << FSMC_PCRx_PBKEN_Pos)      /*!< 0x00000004 */
  5309. #define FSMC_PCRx_PBKEN                     FSMC_PCRx_PBKEN_Msk                /*!< PC Card/NAND Flash memory bank enable bit */
  5310. #define FSMC_PCRx_PTYP_Pos                  (3U)                              
  5311. #define FSMC_PCRx_PTYP_Msk                  (0x1U << FSMC_PCRx_PTYP_Pos)       /*!< 0x00000008 */
  5312. #define FSMC_PCRx_PTYP                      FSMC_PCRx_PTYP_Msk                 /*!< Memory type */
  5313.  
  5314. #define FSMC_PCRx_PWID_Pos                  (4U)                              
  5315. #define FSMC_PCRx_PWID_Msk                  (0x3U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000030 */
  5316. #define FSMC_PCRx_PWID                      FSMC_PCRx_PWID_Msk                 /*!< PWID[1:0] bits (NAND Flash databus width) */
  5317. #define FSMC_PCRx_PWID_0                    (0x1U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000010 */
  5318. #define FSMC_PCRx_PWID_1                    (0x2U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000020 */
  5319.  
  5320. #define FSMC_PCRx_ECCEN_Pos                 (6U)                              
  5321. #define FSMC_PCRx_ECCEN_Msk                 (0x1U << FSMC_PCRx_ECCEN_Pos)      /*!< 0x00000040 */
  5322. #define FSMC_PCRx_ECCEN                     FSMC_PCRx_ECCEN_Msk                /*!< ECC computation logic enable bit */
  5323.  
  5324. #define FSMC_PCRx_TCLR_Pos                  (9U)                              
  5325. #define FSMC_PCRx_TCLR_Msk                  (0xFU << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001E00 */
  5326. #define FSMC_PCRx_TCLR                      FSMC_PCRx_TCLR_Msk                 /*!< TCLR[3:0] bits (CLE to RE delay) */
  5327. #define FSMC_PCRx_TCLR_0                    (0x1U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000200 */
  5328. #define FSMC_PCRx_TCLR_1                    (0x2U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000400 */
  5329. #define FSMC_PCRx_TCLR_2                    (0x4U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000800 */
  5330. #define FSMC_PCRx_TCLR_3                    (0x8U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001000 */
  5331.  
  5332. #define FSMC_PCRx_TAR_Pos                   (13U)                              
  5333. #define FSMC_PCRx_TAR_Msk                   (0xFU << FSMC_PCRx_TAR_Pos)        /*!< 0x0001E000 */
  5334. #define FSMC_PCRx_TAR                       FSMC_PCRx_TAR_Msk                  /*!< TAR[3:0] bits (ALE to RE delay) */
  5335. #define FSMC_PCRx_TAR_0                     (0x1U << FSMC_PCRx_TAR_Pos)        /*!< 0x00002000 */
  5336. #define FSMC_PCRx_TAR_1                     (0x2U << FSMC_PCRx_TAR_Pos)        /*!< 0x00004000 */
  5337. #define FSMC_PCRx_TAR_2                     (0x4U << FSMC_PCRx_TAR_Pos)        /*!< 0x00008000 */
  5338. #define FSMC_PCRx_TAR_3                     (0x8U << FSMC_PCRx_TAR_Pos)        /*!< 0x00010000 */
  5339.  
  5340. #define FSMC_PCRx_ECCPS_Pos                 (17U)                              
  5341. #define FSMC_PCRx_ECCPS_Msk                 (0x7U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x000E0000 */
  5342. #define FSMC_PCRx_ECCPS                     FSMC_PCRx_ECCPS_Msk                /*!< ECCPS[1:0] bits (ECC page size) */
  5343. #define FSMC_PCRx_ECCPS_0                   (0x1U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00020000 */
  5344. #define FSMC_PCRx_ECCPS_1                   (0x2U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00040000 */
  5345. #define FSMC_PCRx_ECCPS_2                   (0x4U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00080000 */
  5346.  
  5347. /*******************  Bit definition for FSMC_SRx (x = 2 to 4) register  *******************/
  5348. #define FSMC_SRx_IRS_Pos                    (0U)                              
  5349. #define FSMC_SRx_IRS_Msk                    (0x1U << FSMC_SRx_IRS_Pos)         /*!< 0x00000001 */
  5350. #define FSMC_SRx_IRS                        FSMC_SRx_IRS_Msk                   /*!< Interrupt Rising Edge status */
  5351. #define FSMC_SRx_ILS_Pos                    (1U)                              
  5352. #define FSMC_SRx_ILS_Msk                    (0x1U << FSMC_SRx_ILS_Pos)         /*!< 0x00000002 */
  5353. #define FSMC_SRx_ILS                        FSMC_SRx_ILS_Msk                   /*!< Interrupt Level status */
  5354. #define FSMC_SRx_IFS_Pos                    (2U)                              
  5355. #define FSMC_SRx_IFS_Msk                    (0x1U << FSMC_SRx_IFS_Pos)         /*!< 0x00000004 */
  5356. #define FSMC_SRx_IFS                        FSMC_SRx_IFS_Msk                   /*!< Interrupt Falling Edge status */
  5357. #define FSMC_SRx_IREN_Pos                   (3U)                              
  5358. #define FSMC_SRx_IREN_Msk                   (0x1U << FSMC_SRx_IREN_Pos)        /*!< 0x00000008 */
  5359. #define FSMC_SRx_IREN                       FSMC_SRx_IREN_Msk                  /*!< Interrupt Rising Edge detection Enable bit */
  5360. #define FSMC_SRx_ILEN_Pos                   (4U)                              
  5361. #define FSMC_SRx_ILEN_Msk                   (0x1U << FSMC_SRx_ILEN_Pos)        /*!< 0x00000010 */
  5362. #define FSMC_SRx_ILEN                       FSMC_SRx_ILEN_Msk                  /*!< Interrupt Level detection Enable bit */
  5363. #define FSMC_SRx_IFEN_Pos                   (5U)                              
  5364. #define FSMC_SRx_IFEN_Msk                   (0x1U << FSMC_SRx_IFEN_Pos)        /*!< 0x00000020 */
  5365. #define FSMC_SRx_IFEN                       FSMC_SRx_IFEN_Msk                  /*!< Interrupt Falling Edge detection Enable bit */
  5366. #define FSMC_SRx_FEMPT_Pos                  (6U)                              
  5367. #define FSMC_SRx_FEMPT_Msk                  (0x1U << FSMC_SRx_FEMPT_Pos)       /*!< 0x00000040 */
  5368. #define FSMC_SRx_FEMPT                      FSMC_SRx_FEMPT_Msk                 /*!< FIFO empty */
  5369.  
  5370. /******************  Bit definition for FSMC_PMEMx (x = 2 to 4) register  ******************/
  5371. #define FSMC_PMEMx_MEMSETx_Pos              (0U)                              
  5372. #define FSMC_PMEMx_MEMSETx_Msk              (0xFFU << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x000000FF */
  5373. #define FSMC_PMEMx_MEMSETx                  FSMC_PMEMx_MEMSETx_Msk             /*!< MEMSETx[7:0] bits (Common memory x setup time) */
  5374. #define FSMC_PMEMx_MEMSETx_0                (0x01U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000001 */
  5375. #define FSMC_PMEMx_MEMSETx_1                (0x02U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000002 */
  5376. #define FSMC_PMEMx_MEMSETx_2                (0x04U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000004 */
  5377. #define FSMC_PMEMx_MEMSETx_3                (0x08U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000008 */
  5378. #define FSMC_PMEMx_MEMSETx_4                (0x10U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000010 */
  5379. #define FSMC_PMEMx_MEMSETx_5                (0x20U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000020 */
  5380. #define FSMC_PMEMx_MEMSETx_6                (0x40U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000040 */
  5381. #define FSMC_PMEMx_MEMSETx_7                (0x80U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000080 */
  5382.  
  5383. #define FSMC_PMEMx_MEMWAITx_Pos             (8U)                              
  5384. #define FSMC_PMEMx_MEMWAITx_Msk             (0xFFU << FSMC_PMEMx_MEMWAITx_Pos) /*!< 0x0000FF00 */
  5385. #define FSMC_PMEMx_MEMWAITx                 FSMC_PMEMx_MEMWAITx_Msk            /*!< MEMWAITx[7:0] bits (Common memory x wait time) */
  5386. #define FSMC_PMEMx_MEMWAIT2_0               0x00000100U                        /*!< Bit 0 */
  5387. #define FSMC_PMEMx_MEMWAITx_1               0x00000200U                        /*!< Bit 1 */
  5388. #define FSMC_PMEMx_MEMWAITx_2               0x00000400U                        /*!< Bit 2 */
  5389. #define FSMC_PMEMx_MEMWAITx_3               0x00000800U                        /*!< Bit 3 */
  5390. #define FSMC_PMEMx_MEMWAITx_4               0x00001000U                        /*!< Bit 4 */
  5391. #define FSMC_PMEMx_MEMWAITx_5               0x00002000U                        /*!< Bit 5 */
  5392. #define FSMC_PMEMx_MEMWAITx_6               0x00004000U                        /*!< Bit 6 */
  5393. #define FSMC_PMEMx_MEMWAITx_7               0x00008000U                        /*!< Bit 7 */
  5394.  
  5395. #define FSMC_PMEMx_MEMHOLDx_Pos             (16U)                              
  5396. #define FSMC_PMEMx_MEMHOLDx_Msk             (0xFFU << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00FF0000 */
  5397. #define FSMC_PMEMx_MEMHOLDx                 FSMC_PMEMx_MEMHOLDx_Msk            /*!< MEMHOLDx[7:0] bits (Common memory x hold time) */
  5398. #define FSMC_PMEMx_MEMHOLDx_0               (0x01U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00010000 */
  5399. #define FSMC_PMEMx_MEMHOLDx_1               (0x02U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00020000 */
  5400. #define FSMC_PMEMx_MEMHOLDx_2               (0x04U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00040000 */
  5401. #define FSMC_PMEMx_MEMHOLDx_3               (0x08U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00080000 */
  5402. #define FSMC_PMEMx_MEMHOLDx_4               (0x10U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00100000 */
  5403. #define FSMC_PMEMx_MEMHOLDx_5               (0x20U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00200000 */
  5404. #define FSMC_PMEMx_MEMHOLDx_6               (0x40U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00400000 */
  5405. #define FSMC_PMEMx_MEMHOLDx_7               (0x80U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00800000 */
  5406.  
  5407. #define FSMC_PMEMx_MEMHIZx_Pos              (24U)                              
  5408. #define FSMC_PMEMx_MEMHIZx_Msk              (0xFFU << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0xFF000000 */
  5409. #define FSMC_PMEMx_MEMHIZx                  FSMC_PMEMx_MEMHIZx_Msk             /*!< MEMHIZx[7:0] bits (Common memory x databus HiZ time) */
  5410. #define FSMC_PMEMx_MEMHIZx_0                (0x01U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x01000000 */
  5411. #define FSMC_PMEMx_MEMHIZx_1                (0x02U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x02000000 */
  5412. #define FSMC_PMEMx_MEMHIZx_2                (0x04U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x04000000 */
  5413. #define FSMC_PMEMx_MEMHIZx_3                (0x08U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x08000000 */
  5414. #define FSMC_PMEMx_MEMHIZx_4                (0x10U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x10000000 */
  5415. #define FSMC_PMEMx_MEMHIZx_5                (0x20U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x20000000 */
  5416. #define FSMC_PMEMx_MEMHIZx_6                (0x40U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x40000000 */
  5417. #define FSMC_PMEMx_MEMHIZx_7                (0x80U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x80000000 */
  5418.  
  5419. /******************  Bit definition for FSMC_PATTx (x = 2 to 4) register  ******************/
  5420. #define FSMC_PATTx_ATTSETx_Pos              (0U)                              
  5421. #define FSMC_PATTx_ATTSETx_Msk              (0xFFU << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x000000FF */
  5422. #define FSMC_PATTx_ATTSETx                  FSMC_PATTx_ATTSETx_Msk             /*!< ATTSETx[7:0] bits (Attribute memory x setup time) */
  5423. #define FSMC_PATTx_ATTSETx_0                (0x01U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000001 */
  5424. #define FSMC_PATTx_ATTSETx_1                (0x02U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000002 */
  5425. #define FSMC_PATTx_ATTSETx_2                (0x04U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000004 */
  5426. #define FSMC_PATTx_ATTSETx_3                (0x08U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000008 */
  5427. #define FSMC_PATTx_ATTSETx_4                (0x10U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000010 */
  5428. #define FSMC_PATTx_ATTSETx_5                (0x20U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000020 */
  5429. #define FSMC_PATTx_ATTSETx_6                (0x40U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000040 */
  5430. #define FSMC_PATTx_ATTSETx_7                (0x80U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000080 */
  5431.  
  5432. #define FSMC_PATTx_ATTWAITx_Pos             (8U)                              
  5433. #define FSMC_PATTx_ATTWAITx_Msk             (0xFFU << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x0000FF00 */
  5434. #define FSMC_PATTx_ATTWAITx                 FSMC_PATTx_ATTWAITx_Msk            /*!< ATTWAITx[7:0] bits (Attribute memory x wait time) */
  5435. #define FSMC_PATTx_ATTWAITx_0               (0x01U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000100 */
  5436. #define FSMC_PATTx_ATTWAITx_1               (0x02U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000200 */
  5437. #define FSMC_PATTx_ATTWAITx_2               (0x04U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000400 */
  5438. #define FSMC_PATTx_ATTWAITx_3               (0x08U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000800 */
  5439. #define FSMC_PATTx_ATTWAITx_4               (0x10U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00001000 */
  5440. #define FSMC_PATTx_ATTWAITx_5               (0x20U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00002000 */
  5441. #define FSMC_PATTx_ATTWAITx_6               (0x40U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00004000 */
  5442. #define FSMC_PATTx_ATTWAITx_7               (0x80U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00008000 */
  5443.  
  5444. #define FSMC_PATTx_ATTHOLDx_Pos             (16U)                              
  5445. #define FSMC_PATTx_ATTHOLDx_Msk             (0xFFU << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00FF0000 */
  5446. #define FSMC_PATTx_ATTHOLDx                 FSMC_PATTx_ATTHOLDx_Msk            /*!< ATTHOLDx[7:0] bits (Attribute memory x hold time) */
  5447. #define FSMC_PATTx_ATTHOLDx_0               (0x01U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00010000 */
  5448. #define FSMC_PATTx_ATTHOLDx_1               (0x02U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00020000 */
  5449. #define FSMC_PATTx_ATTHOLDx_2               (0x04U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00040000 */
  5450. #define FSMC_PATTx_ATTHOLDx_3               (0x08U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00080000 */
  5451. #define FSMC_PATTx_ATTHOLDx_4               (0x10U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00100000 */
  5452. #define FSMC_PATTx_ATTHOLDx_5               (0x20U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00200000 */
  5453. #define FSMC_PATTx_ATTHOLDx_6               (0x40U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00400000 */
  5454. #define FSMC_PATTx_ATTHOLDx_7               (0x80U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00800000 */
  5455.  
  5456. #define FSMC_PATTx_ATTHIZx_Pos              (24U)                              
  5457. #define FSMC_PATTx_ATTHIZx_Msk              (0xFFU << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0xFF000000 */
  5458. #define FSMC_PATTx_ATTHIZx                  FSMC_PATTx_ATTHIZx_Msk             /*!< ATTHIZx[7:0] bits (Attribute memory x databus HiZ time) */
  5459. #define FSMC_PATTx_ATTHIZx_0                (0x01U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x01000000 */
  5460. #define FSMC_PATTx_ATTHIZx_1                (0x02U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x02000000 */
  5461. #define FSMC_PATTx_ATTHIZx_2                (0x04U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x04000000 */
  5462. #define FSMC_PATTx_ATTHIZx_3                (0x08U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x08000000 */
  5463. #define FSMC_PATTx_ATTHIZx_4                (0x10U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x10000000 */
  5464. #define FSMC_PATTx_ATTHIZx_5                (0x20U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x20000000 */
  5465. #define FSMC_PATTx_ATTHIZx_6                (0x40U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x40000000 */
  5466. #define FSMC_PATTx_ATTHIZx_7                (0x80U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x80000000 */
  5467.  
  5468. /******************  Bit definition for FSMC_PIO4 register  *******************/
  5469. #define FSMC_PIO4_IOSET4_Pos                (0U)                              
  5470. #define FSMC_PIO4_IOSET4_Msk                (0xFFU << FSMC_PIO4_IOSET4_Pos)    /*!< 0x000000FF */
  5471. #define FSMC_PIO4_IOSET4                    FSMC_PIO4_IOSET4_Msk               /*!< IOSET4[7:0] bits (I/O 4 setup time) */
  5472. #define FSMC_PIO4_IOSET4_0                  (0x01U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000001 */
  5473. #define FSMC_PIO4_IOSET4_1                  (0x02U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000002 */
  5474. #define FSMC_PIO4_IOSET4_2                  (0x04U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000004 */
  5475. #define FSMC_PIO4_IOSET4_3                  (0x08U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000008 */
  5476. #define FSMC_PIO4_IOSET4_4                  (0x10U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000010 */
  5477. #define FSMC_PIO4_IOSET4_5                  (0x20U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000020 */
  5478. #define FSMC_PIO4_IOSET4_6                  (0x40U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000040 */
  5479. #define FSMC_PIO4_IOSET4_7                  (0x80U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000080 */
  5480.  
  5481. #define FSMC_PIO4_IOWAIT4_Pos               (8U)                              
  5482. #define FSMC_PIO4_IOWAIT4_Msk               (0xFFU << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x0000FF00 */
  5483. #define FSMC_PIO4_IOWAIT4                   FSMC_PIO4_IOWAIT4_Msk              /*!< IOWAIT4[7:0] bits (I/O 4 wait time) */
  5484. #define FSMC_PIO4_IOWAIT4_0                 (0x01U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000100 */
  5485. #define FSMC_PIO4_IOWAIT4_1                 (0x02U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000200 */
  5486. #define FSMC_PIO4_IOWAIT4_2                 (0x04U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000400 */
  5487. #define FSMC_PIO4_IOWAIT4_3                 (0x08U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000800 */
  5488. #define FSMC_PIO4_IOWAIT4_4                 (0x10U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00001000 */
  5489. #define FSMC_PIO4_IOWAIT4_5                 (0x20U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00002000 */
  5490. #define FSMC_PIO4_IOWAIT4_6                 (0x40U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00004000 */
  5491. #define FSMC_PIO4_IOWAIT4_7                 (0x80U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00008000 */
  5492.  
  5493. #define FSMC_PIO4_IOHOLD4_Pos               (16U)                              
  5494. #define FSMC_PIO4_IOHOLD4_Msk               (0xFFU << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00FF0000 */
  5495. #define FSMC_PIO4_IOHOLD4                   FSMC_PIO4_IOHOLD4_Msk              /*!< IOHOLD4[7:0] bits (I/O 4 hold time) */
  5496. #define FSMC_PIO4_IOHOLD4_0                 (0x01U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00010000 */
  5497. #define FSMC_PIO4_IOHOLD4_1                 (0x02U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00020000 */
  5498. #define FSMC_PIO4_IOHOLD4_2                 (0x04U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00040000 */
  5499. #define FSMC_PIO4_IOHOLD4_3                 (0x08U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00080000 */
  5500. #define FSMC_PIO4_IOHOLD4_4                 (0x10U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00100000 */
  5501. #define FSMC_PIO4_IOHOLD4_5                 (0x20U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00200000 */
  5502. #define FSMC_PIO4_IOHOLD4_6                 (0x40U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00400000 */
  5503. #define FSMC_PIO4_IOHOLD4_7                 (0x80U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00800000 */
  5504.  
  5505. #define FSMC_PIO4_IOHIZ4_Pos                (24U)                              
  5506. #define FSMC_PIO4_IOHIZ4_Msk                (0xFFU << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0xFF000000 */
  5507. #define FSMC_PIO4_IOHIZ4                    FSMC_PIO4_IOHIZ4_Msk               /*!< IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
  5508. #define FSMC_PIO4_IOHIZ4_0                  (0x01U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x01000000 */
  5509. #define FSMC_PIO4_IOHIZ4_1                  (0x02U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x02000000 */
  5510. #define FSMC_PIO4_IOHIZ4_2                  (0x04U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x04000000 */
  5511. #define FSMC_PIO4_IOHIZ4_3                  (0x08U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x08000000 */
  5512. #define FSMC_PIO4_IOHIZ4_4                  (0x10U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x10000000 */
  5513. #define FSMC_PIO4_IOHIZ4_5                  (0x20U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x20000000 */
  5514. #define FSMC_PIO4_IOHIZ4_6                  (0x40U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x40000000 */
  5515. #define FSMC_PIO4_IOHIZ4_7                  (0x80U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x80000000 */
  5516.  
  5517. /******************  Bit definition for FSMC_ECCR2 register  ******************/
  5518. #define FSMC_ECCR2_ECC2_Pos                 (0U)                              
  5519. #define FSMC_ECCR2_ECC2_Msk                 (0xFFFFFFFFU << FSMC_ECCR2_ECC2_Pos) /*!< 0xFFFFFFFF */
  5520. #define FSMC_ECCR2_ECC2                     FSMC_ECCR2_ECC2_Msk                /*!< ECC result */
  5521.  
  5522. /******************  Bit definition for FSMC_ECCR3 register  ******************/
  5523. #define FSMC_ECCR3_ECC3_Pos                 (0U)                              
  5524. #define FSMC_ECCR3_ECC3_Msk                 (0xFFFFFFFFU << FSMC_ECCR3_ECC3_Pos) /*!< 0xFFFFFFFF */
  5525. #define FSMC_ECCR3_ECC3                     FSMC_ECCR3_ECC3_Msk                /*!< ECC result */
  5526.  
  5527. /******************************************************************************/
  5528. /*                                                                            */
  5529. /*                          SD host Interface                                 */
  5530. /*                                                                            */
  5531. /******************************************************************************/
  5532.  
  5533. /******************  Bit definition for SDIO_POWER register  ******************/
  5534. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  5535. #define SDIO_POWER_PWRCTRL_Msk              (0x3U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  5536. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  5537. #define SDIO_POWER_PWRCTRL_0                (0x1U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x01 */
  5538. #define SDIO_POWER_PWRCTRL_1                (0x2U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x02 */
  5539.  
  5540. /******************  Bit definition for SDIO_CLKCR register  ******************/
  5541. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  5542. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFU << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  5543. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  5544. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  5545. #define SDIO_CLKCR_CLKEN_Msk                (0x1U << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  5546. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  5547. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  5548. #define SDIO_CLKCR_PWRSAV_Msk               (0x1U << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  5549. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  5550. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  5551. #define SDIO_CLKCR_BYPASS_Msk               (0x1U << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  5552. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  5553.  
  5554. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  5555. #define SDIO_CLKCR_WIDBUS_Msk               (0x3U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  5556. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  5557. #define SDIO_CLKCR_WIDBUS_0                 (0x1U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x0800 */
  5558. #define SDIO_CLKCR_WIDBUS_1                 (0x2U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x1000 */
  5559.  
  5560. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  5561. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1U << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  5562. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  5563. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  5564. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1U << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  5565. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  5566.  
  5567. /*******************  Bit definition for SDIO_ARG register  *******************/
  5568. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  5569. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFU << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  5570. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  5571.  
  5572. /*******************  Bit definition for SDIO_CMD register  *******************/
  5573. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  5574. #define SDIO_CMD_CMDINDEX_Msk               (0x3FU << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  5575. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  5576.  
  5577. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  5578. #define SDIO_CMD_WAITRESP_Msk               (0x3U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  5579. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  5580. #define SDIO_CMD_WAITRESP_0                 (0x1U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0040 */
  5581. #define SDIO_CMD_WAITRESP_1                 (0x2U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0080 */
  5582.  
  5583. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  5584. #define SDIO_CMD_WAITINT_Msk                (0x1U << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  5585. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  5586. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  5587. #define SDIO_CMD_WAITPEND_Msk               (0x1U << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  5588. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  5589. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  5590. #define SDIO_CMD_CPSMEN_Msk                 (0x1U << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  5591. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  5592. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  5593. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1U << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  5594. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  5595. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  5596. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1U << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  5597. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  5598. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  5599. #define SDIO_CMD_NIEN_Msk                   (0x1U << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  5600. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  5601. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  5602. #define SDIO_CMD_CEATACMD_Msk               (0x1U << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  5603. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  5604.  
  5605. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  5606. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  5607. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FU << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  5608. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  5609.  
  5610. /******************  Bit definition for SDIO_RESP0 register  ******************/
  5611. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  5612. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFU << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  5613. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  5614.  
  5615. /******************  Bit definition for SDIO_RESP1 register  ******************/
  5616. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  5617. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFU << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  5618. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  5619.  
  5620. /******************  Bit definition for SDIO_RESP2 register  ******************/
  5621. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  5622. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFU << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  5623. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  5624.  
  5625. /******************  Bit definition for SDIO_RESP3 register  ******************/
  5626. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  5627. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFU << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  5628. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  5629.  
  5630. /******************  Bit definition for SDIO_RESP4 register  ******************/
  5631. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  5632. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFU << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  5633. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  5634.  
  5635. /******************  Bit definition for SDIO_DTIMER register  *****************/
  5636. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  5637. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFU << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  5638. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  5639.  
  5640. /******************  Bit definition for SDIO_DLEN register  *******************/
  5641. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  5642. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFU << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  5643. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  5644.  
  5645. /******************  Bit definition for SDIO_DCTRL register  ******************/
  5646. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  5647. #define SDIO_DCTRL_DTEN_Msk                 (0x1U << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  5648. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  5649. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  5650. #define SDIO_DCTRL_DTDIR_Msk                (0x1U << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  5651. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  5652. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  5653. #define SDIO_DCTRL_DTMODE_Msk               (0x1U << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  5654. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  5655. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  5656. #define SDIO_DCTRL_DMAEN_Msk                (0x1U << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  5657. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  5658.  
  5659. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  5660. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFU << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  5661. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  5662. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0010 */
  5663. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0020 */
  5664. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0040 */
  5665. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0080 */
  5666.  
  5667. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  5668. #define SDIO_DCTRL_RWSTART_Msk              (0x1U << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  5669. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  5670. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  5671. #define SDIO_DCTRL_RWSTOP_Msk               (0x1U << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  5672. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  5673. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  5674. #define SDIO_DCTRL_RWMOD_Msk                (0x1U << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  5675. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  5676. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  5677. #define SDIO_DCTRL_SDIOEN_Msk               (0x1U << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  5678. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  5679.  
  5680. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  5681. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  5682. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFU << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  5683. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  5684.  
  5685. /******************  Bit definition for SDIO_STA register  ********************/
  5686. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  5687. #define SDIO_STA_CCRCFAIL_Msk               (0x1U << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  5688. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  5689. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  5690. #define SDIO_STA_DCRCFAIL_Msk               (0x1U << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  5691. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  5692. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  5693. #define SDIO_STA_CTIMEOUT_Msk               (0x1U << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  5694. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  5695. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  5696. #define SDIO_STA_DTIMEOUT_Msk               (0x1U << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  5697. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  5698. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  5699. #define SDIO_STA_TXUNDERR_Msk               (0x1U << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  5700. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  5701. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  5702. #define SDIO_STA_RXOVERR_Msk                (0x1U << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  5703. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  5704. #define SDIO_STA_CMDREND_Pos                (6U)                              
  5705. #define SDIO_STA_CMDREND_Msk                (0x1U << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  5706. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  5707. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  5708. #define SDIO_STA_CMDSENT_Msk                (0x1U << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  5709. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  5710. #define SDIO_STA_DATAEND_Pos                (8U)                              
  5711. #define SDIO_STA_DATAEND_Msk                (0x1U << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  5712. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  5713. #define SDIO_STA_STBITERR_Pos               (9U)                              
  5714. #define SDIO_STA_STBITERR_Msk               (0x1U << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  5715. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  5716. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  5717. #define SDIO_STA_DBCKEND_Msk                (0x1U << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  5718. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  5719. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  5720. #define SDIO_STA_CMDACT_Msk                 (0x1U << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  5721. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  5722. #define SDIO_STA_TXACT_Pos                  (12U)                              
  5723. #define SDIO_STA_TXACT_Msk                  (0x1U << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  5724. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  5725. #define SDIO_STA_RXACT_Pos                  (13U)                              
  5726. #define SDIO_STA_RXACT_Msk                  (0x1U << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  5727. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  5728. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  5729. #define SDIO_STA_TXFIFOHE_Msk               (0x1U << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  5730. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  5731. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  5732. #define SDIO_STA_RXFIFOHF_Msk               (0x1U << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  5733. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  5734. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  5735. #define SDIO_STA_TXFIFOF_Msk                (0x1U << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  5736. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  5737. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  5738. #define SDIO_STA_RXFIFOF_Msk                (0x1U << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  5739. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  5740. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  5741. #define SDIO_STA_TXFIFOE_Msk                (0x1U << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  5742. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  5743. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  5744. #define SDIO_STA_RXFIFOE_Msk                (0x1U << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  5745. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  5746. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  5747. #define SDIO_STA_TXDAVL_Msk                 (0x1U << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  5748. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  5749. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  5750. #define SDIO_STA_RXDAVL_Msk                 (0x1U << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  5751. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  5752. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  5753. #define SDIO_STA_SDIOIT_Msk                 (0x1U << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  5754. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  5755. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  5756. #define SDIO_STA_CEATAEND_Msk               (0x1U << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  5757. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  5758.  
  5759. /*******************  Bit definition for SDIO_ICR register  *******************/
  5760. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  5761. #define SDIO_ICR_CCRCFAILC_Msk              (0x1U << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  5762. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  5763. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  5764. #define SDIO_ICR_DCRCFAILC_Msk              (0x1U << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  5765. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  5766. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  5767. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1U << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  5768. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  5769. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  5770. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1U << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  5771. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  5772. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  5773. #define SDIO_ICR_TXUNDERRC_Msk              (0x1U << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  5774. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  5775. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  5776. #define SDIO_ICR_RXOVERRC_Msk               (0x1U << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  5777. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  5778. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  5779. #define SDIO_ICR_CMDRENDC_Msk               (0x1U << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  5780. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  5781. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  5782. #define SDIO_ICR_CMDSENTC_Msk               (0x1U << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  5783. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  5784. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  5785. #define SDIO_ICR_DATAENDC_Msk               (0x1U << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  5786. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  5787. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  5788. #define SDIO_ICR_STBITERRC_Msk              (0x1U << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  5789. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  5790. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  5791. #define SDIO_ICR_DBCKENDC_Msk               (0x1U << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  5792. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  5793. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  5794. #define SDIO_ICR_SDIOITC_Msk                (0x1U << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  5795. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  5796. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  5797. #define SDIO_ICR_CEATAENDC_Msk              (0x1U << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  5798. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  5799.  
  5800. /******************  Bit definition for SDIO_MASK register  *******************/
  5801. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  5802. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1U << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  5803. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  5804. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  5805. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1U << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  5806. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  5807. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  5808. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1U << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  5809. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  5810. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  5811. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1U << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  5812. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  5813. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  5814. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1U << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  5815. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  5816. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  5817. #define SDIO_MASK_RXOVERRIE_Msk             (0x1U << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  5818. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  5819. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  5820. #define SDIO_MASK_CMDRENDIE_Msk             (0x1U << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  5821. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  5822. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  5823. #define SDIO_MASK_CMDSENTIE_Msk             (0x1U << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  5824. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  5825. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  5826. #define SDIO_MASK_DATAENDIE_Msk             (0x1U << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  5827. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  5828. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  5829. #define SDIO_MASK_STBITERRIE_Msk            (0x1U << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  5830. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  5831. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  5832. #define SDIO_MASK_DBCKENDIE_Msk             (0x1U << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  5833. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  5834. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  5835. #define SDIO_MASK_CMDACTIE_Msk              (0x1U << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  5836. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  5837. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  5838. #define SDIO_MASK_TXACTIE_Msk               (0x1U << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  5839. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  5840. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  5841. #define SDIO_MASK_RXACTIE_Msk               (0x1U << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  5842. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  5843. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  5844. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1U << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  5845. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  5846. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  5847. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1U << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  5848. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  5849. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  5850. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1U << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  5851. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  5852. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  5853. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1U << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  5854. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  5855. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  5856. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1U << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  5857. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  5858. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  5859. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1U << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  5860. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  5861. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  5862. #define SDIO_MASK_TXDAVLIE_Msk              (0x1U << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  5863. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  5864. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  5865. #define SDIO_MASK_RXDAVLIE_Msk              (0x1U << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  5866. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  5867. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  5868. #define SDIO_MASK_SDIOITIE_Msk              (0x1U << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  5869. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  5870. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  5871. #define SDIO_MASK_CEATAENDIE_Msk            (0x1U << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  5872. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  5873.  
  5874. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  5875. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  5876. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFU << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  5877. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  5878.  
  5879. /******************  Bit definition for SDIO_FIFO register  *******************/
  5880. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  5881. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFU << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  5882. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  5883.  
  5884. /******************************************************************************/
  5885. /*                                                                            */
  5886. /*                                   USB Device FS                            */
  5887. /*                                                                            */
  5888. /******************************************************************************/
  5889.  
  5890. /*!< Endpoint-specific registers */
  5891. #define  USB_EP0R                            USB_BASE                      /*!< Endpoint 0 register address */
  5892. #define  USB_EP1R                            (USB_BASE + 0x00000004)       /*!< Endpoint 1 register address */
  5893. #define  USB_EP2R                            (USB_BASE + 0x00000008)       /*!< Endpoint 2 register address */
  5894. #define  USB_EP3R                            (USB_BASE + 0x0000000C)       /*!< Endpoint 3 register address */
  5895. #define  USB_EP4R                            (USB_BASE + 0x00000010)       /*!< Endpoint 4 register address */
  5896. #define  USB_EP5R                            (USB_BASE + 0x00000014)       /*!< Endpoint 5 register address */
  5897. #define  USB_EP6R                            (USB_BASE + 0x00000018)       /*!< Endpoint 6 register address */
  5898. #define  USB_EP7R                            (USB_BASE + 0x0000001C)       /*!< Endpoint 7 register address */
  5899.  
  5900. /* bit positions */
  5901. #define USB_EP_CTR_RX_Pos                       (15U)                          
  5902. #define USB_EP_CTR_RX_Msk                       (0x1U << USB_EP_CTR_RX_Pos)    /*!< 0x00008000 */
  5903. #define USB_EP_CTR_RX                           USB_EP_CTR_RX_Msk              /*!< EndPoint Correct TRansfer RX */
  5904. #define USB_EP_DTOG_RX_Pos                      (14U)                          
  5905. #define USB_EP_DTOG_RX_Msk                      (0x1U << USB_EP_DTOG_RX_Pos)   /*!< 0x00004000 */
  5906. #define USB_EP_DTOG_RX                          USB_EP_DTOG_RX_Msk             /*!< EndPoint Data TOGGLE RX */
  5907. #define USB_EPRX_STAT_Pos                       (12U)                          
  5908. #define USB_EPRX_STAT_Msk                       (0x3U << USB_EPRX_STAT_Pos)    /*!< 0x00003000 */
  5909. #define USB_EPRX_STAT                           USB_EPRX_STAT_Msk              /*!< EndPoint RX STATus bit field */
  5910. #define USB_EP_SETUP_Pos                        (11U)                          
  5911. #define USB_EP_SETUP_Msk                        (0x1U << USB_EP_SETUP_Pos)     /*!< 0x00000800 */
  5912. #define USB_EP_SETUP                            USB_EP_SETUP_Msk               /*!< EndPoint SETUP */
  5913. #define USB_EP_T_FIELD_Pos                      (9U)                          
  5914. #define USB_EP_T_FIELD_Msk                      (0x3U << USB_EP_T_FIELD_Pos)   /*!< 0x00000600 */
  5915. #define USB_EP_T_FIELD                          USB_EP_T_FIELD_Msk             /*!< EndPoint TYPE */
  5916. #define USB_EP_KIND_Pos                         (8U)                          
  5917. #define USB_EP_KIND_Msk                         (0x1U << USB_EP_KIND_Pos)      /*!< 0x00000100 */
  5918. #define USB_EP_KIND                             USB_EP_KIND_Msk                /*!< EndPoint KIND */
  5919. #define USB_EP_CTR_TX_Pos                       (7U)                          
  5920. #define USB_EP_CTR_TX_Msk                       (0x1U << USB_EP_CTR_TX_Pos)    /*!< 0x00000080 */
  5921. #define USB_EP_CTR_TX                           USB_EP_CTR_TX_Msk              /*!< EndPoint Correct TRansfer TX */
  5922. #define USB_EP_DTOG_TX_Pos                      (6U)                          
  5923. #define USB_EP_DTOG_TX_Msk                      (0x1U << USB_EP_DTOG_TX_Pos)   /*!< 0x00000040 */
  5924. #define USB_EP_DTOG_TX                          USB_EP_DTOG_TX_Msk             /*!< EndPoint Data TOGGLE TX */
  5925. #define USB_EPTX_STAT_Pos                       (4U)                          
  5926. #define USB_EPTX_STAT_Msk                       (0x3U << USB_EPTX_STAT_Pos)    /*!< 0x00000030 */
  5927. #define USB_EPTX_STAT                           USB_EPTX_STAT_Msk              /*!< EndPoint TX STATus bit field */
  5928. #define USB_EPADDR_FIELD_Pos                    (0U)                          
  5929. #define USB_EPADDR_FIELD_Msk                    (0xFU << USB_EPADDR_FIELD_Pos) /*!< 0x0000000F */
  5930. #define USB_EPADDR_FIELD                        USB_EPADDR_FIELD_Msk           /*!< EndPoint ADDRess FIELD */
  5931.  
  5932. /* EndPoint REGister MASK (no toggle fields) */
  5933. #define  USB_EPREG_MASK                      (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
  5934.                                                                            /*!< EP_TYPE[1:0] EndPoint TYPE */
  5935. #define USB_EP_TYPE_MASK_Pos                    (9U)                          
  5936. #define USB_EP_TYPE_MASK_Msk                    (0x3U << USB_EP_TYPE_MASK_Pos) /*!< 0x00000600 */
  5937. #define USB_EP_TYPE_MASK                        USB_EP_TYPE_MASK_Msk           /*!< EndPoint TYPE Mask */
  5938. #define USB_EP_BULK                             0x00000000U                    /*!< EndPoint BULK */
  5939. #define USB_EP_CONTROL                          0x00000200U                    /*!< EndPoint CONTROL */
  5940. #define USB_EP_ISOCHRONOUS                      0x00000400U                    /*!< EndPoint ISOCHRONOUS */
  5941. #define USB_EP_INTERRUPT                        0x00000600U                    /*!< EndPoint INTERRUPT */
  5942. #define  USB_EP_T_MASK                          (~USB_EP_T_FIELD & USB_EPREG_MASK)
  5943.  
  5944. #define  USB_EPKIND_MASK                        (~USB_EP_KIND & USB_EPREG_MASK)  /*!< EP_KIND EndPoint KIND */
  5945.                                                                                /*!< STAT_TX[1:0] STATus for TX transfer */
  5946. #define USB_EP_TX_DIS                           0x00000000U                    /*!< EndPoint TX DISabled */
  5947. #define USB_EP_TX_STALL                         0x00000010U                    /*!< EndPoint TX STALLed */
  5948. #define USB_EP_TX_NAK                           0x00000020U                    /*!< EndPoint TX NAKed */
  5949. #define USB_EP_TX_VALID                         0x00000030U                    /*!< EndPoint TX VALID */
  5950. #define USB_EPTX_DTOG1                          0x00000010U                    /*!< EndPoint TX Data TOGgle bit1 */
  5951. #define USB_EPTX_DTOG2                          0x00000020U                    /*!< EndPoint TX Data TOGgle bit2 */
  5952. #define  USB_EPTX_DTOGMASK  (USB_EPTX_STAT|USB_EPREG_MASK)
  5953.                                                                                /*!< STAT_RX[1:0] STATus for RX transfer */
  5954. #define USB_EP_RX_DIS                           0x00000000U                    /*!< EndPoint RX DISabled */
  5955. #define USB_EP_RX_STALL                         0x00001000U                    /*!< EndPoint RX STALLed */
  5956. #define USB_EP_RX_NAK                           0x00002000U                    /*!< EndPoint RX NAKed */
  5957. #define USB_EP_RX_VALID                         0x00003000U                    /*!< EndPoint RX VALID */
  5958. #define USB_EPRX_DTOG1                          0x00001000U                    /*!< EndPoint RX Data TOGgle bit1 */
  5959. #define USB_EPRX_DTOG2                          0x00002000U                    /*!< EndPoint RX Data TOGgle bit1 */
  5960. #define  USB_EPRX_DTOGMASK  (USB_EPRX_STAT|USB_EPREG_MASK)
  5961.  
  5962. /*******************  Bit definition for USB_EP0R register  *******************/
  5963. #define USB_EP0R_EA_Pos                         (0U)                          
  5964. #define USB_EP0R_EA_Msk                         (0xFU << USB_EP0R_EA_Pos)      /*!< 0x0000000F */
  5965. #define USB_EP0R_EA                             USB_EP0R_EA_Msk                /*!< Endpoint Address */
  5966.  
  5967. #define USB_EP0R_STAT_TX_Pos                    (4U)                          
  5968. #define USB_EP0R_STAT_TX_Msk                    (0x3U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000030 */
  5969. #define USB_EP0R_STAT_TX                        USB_EP0R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  5970. #define USB_EP0R_STAT_TX_0                      (0x1U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000010 */
  5971. #define USB_EP0R_STAT_TX_1                      (0x2U << USB_EP0R_STAT_TX_Pos) /*!< 0x00000020 */
  5972.  
  5973. #define USB_EP0R_DTOG_TX_Pos                    (6U)                          
  5974. #define USB_EP0R_DTOG_TX_Msk                    (0x1U << USB_EP0R_DTOG_TX_Pos) /*!< 0x00000040 */
  5975. #define USB_EP0R_DTOG_TX                        USB_EP0R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  5976. #define USB_EP0R_CTR_TX_Pos                     (7U)                          
  5977. #define USB_EP0R_CTR_TX_Msk                     (0x1U << USB_EP0R_CTR_TX_Pos)  /*!< 0x00000080 */
  5978. #define USB_EP0R_CTR_TX                         USB_EP0R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  5979. #define USB_EP0R_EP_KIND_Pos                    (8U)                          
  5980. #define USB_EP0R_EP_KIND_Msk                    (0x1U << USB_EP0R_EP_KIND_Pos) /*!< 0x00000100 */
  5981. #define USB_EP0R_EP_KIND                        USB_EP0R_EP_KIND_Msk           /*!< Endpoint Kind */
  5982.                                                                            
  5983. #define USB_EP0R_EP_TYPE_Pos                    (9U)                          
  5984. #define USB_EP0R_EP_TYPE_Msk                    (0x3U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000600 */
  5985. #define USB_EP0R_EP_TYPE                        USB_EP0R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  5986. #define USB_EP0R_EP_TYPE_0                      (0x1U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000200 */
  5987. #define USB_EP0R_EP_TYPE_1                      (0x2U << USB_EP0R_EP_TYPE_Pos) /*!< 0x00000400 */
  5988.  
  5989. #define USB_EP0R_SETUP_Pos                      (11U)                          
  5990. #define USB_EP0R_SETUP_Msk                      (0x1U << USB_EP0R_SETUP_Pos)   /*!< 0x00000800 */
  5991. #define USB_EP0R_SETUP                          USB_EP0R_SETUP_Msk             /*!< Setup transaction completed */
  5992.  
  5993. #define USB_EP0R_STAT_RX_Pos                    (12U)                          
  5994. #define USB_EP0R_STAT_RX_Msk                    (0x3U << USB_EP0R_STAT_RX_Pos) /*!< 0x00003000 */
  5995. #define USB_EP0R_STAT_RX                        USB_EP0R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  5996. #define USB_EP0R_STAT_RX_0                      (0x1U << USB_EP0R_STAT_RX_Pos) /*!< 0x00001000 */
  5997. #define USB_EP0R_STAT_RX_1                      (0x2U << USB_EP0R_STAT_RX_Pos) /*!< 0x00002000 */
  5998.  
  5999. #define USB_EP0R_DTOG_RX_Pos                    (14U)                          
  6000. #define USB_EP0R_DTOG_RX_Msk                    (0x1U << USB_EP0R_DTOG_RX_Pos) /*!< 0x00004000 */
  6001. #define USB_EP0R_DTOG_RX                        USB_EP0R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6002. #define USB_EP0R_CTR_RX_Pos                     (15U)                          
  6003. #define USB_EP0R_CTR_RX_Msk                     (0x1U << USB_EP0R_CTR_RX_Pos)  /*!< 0x00008000 */
  6004. #define USB_EP0R_CTR_RX                         USB_EP0R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6005.  
  6006. /*******************  Bit definition for USB_EP1R register  *******************/
  6007. #define USB_EP1R_EA_Pos                         (0U)                          
  6008. #define USB_EP1R_EA_Msk                         (0xFU << USB_EP1R_EA_Pos)      /*!< 0x0000000F */
  6009. #define USB_EP1R_EA                             USB_EP1R_EA_Msk                /*!< Endpoint Address */
  6010.                                                                          
  6011. #define USB_EP1R_STAT_TX_Pos                    (4U)                          
  6012. #define USB_EP1R_STAT_TX_Msk                    (0x3U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000030 */
  6013. #define USB_EP1R_STAT_TX                        USB_EP1R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6014. #define USB_EP1R_STAT_TX_0                      (0x1U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000010 */
  6015. #define USB_EP1R_STAT_TX_1                      (0x2U << USB_EP1R_STAT_TX_Pos) /*!< 0x00000020 */
  6016.  
  6017. #define USB_EP1R_DTOG_TX_Pos                    (6U)                          
  6018. #define USB_EP1R_DTOG_TX_Msk                    (0x1U << USB_EP1R_DTOG_TX_Pos) /*!< 0x00000040 */
  6019. #define USB_EP1R_DTOG_TX                        USB_EP1R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6020. #define USB_EP1R_CTR_TX_Pos                     (7U)                          
  6021. #define USB_EP1R_CTR_TX_Msk                     (0x1U << USB_EP1R_CTR_TX_Pos)  /*!< 0x00000080 */
  6022. #define USB_EP1R_CTR_TX                         USB_EP1R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6023. #define USB_EP1R_EP_KIND_Pos                    (8U)                          
  6024. #define USB_EP1R_EP_KIND_Msk                    (0x1U << USB_EP1R_EP_KIND_Pos) /*!< 0x00000100 */
  6025. #define USB_EP1R_EP_KIND                        USB_EP1R_EP_KIND_Msk           /*!< Endpoint Kind */
  6026.  
  6027. #define USB_EP1R_EP_TYPE_Pos                    (9U)                          
  6028. #define USB_EP1R_EP_TYPE_Msk                    (0x3U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000600 */
  6029. #define USB_EP1R_EP_TYPE                        USB_EP1R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6030. #define USB_EP1R_EP_TYPE_0                      (0x1U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000200 */
  6031. #define USB_EP1R_EP_TYPE_1                      (0x2U << USB_EP1R_EP_TYPE_Pos) /*!< 0x00000400 */
  6032.  
  6033. #define USB_EP1R_SETUP_Pos                      (11U)                          
  6034. #define USB_EP1R_SETUP_Msk                      (0x1U << USB_EP1R_SETUP_Pos)   /*!< 0x00000800 */
  6035. #define USB_EP1R_SETUP                          USB_EP1R_SETUP_Msk             /*!< Setup transaction completed */
  6036.                                                                            
  6037. #define USB_EP1R_STAT_RX_Pos                    (12U)                          
  6038. #define USB_EP1R_STAT_RX_Msk                    (0x3U << USB_EP1R_STAT_RX_Pos) /*!< 0x00003000 */
  6039. #define USB_EP1R_STAT_RX                        USB_EP1R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6040. #define USB_EP1R_STAT_RX_0                      (0x1U << USB_EP1R_STAT_RX_Pos) /*!< 0x00001000 */
  6041. #define USB_EP1R_STAT_RX_1                      (0x2U << USB_EP1R_STAT_RX_Pos) /*!< 0x00002000 */
  6042.  
  6043. #define USB_EP1R_DTOG_RX_Pos                    (14U)                          
  6044. #define USB_EP1R_DTOG_RX_Msk                    (0x1U << USB_EP1R_DTOG_RX_Pos) /*!< 0x00004000 */
  6045. #define USB_EP1R_DTOG_RX                        USB_EP1R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6046. #define USB_EP1R_CTR_RX_Pos                     (15U)                          
  6047. #define USB_EP1R_CTR_RX_Msk                     (0x1U << USB_EP1R_CTR_RX_Pos)  /*!< 0x00008000 */
  6048. #define USB_EP1R_CTR_RX                         USB_EP1R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6049.  
  6050. /*******************  Bit definition for USB_EP2R register  *******************/
  6051. #define USB_EP2R_EA_Pos                         (0U)                          
  6052. #define USB_EP2R_EA_Msk                         (0xFU << USB_EP2R_EA_Pos)      /*!< 0x0000000F */
  6053. #define USB_EP2R_EA                             USB_EP2R_EA_Msk                /*!< Endpoint Address */
  6054.  
  6055. #define USB_EP2R_STAT_TX_Pos                    (4U)                          
  6056. #define USB_EP2R_STAT_TX_Msk                    (0x3U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000030 */
  6057. #define USB_EP2R_STAT_TX                        USB_EP2R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6058. #define USB_EP2R_STAT_TX_0                      (0x1U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000010 */
  6059. #define USB_EP2R_STAT_TX_1                      (0x2U << USB_EP2R_STAT_TX_Pos) /*!< 0x00000020 */
  6060.  
  6061. #define USB_EP2R_DTOG_TX_Pos                    (6U)                          
  6062. #define USB_EP2R_DTOG_TX_Msk                    (0x1U << USB_EP2R_DTOG_TX_Pos) /*!< 0x00000040 */
  6063. #define USB_EP2R_DTOG_TX                        USB_EP2R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6064. #define USB_EP2R_CTR_TX_Pos                     (7U)                          
  6065. #define USB_EP2R_CTR_TX_Msk                     (0x1U << USB_EP2R_CTR_TX_Pos)  /*!< 0x00000080 */
  6066. #define USB_EP2R_CTR_TX                         USB_EP2R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6067. #define USB_EP2R_EP_KIND_Pos                    (8U)                          
  6068. #define USB_EP2R_EP_KIND_Msk                    (0x1U << USB_EP2R_EP_KIND_Pos) /*!< 0x00000100 */
  6069. #define USB_EP2R_EP_KIND                        USB_EP2R_EP_KIND_Msk           /*!< Endpoint Kind */
  6070.  
  6071. #define USB_EP2R_EP_TYPE_Pos                    (9U)                          
  6072. #define USB_EP2R_EP_TYPE_Msk                    (0x3U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000600 */
  6073. #define USB_EP2R_EP_TYPE                        USB_EP2R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6074. #define USB_EP2R_EP_TYPE_0                      (0x1U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000200 */
  6075. #define USB_EP2R_EP_TYPE_1                      (0x2U << USB_EP2R_EP_TYPE_Pos) /*!< 0x00000400 */
  6076.  
  6077. #define USB_EP2R_SETUP_Pos                      (11U)                          
  6078. #define USB_EP2R_SETUP_Msk                      (0x1U << USB_EP2R_SETUP_Pos)   /*!< 0x00000800 */
  6079. #define USB_EP2R_SETUP                          USB_EP2R_SETUP_Msk             /*!< Setup transaction completed */
  6080.  
  6081. #define USB_EP2R_STAT_RX_Pos                    (12U)                          
  6082. #define USB_EP2R_STAT_RX_Msk                    (0x3U << USB_EP2R_STAT_RX_Pos) /*!< 0x00003000 */
  6083. #define USB_EP2R_STAT_RX                        USB_EP2R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6084. #define USB_EP2R_STAT_RX_0                      (0x1U << USB_EP2R_STAT_RX_Pos) /*!< 0x00001000 */
  6085. #define USB_EP2R_STAT_RX_1                      (0x2U << USB_EP2R_STAT_RX_Pos) /*!< 0x00002000 */
  6086.  
  6087. #define USB_EP2R_DTOG_RX_Pos                    (14U)                          
  6088. #define USB_EP2R_DTOG_RX_Msk                    (0x1U << USB_EP2R_DTOG_RX_Pos) /*!< 0x00004000 */
  6089. #define USB_EP2R_DTOG_RX                        USB_EP2R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6090. #define USB_EP2R_CTR_RX_Pos                     (15U)                          
  6091. #define USB_EP2R_CTR_RX_Msk                     (0x1U << USB_EP2R_CTR_RX_Pos)  /*!< 0x00008000 */
  6092. #define USB_EP2R_CTR_RX                         USB_EP2R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6093.  
  6094. /*******************  Bit definition for USB_EP3R register  *******************/
  6095. #define USB_EP3R_EA_Pos                         (0U)                          
  6096. #define USB_EP3R_EA_Msk                         (0xFU << USB_EP3R_EA_Pos)      /*!< 0x0000000F */
  6097. #define USB_EP3R_EA                             USB_EP3R_EA_Msk                /*!< Endpoint Address */
  6098.  
  6099. #define USB_EP3R_STAT_TX_Pos                    (4U)                          
  6100. #define USB_EP3R_STAT_TX_Msk                    (0x3U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000030 */
  6101. #define USB_EP3R_STAT_TX                        USB_EP3R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6102. #define USB_EP3R_STAT_TX_0                      (0x1U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000010 */
  6103. #define USB_EP3R_STAT_TX_1                      (0x2U << USB_EP3R_STAT_TX_Pos) /*!< 0x00000020 */
  6104.  
  6105. #define USB_EP3R_DTOG_TX_Pos                    (6U)                          
  6106. #define USB_EP3R_DTOG_TX_Msk                    (0x1U << USB_EP3R_DTOG_TX_Pos) /*!< 0x00000040 */
  6107. #define USB_EP3R_DTOG_TX                        USB_EP3R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6108. #define USB_EP3R_CTR_TX_Pos                     (7U)                          
  6109. #define USB_EP3R_CTR_TX_Msk                     (0x1U << USB_EP3R_CTR_TX_Pos)  /*!< 0x00000080 */
  6110. #define USB_EP3R_CTR_TX                         USB_EP3R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6111. #define USB_EP3R_EP_KIND_Pos                    (8U)                          
  6112. #define USB_EP3R_EP_KIND_Msk                    (0x1U << USB_EP3R_EP_KIND_Pos) /*!< 0x00000100 */
  6113. #define USB_EP3R_EP_KIND                        USB_EP3R_EP_KIND_Msk           /*!< Endpoint Kind */
  6114.  
  6115. #define USB_EP3R_EP_TYPE_Pos                    (9U)                          
  6116. #define USB_EP3R_EP_TYPE_Msk                    (0x3U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000600 */
  6117. #define USB_EP3R_EP_TYPE                        USB_EP3R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6118. #define USB_EP3R_EP_TYPE_0                      (0x1U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000200 */
  6119. #define USB_EP3R_EP_TYPE_1                      (0x2U << USB_EP3R_EP_TYPE_Pos) /*!< 0x00000400 */
  6120.  
  6121. #define USB_EP3R_SETUP_Pos                      (11U)                          
  6122. #define USB_EP3R_SETUP_Msk                      (0x1U << USB_EP3R_SETUP_Pos)   /*!< 0x00000800 */
  6123. #define USB_EP3R_SETUP                          USB_EP3R_SETUP_Msk             /*!< Setup transaction completed */
  6124.  
  6125. #define USB_EP3R_STAT_RX_Pos                    (12U)                          
  6126. #define USB_EP3R_STAT_RX_Msk                    (0x3U << USB_EP3R_STAT_RX_Pos) /*!< 0x00003000 */
  6127. #define USB_EP3R_STAT_RX                        USB_EP3R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6128. #define USB_EP3R_STAT_RX_0                      (0x1U << USB_EP3R_STAT_RX_Pos) /*!< 0x00001000 */
  6129. #define USB_EP3R_STAT_RX_1                      (0x2U << USB_EP3R_STAT_RX_Pos) /*!< 0x00002000 */
  6130.  
  6131. #define USB_EP3R_DTOG_RX_Pos                    (14U)                          
  6132. #define USB_EP3R_DTOG_RX_Msk                    (0x1U << USB_EP3R_DTOG_RX_Pos) /*!< 0x00004000 */
  6133. #define USB_EP3R_DTOG_RX                        USB_EP3R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6134. #define USB_EP3R_CTR_RX_Pos                     (15U)                          
  6135. #define USB_EP3R_CTR_RX_Msk                     (0x1U << USB_EP3R_CTR_RX_Pos)  /*!< 0x00008000 */
  6136. #define USB_EP3R_CTR_RX                         USB_EP3R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6137.  
  6138. /*******************  Bit definition for USB_EP4R register  *******************/
  6139. #define USB_EP4R_EA_Pos                         (0U)                          
  6140. #define USB_EP4R_EA_Msk                         (0xFU << USB_EP4R_EA_Pos)      /*!< 0x0000000F */
  6141. #define USB_EP4R_EA                             USB_EP4R_EA_Msk                /*!< Endpoint Address */
  6142.  
  6143. #define USB_EP4R_STAT_TX_Pos                    (4U)                          
  6144. #define USB_EP4R_STAT_TX_Msk                    (0x3U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000030 */
  6145. #define USB_EP4R_STAT_TX                        USB_EP4R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6146. #define USB_EP4R_STAT_TX_0                      (0x1U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000010 */
  6147. #define USB_EP4R_STAT_TX_1                      (0x2U << USB_EP4R_STAT_TX_Pos) /*!< 0x00000020 */
  6148.  
  6149. #define USB_EP4R_DTOG_TX_Pos                    (6U)                          
  6150. #define USB_EP4R_DTOG_TX_Msk                    (0x1U << USB_EP4R_DTOG_TX_Pos) /*!< 0x00000040 */
  6151. #define USB_EP4R_DTOG_TX                        USB_EP4R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6152. #define USB_EP4R_CTR_TX_Pos                     (7U)                          
  6153. #define USB_EP4R_CTR_TX_Msk                     (0x1U << USB_EP4R_CTR_TX_Pos)  /*!< 0x00000080 */
  6154. #define USB_EP4R_CTR_TX                         USB_EP4R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6155. #define USB_EP4R_EP_KIND_Pos                    (8U)                          
  6156. #define USB_EP4R_EP_KIND_Msk                    (0x1U << USB_EP4R_EP_KIND_Pos) /*!< 0x00000100 */
  6157. #define USB_EP4R_EP_KIND                        USB_EP4R_EP_KIND_Msk           /*!< Endpoint Kind */
  6158.  
  6159. #define USB_EP4R_EP_TYPE_Pos                    (9U)                          
  6160. #define USB_EP4R_EP_TYPE_Msk                    (0x3U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000600 */
  6161. #define USB_EP4R_EP_TYPE                        USB_EP4R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6162. #define USB_EP4R_EP_TYPE_0                      (0x1U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000200 */
  6163. #define USB_EP4R_EP_TYPE_1                      (0x2U << USB_EP4R_EP_TYPE_Pos) /*!< 0x00000400 */
  6164.  
  6165. #define USB_EP4R_SETUP_Pos                      (11U)                          
  6166. #define USB_EP4R_SETUP_Msk                      (0x1U << USB_EP4R_SETUP_Pos)   /*!< 0x00000800 */
  6167. #define USB_EP4R_SETUP                          USB_EP4R_SETUP_Msk             /*!< Setup transaction completed */
  6168.  
  6169. #define USB_EP4R_STAT_RX_Pos                    (12U)                          
  6170. #define USB_EP4R_STAT_RX_Msk                    (0x3U << USB_EP4R_STAT_RX_Pos) /*!< 0x00003000 */
  6171. #define USB_EP4R_STAT_RX                        USB_EP4R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6172. #define USB_EP4R_STAT_RX_0                      (0x1U << USB_EP4R_STAT_RX_Pos) /*!< 0x00001000 */
  6173. #define USB_EP4R_STAT_RX_1                      (0x2U << USB_EP4R_STAT_RX_Pos) /*!< 0x00002000 */
  6174.  
  6175. #define USB_EP4R_DTOG_RX_Pos                    (14U)                          
  6176. #define USB_EP4R_DTOG_RX_Msk                    (0x1U << USB_EP4R_DTOG_RX_Pos) /*!< 0x00004000 */
  6177. #define USB_EP4R_DTOG_RX                        USB_EP4R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6178. #define USB_EP4R_CTR_RX_Pos                     (15U)                          
  6179. #define USB_EP4R_CTR_RX_Msk                     (0x1U << USB_EP4R_CTR_RX_Pos)  /*!< 0x00008000 */
  6180. #define USB_EP4R_CTR_RX                         USB_EP4R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6181.  
  6182. /*******************  Bit definition for USB_EP5R register  *******************/
  6183. #define USB_EP5R_EA_Pos                         (0U)                          
  6184. #define USB_EP5R_EA_Msk                         (0xFU << USB_EP5R_EA_Pos)      /*!< 0x0000000F */
  6185. #define USB_EP5R_EA                             USB_EP5R_EA_Msk                /*!< Endpoint Address */
  6186.  
  6187. #define USB_EP5R_STAT_TX_Pos                    (4U)                          
  6188. #define USB_EP5R_STAT_TX_Msk                    (0x3U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000030 */
  6189. #define USB_EP5R_STAT_TX                        USB_EP5R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6190. #define USB_EP5R_STAT_TX_0                      (0x1U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000010 */
  6191. #define USB_EP5R_STAT_TX_1                      (0x2U << USB_EP5R_STAT_TX_Pos) /*!< 0x00000020 */
  6192.  
  6193. #define USB_EP5R_DTOG_TX_Pos                    (6U)                          
  6194. #define USB_EP5R_DTOG_TX_Msk                    (0x1U << USB_EP5R_DTOG_TX_Pos) /*!< 0x00000040 */
  6195. #define USB_EP5R_DTOG_TX                        USB_EP5R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6196. #define USB_EP5R_CTR_TX_Pos                     (7U)                          
  6197. #define USB_EP5R_CTR_TX_Msk                     (0x1U << USB_EP5R_CTR_TX_Pos)  /*!< 0x00000080 */
  6198. #define USB_EP5R_CTR_TX                         USB_EP5R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6199. #define USB_EP5R_EP_KIND_Pos                    (8U)                          
  6200. #define USB_EP5R_EP_KIND_Msk                    (0x1U << USB_EP5R_EP_KIND_Pos) /*!< 0x00000100 */
  6201. #define USB_EP5R_EP_KIND                        USB_EP5R_EP_KIND_Msk           /*!< Endpoint Kind */
  6202.  
  6203. #define USB_EP5R_EP_TYPE_Pos                    (9U)                          
  6204. #define USB_EP5R_EP_TYPE_Msk                    (0x3U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000600 */
  6205. #define USB_EP5R_EP_TYPE                        USB_EP5R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6206. #define USB_EP5R_EP_TYPE_0                      (0x1U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000200 */
  6207. #define USB_EP5R_EP_TYPE_1                      (0x2U << USB_EP5R_EP_TYPE_Pos) /*!< 0x00000400 */
  6208.  
  6209. #define USB_EP5R_SETUP_Pos                      (11U)                          
  6210. #define USB_EP5R_SETUP_Msk                      (0x1U << USB_EP5R_SETUP_Pos)   /*!< 0x00000800 */
  6211. #define USB_EP5R_SETUP                          USB_EP5R_SETUP_Msk             /*!< Setup transaction completed */
  6212.  
  6213. #define USB_EP5R_STAT_RX_Pos                    (12U)                          
  6214. #define USB_EP5R_STAT_RX_Msk                    (0x3U << USB_EP5R_STAT_RX_Pos) /*!< 0x00003000 */
  6215. #define USB_EP5R_STAT_RX                        USB_EP5R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6216. #define USB_EP5R_STAT_RX_0                      (0x1U << USB_EP5R_STAT_RX_Pos) /*!< 0x00001000 */
  6217. #define USB_EP5R_STAT_RX_1                      (0x2U << USB_EP5R_STAT_RX_Pos) /*!< 0x00002000 */
  6218.  
  6219. #define USB_EP5R_DTOG_RX_Pos                    (14U)                          
  6220. #define USB_EP5R_DTOG_RX_Msk                    (0x1U << USB_EP5R_DTOG_RX_Pos) /*!< 0x00004000 */
  6221. #define USB_EP5R_DTOG_RX                        USB_EP5R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6222. #define USB_EP5R_CTR_RX_Pos                     (15U)                          
  6223. #define USB_EP5R_CTR_RX_Msk                     (0x1U << USB_EP5R_CTR_RX_Pos)  /*!< 0x00008000 */
  6224. #define USB_EP5R_CTR_RX                         USB_EP5R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6225.  
  6226. /*******************  Bit definition for USB_EP6R register  *******************/
  6227. #define USB_EP6R_EA_Pos                         (0U)                          
  6228. #define USB_EP6R_EA_Msk                         (0xFU << USB_EP6R_EA_Pos)      /*!< 0x0000000F */
  6229. #define USB_EP6R_EA                             USB_EP6R_EA_Msk                /*!< Endpoint Address */
  6230.  
  6231. #define USB_EP6R_STAT_TX_Pos                    (4U)                          
  6232. #define USB_EP6R_STAT_TX_Msk                    (0x3U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000030 */
  6233. #define USB_EP6R_STAT_TX                        USB_EP6R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6234. #define USB_EP6R_STAT_TX_0                      (0x1U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000010 */
  6235. #define USB_EP6R_STAT_TX_1                      (0x2U << USB_EP6R_STAT_TX_Pos) /*!< 0x00000020 */
  6236.  
  6237. #define USB_EP6R_DTOG_TX_Pos                    (6U)                          
  6238. #define USB_EP6R_DTOG_TX_Msk                    (0x1U << USB_EP6R_DTOG_TX_Pos) /*!< 0x00000040 */
  6239. #define USB_EP6R_DTOG_TX                        USB_EP6R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6240. #define USB_EP6R_CTR_TX_Pos                     (7U)                          
  6241. #define USB_EP6R_CTR_TX_Msk                     (0x1U << USB_EP6R_CTR_TX_Pos)  /*!< 0x00000080 */
  6242. #define USB_EP6R_CTR_TX                         USB_EP6R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6243. #define USB_EP6R_EP_KIND_Pos                    (8U)                          
  6244. #define USB_EP6R_EP_KIND_Msk                    (0x1U << USB_EP6R_EP_KIND_Pos) /*!< 0x00000100 */
  6245. #define USB_EP6R_EP_KIND                        USB_EP6R_EP_KIND_Msk           /*!< Endpoint Kind */
  6246.  
  6247. #define USB_EP6R_EP_TYPE_Pos                    (9U)                          
  6248. #define USB_EP6R_EP_TYPE_Msk                    (0x3U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000600 */
  6249. #define USB_EP6R_EP_TYPE                        USB_EP6R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6250. #define USB_EP6R_EP_TYPE_0                      (0x1U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000200 */
  6251. #define USB_EP6R_EP_TYPE_1                      (0x2U << USB_EP6R_EP_TYPE_Pos) /*!< 0x00000400 */
  6252.  
  6253. #define USB_EP6R_SETUP_Pos                      (11U)                          
  6254. #define USB_EP6R_SETUP_Msk                      (0x1U << USB_EP6R_SETUP_Pos)   /*!< 0x00000800 */
  6255. #define USB_EP6R_SETUP                          USB_EP6R_SETUP_Msk             /*!< Setup transaction completed */
  6256.  
  6257. #define USB_EP6R_STAT_RX_Pos                    (12U)                          
  6258. #define USB_EP6R_STAT_RX_Msk                    (0x3U << USB_EP6R_STAT_RX_Pos) /*!< 0x00003000 */
  6259. #define USB_EP6R_STAT_RX                        USB_EP6R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6260. #define USB_EP6R_STAT_RX_0                      (0x1U << USB_EP6R_STAT_RX_Pos) /*!< 0x00001000 */
  6261. #define USB_EP6R_STAT_RX_1                      (0x2U << USB_EP6R_STAT_RX_Pos) /*!< 0x00002000 */
  6262.  
  6263. #define USB_EP6R_DTOG_RX_Pos                    (14U)                          
  6264. #define USB_EP6R_DTOG_RX_Msk                    (0x1U << USB_EP6R_DTOG_RX_Pos) /*!< 0x00004000 */
  6265. #define USB_EP6R_DTOG_RX                        USB_EP6R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6266. #define USB_EP6R_CTR_RX_Pos                     (15U)                          
  6267. #define USB_EP6R_CTR_RX_Msk                     (0x1U << USB_EP6R_CTR_RX_Pos)  /*!< 0x00008000 */
  6268. #define USB_EP6R_CTR_RX                         USB_EP6R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6269.  
  6270. /*******************  Bit definition for USB_EP7R register  *******************/
  6271. #define USB_EP7R_EA_Pos                         (0U)                          
  6272. #define USB_EP7R_EA_Msk                         (0xFU << USB_EP7R_EA_Pos)      /*!< 0x0000000F */
  6273. #define USB_EP7R_EA                             USB_EP7R_EA_Msk                /*!< Endpoint Address */
  6274.  
  6275. #define USB_EP7R_STAT_TX_Pos                    (4U)                          
  6276. #define USB_EP7R_STAT_TX_Msk                    (0x3U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000030 */
  6277. #define USB_EP7R_STAT_TX                        USB_EP7R_STAT_TX_Msk           /*!< STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6278. #define USB_EP7R_STAT_TX_0                      (0x1U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000010 */
  6279. #define USB_EP7R_STAT_TX_1                      (0x2U << USB_EP7R_STAT_TX_Pos) /*!< 0x00000020 */
  6280.  
  6281. #define USB_EP7R_DTOG_TX_Pos                    (6U)                          
  6282. #define USB_EP7R_DTOG_TX_Msk                    (0x1U << USB_EP7R_DTOG_TX_Pos) /*!< 0x00000040 */
  6283. #define USB_EP7R_DTOG_TX                        USB_EP7R_DTOG_TX_Msk           /*!< Data Toggle, for transmission transfers */
  6284. #define USB_EP7R_CTR_TX_Pos                     (7U)                          
  6285. #define USB_EP7R_CTR_TX_Msk                     (0x1U << USB_EP7R_CTR_TX_Pos)  /*!< 0x00000080 */
  6286. #define USB_EP7R_CTR_TX                         USB_EP7R_CTR_TX_Msk            /*!< Correct Transfer for transmission */
  6287. #define USB_EP7R_EP_KIND_Pos                    (8U)                          
  6288. #define USB_EP7R_EP_KIND_Msk                    (0x1U << USB_EP7R_EP_KIND_Pos) /*!< 0x00000100 */
  6289. #define USB_EP7R_EP_KIND                        USB_EP7R_EP_KIND_Msk           /*!< Endpoint Kind */
  6290.  
  6291. #define USB_EP7R_EP_TYPE_Pos                    (9U)                          
  6292. #define USB_EP7R_EP_TYPE_Msk                    (0x3U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000600 */
  6293. #define USB_EP7R_EP_TYPE                        USB_EP7R_EP_TYPE_Msk           /*!< EP_TYPE[1:0] bits (Endpoint type) */
  6294. #define USB_EP7R_EP_TYPE_0                      (0x1U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000200 */
  6295. #define USB_EP7R_EP_TYPE_1                      (0x2U << USB_EP7R_EP_TYPE_Pos) /*!< 0x00000400 */
  6296.  
  6297. #define USB_EP7R_SETUP_Pos                      (11U)                          
  6298. #define USB_EP7R_SETUP_Msk                      (0x1U << USB_EP7R_SETUP_Pos)   /*!< 0x00000800 */
  6299. #define USB_EP7R_SETUP                          USB_EP7R_SETUP_Msk             /*!< Setup transaction completed */
  6300.  
  6301. #define USB_EP7R_STAT_RX_Pos                    (12U)                          
  6302. #define USB_EP7R_STAT_RX_Msk                    (0x3U << USB_EP7R_STAT_RX_Pos) /*!< 0x00003000 */
  6303. #define USB_EP7R_STAT_RX                        USB_EP7R_STAT_RX_Msk           /*!< STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6304. #define USB_EP7R_STAT_RX_0                      (0x1U << USB_EP7R_STAT_RX_Pos) /*!< 0x00001000 */
  6305. #define USB_EP7R_STAT_RX_1                      (0x2U << USB_EP7R_STAT_RX_Pos) /*!< 0x00002000 */
  6306.  
  6307. #define USB_EP7R_DTOG_RX_Pos                    (14U)                          
  6308. #define USB_EP7R_DTOG_RX_Msk                    (0x1U << USB_EP7R_DTOG_RX_Pos) /*!< 0x00004000 */
  6309. #define USB_EP7R_DTOG_RX                        USB_EP7R_DTOG_RX_Msk           /*!< Data Toggle, for reception transfers */
  6310. #define USB_EP7R_CTR_RX_Pos                     (15U)                          
  6311. #define USB_EP7R_CTR_RX_Msk                     (0x1U << USB_EP7R_CTR_RX_Pos)  /*!< 0x00008000 */
  6312. #define USB_EP7R_CTR_RX                         USB_EP7R_CTR_RX_Msk            /*!< Correct Transfer for reception */
  6313.  
  6314. /*!< Common registers */
  6315. /*******************  Bit definition for USB_CNTR register  *******************/
  6316. #define USB_CNTR_FRES_Pos                       (0U)                          
  6317. #define USB_CNTR_FRES_Msk                       (0x1U << USB_CNTR_FRES_Pos)    /*!< 0x00000001 */
  6318. #define USB_CNTR_FRES                           USB_CNTR_FRES_Msk              /*!< Force USB Reset */
  6319. #define USB_CNTR_PDWN_Pos                       (1U)                          
  6320. #define USB_CNTR_PDWN_Msk                       (0x1U << USB_CNTR_PDWN_Pos)    /*!< 0x00000002 */
  6321. #define USB_CNTR_PDWN                           USB_CNTR_PDWN_Msk              /*!< Power down */
  6322. #define USB_CNTR_LP_MODE_Pos                    (2U)                          
  6323. #define USB_CNTR_LP_MODE_Msk                    (0x1U << USB_CNTR_LP_MODE_Pos) /*!< 0x00000004 */
  6324. #define USB_CNTR_LP_MODE                        USB_CNTR_LP_MODE_Msk           /*!< Low-power mode */
  6325. #define USB_CNTR_FSUSP_Pos                      (3U)                          
  6326. #define USB_CNTR_FSUSP_Msk                      (0x1U << USB_CNTR_FSUSP_Pos)   /*!< 0x00000008 */
  6327. #define USB_CNTR_FSUSP                          USB_CNTR_FSUSP_Msk             /*!< Force suspend */
  6328. #define USB_CNTR_RESUME_Pos                     (4U)                          
  6329. #define USB_CNTR_RESUME_Msk                     (0x1U << USB_CNTR_RESUME_Pos)  /*!< 0x00000010 */
  6330. #define USB_CNTR_RESUME                         USB_CNTR_RESUME_Msk            /*!< Resume request */
  6331. #define USB_CNTR_ESOFM_Pos                      (8U)                          
  6332. #define USB_CNTR_ESOFM_Msk                      (0x1U << USB_CNTR_ESOFM_Pos)   /*!< 0x00000100 */
  6333. #define USB_CNTR_ESOFM                          USB_CNTR_ESOFM_Msk             /*!< Expected Start Of Frame Interrupt Mask */
  6334. #define USB_CNTR_SOFM_Pos                       (9U)                          
  6335. #define USB_CNTR_SOFM_Msk                       (0x1U << USB_CNTR_SOFM_Pos)    /*!< 0x00000200 */
  6336. #define USB_CNTR_SOFM                           USB_CNTR_SOFM_Msk              /*!< Start Of Frame Interrupt Mask */
  6337. #define USB_CNTR_RESETM_Pos                     (10U)                          
  6338. #define USB_CNTR_RESETM_Msk                     (0x1U << USB_CNTR_RESETM_Pos)  /*!< 0x00000400 */
  6339. #define USB_CNTR_RESETM                         USB_CNTR_RESETM_Msk            /*!< RESET Interrupt Mask */
  6340. #define USB_CNTR_SUSPM_Pos                      (11U)                          
  6341. #define USB_CNTR_SUSPM_Msk                      (0x1U << USB_CNTR_SUSPM_Pos)   /*!< 0x00000800 */
  6342. #define USB_CNTR_SUSPM                          USB_CNTR_SUSPM_Msk             /*!< Suspend mode Interrupt Mask */
  6343. #define USB_CNTR_WKUPM_Pos                      (12U)                          
  6344. #define USB_CNTR_WKUPM_Msk                      (0x1U << USB_CNTR_WKUPM_Pos)   /*!< 0x00001000 */
  6345. #define USB_CNTR_WKUPM                          USB_CNTR_WKUPM_Msk             /*!< Wakeup Interrupt Mask */
  6346. #define USB_CNTR_ERRM_Pos                       (13U)                          
  6347. #define USB_CNTR_ERRM_Msk                       (0x1U << USB_CNTR_ERRM_Pos)    /*!< 0x00002000 */
  6348. #define USB_CNTR_ERRM                           USB_CNTR_ERRM_Msk              /*!< Error Interrupt Mask */
  6349. #define USB_CNTR_PMAOVRM_Pos                    (14U)                          
  6350. #define USB_CNTR_PMAOVRM_Msk                    (0x1U << USB_CNTR_PMAOVRM_Pos) /*!< 0x00004000 */
  6351. #define USB_CNTR_PMAOVRM                        USB_CNTR_PMAOVRM_Msk           /*!< Packet Memory Area Over / Underrun Interrupt Mask */
  6352. #define USB_CNTR_CTRM_Pos                       (15U)                          
  6353. #define USB_CNTR_CTRM_Msk                       (0x1U << USB_CNTR_CTRM_Pos)    /*!< 0x00008000 */
  6354. #define USB_CNTR_CTRM                           USB_CNTR_CTRM_Msk              /*!< Correct Transfer Interrupt Mask */
  6355.  
  6356. /*******************  Bit definition for USB_ISTR register  *******************/
  6357. #define USB_ISTR_EP_ID_Pos                      (0U)                          
  6358. #define USB_ISTR_EP_ID_Msk                      (0xFU << USB_ISTR_EP_ID_Pos)   /*!< 0x0000000F */
  6359. #define USB_ISTR_EP_ID                          USB_ISTR_EP_ID_Msk             /*!< Endpoint Identifier */
  6360. #define USB_ISTR_DIR_Pos                        (4U)                          
  6361. #define USB_ISTR_DIR_Msk                        (0x1U << USB_ISTR_DIR_Pos)     /*!< 0x00000010 */
  6362. #define USB_ISTR_DIR                            USB_ISTR_DIR_Msk               /*!< Direction of transaction */
  6363. #define USB_ISTR_ESOF_Pos                       (8U)                          
  6364. #define USB_ISTR_ESOF_Msk                       (0x1U << USB_ISTR_ESOF_Pos)    /*!< 0x00000100 */
  6365. #define USB_ISTR_ESOF                           USB_ISTR_ESOF_Msk              /*!< Expected Start Of Frame */
  6366. #define USB_ISTR_SOF_Pos                        (9U)                          
  6367. #define USB_ISTR_SOF_Msk                        (0x1U << USB_ISTR_SOF_Pos)     /*!< 0x00000200 */
  6368. #define USB_ISTR_SOF                            USB_ISTR_SOF_Msk               /*!< Start Of Frame */
  6369. #define USB_ISTR_RESET_Pos                      (10U)                          
  6370. #define USB_ISTR_RESET_Msk                      (0x1U << USB_ISTR_RESET_Pos)   /*!< 0x00000400 */
  6371. #define USB_ISTR_RESET                          USB_ISTR_RESET_Msk             /*!< USB RESET request */
  6372. #define USB_ISTR_SUSP_Pos                       (11U)                          
  6373. #define USB_ISTR_SUSP_Msk                       (0x1U << USB_ISTR_SUSP_Pos)    /*!< 0x00000800 */
  6374. #define USB_ISTR_SUSP                           USB_ISTR_SUSP_Msk              /*!< Suspend mode request */
  6375. #define USB_ISTR_WKUP_Pos                       (12U)                          
  6376. #define USB_ISTR_WKUP_Msk                       (0x1U << USB_ISTR_WKUP_Pos)    /*!< 0x00001000 */
  6377. #define USB_ISTR_WKUP                           USB_ISTR_WKUP_Msk              /*!< Wake up */
  6378. #define USB_ISTR_ERR_Pos                        (13U)                          
  6379. #define USB_ISTR_ERR_Msk                        (0x1U << USB_ISTR_ERR_Pos)     /*!< 0x00002000 */
  6380. #define USB_ISTR_ERR                            USB_ISTR_ERR_Msk               /*!< Error */
  6381. #define USB_ISTR_PMAOVR_Pos                     (14U)                          
  6382. #define USB_ISTR_PMAOVR_Msk                     (0x1U << USB_ISTR_PMAOVR_Pos)  /*!< 0x00004000 */
  6383. #define USB_ISTR_PMAOVR                         USB_ISTR_PMAOVR_Msk            /*!< Packet Memory Area Over / Underrun */
  6384. #define USB_ISTR_CTR_Pos                        (15U)                          
  6385. #define USB_ISTR_CTR_Msk                        (0x1U << USB_ISTR_CTR_Pos)     /*!< 0x00008000 */
  6386. #define USB_ISTR_CTR                            USB_ISTR_CTR_Msk               /*!< Correct Transfer */
  6387.  
  6388. /*******************  Bit definition for USB_FNR register  ********************/
  6389. #define USB_FNR_FN_Pos                          (0U)                          
  6390. #define USB_FNR_FN_Msk                          (0x7FFU << USB_FNR_FN_Pos)     /*!< 0x000007FF */
  6391. #define USB_FNR_FN                              USB_FNR_FN_Msk                 /*!< Frame Number */
  6392. #define USB_FNR_LSOF_Pos                        (11U)                          
  6393. #define USB_FNR_LSOF_Msk                        (0x3U << USB_FNR_LSOF_Pos)     /*!< 0x00001800 */
  6394. #define USB_FNR_LSOF                            USB_FNR_LSOF_Msk               /*!< Lost SOF */
  6395. #define USB_FNR_LCK_Pos                         (13U)                          
  6396. #define USB_FNR_LCK_Msk                         (0x1U << USB_FNR_LCK_Pos)      /*!< 0x00002000 */
  6397. #define USB_FNR_LCK                             USB_FNR_LCK_Msk                /*!< Locked */
  6398. #define USB_FNR_RXDM_Pos                        (14U)                          
  6399. #define USB_FNR_RXDM_Msk                        (0x1U << USB_FNR_RXDM_Pos)     /*!< 0x00004000 */
  6400. #define USB_FNR_RXDM                            USB_FNR_RXDM_Msk               /*!< Receive Data - Line Status */
  6401. #define USB_FNR_RXDP_Pos                        (15U)                          
  6402. #define USB_FNR_RXDP_Msk                        (0x1U << USB_FNR_RXDP_Pos)     /*!< 0x00008000 */
  6403. #define USB_FNR_RXDP                            USB_FNR_RXDP_Msk               /*!< Receive Data + Line Status */
  6404.  
  6405. /******************  Bit definition for USB_DADDR register  *******************/
  6406. #define USB_DADDR_ADD_Pos                       (0U)                          
  6407. #define USB_DADDR_ADD_Msk                       (0x7FU << USB_DADDR_ADD_Pos)   /*!< 0x0000007F */
  6408. #define USB_DADDR_ADD                           USB_DADDR_ADD_Msk              /*!< ADD[6:0] bits (Device Address) */
  6409. #define USB_DADDR_ADD0_Pos                      (0U)                          
  6410. #define USB_DADDR_ADD0_Msk                      (0x1U << USB_DADDR_ADD0_Pos)   /*!< 0x00000001 */
  6411. #define USB_DADDR_ADD0                          USB_DADDR_ADD0_Msk             /*!< Bit 0 */
  6412. #define USB_DADDR_ADD1_Pos                      (1U)                          
  6413. #define USB_DADDR_ADD1_Msk                      (0x1U << USB_DADDR_ADD1_Pos)   /*!< 0x00000002 */
  6414. #define USB_DADDR_ADD1                          USB_DADDR_ADD1_Msk             /*!< Bit 1 */
  6415. #define USB_DADDR_ADD2_Pos                      (2U)                          
  6416. #define USB_DADDR_ADD2_Msk                      (0x1U << USB_DADDR_ADD2_Pos)   /*!< 0x00000004 */
  6417. #define USB_DADDR_ADD2                          USB_DADDR_ADD2_Msk             /*!< Bit 2 */
  6418. #define USB_DADDR_ADD3_Pos                      (3U)                          
  6419. #define USB_DADDR_ADD3_Msk                      (0x1U << USB_DADDR_ADD3_Pos)   /*!< 0x00000008 */
  6420. #define USB_DADDR_ADD3                          USB_DADDR_ADD3_Msk             /*!< Bit 3 */
  6421. #define USB_DADDR_ADD4_Pos                      (4U)                          
  6422. #define USB_DADDR_ADD4_Msk                      (0x1U << USB_DADDR_ADD4_Pos)   /*!< 0x00000010 */
  6423. #define USB_DADDR_ADD4                          USB_DADDR_ADD4_Msk             /*!< Bit 4 */
  6424. #define USB_DADDR_ADD5_Pos                      (5U)                          
  6425. #define USB_DADDR_ADD5_Msk                      (0x1U << USB_DADDR_ADD5_Pos)   /*!< 0x00000020 */
  6426. #define USB_DADDR_ADD5                          USB_DADDR_ADD5_Msk             /*!< Bit 5 */
  6427. #define USB_DADDR_ADD6_Pos                      (6U)                          
  6428. #define USB_DADDR_ADD6_Msk                      (0x1U << USB_DADDR_ADD6_Pos)   /*!< 0x00000040 */
  6429. #define USB_DADDR_ADD6                          USB_DADDR_ADD6_Msk             /*!< Bit 6 */
  6430.  
  6431. #define USB_DADDR_EF_Pos                        (7U)                          
  6432. #define USB_DADDR_EF_Msk                        (0x1U << USB_DADDR_EF_Pos)     /*!< 0x00000080 */
  6433. #define USB_DADDR_EF                            USB_DADDR_EF_Msk               /*!< Enable Function */
  6434.  
  6435. /******************  Bit definition for USB_BTABLE register  ******************/    
  6436. #define USB_BTABLE_BTABLE_Pos                   (3U)                          
  6437. #define USB_BTABLE_BTABLE_Msk                   (0x1FFFU << USB_BTABLE_BTABLE_Pos) /*!< 0x0000FFF8 */
  6438. #define USB_BTABLE_BTABLE                       USB_BTABLE_BTABLE_Msk          /*!< Buffer Table */
  6439.  
  6440. /*!< Buffer descriptor table */
  6441. /*****************  Bit definition for USB_ADDR0_TX register  *****************/
  6442. #define USB_ADDR0_TX_ADDR0_TX_Pos               (1U)                          
  6443. #define USB_ADDR0_TX_ADDR0_TX_Msk               (0x7FFFU << USB_ADDR0_TX_ADDR0_TX_Pos) /*!< 0x0000FFFE */
  6444. #define USB_ADDR0_TX_ADDR0_TX                   USB_ADDR0_TX_ADDR0_TX_Msk      /*!< Transmission Buffer Address 0 */
  6445.  
  6446. /*****************  Bit definition for USB_ADDR1_TX register  *****************/
  6447. #define USB_ADDR1_TX_ADDR1_TX_Pos               (1U)                          
  6448. #define USB_ADDR1_TX_ADDR1_TX_Msk               (0x7FFFU << USB_ADDR1_TX_ADDR1_TX_Pos) /*!< 0x0000FFFE */
  6449. #define USB_ADDR1_TX_ADDR1_TX                   USB_ADDR1_TX_ADDR1_TX_Msk      /*!< Transmission Buffer Address 1 */
  6450.  
  6451. /*****************  Bit definition for USB_ADDR2_TX register  *****************/
  6452. #define USB_ADDR2_TX_ADDR2_TX_Pos               (1U)                          
  6453. #define USB_ADDR2_TX_ADDR2_TX_Msk               (0x7FFFU << USB_ADDR2_TX_ADDR2_TX_Pos) /*!< 0x0000FFFE */
  6454. #define USB_ADDR2_TX_ADDR2_TX                   USB_ADDR2_TX_ADDR2_TX_Msk      /*!< Transmission Buffer Address 2 */
  6455.  
  6456. /*****************  Bit definition for USB_ADDR3_TX register  *****************/
  6457. #define USB_ADDR3_TX_ADDR3_TX_Pos               (1U)                          
  6458. #define USB_ADDR3_TX_ADDR3_TX_Msk               (0x7FFFU << USB_ADDR3_TX_ADDR3_TX_Pos) /*!< 0x0000FFFE */
  6459. #define USB_ADDR3_TX_ADDR3_TX                   USB_ADDR3_TX_ADDR3_TX_Msk      /*!< Transmission Buffer Address 3 */
  6460.  
  6461. /*****************  Bit definition for USB_ADDR4_TX register  *****************/
  6462. #define USB_ADDR4_TX_ADDR4_TX_Pos               (1U)                          
  6463. #define USB_ADDR4_TX_ADDR4_TX_Msk               (0x7FFFU << USB_ADDR4_TX_ADDR4_TX_Pos) /*!< 0x0000FFFE */
  6464. #define USB_ADDR4_TX_ADDR4_TX                   USB_ADDR4_TX_ADDR4_TX_Msk      /*!< Transmission Buffer Address 4 */
  6465.  
  6466. /*****************  Bit definition for USB_ADDR5_TX register  *****************/
  6467. #define USB_ADDR5_TX_ADDR5_TX_Pos               (1U)                          
  6468. #define USB_ADDR5_TX_ADDR5_TX_Msk               (0x7FFFU << USB_ADDR5_TX_ADDR5_TX_Pos) /*!< 0x0000FFFE */
  6469. #define USB_ADDR5_TX_ADDR5_TX                   USB_ADDR5_TX_ADDR5_TX_Msk      /*!< Transmission Buffer Address 5 */
  6470.  
  6471. /*****************  Bit definition for USB_ADDR6_TX register  *****************/
  6472. #define USB_ADDR6_TX_ADDR6_TX_Pos               (1U)                          
  6473. #define USB_ADDR6_TX_ADDR6_TX_Msk               (0x7FFFU << USB_ADDR6_TX_ADDR6_TX_Pos) /*!< 0x0000FFFE */
  6474. #define USB_ADDR6_TX_ADDR6_TX                   USB_ADDR6_TX_ADDR6_TX_Msk      /*!< Transmission Buffer Address 6 */
  6475.  
  6476. /*****************  Bit definition for USB_ADDR7_TX register  *****************/
  6477. #define USB_ADDR7_TX_ADDR7_TX_Pos               (1U)                          
  6478. #define USB_ADDR7_TX_ADDR7_TX_Msk               (0x7FFFU << USB_ADDR7_TX_ADDR7_TX_Pos) /*!< 0x0000FFFE */
  6479. #define USB_ADDR7_TX_ADDR7_TX                   USB_ADDR7_TX_ADDR7_TX_Msk      /*!< Transmission Buffer Address 7 */
  6480.  
  6481. /*----------------------------------------------------------------------------*/
  6482.  
  6483. /*****************  Bit definition for USB_COUNT0_TX register  ****************/
  6484. #define USB_COUNT0_TX_COUNT0_TX_Pos             (0U)                          
  6485. #define USB_COUNT0_TX_COUNT0_TX_Msk             (0x3FFU << USB_COUNT0_TX_COUNT0_TX_Pos) /*!< 0x000003FF */
  6486. #define USB_COUNT0_TX_COUNT0_TX                 USB_COUNT0_TX_COUNT0_TX_Msk    /*!< Transmission Byte Count 0 */
  6487.  
  6488. /*****************  Bit definition for USB_COUNT1_TX register  ****************/
  6489. #define USB_COUNT1_TX_COUNT1_TX_Pos             (0U)                          
  6490. #define USB_COUNT1_TX_COUNT1_TX_Msk             (0x3FFU << USB_COUNT1_TX_COUNT1_TX_Pos) /*!< 0x000003FF */
  6491. #define USB_COUNT1_TX_COUNT1_TX                 USB_COUNT1_TX_COUNT1_TX_Msk    /*!< Transmission Byte Count 1 */
  6492.  
  6493. /*****************  Bit definition for USB_COUNT2_TX register  ****************/
  6494. #define USB_COUNT2_TX_COUNT2_TX_Pos             (0U)                          
  6495. #define USB_COUNT2_TX_COUNT2_TX_Msk             (0x3FFU << USB_COUNT2_TX_COUNT2_TX_Pos) /*!< 0x000003FF */
  6496. #define USB_COUNT2_TX_COUNT2_TX                 USB_COUNT2_TX_COUNT2_TX_Msk    /*!< Transmission Byte Count 2 */
  6497.  
  6498. /*****************  Bit definition for USB_COUNT3_TX register  ****************/
  6499. #define USB_COUNT3_TX_COUNT3_TX_Pos             (0U)                          
  6500. #define USB_COUNT3_TX_COUNT3_TX_Msk             (0x3FFU << USB_COUNT3_TX_COUNT3_TX_Pos) /*!< 0x000003FF */
  6501. #define USB_COUNT3_TX_COUNT3_TX                 USB_COUNT3_TX_COUNT3_TX_Msk    /*!< Transmission Byte Count 3 */
  6502.  
  6503. /*****************  Bit definition for USB_COUNT4_TX register  ****************/
  6504. #define USB_COUNT4_TX_COUNT4_TX_Pos             (0U)                          
  6505. #define USB_COUNT4_TX_COUNT4_TX_Msk             (0x3FFU << USB_COUNT4_TX_COUNT4_TX_Pos) /*!< 0x000003FF */
  6506. #define USB_COUNT4_TX_COUNT4_TX                 USB_COUNT4_TX_COUNT4_TX_Msk    /*!< Transmission Byte Count 4 */
  6507.  
  6508. /*****************  Bit definition for USB_COUNT5_TX register  ****************/
  6509. #define USB_COUNT5_TX_COUNT5_TX_Pos             (0U)                          
  6510. #define USB_COUNT5_TX_COUNT5_TX_Msk             (0x3FFU << USB_COUNT5_TX_COUNT5_TX_Pos) /*!< 0x000003FF */
  6511. #define USB_COUNT5_TX_COUNT5_TX                 USB_COUNT5_TX_COUNT5_TX_Msk    /*!< Transmission Byte Count 5 */
  6512.  
  6513. /*****************  Bit definition for USB_COUNT6_TX register  ****************/
  6514. #define USB_COUNT6_TX_COUNT6_TX_Pos             (0U)                          
  6515. #define USB_COUNT6_TX_COUNT6_TX_Msk             (0x3FFU << USB_COUNT6_TX_COUNT6_TX_Pos) /*!< 0x000003FF */
  6516. #define USB_COUNT6_TX_COUNT6_TX                 USB_COUNT6_TX_COUNT6_TX_Msk    /*!< Transmission Byte Count 6 */
  6517.  
  6518. /*****************  Bit definition for USB_COUNT7_TX register  ****************/
  6519. #define USB_COUNT7_TX_COUNT7_TX_Pos             (0U)                          
  6520. #define USB_COUNT7_TX_COUNT7_TX_Msk             (0x3FFU << USB_COUNT7_TX_COUNT7_TX_Pos) /*!< 0x000003FF */
  6521. #define USB_COUNT7_TX_COUNT7_TX                 USB_COUNT7_TX_COUNT7_TX_Msk    /*!< Transmission Byte Count 7 */
  6522.  
  6523. /*----------------------------------------------------------------------------*/
  6524.  
  6525. /****************  Bit definition for USB_COUNT0_TX_0 register  ***************/
  6526. #define USB_COUNT0_TX_0_COUNT0_TX_0             0x000003FFU         /*!< Transmission Byte Count 0 (low) */
  6527.  
  6528. /****************  Bit definition for USB_COUNT0_TX_1 register  ***************/
  6529. #define USB_COUNT0_TX_1_COUNT0_TX_1             0x03FF0000U         /*!< Transmission Byte Count 0 (high) */
  6530.  
  6531. /****************  Bit definition for USB_COUNT1_TX_0 register  ***************/
  6532. #define USB_COUNT1_TX_0_COUNT1_TX_0             0x000003FFU         /*!< Transmission Byte Count 1 (low) */
  6533.  
  6534. /****************  Bit definition for USB_COUNT1_TX_1 register  ***************/
  6535. #define USB_COUNT1_TX_1_COUNT1_TX_1             0x03FF0000U         /*!< Transmission Byte Count 1 (high) */
  6536.  
  6537. /****************  Bit definition for USB_COUNT2_TX_0 register  ***************/
  6538. #define USB_COUNT2_TX_0_COUNT2_TX_0             0x000003FFU         /*!< Transmission Byte Count 2 (low) */
  6539.  
  6540. /****************  Bit definition for USB_COUNT2_TX_1 register  ***************/
  6541. #define USB_COUNT2_TX_1_COUNT2_TX_1             0x03FF0000U         /*!< Transmission Byte Count 2 (high) */
  6542.  
  6543. /****************  Bit definition for USB_COUNT3_TX_0 register  ***************/
  6544. #define USB_COUNT3_TX_0_COUNT3_TX_0             0x000003FFU         /*!< Transmission Byte Count 3 (low) */
  6545.  
  6546. /****************  Bit definition for USB_COUNT3_TX_1 register  ***************/
  6547. #define USB_COUNT3_TX_1_COUNT3_TX_1             0x03FF0000U         /*!< Transmission Byte Count 3 (high) */
  6548.  
  6549. /****************  Bit definition for USB_COUNT4_TX_0 register  ***************/
  6550. #define USB_COUNT4_TX_0_COUNT4_TX_0             0x000003FFU         /*!< Transmission Byte Count 4 (low) */
  6551.  
  6552. /****************  Bit definition for USB_COUNT4_TX_1 register  ***************/
  6553. #define USB_COUNT4_TX_1_COUNT4_TX_1             0x03FF0000U         /*!< Transmission Byte Count 4 (high) */
  6554.  
  6555. /****************  Bit definition for USB_COUNT5_TX_0 register  ***************/
  6556. #define USB_COUNT5_TX_0_COUNT5_TX_0             0x000003FFU         /*!< Transmission Byte Count 5 (low) */
  6557.  
  6558. /****************  Bit definition for USB_COUNT5_TX_1 register  ***************/
  6559. #define USB_COUNT5_TX_1_COUNT5_TX_1             0x03FF0000U         /*!< Transmission Byte Count 5 (high) */
  6560.  
  6561. /****************  Bit definition for USB_COUNT6_TX_0 register  ***************/
  6562. #define USB_COUNT6_TX_0_COUNT6_TX_0             0x000003FFU         /*!< Transmission Byte Count 6 (low) */
  6563.  
  6564. /****************  Bit definition for USB_COUNT6_TX_1 register  ***************/
  6565. #define USB_COUNT6_TX_1_COUNT6_TX_1             0x03FF0000U         /*!< Transmission Byte Count 6 (high) */
  6566.  
  6567. /****************  Bit definition for USB_COUNT7_TX_0 register  ***************/
  6568. #define USB_COUNT7_TX_0_COUNT7_TX_0             0x000003FFU         /*!< Transmission Byte Count 7 (low) */
  6569.  
  6570. /****************  Bit definition for USB_COUNT7_TX_1 register  ***************/
  6571. #define USB_COUNT7_TX_1_COUNT7_TX_1             0x03FF0000U         /*!< Transmission Byte Count 7 (high) */
  6572.  
  6573. /*----------------------------------------------------------------------------*/
  6574.  
  6575. /*****************  Bit definition for USB_ADDR0_RX register  *****************/
  6576. #define USB_ADDR0_RX_ADDR0_RX_Pos               (1U)                          
  6577. #define USB_ADDR0_RX_ADDR0_RX_Msk               (0x7FFFU << USB_ADDR0_RX_ADDR0_RX_Pos) /*!< 0x0000FFFE */
  6578. #define USB_ADDR0_RX_ADDR0_RX                   USB_ADDR0_RX_ADDR0_RX_Msk      /*!< Reception Buffer Address 0 */
  6579.  
  6580. /*****************  Bit definition for USB_ADDR1_RX register  *****************/
  6581. #define USB_ADDR1_RX_ADDR1_RX_Pos               (1U)                          
  6582. #define USB_ADDR1_RX_ADDR1_RX_Msk               (0x7FFFU << USB_ADDR1_RX_ADDR1_RX_Pos) /*!< 0x0000FFFE */
  6583. #define USB_ADDR1_RX_ADDR1_RX                   USB_ADDR1_RX_ADDR1_RX_Msk      /*!< Reception Buffer Address 1 */
  6584.  
  6585. /*****************  Bit definition for USB_ADDR2_RX register  *****************/
  6586. #define USB_ADDR2_RX_ADDR2_RX_Pos               (1U)                          
  6587. #define USB_ADDR2_RX_ADDR2_RX_Msk               (0x7FFFU << USB_ADDR2_RX_ADDR2_RX_Pos) /*!< 0x0000FFFE */
  6588. #define USB_ADDR2_RX_ADDR2_RX                   USB_ADDR2_RX_ADDR2_RX_Msk      /*!< Reception Buffer Address 2 */
  6589.  
  6590. /*****************  Bit definition for USB_ADDR3_RX register  *****************/
  6591. #define USB_ADDR3_RX_ADDR3_RX_Pos               (1U)                          
  6592. #define USB_ADDR3_RX_ADDR3_RX_Msk               (0x7FFFU << USB_ADDR3_RX_ADDR3_RX_Pos) /*!< 0x0000FFFE */
  6593. #define USB_ADDR3_RX_ADDR3_RX                   USB_ADDR3_RX_ADDR3_RX_Msk      /*!< Reception Buffer Address 3 */
  6594.  
  6595. /*****************  Bit definition for USB_ADDR4_RX register  *****************/
  6596. #define USB_ADDR4_RX_ADDR4_RX_Pos               (1U)                          
  6597. #define USB_ADDR4_RX_ADDR4_RX_Msk               (0x7FFFU << USB_ADDR4_RX_ADDR4_RX_Pos) /*!< 0x0000FFFE */
  6598. #define USB_ADDR4_RX_ADDR4_RX                   USB_ADDR4_RX_ADDR4_RX_Msk      /*!< Reception Buffer Address 4 */
  6599.  
  6600. /*****************  Bit definition for USB_ADDR5_RX register  *****************/
  6601. #define USB_ADDR5_RX_ADDR5_RX_Pos               (1U)                          
  6602. #define USB_ADDR5_RX_ADDR5_RX_Msk               (0x7FFFU << USB_ADDR5_RX_ADDR5_RX_Pos) /*!< 0x0000FFFE */
  6603. #define USB_ADDR5_RX_ADDR5_RX                   USB_ADDR5_RX_ADDR5_RX_Msk      /*!< Reception Buffer Address 5 */
  6604.  
  6605. /*****************  Bit definition for USB_ADDR6_RX register  *****************/
  6606. #define USB_ADDR6_RX_ADDR6_RX_Pos               (1U)                          
  6607. #define USB_ADDR6_RX_ADDR6_RX_Msk               (0x7FFFU << USB_ADDR6_RX_ADDR6_RX_Pos) /*!< 0x0000FFFE */
  6608. #define USB_ADDR6_RX_ADDR6_RX                   USB_ADDR6_RX_ADDR6_RX_Msk      /*!< Reception Buffer Address 6 */
  6609.  
  6610. /*****************  Bit definition for USB_ADDR7_RX register  *****************/
  6611. #define USB_ADDR7_RX_ADDR7_RX_Pos               (1U)                          
  6612. #define USB_ADDR7_RX_ADDR7_RX_Msk               (0x7FFFU << USB_ADDR7_RX_ADDR7_RX_Pos) /*!< 0x0000FFFE */
  6613. #define USB_ADDR7_RX_ADDR7_RX                   USB_ADDR7_RX_ADDR7_RX_Msk      /*!< Reception Buffer Address 7 */
  6614.  
  6615. /*----------------------------------------------------------------------------*/
  6616.  
  6617. /*****************  Bit definition for USB_COUNT0_RX register  ****************/
  6618. #define USB_COUNT0_RX_COUNT0_RX_Pos             (0U)                          
  6619. #define USB_COUNT0_RX_COUNT0_RX_Msk             (0x3FFU << USB_COUNT0_RX_COUNT0_RX_Pos) /*!< 0x000003FF */
  6620. #define USB_COUNT0_RX_COUNT0_RX                 USB_COUNT0_RX_COUNT0_RX_Msk    /*!< Reception Byte Count */
  6621.  
  6622. #define USB_COUNT0_RX_NUM_BLOCK_Pos             (10U)                          
  6623. #define USB_COUNT0_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6624. #define USB_COUNT0_RX_NUM_BLOCK                 USB_COUNT0_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6625. #define USB_COUNT0_RX_NUM_BLOCK_0               (0x01U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6626. #define USB_COUNT0_RX_NUM_BLOCK_1               (0x02U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6627. #define USB_COUNT0_RX_NUM_BLOCK_2               (0x04U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6628. #define USB_COUNT0_RX_NUM_BLOCK_3               (0x08U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6629. #define USB_COUNT0_RX_NUM_BLOCK_4               (0x10U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6630.  
  6631. #define USB_COUNT0_RX_BLSIZE_Pos                (15U)                          
  6632. #define USB_COUNT0_RX_BLSIZE_Msk                (0x1U << USB_COUNT0_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6633. #define USB_COUNT0_RX_BLSIZE                    USB_COUNT0_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6634.  
  6635. /*****************  Bit definition for USB_COUNT1_RX register  ****************/
  6636. #define USB_COUNT1_RX_COUNT1_RX_Pos             (0U)                          
  6637. #define USB_COUNT1_RX_COUNT1_RX_Msk             (0x3FFU << USB_COUNT1_RX_COUNT1_RX_Pos) /*!< 0x000003FF */
  6638. #define USB_COUNT1_RX_COUNT1_RX                 USB_COUNT1_RX_COUNT1_RX_Msk    /*!< Reception Byte Count */
  6639.  
  6640. #define USB_COUNT1_RX_NUM_BLOCK_Pos             (10U)                          
  6641. #define USB_COUNT1_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6642. #define USB_COUNT1_RX_NUM_BLOCK                 USB_COUNT1_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6643. #define USB_COUNT1_RX_NUM_BLOCK_0               (0x01U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6644. #define USB_COUNT1_RX_NUM_BLOCK_1               (0x02U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6645. #define USB_COUNT1_RX_NUM_BLOCK_2               (0x04U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6646. #define USB_COUNT1_RX_NUM_BLOCK_3               (0x08U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6647. #define USB_COUNT1_RX_NUM_BLOCK_4               (0x10U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6648.  
  6649. #define USB_COUNT1_RX_BLSIZE_Pos                (15U)                          
  6650. #define USB_COUNT1_RX_BLSIZE_Msk                (0x1U << USB_COUNT1_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6651. #define USB_COUNT1_RX_BLSIZE                    USB_COUNT1_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6652.  
  6653. /*****************  Bit definition for USB_COUNT2_RX register  ****************/
  6654. #define USB_COUNT2_RX_COUNT2_RX_Pos             (0U)                          
  6655. #define USB_COUNT2_RX_COUNT2_RX_Msk             (0x3FFU << USB_COUNT2_RX_COUNT2_RX_Pos) /*!< 0x000003FF */
  6656. #define USB_COUNT2_RX_COUNT2_RX                 USB_COUNT2_RX_COUNT2_RX_Msk    /*!< Reception Byte Count */
  6657.  
  6658. #define USB_COUNT2_RX_NUM_BLOCK_Pos             (10U)                          
  6659. #define USB_COUNT2_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6660. #define USB_COUNT2_RX_NUM_BLOCK                 USB_COUNT2_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6661. #define USB_COUNT2_RX_NUM_BLOCK_0               (0x01U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6662. #define USB_COUNT2_RX_NUM_BLOCK_1               (0x02U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6663. #define USB_COUNT2_RX_NUM_BLOCK_2               (0x04U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6664. #define USB_COUNT2_RX_NUM_BLOCK_3               (0x08U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6665. #define USB_COUNT2_RX_NUM_BLOCK_4               (0x10U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6666.  
  6667. #define USB_COUNT2_RX_BLSIZE_Pos                (15U)                          
  6668. #define USB_COUNT2_RX_BLSIZE_Msk                (0x1U << USB_COUNT2_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6669. #define USB_COUNT2_RX_BLSIZE                    USB_COUNT2_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6670.  
  6671. /*****************  Bit definition for USB_COUNT3_RX register  ****************/
  6672. #define USB_COUNT3_RX_COUNT3_RX_Pos             (0U)                          
  6673. #define USB_COUNT3_RX_COUNT3_RX_Msk             (0x3FFU << USB_COUNT3_RX_COUNT3_RX_Pos) /*!< 0x000003FF */
  6674. #define USB_COUNT3_RX_COUNT3_RX                 USB_COUNT3_RX_COUNT3_RX_Msk    /*!< Reception Byte Count */
  6675.  
  6676. #define USB_COUNT3_RX_NUM_BLOCK_Pos             (10U)                          
  6677. #define USB_COUNT3_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6678. #define USB_COUNT3_RX_NUM_BLOCK                 USB_COUNT3_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6679. #define USB_COUNT3_RX_NUM_BLOCK_0               (0x01U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6680. #define USB_COUNT3_RX_NUM_BLOCK_1               (0x02U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6681. #define USB_COUNT3_RX_NUM_BLOCK_2               (0x04U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6682. #define USB_COUNT3_RX_NUM_BLOCK_3               (0x08U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6683. #define USB_COUNT3_RX_NUM_BLOCK_4               (0x10U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6684.  
  6685. #define USB_COUNT3_RX_BLSIZE_Pos                (15U)                          
  6686. #define USB_COUNT3_RX_BLSIZE_Msk                (0x1U << USB_COUNT3_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6687. #define USB_COUNT3_RX_BLSIZE                    USB_COUNT3_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6688.  
  6689. /*****************  Bit definition for USB_COUNT4_RX register  ****************/
  6690. #define USB_COUNT4_RX_COUNT4_RX_Pos             (0U)                          
  6691. #define USB_COUNT4_RX_COUNT4_RX_Msk             (0x3FFU << USB_COUNT4_RX_COUNT4_RX_Pos) /*!< 0x000003FF */
  6692. #define USB_COUNT4_RX_COUNT4_RX                 USB_COUNT4_RX_COUNT4_RX_Msk    /*!< Reception Byte Count */
  6693.  
  6694. #define USB_COUNT4_RX_NUM_BLOCK_Pos             (10U)                          
  6695. #define USB_COUNT4_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6696. #define USB_COUNT4_RX_NUM_BLOCK                 USB_COUNT4_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6697. #define USB_COUNT4_RX_NUM_BLOCK_0               (0x01U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6698. #define USB_COUNT4_RX_NUM_BLOCK_1               (0x02U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6699. #define USB_COUNT4_RX_NUM_BLOCK_2               (0x04U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6700. #define USB_COUNT4_RX_NUM_BLOCK_3               (0x08U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6701. #define USB_COUNT4_RX_NUM_BLOCK_4               (0x10U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6702.  
  6703. #define USB_COUNT4_RX_BLSIZE_Pos                (15U)                          
  6704. #define USB_COUNT4_RX_BLSIZE_Msk                (0x1U << USB_COUNT4_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6705. #define USB_COUNT4_RX_BLSIZE                    USB_COUNT4_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6706.  
  6707. /*****************  Bit definition for USB_COUNT5_RX register  ****************/
  6708. #define USB_COUNT5_RX_COUNT5_RX_Pos             (0U)                          
  6709. #define USB_COUNT5_RX_COUNT5_RX_Msk             (0x3FFU << USB_COUNT5_RX_COUNT5_RX_Pos) /*!< 0x000003FF */
  6710. #define USB_COUNT5_RX_COUNT5_RX                 USB_COUNT5_RX_COUNT5_RX_Msk    /*!< Reception Byte Count */
  6711.  
  6712. #define USB_COUNT5_RX_NUM_BLOCK_Pos             (10U)                          
  6713. #define USB_COUNT5_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6714. #define USB_COUNT5_RX_NUM_BLOCK                 USB_COUNT5_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6715. #define USB_COUNT5_RX_NUM_BLOCK_0               (0x01U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6716. #define USB_COUNT5_RX_NUM_BLOCK_1               (0x02U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6717. #define USB_COUNT5_RX_NUM_BLOCK_2               (0x04U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6718. #define USB_COUNT5_RX_NUM_BLOCK_3               (0x08U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6719. #define USB_COUNT5_RX_NUM_BLOCK_4               (0x10U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6720.  
  6721. #define USB_COUNT5_RX_BLSIZE_Pos                (15U)                          
  6722. #define USB_COUNT5_RX_BLSIZE_Msk                (0x1U << USB_COUNT5_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6723. #define USB_COUNT5_RX_BLSIZE                    USB_COUNT5_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6724.  
  6725. /*****************  Bit definition for USB_COUNT6_RX register  ****************/
  6726. #define USB_COUNT6_RX_COUNT6_RX_Pos             (0U)                          
  6727. #define USB_COUNT6_RX_COUNT6_RX_Msk             (0x3FFU << USB_COUNT6_RX_COUNT6_RX_Pos) /*!< 0x000003FF */
  6728. #define USB_COUNT6_RX_COUNT6_RX                 USB_COUNT6_RX_COUNT6_RX_Msk    /*!< Reception Byte Count */
  6729.  
  6730. #define USB_COUNT6_RX_NUM_BLOCK_Pos             (10U)                          
  6731. #define USB_COUNT6_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6732. #define USB_COUNT6_RX_NUM_BLOCK                 USB_COUNT6_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6733. #define USB_COUNT6_RX_NUM_BLOCK_0               (0x01U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6734. #define USB_COUNT6_RX_NUM_BLOCK_1               (0x02U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6735. #define USB_COUNT6_RX_NUM_BLOCK_2               (0x04U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6736. #define USB_COUNT6_RX_NUM_BLOCK_3               (0x08U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6737. #define USB_COUNT6_RX_NUM_BLOCK_4               (0x10U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6738.  
  6739. #define USB_COUNT6_RX_BLSIZE_Pos                (15U)                          
  6740. #define USB_COUNT6_RX_BLSIZE_Msk                (0x1U << USB_COUNT6_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6741. #define USB_COUNT6_RX_BLSIZE                    USB_COUNT6_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6742.  
  6743. /*****************  Bit definition for USB_COUNT7_RX register  ****************/
  6744. #define USB_COUNT7_RX_COUNT7_RX_Pos             (0U)                          
  6745. #define USB_COUNT7_RX_COUNT7_RX_Msk             (0x3FFU << USB_COUNT7_RX_COUNT7_RX_Pos) /*!< 0x000003FF */
  6746. #define USB_COUNT7_RX_COUNT7_RX                 USB_COUNT7_RX_COUNT7_RX_Msk    /*!< Reception Byte Count */
  6747.  
  6748. #define USB_COUNT7_RX_NUM_BLOCK_Pos             (10U)                          
  6749. #define USB_COUNT7_RX_NUM_BLOCK_Msk             (0x1FU << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  6750. #define USB_COUNT7_RX_NUM_BLOCK                 USB_COUNT7_RX_NUM_BLOCK_Msk    /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  6751. #define USB_COUNT7_RX_NUM_BLOCK_0               (0x01U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  6752. #define USB_COUNT7_RX_NUM_BLOCK_1               (0x02U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  6753. #define USB_COUNT7_RX_NUM_BLOCK_2               (0x04U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  6754. #define USB_COUNT7_RX_NUM_BLOCK_3               (0x08U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  6755. #define USB_COUNT7_RX_NUM_BLOCK_4               (0x10U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  6756.  
  6757. #define USB_COUNT7_RX_BLSIZE_Pos                (15U)                          
  6758. #define USB_COUNT7_RX_BLSIZE_Msk                (0x1U << USB_COUNT7_RX_BLSIZE_Pos) /*!< 0x00008000 */
  6759. #define USB_COUNT7_RX_BLSIZE                    USB_COUNT7_RX_BLSIZE_Msk       /*!< BLock SIZE */
  6760.  
  6761. /*----------------------------------------------------------------------------*/
  6762.  
  6763. /****************  Bit definition for USB_COUNT0_RX_0 register  ***************/
  6764. #define USB_COUNT0_RX_0_COUNT0_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6765.  
  6766. #define USB_COUNT0_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6767. #define USB_COUNT0_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6768. #define USB_COUNT0_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6769. #define USB_COUNT0_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6770. #define USB_COUNT0_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6771. #define USB_COUNT0_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6772.  
  6773. #define USB_COUNT0_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6774.  
  6775. /****************  Bit definition for USB_COUNT0_RX_1 register  ***************/
  6776. #define USB_COUNT0_RX_1_COUNT0_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6777.  
  6778. #define USB_COUNT0_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6779. #define USB_COUNT0_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 1 */
  6780. #define USB_COUNT0_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6781. #define USB_COUNT0_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6782. #define USB_COUNT0_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6783. #define USB_COUNT0_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6784.  
  6785. #define USB_COUNT0_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6786.  
  6787. /****************  Bit definition for USB_COUNT1_RX_0 register  ***************/
  6788. #define USB_COUNT1_RX_0_COUNT1_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6789.  
  6790. #define USB_COUNT1_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6791. #define USB_COUNT1_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6792. #define USB_COUNT1_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6793. #define USB_COUNT1_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6794. #define USB_COUNT1_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6795. #define USB_COUNT1_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6796.  
  6797. #define USB_COUNT1_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6798.  
  6799. /****************  Bit definition for USB_COUNT1_RX_1 register  ***************/
  6800. #define USB_COUNT1_RX_1_COUNT1_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6801.  
  6802. #define USB_COUNT1_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6803. #define USB_COUNT1_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6804. #define USB_COUNT1_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6805. #define USB_COUNT1_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6806. #define USB_COUNT1_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6807. #define USB_COUNT1_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6808.  
  6809. #define USB_COUNT1_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6810.  
  6811. /****************  Bit definition for USB_COUNT2_RX_0 register  ***************/
  6812. #define USB_COUNT2_RX_0_COUNT2_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6813.  
  6814. #define USB_COUNT2_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6815. #define USB_COUNT2_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6816. #define USB_COUNT2_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6817. #define USB_COUNT2_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6818. #define USB_COUNT2_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6819. #define USB_COUNT2_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6820.  
  6821. #define USB_COUNT2_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6822.  
  6823. /****************  Bit definition for USB_COUNT2_RX_1 register  ***************/
  6824. #define USB_COUNT2_RX_1_COUNT2_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6825.  
  6826. #define USB_COUNT2_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6827. #define USB_COUNT2_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6828. #define USB_COUNT2_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6829. #define USB_COUNT2_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6830. #define USB_COUNT2_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6831. #define USB_COUNT2_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6832.  
  6833. #define USB_COUNT2_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6834.  
  6835. /****************  Bit definition for USB_COUNT3_RX_0 register  ***************/
  6836. #define USB_COUNT3_RX_0_COUNT3_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6837.  
  6838. #define USB_COUNT3_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6839. #define USB_COUNT3_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6840. #define USB_COUNT3_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6841. #define USB_COUNT3_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6842. #define USB_COUNT3_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6843. #define USB_COUNT3_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6844.  
  6845. #define USB_COUNT3_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6846.  
  6847. /****************  Bit definition for USB_COUNT3_RX_1 register  ***************/
  6848. #define USB_COUNT3_RX_1_COUNT3_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6849.  
  6850. #define USB_COUNT3_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6851. #define USB_COUNT3_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6852. #define USB_COUNT3_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6853. #define USB_COUNT3_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6854. #define USB_COUNT3_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6855. #define USB_COUNT3_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6856.  
  6857. #define USB_COUNT3_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6858.  
  6859. /****************  Bit definition for USB_COUNT4_RX_0 register  ***************/
  6860. #define USB_COUNT4_RX_0_COUNT4_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6861.  
  6862. #define USB_COUNT4_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6863. #define USB_COUNT4_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6864. #define USB_COUNT4_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6865. #define USB_COUNT4_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6866. #define USB_COUNT4_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6867. #define USB_COUNT4_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6868.  
  6869. #define USB_COUNT4_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6870.  
  6871. /****************  Bit definition for USB_COUNT4_RX_1 register  ***************/
  6872. #define USB_COUNT4_RX_1_COUNT4_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6873.  
  6874. #define USB_COUNT4_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6875. #define USB_COUNT4_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6876. #define USB_COUNT4_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6877. #define USB_COUNT4_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6878. #define USB_COUNT4_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6879. #define USB_COUNT4_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6880.  
  6881. #define USB_COUNT4_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6882.  
  6883. /****************  Bit definition for USB_COUNT5_RX_0 register  ***************/
  6884. #define USB_COUNT5_RX_0_COUNT5_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6885.  
  6886. #define USB_COUNT5_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6887. #define USB_COUNT5_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6888. #define USB_COUNT5_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6889. #define USB_COUNT5_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6890. #define USB_COUNT5_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6891. #define USB_COUNT5_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6892.  
  6893. #define USB_COUNT5_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6894.  
  6895. /****************  Bit definition for USB_COUNT5_RX_1 register  ***************/
  6896. #define USB_COUNT5_RX_1_COUNT5_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6897.  
  6898. #define USB_COUNT5_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6899. #define USB_COUNT5_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6900. #define USB_COUNT5_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6901. #define USB_COUNT5_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6902. #define USB_COUNT5_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6903. #define USB_COUNT5_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6904.  
  6905. #define USB_COUNT5_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6906.  
  6907. /***************  Bit definition for USB_COUNT6_RX_0  register  ***************/
  6908. #define USB_COUNT6_RX_0_COUNT6_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6909.  
  6910. #define USB_COUNT6_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6911. #define USB_COUNT6_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6912. #define USB_COUNT6_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6913. #define USB_COUNT6_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6914. #define USB_COUNT6_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6915. #define USB_COUNT6_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6916.  
  6917. #define USB_COUNT6_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6918.  
  6919. /****************  Bit definition for USB_COUNT6_RX_1 register  ***************/
  6920. #define USB_COUNT6_RX_1_COUNT6_RX_1             0x03FF0000U                   /*!< Reception Byte Count (high) */
  6921.  
  6922. #define USB_COUNT6_RX_1_NUM_BLOCK_1             0x7C000000U                   /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6923. #define USB_COUNT6_RX_1_NUM_BLOCK_1_0           0x04000000U                   /*!< Bit 0 */
  6924. #define USB_COUNT6_RX_1_NUM_BLOCK_1_1           0x08000000U                   /*!< Bit 1 */
  6925. #define USB_COUNT6_RX_1_NUM_BLOCK_1_2           0x10000000U                   /*!< Bit 2 */
  6926. #define USB_COUNT6_RX_1_NUM_BLOCK_1_3           0x20000000U                   /*!< Bit 3 */
  6927. #define USB_COUNT6_RX_1_NUM_BLOCK_1_4           0x40000000U                   /*!< Bit 4 */
  6928.  
  6929. #define USB_COUNT6_RX_1_BLSIZE_1                0x80000000U                   /*!< BLock SIZE (high) */
  6930.  
  6931. /***************  Bit definition for USB_COUNT7_RX_0 register  ****************/
  6932. #define USB_COUNT7_RX_0_COUNT7_RX_0             0x000003FFU                    /*!< Reception Byte Count (low) */
  6933.  
  6934. #define USB_COUNT7_RX_0_NUM_BLOCK_0             0x00007C00U                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  6935. #define USB_COUNT7_RX_0_NUM_BLOCK_0_0           0x00000400U                    /*!< Bit 0 */
  6936. #define USB_COUNT7_RX_0_NUM_BLOCK_0_1           0x00000800U                    /*!< Bit 1 */
  6937. #define USB_COUNT7_RX_0_NUM_BLOCK_0_2           0x00001000U                    /*!< Bit 2 */
  6938. #define USB_COUNT7_RX_0_NUM_BLOCK_0_3           0x00002000U                    /*!< Bit 3 */
  6939. #define USB_COUNT7_RX_0_NUM_BLOCK_0_4           0x00004000U                    /*!< Bit 4 */
  6940.  
  6941. #define USB_COUNT7_RX_0_BLSIZE_0                0x00008000U                    /*!< BLock SIZE (low) */
  6942.  
  6943. /***************  Bit definition for USB_COUNT7_RX_1 register  ****************/
  6944. #define USB_COUNT7_RX_1_COUNT7_RX_1             0x03FF0000U                    /*!< Reception Byte Count (high) */
  6945.  
  6946. #define USB_COUNT7_RX_1_NUM_BLOCK_1             0x7C000000U                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  6947. #define USB_COUNT7_RX_1_NUM_BLOCK_1_0           0x04000000U                    /*!< Bit 0 */
  6948. #define USB_COUNT7_RX_1_NUM_BLOCK_1_1           0x08000000U                    /*!< Bit 1 */
  6949. #define USB_COUNT7_RX_1_NUM_BLOCK_1_2           0x10000000U                    /*!< Bit 2 */
  6950. #define USB_COUNT7_RX_1_NUM_BLOCK_1_3           0x20000000U                    /*!< Bit 3 */
  6951. #define USB_COUNT7_RX_1_NUM_BLOCK_1_4           0x40000000U                    /*!< Bit 4 */
  6952.  
  6953. #define USB_COUNT7_RX_1_BLSIZE_1                0x80000000U                    /*!< BLock SIZE (high) */
  6954.  
  6955. /******************************************************************************/
  6956. /*                                                                            */
  6957. /*                         Controller Area Network                            */
  6958. /*                                                                            */
  6959. /******************************************************************************/
  6960.  
  6961. /*!< CAN control and status registers */
  6962. /*******************  Bit definition for CAN_MCR register  ********************/
  6963. #define CAN_MCR_INRQ_Pos                     (0U)                              
  6964. #define CAN_MCR_INRQ_Msk                     (0x1U << CAN_MCR_INRQ_Pos)        /*!< 0x00000001 */
  6965. #define CAN_MCR_INRQ                         CAN_MCR_INRQ_Msk                  /*!< Initialization Request */
  6966. #define CAN_MCR_SLEEP_Pos                    (1U)                              
  6967. #define CAN_MCR_SLEEP_Msk                    (0x1U << CAN_MCR_SLEEP_Pos)       /*!< 0x00000002 */
  6968. #define CAN_MCR_SLEEP                        CAN_MCR_SLEEP_Msk                 /*!< Sleep Mode Request */
  6969. #define CAN_MCR_TXFP_Pos                     (2U)                              
  6970. #define CAN_MCR_TXFP_Msk                     (0x1U << CAN_MCR_TXFP_Pos)        /*!< 0x00000004 */
  6971. #define CAN_MCR_TXFP                         CAN_MCR_TXFP_Msk                  /*!< Transmit FIFO Priority */
  6972. #define CAN_MCR_RFLM_Pos                     (3U)                              
  6973. #define CAN_MCR_RFLM_Msk                     (0x1U << CAN_MCR_RFLM_Pos)        /*!< 0x00000008 */
  6974. #define CAN_MCR_RFLM                         CAN_MCR_RFLM_Msk                  /*!< Receive FIFO Locked Mode */
  6975. #define CAN_MCR_NART_Pos                     (4U)                              
  6976. #define CAN_MCR_NART_Msk                     (0x1U << CAN_MCR_NART_Pos)        /*!< 0x00000010 */
  6977. #define CAN_MCR_NART                         CAN_MCR_NART_Msk                  /*!< No Automatic Retransmission */
  6978. #define CAN_MCR_AWUM_Pos                     (5U)                              
  6979. #define CAN_MCR_AWUM_Msk                     (0x1U << CAN_MCR_AWUM_Pos)        /*!< 0x00000020 */
  6980. #define CAN_MCR_AWUM                         CAN_MCR_AWUM_Msk                  /*!< Automatic Wakeup Mode */
  6981. #define CAN_MCR_ABOM_Pos                     (6U)                              
  6982. #define CAN_MCR_ABOM_Msk                     (0x1U << CAN_MCR_ABOM_Pos)        /*!< 0x00000040 */
  6983. #define CAN_MCR_ABOM                         CAN_MCR_ABOM_Msk                  /*!< Automatic Bus-Off Management */
  6984. #define CAN_MCR_TTCM_Pos                     (7U)                              
  6985. #define CAN_MCR_TTCM_Msk                     (0x1U << CAN_MCR_TTCM_Pos)        /*!< 0x00000080 */
  6986. #define CAN_MCR_TTCM                         CAN_MCR_TTCM_Msk                  /*!< Time Triggered Communication Mode */
  6987. #define CAN_MCR_RESET_Pos                    (15U)                            
  6988. #define CAN_MCR_RESET_Msk                    (0x1U << CAN_MCR_RESET_Pos)       /*!< 0x00008000 */
  6989. #define CAN_MCR_RESET                        CAN_MCR_RESET_Msk                 /*!< CAN software master reset */
  6990. #define CAN_MCR_DBF_Pos                      (16U)                            
  6991. #define CAN_MCR_DBF_Msk                      (0x1U << CAN_MCR_DBF_Pos)         /*!< 0x00010000 */
  6992. #define CAN_MCR_DBF                          CAN_MCR_DBF_Msk                   /*!< CAN Debug freeze */
  6993.  
  6994. /*******************  Bit definition for CAN_MSR register  ********************/
  6995. #define CAN_MSR_INAK_Pos                     (0U)                              
  6996. #define CAN_MSR_INAK_Msk                     (0x1U << CAN_MSR_INAK_Pos)        /*!< 0x00000001 */
  6997. #define CAN_MSR_INAK                         CAN_MSR_INAK_Msk                  /*!< Initialization Acknowledge */
  6998. #define CAN_MSR_SLAK_Pos                     (1U)                              
  6999. #define CAN_MSR_SLAK_Msk                     (0x1U << CAN_MSR_SLAK_Pos)        /*!< 0x00000002 */
  7000. #define CAN_MSR_SLAK                         CAN_MSR_SLAK_Msk                  /*!< Sleep Acknowledge */
  7001. #define CAN_MSR_ERRI_Pos                     (2U)                              
  7002. #define CAN_MSR_ERRI_Msk                     (0x1U << CAN_MSR_ERRI_Pos)        /*!< 0x00000004 */
  7003. #define CAN_MSR_ERRI                         CAN_MSR_ERRI_Msk                  /*!< Error Interrupt */
  7004. #define CAN_MSR_WKUI_Pos                     (3U)                              
  7005. #define CAN_MSR_WKUI_Msk                     (0x1U << CAN_MSR_WKUI_Pos)        /*!< 0x00000008 */
  7006. #define CAN_MSR_WKUI                         CAN_MSR_WKUI_Msk                  /*!< Wakeup Interrupt */
  7007. #define CAN_MSR_SLAKI_Pos                    (4U)                              
  7008. #define CAN_MSR_SLAKI_Msk                    (0x1U << CAN_MSR_SLAKI_Pos)       /*!< 0x00000010 */
  7009. #define CAN_MSR_SLAKI                        CAN_MSR_SLAKI_Msk                 /*!< Sleep Acknowledge Interrupt */
  7010. #define CAN_MSR_TXM_Pos                      (8U)                              
  7011. #define CAN_MSR_TXM_Msk                      (0x1U << CAN_MSR_TXM_Pos)         /*!< 0x00000100 */
  7012. #define CAN_MSR_TXM                          CAN_MSR_TXM_Msk                   /*!< Transmit Mode */
  7013. #define CAN_MSR_RXM_Pos                      (9U)                              
  7014. #define CAN_MSR_RXM_Msk                      (0x1U << CAN_MSR_RXM_Pos)         /*!< 0x00000200 */
  7015. #define CAN_MSR_RXM                          CAN_MSR_RXM_Msk                   /*!< Receive Mode */
  7016. #define CAN_MSR_SAMP_Pos                     (10U)                            
  7017. #define CAN_MSR_SAMP_Msk                     (0x1U << CAN_MSR_SAMP_Pos)        /*!< 0x00000400 */
  7018. #define CAN_MSR_SAMP                         CAN_MSR_SAMP_Msk                  /*!< Last Sample Point */
  7019. #define CAN_MSR_RX_Pos                       (11U)                            
  7020. #define CAN_MSR_RX_Msk                       (0x1U << CAN_MSR_RX_Pos)          /*!< 0x00000800 */
  7021. #define CAN_MSR_RX                           CAN_MSR_RX_Msk                    /*!< CAN Rx Signal */
  7022.  
  7023. /*******************  Bit definition for CAN_TSR register  ********************/
  7024. #define CAN_TSR_RQCP0_Pos                    (0U)                              
  7025. #define CAN_TSR_RQCP0_Msk                    (0x1U << CAN_TSR_RQCP0_Pos)       /*!< 0x00000001 */
  7026. #define CAN_TSR_RQCP0                        CAN_TSR_RQCP0_Msk                 /*!< Request Completed Mailbox0 */
  7027. #define CAN_TSR_TXOK0_Pos                    (1U)                              
  7028. #define CAN_TSR_TXOK0_Msk                    (0x1U << CAN_TSR_TXOK0_Pos)       /*!< 0x00000002 */
  7029. #define CAN_TSR_TXOK0                        CAN_TSR_TXOK0_Msk                 /*!< Transmission OK of Mailbox0 */
  7030. #define CAN_TSR_ALST0_Pos                    (2U)                              
  7031. #define CAN_TSR_ALST0_Msk                    (0x1U << CAN_TSR_ALST0_Pos)       /*!< 0x00000004 */
  7032. #define CAN_TSR_ALST0                        CAN_TSR_ALST0_Msk                 /*!< Arbitration Lost for Mailbox0 */
  7033. #define CAN_TSR_TERR0_Pos                    (3U)                              
  7034. #define CAN_TSR_TERR0_Msk                    (0x1U << CAN_TSR_TERR0_Pos)       /*!< 0x00000008 */
  7035. #define CAN_TSR_TERR0                        CAN_TSR_TERR0_Msk                 /*!< Transmission Error of Mailbox0 */
  7036. #define CAN_TSR_ABRQ0_Pos                    (7U)                              
  7037. #define CAN_TSR_ABRQ0_Msk                    (0x1U << CAN_TSR_ABRQ0_Pos)       /*!< 0x00000080 */
  7038. #define CAN_TSR_ABRQ0                        CAN_TSR_ABRQ0_Msk                 /*!< Abort Request for Mailbox0 */
  7039. #define CAN_TSR_RQCP1_Pos                    (8U)                              
  7040. #define CAN_TSR_RQCP1_Msk                    (0x1U << CAN_TSR_RQCP1_Pos)       /*!< 0x00000100 */
  7041. #define CAN_TSR_RQCP1                        CAN_TSR_RQCP1_Msk                 /*!< Request Completed Mailbox1 */
  7042. #define CAN_TSR_TXOK1_Pos                    (9U)                              
  7043. #define CAN_TSR_TXOK1_Msk                    (0x1U << CAN_TSR_TXOK1_Pos)       /*!< 0x00000200 */
  7044. #define CAN_TSR_TXOK1                        CAN_TSR_TXOK1_Msk                 /*!< Transmission OK of Mailbox1 */
  7045. #define CAN_TSR_ALST1_Pos                    (10U)                            
  7046. #define CAN_TSR_ALST1_Msk                    (0x1U << CAN_TSR_ALST1_Pos)       /*!< 0x00000400 */
  7047. #define CAN_TSR_ALST1                        CAN_TSR_ALST1_Msk                 /*!< Arbitration Lost for Mailbox1 */
  7048. #define CAN_TSR_TERR1_Pos                    (11U)                            
  7049. #define CAN_TSR_TERR1_Msk                    (0x1U << CAN_TSR_TERR1_Pos)       /*!< 0x00000800 */
  7050. #define CAN_TSR_TERR1                        CAN_TSR_TERR1_Msk                 /*!< Transmission Error of Mailbox1 */
  7051. #define CAN_TSR_ABRQ1_Pos                    (15U)                            
  7052. #define CAN_TSR_ABRQ1_Msk                    (0x1U << CAN_TSR_ABRQ1_Pos)       /*!< 0x00008000 */
  7053. #define CAN_TSR_ABRQ1                        CAN_TSR_ABRQ1_Msk                 /*!< Abort Request for Mailbox 1 */
  7054. #define CAN_TSR_RQCP2_Pos                    (16U)                            
  7055. #define CAN_TSR_RQCP2_Msk                    (0x1U << CAN_TSR_RQCP2_Pos)       /*!< 0x00010000 */
  7056. #define CAN_TSR_RQCP2                        CAN_TSR_RQCP2_Msk                 /*!< Request Completed Mailbox2 */
  7057. #define CAN_TSR_TXOK2_Pos                    (17U)                            
  7058. #define CAN_TSR_TXOK2_Msk                    (0x1U << CAN_TSR_TXOK2_Pos)       /*!< 0x00020000 */
  7059. #define CAN_TSR_TXOK2                        CAN_TSR_TXOK2_Msk                 /*!< Transmission OK of Mailbox 2 */
  7060. #define CAN_TSR_ALST2_Pos                    (18U)                            
  7061. #define CAN_TSR_ALST2_Msk                    (0x1U << CAN_TSR_ALST2_Pos)       /*!< 0x00040000 */
  7062. #define CAN_TSR_ALST2                        CAN_TSR_ALST2_Msk                 /*!< Arbitration Lost for mailbox 2 */
  7063. #define CAN_TSR_TERR2_Pos                    (19U)                            
  7064. #define CAN_TSR_TERR2_Msk                    (0x1U << CAN_TSR_TERR2_Pos)       /*!< 0x00080000 */
  7065. #define CAN_TSR_TERR2                        CAN_TSR_TERR2_Msk                 /*!< Transmission Error of Mailbox 2 */
  7066. #define CAN_TSR_ABRQ2_Pos                    (23U)                            
  7067. #define CAN_TSR_ABRQ2_Msk                    (0x1U << CAN_TSR_ABRQ2_Pos)       /*!< 0x00800000 */
  7068. #define CAN_TSR_ABRQ2                        CAN_TSR_ABRQ2_Msk                 /*!< Abort Request for Mailbox 2 */
  7069. #define CAN_TSR_CODE_Pos                     (24U)                            
  7070. #define CAN_TSR_CODE_Msk                     (0x3U << CAN_TSR_CODE_Pos)        /*!< 0x03000000 */
  7071. #define CAN_TSR_CODE                         CAN_TSR_CODE_Msk                  /*!< Mailbox Code */
  7072.  
  7073. #define CAN_TSR_TME_Pos                      (26U)                            
  7074. #define CAN_TSR_TME_Msk                      (0x7U << CAN_TSR_TME_Pos)         /*!< 0x1C000000 */
  7075. #define CAN_TSR_TME                          CAN_TSR_TME_Msk                   /*!< TME[2:0] bits */
  7076. #define CAN_TSR_TME0_Pos                     (26U)                            
  7077. #define CAN_TSR_TME0_Msk                     (0x1U << CAN_TSR_TME0_Pos)        /*!< 0x04000000 */
  7078. #define CAN_TSR_TME0                         CAN_TSR_TME0_Msk                  /*!< Transmit Mailbox 0 Empty */
  7079. #define CAN_TSR_TME1_Pos                     (27U)                            
  7080. #define CAN_TSR_TME1_Msk                     (0x1U << CAN_TSR_TME1_Pos)        /*!< 0x08000000 */
  7081. #define CAN_TSR_TME1                         CAN_TSR_TME1_Msk                  /*!< Transmit Mailbox 1 Empty */
  7082. #define CAN_TSR_TME2_Pos                     (28U)                            
  7083. #define CAN_TSR_TME2_Msk                     (0x1U << CAN_TSR_TME2_Pos)        /*!< 0x10000000 */
  7084. #define CAN_TSR_TME2                         CAN_TSR_TME2_Msk                  /*!< Transmit Mailbox 2 Empty */
  7085.  
  7086. #define CAN_TSR_LOW_Pos                      (29U)                            
  7087. #define CAN_TSR_LOW_Msk                      (0x7U << CAN_TSR_LOW_Pos)         /*!< 0xE0000000 */
  7088. #define CAN_TSR_LOW                          CAN_TSR_LOW_Msk                   /*!< LOW[2:0] bits */
  7089. #define CAN_TSR_LOW0_Pos                     (29U)                            
  7090. #define CAN_TSR_LOW0_Msk                     (0x1U << CAN_TSR_LOW0_Pos)        /*!< 0x20000000 */
  7091. #define CAN_TSR_LOW0                         CAN_TSR_LOW0_Msk                  /*!< Lowest Priority Flag for Mailbox 0 */
  7092. #define CAN_TSR_LOW1_Pos                     (30U)                            
  7093. #define CAN_TSR_LOW1_Msk                     (0x1U << CAN_TSR_LOW1_Pos)        /*!< 0x40000000 */
  7094. #define CAN_TSR_LOW1                         CAN_TSR_LOW1_Msk                  /*!< Lowest Priority Flag for Mailbox 1 */
  7095. #define CAN_TSR_LOW2_Pos                     (31U)                            
  7096. #define CAN_TSR_LOW2_Msk                     (0x1U << CAN_TSR_LOW2_Pos)        /*!< 0x80000000 */
  7097. #define CAN_TSR_LOW2                         CAN_TSR_LOW2_Msk                  /*!< Lowest Priority Flag for Mailbox 2 */
  7098.  
  7099. /*******************  Bit definition for CAN_RF0R register  *******************/
  7100. #define CAN_RF0R_FMP0_Pos                    (0U)                              
  7101. #define CAN_RF0R_FMP0_Msk                    (0x3U << CAN_RF0R_FMP0_Pos)       /*!< 0x00000003 */
  7102. #define CAN_RF0R_FMP0                        CAN_RF0R_FMP0_Msk                 /*!< FIFO 0 Message Pending */
  7103. #define CAN_RF0R_FULL0_Pos                   (3U)                              
  7104. #define CAN_RF0R_FULL0_Msk                   (0x1U << CAN_RF0R_FULL0_Pos)      /*!< 0x00000008 */
  7105. #define CAN_RF0R_FULL0                       CAN_RF0R_FULL0_Msk                /*!< FIFO 0 Full */
  7106. #define CAN_RF0R_FOVR0_Pos                   (4U)                              
  7107. #define CAN_RF0R_FOVR0_Msk                   (0x1U << CAN_RF0R_FOVR0_Pos)      /*!< 0x00000010 */
  7108. #define CAN_RF0R_FOVR0                       CAN_RF0R_FOVR0_Msk                /*!< FIFO 0 Overrun */
  7109. #define CAN_RF0R_RFOM0_Pos                   (5U)                              
  7110. #define CAN_RF0R_RFOM0_Msk                   (0x1U << CAN_RF0R_RFOM0_Pos)      /*!< 0x00000020 */
  7111. #define CAN_RF0R_RFOM0                       CAN_RF0R_RFOM0_Msk                /*!< Release FIFO 0 Output Mailbox */
  7112.  
  7113. /*******************  Bit definition for CAN_RF1R register  *******************/
  7114. #define CAN_RF1R_FMP1_Pos                    (0U)                              
  7115. #define CAN_RF1R_FMP1_Msk                    (0x3U << CAN_RF1R_FMP1_Pos)       /*!< 0x00000003 */
  7116. #define CAN_RF1R_FMP1                        CAN_RF1R_FMP1_Msk                 /*!< FIFO 1 Message Pending */
  7117. #define CAN_RF1R_FULL1_Pos                   (3U)                              
  7118. #define CAN_RF1R_FULL1_Msk                   (0x1U << CAN_RF1R_FULL1_Pos)      /*!< 0x00000008 */
  7119. #define CAN_RF1R_FULL1                       CAN_RF1R_FULL1_Msk                /*!< FIFO 1 Full */
  7120. #define CAN_RF1R_FOVR1_Pos                   (4U)                              
  7121. #define CAN_RF1R_FOVR1_Msk                   (0x1U << CAN_RF1R_FOVR1_Pos)      /*!< 0x00000010 */
  7122. #define CAN_RF1R_FOVR1                       CAN_RF1R_FOVR1_Msk                /*!< FIFO 1 Overrun */
  7123. #define CAN_RF1R_RFOM1_Pos                   (5U)                              
  7124. #define CAN_RF1R_RFOM1_Msk                   (0x1U << CAN_RF1R_RFOM1_Pos)      /*!< 0x00000020 */
  7125. #define CAN_RF1R_RFOM1                       CAN_RF1R_RFOM1_Msk                /*!< Release FIFO 1 Output Mailbox */
  7126.  
  7127. /********************  Bit definition for CAN_IER register  *******************/
  7128. #define CAN_IER_TMEIE_Pos                    (0U)                              
  7129. #define CAN_IER_TMEIE_Msk                    (0x1U << CAN_IER_TMEIE_Pos)       /*!< 0x00000001 */
  7130. #define CAN_IER_TMEIE                        CAN_IER_TMEIE_Msk                 /*!< Transmit Mailbox Empty Interrupt Enable */
  7131. #define CAN_IER_FMPIE0_Pos                   (1U)                              
  7132. #define CAN_IER_FMPIE0_Msk                   (0x1U << CAN_IER_FMPIE0_Pos)      /*!< 0x00000002 */
  7133. #define CAN_IER_FMPIE0                       CAN_IER_FMPIE0_Msk                /*!< FIFO Message Pending Interrupt Enable */
  7134. #define CAN_IER_FFIE0_Pos                    (2U)                              
  7135. #define CAN_IER_FFIE0_Msk                    (0x1U << CAN_IER_FFIE0_Pos)       /*!< 0x00000004 */
  7136. #define CAN_IER_FFIE0                        CAN_IER_FFIE0_Msk                 /*!< FIFO Full Interrupt Enable */
  7137. #define CAN_IER_FOVIE0_Pos                   (3U)                              
  7138. #define CAN_IER_FOVIE0_Msk                   (0x1U << CAN_IER_FOVIE0_Pos)      /*!< 0x00000008 */
  7139. #define CAN_IER_FOVIE0                       CAN_IER_FOVIE0_Msk                /*!< FIFO Overrun Interrupt Enable */
  7140. #define CAN_IER_FMPIE1_Pos                   (4U)                              
  7141. #define CAN_IER_FMPIE1_Msk                   (0x1U << CAN_IER_FMPIE1_Pos)      /*!< 0x00000010 */
  7142. #define CAN_IER_FMPIE1                       CAN_IER_FMPIE1_Msk                /*!< FIFO Message Pending Interrupt Enable */
  7143. #define CAN_IER_FFIE1_Pos                    (5U)                              
  7144. #define CAN_IER_FFIE1_Msk                    (0x1U << CAN_IER_FFIE1_Pos)       /*!< 0x00000020 */
  7145. #define CAN_IER_FFIE1                        CAN_IER_FFIE1_Msk                 /*!< FIFO Full Interrupt Enable */
  7146. #define CAN_IER_FOVIE1_Pos                   (6U)                              
  7147. #define CAN_IER_FOVIE1_Msk                   (0x1U << CAN_IER_FOVIE1_Pos)      /*!< 0x00000040 */
  7148. #define CAN_IER_FOVIE1                       CAN_IER_FOVIE1_Msk                /*!< FIFO Overrun Interrupt Enable */
  7149. #define CAN_IER_EWGIE_Pos                    (8U)                              
  7150. #define CAN_IER_EWGIE_Msk                    (0x1U << CAN_IER_EWGIE_Pos)       /*!< 0x00000100 */
  7151. #define CAN_IER_EWGIE                        CAN_IER_EWGIE_Msk                 /*!< Error Warning Interrupt Enable */
  7152. #define CAN_IER_EPVIE_Pos                    (9U)                              
  7153. #define CAN_IER_EPVIE_Msk                    (0x1U << CAN_IER_EPVIE_Pos)       /*!< 0x00000200 */
  7154. #define CAN_IER_EPVIE                        CAN_IER_EPVIE_Msk                 /*!< Error Passive Interrupt Enable */
  7155. #define CAN_IER_BOFIE_Pos                    (10U)                            
  7156. #define CAN_IER_BOFIE_Msk                    (0x1U << CAN_IER_BOFIE_Pos)       /*!< 0x00000400 */
  7157. #define CAN_IER_BOFIE                        CAN_IER_BOFIE_Msk                 /*!< Bus-Off Interrupt Enable */
  7158. #define CAN_IER_LECIE_Pos                    (11U)                            
  7159. #define CAN_IER_LECIE_Msk                    (0x1U << CAN_IER_LECIE_Pos)       /*!< 0x00000800 */
  7160. #define CAN_IER_LECIE                        CAN_IER_LECIE_Msk                 /*!< Last Error Code Interrupt Enable */
  7161. #define CAN_IER_ERRIE_Pos                    (15U)                            
  7162. #define CAN_IER_ERRIE_Msk                    (0x1U << CAN_IER_ERRIE_Pos)       /*!< 0x00008000 */
  7163. #define CAN_IER_ERRIE                        CAN_IER_ERRIE_Msk                 /*!< Error Interrupt Enable */
  7164. #define CAN_IER_WKUIE_Pos                    (16U)                            
  7165. #define CAN_IER_WKUIE_Msk                    (0x1U << CAN_IER_WKUIE_Pos)       /*!< 0x00010000 */
  7166. #define CAN_IER_WKUIE                        CAN_IER_WKUIE_Msk                 /*!< Wakeup Interrupt Enable */
  7167. #define CAN_IER_SLKIE_Pos                    (17U)                            
  7168. #define CAN_IER_SLKIE_Msk                    (0x1U << CAN_IER_SLKIE_Pos)       /*!< 0x00020000 */
  7169. #define CAN_IER_SLKIE                        CAN_IER_SLKIE_Msk                 /*!< Sleep Interrupt Enable */
  7170.  
  7171. /********************  Bit definition for CAN_ESR register  *******************/
  7172. #define CAN_ESR_EWGF_Pos                     (0U)                              
  7173. #define CAN_ESR_EWGF_Msk                     (0x1U << CAN_ESR_EWGF_Pos)        /*!< 0x00000001 */
  7174. #define CAN_ESR_EWGF                         CAN_ESR_EWGF_Msk                  /*!< Error Warning Flag */
  7175. #define CAN_ESR_EPVF_Pos                     (1U)                              
  7176. #define CAN_ESR_EPVF_Msk                     (0x1U << CAN_ESR_EPVF_Pos)        /*!< 0x00000002 */
  7177. #define CAN_ESR_EPVF                         CAN_ESR_EPVF_Msk                  /*!< Error Passive Flag */
  7178. #define CAN_ESR_BOFF_Pos                     (2U)                              
  7179. #define CAN_ESR_BOFF_Msk                     (0x1U << CAN_ESR_BOFF_Pos)        /*!< 0x00000004 */
  7180. #define CAN_ESR_BOFF                         CAN_ESR_BOFF_Msk                  /*!< Bus-Off Flag */
  7181.  
  7182. #define CAN_ESR_LEC_Pos                      (4U)                              
  7183. #define CAN_ESR_LEC_Msk                      (0x7U << CAN_ESR_LEC_Pos)         /*!< 0x00000070 */
  7184. #define CAN_ESR_LEC                          CAN_ESR_LEC_Msk                   /*!< LEC[2:0] bits (Last Error Code) */
  7185. #define CAN_ESR_LEC_0                        (0x1U << CAN_ESR_LEC_Pos)         /*!< 0x00000010 */
  7186. #define CAN_ESR_LEC_1                        (0x2U << CAN_ESR_LEC_Pos)         /*!< 0x00000020 */
  7187. #define CAN_ESR_LEC_2                        (0x4U << CAN_ESR_LEC_Pos)         /*!< 0x00000040 */
  7188.  
  7189. #define CAN_ESR_TEC_Pos                      (16U)                            
  7190. #define CAN_ESR_TEC_Msk                      (0xFFU << CAN_ESR_TEC_Pos)        /*!< 0x00FF0000 */
  7191. #define CAN_ESR_TEC                          CAN_ESR_TEC_Msk                   /*!< Least significant byte of the 9-bit Transmit Error Counter */
  7192. #define CAN_ESR_REC_Pos                      (24U)                            
  7193. #define CAN_ESR_REC_Msk                      (0xFFU << CAN_ESR_REC_Pos)        /*!< 0xFF000000 */
  7194. #define CAN_ESR_REC                          CAN_ESR_REC_Msk                   /*!< Receive Error Counter */
  7195.  
  7196. /*******************  Bit definition for CAN_BTR register  ********************/
  7197. #define CAN_BTR_BRP_Pos                      (0U)                              
  7198. #define CAN_BTR_BRP_Msk                      (0x3FFU << CAN_BTR_BRP_Pos)       /*!< 0x000003FF */
  7199. #define CAN_BTR_BRP                          CAN_BTR_BRP_Msk                   /*!<Baud Rate Prescaler */
  7200. #define CAN_BTR_TS1_Pos                      (16U)                            
  7201. #define CAN_BTR_TS1_Msk                      (0xFU << CAN_BTR_TS1_Pos)         /*!< 0x000F0000 */
  7202. #define CAN_BTR_TS1                          CAN_BTR_TS1_Msk                   /*!<Time Segment 1 */
  7203. #define CAN_BTR_TS1_0                        (0x1U << CAN_BTR_TS1_Pos)         /*!< 0x00010000 */
  7204. #define CAN_BTR_TS1_1                        (0x2U << CAN_BTR_TS1_Pos)         /*!< 0x00020000 */
  7205. #define CAN_BTR_TS1_2                        (0x4U << CAN_BTR_TS1_Pos)         /*!< 0x00040000 */
  7206. #define CAN_BTR_TS1_3                        (0x8U << CAN_BTR_TS1_Pos)         /*!< 0x00080000 */
  7207. #define CAN_BTR_TS2_Pos                      (20U)                            
  7208. #define CAN_BTR_TS2_Msk                      (0x7U << CAN_BTR_TS2_Pos)         /*!< 0x00700000 */
  7209. #define CAN_BTR_TS2                          CAN_BTR_TS2_Msk                   /*!<Time Segment 2 */
  7210. #define CAN_BTR_TS2_0                        (0x1U << CAN_BTR_TS2_Pos)         /*!< 0x00100000 */
  7211. #define CAN_BTR_TS2_1                        (0x2U << CAN_BTR_TS2_Pos)         /*!< 0x00200000 */
  7212. #define CAN_BTR_TS2_2                        (0x4U << CAN_BTR_TS2_Pos)         /*!< 0x00400000 */
  7213. #define CAN_BTR_SJW_Pos                      (24U)                            
  7214. #define CAN_BTR_SJW_Msk                      (0x3U << CAN_BTR_SJW_Pos)         /*!< 0x03000000 */
  7215. #define CAN_BTR_SJW                          CAN_BTR_SJW_Msk                   /*!<Resynchronization Jump Width */
  7216. #define CAN_BTR_SJW_0                        (0x1U << CAN_BTR_SJW_Pos)         /*!< 0x01000000 */
  7217. #define CAN_BTR_SJW_1                        (0x2U << CAN_BTR_SJW_Pos)         /*!< 0x02000000 */
  7218. #define CAN_BTR_LBKM_Pos                     (30U)                            
  7219. #define CAN_BTR_LBKM_Msk                     (0x1U << CAN_BTR_LBKM_Pos)        /*!< 0x40000000 */
  7220. #define CAN_BTR_LBKM                         CAN_BTR_LBKM_Msk                  /*!<Loop Back Mode (Debug) */
  7221. #define CAN_BTR_SILM_Pos                     (31U)                            
  7222. #define CAN_BTR_SILM_Msk                     (0x1U << CAN_BTR_SILM_Pos)        /*!< 0x80000000 */
  7223. #define CAN_BTR_SILM                         CAN_BTR_SILM_Msk                  /*!<Silent Mode */
  7224.  
  7225. /*!< Mailbox registers */
  7226. /******************  Bit definition for CAN_TI0R register  ********************/
  7227. #define CAN_TI0R_TXRQ_Pos                    (0U)                              
  7228. #define CAN_TI0R_TXRQ_Msk                    (0x1U << CAN_TI0R_TXRQ_Pos)       /*!< 0x00000001 */
  7229. #define CAN_TI0R_TXRQ                        CAN_TI0R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7230. #define CAN_TI0R_RTR_Pos                     (1U)                              
  7231. #define CAN_TI0R_RTR_Msk                     (0x1U << CAN_TI0R_RTR_Pos)        /*!< 0x00000002 */
  7232. #define CAN_TI0R_RTR                         CAN_TI0R_RTR_Msk                  /*!< Remote Transmission Request */
  7233. #define CAN_TI0R_IDE_Pos                     (2U)                              
  7234. #define CAN_TI0R_IDE_Msk                     (0x1U << CAN_TI0R_IDE_Pos)        /*!< 0x00000004 */
  7235. #define CAN_TI0R_IDE                         CAN_TI0R_IDE_Msk                  /*!< Identifier Extension */
  7236. #define CAN_TI0R_EXID_Pos                    (3U)                              
  7237. #define CAN_TI0R_EXID_Msk                    (0x3FFFFU << CAN_TI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  7238. #define CAN_TI0R_EXID                        CAN_TI0R_EXID_Msk                 /*!< Extended Identifier */
  7239. #define CAN_TI0R_STID_Pos                    (21U)                            
  7240. #define CAN_TI0R_STID_Msk                    (0x7FFU << CAN_TI0R_STID_Pos)     /*!< 0xFFE00000 */
  7241. #define CAN_TI0R_STID                        CAN_TI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7242.  
  7243. /******************  Bit definition for CAN_TDT0R register  *******************/
  7244. #define CAN_TDT0R_DLC_Pos                    (0U)                              
  7245. #define CAN_TDT0R_DLC_Msk                    (0xFU << CAN_TDT0R_DLC_Pos)       /*!< 0x0000000F */
  7246. #define CAN_TDT0R_DLC                        CAN_TDT0R_DLC_Msk                 /*!< Data Length Code */
  7247. #define CAN_TDT0R_TGT_Pos                    (8U)                              
  7248. #define CAN_TDT0R_TGT_Msk                    (0x1U << CAN_TDT0R_TGT_Pos)       /*!< 0x00000100 */
  7249. #define CAN_TDT0R_TGT                        CAN_TDT0R_TGT_Msk                 /*!< Transmit Global Time */
  7250. #define CAN_TDT0R_TIME_Pos                   (16U)                            
  7251. #define CAN_TDT0R_TIME_Msk                   (0xFFFFU << CAN_TDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  7252. #define CAN_TDT0R_TIME                       CAN_TDT0R_TIME_Msk                /*!< Message Time Stamp */
  7253.  
  7254. /******************  Bit definition for CAN_TDL0R register  *******************/
  7255. #define CAN_TDL0R_DATA0_Pos                  (0U)                              
  7256. #define CAN_TDL0R_DATA0_Msk                  (0xFFU << CAN_TDL0R_DATA0_Pos)    /*!< 0x000000FF */
  7257. #define CAN_TDL0R_DATA0                      CAN_TDL0R_DATA0_Msk               /*!< Data byte 0 */
  7258. #define CAN_TDL0R_DATA1_Pos                  (8U)                              
  7259. #define CAN_TDL0R_DATA1_Msk                  (0xFFU << CAN_TDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  7260. #define CAN_TDL0R_DATA1                      CAN_TDL0R_DATA1_Msk               /*!< Data byte 1 */
  7261. #define CAN_TDL0R_DATA2_Pos                  (16U)                            
  7262. #define CAN_TDL0R_DATA2_Msk                  (0xFFU << CAN_TDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  7263. #define CAN_TDL0R_DATA2                      CAN_TDL0R_DATA2_Msk               /*!< Data byte 2 */
  7264. #define CAN_TDL0R_DATA3_Pos                  (24U)                            
  7265. #define CAN_TDL0R_DATA3_Msk                  (0xFFU << CAN_TDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  7266. #define CAN_TDL0R_DATA3                      CAN_TDL0R_DATA3_Msk               /*!< Data byte 3 */
  7267.  
  7268. /******************  Bit definition for CAN_TDH0R register  *******************/
  7269. #define CAN_TDH0R_DATA4_Pos                  (0U)                              
  7270. #define CAN_TDH0R_DATA4_Msk                  (0xFFU << CAN_TDH0R_DATA4_Pos)    /*!< 0x000000FF */
  7271. #define CAN_TDH0R_DATA4                      CAN_TDH0R_DATA4_Msk               /*!< Data byte 4 */
  7272. #define CAN_TDH0R_DATA5_Pos                  (8U)                              
  7273. #define CAN_TDH0R_DATA5_Msk                  (0xFFU << CAN_TDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  7274. #define CAN_TDH0R_DATA5                      CAN_TDH0R_DATA5_Msk               /*!< Data byte 5 */
  7275. #define CAN_TDH0R_DATA6_Pos                  (16U)                            
  7276. #define CAN_TDH0R_DATA6_Msk                  (0xFFU << CAN_TDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  7277. #define CAN_TDH0R_DATA6                      CAN_TDH0R_DATA6_Msk               /*!< Data byte 6 */
  7278. #define CAN_TDH0R_DATA7_Pos                  (24U)                            
  7279. #define CAN_TDH0R_DATA7_Msk                  (0xFFU << CAN_TDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  7280. #define CAN_TDH0R_DATA7                      CAN_TDH0R_DATA7_Msk               /*!< Data byte 7 */
  7281.  
  7282. /*******************  Bit definition for CAN_TI1R register  *******************/
  7283. #define CAN_TI1R_TXRQ_Pos                    (0U)                              
  7284. #define CAN_TI1R_TXRQ_Msk                    (0x1U << CAN_TI1R_TXRQ_Pos)       /*!< 0x00000001 */
  7285. #define CAN_TI1R_TXRQ                        CAN_TI1R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7286. #define CAN_TI1R_RTR_Pos                     (1U)                              
  7287. #define CAN_TI1R_RTR_Msk                     (0x1U << CAN_TI1R_RTR_Pos)        /*!< 0x00000002 */
  7288. #define CAN_TI1R_RTR                         CAN_TI1R_RTR_Msk                  /*!< Remote Transmission Request */
  7289. #define CAN_TI1R_IDE_Pos                     (2U)                              
  7290. #define CAN_TI1R_IDE_Msk                     (0x1U << CAN_TI1R_IDE_Pos)        /*!< 0x00000004 */
  7291. #define CAN_TI1R_IDE                         CAN_TI1R_IDE_Msk                  /*!< Identifier Extension */
  7292. #define CAN_TI1R_EXID_Pos                    (3U)                              
  7293. #define CAN_TI1R_EXID_Msk                    (0x3FFFFU << CAN_TI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  7294. #define CAN_TI1R_EXID                        CAN_TI1R_EXID_Msk                 /*!< Extended Identifier */
  7295. #define CAN_TI1R_STID_Pos                    (21U)                            
  7296. #define CAN_TI1R_STID_Msk                    (0x7FFU << CAN_TI1R_STID_Pos)     /*!< 0xFFE00000 */
  7297. #define CAN_TI1R_STID                        CAN_TI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7298.  
  7299. /*******************  Bit definition for CAN_TDT1R register  ******************/
  7300. #define CAN_TDT1R_DLC_Pos                    (0U)                              
  7301. #define CAN_TDT1R_DLC_Msk                    (0xFU << CAN_TDT1R_DLC_Pos)       /*!< 0x0000000F */
  7302. #define CAN_TDT1R_DLC                        CAN_TDT1R_DLC_Msk                 /*!< Data Length Code */
  7303. #define CAN_TDT1R_TGT_Pos                    (8U)                              
  7304. #define CAN_TDT1R_TGT_Msk                    (0x1U << CAN_TDT1R_TGT_Pos)       /*!< 0x00000100 */
  7305. #define CAN_TDT1R_TGT                        CAN_TDT1R_TGT_Msk                 /*!< Transmit Global Time */
  7306. #define CAN_TDT1R_TIME_Pos                   (16U)                            
  7307. #define CAN_TDT1R_TIME_Msk                   (0xFFFFU << CAN_TDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  7308. #define CAN_TDT1R_TIME                       CAN_TDT1R_TIME_Msk                /*!< Message Time Stamp */
  7309.  
  7310. /*******************  Bit definition for CAN_TDL1R register  ******************/
  7311. #define CAN_TDL1R_DATA0_Pos                  (0U)                              
  7312. #define CAN_TDL1R_DATA0_Msk                  (0xFFU << CAN_TDL1R_DATA0_Pos)    /*!< 0x000000FF */
  7313. #define CAN_TDL1R_DATA0                      CAN_TDL1R_DATA0_Msk               /*!< Data byte 0 */
  7314. #define CAN_TDL1R_DATA1_Pos                  (8U)                              
  7315. #define CAN_TDL1R_DATA1_Msk                  (0xFFU << CAN_TDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  7316. #define CAN_TDL1R_DATA1                      CAN_TDL1R_DATA1_Msk               /*!< Data byte 1 */
  7317. #define CAN_TDL1R_DATA2_Pos                  (16U)                            
  7318. #define CAN_TDL1R_DATA2_Msk                  (0xFFU << CAN_TDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  7319. #define CAN_TDL1R_DATA2                      CAN_TDL1R_DATA2_Msk               /*!< Data byte 2 */
  7320. #define CAN_TDL1R_DATA3_Pos                  (24U)                            
  7321. #define CAN_TDL1R_DATA3_Msk                  (0xFFU << CAN_TDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  7322. #define CAN_TDL1R_DATA3                      CAN_TDL1R_DATA3_Msk               /*!< Data byte 3 */
  7323.  
  7324. /*******************  Bit definition for CAN_TDH1R register  ******************/
  7325. #define CAN_TDH1R_DATA4_Pos                  (0U)                              
  7326. #define CAN_TDH1R_DATA4_Msk                  (0xFFU << CAN_TDH1R_DATA4_Pos)    /*!< 0x000000FF */
  7327. #define CAN_TDH1R_DATA4                      CAN_TDH1R_DATA4_Msk               /*!< Data byte 4 */
  7328. #define CAN_TDH1R_DATA5_Pos                  (8U)                              
  7329. #define CAN_TDH1R_DATA5_Msk                  (0xFFU << CAN_TDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  7330. #define CAN_TDH1R_DATA5                      CAN_TDH1R_DATA5_Msk               /*!< Data byte 5 */
  7331. #define CAN_TDH1R_DATA6_Pos                  (16U)                            
  7332. #define CAN_TDH1R_DATA6_Msk                  (0xFFU << CAN_TDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  7333. #define CAN_TDH1R_DATA6                      CAN_TDH1R_DATA6_Msk               /*!< Data byte 6 */
  7334. #define CAN_TDH1R_DATA7_Pos                  (24U)                            
  7335. #define CAN_TDH1R_DATA7_Msk                  (0xFFU << CAN_TDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  7336. #define CAN_TDH1R_DATA7                      CAN_TDH1R_DATA7_Msk               /*!< Data byte 7 */
  7337.  
  7338. /*******************  Bit definition for CAN_TI2R register  *******************/
  7339. #define CAN_TI2R_TXRQ_Pos                    (0U)                              
  7340. #define CAN_TI2R_TXRQ_Msk                    (0x1U << CAN_TI2R_TXRQ_Pos)       /*!< 0x00000001 */
  7341. #define CAN_TI2R_TXRQ                        CAN_TI2R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  7342. #define CAN_TI2R_RTR_Pos                     (1U)                              
  7343. #define CAN_TI2R_RTR_Msk                     (0x1U << CAN_TI2R_RTR_Pos)        /*!< 0x00000002 */
  7344. #define CAN_TI2R_RTR                         CAN_TI2R_RTR_Msk                  /*!< Remote Transmission Request */
  7345. #define CAN_TI2R_IDE_Pos                     (2U)                              
  7346. #define CAN_TI2R_IDE_Msk                     (0x1U << CAN_TI2R_IDE_Pos)        /*!< 0x00000004 */
  7347. #define CAN_TI2R_IDE                         CAN_TI2R_IDE_Msk                  /*!< Identifier Extension */
  7348. #define CAN_TI2R_EXID_Pos                    (3U)                              
  7349. #define CAN_TI2R_EXID_Msk                    (0x3FFFFU << CAN_TI2R_EXID_Pos)   /*!< 0x001FFFF8 */
  7350. #define CAN_TI2R_EXID                        CAN_TI2R_EXID_Msk                 /*!< Extended identifier */
  7351. #define CAN_TI2R_STID_Pos                    (21U)                            
  7352. #define CAN_TI2R_STID_Msk                    (0x7FFU << CAN_TI2R_STID_Pos)     /*!< 0xFFE00000 */
  7353. #define CAN_TI2R_STID                        CAN_TI2R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7354.  
  7355. /*******************  Bit definition for CAN_TDT2R register  ******************/  
  7356. #define CAN_TDT2R_DLC_Pos                    (0U)                              
  7357. #define CAN_TDT2R_DLC_Msk                    (0xFU << CAN_TDT2R_DLC_Pos)       /*!< 0x0000000F */
  7358. #define CAN_TDT2R_DLC                        CAN_TDT2R_DLC_Msk                 /*!< Data Length Code */
  7359. #define CAN_TDT2R_TGT_Pos                    (8U)                              
  7360. #define CAN_TDT2R_TGT_Msk                    (0x1U << CAN_TDT2R_TGT_Pos)       /*!< 0x00000100 */
  7361. #define CAN_TDT2R_TGT                        CAN_TDT2R_TGT_Msk                 /*!< Transmit Global Time */
  7362. #define CAN_TDT2R_TIME_Pos                   (16U)                            
  7363. #define CAN_TDT2R_TIME_Msk                   (0xFFFFU << CAN_TDT2R_TIME_Pos)   /*!< 0xFFFF0000 */
  7364. #define CAN_TDT2R_TIME                       CAN_TDT2R_TIME_Msk                /*!< Message Time Stamp */
  7365.  
  7366. /*******************  Bit definition for CAN_TDL2R register  ******************/
  7367. #define CAN_TDL2R_DATA0_Pos                  (0U)                              
  7368. #define CAN_TDL2R_DATA0_Msk                  (0xFFU << CAN_TDL2R_DATA0_Pos)    /*!< 0x000000FF */
  7369. #define CAN_TDL2R_DATA0                      CAN_TDL2R_DATA0_Msk               /*!< Data byte 0 */
  7370. #define CAN_TDL2R_DATA1_Pos                  (8U)                              
  7371. #define CAN_TDL2R_DATA1_Msk                  (0xFFU << CAN_TDL2R_DATA1_Pos)    /*!< 0x0000FF00 */
  7372. #define CAN_TDL2R_DATA1                      CAN_TDL2R_DATA1_Msk               /*!< Data byte 1 */
  7373. #define CAN_TDL2R_DATA2_Pos                  (16U)                            
  7374. #define CAN_TDL2R_DATA2_Msk                  (0xFFU << CAN_TDL2R_DATA2_Pos)    /*!< 0x00FF0000 */
  7375. #define CAN_TDL2R_DATA2                      CAN_TDL2R_DATA2_Msk               /*!< Data byte 2 */
  7376. #define CAN_TDL2R_DATA3_Pos                  (24U)                            
  7377. #define CAN_TDL2R_DATA3_Msk                  (0xFFU << CAN_TDL2R_DATA3_Pos)    /*!< 0xFF000000 */
  7378. #define CAN_TDL2R_DATA3                      CAN_TDL2R_DATA3_Msk               /*!< Data byte 3 */
  7379.  
  7380. /*******************  Bit definition for CAN_TDH2R register  ******************/
  7381. #define CAN_TDH2R_DATA4_Pos                  (0U)                              
  7382. #define CAN_TDH2R_DATA4_Msk                  (0xFFU << CAN_TDH2R_DATA4_Pos)    /*!< 0x000000FF */
  7383. #define CAN_TDH2R_DATA4                      CAN_TDH2R_DATA4_Msk               /*!< Data byte 4 */
  7384. #define CAN_TDH2R_DATA5_Pos                  (8U)                              
  7385. #define CAN_TDH2R_DATA5_Msk                  (0xFFU << CAN_TDH2R_DATA5_Pos)    /*!< 0x0000FF00 */
  7386. #define CAN_TDH2R_DATA5                      CAN_TDH2R_DATA5_Msk               /*!< Data byte 5 */
  7387. #define CAN_TDH2R_DATA6_Pos                  (16U)                            
  7388. #define CAN_TDH2R_DATA6_Msk                  (0xFFU << CAN_TDH2R_DATA6_Pos)    /*!< 0x00FF0000 */
  7389. #define CAN_TDH2R_DATA6                      CAN_TDH2R_DATA6_Msk               /*!< Data byte 6 */
  7390. #define CAN_TDH2R_DATA7_Pos                  (24U)                            
  7391. #define CAN_TDH2R_DATA7_Msk                  (0xFFU << CAN_TDH2R_DATA7_Pos)    /*!< 0xFF000000 */
  7392. #define CAN_TDH2R_DATA7                      CAN_TDH2R_DATA7_Msk               /*!< Data byte 7 */
  7393.  
  7394. /*******************  Bit definition for CAN_RI0R register  *******************/
  7395. #define CAN_RI0R_RTR_Pos                     (1U)                              
  7396. #define CAN_RI0R_RTR_Msk                     (0x1U << CAN_RI0R_RTR_Pos)        /*!< 0x00000002 */
  7397. #define CAN_RI0R_RTR                         CAN_RI0R_RTR_Msk                  /*!< Remote Transmission Request */
  7398. #define CAN_RI0R_IDE_Pos                     (2U)                              
  7399. #define CAN_RI0R_IDE_Msk                     (0x1U << CAN_RI0R_IDE_Pos)        /*!< 0x00000004 */
  7400. #define CAN_RI0R_IDE                         CAN_RI0R_IDE_Msk                  /*!< Identifier Extension */
  7401. #define CAN_RI0R_EXID_Pos                    (3U)                              
  7402. #define CAN_RI0R_EXID_Msk                    (0x3FFFFU << CAN_RI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  7403. #define CAN_RI0R_EXID                        CAN_RI0R_EXID_Msk                 /*!< Extended Identifier */
  7404. #define CAN_RI0R_STID_Pos                    (21U)                            
  7405. #define CAN_RI0R_STID_Msk                    (0x7FFU << CAN_RI0R_STID_Pos)     /*!< 0xFFE00000 */
  7406. #define CAN_RI0R_STID                        CAN_RI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7407.  
  7408. /*******************  Bit definition for CAN_RDT0R register  ******************/
  7409. #define CAN_RDT0R_DLC_Pos                    (0U)                              
  7410. #define CAN_RDT0R_DLC_Msk                    (0xFU << CAN_RDT0R_DLC_Pos)       /*!< 0x0000000F */
  7411. #define CAN_RDT0R_DLC                        CAN_RDT0R_DLC_Msk                 /*!< Data Length Code */
  7412. #define CAN_RDT0R_FMI_Pos                    (8U)                              
  7413. #define CAN_RDT0R_FMI_Msk                    (0xFFU << CAN_RDT0R_FMI_Pos)      /*!< 0x0000FF00 */
  7414. #define CAN_RDT0R_FMI                        CAN_RDT0R_FMI_Msk                 /*!< Filter Match Index */
  7415. #define CAN_RDT0R_TIME_Pos                   (16U)                            
  7416. #define CAN_RDT0R_TIME_Msk                   (0xFFFFU << CAN_RDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  7417. #define CAN_RDT0R_TIME                       CAN_RDT0R_TIME_Msk                /*!< Message Time Stamp */
  7418.  
  7419. /*******************  Bit definition for CAN_RDL0R register  ******************/
  7420. #define CAN_RDL0R_DATA0_Pos                  (0U)                              
  7421. #define CAN_RDL0R_DATA0_Msk                  (0xFFU << CAN_RDL0R_DATA0_Pos)    /*!< 0x000000FF */
  7422. #define CAN_RDL0R_DATA0                      CAN_RDL0R_DATA0_Msk               /*!< Data byte 0 */
  7423. #define CAN_RDL0R_DATA1_Pos                  (8U)                              
  7424. #define CAN_RDL0R_DATA1_Msk                  (0xFFU << CAN_RDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  7425. #define CAN_RDL0R_DATA1                      CAN_RDL0R_DATA1_Msk               /*!< Data byte 1 */
  7426. #define CAN_RDL0R_DATA2_Pos                  (16U)                            
  7427. #define CAN_RDL0R_DATA2_Msk                  (0xFFU << CAN_RDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  7428. #define CAN_RDL0R_DATA2                      CAN_RDL0R_DATA2_Msk               /*!< Data byte 2 */
  7429. #define CAN_RDL0R_DATA3_Pos                  (24U)                            
  7430. #define CAN_RDL0R_DATA3_Msk                  (0xFFU << CAN_RDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  7431. #define CAN_RDL0R_DATA3                      CAN_RDL0R_DATA3_Msk               /*!< Data byte 3 */
  7432.  
  7433. /*******************  Bit definition for CAN_RDH0R register  ******************/
  7434. #define CAN_RDH0R_DATA4_Pos                  (0U)                              
  7435. #define CAN_RDH0R_DATA4_Msk                  (0xFFU << CAN_RDH0R_DATA4_Pos)    /*!< 0x000000FF */
  7436. #define CAN_RDH0R_DATA4                      CAN_RDH0R_DATA4_Msk               /*!< Data byte 4 */
  7437. #define CAN_RDH0R_DATA5_Pos                  (8U)                              
  7438. #define CAN_RDH0R_DATA5_Msk                  (0xFFU << CAN_RDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  7439. #define CAN_RDH0R_DATA5                      CAN_RDH0R_DATA5_Msk               /*!< Data byte 5 */
  7440. #define CAN_RDH0R_DATA6_Pos                  (16U)                            
  7441. #define CAN_RDH0R_DATA6_Msk                  (0xFFU << CAN_RDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  7442. #define CAN_RDH0R_DATA6                      CAN_RDH0R_DATA6_Msk               /*!< Data byte 6 */
  7443. #define CAN_RDH0R_DATA7_Pos                  (24U)                            
  7444. #define CAN_RDH0R_DATA7_Msk                  (0xFFU << CAN_RDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  7445. #define CAN_RDH0R_DATA7                      CAN_RDH0R_DATA7_Msk               /*!< Data byte 7 */
  7446.  
  7447. /*******************  Bit definition for CAN_RI1R register  *******************/
  7448. #define CAN_RI1R_RTR_Pos                     (1U)                              
  7449. #define CAN_RI1R_RTR_Msk                     (0x1U << CAN_RI1R_RTR_Pos)        /*!< 0x00000002 */
  7450. #define CAN_RI1R_RTR                         CAN_RI1R_RTR_Msk                  /*!< Remote Transmission Request */
  7451. #define CAN_RI1R_IDE_Pos                     (2U)                              
  7452. #define CAN_RI1R_IDE_Msk                     (0x1U << CAN_RI1R_IDE_Pos)        /*!< 0x00000004 */
  7453. #define CAN_RI1R_IDE                         CAN_RI1R_IDE_Msk                  /*!< Identifier Extension */
  7454. #define CAN_RI1R_EXID_Pos                    (3U)                              
  7455. #define CAN_RI1R_EXID_Msk                    (0x3FFFFU << CAN_RI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  7456. #define CAN_RI1R_EXID                        CAN_RI1R_EXID_Msk                 /*!< Extended identifier */
  7457. #define CAN_RI1R_STID_Pos                    (21U)                            
  7458. #define CAN_RI1R_STID_Msk                    (0x7FFU << CAN_RI1R_STID_Pos)     /*!< 0xFFE00000 */
  7459. #define CAN_RI1R_STID                        CAN_RI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  7460.  
  7461. /*******************  Bit definition for CAN_RDT1R register  ******************/
  7462. #define CAN_RDT1R_DLC_Pos                    (0U)                              
  7463. #define CAN_RDT1R_DLC_Msk                    (0xFU << CAN_RDT1R_DLC_Pos)       /*!< 0x0000000F */
  7464. #define CAN_RDT1R_DLC                        CAN_RDT1R_DLC_Msk                 /*!< Data Length Code */
  7465. #define CAN_RDT1R_FMI_Pos                    (8U)                              
  7466. #define CAN_RDT1R_FMI_Msk                    (0xFFU << CAN_RDT1R_FMI_Pos)      /*!< 0x0000FF00 */
  7467. #define CAN_RDT1R_FMI                        CAN_RDT1R_FMI_Msk                 /*!< Filter Match Index */
  7468. #define CAN_RDT1R_TIME_Pos                   (16U)                            
  7469. #define CAN_RDT1R_TIME_Msk                   (0xFFFFU << CAN_RDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  7470. #define CAN_RDT1R_TIME                       CAN_RDT1R_TIME_Msk                /*!< Message Time Stamp */
  7471.  
  7472. /*******************  Bit definition for CAN_RDL1R register  ******************/
  7473. #define CAN_RDL1R_DATA0_Pos                  (0U)                              
  7474. #define CAN_RDL1R_DATA0_Msk                  (0xFFU << CAN_RDL1R_DATA0_Pos)    /*!< 0x000000FF */
  7475. #define CAN_RDL1R_DATA0                      CAN_RDL1R_DATA0_Msk               /*!< Data byte 0 */
  7476. #define CAN_RDL1R_DATA1_Pos                  (8U)                              
  7477. #define CAN_RDL1R_DATA1_Msk                  (0xFFU << CAN_RDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  7478. #define CAN_RDL1R_DATA1                      CAN_RDL1R_DATA1_Msk               /*!< Data byte 1 */
  7479. #define CAN_RDL1R_DATA2_Pos                  (16U)                            
  7480. #define CAN_RDL1R_DATA2_Msk                  (0xFFU << CAN_RDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  7481. #define CAN_RDL1R_DATA2                      CAN_RDL1R_DATA2_Msk               /*!< Data byte 2 */
  7482. #define CAN_RDL1R_DATA3_Pos                  (24U)                            
  7483. #define CAN_RDL1R_DATA3_Msk                  (0xFFU << CAN_RDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  7484. #define CAN_RDL1R_DATA3                      CAN_RDL1R_DATA3_Msk               /*!< Data byte 3 */
  7485.  
  7486. /*******************  Bit definition for CAN_RDH1R register  ******************/
  7487. #define CAN_RDH1R_DATA4_Pos                  (0U)                              
  7488. #define CAN_RDH1R_DATA4_Msk                  (0xFFU << CAN_RDH1R_DATA4_Pos)    /*!< 0x000000FF */
  7489. #define CAN_RDH1R_DATA4                      CAN_RDH1R_DATA4_Msk               /*!< Data byte 4 */
  7490. #define CAN_RDH1R_DATA5_Pos                  (8U)                              
  7491. #define CAN_RDH1R_DATA5_Msk                  (0xFFU << CAN_RDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  7492. #define CAN_RDH1R_DATA5                      CAN_RDH1R_DATA5_Msk               /*!< Data byte 5 */
  7493. #define CAN_RDH1R_DATA6_Pos                  (16U)                            
  7494. #define CAN_RDH1R_DATA6_Msk                  (0xFFU << CAN_RDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  7495. #define CAN_RDH1R_DATA6                      CAN_RDH1R_DATA6_Msk               /*!< Data byte 6 */
  7496. #define CAN_RDH1R_DATA7_Pos                  (24U)                            
  7497. #define CAN_RDH1R_DATA7_Msk                  (0xFFU << CAN_RDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  7498. #define CAN_RDH1R_DATA7                      CAN_RDH1R_DATA7_Msk               /*!< Data byte 7 */
  7499.  
  7500. /*!< CAN filter registers */
  7501. /*******************  Bit definition for CAN_FMR register  ********************/
  7502. #define CAN_FMR_FINIT_Pos                    (0U)                              
  7503. #define CAN_FMR_FINIT_Msk                    (0x1U << CAN_FMR_FINIT_Pos)       /*!< 0x00000001 */
  7504. #define CAN_FMR_FINIT                        CAN_FMR_FINIT_Msk                 /*!< Filter Init Mode */
  7505. #define CAN_FMR_CAN2SB_Pos                   (8U)                              
  7506. #define CAN_FMR_CAN2SB_Msk                   (0x3FU << CAN_FMR_CAN2SB_Pos)     /*!< 0x00003F00 */
  7507. #define CAN_FMR_CAN2SB                       CAN_FMR_CAN2SB_Msk                /*!< CAN2 start bank */
  7508.  
  7509. /*******************  Bit definition for CAN_FM1R register  *******************/
  7510. #define CAN_FM1R_FBM_Pos                     (0U)                              
  7511. #define CAN_FM1R_FBM_Msk                     (0x3FFFU << CAN_FM1R_FBM_Pos)     /*!< 0x00003FFF */
  7512. #define CAN_FM1R_FBM                         CAN_FM1R_FBM_Msk                  /*!< Filter Mode */
  7513. #define CAN_FM1R_FBM0_Pos                    (0U)                              
  7514. #define CAN_FM1R_FBM0_Msk                    (0x1U << CAN_FM1R_FBM0_Pos)       /*!< 0x00000001 */
  7515. #define CAN_FM1R_FBM0                        CAN_FM1R_FBM0_Msk                 /*!< Filter Init Mode for filter 0 */
  7516. #define CAN_FM1R_FBM1_Pos                    (1U)                              
  7517. #define CAN_FM1R_FBM1_Msk                    (0x1U << CAN_FM1R_FBM1_Pos)       /*!< 0x00000002 */
  7518. #define CAN_FM1R_FBM1                        CAN_FM1R_FBM1_Msk                 /*!< Filter Init Mode for filter 1 */
  7519. #define CAN_FM1R_FBM2_Pos                    (2U)                              
  7520. #define CAN_FM1R_FBM2_Msk                    (0x1U << CAN_FM1R_FBM2_Pos)       /*!< 0x00000004 */
  7521. #define CAN_FM1R_FBM2                        CAN_FM1R_FBM2_Msk                 /*!< Filter Init Mode for filter 2 */
  7522. #define CAN_FM1R_FBM3_Pos                    (3U)                              
  7523. #define CAN_FM1R_FBM3_Msk                    (0x1U << CAN_FM1R_FBM3_Pos)       /*!< 0x00000008 */
  7524. #define CAN_FM1R_FBM3                        CAN_FM1R_FBM3_Msk                 /*!< Filter Init Mode for filter 3 */
  7525. #define CAN_FM1R_FBM4_Pos                    (4U)                              
  7526. #define CAN_FM1R_FBM4_Msk                    (0x1U << CAN_FM1R_FBM4_Pos)       /*!< 0x00000010 */
  7527. #define CAN_FM1R_FBM4                        CAN_FM1R_FBM4_Msk                 /*!< Filter Init Mode for filter 4 */
  7528. #define CAN_FM1R_FBM5_Pos                    (5U)                              
  7529. #define CAN_FM1R_FBM5_Msk                    (0x1U << CAN_FM1R_FBM5_Pos)       /*!< 0x00000020 */
  7530. #define CAN_FM1R_FBM5                        CAN_FM1R_FBM5_Msk                 /*!< Filter Init Mode for filter 5 */
  7531. #define CAN_FM1R_FBM6_Pos                    (6U)                              
  7532. #define CAN_FM1R_FBM6_Msk                    (0x1U << CAN_FM1R_FBM6_Pos)       /*!< 0x00000040 */
  7533. #define CAN_FM1R_FBM6                        CAN_FM1R_FBM6_Msk                 /*!< Filter Init Mode for filter 6 */
  7534. #define CAN_FM1R_FBM7_Pos                    (7U)                              
  7535. #define CAN_FM1R_FBM7_Msk                    (0x1U << CAN_FM1R_FBM7_Pos)       /*!< 0x00000080 */
  7536. #define CAN_FM1R_FBM7                        CAN_FM1R_FBM7_Msk                 /*!< Filter Init Mode for filter 7 */
  7537. #define CAN_FM1R_FBM8_Pos                    (8U)                              
  7538. #define CAN_FM1R_FBM8_Msk                    (0x1U << CAN_FM1R_FBM8_Pos)       /*!< 0x00000100 */
  7539. #define CAN_FM1R_FBM8                        CAN_FM1R_FBM8_Msk                 /*!< Filter Init Mode for filter 8 */
  7540. #define CAN_FM1R_FBM9_Pos                    (9U)                              
  7541. #define CAN_FM1R_FBM9_Msk                    (0x1U << CAN_FM1R_FBM9_Pos)       /*!< 0x00000200 */
  7542. #define CAN_FM1R_FBM9                        CAN_FM1R_FBM9_Msk                 /*!< Filter Init Mode for filter 9 */
  7543. #define CAN_FM1R_FBM10_Pos                   (10U)                            
  7544. #define CAN_FM1R_FBM10_Msk                   (0x1U << CAN_FM1R_FBM10_Pos)      /*!< 0x00000400 */
  7545. #define CAN_FM1R_FBM10                       CAN_FM1R_FBM10_Msk                /*!< Filter Init Mode for filter 10 */
  7546. #define CAN_FM1R_FBM11_Pos                   (11U)                            
  7547. #define CAN_FM1R_FBM11_Msk                   (0x1U << CAN_FM1R_FBM11_Pos)      /*!< 0x00000800 */
  7548. #define CAN_FM1R_FBM11                       CAN_FM1R_FBM11_Msk                /*!< Filter Init Mode for filter 11 */
  7549. #define CAN_FM1R_FBM12_Pos                   (12U)                            
  7550. #define CAN_FM1R_FBM12_Msk                   (0x1U << CAN_FM1R_FBM12_Pos)      /*!< 0x00001000 */
  7551. #define CAN_FM1R_FBM12                       CAN_FM1R_FBM12_Msk                /*!< Filter Init Mode for filter 12 */
  7552. #define CAN_FM1R_FBM13_Pos                   (13U)                            
  7553. #define CAN_FM1R_FBM13_Msk                   (0x1U << CAN_FM1R_FBM13_Pos)      /*!< 0x00002000 */
  7554. #define CAN_FM1R_FBM13                       CAN_FM1R_FBM13_Msk                /*!< Filter Init Mode for filter 13 */
  7555.  
  7556. /*******************  Bit definition for CAN_FS1R register  *******************/
  7557. #define CAN_FS1R_FSC_Pos                     (0U)                              
  7558. #define CAN_FS1R_FSC_Msk                     (0x3FFFU << CAN_FS1R_FSC_Pos)     /*!< 0x00003FFF */
  7559. #define CAN_FS1R_FSC                         CAN_FS1R_FSC_Msk                  /*!< Filter Scale Configuration */
  7560. #define CAN_FS1R_FSC0_Pos                    (0U)                              
  7561. #define CAN_FS1R_FSC0_Msk                    (0x1U << CAN_FS1R_FSC0_Pos)       /*!< 0x00000001 */
  7562. #define CAN_FS1R_FSC0                        CAN_FS1R_FSC0_Msk                 /*!< Filter Scale Configuration for filter 0 */
  7563. #define CAN_FS1R_FSC1_Pos                    (1U)                              
  7564. #define CAN_FS1R_FSC1_Msk                    (0x1U << CAN_FS1R_FSC1_Pos)       /*!< 0x00000002 */
  7565. #define CAN_FS1R_FSC1                        CAN_FS1R_FSC1_Msk                 /*!< Filter Scale Configuration for filter 1 */
  7566. #define CAN_FS1R_FSC2_Pos                    (2U)                              
  7567. #define CAN_FS1R_FSC2_Msk                    (0x1U << CAN_FS1R_FSC2_Pos)       /*!< 0x00000004 */
  7568. #define CAN_FS1R_FSC2                        CAN_FS1R_FSC2_Msk                 /*!< Filter Scale Configuration for filter 2 */
  7569. #define CAN_FS1R_FSC3_Pos                    (3U)                              
  7570. #define CAN_FS1R_FSC3_Msk                    (0x1U << CAN_FS1R_FSC3_Pos)       /*!< 0x00000008 */
  7571. #define CAN_FS1R_FSC3                        CAN_FS1R_FSC3_Msk                 /*!< Filter Scale Configuration for filter 3 */
  7572. #define CAN_FS1R_FSC4_Pos                    (4U)                              
  7573. #define CAN_FS1R_FSC4_Msk                    (0x1U << CAN_FS1R_FSC4_Pos)       /*!< 0x00000010 */
  7574. #define CAN_FS1R_FSC4                        CAN_FS1R_FSC4_Msk                 /*!< Filter Scale Configuration for filter 4 */
  7575. #define CAN_FS1R_FSC5_Pos                    (5U)                              
  7576. #define CAN_FS1R_FSC5_Msk                    (0x1U << CAN_FS1R_FSC5_Pos)       /*!< 0x00000020 */
  7577. #define CAN_FS1R_FSC5                        CAN_FS1R_FSC5_Msk                 /*!< Filter Scale Configuration for filter 5 */
  7578. #define CAN_FS1R_FSC6_Pos                    (6U)                              
  7579. #define CAN_FS1R_FSC6_Msk                    (0x1U << CAN_FS1R_FSC6_Pos)       /*!< 0x00000040 */
  7580. #define CAN_FS1R_FSC6                        CAN_FS1R_FSC6_Msk                 /*!< Filter Scale Configuration for filter 6 */
  7581. #define CAN_FS1R_FSC7_Pos                    (7U)                              
  7582. #define CAN_FS1R_FSC7_Msk                    (0x1U << CAN_FS1R_FSC7_Pos)       /*!< 0x00000080 */
  7583. #define CAN_FS1R_FSC7                        CAN_FS1R_FSC7_Msk                 /*!< Filter Scale Configuration for filter 7 */
  7584. #define CAN_FS1R_FSC8_Pos                    (8U)                              
  7585. #define CAN_FS1R_FSC8_Msk                    (0x1U << CAN_FS1R_FSC8_Pos)       /*!< 0x00000100 */
  7586. #define CAN_FS1R_FSC8                        CAN_FS1R_FSC8_Msk                 /*!< Filter Scale Configuration for filter 8 */
  7587. #define CAN_FS1R_FSC9_Pos                    (9U)                              
  7588. #define CAN_FS1R_FSC9_Msk                    (0x1U << CAN_FS1R_FSC9_Pos)       /*!< 0x00000200 */
  7589. #define CAN_FS1R_FSC9                        CAN_FS1R_FSC9_Msk                 /*!< Filter Scale Configuration for filter 9 */
  7590. #define CAN_FS1R_FSC10_Pos                   (10U)                            
  7591. #define CAN_FS1R_FSC10_Msk                   (0x1U << CAN_FS1R_FSC10_Pos)      /*!< 0x00000400 */
  7592. #define CAN_FS1R_FSC10                       CAN_FS1R_FSC10_Msk                /*!< Filter Scale Configuration for filter 10 */
  7593. #define CAN_FS1R_FSC11_Pos                   (11U)                            
  7594. #define CAN_FS1R_FSC11_Msk                   (0x1U << CAN_FS1R_FSC11_Pos)      /*!< 0x00000800 */
  7595. #define CAN_FS1R_FSC11                       CAN_FS1R_FSC11_Msk                /*!< Filter Scale Configuration for filter 11 */
  7596. #define CAN_FS1R_FSC12_Pos                   (12U)                            
  7597. #define CAN_FS1R_FSC12_Msk                   (0x1U << CAN_FS1R_FSC12_Pos)      /*!< 0x00001000 */
  7598. #define CAN_FS1R_FSC12                       CAN_FS1R_FSC12_Msk                /*!< Filter Scale Configuration for filter 12 */
  7599. #define CAN_FS1R_FSC13_Pos                   (13U)                            
  7600. #define CAN_FS1R_FSC13_Msk                   (0x1U << CAN_FS1R_FSC13_Pos)      /*!< 0x00002000 */
  7601. #define CAN_FS1R_FSC13                       CAN_FS1R_FSC13_Msk                /*!< Filter Scale Configuration for filter 13 */
  7602.  
  7603. /******************  Bit definition for CAN_FFA1R register  *******************/
  7604. #define CAN_FFA1R_FFA_Pos                    (0U)                              
  7605. #define CAN_FFA1R_FFA_Msk                    (0x3FFFU << CAN_FFA1R_FFA_Pos)    /*!< 0x00003FFF */
  7606. #define CAN_FFA1R_FFA                        CAN_FFA1R_FFA_Msk                 /*!< Filter FIFO Assignment */
  7607. #define CAN_FFA1R_FFA0_Pos                   (0U)                              
  7608. #define CAN_FFA1R_FFA0_Msk                   (0x1U << CAN_FFA1R_FFA0_Pos)      /*!< 0x00000001 */
  7609. #define CAN_FFA1R_FFA0                       CAN_FFA1R_FFA0_Msk                /*!< Filter FIFO Assignment for filter 0 */
  7610. #define CAN_FFA1R_FFA1_Pos                   (1U)                              
  7611. #define CAN_FFA1R_FFA1_Msk                   (0x1U << CAN_FFA1R_FFA1_Pos)      /*!< 0x00000002 */
  7612. #define CAN_FFA1R_FFA1                       CAN_FFA1R_FFA1_Msk                /*!< Filter FIFO Assignment for filter 1 */
  7613. #define CAN_FFA1R_FFA2_Pos                   (2U)                              
  7614. #define CAN_FFA1R_FFA2_Msk                   (0x1U << CAN_FFA1R_FFA2_Pos)      /*!< 0x00000004 */
  7615. #define CAN_FFA1R_FFA2                       CAN_FFA1R_FFA2_Msk                /*!< Filter FIFO Assignment for filter 2 */
  7616. #define CAN_FFA1R_FFA3_Pos                   (3U)                              
  7617. #define CAN_FFA1R_FFA3_Msk                   (0x1U << CAN_FFA1R_FFA3_Pos)      /*!< 0x00000008 */
  7618. #define CAN_FFA1R_FFA3                       CAN_FFA1R_FFA3_Msk                /*!< Filter FIFO Assignment for filter 3 */
  7619. #define CAN_FFA1R_FFA4_Pos                   (4U)                              
  7620. #define CAN_FFA1R_FFA4_Msk                   (0x1U << CAN_FFA1R_FFA4_Pos)      /*!< 0x00000010 */
  7621. #define CAN_FFA1R_FFA4                       CAN_FFA1R_FFA4_Msk                /*!< Filter FIFO Assignment for filter 4 */
  7622. #define CAN_FFA1R_FFA5_Pos                   (5U)                              
  7623. #define CAN_FFA1R_FFA5_Msk                   (0x1U << CAN_FFA1R_FFA5_Pos)      /*!< 0x00000020 */
  7624. #define CAN_FFA1R_FFA5                       CAN_FFA1R_FFA5_Msk                /*!< Filter FIFO Assignment for filter 5 */
  7625. #define CAN_FFA1R_FFA6_Pos                   (6U)                              
  7626. #define CAN_FFA1R_FFA6_Msk                   (0x1U << CAN_FFA1R_FFA6_Pos)      /*!< 0x00000040 */
  7627. #define CAN_FFA1R_FFA6                       CAN_FFA1R_FFA6_Msk                /*!< Filter FIFO Assignment for filter 6 */
  7628. #define CAN_FFA1R_FFA7_Pos                   (7U)                              
  7629. #define CAN_FFA1R_FFA7_Msk                   (0x1U << CAN_FFA1R_FFA7_Pos)      /*!< 0x00000080 */
  7630. #define CAN_FFA1R_FFA7                       CAN_FFA1R_FFA7_Msk                /*!< Filter FIFO Assignment for filter 7 */
  7631. #define CAN_FFA1R_FFA8_Pos                   (8U)                              
  7632. #define CAN_FFA1R_FFA8_Msk                   (0x1U << CAN_FFA1R_FFA8_Pos)      /*!< 0x00000100 */
  7633. #define CAN_FFA1R_FFA8                       CAN_FFA1R_FFA8_Msk                /*!< Filter FIFO Assignment for filter 8 */
  7634. #define CAN_FFA1R_FFA9_Pos                   (9U)                              
  7635. #define CAN_FFA1R_FFA9_Msk                   (0x1U << CAN_FFA1R_FFA9_Pos)      /*!< 0x00000200 */
  7636. #define CAN_FFA1R_FFA9                       CAN_FFA1R_FFA9_Msk                /*!< Filter FIFO Assignment for filter 9 */
  7637. #define CAN_FFA1R_FFA10_Pos                  (10U)                            
  7638. #define CAN_FFA1R_FFA10_Msk                  (0x1U << CAN_FFA1R_FFA10_Pos)     /*!< 0x00000400 */
  7639. #define CAN_FFA1R_FFA10                      CAN_FFA1R_FFA10_Msk               /*!< Filter FIFO Assignment for filter 10 */
  7640. #define CAN_FFA1R_FFA11_Pos                  (11U)                            
  7641. #define CAN_FFA1R_FFA11_Msk                  (0x1U << CAN_FFA1R_FFA11_Pos)     /*!< 0x00000800 */
  7642. #define CAN_FFA1R_FFA11                      CAN_FFA1R_FFA11_Msk               /*!< Filter FIFO Assignment for filter 11 */
  7643. #define CAN_FFA1R_FFA12_Pos                  (12U)                            
  7644. #define CAN_FFA1R_FFA12_Msk                  (0x1U << CAN_FFA1R_FFA12_Pos)     /*!< 0x00001000 */
  7645. #define CAN_FFA1R_FFA12                      CAN_FFA1R_FFA12_Msk               /*!< Filter FIFO Assignment for filter 12 */
  7646. #define CAN_FFA1R_FFA13_Pos                  (13U)                            
  7647. #define CAN_FFA1R_FFA13_Msk                  (0x1U << CAN_FFA1R_FFA13_Pos)     /*!< 0x00002000 */
  7648. #define CAN_FFA1R_FFA13                      CAN_FFA1R_FFA13_Msk               /*!< Filter FIFO Assignment for filter 13 */
  7649.  
  7650. /*******************  Bit definition for CAN_FA1R register  *******************/
  7651. #define CAN_FA1R_FACT_Pos                    (0U)                              
  7652. #define CAN_FA1R_FACT_Msk                    (0x3FFFU << CAN_FA1R_FACT_Pos)    /*!< 0x00003FFF */
  7653. #define CAN_FA1R_FACT                        CAN_FA1R_FACT_Msk                 /*!< Filter Active */
  7654. #define CAN_FA1R_FACT0_Pos                   (0U)                              
  7655. #define CAN_FA1R_FACT0_Msk                   (0x1U << CAN_FA1R_FACT0_Pos)      /*!< 0x00000001 */
  7656. #define CAN_FA1R_FACT0                       CAN_FA1R_FACT0_Msk                /*!< Filter 0 Active */
  7657. #define CAN_FA1R_FACT1_Pos                   (1U)                              
  7658. #define CAN_FA1R_FACT1_Msk                   (0x1U << CAN_FA1R_FACT1_Pos)      /*!< 0x00000002 */
  7659. #define CAN_FA1R_FACT1                       CAN_FA1R_FACT1_Msk                /*!< Filter 1 Active */
  7660. #define CAN_FA1R_FACT2_Pos                   (2U)                              
  7661. #define CAN_FA1R_FACT2_Msk                   (0x1U << CAN_FA1R_FACT2_Pos)      /*!< 0x00000004 */
  7662. #define CAN_FA1R_FACT2                       CAN_FA1R_FACT2_Msk                /*!< Filter 2 Active */
  7663. #define CAN_FA1R_FACT3_Pos                   (3U)                              
  7664. #define CAN_FA1R_FACT3_Msk                   (0x1U << CAN_FA1R_FACT3_Pos)      /*!< 0x00000008 */
  7665. #define CAN_FA1R_FACT3                       CAN_FA1R_FACT3_Msk                /*!< Filter 3 Active */
  7666. #define CAN_FA1R_FACT4_Pos                   (4U)                              
  7667. #define CAN_FA1R_FACT4_Msk                   (0x1U << CAN_FA1R_FACT4_Pos)      /*!< 0x00000010 */
  7668. #define CAN_FA1R_FACT4                       CAN_FA1R_FACT4_Msk                /*!< Filter 4 Active */
  7669. #define CAN_FA1R_FACT5_Pos                   (5U)                              
  7670. #define CAN_FA1R_FACT5_Msk                   (0x1U << CAN_FA1R_FACT5_Pos)      /*!< 0x00000020 */
  7671. #define CAN_FA1R_FACT5                       CAN_FA1R_FACT5_Msk                /*!< Filter 5 Active */
  7672. #define CAN_FA1R_FACT6_Pos                   (6U)                              
  7673. #define CAN_FA1R_FACT6_Msk                   (0x1U << CAN_FA1R_FACT6_Pos)      /*!< 0x00000040 */
  7674. #define CAN_FA1R_FACT6                       CAN_FA1R_FACT6_Msk                /*!< Filter 6 Active */
  7675. #define CAN_FA1R_FACT7_Pos                   (7U)                              
  7676. #define CAN_FA1R_FACT7_Msk                   (0x1U << CAN_FA1R_FACT7_Pos)      /*!< 0x00000080 */
  7677. #define CAN_FA1R_FACT7                       CAN_FA1R_FACT7_Msk                /*!< Filter 7 Active */
  7678. #define CAN_FA1R_FACT8_Pos                   (8U)                              
  7679. #define CAN_FA1R_FACT8_Msk                   (0x1U << CAN_FA1R_FACT8_Pos)      /*!< 0x00000100 */
  7680. #define CAN_FA1R_FACT8                       CAN_FA1R_FACT8_Msk                /*!< Filter 8 Active */
  7681. #define CAN_FA1R_FACT9_Pos                   (9U)                              
  7682. #define CAN_FA1R_FACT9_Msk                   (0x1U << CAN_FA1R_FACT9_Pos)      /*!< 0x00000200 */
  7683. #define CAN_FA1R_FACT9                       CAN_FA1R_FACT9_Msk                /*!< Filter 9 Active */
  7684. #define CAN_FA1R_FACT10_Pos                  (10U)                            
  7685. #define CAN_FA1R_FACT10_Msk                  (0x1U << CAN_FA1R_FACT10_Pos)     /*!< 0x00000400 */
  7686. #define CAN_FA1R_FACT10                      CAN_FA1R_FACT10_Msk               /*!< Filter 10 Active */
  7687. #define CAN_FA1R_FACT11_Pos                  (11U)                            
  7688. #define CAN_FA1R_FACT11_Msk                  (0x1U << CAN_FA1R_FACT11_Pos)     /*!< 0x00000800 */
  7689. #define CAN_FA1R_FACT11                      CAN_FA1R_FACT11_Msk               /*!< Filter 11 Active */
  7690. #define CAN_FA1R_FACT12_Pos                  (12U)                            
  7691. #define CAN_FA1R_FACT12_Msk                  (0x1U << CAN_FA1R_FACT12_Pos)     /*!< 0x00001000 */
  7692. #define CAN_FA1R_FACT12                      CAN_FA1R_FACT12_Msk               /*!< Filter 12 Active */
  7693. #define CAN_FA1R_FACT13_Pos                  (13U)                            
  7694. #define CAN_FA1R_FACT13_Msk                  (0x1U << CAN_FA1R_FACT13_Pos)     /*!< 0x00002000 */
  7695. #define CAN_FA1R_FACT13                      CAN_FA1R_FACT13_Msk               /*!< Filter 13 Active */
  7696.  
  7697. /*******************  Bit definition for CAN_F0R1 register  *******************/
  7698. #define CAN_F0R1_FB0_Pos                     (0U)                              
  7699. #define CAN_F0R1_FB0_Msk                     (0x1U << CAN_F0R1_FB0_Pos)        /*!< 0x00000001 */
  7700. #define CAN_F0R1_FB0                         CAN_F0R1_FB0_Msk                  /*!< Filter bit 0 */
  7701. #define CAN_F0R1_FB1_Pos                     (1U)                              
  7702. #define CAN_F0R1_FB1_Msk                     (0x1U << CAN_F0R1_FB1_Pos)        /*!< 0x00000002 */
  7703. #define CAN_F0R1_FB1                         CAN_F0R1_FB1_Msk                  /*!< Filter bit 1 */
  7704. #define CAN_F0R1_FB2_Pos                     (2U)                              
  7705. #define CAN_F0R1_FB2_Msk                     (0x1U << CAN_F0R1_FB2_Pos)        /*!< 0x00000004 */
  7706. #define CAN_F0R1_FB2                         CAN_F0R1_FB2_Msk                  /*!< Filter bit 2 */
  7707. #define CAN_F0R1_FB3_Pos                     (3U)                              
  7708. #define CAN_F0R1_FB3_Msk                     (0x1U << CAN_F0R1_FB3_Pos)        /*!< 0x00000008 */
  7709. #define CAN_F0R1_FB3                         CAN_F0R1_FB3_Msk                  /*!< Filter bit 3 */
  7710. #define CAN_F0R1_FB4_Pos                     (4U)                              
  7711. #define CAN_F0R1_FB4_Msk                     (0x1U << CAN_F0R1_FB4_Pos)        /*!< 0x00000010 */
  7712. #define CAN_F0R1_FB4                         CAN_F0R1_FB4_Msk                  /*!< Filter bit 4 */
  7713. #define CAN_F0R1_FB5_Pos                     (5U)                              
  7714. #define CAN_F0R1_FB5_Msk                     (0x1U << CAN_F0R1_FB5_Pos)        /*!< 0x00000020 */
  7715. #define CAN_F0R1_FB5                         CAN_F0R1_FB5_Msk                  /*!< Filter bit 5 */
  7716. #define CAN_F0R1_FB6_Pos                     (6U)                              
  7717. #define CAN_F0R1_FB6_Msk                     (0x1U << CAN_F0R1_FB6_Pos)        /*!< 0x00000040 */
  7718. #define CAN_F0R1_FB6                         CAN_F0R1_FB6_Msk                  /*!< Filter bit 6 */
  7719. #define CAN_F0R1_FB7_Pos                     (7U)                              
  7720. #define CAN_F0R1_FB7_Msk                     (0x1U << CAN_F0R1_FB7_Pos)        /*!< 0x00000080 */
  7721. #define CAN_F0R1_FB7                         CAN_F0R1_FB7_Msk                  /*!< Filter bit 7 */
  7722. #define CAN_F0R1_FB8_Pos                     (8U)                              
  7723. #define CAN_F0R1_FB8_Msk                     (0x1U << CAN_F0R1_FB8_Pos)        /*!< 0x00000100 */
  7724. #define CAN_F0R1_FB8                         CAN_F0R1_FB8_Msk                  /*!< Filter bit 8 */
  7725. #define CAN_F0R1_FB9_Pos                     (9U)                              
  7726. #define CAN_F0R1_FB9_Msk                     (0x1U << CAN_F0R1_FB9_Pos)        /*!< 0x00000200 */
  7727. #define CAN_F0R1_FB9                         CAN_F0R1_FB9_Msk                  /*!< Filter bit 9 */
  7728. #define CAN_F0R1_FB10_Pos                    (10U)                            
  7729. #define CAN_F0R1_FB10_Msk                    (0x1U << CAN_F0R1_FB10_Pos)       /*!< 0x00000400 */
  7730. #define CAN_F0R1_FB10                        CAN_F0R1_FB10_Msk                 /*!< Filter bit 10 */
  7731. #define CAN_F0R1_FB11_Pos                    (11U)                            
  7732. #define CAN_F0R1_FB11_Msk                    (0x1U << CAN_F0R1_FB11_Pos)       /*!< 0x00000800 */
  7733. #define CAN_F0R1_FB11                        CAN_F0R1_FB11_Msk                 /*!< Filter bit 11 */
  7734. #define CAN_F0R1_FB12_Pos                    (12U)                            
  7735. #define CAN_F0R1_FB12_Msk                    (0x1U << CAN_F0R1_FB12_Pos)       /*!< 0x00001000 */
  7736. #define CAN_F0R1_FB12                        CAN_F0R1_FB12_Msk                 /*!< Filter bit 12 */
  7737. #define CAN_F0R1_FB13_Pos                    (13U)                            
  7738. #define CAN_F0R1_FB13_Msk                    (0x1U << CAN_F0R1_FB13_Pos)       /*!< 0x00002000 */
  7739. #define CAN_F0R1_FB13                        CAN_F0R1_FB13_Msk                 /*!< Filter bit 13 */
  7740. #define CAN_F0R1_FB14_Pos                    (14U)                            
  7741. #define CAN_F0R1_FB14_Msk                    (0x1U << CAN_F0R1_FB14_Pos)       /*!< 0x00004000 */
  7742. #define CAN_F0R1_FB14                        CAN_F0R1_FB14_Msk                 /*!< Filter bit 14 */
  7743. #define CAN_F0R1_FB15_Pos                    (15U)                            
  7744. #define CAN_F0R1_FB15_Msk                    (0x1U << CAN_F0R1_FB15_Pos)       /*!< 0x00008000 */
  7745. #define CAN_F0R1_FB15                        CAN_F0R1_FB15_Msk                 /*!< Filter bit 15 */
  7746. #define CAN_F0R1_FB16_Pos                    (16U)                            
  7747. #define CAN_F0R1_FB16_Msk                    (0x1U << CAN_F0R1_FB16_Pos)       /*!< 0x00010000 */
  7748. #define CAN_F0R1_FB16                        CAN_F0R1_FB16_Msk                 /*!< Filter bit 16 */
  7749. #define CAN_F0R1_FB17_Pos                    (17U)                            
  7750. #define CAN_F0R1_FB17_Msk                    (0x1U << CAN_F0R1_FB17_Pos)       /*!< 0x00020000 */
  7751. #define CAN_F0R1_FB17                        CAN_F0R1_FB17_Msk                 /*!< Filter bit 17 */
  7752. #define CAN_F0R1_FB18_Pos                    (18U)                            
  7753. #define CAN_F0R1_FB18_Msk                    (0x1U << CAN_F0R1_FB18_Pos)       /*!< 0x00040000 */
  7754. #define CAN_F0R1_FB18                        CAN_F0R1_FB18_Msk                 /*!< Filter bit 18 */
  7755. #define CAN_F0R1_FB19_Pos                    (19U)                            
  7756. #define CAN_F0R1_FB19_Msk                    (0x1U << CAN_F0R1_FB19_Pos)       /*!< 0x00080000 */
  7757. #define CAN_F0R1_FB19                        CAN_F0R1_FB19_Msk                 /*!< Filter bit 19 */
  7758. #define CAN_F0R1_FB20_Pos                    (20U)                            
  7759. #define CAN_F0R1_FB20_Msk                    (0x1U << CAN_F0R1_FB20_Pos)       /*!< 0x00100000 */
  7760. #define CAN_F0R1_FB20                        CAN_F0R1_FB20_Msk                 /*!< Filter bit 20 */
  7761. #define CAN_F0R1_FB21_Pos                    (21U)                            
  7762. #define CAN_F0R1_FB21_Msk                    (0x1U << CAN_F0R1_FB21_Pos)       /*!< 0x00200000 */
  7763. #define CAN_F0R1_FB21                        CAN_F0R1_FB21_Msk                 /*!< Filter bit 21 */
  7764. #define CAN_F0R1_FB22_Pos                    (22U)                            
  7765. #define CAN_F0R1_FB22_Msk                    (0x1U << CAN_F0R1_FB22_Pos)       /*!< 0x00400000 */
  7766. #define CAN_F0R1_FB22                        CAN_F0R1_FB22_Msk                 /*!< Filter bit 22 */
  7767. #define CAN_F0R1_FB23_Pos                    (23U)                            
  7768. #define CAN_F0R1_FB23_Msk                    (0x1U << CAN_F0R1_FB23_Pos)       /*!< 0x00800000 */
  7769. #define CAN_F0R1_FB23                        CAN_F0R1_FB23_Msk                 /*!< Filter bit 23 */
  7770. #define CAN_F0R1_FB24_Pos                    (24U)                            
  7771. #define CAN_F0R1_FB24_Msk                    (0x1U << CAN_F0R1_FB24_Pos)       /*!< 0x01000000 */
  7772. #define CAN_F0R1_FB24                        CAN_F0R1_FB24_Msk                 /*!< Filter bit 24 */
  7773. #define CAN_F0R1_FB25_Pos                    (25U)                            
  7774. #define CAN_F0R1_FB25_Msk                    (0x1U << CAN_F0R1_FB25_Pos)       /*!< 0x02000000 */
  7775. #define CAN_F0R1_FB25                        CAN_F0R1_FB25_Msk                 /*!< Filter bit 25 */
  7776. #define CAN_F0R1_FB26_Pos                    (26U)                            
  7777. #define CAN_F0R1_FB26_Msk                    (0x1U << CAN_F0R1_FB26_Pos)       /*!< 0x04000000 */
  7778. #define CAN_F0R1_FB26                        CAN_F0R1_FB26_Msk                 /*!< Filter bit 26 */
  7779. #define CAN_F0R1_FB27_Pos                    (27U)                            
  7780. #define CAN_F0R1_FB27_Msk                    (0x1U << CAN_F0R1_FB27_Pos)       /*!< 0x08000000 */
  7781. #define CAN_F0R1_FB27                        CAN_F0R1_FB27_Msk                 /*!< Filter bit 27 */
  7782. #define CAN_F0R1_FB28_Pos                    (28U)                            
  7783. #define CAN_F0R1_FB28_Msk                    (0x1U << CAN_F0R1_FB28_Pos)       /*!< 0x10000000 */
  7784. #define CAN_F0R1_FB28                        CAN_F0R1_FB28_Msk                 /*!< Filter bit 28 */
  7785. #define CAN_F0R1_FB29_Pos                    (29U)                            
  7786. #define CAN_F0R1_FB29_Msk                    (0x1U << CAN_F0R1_FB29_Pos)       /*!< 0x20000000 */
  7787. #define CAN_F0R1_FB29                        CAN_F0R1_FB29_Msk                 /*!< Filter bit 29 */
  7788. #define CAN_F0R1_FB30_Pos                    (30U)                            
  7789. #define CAN_F0R1_FB30_Msk                    (0x1U << CAN_F0R1_FB30_Pos)       /*!< 0x40000000 */
  7790. #define CAN_F0R1_FB30                        CAN_F0R1_FB30_Msk                 /*!< Filter bit 30 */
  7791. #define CAN_F0R1_FB31_Pos                    (31U)                            
  7792. #define CAN_F0R1_FB31_Msk                    (0x1U << CAN_F0R1_FB31_Pos)       /*!< 0x80000000 */
  7793. #define CAN_F0R1_FB31                        CAN_F0R1_FB31_Msk                 /*!< Filter bit 31 */
  7794.  
  7795. /*******************  Bit definition for CAN_F1R1 register  *******************/
  7796. #define CAN_F1R1_FB0_Pos                     (0U)                              
  7797. #define CAN_F1R1_FB0_Msk                     (0x1U << CAN_F1R1_FB0_Pos)        /*!< 0x00000001 */
  7798. #define CAN_F1R1_FB0                         CAN_F1R1_FB0_Msk                  /*!< Filter bit 0 */
  7799. #define CAN_F1R1_FB1_Pos                     (1U)                              
  7800. #define CAN_F1R1_FB1_Msk                     (0x1U << CAN_F1R1_FB1_Pos)        /*!< 0x00000002 */
  7801. #define CAN_F1R1_FB1                         CAN_F1R1_FB1_Msk                  /*!< Filter bit 1 */
  7802. #define CAN_F1R1_FB2_Pos                     (2U)                              
  7803. #define CAN_F1R1_FB2_Msk                     (0x1U << CAN_F1R1_FB2_Pos)        /*!< 0x00000004 */
  7804. #define CAN_F1R1_FB2                         CAN_F1R1_FB2_Msk                  /*!< Filter bit 2 */
  7805. #define CAN_F1R1_FB3_Pos                     (3U)                              
  7806. #define CAN_F1R1_FB3_Msk                     (0x1U << CAN_F1R1_FB3_Pos)        /*!< 0x00000008 */
  7807. #define CAN_F1R1_FB3                         CAN_F1R1_FB3_Msk                  /*!< Filter bit 3 */
  7808. #define CAN_F1R1_FB4_Pos                     (4U)                              
  7809. #define CAN_F1R1_FB4_Msk                     (0x1U << CAN_F1R1_FB4_Pos)        /*!< 0x00000010 */
  7810. #define CAN_F1R1_FB4                         CAN_F1R1_FB4_Msk                  /*!< Filter bit 4 */
  7811. #define CAN_F1R1_FB5_Pos                     (5U)                              
  7812. #define CAN_F1R1_FB5_Msk                     (0x1U << CAN_F1R1_FB5_Pos)        /*!< 0x00000020 */
  7813. #define CAN_F1R1_FB5                         CAN_F1R1_FB5_Msk                  /*!< Filter bit 5 */
  7814. #define CAN_F1R1_FB6_Pos                     (6U)                              
  7815. #define CAN_F1R1_FB6_Msk                     (0x1U << CAN_F1R1_FB6_Pos)        /*!< 0x00000040 */
  7816. #define CAN_F1R1_FB6                         CAN_F1R1_FB6_Msk                  /*!< Filter bit 6 */
  7817. #define CAN_F1R1_FB7_Pos                     (7U)                              
  7818. #define CAN_F1R1_FB7_Msk                     (0x1U << CAN_F1R1_FB7_Pos)        /*!< 0x00000080 */
  7819. #define CAN_F1R1_FB7                         CAN_F1R1_FB7_Msk                  /*!< Filter bit 7 */
  7820. #define CAN_F1R1_FB8_Pos                     (8U)                              
  7821. #define CAN_F1R1_FB8_Msk                     (0x1U << CAN_F1R1_FB8_Pos)        /*!< 0x00000100 */
  7822. #define CAN_F1R1_FB8                         CAN_F1R1_FB8_Msk                  /*!< Filter bit 8 */
  7823. #define CAN_F1R1_FB9_Pos                     (9U)                              
  7824. #define CAN_F1R1_FB9_Msk                     (0x1U << CAN_F1R1_FB9_Pos)        /*!< 0x00000200 */
  7825. #define CAN_F1R1_FB9                         CAN_F1R1_FB9_Msk                  /*!< Filter bit 9 */
  7826. #define CAN_F1R1_FB10_Pos                    (10U)                            
  7827. #define CAN_F1R1_FB10_Msk                    (0x1U << CAN_F1R1_FB10_Pos)       /*!< 0x00000400 */
  7828. #define CAN_F1R1_FB10                        CAN_F1R1_FB10_Msk                 /*!< Filter bit 10 */
  7829. #define CAN_F1R1_FB11_Pos                    (11U)                            
  7830. #define CAN_F1R1_FB11_Msk                    (0x1U << CAN_F1R1_FB11_Pos)       /*!< 0x00000800 */
  7831. #define CAN_F1R1_FB11                        CAN_F1R1_FB11_Msk                 /*!< Filter bit 11 */
  7832. #define CAN_F1R1_FB12_Pos                    (12U)                            
  7833. #define CAN_F1R1_FB12_Msk                    (0x1U << CAN_F1R1_FB12_Pos)       /*!< 0x00001000 */
  7834. #define CAN_F1R1_FB12                        CAN_F1R1_FB12_Msk                 /*!< Filter bit 12 */
  7835. #define CAN_F1R1_FB13_Pos                    (13U)                            
  7836. #define CAN_F1R1_FB13_Msk                    (0x1U << CAN_F1R1_FB13_Pos)       /*!< 0x00002000 */
  7837. #define CAN_F1R1_FB13                        CAN_F1R1_FB13_Msk                 /*!< Filter bit 13 */
  7838. #define CAN_F1R1_FB14_Pos                    (14U)                            
  7839. #define CAN_F1R1_FB14_Msk                    (0x1U << CAN_F1R1_FB14_Pos)       /*!< 0x00004000 */
  7840. #define CAN_F1R1_FB14                        CAN_F1R1_FB14_Msk                 /*!< Filter bit 14 */
  7841. #define CAN_F1R1_FB15_Pos                    (15U)                            
  7842. #define CAN_F1R1_FB15_Msk                    (0x1U << CAN_F1R1_FB15_Pos)       /*!< 0x00008000 */
  7843. #define CAN_F1R1_FB15                        CAN_F1R1_FB15_Msk                 /*!< Filter bit 15 */
  7844. #define CAN_F1R1_FB16_Pos                    (16U)                            
  7845. #define CAN_F1R1_FB16_Msk                    (0x1U << CAN_F1R1_FB16_Pos)       /*!< 0x00010000 */
  7846. #define CAN_F1R1_FB16                        CAN_F1R1_FB16_Msk                 /*!< Filter bit 16 */
  7847. #define CAN_F1R1_FB17_Pos                    (17U)                            
  7848. #define CAN_F1R1_FB17_Msk                    (0x1U << CAN_F1R1_FB17_Pos)       /*!< 0x00020000 */
  7849. #define CAN_F1R1_FB17                        CAN_F1R1_FB17_Msk                 /*!< Filter bit 17 */
  7850. #define CAN_F1R1_FB18_Pos                    (18U)                            
  7851. #define CAN_F1R1_FB18_Msk                    (0x1U << CAN_F1R1_FB18_Pos)       /*!< 0x00040000 */
  7852. #define CAN_F1R1_FB18                        CAN_F1R1_FB18_Msk                 /*!< Filter bit 18 */
  7853. #define CAN_F1R1_FB19_Pos                    (19U)                            
  7854. #define CAN_F1R1_FB19_Msk                    (0x1U << CAN_F1R1_FB19_Pos)       /*!< 0x00080000 */
  7855. #define CAN_F1R1_FB19                        CAN_F1R1_FB19_Msk                 /*!< Filter bit 19 */
  7856. #define CAN_F1R1_FB20_Pos                    (20U)                            
  7857. #define CAN_F1R1_FB20_Msk                    (0x1U << CAN_F1R1_FB20_Pos)       /*!< 0x00100000 */
  7858. #define CAN_F1R1_FB20                        CAN_F1R1_FB20_Msk                 /*!< Filter bit 20 */
  7859. #define CAN_F1R1_FB21_Pos                    (21U)                            
  7860. #define CAN_F1R1_FB21_Msk                    (0x1U << CAN_F1R1_FB21_Pos)       /*!< 0x00200000 */
  7861. #define CAN_F1R1_FB21                        CAN_F1R1_FB21_Msk                 /*!< Filter bit 21 */
  7862. #define CAN_F1R1_FB22_Pos                    (22U)                            
  7863. #define CAN_F1R1_FB22_Msk                    (0x1U << CAN_F1R1_FB22_Pos)       /*!< 0x00400000 */
  7864. #define CAN_F1R1_FB22                        CAN_F1R1_FB22_Msk                 /*!< Filter bit 22 */
  7865. #define CAN_F1R1_FB23_Pos                    (23U)                            
  7866. #define CAN_F1R1_FB23_Msk                    (0x1U << CAN_F1R1_FB23_Pos)       /*!< 0x00800000 */
  7867. #define CAN_F1R1_FB23                        CAN_F1R1_FB23_Msk                 /*!< Filter bit 23 */
  7868. #define CAN_F1R1_FB24_Pos                    (24U)                            
  7869. #define CAN_F1R1_FB24_Msk                    (0x1U << CAN_F1R1_FB24_Pos)       /*!< 0x01000000 */
  7870. #define CAN_F1R1_FB24                        CAN_F1R1_FB24_Msk                 /*!< Filter bit 24 */
  7871. #define CAN_F1R1_FB25_Pos                    (25U)                            
  7872. #define CAN_F1R1_FB25_Msk                    (0x1U << CAN_F1R1_FB25_Pos)       /*!< 0x02000000 */
  7873. #define CAN_F1R1_FB25                        CAN_F1R1_FB25_Msk                 /*!< Filter bit 25 */
  7874. #define CAN_F1R1_FB26_Pos                    (26U)                            
  7875. #define CAN_F1R1_FB26_Msk                    (0x1U << CAN_F1R1_FB26_Pos)       /*!< 0x04000000 */
  7876. #define CAN_F1R1_FB26                        CAN_F1R1_FB26_Msk                 /*!< Filter bit 26 */
  7877. #define CAN_F1R1_FB27_Pos                    (27U)                            
  7878. #define CAN_F1R1_FB27_Msk                    (0x1U << CAN_F1R1_FB27_Pos)       /*!< 0x08000000 */
  7879. #define CAN_F1R1_FB27                        CAN_F1R1_FB27_Msk                 /*!< Filter bit 27 */
  7880. #define CAN_F1R1_FB28_Pos                    (28U)                            
  7881. #define CAN_F1R1_FB28_Msk                    (0x1U << CAN_F1R1_FB28_Pos)       /*!< 0x10000000 */
  7882. #define CAN_F1R1_FB28                        CAN_F1R1_FB28_Msk                 /*!< Filter bit 28 */
  7883. #define CAN_F1R1_FB29_Pos                    (29U)                            
  7884. #define CAN_F1R1_FB29_Msk                    (0x1U << CAN_F1R1_FB29_Pos)       /*!< 0x20000000 */
  7885. #define CAN_F1R1_FB29                        CAN_F1R1_FB29_Msk                 /*!< Filter bit 29 */
  7886. #define CAN_F1R1_FB30_Pos                    (30U)                            
  7887. #define CAN_F1R1_FB30_Msk                    (0x1U << CAN_F1R1_FB30_Pos)       /*!< 0x40000000 */
  7888. #define CAN_F1R1_FB30                        CAN_F1R1_FB30_Msk                 /*!< Filter bit 30 */
  7889. #define CAN_F1R1_FB31_Pos                    (31U)                            
  7890. #define CAN_F1R1_FB31_Msk                    (0x1U << CAN_F1R1_FB31_Pos)       /*!< 0x80000000 */
  7891. #define CAN_F1R1_FB31                        CAN_F1R1_FB31_Msk                 /*!< Filter bit 31 */
  7892.  
  7893. /*******************  Bit definition for CAN_F2R1 register  *******************/
  7894. #define CAN_F2R1_FB0_Pos                     (0U)                              
  7895. #define CAN_F2R1_FB0_Msk                     (0x1U << CAN_F2R1_FB0_Pos)        /*!< 0x00000001 */
  7896. #define CAN_F2R1_FB0                         CAN_F2R1_FB0_Msk                  /*!< Filter bit 0 */
  7897. #define CAN_F2R1_FB1_Pos                     (1U)                              
  7898. #define CAN_F2R1_FB1_Msk                     (0x1U << CAN_F2R1_FB1_Pos)        /*!< 0x00000002 */
  7899. #define CAN_F2R1_FB1                         CAN_F2R1_FB1_Msk                  /*!< Filter bit 1 */
  7900. #define CAN_F2R1_FB2_Pos                     (2U)                              
  7901. #define CAN_F2R1_FB2_Msk                     (0x1U << CAN_F2R1_FB2_Pos)        /*!< 0x00000004 */
  7902. #define CAN_F2R1_FB2                         CAN_F2R1_FB2_Msk                  /*!< Filter bit 2 */
  7903. #define CAN_F2R1_FB3_Pos                     (3U)                              
  7904. #define CAN_F2R1_FB3_Msk                     (0x1U << CAN_F2R1_FB3_Pos)        /*!< 0x00000008 */
  7905. #define CAN_F2R1_FB3                         CAN_F2R1_FB3_Msk                  /*!< Filter bit 3 */
  7906. #define CAN_F2R1_FB4_Pos                     (4U)                              
  7907. #define CAN_F2R1_FB4_Msk                     (0x1U << CAN_F2R1_FB4_Pos)        /*!< 0x00000010 */
  7908. #define CAN_F2R1_FB4                         CAN_F2R1_FB4_Msk                  /*!< Filter bit 4 */
  7909. #define CAN_F2R1_FB5_Pos                     (5U)                              
  7910. #define CAN_F2R1_FB5_Msk                     (0x1U << CAN_F2R1_FB5_Pos)        /*!< 0x00000020 */
  7911. #define CAN_F2R1_FB5                         CAN_F2R1_FB5_Msk                  /*!< Filter bit 5 */
  7912. #define CAN_F2R1_FB6_Pos                     (6U)                              
  7913. #define CAN_F2R1_FB6_Msk                     (0x1U << CAN_F2R1_FB6_Pos)        /*!< 0x00000040 */
  7914. #define CAN_F2R1_FB6                         CAN_F2R1_FB6_Msk                  /*!< Filter bit 6 */
  7915. #define CAN_F2R1_FB7_Pos                     (7U)                              
  7916. #define CAN_F2R1_FB7_Msk                     (0x1U << CAN_F2R1_FB7_Pos)        /*!< 0x00000080 */
  7917. #define CAN_F2R1_FB7                         CAN_F2R1_FB7_Msk                  /*!< Filter bit 7 */
  7918. #define CAN_F2R1_FB8_Pos                     (8U)                              
  7919. #define CAN_F2R1_FB8_Msk                     (0x1U << CAN_F2R1_FB8_Pos)        /*!< 0x00000100 */
  7920. #define CAN_F2R1_FB8                         CAN_F2R1_FB8_Msk                  /*!< Filter bit 8 */
  7921. #define CAN_F2R1_FB9_Pos                     (9U)                              
  7922. #define CAN_F2R1_FB9_Msk                     (0x1U << CAN_F2R1_FB9_Pos)        /*!< 0x00000200 */
  7923. #define CAN_F2R1_FB9                         CAN_F2R1_FB9_Msk                  /*!< Filter bit 9 */
  7924. #define CAN_F2R1_FB10_Pos                    (10U)                            
  7925. #define CAN_F2R1_FB10_Msk                    (0x1U << CAN_F2R1_FB10_Pos)       /*!< 0x00000400 */
  7926. #define CAN_F2R1_FB10                        CAN_F2R1_FB10_Msk                 /*!< Filter bit 10 */
  7927. #define CAN_F2R1_FB11_Pos                    (11U)                            
  7928. #define CAN_F2R1_FB11_Msk                    (0x1U << CAN_F2R1_FB11_Pos)       /*!< 0x00000800 */
  7929. #define CAN_F2R1_FB11                        CAN_F2R1_FB11_Msk                 /*!< Filter bit 11 */
  7930. #define CAN_F2R1_FB12_Pos                    (12U)                            
  7931. #define CAN_F2R1_FB12_Msk                    (0x1U << CAN_F2R1_FB12_Pos)       /*!< 0x00001000 */
  7932. #define CAN_F2R1_FB12                        CAN_F2R1_FB12_Msk                 /*!< Filter bit 12 */
  7933. #define CAN_F2R1_FB13_Pos                    (13U)                            
  7934. #define CAN_F2R1_FB13_Msk                    (0x1U << CAN_F2R1_FB13_Pos)       /*!< 0x00002000 */
  7935. #define CAN_F2R1_FB13                        CAN_F2R1_FB13_Msk                 /*!< Filter bit 13 */
  7936. #define CAN_F2R1_FB14_Pos                    (14U)                            
  7937. #define CAN_F2R1_FB14_Msk                    (0x1U << CAN_F2R1_FB14_Pos)       /*!< 0x00004000 */
  7938. #define CAN_F2R1_FB14                        CAN_F2R1_FB14_Msk                 /*!< Filter bit 14 */
  7939. #define CAN_F2R1_FB15_Pos                    (15U)                            
  7940. #define CAN_F2R1_FB15_Msk                    (0x1U << CAN_F2R1_FB15_Pos)       /*!< 0x00008000 */
  7941. #define CAN_F2R1_FB15                        CAN_F2R1_FB15_Msk                 /*!< Filter bit 15 */
  7942. #define CAN_F2R1_FB16_Pos                    (16U)                            
  7943. #define CAN_F2R1_FB16_Msk                    (0x1U << CAN_F2R1_FB16_Pos)       /*!< 0x00010000 */
  7944. #define CAN_F2R1_FB16                        CAN_F2R1_FB16_Msk                 /*!< Filter bit 16 */
  7945. #define CAN_F2R1_FB17_Pos                    (17U)                            
  7946. #define CAN_F2R1_FB17_Msk                    (0x1U << CAN_F2R1_FB17_Pos)       /*!< 0x00020000 */
  7947. #define CAN_F2R1_FB17                        CAN_F2R1_FB17_Msk                 /*!< Filter bit 17 */
  7948. #define CAN_F2R1_FB18_Pos                    (18U)                            
  7949. #define CAN_F2R1_FB18_Msk                    (0x1U << CAN_F2R1_FB18_Pos)       /*!< 0x00040000 */
  7950. #define CAN_F2R1_FB18                        CAN_F2R1_FB18_Msk                 /*!< Filter bit 18 */
  7951. #define CAN_F2R1_FB19_Pos                    (19U)                            
  7952. #define CAN_F2R1_FB19_Msk                    (0x1U << CAN_F2R1_FB19_Pos)       /*!< 0x00080000 */
  7953. #define CAN_F2R1_FB19                        CAN_F2R1_FB19_Msk                 /*!< Filter bit 19 */
  7954. #define CAN_F2R1_FB20_Pos                    (20U)                            
  7955. #define CAN_F2R1_FB20_Msk                    (0x1U << CAN_F2R1_FB20_Pos)       /*!< 0x00100000 */
  7956. #define CAN_F2R1_FB20                        CAN_F2R1_FB20_Msk                 /*!< Filter bit 20 */
  7957. #define CAN_F2R1_FB21_Pos                    (21U)                            
  7958. #define CAN_F2R1_FB21_Msk                    (0x1U << CAN_F2R1_FB21_Pos)       /*!< 0x00200000 */
  7959. #define CAN_F2R1_FB21                        CAN_F2R1_FB21_Msk                 /*!< Filter bit 21 */
  7960. #define CAN_F2R1_FB22_Pos                    (22U)                            
  7961. #define CAN_F2R1_FB22_Msk                    (0x1U << CAN_F2R1_FB22_Pos)       /*!< 0x00400000 */
  7962. #define CAN_F2R1_FB22                        CAN_F2R1_FB22_Msk                 /*!< Filter bit 22 */
  7963. #define CAN_F2R1_FB23_Pos                    (23U)                            
  7964. #define CAN_F2R1_FB23_Msk                    (0x1U << CAN_F2R1_FB23_Pos)       /*!< 0x00800000 */
  7965. #define CAN_F2R1_FB23                        CAN_F2R1_FB23_Msk                 /*!< Filter bit 23 */
  7966. #define CAN_F2R1_FB24_Pos                    (24U)                            
  7967. #define CAN_F2R1_FB24_Msk                    (0x1U << CAN_F2R1_FB24_Pos)       /*!< 0x01000000 */
  7968. #define CAN_F2R1_FB24                        CAN_F2R1_FB24_Msk                 /*!< Filter bit 24 */
  7969. #define CAN_F2R1_FB25_Pos                    (25U)                            
  7970. #define CAN_F2R1_FB25_Msk                    (0x1U << CAN_F2R1_FB25_Pos)       /*!< 0x02000000 */
  7971. #define CAN_F2R1_FB25                        CAN_F2R1_FB25_Msk                 /*!< Filter bit 25 */
  7972. #define CAN_F2R1_FB26_Pos                    (26U)                            
  7973. #define CAN_F2R1_FB26_Msk                    (0x1U << CAN_F2R1_FB26_Pos)       /*!< 0x04000000 */
  7974. #define CAN_F2R1_FB26                        CAN_F2R1_FB26_Msk                 /*!< Filter bit 26 */
  7975. #define CAN_F2R1_FB27_Pos                    (27U)                            
  7976. #define CAN_F2R1_FB27_Msk                    (0x1U << CAN_F2R1_FB27_Pos)       /*!< 0x08000000 */
  7977. #define CAN_F2R1_FB27                        CAN_F2R1_FB27_Msk                 /*!< Filter bit 27 */
  7978. #define CAN_F2R1_FB28_Pos                    (28U)                            
  7979. #define CAN_F2R1_FB28_Msk                    (0x1U << CAN_F2R1_FB28_Pos)       /*!< 0x10000000 */
  7980. #define CAN_F2R1_FB28                        CAN_F2R1_FB28_Msk                 /*!< Filter bit 28 */
  7981. #define CAN_F2R1_FB29_Pos                    (29U)                            
  7982. #define CAN_F2R1_FB29_Msk                    (0x1U << CAN_F2R1_FB29_Pos)       /*!< 0x20000000 */
  7983. #define CAN_F2R1_FB29                        CAN_F2R1_FB29_Msk                 /*!< Filter bit 29 */
  7984. #define CAN_F2R1_FB30_Pos                    (30U)                            
  7985. #define CAN_F2R1_FB30_Msk                    (0x1U << CAN_F2R1_FB30_Pos)       /*!< 0x40000000 */
  7986. #define CAN_F2R1_FB30                        CAN_F2R1_FB30_Msk                 /*!< Filter bit 30 */
  7987. #define CAN_F2R1_FB31_Pos                    (31U)                            
  7988. #define CAN_F2R1_FB31_Msk                    (0x1U << CAN_F2R1_FB31_Pos)       /*!< 0x80000000 */
  7989. #define CAN_F2R1_FB31                        CAN_F2R1_FB31_Msk                 /*!< Filter bit 31 */
  7990.  
  7991. /*******************  Bit definition for CAN_F3R1 register  *******************/
  7992. #define CAN_F3R1_FB0_Pos                     (0U)                              
  7993. #define CAN_F3R1_FB0_Msk                     (0x1U << CAN_F3R1_FB0_Pos)        /*!< 0x00000001 */
  7994. #define CAN_F3R1_FB0                         CAN_F3R1_FB0_Msk                  /*!< Filter bit 0 */
  7995. #define CAN_F3R1_FB1_Pos                     (1U)                              
  7996. #define CAN_F3R1_FB1_Msk                     (0x1U << CAN_F3R1_FB1_Pos)        /*!< 0x00000002 */
  7997. #define CAN_F3R1_FB1                         CAN_F3R1_FB1_Msk                  /*!< Filter bit 1 */
  7998. #define CAN_F3R1_FB2_Pos                     (2U)                              
  7999. #define CAN_F3R1_FB2_Msk                     (0x1U << CAN_F3R1_FB2_Pos)        /*!< 0x00000004 */
  8000. #define CAN_F3R1_FB2                         CAN_F3R1_FB2_Msk                  /*!< Filter bit 2 */
  8001. #define CAN_F3R1_FB3_Pos                     (3U)                              
  8002. #define CAN_F3R1_FB3_Msk                     (0x1U << CAN_F3R1_FB3_Pos)        /*!< 0x00000008 */
  8003. #define CAN_F3R1_FB3                         CAN_F3R1_FB3_Msk                  /*!< Filter bit 3 */
  8004. #define CAN_F3R1_FB4_Pos                     (4U)                              
  8005. #define CAN_F3R1_FB4_Msk                     (0x1U << CAN_F3R1_FB4_Pos)        /*!< 0x00000010 */
  8006. #define CAN_F3R1_FB4                         CAN_F3R1_FB4_Msk                  /*!< Filter bit 4 */
  8007. #define CAN_F3R1_FB5_Pos                     (5U)                              
  8008. #define CAN_F3R1_FB5_Msk                     (0x1U << CAN_F3R1_FB5_Pos)        /*!< 0x00000020 */
  8009. #define CAN_F3R1_FB5                         CAN_F3R1_FB5_Msk                  /*!< Filter bit 5 */
  8010. #define CAN_F3R1_FB6_Pos                     (6U)                              
  8011. #define CAN_F3R1_FB6_Msk                     (0x1U << CAN_F3R1_FB6_Pos)        /*!< 0x00000040 */
  8012. #define CAN_F3R1_FB6                         CAN_F3R1_FB6_Msk                  /*!< Filter bit 6 */
  8013. #define CAN_F3R1_FB7_Pos                     (7U)                              
  8014. #define CAN_F3R1_FB7_Msk                     (0x1U << CAN_F3R1_FB7_Pos)        /*!< 0x00000080 */
  8015. #define CAN_F3R1_FB7                         CAN_F3R1_FB7_Msk                  /*!< Filter bit 7 */
  8016. #define CAN_F3R1_FB8_Pos                     (8U)                              
  8017. #define CAN_F3R1_FB8_Msk                     (0x1U << CAN_F3R1_FB8_Pos)        /*!< 0x00000100 */
  8018. #define CAN_F3R1_FB8                         CAN_F3R1_FB8_Msk                  /*!< Filter bit 8 */
  8019. #define CAN_F3R1_FB9_Pos                     (9U)                              
  8020. #define CAN_F3R1_FB9_Msk                     (0x1U << CAN_F3R1_FB9_Pos)        /*!< 0x00000200 */
  8021. #define CAN_F3R1_FB9                         CAN_F3R1_FB9_Msk                  /*!< Filter bit 9 */
  8022. #define CAN_F3R1_FB10_Pos                    (10U)                            
  8023. #define CAN_F3R1_FB10_Msk                    (0x1U << CAN_F3R1_FB10_Pos)       /*!< 0x00000400 */
  8024. #define CAN_F3R1_FB10                        CAN_F3R1_FB10_Msk                 /*!< Filter bit 10 */
  8025. #define CAN_F3R1_FB11_Pos                    (11U)                            
  8026. #define CAN_F3R1_FB11_Msk                    (0x1U << CAN_F3R1_FB11_Pos)       /*!< 0x00000800 */
  8027. #define CAN_F3R1_FB11                        CAN_F3R1_FB11_Msk                 /*!< Filter bit 11 */
  8028. #define CAN_F3R1_FB12_Pos                    (12U)                            
  8029. #define CAN_F3R1_FB12_Msk                    (0x1U << CAN_F3R1_FB12_Pos)       /*!< 0x00001000 */
  8030. #define CAN_F3R1_FB12                        CAN_F3R1_FB12_Msk                 /*!< Filter bit 12 */
  8031. #define CAN_F3R1_FB13_Pos                    (13U)                            
  8032. #define CAN_F3R1_FB13_Msk                    (0x1U << CAN_F3R1_FB13_Pos)       /*!< 0x00002000 */
  8033. #define CAN_F3R1_FB13                        CAN_F3R1_FB13_Msk                 /*!< Filter bit 13 */
  8034. #define CAN_F3R1_FB14_Pos                    (14U)                            
  8035. #define CAN_F3R1_FB14_Msk                    (0x1U << CAN_F3R1_FB14_Pos)       /*!< 0x00004000 */
  8036. #define CAN_F3R1_FB14                        CAN_F3R1_FB14_Msk                 /*!< Filter bit 14 */
  8037. #define CAN_F3R1_FB15_Pos                    (15U)                            
  8038. #define CAN_F3R1_FB15_Msk                    (0x1U << CAN_F3R1_FB15_Pos)       /*!< 0x00008000 */
  8039. #define CAN_F3R1_FB15                        CAN_F3R1_FB15_Msk                 /*!< Filter bit 15 */
  8040. #define CAN_F3R1_FB16_Pos                    (16U)                            
  8041. #define CAN_F3R1_FB16_Msk                    (0x1U << CAN_F3R1_FB16_Pos)       /*!< 0x00010000 */
  8042. #define CAN_F3R1_FB16                        CAN_F3R1_FB16_Msk                 /*!< Filter bit 16 */
  8043. #define CAN_F3R1_FB17_Pos                    (17U)                            
  8044. #define CAN_F3R1_FB17_Msk                    (0x1U << CAN_F3R1_FB17_Pos)       /*!< 0x00020000 */
  8045. #define CAN_F3R1_FB17                        CAN_F3R1_FB17_Msk                 /*!< Filter bit 17 */
  8046. #define CAN_F3R1_FB18_Pos                    (18U)                            
  8047. #define CAN_F3R1_FB18_Msk                    (0x1U << CAN_F3R1_FB18_Pos)       /*!< 0x00040000 */
  8048. #define CAN_F3R1_FB18                        CAN_F3R1_FB18_Msk                 /*!< Filter bit 18 */
  8049. #define CAN_F3R1_FB19_Pos                    (19U)                            
  8050. #define CAN_F3R1_FB19_Msk                    (0x1U << CAN_F3R1_FB19_Pos)       /*!< 0x00080000 */
  8051. #define CAN_F3R1_FB19                        CAN_F3R1_FB19_Msk                 /*!< Filter bit 19 */
  8052. #define CAN_F3R1_FB20_Pos                    (20U)                            
  8053. #define CAN_F3R1_FB20_Msk                    (0x1U << CAN_F3R1_FB20_Pos)       /*!< 0x00100000 */
  8054. #define CAN_F3R1_FB20                        CAN_F3R1_FB20_Msk                 /*!< Filter bit 20 */
  8055. #define CAN_F3R1_FB21_Pos                    (21U)                            
  8056. #define CAN_F3R1_FB21_Msk                    (0x1U << CAN_F3R1_FB21_Pos)       /*!< 0x00200000 */
  8057. #define CAN_F3R1_FB21                        CAN_F3R1_FB21_Msk                 /*!< Filter bit 21 */
  8058. #define CAN_F3R1_FB22_Pos                    (22U)                            
  8059. #define CAN_F3R1_FB22_Msk                    (0x1U << CAN_F3R1_FB22_Pos)       /*!< 0x00400000 */
  8060. #define CAN_F3R1_FB22                        CAN_F3R1_FB22_Msk                 /*!< Filter bit 22 */
  8061. #define CAN_F3R1_FB23_Pos                    (23U)                            
  8062. #define CAN_F3R1_FB23_Msk                    (0x1U << CAN_F3R1_FB23_Pos)       /*!< 0x00800000 */
  8063. #define CAN_F3R1_FB23                        CAN_F3R1_FB23_Msk                 /*!< Filter bit 23 */
  8064. #define CAN_F3R1_FB24_Pos                    (24U)                            
  8065. #define CAN_F3R1_FB24_Msk                    (0x1U << CAN_F3R1_FB24_Pos)       /*!< 0x01000000 */
  8066. #define CAN_F3R1_FB24                        CAN_F3R1_FB24_Msk                 /*!< Filter bit 24 */
  8067. #define CAN_F3R1_FB25_Pos                    (25U)                            
  8068. #define CAN_F3R1_FB25_Msk                    (0x1U << CAN_F3R1_FB25_Pos)       /*!< 0x02000000 */
  8069. #define CAN_F3R1_FB25                        CAN_F3R1_FB25_Msk                 /*!< Filter bit 25 */
  8070. #define CAN_F3R1_FB26_Pos                    (26U)                            
  8071. #define CAN_F3R1_FB26_Msk                    (0x1U << CAN_F3R1_FB26_Pos)       /*!< 0x04000000 */
  8072. #define CAN_F3R1_FB26                        CAN_F3R1_FB26_Msk                 /*!< Filter bit 26 */
  8073. #define CAN_F3R1_FB27_Pos                    (27U)                            
  8074. #define CAN_F3R1_FB27_Msk                    (0x1U << CAN_F3R1_FB27_Pos)       /*!< 0x08000000 */
  8075. #define CAN_F3R1_FB27                        CAN_F3R1_FB27_Msk                 /*!< Filter bit 27 */
  8076. #define CAN_F3R1_FB28_Pos                    (28U)                            
  8077. #define CAN_F3R1_FB28_Msk                    (0x1U << CAN_F3R1_FB28_Pos)       /*!< 0x10000000 */
  8078. #define CAN_F3R1_FB28                        CAN_F3R1_FB28_Msk                 /*!< Filter bit 28 */
  8079. #define CAN_F3R1_FB29_Pos                    (29U)                            
  8080. #define CAN_F3R1_FB29_Msk                    (0x1U << CAN_F3R1_FB29_Pos)       /*!< 0x20000000 */
  8081. #define CAN_F3R1_FB29                        CAN_F3R1_FB29_Msk                 /*!< Filter bit 29 */
  8082. #define CAN_F3R1_FB30_Pos                    (30U)                            
  8083. #define CAN_F3R1_FB30_Msk                    (0x1U << CAN_F3R1_FB30_Pos)       /*!< 0x40000000 */
  8084. #define CAN_F3R1_FB30                        CAN_F3R1_FB30_Msk                 /*!< Filter bit 30 */
  8085. #define CAN_F3R1_FB31_Pos                    (31U)                            
  8086. #define CAN_F3R1_FB31_Msk                    (0x1U << CAN_F3R1_FB31_Pos)       /*!< 0x80000000 */
  8087. #define CAN_F3R1_FB31                        CAN_F3R1_FB31_Msk                 /*!< Filter bit 31 */
  8088.  
  8089. /*******************  Bit definition for CAN_F4R1 register  *******************/
  8090. #define CAN_F4R1_FB0_Pos                     (0U)                              
  8091. #define CAN_F4R1_FB0_Msk                     (0x1U << CAN_F4R1_FB0_Pos)        /*!< 0x00000001 */
  8092. #define CAN_F4R1_FB0                         CAN_F4R1_FB0_Msk                  /*!< Filter bit 0 */
  8093. #define CAN_F4R1_FB1_Pos                     (1U)                              
  8094. #define CAN_F4R1_FB1_Msk                     (0x1U << CAN_F4R1_FB1_Pos)        /*!< 0x00000002 */
  8095. #define CAN_F4R1_FB1                         CAN_F4R1_FB1_Msk                  /*!< Filter bit 1 */
  8096. #define CAN_F4R1_FB2_Pos                     (2U)                              
  8097. #define CAN_F4R1_FB2_Msk                     (0x1U << CAN_F4R1_FB2_Pos)        /*!< 0x00000004 */
  8098. #define CAN_F4R1_FB2                         CAN_F4R1_FB2_Msk                  /*!< Filter bit 2 */
  8099. #define CAN_F4R1_FB3_Pos                     (3U)                              
  8100. #define CAN_F4R1_FB3_Msk                     (0x1U << CAN_F4R1_FB3_Pos)        /*!< 0x00000008 */
  8101. #define CAN_F4R1_FB3                         CAN_F4R1_FB3_Msk                  /*!< Filter bit 3 */
  8102. #define CAN_F4R1_FB4_Pos                     (4U)                              
  8103. #define CAN_F4R1_FB4_Msk                     (0x1U << CAN_F4R1_FB4_Pos)        /*!< 0x00000010 */
  8104. #define CAN_F4R1_FB4                         CAN_F4R1_FB4_Msk                  /*!< Filter bit 4 */
  8105. #define CAN_F4R1_FB5_Pos                     (5U)                              
  8106. #define CAN_F4R1_FB5_Msk                     (0x1U << CAN_F4R1_FB5_Pos)        /*!< 0x00000020 */
  8107. #define CAN_F4R1_FB5                         CAN_F4R1_FB5_Msk                  /*!< Filter bit 5 */
  8108. #define CAN_F4R1_FB6_Pos                     (6U)                              
  8109. #define CAN_F4R1_FB6_Msk                     (0x1U << CAN_F4R1_FB6_Pos)        /*!< 0x00000040 */
  8110. #define CAN_F4R1_FB6                         CAN_F4R1_FB6_Msk                  /*!< Filter bit 6 */
  8111. #define CAN_F4R1_FB7_Pos                     (7U)                              
  8112. #define CAN_F4R1_FB7_Msk                     (0x1U << CAN_F4R1_FB7_Pos)        /*!< 0x00000080 */
  8113. #define CAN_F4R1_FB7                         CAN_F4R1_FB7_Msk                  /*!< Filter bit 7 */
  8114. #define CAN_F4R1_FB8_Pos                     (8U)                              
  8115. #define CAN_F4R1_FB8_Msk                     (0x1U << CAN_F4R1_FB8_Pos)        /*!< 0x00000100 */
  8116. #define CAN_F4R1_FB8                         CAN_F4R1_FB8_Msk                  /*!< Filter bit 8 */
  8117. #define CAN_F4R1_FB9_Pos                     (9U)                              
  8118. #define CAN_F4R1_FB9_Msk                     (0x1U << CAN_F4R1_FB9_Pos)        /*!< 0x00000200 */
  8119. #define CAN_F4R1_FB9                         CAN_F4R1_FB9_Msk                  /*!< Filter bit 9 */
  8120. #define CAN_F4R1_FB10_Pos                    (10U)                            
  8121. #define CAN_F4R1_FB10_Msk                    (0x1U << CAN_F4R1_FB10_Pos)       /*!< 0x00000400 */
  8122. #define CAN_F4R1_FB10                        CAN_F4R1_FB10_Msk                 /*!< Filter bit 10 */
  8123. #define CAN_F4R1_FB11_Pos                    (11U)                            
  8124. #define CAN_F4R1_FB11_Msk                    (0x1U << CAN_F4R1_FB11_Pos)       /*!< 0x00000800 */
  8125. #define CAN_F4R1_FB11                        CAN_F4R1_FB11_Msk                 /*!< Filter bit 11 */
  8126. #define CAN_F4R1_FB12_Pos                    (12U)                            
  8127. #define CAN_F4R1_FB12_Msk                    (0x1U << CAN_F4R1_FB12_Pos)       /*!< 0x00001000 */
  8128. #define CAN_F4R1_FB12                        CAN_F4R1_FB12_Msk                 /*!< Filter bit 12 */
  8129. #define CAN_F4R1_FB13_Pos                    (13U)                            
  8130. #define CAN_F4R1_FB13_Msk                    (0x1U << CAN_F4R1_FB13_Pos)       /*!< 0x00002000 */
  8131. #define CAN_F4R1_FB13                        CAN_F4R1_FB13_Msk                 /*!< Filter bit 13 */
  8132. #define CAN_F4R1_FB14_Pos                    (14U)                            
  8133. #define CAN_F4R1_FB14_Msk                    (0x1U << CAN_F4R1_FB14_Pos)       /*!< 0x00004000 */
  8134. #define CAN_F4R1_FB14                        CAN_F4R1_FB14_Msk                 /*!< Filter bit 14 */
  8135. #define CAN_F4R1_FB15_Pos                    (15U)                            
  8136. #define CAN_F4R1_FB15_Msk                    (0x1U << CAN_F4R1_FB15_Pos)       /*!< 0x00008000 */
  8137. #define CAN_F4R1_FB15                        CAN_F4R1_FB15_Msk                 /*!< Filter bit 15 */
  8138. #define CAN_F4R1_FB16_Pos                    (16U)                            
  8139. #define CAN_F4R1_FB16_Msk                    (0x1U << CAN_F4R1_FB16_Pos)       /*!< 0x00010000 */
  8140. #define CAN_F4R1_FB16                        CAN_F4R1_FB16_Msk                 /*!< Filter bit 16 */
  8141. #define CAN_F4R1_FB17_Pos                    (17U)                            
  8142. #define CAN_F4R1_FB17_Msk                    (0x1U << CAN_F4R1_FB17_Pos)       /*!< 0x00020000 */
  8143. #define CAN_F4R1_FB17                        CAN_F4R1_FB17_Msk                 /*!< Filter bit 17 */
  8144. #define CAN_F4R1_FB18_Pos                    (18U)                            
  8145. #define CAN_F4R1_FB18_Msk                    (0x1U << CAN_F4R1_FB18_Pos)       /*!< 0x00040000 */
  8146. #define CAN_F4R1_FB18                        CAN_F4R1_FB18_Msk                 /*!< Filter bit 18 */
  8147. #define CAN_F4R1_FB19_Pos                    (19U)                            
  8148. #define CAN_F4R1_FB19_Msk                    (0x1U << CAN_F4R1_FB19_Pos)       /*!< 0x00080000 */
  8149. #define CAN_F4R1_FB19                        CAN_F4R1_FB19_Msk                 /*!< Filter bit 19 */
  8150. #define CAN_F4R1_FB20_Pos                    (20U)                            
  8151. #define CAN_F4R1_FB20_Msk                    (0x1U << CAN_F4R1_FB20_Pos)       /*!< 0x00100000 */
  8152. #define CAN_F4R1_FB20                        CAN_F4R1_FB20_Msk                 /*!< Filter bit 20 */
  8153. #define CAN_F4R1_FB21_Pos                    (21U)                            
  8154. #define CAN_F4R1_FB21_Msk                    (0x1U << CAN_F4R1_FB21_Pos)       /*!< 0x00200000 */
  8155. #define CAN_F4R1_FB21                        CAN_F4R1_FB21_Msk                 /*!< Filter bit 21 */
  8156. #define CAN_F4R1_FB22_Pos                    (22U)                            
  8157. #define CAN_F4R1_FB22_Msk                    (0x1U << CAN_F4R1_FB22_Pos)       /*!< 0x00400000 */
  8158. #define CAN_F4R1_FB22                        CAN_F4R1_FB22_Msk                 /*!< Filter bit 22 */
  8159. #define CAN_F4R1_FB23_Pos                    (23U)                            
  8160. #define CAN_F4R1_FB23_Msk                    (0x1U << CAN_F4R1_FB23_Pos)       /*!< 0x00800000 */
  8161. #define CAN_F4R1_FB23                        CAN_F4R1_FB23_Msk                 /*!< Filter bit 23 */
  8162. #define CAN_F4R1_FB24_Pos                    (24U)                            
  8163. #define CAN_F4R1_FB24_Msk                    (0x1U << CAN_F4R1_FB24_Pos)       /*!< 0x01000000 */
  8164. #define CAN_F4R1_FB24                        CAN_F4R1_FB24_Msk                 /*!< Filter bit 24 */
  8165. #define CAN_F4R1_FB25_Pos                    (25U)                            
  8166. #define CAN_F4R1_FB25_Msk                    (0x1U << CAN_F4R1_FB25_Pos)       /*!< 0x02000000 */
  8167. #define CAN_F4R1_FB25                        CAN_F4R1_FB25_Msk                 /*!< Filter bit 25 */
  8168. #define CAN_F4R1_FB26_Pos                    (26U)                            
  8169. #define CAN_F4R1_FB26_Msk                    (0x1U << CAN_F4R1_FB26_Pos)       /*!< 0x04000000 */
  8170. #define CAN_F4R1_FB26                        CAN_F4R1_FB26_Msk                 /*!< Filter bit 26 */
  8171. #define CAN_F4R1_FB27_Pos                    (27U)                            
  8172. #define CAN_F4R1_FB27_Msk                    (0x1U << CAN_F4R1_FB27_Pos)       /*!< 0x08000000 */
  8173. #define CAN_F4R1_FB27                        CAN_F4R1_FB27_Msk                 /*!< Filter bit 27 */
  8174. #define CAN_F4R1_FB28_Pos                    (28U)                            
  8175. #define CAN_F4R1_FB28_Msk                    (0x1U << CAN_F4R1_FB28_Pos)       /*!< 0x10000000 */
  8176. #define CAN_F4R1_FB28                        CAN_F4R1_FB28_Msk                 /*!< Filter bit 28 */
  8177. #define CAN_F4R1_FB29_Pos                    (29U)                            
  8178. #define CAN_F4R1_FB29_Msk                    (0x1U << CAN_F4R1_FB29_Pos)       /*!< 0x20000000 */
  8179. #define CAN_F4R1_FB29                        CAN_F4R1_FB29_Msk                 /*!< Filter bit 29 */
  8180. #define CAN_F4R1_FB30_Pos                    (30U)                            
  8181. #define CAN_F4R1_FB30_Msk                    (0x1U << CAN_F4R1_FB30_Pos)       /*!< 0x40000000 */
  8182. #define CAN_F4R1_FB30                        CAN_F4R1_FB30_Msk                 /*!< Filter bit 30 */
  8183. #define CAN_F4R1_FB31_Pos                    (31U)                            
  8184. #define CAN_F4R1_FB31_Msk                    (0x1U << CAN_F4R1_FB31_Pos)       /*!< 0x80000000 */
  8185. #define CAN_F4R1_FB31                        CAN_F4R1_FB31_Msk                 /*!< Filter bit 31 */
  8186.  
  8187. /*******************  Bit definition for CAN_F5R1 register  *******************/
  8188. #define CAN_F5R1_FB0_Pos                     (0U)                              
  8189. #define CAN_F5R1_FB0_Msk                     (0x1U << CAN_F5R1_FB0_Pos)        /*!< 0x00000001 */
  8190. #define CAN_F5R1_FB0                         CAN_F5R1_FB0_Msk                  /*!< Filter bit 0 */
  8191. #define CAN_F5R1_FB1_Pos                     (1U)                              
  8192. #define CAN_F5R1_FB1_Msk                     (0x1U << CAN_F5R1_FB1_Pos)        /*!< 0x00000002 */
  8193. #define CAN_F5R1_FB1                         CAN_F5R1_FB1_Msk                  /*!< Filter bit 1 */
  8194. #define CAN_F5R1_FB2_Pos                     (2U)                              
  8195. #define CAN_F5R1_FB2_Msk                     (0x1U << CAN_F5R1_FB2_Pos)        /*!< 0x00000004 */
  8196. #define CAN_F5R1_FB2                         CAN_F5R1_FB2_Msk                  /*!< Filter bit 2 */
  8197. #define CAN_F5R1_FB3_Pos                     (3U)                              
  8198. #define CAN_F5R1_FB3_Msk                     (0x1U << CAN_F5R1_FB3_Pos)        /*!< 0x00000008 */
  8199. #define CAN_F5R1_FB3                         CAN_F5R1_FB3_Msk                  /*!< Filter bit 3 */
  8200. #define CAN_F5R1_FB4_Pos                     (4U)                              
  8201. #define CAN_F5R1_FB4_Msk                     (0x1U << CAN_F5R1_FB4_Pos)        /*!< 0x00000010 */
  8202. #define CAN_F5R1_FB4                         CAN_F5R1_FB4_Msk                  /*!< Filter bit 4 */
  8203. #define CAN_F5R1_FB5_Pos                     (5U)                              
  8204. #define CAN_F5R1_FB5_Msk                     (0x1U << CAN_F5R1_FB5_Pos)        /*!< 0x00000020 */
  8205. #define CAN_F5R1_FB5                         CAN_F5R1_FB5_Msk                  /*!< Filter bit 5 */
  8206. #define CAN_F5R1_FB6_Pos                     (6U)                              
  8207. #define CAN_F5R1_FB6_Msk                     (0x1U << CAN_F5R1_FB6_Pos)        /*!< 0x00000040 */
  8208. #define CAN_F5R1_FB6                         CAN_F5R1_FB6_Msk                  /*!< Filter bit 6 */
  8209. #define CAN_F5R1_FB7_Pos                     (7U)                              
  8210. #define CAN_F5R1_FB7_Msk                     (0x1U << CAN_F5R1_FB7_Pos)        /*!< 0x00000080 */
  8211. #define CAN_F5R1_FB7                         CAN_F5R1_FB7_Msk                  /*!< Filter bit 7 */
  8212. #define CAN_F5R1_FB8_Pos                     (8U)                              
  8213. #define CAN_F5R1_FB8_Msk                     (0x1U << CAN_F5R1_FB8_Pos)        /*!< 0x00000100 */
  8214. #define CAN_F5R1_FB8                         CAN_F5R1_FB8_Msk                  /*!< Filter bit 8 */
  8215. #define CAN_F5R1_FB9_Pos                     (9U)                              
  8216. #define CAN_F5R1_FB9_Msk                     (0x1U << CAN_F5R1_FB9_Pos)        /*!< 0x00000200 */
  8217. #define CAN_F5R1_FB9                         CAN_F5R1_FB9_Msk                  /*!< Filter bit 9 */
  8218. #define CAN_F5R1_FB10_Pos                    (10U)                            
  8219. #define CAN_F5R1_FB10_Msk                    (0x1U << CAN_F5R1_FB10_Pos)       /*!< 0x00000400 */
  8220. #define CAN_F5R1_FB10                        CAN_F5R1_FB10_Msk                 /*!< Filter bit 10 */
  8221. #define CAN_F5R1_FB11_Pos                    (11U)                            
  8222. #define CAN_F5R1_FB11_Msk                    (0x1U << CAN_F5R1_FB11_Pos)       /*!< 0x00000800 */
  8223. #define CAN_F5R1_FB11                        CAN_F5R1_FB11_Msk                 /*!< Filter bit 11 */
  8224. #define CAN_F5R1_FB12_Pos                    (12U)                            
  8225. #define CAN_F5R1_FB12_Msk                    (0x1U << CAN_F5R1_FB12_Pos)       /*!< 0x00001000 */
  8226. #define CAN_F5R1_FB12                        CAN_F5R1_FB12_Msk                 /*!< Filter bit 12 */
  8227. #define CAN_F5R1_FB13_Pos                    (13U)                            
  8228. #define CAN_F5R1_FB13_Msk                    (0x1U << CAN_F5R1_FB13_Pos)       /*!< 0x00002000 */
  8229. #define CAN_F5R1_FB13                        CAN_F5R1_FB13_Msk                 /*!< Filter bit 13 */
  8230. #define CAN_F5R1_FB14_Pos                    (14U)                            
  8231. #define CAN_F5R1_FB14_Msk                    (0x1U << CAN_F5R1_FB14_Pos)       /*!< 0x00004000 */
  8232. #define CAN_F5R1_FB14                        CAN_F5R1_FB14_Msk                 /*!< Filter bit 14 */
  8233. #define CAN_F5R1_FB15_Pos                    (15U)                            
  8234. #define CAN_F5R1_FB15_Msk                    (0x1U << CAN_F5R1_FB15_Pos)       /*!< 0x00008000 */
  8235. #define CAN_F5R1_FB15                        CAN_F5R1_FB15_Msk                 /*!< Filter bit 15 */
  8236. #define CAN_F5R1_FB16_Pos                    (16U)                            
  8237. #define CAN_F5R1_FB16_Msk                    (0x1U << CAN_F5R1_FB16_Pos)       /*!< 0x00010000 */
  8238. #define CAN_F5R1_FB16                        CAN_F5R1_FB16_Msk                 /*!< Filter bit 16 */
  8239. #define CAN_F5R1_FB17_Pos                    (17U)                            
  8240. #define CAN_F5R1_FB17_Msk                    (0x1U << CAN_F5R1_FB17_Pos)       /*!< 0x00020000 */
  8241. #define CAN_F5R1_FB17                        CAN_F5R1_FB17_Msk                 /*!< Filter bit 17 */
  8242. #define CAN_F5R1_FB18_Pos                    (18U)                            
  8243. #define CAN_F5R1_FB18_Msk                    (0x1U << CAN_F5R1_FB18_Pos)       /*!< 0x00040000 */
  8244. #define CAN_F5R1_FB18                        CAN_F5R1_FB18_Msk                 /*!< Filter bit 18 */
  8245. #define CAN_F5R1_FB19_Pos                    (19U)                            
  8246. #define CAN_F5R1_FB19_Msk                    (0x1U << CAN_F5R1_FB19_Pos)       /*!< 0x00080000 */
  8247. #define CAN_F5R1_FB19                        CAN_F5R1_FB19_Msk                 /*!< Filter bit 19 */
  8248. #define CAN_F5R1_FB20_Pos                    (20U)                            
  8249. #define CAN_F5R1_FB20_Msk                    (0x1U << CAN_F5R1_FB20_Pos)       /*!< 0x00100000 */
  8250. #define CAN_F5R1_FB20                        CAN_F5R1_FB20_Msk                 /*!< Filter bit 20 */
  8251. #define CAN_F5R1_FB21_Pos                    (21U)                            
  8252. #define CAN_F5R1_FB21_Msk                    (0x1U << CAN_F5R1_FB21_Pos)       /*!< 0x00200000 */
  8253. #define CAN_F5R1_FB21                        CAN_F5R1_FB21_Msk                 /*!< Filter bit 21 */
  8254. #define CAN_F5R1_FB22_Pos                    (22U)                            
  8255. #define CAN_F5R1_FB22_Msk                    (0x1U << CAN_F5R1_FB22_Pos)       /*!< 0x00400000 */
  8256. #define CAN_F5R1_FB22                        CAN_F5R1_FB22_Msk                 /*!< Filter bit 22 */
  8257. #define CAN_F5R1_FB23_Pos                    (23U)                            
  8258. #define CAN_F5R1_FB23_Msk                    (0x1U << CAN_F5R1_FB23_Pos)       /*!< 0x00800000 */
  8259. #define CAN_F5R1_FB23                        CAN_F5R1_FB23_Msk                 /*!< Filter bit 23 */
  8260. #define CAN_F5R1_FB24_Pos                    (24U)                            
  8261. #define CAN_F5R1_FB24_Msk                    (0x1U << CAN_F5R1_FB24_Pos)       /*!< 0x01000000 */
  8262. #define CAN_F5R1_FB24                        CAN_F5R1_FB24_Msk                 /*!< Filter bit 24 */
  8263. #define CAN_F5R1_FB25_Pos                    (25U)                            
  8264. #define CAN_F5R1_FB25_Msk                    (0x1U << CAN_F5R1_FB25_Pos)       /*!< 0x02000000 */
  8265. #define CAN_F5R1_FB25                        CAN_F5R1_FB25_Msk                 /*!< Filter bit 25 */
  8266. #define CAN_F5R1_FB26_Pos                    (26U)                            
  8267. #define CAN_F5R1_FB26_Msk                    (0x1U << CAN_F5R1_FB26_Pos)       /*!< 0x04000000 */
  8268. #define CAN_F5R1_FB26                        CAN_F5R1_FB26_Msk                 /*!< Filter bit 26 */
  8269. #define CAN_F5R1_FB27_Pos                    (27U)                            
  8270. #define CAN_F5R1_FB27_Msk                    (0x1U << CAN_F5R1_FB27_Pos)       /*!< 0x08000000 */
  8271. #define CAN_F5R1_FB27                        CAN_F5R1_FB27_Msk                 /*!< Filter bit 27 */
  8272. #define CAN_F5R1_FB28_Pos                    (28U)                            
  8273. #define CAN_F5R1_FB28_Msk                    (0x1U << CAN_F5R1_FB28_Pos)       /*!< 0x10000000 */
  8274. #define CAN_F5R1_FB28                        CAN_F5R1_FB28_Msk                 /*!< Filter bit 28 */
  8275. #define CAN_F5R1_FB29_Pos                    (29U)                            
  8276. #define CAN_F5R1_FB29_Msk                    (0x1U << CAN_F5R1_FB29_Pos)       /*!< 0x20000000 */
  8277. #define CAN_F5R1_FB29                        CAN_F5R1_FB29_Msk                 /*!< Filter bit 29 */
  8278. #define CAN_F5R1_FB30_Pos                    (30U)                            
  8279. #define CAN_F5R1_FB30_Msk                    (0x1U << CAN_F5R1_FB30_Pos)       /*!< 0x40000000 */
  8280. #define CAN_F5R1_FB30                        CAN_F5R1_FB30_Msk                 /*!< Filter bit 30 */
  8281. #define CAN_F5R1_FB31_Pos                    (31U)                            
  8282. #define CAN_F5R1_FB31_Msk                    (0x1U << CAN_F5R1_FB31_Pos)       /*!< 0x80000000 */
  8283. #define CAN_F5R1_FB31                        CAN_F5R1_FB31_Msk                 /*!< Filter bit 31 */
  8284.  
  8285. /*******************  Bit definition for CAN_F6R1 register  *******************/
  8286. #define CAN_F6R1_FB0_Pos                     (0U)                              
  8287. #define CAN_F6R1_FB0_Msk                     (0x1U << CAN_F6R1_FB0_Pos)        /*!< 0x00000001 */
  8288. #define CAN_F6R1_FB0                         CAN_F6R1_FB0_Msk                  /*!< Filter bit 0 */
  8289. #define CAN_F6R1_FB1_Pos                     (1U)                              
  8290. #define CAN_F6R1_FB1_Msk                     (0x1U << CAN_F6R1_FB1_Pos)        /*!< 0x00000002 */
  8291. #define CAN_F6R1_FB1                         CAN_F6R1_FB1_Msk                  /*!< Filter bit 1 */
  8292. #define CAN_F6R1_FB2_Pos                     (2U)                              
  8293. #define CAN_F6R1_FB2_Msk                     (0x1U << CAN_F6R1_FB2_Pos)        /*!< 0x00000004 */
  8294. #define CAN_F6R1_FB2                         CAN_F6R1_FB2_Msk                  /*!< Filter bit 2 */
  8295. #define CAN_F6R1_FB3_Pos                     (3U)                              
  8296. #define CAN_F6R1_FB3_Msk                     (0x1U << CAN_F6R1_FB3_Pos)        /*!< 0x00000008 */
  8297. #define CAN_F6R1_FB3                         CAN_F6R1_FB3_Msk                  /*!< Filter bit 3 */
  8298. #define CAN_F6R1_FB4_Pos                     (4U)                              
  8299. #define CAN_F6R1_FB4_Msk                     (0x1U << CAN_F6R1_FB4_Pos)        /*!< 0x00000010 */
  8300. #define CAN_F6R1_FB4                         CAN_F6R1_FB4_Msk                  /*!< Filter bit 4 */
  8301. #define CAN_F6R1_FB5_Pos                     (5U)                              
  8302. #define CAN_F6R1_FB5_Msk                     (0x1U << CAN_F6R1_FB5_Pos)        /*!< 0x00000020 */
  8303. #define CAN_F6R1_FB5                         CAN_F6R1_FB5_Msk                  /*!< Filter bit 5 */
  8304. #define CAN_F6R1_FB6_Pos                     (6U)                              
  8305. #define CAN_F6R1_FB6_Msk                     (0x1U << CAN_F6R1_FB6_Pos)        /*!< 0x00000040 */
  8306. #define CAN_F6R1_FB6                         CAN_F6R1_FB6_Msk                  /*!< Filter bit 6 */
  8307. #define CAN_F6R1_FB7_Pos                     (7U)                              
  8308. #define CAN_F6R1_FB7_Msk                     (0x1U << CAN_F6R1_FB7_Pos)        /*!< 0x00000080 */
  8309. #define CAN_F6R1_FB7                         CAN_F6R1_FB7_Msk                  /*!< Filter bit 7 */
  8310. #define CAN_F6R1_FB8_Pos                     (8U)                              
  8311. #define CAN_F6R1_FB8_Msk                     (0x1U << CAN_F6R1_FB8_Pos)        /*!< 0x00000100 */
  8312. #define CAN_F6R1_FB8                         CAN_F6R1_FB8_Msk                  /*!< Filter bit 8 */
  8313. #define CAN_F6R1_FB9_Pos                     (9U)                              
  8314. #define CAN_F6R1_FB9_Msk                     (0x1U << CAN_F6R1_FB9_Pos)        /*!< 0x00000200 */
  8315. #define CAN_F6R1_FB9                         CAN_F6R1_FB9_Msk                  /*!< Filter bit 9 */
  8316. #define CAN_F6R1_FB10_Pos                    (10U)                            
  8317. #define CAN_F6R1_FB10_Msk                    (0x1U << CAN_F6R1_FB10_Pos)       /*!< 0x00000400 */
  8318. #define CAN_F6R1_FB10                        CAN_F6R1_FB10_Msk                 /*!< Filter bit 10 */
  8319. #define CAN_F6R1_FB11_Pos                    (11U)                            
  8320. #define CAN_F6R1_FB11_Msk                    (0x1U << CAN_F6R1_FB11_Pos)       /*!< 0x00000800 */
  8321. #define CAN_F6R1_FB11                        CAN_F6R1_FB11_Msk                 /*!< Filter bit 11 */
  8322. #define CAN_F6R1_FB12_Pos                    (12U)                            
  8323. #define CAN_F6R1_FB12_Msk                    (0x1U << CAN_F6R1_FB12_Pos)       /*!< 0x00001000 */
  8324. #define CAN_F6R1_FB12                        CAN_F6R1_FB12_Msk                 /*!< Filter bit 12 */
  8325. #define CAN_F6R1_FB13_Pos                    (13U)                            
  8326. #define CAN_F6R1_FB13_Msk                    (0x1U << CAN_F6R1_FB13_Pos)       /*!< 0x00002000 */
  8327. #define CAN_F6R1_FB13                        CAN_F6R1_FB13_Msk                 /*!< Filter bit 13 */
  8328. #define CAN_F6R1_FB14_Pos                    (14U)                            
  8329. #define CAN_F6R1_FB14_Msk                    (0x1U << CAN_F6R1_FB14_Pos)       /*!< 0x00004000 */
  8330. #define CAN_F6R1_FB14                        CAN_F6R1_FB14_Msk                 /*!< Filter bit 14 */
  8331. #define CAN_F6R1_FB15_Pos                    (15U)                            
  8332. #define CAN_F6R1_FB15_Msk                    (0x1U << CAN_F6R1_FB15_Pos)       /*!< 0x00008000 */
  8333. #define CAN_F6R1_FB15                        CAN_F6R1_FB15_Msk                 /*!< Filter bit 15 */
  8334. #define CAN_F6R1_FB16_Pos                    (16U)                            
  8335. #define CAN_F6R1_FB16_Msk                    (0x1U << CAN_F6R1_FB16_Pos)       /*!< 0x00010000 */
  8336. #define CAN_F6R1_FB16                        CAN_F6R1_FB16_Msk                 /*!< Filter bit 16 */
  8337. #define CAN_F6R1_FB17_Pos                    (17U)                            
  8338. #define CAN_F6R1_FB17_Msk                    (0x1U << CAN_F6R1_FB17_Pos)       /*!< 0x00020000 */
  8339. #define CAN_F6R1_FB17                        CAN_F6R1_FB17_Msk                 /*!< Filter bit 17 */
  8340. #define CAN_F6R1_FB18_Pos                    (18U)                            
  8341. #define CAN_F6R1_FB18_Msk                    (0x1U << CAN_F6R1_FB18_Pos)       /*!< 0x00040000 */
  8342. #define CAN_F6R1_FB18                        CAN_F6R1_FB18_Msk                 /*!< Filter bit 18 */
  8343. #define CAN_F6R1_FB19_Pos                    (19U)                            
  8344. #define CAN_F6R1_FB19_Msk                    (0x1U << CAN_F6R1_FB19_Pos)       /*!< 0x00080000 */
  8345. #define CAN_F6R1_FB19                        CAN_F6R1_FB19_Msk                 /*!< Filter bit 19 */
  8346. #define CAN_F6R1_FB20_Pos                    (20U)                            
  8347. #define CAN_F6R1_FB20_Msk                    (0x1U << CAN_F6R1_FB20_Pos)       /*!< 0x00100000 */
  8348. #define CAN_F6R1_FB20                        CAN_F6R1_FB20_Msk                 /*!< Filter bit 20 */
  8349. #define CAN_F6R1_FB21_Pos                    (21U)                            
  8350. #define CAN_F6R1_FB21_Msk                    (0x1U << CAN_F6R1_FB21_Pos)       /*!< 0x00200000 */
  8351. #define CAN_F6R1_FB21                        CAN_F6R1_FB21_Msk                 /*!< Filter bit 21 */
  8352. #define CAN_F6R1_FB22_Pos                    (22U)                            
  8353. #define CAN_F6R1_FB22_Msk                    (0x1U << CAN_F6R1_FB22_Pos)       /*!< 0x00400000 */
  8354. #define CAN_F6R1_FB22                        CAN_F6R1_FB22_Msk                 /*!< Filter bit 22 */
  8355. #define CAN_F6R1_FB23_Pos                    (23U)                            
  8356. #define CAN_F6R1_FB23_Msk                    (0x1U << CAN_F6R1_FB23_Pos)       /*!< 0x00800000 */
  8357. #define CAN_F6R1_FB23                        CAN_F6R1_FB23_Msk                 /*!< Filter bit 23 */
  8358. #define CAN_F6R1_FB24_Pos                    (24U)                            
  8359. #define CAN_F6R1_FB24_Msk                    (0x1U << CAN_F6R1_FB24_Pos)       /*!< 0x01000000 */
  8360. #define CAN_F6R1_FB24                        CAN_F6R1_FB24_Msk                 /*!< Filter bit 24 */
  8361. #define CAN_F6R1_FB25_Pos                    (25U)                            
  8362. #define CAN_F6R1_FB25_Msk                    (0x1U << CAN_F6R1_FB25_Pos)       /*!< 0x02000000 */
  8363. #define CAN_F6R1_FB25                        CAN_F6R1_FB25_Msk                 /*!< Filter bit 25 */
  8364. #define CAN_F6R1_FB26_Pos                    (26U)                            
  8365. #define CAN_F6R1_FB26_Msk                    (0x1U << CAN_F6R1_FB26_Pos)       /*!< 0x04000000 */
  8366. #define CAN_F6R1_FB26                        CAN_F6R1_FB26_Msk                 /*!< Filter bit 26 */
  8367. #define CAN_F6R1_FB27_Pos                    (27U)                            
  8368. #define CAN_F6R1_FB27_Msk                    (0x1U << CAN_F6R1_FB27_Pos)       /*!< 0x08000000 */
  8369. #define CAN_F6R1_FB27                        CAN_F6R1_FB27_Msk                 /*!< Filter bit 27 */
  8370. #define CAN_F6R1_FB28_Pos                    (28U)                            
  8371. #define CAN_F6R1_FB28_Msk                    (0x1U << CAN_F6R1_FB28_Pos)       /*!< 0x10000000 */
  8372. #define CAN_F6R1_FB28                        CAN_F6R1_FB28_Msk                 /*!< Filter bit 28 */
  8373. #define CAN_F6R1_FB29_Pos                    (29U)                            
  8374. #define CAN_F6R1_FB29_Msk                    (0x1U << CAN_F6R1_FB29_Pos)       /*!< 0x20000000 */
  8375. #define CAN_F6R1_FB29                        CAN_F6R1_FB29_Msk                 /*!< Filter bit 29 */
  8376. #define CAN_F6R1_FB30_Pos                    (30U)                            
  8377. #define CAN_F6R1_FB30_Msk                    (0x1U << CAN_F6R1_FB30_Pos)       /*!< 0x40000000 */
  8378. #define CAN_F6R1_FB30                        CAN_F6R1_FB30_Msk                 /*!< Filter bit 30 */
  8379. #define CAN_F6R1_FB31_Pos                    (31U)                            
  8380. #define CAN_F6R1_FB31_Msk                    (0x1U << CAN_F6R1_FB31_Pos)       /*!< 0x80000000 */
  8381. #define CAN_F6R1_FB31                        CAN_F6R1_FB31_Msk                 /*!< Filter bit 31 */
  8382.  
  8383. /*******************  Bit definition for CAN_F7R1 register  *******************/
  8384. #define CAN_F7R1_FB0_Pos                     (0U)                              
  8385. #define CAN_F7R1_FB0_Msk                     (0x1U << CAN_F7R1_FB0_Pos)        /*!< 0x00000001 */
  8386. #define CAN_F7R1_FB0                         CAN_F7R1_FB0_Msk                  /*!< Filter bit 0 */
  8387. #define CAN_F7R1_FB1_Pos                     (1U)                              
  8388. #define CAN_F7R1_FB1_Msk                     (0x1U << CAN_F7R1_FB1_Pos)        /*!< 0x00000002 */
  8389. #define CAN_F7R1_FB1                         CAN_F7R1_FB1_Msk                  /*!< Filter bit 1 */
  8390. #define CAN_F7R1_FB2_Pos                     (2U)                              
  8391. #define CAN_F7R1_FB2_Msk                     (0x1U << CAN_F7R1_FB2_Pos)        /*!< 0x00000004 */
  8392. #define CAN_F7R1_FB2                         CAN_F7R1_FB2_Msk                  /*!< Filter bit 2 */
  8393. #define CAN_F7R1_FB3_Pos                     (3U)                              
  8394. #define CAN_F7R1_FB3_Msk                     (0x1U << CAN_F7R1_FB3_Pos)        /*!< 0x00000008 */
  8395. #define CAN_F7R1_FB3                         CAN_F7R1_FB3_Msk                  /*!< Filter bit 3 */
  8396. #define CAN_F7R1_FB4_Pos                     (4U)                              
  8397. #define CAN_F7R1_FB4_Msk                     (0x1U << CAN_F7R1_FB4_Pos)        /*!< 0x00000010 */
  8398. #define CAN_F7R1_FB4                         CAN_F7R1_FB4_Msk                  /*!< Filter bit 4 */
  8399. #define CAN_F7R1_FB5_Pos                     (5U)                              
  8400. #define CAN_F7R1_FB5_Msk                     (0x1U << CAN_F7R1_FB5_Pos)        /*!< 0x00000020 */
  8401. #define CAN_F7R1_FB5                         CAN_F7R1_FB5_Msk                  /*!< Filter bit 5 */
  8402. #define CAN_F7R1_FB6_Pos                     (6U)                              
  8403. #define CAN_F7R1_FB6_Msk                     (0x1U << CAN_F7R1_FB6_Pos)        /*!< 0x00000040 */
  8404. #define CAN_F7R1_FB6                         CAN_F7R1_FB6_Msk                  /*!< Filter bit 6 */
  8405. #define CAN_F7R1_FB7_Pos                     (7U)                              
  8406. #define CAN_F7R1_FB7_Msk                     (0x1U << CAN_F7R1_FB7_Pos)        /*!< 0x00000080 */
  8407. #define CAN_F7R1_FB7                         CAN_F7R1_FB7_Msk                  /*!< Filter bit 7 */
  8408. #define CAN_F7R1_FB8_Pos                     (8U)                              
  8409. #define CAN_F7R1_FB8_Msk                     (0x1U << CAN_F7R1_FB8_Pos)        /*!< 0x00000100 */
  8410. #define CAN_F7R1_FB8                         CAN_F7R1_FB8_Msk                  /*!< Filter bit 8 */
  8411. #define CAN_F7R1_FB9_Pos                     (9U)                              
  8412. #define CAN_F7R1_FB9_Msk                     (0x1U << CAN_F7R1_FB9_Pos)        /*!< 0x00000200 */
  8413. #define CAN_F7R1_FB9                         CAN_F7R1_FB9_Msk                  /*!< Filter bit 9 */
  8414. #define CAN_F7R1_FB10_Pos                    (10U)                            
  8415. #define CAN_F7R1_FB10_Msk                    (0x1U << CAN_F7R1_FB10_Pos)       /*!< 0x00000400 */
  8416. #define CAN_F7R1_FB10                        CAN_F7R1_FB10_Msk                 /*!< Filter bit 10 */
  8417. #define CAN_F7R1_FB11_Pos                    (11U)                            
  8418. #define CAN_F7R1_FB11_Msk                    (0x1U << CAN_F7R1_FB11_Pos)       /*!< 0x00000800 */
  8419. #define CAN_F7R1_FB11                        CAN_F7R1_FB11_Msk                 /*!< Filter bit 11 */
  8420. #define CAN_F7R1_FB12_Pos                    (12U)                            
  8421. #define CAN_F7R1_FB12_Msk                    (0x1U << CAN_F7R1_FB12_Pos)       /*!< 0x00001000 */
  8422. #define CAN_F7R1_FB12                        CAN_F7R1_FB12_Msk                 /*!< Filter bit 12 */
  8423. #define CAN_F7R1_FB13_Pos                    (13U)                            
  8424. #define CAN_F7R1_FB13_Msk                    (0x1U << CAN_F7R1_FB13_Pos)       /*!< 0x00002000 */
  8425. #define CAN_F7R1_FB13                        CAN_F7R1_FB13_Msk                 /*!< Filter bit 13 */
  8426. #define CAN_F7R1_FB14_Pos                    (14U)                            
  8427. #define CAN_F7R1_FB14_Msk                    (0x1U << CAN_F7R1_FB14_Pos)       /*!< 0x00004000 */
  8428. #define CAN_F7R1_FB14                        CAN_F7R1_FB14_Msk                 /*!< Filter bit 14 */
  8429. #define CAN_F7R1_FB15_Pos                    (15U)                            
  8430. #define CAN_F7R1_FB15_Msk                    (0x1U << CAN_F7R1_FB15_Pos)       /*!< 0x00008000 */
  8431. #define CAN_F7R1_FB15                        CAN_F7R1_FB15_Msk                 /*!< Filter bit 15 */
  8432. #define CAN_F7R1_FB16_Pos                    (16U)                            
  8433. #define CAN_F7R1_FB16_Msk                    (0x1U << CAN_F7R1_FB16_Pos)       /*!< 0x00010000 */
  8434. #define CAN_F7R1_FB16                        CAN_F7R1_FB16_Msk                 /*!< Filter bit 16 */
  8435. #define CAN_F7R1_FB17_Pos                    (17U)                            
  8436. #define CAN_F7R1_FB17_Msk                    (0x1U << CAN_F7R1_FB17_Pos)       /*!< 0x00020000 */
  8437. #define CAN_F7R1_FB17                        CAN_F7R1_FB17_Msk                 /*!< Filter bit 17 */
  8438. #define CAN_F7R1_FB18_Pos                    (18U)                            
  8439. #define CAN_F7R1_FB18_Msk                    (0x1U << CAN_F7R1_FB18_Pos)       /*!< 0x00040000 */
  8440. #define CAN_F7R1_FB18                        CAN_F7R1_FB18_Msk                 /*!< Filter bit 18 */
  8441. #define CAN_F7R1_FB19_Pos                    (19U)                            
  8442. #define CAN_F7R1_FB19_Msk                    (0x1U << CAN_F7R1_FB19_Pos)       /*!< 0x00080000 */
  8443. #define CAN_F7R1_FB19                        CAN_F7R1_FB19_Msk                 /*!< Filter bit 19 */
  8444. #define CAN_F7R1_FB20_Pos                    (20U)                            
  8445. #define CAN_F7R1_FB20_Msk                    (0x1U << CAN_F7R1_FB20_Pos)       /*!< 0x00100000 */
  8446. #define CAN_F7R1_FB20                        CAN_F7R1_FB20_Msk                 /*!< Filter bit 20 */
  8447. #define CAN_F7R1_FB21_Pos                    (21U)                            
  8448. #define CAN_F7R1_FB21_Msk                    (0x1U << CAN_F7R1_FB21_Pos)       /*!< 0x00200000 */
  8449. #define CAN_F7R1_FB21                        CAN_F7R1_FB21_Msk                 /*!< Filter bit 21 */
  8450. #define CAN_F7R1_FB22_Pos                    (22U)                            
  8451. #define CAN_F7R1_FB22_Msk                    (0x1U << CAN_F7R1_FB22_Pos)       /*!< 0x00400000 */
  8452. #define CAN_F7R1_FB22                        CAN_F7R1_FB22_Msk                 /*!< Filter bit 22 */
  8453. #define CAN_F7R1_FB23_Pos                    (23U)                            
  8454. #define CAN_F7R1_FB23_Msk                    (0x1U << CAN_F7R1_FB23_Pos)       /*!< 0x00800000 */
  8455. #define CAN_F7R1_FB23                        CAN_F7R1_FB23_Msk                 /*!< Filter bit 23 */
  8456. #define CAN_F7R1_FB24_Pos                    (24U)                            
  8457. #define CAN_F7R1_FB24_Msk                    (0x1U << CAN_F7R1_FB24_Pos)       /*!< 0x01000000 */
  8458. #define CAN_F7R1_FB24                        CAN_F7R1_FB24_Msk                 /*!< Filter bit 24 */
  8459. #define CAN_F7R1_FB25_Pos                    (25U)                            
  8460. #define CAN_F7R1_FB25_Msk                    (0x1U << CAN_F7R1_FB25_Pos)       /*!< 0x02000000 */
  8461. #define CAN_F7R1_FB25                        CAN_F7R1_FB25_Msk                 /*!< Filter bit 25 */
  8462. #define CAN_F7R1_FB26_Pos                    (26U)                            
  8463. #define CAN_F7R1_FB26_Msk                    (0x1U << CAN_F7R1_FB26_Pos)       /*!< 0x04000000 */
  8464. #define CAN_F7R1_FB26                        CAN_F7R1_FB26_Msk                 /*!< Filter bit 26 */
  8465. #define CAN_F7R1_FB27_Pos                    (27U)                            
  8466. #define CAN_F7R1_FB27_Msk                    (0x1U << CAN_F7R1_FB27_Pos)       /*!< 0x08000000 */
  8467. #define CAN_F7R1_FB27                        CAN_F7R1_FB27_Msk                 /*!< Filter bit 27 */
  8468. #define CAN_F7R1_FB28_Pos                    (28U)                            
  8469. #define CAN_F7R1_FB28_Msk                    (0x1U << CAN_F7R1_FB28_Pos)       /*!< 0x10000000 */
  8470. #define CAN_F7R1_FB28                        CAN_F7R1_FB28_Msk                 /*!< Filter bit 28 */
  8471. #define CAN_F7R1_FB29_Pos                    (29U)                            
  8472. #define CAN_F7R1_FB29_Msk                    (0x1U << CAN_F7R1_FB29_Pos)       /*!< 0x20000000 */
  8473. #define CAN_F7R1_FB29                        CAN_F7R1_FB29_Msk                 /*!< Filter bit 29 */
  8474. #define CAN_F7R1_FB30_Pos                    (30U)                            
  8475. #define CAN_F7R1_FB30_Msk                    (0x1U << CAN_F7R1_FB30_Pos)       /*!< 0x40000000 */
  8476. #define CAN_F7R1_FB30                        CAN_F7R1_FB30_Msk                 /*!< Filter bit 30 */
  8477. #define CAN_F7R1_FB31_Pos                    (31U)                            
  8478. #define CAN_F7R1_FB31_Msk                    (0x1U << CAN_F7R1_FB31_Pos)       /*!< 0x80000000 */
  8479. #define CAN_F7R1_FB31                        CAN_F7R1_FB31_Msk                 /*!< Filter bit 31 */
  8480.  
  8481. /*******************  Bit definition for CAN_F8R1 register  *******************/
  8482. #define CAN_F8R1_FB0_Pos                     (0U)                              
  8483. #define CAN_F8R1_FB0_Msk                     (0x1U << CAN_F8R1_FB0_Pos)        /*!< 0x00000001 */
  8484. #define CAN_F8R1_FB0                         CAN_F8R1_FB0_Msk                  /*!< Filter bit 0 */
  8485. #define CAN_F8R1_FB1_Pos                     (1U)                              
  8486. #define CAN_F8R1_FB1_Msk                     (0x1U << CAN_F8R1_FB1_Pos)        /*!< 0x00000002 */
  8487. #define CAN_F8R1_FB1                         CAN_F8R1_FB1_Msk                  /*!< Filter bit 1 */
  8488. #define CAN_F8R1_FB2_Pos                     (2U)                              
  8489. #define CAN_F8R1_FB2_Msk                     (0x1U << CAN_F8R1_FB2_Pos)        /*!< 0x00000004 */
  8490. #define CAN_F8R1_FB2                         CAN_F8R1_FB2_Msk                  /*!< Filter bit 2 */
  8491. #define CAN_F8R1_FB3_Pos                     (3U)                              
  8492. #define CAN_F8R1_FB3_Msk                     (0x1U << CAN_F8R1_FB3_Pos)        /*!< 0x00000008 */
  8493. #define CAN_F8R1_FB3                         CAN_F8R1_FB3_Msk                  /*!< Filter bit 3 */
  8494. #define CAN_F8R1_FB4_Pos                     (4U)                              
  8495. #define CAN_F8R1_FB4_Msk                     (0x1U << CAN_F8R1_FB4_Pos)        /*!< 0x00000010 */
  8496. #define CAN_F8R1_FB4                         CAN_F8R1_FB4_Msk                  /*!< Filter bit 4 */
  8497. #define CAN_F8R1_FB5_Pos                     (5U)                              
  8498. #define CAN_F8R1_FB5_Msk                     (0x1U << CAN_F8R1_FB5_Pos)        /*!< 0x00000020 */
  8499. #define CAN_F8R1_FB5                         CAN_F8R1_FB5_Msk                  /*!< Filter bit 5 */
  8500. #define CAN_F8R1_FB6_Pos                     (6U)                              
  8501. #define CAN_F8R1_FB6_Msk                     (0x1U << CAN_F8R1_FB6_Pos)        /*!< 0x00000040 */
  8502. #define CAN_F8R1_FB6                         CAN_F8R1_FB6_Msk                  /*!< Filter bit 6 */
  8503. #define CAN_F8R1_FB7_Pos                     (7U)                              
  8504. #define CAN_F8R1_FB7_Msk                     (0x1U << CAN_F8R1_FB7_Pos)        /*!< 0x00000080 */
  8505. #define CAN_F8R1_FB7                         CAN_F8R1_FB7_Msk                  /*!< Filter bit 7 */
  8506. #define CAN_F8R1_FB8_Pos                     (8U)                              
  8507. #define CAN_F8R1_FB8_Msk                     (0x1U << CAN_F8R1_FB8_Pos)        /*!< 0x00000100 */
  8508. #define CAN_F8R1_FB8                         CAN_F8R1_FB8_Msk                  /*!< Filter bit 8 */
  8509. #define CAN_F8R1_FB9_Pos                     (9U)                              
  8510. #define CAN_F8R1_FB9_Msk                     (0x1U << CAN_F8R1_FB9_Pos)        /*!< 0x00000200 */
  8511. #define CAN_F8R1_FB9                         CAN_F8R1_FB9_Msk                  /*!< Filter bit 9 */
  8512. #define CAN_F8R1_FB10_Pos                    (10U)                            
  8513. #define CAN_F8R1_FB10_Msk                    (0x1U << CAN_F8R1_FB10_Pos)       /*!< 0x00000400 */
  8514. #define CAN_F8R1_FB10                        CAN_F8R1_FB10_Msk                 /*!< Filter bit 10 */
  8515. #define CAN_F8R1_FB11_Pos                    (11U)                            
  8516. #define CAN_F8R1_FB11_Msk                    (0x1U << CAN_F8R1_FB11_Pos)       /*!< 0x00000800 */
  8517. #define CAN_F8R1_FB11                        CAN_F8R1_FB11_Msk                 /*!< Filter bit 11 */
  8518. #define CAN_F8R1_FB12_Pos                    (12U)                            
  8519. #define CAN_F8R1_FB12_Msk                    (0x1U << CAN_F8R1_FB12_Pos)       /*!< 0x00001000 */
  8520. #define CAN_F8R1_FB12                        CAN_F8R1_FB12_Msk                 /*!< Filter bit 12 */
  8521. #define CAN_F8R1_FB13_Pos                    (13U)                            
  8522. #define CAN_F8R1_FB13_Msk                    (0x1U << CAN_F8R1_FB13_Pos)       /*!< 0x00002000 */
  8523. #define CAN_F8R1_FB13                        CAN_F8R1_FB13_Msk                 /*!< Filter bit 13 */
  8524. #define CAN_F8R1_FB14_Pos                    (14U)                            
  8525. #define CAN_F8R1_FB14_Msk                    (0x1U << CAN_F8R1_FB14_Pos)       /*!< 0x00004000 */
  8526. #define CAN_F8R1_FB14                        CAN_F8R1_FB14_Msk                 /*!< Filter bit 14 */
  8527. #define CAN_F8R1_FB15_Pos                    (15U)                            
  8528. #define CAN_F8R1_FB15_Msk                    (0x1U << CAN_F8R1_FB15_Pos)       /*!< 0x00008000 */
  8529. #define CAN_F8R1_FB15                        CAN_F8R1_FB15_Msk                 /*!< Filter bit 15 */
  8530. #define CAN_F8R1_FB16_Pos                    (16U)                            
  8531. #define CAN_F8R1_FB16_Msk                    (0x1U << CAN_F8R1_FB16_Pos)       /*!< 0x00010000 */
  8532. #define CAN_F8R1_FB16                        CAN_F8R1_FB16_Msk                 /*!< Filter bit 16 */
  8533. #define CAN_F8R1_FB17_Pos                    (17U)                            
  8534. #define CAN_F8R1_FB17_Msk                    (0x1U << CAN_F8R1_FB17_Pos)       /*!< 0x00020000 */
  8535. #define CAN_F8R1_FB17                        CAN_F8R1_FB17_Msk                 /*!< Filter bit 17 */
  8536. #define CAN_F8R1_FB18_Pos                    (18U)                            
  8537. #define CAN_F8R1_FB18_Msk                    (0x1U << CAN_F8R1_FB18_Pos)       /*!< 0x00040000 */
  8538. #define CAN_F8R1_FB18                        CAN_F8R1_FB18_Msk                 /*!< Filter bit 18 */
  8539. #define CAN_F8R1_FB19_Pos                    (19U)                            
  8540. #define CAN_F8R1_FB19_Msk                    (0x1U << CAN_F8R1_FB19_Pos)       /*!< 0x00080000 */
  8541. #define CAN_F8R1_FB19                        CAN_F8R1_FB19_Msk                 /*!< Filter bit 19 */
  8542. #define CAN_F8R1_FB20_Pos                    (20U)                            
  8543. #define CAN_F8R1_FB20_Msk                    (0x1U << CAN_F8R1_FB20_Pos)       /*!< 0x00100000 */
  8544. #define CAN_F8R1_FB20                        CAN_F8R1_FB20_Msk                 /*!< Filter bit 20 */
  8545. #define CAN_F8R1_FB21_Pos                    (21U)                            
  8546. #define CAN_F8R1_FB21_Msk                    (0x1U << CAN_F8R1_FB21_Pos)       /*!< 0x00200000 */
  8547. #define CAN_F8R1_FB21                        CAN_F8R1_FB21_Msk                 /*!< Filter bit 21 */
  8548. #define CAN_F8R1_FB22_Pos                    (22U)                            
  8549. #define CAN_F8R1_FB22_Msk                    (0x1U << CAN_F8R1_FB22_Pos)       /*!< 0x00400000 */
  8550. #define CAN_F8R1_FB22                        CAN_F8R1_FB22_Msk                 /*!< Filter bit 22 */
  8551. #define CAN_F8R1_FB23_Pos                    (23U)                            
  8552. #define CAN_F8R1_FB23_Msk                    (0x1U << CAN_F8R1_FB23_Pos)       /*!< 0x00800000 */
  8553. #define CAN_F8R1_FB23                        CAN_F8R1_FB23_Msk                 /*!< Filter bit 23 */
  8554. #define CAN_F8R1_FB24_Pos                    (24U)                            
  8555. #define CAN_F8R1_FB24_Msk                    (0x1U << CAN_F8R1_FB24_Pos)       /*!< 0x01000000 */
  8556. #define CAN_F8R1_FB24                        CAN_F8R1_FB24_Msk                 /*!< Filter bit 24 */
  8557. #define CAN_F8R1_FB25_Pos                    (25U)                            
  8558. #define CAN_F8R1_FB25_Msk                    (0x1U << CAN_F8R1_FB25_Pos)       /*!< 0x02000000 */
  8559. #define CAN_F8R1_FB25                        CAN_F8R1_FB25_Msk                 /*!< Filter bit 25 */
  8560. #define CAN_F8R1_FB26_Pos                    (26U)                            
  8561. #define CAN_F8R1_FB26_Msk                    (0x1U << CAN_F8R1_FB26_Pos)       /*!< 0x04000000 */
  8562. #define CAN_F8R1_FB26                        CAN_F8R1_FB26_Msk                 /*!< Filter bit 26 */
  8563. #define CAN_F8R1_FB27_Pos                    (27U)                            
  8564. #define CAN_F8R1_FB27_Msk                    (0x1U << CAN_F8R1_FB27_Pos)       /*!< 0x08000000 */
  8565. #define CAN_F8R1_FB27                        CAN_F8R1_FB27_Msk                 /*!< Filter bit 27 */
  8566. #define CAN_F8R1_FB28_Pos                    (28U)                            
  8567. #define CAN_F8R1_FB28_Msk                    (0x1U << CAN_F8R1_FB28_Pos)       /*!< 0x10000000 */
  8568. #define CAN_F8R1_FB28                        CAN_F8R1_FB28_Msk                 /*!< Filter bit 28 */
  8569. #define CAN_F8R1_FB29_Pos                    (29U)                            
  8570. #define CAN_F8R1_FB29_Msk                    (0x1U << CAN_F8R1_FB29_Pos)       /*!< 0x20000000 */
  8571. #define CAN_F8R1_FB29                        CAN_F8R1_FB29_Msk                 /*!< Filter bit 29 */
  8572. #define CAN_F8R1_FB30_Pos                    (30U)                            
  8573. #define CAN_F8R1_FB30_Msk                    (0x1U << CAN_F8R1_FB30_Pos)       /*!< 0x40000000 */
  8574. #define CAN_F8R1_FB30                        CAN_F8R1_FB30_Msk                 /*!< Filter bit 30 */
  8575. #define CAN_F8R1_FB31_Pos                    (31U)                            
  8576. #define CAN_F8R1_FB31_Msk                    (0x1U << CAN_F8R1_FB31_Pos)       /*!< 0x80000000 */
  8577. #define CAN_F8R1_FB31                        CAN_F8R1_FB31_Msk                 /*!< Filter bit 31 */
  8578.  
  8579. /*******************  Bit definition for CAN_F9R1 register  *******************/
  8580. #define CAN_F9R1_FB0_Pos                     (0U)                              
  8581. #define CAN_F9R1_FB0_Msk                     (0x1U << CAN_F9R1_FB0_Pos)        /*!< 0x00000001 */
  8582. #define CAN_F9R1_FB0                         CAN_F9R1_FB0_Msk                  /*!< Filter bit 0 */
  8583. #define CAN_F9R1_FB1_Pos                     (1U)                              
  8584. #define CAN_F9R1_FB1_Msk                     (0x1U << CAN_F9R1_FB1_Pos)        /*!< 0x00000002 */
  8585. #define CAN_F9R1_FB1                         CAN_F9R1_FB1_Msk                  /*!< Filter bit 1 */
  8586. #define CAN_F9R1_FB2_Pos                     (2U)                              
  8587. #define CAN_F9R1_FB2_Msk                     (0x1U << CAN_F9R1_FB2_Pos)        /*!< 0x00000004 */
  8588. #define CAN_F9R1_FB2                         CAN_F9R1_FB2_Msk                  /*!< Filter bit 2 */
  8589. #define CAN_F9R1_FB3_Pos                     (3U)                              
  8590. #define CAN_F9R1_FB3_Msk                     (0x1U << CAN_F9R1_FB3_Pos)        /*!< 0x00000008 */
  8591. #define CAN_F9R1_FB3                         CAN_F9R1_FB3_Msk                  /*!< Filter bit 3 */
  8592. #define CAN_F9R1_FB4_Pos                     (4U)                              
  8593. #define CAN_F9R1_FB4_Msk                     (0x1U << CAN_F9R1_FB4_Pos)        /*!< 0x00000010 */
  8594. #define CAN_F9R1_FB4                         CAN_F9R1_FB4_Msk                  /*!< Filter bit 4 */
  8595. #define CAN_F9R1_FB5_Pos                     (5U)                              
  8596. #define CAN_F9R1_FB5_Msk                     (0x1U << CAN_F9R1_FB5_Pos)        /*!< 0x00000020 */
  8597. #define CAN_F9R1_FB5                         CAN_F9R1_FB5_Msk                  /*!< Filter bit 5 */
  8598. #define CAN_F9R1_FB6_Pos                     (6U)                              
  8599. #define CAN_F9R1_FB6_Msk                     (0x1U << CAN_F9R1_FB6_Pos)        /*!< 0x00000040 */
  8600. #define CAN_F9R1_FB6                         CAN_F9R1_FB6_Msk                  /*!< Filter bit 6 */
  8601. #define CAN_F9R1_FB7_Pos                     (7U)                              
  8602. #define CAN_F9R1_FB7_Msk                     (0x1U << CAN_F9R1_FB7_Pos)        /*!< 0x00000080 */
  8603. #define CAN_F9R1_FB7                         CAN_F9R1_FB7_Msk                  /*!< Filter bit 7 */
  8604. #define CAN_F9R1_FB8_Pos                     (8U)                              
  8605. #define CAN_F9R1_FB8_Msk                     (0x1U << CAN_F9R1_FB8_Pos)        /*!< 0x00000100 */
  8606. #define CAN_F9R1_FB8                         CAN_F9R1_FB8_Msk                  /*!< Filter bit 8 */
  8607. #define CAN_F9R1_FB9_Pos                     (9U)                              
  8608. #define CAN_F9R1_FB9_Msk                     (0x1U << CAN_F9R1_FB9_Pos)        /*!< 0x00000200 */
  8609. #define CAN_F9R1_FB9                         CAN_F9R1_FB9_Msk                  /*!< Filter bit 9 */
  8610. #define CAN_F9R1_FB10_Pos                    (10U)                            
  8611. #define CAN_F9R1_FB10_Msk                    (0x1U << CAN_F9R1_FB10_Pos)       /*!< 0x00000400 */
  8612. #define CAN_F9R1_FB10                        CAN_F9R1_FB10_Msk                 /*!< Filter bit 10 */
  8613. #define CAN_F9R1_FB11_Pos                    (11U)                            
  8614. #define CAN_F9R1_FB11_Msk                    (0x1U << CAN_F9R1_FB11_Pos)       /*!< 0x00000800 */
  8615. #define CAN_F9R1_FB11                        CAN_F9R1_FB11_Msk                 /*!< Filter bit 11 */
  8616. #define CAN_F9R1_FB12_Pos                    (12U)                            
  8617. #define CAN_F9R1_FB12_Msk                    (0x1U << CAN_F9R1_FB12_Pos)       /*!< 0x00001000 */
  8618. #define CAN_F9R1_FB12                        CAN_F9R1_FB12_Msk                 /*!< Filter bit 12 */
  8619. #define CAN_F9R1_FB13_Pos                    (13U)                            
  8620. #define CAN_F9R1_FB13_Msk                    (0x1U << CAN_F9R1_FB13_Pos)       /*!< 0x00002000 */
  8621. #define CAN_F9R1_FB13                        CAN_F9R1_FB13_Msk                 /*!< Filter bit 13 */
  8622. #define CAN_F9R1_FB14_Pos                    (14U)                            
  8623. #define CAN_F9R1_FB14_Msk                    (0x1U << CAN_F9R1_FB14_Pos)       /*!< 0x00004000 */
  8624. #define CAN_F9R1_FB14                        CAN_F9R1_FB14_Msk                 /*!< Filter bit 14 */
  8625. #define CAN_F9R1_FB15_Pos                    (15U)                            
  8626. #define CAN_F9R1_FB15_Msk                    (0x1U << CAN_F9R1_FB15_Pos)       /*!< 0x00008000 */
  8627. #define CAN_F9R1_FB15                        CAN_F9R1_FB15_Msk                 /*!< Filter bit 15 */
  8628. #define CAN_F9R1_FB16_Pos                    (16U)                            
  8629. #define CAN_F9R1_FB16_Msk                    (0x1U << CAN_F9R1_FB16_Pos)       /*!< 0x00010000 */
  8630. #define CAN_F9R1_FB16                        CAN_F9R1_FB16_Msk                 /*!< Filter bit 16 */
  8631. #define CAN_F9R1_FB17_Pos                    (17U)                            
  8632. #define CAN_F9R1_FB17_Msk                    (0x1U << CAN_F9R1_FB17_Pos)       /*!< 0x00020000 */
  8633. #define CAN_F9R1_FB17                        CAN_F9R1_FB17_Msk                 /*!< Filter bit 17 */
  8634. #define CAN_F9R1_FB18_Pos                    (18U)                            
  8635. #define CAN_F9R1_FB18_Msk                    (0x1U << CAN_F9R1_FB18_Pos)       /*!< 0x00040000 */
  8636. #define CAN_F9R1_FB18                        CAN_F9R1_FB18_Msk                 /*!< Filter bit 18 */
  8637. #define CAN_F9R1_FB19_Pos                    (19U)                            
  8638. #define CAN_F9R1_FB19_Msk                    (0x1U << CAN_F9R1_FB19_Pos)       /*!< 0x00080000 */
  8639. #define CAN_F9R1_FB19                        CAN_F9R1_FB19_Msk                 /*!< Filter bit 19 */
  8640. #define CAN_F9R1_FB20_Pos                    (20U)                            
  8641. #define CAN_F9R1_FB20_Msk                    (0x1U << CAN_F9R1_FB20_Pos)       /*!< 0x00100000 */
  8642. #define CAN_F9R1_FB20                        CAN_F9R1_FB20_Msk                 /*!< Filter bit 20 */
  8643. #define CAN_F9R1_FB21_Pos                    (21U)                            
  8644. #define CAN_F9R1_FB21_Msk                    (0x1U << CAN_F9R1_FB21_Pos)       /*!< 0x00200000 */
  8645. #define CAN_F9R1_FB21                        CAN_F9R1_FB21_Msk                 /*!< Filter bit 21 */
  8646. #define CAN_F9R1_FB22_Pos                    (22U)                            
  8647. #define CAN_F9R1_FB22_Msk                    (0x1U << CAN_F9R1_FB22_Pos)       /*!< 0x00400000 */
  8648. #define CAN_F9R1_FB22                        CAN_F9R1_FB22_Msk                 /*!< Filter bit 22 */
  8649. #define CAN_F9R1_FB23_Pos                    (23U)                            
  8650. #define CAN_F9R1_FB23_Msk                    (0x1U << CAN_F9R1_FB23_Pos)       /*!< 0x00800000 */
  8651. #define CAN_F9R1_FB23                        CAN_F9R1_FB23_Msk                 /*!< Filter bit 23 */
  8652. #define CAN_F9R1_FB24_Pos                    (24U)                            
  8653. #define CAN_F9R1_FB24_Msk                    (0x1U << CAN_F9R1_FB24_Pos)       /*!< 0x01000000 */
  8654. #define CAN_F9R1_FB24                        CAN_F9R1_FB24_Msk                 /*!< Filter bit 24 */
  8655. #define CAN_F9R1_FB25_Pos                    (25U)                            
  8656. #define CAN_F9R1_FB25_Msk                    (0x1U << CAN_F9R1_FB25_Pos)       /*!< 0x02000000 */
  8657. #define CAN_F9R1_FB25                        CAN_F9R1_FB25_Msk                 /*!< Filter bit 25 */
  8658. #define CAN_F9R1_FB26_Pos                    (26U)                            
  8659. #define CAN_F9R1_FB26_Msk                    (0x1U << CAN_F9R1_FB26_Pos)       /*!< 0x04000000 */
  8660. #define CAN_F9R1_FB26                        CAN_F9R1_FB26_Msk                 /*!< Filter bit 26 */
  8661. #define CAN_F9R1_FB27_Pos                    (27U)                            
  8662. #define CAN_F9R1_FB27_Msk                    (0x1U << CAN_F9R1_FB27_Pos)       /*!< 0x08000000 */
  8663. #define CAN_F9R1_FB27                        CAN_F9R1_FB27_Msk                 /*!< Filter bit 27 */
  8664. #define CAN_F9R1_FB28_Pos                    (28U)                            
  8665. #define CAN_F9R1_FB28_Msk                    (0x1U << CAN_F9R1_FB28_Pos)       /*!< 0x10000000 */
  8666. #define CAN_F9R1_FB28                        CAN_F9R1_FB28_Msk                 /*!< Filter bit 28 */
  8667. #define CAN_F9R1_FB29_Pos                    (29U)                            
  8668. #define CAN_F9R1_FB29_Msk                    (0x1U << CAN_F9R1_FB29_Pos)       /*!< 0x20000000 */
  8669. #define CAN_F9R1_FB29                        CAN_F9R1_FB29_Msk                 /*!< Filter bit 29 */
  8670. #define CAN_F9R1_FB30_Pos                    (30U)                            
  8671. #define CAN_F9R1_FB30_Msk                    (0x1U << CAN_F9R1_FB30_Pos)       /*!< 0x40000000 */
  8672. #define CAN_F9R1_FB30                        CAN_F9R1_FB30_Msk                 /*!< Filter bit 30 */
  8673. #define CAN_F9R1_FB31_Pos                    (31U)                            
  8674. #define CAN_F9R1_FB31_Msk                    (0x1U << CAN_F9R1_FB31_Pos)       /*!< 0x80000000 */
  8675. #define CAN_F9R1_FB31                        CAN_F9R1_FB31_Msk                 /*!< Filter bit 31 */
  8676.  
  8677. /*******************  Bit definition for CAN_F10R1 register  ******************/
  8678. #define CAN_F10R1_FB0_Pos                    (0U)                              
  8679. #define CAN_F10R1_FB0_Msk                    (0x1U << CAN_F10R1_FB0_Pos)       /*!< 0x00000001 */
  8680. #define CAN_F10R1_FB0                        CAN_F10R1_FB0_Msk                 /*!< Filter bit 0 */
  8681. #define CAN_F10R1_FB1_Pos                    (1U)                              
  8682. #define CAN_F10R1_FB1_Msk                    (0x1U << CAN_F10R1_FB1_Pos)       /*!< 0x00000002 */
  8683. #define CAN_F10R1_FB1                        CAN_F10R1_FB1_Msk                 /*!< Filter bit 1 */
  8684. #define CAN_F10R1_FB2_Pos                    (2U)                              
  8685. #define CAN_F10R1_FB2_Msk                    (0x1U << CAN_F10R1_FB2_Pos)       /*!< 0x00000004 */
  8686. #define CAN_F10R1_FB2                        CAN_F10R1_FB2_Msk                 /*!< Filter bit 2 */
  8687. #define CAN_F10R1_FB3_Pos                    (3U)                              
  8688. #define CAN_F10R1_FB3_Msk                    (0x1U << CAN_F10R1_FB3_Pos)       /*!< 0x00000008 */
  8689. #define CAN_F10R1_FB3                        CAN_F10R1_FB3_Msk                 /*!< Filter bit 3 */
  8690. #define CAN_F10R1_FB4_Pos                    (4U)                              
  8691. #define CAN_F10R1_FB4_Msk                    (0x1U << CAN_F10R1_FB4_Pos)       /*!< 0x00000010 */
  8692. #define CAN_F10R1_FB4                        CAN_F10R1_FB4_Msk                 /*!< Filter bit 4 */
  8693. #define CAN_F10R1_FB5_Pos                    (5U)                              
  8694. #define CAN_F10R1_FB5_Msk                    (0x1U << CAN_F10R1_FB5_Pos)       /*!< 0x00000020 */
  8695. #define CAN_F10R1_FB5                        CAN_F10R1_FB5_Msk                 /*!< Filter bit 5 */
  8696. #define CAN_F10R1_FB6_Pos                    (6U)                              
  8697. #define CAN_F10R1_FB6_Msk                    (0x1U << CAN_F10R1_FB6_Pos)       /*!< 0x00000040 */
  8698. #define CAN_F10R1_FB6                        CAN_F10R1_FB6_Msk                 /*!< Filter bit 6 */
  8699. #define CAN_F10R1_FB7_Pos                    (7U)                              
  8700. #define CAN_F10R1_FB7_Msk                    (0x1U << CAN_F10R1_FB7_Pos)       /*!< 0x00000080 */
  8701. #define CAN_F10R1_FB7                        CAN_F10R1_FB7_Msk                 /*!< Filter bit 7 */
  8702. #define CAN_F10R1_FB8_Pos                    (8U)                              
  8703. #define CAN_F10R1_FB8_Msk                    (0x1U << CAN_F10R1_FB8_Pos)       /*!< 0x00000100 */
  8704. #define CAN_F10R1_FB8                        CAN_F10R1_FB8_Msk                 /*!< Filter bit 8 */
  8705. #define CAN_F10R1_FB9_Pos                    (9U)                              
  8706. #define CAN_F10R1_FB9_Msk                    (0x1U << CAN_F10R1_FB9_Pos)       /*!< 0x00000200 */
  8707. #define CAN_F10R1_FB9                        CAN_F10R1_FB9_Msk                 /*!< Filter bit 9 */
  8708. #define CAN_F10R1_FB10_Pos                   (10U)                            
  8709. #define CAN_F10R1_FB10_Msk                   (0x1U << CAN_F10R1_FB10_Pos)      /*!< 0x00000400 */
  8710. #define CAN_F10R1_FB10                       CAN_F10R1_FB10_Msk                /*!< Filter bit 10 */
  8711. #define CAN_F10R1_FB11_Pos                   (11U)                            
  8712. #define CAN_F10R1_FB11_Msk                   (0x1U << CAN_F10R1_FB11_Pos)      /*!< 0x00000800 */
  8713. #define CAN_F10R1_FB11                       CAN_F10R1_FB11_Msk                /*!< Filter bit 11 */
  8714. #define CAN_F10R1_FB12_Pos                   (12U)                            
  8715. #define CAN_F10R1_FB12_Msk                   (0x1U << CAN_F10R1_FB12_Pos)      /*!< 0x00001000 */
  8716. #define CAN_F10R1_FB12                       CAN_F10R1_FB12_Msk                /*!< Filter bit 12 */
  8717. #define CAN_F10R1_FB13_Pos                   (13U)                            
  8718. #define CAN_F10R1_FB13_Msk                   (0x1U << CAN_F10R1_FB13_Pos)      /*!< 0x00002000 */
  8719. #define CAN_F10R1_FB13                       CAN_F10R1_FB13_Msk                /*!< Filter bit 13 */
  8720. #define CAN_F10R1_FB14_Pos                   (14U)                            
  8721. #define CAN_F10R1_FB14_Msk                   (0x1U << CAN_F10R1_FB14_Pos)      /*!< 0x00004000 */
  8722. #define CAN_F10R1_FB14                       CAN_F10R1_FB14_Msk                /*!< Filter bit 14 */
  8723. #define CAN_F10R1_FB15_Pos                   (15U)                            
  8724. #define CAN_F10R1_FB15_Msk                   (0x1U << CAN_F10R1_FB15_Pos)      /*!< 0x00008000 */
  8725. #define CAN_F10R1_FB15                       CAN_F10R1_FB15_Msk                /*!< Filter bit 15 */
  8726. #define CAN_F10R1_FB16_Pos                   (16U)                            
  8727. #define CAN_F10R1_FB16_Msk                   (0x1U << CAN_F10R1_FB16_Pos)      /*!< 0x00010000 */
  8728. #define CAN_F10R1_FB16                       CAN_F10R1_FB16_Msk                /*!< Filter bit 16 */
  8729. #define CAN_F10R1_FB17_Pos                   (17U)                            
  8730. #define CAN_F10R1_FB17_Msk                   (0x1U << CAN_F10R1_FB17_Pos)      /*!< 0x00020000 */
  8731. #define CAN_F10R1_FB17                       CAN_F10R1_FB17_Msk                /*!< Filter bit 17 */
  8732. #define CAN_F10R1_FB18_Pos                   (18U)                            
  8733. #define CAN_F10R1_FB18_Msk                   (0x1U << CAN_F10R1_FB18_Pos)      /*!< 0x00040000 */
  8734. #define CAN_F10R1_FB18                       CAN_F10R1_FB18_Msk                /*!< Filter bit 18 */
  8735. #define CAN_F10R1_FB19_Pos                   (19U)                            
  8736. #define CAN_F10R1_FB19_Msk                   (0x1U << CAN_F10R1_FB19_Pos)      /*!< 0x00080000 */
  8737. #define CAN_F10R1_FB19                       CAN_F10R1_FB19_Msk                /*!< Filter bit 19 */
  8738. #define CAN_F10R1_FB20_Pos                   (20U)                            
  8739. #define CAN_F10R1_FB20_Msk                   (0x1U << CAN_F10R1_FB20_Pos)      /*!< 0x00100000 */
  8740. #define CAN_F10R1_FB20                       CAN_F10R1_FB20_Msk                /*!< Filter bit 20 */
  8741. #define CAN_F10R1_FB21_Pos                   (21U)                            
  8742. #define CAN_F10R1_FB21_Msk                   (0x1U << CAN_F10R1_FB21_Pos)      /*!< 0x00200000 */
  8743. #define CAN_F10R1_FB21                       CAN_F10R1_FB21_Msk                /*!< Filter bit 21 */
  8744. #define CAN_F10R1_FB22_Pos                   (22U)                            
  8745. #define CAN_F10R1_FB22_Msk                   (0x1U << CAN_F10R1_FB22_Pos)      /*!< 0x00400000 */
  8746. #define CAN_F10R1_FB22                       CAN_F10R1_FB22_Msk                /*!< Filter bit 22 */
  8747. #define CAN_F10R1_FB23_Pos                   (23U)                            
  8748. #define CAN_F10R1_FB23_Msk                   (0x1U << CAN_F10R1_FB23_Pos)      /*!< 0x00800000 */
  8749. #define CAN_F10R1_FB23                       CAN_F10R1_FB23_Msk                /*!< Filter bit 23 */
  8750. #define CAN_F10R1_FB24_Pos                   (24U)                            
  8751. #define CAN_F10R1_FB24_Msk                   (0x1U << CAN_F10R1_FB24_Pos)      /*!< 0x01000000 */
  8752. #define CAN_F10R1_FB24                       CAN_F10R1_FB24_Msk                /*!< Filter bit 24 */
  8753. #define CAN_F10R1_FB25_Pos                   (25U)                            
  8754. #define CAN_F10R1_FB25_Msk                   (0x1U << CAN_F10R1_FB25_Pos)      /*!< 0x02000000 */
  8755. #define CAN_F10R1_FB25                       CAN_F10R1_FB25_Msk                /*!< Filter bit 25 */
  8756. #define CAN_F10R1_FB26_Pos                   (26U)                            
  8757. #define CAN_F10R1_FB26_Msk                   (0x1U << CAN_F10R1_FB26_Pos)      /*!< 0x04000000 */
  8758. #define CAN_F10R1_FB26                       CAN_F10R1_FB26_Msk                /*!< Filter bit 26 */
  8759. #define CAN_F10R1_FB27_Pos                   (27U)                            
  8760. #define CAN_F10R1_FB27_Msk                   (0x1U << CAN_F10R1_FB27_Pos)      /*!< 0x08000000 */
  8761. #define CAN_F10R1_FB27                       CAN_F10R1_FB27_Msk                /*!< Filter bit 27 */
  8762. #define CAN_F10R1_FB28_Pos                   (28U)                            
  8763. #define CAN_F10R1_FB28_Msk                   (0x1U << CAN_F10R1_FB28_Pos)      /*!< 0x10000000 */
  8764. #define CAN_F10R1_FB28                       CAN_F10R1_FB28_Msk                /*!< Filter bit 28 */
  8765. #define CAN_F10R1_FB29_Pos                   (29U)                            
  8766. #define CAN_F10R1_FB29_Msk                   (0x1U << CAN_F10R1_FB29_Pos)      /*!< 0x20000000 */
  8767. #define CAN_F10R1_FB29                       CAN_F10R1_FB29_Msk                /*!< Filter bit 29 */
  8768. #define CAN_F10R1_FB30_Pos                   (30U)                            
  8769. #define CAN_F10R1_FB30_Msk                   (0x1U << CAN_F10R1_FB30_Pos)      /*!< 0x40000000 */
  8770. #define CAN_F10R1_FB30                       CAN_F10R1_FB30_Msk                /*!< Filter bit 30 */
  8771. #define CAN_F10R1_FB31_Pos                   (31U)                            
  8772. #define CAN_F10R1_FB31_Msk                   (0x1U << CAN_F10R1_FB31_Pos)      /*!< 0x80000000 */
  8773. #define CAN_F10R1_FB31                       CAN_F10R1_FB31_Msk                /*!< Filter bit 31 */
  8774.  
  8775. /*******************  Bit definition for CAN_F11R1 register  ******************/
  8776. #define CAN_F11R1_FB0_Pos                    (0U)                              
  8777. #define CAN_F11R1_FB0_Msk                    (0x1U << CAN_F11R1_FB0_Pos)       /*!< 0x00000001 */
  8778. #define CAN_F11R1_FB0                        CAN_F11R1_FB0_Msk                 /*!< Filter bit 0 */
  8779. #define CAN_F11R1_FB1_Pos                    (1U)                              
  8780. #define CAN_F11R1_FB1_Msk                    (0x1U << CAN_F11R1_FB1_Pos)       /*!< 0x00000002 */
  8781. #define CAN_F11R1_FB1                        CAN_F11R1_FB1_Msk                 /*!< Filter bit 1 */
  8782. #define CAN_F11R1_FB2_Pos                    (2U)                              
  8783. #define CAN_F11R1_FB2_Msk                    (0x1U << CAN_F11R1_FB2_Pos)       /*!< 0x00000004 */
  8784. #define CAN_F11R1_FB2                        CAN_F11R1_FB2_Msk                 /*!< Filter bit 2 */
  8785. #define CAN_F11R1_FB3_Pos                    (3U)                              
  8786. #define CAN_F11R1_FB3_Msk                    (0x1U << CAN_F11R1_FB3_Pos)       /*!< 0x00000008 */
  8787. #define CAN_F11R1_FB3                        CAN_F11R1_FB3_Msk                 /*!< Filter bit 3 */
  8788. #define CAN_F11R1_FB4_Pos                    (4U)                              
  8789. #define CAN_F11R1_FB4_Msk                    (0x1U << CAN_F11R1_FB4_Pos)       /*!< 0x00000010 */
  8790. #define CAN_F11R1_FB4                        CAN_F11R1_FB4_Msk                 /*!< Filter bit 4 */
  8791. #define CAN_F11R1_FB5_Pos                    (5U)                              
  8792. #define CAN_F11R1_FB5_Msk                    (0x1U << CAN_F11R1_FB5_Pos)       /*!< 0x00000020 */
  8793. #define CAN_F11R1_FB5                        CAN_F11R1_FB5_Msk                 /*!< Filter bit 5 */
  8794. #define CAN_F11R1_FB6_Pos                    (6U)                              
  8795. #define CAN_F11R1_FB6_Msk                    (0x1U << CAN_F11R1_FB6_Pos)       /*!< 0x00000040 */
  8796. #define CAN_F11R1_FB6                        CAN_F11R1_FB6_Msk                 /*!< Filter bit 6 */
  8797. #define CAN_F11R1_FB7_Pos                    (7U)                              
  8798. #define CAN_F11R1_FB7_Msk                    (0x1U << CAN_F11R1_FB7_Pos)       /*!< 0x00000080 */
  8799. #define CAN_F11R1_FB7                        CAN_F11R1_FB7_Msk                 /*!< Filter bit 7 */
  8800. #define CAN_F11R1_FB8_Pos                    (8U)                              
  8801. #define CAN_F11R1_FB8_Msk                    (0x1U << CAN_F11R1_FB8_Pos)       /*!< 0x00000100 */
  8802. #define CAN_F11R1_FB8                        CAN_F11R1_FB8_Msk                 /*!< Filter bit 8 */
  8803. #define CAN_F11R1_FB9_Pos                    (9U)                              
  8804. #define CAN_F11R1_FB9_Msk                    (0x1U << CAN_F11R1_FB9_Pos)       /*!< 0x00000200 */
  8805. #define CAN_F11R1_FB9                        CAN_F11R1_FB9_Msk                 /*!< Filter bit 9 */
  8806. #define CAN_F11R1_FB10_Pos                   (10U)                            
  8807. #define CAN_F11R1_FB10_Msk                   (0x1U << CAN_F11R1_FB10_Pos)      /*!< 0x00000400 */
  8808. #define CAN_F11R1_FB10                       CAN_F11R1_FB10_Msk                /*!< Filter bit 10 */
  8809. #define CAN_F11R1_FB11_Pos                   (11U)                            
  8810. #define CAN_F11R1_FB11_Msk                   (0x1U << CAN_F11R1_FB11_Pos)      /*!< 0x00000800 */
  8811. #define CAN_F11R1_FB11                       CAN_F11R1_FB11_Msk                /*!< Filter bit 11 */
  8812. #define CAN_F11R1_FB12_Pos                   (12U)                            
  8813. #define CAN_F11R1_FB12_Msk                   (0x1U << CAN_F11R1_FB12_Pos)      /*!< 0x00001000 */
  8814. #define CAN_F11R1_FB12                       CAN_F11R1_FB12_Msk                /*!< Filter bit 12 */
  8815. #define CAN_F11R1_FB13_Pos                   (13U)                            
  8816. #define CAN_F11R1_FB13_Msk                   (0x1U << CAN_F11R1_FB13_Pos)      /*!< 0x00002000 */
  8817. #define CAN_F11R1_FB13                       CAN_F11R1_FB13_Msk                /*!< Filter bit 13 */
  8818. #define CAN_F11R1_FB14_Pos                   (14U)                            
  8819. #define CAN_F11R1_FB14_Msk                   (0x1U << CAN_F11R1_FB14_Pos)      /*!< 0x00004000 */
  8820. #define CAN_F11R1_FB14                       CAN_F11R1_FB14_Msk                /*!< Filter bit 14 */
  8821. #define CAN_F11R1_FB15_Pos                   (15U)                            
  8822. #define CAN_F11R1_FB15_Msk                   (0x1U << CAN_F11R1_FB15_Pos)      /*!< 0x00008000 */
  8823. #define CAN_F11R1_FB15                       CAN_F11R1_FB15_Msk                /*!< Filter bit 15 */
  8824. #define CAN_F11R1_FB16_Pos                   (16U)                            
  8825. #define CAN_F11R1_FB16_Msk                   (0x1U << CAN_F11R1_FB16_Pos)      /*!< 0x00010000 */
  8826. #define CAN_F11R1_FB16                       CAN_F11R1_FB16_Msk                /*!< Filter bit 16 */
  8827. #define CAN_F11R1_FB17_Pos                   (17U)                            
  8828. #define CAN_F11R1_FB17_Msk                   (0x1U << CAN_F11R1_FB17_Pos)      /*!< 0x00020000 */
  8829. #define CAN_F11R1_FB17                       CAN_F11R1_FB17_Msk                /*!< Filter bit 17 */
  8830. #define CAN_F11R1_FB18_Pos                   (18U)                            
  8831. #define CAN_F11R1_FB18_Msk                   (0x1U << CAN_F11R1_FB18_Pos)      /*!< 0x00040000 */
  8832. #define CAN_F11R1_FB18                       CAN_F11R1_FB18_Msk                /*!< Filter bit 18 */
  8833. #define CAN_F11R1_FB19_Pos                   (19U)                            
  8834. #define CAN_F11R1_FB19_Msk                   (0x1U << CAN_F11R1_FB19_Pos)      /*!< 0x00080000 */
  8835. #define CAN_F11R1_FB19                       CAN_F11R1_FB19_Msk                /*!< Filter bit 19 */
  8836. #define CAN_F11R1_FB20_Pos                   (20U)                            
  8837. #define CAN_F11R1_FB20_Msk                   (0x1U << CAN_F11R1_FB20_Pos)      /*!< 0x00100000 */
  8838. #define CAN_F11R1_FB20                       CAN_F11R1_FB20_Msk                /*!< Filter bit 20 */
  8839. #define CAN_F11R1_FB21_Pos                   (21U)                            
  8840. #define CAN_F11R1_FB21_Msk                   (0x1U << CAN_F11R1_FB21_Pos)      /*!< 0x00200000 */
  8841. #define CAN_F11R1_FB21                       CAN_F11R1_FB21_Msk                /*!< Filter bit 21 */
  8842. #define CAN_F11R1_FB22_Pos                   (22U)                            
  8843. #define CAN_F11R1_FB22_Msk                   (0x1U << CAN_F11R1_FB22_Pos)      /*!< 0x00400000 */
  8844. #define CAN_F11R1_FB22                       CAN_F11R1_FB22_Msk                /*!< Filter bit 22 */
  8845. #define CAN_F11R1_FB23_Pos                   (23U)                            
  8846. #define CAN_F11R1_FB23_Msk                   (0x1U << CAN_F11R1_FB23_Pos)      /*!< 0x00800000 */
  8847. #define CAN_F11R1_FB23                       CAN_F11R1_FB23_Msk                /*!< Filter bit 23 */
  8848. #define CAN_F11R1_FB24_Pos                   (24U)                            
  8849. #define CAN_F11R1_FB24_Msk                   (0x1U << CAN_F11R1_FB24_Pos)      /*!< 0x01000000 */
  8850. #define CAN_F11R1_FB24                       CAN_F11R1_FB24_Msk                /*!< Filter bit 24 */
  8851. #define CAN_F11R1_FB25_Pos                   (25U)                            
  8852. #define CAN_F11R1_FB25_Msk                   (0x1U << CAN_F11R1_FB25_Pos)      /*!< 0x02000000 */
  8853. #define CAN_F11R1_FB25                       CAN_F11R1_FB25_Msk                /*!< Filter bit 25 */
  8854. #define CAN_F11R1_FB26_Pos                   (26U)                            
  8855. #define CAN_F11R1_FB26_Msk                   (0x1U << CAN_F11R1_FB26_Pos)      /*!< 0x04000000 */
  8856. #define CAN_F11R1_FB26                       CAN_F11R1_FB26_Msk                /*!< Filter bit 26 */
  8857. #define CAN_F11R1_FB27_Pos                   (27U)                            
  8858. #define CAN_F11R1_FB27_Msk                   (0x1U << CAN_F11R1_FB27_Pos)      /*!< 0x08000000 */
  8859. #define CAN_F11R1_FB27                       CAN_F11R1_FB27_Msk                /*!< Filter bit 27 */
  8860. #define CAN_F11R1_FB28_Pos                   (28U)                            
  8861. #define CAN_F11R1_FB28_Msk                   (0x1U << CAN_F11R1_FB28_Pos)      /*!< 0x10000000 */
  8862. #define CAN_F11R1_FB28                       CAN_F11R1_FB28_Msk                /*!< Filter bit 28 */
  8863. #define CAN_F11R1_FB29_Pos                   (29U)                            
  8864. #define CAN_F11R1_FB29_Msk                   (0x1U << CAN_F11R1_FB29_Pos)      /*!< 0x20000000 */
  8865. #define CAN_F11R1_FB29                       CAN_F11R1_FB29_Msk                /*!< Filter bit 29 */
  8866. #define CAN_F11R1_FB30_Pos                   (30U)                            
  8867. #define CAN_F11R1_FB30_Msk                   (0x1U << CAN_F11R1_FB30_Pos)      /*!< 0x40000000 */
  8868. #define CAN_F11R1_FB30                       CAN_F11R1_FB30_Msk                /*!< Filter bit 30 */
  8869. #define CAN_F11R1_FB31_Pos                   (31U)                            
  8870. #define CAN_F11R1_FB31_Msk                   (0x1U << CAN_F11R1_FB31_Pos)      /*!< 0x80000000 */
  8871. #define CAN_F11R1_FB31                       CAN_F11R1_FB31_Msk                /*!< Filter bit 31 */
  8872.  
  8873. /*******************  Bit definition for CAN_F12R1 register  ******************/
  8874. #define CAN_F12R1_FB0_Pos                    (0U)                              
  8875. #define CAN_F12R1_FB0_Msk                    (0x1U << CAN_F12R1_FB0_Pos)       /*!< 0x00000001 */
  8876. #define CAN_F12R1_FB0                        CAN_F12R1_FB0_Msk                 /*!< Filter bit 0 */
  8877. #define CAN_F12R1_FB1_Pos                    (1U)                              
  8878. #define CAN_F12R1_FB1_Msk                    (0x1U << CAN_F12R1_FB1_Pos)       /*!< 0x00000002 */
  8879. #define CAN_F12R1_FB1                        CAN_F12R1_FB1_Msk                 /*!< Filter bit 1 */
  8880. #define CAN_F12R1_FB2_Pos                    (2U)                              
  8881. #define CAN_F12R1_FB2_Msk                    (0x1U << CAN_F12R1_FB2_Pos)       /*!< 0x00000004 */
  8882. #define CAN_F12R1_FB2                        CAN_F12R1_FB2_Msk                 /*!< Filter bit 2 */
  8883. #define CAN_F12R1_FB3_Pos                    (3U)                              
  8884. #define CAN_F12R1_FB3_Msk                    (0x1U << CAN_F12R1_FB3_Pos)       /*!< 0x00000008 */
  8885. #define CAN_F12R1_FB3                        CAN_F12R1_FB3_Msk                 /*!< Filter bit 3 */
  8886. #define CAN_F12R1_FB4_Pos                    (4U)                              
  8887. #define CAN_F12R1_FB4_Msk                    (0x1U << CAN_F12R1_FB4_Pos)       /*!< 0x00000010 */
  8888. #define CAN_F12R1_FB4                        CAN_F12R1_FB4_Msk                 /*!< Filter bit 4 */
  8889. #define CAN_F12R1_FB5_Pos                    (5U)                              
  8890. #define CAN_F12R1_FB5_Msk                    (0x1U << CAN_F12R1_FB5_Pos)       /*!< 0x00000020 */
  8891. #define CAN_F12R1_FB5                        CAN_F12R1_FB5_Msk                 /*!< Filter bit 5 */
  8892. #define CAN_F12R1_FB6_Pos                    (6U)                              
  8893. #define CAN_F12R1_FB6_Msk                    (0x1U << CAN_F12R1_FB6_Pos)       /*!< 0x00000040 */
  8894. #define CAN_F12R1_FB6                        CAN_F12R1_FB6_Msk                 /*!< Filter bit 6 */
  8895. #define CAN_F12R1_FB7_Pos                    (7U)                              
  8896. #define CAN_F12R1_FB7_Msk                    (0x1U << CAN_F12R1_FB7_Pos)       /*!< 0x00000080 */
  8897. #define CAN_F12R1_FB7                        CAN_F12R1_FB7_Msk                 /*!< Filter bit 7 */
  8898. #define CAN_F12R1_FB8_Pos                    (8U)                              
  8899. #define CAN_F12R1_FB8_Msk                    (0x1U << CAN_F12R1_FB8_Pos)       /*!< 0x00000100 */
  8900. #define CAN_F12R1_FB8                        CAN_F12R1_FB8_Msk                 /*!< Filter bit 8 */
  8901. #define CAN_F12R1_FB9_Pos                    (9U)                              
  8902. #define CAN_F12R1_FB9_Msk                    (0x1U << CAN_F12R1_FB9_Pos)       /*!< 0x00000200 */
  8903. #define CAN_F12R1_FB9                        CAN_F12R1_FB9_Msk                 /*!< Filter bit 9 */
  8904. #define CAN_F12R1_FB10_Pos                   (10U)                            
  8905. #define CAN_F12R1_FB10_Msk                   (0x1U << CAN_F12R1_FB10_Pos)      /*!< 0x00000400 */
  8906. #define CAN_F12R1_FB10                       CAN_F12R1_FB10_Msk                /*!< Filter bit 10 */
  8907. #define CAN_F12R1_FB11_Pos                   (11U)                            
  8908. #define CAN_F12R1_FB11_Msk                   (0x1U << CAN_F12R1_FB11_Pos)      /*!< 0x00000800 */
  8909. #define CAN_F12R1_FB11                       CAN_F12R1_FB11_Msk                /*!< Filter bit 11 */
  8910. #define CAN_F12R1_FB12_Pos                   (12U)                            
  8911. #define CAN_F12R1_FB12_Msk                   (0x1U << CAN_F12R1_FB12_Pos)      /*!< 0x00001000 */
  8912. #define CAN_F12R1_FB12                       CAN_F12R1_FB12_Msk                /*!< Filter bit 12 */
  8913. #define CAN_F12R1_FB13_Pos                   (13U)                            
  8914. #define CAN_F12R1_FB13_Msk                   (0x1U << CAN_F12R1_FB13_Pos)      /*!< 0x00002000 */
  8915. #define CAN_F12R1_FB13                       CAN_F12R1_FB13_Msk                /*!< Filter bit 13 */
  8916. #define CAN_F12R1_FB14_Pos                   (14U)                            
  8917. #define CAN_F12R1_FB14_Msk                   (0x1U << CAN_F12R1_FB14_Pos)      /*!< 0x00004000 */
  8918. #define CAN_F12R1_FB14                       CAN_F12R1_FB14_Msk                /*!< Filter bit 14 */
  8919. #define CAN_F12R1_FB15_Pos                   (15U)                            
  8920. #define CAN_F12R1_FB15_Msk                   (0x1U << CAN_F12R1_FB15_Pos)      /*!< 0x00008000 */
  8921. #define CAN_F12R1_FB15                       CAN_F12R1_FB15_Msk                /*!< Filter bit 15 */
  8922. #define CAN_F12R1_FB16_Pos                   (16U)                            
  8923. #define CAN_F12R1_FB16_Msk                   (0x1U << CAN_F12R1_FB16_Pos)      /*!< 0x00010000 */
  8924. #define CAN_F12R1_FB16                       CAN_F12R1_FB16_Msk                /*!< Filter bit 16 */
  8925. #define CAN_F12R1_FB17_Pos                   (17U)                            
  8926. #define CAN_F12R1_FB17_Msk                   (0x1U << CAN_F12R1_FB17_Pos)      /*!< 0x00020000 */
  8927. #define CAN_F12R1_FB17                       CAN_F12R1_FB17_Msk                /*!< Filter bit 17 */
  8928. #define CAN_F12R1_FB18_Pos                   (18U)                            
  8929. #define CAN_F12R1_FB18_Msk                   (0x1U << CAN_F12R1_FB18_Pos)      /*!< 0x00040000 */
  8930. #define CAN_F12R1_FB18                       CAN_F12R1_FB18_Msk                /*!< Filter bit 18 */
  8931. #define CAN_F12R1_FB19_Pos                   (19U)                            
  8932. #define CAN_F12R1_FB19_Msk                   (0x1U << CAN_F12R1_FB19_Pos)      /*!< 0x00080000 */
  8933. #define CAN_F12R1_FB19                       CAN_F12R1_FB19_Msk                /*!< Filter bit 19 */
  8934. #define CAN_F12R1_FB20_Pos                   (20U)                            
  8935. #define CAN_F12R1_FB20_Msk                   (0x1U << CAN_F12R1_FB20_Pos)      /*!< 0x00100000 */
  8936. #define CAN_F12R1_FB20                       CAN_F12R1_FB20_Msk                /*!< Filter bit 20 */
  8937. #define CAN_F12R1_FB21_Pos                   (21U)                            
  8938. #define CAN_F12R1_FB21_Msk                   (0x1U << CAN_F12R1_FB21_Pos)      /*!< 0x00200000 */
  8939. #define CAN_F12R1_FB21                       CAN_F12R1_FB21_Msk                /*!< Filter bit 21 */
  8940. #define CAN_F12R1_FB22_Pos                   (22U)                            
  8941. #define CAN_F12R1_FB22_Msk                   (0x1U << CAN_F12R1_FB22_Pos)      /*!< 0x00400000 */
  8942. #define CAN_F12R1_FB22                       CAN_F12R1_FB22_Msk                /*!< Filter bit 22 */
  8943. #define CAN_F12R1_FB23_Pos                   (23U)                            
  8944. #define CAN_F12R1_FB23_Msk                   (0x1U << CAN_F12R1_FB23_Pos)      /*!< 0x00800000 */
  8945. #define CAN_F12R1_FB23                       CAN_F12R1_FB23_Msk                /*!< Filter bit 23 */
  8946. #define CAN_F12R1_FB24_Pos                   (24U)                            
  8947. #define CAN_F12R1_FB24_Msk                   (0x1U << CAN_F12R1_FB24_Pos)      /*!< 0x01000000 */
  8948. #define CAN_F12R1_FB24                       CAN_F12R1_FB24_Msk                /*!< Filter bit 24 */
  8949. #define CAN_F12R1_FB25_Pos                   (25U)                            
  8950. #define CAN_F12R1_FB25_Msk                   (0x1U << CAN_F12R1_FB25_Pos)      /*!< 0x02000000 */
  8951. #define CAN_F12R1_FB25                       CAN_F12R1_FB25_Msk                /*!< Filter bit 25 */
  8952. #define CAN_F12R1_FB26_Pos                   (26U)                            
  8953. #define CAN_F12R1_FB26_Msk                   (0x1U << CAN_F12R1_FB26_Pos)      /*!< 0x04000000 */
  8954. #define CAN_F12R1_FB26                       CAN_F12R1_FB26_Msk                /*!< Filter bit 26 */
  8955. #define CAN_F12R1_FB27_Pos                   (27U)                            
  8956. #define CAN_F12R1_FB27_Msk                   (0x1U << CAN_F12R1_FB27_Pos)      /*!< 0x08000000 */
  8957. #define CAN_F12R1_FB27                       CAN_F12R1_FB27_Msk                /*!< Filter bit 27 */
  8958. #define CAN_F12R1_FB28_Pos                   (28U)                            
  8959. #define CAN_F12R1_FB28_Msk                   (0x1U << CAN_F12R1_FB28_Pos)      /*!< 0x10000000 */
  8960. #define CAN_F12R1_FB28                       CAN_F12R1_FB28_Msk                /*!< Filter bit 28 */
  8961. #define CAN_F12R1_FB29_Pos                   (29U)                            
  8962. #define CAN_F12R1_FB29_Msk                   (0x1U << CAN_F12R1_FB29_Pos)      /*!< 0x20000000 */
  8963. #define CAN_F12R1_FB29                       CAN_F12R1_FB29_Msk                /*!< Filter bit 29 */
  8964. #define CAN_F12R1_FB30_Pos                   (30U)                            
  8965. #define CAN_F12R1_FB30_Msk                   (0x1U << CAN_F12R1_FB30_Pos)      /*!< 0x40000000 */
  8966. #define CAN_F12R1_FB30                       CAN_F12R1_FB30_Msk                /*!< Filter bit 30 */
  8967. #define CAN_F12R1_FB31_Pos                   (31U)                            
  8968. #define CAN_F12R1_FB31_Msk                   (0x1U << CAN_F12R1_FB31_Pos)      /*!< 0x80000000 */
  8969. #define CAN_F12R1_FB31                       CAN_F12R1_FB31_Msk                /*!< Filter bit 31 */
  8970.  
  8971. /*******************  Bit definition for CAN_F13R1 register  ******************/
  8972. #define CAN_F13R1_FB0_Pos                    (0U)                              
  8973. #define CAN_F13R1_FB0_Msk                    (0x1U << CAN_F13R1_FB0_Pos)       /*!< 0x00000001 */
  8974. #define CAN_F13R1_FB0                        CAN_F13R1_FB0_Msk                 /*!< Filter bit 0 */
  8975. #define CAN_F13R1_FB1_Pos                    (1U)                              
  8976. #define CAN_F13R1_FB1_Msk                    (0x1U << CAN_F13R1_FB1_Pos)       /*!< 0x00000002 */
  8977. #define CAN_F13R1_FB1                        CAN_F13R1_FB1_Msk                 /*!< Filter bit 1 */
  8978. #define CAN_F13R1_FB2_Pos                    (2U)                              
  8979. #define CAN_F13R1_FB2_Msk                    (0x1U << CAN_F13R1_FB2_Pos)       /*!< 0x00000004 */
  8980. #define CAN_F13R1_FB2                        CAN_F13R1_FB2_Msk                 /*!< Filter bit 2 */
  8981. #define CAN_F13R1_FB3_Pos                    (3U)                              
  8982. #define CAN_F13R1_FB3_Msk                    (0x1U << CAN_F13R1_FB3_Pos)       /*!< 0x00000008 */
  8983. #define CAN_F13R1_FB3                        CAN_F13R1_FB3_Msk                 /*!< Filter bit 3 */
  8984. #define CAN_F13R1_FB4_Pos                    (4U)                              
  8985. #define CAN_F13R1_FB4_Msk                    (0x1U << CAN_F13R1_FB4_Pos)       /*!< 0x00000010 */
  8986. #define CAN_F13R1_FB4                        CAN_F13R1_FB4_Msk                 /*!< Filter bit 4 */
  8987. #define CAN_F13R1_FB5_Pos                    (5U)                              
  8988. #define CAN_F13R1_FB5_Msk                    (0x1U << CAN_F13R1_FB5_Pos)       /*!< 0x00000020 */
  8989. #define CAN_F13R1_FB5                        CAN_F13R1_FB5_Msk                 /*!< Filter bit 5 */
  8990. #define CAN_F13R1_FB6_Pos                    (6U)                              
  8991. #define CAN_F13R1_FB6_Msk                    (0x1U << CAN_F13R1_FB6_Pos)       /*!< 0x00000040 */
  8992. #define CAN_F13R1_FB6                        CAN_F13R1_FB6_Msk                 /*!< Filter bit 6 */
  8993. #define CAN_F13R1_FB7_Pos                    (7U)                              
  8994. #define CAN_F13R1_FB7_Msk                    (0x1U << CAN_F13R1_FB7_Pos)       /*!< 0x00000080 */
  8995. #define CAN_F13R1_FB7                        CAN_F13R1_FB7_Msk                 /*!< Filter bit 7 */
  8996. #define CAN_F13R1_FB8_Pos                    (8U)                              
  8997. #define CAN_F13R1_FB8_Msk                    (0x1U << CAN_F13R1_FB8_Pos)       /*!< 0x00000100 */
  8998. #define CAN_F13R1_FB8                        CAN_F13R1_FB8_Msk                 /*!< Filter bit 8 */
  8999. #define CAN_F13R1_FB9_Pos                    (9U)                              
  9000. #define CAN_F13R1_FB9_Msk                    (0x1U << CAN_F13R1_FB9_Pos)       /*!< 0x00000200 */
  9001. #define CAN_F13R1_FB9                        CAN_F13R1_FB9_Msk                 /*!< Filter bit 9 */
  9002. #define CAN_F13R1_FB10_Pos                   (10U)                            
  9003. #define CAN_F13R1_FB10_Msk                   (0x1U << CAN_F13R1_FB10_Pos)      /*!< 0x00000400 */
  9004. #define CAN_F13R1_FB10                       CAN_F13R1_FB10_Msk                /*!< Filter bit 10 */
  9005. #define CAN_F13R1_FB11_Pos                   (11U)                            
  9006. #define CAN_F13R1_FB11_Msk                   (0x1U << CAN_F13R1_FB11_Pos)      /*!< 0x00000800 */
  9007. #define CAN_F13R1_FB11                       CAN_F13R1_FB11_Msk                /*!< Filter bit 11 */
  9008. #define CAN_F13R1_FB12_Pos                   (12U)                            
  9009. #define CAN_F13R1_FB12_Msk                   (0x1U << CAN_F13R1_FB12_Pos)      /*!< 0x00001000 */
  9010. #define CAN_F13R1_FB12                       CAN_F13R1_FB12_Msk                /*!< Filter bit 12 */
  9011. #define CAN_F13R1_FB13_Pos                   (13U)                            
  9012. #define CAN_F13R1_FB13_Msk                   (0x1U << CAN_F13R1_FB13_Pos)      /*!< 0x00002000 */
  9013. #define CAN_F13R1_FB13                       CAN_F13R1_FB13_Msk                /*!< Filter bit 13 */
  9014. #define CAN_F13R1_FB14_Pos                   (14U)                            
  9015. #define CAN_F13R1_FB14_Msk                   (0x1U << CAN_F13R1_FB14_Pos)      /*!< 0x00004000 */
  9016. #define CAN_F13R1_FB14                       CAN_F13R1_FB14_Msk                /*!< Filter bit 14 */
  9017. #define CAN_F13R1_FB15_Pos                   (15U)                            
  9018. #define CAN_F13R1_FB15_Msk                   (0x1U << CAN_F13R1_FB15_Pos)      /*!< 0x00008000 */
  9019. #define CAN_F13R1_FB15                       CAN_F13R1_FB15_Msk                /*!< Filter bit 15 */
  9020. #define CAN_F13R1_FB16_Pos                   (16U)                            
  9021. #define CAN_F13R1_FB16_Msk                   (0x1U << CAN_F13R1_FB16_Pos)      /*!< 0x00010000 */
  9022. #define CAN_F13R1_FB16                       CAN_F13R1_FB16_Msk                /*!< Filter bit 16 */
  9023. #define CAN_F13R1_FB17_Pos                   (17U)                            
  9024. #define CAN_F13R1_FB17_Msk                   (0x1U << CAN_F13R1_FB17_Pos)      /*!< 0x00020000 */
  9025. #define CAN_F13R1_FB17                       CAN_F13R1_FB17_Msk                /*!< Filter bit 17 */
  9026. #define CAN_F13R1_FB18_Pos                   (18U)                            
  9027. #define CAN_F13R1_FB18_Msk                   (0x1U << CAN_F13R1_FB18_Pos)      /*!< 0x00040000 */
  9028. #define CAN_F13R1_FB18                       CAN_F13R1_FB18_Msk                /*!< Filter bit 18 */
  9029. #define CAN_F13R1_FB19_Pos                   (19U)                            
  9030. #define CAN_F13R1_FB19_Msk                   (0x1U << CAN_F13R1_FB19_Pos)      /*!< 0x00080000 */
  9031. #define CAN_F13R1_FB19                       CAN_F13R1_FB19_Msk                /*!< Filter bit 19 */
  9032. #define CAN_F13R1_FB20_Pos                   (20U)                            
  9033. #define CAN_F13R1_FB20_Msk                   (0x1U << CAN_F13R1_FB20_Pos)      /*!< 0x00100000 */
  9034. #define CAN_F13R1_FB20                       CAN_F13R1_FB20_Msk                /*!< Filter bit 20 */
  9035. #define CAN_F13R1_FB21_Pos                   (21U)                            
  9036. #define CAN_F13R1_FB21_Msk                   (0x1U << CAN_F13R1_FB21_Pos)      /*!< 0x00200000 */
  9037. #define CAN_F13R1_FB21                       CAN_F13R1_FB21_Msk                /*!< Filter bit 21 */
  9038. #define CAN_F13R1_FB22_Pos                   (22U)                            
  9039. #define CAN_F13R1_FB22_Msk                   (0x1U << CAN_F13R1_FB22_Pos)      /*!< 0x00400000 */
  9040. #define CAN_F13R1_FB22                       CAN_F13R1_FB22_Msk                /*!< Filter bit 22 */
  9041. #define CAN_F13R1_FB23_Pos                   (23U)                            
  9042. #define CAN_F13R1_FB23_Msk                   (0x1U << CAN_F13R1_FB23_Pos)      /*!< 0x00800000 */
  9043. #define CAN_F13R1_FB23                       CAN_F13R1_FB23_Msk                /*!< Filter bit 23 */
  9044. #define CAN_F13R1_FB24_Pos                   (24U)                            
  9045. #define CAN_F13R1_FB24_Msk                   (0x1U << CAN_F13R1_FB24_Pos)      /*!< 0x01000000 */
  9046. #define CAN_F13R1_FB24                       CAN_F13R1_FB24_Msk                /*!< Filter bit 24 */
  9047. #define CAN_F13R1_FB25_Pos                   (25U)                            
  9048. #define CAN_F13R1_FB25_Msk                   (0x1U << CAN_F13R1_FB25_Pos)      /*!< 0x02000000 */
  9049. #define CAN_F13R1_FB25                       CAN_F13R1_FB25_Msk                /*!< Filter bit 25 */
  9050. #define CAN_F13R1_FB26_Pos                   (26U)                            
  9051. #define CAN_F13R1_FB26_Msk                   (0x1U << CAN_F13R1_FB26_Pos)      /*!< 0x04000000 */
  9052. #define CAN_F13R1_FB26                       CAN_F13R1_FB26_Msk                /*!< Filter bit 26 */
  9053. #define CAN_F13R1_FB27_Pos                   (27U)                            
  9054. #define CAN_F13R1_FB27_Msk                   (0x1U << CAN_F13R1_FB27_Pos)      /*!< 0x08000000 */
  9055. #define CAN_F13R1_FB27                       CAN_F13R1_FB27_Msk                /*!< Filter bit 27 */
  9056. #define CAN_F13R1_FB28_Pos                   (28U)                            
  9057. #define CAN_F13R1_FB28_Msk                   (0x1U << CAN_F13R1_FB28_Pos)      /*!< 0x10000000 */
  9058. #define CAN_F13R1_FB28                       CAN_F13R1_FB28_Msk                /*!< Filter bit 28 */
  9059. #define CAN_F13R1_FB29_Pos                   (29U)                            
  9060. #define CAN_F13R1_FB29_Msk                   (0x1U << CAN_F13R1_FB29_Pos)      /*!< 0x20000000 */
  9061. #define CAN_F13R1_FB29                       CAN_F13R1_FB29_Msk                /*!< Filter bit 29 */
  9062. #define CAN_F13R1_FB30_Pos                   (30U)                            
  9063. #define CAN_F13R1_FB30_Msk                   (0x1U << CAN_F13R1_FB30_Pos)      /*!< 0x40000000 */
  9064. #define CAN_F13R1_FB30                       CAN_F13R1_FB30_Msk                /*!< Filter bit 30 */
  9065. #define CAN_F13R1_FB31_Pos                   (31U)                            
  9066. #define CAN_F13R1_FB31_Msk                   (0x1U << CAN_F13R1_FB31_Pos)      /*!< 0x80000000 */
  9067. #define CAN_F13R1_FB31                       CAN_F13R1_FB31_Msk                /*!< Filter bit 31 */
  9068.  
  9069. /*******************  Bit definition for CAN_F0R2 register  *******************/
  9070. #define CAN_F0R2_FB0_Pos                     (0U)                              
  9071. #define CAN_F0R2_FB0_Msk                     (0x1U << CAN_F0R2_FB0_Pos)        /*!< 0x00000001 */
  9072. #define CAN_F0R2_FB0                         CAN_F0R2_FB0_Msk                  /*!< Filter bit 0 */
  9073. #define CAN_F0R2_FB1_Pos                     (1U)                              
  9074. #define CAN_F0R2_FB1_Msk                     (0x1U << CAN_F0R2_FB1_Pos)        /*!< 0x00000002 */
  9075. #define CAN_F0R2_FB1                         CAN_F0R2_FB1_Msk                  /*!< Filter bit 1 */
  9076. #define CAN_F0R2_FB2_Pos                     (2U)                              
  9077. #define CAN_F0R2_FB2_Msk                     (0x1U << CAN_F0R2_FB2_Pos)        /*!< 0x00000004 */
  9078. #define CAN_F0R2_FB2                         CAN_F0R2_FB2_Msk                  /*!< Filter bit 2 */
  9079. #define CAN_F0R2_FB3_Pos                     (3U)                              
  9080. #define CAN_F0R2_FB3_Msk                     (0x1U << CAN_F0R2_FB3_Pos)        /*!< 0x00000008 */
  9081. #define CAN_F0R2_FB3                         CAN_F0R2_FB3_Msk                  /*!< Filter bit 3 */
  9082. #define CAN_F0R2_FB4_Pos                     (4U)                              
  9083. #define CAN_F0R2_FB4_Msk                     (0x1U << CAN_F0R2_FB4_Pos)        /*!< 0x00000010 */
  9084. #define CAN_F0R2_FB4                         CAN_F0R2_FB4_Msk                  /*!< Filter bit 4 */
  9085. #define CAN_F0R2_FB5_Pos                     (5U)                              
  9086. #define CAN_F0R2_FB5_Msk                     (0x1U << CAN_F0R2_FB5_Pos)        /*!< 0x00000020 */
  9087. #define CAN_F0R2_FB5                         CAN_F0R2_FB5_Msk                  /*!< Filter bit 5 */
  9088. #define CAN_F0R2_FB6_Pos                     (6U)                              
  9089. #define CAN_F0R2_FB6_Msk                     (0x1U << CAN_F0R2_FB6_Pos)        /*!< 0x00000040 */
  9090. #define CAN_F0R2_FB6                         CAN_F0R2_FB6_Msk                  /*!< Filter bit 6 */
  9091. #define CAN_F0R2_FB7_Pos                     (7U)                              
  9092. #define CAN_F0R2_FB7_Msk                     (0x1U << CAN_F0R2_FB7_Pos)        /*!< 0x00000080 */
  9093. #define CAN_F0R2_FB7                         CAN_F0R2_FB7_Msk                  /*!< Filter bit 7 */
  9094. #define CAN_F0R2_FB8_Pos                     (8U)                              
  9095. #define CAN_F0R2_FB8_Msk                     (0x1U << CAN_F0R2_FB8_Pos)        /*!< 0x00000100 */
  9096. #define CAN_F0R2_FB8                         CAN_F0R2_FB8_Msk                  /*!< Filter bit 8 */
  9097. #define CAN_F0R2_FB9_Pos                     (9U)                              
  9098. #define CAN_F0R2_FB9_Msk                     (0x1U << CAN_F0R2_FB9_Pos)        /*!< 0x00000200 */
  9099. #define CAN_F0R2_FB9                         CAN_F0R2_FB9_Msk                  /*!< Filter bit 9 */
  9100. #define CAN_F0R2_FB10_Pos                    (10U)                            
  9101. #define CAN_F0R2_FB10_Msk                    (0x1U << CAN_F0R2_FB10_Pos)       /*!< 0x00000400 */
  9102. #define CAN_F0R2_FB10                        CAN_F0R2_FB10_Msk                 /*!< Filter bit 10 */
  9103. #define CAN_F0R2_FB11_Pos                    (11U)                            
  9104. #define CAN_F0R2_FB11_Msk                    (0x1U << CAN_F0R2_FB11_Pos)       /*!< 0x00000800 */
  9105. #define CAN_F0R2_FB11                        CAN_F0R2_FB11_Msk                 /*!< Filter bit 11 */
  9106. #define CAN_F0R2_FB12_Pos                    (12U)                            
  9107. #define CAN_F0R2_FB12_Msk                    (0x1U << CAN_F0R2_FB12_Pos)       /*!< 0x00001000 */
  9108. #define CAN_F0R2_FB12                        CAN_F0R2_FB12_Msk                 /*!< Filter bit 12 */
  9109. #define CAN_F0R2_FB13_Pos                    (13U)                            
  9110. #define CAN_F0R2_FB13_Msk                    (0x1U << CAN_F0R2_FB13_Pos)       /*!< 0x00002000 */
  9111. #define CAN_F0R2_FB13                        CAN_F0R2_FB13_Msk                 /*!< Filter bit 13 */
  9112. #define CAN_F0R2_FB14_Pos                    (14U)                            
  9113. #define CAN_F0R2_FB14_Msk                    (0x1U << CAN_F0R2_FB14_Pos)       /*!< 0x00004000 */
  9114. #define CAN_F0R2_FB14                        CAN_F0R2_FB14_Msk                 /*!< Filter bit 14 */
  9115. #define CAN_F0R2_FB15_Pos                    (15U)                            
  9116. #define CAN_F0R2_FB15_Msk                    (0x1U << CAN_F0R2_FB15_Pos)       /*!< 0x00008000 */
  9117. #define CAN_F0R2_FB15                        CAN_F0R2_FB15_Msk                 /*!< Filter bit 15 */
  9118. #define CAN_F0R2_FB16_Pos                    (16U)                            
  9119. #define CAN_F0R2_FB16_Msk                    (0x1U << CAN_F0R2_FB16_Pos)       /*!< 0x00010000 */
  9120. #define CAN_F0R2_FB16                        CAN_F0R2_FB16_Msk                 /*!< Filter bit 16 */
  9121. #define CAN_F0R2_FB17_Pos                    (17U)                            
  9122. #define CAN_F0R2_FB17_Msk                    (0x1U << CAN_F0R2_FB17_Pos)       /*!< 0x00020000 */
  9123. #define CAN_F0R2_FB17                        CAN_F0R2_FB17_Msk                 /*!< Filter bit 17 */
  9124. #define CAN_F0R2_FB18_Pos                    (18U)                            
  9125. #define CAN_F0R2_FB18_Msk                    (0x1U << CAN_F0R2_FB18_Pos)       /*!< 0x00040000 */
  9126. #define CAN_F0R2_FB18                        CAN_F0R2_FB18_Msk                 /*!< Filter bit 18 */
  9127. #define CAN_F0R2_FB19_Pos                    (19U)                            
  9128. #define CAN_F0R2_FB19_Msk                    (0x1U << CAN_F0R2_FB19_Pos)       /*!< 0x00080000 */
  9129. #define CAN_F0R2_FB19                        CAN_F0R2_FB19_Msk                 /*!< Filter bit 19 */
  9130. #define CAN_F0R2_FB20_Pos                    (20U)                            
  9131. #define CAN_F0R2_FB20_Msk                    (0x1U << CAN_F0R2_FB20_Pos)       /*!< 0x00100000 */
  9132. #define CAN_F0R2_FB20                        CAN_F0R2_FB20_Msk                 /*!< Filter bit 20 */
  9133. #define CAN_F0R2_FB21_Pos                    (21U)                            
  9134. #define CAN_F0R2_FB21_Msk                    (0x1U << CAN_F0R2_FB21_Pos)       /*!< 0x00200000 */
  9135. #define CAN_F0R2_FB21                        CAN_F0R2_FB21_Msk                 /*!< Filter bit 21 */
  9136. #define CAN_F0R2_FB22_Pos                    (22U)                            
  9137. #define CAN_F0R2_FB22_Msk                    (0x1U << CAN_F0R2_FB22_Pos)       /*!< 0x00400000 */
  9138. #define CAN_F0R2_FB22                        CAN_F0R2_FB22_Msk                 /*!< Filter bit 22 */
  9139. #define CAN_F0R2_FB23_Pos                    (23U)                            
  9140. #define CAN_F0R2_FB23_Msk                    (0x1U << CAN_F0R2_FB23_Pos)       /*!< 0x00800000 */
  9141. #define CAN_F0R2_FB23                        CAN_F0R2_FB23_Msk                 /*!< Filter bit 23 */
  9142. #define CAN_F0R2_FB24_Pos                    (24U)                            
  9143. #define CAN_F0R2_FB24_Msk                    (0x1U << CAN_F0R2_FB24_Pos)       /*!< 0x01000000 */
  9144. #define CAN_F0R2_FB24                        CAN_F0R2_FB24_Msk                 /*!< Filter bit 24 */
  9145. #define CAN_F0R2_FB25_Pos                    (25U)                            
  9146. #define CAN_F0R2_FB25_Msk                    (0x1U << CAN_F0R2_FB25_Pos)       /*!< 0x02000000 */
  9147. #define CAN_F0R2_FB25                        CAN_F0R2_FB25_Msk                 /*!< Filter bit 25 */
  9148. #define CAN_F0R2_FB26_Pos                    (26U)                            
  9149. #define CAN_F0R2_FB26_Msk                    (0x1U << CAN_F0R2_FB26_Pos)       /*!< 0x04000000 */
  9150. #define CAN_F0R2_FB26                        CAN_F0R2_FB26_Msk                 /*!< Filter bit 26 */
  9151. #define CAN_F0R2_FB27_Pos                    (27U)                            
  9152. #define CAN_F0R2_FB27_Msk                    (0x1U << CAN_F0R2_FB27_Pos)       /*!< 0x08000000 */
  9153. #define CAN_F0R2_FB27                        CAN_F0R2_FB27_Msk                 /*!< Filter bit 27 */
  9154. #define CAN_F0R2_FB28_Pos                    (28U)                            
  9155. #define CAN_F0R2_FB28_Msk                    (0x1U << CAN_F0R2_FB28_Pos)       /*!< 0x10000000 */
  9156. #define CAN_F0R2_FB28                        CAN_F0R2_FB28_Msk                 /*!< Filter bit 28 */
  9157. #define CAN_F0R2_FB29_Pos                    (29U)                            
  9158. #define CAN_F0R2_FB29_Msk                    (0x1U << CAN_F0R2_FB29_Pos)       /*!< 0x20000000 */
  9159. #define CAN_F0R2_FB29                        CAN_F0R2_FB29_Msk                 /*!< Filter bit 29 */
  9160. #define CAN_F0R2_FB30_Pos                    (30U)                            
  9161. #define CAN_F0R2_FB30_Msk                    (0x1U << CAN_F0R2_FB30_Pos)       /*!< 0x40000000 */
  9162. #define CAN_F0R2_FB30                        CAN_F0R2_FB30_Msk                 /*!< Filter bit 30 */
  9163. #define CAN_F0R2_FB31_Pos                    (31U)                            
  9164. #define CAN_F0R2_FB31_Msk                    (0x1U << CAN_F0R2_FB31_Pos)       /*!< 0x80000000 */
  9165. #define CAN_F0R2_FB31                        CAN_F0R2_FB31_Msk                 /*!< Filter bit 31 */
  9166.  
  9167. /*******************  Bit definition for CAN_F1R2 register  *******************/
  9168. #define CAN_F1R2_FB0_Pos                     (0U)                              
  9169. #define CAN_F1R2_FB0_Msk                     (0x1U << CAN_F1R2_FB0_Pos)        /*!< 0x00000001 */
  9170. #define CAN_F1R2_FB0                         CAN_F1R2_FB0_Msk                  /*!< Filter bit 0 */
  9171. #define CAN_F1R2_FB1_Pos                     (1U)                              
  9172. #define CAN_F1R2_FB1_Msk                     (0x1U << CAN_F1R2_FB1_Pos)        /*!< 0x00000002 */
  9173. #define CAN_F1R2_FB1                         CAN_F1R2_FB1_Msk                  /*!< Filter bit 1 */
  9174. #define CAN_F1R2_FB2_Pos                     (2U)                              
  9175. #define CAN_F1R2_FB2_Msk                     (0x1U << CAN_F1R2_FB2_Pos)        /*!< 0x00000004 */
  9176. #define CAN_F1R2_FB2                         CAN_F1R2_FB2_Msk                  /*!< Filter bit 2 */
  9177. #define CAN_F1R2_FB3_Pos                     (3U)                              
  9178. #define CAN_F1R2_FB3_Msk                     (0x1U << CAN_F1R2_FB3_Pos)        /*!< 0x00000008 */
  9179. #define CAN_F1R2_FB3                         CAN_F1R2_FB3_Msk                  /*!< Filter bit 3 */
  9180. #define CAN_F1R2_FB4_Pos                     (4U)                              
  9181. #define CAN_F1R2_FB4_Msk                     (0x1U << CAN_F1R2_FB4_Pos)        /*!< 0x00000010 */
  9182. #define CAN_F1R2_FB4                         CAN_F1R2_FB4_Msk                  /*!< Filter bit 4 */
  9183. #define CAN_F1R2_FB5_Pos                     (5U)                              
  9184. #define CAN_F1R2_FB5_Msk                     (0x1U << CAN_F1R2_FB5_Pos)        /*!< 0x00000020 */
  9185. #define CAN_F1R2_FB5                         CAN_F1R2_FB5_Msk                  /*!< Filter bit 5 */
  9186. #define CAN_F1R2_FB6_Pos                     (6U)                              
  9187. #define CAN_F1R2_FB6_Msk                     (0x1U << CAN_F1R2_FB6_Pos)        /*!< 0x00000040 */
  9188. #define CAN_F1R2_FB6                         CAN_F1R2_FB6_Msk                  /*!< Filter bit 6 */
  9189. #define CAN_F1R2_FB7_Pos                     (7U)                              
  9190. #define CAN_F1R2_FB7_Msk                     (0x1U << CAN_F1R2_FB7_Pos)        /*!< 0x00000080 */
  9191. #define CAN_F1R2_FB7                         CAN_F1R2_FB7_Msk                  /*!< Filter bit 7 */
  9192. #define CAN_F1R2_FB8_Pos                     (8U)                              
  9193. #define CAN_F1R2_FB8_Msk                     (0x1U << CAN_F1R2_FB8_Pos)        /*!< 0x00000100 */
  9194. #define CAN_F1R2_FB8                         CAN_F1R2_FB8_Msk                  /*!< Filter bit 8 */
  9195. #define CAN_F1R2_FB9_Pos                     (9U)                              
  9196. #define CAN_F1R2_FB9_Msk                     (0x1U << CAN_F1R2_FB9_Pos)        /*!< 0x00000200 */
  9197. #define CAN_F1R2_FB9                         CAN_F1R2_FB9_Msk                  /*!< Filter bit 9 */
  9198. #define CAN_F1R2_FB10_Pos                    (10U)                            
  9199. #define CAN_F1R2_FB10_Msk                    (0x1U << CAN_F1R2_FB10_Pos)       /*!< 0x00000400 */
  9200. #define CAN_F1R2_FB10                        CAN_F1R2_FB10_Msk                 /*!< Filter bit 10 */
  9201. #define CAN_F1R2_FB11_Pos                    (11U)                            
  9202. #define CAN_F1R2_FB11_Msk                    (0x1U << CAN_F1R2_FB11_Pos)       /*!< 0x00000800 */
  9203. #define CAN_F1R2_FB11                        CAN_F1R2_FB11_Msk                 /*!< Filter bit 11 */
  9204. #define CAN_F1R2_FB12_Pos                    (12U)                            
  9205. #define CAN_F1R2_FB12_Msk                    (0x1U << CAN_F1R2_FB12_Pos)       /*!< 0x00001000 */
  9206. #define CAN_F1R2_FB12                        CAN_F1R2_FB12_Msk                 /*!< Filter bit 12 */
  9207. #define CAN_F1R2_FB13_Pos                    (13U)                            
  9208. #define CAN_F1R2_FB13_Msk                    (0x1U << CAN_F1R2_FB13_Pos)       /*!< 0x00002000 */
  9209. #define CAN_F1R2_FB13                        CAN_F1R2_FB13_Msk                 /*!< Filter bit 13 */
  9210. #define CAN_F1R2_FB14_Pos                    (14U)                            
  9211. #define CAN_F1R2_FB14_Msk                    (0x1U << CAN_F1R2_FB14_Pos)       /*!< 0x00004000 */
  9212. #define CAN_F1R2_FB14                        CAN_F1R2_FB14_Msk                 /*!< Filter bit 14 */
  9213. #define CAN_F1R2_FB15_Pos                    (15U)                            
  9214. #define CAN_F1R2_FB15_Msk                    (0x1U << CAN_F1R2_FB15_Pos)       /*!< 0x00008000 */
  9215. #define CAN_F1R2_FB15                        CAN_F1R2_FB15_Msk                 /*!< Filter bit 15 */
  9216. #define CAN_F1R2_FB16_Pos                    (16U)                            
  9217. #define CAN_F1R2_FB16_Msk                    (0x1U << CAN_F1R2_FB16_Pos)       /*!< 0x00010000 */
  9218. #define CAN_F1R2_FB16                        CAN_F1R2_FB16_Msk                 /*!< Filter bit 16 */
  9219. #define CAN_F1R2_FB17_Pos                    (17U)                            
  9220. #define CAN_F1R2_FB17_Msk                    (0x1U << CAN_F1R2_FB17_Pos)       /*!< 0x00020000 */
  9221. #define CAN_F1R2_FB17                        CAN_F1R2_FB17_Msk                 /*!< Filter bit 17 */
  9222. #define CAN_F1R2_FB18_Pos                    (18U)                            
  9223. #define CAN_F1R2_FB18_Msk                    (0x1U << CAN_F1R2_FB18_Pos)       /*!< 0x00040000 */
  9224. #define CAN_F1R2_FB18                        CAN_F1R2_FB18_Msk                 /*!< Filter bit 18 */
  9225. #define CAN_F1R2_FB19_Pos                    (19U)                            
  9226. #define CAN_F1R2_FB19_Msk                    (0x1U << CAN_F1R2_FB19_Pos)       /*!< 0x00080000 */
  9227. #define CAN_F1R2_FB19                        CAN_F1R2_FB19_Msk                 /*!< Filter bit 19 */
  9228. #define CAN_F1R2_FB20_Pos                    (20U)                            
  9229. #define CAN_F1R2_FB20_Msk                    (0x1U << CAN_F1R2_FB20_Pos)       /*!< 0x00100000 */
  9230. #define CAN_F1R2_FB20                        CAN_F1R2_FB20_Msk                 /*!< Filter bit 20 */
  9231. #define CAN_F1R2_FB21_Pos                    (21U)                            
  9232. #define CAN_F1R2_FB21_Msk                    (0x1U << CAN_F1R2_FB21_Pos)       /*!< 0x00200000 */
  9233. #define CAN_F1R2_FB21                        CAN_F1R2_FB21_Msk                 /*!< Filter bit 21 */
  9234. #define CAN_F1R2_FB22_Pos                    (22U)                            
  9235. #define CAN_F1R2_FB22_Msk                    (0x1U << CAN_F1R2_FB22_Pos)       /*!< 0x00400000 */
  9236. #define CAN_F1R2_FB22                        CAN_F1R2_FB22_Msk                 /*!< Filter bit 22 */
  9237. #define CAN_F1R2_FB23_Pos                    (23U)                            
  9238. #define CAN_F1R2_FB23_Msk                    (0x1U << CAN_F1R2_FB23_Pos)       /*!< 0x00800000 */
  9239. #define CAN_F1R2_FB23                        CAN_F1R2_FB23_Msk                 /*!< Filter bit 23 */
  9240. #define CAN_F1R2_FB24_Pos                    (24U)                            
  9241. #define CAN_F1R2_FB24_Msk                    (0x1U << CAN_F1R2_FB24_Pos)       /*!< 0x01000000 */
  9242. #define CAN_F1R2_FB24                        CAN_F1R2_FB24_Msk                 /*!< Filter bit 24 */
  9243. #define CAN_F1R2_FB25_Pos                    (25U)                            
  9244. #define CAN_F1R2_FB25_Msk                    (0x1U << CAN_F1R2_FB25_Pos)       /*!< 0x02000000 */
  9245. #define CAN_F1R2_FB25                        CAN_F1R2_FB25_Msk                 /*!< Filter bit 25 */
  9246. #define CAN_F1R2_FB26_Pos                    (26U)                            
  9247. #define CAN_F1R2_FB26_Msk                    (0x1U << CAN_F1R2_FB26_Pos)       /*!< 0x04000000 */
  9248. #define CAN_F1R2_FB26                        CAN_F1R2_FB26_Msk                 /*!< Filter bit 26 */
  9249. #define CAN_F1R2_FB27_Pos                    (27U)                            
  9250. #define CAN_F1R2_FB27_Msk                    (0x1U << CAN_F1R2_FB27_Pos)       /*!< 0x08000000 */
  9251. #define CAN_F1R2_FB27                        CAN_F1R2_FB27_Msk                 /*!< Filter bit 27 */
  9252. #define CAN_F1R2_FB28_Pos                    (28U)                            
  9253. #define CAN_F1R2_FB28_Msk                    (0x1U << CAN_F1R2_FB28_Pos)       /*!< 0x10000000 */
  9254. #define CAN_F1R2_FB28                        CAN_F1R2_FB28_Msk                 /*!< Filter bit 28 */
  9255. #define CAN_F1R2_FB29_Pos                    (29U)                            
  9256. #define CAN_F1R2_FB29_Msk                    (0x1U << CAN_F1R2_FB29_Pos)       /*!< 0x20000000 */
  9257. #define CAN_F1R2_FB29                        CAN_F1R2_FB29_Msk                 /*!< Filter bit 29 */
  9258. #define CAN_F1R2_FB30_Pos                    (30U)                            
  9259. #define CAN_F1R2_FB30_Msk                    (0x1U << CAN_F1R2_FB30_Pos)       /*!< 0x40000000 */
  9260. #define CAN_F1R2_FB30                        CAN_F1R2_FB30_Msk                 /*!< Filter bit 30 */
  9261. #define CAN_F1R2_FB31_Pos                    (31U)                            
  9262. #define CAN_F1R2_FB31_Msk                    (0x1U << CAN_F1R2_FB31_Pos)       /*!< 0x80000000 */
  9263. #define CAN_F1R2_FB31                        CAN_F1R2_FB31_Msk                 /*!< Filter bit 31 */
  9264.  
  9265. /*******************  Bit definition for CAN_F2R2 register  *******************/
  9266. #define CAN_F2R2_FB0_Pos                     (0U)                              
  9267. #define CAN_F2R2_FB0_Msk                     (0x1U << CAN_F2R2_FB0_Pos)        /*!< 0x00000001 */
  9268. #define CAN_F2R2_FB0                         CAN_F2R2_FB0_Msk                  /*!< Filter bit 0 */
  9269. #define CAN_F2R2_FB1_Pos                     (1U)                              
  9270. #define CAN_F2R2_FB1_Msk                     (0x1U << CAN_F2R2_FB1_Pos)        /*!< 0x00000002 */
  9271. #define CAN_F2R2_FB1                         CAN_F2R2_FB1_Msk                  /*!< Filter bit 1 */
  9272. #define CAN_F2R2_FB2_Pos                     (2U)                              
  9273. #define CAN_F2R2_FB2_Msk                     (0x1U << CAN_F2R2_FB2_Pos)        /*!< 0x00000004 */
  9274. #define CAN_F2R2_FB2                         CAN_F2R2_FB2_Msk                  /*!< Filter bit 2 */
  9275. #define CAN_F2R2_FB3_Pos                     (3U)                              
  9276. #define CAN_F2R2_FB3_Msk                     (0x1U << CAN_F2R2_FB3_Pos)        /*!< 0x00000008 */
  9277. #define CAN_F2R2_FB3                         CAN_F2R2_FB3_Msk                  /*!< Filter bit 3 */
  9278. #define CAN_F2R2_FB4_Pos                     (4U)                              
  9279. #define CAN_F2R2_FB4_Msk                     (0x1U << CAN_F2R2_FB4_Pos)        /*!< 0x00000010 */
  9280. #define CAN_F2R2_FB4                         CAN_F2R2_FB4_Msk                  /*!< Filter bit 4 */
  9281. #define CAN_F2R2_FB5_Pos                     (5U)                              
  9282. #define CAN_F2R2_FB5_Msk                     (0x1U << CAN_F2R2_FB5_Pos)        /*!< 0x00000020 */
  9283. #define CAN_F2R2_FB5                         CAN_F2R2_FB5_Msk                  /*!< Filter bit 5 */
  9284. #define CAN_F2R2_FB6_Pos                     (6U)                              
  9285. #define CAN_F2R2_FB6_Msk                     (0x1U << CAN_F2R2_FB6_Pos)        /*!< 0x00000040 */
  9286. #define CAN_F2R2_FB6                         CAN_F2R2_FB6_Msk                  /*!< Filter bit 6 */
  9287. #define CAN_F2R2_FB7_Pos                     (7U)                              
  9288. #define CAN_F2R2_FB7_Msk                     (0x1U << CAN_F2R2_FB7_Pos)        /*!< 0x00000080 */
  9289. #define CAN_F2R2_FB7                         CAN_F2R2_FB7_Msk                  /*!< Filter bit 7 */
  9290. #define CAN_F2R2_FB8_Pos                     (8U)                              
  9291. #define CAN_F2R2_FB8_Msk                     (0x1U << CAN_F2R2_FB8_Pos)        /*!< 0x00000100 */
  9292. #define CAN_F2R2_FB8                         CAN_F2R2_FB8_Msk                  /*!< Filter bit 8 */
  9293. #define CAN_F2R2_FB9_Pos                     (9U)                              
  9294. #define CAN_F2R2_FB9_Msk                     (0x1U << CAN_F2R2_FB9_Pos)        /*!< 0x00000200 */
  9295. #define CAN_F2R2_FB9                         CAN_F2R2_FB9_Msk                  /*!< Filter bit 9 */
  9296. #define CAN_F2R2_FB10_Pos                    (10U)                            
  9297. #define CAN_F2R2_FB10_Msk                    (0x1U << CAN_F2R2_FB10_Pos)       /*!< 0x00000400 */
  9298. #define CAN_F2R2_FB10                        CAN_F2R2_FB10_Msk                 /*!< Filter bit 10 */
  9299. #define CAN_F2R2_FB11_Pos                    (11U)                            
  9300. #define CAN_F2R2_FB11_Msk                    (0x1U << CAN_F2R2_FB11_Pos)       /*!< 0x00000800 */
  9301. #define CAN_F2R2_FB11                        CAN_F2R2_FB11_Msk                 /*!< Filter bit 11 */
  9302. #define CAN_F2R2_FB12_Pos                    (12U)                            
  9303. #define CAN_F2R2_FB12_Msk                    (0x1U << CAN_F2R2_FB12_Pos)       /*!< 0x00001000 */
  9304. #define CAN_F2R2_FB12                        CAN_F2R2_FB12_Msk                 /*!< Filter bit 12 */
  9305. #define CAN_F2R2_FB13_Pos                    (13U)                            
  9306. #define CAN_F2R2_FB13_Msk                    (0x1U << CAN_F2R2_FB13_Pos)       /*!< 0x00002000 */
  9307. #define CAN_F2R2_FB13                        CAN_F2R2_FB13_Msk                 /*!< Filter bit 13 */
  9308. #define CAN_F2R2_FB14_Pos                    (14U)                            
  9309. #define CAN_F2R2_FB14_Msk                    (0x1U << CAN_F2R2_FB14_Pos)       /*!< 0x00004000 */
  9310. #define CAN_F2R2_FB14                        CAN_F2R2_FB14_Msk                 /*!< Filter bit 14 */
  9311. #define CAN_F2R2_FB15_Pos                    (15U)                            
  9312. #define CAN_F2R2_FB15_Msk                    (0x1U << CAN_F2R2_FB15_Pos)       /*!< 0x00008000 */
  9313. #define CAN_F2R2_FB15                        CAN_F2R2_FB15_Msk                 /*!< Filter bit 15 */
  9314. #define CAN_F2R2_FB16_Pos                    (16U)                            
  9315. #define CAN_F2R2_FB16_Msk                    (0x1U << CAN_F2R2_FB16_Pos)       /*!< 0x00010000 */
  9316. #define CAN_F2R2_FB16                        CAN_F2R2_FB16_Msk                 /*!< Filter bit 16 */
  9317. #define CAN_F2R2_FB17_Pos                    (17U)                            
  9318. #define CAN_F2R2_FB17_Msk                    (0x1U << CAN_F2R2_FB17_Pos)       /*!< 0x00020000 */
  9319. #define CAN_F2R2_FB17                        CAN_F2R2_FB17_Msk                 /*!< Filter bit 17 */
  9320. #define CAN_F2R2_FB18_Pos                    (18U)                            
  9321. #define CAN_F2R2_FB18_Msk                    (0x1U << CAN_F2R2_FB18_Pos)       /*!< 0x00040000 */
  9322. #define CAN_F2R2_FB18                        CAN_F2R2_FB18_Msk                 /*!< Filter bit 18 */
  9323. #define CAN_F2R2_FB19_Pos                    (19U)                            
  9324. #define CAN_F2R2_FB19_Msk                    (0x1U << CAN_F2R2_FB19_Pos)       /*!< 0x00080000 */
  9325. #define CAN_F2R2_FB19                        CAN_F2R2_FB19_Msk                 /*!< Filter bit 19 */
  9326. #define CAN_F2R2_FB20_Pos                    (20U)                            
  9327. #define CAN_F2R2_FB20_Msk                    (0x1U << CAN_F2R2_FB20_Pos)       /*!< 0x00100000 */
  9328. #define CAN_F2R2_FB20                        CAN_F2R2_FB20_Msk                 /*!< Filter bit 20 */
  9329. #define CAN_F2R2_FB21_Pos                    (21U)                            
  9330. #define CAN_F2R2_FB21_Msk                    (0x1U << CAN_F2R2_FB21_Pos)       /*!< 0x00200000 */
  9331. #define CAN_F2R2_FB21                        CAN_F2R2_FB21_Msk                 /*!< Filter bit 21 */
  9332. #define CAN_F2R2_FB22_Pos                    (22U)                            
  9333. #define CAN_F2R2_FB22_Msk                    (0x1U << CAN_F2R2_FB22_Pos)       /*!< 0x00400000 */
  9334. #define CAN_F2R2_FB22                        CAN_F2R2_FB22_Msk                 /*!< Filter bit 22 */
  9335. #define CAN_F2R2_FB23_Pos                    (23U)                            
  9336. #define CAN_F2R2_FB23_Msk                    (0x1U << CAN_F2R2_FB23_Pos)       /*!< 0x00800000 */
  9337. #define CAN_F2R2_FB23                        CAN_F2R2_FB23_Msk                 /*!< Filter bit 23 */
  9338. #define CAN_F2R2_FB24_Pos                    (24U)                            
  9339. #define CAN_F2R2_FB24_Msk                    (0x1U << CAN_F2R2_FB24_Pos)       /*!< 0x01000000 */
  9340. #define CAN_F2R2_FB24                        CAN_F2R2_FB24_Msk                 /*!< Filter bit 24 */
  9341. #define CAN_F2R2_FB25_Pos                    (25U)                            
  9342. #define CAN_F2R2_FB25_Msk                    (0x1U << CAN_F2R2_FB25_Pos)       /*!< 0x02000000 */
  9343. #define CAN_F2R2_FB25                        CAN_F2R2_FB25_Msk                 /*!< Filter bit 25 */
  9344. #define CAN_F2R2_FB26_Pos                    (26U)                            
  9345. #define CAN_F2R2_FB26_Msk                    (0x1U << CAN_F2R2_FB26_Pos)       /*!< 0x04000000 */
  9346. #define CAN_F2R2_FB26                        CAN_F2R2_FB26_Msk                 /*!< Filter bit 26 */
  9347. #define CAN_F2R2_FB27_Pos                    (27U)                            
  9348. #define CAN_F2R2_FB27_Msk                    (0x1U << CAN_F2R2_FB27_Pos)       /*!< 0x08000000 */
  9349. #define CAN_F2R2_FB27                        CAN_F2R2_FB27_Msk                 /*!< Filter bit 27 */
  9350. #define CAN_F2R2_FB28_Pos                    (28U)                            
  9351. #define CAN_F2R2_FB28_Msk                    (0x1U << CAN_F2R2_FB28_Pos)       /*!< 0x10000000 */
  9352. #define CAN_F2R2_FB28                        CAN_F2R2_FB28_Msk                 /*!< Filter bit 28 */
  9353. #define CAN_F2R2_FB29_Pos                    (29U)                            
  9354. #define CAN_F2R2_FB29_Msk                    (0x1U << CAN_F2R2_FB29_Pos)       /*!< 0x20000000 */
  9355. #define CAN_F2R2_FB29                        CAN_F2R2_FB29_Msk                 /*!< Filter bit 29 */
  9356. #define CAN_F2R2_FB30_Pos                    (30U)                            
  9357. #define CAN_F2R2_FB30_Msk                    (0x1U << CAN_F2R2_FB30_Pos)       /*!< 0x40000000 */
  9358. #define CAN_F2R2_FB30                        CAN_F2R2_FB30_Msk                 /*!< Filter bit 30 */
  9359. #define CAN_F2R2_FB31_Pos                    (31U)                            
  9360. #define CAN_F2R2_FB31_Msk                    (0x1U << CAN_F2R2_FB31_Pos)       /*!< 0x80000000 */
  9361. #define CAN_F2R2_FB31                        CAN_F2R2_FB31_Msk                 /*!< Filter bit 31 */
  9362.  
  9363. /*******************  Bit definition for CAN_F3R2 register  *******************/
  9364. #define CAN_F3R2_FB0_Pos                     (0U)                              
  9365. #define CAN_F3R2_FB0_Msk                     (0x1U << CAN_F3R2_FB0_Pos)        /*!< 0x00000001 */
  9366. #define CAN_F3R2_FB0                         CAN_F3R2_FB0_Msk                  /*!< Filter bit 0 */
  9367. #define CAN_F3R2_FB1_Pos                     (1U)                              
  9368. #define CAN_F3R2_FB1_Msk                     (0x1U << CAN_F3R2_FB1_Pos)        /*!< 0x00000002 */
  9369. #define CAN_F3R2_FB1                         CAN_F3R2_FB1_Msk                  /*!< Filter bit 1 */
  9370. #define CAN_F3R2_FB2_Pos                     (2U)                              
  9371. #define CAN_F3R2_FB2_Msk                     (0x1U << CAN_F3R2_FB2_Pos)        /*!< 0x00000004 */
  9372. #define CAN_F3R2_FB2                         CAN_F3R2_FB2_Msk                  /*!< Filter bit 2 */
  9373. #define CAN_F3R2_FB3_Pos                     (3U)                              
  9374. #define CAN_F3R2_FB3_Msk                     (0x1U << CAN_F3R2_FB3_Pos)        /*!< 0x00000008 */
  9375. #define CAN_F3R2_FB3                         CAN_F3R2_FB3_Msk                  /*!< Filter bit 3 */
  9376. #define CAN_F3R2_FB4_Pos                     (4U)                              
  9377. #define CAN_F3R2_FB4_Msk                     (0x1U << CAN_F3R2_FB4_Pos)        /*!< 0x00000010 */
  9378. #define CAN_F3R2_FB4                         CAN_F3R2_FB4_Msk                  /*!< Filter bit 4 */
  9379. #define CAN_F3R2_FB5_Pos                     (5U)                              
  9380. #define CAN_F3R2_FB5_Msk                     (0x1U << CAN_F3R2_FB5_Pos)        /*!< 0x00000020 */
  9381. #define CAN_F3R2_FB5                         CAN_F3R2_FB5_Msk                  /*!< Filter bit 5 */
  9382. #define CAN_F3R2_FB6_Pos                     (6U)                              
  9383. #define CAN_F3R2_FB6_Msk                     (0x1U << CAN_F3R2_FB6_Pos)        /*!< 0x00000040 */
  9384. #define CAN_F3R2_FB6                         CAN_F3R2_FB6_Msk                  /*!< Filter bit 6 */
  9385. #define CAN_F3R2_FB7_Pos                     (7U)                              
  9386. #define CAN_F3R2_FB7_Msk                     (0x1U << CAN_F3R2_FB7_Pos)        /*!< 0x00000080 */
  9387. #define CAN_F3R2_FB7                         CAN_F3R2_FB7_Msk                  /*!< Filter bit 7 */
  9388. #define CAN_F3R2_FB8_Pos                     (8U)                              
  9389. #define CAN_F3R2_FB8_Msk                     (0x1U << CAN_F3R2_FB8_Pos)        /*!< 0x00000100 */
  9390. #define CAN_F3R2_FB8                         CAN_F3R2_FB8_Msk                  /*!< Filter bit 8 */
  9391. #define CAN_F3R2_FB9_Pos                     (9U)                              
  9392. #define CAN_F3R2_FB9_Msk                     (0x1U << CAN_F3R2_FB9_Pos)        /*!< 0x00000200 */
  9393. #define CAN_F3R2_FB9                         CAN_F3R2_FB9_Msk                  /*!< Filter bit 9 */
  9394. #define CAN_F3R2_FB10_Pos                    (10U)                            
  9395. #define CAN_F3R2_FB10_Msk                    (0x1U << CAN_F3R2_FB10_Pos)       /*!< 0x00000400 */
  9396. #define CAN_F3R2_FB10                        CAN_F3R2_FB10_Msk                 /*!< Filter bit 10 */
  9397. #define CAN_F3R2_FB11_Pos                    (11U)                            
  9398. #define CAN_F3R2_FB11_Msk                    (0x1U << CAN_F3R2_FB11_Pos)       /*!< 0x00000800 */
  9399. #define CAN_F3R2_FB11                        CAN_F3R2_FB11_Msk                 /*!< Filter bit 11 */
  9400. #define CAN_F3R2_FB12_Pos                    (12U)                            
  9401. #define CAN_F3R2_FB12_Msk                    (0x1U << CAN_F3R2_FB12_Pos)       /*!< 0x00001000 */
  9402. #define CAN_F3R2_FB12                        CAN_F3R2_FB12_Msk                 /*!< Filter bit 12 */
  9403. #define CAN_F3R2_FB13_Pos                    (13U)                            
  9404. #define CAN_F3R2_FB13_Msk                    (0x1U << CAN_F3R2_FB13_Pos)       /*!< 0x00002000 */
  9405. #define CAN_F3R2_FB13                        CAN_F3R2_FB13_Msk                 /*!< Filter bit 13 */
  9406. #define CAN_F3R2_FB14_Pos                    (14U)                            
  9407. #define CAN_F3R2_FB14_Msk                    (0x1U << CAN_F3R2_FB14_Pos)       /*!< 0x00004000 */
  9408. #define CAN_F3R2_FB14                        CAN_F3R2_FB14_Msk                 /*!< Filter bit 14 */
  9409. #define CAN_F3R2_FB15_Pos                    (15U)                            
  9410. #define CAN_F3R2_FB15_Msk                    (0x1U << CAN_F3R2_FB15_Pos)       /*!< 0x00008000 */
  9411. #define CAN_F3R2_FB15                        CAN_F3R2_FB15_Msk                 /*!< Filter bit 15 */
  9412. #define CAN_F3R2_FB16_Pos                    (16U)                            
  9413. #define CAN_F3R2_FB16_Msk                    (0x1U << CAN_F3R2_FB16_Pos)       /*!< 0x00010000 */
  9414. #define CAN_F3R2_FB16                        CAN_F3R2_FB16_Msk                 /*!< Filter bit 16 */
  9415. #define CAN_F3R2_FB17_Pos                    (17U)                            
  9416. #define CAN_F3R2_FB17_Msk                    (0x1U << CAN_F3R2_FB17_Pos)       /*!< 0x00020000 */
  9417. #define CAN_F3R2_FB17                        CAN_F3R2_FB17_Msk                 /*!< Filter bit 17 */
  9418. #define CAN_F3R2_FB18_Pos                    (18U)                            
  9419. #define CAN_F3R2_FB18_Msk                    (0x1U << CAN_F3R2_FB18_Pos)       /*!< 0x00040000 */
  9420. #define CAN_F3R2_FB18                        CAN_F3R2_FB18_Msk                 /*!< Filter bit 18 */
  9421. #define CAN_F3R2_FB19_Pos                    (19U)                            
  9422. #define CAN_F3R2_FB19_Msk                    (0x1U << CAN_F3R2_FB19_Pos)       /*!< 0x00080000 */
  9423. #define CAN_F3R2_FB19                        CAN_F3R2_FB19_Msk                 /*!< Filter bit 19 */
  9424. #define CAN_F3R2_FB20_Pos                    (20U)                            
  9425. #define CAN_F3R2_FB20_Msk                    (0x1U << CAN_F3R2_FB20_Pos)       /*!< 0x00100000 */
  9426. #define CAN_F3R2_FB20                        CAN_F3R2_FB20_Msk                 /*!< Filter bit 20 */
  9427. #define CAN_F3R2_FB21_Pos                    (21U)                            
  9428. #define CAN_F3R2_FB21_Msk                    (0x1U << CAN_F3R2_FB21_Pos)       /*!< 0x00200000 */
  9429. #define CAN_F3R2_FB21                        CAN_F3R2_FB21_Msk                 /*!< Filter bit 21 */
  9430. #define CAN_F3R2_FB22_Pos                    (22U)                            
  9431. #define CAN_F3R2_FB22_Msk                    (0x1U << CAN_F3R2_FB22_Pos)       /*!< 0x00400000 */
  9432. #define CAN_F3R2_FB22                        CAN_F3R2_FB22_Msk                 /*!< Filter bit 22 */
  9433. #define CAN_F3R2_FB23_Pos                    (23U)                            
  9434. #define CAN_F3R2_FB23_Msk                    (0x1U << CAN_F3R2_FB23_Pos)       /*!< 0x00800000 */
  9435. #define CAN_F3R2_FB23                        CAN_F3R2_FB23_Msk                 /*!< Filter bit 23 */
  9436. #define CAN_F3R2_FB24_Pos                    (24U)                            
  9437. #define CAN_F3R2_FB24_Msk                    (0x1U << CAN_F3R2_FB24_Pos)       /*!< 0x01000000 */
  9438. #define CAN_F3R2_FB24                        CAN_F3R2_FB24_Msk                 /*!< Filter bit 24 */
  9439. #define CAN_F3R2_FB25_Pos                    (25U)                            
  9440. #define CAN_F3R2_FB25_Msk                    (0x1U << CAN_F3R2_FB25_Pos)       /*!< 0x02000000 */
  9441. #define CAN_F3R2_FB25                        CAN_F3R2_FB25_Msk                 /*!< Filter bit 25 */
  9442. #define CAN_F3R2_FB26_Pos                    (26U)                            
  9443. #define CAN_F3R2_FB26_Msk                    (0x1U << CAN_F3R2_FB26_Pos)       /*!< 0x04000000 */
  9444. #define CAN_F3R2_FB26                        CAN_F3R2_FB26_Msk                 /*!< Filter bit 26 */
  9445. #define CAN_F3R2_FB27_Pos                    (27U)                            
  9446. #define CAN_F3R2_FB27_Msk                    (0x1U << CAN_F3R2_FB27_Pos)       /*!< 0x08000000 */
  9447. #define CAN_F3R2_FB27                        CAN_F3R2_FB27_Msk                 /*!< Filter bit 27 */
  9448. #define CAN_F3R2_FB28_Pos                    (28U)                            
  9449. #define CAN_F3R2_FB28_Msk                    (0x1U << CAN_F3R2_FB28_Pos)       /*!< 0x10000000 */
  9450. #define CAN_F3R2_FB28                        CAN_F3R2_FB28_Msk                 /*!< Filter bit 28 */
  9451. #define CAN_F3R2_FB29_Pos                    (29U)                            
  9452. #define CAN_F3R2_FB29_Msk                    (0x1U << CAN_F3R2_FB29_Pos)       /*!< 0x20000000 */
  9453. #define CAN_F3R2_FB29                        CAN_F3R2_FB29_Msk                 /*!< Filter bit 29 */
  9454. #define CAN_F3R2_FB30_Pos                    (30U)                            
  9455. #define CAN_F3R2_FB30_Msk                    (0x1U << CAN_F3R2_FB30_Pos)       /*!< 0x40000000 */
  9456. #define CAN_F3R2_FB30                        CAN_F3R2_FB30_Msk                 /*!< Filter bit 30 */
  9457. #define CAN_F3R2_FB31_Pos                    (31U)                            
  9458. #define CAN_F3R2_FB31_Msk                    (0x1U << CAN_F3R2_FB31_Pos)       /*!< 0x80000000 */
  9459. #define CAN_F3R2_FB31                        CAN_F3R2_FB31_Msk                 /*!< Filter bit 31 */
  9460.  
  9461. /*******************  Bit definition for CAN_F4R2 register  *******************/
  9462. #define CAN_F4R2_FB0_Pos                     (0U)                              
  9463. #define CAN_F4R2_FB0_Msk                     (0x1U << CAN_F4R2_FB0_Pos)        /*!< 0x00000001 */
  9464. #define CAN_F4R2_FB0                         CAN_F4R2_FB0_Msk                  /*!< Filter bit 0 */
  9465. #define CAN_F4R2_FB1_Pos                     (1U)                              
  9466. #define CAN_F4R2_FB1_Msk                     (0x1U << CAN_F4R2_FB1_Pos)        /*!< 0x00000002 */
  9467. #define CAN_F4R2_FB1                         CAN_F4R2_FB1_Msk                  /*!< Filter bit 1 */
  9468. #define CAN_F4R2_FB2_Pos                     (2U)                              
  9469. #define CAN_F4R2_FB2_Msk                     (0x1U << CAN_F4R2_FB2_Pos)        /*!< 0x00000004 */
  9470. #define CAN_F4R2_FB2                         CAN_F4R2_FB2_Msk                  /*!< Filter bit 2 */
  9471. #define CAN_F4R2_FB3_Pos                     (3U)                              
  9472. #define CAN_F4R2_FB3_Msk                     (0x1U << CAN_F4R2_FB3_Pos)        /*!< 0x00000008 */
  9473. #define CAN_F4R2_FB3                         CAN_F4R2_FB3_Msk                  /*!< Filter bit 3 */
  9474. #define CAN_F4R2_FB4_Pos                     (4U)                              
  9475. #define CAN_F4R2_FB4_Msk                     (0x1U << CAN_F4R2_FB4_Pos)        /*!< 0x00000010 */
  9476. #define CAN_F4R2_FB4                         CAN_F4R2_FB4_Msk                  /*!< Filter bit 4 */
  9477. #define CAN_F4R2_FB5_Pos                     (5U)                              
  9478. #define CAN_F4R2_FB5_Msk                     (0x1U << CAN_F4R2_FB5_Pos)        /*!< 0x00000020 */
  9479. #define CAN_F4R2_FB5                         CAN_F4R2_FB5_Msk                  /*!< Filter bit 5 */
  9480. #define CAN_F4R2_FB6_Pos                     (6U)                              
  9481. #define CAN_F4R2_FB6_Msk                     (0x1U << CAN_F4R2_FB6_Pos)        /*!< 0x00000040 */
  9482. #define CAN_F4R2_FB6                         CAN_F4R2_FB6_Msk                  /*!< Filter bit 6 */
  9483. #define CAN_F4R2_FB7_Pos                     (7U)                              
  9484. #define CAN_F4R2_FB7_Msk                     (0x1U << CAN_F4R2_FB7_Pos)        /*!< 0x00000080 */
  9485. #define CAN_F4R2_FB7                         CAN_F4R2_FB7_Msk                  /*!< Filter bit 7 */
  9486. #define CAN_F4R2_FB8_Pos                     (8U)                              
  9487. #define CAN_F4R2_FB8_Msk                     (0x1U << CAN_F4R2_FB8_Pos)        /*!< 0x00000100 */
  9488. #define CAN_F4R2_FB8                         CAN_F4R2_FB8_Msk                  /*!< Filter bit 8 */
  9489. #define CAN_F4R2_FB9_Pos                     (9U)                              
  9490. #define CAN_F4R2_FB9_Msk                     (0x1U << CAN_F4R2_FB9_Pos)        /*!< 0x00000200 */
  9491. #define CAN_F4R2_FB9                         CAN_F4R2_FB9_Msk                  /*!< Filter bit 9 */
  9492. #define CAN_F4R2_FB10_Pos                    (10U)                            
  9493. #define CAN_F4R2_FB10_Msk                    (0x1U << CAN_F4R2_FB10_Pos)       /*!< 0x00000400 */
  9494. #define CAN_F4R2_FB10                        CAN_F4R2_FB10_Msk                 /*!< Filter bit 10 */
  9495. #define CAN_F4R2_FB11_Pos                    (11U)                            
  9496. #define CAN_F4R2_FB11_Msk                    (0x1U << CAN_F4R2_FB11_Pos)       /*!< 0x00000800 */
  9497. #define CAN_F4R2_FB11                        CAN_F4R2_FB11_Msk                 /*!< Filter bit 11 */
  9498. #define CAN_F4R2_FB12_Pos                    (12U)                            
  9499. #define CAN_F4R2_FB12_Msk                    (0x1U << CAN_F4R2_FB12_Pos)       /*!< 0x00001000 */
  9500. #define CAN_F4R2_FB12                        CAN_F4R2_FB12_Msk                 /*!< Filter bit 12 */
  9501. #define CAN_F4R2_FB13_Pos                    (13U)                            
  9502. #define CAN_F4R2_FB13_Msk                    (0x1U << CAN_F4R2_FB13_Pos)       /*!< 0x00002000 */
  9503. #define CAN_F4R2_FB13                        CAN_F4R2_FB13_Msk                 /*!< Filter bit 13 */
  9504. #define CAN_F4R2_FB14_Pos                    (14U)                            
  9505. #define CAN_F4R2_FB14_Msk                    (0x1U << CAN_F4R2_FB14_Pos)       /*!< 0x00004000 */
  9506. #define CAN_F4R2_FB14                        CAN_F4R2_FB14_Msk                 /*!< Filter bit 14 */
  9507. #define CAN_F4R2_FB15_Pos                    (15U)                            
  9508. #define CAN_F4R2_FB15_Msk                    (0x1U << CAN_F4R2_FB15_Pos)       /*!< 0x00008000 */
  9509. #define CAN_F4R2_FB15                        CAN_F4R2_FB15_Msk                 /*!< Filter bit 15 */
  9510. #define CAN_F4R2_FB16_Pos                    (16U)                            
  9511. #define CAN_F4R2_FB16_Msk                    (0x1U << CAN_F4R2_FB16_Pos)       /*!< 0x00010000 */
  9512. #define CAN_F4R2_FB16                        CAN_F4R2_FB16_Msk                 /*!< Filter bit 16 */
  9513. #define CAN_F4R2_FB17_Pos                    (17U)                            
  9514. #define CAN_F4R2_FB17_Msk                    (0x1U << CAN_F4R2_FB17_Pos)       /*!< 0x00020000 */
  9515. #define CAN_F4R2_FB17                        CAN_F4R2_FB17_Msk                 /*!< Filter bit 17 */
  9516. #define CAN_F4R2_FB18_Pos                    (18U)                            
  9517. #define CAN_F4R2_FB18_Msk                    (0x1U << CAN_F4R2_FB18_Pos)       /*!< 0x00040000 */
  9518. #define CAN_F4R2_FB18                        CAN_F4R2_FB18_Msk                 /*!< Filter bit 18 */
  9519. #define CAN_F4R2_FB19_Pos                    (19U)                            
  9520. #define CAN_F4R2_FB19_Msk                    (0x1U << CAN_F4R2_FB19_Pos)       /*!< 0x00080000 */
  9521. #define CAN_F4R2_FB19                        CAN_F4R2_FB19_Msk                 /*!< Filter bit 19 */
  9522. #define CAN_F4R2_FB20_Pos                    (20U)                            
  9523. #define CAN_F4R2_FB20_Msk                    (0x1U << CAN_F4R2_FB20_Pos)       /*!< 0x00100000 */
  9524. #define CAN_F4R2_FB20                        CAN_F4R2_FB20_Msk                 /*!< Filter bit 20 */
  9525. #define CAN_F4R2_FB21_Pos                    (21U)                            
  9526. #define CAN_F4R2_FB21_Msk                    (0x1U << CAN_F4R2_FB21_Pos)       /*!< 0x00200000 */
  9527. #define CAN_F4R2_FB21                        CAN_F4R2_FB21_Msk                 /*!< Filter bit 21 */
  9528. #define CAN_F4R2_FB22_Pos                    (22U)                            
  9529. #define CAN_F4R2_FB22_Msk                    (0x1U << CAN_F4R2_FB22_Pos)       /*!< 0x00400000 */
  9530. #define CAN_F4R2_FB22                        CAN_F4R2_FB22_Msk                 /*!< Filter bit 22 */
  9531. #define CAN_F4R2_FB23_Pos                    (23U)                            
  9532. #define CAN_F4R2_FB23_Msk                    (0x1U << CAN_F4R2_FB23_Pos)       /*!< 0x00800000 */
  9533. #define CAN_F4R2_FB23                        CAN_F4R2_FB23_Msk                 /*!< Filter bit 23 */
  9534. #define CAN_F4R2_FB24_Pos                    (24U)                            
  9535. #define CAN_F4R2_FB24_Msk                    (0x1U << CAN_F4R2_FB24_Pos)       /*!< 0x01000000 */
  9536. #define CAN_F4R2_FB24                        CAN_F4R2_FB24_Msk                 /*!< Filter bit 24 */
  9537. #define CAN_F4R2_FB25_Pos                    (25U)                            
  9538. #define CAN_F4R2_FB25_Msk                    (0x1U << CAN_F4R2_FB25_Pos)       /*!< 0x02000000 */
  9539. #define CAN_F4R2_FB25                        CAN_F4R2_FB25_Msk                 /*!< Filter bit 25 */
  9540. #define CAN_F4R2_FB26_Pos                    (26U)                            
  9541. #define CAN_F4R2_FB26_Msk                    (0x1U << CAN_F4R2_FB26_Pos)       /*!< 0x04000000 */
  9542. #define CAN_F4R2_FB26                        CAN_F4R2_FB26_Msk                 /*!< Filter bit 26 */
  9543. #define CAN_F4R2_FB27_Pos                    (27U)                            
  9544. #define CAN_F4R2_FB27_Msk                    (0x1U << CAN_F4R2_FB27_Pos)       /*!< 0x08000000 */
  9545. #define CAN_F4R2_FB27                        CAN_F4R2_FB27_Msk                 /*!< Filter bit 27 */
  9546. #define CAN_F4R2_FB28_Pos                    (28U)                            
  9547. #define CAN_F4R2_FB28_Msk                    (0x1U << CAN_F4R2_FB28_Pos)       /*!< 0x10000000 */
  9548. #define CAN_F4R2_FB28                        CAN_F4R2_FB28_Msk                 /*!< Filter bit 28 */
  9549. #define CAN_F4R2_FB29_Pos                    (29U)                            
  9550. #define CAN_F4R2_FB29_Msk                    (0x1U << CAN_F4R2_FB29_Pos)       /*!< 0x20000000 */
  9551. #define CAN_F4R2_FB29                        CAN_F4R2_FB29_Msk                 /*!< Filter bit 29 */
  9552. #define CAN_F4R2_FB30_Pos                    (30U)                            
  9553. #define CAN_F4R2_FB30_Msk                    (0x1U << CAN_F4R2_FB30_Pos)       /*!< 0x40000000 */
  9554. #define CAN_F4R2_FB30                        CAN_F4R2_FB30_Msk                 /*!< Filter bit 30 */
  9555. #define CAN_F4R2_FB31_Pos                    (31U)                            
  9556. #define CAN_F4R2_FB31_Msk                    (0x1U << CAN_F4R2_FB31_Pos)       /*!< 0x80000000 */
  9557. #define CAN_F4R2_FB31                        CAN_F4R2_FB31_Msk                 /*!< Filter bit 31 */
  9558.  
  9559. /*******************  Bit definition for CAN_F5R2 register  *******************/
  9560. #define CAN_F5R2_FB0_Pos                     (0U)                              
  9561. #define CAN_F5R2_FB0_Msk                     (0x1U << CAN_F5R2_FB0_Pos)        /*!< 0x00000001 */
  9562. #define CAN_F5R2_FB0                         CAN_F5R2_FB0_Msk                  /*!< Filter bit 0 */
  9563. #define CAN_F5R2_FB1_Pos                     (1U)                              
  9564. #define CAN_F5R2_FB1_Msk                     (0x1U << CAN_F5R2_FB1_Pos)        /*!< 0x00000002 */
  9565. #define CAN_F5R2_FB1                         CAN_F5R2_FB1_Msk                  /*!< Filter bit 1 */
  9566. #define CAN_F5R2_FB2_Pos                     (2U)                              
  9567. #define CAN_F5R2_FB2_Msk                     (0x1U << CAN_F5R2_FB2_Pos)        /*!< 0x00000004 */
  9568. #define CAN_F5R2_FB2                         CAN_F5R2_FB2_Msk                  /*!< Filter bit 2 */
  9569. #define CAN_F5R2_FB3_Pos                     (3U)                              
  9570. #define CAN_F5R2_FB3_Msk                     (0x1U << CAN_F5R2_FB3_Pos)        /*!< 0x00000008 */
  9571. #define CAN_F5R2_FB3                         CAN_F5R2_FB3_Msk                  /*!< Filter bit 3 */
  9572. #define CAN_F5R2_FB4_Pos                     (4U)                              
  9573. #define CAN_F5R2_FB4_Msk                     (0x1U << CAN_F5R2_FB4_Pos)        /*!< 0x00000010 */
  9574. #define CAN_F5R2_FB4                         CAN_F5R2_FB4_Msk                  /*!< Filter bit 4 */
  9575. #define CAN_F5R2_FB5_Pos                     (5U)                              
  9576. #define CAN_F5R2_FB5_Msk                     (0x1U << CAN_F5R2_FB5_Pos)        /*!< 0x00000020 */
  9577. #define CAN_F5R2_FB5                         CAN_F5R2_FB5_Msk                  /*!< Filter bit 5 */
  9578. #define CAN_F5R2_FB6_Pos                     (6U)                              
  9579. #define CAN_F5R2_FB6_Msk                     (0x1U << CAN_F5R2_FB6_Pos)        /*!< 0x00000040 */
  9580. #define CAN_F5R2_FB6                         CAN_F5R2_FB6_Msk                  /*!< Filter bit 6 */
  9581. #define CAN_F5R2_FB7_Pos                     (7U)                              
  9582. #define CAN_F5R2_FB7_Msk                     (0x1U << CAN_F5R2_FB7_Pos)        /*!< 0x00000080 */
  9583. #define CAN_F5R2_FB7                         CAN_F5R2_FB7_Msk                  /*!< Filter bit 7 */
  9584. #define CAN_F5R2_FB8_Pos                     (8U)                              
  9585. #define CAN_F5R2_FB8_Msk                     (0x1U << CAN_F5R2_FB8_Pos)        /*!< 0x00000100 */
  9586. #define CAN_F5R2_FB8                         CAN_F5R2_FB8_Msk                  /*!< Filter bit 8 */
  9587. #define CAN_F5R2_FB9_Pos                     (9U)                              
  9588. #define CAN_F5R2_FB9_Msk                     (0x1U << CAN_F5R2_FB9_Pos)        /*!< 0x00000200 */
  9589. #define CAN_F5R2_FB9                         CAN_F5R2_FB9_Msk                  /*!< Filter bit 9 */
  9590. #define CAN_F5R2_FB10_Pos                    (10U)                            
  9591. #define CAN_F5R2_FB10_Msk                    (0x1U << CAN_F5R2_FB10_Pos)       /*!< 0x00000400 */
  9592. #define CAN_F5R2_FB10                        CAN_F5R2_FB10_Msk                 /*!< Filter bit 10 */
  9593. #define CAN_F5R2_FB11_Pos                    (11U)                            
  9594. #define CAN_F5R2_FB11_Msk                    (0x1U << CAN_F5R2_FB11_Pos)       /*!< 0x00000800 */
  9595. #define CAN_F5R2_FB11                        CAN_F5R2_FB11_Msk                 /*!< Filter bit 11 */
  9596. #define CAN_F5R2_FB12_Pos                    (12U)                            
  9597. #define CAN_F5R2_FB12_Msk                    (0x1U << CAN_F5R2_FB12_Pos)       /*!< 0x00001000 */
  9598. #define CAN_F5R2_FB12                        CAN_F5R2_FB12_Msk                 /*!< Filter bit 12 */
  9599. #define CAN_F5R2_FB13_Pos                    (13U)                            
  9600. #define CAN_F5R2_FB13_Msk                    (0x1U << CAN_F5R2_FB13_Pos)       /*!< 0x00002000 */
  9601. #define CAN_F5R2_FB13                        CAN_F5R2_FB13_Msk                 /*!< Filter bit 13 */
  9602. #define CAN_F5R2_FB14_Pos                    (14U)                            
  9603. #define CAN_F5R2_FB14_Msk                    (0x1U << CAN_F5R2_FB14_Pos)       /*!< 0x00004000 */
  9604. #define CAN_F5R2_FB14                        CAN_F5R2_FB14_Msk                 /*!< Filter bit 14 */
  9605. #define CAN_F5R2_FB15_Pos                    (15U)                            
  9606. #define CAN_F5R2_FB15_Msk                    (0x1U << CAN_F5R2_FB15_Pos)       /*!< 0x00008000 */
  9607. #define CAN_F5R2_FB15                        CAN_F5R2_FB15_Msk                 /*!< Filter bit 15 */
  9608. #define CAN_F5R2_FB16_Pos                    (16U)                            
  9609. #define CAN_F5R2_FB16_Msk                    (0x1U << CAN_F5R2_FB16_Pos)       /*!< 0x00010000 */
  9610. #define CAN_F5R2_FB16                        CAN_F5R2_FB16_Msk                 /*!< Filter bit 16 */
  9611. #define CAN_F5R2_FB17_Pos                    (17U)                            
  9612. #define CAN_F5R2_FB17_Msk                    (0x1U << CAN_F5R2_FB17_Pos)       /*!< 0x00020000 */
  9613. #define CAN_F5R2_FB17                        CAN_F5R2_FB17_Msk                 /*!< Filter bit 17 */
  9614. #define CAN_F5R2_FB18_Pos                    (18U)                            
  9615. #define CAN_F5R2_FB18_Msk                    (0x1U << CAN_F5R2_FB18_Pos)       /*!< 0x00040000 */
  9616. #define CAN_F5R2_FB18                        CAN_F5R2_FB18_Msk                 /*!< Filter bit 18 */
  9617. #define CAN_F5R2_FB19_Pos                    (19U)                            
  9618. #define CAN_F5R2_FB19_Msk                    (0x1U << CAN_F5R2_FB19_Pos)       /*!< 0x00080000 */
  9619. #define CAN_F5R2_FB19                        CAN_F5R2_FB19_Msk                 /*!< Filter bit 19 */
  9620. #define CAN_F5R2_FB20_Pos                    (20U)                            
  9621. #define CAN_F5R2_FB20_Msk                    (0x1U << CAN_F5R2_FB20_Pos)       /*!< 0x00100000 */
  9622. #define CAN_F5R2_FB20                        CAN_F5R2_FB20_Msk                 /*!< Filter bit 20 */
  9623. #define CAN_F5R2_FB21_Pos                    (21U)                            
  9624. #define CAN_F5R2_FB21_Msk                    (0x1U << CAN_F5R2_FB21_Pos)       /*!< 0x00200000 */
  9625. #define CAN_F5R2_FB21                        CAN_F5R2_FB21_Msk                 /*!< Filter bit 21 */
  9626. #define CAN_F5R2_FB22_Pos                    (22U)                            
  9627. #define CAN_F5R2_FB22_Msk                    (0x1U << CAN_F5R2_FB22_Pos)       /*!< 0x00400000 */
  9628. #define CAN_F5R2_FB22                        CAN_F5R2_FB22_Msk                 /*!< Filter bit 22 */
  9629. #define CAN_F5R2_FB23_Pos                    (23U)                            
  9630. #define CAN_F5R2_FB23_Msk                    (0x1U << CAN_F5R2_FB23_Pos)       /*!< 0x00800000 */
  9631. #define CAN_F5R2_FB23                        CAN_F5R2_FB23_Msk                 /*!< Filter bit 23 */
  9632. #define CAN_F5R2_FB24_Pos                    (24U)                            
  9633. #define CAN_F5R2_FB24_Msk                    (0x1U << CAN_F5R2_FB24_Pos)       /*!< 0x01000000 */
  9634. #define CAN_F5R2_FB24                        CAN_F5R2_FB24_Msk                 /*!< Filter bit 24 */
  9635. #define CAN_F5R2_FB25_Pos                    (25U)                            
  9636. #define CAN_F5R2_FB25_Msk                    (0x1U << CAN_F5R2_FB25_Pos)       /*!< 0x02000000 */
  9637. #define CAN_F5R2_FB25                        CAN_F5R2_FB25_Msk                 /*!< Filter bit 25 */
  9638. #define CAN_F5R2_FB26_Pos                    (26U)                            
  9639. #define CAN_F5R2_FB26_Msk                    (0x1U << CAN_F5R2_FB26_Pos)       /*!< 0x04000000 */
  9640. #define CAN_F5R2_FB26                        CAN_F5R2_FB26_Msk                 /*!< Filter bit 26 */
  9641. #define CAN_F5R2_FB27_Pos                    (27U)                            
  9642. #define CAN_F5R2_FB27_Msk                    (0x1U << CAN_F5R2_FB27_Pos)       /*!< 0x08000000 */
  9643. #define CAN_F5R2_FB27                        CAN_F5R2_FB27_Msk                 /*!< Filter bit 27 */
  9644. #define CAN_F5R2_FB28_Pos                    (28U)                            
  9645. #define CAN_F5R2_FB28_Msk                    (0x1U << CAN_F5R2_FB28_Pos)       /*!< 0x10000000 */
  9646. #define CAN_F5R2_FB28                        CAN_F5R2_FB28_Msk                 /*!< Filter bit 28 */
  9647. #define CAN_F5R2_FB29_Pos                    (29U)                            
  9648. #define CAN_F5R2_FB29_Msk                    (0x1U << CAN_F5R2_FB29_Pos)       /*!< 0x20000000 */
  9649. #define CAN_F5R2_FB29                        CAN_F5R2_FB29_Msk                 /*!< Filter bit 29 */
  9650. #define CAN_F5R2_FB30_Pos                    (30U)                            
  9651. #define CAN_F5R2_FB30_Msk                    (0x1U << CAN_F5R2_FB30_Pos)       /*!< 0x40000000 */
  9652. #define CAN_F5R2_FB30                        CAN_F5R2_FB30_Msk                 /*!< Filter bit 30 */
  9653. #define CAN_F5R2_FB31_Pos                    (31U)                            
  9654. #define CAN_F5R2_FB31_Msk                    (0x1U << CAN_F5R2_FB31_Pos)       /*!< 0x80000000 */
  9655. #define CAN_F5R2_FB31                        CAN_F5R2_FB31_Msk                 /*!< Filter bit 31 */
  9656.  
  9657. /*******************  Bit definition for CAN_F6R2 register  *******************/
  9658. #define CAN_F6R2_FB0_Pos                     (0U)                              
  9659. #define CAN_F6R2_FB0_Msk                     (0x1U << CAN_F6R2_FB0_Pos)        /*!< 0x00000001 */
  9660. #define CAN_F6R2_FB0                         CAN_F6R2_FB0_Msk                  /*!< Filter bit 0 */
  9661. #define CAN_F6R2_FB1_Pos                     (1U)                              
  9662. #define CAN_F6R2_FB1_Msk                     (0x1U << CAN_F6R2_FB1_Pos)        /*!< 0x00000002 */
  9663. #define CAN_F6R2_FB1                         CAN_F6R2_FB1_Msk                  /*!< Filter bit 1 */
  9664. #define CAN_F6R2_FB2_Pos                     (2U)                              
  9665. #define CAN_F6R2_FB2_Msk                     (0x1U << CAN_F6R2_FB2_Pos)        /*!< 0x00000004 */
  9666. #define CAN_F6R2_FB2                         CAN_F6R2_FB2_Msk                  /*!< Filter bit 2 */
  9667. #define CAN_F6R2_FB3_Pos                     (3U)                              
  9668. #define CAN_F6R2_FB3_Msk                     (0x1U << CAN_F6R2_FB3_Pos)        /*!< 0x00000008 */
  9669. #define CAN_F6R2_FB3                         CAN_F6R2_FB3_Msk                  /*!< Filter bit 3 */
  9670. #define CAN_F6R2_FB4_Pos                     (4U)                              
  9671. #define CAN_F6R2_FB4_Msk                     (0x1U << CAN_F6R2_FB4_Pos)        /*!< 0x00000010 */
  9672. #define CAN_F6R2_FB4                         CAN_F6R2_FB4_Msk                  /*!< Filter bit 4 */
  9673. #define CAN_F6R2_FB5_Pos                     (5U)                              
  9674. #define CAN_F6R2_FB5_Msk                     (0x1U << CAN_F6R2_FB5_Pos)        /*!< 0x00000020 */
  9675. #define CAN_F6R2_FB5                         CAN_F6R2_FB5_Msk                  /*!< Filter bit 5 */
  9676. #define CAN_F6R2_FB6_Pos                     (6U)                              
  9677. #define CAN_F6R2_FB6_Msk                     (0x1U << CAN_F6R2_FB6_Pos)        /*!< 0x00000040 */
  9678. #define CAN_F6R2_FB6                         CAN_F6R2_FB6_Msk                  /*!< Filter bit 6 */
  9679. #define CAN_F6R2_FB7_Pos                     (7U)                              
  9680. #define CAN_F6R2_FB7_Msk                     (0x1U << CAN_F6R2_FB7_Pos)        /*!< 0x00000080 */
  9681. #define CAN_F6R2_FB7                         CAN_F6R2_FB7_Msk                  /*!< Filter bit 7 */
  9682. #define CAN_F6R2_FB8_Pos                     (8U)                              
  9683. #define CAN_F6R2_FB8_Msk                     (0x1U << CAN_F6R2_FB8_Pos)        /*!< 0x00000100 */
  9684. #define CAN_F6R2_FB8                         CAN_F6R2_FB8_Msk                  /*!< Filter bit 8 */
  9685. #define CAN_F6R2_FB9_Pos                     (9U)                              
  9686. #define CAN_F6R2_FB9_Msk                     (0x1U << CAN_F6R2_FB9_Pos)        /*!< 0x00000200 */
  9687. #define CAN_F6R2_FB9                         CAN_F6R2_FB9_Msk                  /*!< Filter bit 9 */
  9688. #define CAN_F6R2_FB10_Pos                    (10U)                            
  9689. #define CAN_F6R2_FB10_Msk                    (0x1U << CAN_F6R2_FB10_Pos)       /*!< 0x00000400 */
  9690. #define CAN_F6R2_FB10                        CAN_F6R2_FB10_Msk                 /*!< Filter bit 10 */
  9691. #define CAN_F6R2_FB11_Pos                    (11U)                            
  9692. #define CAN_F6R2_FB11_Msk                    (0x1U << CAN_F6R2_FB11_Pos)       /*!< 0x00000800 */
  9693. #define CAN_F6R2_FB11                        CAN_F6R2_FB11_Msk                 /*!< Filter bit 11 */
  9694. #define CAN_F6R2_FB12_Pos                    (12U)                            
  9695. #define CAN_F6R2_FB12_Msk                    (0x1U << CAN_F6R2_FB12_Pos)       /*!< 0x00001000 */
  9696. #define CAN_F6R2_FB12                        CAN_F6R2_FB12_Msk                 /*!< Filter bit 12 */
  9697. #define CAN_F6R2_FB13_Pos                    (13U)                            
  9698. #define CAN_F6R2_FB13_Msk                    (0x1U << CAN_F6R2_FB13_Pos)       /*!< 0x00002000 */
  9699. #define CAN_F6R2_FB13                        CAN_F6R2_FB13_Msk                 /*!< Filter bit 13 */
  9700. #define CAN_F6R2_FB14_Pos                    (14U)                            
  9701. #define CAN_F6R2_FB14_Msk                    (0x1U << CAN_F6R2_FB14_Pos)       /*!< 0x00004000 */
  9702. #define CAN_F6R2_FB14                        CAN_F6R2_FB14_Msk                 /*!< Filter bit 14 */
  9703. #define CAN_F6R2_FB15_Pos                    (15U)                            
  9704. #define CAN_F6R2_FB15_Msk                    (0x1U << CAN_F6R2_FB15_Pos)       /*!< 0x00008000 */
  9705. #define CAN_F6R2_FB15                        CAN_F6R2_FB15_Msk                 /*!< Filter bit 15 */
  9706. #define CAN_F6R2_FB16_Pos                    (16U)                            
  9707. #define CAN_F6R2_FB16_Msk                    (0x1U << CAN_F6R2_FB16_Pos)       /*!< 0x00010000 */
  9708. #define CAN_F6R2_FB16                        CAN_F6R2_FB16_Msk                 /*!< Filter bit 16 */
  9709. #define CAN_F6R2_FB17_Pos                    (17U)                            
  9710. #define CAN_F6R2_FB17_Msk                    (0x1U << CAN_F6R2_FB17_Pos)       /*!< 0x00020000 */
  9711. #define CAN_F6R2_FB17                        CAN_F6R2_FB17_Msk                 /*!< Filter bit 17 */
  9712. #define CAN_F6R2_FB18_Pos                    (18U)                            
  9713. #define CAN_F6R2_FB18_Msk                    (0x1U << CAN_F6R2_FB18_Pos)       /*!< 0x00040000 */
  9714. #define CAN_F6R2_FB18                        CAN_F6R2_FB18_Msk                 /*!< Filter bit 18 */
  9715. #define CAN_F6R2_FB19_Pos                    (19U)                            
  9716. #define CAN_F6R2_FB19_Msk                    (0x1U << CAN_F6R2_FB19_Pos)       /*!< 0x00080000 */
  9717. #define CAN_F6R2_FB19                        CAN_F6R2_FB19_Msk                 /*!< Filter bit 19 */
  9718. #define CAN_F6R2_FB20_Pos                    (20U)                            
  9719. #define CAN_F6R2_FB20_Msk                    (0x1U << CAN_F6R2_FB20_Pos)       /*!< 0x00100000 */
  9720. #define CAN_F6R2_FB20                        CAN_F6R2_FB20_Msk                 /*!< Filter bit 20 */
  9721. #define CAN_F6R2_FB21_Pos                    (21U)                            
  9722. #define CAN_F6R2_FB21_Msk                    (0x1U << CAN_F6R2_FB21_Pos)       /*!< 0x00200000 */
  9723. #define CAN_F6R2_FB21                        CAN_F6R2_FB21_Msk                 /*!< Filter bit 21 */
  9724. #define CAN_F6R2_FB22_Pos                    (22U)                            
  9725. #define CAN_F6R2_FB22_Msk                    (0x1U << CAN_F6R2_FB22_Pos)       /*!< 0x00400000 */
  9726. #define CAN_F6R2_FB22                        CAN_F6R2_FB22_Msk                 /*!< Filter bit 22 */
  9727. #define CAN_F6R2_FB23_Pos                    (23U)                            
  9728. #define CAN_F6R2_FB23_Msk                    (0x1U << CAN_F6R2_FB23_Pos)       /*!< 0x00800000 */
  9729. #define CAN_F6R2_FB23                        CAN_F6R2_FB23_Msk                 /*!< Filter bit 23 */
  9730. #define CAN_F6R2_FB24_Pos                    (24U)                            
  9731. #define CAN_F6R2_FB24_Msk                    (0x1U << CAN_F6R2_FB24_Pos)       /*!< 0x01000000 */
  9732. #define CAN_F6R2_FB24                        CAN_F6R2_FB24_Msk                 /*!< Filter bit 24 */
  9733. #define CAN_F6R2_FB25_Pos                    (25U)                            
  9734. #define CAN_F6R2_FB25_Msk                    (0x1U << CAN_F6R2_FB25_Pos)       /*!< 0x02000000 */
  9735. #define CAN_F6R2_FB25                        CAN_F6R2_FB25_Msk                 /*!< Filter bit 25 */
  9736. #define CAN_F6R2_FB26_Pos                    (26U)                            
  9737. #define CAN_F6R2_FB26_Msk                    (0x1U << CAN_F6R2_FB26_Pos)       /*!< 0x04000000 */
  9738. #define CAN_F6R2_FB26                        CAN_F6R2_FB26_Msk                 /*!< Filter bit 26 */
  9739. #define CAN_F6R2_FB27_Pos                    (27U)                            
  9740. #define CAN_F6R2_FB27_Msk                    (0x1U << CAN_F6R2_FB27_Pos)       /*!< 0x08000000 */
  9741. #define CAN_F6R2_FB27                        CAN_F6R2_FB27_Msk                 /*!< Filter bit 27 */
  9742. #define CAN_F6R2_FB28_Pos                    (28U)                            
  9743. #define CAN_F6R2_FB28_Msk                    (0x1U << CAN_F6R2_FB28_Pos)       /*!< 0x10000000 */
  9744. #define CAN_F6R2_FB28                        CAN_F6R2_FB28_Msk                 /*!< Filter bit 28 */
  9745. #define CAN_F6R2_FB29_Pos                    (29U)                            
  9746. #define CAN_F6R2_FB29_Msk                    (0x1U << CAN_F6R2_FB29_Pos)       /*!< 0x20000000 */
  9747. #define CAN_F6R2_FB29                        CAN_F6R2_FB29_Msk                 /*!< Filter bit 29 */
  9748. #define CAN_F6R2_FB30_Pos                    (30U)                            
  9749. #define CAN_F6R2_FB30_Msk                    (0x1U << CAN_F6R2_FB30_Pos)       /*!< 0x40000000 */
  9750. #define CAN_F6R2_FB30                        CAN_F6R2_FB30_Msk                 /*!< Filter bit 30 */
  9751. #define CAN_F6R2_FB31_Pos                    (31U)                            
  9752. #define CAN_F6R2_FB31_Msk                    (0x1U << CAN_F6R2_FB31_Pos)       /*!< 0x80000000 */
  9753. #define CAN_F6R2_FB31                        CAN_F6R2_FB31_Msk                 /*!< Filter bit 31 */
  9754.  
  9755. /*******************  Bit definition for CAN_F7R2 register  *******************/
  9756. #define CAN_F7R2_FB0_Pos                     (0U)                              
  9757. #define CAN_F7R2_FB0_Msk                     (0x1U << CAN_F7R2_FB0_Pos)        /*!< 0x00000001 */
  9758. #define CAN_F7R2_FB0                         CAN_F7R2_FB0_Msk                  /*!< Filter bit 0 */
  9759. #define CAN_F7R2_FB1_Pos                     (1U)                              
  9760. #define CAN_F7R2_FB1_Msk                     (0x1U << CAN_F7R2_FB1_Pos)        /*!< 0x00000002 */
  9761. #define CAN_F7R2_FB1                         CAN_F7R2_FB1_Msk                  /*!< Filter bit 1 */
  9762. #define CAN_F7R2_FB2_Pos                     (2U)                              
  9763. #define CAN_F7R2_FB2_Msk                     (0x1U << CAN_F7R2_FB2_Pos)        /*!< 0x00000004 */
  9764. #define CAN_F7R2_FB2                         CAN_F7R2_FB2_Msk                  /*!< Filter bit 2 */
  9765. #define CAN_F7R2_FB3_Pos                     (3U)                              
  9766. #define CAN_F7R2_FB3_Msk                     (0x1U << CAN_F7R2_FB3_Pos)        /*!< 0x00000008 */
  9767. #define CAN_F7R2_FB3                         CAN_F7R2_FB3_Msk                  /*!< Filter bit 3 */
  9768. #define CAN_F7R2_FB4_Pos                     (4U)                              
  9769. #define CAN_F7R2_FB4_Msk                     (0x1U << CAN_F7R2_FB4_Pos)        /*!< 0x00000010 */
  9770. #define CAN_F7R2_FB4                         CAN_F7R2_FB4_Msk                  /*!< Filter bit 4 */
  9771. #define CAN_F7R2_FB5_Pos                     (5U)                              
  9772. #define CAN_F7R2_FB5_Msk                     (0x1U << CAN_F7R2_FB5_Pos)        /*!< 0x00000020 */
  9773. #define CAN_F7R2_FB5                         CAN_F7R2_FB5_Msk                  /*!< Filter bit 5 */
  9774. #define CAN_F7R2_FB6_Pos                     (6U)                              
  9775. #define CAN_F7R2_FB6_Msk                     (0x1U << CAN_F7R2_FB6_Pos)        /*!< 0x00000040 */
  9776. #define CAN_F7R2_FB6                         CAN_F7R2_FB6_Msk                  /*!< Filter bit 6 */
  9777. #define CAN_F7R2_FB7_Pos                     (7U)                              
  9778. #define CAN_F7R2_FB7_Msk                     (0x1U << CAN_F7R2_FB7_Pos)        /*!< 0x00000080 */
  9779. #define CAN_F7R2_FB7                         CAN_F7R2_FB7_Msk                  /*!< Filter bit 7 */
  9780. #define CAN_F7R2_FB8_Pos                     (8U)                              
  9781. #define CAN_F7R2_FB8_Msk                     (0x1U << CAN_F7R2_FB8_Pos)        /*!< 0x00000100 */
  9782. #define CAN_F7R2_FB8                         CAN_F7R2_FB8_Msk                  /*!< Filter bit 8 */
  9783. #define CAN_F7R2_FB9_Pos                     (9U)                              
  9784. #define CAN_F7R2_FB9_Msk                     (0x1U << CAN_F7R2_FB9_Pos)        /*!< 0x00000200 */
  9785. #define CAN_F7R2_FB9                         CAN_F7R2_FB9_Msk                  /*!< Filter bit 9 */
  9786. #define CAN_F7R2_FB10_Pos                    (10U)                            
  9787. #define CAN_F7R2_FB10_Msk                    (0x1U << CAN_F7R2_FB10_Pos)       /*!< 0x00000400 */
  9788. #define CAN_F7R2_FB10                        CAN_F7R2_FB10_Msk                 /*!< Filter bit 10 */
  9789. #define CAN_F7R2_FB11_Pos                    (11U)                            
  9790. #define CAN_F7R2_FB11_Msk                    (0x1U << CAN_F7R2_FB11_Pos)       /*!< 0x00000800 */
  9791. #define CAN_F7R2_FB11                        CAN_F7R2_FB11_Msk                 /*!< Filter bit 11 */
  9792. #define CAN_F7R2_FB12_Pos                    (12U)                            
  9793. #define CAN_F7R2_FB12_Msk                    (0x1U << CAN_F7R2_FB12_Pos)       /*!< 0x00001000 */
  9794. #define CAN_F7R2_FB12                        CAN_F7R2_FB12_Msk                 /*!< Filter bit 12 */
  9795. #define CAN_F7R2_FB13_Pos                    (13U)                            
  9796. #define CAN_F7R2_FB13_Msk                    (0x1U << CAN_F7R2_FB13_Pos)       /*!< 0x00002000 */
  9797. #define CAN_F7R2_FB13                        CAN_F7R2_FB13_Msk                 /*!< Filter bit 13 */
  9798. #define CAN_F7R2_FB14_Pos                    (14U)                            
  9799. #define CAN_F7R2_FB14_Msk                    (0x1U << CAN_F7R2_FB14_Pos)       /*!< 0x00004000 */
  9800. #define CAN_F7R2_FB14                        CAN_F7R2_FB14_Msk                 /*!< Filter bit 14 */
  9801. #define CAN_F7R2_FB15_Pos                    (15U)                            
  9802. #define CAN_F7R2_FB15_Msk                    (0x1U << CAN_F7R2_FB15_Pos)       /*!< 0x00008000 */
  9803. #define CAN_F7R2_FB15                        CAN_F7R2_FB15_Msk                 /*!< Filter bit 15 */
  9804. #define CAN_F7R2_FB16_Pos                    (16U)                            
  9805. #define CAN_F7R2_FB16_Msk                    (0x1U << CAN_F7R2_FB16_Pos)       /*!< 0x00010000 */
  9806. #define CAN_F7R2_FB16                        CAN_F7R2_FB16_Msk                 /*!< Filter bit 16 */
  9807. #define CAN_F7R2_FB17_Pos                    (17U)                            
  9808. #define CAN_F7R2_FB17_Msk                    (0x1U << CAN_F7R2_FB17_Pos)       /*!< 0x00020000 */
  9809. #define CAN_F7R2_FB17                        CAN_F7R2_FB17_Msk                 /*!< Filter bit 17 */
  9810. #define CAN_F7R2_FB18_Pos                    (18U)                            
  9811. #define CAN_F7R2_FB18_Msk                    (0x1U << CAN_F7R2_FB18_Pos)       /*!< 0x00040000 */
  9812. #define CAN_F7R2_FB18                        CAN_F7R2_FB18_Msk                 /*!< Filter bit 18 */
  9813. #define CAN_F7R2_FB19_Pos                    (19U)                            
  9814. #define CAN_F7R2_FB19_Msk                    (0x1U << CAN_F7R2_FB19_Pos)       /*!< 0x00080000 */
  9815. #define CAN_F7R2_FB19                        CAN_F7R2_FB19_Msk                 /*!< Filter bit 19 */
  9816. #define CAN_F7R2_FB20_Pos                    (20U)                            
  9817. #define CAN_F7R2_FB20_Msk                    (0x1U << CAN_F7R2_FB20_Pos)       /*!< 0x00100000 */
  9818. #define CAN_F7R2_FB20                        CAN_F7R2_FB20_Msk                 /*!< Filter bit 20 */
  9819. #define CAN_F7R2_FB21_Pos                    (21U)                            
  9820. #define CAN_F7R2_FB21_Msk                    (0x1U << CAN_F7R2_FB21_Pos)       /*!< 0x00200000 */
  9821. #define CAN_F7R2_FB21                        CAN_F7R2_FB21_Msk                 /*!< Filter bit 21 */
  9822. #define CAN_F7R2_FB22_Pos                    (22U)                            
  9823. #define CAN_F7R2_FB22_Msk                    (0x1U << CAN_F7R2_FB22_Pos)       /*!< 0x00400000 */
  9824. #define CAN_F7R2_FB22                        CAN_F7R2_FB22_Msk                 /*!< Filter bit 22 */
  9825. #define CAN_F7R2_FB23_Pos                    (23U)                            
  9826. #define CAN_F7R2_FB23_Msk                    (0x1U << CAN_F7R2_FB23_Pos)       /*!< 0x00800000 */
  9827. #define CAN_F7R2_FB23                        CAN_F7R2_FB23_Msk                 /*!< Filter bit 23 */
  9828. #define CAN_F7R2_FB24_Pos                    (24U)                            
  9829. #define CAN_F7R2_FB24_Msk                    (0x1U << CAN_F7R2_FB24_Pos)       /*!< 0x01000000 */
  9830. #define CAN_F7R2_FB24                        CAN_F7R2_FB24_Msk                 /*!< Filter bit 24 */
  9831. #define CAN_F7R2_FB25_Pos                    (25U)                            
  9832. #define CAN_F7R2_FB25_Msk                    (0x1U << CAN_F7R2_FB25_Pos)       /*!< 0x02000000 */
  9833. #define CAN_F7R2_FB25                        CAN_F7R2_FB25_Msk                 /*!< Filter bit 25 */
  9834. #define CAN_F7R2_FB26_Pos                    (26U)                            
  9835. #define CAN_F7R2_FB26_Msk                    (0x1U << CAN_F7R2_FB26_Pos)       /*!< 0x04000000 */
  9836. #define CAN_F7R2_FB26                        CAN_F7R2_FB26_Msk                 /*!< Filter bit 26 */
  9837. #define CAN_F7R2_FB27_Pos                    (27U)                            
  9838. #define CAN_F7R2_FB27_Msk                    (0x1U << CAN_F7R2_FB27_Pos)       /*!< 0x08000000 */
  9839. #define CAN_F7R2_FB27                        CAN_F7R2_FB27_Msk                 /*!< Filter bit 27 */
  9840. #define CAN_F7R2_FB28_Pos                    (28U)                            
  9841. #define CAN_F7R2_FB28_Msk                    (0x1U << CAN_F7R2_FB28_Pos)       /*!< 0x10000000 */
  9842. #define CAN_F7R2_FB28                        CAN_F7R2_FB28_Msk                 /*!< Filter bit 28 */
  9843. #define CAN_F7R2_FB29_Pos                    (29U)                            
  9844. #define CAN_F7R2_FB29_Msk                    (0x1U << CAN_F7R2_FB29_Pos)       /*!< 0x20000000 */
  9845. #define CAN_F7R2_FB29                        CAN_F7R2_FB29_Msk                 /*!< Filter bit 29 */
  9846. #define CAN_F7R2_FB30_Pos                    (30U)                            
  9847. #define CAN_F7R2_FB30_Msk                    (0x1U << CAN_F7R2_FB30_Pos)       /*!< 0x40000000 */
  9848. #define CAN_F7R2_FB30                        CAN_F7R2_FB30_Msk                 /*!< Filter bit 30 */
  9849. #define CAN_F7R2_FB31_Pos                    (31U)                            
  9850. #define CAN_F7R2_FB31_Msk                    (0x1U << CAN_F7R2_FB31_Pos)       /*!< 0x80000000 */
  9851. #define CAN_F7R2_FB31                        CAN_F7R2_FB31_Msk                 /*!< Filter bit 31 */
  9852.  
  9853. /*******************  Bit definition for CAN_F8R2 register  *******************/
  9854. #define CAN_F8R2_FB0_Pos                     (0U)                              
  9855. #define CAN_F8R2_FB0_Msk                     (0x1U << CAN_F8R2_FB0_Pos)        /*!< 0x00000001 */
  9856. #define CAN_F8R2_FB0                         CAN_F8R2_FB0_Msk                  /*!< Filter bit 0 */
  9857. #define CAN_F8R2_FB1_Pos                     (1U)                              
  9858. #define CAN_F8R2_FB1_Msk                     (0x1U << CAN_F8R2_FB1_Pos)        /*!< 0x00000002 */
  9859. #define CAN_F8R2_FB1                         CAN_F8R2_FB1_Msk                  /*!< Filter bit 1 */
  9860. #define CAN_F8R2_FB2_Pos                     (2U)                              
  9861. #define CAN_F8R2_FB2_Msk                     (0x1U << CAN_F8R2_FB2_Pos)        /*!< 0x00000004 */
  9862. #define CAN_F8R2_FB2                         CAN_F8R2_FB2_Msk                  /*!< Filter bit 2 */
  9863. #define CAN_F8R2_FB3_Pos                     (3U)                              
  9864. #define CAN_F8R2_FB3_Msk                     (0x1U << CAN_F8R2_FB3_Pos)        /*!< 0x00000008 */
  9865. #define CAN_F8R2_FB3                         CAN_F8R2_FB3_Msk                  /*!< Filter bit 3 */
  9866. #define CAN_F8R2_FB4_Pos                     (4U)                              
  9867. #define CAN_F8R2_FB4_Msk                     (0x1U << CAN_F8R2_FB4_Pos)        /*!< 0x00000010 */
  9868. #define CAN_F8R2_FB4                         CAN_F8R2_FB4_Msk                  /*!< Filter bit 4 */
  9869. #define CAN_F8R2_FB5_Pos                     (5U)                              
  9870. #define CAN_F8R2_FB5_Msk                     (0x1U << CAN_F8R2_FB5_Pos)        /*!< 0x00000020 */
  9871. #define CAN_F8R2_FB5                         CAN_F8R2_FB5_Msk                  /*!< Filter bit 5 */
  9872. #define CAN_F8R2_FB6_Pos                     (6U)                              
  9873. #define CAN_F8R2_FB6_Msk                     (0x1U << CAN_F8R2_FB6_Pos)        /*!< 0x00000040 */
  9874. #define CAN_F8R2_FB6                         CAN_F8R2_FB6_Msk                  /*!< Filter bit 6 */
  9875. #define CAN_F8R2_FB7_Pos                     (7U)                              
  9876. #define CAN_F8R2_FB7_Msk                     (0x1U << CAN_F8R2_FB7_Pos)        /*!< 0x00000080 */
  9877. #define CAN_F8R2_FB7                         CAN_F8R2_FB7_Msk                  /*!< Filter bit 7 */
  9878. #define CAN_F8R2_FB8_Pos                     (8U)                              
  9879. #define CAN_F8R2_FB8_Msk                     (0x1U << CAN_F8R2_FB8_Pos)        /*!< 0x00000100 */
  9880. #define CAN_F8R2_FB8                         CAN_F8R2_FB8_Msk                  /*!< Filter bit 8 */
  9881. #define CAN_F8R2_FB9_Pos                     (9U)                              
  9882. #define CAN_F8R2_FB9_Msk                     (0x1U << CAN_F8R2_FB9_Pos)        /*!< 0x00000200 */
  9883. #define CAN_F8R2_FB9                         CAN_F8R2_FB9_Msk                  /*!< Filter bit 9 */
  9884. #define CAN_F8R2_FB10_Pos                    (10U)                            
  9885. #define CAN_F8R2_FB10_Msk                    (0x1U << CAN_F8R2_FB10_Pos)       /*!< 0x00000400 */
  9886. #define CAN_F8R2_FB10                        CAN_F8R2_FB10_Msk                 /*!< Filter bit 10 */
  9887. #define CAN_F8R2_FB11_Pos                    (11U)                            
  9888. #define CAN_F8R2_FB11_Msk                    (0x1U << CAN_F8R2_FB11_Pos)       /*!< 0x00000800 */
  9889. #define CAN_F8R2_FB11                        CAN_F8R2_FB11_Msk                 /*!< Filter bit 11 */
  9890. #define CAN_F8R2_FB12_Pos                    (12U)                            
  9891. #define CAN_F8R2_FB12_Msk                    (0x1U << CAN_F8R2_FB12_Pos)       /*!< 0x00001000 */
  9892. #define CAN_F8R2_FB12                        CAN_F8R2_FB12_Msk                 /*!< Filter bit 12 */
  9893. #define CAN_F8R2_FB13_Pos                    (13U)                            
  9894. #define CAN_F8R2_FB13_Msk                    (0x1U << CAN_F8R2_FB13_Pos)       /*!< 0x00002000 */
  9895. #define CAN_F8R2_FB13                        CAN_F8R2_FB13_Msk                 /*!< Filter bit 13 */
  9896. #define CAN_F8R2_FB14_Pos                    (14U)                            
  9897. #define CAN_F8R2_FB14_Msk                    (0x1U << CAN_F8R2_FB14_Pos)       /*!< 0x00004000 */
  9898. #define CAN_F8R2_FB14                        CAN_F8R2_FB14_Msk                 /*!< Filter bit 14 */
  9899. #define CAN_F8R2_FB15_Pos                    (15U)                            
  9900. #define CAN_F8R2_FB15_Msk                    (0x1U << CAN_F8R2_FB15_Pos)       /*!< 0x00008000 */
  9901. #define CAN_F8R2_FB15                        CAN_F8R2_FB15_Msk                 /*!< Filter bit 15 */
  9902. #define CAN_F8R2_FB16_Pos                    (16U)                            
  9903. #define CAN_F8R2_FB16_Msk                    (0x1U << CAN_F8R2_FB16_Pos)       /*!< 0x00010000 */
  9904. #define CAN_F8R2_FB16                        CAN_F8R2_FB16_Msk                 /*!< Filter bit 16 */
  9905. #define CAN_F8R2_FB17_Pos                    (17U)                            
  9906. #define CAN_F8R2_FB17_Msk                    (0x1U << CAN_F8R2_FB17_Pos)       /*!< 0x00020000 */
  9907. #define CAN_F8R2_FB17                        CAN_F8R2_FB17_Msk                 /*!< Filter bit 17 */
  9908. #define CAN_F8R2_FB18_Pos                    (18U)                            
  9909. #define CAN_F8R2_FB18_Msk                    (0x1U << CAN_F8R2_FB18_Pos)       /*!< 0x00040000 */
  9910. #define CAN_F8R2_FB18                        CAN_F8R2_FB18_Msk                 /*!< Filter bit 18 */
  9911. #define CAN_F8R2_FB19_Pos                    (19U)                            
  9912. #define CAN_F8R2_FB19_Msk                    (0x1U << CAN_F8R2_FB19_Pos)       /*!< 0x00080000 */
  9913. #define CAN_F8R2_FB19                        CAN_F8R2_FB19_Msk                 /*!< Filter bit 19 */
  9914. #define CAN_F8R2_FB20_Pos                    (20U)                            
  9915. #define CAN_F8R2_FB20_Msk                    (0x1U << CAN_F8R2_FB20_Pos)       /*!< 0x00100000 */
  9916. #define CAN_F8R2_FB20                        CAN_F8R2_FB20_Msk                 /*!< Filter bit 20 */
  9917. #define CAN_F8R2_FB21_Pos                    (21U)                            
  9918. #define CAN_F8R2_FB21_Msk                    (0x1U << CAN_F8R2_FB21_Pos)       /*!< 0x00200000 */
  9919. #define CAN_F8R2_FB21                        CAN_F8R2_FB21_Msk                 /*!< Filter bit 21 */
  9920. #define CAN_F8R2_FB22_Pos                    (22U)                            
  9921. #define CAN_F8R2_FB22_Msk                    (0x1U << CAN_F8R2_FB22_Pos)       /*!< 0x00400000 */
  9922. #define CAN_F8R2_FB22                        CAN_F8R2_FB22_Msk                 /*!< Filter bit 22 */
  9923. #define CAN_F8R2_FB23_Pos                    (23U)                            
  9924. #define CAN_F8R2_FB23_Msk                    (0x1U << CAN_F8R2_FB23_Pos)       /*!< 0x00800000 */
  9925. #define CAN_F8R2_FB23                        CAN_F8R2_FB23_Msk                 /*!< Filter bit 23 */
  9926. #define CAN_F8R2_FB24_Pos                    (24U)                            
  9927. #define CAN_F8R2_FB24_Msk                    (0x1U << CAN_F8R2_FB24_Pos)       /*!< 0x01000000 */
  9928. #define CAN_F8R2_FB24                        CAN_F8R2_FB24_Msk                 /*!< Filter bit 24 */
  9929. #define CAN_F8R2_FB25_Pos                    (25U)                            
  9930. #define CAN_F8R2_FB25_Msk                    (0x1U << CAN_F8R2_FB25_Pos)       /*!< 0x02000000 */
  9931. #define CAN_F8R2_FB25                        CAN_F8R2_FB25_Msk                 /*!< Filter bit 25 */
  9932. #define CAN_F8R2_FB26_Pos                    (26U)                            
  9933. #define CAN_F8R2_FB26_Msk                    (0x1U << CAN_F8R2_FB26_Pos)       /*!< 0x04000000 */
  9934. #define CAN_F8R2_FB26                        CAN_F8R2_FB26_Msk                 /*!< Filter bit 26 */
  9935. #define CAN_F8R2_FB27_Pos                    (27U)                            
  9936. #define CAN_F8R2_FB27_Msk                    (0x1U << CAN_F8R2_FB27_Pos)       /*!< 0x08000000 */
  9937. #define CAN_F8R2_FB27                        CAN_F8R2_FB27_Msk                 /*!< Filter bit 27 */
  9938. #define CAN_F8R2_FB28_Pos                    (28U)                            
  9939. #define CAN_F8R2_FB28_Msk                    (0x1U << CAN_F8R2_FB28_Pos)       /*!< 0x10000000 */
  9940. #define CAN_F8R2_FB28                        CAN_F8R2_FB28_Msk                 /*!< Filter bit 28 */
  9941. #define CAN_F8R2_FB29_Pos                    (29U)                            
  9942. #define CAN_F8R2_FB29_Msk                    (0x1U << CAN_F8R2_FB29_Pos)       /*!< 0x20000000 */
  9943. #define CAN_F8R2_FB29                        CAN_F8R2_FB29_Msk                 /*!< Filter bit 29 */
  9944. #define CAN_F8R2_FB30_Pos                    (30U)                            
  9945. #define CAN_F8R2_FB30_Msk                    (0x1U << CAN_F8R2_FB30_Pos)       /*!< 0x40000000 */
  9946. #define CAN_F8R2_FB30                        CAN_F8R2_FB30_Msk                 /*!< Filter bit 30 */
  9947. #define CAN_F8R2_FB31_Pos                    (31U)                            
  9948. #define CAN_F8R2_FB31_Msk                    (0x1U << CAN_F8R2_FB31_Pos)       /*!< 0x80000000 */
  9949. #define CAN_F8R2_FB31                        CAN_F8R2_FB31_Msk                 /*!< Filter bit 31 */
  9950.  
  9951. /*******************  Bit definition for CAN_F9R2 register  *******************/
  9952. #define CAN_F9R2_FB0_Pos                     (0U)                              
  9953. #define CAN_F9R2_FB0_Msk                     (0x1U << CAN_F9R2_FB0_Pos)        /*!< 0x00000001 */
  9954. #define CAN_F9R2_FB0                         CAN_F9R2_FB0_Msk                  /*!< Filter bit 0 */
  9955. #define CAN_F9R2_FB1_Pos                     (1U)                              
  9956. #define CAN_F9R2_FB1_Msk                     (0x1U << CAN_F9R2_FB1_Pos)        /*!< 0x00000002 */
  9957. #define CAN_F9R2_FB1                         CAN_F9R2_FB1_Msk                  /*!< Filter bit 1 */
  9958. #define CAN_F9R2_FB2_Pos                     (2U)                              
  9959. #define CAN_F9R2_FB2_Msk                     (0x1U << CAN_F9R2_FB2_Pos)        /*!< 0x00000004 */
  9960. #define CAN_F9R2_FB2                         CAN_F9R2_FB2_Msk                  /*!< Filter bit 2 */
  9961. #define CAN_F9R2_FB3_Pos                     (3U)                              
  9962. #define CAN_F9R2_FB3_Msk                     (0x1U << CAN_F9R2_FB3_Pos)        /*!< 0x00000008 */
  9963. #define CAN_F9R2_FB3                         CAN_F9R2_FB3_Msk                  /*!< Filter bit 3 */
  9964. #define CAN_F9R2_FB4_Pos                     (4U)                              
  9965. #define CAN_F9R2_FB4_Msk                     (0x1U << CAN_F9R2_FB4_Pos)        /*!< 0x00000010 */
  9966. #define CAN_F9R2_FB4                         CAN_F9R2_FB4_Msk                  /*!< Filter bit 4 */
  9967. #define CAN_F9R2_FB5_Pos                     (5U)                              
  9968. #define CAN_F9R2_FB5_Msk                     (0x1U << CAN_F9R2_FB5_Pos)        /*!< 0x00000020 */
  9969. #define CAN_F9R2_FB5                         CAN_F9R2_FB5_Msk                  /*!< Filter bit 5 */
  9970. #define CAN_F9R2_FB6_Pos                     (6U)                              
  9971. #define CAN_F9R2_FB6_Msk                     (0x1U << CAN_F9R2_FB6_Pos)        /*!< 0x00000040 */
  9972. #define CAN_F9R2_FB6                         CAN_F9R2_FB6_Msk                  /*!< Filter bit 6 */
  9973. #define CAN_F9R2_FB7_Pos                     (7U)                              
  9974. #define CAN_F9R2_FB7_Msk                     (0x1U << CAN_F9R2_FB7_Pos)        /*!< 0x00000080 */
  9975. #define CAN_F9R2_FB7                         CAN_F9R2_FB7_Msk                  /*!< Filter bit 7 */
  9976. #define CAN_F9R2_FB8_Pos                     (8U)                              
  9977. #define CAN_F9R2_FB8_Msk                     (0x1U << CAN_F9R2_FB8_Pos)        /*!< 0x00000100 */
  9978. #define CAN_F9R2_FB8                         CAN_F9R2_FB8_Msk                  /*!< Filter bit 8 */
  9979. #define CAN_F9R2_FB9_Pos                     (9U)                              
  9980. #define CAN_F9R2_FB9_Msk                     (0x1U << CAN_F9R2_FB9_Pos)        /*!< 0x00000200 */
  9981. #define CAN_F9R2_FB9                         CAN_F9R2_FB9_Msk                  /*!< Filter bit 9 */
  9982. #define CAN_F9R2_FB10_Pos                    (10U)                            
  9983. #define CAN_F9R2_FB10_Msk                    (0x1U << CAN_F9R2_FB10_Pos)       /*!< 0x00000400 */
  9984. #define CAN_F9R2_FB10                        CAN_F9R2_FB10_Msk                 /*!< Filter bit 10 */
  9985. #define CAN_F9R2_FB11_Pos                    (11U)                            
  9986. #define CAN_F9R2_FB11_Msk                    (0x1U << CAN_F9R2_FB11_Pos)       /*!< 0x00000800 */
  9987. #define CAN_F9R2_FB11                        CAN_F9R2_FB11_Msk                 /*!< Filter bit 11 */
  9988. #define CAN_F9R2_FB12_Pos                    (12U)                            
  9989. #define CAN_F9R2_FB12_Msk                    (0x1U << CAN_F9R2_FB12_Pos)       /*!< 0x00001000 */
  9990. #define CAN_F9R2_FB12                        CAN_F9R2_FB12_Msk                 /*!< Filter bit 12 */
  9991. #define CAN_F9R2_FB13_Pos                    (13U)                            
  9992. #define CAN_F9R2_FB13_Msk                    (0x1U << CAN_F9R2_FB13_Pos)       /*!< 0x00002000 */
  9993. #define CAN_F9R2_FB13                        CAN_F9R2_FB13_Msk                 /*!< Filter bit 13 */
  9994. #define CAN_F9R2_FB14_Pos                    (14U)                            
  9995. #define CAN_F9R2_FB14_Msk                    (0x1U << CAN_F9R2_FB14_Pos)       /*!< 0x00004000 */
  9996. #define CAN_F9R2_FB14                        CAN_F9R2_FB14_Msk                 /*!< Filter bit 14 */
  9997. #define CAN_F9R2_FB15_Pos                    (15U)                            
  9998. #define CAN_F9R2_FB15_Msk                    (0x1U << CAN_F9R2_FB15_Pos)       /*!< 0x00008000 */
  9999. #define CAN_F9R2_FB15                        CAN_F9R2_FB15_Msk                 /*!< Filter bit 15 */
  10000. #define CAN_F9R2_FB16_Pos                    (16U)                            
  10001. #define CAN_F9R2_FB16_Msk                    (0x1U << CAN_F9R2_FB16_Pos)       /*!< 0x00010000 */
  10002. #define CAN_F9R2_FB16                        CAN_F9R2_FB16_Msk                 /*!< Filter bit 16 */
  10003. #define CAN_F9R2_FB17_Pos                    (17U)                            
  10004. #define CAN_F9R2_FB17_Msk                    (0x1U << CAN_F9R2_FB17_Pos)       /*!< 0x00020000 */
  10005. #define CAN_F9R2_FB17                        CAN_F9R2_FB17_Msk                 /*!< Filter bit 17 */
  10006. #define CAN_F9R2_FB18_Pos                    (18U)                            
  10007. #define CAN_F9R2_FB18_Msk                    (0x1U << CAN_F9R2_FB18_Pos)       /*!< 0x00040000 */
  10008. #define CAN_F9R2_FB18                        CAN_F9R2_FB18_Msk                 /*!< Filter bit 18 */
  10009. #define CAN_F9R2_FB19_Pos                    (19U)                            
  10010. #define CAN_F9R2_FB19_Msk                    (0x1U << CAN_F9R2_FB19_Pos)       /*!< 0x00080000 */
  10011. #define CAN_F9R2_FB19                        CAN_F9R2_FB19_Msk                 /*!< Filter bit 19 */
  10012. #define CAN_F9R2_FB20_Pos                    (20U)                            
  10013. #define CAN_F9R2_FB20_Msk                    (0x1U << CAN_F9R2_FB20_Pos)       /*!< 0x00100000 */
  10014. #define CAN_F9R2_FB20                        CAN_F9R2_FB20_Msk                 /*!< Filter bit 20 */
  10015. #define CAN_F9R2_FB21_Pos                    (21U)                            
  10016. #define CAN_F9R2_FB21_Msk                    (0x1U << CAN_F9R2_FB21_Pos)       /*!< 0x00200000 */
  10017. #define CAN_F9R2_FB21                        CAN_F9R2_FB21_Msk                 /*!< Filter bit 21 */
  10018. #define CAN_F9R2_FB22_Pos                    (22U)                            
  10019. #define CAN_F9R2_FB22_Msk                    (0x1U << CAN_F9R2_FB22_Pos)       /*!< 0x00400000 */
  10020. #define CAN_F9R2_FB22                        CAN_F9R2_FB22_Msk                 /*!< Filter bit 22 */
  10021. #define CAN_F9R2_FB23_Pos                    (23U)                            
  10022. #define CAN_F9R2_FB23_Msk                    (0x1U << CAN_F9R2_FB23_Pos)       /*!< 0x00800000 */
  10023. #define CAN_F9R2_FB23                        CAN_F9R2_FB23_Msk                 /*!< Filter bit 23 */
  10024. #define CAN_F9R2_FB24_Pos                    (24U)                            
  10025. #define CAN_F9R2_FB24_Msk                    (0x1U << CAN_F9R2_FB24_Pos)       /*!< 0x01000000 */
  10026. #define CAN_F9R2_FB24                        CAN_F9R2_FB24_Msk                 /*!< Filter bit 24 */
  10027. #define CAN_F9R2_FB25_Pos                    (25U)                            
  10028. #define CAN_F9R2_FB25_Msk                    (0x1U << CAN_F9R2_FB25_Pos)       /*!< 0x02000000 */
  10029. #define CAN_F9R2_FB25                        CAN_F9R2_FB25_Msk                 /*!< Filter bit 25 */
  10030. #define CAN_F9R2_FB26_Pos                    (26U)                            
  10031. #define CAN_F9R2_FB26_Msk                    (0x1U << CAN_F9R2_FB26_Pos)       /*!< 0x04000000 */
  10032. #define CAN_F9R2_FB26                        CAN_F9R2_FB26_Msk                 /*!< Filter bit 26 */
  10033. #define CAN_F9R2_FB27_Pos                    (27U)                            
  10034. #define CAN_F9R2_FB27_Msk                    (0x1U << CAN_F9R2_FB27_Pos)       /*!< 0x08000000 */
  10035. #define CAN_F9R2_FB27                        CAN_F9R2_FB27_Msk                 /*!< Filter bit 27 */
  10036. #define CAN_F9R2_FB28_Pos                    (28U)                            
  10037. #define CAN_F9R2_FB28_Msk                    (0x1U << CAN_F9R2_FB28_Pos)       /*!< 0x10000000 */
  10038. #define CAN_F9R2_FB28                        CAN_F9R2_FB28_Msk                 /*!< Filter bit 28 */
  10039. #define CAN_F9R2_FB29_Pos                    (29U)                            
  10040. #define CAN_F9R2_FB29_Msk                    (0x1U << CAN_F9R2_FB29_Pos)       /*!< 0x20000000 */
  10041. #define CAN_F9R2_FB29                        CAN_F9R2_FB29_Msk                 /*!< Filter bit 29 */
  10042. #define CAN_F9R2_FB30_Pos                    (30U)                            
  10043. #define CAN_F9R2_FB30_Msk                    (0x1U << CAN_F9R2_FB30_Pos)       /*!< 0x40000000 */
  10044. #define CAN_F9R2_FB30                        CAN_F9R2_FB30_Msk                 /*!< Filter bit 30 */
  10045. #define CAN_F9R2_FB31_Pos                    (31U)                            
  10046. #define CAN_F9R2_FB31_Msk                    (0x1U << CAN_F9R2_FB31_Pos)       /*!< 0x80000000 */
  10047. #define CAN_F9R2_FB31                        CAN_F9R2_FB31_Msk                 /*!< Filter bit 31 */
  10048.  
  10049. /*******************  Bit definition for CAN_F10R2 register  ******************/
  10050. #define CAN_F10R2_FB0_Pos                    (0U)                              
  10051. #define CAN_F10R2_FB0_Msk                    (0x1U << CAN_F10R2_FB0_Pos)       /*!< 0x00000001 */
  10052. #define CAN_F10R2_FB0                        CAN_F10R2_FB0_Msk                 /*!< Filter bit 0 */
  10053. #define CAN_F10R2_FB1_Pos                    (1U)                              
  10054. #define CAN_F10R2_FB1_Msk                    (0x1U << CAN_F10R2_FB1_Pos)       /*!< 0x00000002 */
  10055. #define CAN_F10R2_FB1                        CAN_F10R2_FB1_Msk                 /*!< Filter bit 1 */
  10056. #define CAN_F10R2_FB2_Pos                    (2U)                              
  10057. #define CAN_F10R2_FB2_Msk                    (0x1U << CAN_F10R2_FB2_Pos)       /*!< 0x00000004 */
  10058. #define CAN_F10R2_FB2                        CAN_F10R2_FB2_Msk                 /*!< Filter bit 2 */
  10059. #define CAN_F10R2_FB3_Pos                    (3U)                              
  10060. #define CAN_F10R2_FB3_Msk                    (0x1U << CAN_F10R2_FB3_Pos)       /*!< 0x00000008 */
  10061. #define CAN_F10R2_FB3                        CAN_F10R2_FB3_Msk                 /*!< Filter bit 3 */
  10062. #define CAN_F10R2_FB4_Pos                    (4U)                              
  10063. #define CAN_F10R2_FB4_Msk                    (0x1U << CAN_F10R2_FB4_Pos)       /*!< 0x00000010 */
  10064. #define CAN_F10R2_FB4                        CAN_F10R2_FB4_Msk                 /*!< Filter bit 4 */
  10065. #define CAN_F10R2_FB5_Pos                    (5U)                              
  10066. #define CAN_F10R2_FB5_Msk                    (0x1U << CAN_F10R2_FB5_Pos)       /*!< 0x00000020 */
  10067. #define CAN_F10R2_FB5                        CAN_F10R2_FB5_Msk                 /*!< Filter bit 5 */
  10068. #define CAN_F10R2_FB6_Pos                    (6U)                              
  10069. #define CAN_F10R2_FB6_Msk                    (0x1U << CAN_F10R2_FB6_Pos)       /*!< 0x00000040 */
  10070. #define CAN_F10R2_FB6                        CAN_F10R2_FB6_Msk                 /*!< Filter bit 6 */
  10071. #define CAN_F10R2_FB7_Pos                    (7U)                              
  10072. #define CAN_F10R2_FB7_Msk                    (0x1U << CAN_F10R2_FB7_Pos)       /*!< 0x00000080 */
  10073. #define CAN_F10R2_FB7                        CAN_F10R2_FB7_Msk                 /*!< Filter bit 7 */
  10074. #define CAN_F10R2_FB8_Pos                    (8U)                              
  10075. #define CAN_F10R2_FB8_Msk                    (0x1U << CAN_F10R2_FB8_Pos)       /*!< 0x00000100 */
  10076. #define CAN_F10R2_FB8                        CAN_F10R2_FB8_Msk                 /*!< Filter bit 8 */
  10077. #define CAN_F10R2_FB9_Pos                    (9U)                              
  10078. #define CAN_F10R2_FB9_Msk                    (0x1U << CAN_F10R2_FB9_Pos)       /*!< 0x00000200 */
  10079. #define CAN_F10R2_FB9                        CAN_F10R2_FB9_Msk                 /*!< Filter bit 9 */
  10080. #define CAN_F10R2_FB10_Pos                   (10U)                            
  10081. #define CAN_F10R2_FB10_Msk                   (0x1U << CAN_F10R2_FB10_Pos)      /*!< 0x00000400 */
  10082. #define CAN_F10R2_FB10                       CAN_F10R2_FB10_Msk                /*!< Filter bit 10 */
  10083. #define CAN_F10R2_FB11_Pos                   (11U)                            
  10084. #define CAN_F10R2_FB11_Msk                   (0x1U << CAN_F10R2_FB11_Pos)      /*!< 0x00000800 */
  10085. #define CAN_F10R2_FB11                       CAN_F10R2_FB11_Msk                /*!< Filter bit 11 */
  10086. #define CAN_F10R2_FB12_Pos                   (12U)                            
  10087. #define CAN_F10R2_FB12_Msk                   (0x1U << CAN_F10R2_FB12_Pos)      /*!< 0x00001000 */
  10088. #define CAN_F10R2_FB12                       CAN_F10R2_FB12_Msk                /*!< Filter bit 12 */
  10089. #define CAN_F10R2_FB13_Pos                   (13U)                            
  10090. #define CAN_F10R2_FB13_Msk                   (0x1U << CAN_F10R2_FB13_Pos)      /*!< 0x00002000 */
  10091. #define CAN_F10R2_FB13                       CAN_F10R2_FB13_Msk                /*!< Filter bit 13 */
  10092. #define CAN_F10R2_FB14_Pos                   (14U)                            
  10093. #define CAN_F10R2_FB14_Msk                   (0x1U << CAN_F10R2_FB14_Pos)      /*!< 0x00004000 */
  10094. #define CAN_F10R2_FB14                       CAN_F10R2_FB14_Msk                /*!< Filter bit 14 */
  10095. #define CAN_F10R2_FB15_Pos                   (15U)                            
  10096. #define CAN_F10R2_FB15_Msk                   (0x1U << CAN_F10R2_FB15_Pos)      /*!< 0x00008000 */
  10097. #define CAN_F10R2_FB15                       CAN_F10R2_FB15_Msk                /*!< Filter bit 15 */
  10098. #define CAN_F10R2_FB16_Pos                   (16U)                            
  10099. #define CAN_F10R2_FB16_Msk                   (0x1U << CAN_F10R2_FB16_Pos)      /*!< 0x00010000 */
  10100. #define CAN_F10R2_FB16                       CAN_F10R2_FB16_Msk                /*!< Filter bit 16 */
  10101. #define CAN_F10R2_FB17_Pos                   (17U)                            
  10102. #define CAN_F10R2_FB17_Msk                   (0x1U << CAN_F10R2_FB17_Pos)      /*!< 0x00020000 */
  10103. #define CAN_F10R2_FB17                       CAN_F10R2_FB17_Msk                /*!< Filter bit 17 */
  10104. #define CAN_F10R2_FB18_Pos                   (18U)                            
  10105. #define CAN_F10R2_FB18_Msk                   (0x1U << CAN_F10R2_FB18_Pos)      /*!< 0x00040000 */
  10106. #define CAN_F10R2_FB18                       CAN_F10R2_FB18_Msk                /*!< Filter bit 18 */
  10107. #define CAN_F10R2_FB19_Pos                   (19U)                            
  10108. #define CAN_F10R2_FB19_Msk                   (0x1U << CAN_F10R2_FB19_Pos)      /*!< 0x00080000 */
  10109. #define CAN_F10R2_FB19                       CAN_F10R2_FB19_Msk                /*!< Filter bit 19 */
  10110. #define CAN_F10R2_FB20_Pos                   (20U)                            
  10111. #define CAN_F10R2_FB20_Msk                   (0x1U << CAN_F10R2_FB20_Pos)      /*!< 0x00100000 */
  10112. #define CAN_F10R2_FB20                       CAN_F10R2_FB20_Msk                /*!< Filter bit 20 */
  10113. #define CAN_F10R2_FB21_Pos                   (21U)                            
  10114. #define CAN_F10R2_FB21_Msk                   (0x1U << CAN_F10R2_FB21_Pos)      /*!< 0x00200000 */
  10115. #define CAN_F10R2_FB21                       CAN_F10R2_FB21_Msk                /*!< Filter bit 21 */
  10116. #define CAN_F10R2_FB22_Pos                   (22U)                            
  10117. #define CAN_F10R2_FB22_Msk                   (0x1U << CAN_F10R2_FB22_Pos)      /*!< 0x00400000 */
  10118. #define CAN_F10R2_FB22                       CAN_F10R2_FB22_Msk                /*!< Filter bit 22 */
  10119. #define CAN_F10R2_FB23_Pos                   (23U)                            
  10120. #define CAN_F10R2_FB23_Msk                   (0x1U << CAN_F10R2_FB23_Pos)      /*!< 0x00800000 */
  10121. #define CAN_F10R2_FB23                       CAN_F10R2_FB23_Msk                /*!< Filter bit 23 */
  10122. #define CAN_F10R2_FB24_Pos                   (24U)                            
  10123. #define CAN_F10R2_FB24_Msk                   (0x1U << CAN_F10R2_FB24_Pos)      /*!< 0x01000000 */
  10124. #define CAN_F10R2_FB24                       CAN_F10R2_FB24_Msk                /*!< Filter bit 24 */
  10125. #define CAN_F10R2_FB25_Pos                   (25U)                            
  10126. #define CAN_F10R2_FB25_Msk                   (0x1U << CAN_F10R2_FB25_Pos)      /*!< 0x02000000 */
  10127. #define CAN_F10R2_FB25                       CAN_F10R2_FB25_Msk                /*!< Filter bit 25 */
  10128. #define CAN_F10R2_FB26_Pos                   (26U)                            
  10129. #define CAN_F10R2_FB26_Msk                   (0x1U << CAN_F10R2_FB26_Pos)      /*!< 0x04000000 */
  10130. #define CAN_F10R2_FB26                       CAN_F10R2_FB26_Msk                /*!< Filter bit 26 */
  10131. #define CAN_F10R2_FB27_Pos                   (27U)                            
  10132. #define CAN_F10R2_FB27_Msk                   (0x1U << CAN_F10R2_FB27_Pos)      /*!< 0x08000000 */
  10133. #define CAN_F10R2_FB27                       CAN_F10R2_FB27_Msk                /*!< Filter bit 27 */
  10134. #define CAN_F10R2_FB28_Pos                   (28U)                            
  10135. #define CAN_F10R2_FB28_Msk                   (0x1U << CAN_F10R2_FB28_Pos)      /*!< 0x10000000 */
  10136. #define CAN_F10R2_FB28                       CAN_F10R2_FB28_Msk                /*!< Filter bit 28 */
  10137. #define CAN_F10R2_FB29_Pos                   (29U)                            
  10138. #define CAN_F10R2_FB29_Msk                   (0x1U << CAN_F10R2_FB29_Pos)      /*!< 0x20000000 */
  10139. #define CAN_F10R2_FB29                       CAN_F10R2_FB29_Msk                /*!< Filter bit 29 */
  10140. #define CAN_F10R2_FB30_Pos                   (30U)                            
  10141. #define CAN_F10R2_FB30_Msk                   (0x1U << CAN_F10R2_FB30_Pos)      /*!< 0x40000000 */
  10142. #define CAN_F10R2_FB30                       CAN_F10R2_FB30_Msk                /*!< Filter bit 30 */
  10143. #define CAN_F10R2_FB31_Pos                   (31U)                            
  10144. #define CAN_F10R2_FB31_Msk                   (0x1U << CAN_F10R2_FB31_Pos)      /*!< 0x80000000 */
  10145. #define CAN_F10R2_FB31                       CAN_F10R2_FB31_Msk                /*!< Filter bit 31 */
  10146.  
  10147. /*******************  Bit definition for CAN_F11R2 register  ******************/
  10148. #define CAN_F11R2_FB0_Pos                    (0U)                              
  10149. #define CAN_F11R2_FB0_Msk                    (0x1U << CAN_F11R2_FB0_Pos)       /*!< 0x00000001 */
  10150. #define CAN_F11R2_FB0                        CAN_F11R2_FB0_Msk                 /*!< Filter bit 0 */
  10151. #define CAN_F11R2_FB1_Pos                    (1U)                              
  10152. #define CAN_F11R2_FB1_Msk                    (0x1U << CAN_F11R2_FB1_Pos)       /*!< 0x00000002 */
  10153. #define CAN_F11R2_FB1                        CAN_F11R2_FB1_Msk                 /*!< Filter bit 1 */
  10154. #define CAN_F11R2_FB2_Pos                    (2U)                              
  10155. #define CAN_F11R2_FB2_Msk                    (0x1U << CAN_F11R2_FB2_Pos)       /*!< 0x00000004 */
  10156. #define CAN_F11R2_FB2                        CAN_F11R2_FB2_Msk                 /*!< Filter bit 2 */
  10157. #define CAN_F11R2_FB3_Pos                    (3U)                              
  10158. #define CAN_F11R2_FB3_Msk                    (0x1U << CAN_F11R2_FB3_Pos)       /*!< 0x00000008 */
  10159. #define CAN_F11R2_FB3                        CAN_F11R2_FB3_Msk                 /*!< Filter bit 3 */
  10160. #define CAN_F11R2_FB4_Pos                    (4U)                              
  10161. #define CAN_F11R2_FB4_Msk                    (0x1U << CAN_F11R2_FB4_Pos)       /*!< 0x00000010 */
  10162. #define CAN_F11R2_FB4                        CAN_F11R2_FB4_Msk                 /*!< Filter bit 4 */
  10163. #define CAN_F11R2_FB5_Pos                    (5U)                              
  10164. #define CAN_F11R2_FB5_Msk                    (0x1U << CAN_F11R2_FB5_Pos)       /*!< 0x00000020 */
  10165. #define CAN_F11R2_FB5                        CAN_F11R2_FB5_Msk                 /*!< Filter bit 5 */
  10166. #define CAN_F11R2_FB6_Pos                    (6U)                              
  10167. #define CAN_F11R2_FB6_Msk                    (0x1U << CAN_F11R2_FB6_Pos)       /*!< 0x00000040 */
  10168. #define CAN_F11R2_FB6                        CAN_F11R2_FB6_Msk                 /*!< Filter bit 6 */
  10169. #define CAN_F11R2_FB7_Pos                    (7U)                              
  10170. #define CAN_F11R2_FB7_Msk                    (0x1U << CAN_F11R2_FB7_Pos)       /*!< 0x00000080 */
  10171. #define CAN_F11R2_FB7                        CAN_F11R2_FB7_Msk                 /*!< Filter bit 7 */
  10172. #define CAN_F11R2_FB8_Pos                    (8U)                              
  10173. #define CAN_F11R2_FB8_Msk                    (0x1U << CAN_F11R2_FB8_Pos)       /*!< 0x00000100 */
  10174. #define CAN_F11R2_FB8                        CAN_F11R2_FB8_Msk                 /*!< Filter bit 8 */
  10175. #define CAN_F11R2_FB9_Pos                    (9U)                              
  10176. #define CAN_F11R2_FB9_Msk                    (0x1U << CAN_F11R2_FB9_Pos)       /*!< 0x00000200 */
  10177. #define CAN_F11R2_FB9                        CAN_F11R2_FB9_Msk                 /*!< Filter bit 9 */
  10178. #define CAN_F11R2_FB10_Pos                   (10U)                            
  10179. #define CAN_F11R2_FB10_Msk                   (0x1U << CAN_F11R2_FB10_Pos)      /*!< 0x00000400 */
  10180. #define CAN_F11R2_FB10                       CAN_F11R2_FB10_Msk                /*!< Filter bit 10 */
  10181. #define CAN_F11R2_FB11_Pos                   (11U)                            
  10182. #define CAN_F11R2_FB11_Msk                   (0x1U << CAN_F11R2_FB11_Pos)      /*!< 0x00000800 */
  10183. #define CAN_F11R2_FB11                       CAN_F11R2_FB11_Msk                /*!< Filter bit 11 */
  10184. #define CAN_F11R2_FB12_Pos                   (12U)                            
  10185. #define CAN_F11R2_FB12_Msk                   (0x1U << CAN_F11R2_FB12_Pos)      /*!< 0x00001000 */
  10186. #define CAN_F11R2_FB12                       CAN_F11R2_FB12_Msk                /*!< Filter bit 12 */
  10187. #define CAN_F11R2_FB13_Pos                   (13U)                            
  10188. #define CAN_F11R2_FB13_Msk                   (0x1U << CAN_F11R2_FB13_Pos)      /*!< 0x00002000 */
  10189. #define CAN_F11R2_FB13                       CAN_F11R2_FB13_Msk                /*!< Filter bit 13 */
  10190. #define CAN_F11R2_FB14_Pos                   (14U)                            
  10191. #define CAN_F11R2_FB14_Msk                   (0x1U << CAN_F11R2_FB14_Pos)      /*!< 0x00004000 */
  10192. #define CAN_F11R2_FB14                       CAN_F11R2_FB14_Msk                /*!< Filter bit 14 */
  10193. #define CAN_F11R2_FB15_Pos                   (15U)                            
  10194. #define CAN_F11R2_FB15_Msk                   (0x1U << CAN_F11R2_FB15_Pos)      /*!< 0x00008000 */
  10195. #define CAN_F11R2_FB15                       CAN_F11R2_FB15_Msk                /*!< Filter bit 15 */
  10196. #define CAN_F11R2_FB16_Pos                   (16U)                            
  10197. #define CAN_F11R2_FB16_Msk                   (0x1U << CAN_F11R2_FB16_Pos)      /*!< 0x00010000 */
  10198. #define CAN_F11R2_FB16                       CAN_F11R2_FB16_Msk                /*!< Filter bit 16 */
  10199. #define CAN_F11R2_FB17_Pos                   (17U)                            
  10200. #define CAN_F11R2_FB17_Msk                   (0x1U << CAN_F11R2_FB17_Pos)      /*!< 0x00020000 */
  10201. #define CAN_F11R2_FB17                       CAN_F11R2_FB17_Msk                /*!< Filter bit 17 */
  10202. #define CAN_F11R2_FB18_Pos                   (18U)                            
  10203. #define CAN_F11R2_FB18_Msk                   (0x1U << CAN_F11R2_FB18_Pos)      /*!< 0x00040000 */
  10204. #define CAN_F11R2_FB18                       CAN_F11R2_FB18_Msk                /*!< Filter bit 18 */
  10205. #define CAN_F11R2_FB19_Pos                   (19U)                            
  10206. #define CAN_F11R2_FB19_Msk                   (0x1U << CAN_F11R2_FB19_Pos)      /*!< 0x00080000 */
  10207. #define CAN_F11R2_FB19                       CAN_F11R2_FB19_Msk                /*!< Filter bit 19 */
  10208. #define CAN_F11R2_FB20_Pos                   (20U)                            
  10209. #define CAN_F11R2_FB20_Msk                   (0x1U << CAN_F11R2_FB20_Pos)      /*!< 0x00100000 */
  10210. #define CAN_F11R2_FB20                       CAN_F11R2_FB20_Msk                /*!< Filter bit 20 */
  10211. #define CAN_F11R2_FB21_Pos                   (21U)                            
  10212. #define CAN_F11R2_FB21_Msk                   (0x1U << CAN_F11R2_FB21_Pos)      /*!< 0x00200000 */
  10213. #define CAN_F11R2_FB21                       CAN_F11R2_FB21_Msk                /*!< Filter bit 21 */
  10214. #define CAN_F11R2_FB22_Pos                   (22U)                            
  10215. #define CAN_F11R2_FB22_Msk                   (0x1U << CAN_F11R2_FB22_Pos)      /*!< 0x00400000 */
  10216. #define CAN_F11R2_FB22                       CAN_F11R2_FB22_Msk                /*!< Filter bit 22 */
  10217. #define CAN_F11R2_FB23_Pos                   (23U)                            
  10218. #define CAN_F11R2_FB23_Msk                   (0x1U << CAN_F11R2_FB23_Pos)      /*!< 0x00800000 */
  10219. #define CAN_F11R2_FB23                       CAN_F11R2_FB23_Msk                /*!< Filter bit 23 */
  10220. #define CAN_F11R2_FB24_Pos                   (24U)                            
  10221. #define CAN_F11R2_FB24_Msk                   (0x1U << CAN_F11R2_FB24_Pos)      /*!< 0x01000000 */
  10222. #define CAN_F11R2_FB24                       CAN_F11R2_FB24_Msk                /*!< Filter bit 24 */
  10223. #define CAN_F11R2_FB25_Pos                   (25U)                            
  10224. #define CAN_F11R2_FB25_Msk                   (0x1U << CAN_F11R2_FB25_Pos)      /*!< 0x02000000 */
  10225. #define CAN_F11R2_FB25                       CAN_F11R2_FB25_Msk                /*!< Filter bit 25 */
  10226. #define CAN_F11R2_FB26_Pos                   (26U)                            
  10227. #define CAN_F11R2_FB26_Msk                   (0x1U << CAN_F11R2_FB26_Pos)      /*!< 0x04000000 */
  10228. #define CAN_F11R2_FB26                       CAN_F11R2_FB26_Msk                /*!< Filter bit 26 */
  10229. #define CAN_F11R2_FB27_Pos                   (27U)                            
  10230. #define CAN_F11R2_FB27_Msk                   (0x1U << CAN_F11R2_FB27_Pos)      /*!< 0x08000000 */
  10231. #define CAN_F11R2_FB27                       CAN_F11R2_FB27_Msk                /*!< Filter bit 27 */
  10232. #define CAN_F11R2_FB28_Pos                   (28U)                            
  10233. #define CAN_F11R2_FB28_Msk                   (0x1U << CAN_F11R2_FB28_Pos)      /*!< 0x10000000 */
  10234. #define CAN_F11R2_FB28                       CAN_F11R2_FB28_Msk                /*!< Filter bit 28 */
  10235. #define CAN_F11R2_FB29_Pos                   (29U)                            
  10236. #define CAN_F11R2_FB29_Msk                   (0x1U << CAN_F11R2_FB29_Pos)      /*!< 0x20000000 */
  10237. #define CAN_F11R2_FB29                       CAN_F11R2_FB29_Msk                /*!< Filter bit 29 */
  10238. #define CAN_F11R2_FB30_Pos                   (30U)                            
  10239. #define CAN_F11R2_FB30_Msk                   (0x1U << CAN_F11R2_FB30_Pos)      /*!< 0x40000000 */
  10240. #define CAN_F11R2_FB30                       CAN_F11R2_FB30_Msk                /*!< Filter bit 30 */
  10241. #define CAN_F11R2_FB31_Pos                   (31U)                            
  10242. #define CAN_F11R2_FB31_Msk                   (0x1U << CAN_F11R2_FB31_Pos)      /*!< 0x80000000 */
  10243. #define CAN_F11R2_FB31                       CAN_F11R2_FB31_Msk                /*!< Filter bit 31 */
  10244.  
  10245. /*******************  Bit definition for CAN_F12R2 register  ******************/
  10246. #define CAN_F12R2_FB0_Pos                    (0U)                              
  10247. #define CAN_F12R2_FB0_Msk                    (0x1U << CAN_F12R2_FB0_Pos)       /*!< 0x00000001 */
  10248. #define CAN_F12R2_FB0                        CAN_F12R2_FB0_Msk                 /*!< Filter bit 0 */
  10249. #define CAN_F12R2_FB1_Pos                    (1U)                              
  10250. #define CAN_F12R2_FB1_Msk                    (0x1U << CAN_F12R2_FB1_Pos)       /*!< 0x00000002 */
  10251. #define CAN_F12R2_FB1                        CAN_F12R2_FB1_Msk                 /*!< Filter bit 1 */
  10252. #define CAN_F12R2_FB2_Pos                    (2U)                              
  10253. #define CAN_F12R2_FB2_Msk                    (0x1U << CAN_F12R2_FB2_Pos)       /*!< 0x00000004 */
  10254. #define CAN_F12R2_FB2                        CAN_F12R2_FB2_Msk                 /*!< Filter bit 2 */
  10255. #define CAN_F12R2_FB3_Pos                    (3U)                              
  10256. #define CAN_F12R2_FB3_Msk                    (0x1U << CAN_F12R2_FB3_Pos)       /*!< 0x00000008 */
  10257. #define CAN_F12R2_FB3                        CAN_F12R2_FB3_Msk                 /*!< Filter bit 3 */
  10258. #define CAN_F12R2_FB4_Pos                    (4U)                              
  10259. #define CAN_F12R2_FB4_Msk                    (0x1U << CAN_F12R2_FB4_Pos)       /*!< 0x00000010 */
  10260. #define CAN_F12R2_FB4                        CAN_F12R2_FB4_Msk                 /*!< Filter bit 4 */
  10261. #define CAN_F12R2_FB5_Pos                    (5U)                              
  10262. #define CAN_F12R2_FB5_Msk                    (0x1U << CAN_F12R2_FB5_Pos)       /*!< 0x00000020 */
  10263. #define CAN_F12R2_FB5                        CAN_F12R2_FB5_Msk                 /*!< Filter bit 5 */
  10264. #define CAN_F12R2_FB6_Pos                    (6U)                              
  10265. #define CAN_F12R2_FB6_Msk                    (0x1U << CAN_F12R2_FB6_Pos)       /*!< 0x00000040 */
  10266. #define CAN_F12R2_FB6                        CAN_F12R2_FB6_Msk                 /*!< Filter bit 6 */
  10267. #define CAN_F12R2_FB7_Pos                    (7U)                              
  10268. #define CAN_F12R2_FB7_Msk                    (0x1U << CAN_F12R2_FB7_Pos)       /*!< 0x00000080 */
  10269. #define CAN_F12R2_FB7                        CAN_F12R2_FB7_Msk                 /*!< Filter bit 7 */
  10270. #define CAN_F12R2_FB8_Pos                    (8U)                              
  10271. #define CAN_F12R2_FB8_Msk                    (0x1U << CAN_F12R2_FB8_Pos)       /*!< 0x00000100 */
  10272. #define CAN_F12R2_FB8                        CAN_F12R2_FB8_Msk                 /*!< Filter bit 8 */
  10273. #define CAN_F12R2_FB9_Pos                    (9U)                              
  10274. #define CAN_F12R2_FB9_Msk                    (0x1U << CAN_F12R2_FB9_Pos)       /*!< 0x00000200 */
  10275. #define CAN_F12R2_FB9                        CAN_F12R2_FB9_Msk                 /*!< Filter bit 9 */
  10276. #define CAN_F12R2_FB10_Pos                   (10U)                            
  10277. #define CAN_F12R2_FB10_Msk                   (0x1U << CAN_F12R2_FB10_Pos)      /*!< 0x00000400 */
  10278. #define CAN_F12R2_FB10                       CAN_F12R2_FB10_Msk                /*!< Filter bit 10 */
  10279. #define CAN_F12R2_FB11_Pos                   (11U)                            
  10280. #define CAN_F12R2_FB11_Msk                   (0x1U << CAN_F12R2_FB11_Pos)      /*!< 0x00000800 */
  10281. #define CAN_F12R2_FB11                       CAN_F12R2_FB11_Msk                /*!< Filter bit 11 */
  10282. #define CAN_F12R2_FB12_Pos                   (12U)                            
  10283. #define CAN_F12R2_FB12_Msk                   (0x1U << CAN_F12R2_FB12_Pos)      /*!< 0x00001000 */
  10284. #define CAN_F12R2_FB12                       CAN_F12R2_FB12_Msk                /*!< Filter bit 12 */
  10285. #define CAN_F12R2_FB13_Pos                   (13U)                            
  10286. #define CAN_F12R2_FB13_Msk                   (0x1U << CAN_F12R2_FB13_Pos)      /*!< 0x00002000 */
  10287. #define CAN_F12R2_FB13                       CAN_F12R2_FB13_Msk                /*!< Filter bit 13 */
  10288. #define CAN_F12R2_FB14_Pos                   (14U)                            
  10289. #define CAN_F12R2_FB14_Msk                   (0x1U << CAN_F12R2_FB14_Pos)      /*!< 0x00004000 */
  10290. #define CAN_F12R2_FB14                       CAN_F12R2_FB14_Msk                /*!< Filter bit 14 */
  10291. #define CAN_F12R2_FB15_Pos                   (15U)                            
  10292. #define CAN_F12R2_FB15_Msk                   (0x1U << CAN_F12R2_FB15_Pos)      /*!< 0x00008000 */
  10293. #define CAN_F12R2_FB15                       CAN_F12R2_FB15_Msk                /*!< Filter bit 15 */
  10294. #define CAN_F12R2_FB16_Pos                   (16U)                            
  10295. #define CAN_F12R2_FB16_Msk                   (0x1U << CAN_F12R2_FB16_Pos)      /*!< 0x00010000 */
  10296. #define CAN_F12R2_FB16                       CAN_F12R2_FB16_Msk                /*!< Filter bit 16 */
  10297. #define CAN_F12R2_FB17_Pos                   (17U)                            
  10298. #define CAN_F12R2_FB17_Msk                   (0x1U << CAN_F12R2_FB17_Pos)      /*!< 0x00020000 */
  10299. #define CAN_F12R2_FB17                       CAN_F12R2_FB17_Msk                /*!< Filter bit 17 */
  10300. #define CAN_F12R2_FB18_Pos                   (18U)                            
  10301. #define CAN_F12R2_FB18_Msk                   (0x1U << CAN_F12R2_FB18_Pos)      /*!< 0x00040000 */
  10302. #define CAN_F12R2_FB18                       CAN_F12R2_FB18_Msk                /*!< Filter bit 18 */
  10303. #define CAN_F12R2_FB19_Pos                   (19U)                            
  10304. #define CAN_F12R2_FB19_Msk                   (0x1U << CAN_F12R2_FB19_Pos)      /*!< 0x00080000 */
  10305. #define CAN_F12R2_FB19                       CAN_F12R2_FB19_Msk                /*!< Filter bit 19 */
  10306. #define CAN_F12R2_FB20_Pos                   (20U)                            
  10307. #define CAN_F12R2_FB20_Msk                   (0x1U << CAN_F12R2_FB20_Pos)      /*!< 0x00100000 */
  10308. #define CAN_F12R2_FB20                       CAN_F12R2_FB20_Msk                /*!< Filter bit 20 */
  10309. #define CAN_F12R2_FB21_Pos                   (21U)                            
  10310. #define CAN_F12R2_FB21_Msk                   (0x1U << CAN_F12R2_FB21_Pos)      /*!< 0x00200000 */
  10311. #define CAN_F12R2_FB21                       CAN_F12R2_FB21_Msk                /*!< Filter bit 21 */
  10312. #define CAN_F12R2_FB22_Pos                   (22U)                            
  10313. #define CAN_F12R2_FB22_Msk                   (0x1U << CAN_F12R2_FB22_Pos)      /*!< 0x00400000 */
  10314. #define CAN_F12R2_FB22                       CAN_F12R2_FB22_Msk                /*!< Filter bit 22 */
  10315. #define CAN_F12R2_FB23_Pos                   (23U)                            
  10316. #define CAN_F12R2_FB23_Msk                   (0x1U << CAN_F12R2_FB23_Pos)      /*!< 0x00800000 */
  10317. #define CAN_F12R2_FB23                       CAN_F12R2_FB23_Msk                /*!< Filter bit 23 */
  10318. #define CAN_F12R2_FB24_Pos                   (24U)                            
  10319. #define CAN_F12R2_FB24_Msk                   (0x1U << CAN_F12R2_FB24_Pos)      /*!< 0x01000000 */
  10320. #define CAN_F12R2_FB24                       CAN_F12R2_FB24_Msk                /*!< Filter bit 24 */
  10321. #define CAN_F12R2_FB25_Pos                   (25U)                            
  10322. #define CAN_F12R2_FB25_Msk                   (0x1U << CAN_F12R2_FB25_Pos)      /*!< 0x02000000 */
  10323. #define CAN_F12R2_FB25                       CAN_F12R2_FB25_Msk                /*!< Filter bit 25 */
  10324. #define CAN_F12R2_FB26_Pos                   (26U)                            
  10325. #define CAN_F12R2_FB26_Msk                   (0x1U << CAN_F12R2_FB26_Pos)      /*!< 0x04000000 */
  10326. #define CAN_F12R2_FB26                       CAN_F12R2_FB26_Msk                /*!< Filter bit 26 */
  10327. #define CAN_F12R2_FB27_Pos                   (27U)                            
  10328. #define CAN_F12R2_FB27_Msk                   (0x1U << CAN_F12R2_FB27_Pos)      /*!< 0x08000000 */
  10329. #define CAN_F12R2_FB27                       CAN_F12R2_FB27_Msk                /*!< Filter bit 27 */
  10330. #define CAN_F12R2_FB28_Pos                   (28U)                            
  10331. #define CAN_F12R2_FB28_Msk                   (0x1U << CAN_F12R2_FB28_Pos)      /*!< 0x10000000 */
  10332. #define CAN_F12R2_FB28                       CAN_F12R2_FB28_Msk                /*!< Filter bit 28 */
  10333. #define CAN_F12R2_FB29_Pos                   (29U)                            
  10334. #define CAN_F12R2_FB29_Msk                   (0x1U << CAN_F12R2_FB29_Pos)      /*!< 0x20000000 */
  10335. #define CAN_F12R2_FB29                       CAN_F12R2_FB29_Msk                /*!< Filter bit 29 */
  10336. #define CAN_F12R2_FB30_Pos                   (30U)                            
  10337. #define CAN_F12R2_FB30_Msk                   (0x1U << CAN_F12R2_FB30_Pos)      /*!< 0x40000000 */
  10338. #define CAN_F12R2_FB30                       CAN_F12R2_FB30_Msk                /*!< Filter bit 30 */
  10339. #define CAN_F12R2_FB31_Pos                   (31U)                            
  10340. #define CAN_F12R2_FB31_Msk                   (0x1U << CAN_F12R2_FB31_Pos)      /*!< 0x80000000 */
  10341. #define CAN_F12R2_FB31                       CAN_F12R2_FB31_Msk                /*!< Filter bit 31 */
  10342.  
  10343. /*******************  Bit definition for CAN_F13R2 register  ******************/
  10344. #define CAN_F13R2_FB0_Pos                    (0U)                              
  10345. #define CAN_F13R2_FB0_Msk                    (0x1U << CAN_F13R2_FB0_Pos)       /*!< 0x00000001 */
  10346. #define CAN_F13R2_FB0                        CAN_F13R2_FB0_Msk                 /*!< Filter bit 0 */
  10347. #define CAN_F13R2_FB1_Pos                    (1U)                              
  10348. #define CAN_F13R2_FB1_Msk                    (0x1U << CAN_F13R2_FB1_Pos)       /*!< 0x00000002 */
  10349. #define CAN_F13R2_FB1                        CAN_F13R2_FB1_Msk                 /*!< Filter bit 1 */
  10350. #define CAN_F13R2_FB2_Pos                    (2U)                              
  10351. #define CAN_F13R2_FB2_Msk                    (0x1U << CAN_F13R2_FB2_Pos)       /*!< 0x00000004 */
  10352. #define CAN_F13R2_FB2                        CAN_F13R2_FB2_Msk                 /*!< Filter bit 2 */
  10353. #define CAN_F13R2_FB3_Pos                    (3U)                              
  10354. #define CAN_F13R2_FB3_Msk                    (0x1U << CAN_F13R2_FB3_Pos)       /*!< 0x00000008 */
  10355. #define CAN_F13R2_FB3                        CAN_F13R2_FB3_Msk                 /*!< Filter bit 3 */
  10356. #define CAN_F13R2_FB4_Pos                    (4U)                              
  10357. #define CAN_F13R2_FB4_Msk                    (0x1U << CAN_F13R2_FB4_Pos)       /*!< 0x00000010 */
  10358. #define CAN_F13R2_FB4                        CAN_F13R2_FB4_Msk                 /*!< Filter bit 4 */
  10359. #define CAN_F13R2_FB5_Pos                    (5U)                              
  10360. #define CAN_F13R2_FB5_Msk                    (0x1U << CAN_F13R2_FB5_Pos)       /*!< 0x00000020 */
  10361. #define CAN_F13R2_FB5                        CAN_F13R2_FB5_Msk                 /*!< Filter bit 5 */
  10362. #define CAN_F13R2_FB6_Pos                    (6U)                              
  10363. #define CAN_F13R2_FB6_Msk                    (0x1U << CAN_F13R2_FB6_Pos)       /*!< 0x00000040 */
  10364. #define CAN_F13R2_FB6                        CAN_F13R2_FB6_Msk                 /*!< Filter bit 6 */
  10365. #define CAN_F13R2_FB7_Pos                    (7U)                              
  10366. #define CAN_F13R2_FB7_Msk                    (0x1U << CAN_F13R2_FB7_Pos)       /*!< 0x00000080 */
  10367. #define CAN_F13R2_FB7                        CAN_F13R2_FB7_Msk                 /*!< Filter bit 7 */
  10368. #define CAN_F13R2_FB8_Pos                    (8U)                              
  10369. #define CAN_F13R2_FB8_Msk                    (0x1U << CAN_F13R2_FB8_Pos)       /*!< 0x00000100 */
  10370. #define CAN_F13R2_FB8                        CAN_F13R2_FB8_Msk                 /*!< Filter bit 8 */
  10371. #define CAN_F13R2_FB9_Pos                    (9U)                              
  10372. #define CAN_F13R2_FB9_Msk                    (0x1U << CAN_F13R2_FB9_Pos)       /*!< 0x00000200 */
  10373. #define CAN_F13R2_FB9                        CAN_F13R2_FB9_Msk                 /*!< Filter bit 9 */
  10374. #define CAN_F13R2_FB10_Pos                   (10U)                            
  10375. #define CAN_F13R2_FB10_Msk                   (0x1U << CAN_F13R2_FB10_Pos)      /*!< 0x00000400 */
  10376. #define CAN_F13R2_FB10                       CAN_F13R2_FB10_Msk                /*!< Filter bit 10 */
  10377. #define CAN_F13R2_FB11_Pos                   (11U)                            
  10378. #define CAN_F13R2_FB11_Msk                   (0x1U << CAN_F13R2_FB11_Pos)      /*!< 0x00000800 */
  10379. #define CAN_F13R2_FB11                       CAN_F13R2_FB11_Msk                /*!< Filter bit 11 */
  10380. #define CAN_F13R2_FB12_Pos                   (12U)                            
  10381. #define CAN_F13R2_FB12_Msk                   (0x1U << CAN_F13R2_FB12_Pos)      /*!< 0x00001000 */
  10382. #define CAN_F13R2_FB12                       CAN_F13R2_FB12_Msk                /*!< Filter bit 12 */
  10383. #define CAN_F13R2_FB13_Pos                   (13U)                            
  10384. #define CAN_F13R2_FB13_Msk                   (0x1U << CAN_F13R2_FB13_Pos)      /*!< 0x00002000 */
  10385. #define CAN_F13R2_FB13                       CAN_F13R2_FB13_Msk                /*!< Filter bit 13 */
  10386. #define CAN_F13R2_FB14_Pos                   (14U)                            
  10387. #define CAN_F13R2_FB14_Msk                   (0x1U << CAN_F13R2_FB14_Pos)      /*!< 0x00004000 */
  10388. #define CAN_F13R2_FB14                       CAN_F13R2_FB14_Msk                /*!< Filter bit 14 */
  10389. #define CAN_F13R2_FB15_Pos                   (15U)                            
  10390. #define CAN_F13R2_FB15_Msk                   (0x1U << CAN_F13R2_FB15_Pos)      /*!< 0x00008000 */
  10391. #define CAN_F13R2_FB15                       CAN_F13R2_FB15_Msk                /*!< Filter bit 15 */
  10392. #define CAN_F13R2_FB16_Pos                   (16U)                            
  10393. #define CAN_F13R2_FB16_Msk                   (0x1U << CAN_F13R2_FB16_Pos)      /*!< 0x00010000 */
  10394. #define CAN_F13R2_FB16                       CAN_F13R2_FB16_Msk                /*!< Filter bit 16 */
  10395. #define CAN_F13R2_FB17_Pos                   (17U)                            
  10396. #define CAN_F13R2_FB17_Msk                   (0x1U << CAN_F13R2_FB17_Pos)      /*!< 0x00020000 */
  10397. #define CAN_F13R2_FB17                       CAN_F13R2_FB17_Msk                /*!< Filter bit 17 */
  10398. #define CAN_F13R2_FB18_Pos                   (18U)                            
  10399. #define CAN_F13R2_FB18_Msk                   (0x1U << CAN_F13R2_FB18_Pos)      /*!< 0x00040000 */
  10400. #define CAN_F13R2_FB18                       CAN_F13R2_FB18_Msk                /*!< Filter bit 18 */
  10401. #define CAN_F13R2_FB19_Pos                   (19U)                            
  10402. #define CAN_F13R2_FB19_Msk                   (0x1U << CAN_F13R2_FB19_Pos)      /*!< 0x00080000 */
  10403. #define CAN_F13R2_FB19                       CAN_F13R2_FB19_Msk                /*!< Filter bit 19 */
  10404. #define CAN_F13R2_FB20_Pos                   (20U)                            
  10405. #define CAN_F13R2_FB20_Msk                   (0x1U << CAN_F13R2_FB20_Pos)      /*!< 0x00100000 */
  10406. #define CAN_F13R2_FB20                       CAN_F13R2_FB20_Msk                /*!< Filter bit 20 */
  10407. #define CAN_F13R2_FB21_Pos                   (21U)                            
  10408. #define CAN_F13R2_FB21_Msk                   (0x1U << CAN_F13R2_FB21_Pos)      /*!< 0x00200000 */
  10409. #define CAN_F13R2_FB21                       CAN_F13R2_FB21_Msk                /*!< Filter bit 21 */
  10410. #define CAN_F13R2_FB22_Pos                   (22U)                            
  10411. #define CAN_F13R2_FB22_Msk                   (0x1U << CAN_F13R2_FB22_Pos)      /*!< 0x00400000 */
  10412. #define CAN_F13R2_FB22                       CAN_F13R2_FB22_Msk                /*!< Filter bit 22 */
  10413. #define CAN_F13R2_FB23_Pos                   (23U)                            
  10414. #define CAN_F13R2_FB23_Msk                   (0x1U << CAN_F13R2_FB23_Pos)      /*!< 0x00800000 */
  10415. #define CAN_F13R2_FB23                       CAN_F13R2_FB23_Msk                /*!< Filter bit 23 */
  10416. #define CAN_F13R2_FB24_Pos                   (24U)                            
  10417. #define CAN_F13R2_FB24_Msk                   (0x1U << CAN_F13R2_FB24_Pos)      /*!< 0x01000000 */
  10418. #define CAN_F13R2_FB24                       CAN_F13R2_FB24_Msk                /*!< Filter bit 24 */
  10419. #define CAN_F13R2_FB25_Pos                   (25U)                            
  10420. #define CAN_F13R2_FB25_Msk                   (0x1U << CAN_F13R2_FB25_Pos)      /*!< 0x02000000 */
  10421. #define CAN_F13R2_FB25                       CAN_F13R2_FB25_Msk                /*!< Filter bit 25 */
  10422. #define CAN_F13R2_FB26_Pos                   (26U)                            
  10423. #define CAN_F13R2_FB26_Msk                   (0x1U << CAN_F13R2_FB26_Pos)      /*!< 0x04000000 */
  10424. #define CAN_F13R2_FB26                       CAN_F13R2_FB26_Msk                /*!< Filter bit 26 */
  10425. #define CAN_F13R2_FB27_Pos                   (27U)                            
  10426. #define CAN_F13R2_FB27_Msk                   (0x1U << CAN_F13R2_FB27_Pos)      /*!< 0x08000000 */
  10427. #define CAN_F13R2_FB27                       CAN_F13R2_FB27_Msk                /*!< Filter bit 27 */
  10428. #define CAN_F13R2_FB28_Pos                   (28U)                            
  10429. #define CAN_F13R2_FB28_Msk                   (0x1U << CAN_F13R2_FB28_Pos)      /*!< 0x10000000 */
  10430. #define CAN_F13R2_FB28                       CAN_F13R2_FB28_Msk                /*!< Filter bit 28 */
  10431. #define CAN_F13R2_FB29_Pos                   (29U)                            
  10432. #define CAN_F13R2_FB29_Msk                   (0x1U << CAN_F13R2_FB29_Pos)      /*!< 0x20000000 */
  10433. #define CAN_F13R2_FB29                       CAN_F13R2_FB29_Msk                /*!< Filter bit 29 */
  10434. #define CAN_F13R2_FB30_Pos                   (30U)                            
  10435. #define CAN_F13R2_FB30_Msk                   (0x1U << CAN_F13R2_FB30_Pos)      /*!< 0x40000000 */
  10436. #define CAN_F13R2_FB30                       CAN_F13R2_FB30_Msk                /*!< Filter bit 30 */
  10437. #define CAN_F13R2_FB31_Pos                   (31U)                            
  10438. #define CAN_F13R2_FB31_Msk                   (0x1U << CAN_F13R2_FB31_Pos)      /*!< 0x80000000 */
  10439. #define CAN_F13R2_FB31                       CAN_F13R2_FB31_Msk                /*!< Filter bit 31 */
  10440.  
  10441. /******************************************************************************/
  10442. /*                                                                            */
  10443. /*                        Serial Peripheral Interface                         */
  10444. /*                                                                            */
  10445. /******************************************************************************/
  10446. /*
  10447.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 serie)
  10448.  */
  10449. #define SPI_I2S_SUPPORT       /*!< I2S support */
  10450. /*******************  Bit definition for SPI_CR1 register  ********************/
  10451. #define SPI_CR1_CPHA_Pos                    (0U)                              
  10452. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  10453. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  10454. #define SPI_CR1_CPOL_Pos                    (1U)                              
  10455. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  10456. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  10457. #define SPI_CR1_MSTR_Pos                    (2U)                              
  10458. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  10459. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  10460.  
  10461. #define SPI_CR1_BR_Pos                      (3U)                              
  10462. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  10463. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  10464. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  10465. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  10466. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  10467.  
  10468. #define SPI_CR1_SPE_Pos                     (6U)                              
  10469. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  10470. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  10471. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  10472. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  10473. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  10474. #define SPI_CR1_SSI_Pos                     (8U)                              
  10475. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  10476. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  10477. #define SPI_CR1_SSM_Pos                     (9U)                              
  10478. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  10479. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  10480. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  10481. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  10482. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  10483. #define SPI_CR1_DFF_Pos                     (11U)                              
  10484. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  10485. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  10486. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  10487. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  10488. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  10489. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  10490. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  10491. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  10492. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  10493. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  10494. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  10495. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  10496. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  10497. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  10498.  
  10499. /*******************  Bit definition for SPI_CR2 register  ********************/
  10500. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  10501. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  10502. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  10503. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  10504. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  10505. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  10506. #define SPI_CR2_SSOE_Pos                    (2U)                              
  10507. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  10508. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  10509. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  10510. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  10511. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  10512. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  10513. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  10514. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  10515. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  10516. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  10517. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  10518.  
  10519. /********************  Bit definition for SPI_SR register  ********************/
  10520. #define SPI_SR_RXNE_Pos                     (0U)                              
  10521. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  10522. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  10523. #define SPI_SR_TXE_Pos                      (1U)                              
  10524. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  10525. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  10526. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  10527. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  10528. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  10529. #define SPI_SR_UDR_Pos                      (3U)                              
  10530. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  10531. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  10532. #define SPI_SR_CRCERR_Pos                   (4U)                              
  10533. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  10534. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  10535. #define SPI_SR_MODF_Pos                     (5U)                              
  10536. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  10537. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  10538. #define SPI_SR_OVR_Pos                      (6U)                              
  10539. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  10540. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  10541. #define SPI_SR_BSY_Pos                      (7U)                              
  10542. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  10543. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  10544.  
  10545. /********************  Bit definition for SPI_DR register  ********************/
  10546. #define SPI_DR_DR_Pos                       (0U)                              
  10547. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  10548. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  10549.  
  10550. /*******************  Bit definition for SPI_CRCPR register  ******************/
  10551. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  10552. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  10553. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  10554.  
  10555. /******************  Bit definition for SPI_RXCRCR register  ******************/
  10556. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  10557. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  10558. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  10559.  
  10560. /******************  Bit definition for SPI_TXCRCR register  ******************/
  10561. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  10562. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  10563. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  10564.  
  10565. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  10566. #define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
  10567. #define SPI_I2SCFGR_CHLEN_Msk               (0x1U << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
  10568. #define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!< Channel length (number of bits per audio channel) */
  10569.  
  10570. #define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
  10571. #define SPI_I2SCFGR_DATLEN_Msk              (0x3U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
  10572. #define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!< DATLEN[1:0] bits (Data length to be transferred) */
  10573. #define SPI_I2SCFGR_DATLEN_0                (0x1U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
  10574. #define SPI_I2SCFGR_DATLEN_1                (0x2U << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
  10575.  
  10576. #define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
  10577. #define SPI_I2SCFGR_CKPOL_Msk               (0x1U << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
  10578. #define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!< steady state clock polarity */
  10579.  
  10580. #define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
  10581. #define SPI_I2SCFGR_I2SSTD_Msk              (0x3U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
  10582. #define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!< I2SSTD[1:0] bits (I2S standard selection) */
  10583. #define SPI_I2SCFGR_I2SSTD_0                (0x1U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
  10584. #define SPI_I2SCFGR_I2SSTD_1                (0x2U << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
  10585.  
  10586. #define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
  10587. #define SPI_I2SCFGR_PCMSYNC_Msk             (0x1U << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
  10588. #define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!< PCM frame synchronization */
  10589.  
  10590. #define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
  10591. #define SPI_I2SCFGR_I2SCFG_Msk              (0x3U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
  10592. #define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!< I2SCFG[1:0] bits (I2S configuration mode) */
  10593. #define SPI_I2SCFGR_I2SCFG_0                (0x1U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
  10594. #define SPI_I2SCFGR_I2SCFG_1                (0x2U << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
  10595.  
  10596. #define SPI_I2SCFGR_I2SE_Pos                (10U)                              
  10597. #define SPI_I2SCFGR_I2SE_Msk                (0x1U << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
  10598. #define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!< I2S Enable */
  10599. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  10600. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1U << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  10601. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  10602.  
  10603. /******************  Bit definition for SPI_I2SPR register  *******************/
  10604. #define SPI_I2SPR_I2SDIV_Pos                (0U)                              
  10605. #define SPI_I2SPR_I2SDIV_Msk                (0xFFU << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
  10606. #define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!< I2S Linear prescaler */
  10607. #define SPI_I2SPR_ODD_Pos                   (8U)                              
  10608. #define SPI_I2SPR_ODD_Msk                   (0x1U << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
  10609. #define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!< Odd factor for the prescaler */
  10610. #define SPI_I2SPR_MCKOE_Pos                 (9U)                              
  10611. #define SPI_I2SPR_MCKOE_Msk                 (0x1U << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
  10612. #define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!< Master Clock Output Enable */
  10613.  
  10614. /******************************************************************************/
  10615. /*                                                                            */
  10616. /*                      Inter-integrated Circuit Interface                    */
  10617. /*                                                                            */
  10618. /******************************************************************************/
  10619.  
  10620. /*******************  Bit definition for I2C_CR1 register  ********************/
  10621. #define I2C_CR1_PE_Pos                      (0U)                              
  10622. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  10623. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  10624. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  10625. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  10626. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  10627. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  10628. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  10629. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  10630. #define I2C_CR1_ENARP_Pos                   (4U)                              
  10631. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  10632. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  10633. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  10634. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  10635. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  10636. #define I2C_CR1_ENGC_Pos                    (6U)                              
  10637. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  10638. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  10639. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  10640. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  10641. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  10642. #define I2C_CR1_START_Pos                   (8U)                              
  10643. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  10644. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  10645. #define I2C_CR1_STOP_Pos                    (9U)                              
  10646. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  10647. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  10648. #define I2C_CR1_ACK_Pos                     (10U)                              
  10649. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  10650. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  10651. #define I2C_CR1_POS_Pos                     (11U)                              
  10652. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  10653. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  10654. #define I2C_CR1_PEC_Pos                     (12U)                              
  10655. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  10656. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  10657. #define I2C_CR1_ALERT_Pos                   (13U)                              
  10658. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  10659. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  10660. #define I2C_CR1_SWRST_Pos                   (15U)                              
  10661. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  10662. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  10663.  
  10664. /*******************  Bit definition for I2C_CR2 register  ********************/
  10665. #define I2C_CR2_FREQ_Pos                    (0U)                              
  10666. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  10667. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  10668. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  10669. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  10670. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  10671. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  10672. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  10673. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  10674.  
  10675. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  10676. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  10677. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  10678. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  10679. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  10680. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  10681. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  10682. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  10683. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  10684. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  10685. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  10686. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  10687. #define I2C_CR2_LAST_Pos                    (12U)                              
  10688. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  10689. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  10690.  
  10691. /*******************  Bit definition for I2C_OAR1 register  *******************/
  10692. #define I2C_OAR1_ADD1_7                     0x000000FEU             /*!< Interface Address */
  10693. #define I2C_OAR1_ADD8_9                     0x00000300U             /*!< Interface Address */
  10694.  
  10695. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  10696. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  10697. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  10698. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  10699. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  10700. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  10701. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  10702. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  10703. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  10704. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  10705. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  10706. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  10707. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  10708. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  10709. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  10710. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  10711. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  10712. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  10713. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  10714. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  10715. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  10716. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  10717. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  10718. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  10719. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  10720. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  10721. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  10722. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  10723. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  10724. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  10725.  
  10726. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  10727. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  10728. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  10729.  
  10730. /*******************  Bit definition for I2C_OAR2 register  *******************/
  10731. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  10732. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  10733. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  10734. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  10735. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  10736. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  10737.  
  10738. /********************  Bit definition for I2C_DR register  ********************/
  10739. #define I2C_DR_DR_Pos             (0U)                                        
  10740. #define I2C_DR_DR_Msk             (0xFFU << I2C_DR_DR_Pos)                     /*!< 0x000000FF */
  10741. #define I2C_DR_DR                 I2C_DR_DR_Msk                                /*!< 8-bit Data Register         */
  10742.  
  10743. /*******************  Bit definition for I2C_SR1 register  ********************/
  10744. #define I2C_SR1_SB_Pos                      (0U)                              
  10745. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  10746. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  10747. #define I2C_SR1_ADDR_Pos                    (1U)                              
  10748. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  10749. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  10750. #define I2C_SR1_BTF_Pos                     (2U)                              
  10751. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  10752. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  10753. #define I2C_SR1_ADD10_Pos                   (3U)                              
  10754. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  10755. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  10756. #define I2C_SR1_STOPF_Pos                   (4U)                              
  10757. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  10758. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  10759. #define I2C_SR1_RXNE_Pos                    (6U)                              
  10760. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  10761. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  10762. #define I2C_SR1_TXE_Pos                     (7U)                              
  10763. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  10764. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  10765. #define I2C_SR1_BERR_Pos                    (8U)                              
  10766. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  10767. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  10768. #define I2C_SR1_ARLO_Pos                    (9U)                              
  10769. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  10770. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  10771. #define I2C_SR1_AF_Pos                      (10U)                              
  10772. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  10773. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  10774. #define I2C_SR1_OVR_Pos                     (11U)                              
  10775. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  10776. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  10777. #define I2C_SR1_PECERR_Pos                  (12U)                              
  10778. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  10779. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  10780. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  10781. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  10782. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  10783. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  10784. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  10785. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  10786.  
  10787. /*******************  Bit definition for I2C_SR2 register  ********************/
  10788. #define I2C_SR2_MSL_Pos                     (0U)                              
  10789. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  10790. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  10791. #define I2C_SR2_BUSY_Pos                    (1U)                              
  10792. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  10793. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  10794. #define I2C_SR2_TRA_Pos                     (2U)                              
  10795. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  10796. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  10797. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  10798. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  10799. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  10800. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  10801. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  10802. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  10803. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  10804. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  10805. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  10806. #define I2C_SR2_DUALF_Pos                   (7U)                              
  10807. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  10808. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  10809. #define I2C_SR2_PEC_Pos                     (8U)                              
  10810. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  10811. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  10812.  
  10813. /*******************  Bit definition for I2C_CCR register  ********************/
  10814. #define I2C_CCR_CCR_Pos                     (0U)                              
  10815. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  10816. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  10817. #define I2C_CCR_DUTY_Pos                    (14U)                              
  10818. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  10819. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  10820. #define I2C_CCR_FS_Pos                      (15U)                              
  10821. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  10822. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  10823.  
  10824. /******************  Bit definition for I2C_TRISE register  *******************/
  10825. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  10826. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  10827. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  10828.  
  10829. /******************************************************************************/
  10830. /*                                                                            */
  10831. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  10832. /*                                                                            */
  10833. /******************************************************************************/
  10834.  
  10835. /*******************  Bit definition for USART_SR register  *******************/
  10836. #define USART_SR_PE_Pos                     (0U)                              
  10837. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  10838. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  10839. #define USART_SR_FE_Pos                     (1U)                              
  10840. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  10841. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  10842. #define USART_SR_NE_Pos                     (2U)                              
  10843. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  10844. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  10845. #define USART_SR_ORE_Pos                    (3U)                              
  10846. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  10847. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  10848. #define USART_SR_IDLE_Pos                   (4U)                              
  10849. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  10850. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  10851. #define USART_SR_RXNE_Pos                   (5U)                              
  10852. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  10853. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  10854. #define USART_SR_TC_Pos                     (6U)                              
  10855. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  10856. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  10857. #define USART_SR_TXE_Pos                    (7U)                              
  10858. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  10859. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  10860. #define USART_SR_LBD_Pos                    (8U)                              
  10861. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  10862. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  10863. #define USART_SR_CTS_Pos                    (9U)                              
  10864. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  10865. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  10866.  
  10867. /*******************  Bit definition for USART_DR register  *******************/
  10868. #define USART_DR_DR_Pos                     (0U)                              
  10869. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  10870. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  10871.  
  10872. /******************  Bit definition for USART_BRR register  *******************/
  10873. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  10874. #define USART_BRR_DIV_Fraction_Msk          (0xFU << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  10875. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  10876. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  10877. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFU << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  10878. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  10879.  
  10880. /******************  Bit definition for USART_CR1 register  *******************/
  10881. #define USART_CR1_SBK_Pos                   (0U)                              
  10882. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  10883. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  10884. #define USART_CR1_RWU_Pos                   (1U)                              
  10885. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  10886. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  10887. #define USART_CR1_RE_Pos                    (2U)                              
  10888. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  10889. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  10890. #define USART_CR1_TE_Pos                    (3U)                              
  10891. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  10892. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  10893. #define USART_CR1_IDLEIE_Pos                (4U)                              
  10894. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  10895. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  10896. #define USART_CR1_RXNEIE_Pos                (5U)                              
  10897. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  10898. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  10899. #define USART_CR1_TCIE_Pos                  (6U)                              
  10900. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  10901. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  10902. #define USART_CR1_TXEIE_Pos                 (7U)                              
  10903. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  10904. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  10905. #define USART_CR1_PEIE_Pos                  (8U)                              
  10906. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  10907. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  10908. #define USART_CR1_PS_Pos                    (9U)                              
  10909. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  10910. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  10911. #define USART_CR1_PCE_Pos                   (10U)                              
  10912. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  10913. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  10914. #define USART_CR1_WAKE_Pos                  (11U)                              
  10915. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  10916. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  10917. #define USART_CR1_M_Pos                     (12U)                              
  10918. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  10919. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  10920. #define USART_CR1_UE_Pos                    (13U)                              
  10921. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  10922. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  10923.  
  10924. /******************  Bit definition for USART_CR2 register  *******************/
  10925. #define USART_CR2_ADD_Pos                   (0U)                              
  10926. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  10927. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  10928. #define USART_CR2_LBDL_Pos                  (5U)                              
  10929. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  10930. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  10931. #define USART_CR2_LBDIE_Pos                 (6U)                              
  10932. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  10933. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  10934. #define USART_CR2_LBCL_Pos                  (8U)                              
  10935. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  10936. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  10937. #define USART_CR2_CPHA_Pos                  (9U)                              
  10938. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  10939. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  10940. #define USART_CR2_CPOL_Pos                  (10U)                              
  10941. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  10942. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  10943. #define USART_CR2_CLKEN_Pos                 (11U)                              
  10944. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  10945. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  10946.  
  10947. #define USART_CR2_STOP_Pos                  (12U)                              
  10948. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  10949. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  10950. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  10951. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  10952.  
  10953. #define USART_CR2_LINEN_Pos                 (14U)                              
  10954. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  10955. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  10956.  
  10957. /******************  Bit definition for USART_CR3 register  *******************/
  10958. #define USART_CR3_EIE_Pos                   (0U)                              
  10959. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  10960. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  10961. #define USART_CR3_IREN_Pos                  (1U)                              
  10962. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  10963. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  10964. #define USART_CR3_IRLP_Pos                  (2U)                              
  10965. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  10966. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  10967. #define USART_CR3_HDSEL_Pos                 (3U)                              
  10968. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  10969. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  10970. #define USART_CR3_NACK_Pos                  (4U)                              
  10971. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  10972. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  10973. #define USART_CR3_SCEN_Pos                  (5U)                              
  10974. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  10975. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  10976. #define USART_CR3_DMAR_Pos                  (6U)                              
  10977. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  10978. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  10979. #define USART_CR3_DMAT_Pos                  (7U)                              
  10980. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  10981. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  10982. #define USART_CR3_RTSE_Pos                  (8U)                              
  10983. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  10984. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  10985. #define USART_CR3_CTSE_Pos                  (9U)                              
  10986. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  10987. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  10988. #define USART_CR3_CTSIE_Pos                 (10U)                              
  10989. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  10990. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  10991.  
  10992. /******************  Bit definition for USART_GTPR register  ******************/
  10993. #define USART_GTPR_PSC_Pos                  (0U)                              
  10994. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  10995. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  10996. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  10997. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  10998. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  10999. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  11000. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  11001. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  11002. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  11003. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  11004.  
  11005. #define USART_GTPR_GT_Pos                   (8U)                              
  11006. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  11007. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  11008.  
  11009. /******************************************************************************/
  11010. /*                                                                            */
  11011. /*                                 Debug MCU                                  */
  11012. /*                                                                            */
  11013. /******************************************************************************/
  11014.  
  11015. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  11016. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  11017. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  11018. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  11019.  
  11020. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  11021. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  11022. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  11023. #define DBGMCU_IDCODE_REV_ID_0              (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  11024. #define DBGMCU_IDCODE_REV_ID_1              (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  11025. #define DBGMCU_IDCODE_REV_ID_2              (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  11026. #define DBGMCU_IDCODE_REV_ID_3              (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  11027. #define DBGMCU_IDCODE_REV_ID_4              (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  11028. #define DBGMCU_IDCODE_REV_ID_5              (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  11029. #define DBGMCU_IDCODE_REV_ID_6              (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  11030. #define DBGMCU_IDCODE_REV_ID_7              (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  11031. #define DBGMCU_IDCODE_REV_ID_8              (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  11032. #define DBGMCU_IDCODE_REV_ID_9              (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  11033. #define DBGMCU_IDCODE_REV_ID_10             (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  11034. #define DBGMCU_IDCODE_REV_ID_11             (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  11035. #define DBGMCU_IDCODE_REV_ID_12             (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  11036. #define DBGMCU_IDCODE_REV_ID_13             (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  11037. #define DBGMCU_IDCODE_REV_ID_14             (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  11038. #define DBGMCU_IDCODE_REV_ID_15             (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  11039.  
  11040. /******************  Bit definition for DBGMCU_CR register  *******************/
  11041. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  11042. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1U << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  11043. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  11044. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  11045. #define DBGMCU_CR_DBG_STOP_Msk              (0x1U << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  11046. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  11047. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  11048. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  11049. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  11050. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  11051. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  11052. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  11053.  
  11054. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  11055. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  11056. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  11057. #define DBGMCU_CR_TRACE_MODE_0              (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  11058. #define DBGMCU_CR_TRACE_MODE_1              (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  11059.  
  11060. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  11061. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  11062. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  11063. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  11064. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  11065. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  11066. #define DBGMCU_CR_DBG_TIM1_STOP_Pos         (10U)                              
  11067. #define DBGMCU_CR_DBG_TIM1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM1_STOP_Pos) /*!< 0x00000400 */
  11068. #define DBGMCU_CR_DBG_TIM1_STOP             DBGMCU_CR_DBG_TIM1_STOP_Msk        /*!< TIM1 counter stopped when core is halted */
  11069. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  11070. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  11071. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  11072. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  11073. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  11074. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  11075. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  11076. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  11077. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  11078. #define DBGMCU_CR_DBG_CAN1_STOP_Pos         (14U)                              
  11079. #define DBGMCU_CR_DBG_CAN1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_CAN1_STOP_Pos) /*!< 0x00004000 */
  11080. #define DBGMCU_CR_DBG_CAN1_STOP             DBGMCU_CR_DBG_CAN1_STOP_Msk        /*!< Debug CAN1 stopped when Core is halted */
  11081. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  11082. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  11083. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  11084. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  11085. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  11086. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  11087. #define DBGMCU_CR_DBG_TIM8_STOP_Pos         (17U)                              
  11088. #define DBGMCU_CR_DBG_TIM8_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM8_STOP_Pos) /*!< 0x00020000 */
  11089. #define DBGMCU_CR_DBG_TIM8_STOP             DBGMCU_CR_DBG_TIM8_STOP_Msk        /*!< TIM8 counter stopped when core is halted */
  11090. #define DBGMCU_CR_DBG_TIM5_STOP_Pos         (18U)                              
  11091. #define DBGMCU_CR_DBG_TIM5_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM5_STOP_Pos) /*!< 0x00040000 */
  11092. #define DBGMCU_CR_DBG_TIM5_STOP             DBGMCU_CR_DBG_TIM5_STOP_Msk        /*!< TIM5 counter stopped when core is halted */
  11093. #define DBGMCU_CR_DBG_TIM6_STOP_Pos         (19U)                              
  11094. #define DBGMCU_CR_DBG_TIM6_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM6_STOP_Pos) /*!< 0x00080000 */
  11095. #define DBGMCU_CR_DBG_TIM6_STOP             DBGMCU_CR_DBG_TIM6_STOP_Msk        /*!< TIM6 counter stopped when core is halted */
  11096. #define DBGMCU_CR_DBG_TIM7_STOP_Pos         (20U)                              
  11097. #define DBGMCU_CR_DBG_TIM7_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM7_STOP_Pos) /*!< 0x00100000 */
  11098. #define DBGMCU_CR_DBG_TIM7_STOP             DBGMCU_CR_DBG_TIM7_STOP_Msk        /*!< TIM7 counter stopped when core is halted */
  11099.  
  11100. /******************************************************************************/
  11101. /*                                                                            */
  11102. /*                      FLASH and Option Bytes Registers                      */
  11103. /*                                                                            */
  11104. /******************************************************************************/
  11105. /*******************  Bit definition for FLASH_ACR register  ******************/
  11106. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  11107. #define FLASH_ACR_LATENCY_Msk               (0x7U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  11108. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  11109. #define FLASH_ACR_LATENCY_0                 (0x1U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  11110. #define FLASH_ACR_LATENCY_1                 (0x2U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  11111. #define FLASH_ACR_LATENCY_2                 (0x4U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  11112.  
  11113. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  11114. #define FLASH_ACR_HLFCYA_Msk                (0x1U << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  11115. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  11116. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  11117. #define FLASH_ACR_PRFTBE_Msk                (0x1U << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  11118. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  11119. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  11120. #define FLASH_ACR_PRFTBS_Msk                (0x1U << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  11121. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  11122.  
  11123. /******************  Bit definition for FLASH_KEYR register  ******************/
  11124. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  11125. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFU << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  11126. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  11127.  
  11128. #define RDP_KEY_Pos                         (0U)                              
  11129. #define RDP_KEY_Msk                         (0xA5U << RDP_KEY_Pos)             /*!< 0x000000A5 */
  11130. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  11131. #define FLASH_KEY1_Pos                      (0U)                              
  11132. #define FLASH_KEY1_Msk                      (0x45670123U << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  11133. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  11134. #define FLASH_KEY2_Pos                      (0U)                              
  11135. #define FLASH_KEY2_Msk                      (0xCDEF89ABU << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  11136. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  11137.  
  11138. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  11139. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  11140. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  11141. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  11142.  
  11143. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  11144. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  11145.  
  11146. /******************  Bit definition for FLASH_SR register  ********************/
  11147. #define FLASH_SR_BSY_Pos                    (0U)                              
  11148. #define FLASH_SR_BSY_Msk                    (0x1U << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  11149. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  11150. #define FLASH_SR_PGERR_Pos                  (2U)                              
  11151. #define FLASH_SR_PGERR_Msk                  (0x1U << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  11152. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  11153. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  11154. #define FLASH_SR_WRPRTERR_Msk               (0x1U << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  11155. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  11156. #define FLASH_SR_EOP_Pos                    (5U)                              
  11157. #define FLASH_SR_EOP_Msk                    (0x1U << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  11158. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  11159.  
  11160. /*******************  Bit definition for FLASH_CR register  *******************/
  11161. #define FLASH_CR_PG_Pos                     (0U)                              
  11162. #define FLASH_CR_PG_Msk                     (0x1U << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  11163. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  11164. #define FLASH_CR_PER_Pos                    (1U)                              
  11165. #define FLASH_CR_PER_Msk                    (0x1U << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  11166. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  11167. #define FLASH_CR_MER_Pos                    (2U)                              
  11168. #define FLASH_CR_MER_Msk                    (0x1U << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  11169. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  11170. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  11171. #define FLASH_CR_OPTPG_Msk                  (0x1U << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  11172. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  11173. #define FLASH_CR_OPTER_Pos                  (5U)                              
  11174. #define FLASH_CR_OPTER_Msk                  (0x1U << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  11175. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  11176. #define FLASH_CR_STRT_Pos                   (6U)                              
  11177. #define FLASH_CR_STRT_Msk                   (0x1U << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  11178. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  11179. #define FLASH_CR_LOCK_Pos                   (7U)                              
  11180. #define FLASH_CR_LOCK_Msk                   (0x1U << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  11181. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  11182. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  11183. #define FLASH_CR_OPTWRE_Msk                 (0x1U << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  11184. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  11185. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  11186. #define FLASH_CR_ERRIE_Msk                  (0x1U << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  11187. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  11188. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  11189. #define FLASH_CR_EOPIE_Msk                  (0x1U << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  11190. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  11191.  
  11192. /*******************  Bit definition for FLASH_AR register  *******************/
  11193. #define FLASH_AR_FAR_Pos                    (0U)                              
  11194. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFU << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  11195. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  11196.  
  11197. /******************  Bit definition for FLASH_OBR register  *******************/
  11198. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  11199. #define FLASH_OBR_OPTERR_Msk                (0x1U << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  11200. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  11201. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  11202. #define FLASH_OBR_RDPRT_Msk                 (0x1U << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  11203. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  11204.  
  11205. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  11206. #define FLASH_OBR_IWDG_SW_Msk               (0x1U << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  11207. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  11208. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  11209. #define FLASH_OBR_nRST_STOP_Msk             (0x1U << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  11210. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  11211. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  11212. #define FLASH_OBR_nRST_STDBY_Msk            (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  11213. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  11214. #define FLASH_OBR_USER_Pos                  (2U)                              
  11215. #define FLASH_OBR_USER_Msk                  (0x7U << FLASH_OBR_USER_Pos)       /*!< 0x0000001C */
  11216. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  11217. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  11218. #define FLASH_OBR_DATA0_Msk                 (0xFFU << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  11219. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  11220. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  11221. #define FLASH_OBR_DATA1_Msk                 (0xFFU << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  11222. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  11223.  
  11224. /******************  Bit definition for FLASH_WRPR register  ******************/
  11225. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  11226. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  11227. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  11228.  
  11229. /*----------------------------------------------------------------------------*/
  11230.  
  11231. /******************  Bit definition for FLASH_RDP register  *******************/
  11232. #define FLASH_RDP_RDP_Pos                   (0U)                              
  11233. #define FLASH_RDP_RDP_Msk                   (0xFFU << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  11234. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  11235. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  11236. #define FLASH_RDP_nRDP_Msk                  (0xFFU << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  11237. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  11238.  
  11239. /******************  Bit definition for FLASH_USER register  ******************/
  11240. #define FLASH_USER_USER_Pos                 (16U)                              
  11241. #define FLASH_USER_USER_Msk                 (0xFFU << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  11242. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  11243. #define FLASH_USER_nUSER_Pos                (24U)                              
  11244. #define FLASH_USER_nUSER_Msk                (0xFFU << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  11245. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  11246.  
  11247. /******************  Bit definition for FLASH_Data0 register  *****************/
  11248. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  11249. #define FLASH_DATA0_DATA0_Msk               (0xFFU << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  11250. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  11251. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  11252. #define FLASH_DATA0_nDATA0_Msk              (0xFFU << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  11253. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  11254.  
  11255. /******************  Bit definition for FLASH_Data1 register  *****************/
  11256. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  11257. #define FLASH_DATA1_DATA1_Msk               (0xFFU << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  11258. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  11259. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  11260. #define FLASH_DATA1_nDATA1_Msk              (0xFFU << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  11261. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  11262.  
  11263. /******************  Bit definition for FLASH_WRP0 register  ******************/
  11264. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  11265. #define FLASH_WRP0_WRP0_Msk                 (0xFFU << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  11266. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  11267. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  11268. #define FLASH_WRP0_nWRP0_Msk                (0xFFU << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  11269. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  11270.  
  11271. /******************  Bit definition for FLASH_WRP1 register  ******************/
  11272. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  11273. #define FLASH_WRP1_WRP1_Msk                 (0xFFU << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  11274. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  11275. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  11276. #define FLASH_WRP1_nWRP1_Msk                (0xFFU << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  11277. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  11278.  
  11279. /******************  Bit definition for FLASH_WRP2 register  ******************/
  11280. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  11281. #define FLASH_WRP2_WRP2_Msk                 (0xFFU << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  11282. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  11283. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  11284. #define FLASH_WRP2_nWRP2_Msk                (0xFFU << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  11285. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  11286.  
  11287. /******************  Bit definition for FLASH_WRP3 register  ******************/
  11288. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  11289. #define FLASH_WRP3_WRP3_Msk                 (0xFFU << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  11290. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  11291. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  11292. #define FLASH_WRP3_nWRP3_Msk                (0xFFU << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  11293. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  11294.  
  11295.  
  11296.  
  11297. /**
  11298.   * @}
  11299. */
  11300.  
  11301. /**
  11302.   * @}
  11303. */
  11304.  
  11305. /** @addtogroup Exported_macro
  11306.   * @{
  11307.   */
  11308.  
  11309. /****************************** ADC Instances *********************************/
  11310. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  11311.                                        ((INSTANCE) == ADC2) || \
  11312.                                        ((INSTANCE) == ADC3))
  11313.                                        
  11314. #define IS_ADC_MULTIMODE_MASTER_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  11315.  
  11316. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC12_COMMON)
  11317.  
  11318. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  11319.                                                   ((INSTANCE) == ADC3))
  11320.  
  11321. /****************************** CAN Instances *********************************/    
  11322. #define IS_CAN_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CAN1)
  11323.  
  11324. /****************************** CRC Instances *********************************/
  11325. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  11326.  
  11327. /****************************** DAC Instances *********************************/
  11328. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC1)
  11329.  
  11330. /****************************** DMA Instances *********************************/
  11331. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  11332.                                        ((INSTANCE) == DMA1_Channel2) || \
  11333.                                        ((INSTANCE) == DMA1_Channel3) || \
  11334.                                        ((INSTANCE) == DMA1_Channel4) || \
  11335.                                        ((INSTANCE) == DMA1_Channel5) || \
  11336.                                        ((INSTANCE) == DMA1_Channel6) || \
  11337.                                        ((INSTANCE) == DMA1_Channel7) || \
  11338.                                        ((INSTANCE) == DMA2_Channel1) || \
  11339.                                        ((INSTANCE) == DMA2_Channel2) || \
  11340.                                        ((INSTANCE) == DMA2_Channel3) || \
  11341.                                        ((INSTANCE) == DMA2_Channel4) || \
  11342.                                        ((INSTANCE) == DMA2_Channel5))
  11343.  
  11344. /******************************* GPIO Instances *******************************/
  11345. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  11346.                                         ((INSTANCE) == GPIOB) || \
  11347.                                         ((INSTANCE) == GPIOC) || \
  11348.                                         ((INSTANCE) == GPIOD) || \
  11349.                                         ((INSTANCE) == GPIOE) || \
  11350.                                         ((INSTANCE) == GPIOF) || \
  11351.                                         ((INSTANCE) == GPIOG))
  11352.  
  11353. /**************************** GPIO Alternate Function Instances ***************/
  11354. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  11355.  
  11356. /**************************** GPIO Lock Instances *****************************/
  11357. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  11358.  
  11359. /******************************** I2C Instances *******************************/
  11360. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  11361.                                        ((INSTANCE) == I2C2))
  11362.  
  11363. /******************************* SMBUS Instances ******************************/
  11364. #define IS_SMBUS_ALL_INSTANCE         IS_I2C_ALL_INSTANCE
  11365.  
  11366. /******************************** I2S Instances *******************************/
  11367. #define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
  11368.                                        ((INSTANCE) == SPI3))
  11369.  
  11370. /****************************** IWDG Instances ********************************/
  11371. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  11372.  
  11373. /****************************** SDIO Instances *********************************/
  11374. #define IS_SDIO_ALL_INSTANCE(INSTANCE) ((INSTANCE) == SDIO)
  11375.  
  11376. /******************************** SPI Instances *******************************/
  11377. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  11378.                                        ((INSTANCE) == SPI2) || \
  11379.                                        ((INSTANCE) == SPI3))
  11380.  
  11381. /****************************** START TIM Instances ***************************/
  11382. /****************************** TIM Instances *********************************/
  11383. #define IS_TIM_INSTANCE(INSTANCE)\
  11384.   (((INSTANCE) == TIM1)    || \
  11385.    ((INSTANCE) == TIM8)    || \
  11386.    ((INSTANCE) == TIM2)    || \
  11387.    ((INSTANCE) == TIM3)    || \
  11388.    ((INSTANCE) == TIM4)    || \
  11389.    ((INSTANCE) == TIM5)    || \
  11390.    ((INSTANCE) == TIM6)    || \
  11391.    ((INSTANCE) == TIM7))
  11392.  
  11393. #define IS_TIM_ADVANCED_INSTANCE(INSTANCE)\
  11394.   (((INSTANCE) == TIM1)    || \
  11395.    ((INSTANCE) == TIM8))
  11396.  
  11397. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  11398.   (((INSTANCE) == TIM1)    || \
  11399.    ((INSTANCE) == TIM8)    || \
  11400.    ((INSTANCE) == TIM2)    || \
  11401.    ((INSTANCE) == TIM3)    || \
  11402.    ((INSTANCE) == TIM4)    || \
  11403.    ((INSTANCE) == TIM5))
  11404.  
  11405. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  11406.   (((INSTANCE) == TIM1)    || \
  11407.    ((INSTANCE) == TIM8)    || \
  11408.    ((INSTANCE) == TIM2)    || \
  11409.    ((INSTANCE) == TIM3)    || \
  11410.    ((INSTANCE) == TIM4)    || \
  11411.    ((INSTANCE) == TIM5))
  11412.  
  11413. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  11414.   (((INSTANCE) == TIM1)    || \
  11415.    ((INSTANCE) == TIM8)    || \
  11416.    ((INSTANCE) == TIM2)    || \
  11417.    ((INSTANCE) == TIM3)    || \
  11418.    ((INSTANCE) == TIM4)    || \
  11419.    ((INSTANCE) == TIM5))
  11420.  
  11421. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  11422.   (((INSTANCE) == TIM1)    || \
  11423.    ((INSTANCE) == TIM8)    || \
  11424.    ((INSTANCE) == TIM2)    || \
  11425.    ((INSTANCE) == TIM3)    || \
  11426.    ((INSTANCE) == TIM4)    || \
  11427.    ((INSTANCE) == TIM5))
  11428.  
  11429. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  11430.   (((INSTANCE) == TIM1)    || \
  11431.    ((INSTANCE) == TIM8)    || \
  11432.    ((INSTANCE) == TIM2)    || \
  11433.    ((INSTANCE) == TIM3)    || \
  11434.    ((INSTANCE) == TIM4)    || \
  11435.    ((INSTANCE) == TIM5))
  11436.  
  11437. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  11438.   (((INSTANCE) == TIM1)    || \
  11439.    ((INSTANCE) == TIM8)    || \
  11440.    ((INSTANCE) == TIM2)    || \
  11441.    ((INSTANCE) == TIM3)    || \
  11442.    ((INSTANCE) == TIM4)    || \
  11443.    ((INSTANCE) == TIM5))
  11444.  
  11445. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  11446.   (((INSTANCE) == TIM1)    || \
  11447.    ((INSTANCE) == TIM8)    || \
  11448.    ((INSTANCE) == TIM2)    || \
  11449.    ((INSTANCE) == TIM3)    || \
  11450.    ((INSTANCE) == TIM4)    || \
  11451.    ((INSTANCE) == TIM5))
  11452.  
  11453. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  11454.   (((INSTANCE) == TIM1)    || \
  11455.    ((INSTANCE) == TIM8)    || \
  11456.    ((INSTANCE) == TIM2)    || \
  11457.    ((INSTANCE) == TIM3)    || \
  11458.    ((INSTANCE) == TIM4)    || \
  11459.    ((INSTANCE) == TIM5))
  11460.  
  11461. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  11462.   (((INSTANCE) == TIM1)    || \
  11463.    ((INSTANCE) == TIM8)    || \
  11464.    ((INSTANCE) == TIM2)    || \
  11465.    ((INSTANCE) == TIM3)    || \
  11466.    ((INSTANCE) == TIM4)    || \
  11467.    ((INSTANCE) == TIM5))
  11468.  
  11469. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  11470.   (((INSTANCE) == TIM1)    || \
  11471.    ((INSTANCE) == TIM8)    || \
  11472.    ((INSTANCE) == TIM2)    || \
  11473.    ((INSTANCE) == TIM3)    || \
  11474.    ((INSTANCE) == TIM4)    || \
  11475.    ((INSTANCE) == TIM5))
  11476.  
  11477. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  11478.   (((INSTANCE) == TIM1)    || \
  11479.    ((INSTANCE) == TIM8)    || \
  11480.    ((INSTANCE) == TIM2)    || \
  11481.    ((INSTANCE) == TIM3)    || \
  11482.    ((INSTANCE) == TIM4)    || \
  11483.    ((INSTANCE) == TIM5))
  11484.  
  11485. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  11486.   (((INSTANCE) == TIM1)    || \
  11487.    ((INSTANCE) == TIM8)    || \
  11488.    ((INSTANCE) == TIM2)    || \
  11489.    ((INSTANCE) == TIM3)    || \
  11490.    ((INSTANCE) == TIM4)    || \
  11491.    ((INSTANCE) == TIM5)    || \
  11492.    ((INSTANCE) == TIM6)    || \
  11493.    ((INSTANCE) == TIM7))
  11494.  
  11495. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  11496.   (((INSTANCE) == TIM1)    || \
  11497.    ((INSTANCE) == TIM8)    || \
  11498.    ((INSTANCE) == TIM2)    || \
  11499.    ((INSTANCE) == TIM3)    || \
  11500.    ((INSTANCE) == TIM4)    || \
  11501.    ((INSTANCE) == TIM5))
  11502.  
  11503. #define IS_TIM_SYNCHRO_INSTANCE(INSTANCE)  IS_TIM_MASTER_INSTANCE(INSTANCE)
  11504.  
  11505. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  11506.   (((INSTANCE) == TIM1)    || \
  11507.    ((INSTANCE) == TIM8)    || \
  11508.    ((INSTANCE) == TIM2)    || \
  11509.    ((INSTANCE) == TIM3)    || \
  11510.    ((INSTANCE) == TIM4)    || \
  11511.    ((INSTANCE) == TIM5))
  11512.  
  11513. #define IS_TIM_BREAK_INSTANCE(INSTANCE)\
  11514.   (((INSTANCE) == TIM1)    || \
  11515.    ((INSTANCE) == TIM8))
  11516.  
  11517. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  11518.    ((((INSTANCE) == TIM1) &&                  \
  11519.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11520.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11521.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11522.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  11523.     ||                                         \
  11524.     (((INSTANCE) == TIM8) &&                   \
  11525.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11526.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11527.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11528.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  11529.     ||                                         \
  11530.     (((INSTANCE) == TIM2) &&                   \
  11531.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11532.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11533.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11534.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  11535.     ||                                         \
  11536.     (((INSTANCE) == TIM3) &&                   \
  11537.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11538.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11539.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11540.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  11541.     ||                                         \
  11542.     (((INSTANCE) == TIM4) &&                   \
  11543.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11544.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11545.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11546.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  11547.     ||                                         \
  11548.     (((INSTANCE) == TIM5) &&                   \
  11549.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  11550.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  11551.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  11552.       ((CHANNEL) == TIM_CHANNEL_4))))
  11553.  
  11554. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
  11555.    ((((INSTANCE) == TIM1) &&                    \
  11556.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  11557.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  11558.       ((CHANNEL) == TIM_CHANNEL_3)))            \
  11559.     ||                                          \
  11560.     (((INSTANCE) == TIM8) &&                    \
  11561.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  11562.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  11563.       ((CHANNEL) == TIM_CHANNEL_3))))
  11564.  
  11565. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  11566.   (((INSTANCE) == TIM1)    || \
  11567.    ((INSTANCE) == TIM8)    || \
  11568.    ((INSTANCE) == TIM2)    || \
  11569.    ((INSTANCE) == TIM3)    || \
  11570.    ((INSTANCE) == TIM4)    || \
  11571.    ((INSTANCE) == TIM5))
  11572.  
  11573. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)\
  11574.   (((INSTANCE) == TIM1)    || \
  11575.    ((INSTANCE) == TIM8))
  11576.  
  11577. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  11578.   (((INSTANCE) == TIM1)    || \
  11579.    ((INSTANCE) == TIM8)    || \
  11580.    ((INSTANCE) == TIM2)    || \
  11581.    ((INSTANCE) == TIM3)    || \
  11582.    ((INSTANCE) == TIM4)    || \
  11583.    ((INSTANCE) == TIM5))
  11584.  
  11585. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  11586.   (((INSTANCE) == TIM1)    || \
  11587.    ((INSTANCE) == TIM8)    || \
  11588.    ((INSTANCE) == TIM2)    || \
  11589.    ((INSTANCE) == TIM3)    || \
  11590.    ((INSTANCE) == TIM4)    || \
  11591.    ((INSTANCE) == TIM5)    || \
  11592.    ((INSTANCE) == TIM6)    || \
  11593.    ((INSTANCE) == TIM7))
  11594.    
  11595. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  11596.   (((INSTANCE) == TIM1)    || \
  11597.    ((INSTANCE) == TIM8)    || \
  11598.    ((INSTANCE) == TIM2)    || \
  11599.    ((INSTANCE) == TIM3)    || \
  11600.    ((INSTANCE) == TIM4)    || \
  11601.    ((INSTANCE) == TIM5))
  11602.    
  11603. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)\
  11604.   (((INSTANCE) == TIM1)    || \
  11605.    ((INSTANCE) == TIM8))
  11606.  
  11607. #define IS_TIM_ETR_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1)    || \
  11608.                                         ((INSTANCE) == TIM2)    || \
  11609.                                         ((INSTANCE) == TIM3)    || \
  11610.                                         ((INSTANCE) == TIM4)    || \
  11611.                                         ((INSTANCE) == TIM5)    || \
  11612.                                         ((INSTANCE) == TIM8))
  11613.  
  11614. #define IS_TIM_HALL_SENSOR_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM1)    || \
  11615.                                                          ((INSTANCE) == TIM2)    || \
  11616.                                                          ((INSTANCE) == TIM3)    || \
  11617.                                                          ((INSTANCE) == TIM4)    || \
  11618.                                                          ((INSTANCE) == TIM5)    || \
  11619.                                                          ((INSTANCE) == TIM8))
  11620.  
  11621. #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE)           0U
  11622.  
  11623. /****************************** END TIM Instances *****************************/
  11624.  
  11625.  
  11626. /******************** USART Instances : Synchronous mode **********************/                                          
  11627. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11628.                                      ((INSTANCE) == USART2) || \
  11629.                                      ((INSTANCE) == USART3))
  11630.  
  11631. /******************** UART Instances : Asynchronous mode **********************/
  11632. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11633.                                     ((INSTANCE) == USART2) || \
  11634.                                     ((INSTANCE) == USART3) || \
  11635.                                     ((INSTANCE) == UART4)  || \
  11636.                                     ((INSTANCE) == UART5))
  11637.  
  11638. /******************** UART Instances : Half-Duplex mode **********************/
  11639. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11640.                                                ((INSTANCE) == USART2) || \
  11641.                                                ((INSTANCE) == USART3) || \
  11642.                                                ((INSTANCE) == UART4)  || \
  11643.                                                ((INSTANCE) == UART5))
  11644.  
  11645. /******************** UART Instances : LIN mode **********************/
  11646. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11647.                                         ((INSTANCE) == USART2) || \
  11648.                                         ((INSTANCE) == USART3) || \
  11649.                                         ((INSTANCE) == UART4)  || \
  11650.                                         ((INSTANCE) == UART5))
  11651.  
  11652. /****************** UART Instances : Hardware Flow control ********************/                                    
  11653. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11654.                                            ((INSTANCE) == USART2) || \
  11655.                                            ((INSTANCE) == USART3))
  11656.  
  11657. /********************* UART Instances : Smard card mode ***********************/
  11658. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11659.                                          ((INSTANCE) == USART2) || \
  11660.                                          ((INSTANCE) == USART3))
  11661.  
  11662. /*********************** UART Instances : IRDA mode ***************************/
  11663. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11664.                                     ((INSTANCE) == USART2) || \
  11665.                                     ((INSTANCE) == USART3) || \
  11666.                                     ((INSTANCE) == UART4)  || \
  11667.                                     ((INSTANCE) == UART5))
  11668.  
  11669. /***************** UART Instances : Multi-Processor mode **********************/
  11670. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11671.                                                    ((INSTANCE) == USART2) || \
  11672.                                                    ((INSTANCE) == USART3) || \
  11673.                                                    ((INSTANCE) == UART4)  || \
  11674.                                                    ((INSTANCE) == UART5))
  11675.  
  11676. /***************** UART Instances : DMA mode available **********************/
  11677. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  11678.                                         ((INSTANCE) == USART2) || \
  11679.                                         ((INSTANCE) == USART3) || \
  11680.                                         ((INSTANCE) == UART4))
  11681.  
  11682. /****************************** RTC Instances *********************************/
  11683. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  11684.  
  11685. /**************************** WWDG Instances *****************************/
  11686. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  11687.  
  11688. /****************************** USB Instances ********************************/
  11689. #define IS_USB_ALL_INSTANCE(INSTANCE)   ((INSTANCE) == USB)
  11690.  
  11691.  
  11692.  
  11693. #define RCC_HSE_MIN         4000000U
  11694. #define RCC_HSE_MAX        16000000U
  11695.  
  11696. #define RCC_MAX_FREQUENCY  72000000U
  11697.  
  11698. /**
  11699.   * @}
  11700.   */
  11701. /******************************************************************************/
  11702. /*  For a painless codes migration between the STM32F1xx device product       */
  11703. /*  lines, the aliases defined below are put in place to overcome the         */
  11704. /*  differences in the interrupt handlers and IRQn definitions.               */
  11705. /*  No need to update developed interrupt code when moving across             */
  11706. /*  product lines within the same STM32F1 Family                              */
  11707. /******************************************************************************/
  11708.  
  11709. /* Aliases for __IRQn */
  11710. #define ADC1_IRQn               ADC1_2_IRQn
  11711. #define DMA2_Channel4_IRQn      DMA2_Channel4_5_IRQn
  11712. #define TIM1_BRK_TIM9_IRQn      TIM1_BRK_IRQn
  11713. #define TIM1_BRK_TIM15_IRQn     TIM1_BRK_IRQn
  11714. #define TIM9_IRQn               TIM1_BRK_IRQn
  11715. #define TIM1_TRG_COM_TIM11_IRQn TIM1_TRG_COM_IRQn
  11716. #define TIM11_IRQn              TIM1_TRG_COM_IRQn
  11717. #define TIM1_TRG_COM_TIM17_IRQn TIM1_TRG_COM_IRQn
  11718. #define TIM10_IRQn              TIM1_UP_IRQn
  11719. #define TIM1_UP_TIM10_IRQn      TIM1_UP_IRQn
  11720. #define TIM1_UP_TIM16_IRQn      TIM1_UP_IRQn
  11721. #define TIM6_DAC_IRQn           TIM6_IRQn
  11722. #define TIM12_IRQn              TIM8_BRK_IRQn
  11723. #define TIM8_BRK_TIM12_IRQn     TIM8_BRK_IRQn
  11724. #define TIM8_TRG_COM_TIM14_IRQn TIM8_TRG_COM_IRQn
  11725. #define TIM14_IRQn              TIM8_TRG_COM_IRQn
  11726. #define TIM8_UP_TIM13_IRQn      TIM8_UP_IRQn
  11727. #define TIM13_IRQn              TIM8_UP_IRQn
  11728. #define CEC_IRQn                USBWakeUp_IRQn
  11729. #define OTG_FS_WKUP_IRQn        USBWakeUp_IRQn
  11730. #define USB_HP_IRQn             USB_HP_CAN1_TX_IRQn
  11731. #define CAN1_TX_IRQn            USB_HP_CAN1_TX_IRQn
  11732. #define USB_LP_IRQn             USB_LP_CAN1_RX0_IRQn
  11733. #define CAN1_RX0_IRQn           USB_LP_CAN1_RX0_IRQn
  11734.  
  11735.  
  11736. /* Aliases for __IRQHandler */
  11737. #define ADC1_IRQHandler               ADC1_2_IRQHandler
  11738. #define DMA2_Channel4_IRQHandler      DMA2_Channel4_5_IRQHandler
  11739. #define TIM1_BRK_TIM9_IRQHandler      TIM1_BRK_IRQHandler
  11740. #define TIM1_BRK_TIM15_IRQHandler     TIM1_BRK_IRQHandler
  11741. #define TIM9_IRQHandler               TIM1_BRK_IRQHandler
  11742. #define TIM1_TRG_COM_TIM11_IRQHandler TIM1_TRG_COM_IRQHandler
  11743. #define TIM11_IRQHandler              TIM1_TRG_COM_IRQHandler
  11744. #define TIM1_TRG_COM_TIM17_IRQHandler TIM1_TRG_COM_IRQHandler
  11745. #define TIM10_IRQHandler              TIM1_UP_IRQHandler
  11746. #define TIM1_UP_TIM10_IRQHandler      TIM1_UP_IRQHandler
  11747. #define TIM1_UP_TIM16_IRQHandler      TIM1_UP_IRQHandler
  11748. #define TIM6_DAC_IRQHandler           TIM6_IRQHandler
  11749. #define TIM12_IRQHandler              TIM8_BRK_IRQHandler
  11750. #define TIM8_BRK_TIM12_IRQHandler     TIM8_BRK_IRQHandler
  11751. #define TIM8_TRG_COM_TIM14_IRQHandler TIM8_TRG_COM_IRQHandler
  11752. #define TIM14_IRQHandler              TIM8_TRG_COM_IRQHandler
  11753. #define TIM8_UP_TIM13_IRQHandler      TIM8_UP_IRQHandler
  11754. #define TIM13_IRQHandler              TIM8_UP_IRQHandler
  11755. #define CEC_IRQHandler                USBWakeUp_IRQHandler
  11756. #define OTG_FS_WKUP_IRQHandler        USBWakeUp_IRQHandler
  11757. #define USB_HP_IRQHandler             USB_HP_CAN1_TX_IRQHandler
  11758. #define CAN1_TX_IRQHandler            USB_HP_CAN1_TX_IRQHandler
  11759. #define USB_LP_IRQHandler             USB_LP_CAN1_RX0_IRQHandler
  11760. #define CAN1_RX0_IRQHandler           USB_LP_CAN1_RX0_IRQHandler
  11761.  
  11762. /**
  11763.   * @}
  11764.   */
  11765.  
  11766. /**
  11767.   * @}
  11768.   */
  11769.  
  11770.  
  11771. #ifdef __cplusplus
  11772.   }
  11773. #endif /* __cplusplus */
  11774.  
  11775. #endif /* __STM32F103xE_H */
  11776.  
  11777.  
  11778.  
  11779.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  11780.