Subversion Repositories LedShow

Rev

Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f101xg.h
  4.   * @author  MCD Application Team
  5.   * @version V4.2.0
  6.   * @date    31-March-2017
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2017 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f101xg
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F101xG_H
  56. #define __STM32F101xG_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68. #define __CM3_REV                  0x0200U  /*!< Core Revision r2p0                           */
  69.  #define __MPU_PRESENT             1U       /*!< STM32 XL-density devices provide an MPU      */
  70. #define __NVIC_PRIO_BITS           4U       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig     0U       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  95.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  99.  
  100. /******  STM32 specific Interrupt Numbers *********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  103.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  104.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  119.   ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                */
  120.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  121.   TIM9_IRQn                   = 24,     /*!< TIM9 global Interrupt                                */
  122.   TIM10_IRQn                  = 25,     /*!< TIM10 global Interrupt                               */
  123.   TIM11_IRQn                  = 26,     /*!< TIM11 global interrupt                               */
  124.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  125.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  126.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  127.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  128.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  129.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  130.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  131.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  132.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  133.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  134.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  135.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  136.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  137.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  138.   TIM12_IRQn                  = 43,     /*!< TIM12 global Interrupt                               */
  139.   TIM13_IRQn                  = 44,     /*!< TIM13 global Interrupt                               */
  140.   TIM14_IRQn                  = 45,     /*!< TIM14 global Interrupt                               */
  141.   FSMC_IRQn                   = 48,     /*!< FSMC global Interrupt                                */
  142.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  143.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  144.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  145.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  146.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  147.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  148.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  149.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  150.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  151.   DMA2_Channel4_5_IRQn        = 59,     /*!< DMA2 Channel 4 and Channel 5 global Interrupt        */
  152. } IRQn_Type;
  153.  
  154. /**
  155.   * @}
  156.   */
  157.  
  158. #include "core_cm3.h"
  159. #include "system_stm32f1xx.h"
  160. #include <stdint.h>
  161.  
  162. /** @addtogroup Peripheral_registers_structures
  163.   * @{
  164.   */  
  165.  
  166. /**
  167.   * @brief Analog to Digital Converter  
  168.   */
  169.  
  170. typedef struct
  171. {
  172.   __IO uint32_t SR;
  173.   __IO uint32_t CR1;
  174.   __IO uint32_t CR2;
  175.   __IO uint32_t SMPR1;
  176.   __IO uint32_t SMPR2;
  177.   __IO uint32_t JOFR1;
  178.   __IO uint32_t JOFR2;
  179.   __IO uint32_t JOFR3;
  180.   __IO uint32_t JOFR4;
  181.   __IO uint32_t HTR;
  182.   __IO uint32_t LTR;
  183.   __IO uint32_t SQR1;
  184.   __IO uint32_t SQR2;
  185.   __IO uint32_t SQR3;
  186.   __IO uint32_t JSQR;
  187.   __IO uint32_t JDR1;
  188.   __IO uint32_t JDR2;
  189.   __IO uint32_t JDR3;
  190.   __IO uint32_t JDR4;
  191.   __IO uint32_t DR;
  192. } ADC_TypeDef;
  193.  
  194. typedef struct
  195. {
  196.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  197.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  198.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  199.   uint32_t  RESERVED[16];
  200.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  201. } ADC_Common_TypeDef;
  202.  
  203. /**
  204.   * @brief Backup Registers  
  205.   */
  206.  
  207. typedef struct
  208. {
  209.   uint32_t  RESERVED0;
  210.   __IO uint32_t DR1;
  211.   __IO uint32_t DR2;
  212.   __IO uint32_t DR3;
  213.   __IO uint32_t DR4;
  214.   __IO uint32_t DR5;
  215.   __IO uint32_t DR6;
  216.   __IO uint32_t DR7;
  217.   __IO uint32_t DR8;
  218.   __IO uint32_t DR9;
  219.   __IO uint32_t DR10;
  220.   __IO uint32_t RTCCR;
  221.   __IO uint32_t CR;
  222.   __IO uint32_t CSR;
  223.   uint32_t  RESERVED13[2];
  224.   __IO uint32_t DR11;
  225.   __IO uint32_t DR12;
  226.   __IO uint32_t DR13;
  227.   __IO uint32_t DR14;
  228.   __IO uint32_t DR15;
  229.   __IO uint32_t DR16;
  230.   __IO uint32_t DR17;
  231.   __IO uint32_t DR18;
  232.   __IO uint32_t DR19;
  233.   __IO uint32_t DR20;
  234.   __IO uint32_t DR21;
  235.   __IO uint32_t DR22;
  236.   __IO uint32_t DR23;
  237.   __IO uint32_t DR24;
  238.   __IO uint32_t DR25;
  239.   __IO uint32_t DR26;
  240.   __IO uint32_t DR27;
  241.   __IO uint32_t DR28;
  242.   __IO uint32_t DR29;
  243.   __IO uint32_t DR30;
  244.   __IO uint32_t DR31;
  245.   __IO uint32_t DR32;
  246.   __IO uint32_t DR33;
  247.   __IO uint32_t DR34;
  248.   __IO uint32_t DR35;
  249.   __IO uint32_t DR36;
  250.   __IO uint32_t DR37;
  251.   __IO uint32_t DR38;
  252.   __IO uint32_t DR39;
  253.   __IO uint32_t DR40;
  254.   __IO uint32_t DR41;
  255.   __IO uint32_t DR42;
  256. } BKP_TypeDef;
  257.  
  258.  
  259. /**
  260.   * @brief CRC calculation unit
  261.   */
  262.  
  263. typedef struct
  264. {
  265.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  266.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  267.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  268.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  269.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  270. } CRC_TypeDef;
  271.  
  272. /**
  273.   * @brief Digital to Analog Converter
  274.   */
  275.  
  276. typedef struct
  277. {
  278.   __IO uint32_t CR;
  279.   __IO uint32_t SWTRIGR;
  280.   __IO uint32_t DHR12R1;
  281.   __IO uint32_t DHR12L1;
  282.   __IO uint32_t DHR8R1;
  283.   __IO uint32_t DHR12R2;
  284.   __IO uint32_t DHR12L2;
  285.   __IO uint32_t DHR8R2;
  286.   __IO uint32_t DHR12RD;
  287.   __IO uint32_t DHR12LD;
  288.   __IO uint32_t DHR8RD;
  289.   __IO uint32_t DOR1;
  290.   __IO uint32_t DOR2;
  291. } DAC_TypeDef;
  292.  
  293. /**
  294.   * @brief Debug MCU
  295.   */
  296.  
  297. typedef struct
  298. {
  299.   __IO uint32_t IDCODE;
  300.   __IO uint32_t CR;
  301. }DBGMCU_TypeDef;
  302.  
  303. /**
  304.   * @brief DMA Controller
  305.   */
  306.  
  307. typedef struct
  308. {
  309.   __IO uint32_t CCR;
  310.   __IO uint32_t CNDTR;
  311.   __IO uint32_t CPAR;
  312.   __IO uint32_t CMAR;
  313. } DMA_Channel_TypeDef;
  314.  
  315. typedef struct
  316. {
  317.   __IO uint32_t ISR;
  318.   __IO uint32_t IFCR;
  319. } DMA_TypeDef;
  320.  
  321.  
  322.  
  323. /**
  324.   * @brief External Interrupt/Event Controller
  325.   */
  326.  
  327. typedef struct
  328. {
  329.   __IO uint32_t IMR;
  330.   __IO uint32_t EMR;
  331.   __IO uint32_t RTSR;
  332.   __IO uint32_t FTSR;
  333.   __IO uint32_t SWIER;
  334.   __IO uint32_t PR;
  335. } EXTI_TypeDef;
  336.  
  337. /**
  338.   * @brief FLASH Registers
  339.   */
  340.  
  341. typedef struct
  342. {
  343.   __IO uint32_t ACR;
  344.   __IO uint32_t KEYR;
  345.   __IO uint32_t OPTKEYR;
  346.   __IO uint32_t SR;
  347.   __IO uint32_t CR;
  348.   __IO uint32_t AR;
  349.   __IO uint32_t RESERVED;
  350.   __IO uint32_t OBR;
  351.   __IO uint32_t WRPR;
  352.   uint32_t RESERVED1[8];
  353.   __IO uint32_t KEYR2;
  354.   uint32_t RESERVED2;  
  355.   __IO uint32_t SR2;
  356.   __IO uint32_t CR2;
  357.   __IO uint32_t AR2;
  358. } FLASH_TypeDef;
  359.  
  360. /**
  361.   * @brief Option Bytes Registers
  362.   */
  363.  
  364. typedef struct
  365. {
  366.   __IO uint16_t RDP;
  367.   __IO uint16_t USER;
  368.   __IO uint16_t Data0;
  369.   __IO uint16_t Data1;
  370.   __IO uint16_t WRP0;
  371.   __IO uint16_t WRP1;
  372.   __IO uint16_t WRP2;
  373.   __IO uint16_t WRP3;
  374. } OB_TypeDef;
  375.  
  376. /**
  377.   * @brief Flexible Static Memory Controller
  378.   */
  379.  
  380. typedef struct
  381. {
  382.   __IO uint32_t BTCR[8];  
  383. } FSMC_Bank1_TypeDef;
  384.  
  385. /**
  386.   * @brief Flexible Static Memory Controller Bank1E
  387.   */
  388.  
  389. typedef struct
  390. {
  391.   __IO uint32_t BWTR[7];
  392. } FSMC_Bank1E_TypeDef;
  393.  
  394. /**
  395.   * @brief Flexible Static Memory Controller Bank2
  396.   */
  397.  
  398. typedef struct
  399. {
  400.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
  401.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
  402.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
  403.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
  404.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
  405.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
  406.   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */
  407.   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */
  408.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
  409.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
  410.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
  411.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
  412.   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */
  413.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
  414. } FSMC_Bank2_3_TypeDef;  
  415.  
  416. /**
  417.   * @brief Flexible Static Memory Controller Bank4
  418.   */
  419.  
  420. typedef struct
  421. {
  422.   __IO uint32_t PCR4;
  423.   __IO uint32_t SR4;
  424.   __IO uint32_t PMEM4;
  425.   __IO uint32_t PATT4;
  426.   __IO uint32_t PIO4;
  427. } FSMC_Bank4_TypeDef;
  428.  
  429. /**
  430.   * @brief General Purpose I/O
  431.   */
  432.  
  433. typedef struct
  434. {
  435.   __IO uint32_t CRL;
  436.   __IO uint32_t CRH;
  437.   __IO uint32_t IDR;
  438.   __IO uint32_t ODR;
  439.   __IO uint32_t BSRR;
  440.   __IO uint32_t BRR;
  441.   __IO uint32_t LCKR;
  442. } GPIO_TypeDef;
  443.  
  444. /**
  445.   * @brief Alternate Function I/O
  446.   */
  447.  
  448. typedef struct
  449. {
  450.   __IO uint32_t EVCR;
  451.   __IO uint32_t MAPR;
  452.   __IO uint32_t EXTICR[4];
  453.   uint32_t RESERVED0;
  454.   __IO uint32_t MAPR2;  
  455. } AFIO_TypeDef;
  456. /**
  457.   * @brief Inter Integrated Circuit Interface
  458.   */
  459.  
  460. typedef struct
  461. {
  462.   __IO uint32_t CR1;
  463.   __IO uint32_t CR2;
  464.   __IO uint32_t OAR1;
  465.   __IO uint32_t OAR2;
  466.   __IO uint32_t DR;
  467.   __IO uint32_t SR1;
  468.   __IO uint32_t SR2;
  469.   __IO uint32_t CCR;
  470.   __IO uint32_t TRISE;
  471. } I2C_TypeDef;
  472.  
  473. /**
  474.   * @brief Independent WATCHDOG
  475.   */
  476.  
  477. typedef struct
  478. {
  479.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  480.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  481.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  482.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  483. } IWDG_TypeDef;
  484.  
  485. /**
  486.   * @brief Power Control
  487.   */
  488.  
  489. typedef struct
  490. {
  491.   __IO uint32_t CR;
  492.   __IO uint32_t CSR;
  493. } PWR_TypeDef;
  494.  
  495. /**
  496.   * @brief Reset and Clock Control
  497.   */
  498.  
  499. typedef struct
  500. {
  501.   __IO uint32_t CR;
  502.   __IO uint32_t CFGR;
  503.   __IO uint32_t CIR;
  504.   __IO uint32_t APB2RSTR;
  505.   __IO uint32_t APB1RSTR;
  506.   __IO uint32_t AHBENR;
  507.   __IO uint32_t APB2ENR;
  508.   __IO uint32_t APB1ENR;
  509.   __IO uint32_t BDCR;
  510.   __IO uint32_t CSR;
  511.  
  512.  
  513. } RCC_TypeDef;
  514.  
  515. /**
  516.   * @brief Real-Time Clock
  517.   */
  518.  
  519. typedef struct
  520. {
  521.   __IO uint32_t CRH;
  522.   __IO uint32_t CRL;
  523.   __IO uint32_t PRLH;
  524.   __IO uint32_t PRLL;
  525.   __IO uint32_t DIVH;
  526.   __IO uint32_t DIVL;
  527.   __IO uint32_t CNTH;
  528.   __IO uint32_t CNTL;
  529.   __IO uint32_t ALRH;
  530.   __IO uint32_t ALRL;
  531. } RTC_TypeDef;
  532.  
  533. /**
  534.   * @brief SD host Interface
  535.   */
  536.  
  537. typedef struct
  538. {
  539.   __IO uint32_t POWER;
  540.   __IO uint32_t CLKCR;
  541.   __IO uint32_t ARG;
  542.   __IO uint32_t CMD;
  543.   __I uint32_t RESPCMD;
  544.   __I uint32_t RESP1;
  545.   __I uint32_t RESP2;
  546.   __I uint32_t RESP3;
  547.   __I uint32_t RESP4;
  548.   __IO uint32_t DTIMER;
  549.   __IO uint32_t DLEN;
  550.   __IO uint32_t DCTRL;
  551.   __I uint32_t DCOUNT;
  552.   __I uint32_t STA;
  553.   __IO uint32_t ICR;
  554.   __IO uint32_t MASK;
  555.   uint32_t  RESERVED0[2];
  556.   __I uint32_t FIFOCNT;
  557.   uint32_t  RESERVED1[13];
  558.   __IO uint32_t FIFO;
  559. } SDIO_TypeDef;
  560.  
  561. /**
  562.   * @brief Serial Peripheral Interface
  563.   */
  564.  
  565. typedef struct
  566. {
  567.   __IO uint32_t CR1;
  568.   __IO uint32_t CR2;
  569.   __IO uint32_t SR;
  570.   __IO uint32_t DR;
  571.   __IO uint32_t CRCPR;
  572.   __IO uint32_t RXCRCR;
  573.   __IO uint32_t TXCRCR;
  574.   __IO uint32_t I2SCFGR;
  575. } SPI_TypeDef;
  576.  
  577. /**
  578.   * @brief TIM Timers
  579.   */
  580. typedef struct
  581. {
  582.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  583.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  584.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  585.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  586.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  587.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  588.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  589.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  590.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  591.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  592.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  593.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  594.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  595.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  596.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  597.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  598.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  599.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  600.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  601.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  602.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  603. }TIM_TypeDef;
  604.  
  605.  
  606. /**
  607.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  608.   */
  609.  
  610. typedef struct
  611. {
  612.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  613.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  614.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  615.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  616.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  617.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  618.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  619. } USART_TypeDef;
  620.  
  621.  
  622.  
  623. /**
  624.   * @brief Window WATCHDOG
  625.   */
  626.  
  627. typedef struct
  628. {
  629.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  630.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  631.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  632. } WWDG_TypeDef;
  633.  
  634. /**
  635.   * @}
  636.   */
  637.  
  638. /** @addtogroup Peripheral_memory_map
  639.   * @{
  640.   */
  641.  
  642.  
  643. #define FLASH_BASE            0x08000000U /*!< FLASH base address in the alias region */
  644. #define FLASH_BANK1_END       0x0807FFFFU /*!< FLASH END address of bank1 */
  645. #define FLASH_BANK2_END       0x080FFFFFU /*!< FLASH END address of bank2 */
  646. #define SRAM_BASE             0x20000000U /*!< SRAM base address in the alias region */
  647. #define PERIPH_BASE           0x40000000U /*!< Peripheral base address in the alias region */
  648.  
  649. #define SRAM_BB_BASE          0x22000000U /*!< SRAM base address in the bit-band region */
  650. #define PERIPH_BB_BASE        0x42000000U /*!< Peripheral base address in the bit-band region */
  651.  
  652. #define FSMC_BASE             0x60000000U /*!< FSMC base address */
  653. #define FSMC_R_BASE           0xA0000000U /*!< FSMC registers base address */
  654.  
  655. /*!< Peripheral memory map */
  656. #define APB1PERIPH_BASE       PERIPH_BASE
  657. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000U)
  658. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000U)
  659.  
  660. #define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000U)
  661. #define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400U)
  662. #define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800U)
  663. #define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00U)
  664. #define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000U)
  665. #define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400U)
  666. #define TIM12_BASE            (APB1PERIPH_BASE + 0x00001800U)
  667. #define TIM13_BASE            (APB1PERIPH_BASE + 0x00001C00U)
  668. #define TIM14_BASE            (APB1PERIPH_BASE + 0x00002000U)
  669. #define RTC_BASE              (APB1PERIPH_BASE + 0x00002800U)
  670. #define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00U)
  671. #define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000U)
  672. #define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800U)
  673. #define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00U)
  674. #define USART2_BASE           (APB1PERIPH_BASE + 0x00004400U)
  675. #define USART3_BASE           (APB1PERIPH_BASE + 0x00004800U)
  676. #define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00U)
  677. #define UART5_BASE            (APB1PERIPH_BASE + 0x00005000U)
  678. #define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400U)
  679. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  680. #define BKP_BASE              (APB1PERIPH_BASE + 0x00006C00U)
  681. #define PWR_BASE              (APB1PERIPH_BASE + 0x00007000U)
  682. #define DAC_BASE              (APB1PERIPH_BASE + 0x00007400U)
  683. #define AFIO_BASE             (APB2PERIPH_BASE + 0x00000000U)
  684. #define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400U)
  685. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x00000800U)
  686. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x00000C00U)
  687. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x00001000U)
  688. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x00001400U)
  689. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x00001800U)
  690. #define GPIOF_BASE            (APB2PERIPH_BASE + 0x00001C00U)
  691. #define GPIOG_BASE            (APB2PERIPH_BASE + 0x00002000U)
  692. #define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400U)
  693. #define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000U)
  694. #define USART1_BASE           (APB2PERIPH_BASE + 0x00003800U)
  695. #define TIM9_BASE             (APB2PERIPH_BASE + 0x00004C00U)
  696. #define TIM10_BASE            (APB2PERIPH_BASE + 0x00005000U)
  697. #define TIM11_BASE            (APB2PERIPH_BASE + 0x00005400U)
  698.  
  699. #define SDIO_BASE             (PERIPH_BASE + 0x00018000U)
  700.  
  701. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000U)
  702. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x00000008U)
  703. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x0000001CU)
  704. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x00000030U)
  705. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x00000044U)
  706. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x00000058U)
  707. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x0000006CU)
  708. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x00000080U)
  709. #define DMA2_BASE             (AHBPERIPH_BASE + 0x00000400U)
  710. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x00000408U)
  711. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x0000041CU)
  712. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x00000430U)
  713. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x00000444U)
  714. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x00000458U)
  715. #define RCC_BASE              (AHBPERIPH_BASE + 0x00001000U)
  716. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000U)
  717.  
  718. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000U) /*!< Flash registers base address */
  719. #define FLASHSIZE_BASE        0x1FFFF7E0U    /*!< FLASH Size register base address */
  720. #define UID_BASE              0x1FFFF7E8U    /*!< Unique device ID register base address */
  721. #define OB_BASE               0x1FFFF800U    /*!< Flash Option Bytes base address */
  722.  
  723.  
  724. #define FSMC_BANK1            (FSMC_BASE)               /*!< FSMC Bank1 base address */
  725. #define FSMC_BANK1_1          (FSMC_BANK1)              /*!< FSMC Bank1_1 base address */
  726. #define FSMC_BANK1_2          (FSMC_BANK1 + 0x04000000U) /*!< FSMC Bank1_2 base address */
  727. #define FSMC_BANK1_3          (FSMC_BANK1 + 0x08000000U) /*!< FSMC Bank1_3 base address */
  728. #define FSMC_BANK1_4          (FSMC_BANK1 + 0x0C000000U) /*!< FSMC Bank1_4 base address */
  729.  
  730. #define FSMC_BANK2            (FSMC_BASE + 0x10000000U)  /*!< FSMC Bank2 base address */
  731. #define FSMC_BANK3            (FSMC_BASE + 0x20000000U)  /*!< FSMC Bank3 base address */
  732. #define FSMC_BANK4            (FSMC_BASE + 0x30000000U)  /*!< FSMC Bank4 base address */
  733.  
  734. #define FSMC_BANK1_R_BASE     (FSMC_R_BASE + 0x00000000U)    /*!< FSMC Bank1 registers base address */
  735. #define FSMC_BANK1E_R_BASE    (FSMC_R_BASE + 0x00000104U)    /*!< FSMC Bank1E registers base address */
  736. #define FSMC_BANK2_3_R_BASE   (FSMC_R_BASE + 0x00000060U)    /*!< FSMC Bank2/Bank3 registers base address */
  737. #define FSMC_BANK4_R_BASE     (FSMC_R_BASE + 0x000000A0U)    /*!< FSMC Bank4 registers base address */
  738.  
  739. #define DBGMCU_BASE          0xE0042000U /*!< Debug MCU registers base address */
  740.  
  741.  
  742.  
  743. /**
  744.   * @}
  745.   */
  746.  
  747. /** @addtogroup Peripheral_declaration
  748.   * @{
  749.   */  
  750.  
  751. #define TIM2                ((TIM_TypeDef *)TIM2_BASE)
  752. #define TIM3                ((TIM_TypeDef *)TIM3_BASE)
  753. #define TIM4                ((TIM_TypeDef *)TIM4_BASE)
  754. #define TIM5                ((TIM_TypeDef *)TIM5_BASE)
  755. #define TIM6                ((TIM_TypeDef *)TIM6_BASE)
  756. #define TIM7                ((TIM_TypeDef *)TIM7_BASE)
  757. #define TIM12               ((TIM_TypeDef *)TIM12_BASE)
  758. #define TIM13               ((TIM_TypeDef *)TIM13_BASE)
  759. #define TIM14               ((TIM_TypeDef *)TIM14_BASE)
  760. #define RTC                 ((RTC_TypeDef *)RTC_BASE)
  761. #define WWDG                ((WWDG_TypeDef *)WWDG_BASE)
  762. #define IWDG                ((IWDG_TypeDef *)IWDG_BASE)
  763. #define SPI2                ((SPI_TypeDef *)SPI2_BASE)
  764. #define SPI3                ((SPI_TypeDef *)SPI3_BASE)
  765. #define USART2              ((USART_TypeDef *)USART2_BASE)
  766. #define USART3              ((USART_TypeDef *)USART3_BASE)
  767. #define UART4               ((USART_TypeDef *)UART4_BASE)
  768. #define UART5               ((USART_TypeDef *)UART5_BASE)
  769. #define I2C1                ((I2C_TypeDef *)I2C1_BASE)
  770. #define I2C2                ((I2C_TypeDef *)I2C2_BASE)
  771. #define BKP                 ((BKP_TypeDef *)BKP_BASE)
  772. #define PWR                 ((PWR_TypeDef *)PWR_BASE)
  773. #define DAC1                ((DAC_TypeDef *)DAC_BASE)
  774. #define DAC                 ((DAC_TypeDef *)DAC_BASE) /* Kept for legacy purpose */
  775. #define AFIO                ((AFIO_TypeDef *)AFIO_BASE)
  776. #define EXTI                ((EXTI_TypeDef *)EXTI_BASE)
  777. #define GPIOA               ((GPIO_TypeDef *)GPIOA_BASE)
  778. #define GPIOB               ((GPIO_TypeDef *)GPIOB_BASE)
  779. #define GPIOC               ((GPIO_TypeDef *)GPIOC_BASE)
  780. #define GPIOD               ((GPIO_TypeDef *)GPIOD_BASE)
  781. #define GPIOE               ((GPIO_TypeDef *)GPIOE_BASE)
  782. #define GPIOF               ((GPIO_TypeDef *)GPIOF_BASE)
  783. #define GPIOG               ((GPIO_TypeDef *)GPIOG_BASE)
  784. #define ADC1                ((ADC_TypeDef *)ADC1_BASE)
  785. #define ADC1_COMMON         ((ADC_Common_TypeDef *)ADC1_BASE)
  786. #define SPI1                ((SPI_TypeDef *)SPI1_BASE)
  787. #define USART1              ((USART_TypeDef *)USART1_BASE)
  788. #define TIM9                ((TIM_TypeDef *)TIM9_BASE)
  789. #define TIM10               ((TIM_TypeDef *)TIM10_BASE)
  790. #define TIM11               ((TIM_TypeDef *)TIM11_BASE)
  791. #define SDIO                ((SDIO_TypeDef *)SDIO_BASE)
  792. #define DMA1                ((DMA_TypeDef *)DMA1_BASE)
  793. #define DMA2                ((DMA_TypeDef *)DMA2_BASE)
  794. #define DMA1_Channel1       ((DMA_Channel_TypeDef *)DMA1_Channel1_BASE)
  795. #define DMA1_Channel2       ((DMA_Channel_TypeDef *)DMA1_Channel2_BASE)
  796. #define DMA1_Channel3       ((DMA_Channel_TypeDef *)DMA1_Channel3_BASE)
  797. #define DMA1_Channel4       ((DMA_Channel_TypeDef *)DMA1_Channel4_BASE)
  798. #define DMA1_Channel5       ((DMA_Channel_TypeDef *)DMA1_Channel5_BASE)
  799. #define DMA1_Channel6       ((DMA_Channel_TypeDef *)DMA1_Channel6_BASE)
  800. #define DMA1_Channel7       ((DMA_Channel_TypeDef *)DMA1_Channel7_BASE)
  801. #define DMA2_Channel1       ((DMA_Channel_TypeDef *)DMA2_Channel1_BASE)
  802. #define DMA2_Channel2       ((DMA_Channel_TypeDef *)DMA2_Channel2_BASE)
  803. #define DMA2_Channel3       ((DMA_Channel_TypeDef *)DMA2_Channel3_BASE)
  804. #define DMA2_Channel4       ((DMA_Channel_TypeDef *)DMA2_Channel4_BASE)
  805. #define DMA2_Channel5       ((DMA_Channel_TypeDef *)DMA2_Channel5_BASE)
  806. #define RCC                 ((RCC_TypeDef *)RCC_BASE)
  807. #define CRC                 ((CRC_TypeDef *)CRC_BASE)
  808. #define FLASH               ((FLASH_TypeDef *)FLASH_R_BASE)
  809. #define OB                  ((OB_TypeDef *)OB_BASE)
  810. #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *)FSMC_BANK1_R_BASE)
  811. #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *)FSMC_BANK1E_R_BASE)
  812. #define FSMC_Bank2_3        ((FSMC_Bank2_3_TypeDef *)FSMC_BANK2_3_R_BASE)
  813. #define FSMC_Bank4          ((FSMC_Bank4_TypeDef *)FSMC_BANK4_R_BASE)
  814. #define DBGMCU              ((DBGMCU_TypeDef *)DBGMCU_BASE)
  815.  
  816.  
  817. /**
  818.   * @}
  819.   */
  820.  
  821. /** @addtogroup Exported_constants
  822.   * @{
  823.   */
  824.  
  825.   /** @addtogroup Peripheral_Registers_Bits_Definition
  826.   * @{
  827.   */
  828.    
  829. /******************************************************************************/
  830. /*                         Peripheral Registers_Bits_Definition               */
  831. /******************************************************************************/
  832.  
  833. /******************************************************************************/
  834. /*                                                                            */
  835. /*                       CRC calculation unit (CRC)                           */
  836. /*                                                                            */
  837. /******************************************************************************/
  838.  
  839. /*******************  Bit definition for CRC_DR register  *********************/
  840. #define CRC_DR_DR_Pos                       (0U)                              
  841. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  842. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  843.  
  844. /*******************  Bit definition for CRC_IDR register  ********************/
  845. #define CRC_IDR_IDR_Pos                     (0U)                              
  846. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  847. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  848.  
  849. /********************  Bit definition for CRC_CR register  ********************/
  850. #define CRC_CR_RESET_Pos                    (0U)                              
  851. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  852. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  853.  
  854. /******************************************************************************/
  855. /*                                                                            */
  856. /*                             Power Control                                  */
  857. /*                                                                            */
  858. /******************************************************************************/
  859.  
  860. /********************  Bit definition for PWR_CR register  ********************/
  861. #define PWR_CR_LPDS_Pos                     (0U)                              
  862. #define PWR_CR_LPDS_Msk                     (0x1U << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  863. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  864. #define PWR_CR_PDDS_Pos                     (1U)                              
  865. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  866. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  867. #define PWR_CR_CWUF_Pos                     (2U)                              
  868. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  869. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  870. #define PWR_CR_CSBF_Pos                     (3U)                              
  871. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  872. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  873. #define PWR_CR_PVDE_Pos                     (4U)                              
  874. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  875. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  876.  
  877. #define PWR_CR_PLS_Pos                      (5U)                              
  878. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  879. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  880. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  881. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  882. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  883.  
  884. /*!< PVD level configuration */
  885. #define PWR_CR_PLS_LEV0                      0x00000000U                           /*!< PVD level 2.2V */
  886. #define PWR_CR_PLS_LEV1                      0x00000020U                           /*!< PVD level 2.3V */
  887. #define PWR_CR_PLS_LEV2                      0x00000040U                           /*!< PVD level 2.4V */
  888. #define PWR_CR_PLS_LEV3                      0x00000060U                           /*!< PVD level 2.5V */
  889. #define PWR_CR_PLS_LEV4                      0x00000080U                           /*!< PVD level 2.6V */
  890. #define PWR_CR_PLS_LEV5                      0x000000A0U                           /*!< PVD level 2.7V */
  891. #define PWR_CR_PLS_LEV6                      0x000000C0U                           /*!< PVD level 2.8V */
  892. #define PWR_CR_PLS_LEV7                      0x000000E0U                           /*!< PVD level 2.9V */
  893.  
  894. /* Legacy defines */
  895. #define PWR_CR_PLS_2V2                       PWR_CR_PLS_LEV0
  896. #define PWR_CR_PLS_2V3                       PWR_CR_PLS_LEV1
  897. #define PWR_CR_PLS_2V4                       PWR_CR_PLS_LEV2
  898. #define PWR_CR_PLS_2V5                       PWR_CR_PLS_LEV3
  899. #define PWR_CR_PLS_2V6                       PWR_CR_PLS_LEV4
  900. #define PWR_CR_PLS_2V7                       PWR_CR_PLS_LEV5
  901. #define PWR_CR_PLS_2V8                       PWR_CR_PLS_LEV6
  902. #define PWR_CR_PLS_2V9                       PWR_CR_PLS_LEV7
  903.  
  904. #define PWR_CR_DBP_Pos                      (8U)                              
  905. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  906. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  907.  
  908.  
  909. /*******************  Bit definition for PWR_CSR register  ********************/
  910. #define PWR_CSR_WUF_Pos                     (0U)                              
  911. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  912. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  913. #define PWR_CSR_SBF_Pos                     (1U)                              
  914. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  915. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  916. #define PWR_CSR_PVDO_Pos                    (2U)                              
  917. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  918. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  919. #define PWR_CSR_EWUP_Pos                    (8U)                              
  920. #define PWR_CSR_EWUP_Msk                    (0x1U << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  921. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  922.  
  923. /******************************************************************************/
  924. /*                                                                            */
  925. /*                            Backup registers                                */
  926. /*                                                                            */
  927. /******************************************************************************/
  928.  
  929. /*******************  Bit definition for BKP_DR1 register  ********************/
  930. #define BKP_DR1_D_Pos                       (0U)                              
  931. #define BKP_DR1_D_Msk                       (0xFFFFU << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  932. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  933.  
  934. /*******************  Bit definition for BKP_DR2 register  ********************/
  935. #define BKP_DR2_D_Pos                       (0U)                              
  936. #define BKP_DR2_D_Msk                       (0xFFFFU << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  937. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  938.  
  939. /*******************  Bit definition for BKP_DR3 register  ********************/
  940. #define BKP_DR3_D_Pos                       (0U)                              
  941. #define BKP_DR3_D_Msk                       (0xFFFFU << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  942. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  943.  
  944. /*******************  Bit definition for BKP_DR4 register  ********************/
  945. #define BKP_DR4_D_Pos                       (0U)                              
  946. #define BKP_DR4_D_Msk                       (0xFFFFU << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  947. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  948.  
  949. /*******************  Bit definition for BKP_DR5 register  ********************/
  950. #define BKP_DR5_D_Pos                       (0U)                              
  951. #define BKP_DR5_D_Msk                       (0xFFFFU << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  952. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  953.  
  954. /*******************  Bit definition for BKP_DR6 register  ********************/
  955. #define BKP_DR6_D_Pos                       (0U)                              
  956. #define BKP_DR6_D_Msk                       (0xFFFFU << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  957. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  958.  
  959. /*******************  Bit definition for BKP_DR7 register  ********************/
  960. #define BKP_DR7_D_Pos                       (0U)                              
  961. #define BKP_DR7_D_Msk                       (0xFFFFU << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  962. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  963.  
  964. /*******************  Bit definition for BKP_DR8 register  ********************/
  965. #define BKP_DR8_D_Pos                       (0U)                              
  966. #define BKP_DR8_D_Msk                       (0xFFFFU << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  967. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  968.  
  969. /*******************  Bit definition for BKP_DR9 register  ********************/
  970. #define BKP_DR9_D_Pos                       (0U)                              
  971. #define BKP_DR9_D_Msk                       (0xFFFFU << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  972. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  973.  
  974. /*******************  Bit definition for BKP_DR10 register  *******************/
  975. #define BKP_DR10_D_Pos                      (0U)                              
  976. #define BKP_DR10_D_Msk                      (0xFFFFU << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  977. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  978.  
  979. /*******************  Bit definition for BKP_DR11 register  *******************/
  980. #define BKP_DR11_D_Pos                      (0U)                              
  981. #define BKP_DR11_D_Msk                      (0xFFFFU << BKP_DR11_D_Pos)        /*!< 0x0000FFFF */
  982. #define BKP_DR11_D                          BKP_DR11_D_Msk                     /*!< Backup data */
  983.  
  984. /*******************  Bit definition for BKP_DR12 register  *******************/
  985. #define BKP_DR12_D_Pos                      (0U)                              
  986. #define BKP_DR12_D_Msk                      (0xFFFFU << BKP_DR12_D_Pos)        /*!< 0x0000FFFF */
  987. #define BKP_DR12_D                          BKP_DR12_D_Msk                     /*!< Backup data */
  988.  
  989. /*******************  Bit definition for BKP_DR13 register  *******************/
  990. #define BKP_DR13_D_Pos                      (0U)                              
  991. #define BKP_DR13_D_Msk                      (0xFFFFU << BKP_DR13_D_Pos)        /*!< 0x0000FFFF */
  992. #define BKP_DR13_D                          BKP_DR13_D_Msk                     /*!< Backup data */
  993.  
  994. /*******************  Bit definition for BKP_DR14 register  *******************/
  995. #define BKP_DR14_D_Pos                      (0U)                              
  996. #define BKP_DR14_D_Msk                      (0xFFFFU << BKP_DR14_D_Pos)        /*!< 0x0000FFFF */
  997. #define BKP_DR14_D                          BKP_DR14_D_Msk                     /*!< Backup data */
  998.  
  999. /*******************  Bit definition for BKP_DR15 register  *******************/
  1000. #define BKP_DR15_D_Pos                      (0U)                              
  1001. #define BKP_DR15_D_Msk                      (0xFFFFU << BKP_DR15_D_Pos)        /*!< 0x0000FFFF */
  1002. #define BKP_DR15_D                          BKP_DR15_D_Msk                     /*!< Backup data */
  1003.  
  1004. /*******************  Bit definition for BKP_DR16 register  *******************/
  1005. #define BKP_DR16_D_Pos                      (0U)                              
  1006. #define BKP_DR16_D_Msk                      (0xFFFFU << BKP_DR16_D_Pos)        /*!< 0x0000FFFF */
  1007. #define BKP_DR16_D                          BKP_DR16_D_Msk                     /*!< Backup data */
  1008.  
  1009. /*******************  Bit definition for BKP_DR17 register  *******************/
  1010. #define BKP_DR17_D_Pos                      (0U)                              
  1011. #define BKP_DR17_D_Msk                      (0xFFFFU << BKP_DR17_D_Pos)        /*!< 0x0000FFFF */
  1012. #define BKP_DR17_D                          BKP_DR17_D_Msk                     /*!< Backup data */
  1013.  
  1014. /******************  Bit definition for BKP_DR18 register  ********************/
  1015. #define BKP_DR18_D_Pos                      (0U)                              
  1016. #define BKP_DR18_D_Msk                      (0xFFFFU << BKP_DR18_D_Pos)        /*!< 0x0000FFFF */
  1017. #define BKP_DR18_D                          BKP_DR18_D_Msk                     /*!< Backup data */
  1018.  
  1019. /*******************  Bit definition for BKP_DR19 register  *******************/
  1020. #define BKP_DR19_D_Pos                      (0U)                              
  1021. #define BKP_DR19_D_Msk                      (0xFFFFU << BKP_DR19_D_Pos)        /*!< 0x0000FFFF */
  1022. #define BKP_DR19_D                          BKP_DR19_D_Msk                     /*!< Backup data */
  1023.  
  1024. /*******************  Bit definition for BKP_DR20 register  *******************/
  1025. #define BKP_DR20_D_Pos                      (0U)                              
  1026. #define BKP_DR20_D_Msk                      (0xFFFFU << BKP_DR20_D_Pos)        /*!< 0x0000FFFF */
  1027. #define BKP_DR20_D                          BKP_DR20_D_Msk                     /*!< Backup data */
  1028.  
  1029. /*******************  Bit definition for BKP_DR21 register  *******************/
  1030. #define BKP_DR21_D_Pos                      (0U)                              
  1031. #define BKP_DR21_D_Msk                      (0xFFFFU << BKP_DR21_D_Pos)        /*!< 0x0000FFFF */
  1032. #define BKP_DR21_D                          BKP_DR21_D_Msk                     /*!< Backup data */
  1033.  
  1034. /*******************  Bit definition for BKP_DR22 register  *******************/
  1035. #define BKP_DR22_D_Pos                      (0U)                              
  1036. #define BKP_DR22_D_Msk                      (0xFFFFU << BKP_DR22_D_Pos)        /*!< 0x0000FFFF */
  1037. #define BKP_DR22_D                          BKP_DR22_D_Msk                     /*!< Backup data */
  1038.  
  1039. /*******************  Bit definition for BKP_DR23 register  *******************/
  1040. #define BKP_DR23_D_Pos                      (0U)                              
  1041. #define BKP_DR23_D_Msk                      (0xFFFFU << BKP_DR23_D_Pos)        /*!< 0x0000FFFF */
  1042. #define BKP_DR23_D                          BKP_DR23_D_Msk                     /*!< Backup data */
  1043.  
  1044. /*******************  Bit definition for BKP_DR24 register  *******************/
  1045. #define BKP_DR24_D_Pos                      (0U)                              
  1046. #define BKP_DR24_D_Msk                      (0xFFFFU << BKP_DR24_D_Pos)        /*!< 0x0000FFFF */
  1047. #define BKP_DR24_D                          BKP_DR24_D_Msk                     /*!< Backup data */
  1048.  
  1049. /*******************  Bit definition for BKP_DR25 register  *******************/
  1050. #define BKP_DR25_D_Pos                      (0U)                              
  1051. #define BKP_DR25_D_Msk                      (0xFFFFU << BKP_DR25_D_Pos)        /*!< 0x0000FFFF */
  1052. #define BKP_DR25_D                          BKP_DR25_D_Msk                     /*!< Backup data */
  1053.  
  1054. /*******************  Bit definition for BKP_DR26 register  *******************/
  1055. #define BKP_DR26_D_Pos                      (0U)                              
  1056. #define BKP_DR26_D_Msk                      (0xFFFFU << BKP_DR26_D_Pos)        /*!< 0x0000FFFF */
  1057. #define BKP_DR26_D                          BKP_DR26_D_Msk                     /*!< Backup data */
  1058.  
  1059. /*******************  Bit definition for BKP_DR27 register  *******************/
  1060. #define BKP_DR27_D_Pos                      (0U)                              
  1061. #define BKP_DR27_D_Msk                      (0xFFFFU << BKP_DR27_D_Pos)        /*!< 0x0000FFFF */
  1062. #define BKP_DR27_D                          BKP_DR27_D_Msk                     /*!< Backup data */
  1063.  
  1064. /*******************  Bit definition for BKP_DR28 register  *******************/
  1065. #define BKP_DR28_D_Pos                      (0U)                              
  1066. #define BKP_DR28_D_Msk                      (0xFFFFU << BKP_DR28_D_Pos)        /*!< 0x0000FFFF */
  1067. #define BKP_DR28_D                          BKP_DR28_D_Msk                     /*!< Backup data */
  1068.  
  1069. /*******************  Bit definition for BKP_DR29 register  *******************/
  1070. #define BKP_DR29_D_Pos                      (0U)                              
  1071. #define BKP_DR29_D_Msk                      (0xFFFFU << BKP_DR29_D_Pos)        /*!< 0x0000FFFF */
  1072. #define BKP_DR29_D                          BKP_DR29_D_Msk                     /*!< Backup data */
  1073.  
  1074. /*******************  Bit definition for BKP_DR30 register  *******************/
  1075. #define BKP_DR30_D_Pos                      (0U)                              
  1076. #define BKP_DR30_D_Msk                      (0xFFFFU << BKP_DR30_D_Pos)        /*!< 0x0000FFFF */
  1077. #define BKP_DR30_D                          BKP_DR30_D_Msk                     /*!< Backup data */
  1078.  
  1079. /*******************  Bit definition for BKP_DR31 register  *******************/
  1080. #define BKP_DR31_D_Pos                      (0U)                              
  1081. #define BKP_DR31_D_Msk                      (0xFFFFU << BKP_DR31_D_Pos)        /*!< 0x0000FFFF */
  1082. #define BKP_DR31_D                          BKP_DR31_D_Msk                     /*!< Backup data */
  1083.  
  1084. /*******************  Bit definition for BKP_DR32 register  *******************/
  1085. #define BKP_DR32_D_Pos                      (0U)                              
  1086. #define BKP_DR32_D_Msk                      (0xFFFFU << BKP_DR32_D_Pos)        /*!< 0x0000FFFF */
  1087. #define BKP_DR32_D                          BKP_DR32_D_Msk                     /*!< Backup data */
  1088.  
  1089. /*******************  Bit definition for BKP_DR33 register  *******************/
  1090. #define BKP_DR33_D_Pos                      (0U)                              
  1091. #define BKP_DR33_D_Msk                      (0xFFFFU << BKP_DR33_D_Pos)        /*!< 0x0000FFFF */
  1092. #define BKP_DR33_D                          BKP_DR33_D_Msk                     /*!< Backup data */
  1093.  
  1094. /*******************  Bit definition for BKP_DR34 register  *******************/
  1095. #define BKP_DR34_D_Pos                      (0U)                              
  1096. #define BKP_DR34_D_Msk                      (0xFFFFU << BKP_DR34_D_Pos)        /*!< 0x0000FFFF */
  1097. #define BKP_DR34_D                          BKP_DR34_D_Msk                     /*!< Backup data */
  1098.  
  1099. /*******************  Bit definition for BKP_DR35 register  *******************/
  1100. #define BKP_DR35_D_Pos                      (0U)                              
  1101. #define BKP_DR35_D_Msk                      (0xFFFFU << BKP_DR35_D_Pos)        /*!< 0x0000FFFF */
  1102. #define BKP_DR35_D                          BKP_DR35_D_Msk                     /*!< Backup data */
  1103.  
  1104. /*******************  Bit definition for BKP_DR36 register  *******************/
  1105. #define BKP_DR36_D_Pos                      (0U)                              
  1106. #define BKP_DR36_D_Msk                      (0xFFFFU << BKP_DR36_D_Pos)        /*!< 0x0000FFFF */
  1107. #define BKP_DR36_D                          BKP_DR36_D_Msk                     /*!< Backup data */
  1108.  
  1109. /*******************  Bit definition for BKP_DR37 register  *******************/
  1110. #define BKP_DR37_D_Pos                      (0U)                              
  1111. #define BKP_DR37_D_Msk                      (0xFFFFU << BKP_DR37_D_Pos)        /*!< 0x0000FFFF */
  1112. #define BKP_DR37_D                          BKP_DR37_D_Msk                     /*!< Backup data */
  1113.  
  1114. /*******************  Bit definition for BKP_DR38 register  *******************/
  1115. #define BKP_DR38_D_Pos                      (0U)                              
  1116. #define BKP_DR38_D_Msk                      (0xFFFFU << BKP_DR38_D_Pos)        /*!< 0x0000FFFF */
  1117. #define BKP_DR38_D                          BKP_DR38_D_Msk                     /*!< Backup data */
  1118.  
  1119. /*******************  Bit definition for BKP_DR39 register  *******************/
  1120. #define BKP_DR39_D_Pos                      (0U)                              
  1121. #define BKP_DR39_D_Msk                      (0xFFFFU << BKP_DR39_D_Pos)        /*!< 0x0000FFFF */
  1122. #define BKP_DR39_D                          BKP_DR39_D_Msk                     /*!< Backup data */
  1123.  
  1124. /*******************  Bit definition for BKP_DR40 register  *******************/
  1125. #define BKP_DR40_D_Pos                      (0U)                              
  1126. #define BKP_DR40_D_Msk                      (0xFFFFU << BKP_DR40_D_Pos)        /*!< 0x0000FFFF */
  1127. #define BKP_DR40_D                          BKP_DR40_D_Msk                     /*!< Backup data */
  1128.  
  1129. /*******************  Bit definition for BKP_DR41 register  *******************/
  1130. #define BKP_DR41_D_Pos                      (0U)                              
  1131. #define BKP_DR41_D_Msk                      (0xFFFFU << BKP_DR41_D_Pos)        /*!< 0x0000FFFF */
  1132. #define BKP_DR41_D                          BKP_DR41_D_Msk                     /*!< Backup data */
  1133.  
  1134. /*******************  Bit definition for BKP_DR42 register  *******************/
  1135. #define BKP_DR42_D_Pos                      (0U)                              
  1136. #define BKP_DR42_D_Msk                      (0xFFFFU << BKP_DR42_D_Pos)        /*!< 0x0000FFFF */
  1137. #define BKP_DR42_D                          BKP_DR42_D_Msk                     /*!< Backup data */
  1138.  
  1139. #define RTC_BKP_NUMBER 42
  1140.  
  1141. /******************  Bit definition for BKP_RTCCR register  *******************/
  1142. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  1143. #define BKP_RTCCR_CAL_Msk                   (0x7FU << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  1144. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  1145. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  1146. #define BKP_RTCCR_CCO_Msk                   (0x1U << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  1147. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  1148. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  1149. #define BKP_RTCCR_ASOE_Msk                  (0x1U << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  1150. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  1151. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  1152. #define BKP_RTCCR_ASOS_Msk                  (0x1U << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  1153. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  1154.  
  1155. /********************  Bit definition for BKP_CR register  ********************/
  1156. #define BKP_CR_TPE_Pos                      (0U)                              
  1157. #define BKP_CR_TPE_Msk                      (0x1U << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  1158. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  1159. #define BKP_CR_TPAL_Pos                     (1U)                              
  1160. #define BKP_CR_TPAL_Msk                     (0x1U << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  1161. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  1162.  
  1163. /*******************  Bit definition for BKP_CSR register  ********************/
  1164. #define BKP_CSR_CTE_Pos                     (0U)                              
  1165. #define BKP_CSR_CTE_Msk                     (0x1U << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  1166. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  1167. #define BKP_CSR_CTI_Pos                     (1U)                              
  1168. #define BKP_CSR_CTI_Msk                     (0x1U << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  1169. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  1170. #define BKP_CSR_TPIE_Pos                    (2U)                              
  1171. #define BKP_CSR_TPIE_Msk                    (0x1U << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  1172. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  1173. #define BKP_CSR_TEF_Pos                     (8U)                              
  1174. #define BKP_CSR_TEF_Msk                     (0x1U << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  1175. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  1176. #define BKP_CSR_TIF_Pos                     (9U)                              
  1177. #define BKP_CSR_TIF_Msk                     (0x1U << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  1178. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  1179.  
  1180. /******************************************************************************/
  1181. /*                                                                            */
  1182. /*                         Reset and Clock Control                            */
  1183. /*                                                                            */
  1184. /******************************************************************************/
  1185.  
  1186. /********************  Bit definition for RCC_CR register  ********************/
  1187. #define RCC_CR_HSION_Pos                     (0U)                              
  1188. #define RCC_CR_HSION_Msk                     (0x1U << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  1189. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  1190. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  1191. #define RCC_CR_HSIRDY_Msk                    (0x1U << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  1192. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  1193. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  1194. #define RCC_CR_HSITRIM_Msk                   (0x1FU << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  1195. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  1196. #define RCC_CR_HSICAL_Pos                    (8U)                              
  1197. #define RCC_CR_HSICAL_Msk                    (0xFFU << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  1198. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  1199. #define RCC_CR_HSEON_Pos                     (16U)                            
  1200. #define RCC_CR_HSEON_Msk                     (0x1U << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  1201. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  1202. #define RCC_CR_HSERDY_Pos                    (17U)                            
  1203. #define RCC_CR_HSERDY_Msk                    (0x1U << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  1204. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  1205. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  1206. #define RCC_CR_HSEBYP_Msk                    (0x1U << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  1207. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  1208. #define RCC_CR_CSSON_Pos                     (19U)                            
  1209. #define RCC_CR_CSSON_Msk                     (0x1U << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  1210. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  1211. #define RCC_CR_PLLON_Pos                     (24U)                            
  1212. #define RCC_CR_PLLON_Msk                     (0x1U << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  1213. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  1214. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  1215. #define RCC_CR_PLLRDY_Msk                    (0x1U << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  1216. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  1217.  
  1218.  
  1219. /*******************  Bit definition for RCC_CFGR register  *******************/
  1220. /*!< SW configuration */
  1221. #define RCC_CFGR_SW_Pos                      (0U)                              
  1222. #define RCC_CFGR_SW_Msk                      (0x3U << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  1223. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  1224. #define RCC_CFGR_SW_0                        (0x1U << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  1225. #define RCC_CFGR_SW_1                        (0x2U << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  1226.  
  1227. #define RCC_CFGR_SW_HSI                      0x00000000U                       /*!< HSI selected as system clock */
  1228. #define RCC_CFGR_SW_HSE                      0x00000001U                       /*!< HSE selected as system clock */
  1229. #define RCC_CFGR_SW_PLL                      0x00000002U                       /*!< PLL selected as system clock */
  1230.  
  1231. /*!< SWS configuration */
  1232. #define RCC_CFGR_SWS_Pos                     (2U)                              
  1233. #define RCC_CFGR_SWS_Msk                     (0x3U << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  1234. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  1235. #define RCC_CFGR_SWS_0                       (0x1U << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  1236. #define RCC_CFGR_SWS_1                       (0x2U << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  1237.  
  1238. #define RCC_CFGR_SWS_HSI                     0x00000000U                       /*!< HSI oscillator used as system clock */
  1239. #define RCC_CFGR_SWS_HSE                     0x00000004U                       /*!< HSE oscillator used as system clock */
  1240. #define RCC_CFGR_SWS_PLL                     0x00000008U                       /*!< PLL used as system clock */
  1241.  
  1242. /*!< HPRE configuration */
  1243. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  1244. #define RCC_CFGR_HPRE_Msk                    (0xFU << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  1245. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  1246. #define RCC_CFGR_HPRE_0                      (0x1U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  1247. #define RCC_CFGR_HPRE_1                      (0x2U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  1248. #define RCC_CFGR_HPRE_2                      (0x4U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  1249. #define RCC_CFGR_HPRE_3                      (0x8U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  1250.  
  1251. #define RCC_CFGR_HPRE_DIV1                   0x00000000U                       /*!< SYSCLK not divided */
  1252. #define RCC_CFGR_HPRE_DIV2                   0x00000080U                       /*!< SYSCLK divided by 2 */
  1253. #define RCC_CFGR_HPRE_DIV4                   0x00000090U                       /*!< SYSCLK divided by 4 */
  1254. #define RCC_CFGR_HPRE_DIV8                   0x000000A0U                       /*!< SYSCLK divided by 8 */
  1255. #define RCC_CFGR_HPRE_DIV16                  0x000000B0U                       /*!< SYSCLK divided by 16 */
  1256. #define RCC_CFGR_HPRE_DIV64                  0x000000C0U                       /*!< SYSCLK divided by 64 */
  1257. #define RCC_CFGR_HPRE_DIV128                 0x000000D0U                       /*!< SYSCLK divided by 128 */
  1258. #define RCC_CFGR_HPRE_DIV256                 0x000000E0U                       /*!< SYSCLK divided by 256 */
  1259. #define RCC_CFGR_HPRE_DIV512                 0x000000F0U                       /*!< SYSCLK divided by 512 */
  1260.  
  1261. /*!< PPRE1 configuration */
  1262. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  1263. #define RCC_CFGR_PPRE1_Msk                   (0x7U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  1264. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  1265. #define RCC_CFGR_PPRE1_0                     (0x1U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  1266. #define RCC_CFGR_PPRE1_1                     (0x2U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  1267. #define RCC_CFGR_PPRE1_2                     (0x4U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  1268.  
  1269. #define RCC_CFGR_PPRE1_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1270. #define RCC_CFGR_PPRE1_DIV2                  0x00000400U                       /*!< HCLK divided by 2 */
  1271. #define RCC_CFGR_PPRE1_DIV4                  0x00000500U                       /*!< HCLK divided by 4 */
  1272. #define RCC_CFGR_PPRE1_DIV8                  0x00000600U                       /*!< HCLK divided by 8 */
  1273. #define RCC_CFGR_PPRE1_DIV16                 0x00000700U                       /*!< HCLK divided by 16 */
  1274.  
  1275. /*!< PPRE2 configuration */
  1276. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  1277. #define RCC_CFGR_PPRE2_Msk                   (0x7U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  1278. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  1279. #define RCC_CFGR_PPRE2_0                     (0x1U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  1280. #define RCC_CFGR_PPRE2_1                     (0x2U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  1281. #define RCC_CFGR_PPRE2_2                     (0x4U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  1282.  
  1283. #define RCC_CFGR_PPRE2_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1284. #define RCC_CFGR_PPRE2_DIV2                  0x00002000U                       /*!< HCLK divided by 2 */
  1285. #define RCC_CFGR_PPRE2_DIV4                  0x00002800U                       /*!< HCLK divided by 4 */
  1286. #define RCC_CFGR_PPRE2_DIV8                  0x00003000U                       /*!< HCLK divided by 8 */
  1287. #define RCC_CFGR_PPRE2_DIV16                 0x00003800U                       /*!< HCLK divided by 16 */
  1288.  
  1289. /*!< ADCPPRE configuration */
  1290. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  1291. #define RCC_CFGR_ADCPRE_Msk                  (0x3U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  1292. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1293. #define RCC_CFGR_ADCPRE_0                    (0x1U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  1294. #define RCC_CFGR_ADCPRE_1                    (0x2U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  1295.  
  1296. #define RCC_CFGR_ADCPRE_DIV2                 0x00000000U                       /*!< PCLK2 divided by 2 */
  1297. #define RCC_CFGR_ADCPRE_DIV4                 0x00004000U                       /*!< PCLK2 divided by 4 */
  1298. #define RCC_CFGR_ADCPRE_DIV6                 0x00008000U                       /*!< PCLK2 divided by 6 */
  1299. #define RCC_CFGR_ADCPRE_DIV8                 0x0000C000U                       /*!< PCLK2 divided by 8 */
  1300.  
  1301. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  1302. #define RCC_CFGR_PLLSRC_Msk                  (0x1U << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  1303. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  1304.  
  1305. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  1306. #define RCC_CFGR_PLLXTPRE_Msk                (0x1U << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  1307. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  1308.  
  1309. /*!< PLLMUL configuration */
  1310. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  1311. #define RCC_CFGR_PLLMULL_Msk                 (0xFU << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  1312. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1313. #define RCC_CFGR_PLLMULL_0                   (0x1U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  1314. #define RCC_CFGR_PLLMULL_1                   (0x2U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  1315. #define RCC_CFGR_PLLMULL_2                   (0x4U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  1316. #define RCC_CFGR_PLLMULL_3                   (0x8U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  1317.  
  1318. #define RCC_CFGR_PLLXTPRE_HSE                0x00000000U                      /*!< HSE clock not divided for PLL entry */
  1319. #define RCC_CFGR_PLLXTPRE_HSE_DIV2           0x00020000U                      /*!< HSE clock divided by 2 for PLL entry */
  1320.  
  1321. #define RCC_CFGR_PLLMULL2                    0x00000000U                       /*!< PLL input clock*2 */
  1322. #define RCC_CFGR_PLLMULL3_Pos                (18U)                            
  1323. #define RCC_CFGR_PLLMULL3_Msk                (0x1U << RCC_CFGR_PLLMULL3_Pos)   /*!< 0x00040000 */
  1324. #define RCC_CFGR_PLLMULL3                    RCC_CFGR_PLLMULL3_Msk             /*!< PLL input clock*3 */
  1325. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  1326. #define RCC_CFGR_PLLMULL4_Msk                (0x1U << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  1327. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock*4 */
  1328. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  1329. #define RCC_CFGR_PLLMULL5_Msk                (0x3U << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  1330. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock*5 */
  1331. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  1332. #define RCC_CFGR_PLLMULL6_Msk                (0x1U << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  1333. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock*6 */
  1334. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  1335. #define RCC_CFGR_PLLMULL7_Msk                (0x5U << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  1336. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock*7 */
  1337. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  1338. #define RCC_CFGR_PLLMULL8_Msk                (0x3U << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  1339. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock*8 */
  1340. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  1341. #define RCC_CFGR_PLLMULL9_Msk                (0x7U << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  1342. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock*9 */
  1343. #define RCC_CFGR_PLLMULL10_Pos               (21U)                            
  1344. #define RCC_CFGR_PLLMULL10_Msk               (0x1U << RCC_CFGR_PLLMULL10_Pos)  /*!< 0x00200000 */
  1345. #define RCC_CFGR_PLLMULL10                   RCC_CFGR_PLLMULL10_Msk            /*!< PLL input clock10 */
  1346. #define RCC_CFGR_PLLMULL11_Pos               (18U)                            
  1347. #define RCC_CFGR_PLLMULL11_Msk               (0x9U << RCC_CFGR_PLLMULL11_Pos)  /*!< 0x00240000 */
  1348. #define RCC_CFGR_PLLMULL11                   RCC_CFGR_PLLMULL11_Msk            /*!< PLL input clock*11 */
  1349. #define RCC_CFGR_PLLMULL12_Pos               (19U)                            
  1350. #define RCC_CFGR_PLLMULL12_Msk               (0x5U << RCC_CFGR_PLLMULL12_Pos)  /*!< 0x00280000 */
  1351. #define RCC_CFGR_PLLMULL12                   RCC_CFGR_PLLMULL12_Msk            /*!< PLL input clock*12 */
  1352. #define RCC_CFGR_PLLMULL13_Pos               (18U)                            
  1353. #define RCC_CFGR_PLLMULL13_Msk               (0xBU << RCC_CFGR_PLLMULL13_Pos)  /*!< 0x002C0000 */
  1354. #define RCC_CFGR_PLLMULL13                   RCC_CFGR_PLLMULL13_Msk            /*!< PLL input clock*13 */
  1355. #define RCC_CFGR_PLLMULL14_Pos               (20U)                            
  1356. #define RCC_CFGR_PLLMULL14_Msk               (0x3U << RCC_CFGR_PLLMULL14_Pos)  /*!< 0x00300000 */
  1357. #define RCC_CFGR_PLLMULL14                   RCC_CFGR_PLLMULL14_Msk            /*!< PLL input clock*14 */
  1358. #define RCC_CFGR_PLLMULL15_Pos               (18U)                            
  1359. #define RCC_CFGR_PLLMULL15_Msk               (0xDU << RCC_CFGR_PLLMULL15_Pos)  /*!< 0x00340000 */
  1360. #define RCC_CFGR_PLLMULL15                   RCC_CFGR_PLLMULL15_Msk            /*!< PLL input clock*15 */
  1361. #define RCC_CFGR_PLLMULL16_Pos               (19U)                            
  1362. #define RCC_CFGR_PLLMULL16_Msk               (0x7U << RCC_CFGR_PLLMULL16_Pos)  /*!< 0x00380000 */
  1363. #define RCC_CFGR_PLLMULL16                   RCC_CFGR_PLLMULL16_Msk            /*!< PLL input clock*16 */
  1364.  
  1365. /*!< MCO configuration */
  1366. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1367. #define RCC_CFGR_MCO_Msk                     (0x7U << RCC_CFGR_MCO_Pos)        /*!< 0x07000000 */
  1368. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  1369. #define RCC_CFGR_MCO_0                       (0x1U << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1370. #define RCC_CFGR_MCO_1                       (0x2U << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1371. #define RCC_CFGR_MCO_2                       (0x4U << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1372.  
  1373. #define RCC_CFGR_MCO_NOCLOCK                 0x00000000U                        /*!< No clock */
  1374. #define RCC_CFGR_MCO_SYSCLK                  0x04000000U                        /*!< System clock selected as MCO source */
  1375. #define RCC_CFGR_MCO_HSI                     0x05000000U                        /*!< HSI clock selected as MCO source */
  1376. #define RCC_CFGR_MCO_HSE                     0x06000000U                        /*!< HSE clock selected as MCO source  */
  1377. #define RCC_CFGR_MCO_PLLCLK_DIV2             0x07000000U                        /*!< PLL clock divided by 2 selected as MCO source */
  1378.  
  1379.  /* Reference defines */
  1380.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1381.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1382.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1383.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1384.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1385.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1386.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1387.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1388.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1389.  
  1390. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1391. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1392. #define RCC_CIR_LSIRDYF_Msk                  (0x1U << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1393. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1394. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1395. #define RCC_CIR_LSERDYF_Msk                  (0x1U << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1396. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1397. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1398. #define RCC_CIR_HSIRDYF_Msk                  (0x1U << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1399. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1400. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1401. #define RCC_CIR_HSERDYF_Msk                  (0x1U << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1402. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1403. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1404. #define RCC_CIR_PLLRDYF_Msk                  (0x1U << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1405. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1406. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1407. #define RCC_CIR_CSSF_Msk                     (0x1U << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1408. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1409. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1410. #define RCC_CIR_LSIRDYIE_Msk                 (0x1U << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1411. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1412. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1413. #define RCC_CIR_LSERDYIE_Msk                 (0x1U << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1414. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1415. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1416. #define RCC_CIR_HSIRDYIE_Msk                 (0x1U << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1417. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1418. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1419. #define RCC_CIR_HSERDYIE_Msk                 (0x1U << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1420. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1421. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1422. #define RCC_CIR_PLLRDYIE_Msk                 (0x1U << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1423. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1424. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1425. #define RCC_CIR_LSIRDYC_Msk                  (0x1U << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1426. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1427. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1428. #define RCC_CIR_LSERDYC_Msk                  (0x1U << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1429. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1430. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1431. #define RCC_CIR_HSIRDYC_Msk                  (0x1U << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1432. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1433. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1434. #define RCC_CIR_HSERDYC_Msk                  (0x1U << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1435. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1436. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1437. #define RCC_CIR_PLLRDYC_Msk                  (0x1U << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1438. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1439. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1440. #define RCC_CIR_CSSC_Msk                     (0x1U << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1441. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1442.  
  1443.  
  1444. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1445. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1446. #define RCC_APB2RSTR_AFIORST_Msk             (0x1U << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1447. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1448. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1449. #define RCC_APB2RSTR_IOPARST_Msk             (0x1U << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1450. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1451. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1452. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1U << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1453. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1454. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1455. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1U << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1456. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1457. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1458. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1U << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1459. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1460. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1461. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1462. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1463.  
  1464.  
  1465. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1466. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1U << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1467. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1468. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1469. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1470. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1471. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1472. #define RCC_APB2RSTR_USART1RST_Msk           (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1473. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1474.  
  1475.  
  1476. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1477. #define RCC_APB2RSTR_IOPERST_Msk             (0x1U << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1478. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1479.  
  1480. #define RCC_APB2RSTR_IOPFRST_Pos             (7U)                              
  1481. #define RCC_APB2RSTR_IOPFRST_Msk             (0x1U << RCC_APB2RSTR_IOPFRST_Pos) /*!< 0x00000080 */
  1482. #define RCC_APB2RSTR_IOPFRST                 RCC_APB2RSTR_IOPFRST_Msk          /*!< I/O port F reset */
  1483. #define RCC_APB2RSTR_IOPGRST_Pos             (8U)                              
  1484. #define RCC_APB2RSTR_IOPGRST_Msk             (0x1U << RCC_APB2RSTR_IOPGRST_Pos) /*!< 0x00000100 */
  1485. #define RCC_APB2RSTR_IOPGRST                 RCC_APB2RSTR_IOPGRST_Msk          /*!< I/O port G reset */
  1486.  
  1487.  
  1488. #define RCC_APB2RSTR_TIM9RST_Pos             (19U)                            
  1489. #define RCC_APB2RSTR_TIM9RST_Msk             (0x1U << RCC_APB2RSTR_TIM9RST_Pos) /*!< 0x00080000 */
  1490. #define RCC_APB2RSTR_TIM9RST                 RCC_APB2RSTR_TIM9RST_Msk          /*!< TIM9 Timer reset */
  1491. #define RCC_APB2RSTR_TIM10RST_Pos            (20U)                            
  1492. #define RCC_APB2RSTR_TIM10RST_Msk            (0x1U << RCC_APB2RSTR_TIM10RST_Pos) /*!< 0x00100000 */
  1493. #define RCC_APB2RSTR_TIM10RST                RCC_APB2RSTR_TIM10RST_Msk         /*!< TIM10 Timer reset */
  1494. #define RCC_APB2RSTR_TIM11RST_Pos            (21U)                            
  1495. #define RCC_APB2RSTR_TIM11RST_Msk            (0x1U << RCC_APB2RSTR_TIM11RST_Pos) /*!< 0x00200000 */
  1496. #define RCC_APB2RSTR_TIM11RST                RCC_APB2RSTR_TIM11RST_Msk         /*!< TIM11 Timer reset */
  1497.  
  1498. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1499. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1500. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1501. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1502. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1503. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1504. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1505. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1506. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1507. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1508. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1509. #define RCC_APB1RSTR_USART2RST_Msk           (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1510. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1511. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1512. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1513. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1514.  
  1515.  
  1516. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1517. #define RCC_APB1RSTR_BKPRST_Msk              (0x1U << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1518. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1519. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1520. #define RCC_APB1RSTR_PWRRST_Msk              (0x1U << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1521. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1522.  
  1523. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1524. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1525. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1526. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1527. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1528. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1529. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1530. #define RCC_APB1RSTR_USART3RST_Msk           (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1531. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1532. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1533. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1534. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1535.  
  1536.  
  1537. #define RCC_APB1RSTR_TIM5RST_Pos             (3U)                              
  1538. #define RCC_APB1RSTR_TIM5RST_Msk             (0x1U << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  1539. #define RCC_APB1RSTR_TIM5RST                 RCC_APB1RSTR_TIM5RST_Msk          /*!< Timer 5 reset */
  1540. #define RCC_APB1RSTR_TIM6RST_Pos             (4U)                              
  1541. #define RCC_APB1RSTR_TIM6RST_Msk             (0x1U << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  1542. #define RCC_APB1RSTR_TIM6RST                 RCC_APB1RSTR_TIM6RST_Msk          /*!< Timer 6 reset */
  1543. #define RCC_APB1RSTR_TIM7RST_Pos             (5U)                              
  1544. #define RCC_APB1RSTR_TIM7RST_Msk             (0x1U << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  1545. #define RCC_APB1RSTR_TIM7RST                 RCC_APB1RSTR_TIM7RST_Msk          /*!< Timer 7 reset */
  1546. #define RCC_APB1RSTR_SPI3RST_Pos             (15U)                            
  1547. #define RCC_APB1RSTR_SPI3RST_Msk             (0x1U << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  1548. #define RCC_APB1RSTR_SPI3RST                 RCC_APB1RSTR_SPI3RST_Msk          /*!< SPI 3 reset */
  1549. #define RCC_APB1RSTR_UART4RST_Pos            (19U)                            
  1550. #define RCC_APB1RSTR_UART4RST_Msk            (0x1U << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  1551. #define RCC_APB1RSTR_UART4RST                RCC_APB1RSTR_UART4RST_Msk         /*!< UART 4 reset */
  1552. #define RCC_APB1RSTR_UART5RST_Pos            (20U)                            
  1553. #define RCC_APB1RSTR_UART5RST_Msk            (0x1U << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  1554. #define RCC_APB1RSTR_UART5RST                RCC_APB1RSTR_UART5RST_Msk         /*!< UART 5 reset */
  1555.  
  1556.  
  1557.  
  1558.  
  1559. #define RCC_APB1RSTR_TIM12RST_Pos            (6U)                              
  1560. #define RCC_APB1RSTR_TIM12RST_Msk            (0x1U << RCC_APB1RSTR_TIM12RST_Pos) /*!< 0x00000040 */
  1561. #define RCC_APB1RSTR_TIM12RST                RCC_APB1RSTR_TIM12RST_Msk         /*!< TIM12 Timer reset */
  1562. #define RCC_APB1RSTR_TIM13RST_Pos            (7U)                              
  1563. #define RCC_APB1RSTR_TIM13RST_Msk            (0x1U << RCC_APB1RSTR_TIM13RST_Pos) /*!< 0x00000080 */
  1564. #define RCC_APB1RSTR_TIM13RST                RCC_APB1RSTR_TIM13RST_Msk         /*!< TIM13 Timer reset */
  1565. #define RCC_APB1RSTR_TIM14RST_Pos            (8U)                              
  1566. #define RCC_APB1RSTR_TIM14RST_Msk            (0x1U << RCC_APB1RSTR_TIM14RST_Pos) /*!< 0x00000100 */
  1567. #define RCC_APB1RSTR_TIM14RST                RCC_APB1RSTR_TIM14RST_Msk         /*!< TIM14 Timer reset */
  1568. #define RCC_APB1RSTR_DACRST_Pos              (29U)                            
  1569. #define RCC_APB1RSTR_DACRST_Msk              (0x1U << RCC_APB1RSTR_DACRST_Pos) /*!< 0x20000000 */
  1570. #define RCC_APB1RSTR_DACRST                  RCC_APB1RSTR_DACRST_Msk           /*!< DAC interface reset */
  1571.  
  1572. /******************  Bit definition for RCC_AHBENR register  ******************/
  1573. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1574. #define RCC_AHBENR_DMA1EN_Msk                (0x1U << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1575. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1576. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1577. #define RCC_AHBENR_SRAMEN_Msk                (0x1U << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1578. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1579. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1580. #define RCC_AHBENR_FLITFEN_Msk               (0x1U << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1581. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1582. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1583. #define RCC_AHBENR_CRCEN_Msk                 (0x1U << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1584. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1585.  
  1586. #define RCC_AHBENR_DMA2EN_Pos                (1U)                              
  1587. #define RCC_AHBENR_DMA2EN_Msk                (0x1U << RCC_AHBENR_DMA2EN_Pos)   /*!< 0x00000002 */
  1588. #define RCC_AHBENR_DMA2EN                    RCC_AHBENR_DMA2EN_Msk             /*!< DMA2 clock enable */
  1589.  
  1590. #define RCC_AHBENR_FSMCEN_Pos                (8U)                              
  1591. #define RCC_AHBENR_FSMCEN_Msk                (0x1U << RCC_AHBENR_FSMCEN_Pos)   /*!< 0x00000100 */
  1592. #define RCC_AHBENR_FSMCEN                    RCC_AHBENR_FSMCEN_Msk             /*!< FSMC clock enable */
  1593.  
  1594.  
  1595. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1596. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1597. #define RCC_APB2ENR_AFIOEN_Msk               (0x1U << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1598. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1599. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1600. #define RCC_APB2ENR_IOPAEN_Msk               (0x1U << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1601. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1602. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1603. #define RCC_APB2ENR_IOPBEN_Msk               (0x1U << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1604. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1605. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1606. #define RCC_APB2ENR_IOPCEN_Msk               (0x1U << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1607. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1608. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1609. #define RCC_APB2ENR_IOPDEN_Msk               (0x1U << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1610. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1611. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1612. #define RCC_APB2ENR_ADC1EN_Msk               (0x1U << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1613. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1614.  
  1615.  
  1616. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1617. #define RCC_APB2ENR_TIM1EN_Msk               (0x1U << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1618. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1619. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1620. #define RCC_APB2ENR_SPI1EN_Msk               (0x1U << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1621. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1622. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1623. #define RCC_APB2ENR_USART1EN_Msk             (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1624. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1625.  
  1626.  
  1627. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1628. #define RCC_APB2ENR_IOPEEN_Msk               (0x1U << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1629. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1630.  
  1631. #define RCC_APB2ENR_IOPFEN_Pos               (7U)                              
  1632. #define RCC_APB2ENR_IOPFEN_Msk               (0x1U << RCC_APB2ENR_IOPFEN_Pos)  /*!< 0x00000080 */
  1633. #define RCC_APB2ENR_IOPFEN                   RCC_APB2ENR_IOPFEN_Msk            /*!< I/O port F clock enable */
  1634. #define RCC_APB2ENR_IOPGEN_Pos               (8U)                              
  1635. #define RCC_APB2ENR_IOPGEN_Msk               (0x1U << RCC_APB2ENR_IOPGEN_Pos)  /*!< 0x00000100 */
  1636. #define RCC_APB2ENR_IOPGEN                   RCC_APB2ENR_IOPGEN_Msk            /*!< I/O port G clock enable */
  1637.  
  1638.  
  1639. #define RCC_APB2ENR_TIM9EN_Pos               (19U)                            
  1640. #define RCC_APB2ENR_TIM9EN_Msk               (0x1U << RCC_APB2ENR_TIM9EN_Pos)  /*!< 0x00080000 */
  1641. #define RCC_APB2ENR_TIM9EN                   RCC_APB2ENR_TIM9EN_Msk            /*!< TIM9 Timer clock enable  */
  1642. #define RCC_APB2ENR_TIM10EN_Pos              (20U)                            
  1643. #define RCC_APB2ENR_TIM10EN_Msk              (0x1U << RCC_APB2ENR_TIM10EN_Pos) /*!< 0x00100000 */
  1644. #define RCC_APB2ENR_TIM10EN                  RCC_APB2ENR_TIM10EN_Msk           /*!< TIM10 Timer clock enable  */
  1645. #define RCC_APB2ENR_TIM11EN_Pos              (21U)                            
  1646. #define RCC_APB2ENR_TIM11EN_Msk              (0x1U << RCC_APB2ENR_TIM11EN_Pos) /*!< 0x00200000 */
  1647. #define RCC_APB2ENR_TIM11EN                  RCC_APB2ENR_TIM11EN_Msk           /*!< TIM11 Timer clock enable */
  1648.  
  1649. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1650. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1651. #define RCC_APB1ENR_TIM2EN_Msk               (0x1U << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1652. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1653. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1654. #define RCC_APB1ENR_TIM3EN_Msk               (0x1U << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1655. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1656. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1657. #define RCC_APB1ENR_WWDGEN_Msk               (0x1U << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1658. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1659. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1660. #define RCC_APB1ENR_USART2EN_Msk             (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1661. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1662. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1663. #define RCC_APB1ENR_I2C1EN_Msk               (0x1U << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1664. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1665.  
  1666.  
  1667. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1668. #define RCC_APB1ENR_BKPEN_Msk                (0x1U << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1669. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1670. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1671. #define RCC_APB1ENR_PWREN_Msk                (0x1U << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1672. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1673.  
  1674. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1675. #define RCC_APB1ENR_TIM4EN_Msk               (0x1U << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1676. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1677. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1678. #define RCC_APB1ENR_SPI2EN_Msk               (0x1U << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1679. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1680. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1681. #define RCC_APB1ENR_USART3EN_Msk             (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1682. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1683. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1684. #define RCC_APB1ENR_I2C2EN_Msk               (0x1U << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1685. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1686.  
  1687.  
  1688. #define RCC_APB1ENR_TIM5EN_Pos               (3U)                              
  1689. #define RCC_APB1ENR_TIM5EN_Msk               (0x1U << RCC_APB1ENR_TIM5EN_Pos)  /*!< 0x00000008 */
  1690. #define RCC_APB1ENR_TIM5EN                   RCC_APB1ENR_TIM5EN_Msk            /*!< Timer 5 clock enable */
  1691. #define RCC_APB1ENR_TIM6EN_Pos               (4U)                              
  1692. #define RCC_APB1ENR_TIM6EN_Msk               (0x1U << RCC_APB1ENR_TIM6EN_Pos)  /*!< 0x00000010 */
  1693. #define RCC_APB1ENR_TIM6EN                   RCC_APB1ENR_TIM6EN_Msk            /*!< Timer 6 clock enable */
  1694. #define RCC_APB1ENR_TIM7EN_Pos               (5U)                              
  1695. #define RCC_APB1ENR_TIM7EN_Msk               (0x1U << RCC_APB1ENR_TIM7EN_Pos)  /*!< 0x00000020 */
  1696. #define RCC_APB1ENR_TIM7EN                   RCC_APB1ENR_TIM7EN_Msk            /*!< Timer 7 clock enable */
  1697. #define RCC_APB1ENR_SPI3EN_Pos               (15U)                            
  1698. #define RCC_APB1ENR_SPI3EN_Msk               (0x1U << RCC_APB1ENR_SPI3EN_Pos)  /*!< 0x00008000 */
  1699. #define RCC_APB1ENR_SPI3EN                   RCC_APB1ENR_SPI3EN_Msk            /*!< SPI 3 clock enable */
  1700. #define RCC_APB1ENR_UART4EN_Pos              (19U)                            
  1701. #define RCC_APB1ENR_UART4EN_Msk              (0x1U << RCC_APB1ENR_UART4EN_Pos) /*!< 0x00080000 */
  1702. #define RCC_APB1ENR_UART4EN                  RCC_APB1ENR_UART4EN_Msk           /*!< UART 4 clock enable */
  1703. #define RCC_APB1ENR_UART5EN_Pos              (20U)                            
  1704. #define RCC_APB1ENR_UART5EN_Msk              (0x1U << RCC_APB1ENR_UART5EN_Pos) /*!< 0x00100000 */
  1705. #define RCC_APB1ENR_UART5EN                  RCC_APB1ENR_UART5EN_Msk           /*!< UART 5 clock enable */
  1706.  
  1707.  
  1708.  
  1709.  
  1710. #define RCC_APB1ENR_TIM12EN_Pos              (6U)                              
  1711. #define RCC_APB1ENR_TIM12EN_Msk              (0x1U << RCC_APB1ENR_TIM12EN_Pos) /*!< 0x00000040 */
  1712. #define RCC_APB1ENR_TIM12EN                  RCC_APB1ENR_TIM12EN_Msk           /*!< TIM12 Timer clock enable  */
  1713. #define RCC_APB1ENR_TIM13EN_Pos              (7U)                              
  1714. #define RCC_APB1ENR_TIM13EN_Msk              (0x1U << RCC_APB1ENR_TIM13EN_Pos) /*!< 0x00000080 */
  1715. #define RCC_APB1ENR_TIM13EN                  RCC_APB1ENR_TIM13EN_Msk           /*!< TIM13 Timer clock enable  */
  1716. #define RCC_APB1ENR_TIM14EN_Pos              (8U)                              
  1717. #define RCC_APB1ENR_TIM14EN_Msk              (0x1U << RCC_APB1ENR_TIM14EN_Pos) /*!< 0x00000100 */
  1718. #define RCC_APB1ENR_TIM14EN                  RCC_APB1ENR_TIM14EN_Msk           /*!< TIM14 Timer clock enable */
  1719. #define RCC_APB1ENR_DACEN_Pos                (29U)                            
  1720. #define RCC_APB1ENR_DACEN_Msk                (0x1U << RCC_APB1ENR_DACEN_Pos)   /*!< 0x20000000 */
  1721. #define RCC_APB1ENR_DACEN                    RCC_APB1ENR_DACEN_Msk             /*!< DAC interface clock enable */
  1722.  
  1723. /*******************  Bit definition for RCC_BDCR register  *******************/
  1724. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1725. #define RCC_BDCR_LSEON_Msk                   (0x1U << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1726. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1727. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1728. #define RCC_BDCR_LSERDY_Msk                  (0x1U << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1729. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1730. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1731. #define RCC_BDCR_LSEBYP_Msk                  (0x1U << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1732. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1733.  
  1734. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1735. #define RCC_BDCR_RTCSEL_Msk                  (0x3U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1736. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1737. #define RCC_BDCR_RTCSEL_0                    (0x1U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1738. #define RCC_BDCR_RTCSEL_1                    (0x2U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1739.  
  1740. /*!< RTC congiguration */
  1741. #define RCC_BDCR_RTCSEL_NOCLOCK              0x00000000U                       /*!< No clock */
  1742. #define RCC_BDCR_RTCSEL_LSE                  0x00000100U                       /*!< LSE oscillator clock used as RTC clock */
  1743. #define RCC_BDCR_RTCSEL_LSI                  0x00000200U                       /*!< LSI oscillator clock used as RTC clock */
  1744. #define RCC_BDCR_RTCSEL_HSE                  0x00000300U                       /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1745.  
  1746. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1747. #define RCC_BDCR_RTCEN_Msk                   (0x1U << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1748. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1749. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1750. #define RCC_BDCR_BDRST_Msk                   (0x1U << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1751. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1752.  
  1753. /*******************  Bit definition for RCC_CSR register  ********************/  
  1754. #define RCC_CSR_LSION_Pos                    (0U)                              
  1755. #define RCC_CSR_LSION_Msk                    (0x1U << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1756. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1757. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1758. #define RCC_CSR_LSIRDY_Msk                   (0x1U << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1759. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1760. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1761. #define RCC_CSR_RMVF_Msk                     (0x1U << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1762. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1763. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1764. #define RCC_CSR_PINRSTF_Msk                  (0x1U << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1765. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1766. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1767. #define RCC_CSR_PORRSTF_Msk                  (0x1U << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1768. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1769. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1770. #define RCC_CSR_SFTRSTF_Msk                  (0x1U << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1771. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1772. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1773. #define RCC_CSR_IWDGRSTF_Msk                 (0x1U << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1774. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1775. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1776. #define RCC_CSR_WWDGRSTF_Msk                 (0x1U << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1777. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1778. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1779. #define RCC_CSR_LPWRRSTF_Msk                 (0x1U << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1780. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1781.  
  1782.  
  1783.  
  1784. /******************************************************************************/
  1785. /*                                                                            */
  1786. /*                General Purpose and Alternate Function I/O                  */
  1787. /*                                                                            */
  1788. /******************************************************************************/
  1789.  
  1790. /*******************  Bit definition for GPIO_CRL register  *******************/
  1791. #define GPIO_CRL_MODE_Pos                    (0U)                              
  1792. #define GPIO_CRL_MODE_Msk                    (0x33333333U << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  1793. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  1794.  
  1795. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  1796. #define GPIO_CRL_MODE0_Msk                   (0x3U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  1797. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  1798. #define GPIO_CRL_MODE0_0                     (0x1U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  1799. #define GPIO_CRL_MODE0_1                     (0x2U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  1800.  
  1801. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  1802. #define GPIO_CRL_MODE1_Msk                   (0x3U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  1803. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  1804. #define GPIO_CRL_MODE1_0                     (0x1U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  1805. #define GPIO_CRL_MODE1_1                     (0x2U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  1806.  
  1807. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  1808. #define GPIO_CRL_MODE2_Msk                   (0x3U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  1809. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  1810. #define GPIO_CRL_MODE2_0                     (0x1U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  1811. #define GPIO_CRL_MODE2_1                     (0x2U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  1812.  
  1813. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  1814. #define GPIO_CRL_MODE3_Msk                   (0x3U << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  1815. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  1816. #define GPIO_CRL_MODE3_0                     (0x1U << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  1817. #define GPIO_CRL_MODE3_1                     (0x2U << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  1818.  
  1819. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  1820. #define GPIO_CRL_MODE4_Msk                   (0x3U << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  1821. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  1822. #define GPIO_CRL_MODE4_0                     (0x1U << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  1823. #define GPIO_CRL_MODE4_1                     (0x2U << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  1824.  
  1825. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  1826. #define GPIO_CRL_MODE5_Msk                   (0x3U << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  1827. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  1828. #define GPIO_CRL_MODE5_0                     (0x1U << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  1829. #define GPIO_CRL_MODE5_1                     (0x2U << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  1830.  
  1831. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  1832. #define GPIO_CRL_MODE6_Msk                   (0x3U << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  1833. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  1834. #define GPIO_CRL_MODE6_0                     (0x1U << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  1835. #define GPIO_CRL_MODE6_1                     (0x2U << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  1836.  
  1837. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  1838. #define GPIO_CRL_MODE7_Msk                   (0x3U << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  1839. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  1840. #define GPIO_CRL_MODE7_0                     (0x1U << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  1841. #define GPIO_CRL_MODE7_1                     (0x2U << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  1842.  
  1843. #define GPIO_CRL_CNF_Pos                     (2U)                              
  1844. #define GPIO_CRL_CNF_Msk                     (0x33333333U << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  1845. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  1846.  
  1847. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  1848. #define GPIO_CRL_CNF0_Msk                    (0x3U << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  1849. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  1850. #define GPIO_CRL_CNF0_0                      (0x1U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  1851. #define GPIO_CRL_CNF0_1                      (0x2U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  1852.  
  1853. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  1854. #define GPIO_CRL_CNF1_Msk                    (0x3U << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  1855. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  1856. #define GPIO_CRL_CNF1_0                      (0x1U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  1857. #define GPIO_CRL_CNF1_1                      (0x2U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  1858.  
  1859. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  1860. #define GPIO_CRL_CNF2_Msk                    (0x3U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  1861. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  1862. #define GPIO_CRL_CNF2_0                      (0x1U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  1863. #define GPIO_CRL_CNF2_1                      (0x2U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  1864.  
  1865. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  1866. #define GPIO_CRL_CNF3_Msk                    (0x3U << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  1867. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  1868. #define GPIO_CRL_CNF3_0                      (0x1U << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  1869. #define GPIO_CRL_CNF3_1                      (0x2U << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  1870.  
  1871. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  1872. #define GPIO_CRL_CNF4_Msk                    (0x3U << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  1873. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  1874. #define GPIO_CRL_CNF4_0                      (0x1U << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  1875. #define GPIO_CRL_CNF4_1                      (0x2U << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  1876.  
  1877. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  1878. #define GPIO_CRL_CNF5_Msk                    (0x3U << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  1879. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  1880. #define GPIO_CRL_CNF5_0                      (0x1U << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  1881. #define GPIO_CRL_CNF5_1                      (0x2U << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  1882.  
  1883. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  1884. #define GPIO_CRL_CNF6_Msk                    (0x3U << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  1885. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  1886. #define GPIO_CRL_CNF6_0                      (0x1U << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  1887. #define GPIO_CRL_CNF6_1                      (0x2U << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  1888.  
  1889. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  1890. #define GPIO_CRL_CNF7_Msk                    (0x3U << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  1891. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  1892. #define GPIO_CRL_CNF7_0                      (0x1U << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  1893. #define GPIO_CRL_CNF7_1                      (0x2U << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  1894.  
  1895. /*******************  Bit definition for GPIO_CRH register  *******************/
  1896. #define GPIO_CRH_MODE_Pos                    (0U)                              
  1897. #define GPIO_CRH_MODE_Msk                    (0x33333333U << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  1898. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  1899.  
  1900. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  1901. #define GPIO_CRH_MODE8_Msk                   (0x3U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  1902. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  1903. #define GPIO_CRH_MODE8_0                     (0x1U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  1904. #define GPIO_CRH_MODE8_1                     (0x2U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  1905.  
  1906. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  1907. #define GPIO_CRH_MODE9_Msk                   (0x3U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  1908. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  1909. #define GPIO_CRH_MODE9_0                     (0x1U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  1910. #define GPIO_CRH_MODE9_1                     (0x2U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  1911.  
  1912. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  1913. #define GPIO_CRH_MODE10_Msk                  (0x3U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  1914. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  1915. #define GPIO_CRH_MODE10_0                    (0x1U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  1916. #define GPIO_CRH_MODE10_1                    (0x2U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  1917.  
  1918. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  1919. #define GPIO_CRH_MODE11_Msk                  (0x3U << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  1920. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  1921. #define GPIO_CRH_MODE11_0                    (0x1U << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  1922. #define GPIO_CRH_MODE11_1                    (0x2U << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  1923.  
  1924. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  1925. #define GPIO_CRH_MODE12_Msk                  (0x3U << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  1926. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  1927. #define GPIO_CRH_MODE12_0                    (0x1U << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  1928. #define GPIO_CRH_MODE12_1                    (0x2U << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  1929.  
  1930. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  1931. #define GPIO_CRH_MODE13_Msk                  (0x3U << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  1932. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  1933. #define GPIO_CRH_MODE13_0                    (0x1U << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  1934. #define GPIO_CRH_MODE13_1                    (0x2U << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  1935.  
  1936. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  1937. #define GPIO_CRH_MODE14_Msk                  (0x3U << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  1938. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  1939. #define GPIO_CRH_MODE14_0                    (0x1U << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  1940. #define GPIO_CRH_MODE14_1                    (0x2U << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  1941.  
  1942. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  1943. #define GPIO_CRH_MODE15_Msk                  (0x3U << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  1944. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  1945. #define GPIO_CRH_MODE15_0                    (0x1U << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  1946. #define GPIO_CRH_MODE15_1                    (0x2U << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  1947.  
  1948. #define GPIO_CRH_CNF_Pos                     (2U)                              
  1949. #define GPIO_CRH_CNF_Msk                     (0x33333333U << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  1950. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  1951.  
  1952. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  1953. #define GPIO_CRH_CNF8_Msk                    (0x3U << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  1954. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  1955. #define GPIO_CRH_CNF8_0                      (0x1U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  1956. #define GPIO_CRH_CNF8_1                      (0x2U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  1957.  
  1958. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  1959. #define GPIO_CRH_CNF9_Msk                    (0x3U << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  1960. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  1961. #define GPIO_CRH_CNF9_0                      (0x1U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  1962. #define GPIO_CRH_CNF9_1                      (0x2U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  1963.  
  1964. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  1965. #define GPIO_CRH_CNF10_Msk                   (0x3U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  1966. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  1967. #define GPIO_CRH_CNF10_0                     (0x1U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  1968. #define GPIO_CRH_CNF10_1                     (0x2U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  1969.  
  1970. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  1971. #define GPIO_CRH_CNF11_Msk                   (0x3U << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  1972. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  1973. #define GPIO_CRH_CNF11_0                     (0x1U << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  1974. #define GPIO_CRH_CNF11_1                     (0x2U << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  1975.  
  1976. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  1977. #define GPIO_CRH_CNF12_Msk                   (0x3U << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  1978. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  1979. #define GPIO_CRH_CNF12_0                     (0x1U << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  1980. #define GPIO_CRH_CNF12_1                     (0x2U << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  1981.  
  1982. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  1983. #define GPIO_CRH_CNF13_Msk                   (0x3U << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  1984. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  1985. #define GPIO_CRH_CNF13_0                     (0x1U << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  1986. #define GPIO_CRH_CNF13_1                     (0x2U << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  1987.  
  1988. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  1989. #define GPIO_CRH_CNF14_Msk                   (0x3U << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  1990. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  1991. #define GPIO_CRH_CNF14_0                     (0x1U << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  1992. #define GPIO_CRH_CNF14_1                     (0x2U << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  1993.  
  1994. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  1995. #define GPIO_CRH_CNF15_Msk                   (0x3U << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  1996. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  1997. #define GPIO_CRH_CNF15_0                     (0x1U << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  1998. #define GPIO_CRH_CNF15_1                     (0x2U << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  1999.  
  2000. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  2001. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  2002. #define GPIO_IDR_IDR0_Msk                    (0x1U << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  2003. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  2004. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  2005. #define GPIO_IDR_IDR1_Msk                    (0x1U << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  2006. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  2007. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  2008. #define GPIO_IDR_IDR2_Msk                    (0x1U << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  2009. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  2010. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  2011. #define GPIO_IDR_IDR3_Msk                    (0x1U << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  2012. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  2013. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  2014. #define GPIO_IDR_IDR4_Msk                    (0x1U << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  2015. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  2016. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  2017. #define GPIO_IDR_IDR5_Msk                    (0x1U << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  2018. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  2019. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  2020. #define GPIO_IDR_IDR6_Msk                    (0x1U << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  2021. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  2022. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  2023. #define GPIO_IDR_IDR7_Msk                    (0x1U << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  2024. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  2025. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  2026. #define GPIO_IDR_IDR8_Msk                    (0x1U << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  2027. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  2028. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  2029. #define GPIO_IDR_IDR9_Msk                    (0x1U << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  2030. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  2031. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  2032. #define GPIO_IDR_IDR10_Msk                   (0x1U << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  2033. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  2034. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  2035. #define GPIO_IDR_IDR11_Msk                   (0x1U << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  2036. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  2037. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  2038. #define GPIO_IDR_IDR12_Msk                   (0x1U << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  2039. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  2040. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  2041. #define GPIO_IDR_IDR13_Msk                   (0x1U << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  2042. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  2043. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  2044. #define GPIO_IDR_IDR14_Msk                   (0x1U << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  2045. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  2046. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  2047. #define GPIO_IDR_IDR15_Msk                   (0x1U << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  2048. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  2049.  
  2050. /*******************  Bit definition for GPIO_ODR register  *******************/
  2051. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  2052. #define GPIO_ODR_ODR0_Msk                    (0x1U << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  2053. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  2054. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  2055. #define GPIO_ODR_ODR1_Msk                    (0x1U << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  2056. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  2057. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  2058. #define GPIO_ODR_ODR2_Msk                    (0x1U << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  2059. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  2060. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  2061. #define GPIO_ODR_ODR3_Msk                    (0x1U << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  2062. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  2063. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  2064. #define GPIO_ODR_ODR4_Msk                    (0x1U << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  2065. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  2066. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  2067. #define GPIO_ODR_ODR5_Msk                    (0x1U << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  2068. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  2069. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  2070. #define GPIO_ODR_ODR6_Msk                    (0x1U << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  2071. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  2072. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  2073. #define GPIO_ODR_ODR7_Msk                    (0x1U << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  2074. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  2075. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  2076. #define GPIO_ODR_ODR8_Msk                    (0x1U << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  2077. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  2078. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  2079. #define GPIO_ODR_ODR9_Msk                    (0x1U << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  2080. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  2081. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  2082. #define GPIO_ODR_ODR10_Msk                   (0x1U << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  2083. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  2084. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  2085. #define GPIO_ODR_ODR11_Msk                   (0x1U << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  2086. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  2087. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  2088. #define GPIO_ODR_ODR12_Msk                   (0x1U << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  2089. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  2090. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  2091. #define GPIO_ODR_ODR13_Msk                   (0x1U << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  2092. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  2093. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  2094. #define GPIO_ODR_ODR14_Msk                   (0x1U << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  2095. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  2096. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  2097. #define GPIO_ODR_ODR15_Msk                   (0x1U << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  2098. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  2099.  
  2100. /******************  Bit definition for GPIO_BSRR register  *******************/
  2101. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  2102. #define GPIO_BSRR_BS0_Msk                    (0x1U << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  2103. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  2104. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  2105. #define GPIO_BSRR_BS1_Msk                    (0x1U << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  2106. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  2107. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  2108. #define GPIO_BSRR_BS2_Msk                    (0x1U << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  2109. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  2110. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  2111. #define GPIO_BSRR_BS3_Msk                    (0x1U << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  2112. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  2113. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  2114. #define GPIO_BSRR_BS4_Msk                    (0x1U << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  2115. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  2116. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  2117. #define GPIO_BSRR_BS5_Msk                    (0x1U << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  2118. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  2119. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  2120. #define GPIO_BSRR_BS6_Msk                    (0x1U << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  2121. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  2122. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  2123. #define GPIO_BSRR_BS7_Msk                    (0x1U << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  2124. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  2125. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  2126. #define GPIO_BSRR_BS8_Msk                    (0x1U << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  2127. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  2128. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  2129. #define GPIO_BSRR_BS9_Msk                    (0x1U << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  2130. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  2131. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  2132. #define GPIO_BSRR_BS10_Msk                   (0x1U << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  2133. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  2134. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  2135. #define GPIO_BSRR_BS11_Msk                   (0x1U << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  2136. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  2137. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  2138. #define GPIO_BSRR_BS12_Msk                   (0x1U << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  2139. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  2140. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  2141. #define GPIO_BSRR_BS13_Msk                   (0x1U << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  2142. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  2143. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  2144. #define GPIO_BSRR_BS14_Msk                   (0x1U << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  2145. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  2146. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  2147. #define GPIO_BSRR_BS15_Msk                   (0x1U << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  2148. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  2149.  
  2150. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  2151. #define GPIO_BSRR_BR0_Msk                    (0x1U << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  2152. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  2153. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  2154. #define GPIO_BSRR_BR1_Msk                    (0x1U << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  2155. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  2156. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  2157. #define GPIO_BSRR_BR2_Msk                    (0x1U << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  2158. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  2159. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  2160. #define GPIO_BSRR_BR3_Msk                    (0x1U << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  2161. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  2162. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  2163. #define GPIO_BSRR_BR4_Msk                    (0x1U << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  2164. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  2165. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  2166. #define GPIO_BSRR_BR5_Msk                    (0x1U << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  2167. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  2168. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  2169. #define GPIO_BSRR_BR6_Msk                    (0x1U << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  2170. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  2171. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  2172. #define GPIO_BSRR_BR7_Msk                    (0x1U << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  2173. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  2174. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  2175. #define GPIO_BSRR_BR8_Msk                    (0x1U << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  2176. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  2177. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  2178. #define GPIO_BSRR_BR9_Msk                    (0x1U << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  2179. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  2180. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  2181. #define GPIO_BSRR_BR10_Msk                   (0x1U << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  2182. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  2183. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  2184. #define GPIO_BSRR_BR11_Msk                   (0x1U << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  2185. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  2186. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  2187. #define GPIO_BSRR_BR12_Msk                   (0x1U << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  2188. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  2189. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  2190. #define GPIO_BSRR_BR13_Msk                   (0x1U << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  2191. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  2192. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  2193. #define GPIO_BSRR_BR14_Msk                   (0x1U << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  2194. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  2195. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  2196. #define GPIO_BSRR_BR15_Msk                   (0x1U << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  2197. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  2198.  
  2199. /*******************  Bit definition for GPIO_BRR register  *******************/
  2200. #define GPIO_BRR_BR0_Pos                     (0U)                              
  2201. #define GPIO_BRR_BR0_Msk                     (0x1U << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  2202. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  2203. #define GPIO_BRR_BR1_Pos                     (1U)                              
  2204. #define GPIO_BRR_BR1_Msk                     (0x1U << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  2205. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  2206. #define GPIO_BRR_BR2_Pos                     (2U)                              
  2207. #define GPIO_BRR_BR2_Msk                     (0x1U << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  2208. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  2209. #define GPIO_BRR_BR3_Pos                     (3U)                              
  2210. #define GPIO_BRR_BR3_Msk                     (0x1U << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  2211. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  2212. #define GPIO_BRR_BR4_Pos                     (4U)                              
  2213. #define GPIO_BRR_BR4_Msk                     (0x1U << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  2214. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  2215. #define GPIO_BRR_BR5_Pos                     (5U)                              
  2216. #define GPIO_BRR_BR5_Msk                     (0x1U << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  2217. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  2218. #define GPIO_BRR_BR6_Pos                     (6U)                              
  2219. #define GPIO_BRR_BR6_Msk                     (0x1U << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  2220. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  2221. #define GPIO_BRR_BR7_Pos                     (7U)                              
  2222. #define GPIO_BRR_BR7_Msk                     (0x1U << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  2223. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  2224. #define GPIO_BRR_BR8_Pos                     (8U)                              
  2225. #define GPIO_BRR_BR8_Msk                     (0x1U << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  2226. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  2227. #define GPIO_BRR_BR9_Pos                     (9U)                              
  2228. #define GPIO_BRR_BR9_Msk                     (0x1U << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  2229. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  2230. #define GPIO_BRR_BR10_Pos                    (10U)                            
  2231. #define GPIO_BRR_BR10_Msk                    (0x1U << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  2232. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  2233. #define GPIO_BRR_BR11_Pos                    (11U)                            
  2234. #define GPIO_BRR_BR11_Msk                    (0x1U << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  2235. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  2236. #define GPIO_BRR_BR12_Pos                    (12U)                            
  2237. #define GPIO_BRR_BR12_Msk                    (0x1U << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  2238. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  2239. #define GPIO_BRR_BR13_Pos                    (13U)                            
  2240. #define GPIO_BRR_BR13_Msk                    (0x1U << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  2241. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  2242. #define GPIO_BRR_BR14_Pos                    (14U)                            
  2243. #define GPIO_BRR_BR14_Msk                    (0x1U << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  2244. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  2245. #define GPIO_BRR_BR15_Pos                    (15U)                            
  2246. #define GPIO_BRR_BR15_Msk                    (0x1U << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  2247. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  2248.  
  2249. /******************  Bit definition for GPIO_LCKR register  *******************/
  2250. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  2251. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  2252. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  2253. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  2254. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  2255. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  2256. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  2257. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  2258. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  2259. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  2260. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  2261. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  2262. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  2263. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  2264. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  2265. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  2266. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  2267. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  2268. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  2269. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  2270. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  2271. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  2272. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  2273. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  2274. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  2275. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  2276. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  2277. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  2278. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  2279. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  2280. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  2281. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  2282. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  2283. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  2284. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  2285. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  2286. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  2287. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  2288. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  2289. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  2290. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  2291. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  2292. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  2293. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  2294. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  2295. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  2296. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  2297. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  2298. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  2299. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  2300. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  2301.  
  2302. /*----------------------------------------------------------------------------*/
  2303.  
  2304. /******************  Bit definition for AFIO_EVCR register  *******************/
  2305. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  2306. #define AFIO_EVCR_PIN_Msk                    (0xFU << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  2307. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  2308. #define AFIO_EVCR_PIN_0                      (0x1U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  2309. #define AFIO_EVCR_PIN_1                      (0x2U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  2310. #define AFIO_EVCR_PIN_2                      (0x4U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  2311. #define AFIO_EVCR_PIN_3                      (0x8U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  2312.  
  2313. /*!< PIN configuration */
  2314. #define AFIO_EVCR_PIN_PX0                    0x00000000U                       /*!< Pin 0 selected */
  2315. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  2316. #define AFIO_EVCR_PIN_PX1_Msk                (0x1U << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  2317. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  2318. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  2319. #define AFIO_EVCR_PIN_PX2_Msk                (0x1U << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  2320. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  2321. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  2322. #define AFIO_EVCR_PIN_PX3_Msk                (0x3U << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  2323. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  2324. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  2325. #define AFIO_EVCR_PIN_PX4_Msk                (0x1U << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  2326. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  2327. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  2328. #define AFIO_EVCR_PIN_PX5_Msk                (0x5U << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  2329. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  2330. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  2331. #define AFIO_EVCR_PIN_PX6_Msk                (0x3U << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  2332. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  2333. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  2334. #define AFIO_EVCR_PIN_PX7_Msk                (0x7U << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  2335. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  2336. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  2337. #define AFIO_EVCR_PIN_PX8_Msk                (0x1U << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  2338. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  2339. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  2340. #define AFIO_EVCR_PIN_PX9_Msk                (0x9U << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  2341. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  2342. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  2343. #define AFIO_EVCR_PIN_PX10_Msk               (0x5U << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  2344. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  2345. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  2346. #define AFIO_EVCR_PIN_PX11_Msk               (0xBU << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  2347. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  2348. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  2349. #define AFIO_EVCR_PIN_PX12_Msk               (0x3U << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  2350. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  2351. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  2352. #define AFIO_EVCR_PIN_PX13_Msk               (0xDU << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  2353. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  2354. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  2355. #define AFIO_EVCR_PIN_PX14_Msk               (0x7U << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  2356. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  2357. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  2358. #define AFIO_EVCR_PIN_PX15_Msk               (0xFU << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  2359. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  2360.  
  2361. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  2362. #define AFIO_EVCR_PORT_Msk                   (0x7U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  2363. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  2364. #define AFIO_EVCR_PORT_0                     (0x1U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  2365. #define AFIO_EVCR_PORT_1                     (0x2U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  2366. #define AFIO_EVCR_PORT_2                     (0x4U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  2367.  
  2368. /*!< PORT configuration */
  2369. #define AFIO_EVCR_PORT_PA                    0x00000000                        /*!< Port A selected */
  2370. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  2371. #define AFIO_EVCR_PORT_PB_Msk                (0x1U << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  2372. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  2373. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  2374. #define AFIO_EVCR_PORT_PC_Msk                (0x1U << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  2375. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  2376. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  2377. #define AFIO_EVCR_PORT_PD_Msk                (0x3U << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  2378. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  2379. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  2380. #define AFIO_EVCR_PORT_PE_Msk                (0x1U << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  2381. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  2382.  
  2383. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  2384. #define AFIO_EVCR_EVOE_Msk                   (0x1U << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  2385. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  2386.  
  2387. /******************  Bit definition for AFIO_MAPR register  *******************/
  2388. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  2389. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1U << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  2390. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  2391. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  2392. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1U << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  2393. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  2394. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  2395. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1U << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  2396. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  2397. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  2398. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1U << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  2399. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  2400.  
  2401. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  2402. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  2403. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  2404. #define AFIO_MAPR_USART3_REMAP_0             (0x1U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  2405. #define AFIO_MAPR_USART3_REMAP_1             (0x2U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  2406.  
  2407. /* USART3_REMAP configuration */
  2408. #define AFIO_MAPR_USART3_REMAP_NOREMAP       0x00000000U                          /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  2409. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  2410. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  2411. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  2412. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  2413. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3U << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  2414. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  2415.  
  2416. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  2417. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  2418. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  2419. #define AFIO_MAPR_TIM1_REMAP_0               (0x1U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  2420. #define AFIO_MAPR_TIM1_REMAP_1               (0x2U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  2421.  
  2422. /*!< TIM1_REMAP configuration */
  2423. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         0x00000000U                          /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  2424. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  2425. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  2426. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  2427. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  2428. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  2429. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  2430.  
  2431. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  2432. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  2433. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  2434. #define AFIO_MAPR_TIM2_REMAP_0               (0x1U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  2435. #define AFIO_MAPR_TIM2_REMAP_1               (0x2U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  2436.  
  2437. /*!< TIM2_REMAP configuration */
  2438. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  2439. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  2440. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  2441. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  2442. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  2443. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  2444. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  2445. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  2446. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  2447. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  2448.  
  2449. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  2450. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  2451. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  2452. #define AFIO_MAPR_TIM3_REMAP_0               (0x1U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  2453. #define AFIO_MAPR_TIM3_REMAP_1               (0x2U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  2454.  
  2455. /*!< TIM3_REMAP configuration */
  2456. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  2457. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2458. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2459. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2460. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2461. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2462. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2463.  
  2464. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2465. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1U << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2466. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2467.  
  2468.  
  2469. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2470. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1U << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2471. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2472. #define AFIO_MAPR_TIM5CH4_IREMAP_Pos         (16U)                            
  2473. #define AFIO_MAPR_TIM5CH4_IREMAP_Msk         (0x1U << AFIO_MAPR_TIM5CH4_IREMAP_Pos) /*!< 0x00010000 */
  2474. #define AFIO_MAPR_TIM5CH4_IREMAP             AFIO_MAPR_TIM5CH4_IREMAP_Msk      /*!< TIM5 Channel4 Internal Remap */
  2475.  
  2476. /*!< SWJ_CFG configuration */
  2477. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2478. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2479. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2480. #define AFIO_MAPR_SWJ_CFG_0                  (0x1U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2481. #define AFIO_MAPR_SWJ_CFG_1                  (0x2U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2482. #define AFIO_MAPR_SWJ_CFG_2                  (0x4U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2483.  
  2484. #define AFIO_MAPR_SWJ_CFG_RESET              0x00000000U                          /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2485. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2486. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1U << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2487. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2488. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2489. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1U << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2490. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2491. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2492. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1U << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2493. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2494.  
  2495.  
  2496. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2497. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2498. #define AFIO_EXTICR1_EXTI0_Msk               (0xFU << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2499. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2500. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2501. #define AFIO_EXTICR1_EXTI1_Msk               (0xFU << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2502. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2503. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2504. #define AFIO_EXTICR1_EXTI2_Msk               (0xFU << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2505. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2506. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2507. #define AFIO_EXTICR1_EXTI3_Msk               (0xFU << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2508. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2509.  
  2510. /*!< EXTI0 configuration */
  2511. #define AFIO_EXTICR1_EXTI0_PA                0x00000000U                          /*!< PA[0] pin */
  2512. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2513. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2514. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2515. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2516. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2517. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2518. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2519. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2520. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2521. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2522. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2523. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2524. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2525. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2526. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2527. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2528. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2529. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2530.  
  2531. /*!< EXTI1 configuration */
  2532. #define AFIO_EXTICR1_EXTI1_PA                0x00000000U                          /*!< PA[1] pin */
  2533. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2534. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2535. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2536. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2537. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2538. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2539. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2540. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2541. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2542. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2543. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2544. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2545. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2546. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2547. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2548. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2549. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2550. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2551.  
  2552. /*!< EXTI2 configuration */  
  2553. #define AFIO_EXTICR1_EXTI2_PA                0x00000000U                          /*!< PA[2] pin */
  2554. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2555. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2556. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2557. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2558. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2559. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2560. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2561. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2562. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2563. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  2564. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  2565. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  2566. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  2567. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  2568. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  2569. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  2570. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  2571. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  2572.  
  2573. /*!< EXTI3 configuration */
  2574. #define AFIO_EXTICR1_EXTI3_PA                0x00000000U                          /*!< PA[3] pin */
  2575. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  2576. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  2577. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  2578. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  2579. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  2580. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  2581. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  2582. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  2583. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  2584. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  2585. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  2586. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  2587. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  2588. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  2589. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  2590. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  2591. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  2592. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  2593.  
  2594. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  2595. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  2596. #define AFIO_EXTICR2_EXTI4_Msk               (0xFU << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  2597. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  2598. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  2599. #define AFIO_EXTICR2_EXTI5_Msk               (0xFU << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  2600. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  2601. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  2602. #define AFIO_EXTICR2_EXTI6_Msk               (0xFU << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  2603. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  2604. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  2605. #define AFIO_EXTICR2_EXTI7_Msk               (0xFU << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  2606. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  2607.  
  2608. /*!< EXTI4 configuration */
  2609. #define AFIO_EXTICR2_EXTI4_PA                0x00000000U                          /*!< PA[4] pin */
  2610. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  2611. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  2612. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  2613. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  2614. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  2615. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  2616. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  2617. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  2618. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  2619. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  2620. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  2621. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  2622. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  2623. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  2624. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  2625. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  2626. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  2627. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  2628.  
  2629. /* EXTI5 configuration */
  2630. #define AFIO_EXTICR2_EXTI5_PA                0x00000000U                          /*!< PA[5] pin */
  2631. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  2632. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  2633. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  2634. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  2635. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  2636. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  2637. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  2638. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  2639. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  2640. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  2641. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  2642. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  2643. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  2644. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  2645. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  2646. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  2647. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  2648. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  2649.  
  2650. /*!< EXTI6 configuration */  
  2651. #define AFIO_EXTICR2_EXTI6_PA                0x00000000U                          /*!< PA[6] pin */
  2652. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  2653. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  2654. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  2655. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  2656. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  2657. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  2658. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  2659. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  2660. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  2661. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  2662. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  2663. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  2664. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  2665. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  2666. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  2667. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  2668. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  2669. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  2670.  
  2671. /*!< EXTI7 configuration */
  2672. #define AFIO_EXTICR2_EXTI7_PA                0x00000000U                          /*!< PA[7] pin */
  2673. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  2674. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  2675. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  2676. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  2677. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  2678. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  2679. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  2680. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  2681. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  2682. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  2683. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  2684. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  2685. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  2686. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  2687. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  2688. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  2689. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  2690. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  2691.  
  2692. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  2693. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  2694. #define AFIO_EXTICR3_EXTI8_Msk               (0xFU << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  2695. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  2696. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  2697. #define AFIO_EXTICR3_EXTI9_Msk               (0xFU << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  2698. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  2699. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  2700. #define AFIO_EXTICR3_EXTI10_Msk              (0xFU << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  2701. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  2702. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  2703. #define AFIO_EXTICR3_EXTI11_Msk              (0xFU << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  2704. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  2705.  
  2706. /*!< EXTI8 configuration */
  2707. #define AFIO_EXTICR3_EXTI8_PA                0x00000000U                          /*!< PA[8] pin */
  2708. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  2709. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  2710. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  2711. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  2712. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  2713. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  2714. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  2715. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  2716. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  2717. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  2718. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  2719. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  2720. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  2721. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  2722. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  2723. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  2724. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  2725. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  2726.  
  2727. /*!< EXTI9 configuration */
  2728. #define AFIO_EXTICR3_EXTI9_PA                0x00000000U                          /*!< PA[9] pin */
  2729. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  2730. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  2731. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  2732. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  2733. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  2734. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  2735. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  2736. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  2737. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  2738. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  2739. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  2740. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  2741. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  2742. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  2743. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  2744. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  2745. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  2746. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  2747.  
  2748. /*!< EXTI10 configuration */  
  2749. #define AFIO_EXTICR3_EXTI10_PA               0x00000000U                          /*!< PA[10] pin */
  2750. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  2751. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  2752. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  2753. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  2754. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  2755. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  2756. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  2757. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  2758. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  2759. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  2760. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  2761. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  2762. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  2763. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  2764. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  2765. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  2766. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  2767. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  2768.  
  2769. /*!< EXTI11 configuration */
  2770. #define AFIO_EXTICR3_EXTI11_PA               0x00000000U                          /*!< PA[11] pin */
  2771. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  2772. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  2773. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  2774. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  2775. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  2776. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  2777. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  2778. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  2779. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  2780. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  2781. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  2782. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  2783. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  2784. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  2785. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  2786. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  2787. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  2788. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  2789.  
  2790. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  2791. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  2792. #define AFIO_EXTICR4_EXTI12_Msk              (0xFU << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  2793. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  2794. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  2795. #define AFIO_EXTICR4_EXTI13_Msk              (0xFU << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  2796. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  2797. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  2798. #define AFIO_EXTICR4_EXTI14_Msk              (0xFU << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  2799. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  2800. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  2801. #define AFIO_EXTICR4_EXTI15_Msk              (0xFU << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  2802. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  2803.  
  2804. /* EXTI12 configuration */
  2805. #define AFIO_EXTICR4_EXTI12_PA               0x00000000U                          /*!< PA[12] pin */
  2806. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  2807. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  2808. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  2809. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  2810. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  2811. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  2812. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  2813. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  2814. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  2815. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  2816. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  2817. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  2818. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  2819. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  2820. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  2821. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  2822. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  2823. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  2824.  
  2825. /* EXTI13 configuration */
  2826. #define AFIO_EXTICR4_EXTI13_PA               0x00000000U                          /*!< PA[13] pin */
  2827. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  2828. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  2829. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  2830. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  2831. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  2832. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  2833. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  2834. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  2835. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  2836. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  2837. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  2838. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  2839. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  2840. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  2841. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  2842. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  2843. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  2844. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  2845.  
  2846. /*!< EXTI14 configuration */  
  2847. #define AFIO_EXTICR4_EXTI14_PA               0x00000000U                          /*!< PA[14] pin */
  2848. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  2849. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  2850. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  2851. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  2852. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  2853. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  2854. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  2855. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  2856. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  2857. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  2858. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  2859. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  2860. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  2861. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  2862. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  2863. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  2864. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  2865. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  2866.  
  2867. /*!< EXTI15 configuration */
  2868. #define AFIO_EXTICR4_EXTI15_PA               0x00000000U                          /*!< PA[15] pin */
  2869. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  2870. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  2871. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  2872. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  2873. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  2874. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  2875. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  2876. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  2877. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  2878. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  2879. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  2880. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  2881. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  2882. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  2883. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  2884. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  2885. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  2886. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  2887.  
  2888. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  2889.  
  2890.  
  2891. #define AFIO_MAPR2_TIM9_REMAP_Pos            (5U)                              
  2892. #define AFIO_MAPR2_TIM9_REMAP_Msk            (0x1U << AFIO_MAPR2_TIM9_REMAP_Pos) /*!< 0x00000020 */
  2893. #define AFIO_MAPR2_TIM9_REMAP                AFIO_MAPR2_TIM9_REMAP_Msk         /*!< TIM9 remapping */
  2894. #define AFIO_MAPR2_TIM10_REMAP_Pos           (6U)                              
  2895. #define AFIO_MAPR2_TIM10_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM10_REMAP_Pos) /*!< 0x00000040 */
  2896. #define AFIO_MAPR2_TIM10_REMAP               AFIO_MAPR2_TIM10_REMAP_Msk        /*!< TIM10 remapping */
  2897. #define AFIO_MAPR2_TIM11_REMAP_Pos           (7U)                              
  2898. #define AFIO_MAPR2_TIM11_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM11_REMAP_Pos) /*!< 0x00000080 */
  2899. #define AFIO_MAPR2_TIM11_REMAP               AFIO_MAPR2_TIM11_REMAP_Msk        /*!< TIM11 remapping */
  2900. #define AFIO_MAPR2_TIM13_REMAP_Pos           (8U)                              
  2901. #define AFIO_MAPR2_TIM13_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM13_REMAP_Pos) /*!< 0x00000100 */
  2902. #define AFIO_MAPR2_TIM13_REMAP               AFIO_MAPR2_TIM13_REMAP_Msk        /*!< TIM13 remapping */
  2903. #define AFIO_MAPR2_TIM14_REMAP_Pos           (9U)                              
  2904. #define AFIO_MAPR2_TIM14_REMAP_Msk           (0x1U << AFIO_MAPR2_TIM14_REMAP_Pos) /*!< 0x00000200 */
  2905. #define AFIO_MAPR2_TIM14_REMAP               AFIO_MAPR2_TIM14_REMAP_Msk        /*!< TIM14 remapping */
  2906. #define AFIO_MAPR2_FSMC_NADV_REMAP_Pos       (10U)                            
  2907. #define AFIO_MAPR2_FSMC_NADV_REMAP_Msk       (0x1U << AFIO_MAPR2_FSMC_NADV_REMAP_Pos) /*!< 0x00000400 */
  2908. #define AFIO_MAPR2_FSMC_NADV_REMAP           AFIO_MAPR2_FSMC_NADV_REMAP_Msk    /*!< FSMC NADV remapping */
  2909.  
  2910. /******************************************************************************/
  2911. /*                                                                            */
  2912. /*                    External Interrupt/Event Controller                     */
  2913. /*                                                                            */
  2914. /******************************************************************************/
  2915.  
  2916. /*******************  Bit definition for EXTI_IMR register  *******************/
  2917. #define EXTI_IMR_MR0_Pos                    (0U)                              
  2918. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  2919. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  2920. #define EXTI_IMR_MR1_Pos                    (1U)                              
  2921. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  2922. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  2923. #define EXTI_IMR_MR2_Pos                    (2U)                              
  2924. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  2925. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  2926. #define EXTI_IMR_MR3_Pos                    (3U)                              
  2927. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  2928. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  2929. #define EXTI_IMR_MR4_Pos                    (4U)                              
  2930. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  2931. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  2932. #define EXTI_IMR_MR5_Pos                    (5U)                              
  2933. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  2934. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  2935. #define EXTI_IMR_MR6_Pos                    (6U)                              
  2936. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  2937. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  2938. #define EXTI_IMR_MR7_Pos                    (7U)                              
  2939. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  2940. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  2941. #define EXTI_IMR_MR8_Pos                    (8U)                              
  2942. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  2943. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  2944. #define EXTI_IMR_MR9_Pos                    (9U)                              
  2945. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  2946. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  2947. #define EXTI_IMR_MR10_Pos                   (10U)                              
  2948. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  2949. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  2950. #define EXTI_IMR_MR11_Pos                   (11U)                              
  2951. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  2952. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  2953. #define EXTI_IMR_MR12_Pos                   (12U)                              
  2954. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  2955. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  2956. #define EXTI_IMR_MR13_Pos                   (13U)                              
  2957. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  2958. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  2959. #define EXTI_IMR_MR14_Pos                   (14U)                              
  2960. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  2961. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  2962. #define EXTI_IMR_MR15_Pos                   (15U)                              
  2963. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  2964. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  2965. #define EXTI_IMR_MR16_Pos                   (16U)                              
  2966. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  2967. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  2968. #define EXTI_IMR_MR17_Pos                   (17U)                              
  2969. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  2970. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  2971. #define EXTI_IMR_MR18_Pos                   (18U)                              
  2972. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  2973. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  2974.  
  2975. /* References Defines */
  2976. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  2977. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  2978. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  2979. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  2980. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  2981. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  2982. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  2983. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  2984. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  2985. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  2986. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  2987. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  2988. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  2989. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  2990. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  2991. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  2992. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  2993. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  2994. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  2995. #define  EXTI_IMR_IM   0x0007FFFFU        /*!< Interrupt Mask All */
  2996.  
  2997. /*******************  Bit definition for EXTI_EMR register  *******************/
  2998. #define EXTI_EMR_MR0_Pos                    (0U)                              
  2999. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  3000. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  3001. #define EXTI_EMR_MR1_Pos                    (1U)                              
  3002. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  3003. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  3004. #define EXTI_EMR_MR2_Pos                    (2U)                              
  3005. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  3006. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  3007. #define EXTI_EMR_MR3_Pos                    (3U)                              
  3008. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  3009. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  3010. #define EXTI_EMR_MR4_Pos                    (4U)                              
  3011. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  3012. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  3013. #define EXTI_EMR_MR5_Pos                    (5U)                              
  3014. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  3015. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  3016. #define EXTI_EMR_MR6_Pos                    (6U)                              
  3017. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  3018. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  3019. #define EXTI_EMR_MR7_Pos                    (7U)                              
  3020. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  3021. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  3022. #define EXTI_EMR_MR8_Pos                    (8U)                              
  3023. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  3024. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  3025. #define EXTI_EMR_MR9_Pos                    (9U)                              
  3026. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  3027. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  3028. #define EXTI_EMR_MR10_Pos                   (10U)                              
  3029. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  3030. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  3031. #define EXTI_EMR_MR11_Pos                   (11U)                              
  3032. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  3033. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  3034. #define EXTI_EMR_MR12_Pos                   (12U)                              
  3035. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  3036. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  3037. #define EXTI_EMR_MR13_Pos                   (13U)                              
  3038. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  3039. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  3040. #define EXTI_EMR_MR14_Pos                   (14U)                              
  3041. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3042. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3043. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3044. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3045. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3046. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3047. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3048. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3049. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3050. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3051. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3052. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3053. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3054. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3055.  
  3056. /* References Defines */
  3057. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3058. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3059. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3060. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3061. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3062. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3063. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3064. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3065. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3066. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3067. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3068. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3069. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3070. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3071. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3072. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3073. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3074. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3075. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3076.  
  3077. /******************  Bit definition for EXTI_RTSR register  *******************/
  3078. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3079. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3080. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3081. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3082. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3083. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3084. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3085. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3086. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3087. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3088. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3089. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3090. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3091. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3092. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3093. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3094. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3095. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3096. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3097. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3098. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3099. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3100. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3101. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3102. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3103. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3104. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3105. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3106. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3107. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3108. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3109. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3110. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3111. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3112. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3113. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3114. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3115. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3116. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3117. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3118. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3119. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3120. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3121. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3122. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3123. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3124. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3125. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3126. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3127. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3128. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3129. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3130. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3131. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3132. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3133. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3134. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3135.  
  3136. /* References Defines */
  3137. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  3138. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  3139. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  3140. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  3141. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  3142. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  3143. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  3144. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  3145. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  3146. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  3147. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  3148. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  3149. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  3150. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  3151. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  3152. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  3153. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  3154. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  3155. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  3156.  
  3157. /******************  Bit definition for EXTI_FTSR register  *******************/
  3158. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  3159. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  3160. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  3161. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  3162. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  3163. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  3164. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  3165. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  3166. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  3167. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  3168. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  3169. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  3170. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  3171. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  3172. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  3173. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  3174. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  3175. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  3176. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  3177. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  3178. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  3179. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  3180. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  3181. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  3182. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  3183. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  3184. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  3185. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  3186. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  3187. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  3188. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  3189. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  3190. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  3191. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  3192. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  3193. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  3194. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  3195. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  3196. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  3197. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  3198. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  3199. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  3200. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  3201. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  3202. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  3203. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  3204. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  3205. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  3206. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  3207. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  3208. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  3209. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  3210. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  3211. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  3212. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  3213. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  3214. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  3215.  
  3216. /* References Defines */
  3217. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  3218. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  3219. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  3220. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  3221. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  3222. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  3223. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  3224. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  3225. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  3226. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  3227. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  3228. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  3229. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  3230. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  3231. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  3232. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  3233. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  3234. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  3235. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  3236.  
  3237. /******************  Bit definition for EXTI_SWIER register  ******************/
  3238. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  3239. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  3240. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  3241. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  3242. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  3243. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  3244. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  3245. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  3246. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  3247. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  3248. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  3249. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  3250. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  3251. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  3252. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  3253. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  3254. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  3255. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  3256. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  3257. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  3258. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  3259. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  3260. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  3261. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  3262. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  3263. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  3264. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  3265. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  3266. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  3267. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  3268. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  3269. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  3270. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  3271. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  3272. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  3273. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  3274. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  3275. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  3276. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  3277. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  3278. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  3279. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  3280. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  3281. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  3282. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  3283. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  3284. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  3285. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  3286. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  3287. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  3288. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  3289. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  3290. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  3291. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  3292. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  3293. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  3294. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  3295.  
  3296. /* References Defines */
  3297. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3298. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3299. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3300. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3301. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3302. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3303. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3304. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3305. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3306. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3307. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3308. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3309. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3310. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3311. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3312. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3313. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3314. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3315. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3316.  
  3317. /*******************  Bit definition for EXTI_PR register  ********************/
  3318. #define EXTI_PR_PR0_Pos                     (0U)                              
  3319. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3320. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3321. #define EXTI_PR_PR1_Pos                     (1U)                              
  3322. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3323. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3324. #define EXTI_PR_PR2_Pos                     (2U)                              
  3325. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3326. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3327. #define EXTI_PR_PR3_Pos                     (3U)                              
  3328. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3329. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3330. #define EXTI_PR_PR4_Pos                     (4U)                              
  3331. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3332. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3333. #define EXTI_PR_PR5_Pos                     (5U)                              
  3334. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3335. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3336. #define EXTI_PR_PR6_Pos                     (6U)                              
  3337. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3338. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3339. #define EXTI_PR_PR7_Pos                     (7U)                              
  3340. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3341. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3342. #define EXTI_PR_PR8_Pos                     (8U)                              
  3343. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3344. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3345. #define EXTI_PR_PR9_Pos                     (9U)                              
  3346. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3347. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3348. #define EXTI_PR_PR10_Pos                    (10U)                              
  3349. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3350. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3351. #define EXTI_PR_PR11_Pos                    (11U)                              
  3352. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3353. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3354. #define EXTI_PR_PR12_Pos                    (12U)                              
  3355. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3356. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3357. #define EXTI_PR_PR13_Pos                    (13U)                              
  3358. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3359. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3360. #define EXTI_PR_PR14_Pos                    (14U)                              
  3361. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3362. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3363. #define EXTI_PR_PR15_Pos                    (15U)                              
  3364. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3365. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3366. #define EXTI_PR_PR16_Pos                    (16U)                              
  3367. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3368. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3369. #define EXTI_PR_PR17_Pos                    (17U)                              
  3370. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3371. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3372. #define EXTI_PR_PR18_Pos                    (18U)                              
  3373. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3374. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  3375.  
  3376. /* References Defines */
  3377. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  3378. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  3379. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  3380. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  3381. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  3382. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  3383. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  3384. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  3385. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  3386. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  3387. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  3388. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  3389. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  3390. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  3391. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  3392. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  3393. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  3394. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  3395. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  3396.  
  3397. /******************************************************************************/
  3398. /*                                                                            */
  3399. /*                             DMA Controller                                 */
  3400. /*                                                                            */
  3401. /******************************************************************************/
  3402.  
  3403. /*******************  Bit definition for DMA_ISR register  ********************/
  3404. #define DMA_ISR_GIF1_Pos                    (0U)                              
  3405. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  3406. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  3407. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  3408. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  3409. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  3410. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  3411. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  3412. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  3413. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  3414. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  3415. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  3416. #define DMA_ISR_GIF2_Pos                    (4U)                              
  3417. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  3418. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  3419. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  3420. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  3421. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  3422. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  3423. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  3424. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  3425. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  3426. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  3427. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  3428. #define DMA_ISR_GIF3_Pos                    (8U)                              
  3429. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  3430. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  3431. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  3432. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  3433. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  3434. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  3435. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  3436. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  3437. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  3438. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  3439. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  3440. #define DMA_ISR_GIF4_Pos                    (12U)                              
  3441. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  3442. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  3443. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  3444. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  3445. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  3446. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  3447. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  3448. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  3449. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  3450. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  3451. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  3452. #define DMA_ISR_GIF5_Pos                    (16U)                              
  3453. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  3454. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  3455. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  3456. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  3457. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  3458. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  3459. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  3460. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  3461. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  3462. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  3463. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  3464. #define DMA_ISR_GIF6_Pos                    (20U)                              
  3465. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  3466. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  3467. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  3468. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  3469. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  3470. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  3471. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  3472. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  3473. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  3474. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  3475. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  3476. #define DMA_ISR_GIF7_Pos                    (24U)                              
  3477. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  3478. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  3479. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  3480. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  3481. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  3482. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  3483. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  3484. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  3485. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  3486. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  3487. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  3488.  
  3489. /*******************  Bit definition for DMA_IFCR register  *******************/
  3490. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  3491. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  3492. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  3493. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  3494. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  3495. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  3496. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  3497. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  3498. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  3499. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  3500. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  3501. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  3502. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  3503. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  3504. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  3505. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  3506. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  3507. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  3508. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  3509. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  3510. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  3511. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  3512. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  3513. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  3514. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  3515. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  3516. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  3517. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  3518. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  3519. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  3520. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  3521. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  3522. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  3523. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  3524. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  3525. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  3526. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  3527. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  3528. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  3529. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  3530. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  3531. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  3532. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  3533. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  3534. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  3535. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  3536. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  3537. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  3538. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  3539. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  3540. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  3541. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  3542. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  3543. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  3544. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  3545. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  3546. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  3547. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  3548. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  3549. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  3550. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  3551. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  3552. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  3553. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  3554. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  3555. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  3556. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  3557. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  3558. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  3559. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  3560. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  3561. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  3562. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  3563. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  3564. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  3565. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  3566. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  3567. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  3568. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  3569. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  3570. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  3571. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  3572. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  3573. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  3574.  
  3575. /*******************  Bit definition for DMA_CCR register   *******************/
  3576. #define DMA_CCR_EN_Pos                      (0U)                              
  3577. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  3578. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  3579. #define DMA_CCR_TCIE_Pos                    (1U)                              
  3580. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  3581. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  3582. #define DMA_CCR_HTIE_Pos                    (2U)                              
  3583. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  3584. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  3585. #define DMA_CCR_TEIE_Pos                    (3U)                              
  3586. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  3587. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  3588. #define DMA_CCR_DIR_Pos                     (4U)                              
  3589. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  3590. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  3591. #define DMA_CCR_CIRC_Pos                    (5U)                              
  3592. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  3593. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  3594. #define DMA_CCR_PINC_Pos                    (6U)                              
  3595. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  3596. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  3597. #define DMA_CCR_MINC_Pos                    (7U)                              
  3598. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  3599. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  3600.  
  3601. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  3602. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  3603. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  3604. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  3605. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  3606.  
  3607. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  3608. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  3609. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  3610. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  3611. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  3612.  
  3613. #define DMA_CCR_PL_Pos                      (12U)                              
  3614. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  3615. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  3616. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  3617. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  3618.  
  3619. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  3620. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  3621. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  3622.  
  3623. /******************  Bit definition for DMA_CNDTR  register  ******************/
  3624. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  3625. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  3626. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  3627.  
  3628. /******************  Bit definition for DMA_CPAR  register  *******************/
  3629. #define DMA_CPAR_PA_Pos                     (0U)                              
  3630. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  3631. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  3632.  
  3633. /******************  Bit definition for DMA_CMAR  register  *******************/
  3634. #define DMA_CMAR_MA_Pos                     (0U)                              
  3635. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  3636. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  3637.  
  3638. /******************************************************************************/
  3639. /*                                                                            */
  3640. /*                      Analog to Digital Converter (ADC)                     */
  3641. /*                                                                            */
  3642. /******************************************************************************/
  3643.  
  3644. /*
  3645.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  3646.  */
  3647.  
  3648. /********************  Bit definition for ADC_SR register  ********************/
  3649. #define ADC_SR_AWD_Pos                      (0U)                              
  3650. #define ADC_SR_AWD_Msk                      (0x1U << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  3651. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  3652. #define ADC_SR_EOS_Pos                      (1U)                              
  3653. #define ADC_SR_EOS_Msk                      (0x1U << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  3654. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  3655. #define ADC_SR_JEOS_Pos                     (2U)                              
  3656. #define ADC_SR_JEOS_Msk                     (0x1U << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  3657. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  3658. #define ADC_SR_JSTRT_Pos                    (3U)                              
  3659. #define ADC_SR_JSTRT_Msk                    (0x1U << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  3660. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  3661. #define ADC_SR_STRT_Pos                     (4U)                              
  3662. #define ADC_SR_STRT_Msk                     (0x1U << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  3663. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  3664.  
  3665. /* Legacy defines */
  3666. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  3667. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  3668.  
  3669. /*******************  Bit definition for ADC_CR1 register  ********************/
  3670. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  3671. #define ADC_CR1_AWDCH_Msk                   (0x1FU << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  3672. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  3673. #define ADC_CR1_AWDCH_0                     (0x01U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  3674. #define ADC_CR1_AWDCH_1                     (0x02U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  3675. #define ADC_CR1_AWDCH_2                     (0x04U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  3676. #define ADC_CR1_AWDCH_3                     (0x08U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  3677. #define ADC_CR1_AWDCH_4                     (0x10U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  3678.  
  3679. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  3680. #define ADC_CR1_EOSIE_Msk                   (0x1U << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  3681. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  3682. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  3683. #define ADC_CR1_AWDIE_Msk                   (0x1U << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  3684. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  3685. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  3686. #define ADC_CR1_JEOSIE_Msk                  (0x1U << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  3687. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  3688. #define ADC_CR1_SCAN_Pos                    (8U)                              
  3689. #define ADC_CR1_SCAN_Msk                    (0x1U << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  3690. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  3691. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  3692. #define ADC_CR1_AWDSGL_Msk                  (0x1U << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  3693. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  3694. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  3695. #define ADC_CR1_JAUTO_Msk                   (0x1U << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  3696. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  3697. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  3698. #define ADC_CR1_DISCEN_Msk                  (0x1U << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  3699. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  3700. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  3701. #define ADC_CR1_JDISCEN_Msk                 (0x1U << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  3702. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  3703.  
  3704. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  3705. #define ADC_CR1_DISCNUM_Msk                 (0x7U << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  3706. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  3707. #define ADC_CR1_DISCNUM_0                   (0x1U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  3708. #define ADC_CR1_DISCNUM_1                   (0x2U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  3709. #define ADC_CR1_DISCNUM_2                   (0x4U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  3710.  
  3711. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  3712. #define ADC_CR1_JAWDEN_Msk                  (0x1U << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  3713. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  3714. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  3715. #define ADC_CR1_AWDEN_Msk                   (0x1U << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  3716. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  3717.  
  3718. /* Legacy defines */
  3719. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  3720. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  3721.  
  3722. /*******************  Bit definition for ADC_CR2 register  ********************/
  3723. #define ADC_CR2_ADON_Pos                    (0U)                              
  3724. #define ADC_CR2_ADON_Msk                    (0x1U << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  3725. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  3726. #define ADC_CR2_CONT_Pos                    (1U)                              
  3727. #define ADC_CR2_CONT_Msk                    (0x1U << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  3728. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  3729. #define ADC_CR2_CAL_Pos                     (2U)                              
  3730. #define ADC_CR2_CAL_Msk                     (0x1U << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  3731. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  3732. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  3733. #define ADC_CR2_RSTCAL_Msk                  (0x1U << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  3734. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  3735. #define ADC_CR2_DMA_Pos                     (8U)                              
  3736. #define ADC_CR2_DMA_Msk                     (0x1U << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  3737. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  3738. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  3739. #define ADC_CR2_ALIGN_Msk                   (0x1U << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  3740. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  3741.  
  3742. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  3743. #define ADC_CR2_JEXTSEL_Msk                 (0x7U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  3744. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  3745. #define ADC_CR2_JEXTSEL_0                   (0x1U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  3746. #define ADC_CR2_JEXTSEL_1                   (0x2U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  3747. #define ADC_CR2_JEXTSEL_2                   (0x4U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  3748.  
  3749. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  3750. #define ADC_CR2_JEXTTRIG_Msk                (0x1U << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  3751. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  3752.  
  3753. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  3754. #define ADC_CR2_EXTSEL_Msk                  (0x7U << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  3755. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  3756. #define ADC_CR2_EXTSEL_0                    (0x1U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  3757. #define ADC_CR2_EXTSEL_1                    (0x2U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  3758. #define ADC_CR2_EXTSEL_2                    (0x4U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  3759.  
  3760. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  3761. #define ADC_CR2_EXTTRIG_Msk                 (0x1U << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  3762. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  3763. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  3764. #define ADC_CR2_JSWSTART_Msk                (0x1U << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  3765. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  3766. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  3767. #define ADC_CR2_SWSTART_Msk                 (0x1U << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  3768. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  3769. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  3770. #define ADC_CR2_TSVREFE_Msk                 (0x1U << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  3771. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  3772.  
  3773. /******************  Bit definition for ADC_SMPR1 register  *******************/
  3774. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  3775. #define ADC_SMPR1_SMP10_Msk                 (0x7U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  3776. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  3777. #define ADC_SMPR1_SMP10_0                   (0x1U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  3778. #define ADC_SMPR1_SMP10_1                   (0x2U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  3779. #define ADC_SMPR1_SMP10_2                   (0x4U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  3780.  
  3781. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  3782. #define ADC_SMPR1_SMP11_Msk                 (0x7U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  3783. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  3784. #define ADC_SMPR1_SMP11_0                   (0x1U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  3785. #define ADC_SMPR1_SMP11_1                   (0x2U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  3786. #define ADC_SMPR1_SMP11_2                   (0x4U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  3787.  
  3788. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  3789. #define ADC_SMPR1_SMP12_Msk                 (0x7U << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  3790. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  3791. #define ADC_SMPR1_SMP12_0                   (0x1U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  3792. #define ADC_SMPR1_SMP12_1                   (0x2U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  3793. #define ADC_SMPR1_SMP12_2                   (0x4U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  3794.  
  3795. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  3796. #define ADC_SMPR1_SMP13_Msk                 (0x7U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  3797. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  3798. #define ADC_SMPR1_SMP13_0                   (0x1U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  3799. #define ADC_SMPR1_SMP13_1                   (0x2U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  3800. #define ADC_SMPR1_SMP13_2                   (0x4U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  3801.  
  3802. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  3803. #define ADC_SMPR1_SMP14_Msk                 (0x7U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  3804. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  3805. #define ADC_SMPR1_SMP14_0                   (0x1U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  3806. #define ADC_SMPR1_SMP14_1                   (0x2U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  3807. #define ADC_SMPR1_SMP14_2                   (0x4U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  3808.  
  3809. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  3810. #define ADC_SMPR1_SMP15_Msk                 (0x7U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  3811. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  3812. #define ADC_SMPR1_SMP15_0                   (0x1U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  3813. #define ADC_SMPR1_SMP15_1                   (0x2U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  3814. #define ADC_SMPR1_SMP15_2                   (0x4U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  3815.  
  3816. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  3817. #define ADC_SMPR1_SMP16_Msk                 (0x7U << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  3818. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  3819. #define ADC_SMPR1_SMP16_0                   (0x1U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  3820. #define ADC_SMPR1_SMP16_1                   (0x2U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  3821. #define ADC_SMPR1_SMP16_2                   (0x4U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  3822.  
  3823. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  3824. #define ADC_SMPR1_SMP17_Msk                 (0x7U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  3825. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  3826. #define ADC_SMPR1_SMP17_0                   (0x1U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  3827. #define ADC_SMPR1_SMP17_1                   (0x2U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  3828. #define ADC_SMPR1_SMP17_2                   (0x4U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  3829.  
  3830. /******************  Bit definition for ADC_SMPR2 register  *******************/
  3831. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  3832. #define ADC_SMPR2_SMP0_Msk                  (0x7U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  3833. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  3834. #define ADC_SMPR2_SMP0_0                    (0x1U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  3835. #define ADC_SMPR2_SMP0_1                    (0x2U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  3836. #define ADC_SMPR2_SMP0_2                    (0x4U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  3837.  
  3838. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  3839. #define ADC_SMPR2_SMP1_Msk                  (0x7U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  3840. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  3841. #define ADC_SMPR2_SMP1_0                    (0x1U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  3842. #define ADC_SMPR2_SMP1_1                    (0x2U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  3843. #define ADC_SMPR2_SMP1_2                    (0x4U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  3844.  
  3845. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  3846. #define ADC_SMPR2_SMP2_Msk                  (0x7U << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  3847. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  3848. #define ADC_SMPR2_SMP2_0                    (0x1U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  3849. #define ADC_SMPR2_SMP2_1                    (0x2U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  3850. #define ADC_SMPR2_SMP2_2                    (0x4U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  3851.  
  3852. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  3853. #define ADC_SMPR2_SMP3_Msk                  (0x7U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  3854. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  3855. #define ADC_SMPR2_SMP3_0                    (0x1U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  3856. #define ADC_SMPR2_SMP3_1                    (0x2U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  3857. #define ADC_SMPR2_SMP3_2                    (0x4U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  3858.  
  3859. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  3860. #define ADC_SMPR2_SMP4_Msk                  (0x7U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  3861. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  3862. #define ADC_SMPR2_SMP4_0                    (0x1U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  3863. #define ADC_SMPR2_SMP4_1                    (0x2U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  3864. #define ADC_SMPR2_SMP4_2                    (0x4U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  3865.  
  3866. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  3867. #define ADC_SMPR2_SMP5_Msk                  (0x7U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  3868. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  3869. #define ADC_SMPR2_SMP5_0                    (0x1U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  3870. #define ADC_SMPR2_SMP5_1                    (0x2U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  3871. #define ADC_SMPR2_SMP5_2                    (0x4U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  3872.  
  3873. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  3874. #define ADC_SMPR2_SMP6_Msk                  (0x7U << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  3875. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  3876. #define ADC_SMPR2_SMP6_0                    (0x1U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  3877. #define ADC_SMPR2_SMP6_1                    (0x2U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  3878. #define ADC_SMPR2_SMP6_2                    (0x4U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  3879.  
  3880. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  3881. #define ADC_SMPR2_SMP7_Msk                  (0x7U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  3882. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  3883. #define ADC_SMPR2_SMP7_0                    (0x1U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  3884. #define ADC_SMPR2_SMP7_1                    (0x2U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  3885. #define ADC_SMPR2_SMP7_2                    (0x4U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  3886.  
  3887. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  3888. #define ADC_SMPR2_SMP8_Msk                  (0x7U << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  3889. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  3890. #define ADC_SMPR2_SMP8_0                    (0x1U << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  3891. #define ADC_SMPR2_SMP8_1                    (0x2U << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  3892. #define ADC_SMPR2_SMP8_2                    (0x4U << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  3893.  
  3894. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  3895. #define ADC_SMPR2_SMP9_Msk                  (0x7U << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  3896. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  3897. #define ADC_SMPR2_SMP9_0                    (0x1U << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  3898. #define ADC_SMPR2_SMP9_1                    (0x2U << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  3899. #define ADC_SMPR2_SMP9_2                    (0x4U << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  3900.  
  3901. /******************  Bit definition for ADC_JOFR1 register  *******************/
  3902. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  3903. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  3904. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  3905.  
  3906. /******************  Bit definition for ADC_JOFR2 register  *******************/
  3907. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  3908. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  3909. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  3910.  
  3911. /******************  Bit definition for ADC_JOFR3 register  *******************/
  3912. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  3913. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  3914. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  3915.  
  3916. /******************  Bit definition for ADC_JOFR4 register  *******************/
  3917. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  3918. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  3919. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  3920.  
  3921. /*******************  Bit definition for ADC_HTR register  ********************/
  3922. #define ADC_HTR_HT_Pos                      (0U)                              
  3923. #define ADC_HTR_HT_Msk                      (0xFFFU << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  3924. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  3925.  
  3926. /*******************  Bit definition for ADC_LTR register  ********************/
  3927. #define ADC_LTR_LT_Pos                      (0U)                              
  3928. #define ADC_LTR_LT_Msk                      (0xFFFU << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  3929. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  3930.  
  3931. /*******************  Bit definition for ADC_SQR1 register  *******************/
  3932. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  3933. #define ADC_SQR1_SQ13_Msk                   (0x1FU << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  3934. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  3935. #define ADC_SQR1_SQ13_0                     (0x01U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  3936. #define ADC_SQR1_SQ13_1                     (0x02U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  3937. #define ADC_SQR1_SQ13_2                     (0x04U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  3938. #define ADC_SQR1_SQ13_3                     (0x08U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  3939. #define ADC_SQR1_SQ13_4                     (0x10U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  3940.  
  3941. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  3942. #define ADC_SQR1_SQ14_Msk                   (0x1FU << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  3943. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  3944. #define ADC_SQR1_SQ14_0                     (0x01U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  3945. #define ADC_SQR1_SQ14_1                     (0x02U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  3946. #define ADC_SQR1_SQ14_2                     (0x04U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  3947. #define ADC_SQR1_SQ14_3                     (0x08U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  3948. #define ADC_SQR1_SQ14_4                     (0x10U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  3949.  
  3950. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  3951. #define ADC_SQR1_SQ15_Msk                   (0x1FU << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  3952. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  3953. #define ADC_SQR1_SQ15_0                     (0x01U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  3954. #define ADC_SQR1_SQ15_1                     (0x02U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  3955. #define ADC_SQR1_SQ15_2                     (0x04U << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  3956. #define ADC_SQR1_SQ15_3                     (0x08U << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  3957. #define ADC_SQR1_SQ15_4                     (0x10U << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  3958.  
  3959. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  3960. #define ADC_SQR1_SQ16_Msk                   (0x1FU << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  3961. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  3962. #define ADC_SQR1_SQ16_0                     (0x01U << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  3963. #define ADC_SQR1_SQ16_1                     (0x02U << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  3964. #define ADC_SQR1_SQ16_2                     (0x04U << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  3965. #define ADC_SQR1_SQ16_3                     (0x08U << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  3966. #define ADC_SQR1_SQ16_4                     (0x10U << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  3967.  
  3968. #define ADC_SQR1_L_Pos                      (20U)                              
  3969. #define ADC_SQR1_L_Msk                      (0xFU << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  3970. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  3971. #define ADC_SQR1_L_0                        (0x1U << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  3972. #define ADC_SQR1_L_1                        (0x2U << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  3973. #define ADC_SQR1_L_2                        (0x4U << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  3974. #define ADC_SQR1_L_3                        (0x8U << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  3975.  
  3976. /*******************  Bit definition for ADC_SQR2 register  *******************/
  3977. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  3978. #define ADC_SQR2_SQ7_Msk                    (0x1FU << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  3979. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  3980. #define ADC_SQR2_SQ7_0                      (0x01U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  3981. #define ADC_SQR2_SQ7_1                      (0x02U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  3982. #define ADC_SQR2_SQ7_2                      (0x04U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  3983. #define ADC_SQR2_SQ7_3                      (0x08U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  3984. #define ADC_SQR2_SQ7_4                      (0x10U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  3985.  
  3986. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  3987. #define ADC_SQR2_SQ8_Msk                    (0x1FU << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  3988. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  3989. #define ADC_SQR2_SQ8_0                      (0x01U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  3990. #define ADC_SQR2_SQ8_1                      (0x02U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  3991. #define ADC_SQR2_SQ8_2                      (0x04U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  3992. #define ADC_SQR2_SQ8_3                      (0x08U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  3993. #define ADC_SQR2_SQ8_4                      (0x10U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  3994.  
  3995. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  3996. #define ADC_SQR2_SQ9_Msk                    (0x1FU << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  3997. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  3998. #define ADC_SQR2_SQ9_0                      (0x01U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  3999. #define ADC_SQR2_SQ9_1                      (0x02U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  4000. #define ADC_SQR2_SQ9_2                      (0x04U << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  4001. #define ADC_SQR2_SQ9_3                      (0x08U << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  4002. #define ADC_SQR2_SQ9_4                      (0x10U << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  4003.  
  4004. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  4005. #define ADC_SQR2_SQ10_Msk                   (0x1FU << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  4006. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  4007. #define ADC_SQR2_SQ10_0                     (0x01U << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  4008. #define ADC_SQR2_SQ10_1                     (0x02U << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  4009. #define ADC_SQR2_SQ10_2                     (0x04U << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  4010. #define ADC_SQR2_SQ10_3                     (0x08U << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  4011. #define ADC_SQR2_SQ10_4                     (0x10U << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  4012.  
  4013. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  4014. #define ADC_SQR2_SQ11_Msk                   (0x1FU << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  4015. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  4016. #define ADC_SQR2_SQ11_0                     (0x01U << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  4017. #define ADC_SQR2_SQ11_1                     (0x02U << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  4018. #define ADC_SQR2_SQ11_2                     (0x04U << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  4019. #define ADC_SQR2_SQ11_3                     (0x08U << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  4020. #define ADC_SQR2_SQ11_4                     (0x10U << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4021.  
  4022. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4023. #define ADC_SQR2_SQ12_Msk                   (0x1FU << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4024. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4025. #define ADC_SQR2_SQ12_0                     (0x01U << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4026. #define ADC_SQR2_SQ12_1                     (0x02U << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4027. #define ADC_SQR2_SQ12_2                     (0x04U << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4028. #define ADC_SQR2_SQ12_3                     (0x08U << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4029. #define ADC_SQR2_SQ12_4                     (0x10U << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4030.  
  4031. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4032. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4033. #define ADC_SQR3_SQ1_Msk                    (0x1FU << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4034. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4035. #define ADC_SQR3_SQ1_0                      (0x01U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4036. #define ADC_SQR3_SQ1_1                      (0x02U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4037. #define ADC_SQR3_SQ1_2                      (0x04U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4038. #define ADC_SQR3_SQ1_3                      (0x08U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4039. #define ADC_SQR3_SQ1_4                      (0x10U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4040.  
  4041. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4042. #define ADC_SQR3_SQ2_Msk                    (0x1FU << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4043. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4044. #define ADC_SQR3_SQ2_0                      (0x01U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4045. #define ADC_SQR3_SQ2_1                      (0x02U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4046. #define ADC_SQR3_SQ2_2                      (0x04U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4047. #define ADC_SQR3_SQ2_3                      (0x08U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4048. #define ADC_SQR3_SQ2_4                      (0x10U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4049.  
  4050. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4051. #define ADC_SQR3_SQ3_Msk                    (0x1FU << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4052. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4053. #define ADC_SQR3_SQ3_0                      (0x01U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4054. #define ADC_SQR3_SQ3_1                      (0x02U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4055. #define ADC_SQR3_SQ3_2                      (0x04U << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4056. #define ADC_SQR3_SQ3_3                      (0x08U << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4057. #define ADC_SQR3_SQ3_4                      (0x10U << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4058.  
  4059. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4060. #define ADC_SQR3_SQ4_Msk                    (0x1FU << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4061. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4062. #define ADC_SQR3_SQ4_0                      (0x01U << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4063. #define ADC_SQR3_SQ4_1                      (0x02U << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4064. #define ADC_SQR3_SQ4_2                      (0x04U << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4065. #define ADC_SQR3_SQ4_3                      (0x08U << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4066. #define ADC_SQR3_SQ4_4                      (0x10U << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4067.  
  4068. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4069. #define ADC_SQR3_SQ5_Msk                    (0x1FU << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4070. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4071. #define ADC_SQR3_SQ5_0                      (0x01U << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4072. #define ADC_SQR3_SQ5_1                      (0x02U << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4073. #define ADC_SQR3_SQ5_2                      (0x04U << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4074. #define ADC_SQR3_SQ5_3                      (0x08U << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4075. #define ADC_SQR3_SQ5_4                      (0x10U << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4076.  
  4077. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4078. #define ADC_SQR3_SQ6_Msk                    (0x1FU << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4079. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4080. #define ADC_SQR3_SQ6_0                      (0x01U << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4081. #define ADC_SQR3_SQ6_1                      (0x02U << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4082. #define ADC_SQR3_SQ6_2                      (0x04U << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4083. #define ADC_SQR3_SQ6_3                      (0x08U << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4084. #define ADC_SQR3_SQ6_4                      (0x10U << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4085.  
  4086. /*******************  Bit definition for ADC_JSQR register  *******************/
  4087. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4088. #define ADC_JSQR_JSQ1_Msk                   (0x1FU << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4089. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4090. #define ADC_JSQR_JSQ1_0                     (0x01U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4091. #define ADC_JSQR_JSQ1_1                     (0x02U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4092. #define ADC_JSQR_JSQ1_2                     (0x04U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4093. #define ADC_JSQR_JSQ1_3                     (0x08U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4094. #define ADC_JSQR_JSQ1_4                     (0x10U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4095.  
  4096. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4097. #define ADC_JSQR_JSQ2_Msk                   (0x1FU << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4098. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4099. #define ADC_JSQR_JSQ2_0                     (0x01U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4100. #define ADC_JSQR_JSQ2_1                     (0x02U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4101. #define ADC_JSQR_JSQ2_2                     (0x04U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4102. #define ADC_JSQR_JSQ2_3                     (0x08U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4103. #define ADC_JSQR_JSQ2_4                     (0x10U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4104.  
  4105. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4106. #define ADC_JSQR_JSQ3_Msk                   (0x1FU << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4107. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4108. #define ADC_JSQR_JSQ3_0                     (0x01U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4109. #define ADC_JSQR_JSQ3_1                     (0x02U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4110. #define ADC_JSQR_JSQ3_2                     (0x04U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4111. #define ADC_JSQR_JSQ3_3                     (0x08U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4112. #define ADC_JSQR_JSQ3_4                     (0x10U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4113.  
  4114. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4115. #define ADC_JSQR_JSQ4_Msk                   (0x1FU << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  4116. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  4117. #define ADC_JSQR_JSQ4_0                     (0x01U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  4118. #define ADC_JSQR_JSQ4_1                     (0x02U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  4119. #define ADC_JSQR_JSQ4_2                     (0x04U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  4120. #define ADC_JSQR_JSQ4_3                     (0x08U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  4121. #define ADC_JSQR_JSQ4_4                     (0x10U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  4122.  
  4123. #define ADC_JSQR_JL_Pos                     (20U)                              
  4124. #define ADC_JSQR_JL_Msk                     (0x3U << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  4125. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  4126. #define ADC_JSQR_JL_0                       (0x1U << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  4127. #define ADC_JSQR_JL_1                       (0x2U << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  4128.  
  4129. /*******************  Bit definition for ADC_JDR1 register  *******************/
  4130. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  4131. #define ADC_JDR1_JDATA_Msk                  (0xFFFFU << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  4132. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  4133.  
  4134. /*******************  Bit definition for ADC_JDR2 register  *******************/
  4135. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  4136. #define ADC_JDR2_JDATA_Msk                  (0xFFFFU << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  4137. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  4138.  
  4139. /*******************  Bit definition for ADC_JDR3 register  *******************/
  4140. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  4141. #define ADC_JDR3_JDATA_Msk                  (0xFFFFU << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  4142. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  4143.  
  4144. /*******************  Bit definition for ADC_JDR4 register  *******************/
  4145. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  4146. #define ADC_JDR4_JDATA_Msk                  (0xFFFFU << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  4147. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  4148.  
  4149. /********************  Bit definition for ADC_DR register  ********************/
  4150. #define ADC_DR_DATA_Pos                     (0U)                              
  4151. #define ADC_DR_DATA_Msk                     (0xFFFFU << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  4152. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  4153. /******************************************************************************/
  4154. /*                                                                            */
  4155. /*                      Digital to Analog Converter                           */
  4156. /*                                                                            */
  4157. /******************************************************************************/
  4158.  
  4159. /********************  Bit definition for DAC_CR register  ********************/
  4160. #define DAC_CR_EN1_Pos                      (0U)                              
  4161. #define DAC_CR_EN1_Msk                      (0x1U << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  4162. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!< DAC channel1 enable */
  4163. #define DAC_CR_BOFF1_Pos                    (1U)                              
  4164. #define DAC_CR_BOFF1_Msk                    (0x1U << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  4165. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!< DAC channel1 output buffer disable */
  4166. #define DAC_CR_TEN1_Pos                     (2U)                              
  4167. #define DAC_CR_TEN1_Msk                     (0x1U << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  4168. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!< DAC channel1 Trigger enable */
  4169.  
  4170. #define DAC_CR_TSEL1_Pos                    (3U)                              
  4171. #define DAC_CR_TSEL1_Msk                    (0x7U << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  4172. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  4173. #define DAC_CR_TSEL1_0                      (0x1U << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  4174. #define DAC_CR_TSEL1_1                      (0x2U << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  4175. #define DAC_CR_TSEL1_2                      (0x4U << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  4176.  
  4177. #define DAC_CR_WAVE1_Pos                    (6U)                              
  4178. #define DAC_CR_WAVE1_Msk                    (0x3U << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  4179. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  4180. #define DAC_CR_WAVE1_0                      (0x1U << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  4181. #define DAC_CR_WAVE1_1                      (0x2U << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  4182.  
  4183. #define DAC_CR_MAMP1_Pos                    (8U)                              
  4184. #define DAC_CR_MAMP1_Msk                    (0xFU << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  4185. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  4186. #define DAC_CR_MAMP1_0                      (0x1U << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  4187. #define DAC_CR_MAMP1_1                      (0x2U << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  4188. #define DAC_CR_MAMP1_2                      (0x4U << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  4189. #define DAC_CR_MAMP1_3                      (0x8U << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  4190.  
  4191. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  4192. #define DAC_CR_DMAEN1_Msk                   (0x1U << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  4193. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!< DAC channel1 DMA enable */
  4194. #define DAC_CR_EN2_Pos                      (16U)                              
  4195. #define DAC_CR_EN2_Msk                      (0x1U << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  4196. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!< DAC channel2 enable */
  4197. #define DAC_CR_BOFF2_Pos                    (17U)                              
  4198. #define DAC_CR_BOFF2_Msk                    (0x1U << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  4199. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!< DAC channel2 output buffer disable */
  4200. #define DAC_CR_TEN2_Pos                     (18U)                              
  4201. #define DAC_CR_TEN2_Msk                     (0x1U << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  4202. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!< DAC channel2 Trigger enable */
  4203.  
  4204. #define DAC_CR_TSEL2_Pos                    (19U)                              
  4205. #define DAC_CR_TSEL2_Msk                    (0x7U << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  4206. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  4207. #define DAC_CR_TSEL2_0                      (0x1U << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  4208. #define DAC_CR_TSEL2_1                      (0x2U << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  4209. #define DAC_CR_TSEL2_2                      (0x4U << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  4210.  
  4211. #define DAC_CR_WAVE2_Pos                    (22U)                              
  4212. #define DAC_CR_WAVE2_Msk                    (0x3U << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  4213. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  4214. #define DAC_CR_WAVE2_0                      (0x1U << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  4215. #define DAC_CR_WAVE2_1                      (0x2U << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  4216.  
  4217. #define DAC_CR_MAMP2_Pos                    (24U)                              
  4218. #define DAC_CR_MAMP2_Msk                    (0xFU << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  4219. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  4220. #define DAC_CR_MAMP2_0                      (0x1U << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  4221. #define DAC_CR_MAMP2_1                      (0x2U << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  4222. #define DAC_CR_MAMP2_2                      (0x4U << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  4223. #define DAC_CR_MAMP2_3                      (0x8U << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  4224.  
  4225. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  4226. #define DAC_CR_DMAEN2_Msk                   (0x1U << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  4227. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!< DAC channel2 DMA enabled */
  4228.  
  4229.  
  4230. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  4231. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  4232. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1U << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  4233. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!< DAC channel1 software trigger */
  4234. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  4235. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1U << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  4236. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!< DAC channel2 software trigger */
  4237.  
  4238. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  4239. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  4240. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  4241. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4242.  
  4243. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  4244. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  4245. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4246. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4247.  
  4248. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  4249. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  4250. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFU << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  4251. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4252.  
  4253. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  4254. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  4255. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  4256. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4257.  
  4258. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  4259. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  4260. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  4261. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4262.  
  4263. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  4264. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  4265. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFU << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  4266. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4267.  
  4268. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  4269. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  4270. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  4271. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4272. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  4273. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  4274. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4275.  
  4276. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  4277. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  4278. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4279. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4280. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  4281. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  4282. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4283.  
  4284. /******************  Bit definition for DAC_DHR8RD register  ******************/
  4285. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  4286. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFU << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  4287. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4288. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  4289. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFU << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  4290. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4291.  
  4292. /*******************  Bit definition for DAC_DOR1 register  *******************/
  4293. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  4294. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFU << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  4295. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!< DAC channel1 data output */
  4296.  
  4297. /*******************  Bit definition for DAC_DOR2 register  *******************/
  4298. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  4299. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFU << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  4300. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!< DAC channel2 data output */
  4301.  
  4302.  
  4303.  
  4304. /*****************************************************************************/
  4305. /*                                                                           */
  4306. /*                               Timers (TIM)                                */
  4307. /*                                                                           */
  4308. /*****************************************************************************/
  4309. /*******************  Bit definition for TIM_CR1 register  *******************/
  4310. #define TIM_CR1_CEN_Pos                     (0U)                              
  4311. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  4312. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  4313. #define TIM_CR1_UDIS_Pos                    (1U)                              
  4314. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  4315. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  4316. #define TIM_CR1_URS_Pos                     (2U)                              
  4317. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  4318. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  4319. #define TIM_CR1_OPM_Pos                     (3U)                              
  4320. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  4321. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  4322. #define TIM_CR1_DIR_Pos                     (4U)                              
  4323. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  4324. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  4325.  
  4326. #define TIM_CR1_CMS_Pos                     (5U)                              
  4327. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  4328. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4329. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  4330. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  4331.  
  4332. #define TIM_CR1_ARPE_Pos                    (7U)                              
  4333. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  4334. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  4335.  
  4336. #define TIM_CR1_CKD_Pos                     (8U)                              
  4337. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  4338. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  4339. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  4340. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  4341.  
  4342. /*******************  Bit definition for TIM_CR2 register  *******************/
  4343. #define TIM_CR2_CCPC_Pos                    (0U)                              
  4344. #define TIM_CR2_CCPC_Msk                    (0x1U << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  4345. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  4346. #define TIM_CR2_CCUS_Pos                    (2U)                              
  4347. #define TIM_CR2_CCUS_Msk                    (0x1U << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  4348. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  4349. #define TIM_CR2_CCDS_Pos                    (3U)                              
  4350. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  4351. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  4352.  
  4353. #define TIM_CR2_MMS_Pos                     (4U)                              
  4354. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  4355. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  4356. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  4357. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  4358. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  4359.  
  4360. #define TIM_CR2_TI1S_Pos                    (7U)                              
  4361. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  4362. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  4363. #define TIM_CR2_OIS1_Pos                    (8U)                              
  4364. #define TIM_CR2_OIS1_Msk                    (0x1U << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  4365. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  4366. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  4367. #define TIM_CR2_OIS1N_Msk                   (0x1U << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  4368. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  4369. #define TIM_CR2_OIS2_Pos                    (10U)                              
  4370. #define TIM_CR2_OIS2_Msk                    (0x1U << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  4371. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  4372. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  4373. #define TIM_CR2_OIS2N_Msk                   (0x1U << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  4374. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  4375. #define TIM_CR2_OIS3_Pos                    (12U)                              
  4376. #define TIM_CR2_OIS3_Msk                    (0x1U << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  4377. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  4378. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  4379. #define TIM_CR2_OIS3N_Msk                   (0x1U << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  4380. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  4381. #define TIM_CR2_OIS4_Pos                    (14U)                              
  4382. #define TIM_CR2_OIS4_Msk                    (0x1U << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  4383. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  4384.  
  4385. /*******************  Bit definition for TIM_SMCR register  ******************/
  4386. #define TIM_SMCR_SMS_Pos                    (0U)                              
  4387. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  4388. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  4389. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  4390. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  4391. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  4392.  
  4393. #define TIM_SMCR_TS_Pos                     (4U)                              
  4394. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  4395. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  4396. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  4397. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  4398. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  4399.  
  4400. #define TIM_SMCR_MSM_Pos                    (7U)                              
  4401. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  4402. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  4403.  
  4404. #define TIM_SMCR_ETF_Pos                    (8U)                              
  4405. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  4406. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  4407. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  4408. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  4409. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  4410. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  4411.  
  4412. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  4413. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  4414. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  4415. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  4416. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  4417.  
  4418. #define TIM_SMCR_ECE_Pos                    (14U)                              
  4419. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  4420. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  4421. #define TIM_SMCR_ETP_Pos                    (15U)                              
  4422. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  4423. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  4424.  
  4425. /*******************  Bit definition for TIM_DIER register  ******************/
  4426. #define TIM_DIER_UIE_Pos                    (0U)                              
  4427. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  4428. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  4429. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  4430. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  4431. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  4432. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  4433. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  4434. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  4435. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  4436. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  4437. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  4438. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  4439. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  4440. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  4441. #define TIM_DIER_COMIE_Pos                  (5U)                              
  4442. #define TIM_DIER_COMIE_Msk                  (0x1U << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  4443. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  4444. #define TIM_DIER_TIE_Pos                    (6U)                              
  4445. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  4446. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  4447. #define TIM_DIER_BIE_Pos                    (7U)                              
  4448. #define TIM_DIER_BIE_Msk                    (0x1U << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  4449. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  4450. #define TIM_DIER_UDE_Pos                    (8U)                              
  4451. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  4452. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  4453. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  4454. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  4455. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  4456. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  4457. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  4458. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  4459. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  4460. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  4461. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  4462. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  4463. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  4464. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  4465. #define TIM_DIER_COMDE_Pos                  (13U)                              
  4466. #define TIM_DIER_COMDE_Msk                  (0x1U << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  4467. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  4468. #define TIM_DIER_TDE_Pos                    (14U)                              
  4469. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  4470. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  4471.  
  4472. /********************  Bit definition for TIM_SR register  *******************/
  4473. #define TIM_SR_UIF_Pos                      (0U)                              
  4474. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  4475. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  4476. #define TIM_SR_CC1IF_Pos                    (1U)                              
  4477. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  4478. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  4479. #define TIM_SR_CC2IF_Pos                    (2U)                              
  4480. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  4481. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  4482. #define TIM_SR_CC3IF_Pos                    (3U)                              
  4483. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  4484. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  4485. #define TIM_SR_CC4IF_Pos                    (4U)                              
  4486. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  4487. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  4488. #define TIM_SR_COMIF_Pos                    (5U)                              
  4489. #define TIM_SR_COMIF_Msk                    (0x1U << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  4490. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  4491. #define TIM_SR_TIF_Pos                      (6U)                              
  4492. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  4493. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  4494. #define TIM_SR_BIF_Pos                      (7U)                              
  4495. #define TIM_SR_BIF_Msk                      (0x1U << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  4496. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  4497. #define TIM_SR_CC1OF_Pos                    (9U)                              
  4498. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  4499. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  4500. #define TIM_SR_CC2OF_Pos                    (10U)                              
  4501. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  4502. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  4503. #define TIM_SR_CC3OF_Pos                    (11U)                              
  4504. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  4505. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  4506. #define TIM_SR_CC4OF_Pos                    (12U)                              
  4507. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  4508. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  4509.  
  4510. /*******************  Bit definition for TIM_EGR register  *******************/
  4511. #define TIM_EGR_UG_Pos                      (0U)                              
  4512. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  4513. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  4514. #define TIM_EGR_CC1G_Pos                    (1U)                              
  4515. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  4516. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  4517. #define TIM_EGR_CC2G_Pos                    (2U)                              
  4518. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  4519. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  4520. #define TIM_EGR_CC3G_Pos                    (3U)                              
  4521. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  4522. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  4523. #define TIM_EGR_CC4G_Pos                    (4U)                              
  4524. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  4525. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  4526. #define TIM_EGR_COMG_Pos                    (5U)                              
  4527. #define TIM_EGR_COMG_Msk                    (0x1U << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  4528. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  4529. #define TIM_EGR_TG_Pos                      (6U)                              
  4530. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  4531. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  4532. #define TIM_EGR_BG_Pos                      (7U)                              
  4533. #define TIM_EGR_BG_Msk                      (0x1U << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  4534. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  4535.  
  4536. /******************  Bit definition for TIM_CCMR1 register  ******************/
  4537. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  4538. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  4539. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  4540. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  4541. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  4542.  
  4543. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  4544. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  4545. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  4546. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  4547. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  4548. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  4549.  
  4550. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  4551. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  4552. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  4553. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  4554. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  4555. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  4556.  
  4557. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  4558. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  4559. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  4560.  
  4561. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  4562. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  4563. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  4564. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  4565. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  4566.  
  4567. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  4568. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  4569. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  4570. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  4571. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  4572. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  4573.  
  4574. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  4575. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  4576. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  4577. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  4578. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  4579. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  4580.  
  4581. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  4582. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  4583. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  4584.  
  4585. /*---------------------------------------------------------------------------*/
  4586.  
  4587. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  4588. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  4589. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  4590. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  4591. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  4592.  
  4593. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  4594. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  4595. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  4596. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  4597. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  4598. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  4599. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  4600.  
  4601. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  4602. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  4603. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  4604. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  4605. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  4606.  
  4607. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  4608. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  4609. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  4610. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  4611. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  4612. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  4613. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  4614.  
  4615. /******************  Bit definition for TIM_CCMR2 register  ******************/
  4616. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  4617. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  4618. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  4619. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  4620. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  4621.  
  4622. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  4623. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  4624. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  4625. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  4626. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  4627. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  4628.  
  4629. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  4630. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  4631. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  4632. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  4633. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  4634. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  4635.  
  4636. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  4637. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  4638. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  4639.  
  4640. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  4641. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  4642. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  4643. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  4644. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  4645.  
  4646. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  4647. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  4648. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  4649. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  4650. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  4651. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  4652.  
  4653. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  4654. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  4655. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  4656. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  4657. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  4658. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  4659.  
  4660. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  4661. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  4662. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  4663.  
  4664. /*---------------------------------------------------------------------------*/
  4665.  
  4666. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  4667. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  4668. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  4669. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  4670. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  4671.  
  4672. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  4673. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  4674. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  4675. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  4676. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  4677. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  4678. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  4679.  
  4680. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  4681. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  4682. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  4683. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  4684. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  4685.  
  4686. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  4687. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  4688. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  4689. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  4690. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  4691. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  4692. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  4693.  
  4694. /*******************  Bit definition for TIM_CCER register  ******************/
  4695. #define TIM_CCER_CC1E_Pos                   (0U)                              
  4696. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  4697. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  4698. #define TIM_CCER_CC1P_Pos                   (1U)                              
  4699. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  4700. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  4701. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  4702. #define TIM_CCER_CC1NE_Msk                  (0x1U << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  4703. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  4704. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  4705. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  4706. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  4707. #define TIM_CCER_CC2E_Pos                   (4U)                              
  4708. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  4709. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  4710. #define TIM_CCER_CC2P_Pos                   (5U)                              
  4711. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  4712. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  4713. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  4714. #define TIM_CCER_CC2NE_Msk                  (0x1U << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  4715. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  4716. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  4717. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  4718. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  4719. #define TIM_CCER_CC3E_Pos                   (8U)                              
  4720. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  4721. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  4722. #define TIM_CCER_CC3P_Pos                   (9U)                              
  4723. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  4724. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  4725. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  4726. #define TIM_CCER_CC3NE_Msk                  (0x1U << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  4727. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  4728. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  4729. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  4730. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  4731. #define TIM_CCER_CC4E_Pos                   (12U)                              
  4732. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  4733. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  4734. #define TIM_CCER_CC4P_Pos                   (13U)                              
  4735. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  4736. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  4737.  
  4738. /*******************  Bit definition for TIM_CNT register  *******************/
  4739. #define TIM_CNT_CNT_Pos                     (0U)                              
  4740. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  4741. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  4742.  
  4743. /*******************  Bit definition for TIM_PSC register  *******************/
  4744. #define TIM_PSC_PSC_Pos                     (0U)                              
  4745. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  4746. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  4747.  
  4748. /*******************  Bit definition for TIM_ARR register  *******************/
  4749. #define TIM_ARR_ARR_Pos                     (0U)                              
  4750. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  4751. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  4752.  
  4753. /*******************  Bit definition for TIM_RCR register  *******************/
  4754. #define TIM_RCR_REP_Pos                     (0U)                              
  4755. #define TIM_RCR_REP_Msk                     (0xFFU << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  4756. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  4757.  
  4758. /*******************  Bit definition for TIM_CCR1 register  ******************/
  4759. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  4760. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  4761. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  4762.  
  4763. /*******************  Bit definition for TIM_CCR2 register  ******************/
  4764. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  4765. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  4766. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  4767.  
  4768. /*******************  Bit definition for TIM_CCR3 register  ******************/
  4769. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  4770. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  4771. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  4772.  
  4773. /*******************  Bit definition for TIM_CCR4 register  ******************/
  4774. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  4775. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  4776. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  4777.  
  4778. /*******************  Bit definition for TIM_BDTR register  ******************/
  4779. #define TIM_BDTR_DTG_Pos                    (0U)                              
  4780. #define TIM_BDTR_DTG_Msk                    (0xFFU << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  4781. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  4782. #define TIM_BDTR_DTG_0                      (0x01U << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  4783. #define TIM_BDTR_DTG_1                      (0x02U << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  4784. #define TIM_BDTR_DTG_2                      (0x04U << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  4785. #define TIM_BDTR_DTG_3                      (0x08U << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  4786. #define TIM_BDTR_DTG_4                      (0x10U << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  4787. #define TIM_BDTR_DTG_5                      (0x20U << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  4788. #define TIM_BDTR_DTG_6                      (0x40U << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  4789. #define TIM_BDTR_DTG_7                      (0x80U << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  4790.  
  4791. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  4792. #define TIM_BDTR_LOCK_Msk                   (0x3U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  4793. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  4794. #define TIM_BDTR_LOCK_0                     (0x1U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  4795. #define TIM_BDTR_LOCK_1                     (0x2U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  4796.  
  4797. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  4798. #define TIM_BDTR_OSSI_Msk                   (0x1U << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  4799. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  4800. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  4801. #define TIM_BDTR_OSSR_Msk                   (0x1U << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  4802. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  4803. #define TIM_BDTR_BKE_Pos                    (12U)                              
  4804. #define TIM_BDTR_BKE_Msk                    (0x1U << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  4805. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  4806. #define TIM_BDTR_BKP_Pos                    (13U)                              
  4807. #define TIM_BDTR_BKP_Msk                    (0x1U << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  4808. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  4809. #define TIM_BDTR_AOE_Pos                    (14U)                              
  4810. #define TIM_BDTR_AOE_Msk                    (0x1U << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  4811. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  4812. #define TIM_BDTR_MOE_Pos                    (15U)                              
  4813. #define TIM_BDTR_MOE_Msk                    (0x1U << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  4814. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  4815.  
  4816. /*******************  Bit definition for TIM_DCR register  *******************/
  4817. #define TIM_DCR_DBA_Pos                     (0U)                              
  4818. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  4819. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  4820. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  4821. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  4822. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  4823. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  4824. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  4825.  
  4826. #define TIM_DCR_DBL_Pos                     (8U)                              
  4827. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  4828. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  4829. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  4830. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  4831. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  4832. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  4833. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  4834.  
  4835. /*******************  Bit definition for TIM_DMAR register  ******************/
  4836. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  4837. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  4838. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  4839.  
  4840. /******************************************************************************/
  4841. /*                                                                            */
  4842. /*                             Real-Time Clock                                */
  4843. /*                                                                            */
  4844. /******************************************************************************/
  4845.  
  4846. /*******************  Bit definition for RTC_CRH register  ********************/
  4847. #define RTC_CRH_SECIE_Pos                   (0U)                              
  4848. #define RTC_CRH_SECIE_Msk                   (0x1U << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  4849. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  4850. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  4851. #define RTC_CRH_ALRIE_Msk                   (0x1U << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  4852. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  4853. #define RTC_CRH_OWIE_Pos                    (2U)                              
  4854. #define RTC_CRH_OWIE_Msk                    (0x1U << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  4855. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  4856.  
  4857. /*******************  Bit definition for RTC_CRL register  ********************/
  4858. #define RTC_CRL_SECF_Pos                    (0U)                              
  4859. #define RTC_CRL_SECF_Msk                    (0x1U << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  4860. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  4861. #define RTC_CRL_ALRF_Pos                    (1U)                              
  4862. #define RTC_CRL_ALRF_Msk                    (0x1U << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  4863. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  4864. #define RTC_CRL_OWF_Pos                     (2U)                              
  4865. #define RTC_CRL_OWF_Msk                     (0x1U << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  4866. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  4867. #define RTC_CRL_RSF_Pos                     (3U)                              
  4868. #define RTC_CRL_RSF_Msk                     (0x1U << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  4869. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  4870. #define RTC_CRL_CNF_Pos                     (4U)                              
  4871. #define RTC_CRL_CNF_Msk                     (0x1U << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  4872. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  4873. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  4874. #define RTC_CRL_RTOFF_Msk                   (0x1U << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  4875. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  4876.  
  4877. /*******************  Bit definition for RTC_PRLH register  *******************/
  4878. #define RTC_PRLH_PRL_Pos                    (0U)                              
  4879. #define RTC_PRLH_PRL_Msk                    (0xFU << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  4880. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  4881.  
  4882. /*******************  Bit definition for RTC_PRLL register  *******************/
  4883. #define RTC_PRLL_PRL_Pos                    (0U)                              
  4884. #define RTC_PRLL_PRL_Msk                    (0xFFFFU << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  4885. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  4886.  
  4887. /*******************  Bit definition for RTC_DIVH register  *******************/
  4888. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  4889. #define RTC_DIVH_RTC_DIV_Msk                (0xFU << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  4890. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  4891.  
  4892. /*******************  Bit definition for RTC_DIVL register  *******************/
  4893. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  4894. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFU << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  4895. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  4896.  
  4897. /*******************  Bit definition for RTC_CNTH register  *******************/
  4898. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  4899. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFU << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  4900. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  4901.  
  4902. /*******************  Bit definition for RTC_CNTL register  *******************/
  4903. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  4904. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFU << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  4905. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  4906.  
  4907. /*******************  Bit definition for RTC_ALRH register  *******************/
  4908. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  4909. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFU << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  4910. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  4911.  
  4912. /*******************  Bit definition for RTC_ALRL register  *******************/
  4913. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  4914. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFU << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  4915. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  4916.  
  4917. /******************************************************************************/
  4918. /*                                                                            */
  4919. /*                        Independent WATCHDOG (IWDG)                         */
  4920. /*                                                                            */
  4921. /******************************************************************************/
  4922.  
  4923. /*******************  Bit definition for IWDG_KR register  ********************/
  4924. #define IWDG_KR_KEY_Pos                     (0U)                              
  4925. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  4926. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  4927.  
  4928. /*******************  Bit definition for IWDG_PR register  ********************/
  4929. #define IWDG_PR_PR_Pos                      (0U)                              
  4930. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  4931. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  4932. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  4933. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  4934. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  4935.  
  4936. /*******************  Bit definition for IWDG_RLR register  *******************/
  4937. #define IWDG_RLR_RL_Pos                     (0U)                              
  4938. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  4939. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  4940.  
  4941. /*******************  Bit definition for IWDG_SR register  ********************/
  4942. #define IWDG_SR_PVU_Pos                     (0U)                              
  4943. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  4944. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  4945. #define IWDG_SR_RVU_Pos                     (1U)                              
  4946. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  4947. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  4948.  
  4949. /******************************************************************************/
  4950. /*                                                                            */
  4951. /*                         Window WATCHDOG (WWDG)                             */
  4952. /*                                                                            */
  4953. /******************************************************************************/
  4954.  
  4955. /*******************  Bit definition for WWDG_CR register  ********************/
  4956. #define WWDG_CR_T_Pos                       (0U)                              
  4957. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  4958. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  4959. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  4960. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  4961. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  4962. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  4963. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  4964. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  4965. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  4966.  
  4967. /* Legacy defines */
  4968. #define  WWDG_CR_T0 WWDG_CR_T_0
  4969. #define  WWDG_CR_T1 WWDG_CR_T_1
  4970. #define  WWDG_CR_T2 WWDG_CR_T_2
  4971. #define  WWDG_CR_T3 WWDG_CR_T_3
  4972. #define  WWDG_CR_T4 WWDG_CR_T_4
  4973. #define  WWDG_CR_T5 WWDG_CR_T_5
  4974. #define  WWDG_CR_T6 WWDG_CR_T_6
  4975.  
  4976. #define WWDG_CR_WDGA_Pos                    (7U)                              
  4977. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  4978. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  4979.  
  4980. /*******************  Bit definition for WWDG_CFR register  *******************/
  4981. #define WWDG_CFR_W_Pos                      (0U)                              
  4982. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  4983. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  4984. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  4985. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  4986. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  4987. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  4988. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  4989. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  4990. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  4991.  
  4992. /* Legacy defines */
  4993. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  4994. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  4995. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  4996. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  4997. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  4998. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  4999. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5000.  
  5001. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  5002. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  5003. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  5004. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  5005. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  5006.  
  5007. /* Legacy defines */
  5008. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5009. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5010.  
  5011. #define WWDG_CFR_EWI_Pos                    (9U)                              
  5012. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  5013. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  5014.  
  5015. /*******************  Bit definition for WWDG_SR register  ********************/
  5016. #define WWDG_SR_EWIF_Pos                    (0U)                              
  5017. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  5018. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  5019.  
  5020. /******************************************************************************/
  5021. /*                                                                            */
  5022. /*                       Flexible Static Memory Controller                    */
  5023. /*                                                                            */
  5024. /******************************************************************************/
  5025.  
  5026. /******************  Bit definition for FSMC_BCRx (x=1..4) register  **********/
  5027. #define FSMC_BCRx_MBKEN_Pos                 (0U)                              
  5028. #define FSMC_BCRx_MBKEN_Msk                 (0x1U << FSMC_BCRx_MBKEN_Pos)      /*!< 0x00000001 */
  5029. #define FSMC_BCRx_MBKEN                     FSMC_BCRx_MBKEN_Msk                /*!< Memory bank enable bit */
  5030. #define FSMC_BCRx_MUXEN_Pos                 (1U)                              
  5031. #define FSMC_BCRx_MUXEN_Msk                 (0x1U << FSMC_BCRx_MUXEN_Pos)      /*!< 0x00000002 */
  5032. #define FSMC_BCRx_MUXEN                     FSMC_BCRx_MUXEN_Msk                /*!< Address/data multiplexing enable bit */
  5033.  
  5034. #define FSMC_BCRx_MTYP_Pos                  (2U)                              
  5035. #define FSMC_BCRx_MTYP_Msk                  (0x3U << FSMC_BCRx_MTYP_Pos)       /*!< 0x0000000C */
  5036. #define FSMC_BCRx_MTYP                      FSMC_BCRx_MTYP_Msk                 /*!< MTYP[1:0] bits (Memory type) */
  5037. #define FSMC_BCRx_MTYP_0                    (0x1U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000004 */
  5038. #define FSMC_BCRx_MTYP_1                    (0x2U << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000008 */
  5039.  
  5040. #define FSMC_BCRx_MWID_Pos                  (4U)                              
  5041. #define FSMC_BCRx_MWID_Msk                  (0x3U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000030 */
  5042. #define FSMC_BCRx_MWID                      FSMC_BCRx_MWID_Msk                 /*!< MWID[1:0] bits (Memory data bus width) */
  5043. #define FSMC_BCRx_MWID_0                    (0x1U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000010 */
  5044. #define FSMC_BCRx_MWID_1                    (0x2U << FSMC_BCRx_MWID_Pos)       /*!< 0x00000020 */
  5045.  
  5046. #define FSMC_BCRx_FACCEN_Pos                (6U)                              
  5047. #define FSMC_BCRx_FACCEN_Msk                (0x1U << FSMC_BCRx_FACCEN_Pos)     /*!< 0x00000040 */
  5048. #define FSMC_BCRx_FACCEN                    FSMC_BCRx_FACCEN_Msk               /*!< Flash access enable */
  5049. #define FSMC_BCRx_BURSTEN_Pos               (8U)                              
  5050. #define FSMC_BCRx_BURSTEN_Msk               (0x1U << FSMC_BCRx_BURSTEN_Pos)    /*!< 0x00000100 */
  5051. #define FSMC_BCRx_BURSTEN                   FSMC_BCRx_BURSTEN_Msk              /*!< Burst enable bit */
  5052. #define FSMC_BCRx_WAITPOL_Pos               (9U)                              
  5053. #define FSMC_BCRx_WAITPOL_Msk               (0x1U << FSMC_BCRx_WAITPOL_Pos)    /*!< 0x00000200 */
  5054. #define FSMC_BCRx_WAITPOL                   FSMC_BCRx_WAITPOL_Msk              /*!< Wait signal polarity bit */
  5055. #define FSMC_BCRx_WRAPMOD_Pos               (10U)                              
  5056. #define FSMC_BCRx_WRAPMOD_Msk               (0x1U << FSMC_BCRx_WRAPMOD_Pos)    /*!< 0x00000400 */
  5057. #define FSMC_BCRx_WRAPMOD                   FSMC_BCRx_WRAPMOD_Msk              /*!< Wrapped burst mode support */
  5058. #define FSMC_BCRx_WAITCFG_Pos               (11U)                              
  5059. #define FSMC_BCRx_WAITCFG_Msk               (0x1U << FSMC_BCRx_WAITCFG_Pos)    /*!< 0x00000800 */
  5060. #define FSMC_BCRx_WAITCFG                   FSMC_BCRx_WAITCFG_Msk              /*!< Wait timing configuration */
  5061. #define FSMC_BCRx_WREN_Pos                  (12U)                              
  5062. #define FSMC_BCRx_WREN_Msk                  (0x1U << FSMC_BCRx_WREN_Pos)       /*!< 0x00001000 */
  5063. #define FSMC_BCRx_WREN                      FSMC_BCRx_WREN_Msk                 /*!< Write enable bit */
  5064. #define FSMC_BCRx_WAITEN_Pos                (13U)                              
  5065. #define FSMC_BCRx_WAITEN_Msk                (0x1U << FSMC_BCRx_WAITEN_Pos)     /*!< 0x00002000 */
  5066. #define FSMC_BCRx_WAITEN                    FSMC_BCRx_WAITEN_Msk               /*!< Wait enable bit */
  5067. #define FSMC_BCRx_EXTMOD_Pos                (14U)                              
  5068. #define FSMC_BCRx_EXTMOD_Msk                (0x1U << FSMC_BCRx_EXTMOD_Pos)     /*!< 0x00004000 */
  5069. #define FSMC_BCRx_EXTMOD                    FSMC_BCRx_EXTMOD_Msk               /*!< Extended mode enable */
  5070. #define FSMC_BCRx_ASYNCWAIT_Pos             (15U)                              
  5071. #define FSMC_BCRx_ASYNCWAIT_Msk             (0x1U << FSMC_BCRx_ASYNCWAIT_Pos)  /*!< 0x00008000 */
  5072. #define FSMC_BCRx_ASYNCWAIT                 FSMC_BCRx_ASYNCWAIT_Msk            /*!< Asynchronous wait */
  5073. #define FSMC_BCRx_CBURSTRW_Pos              (19U)                              
  5074. #define FSMC_BCRx_CBURSTRW_Msk              (0x1U << FSMC_BCRx_CBURSTRW_Pos)   /*!< 0x00080000 */
  5075. #define FSMC_BCRx_CBURSTRW                  FSMC_BCRx_CBURSTRW_Msk             /*!< Write burst enable */
  5076.  
  5077. /******************  Bit definition for FSMC_BTRx (x=1..4) register  ******/
  5078. #define FSMC_BTRx_ADDSET_Pos                (0U)                              
  5079. #define FSMC_BTRx_ADDSET_Msk                (0xFU << FSMC_BTRx_ADDSET_Pos)     /*!< 0x0000000F */
  5080. #define FSMC_BTRx_ADDSET                    FSMC_BTRx_ADDSET_Msk               /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5081. #define FSMC_BTRx_ADDSET_0                  (0x1U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000001 */
  5082. #define FSMC_BTRx_ADDSET_1                  (0x2U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000002 */
  5083. #define FSMC_BTRx_ADDSET_2                  (0x4U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000004 */
  5084. #define FSMC_BTRx_ADDSET_3                  (0x8U << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000008 */
  5085.  
  5086. #define FSMC_BTRx_ADDHLD_Pos                (4U)                              
  5087. #define FSMC_BTRx_ADDHLD_Msk                (0xFU << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x000000F0 */
  5088. #define FSMC_BTRx_ADDHLD                    FSMC_BTRx_ADDHLD_Msk               /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5089. #define FSMC_BTRx_ADDHLD_0                  (0x1U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000010 */
  5090. #define FSMC_BTRx_ADDHLD_1                  (0x2U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000020 */
  5091. #define FSMC_BTRx_ADDHLD_2                  (0x4U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000040 */
  5092. #define FSMC_BTRx_ADDHLD_3                  (0x8U << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000080 */
  5093.  
  5094. #define FSMC_BTRx_DATAST_Pos                (8U)                              
  5095. #define FSMC_BTRx_DATAST_Msk                (0xFFU << FSMC_BTRx_DATAST_Pos)    /*!< 0x0000FF00 */
  5096. #define FSMC_BTRx_DATAST                    FSMC_BTRx_DATAST_Msk               /*!< DATAST [3:0] bits (Data-phase duration) */
  5097. #define FSMC_BTRx_DATAST_0                  (0x01U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000100 */
  5098. #define FSMC_BTRx_DATAST_1                  (0x02U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000200 */
  5099. #define FSMC_BTRx_DATAST_2                  (0x04U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000400 */
  5100. #define FSMC_BTRx_DATAST_3                  (0x08U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000800 */
  5101. #define FSMC_BTRx_DATAST_4                  (0x10U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00001000 */
  5102. #define FSMC_BTRx_DATAST_5                  (0x20U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00002000 */
  5103. #define FSMC_BTRx_DATAST_6                  (0x40U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00004000 */
  5104. #define FSMC_BTRx_DATAST_7                  (0x80U << FSMC_BTRx_DATAST_Pos)    /*!< 0x00008000 */
  5105.  
  5106. #define FSMC_BTRx_BUSTURN_Pos               (16U)                              
  5107. #define FSMC_BTRx_BUSTURN_Msk               (0xFU << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x000F0000 */
  5108. #define FSMC_BTRx_BUSTURN                   FSMC_BTRx_BUSTURN_Msk              /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5109. #define FSMC_BTRx_BUSTURN_0                 (0x1U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00010000 */
  5110. #define FSMC_BTRx_BUSTURN_1                 (0x2U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00020000 */
  5111. #define FSMC_BTRx_BUSTURN_2                 (0x4U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00040000 */
  5112. #define FSMC_BTRx_BUSTURN_3                 (0x8U << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00080000 */
  5113.  
  5114. #define FSMC_BTRx_CLKDIV_Pos                (20U)                              
  5115. #define FSMC_BTRx_CLKDIV_Msk                (0xFU << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00F00000 */
  5116. #define FSMC_BTRx_CLKDIV                    FSMC_BTRx_CLKDIV_Msk               /*!< CLKDIV[3:0] bits (Clock divide ratio) */
  5117. #define FSMC_BTRx_CLKDIV_0                  (0x1U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00100000 */
  5118. #define FSMC_BTRx_CLKDIV_1                  (0x2U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00200000 */
  5119. #define FSMC_BTRx_CLKDIV_2                  (0x4U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00400000 */
  5120. #define FSMC_BTRx_CLKDIV_3                  (0x8U << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00800000 */
  5121.  
  5122. #define FSMC_BTRx_DATLAT_Pos                (24U)                              
  5123. #define FSMC_BTRx_DATLAT_Msk                (0xFU << FSMC_BTRx_DATLAT_Pos)     /*!< 0x0F000000 */
  5124. #define FSMC_BTRx_DATLAT                    FSMC_BTRx_DATLAT_Msk               /*!< DATLA[3:0] bits (Data latency) */
  5125. #define FSMC_BTRx_DATLAT_0                  (0x1U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x01000000 */
  5126. #define FSMC_BTRx_DATLAT_1                  (0x2U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x02000000 */
  5127. #define FSMC_BTRx_DATLAT_2                  (0x4U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x04000000 */
  5128. #define FSMC_BTRx_DATLAT_3                  (0x8U << FSMC_BTRx_DATLAT_Pos)     /*!< 0x08000000 */
  5129.  
  5130. #define FSMC_BTRx_ACCMOD_Pos                (28U)                              
  5131. #define FSMC_BTRx_ACCMOD_Msk                (0x3U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x30000000 */
  5132. #define FSMC_BTRx_ACCMOD                    FSMC_BTRx_ACCMOD_Msk               /*!< ACCMOD[1:0] bits (Access mode) */
  5133. #define FSMC_BTRx_ACCMOD_0                  (0x1U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x10000000 */
  5134. #define FSMC_BTRx_ACCMOD_1                  (0x2U << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x20000000 */
  5135.  
  5136. /******************  Bit definition for FSMC_BWTRx (x=1..4) register  ******/
  5137. #define FSMC_BWTRx_ADDSET_Pos               (0U)                              
  5138. #define FSMC_BWTRx_ADDSET_Msk               (0xFU << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x0000000F */
  5139. #define FSMC_BWTRx_ADDSET                   FSMC_BWTRx_ADDSET_Msk              /*!< ADDSET[3:0] bits (Address setup phase duration) */
  5140. #define FSMC_BWTRx_ADDSET_0                 (0x1U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000001 */
  5141. #define FSMC_BWTRx_ADDSET_1                 (0x2U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000002 */
  5142. #define FSMC_BWTRx_ADDSET_2                 (0x4U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000004 */
  5143. #define FSMC_BWTRx_ADDSET_3                 (0x8U << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000008 */
  5144.  
  5145. #define FSMC_BWTRx_ADDHLD_Pos               (4U)                              
  5146. #define FSMC_BWTRx_ADDHLD_Msk               (0xFU << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x000000F0 */
  5147. #define FSMC_BWTRx_ADDHLD                   FSMC_BWTRx_ADDHLD_Msk              /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  5148. #define FSMC_BWTRx_ADDHLD_0                 (0x1U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000010 */
  5149. #define FSMC_BWTRx_ADDHLD_1                 (0x2U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000020 */
  5150. #define FSMC_BWTRx_ADDHLD_2                 (0x4U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000040 */
  5151. #define FSMC_BWTRx_ADDHLD_3                 (0x8U << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000080 */
  5152.  
  5153. #define FSMC_BWTRx_DATAST_Pos               (8U)                              
  5154. #define FSMC_BWTRx_DATAST_Msk               (0xFFU << FSMC_BWTRx_DATAST_Pos)   /*!< 0x0000FF00 */
  5155. #define FSMC_BWTRx_DATAST                   FSMC_BWTRx_DATAST_Msk              /*!< DATAST [3:0] bits (Data-phase duration) */
  5156. #define FSMC_BWTRx_DATAST_0                 (0x01U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000100 */
  5157. #define FSMC_BWTRx_DATAST_1                 (0x02U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000200 */
  5158. #define FSMC_BWTRx_DATAST_2                 (0x04U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000400 */
  5159. #define FSMC_BWTRx_DATAST_3                 (0x08U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000800 */
  5160. #define FSMC_BWTRx_DATAST_4                 (0x10U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00001000 */
  5161. #define FSMC_BWTRx_DATAST_5                 (0x20U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00002000 */
  5162. #define FSMC_BWTRx_DATAST_6                 (0x40U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00004000 */
  5163. #define FSMC_BWTRx_DATAST_7                 (0x80U << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00008000 */
  5164.  
  5165. #define FSMC_BWTRx_BUSTURN_Pos              (16U)                              
  5166. #define FSMC_BWTRx_BUSTURN_Msk              (0xFU << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x000F0000 */
  5167. #define FSMC_BWTRx_BUSTURN                  FSMC_BWTRx_BUSTURN_Msk             /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  5168. #define FSMC_BWTRx_BUSTURN_0                (0x1U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00010000 */
  5169. #define FSMC_BWTRx_BUSTURN_1                (0x2U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00020000 */
  5170. #define FSMC_BWTRx_BUSTURN_2                (0x4U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00040000 */
  5171. #define FSMC_BWTRx_BUSTURN_3                (0x8U << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00080000 */
  5172.  
  5173. #define FSMC_BWTRx_ACCMOD_Pos               (28U)                              
  5174. #define FSMC_BWTRx_ACCMOD_Msk               (0x3U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x30000000 */
  5175. #define FSMC_BWTRx_ACCMOD                   FSMC_BWTRx_ACCMOD_Msk              /*!< ACCMOD[1:0] bits (Access mode) */
  5176. #define FSMC_BWTRx_ACCMOD_0                 (0x1U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x10000000 */
  5177. #define FSMC_BWTRx_ACCMOD_1                 (0x2U << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x20000000 */
  5178.  
  5179. /******************  Bit definition for FSMC_PCRx (x = 2 to 4) register  *******************/
  5180. #define FSMC_PCRx_PWAITEN_Pos               (1U)                              
  5181. #define FSMC_PCRx_PWAITEN_Msk               (0x1U << FSMC_PCRx_PWAITEN_Pos)    /*!< 0x00000002 */
  5182. #define FSMC_PCRx_PWAITEN                   FSMC_PCRx_PWAITEN_Msk              /*!< Wait feature enable bit */
  5183. #define FSMC_PCRx_PBKEN_Pos                 (2U)                              
  5184. #define FSMC_PCRx_PBKEN_Msk                 (0x1U << FSMC_PCRx_PBKEN_Pos)      /*!< 0x00000004 */
  5185. #define FSMC_PCRx_PBKEN                     FSMC_PCRx_PBKEN_Msk                /*!< PC Card/NAND Flash memory bank enable bit */
  5186. #define FSMC_PCRx_PTYP_Pos                  (3U)                              
  5187. #define FSMC_PCRx_PTYP_Msk                  (0x1U << FSMC_PCRx_PTYP_Pos)       /*!< 0x00000008 */
  5188. #define FSMC_PCRx_PTYP                      FSMC_PCRx_PTYP_Msk                 /*!< Memory type */
  5189.  
  5190. #define FSMC_PCRx_PWID_Pos                  (4U)                              
  5191. #define FSMC_PCRx_PWID_Msk                  (0x3U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000030 */
  5192. #define FSMC_PCRx_PWID                      FSMC_PCRx_PWID_Msk                 /*!< PWID[1:0] bits (NAND Flash databus width) */
  5193. #define FSMC_PCRx_PWID_0                    (0x1U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000010 */
  5194. #define FSMC_PCRx_PWID_1                    (0x2U << FSMC_PCRx_PWID_Pos)       /*!< 0x00000020 */
  5195.  
  5196. #define FSMC_PCRx_ECCEN_Pos                 (6U)                              
  5197. #define FSMC_PCRx_ECCEN_Msk                 (0x1U << FSMC_PCRx_ECCEN_Pos)      /*!< 0x00000040 */
  5198. #define FSMC_PCRx_ECCEN                     FSMC_PCRx_ECCEN_Msk                /*!< ECC computation logic enable bit */
  5199.  
  5200. #define FSMC_PCRx_TCLR_Pos                  (9U)                              
  5201. #define FSMC_PCRx_TCLR_Msk                  (0xFU << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001E00 */
  5202. #define FSMC_PCRx_TCLR                      FSMC_PCRx_TCLR_Msk                 /*!< TCLR[3:0] bits (CLE to RE delay) */
  5203. #define FSMC_PCRx_TCLR_0                    (0x1U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000200 */
  5204. #define FSMC_PCRx_TCLR_1                    (0x2U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000400 */
  5205. #define FSMC_PCRx_TCLR_2                    (0x4U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00000800 */
  5206. #define FSMC_PCRx_TCLR_3                    (0x8U << FSMC_PCRx_TCLR_Pos)       /*!< 0x00001000 */
  5207.  
  5208. #define FSMC_PCRx_TAR_Pos                   (13U)                              
  5209. #define FSMC_PCRx_TAR_Msk                   (0xFU << FSMC_PCRx_TAR_Pos)        /*!< 0x0001E000 */
  5210. #define FSMC_PCRx_TAR                       FSMC_PCRx_TAR_Msk                  /*!< TAR[3:0] bits (ALE to RE delay) */
  5211. #define FSMC_PCRx_TAR_0                     (0x1U << FSMC_PCRx_TAR_Pos)        /*!< 0x00002000 */
  5212. #define FSMC_PCRx_TAR_1                     (0x2U << FSMC_PCRx_TAR_Pos)        /*!< 0x00004000 */
  5213. #define FSMC_PCRx_TAR_2                     (0x4U << FSMC_PCRx_TAR_Pos)        /*!< 0x00008000 */
  5214. #define FSMC_PCRx_TAR_3                     (0x8U << FSMC_PCRx_TAR_Pos)        /*!< 0x00010000 */
  5215.  
  5216. #define FSMC_PCRx_ECCPS_Pos                 (17U)                              
  5217. #define FSMC_PCRx_ECCPS_Msk                 (0x7U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x000E0000 */
  5218. #define FSMC_PCRx_ECCPS                     FSMC_PCRx_ECCPS_Msk                /*!< ECCPS[1:0] bits (ECC page size) */
  5219. #define FSMC_PCRx_ECCPS_0                   (0x1U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00020000 */
  5220. #define FSMC_PCRx_ECCPS_1                   (0x2U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00040000 */
  5221. #define FSMC_PCRx_ECCPS_2                   (0x4U << FSMC_PCRx_ECCPS_Pos)      /*!< 0x00080000 */
  5222.  
  5223. /*******************  Bit definition for FSMC_SRx (x = 2 to 4) register  *******************/
  5224. #define FSMC_SRx_IRS_Pos                    (0U)                              
  5225. #define FSMC_SRx_IRS_Msk                    (0x1U << FSMC_SRx_IRS_Pos)         /*!< 0x00000001 */
  5226. #define FSMC_SRx_IRS                        FSMC_SRx_IRS_Msk                   /*!< Interrupt Rising Edge status */
  5227. #define FSMC_SRx_ILS_Pos                    (1U)                              
  5228. #define FSMC_SRx_ILS_Msk                    (0x1U << FSMC_SRx_ILS_Pos)         /*!< 0x00000002 */
  5229. #define FSMC_SRx_ILS                        FSMC_SRx_ILS_Msk                   /*!< Interrupt Level status */
  5230. #define FSMC_SRx_IFS_Pos                    (2U)                              
  5231. #define FSMC_SRx_IFS_Msk                    (0x1U << FSMC_SRx_IFS_Pos)         /*!< 0x00000004 */
  5232. #define FSMC_SRx_IFS                        FSMC_SRx_IFS_Msk                   /*!< Interrupt Falling Edge status */
  5233. #define FSMC_SRx_IREN_Pos                   (3U)                              
  5234. #define FSMC_SRx_IREN_Msk                   (0x1U << FSMC_SRx_IREN_Pos)        /*!< 0x00000008 */
  5235. #define FSMC_SRx_IREN                       FSMC_SRx_IREN_Msk                  /*!< Interrupt Rising Edge detection Enable bit */
  5236. #define FSMC_SRx_ILEN_Pos                   (4U)                              
  5237. #define FSMC_SRx_ILEN_Msk                   (0x1U << FSMC_SRx_ILEN_Pos)        /*!< 0x00000010 */
  5238. #define FSMC_SRx_ILEN                       FSMC_SRx_ILEN_Msk                  /*!< Interrupt Level detection Enable bit */
  5239. #define FSMC_SRx_IFEN_Pos                   (5U)                              
  5240. #define FSMC_SRx_IFEN_Msk                   (0x1U << FSMC_SRx_IFEN_Pos)        /*!< 0x00000020 */
  5241. #define FSMC_SRx_IFEN                       FSMC_SRx_IFEN_Msk                  /*!< Interrupt Falling Edge detection Enable bit */
  5242. #define FSMC_SRx_FEMPT_Pos                  (6U)                              
  5243. #define FSMC_SRx_FEMPT_Msk                  (0x1U << FSMC_SRx_FEMPT_Pos)       /*!< 0x00000040 */
  5244. #define FSMC_SRx_FEMPT                      FSMC_SRx_FEMPT_Msk                 /*!< FIFO empty */
  5245.  
  5246. /******************  Bit definition for FSMC_PMEMx (x = 2 to 4) register  ******************/
  5247. #define FSMC_PMEMx_MEMSETx_Pos              (0U)                              
  5248. #define FSMC_PMEMx_MEMSETx_Msk              (0xFFU << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x000000FF */
  5249. #define FSMC_PMEMx_MEMSETx                  FSMC_PMEMx_MEMSETx_Msk             /*!< MEMSETx[7:0] bits (Common memory x setup time) */
  5250. #define FSMC_PMEMx_MEMSETx_0                (0x01U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000001 */
  5251. #define FSMC_PMEMx_MEMSETx_1                (0x02U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000002 */
  5252. #define FSMC_PMEMx_MEMSETx_2                (0x04U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000004 */
  5253. #define FSMC_PMEMx_MEMSETx_3                (0x08U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000008 */
  5254. #define FSMC_PMEMx_MEMSETx_4                (0x10U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000010 */
  5255. #define FSMC_PMEMx_MEMSETx_5                (0x20U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000020 */
  5256. #define FSMC_PMEMx_MEMSETx_6                (0x40U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000040 */
  5257. #define FSMC_PMEMx_MEMSETx_7                (0x80U << FSMC_PMEMx_MEMSETx_Pos)  /*!< 0x00000080 */
  5258.  
  5259. #define FSMC_PMEMx_MEMWAITx_Pos             (8U)                              
  5260. #define FSMC_PMEMx_MEMWAITx_Msk             (0xFFU << FSMC_PMEMx_MEMWAITx_Pos) /*!< 0x0000FF00 */
  5261. #define FSMC_PMEMx_MEMWAITx                 FSMC_PMEMx_MEMWAITx_Msk            /*!< MEMWAITx[7:0] bits (Common memory x wait time) */
  5262. #define FSMC_PMEMx_MEMWAIT2_0               0x00000100U                        /*!< Bit 0 */
  5263. #define FSMC_PMEMx_MEMWAITx_1               0x00000200U                        /*!< Bit 1 */
  5264. #define FSMC_PMEMx_MEMWAITx_2               0x00000400U                        /*!< Bit 2 */
  5265. #define FSMC_PMEMx_MEMWAITx_3               0x00000800U                        /*!< Bit 3 */
  5266. #define FSMC_PMEMx_MEMWAITx_4               0x00001000U                        /*!< Bit 4 */
  5267. #define FSMC_PMEMx_MEMWAITx_5               0x00002000U                        /*!< Bit 5 */
  5268. #define FSMC_PMEMx_MEMWAITx_6               0x00004000U                        /*!< Bit 6 */
  5269. #define FSMC_PMEMx_MEMWAITx_7               0x00008000U                        /*!< Bit 7 */
  5270.  
  5271. #define FSMC_PMEMx_MEMHOLDx_Pos             (16U)                              
  5272. #define FSMC_PMEMx_MEMHOLDx_Msk             (0xFFU << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00FF0000 */
  5273. #define FSMC_PMEMx_MEMHOLDx                 FSMC_PMEMx_MEMHOLDx_Msk            /*!< MEMHOLDx[7:0] bits (Common memory x hold time) */
  5274. #define FSMC_PMEMx_MEMHOLDx_0               (0x01U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00010000 */
  5275. #define FSMC_PMEMx_MEMHOLDx_1               (0x02U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00020000 */
  5276. #define FSMC_PMEMx_MEMHOLDx_2               (0x04U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00040000 */
  5277. #define FSMC_PMEMx_MEMHOLDx_3               (0x08U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00080000 */
  5278. #define FSMC_PMEMx_MEMHOLDx_4               (0x10U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00100000 */
  5279. #define FSMC_PMEMx_MEMHOLDx_5               (0x20U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00200000 */
  5280. #define FSMC_PMEMx_MEMHOLDx_6               (0x40U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00400000 */
  5281. #define FSMC_PMEMx_MEMHOLDx_7               (0x80U << FSMC_PMEMx_MEMHOLDx_Pos) /*!< 0x00800000 */
  5282.  
  5283. #define FSMC_PMEMx_MEMHIZx_Pos              (24U)                              
  5284. #define FSMC_PMEMx_MEMHIZx_Msk              (0xFFU << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0xFF000000 */
  5285. #define FSMC_PMEMx_MEMHIZx                  FSMC_PMEMx_MEMHIZx_Msk             /*!< MEMHIZx[7:0] bits (Common memory x databus HiZ time) */
  5286. #define FSMC_PMEMx_MEMHIZx_0                (0x01U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x01000000 */
  5287. #define FSMC_PMEMx_MEMHIZx_1                (0x02U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x02000000 */
  5288. #define FSMC_PMEMx_MEMHIZx_2                (0x04U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x04000000 */
  5289. #define FSMC_PMEMx_MEMHIZx_3                (0x08U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x08000000 */
  5290. #define FSMC_PMEMx_MEMHIZx_4                (0x10U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x10000000 */
  5291. #define FSMC_PMEMx_MEMHIZx_5                (0x20U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x20000000 */
  5292. #define FSMC_PMEMx_MEMHIZx_6                (0x40U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x40000000 */
  5293. #define FSMC_PMEMx_MEMHIZx_7                (0x80U << FSMC_PMEMx_MEMHIZx_Pos)  /*!< 0x80000000 */
  5294.  
  5295. /******************  Bit definition for FSMC_PATTx (x = 2 to 4) register  ******************/
  5296. #define FSMC_PATTx_ATTSETx_Pos              (0U)                              
  5297. #define FSMC_PATTx_ATTSETx_Msk              (0xFFU << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x000000FF */
  5298. #define FSMC_PATTx_ATTSETx                  FSMC_PATTx_ATTSETx_Msk             /*!< ATTSETx[7:0] bits (Attribute memory x setup time) */
  5299. #define FSMC_PATTx_ATTSETx_0                (0x01U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000001 */
  5300. #define FSMC_PATTx_ATTSETx_1                (0x02U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000002 */
  5301. #define FSMC_PATTx_ATTSETx_2                (0x04U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000004 */
  5302. #define FSMC_PATTx_ATTSETx_3                (0x08U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000008 */
  5303. #define FSMC_PATTx_ATTSETx_4                (0x10U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000010 */
  5304. #define FSMC_PATTx_ATTSETx_5                (0x20U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000020 */
  5305. #define FSMC_PATTx_ATTSETx_6                (0x40U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000040 */
  5306. #define FSMC_PATTx_ATTSETx_7                (0x80U << FSMC_PATTx_ATTSETx_Pos)  /*!< 0x00000080 */
  5307.  
  5308. #define FSMC_PATTx_ATTWAITx_Pos             (8U)                              
  5309. #define FSMC_PATTx_ATTWAITx_Msk             (0xFFU << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x0000FF00 */
  5310. #define FSMC_PATTx_ATTWAITx                 FSMC_PATTx_ATTWAITx_Msk            /*!< ATTWAITx[7:0] bits (Attribute memory x wait time) */
  5311. #define FSMC_PATTx_ATTWAITx_0               (0x01U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000100 */
  5312. #define FSMC_PATTx_ATTWAITx_1               (0x02U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000200 */
  5313. #define FSMC_PATTx_ATTWAITx_2               (0x04U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000400 */
  5314. #define FSMC_PATTx_ATTWAITx_3               (0x08U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00000800 */
  5315. #define FSMC_PATTx_ATTWAITx_4               (0x10U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00001000 */
  5316. #define FSMC_PATTx_ATTWAITx_5               (0x20U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00002000 */
  5317. #define FSMC_PATTx_ATTWAITx_6               (0x40U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00004000 */
  5318. #define FSMC_PATTx_ATTWAITx_7               (0x80U << FSMC_PATTx_ATTWAITx_Pos) /*!< 0x00008000 */
  5319.  
  5320. #define FSMC_PATTx_ATTHOLDx_Pos             (16U)                              
  5321. #define FSMC_PATTx_ATTHOLDx_Msk             (0xFFU << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00FF0000 */
  5322. #define FSMC_PATTx_ATTHOLDx                 FSMC_PATTx_ATTHOLDx_Msk            /*!< ATTHOLDx[7:0] bits (Attribute memory x hold time) */
  5323. #define FSMC_PATTx_ATTHOLDx_0               (0x01U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00010000 */
  5324. #define FSMC_PATTx_ATTHOLDx_1               (0x02U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00020000 */
  5325. #define FSMC_PATTx_ATTHOLDx_2               (0x04U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00040000 */
  5326. #define FSMC_PATTx_ATTHOLDx_3               (0x08U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00080000 */
  5327. #define FSMC_PATTx_ATTHOLDx_4               (0x10U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00100000 */
  5328. #define FSMC_PATTx_ATTHOLDx_5               (0x20U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00200000 */
  5329. #define FSMC_PATTx_ATTHOLDx_6               (0x40U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00400000 */
  5330. #define FSMC_PATTx_ATTHOLDx_7               (0x80U << FSMC_PATTx_ATTHOLDx_Pos) /*!< 0x00800000 */
  5331.  
  5332. #define FSMC_PATTx_ATTHIZx_Pos              (24U)                              
  5333. #define FSMC_PATTx_ATTHIZx_Msk              (0xFFU << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0xFF000000 */
  5334. #define FSMC_PATTx_ATTHIZx                  FSMC_PATTx_ATTHIZx_Msk             /*!< ATTHIZx[7:0] bits (Attribute memory x databus HiZ time) */
  5335. #define FSMC_PATTx_ATTHIZx_0                (0x01U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x01000000 */
  5336. #define FSMC_PATTx_ATTHIZx_1                (0x02U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x02000000 */
  5337. #define FSMC_PATTx_ATTHIZx_2                (0x04U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x04000000 */
  5338. #define FSMC_PATTx_ATTHIZx_3                (0x08U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x08000000 */
  5339. #define FSMC_PATTx_ATTHIZx_4                (0x10U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x10000000 */
  5340. #define FSMC_PATTx_ATTHIZx_5                (0x20U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x20000000 */
  5341. #define FSMC_PATTx_ATTHIZx_6                (0x40U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x40000000 */
  5342. #define FSMC_PATTx_ATTHIZx_7                (0x80U << FSMC_PATTx_ATTHIZx_Pos)  /*!< 0x80000000 */
  5343.  
  5344. /******************  Bit definition for FSMC_PIO4 register  *******************/
  5345. #define FSMC_PIO4_IOSET4_Pos                (0U)                              
  5346. #define FSMC_PIO4_IOSET4_Msk                (0xFFU << FSMC_PIO4_IOSET4_Pos)    /*!< 0x000000FF */
  5347. #define FSMC_PIO4_IOSET4                    FSMC_PIO4_IOSET4_Msk               /*!< IOSET4[7:0] bits (I/O 4 setup time) */
  5348. #define FSMC_PIO4_IOSET4_0                  (0x01U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000001 */
  5349. #define FSMC_PIO4_IOSET4_1                  (0x02U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000002 */
  5350. #define FSMC_PIO4_IOSET4_2                  (0x04U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000004 */
  5351. #define FSMC_PIO4_IOSET4_3                  (0x08U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000008 */
  5352. #define FSMC_PIO4_IOSET4_4                  (0x10U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000010 */
  5353. #define FSMC_PIO4_IOSET4_5                  (0x20U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000020 */
  5354. #define FSMC_PIO4_IOSET4_6                  (0x40U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000040 */
  5355. #define FSMC_PIO4_IOSET4_7                  (0x80U << FSMC_PIO4_IOSET4_Pos)    /*!< 0x00000080 */
  5356.  
  5357. #define FSMC_PIO4_IOWAIT4_Pos               (8U)                              
  5358. #define FSMC_PIO4_IOWAIT4_Msk               (0xFFU << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x0000FF00 */
  5359. #define FSMC_PIO4_IOWAIT4                   FSMC_PIO4_IOWAIT4_Msk              /*!< IOWAIT4[7:0] bits (I/O 4 wait time) */
  5360. #define FSMC_PIO4_IOWAIT4_0                 (0x01U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000100 */
  5361. #define FSMC_PIO4_IOWAIT4_1                 (0x02U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000200 */
  5362. #define FSMC_PIO4_IOWAIT4_2                 (0x04U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000400 */
  5363. #define FSMC_PIO4_IOWAIT4_3                 (0x08U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00000800 */
  5364. #define FSMC_PIO4_IOWAIT4_4                 (0x10U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00001000 */
  5365. #define FSMC_PIO4_IOWAIT4_5                 (0x20U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00002000 */
  5366. #define FSMC_PIO4_IOWAIT4_6                 (0x40U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00004000 */
  5367. #define FSMC_PIO4_IOWAIT4_7                 (0x80U << FSMC_PIO4_IOWAIT4_Pos)   /*!< 0x00008000 */
  5368.  
  5369. #define FSMC_PIO4_IOHOLD4_Pos               (16U)                              
  5370. #define FSMC_PIO4_IOHOLD4_Msk               (0xFFU << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00FF0000 */
  5371. #define FSMC_PIO4_IOHOLD4                   FSMC_PIO4_IOHOLD4_Msk              /*!< IOHOLD4[7:0] bits (I/O 4 hold time) */
  5372. #define FSMC_PIO4_IOHOLD4_0                 (0x01U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00010000 */
  5373. #define FSMC_PIO4_IOHOLD4_1                 (0x02U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00020000 */
  5374. #define FSMC_PIO4_IOHOLD4_2                 (0x04U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00040000 */
  5375. #define FSMC_PIO4_IOHOLD4_3                 (0x08U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00080000 */
  5376. #define FSMC_PIO4_IOHOLD4_4                 (0x10U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00100000 */
  5377. #define FSMC_PIO4_IOHOLD4_5                 (0x20U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00200000 */
  5378. #define FSMC_PIO4_IOHOLD4_6                 (0x40U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00400000 */
  5379. #define FSMC_PIO4_IOHOLD4_7                 (0x80U << FSMC_PIO4_IOHOLD4_Pos)   /*!< 0x00800000 */
  5380.  
  5381. #define FSMC_PIO4_IOHIZ4_Pos                (24U)                              
  5382. #define FSMC_PIO4_IOHIZ4_Msk                (0xFFU << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0xFF000000 */
  5383. #define FSMC_PIO4_IOHIZ4                    FSMC_PIO4_IOHIZ4_Msk               /*!< IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
  5384. #define FSMC_PIO4_IOHIZ4_0                  (0x01U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x01000000 */
  5385. #define FSMC_PIO4_IOHIZ4_1                  (0x02U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x02000000 */
  5386. #define FSMC_PIO4_IOHIZ4_2                  (0x04U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x04000000 */
  5387. #define FSMC_PIO4_IOHIZ4_3                  (0x08U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x08000000 */
  5388. #define FSMC_PIO4_IOHIZ4_4                  (0x10U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x10000000 */
  5389. #define FSMC_PIO4_IOHIZ4_5                  (0x20U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x20000000 */
  5390. #define FSMC_PIO4_IOHIZ4_6                  (0x40U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x40000000 */
  5391. #define FSMC_PIO4_IOHIZ4_7                  (0x80U << FSMC_PIO4_IOHIZ4_Pos)    /*!< 0x80000000 */
  5392.  
  5393. /******************  Bit definition for FSMC_ECCR2 register  ******************/
  5394. #define FSMC_ECCR2_ECC2_Pos                 (0U)                              
  5395. #define FSMC_ECCR2_ECC2_Msk                 (0xFFFFFFFFU << FSMC_ECCR2_ECC2_Pos) /*!< 0xFFFFFFFF */
  5396. #define FSMC_ECCR2_ECC2                     FSMC_ECCR2_ECC2_Msk                /*!< ECC result */
  5397.  
  5398. /******************  Bit definition for FSMC_ECCR3 register  ******************/
  5399. #define FSMC_ECCR3_ECC3_Pos                 (0U)                              
  5400. #define FSMC_ECCR3_ECC3_Msk                 (0xFFFFFFFFU << FSMC_ECCR3_ECC3_Pos) /*!< 0xFFFFFFFF */
  5401. #define FSMC_ECCR3_ECC3                     FSMC_ECCR3_ECC3_Msk                /*!< ECC result */
  5402.  
  5403. /******************************************************************************/
  5404. /*                                                                            */
  5405. /*                          SD host Interface                                 */
  5406. /*                                                                            */
  5407. /******************************************************************************/
  5408.  
  5409. /******************  Bit definition for SDIO_POWER register  ******************/
  5410. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  5411. #define SDIO_POWER_PWRCTRL_Msk              (0x3U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  5412. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  5413. #define SDIO_POWER_PWRCTRL_0                (0x1U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x01 */
  5414. #define SDIO_POWER_PWRCTRL_1                (0x2U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x02 */
  5415.  
  5416. /******************  Bit definition for SDIO_CLKCR register  ******************/
  5417. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  5418. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFU << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  5419. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  5420. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  5421. #define SDIO_CLKCR_CLKEN_Msk                (0x1U << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  5422. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  5423. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  5424. #define SDIO_CLKCR_PWRSAV_Msk               (0x1U << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  5425. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  5426. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  5427. #define SDIO_CLKCR_BYPASS_Msk               (0x1U << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  5428. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  5429.  
  5430. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  5431. #define SDIO_CLKCR_WIDBUS_Msk               (0x3U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  5432. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  5433. #define SDIO_CLKCR_WIDBUS_0                 (0x1U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x0800 */
  5434. #define SDIO_CLKCR_WIDBUS_1                 (0x2U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x1000 */
  5435.  
  5436. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  5437. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1U << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  5438. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  5439. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  5440. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1U << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  5441. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  5442.  
  5443. /*******************  Bit definition for SDIO_ARG register  *******************/
  5444. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  5445. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFU << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  5446. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  5447.  
  5448. /*******************  Bit definition for SDIO_CMD register  *******************/
  5449. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  5450. #define SDIO_CMD_CMDINDEX_Msk               (0x3FU << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  5451. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  5452.  
  5453. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  5454. #define SDIO_CMD_WAITRESP_Msk               (0x3U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  5455. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  5456. #define SDIO_CMD_WAITRESP_0                 (0x1U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0040 */
  5457. #define SDIO_CMD_WAITRESP_1                 (0x2U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0080 */
  5458.  
  5459. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  5460. #define SDIO_CMD_WAITINT_Msk                (0x1U << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  5461. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  5462. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  5463. #define SDIO_CMD_WAITPEND_Msk               (0x1U << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  5464. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  5465. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  5466. #define SDIO_CMD_CPSMEN_Msk                 (0x1U << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  5467. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  5468. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  5469. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1U << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  5470. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  5471. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  5472. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1U << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  5473. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  5474. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  5475. #define SDIO_CMD_NIEN_Msk                   (0x1U << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  5476. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  5477. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  5478. #define SDIO_CMD_CEATACMD_Msk               (0x1U << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  5479. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  5480.  
  5481. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  5482. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  5483. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FU << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  5484. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  5485.  
  5486. /******************  Bit definition for SDIO_RESP0 register  ******************/
  5487. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  5488. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFU << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  5489. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  5490.  
  5491. /******************  Bit definition for SDIO_RESP1 register  ******************/
  5492. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  5493. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFU << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  5494. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  5495.  
  5496. /******************  Bit definition for SDIO_RESP2 register  ******************/
  5497. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  5498. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFU << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  5499. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  5500.  
  5501. /******************  Bit definition for SDIO_RESP3 register  ******************/
  5502. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  5503. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFU << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  5504. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  5505.  
  5506. /******************  Bit definition for SDIO_RESP4 register  ******************/
  5507. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  5508. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFU << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  5509. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  5510.  
  5511. /******************  Bit definition for SDIO_DTIMER register  *****************/
  5512. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  5513. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFU << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  5514. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  5515.  
  5516. /******************  Bit definition for SDIO_DLEN register  *******************/
  5517. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  5518. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFU << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  5519. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  5520.  
  5521. /******************  Bit definition for SDIO_DCTRL register  ******************/
  5522. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  5523. #define SDIO_DCTRL_DTEN_Msk                 (0x1U << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  5524. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  5525. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  5526. #define SDIO_DCTRL_DTDIR_Msk                (0x1U << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  5527. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  5528. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  5529. #define SDIO_DCTRL_DTMODE_Msk               (0x1U << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  5530. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  5531. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  5532. #define SDIO_DCTRL_DMAEN_Msk                (0x1U << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  5533. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  5534.  
  5535. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  5536. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFU << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  5537. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  5538. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0010 */
  5539. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0020 */
  5540. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0040 */
  5541. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0080 */
  5542.  
  5543. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  5544. #define SDIO_DCTRL_RWSTART_Msk              (0x1U << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  5545. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  5546. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  5547. #define SDIO_DCTRL_RWSTOP_Msk               (0x1U << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  5548. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  5549. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  5550. #define SDIO_DCTRL_RWMOD_Msk                (0x1U << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  5551. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  5552. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  5553. #define SDIO_DCTRL_SDIOEN_Msk               (0x1U << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  5554. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  5555.  
  5556. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  5557. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  5558. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFU << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  5559. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  5560.  
  5561. /******************  Bit definition for SDIO_STA register  ********************/
  5562. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  5563. #define SDIO_STA_CCRCFAIL_Msk               (0x1U << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  5564. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  5565. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  5566. #define SDIO_STA_DCRCFAIL_Msk               (0x1U << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  5567. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  5568. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  5569. #define SDIO_STA_CTIMEOUT_Msk               (0x1U << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  5570. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  5571. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  5572. #define SDIO_STA_DTIMEOUT_Msk               (0x1U << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  5573. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  5574. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  5575. #define SDIO_STA_TXUNDERR_Msk               (0x1U << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  5576. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  5577. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  5578. #define SDIO_STA_RXOVERR_Msk                (0x1U << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  5579. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  5580. #define SDIO_STA_CMDREND_Pos                (6U)                              
  5581. #define SDIO_STA_CMDREND_Msk                (0x1U << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  5582. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  5583. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  5584. #define SDIO_STA_CMDSENT_Msk                (0x1U << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  5585. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  5586. #define SDIO_STA_DATAEND_Pos                (8U)                              
  5587. #define SDIO_STA_DATAEND_Msk                (0x1U << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  5588. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  5589. #define SDIO_STA_STBITERR_Pos               (9U)                              
  5590. #define SDIO_STA_STBITERR_Msk               (0x1U << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  5591. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  5592. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  5593. #define SDIO_STA_DBCKEND_Msk                (0x1U << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  5594. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  5595. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  5596. #define SDIO_STA_CMDACT_Msk                 (0x1U << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  5597. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  5598. #define SDIO_STA_TXACT_Pos                  (12U)                              
  5599. #define SDIO_STA_TXACT_Msk                  (0x1U << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  5600. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  5601. #define SDIO_STA_RXACT_Pos                  (13U)                              
  5602. #define SDIO_STA_RXACT_Msk                  (0x1U << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  5603. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  5604. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  5605. #define SDIO_STA_TXFIFOHE_Msk               (0x1U << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  5606. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  5607. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  5608. #define SDIO_STA_RXFIFOHF_Msk               (0x1U << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  5609. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  5610. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  5611. #define SDIO_STA_TXFIFOF_Msk                (0x1U << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  5612. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  5613. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  5614. #define SDIO_STA_RXFIFOF_Msk                (0x1U << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  5615. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  5616. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  5617. #define SDIO_STA_TXFIFOE_Msk                (0x1U << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  5618. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  5619. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  5620. #define SDIO_STA_RXFIFOE_Msk                (0x1U << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  5621. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  5622. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  5623. #define SDIO_STA_TXDAVL_Msk                 (0x1U << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  5624. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  5625. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  5626. #define SDIO_STA_RXDAVL_Msk                 (0x1U << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  5627. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  5628. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  5629. #define SDIO_STA_SDIOIT_Msk                 (0x1U << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  5630. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  5631. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  5632. #define SDIO_STA_CEATAEND_Msk               (0x1U << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  5633. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  5634.  
  5635. /*******************  Bit definition for SDIO_ICR register  *******************/
  5636. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  5637. #define SDIO_ICR_CCRCFAILC_Msk              (0x1U << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  5638. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  5639. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  5640. #define SDIO_ICR_DCRCFAILC_Msk              (0x1U << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  5641. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  5642. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  5643. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1U << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  5644. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  5645. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  5646. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1U << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  5647. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  5648. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  5649. #define SDIO_ICR_TXUNDERRC_Msk              (0x1U << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  5650. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  5651. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  5652. #define SDIO_ICR_RXOVERRC_Msk               (0x1U << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  5653. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  5654. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  5655. #define SDIO_ICR_CMDRENDC_Msk               (0x1U << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  5656. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  5657. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  5658. #define SDIO_ICR_CMDSENTC_Msk               (0x1U << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  5659. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  5660. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  5661. #define SDIO_ICR_DATAENDC_Msk               (0x1U << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  5662. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  5663. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  5664. #define SDIO_ICR_STBITERRC_Msk              (0x1U << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  5665. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  5666. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  5667. #define SDIO_ICR_DBCKENDC_Msk               (0x1U << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  5668. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  5669. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  5670. #define SDIO_ICR_SDIOITC_Msk                (0x1U << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  5671. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  5672. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  5673. #define SDIO_ICR_CEATAENDC_Msk              (0x1U << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  5674. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  5675.  
  5676. /******************  Bit definition for SDIO_MASK register  *******************/
  5677. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  5678. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1U << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  5679. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  5680. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  5681. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1U << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  5682. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  5683. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  5684. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1U << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  5685. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  5686. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  5687. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1U << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  5688. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  5689. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  5690. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1U << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  5691. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  5692. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  5693. #define SDIO_MASK_RXOVERRIE_Msk             (0x1U << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  5694. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  5695. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  5696. #define SDIO_MASK_CMDRENDIE_Msk             (0x1U << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  5697. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  5698. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  5699. #define SDIO_MASK_CMDSENTIE_Msk             (0x1U << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  5700. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  5701. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  5702. #define SDIO_MASK_DATAENDIE_Msk             (0x1U << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  5703. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  5704. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  5705. #define SDIO_MASK_STBITERRIE_Msk            (0x1U << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  5706. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  5707. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  5708. #define SDIO_MASK_DBCKENDIE_Msk             (0x1U << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  5709. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  5710. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  5711. #define SDIO_MASK_CMDACTIE_Msk              (0x1U << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  5712. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  5713. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  5714. #define SDIO_MASK_TXACTIE_Msk               (0x1U << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  5715. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  5716. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  5717. #define SDIO_MASK_RXACTIE_Msk               (0x1U << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  5718. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  5719. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  5720. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1U << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  5721. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  5722. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  5723. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1U << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  5724. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  5725. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  5726. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1U << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  5727. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  5728. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  5729. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1U << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  5730. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  5731. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  5732. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1U << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  5733. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  5734. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  5735. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1U << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  5736. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  5737. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  5738. #define SDIO_MASK_TXDAVLIE_Msk              (0x1U << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  5739. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  5740. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  5741. #define SDIO_MASK_RXDAVLIE_Msk              (0x1U << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  5742. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  5743. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  5744. #define SDIO_MASK_SDIOITIE_Msk              (0x1U << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  5745. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  5746. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  5747. #define SDIO_MASK_CEATAENDIE_Msk            (0x1U << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  5748. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  5749.  
  5750. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  5751. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  5752. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFU << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  5753. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  5754.  
  5755. /******************  Bit definition for SDIO_FIFO register  *******************/
  5756. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  5757. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFU << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  5758. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  5759.  
  5760.  
  5761.  
  5762. /******************************************************************************/
  5763. /*                                                                            */
  5764. /*                        Serial Peripheral Interface                         */
  5765. /*                                                                            */
  5766. /******************************************************************************/
  5767.  
  5768. /*******************  Bit definition for SPI_CR1 register  ********************/
  5769. #define SPI_CR1_CPHA_Pos                    (0U)                              
  5770. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  5771. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  5772. #define SPI_CR1_CPOL_Pos                    (1U)                              
  5773. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  5774. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  5775. #define SPI_CR1_MSTR_Pos                    (2U)                              
  5776. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  5777. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  5778.  
  5779. #define SPI_CR1_BR_Pos                      (3U)                              
  5780. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  5781. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  5782. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  5783. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  5784. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  5785.  
  5786. #define SPI_CR1_SPE_Pos                     (6U)                              
  5787. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  5788. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  5789. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  5790. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  5791. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  5792. #define SPI_CR1_SSI_Pos                     (8U)                              
  5793. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  5794. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  5795. #define SPI_CR1_SSM_Pos                     (9U)                              
  5796. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  5797. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  5798. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  5799. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  5800. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  5801. #define SPI_CR1_DFF_Pos                     (11U)                              
  5802. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  5803. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  5804. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  5805. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  5806. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  5807. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  5808. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  5809. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  5810. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  5811. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  5812. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  5813. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  5814. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  5815. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  5816.  
  5817. /*******************  Bit definition for SPI_CR2 register  ********************/
  5818. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  5819. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  5820. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  5821. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  5822. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  5823. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  5824. #define SPI_CR2_SSOE_Pos                    (2U)                              
  5825. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  5826. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  5827. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  5828. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  5829. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  5830. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  5831. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  5832. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  5833. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  5834. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  5835. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  5836.  
  5837. /********************  Bit definition for SPI_SR register  ********************/
  5838. #define SPI_SR_RXNE_Pos                     (0U)                              
  5839. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  5840. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  5841. #define SPI_SR_TXE_Pos                      (1U)                              
  5842. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  5843. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  5844. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  5845. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  5846. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  5847. #define SPI_SR_UDR_Pos                      (3U)                              
  5848. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  5849. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  5850. #define SPI_SR_CRCERR_Pos                   (4U)                              
  5851. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  5852. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  5853. #define SPI_SR_MODF_Pos                     (5U)                              
  5854. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  5855. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  5856. #define SPI_SR_OVR_Pos                      (6U)                              
  5857. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  5858. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  5859. #define SPI_SR_BSY_Pos                      (7U)                              
  5860. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  5861. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  5862.  
  5863. /********************  Bit definition for SPI_DR register  ********************/
  5864. #define SPI_DR_DR_Pos                       (0U)                              
  5865. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  5866. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  5867.  
  5868. /*******************  Bit definition for SPI_CRCPR register  ******************/
  5869. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  5870. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  5871. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  5872.  
  5873. /******************  Bit definition for SPI_RXCRCR register  ******************/
  5874. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  5875. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  5876. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  5877.  
  5878. /******************  Bit definition for SPI_TXCRCR register  ******************/
  5879. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  5880. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  5881. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  5882.  
  5883. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  5884. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  5885. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1U << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  5886. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  5887.  
  5888.  
  5889. /******************************************************************************/
  5890. /*                                                                            */
  5891. /*                      Inter-integrated Circuit Interface                    */
  5892. /*                                                                            */
  5893. /******************************************************************************/
  5894.  
  5895. /*******************  Bit definition for I2C_CR1 register  ********************/
  5896. #define I2C_CR1_PE_Pos                      (0U)                              
  5897. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  5898. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  5899. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  5900. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  5901. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  5902. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  5903. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  5904. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  5905. #define I2C_CR1_ENARP_Pos                   (4U)                              
  5906. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  5907. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  5908. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  5909. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  5910. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  5911. #define I2C_CR1_ENGC_Pos                    (6U)                              
  5912. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  5913. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  5914. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  5915. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  5916. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  5917. #define I2C_CR1_START_Pos                   (8U)                              
  5918. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  5919. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  5920. #define I2C_CR1_STOP_Pos                    (9U)                              
  5921. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  5922. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  5923. #define I2C_CR1_ACK_Pos                     (10U)                              
  5924. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  5925. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  5926. #define I2C_CR1_POS_Pos                     (11U)                              
  5927. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  5928. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  5929. #define I2C_CR1_PEC_Pos                     (12U)                              
  5930. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  5931. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  5932. #define I2C_CR1_ALERT_Pos                   (13U)                              
  5933. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  5934. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  5935. #define I2C_CR1_SWRST_Pos                   (15U)                              
  5936. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  5937. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  5938.  
  5939. /*******************  Bit definition for I2C_CR2 register  ********************/
  5940. #define I2C_CR2_FREQ_Pos                    (0U)                              
  5941. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  5942. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  5943. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  5944. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  5945. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  5946. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  5947. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  5948. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  5949.  
  5950. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  5951. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  5952. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  5953. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  5954. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  5955. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  5956. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  5957. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  5958. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  5959. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  5960. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  5961. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  5962. #define I2C_CR2_LAST_Pos                    (12U)                              
  5963. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  5964. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  5965.  
  5966. /*******************  Bit definition for I2C_OAR1 register  *******************/
  5967. #define I2C_OAR1_ADD1_7                     0x000000FEU             /*!< Interface Address */
  5968. #define I2C_OAR1_ADD8_9                     0x00000300U             /*!< Interface Address */
  5969.  
  5970. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  5971. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  5972. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  5973. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  5974. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  5975. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  5976. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  5977. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  5978. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  5979. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  5980. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  5981. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  5982. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  5983. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  5984. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  5985. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  5986. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  5987. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  5988. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  5989. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  5990. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  5991. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  5992. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  5993. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  5994. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  5995. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  5996. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  5997. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  5998. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  5999. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  6000.  
  6001. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  6002. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  6003. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  6004.  
  6005. /*******************  Bit definition for I2C_OAR2 register  *******************/
  6006. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  6007. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  6008. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  6009. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  6010. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  6011. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  6012.  
  6013. /********************  Bit definition for I2C_DR register  ********************/
  6014. #define I2C_DR_DR_Pos             (0U)                                        
  6015. #define I2C_DR_DR_Msk             (0xFFU << I2C_DR_DR_Pos)                     /*!< 0x000000FF */
  6016. #define I2C_DR_DR                 I2C_DR_DR_Msk                                /*!< 8-bit Data Register         */
  6017.  
  6018. /*******************  Bit definition for I2C_SR1 register  ********************/
  6019. #define I2C_SR1_SB_Pos                      (0U)                              
  6020. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  6021. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  6022. #define I2C_SR1_ADDR_Pos                    (1U)                              
  6023. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  6024. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  6025. #define I2C_SR1_BTF_Pos                     (2U)                              
  6026. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  6027. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  6028. #define I2C_SR1_ADD10_Pos                   (3U)                              
  6029. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  6030. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  6031. #define I2C_SR1_STOPF_Pos                   (4U)                              
  6032. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  6033. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  6034. #define I2C_SR1_RXNE_Pos                    (6U)                              
  6035. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  6036. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  6037. #define I2C_SR1_TXE_Pos                     (7U)                              
  6038. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  6039. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  6040. #define I2C_SR1_BERR_Pos                    (8U)                              
  6041. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  6042. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  6043. #define I2C_SR1_ARLO_Pos                    (9U)                              
  6044. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  6045. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  6046. #define I2C_SR1_AF_Pos                      (10U)                              
  6047. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  6048. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  6049. #define I2C_SR1_OVR_Pos                     (11U)                              
  6050. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  6051. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  6052. #define I2C_SR1_PECERR_Pos                  (12U)                              
  6053. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  6054. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  6055. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  6056. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  6057. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  6058. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  6059. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  6060. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  6061.  
  6062. /*******************  Bit definition for I2C_SR2 register  ********************/
  6063. #define I2C_SR2_MSL_Pos                     (0U)                              
  6064. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  6065. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  6066. #define I2C_SR2_BUSY_Pos                    (1U)                              
  6067. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  6068. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  6069. #define I2C_SR2_TRA_Pos                     (2U)                              
  6070. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  6071. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  6072. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  6073. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  6074. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  6075. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  6076. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  6077. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  6078. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  6079. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  6080. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  6081. #define I2C_SR2_DUALF_Pos                   (7U)                              
  6082. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  6083. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  6084. #define I2C_SR2_PEC_Pos                     (8U)                              
  6085. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  6086. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  6087.  
  6088. /*******************  Bit definition for I2C_CCR register  ********************/
  6089. #define I2C_CCR_CCR_Pos                     (0U)                              
  6090. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  6091. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  6092. #define I2C_CCR_DUTY_Pos                    (14U)                              
  6093. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  6094. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  6095. #define I2C_CCR_FS_Pos                      (15U)                              
  6096. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  6097. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  6098.  
  6099. /******************  Bit definition for I2C_TRISE register  *******************/
  6100. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  6101. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  6102. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  6103.  
  6104. /******************************************************************************/
  6105. /*                                                                            */
  6106. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  6107. /*                                                                            */
  6108. /******************************************************************************/
  6109.  
  6110. /*******************  Bit definition for USART_SR register  *******************/
  6111. #define USART_SR_PE_Pos                     (0U)                              
  6112. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  6113. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  6114. #define USART_SR_FE_Pos                     (1U)                              
  6115. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  6116. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  6117. #define USART_SR_NE_Pos                     (2U)                              
  6118. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  6119. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  6120. #define USART_SR_ORE_Pos                    (3U)                              
  6121. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  6122. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  6123. #define USART_SR_IDLE_Pos                   (4U)                              
  6124. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  6125. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  6126. #define USART_SR_RXNE_Pos                   (5U)                              
  6127. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  6128. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  6129. #define USART_SR_TC_Pos                     (6U)                              
  6130. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  6131. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  6132. #define USART_SR_TXE_Pos                    (7U)                              
  6133. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  6134. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  6135. #define USART_SR_LBD_Pos                    (8U)                              
  6136. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  6137. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  6138. #define USART_SR_CTS_Pos                    (9U)                              
  6139. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  6140. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  6141.  
  6142. /*******************  Bit definition for USART_DR register  *******************/
  6143. #define USART_DR_DR_Pos                     (0U)                              
  6144. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  6145. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  6146.  
  6147. /******************  Bit definition for USART_BRR register  *******************/
  6148. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  6149. #define USART_BRR_DIV_Fraction_Msk          (0xFU << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  6150. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  6151. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  6152. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFU << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  6153. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  6154.  
  6155. /******************  Bit definition for USART_CR1 register  *******************/
  6156. #define USART_CR1_SBK_Pos                   (0U)                              
  6157. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  6158. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  6159. #define USART_CR1_RWU_Pos                   (1U)                              
  6160. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  6161. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  6162. #define USART_CR1_RE_Pos                    (2U)                              
  6163. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  6164. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  6165. #define USART_CR1_TE_Pos                    (3U)                              
  6166. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  6167. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  6168. #define USART_CR1_IDLEIE_Pos                (4U)                              
  6169. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  6170. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  6171. #define USART_CR1_RXNEIE_Pos                (5U)                              
  6172. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  6173. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  6174. #define USART_CR1_TCIE_Pos                  (6U)                              
  6175. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  6176. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  6177. #define USART_CR1_TXEIE_Pos                 (7U)                              
  6178. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  6179. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  6180. #define USART_CR1_PEIE_Pos                  (8U)                              
  6181. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  6182. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  6183. #define USART_CR1_PS_Pos                    (9U)                              
  6184. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  6185. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  6186. #define USART_CR1_PCE_Pos                   (10U)                              
  6187. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  6188. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  6189. #define USART_CR1_WAKE_Pos                  (11U)                              
  6190. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  6191. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  6192. #define USART_CR1_M_Pos                     (12U)                              
  6193. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  6194. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  6195. #define USART_CR1_UE_Pos                    (13U)                              
  6196. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  6197. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  6198.  
  6199. /******************  Bit definition for USART_CR2 register  *******************/
  6200. #define USART_CR2_ADD_Pos                   (0U)                              
  6201. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  6202. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  6203. #define USART_CR2_LBDL_Pos                  (5U)                              
  6204. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  6205. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  6206. #define USART_CR2_LBDIE_Pos                 (6U)                              
  6207. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  6208. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  6209. #define USART_CR2_LBCL_Pos                  (8U)                              
  6210. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  6211. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  6212. #define USART_CR2_CPHA_Pos                  (9U)                              
  6213. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  6214. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  6215. #define USART_CR2_CPOL_Pos                  (10U)                              
  6216. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  6217. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  6218. #define USART_CR2_CLKEN_Pos                 (11U)                              
  6219. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  6220. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  6221.  
  6222. #define USART_CR2_STOP_Pos                  (12U)                              
  6223. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  6224. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  6225. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  6226. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  6227.  
  6228. #define USART_CR2_LINEN_Pos                 (14U)                              
  6229. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  6230. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  6231.  
  6232. /******************  Bit definition for USART_CR3 register  *******************/
  6233. #define USART_CR3_EIE_Pos                   (0U)                              
  6234. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  6235. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  6236. #define USART_CR3_IREN_Pos                  (1U)                              
  6237. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  6238. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  6239. #define USART_CR3_IRLP_Pos                  (2U)                              
  6240. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  6241. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  6242. #define USART_CR3_HDSEL_Pos                 (3U)                              
  6243. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  6244. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  6245. #define USART_CR3_NACK_Pos                  (4U)                              
  6246. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  6247. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  6248. #define USART_CR3_SCEN_Pos                  (5U)                              
  6249. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  6250. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  6251. #define USART_CR3_DMAR_Pos                  (6U)                              
  6252. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  6253. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  6254. #define USART_CR3_DMAT_Pos                  (7U)                              
  6255. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  6256. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  6257. #define USART_CR3_RTSE_Pos                  (8U)                              
  6258. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  6259. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  6260. #define USART_CR3_CTSE_Pos                  (9U)                              
  6261. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  6262. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  6263. #define USART_CR3_CTSIE_Pos                 (10U)                              
  6264. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  6265. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  6266.  
  6267. /******************  Bit definition for USART_GTPR register  ******************/
  6268. #define USART_GTPR_PSC_Pos                  (0U)                              
  6269. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  6270. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  6271. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  6272. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  6273. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  6274. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  6275. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  6276. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  6277. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  6278. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  6279.  
  6280. #define USART_GTPR_GT_Pos                   (8U)                              
  6281. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  6282. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  6283.  
  6284. /******************************************************************************/
  6285. /*                                                                            */
  6286. /*                                 Debug MCU                                  */
  6287. /*                                                                            */
  6288. /******************************************************************************/
  6289.  
  6290. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  6291. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  6292. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  6293. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  6294.  
  6295. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  6296. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  6297. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  6298. #define DBGMCU_IDCODE_REV_ID_0              (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  6299. #define DBGMCU_IDCODE_REV_ID_1              (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  6300. #define DBGMCU_IDCODE_REV_ID_2              (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  6301. #define DBGMCU_IDCODE_REV_ID_3              (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  6302. #define DBGMCU_IDCODE_REV_ID_4              (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  6303. #define DBGMCU_IDCODE_REV_ID_5              (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  6304. #define DBGMCU_IDCODE_REV_ID_6              (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  6305. #define DBGMCU_IDCODE_REV_ID_7              (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  6306. #define DBGMCU_IDCODE_REV_ID_8              (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  6307. #define DBGMCU_IDCODE_REV_ID_9              (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  6308. #define DBGMCU_IDCODE_REV_ID_10             (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  6309. #define DBGMCU_IDCODE_REV_ID_11             (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  6310. #define DBGMCU_IDCODE_REV_ID_12             (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  6311. #define DBGMCU_IDCODE_REV_ID_13             (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  6312. #define DBGMCU_IDCODE_REV_ID_14             (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  6313. #define DBGMCU_IDCODE_REV_ID_15             (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  6314.  
  6315. /******************  Bit definition for DBGMCU_CR register  *******************/
  6316. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  6317. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1U << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  6318. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  6319. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  6320. #define DBGMCU_CR_DBG_STOP_Msk              (0x1U << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  6321. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  6322. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  6323. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  6324. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  6325. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  6326. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  6327. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  6328.  
  6329. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  6330. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  6331. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  6332. #define DBGMCU_CR_TRACE_MODE_0              (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  6333. #define DBGMCU_CR_TRACE_MODE_1              (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  6334.  
  6335. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  6336. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  6337. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  6338. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  6339. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  6340. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  6341. #define DBGMCU_CR_DBG_TIM1_STOP_Pos         (10U)                              
  6342. #define DBGMCU_CR_DBG_TIM1_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM1_STOP_Pos) /*!< 0x00000400 */
  6343. #define DBGMCU_CR_DBG_TIM1_STOP             DBGMCU_CR_DBG_TIM1_STOP_Msk        /*!< TIM1 counter stopped when core is halted */
  6344. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  6345. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  6346. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  6347. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  6348. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  6349. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  6350. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  6351. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  6352. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  6353. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  6354. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  6355. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  6356. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  6357. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  6358. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  6359. #define DBGMCU_CR_DBG_TIM5_STOP_Pos         (18U)                              
  6360. #define DBGMCU_CR_DBG_TIM5_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM5_STOP_Pos) /*!< 0x00040000 */
  6361. #define DBGMCU_CR_DBG_TIM5_STOP             DBGMCU_CR_DBG_TIM5_STOP_Msk        /*!< TIM5 counter stopped when core is halted */
  6362. #define DBGMCU_CR_DBG_TIM6_STOP_Pos         (19U)                              
  6363. #define DBGMCU_CR_DBG_TIM6_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM6_STOP_Pos) /*!< 0x00080000 */
  6364. #define DBGMCU_CR_DBG_TIM6_STOP             DBGMCU_CR_DBG_TIM6_STOP_Msk        /*!< TIM6 counter stopped when core is halted */
  6365. #define DBGMCU_CR_DBG_TIM7_STOP_Pos         (20U)                              
  6366. #define DBGMCU_CR_DBG_TIM7_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM7_STOP_Pos) /*!< 0x00100000 */
  6367. #define DBGMCU_CR_DBG_TIM7_STOP             DBGMCU_CR_DBG_TIM7_STOP_Msk        /*!< TIM7 counter stopped when core is halted */
  6368. #define DBGMCU_CR_DBG_TIM12_STOP_Pos        (25U)                              
  6369. #define DBGMCU_CR_DBG_TIM12_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM12_STOP_Pos) /*!< 0x02000000 */
  6370. #define DBGMCU_CR_DBG_TIM12_STOP            DBGMCU_CR_DBG_TIM12_STOP_Msk       /*!< Debug TIM12 stopped when Core is halted */
  6371. #define DBGMCU_CR_DBG_TIM13_STOP_Pos        (26U)                              
  6372. #define DBGMCU_CR_DBG_TIM13_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM13_STOP_Pos) /*!< 0x04000000 */
  6373. #define DBGMCU_CR_DBG_TIM13_STOP            DBGMCU_CR_DBG_TIM13_STOP_Msk       /*!< Debug TIM13 stopped when Core is halted */
  6374. #define DBGMCU_CR_DBG_TIM14_STOP_Pos        (27U)                              
  6375. #define DBGMCU_CR_DBG_TIM14_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM14_STOP_Pos) /*!< 0x08000000 */
  6376. #define DBGMCU_CR_DBG_TIM14_STOP            DBGMCU_CR_DBG_TIM14_STOP_Msk       /*!< Debug TIM14 stopped when Core is halted */
  6377. #define DBGMCU_CR_DBG_TIM9_STOP_Pos         (28U)                              
  6378. #define DBGMCU_CR_DBG_TIM9_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM9_STOP_Pos) /*!< 0x10000000 */
  6379. #define DBGMCU_CR_DBG_TIM9_STOP             DBGMCU_CR_DBG_TIM9_STOP_Msk        /*!< Debug TIM9 stopped when Core is halted */
  6380. #define DBGMCU_CR_DBG_TIM10_STOP_Pos        (29U)                              
  6381. #define DBGMCU_CR_DBG_TIM10_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM10_STOP_Pos) /*!< 0x20000000 */
  6382. #define DBGMCU_CR_DBG_TIM10_STOP            DBGMCU_CR_DBG_TIM10_STOP_Msk       /*!< Debug TIM10 stopped when Core is halted */
  6383. #define DBGMCU_CR_DBG_TIM11_STOP_Pos        (30U)                              
  6384. #define DBGMCU_CR_DBG_TIM11_STOP_Msk        (0x1U << DBGMCU_CR_DBG_TIM11_STOP_Pos) /*!< 0x40000000 */
  6385. #define DBGMCU_CR_DBG_TIM11_STOP            DBGMCU_CR_DBG_TIM11_STOP_Msk       /*!< Debug TIM11 stopped when Core is halted */
  6386.  
  6387. /******************************************************************************/
  6388. /*                                                                            */
  6389. /*                      FLASH and Option Bytes Registers                      */
  6390. /*                                                                            */
  6391. /******************************************************************************/
  6392. /*******************  Bit definition for FLASH_ACR register  ******************/
  6393. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  6394. #define FLASH_ACR_LATENCY_Msk               (0x7U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  6395. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  6396. #define FLASH_ACR_LATENCY_0                 (0x1U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  6397. #define FLASH_ACR_LATENCY_1                 (0x2U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  6398. #define FLASH_ACR_LATENCY_2                 (0x4U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  6399.  
  6400. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  6401. #define FLASH_ACR_HLFCYA_Msk                (0x1U << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  6402. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  6403. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  6404. #define FLASH_ACR_PRFTBE_Msk                (0x1U << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  6405. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  6406. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  6407. #define FLASH_ACR_PRFTBS_Msk                (0x1U << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  6408. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  6409.  
  6410. /******************  Bit definition for FLASH_KEYR register  ******************/
  6411. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  6412. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFU << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  6413. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  6414.  
  6415. #define RDP_KEY_Pos                         (0U)                              
  6416. #define RDP_KEY_Msk                         (0xA5U << RDP_KEY_Pos)             /*!< 0x000000A5 */
  6417. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  6418. #define FLASH_KEY1_Pos                      (0U)                              
  6419. #define FLASH_KEY1_Msk                      (0x45670123U << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  6420. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  6421. #define FLASH_KEY2_Pos                      (0U)                              
  6422. #define FLASH_KEY2_Msk                      (0xCDEF89ABU << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  6423. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  6424.  
  6425. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  6426. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  6427. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  6428. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  6429.  
  6430. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  6431. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  6432.  
  6433. /******************  Bit definition for FLASH_SR register  ********************/
  6434. #define FLASH_SR_BSY_Pos                    (0U)                              
  6435. #define FLASH_SR_BSY_Msk                    (0x1U << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  6436. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  6437. #define FLASH_SR_PGERR_Pos                  (2U)                              
  6438. #define FLASH_SR_PGERR_Msk                  (0x1U << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  6439. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  6440. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  6441. #define FLASH_SR_WRPRTERR_Msk               (0x1U << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  6442. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  6443. #define FLASH_SR_EOP_Pos                    (5U)                              
  6444. #define FLASH_SR_EOP_Msk                    (0x1U << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  6445. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  6446.  
  6447. /*******************  Bit definition for FLASH_CR register  *******************/
  6448. #define FLASH_CR_PG_Pos                     (0U)                              
  6449. #define FLASH_CR_PG_Msk                     (0x1U << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  6450. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  6451. #define FLASH_CR_PER_Pos                    (1U)                              
  6452. #define FLASH_CR_PER_Msk                    (0x1U << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  6453. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  6454. #define FLASH_CR_MER_Pos                    (2U)                              
  6455. #define FLASH_CR_MER_Msk                    (0x1U << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  6456. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  6457. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  6458. #define FLASH_CR_OPTPG_Msk                  (0x1U << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  6459. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  6460. #define FLASH_CR_OPTER_Pos                  (5U)                              
  6461. #define FLASH_CR_OPTER_Msk                  (0x1U << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  6462. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  6463. #define FLASH_CR_STRT_Pos                   (6U)                              
  6464. #define FLASH_CR_STRT_Msk                   (0x1U << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  6465. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  6466. #define FLASH_CR_LOCK_Pos                   (7U)                              
  6467. #define FLASH_CR_LOCK_Msk                   (0x1U << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  6468. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  6469. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  6470. #define FLASH_CR_OPTWRE_Msk                 (0x1U << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  6471. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  6472. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  6473. #define FLASH_CR_ERRIE_Msk                  (0x1U << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  6474. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  6475. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  6476. #define FLASH_CR_EOPIE_Msk                  (0x1U << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  6477. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  6478.  
  6479. /*******************  Bit definition for FLASH_AR register  *******************/
  6480. #define FLASH_AR_FAR_Pos                    (0U)                              
  6481. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFU << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  6482. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  6483.  
  6484. /******************  Bit definition for FLASH_OBR register  *******************/
  6485. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  6486. #define FLASH_OBR_OPTERR_Msk                (0x1U << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  6487. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  6488. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  6489. #define FLASH_OBR_RDPRT_Msk                 (0x1U << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  6490. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  6491.  
  6492. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  6493. #define FLASH_OBR_IWDG_SW_Msk               (0x1U << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  6494. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  6495. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  6496. #define FLASH_OBR_nRST_STOP_Msk             (0x1U << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  6497. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  6498. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  6499. #define FLASH_OBR_nRST_STDBY_Msk            (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  6500. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  6501. #define FLASH_OBR_BFB2_Pos                  (5U)                              
  6502. #define FLASH_OBR_BFB2_Msk                  (0x1U << FLASH_OBR_BFB2_Pos)       /*!< 0x00000020 */
  6503. #define FLASH_OBR_BFB2                      FLASH_OBR_BFB2_Msk                 /*!< BFB2 */
  6504. #define FLASH_OBR_USER_Pos                  (2U)                              
  6505. #define FLASH_OBR_USER_Msk                  (0xFU << FLASH_OBR_USER_Pos)       /*!< 0x0000003C */
  6506. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  6507. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  6508. #define FLASH_OBR_DATA0_Msk                 (0xFFU << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  6509. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  6510. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  6511. #define FLASH_OBR_DATA1_Msk                 (0xFFU << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  6512. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  6513.  
  6514. /******************  Bit definition for FLASH_WRPR register  ******************/
  6515. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  6516. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  6517. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  6518.  
  6519. /*****************  Bit definition for FLASH_OPTKEYR2 register ****************/
  6520. #define FLASH_OPTKEYR_OPTKEYR2_Pos          (0U)                              
  6521. #define FLASH_OPTKEYR_OPTKEYR2_Msk          (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR2_Pos) /*!< 0xFFFFFFFF */
  6522. #define FLASH_OPTKEYR_OPTKEYR2              FLASH_OPTKEYR_OPTKEYR2_Msk         /*!< Option Byte Key */
  6523.  
  6524. /******************  Bit definition for FLASH_SR2 register ********************/
  6525. #define FLASH_SR2_BSY_Pos                   (0U)                              
  6526. #define FLASH_SR2_BSY_Msk                   (0x1U << FLASH_SR2_BSY_Pos)        /*!< 0x00000001 */
  6527. #define FLASH_SR2_BSY                       FLASH_SR2_BSY_Msk                  /*!< Busy */
  6528. #define FLASH_SR2_PGERR_Pos                 (2U)                              
  6529. #define FLASH_SR2_PGERR_Msk                 (0x1U << FLASH_SR2_PGERR_Pos)      /*!< 0x00000004 */
  6530. #define FLASH_SR2_PGERR                     FLASH_SR2_PGERR_Msk                /*!< Programming Error */
  6531. #define FLASH_SR2_WRPRTERR_Pos              (4U)                              
  6532. #define FLASH_SR2_WRPRTERR_Msk              (0x1U << FLASH_SR2_WRPRTERR_Pos)   /*!< 0x00000010 */
  6533. #define FLASH_SR2_WRPRTERR                  FLASH_SR2_WRPRTERR_Msk             /*!< Write Protection Error */
  6534. #define FLASH_SR2_EOP_Pos                   (5U)                              
  6535. #define FLASH_SR2_EOP_Msk                   (0x1U << FLASH_SR2_EOP_Pos)        /*!< 0x00000020 */
  6536. #define FLASH_SR2_EOP                       FLASH_SR2_EOP_Msk                  /*!< End of operation */
  6537.  
  6538. /*******************  Bit definition for FLASH_CR2 register *******************/
  6539. #define FLASH_CR2_PG_Pos                    (0U)                              
  6540. #define FLASH_CR2_PG_Msk                    (0x1U << FLASH_CR2_PG_Pos)         /*!< 0x00000001 */
  6541. #define FLASH_CR2_PG                        FLASH_CR2_PG_Msk                   /*!< Programming */
  6542. #define FLASH_CR2_PER_Pos                   (1U)                              
  6543. #define FLASH_CR2_PER_Msk                   (0x1U << FLASH_CR2_PER_Pos)        /*!< 0x00000002 */
  6544. #define FLASH_CR2_PER                       FLASH_CR2_PER_Msk                  /*!< Page Erase */
  6545. #define FLASH_CR2_MER_Pos                   (2U)                              
  6546. #define FLASH_CR2_MER_Msk                   (0x1U << FLASH_CR2_MER_Pos)        /*!< 0x00000004 */
  6547. #define FLASH_CR2_MER                       FLASH_CR2_MER_Msk                  /*!< Mass Erase */
  6548. #define FLASH_CR2_STRT_Pos                  (6U)                              
  6549. #define FLASH_CR2_STRT_Msk                  (0x1U << FLASH_CR2_STRT_Pos)       /*!< 0x00000040 */
  6550. #define FLASH_CR2_STRT                      FLASH_CR2_STRT_Msk                 /*!< Start */
  6551. #define FLASH_CR2_LOCK_Pos                  (7U)                              
  6552. #define FLASH_CR2_LOCK_Msk                  (0x1U << FLASH_CR2_LOCK_Pos)       /*!< 0x00000080 */
  6553. #define FLASH_CR2_LOCK                      FLASH_CR2_LOCK_Msk                 /*!< Lock */
  6554. #define FLASH_CR2_ERRIE_Pos                 (10U)                              
  6555. #define FLASH_CR2_ERRIE_Msk                 (0x1U << FLASH_CR2_ERRIE_Pos)      /*!< 0x00000400 */
  6556. #define FLASH_CR2_ERRIE                     FLASH_CR2_ERRIE_Msk                /*!< Error Interrupt Enable */
  6557. #define FLASH_CR2_EOPIE_Pos                 (12U)                              
  6558. #define FLASH_CR2_EOPIE_Msk                 (0x1U << FLASH_CR2_EOPIE_Pos)      /*!< 0x00001000 */
  6559. #define FLASH_CR2_EOPIE                     FLASH_CR2_EOPIE_Msk                /*!< End of operation interrupt enable */
  6560.  
  6561. /*******************  Bit definition for FLASH_AR2 register *******************/
  6562. #define FLASH_AR_FAR2_Pos                   (0U)                              
  6563. #define FLASH_AR_FAR2_Msk                   (0xFFFFFFFFU << FLASH_AR_FAR2_Pos) /*!< 0xFFFFFFFF */
  6564. #define FLASH_AR_FAR2                       FLASH_AR_FAR2_Msk                  /*!< Flash Address */
  6565.  
  6566. /*----------------------------------------------------------------------------*/
  6567.  
  6568. /******************  Bit definition for FLASH_RDP register  *******************/
  6569. #define FLASH_RDP_RDP_Pos                   (0U)                              
  6570. #define FLASH_RDP_RDP_Msk                   (0xFFU << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  6571. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  6572. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  6573. #define FLASH_RDP_nRDP_Msk                  (0xFFU << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  6574. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  6575.  
  6576. /******************  Bit definition for FLASH_USER register  ******************/
  6577. #define FLASH_USER_USER_Pos                 (16U)                              
  6578. #define FLASH_USER_USER_Msk                 (0xFFU << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  6579. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  6580. #define FLASH_USER_nUSER_Pos                (24U)                              
  6581. #define FLASH_USER_nUSER_Msk                (0xFFU << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  6582. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  6583.  
  6584. /******************  Bit definition for FLASH_Data0 register  *****************/
  6585. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  6586. #define FLASH_DATA0_DATA0_Msk               (0xFFU << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  6587. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  6588. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  6589. #define FLASH_DATA0_nDATA0_Msk              (0xFFU << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  6590. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  6591.  
  6592. /******************  Bit definition for FLASH_Data1 register  *****************/
  6593. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  6594. #define FLASH_DATA1_DATA1_Msk               (0xFFU << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  6595. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  6596. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  6597. #define FLASH_DATA1_nDATA1_Msk              (0xFFU << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  6598. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  6599.  
  6600. /******************  Bit definition for FLASH_WRP0 register  ******************/
  6601. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  6602. #define FLASH_WRP0_WRP0_Msk                 (0xFFU << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  6603. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  6604. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  6605. #define FLASH_WRP0_nWRP0_Msk                (0xFFU << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  6606. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  6607.  
  6608. /******************  Bit definition for FLASH_WRP1 register  ******************/
  6609. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  6610. #define FLASH_WRP1_WRP1_Msk                 (0xFFU << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  6611. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  6612. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  6613. #define FLASH_WRP1_nWRP1_Msk                (0xFFU << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  6614. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  6615.  
  6616. /******************  Bit definition for FLASH_WRP2 register  ******************/
  6617. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  6618. #define FLASH_WRP2_WRP2_Msk                 (0xFFU << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  6619. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  6620. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  6621. #define FLASH_WRP2_nWRP2_Msk                (0xFFU << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  6622. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  6623.  
  6624. /******************  Bit definition for FLASH_WRP3 register  ******************/
  6625. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  6626. #define FLASH_WRP3_WRP3_Msk                 (0xFFU << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  6627. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  6628. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  6629. #define FLASH_WRP3_nWRP3_Msk                (0xFFU << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  6630. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  6631.  
  6632.  
  6633.  
  6634. /**
  6635.   * @}
  6636. */
  6637.  
  6638. /**
  6639.   * @}
  6640. */
  6641.  
  6642. /** @addtogroup Exported_macro
  6643.   * @{
  6644.   */
  6645.  
  6646. /****************************** ADC Instances *********************************/
  6647. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1))
  6648.  
  6649. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC1_COMMON)
  6650.  
  6651. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  6652.  
  6653. /****************************** CRC Instances *********************************/
  6654. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  6655.  
  6656. /****************************** DAC Instances *********************************/
  6657. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC1)
  6658.  
  6659. /****************************** DMA Instances *********************************/
  6660. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  6661.                                        ((INSTANCE) == DMA1_Channel2) || \
  6662.                                        ((INSTANCE) == DMA1_Channel3) || \
  6663.                                        ((INSTANCE) == DMA1_Channel4) || \
  6664.                                        ((INSTANCE) == DMA1_Channel5) || \
  6665.                                        ((INSTANCE) == DMA1_Channel6) || \
  6666.                                        ((INSTANCE) == DMA1_Channel7) || \
  6667.                                        ((INSTANCE) == DMA2_Channel1) || \
  6668.                                        ((INSTANCE) == DMA2_Channel2) || \
  6669.                                        ((INSTANCE) == DMA2_Channel3) || \
  6670.                                        ((INSTANCE) == DMA2_Channel4) || \
  6671.                                        ((INSTANCE) == DMA2_Channel5))
  6672.  
  6673. /******************************* GPIO Instances *******************************/
  6674. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  6675.                                         ((INSTANCE) == GPIOB) || \
  6676.                                         ((INSTANCE) == GPIOC) || \
  6677.                                         ((INSTANCE) == GPIOD) || \
  6678.                                         ((INSTANCE) == GPIOE) || \
  6679.                                         ((INSTANCE) == GPIOF) || \
  6680.                                         ((INSTANCE) == GPIOG))
  6681.  
  6682. /**************************** GPIO Alternate Function Instances ***************/
  6683. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  6684.  
  6685. /**************************** GPIO Lock Instances *****************************/
  6686. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  6687.  
  6688. /******************************** I2C Instances *******************************/
  6689. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  6690.                                        ((INSTANCE) == I2C2))
  6691.  
  6692. /******************************* SMBUS Instances ******************************/
  6693. #define IS_SMBUS_ALL_INSTANCE         IS_I2C_ALL_INSTANCE
  6694.  
  6695. /****************************** IWDG Instances ********************************/
  6696. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  6697.  
  6698. /******************************** SPI Instances *******************************/
  6699. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  6700.                                        ((INSTANCE) == SPI2) || \
  6701.                                        ((INSTANCE) == SPI3))
  6702.  
  6703. /****************************** START TIM Instances ***************************/
  6704. /****************************** TIM Instances *********************************/
  6705. #define IS_TIM_INSTANCE(INSTANCE)\
  6706.   (((INSTANCE) == TIM2)    || \
  6707.    ((INSTANCE) == TIM3)    || \
  6708.    ((INSTANCE) == TIM4)    || \
  6709.    ((INSTANCE) == TIM5)    || \
  6710.    ((INSTANCE) == TIM6)    || \
  6711.    ((INSTANCE) == TIM7)    || \
  6712.    ((INSTANCE) == TIM9)    || \
  6713.    ((INSTANCE) == TIM10)   || \
  6714.    ((INSTANCE) == TIM11)   || \
  6715.    ((INSTANCE) == TIM12)   || \
  6716.    ((INSTANCE) == TIM13)   || \
  6717.    ((INSTANCE) == TIM14))
  6718.  
  6719. #define IS_TIM_ADVANCED_INSTANCE(INSTANCE)             0U
  6720.  
  6721. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  6722.   (((INSTANCE) == TIM2)    || \
  6723.    ((INSTANCE) == TIM3)    || \
  6724.    ((INSTANCE) == TIM4)    || \
  6725.    ((INSTANCE) == TIM5)    || \
  6726.    ((INSTANCE) == TIM9)    || \
  6727.    ((INSTANCE) == TIM10)   || \
  6728.    ((INSTANCE) == TIM11)   || \
  6729.    ((INSTANCE) == TIM12)   || \
  6730.    ((INSTANCE) == TIM13)   || \
  6731.    ((INSTANCE) == TIM14))
  6732.  
  6733. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  6734.   (((INSTANCE) == TIM2)    || \
  6735.    ((INSTANCE) == TIM3)    || \
  6736.    ((INSTANCE) == TIM4)    || \
  6737.    ((INSTANCE) == TIM5)    || \
  6738.    ((INSTANCE) == TIM9)    || \
  6739.    ((INSTANCE) == TIM12))
  6740.  
  6741. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  6742.   (((INSTANCE) == TIM2)    || \
  6743.    ((INSTANCE) == TIM3)    || \
  6744.    ((INSTANCE) == TIM4)    || \
  6745.    ((INSTANCE) == TIM5))
  6746.  
  6747. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  6748.   (((INSTANCE) == TIM2)    || \
  6749.    ((INSTANCE) == TIM3)    || \
  6750.    ((INSTANCE) == TIM4)    || \
  6751.    ((INSTANCE) == TIM5))
  6752.  
  6753. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  6754.   (((INSTANCE) == TIM2)    || \
  6755.    ((INSTANCE) == TIM3)    || \
  6756.    ((INSTANCE) == TIM4)    || \
  6757.    ((INSTANCE) == TIM5))
  6758.  
  6759. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  6760.   (((INSTANCE) == TIM2)    || \
  6761.    ((INSTANCE) == TIM3)    || \
  6762.    ((INSTANCE) == TIM4)    || \
  6763.    ((INSTANCE) == TIM5))
  6764.  
  6765. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  6766.   (((INSTANCE) == TIM2)    || \
  6767.    ((INSTANCE) == TIM3)    || \
  6768.    ((INSTANCE) == TIM4)    || \
  6769.    ((INSTANCE) == TIM5)    || \
  6770.    ((INSTANCE) == TIM9)    || \
  6771.    ((INSTANCE) == TIM12))
  6772.  
  6773. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  6774.   (((INSTANCE) == TIM2)    || \
  6775.    ((INSTANCE) == TIM3)    || \
  6776.    ((INSTANCE) == TIM4)    || \
  6777.    ((INSTANCE) == TIM5)    || \
  6778.    ((INSTANCE) == TIM9)    || \
  6779.    ((INSTANCE) == TIM12))
  6780.  
  6781. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  6782.   (((INSTANCE) == TIM2)    || \
  6783.    ((INSTANCE) == TIM3)    || \
  6784.    ((INSTANCE) == TIM4)    || \
  6785.    ((INSTANCE) == TIM5))
  6786.  
  6787. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  6788.   (((INSTANCE) == TIM2)    || \
  6789.    ((INSTANCE) == TIM3)    || \
  6790.    ((INSTANCE) == TIM4)    || \
  6791.    ((INSTANCE) == TIM5))
  6792.  
  6793. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  6794.   (((INSTANCE) == TIM2)    || \
  6795.    ((INSTANCE) == TIM3)    || \
  6796.    ((INSTANCE) == TIM4)    || \
  6797.    ((INSTANCE) == TIM5))
  6798.  
  6799. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  6800.   (((INSTANCE) == TIM2)    || \
  6801.    ((INSTANCE) == TIM3)    || \
  6802.    ((INSTANCE) == TIM4)    || \
  6803.    ((INSTANCE) == TIM5)    || \
  6804.    ((INSTANCE) == TIM6)    || \
  6805.    ((INSTANCE) == TIM7)    || \
  6806.    ((INSTANCE) == TIM12))
  6807.  
  6808. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  6809.   (((INSTANCE) == TIM2)    || \
  6810.    ((INSTANCE) == TIM3)    || \
  6811.    ((INSTANCE) == TIM4)    || \
  6812.    ((INSTANCE) == TIM5)    || \
  6813.    ((INSTANCE) == TIM12))
  6814.  
  6815. #define IS_TIM_SYNCHRO_INSTANCE(INSTANCE)  IS_TIM_MASTER_INSTANCE(INSTANCE)
  6816.  
  6817. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  6818.   (((INSTANCE) == TIM2)    || \
  6819.    ((INSTANCE) == TIM3)    || \
  6820.    ((INSTANCE) == TIM4)    || \
  6821.    ((INSTANCE) == TIM5))
  6822.  
  6823. #define IS_TIM_BREAK_INSTANCE(INSTANCE)               0U
  6824.  
  6825. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  6826.    ((((INSTANCE) == TIM2) &&                   \
  6827.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6828.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6829.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6830.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6831.     ||                                         \
  6832.     (((INSTANCE) == TIM3) &&                   \
  6833.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6834.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6835.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6836.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6837.     ||                                         \
  6838.     (((INSTANCE) == TIM4) &&                   \
  6839.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6840.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6841.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6842.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6843.     ||                                         \
  6844.     (((INSTANCE) == TIM5) &&                   \
  6845.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6846.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6847.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6848.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6849.     ||                                         \
  6850.     (((INSTANCE) == TIM9) &&                   \
  6851.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6852.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  6853.     ||                                         \
  6854.     (((INSTANCE) == TIM10) &&                  \
  6855.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  6856.     ||                                         \
  6857.     (((INSTANCE) == TIM11) &&                  \
  6858.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  6859.     ||                                         \
  6860.     (((INSTANCE) == TIM12) &&                  \
  6861.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6862.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  6863.     ||                                         \
  6864.     (((INSTANCE) == TIM13) &&                  \
  6865.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  6866.     ||                                         \
  6867.     (((INSTANCE) == TIM14) &&                  \
  6868.      (((CHANNEL) == TIM_CHANNEL_1))))
  6869.  
  6870. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL)         0U
  6871.  
  6872. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  6873.   (((INSTANCE) == TIM2)    || \
  6874.    ((INSTANCE) == TIM3)    || \
  6875.    ((INSTANCE) == TIM4)    || \
  6876.    ((INSTANCE) == TIM5))
  6877.  
  6878. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)    0U
  6879.  
  6880. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  6881.   (((INSTANCE) == TIM2)    || \
  6882.    ((INSTANCE) == TIM3)    || \
  6883.    ((INSTANCE) == TIM4)    || \
  6884.    ((INSTANCE) == TIM5)    || \
  6885.    ((INSTANCE) == TIM9)    || \
  6886.    ((INSTANCE) == TIM10)   || \
  6887.    ((INSTANCE) == TIM11)   || \
  6888.    ((INSTANCE) == TIM12)   || \
  6889.    ((INSTANCE) == TIM13)   || \
  6890.    ((INSTANCE) == TIM14))
  6891.  
  6892. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  6893.   (((INSTANCE) == TIM2)    || \
  6894.    ((INSTANCE) == TIM3)    || \
  6895.    ((INSTANCE) == TIM4)    || \
  6896.    ((INSTANCE) == TIM5)    || \
  6897.    ((INSTANCE) == TIM6)    || \
  6898.    ((INSTANCE) == TIM7))
  6899.    
  6900. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  6901.   (((INSTANCE) == TIM2)    || \
  6902.    ((INSTANCE) == TIM3)    || \
  6903.    ((INSTANCE) == TIM4)    || \
  6904.    ((INSTANCE) == TIM5))
  6905.    
  6906. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)     0U
  6907.  
  6908. #define IS_TIM_ETR_INSTANCE(INSTANCE)  (((INSTANCE) == TIM2)    || \
  6909.                                         ((INSTANCE) == TIM3)    || \
  6910.                                         ((INSTANCE) == TIM4)    || \
  6911.                                         ((INSTANCE) == TIM5))
  6912.  
  6913. #define IS_TIM_HALL_SENSOR_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  6914.                                                          ((INSTANCE) == TIM3)    || \
  6915.                                                          ((INSTANCE) == TIM4)    || \
  6916.                                                          ((INSTANCE) == TIM5))
  6917.  
  6918. #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE)           0U
  6919.  
  6920. /****************************** END TIM Instances *****************************/
  6921.  
  6922.  
  6923. /******************** USART Instances : Synchronous mode **********************/                                          
  6924. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6925.                                      ((INSTANCE) == USART2) || \
  6926.                                      ((INSTANCE) == USART3))
  6927.  
  6928. /******************** UART Instances : Asynchronous mode **********************/
  6929. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6930.                                     ((INSTANCE) == USART2) || \
  6931.                                     ((INSTANCE) == USART3) || \
  6932.                                     ((INSTANCE) == UART4)  || \
  6933.                                     ((INSTANCE) == UART5))
  6934.  
  6935. /******************** UART Instances : Half-Duplex mode **********************/
  6936. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6937.                                                ((INSTANCE) == USART2) || \
  6938.                                                ((INSTANCE) == USART3) || \
  6939.                                                ((INSTANCE) == UART4)  || \
  6940.                                                ((INSTANCE) == UART5))
  6941.  
  6942. /******************** UART Instances : LIN mode **********************/
  6943. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6944.                                         ((INSTANCE) == USART2) || \
  6945.                                         ((INSTANCE) == USART3) || \
  6946.                                         ((INSTANCE) == UART4)  || \
  6947.                                         ((INSTANCE) == UART5))
  6948.  
  6949. /****************** UART Instances : Hardware Flow control ********************/                                    
  6950. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6951.                                            ((INSTANCE) == USART2) || \
  6952.                                            ((INSTANCE) == USART3))
  6953.  
  6954. /********************* UART Instances : Smard card mode ***********************/
  6955. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6956.                                          ((INSTANCE) == USART2) || \
  6957.                                          ((INSTANCE) == USART3))
  6958.  
  6959. /*********************** UART Instances : IRDA mode ***************************/
  6960. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6961.                                     ((INSTANCE) == USART2) || \
  6962.                                     ((INSTANCE) == USART3) || \
  6963.                                     ((INSTANCE) == UART4)  || \
  6964.                                     ((INSTANCE) == UART5))
  6965.  
  6966. /***************** UART Instances : Multi-Processor mode **********************/
  6967. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6968.                                                    ((INSTANCE) == USART2) || \
  6969.                                                    ((INSTANCE) == USART3) || \
  6970.                                                    ((INSTANCE) == UART4)  || \
  6971.                                                    ((INSTANCE) == UART5))
  6972.  
  6973. /***************** UART Instances : DMA mode available **********************/
  6974. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6975.                                         ((INSTANCE) == USART2) || \
  6976.                                         ((INSTANCE) == USART3) || \
  6977.                                         ((INSTANCE) == UART4))
  6978.  
  6979. /****************************** RTC Instances *********************************/
  6980. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  6981.  
  6982. /**************************** WWDG Instances *****************************/
  6983. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  6984.  
  6985.  
  6986.  
  6987.  
  6988. #define RCC_HSE_MIN         4000000U
  6989. #define RCC_HSE_MAX        16000000U
  6990.  
  6991. #define RCC_MAX_FREQUENCY  72000000U
  6992.  
  6993. /**
  6994.   * @}
  6995.   */
  6996. /******************************************************************************/
  6997. /*  For a painless codes migration between the STM32F1xx device product       */
  6998. /*  lines, the aliases defined below are put in place to overcome the         */
  6999. /*  differences in the interrupt handlers and IRQn definitions.               */
  7000. /*  No need to update developed interrupt code when moving across             */
  7001. /*  product lines within the same STM32F1 Family                              */
  7002. /******************************************************************************/
  7003.  
  7004. /* Aliases for __IRQn */
  7005. #define ADC1_2_IRQn             ADC1_IRQn
  7006. #define DMA2_Channel4_IRQn      DMA2_Channel4_5_IRQn
  7007. #define TIM1_UP_TIM10_IRQn      TIM10_IRQn
  7008. #define TIM1_UP_TIM16_IRQn      TIM10_IRQn
  7009. #define TIM1_UP_IRQn            TIM10_IRQn
  7010. #define TIM1_TRG_COM_IRQn       TIM11_IRQn
  7011. #define TIM1_TRG_COM_TIM11_IRQn TIM11_IRQn
  7012. #define TIM1_TRG_COM_TIM17_IRQn TIM11_IRQn
  7013. #define TIM8_BRK_IRQn           TIM12_IRQn
  7014. #define TIM8_BRK_TIM12_IRQn     TIM12_IRQn
  7015. #define TIM8_UP_TIM13_IRQn      TIM13_IRQn
  7016. #define TIM8_UP_IRQn            TIM13_IRQn
  7017. #define TIM8_TRG_COM_TIM14_IRQn TIM14_IRQn
  7018. #define TIM8_TRG_COM_IRQn       TIM14_IRQn
  7019. #define TIM6_DAC_IRQn           TIM6_IRQn
  7020. #define TIM1_BRK_TIM15_IRQn     TIM9_IRQn
  7021. #define TIM1_BRK_IRQn           TIM9_IRQn
  7022. #define TIM1_BRK_TIM9_IRQn      TIM9_IRQn
  7023.  
  7024.  
  7025. /* Aliases for __IRQHandler */
  7026. #define ADC1_2_IRQHandler             ADC1_IRQHandler
  7027. #define DMA2_Channel4_IRQHandler      DMA2_Channel4_5_IRQHandler
  7028. #define TIM1_UP_TIM10_IRQHandler      TIM10_IRQHandler
  7029. #define TIM1_UP_TIM16_IRQHandler      TIM10_IRQHandler
  7030. #define TIM1_UP_IRQHandler            TIM10_IRQHandler
  7031. #define TIM1_TRG_COM_IRQHandler       TIM11_IRQHandler
  7032. #define TIM1_TRG_COM_TIM11_IRQHandler TIM11_IRQHandler
  7033. #define TIM1_TRG_COM_TIM17_IRQHandler TIM11_IRQHandler
  7034. #define TIM8_BRK_IRQHandler           TIM12_IRQHandler
  7035. #define TIM8_BRK_TIM12_IRQHandler     TIM12_IRQHandler
  7036. #define TIM8_UP_TIM13_IRQHandler      TIM13_IRQHandler
  7037. #define TIM8_UP_IRQHandler            TIM13_IRQHandler
  7038. #define TIM8_TRG_COM_TIM14_IRQHandler TIM14_IRQHandler
  7039. #define TIM8_TRG_COM_IRQHandler       TIM14_IRQHandler
  7040. #define TIM6_DAC_IRQHandler           TIM6_IRQHandler
  7041. #define TIM1_BRK_TIM15_IRQHandler     TIM9_IRQHandler
  7042. #define TIM1_BRK_IRQHandler           TIM9_IRQHandler
  7043. #define TIM1_BRK_TIM9_IRQHandler      TIM9_IRQHandler
  7044.  
  7045.  
  7046. /**
  7047.   * @}
  7048.   */
  7049.  
  7050. /**
  7051.   * @}
  7052.   */
  7053.  
  7054.  
  7055. #ifdef __cplusplus
  7056.   }
  7057. #endif /* __cplusplus */
  7058.  
  7059. #endif /* __STM32F101xG_H */
  7060.  
  7061.  
  7062.  
  7063.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  7064.