Subversion Repositories DashDisplay

Rev

Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f101xe.h
  4.   * @author  MCD Application Team
  5.   * @version V4.0.1
  6.   * @date    31-July-2015
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2015 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f101xe
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F101xE_H
  56. #define __STM32F101xE_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68.  #define __MPU_PRESENT             0      /*!< Other STM32 devices does not provide an MPU  */
  69. #define __CM3_REV                 0x0200  /*!< Core Revision r2p0                           */
  70. #define __NVIC_PRIO_BITS          4       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  92.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  93.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  94.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  95.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  96.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  97.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  98.  
  99. /******  STM32 specific Interrupt Numbers *********************************************************/
  100.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  101.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  102.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  103.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  104.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  105.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  106.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  107.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  108.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  109.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  110.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  111.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  112.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  113.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  114.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  115.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  116.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  117.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  118.   ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                */
  119.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  120.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  121.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  122.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  123.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  124.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  125.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  126.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  127.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  128.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  129.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  130.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  131.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  132.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  133.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  134.   FSMC_IRQn                   = 48,     /*!< FSMC global Interrupt                                */
  135.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  136.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  137.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  138.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  139.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  140.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  141.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  142.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  143.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  144.   DMA2_Channel4_5_IRQn        = 59,     /*!< DMA2 Channel 4 and Channel 5 global Interrupt        */
  145. } IRQn_Type;
  146.  
  147.  
  148. /**
  149.   * @}
  150.   */
  151.  
  152. #include "core_cm3.h"
  153. #include "system_stm32f1xx.h"
  154. #include <stdint.h>
  155.  
  156. /** @addtogroup Peripheral_registers_structures
  157.   * @{
  158.   */  
  159.  
  160. /**
  161.   * @brief Analog to Digital Converter  
  162.   */
  163.  
  164. typedef struct
  165. {
  166.   __IO uint32_t SR;
  167.   __IO uint32_t CR1;
  168.   __IO uint32_t CR2;
  169.   __IO uint32_t SMPR1;
  170.   __IO uint32_t SMPR2;
  171.   __IO uint32_t JOFR1;
  172.   __IO uint32_t JOFR2;
  173.   __IO uint32_t JOFR3;
  174.   __IO uint32_t JOFR4;
  175.   __IO uint32_t HTR;
  176.   __IO uint32_t LTR;
  177.   __IO uint32_t SQR1;
  178.   __IO uint32_t SQR2;
  179.   __IO uint32_t SQR3;
  180.   __IO uint32_t JSQR;
  181.   __IO uint32_t JDR1;
  182.   __IO uint32_t JDR2;
  183.   __IO uint32_t JDR3;
  184.   __IO uint32_t JDR4;
  185.   __IO uint32_t DR;
  186. } ADC_TypeDef;
  187.  
  188. /**
  189.   * @brief Backup Registers  
  190.   */
  191.  
  192. typedef struct
  193. {
  194.   uint32_t  RESERVED0;
  195.   __IO uint32_t DR1;
  196.   __IO uint32_t DR2;
  197.   __IO uint32_t DR3;
  198.   __IO uint32_t DR4;
  199.   __IO uint32_t DR5;
  200.   __IO uint32_t DR6;
  201.   __IO uint32_t DR7;
  202.   __IO uint32_t DR8;
  203.   __IO uint32_t DR9;
  204.   __IO uint32_t DR10;
  205.   __IO uint32_t RTCCR;
  206.   __IO uint32_t CR;
  207.   __IO uint32_t CSR;
  208.   uint32_t  RESERVED13[2];
  209.   __IO uint32_t DR11;
  210.   __IO uint32_t DR12;
  211.   __IO uint32_t DR13;
  212.   __IO uint32_t DR14;
  213.   __IO uint32_t DR15;
  214.   __IO uint32_t DR16;
  215.   __IO uint32_t DR17;
  216.   __IO uint32_t DR18;
  217.   __IO uint32_t DR19;
  218.   __IO uint32_t DR20;
  219.   __IO uint32_t DR21;
  220.   __IO uint32_t DR22;
  221.   __IO uint32_t DR23;
  222.   __IO uint32_t DR24;
  223.   __IO uint32_t DR25;
  224.   __IO uint32_t DR26;
  225.   __IO uint32_t DR27;
  226.   __IO uint32_t DR28;
  227.   __IO uint32_t DR29;
  228.   __IO uint32_t DR30;
  229.   __IO uint32_t DR31;
  230.   __IO uint32_t DR32;
  231.   __IO uint32_t DR33;
  232.   __IO uint32_t DR34;
  233.   __IO uint32_t DR35;
  234.   __IO uint32_t DR36;
  235.   __IO uint32_t DR37;
  236.   __IO uint32_t DR38;
  237.   __IO uint32_t DR39;
  238.   __IO uint32_t DR40;
  239.   __IO uint32_t DR41;
  240.   __IO uint32_t DR42;
  241. } BKP_TypeDef;
  242.  
  243.  
  244. /**
  245.   * @brief CRC calculation unit
  246.   */
  247.  
  248. typedef struct
  249. {
  250.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  251.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  252.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  253.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  254.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  255. } CRC_TypeDef;
  256.  
  257. /**
  258.   * @brief Digital to Analog Converter
  259.   */
  260.  
  261. typedef struct
  262. {
  263.   __IO uint32_t CR;
  264.   __IO uint32_t SWTRIGR;
  265.   __IO uint32_t DHR12R1;
  266.   __IO uint32_t DHR12L1;
  267.   __IO uint32_t DHR8R1;
  268.   __IO uint32_t DHR12R2;
  269.   __IO uint32_t DHR12L2;
  270.   __IO uint32_t DHR8R2;
  271.   __IO uint32_t DHR12RD;
  272.   __IO uint32_t DHR12LD;
  273.   __IO uint32_t DHR8RD;
  274.   __IO uint32_t DOR1;
  275.   __IO uint32_t DOR2;
  276. } DAC_TypeDef;
  277.  
  278. /**
  279.   * @brief Debug MCU
  280.   */
  281.  
  282. typedef struct
  283. {
  284.   __IO uint32_t IDCODE;
  285.   __IO uint32_t CR;
  286. }DBGMCU_TypeDef;
  287.  
  288. /**
  289.   * @brief DMA Controller
  290.   */
  291.  
  292. typedef struct
  293. {
  294.   __IO uint32_t CCR;
  295.   __IO uint32_t CNDTR;
  296.   __IO uint32_t CPAR;
  297.   __IO uint32_t CMAR;
  298. } DMA_Channel_TypeDef;
  299.  
  300. typedef struct
  301. {
  302.   __IO uint32_t ISR;
  303.   __IO uint32_t IFCR;
  304. } DMA_TypeDef;
  305.  
  306.  
  307.  
  308. /**
  309.   * @brief External Interrupt/Event Controller
  310.   */
  311.  
  312. typedef struct
  313. {
  314.   __IO uint32_t IMR;
  315.   __IO uint32_t EMR;
  316.   __IO uint32_t RTSR;
  317.   __IO uint32_t FTSR;
  318.   __IO uint32_t SWIER;
  319.   __IO uint32_t PR;
  320. } EXTI_TypeDef;
  321.  
  322. /**
  323.   * @brief FLASH Registers
  324.   */
  325.  
  326. typedef struct
  327. {
  328.   __IO uint32_t ACR;
  329.   __IO uint32_t KEYR;
  330.   __IO uint32_t OPTKEYR;
  331.   __IO uint32_t SR;
  332.   __IO uint32_t CR;
  333.   __IO uint32_t AR;
  334.   __IO uint32_t RESERVED;
  335.   __IO uint32_t OBR;
  336.   __IO uint32_t WRPR;
  337. } FLASH_TypeDef;
  338.  
  339. /**
  340.   * @brief Option Bytes Registers
  341.   */
  342.  
  343. typedef struct
  344. {
  345.   __IO uint16_t RDP;
  346.   __IO uint16_t USER;
  347.   __IO uint16_t Data0;
  348.   __IO uint16_t Data1;
  349.   __IO uint16_t WRP0;
  350.   __IO uint16_t WRP1;
  351.   __IO uint16_t WRP2;
  352.   __IO uint16_t WRP3;
  353. } OB_TypeDef;
  354.  
  355. /**
  356.   * @brief Flexible Static Memory Controller
  357.   */
  358.  
  359. typedef struct
  360. {
  361.   __IO uint32_t BTCR[8];  
  362. } FSMC_Bank1_TypeDef;
  363.  
  364. /**
  365.   * @brief Flexible Static Memory Controller Bank1E
  366.   */
  367.  
  368. typedef struct
  369. {
  370.   __IO uint32_t BWTR[7];
  371. } FSMC_Bank1E_TypeDef;
  372.  
  373. /**
  374.   * @brief Flexible Static Memory Controller Bank2
  375.   */
  376.  
  377. typedef struct
  378. {
  379.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
  380.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
  381.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
  382.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
  383.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
  384.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
  385.   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */
  386.   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */
  387.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
  388.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
  389.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
  390.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
  391.   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */
  392.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
  393. } FSMC_Bank2_3_TypeDef;  
  394.  
  395. /**
  396.   * @brief Flexible Static Memory Controller Bank4
  397.   */
  398.  
  399. typedef struct
  400. {
  401.   __IO uint32_t PCR4;
  402.   __IO uint32_t SR4;
  403.   __IO uint32_t PMEM4;
  404.   __IO uint32_t PATT4;
  405.   __IO uint32_t PIO4;
  406. } FSMC_Bank4_TypeDef;
  407.  
  408. /**
  409.   * @brief General Purpose I/O
  410.   */
  411.  
  412. typedef struct
  413. {
  414.   __IO uint32_t CRL;
  415.   __IO uint32_t CRH;
  416.   __IO uint32_t IDR;
  417.   __IO uint32_t ODR;
  418.   __IO uint32_t BSRR;
  419.   __IO uint32_t BRR;
  420.   __IO uint32_t LCKR;
  421. } GPIO_TypeDef;
  422.  
  423. /**
  424.   * @brief Alternate Function I/O
  425.   */
  426.  
  427. typedef struct
  428. {
  429.   __IO uint32_t EVCR;
  430.   __IO uint32_t MAPR;
  431.   __IO uint32_t EXTICR[4];
  432.   uint32_t RESERVED0;
  433.   __IO uint32_t MAPR2;  
  434. } AFIO_TypeDef;
  435. /**
  436.   * @brief Inter Integrated Circuit Interface
  437.   */
  438.  
  439. typedef struct
  440. {
  441.   __IO uint32_t CR1;
  442.   __IO uint32_t CR2;
  443.   __IO uint32_t OAR1;
  444.   __IO uint32_t OAR2;
  445.   __IO uint32_t DR;
  446.   __IO uint32_t SR1;
  447.   __IO uint32_t SR2;
  448.   __IO uint32_t CCR;
  449.   __IO uint32_t TRISE;
  450. } I2C_TypeDef;
  451.  
  452. /**
  453.   * @brief Independent WATCHDOG
  454.   */
  455.  
  456. typedef struct
  457. {
  458.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  459.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  460.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  461.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  462. } IWDG_TypeDef;
  463.  
  464. /**
  465.   * @brief Power Control
  466.   */
  467.  
  468. typedef struct
  469. {
  470.   __IO uint32_t CR;
  471.   __IO uint32_t CSR;
  472. } PWR_TypeDef;
  473.  
  474. /**
  475.   * @brief Reset and Clock Control
  476.   */
  477.  
  478. typedef struct
  479. {
  480.   __IO uint32_t CR;
  481.   __IO uint32_t CFGR;
  482.   __IO uint32_t CIR;
  483.   __IO uint32_t APB2RSTR;
  484.   __IO uint32_t APB1RSTR;
  485.   __IO uint32_t AHBENR;
  486.   __IO uint32_t APB2ENR;
  487.   __IO uint32_t APB1ENR;
  488.   __IO uint32_t BDCR;
  489.   __IO uint32_t CSR;
  490.  
  491.  
  492. } RCC_TypeDef;
  493.  
  494. /**
  495.   * @brief Real-Time Clock
  496.   */
  497.  
  498. typedef struct
  499. {
  500.   __IO uint32_t CRH;
  501.   __IO uint32_t CRL;
  502.   __IO uint32_t PRLH;
  503.   __IO uint32_t PRLL;
  504.   __IO uint32_t DIVH;
  505.   __IO uint32_t DIVL;
  506.   __IO uint32_t CNTH;
  507.   __IO uint32_t CNTL;
  508.   __IO uint32_t ALRH;
  509.   __IO uint32_t ALRL;
  510. } RTC_TypeDef;
  511.  
  512. /**
  513.   * @brief SD host Interface
  514.   */
  515.  
  516. typedef struct
  517. {
  518.   __IO uint32_t POWER;
  519.   __IO uint32_t CLKCR;
  520.   __IO uint32_t ARG;
  521.   __IO uint32_t CMD;
  522.   __I uint32_t RESPCMD;
  523.   __I uint32_t RESP1;
  524.   __I uint32_t RESP2;
  525.   __I uint32_t RESP3;
  526.   __I uint32_t RESP4;
  527.   __IO uint32_t DTIMER;
  528.   __IO uint32_t DLEN;
  529.   __IO uint32_t DCTRL;
  530.   __I uint32_t DCOUNT;
  531.   __I uint32_t STA;
  532.   __IO uint32_t ICR;
  533.   __IO uint32_t MASK;
  534.   uint32_t  RESERVED0[2];
  535.   __I uint32_t FIFOCNT;
  536.   uint32_t  RESERVED1[13];
  537.   __IO uint32_t FIFO;
  538. } SDIO_TypeDef;
  539.  
  540. /**
  541.   * @brief Serial Peripheral Interface
  542.   */
  543.  
  544. typedef struct
  545. {
  546.   __IO uint32_t CR1;
  547.   __IO uint32_t CR2;
  548.   __IO uint32_t SR;
  549.   __IO uint32_t DR;
  550.   __IO uint32_t CRCPR;
  551.   __IO uint32_t RXCRCR;
  552.   __IO uint32_t TXCRCR;
  553.   __IO uint32_t I2SCFGR;
  554. } SPI_TypeDef;
  555.  
  556. /**
  557.   * @brief TIM Timers
  558.   */
  559. typedef struct
  560. {
  561.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  562.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  563.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  564.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  565.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  566.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  567.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  568.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  569.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  570.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  571.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  572.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  573.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  574.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  575.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  576.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  577.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  578.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  579.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  580.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  581.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  582. }TIM_TypeDef;
  583.  
  584.  
  585. /**
  586.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  587.   */
  588.  
  589. typedef struct
  590. {
  591.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  592.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  593.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  594.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  595.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  596.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  597.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  598. } USART_TypeDef;
  599.  
  600.  
  601.  
  602. /**
  603.   * @brief Window WATCHDOG
  604.   */
  605.  
  606. typedef struct
  607. {
  608.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  609.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  610.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  611. } WWDG_TypeDef;
  612.  
  613. /**
  614.   * @}
  615.   */
  616.  
  617. /** @addtogroup Peripheral_memory_map
  618.   * @{
  619.   */
  620.  
  621.  
  622. #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH base address in the alias region */
  623. #define FLASH_BANK1_END       ((uint32_t)0x0807FFFF) /*!< FLASH END address of bank1 */
  624. #define SRAM_BASE             ((uint32_t)0x20000000) /*!< SRAM base address in the alias region */
  625. #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region */
  626.  
  627. #define SRAM_BB_BASE          ((uint32_t)0x22000000) /*!< SRAM base address in the bit-band region */
  628. #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region */
  629.  
  630. #define FSMC_BASE             ((uint32_t)0x60000000) /*!< FSMC base address */
  631. #define FSMC_R_BASE           ((uint32_t)0xA0000000) /*!< FSMC registers base address */
  632.  
  633. /*!< Peripheral memory map */
  634. #define APB1PERIPH_BASE       PERIPH_BASE
  635. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x10000)
  636. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x20000)
  637.  
  638. #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
  639. #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
  640. #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
  641. #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)
  642. #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)
  643. #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)
  644. #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
  645. #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
  646. #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
  647. #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
  648. #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)
  649. #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
  650. #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
  651. #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)
  652. #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)
  653. #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
  654. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  655. #define BKP_BASE              (APB1PERIPH_BASE + 0x6C00)
  656. #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
  657. #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)
  658. #define AFIO_BASE             (APB2PERIPH_BASE + 0x0000)
  659. #define EXTI_BASE             (APB2PERIPH_BASE + 0x0400)
  660. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x0800)
  661. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x0C00)
  662. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x1000)
  663. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x1400)
  664. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x1800)
  665. #define GPIOF_BASE            (APB2PERIPH_BASE + 0x1C00)
  666. #define GPIOG_BASE            (APB2PERIPH_BASE + 0x2000)
  667. #define ADC1_BASE             (APB2PERIPH_BASE + 0x2400)
  668. #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
  669. #define USART1_BASE           (APB2PERIPH_BASE + 0x3800)
  670.  
  671. #define SDIO_BASE             (PERIPH_BASE + 0x18000)
  672.  
  673. #define DMA1_BASE             (AHBPERIPH_BASE + 0x0000)
  674. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x0008)
  675. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x001C)
  676. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x0030)
  677. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x0044)
  678. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x0058)
  679. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x006C)
  680. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x0080)
  681. #define DMA2_BASE             (AHBPERIPH_BASE + 0x0400)
  682. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x0408)
  683. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x041C)
  684. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x0430)
  685. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x0444)
  686. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x0458)
  687. #define RCC_BASE              (AHBPERIPH_BASE + 0x1000)
  688. #define CRC_BASE              (AHBPERIPH_BASE + 0x3000)
  689.  
  690. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x2000) /*!< Flash registers base address */
  691. #define OB_BASE               ((uint32_t)0x1FFFF800)    /*!< Flash Option Bytes base address */
  692.  
  693.  
  694. #define FSMC_BANK1            (FSMC_BASE)               /*!< FSMC Bank1 base address */
  695. #define FSMC_BANK1_1          (FSMC_BANK1)              /*!< FSMC Bank1_1 base address */
  696. #define FSMC_BANK1_2          (FSMC_BANK1 + 0x04000000) /*!< FSMC Bank1_2 base address */
  697. #define FSMC_BANK1_3          (FSMC_BANK1 + 0x08000000) /*!< FSMC Bank1_3 base address */
  698. #define FSMC_BANK1_4          (FSMC_BANK1 + 0x0C000000) /*!< FSMC Bank1_4 base address */
  699.  
  700. #define FSMC_BANK2            (FSMC_BASE + 0x10000000)  /*!< FSMC Bank2 base address */
  701. #define FSMC_BANK3            (FSMC_BASE + 0x20000000)  /*!< FSMC Bank3 base address */
  702. #define FSMC_BANK4            (FSMC_BASE + 0x30000000)  /*!< FSMC Bank4 base address */
  703.  
  704. #define FSMC_BANK1_R_BASE     (FSMC_R_BASE + 0x0000)    /*!< FSMC Bank1 registers base address */
  705. #define FSMC_BANK1E_R_BASE    (FSMC_R_BASE + 0x0104)    /*!< FSMC Bank1E registers base address */
  706. #define FSMC_BANK2_3_R_BASE   (FSMC_R_BASE + 0x0060)    /*!< FSMC Bank2/Bank3 registers base address */
  707. #define FSMC_BANK4_R_BASE     (FSMC_R_BASE + 0x00A0)    /*!< FSMC Bank4 registers base address */
  708.  
  709. #define DBGMCU_BASE          ((uint32_t)0xE0042000) /*!< Debug MCU registers base address */
  710.  
  711.  
  712.  
  713. /**
  714.   * @}
  715.   */
  716.  
  717. /** @addtogroup Peripheral_declaration
  718.   * @{
  719.   */  
  720.  
  721. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  722. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  723. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  724. #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
  725. #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
  726. #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
  727. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  728. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  729. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  730. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  731. #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
  732. #define USART2              ((USART_TypeDef *) USART2_BASE)
  733. #define USART3              ((USART_TypeDef *) USART3_BASE)
  734. #define UART4               ((USART_TypeDef *) UART4_BASE)
  735. #define UART5               ((USART_TypeDef *) UART5_BASE)
  736. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  737. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  738. #define BKP                 ((BKP_TypeDef *) BKP_BASE)
  739. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  740. #define DAC                 ((DAC_TypeDef *) DAC_BASE)
  741. #define AFIO                ((AFIO_TypeDef *) AFIO_BASE)
  742. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  743. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  744. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  745. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  746. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  747. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  748. #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
  749. #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
  750. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  751. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  752. #define USART1              ((USART_TypeDef *) USART1_BASE)
  753. #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
  754. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  755. #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
  756. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  757. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  758. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  759. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  760. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  761. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  762. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  763. #define DMA2_Channel1       ((DMA_Channel_TypeDef *) DMA2_Channel1_BASE)
  764. #define DMA2_Channel2       ((DMA_Channel_TypeDef *) DMA2_Channel2_BASE)
  765. #define DMA2_Channel3       ((DMA_Channel_TypeDef *) DMA2_Channel3_BASE)
  766. #define DMA2_Channel4       ((DMA_Channel_TypeDef *) DMA2_Channel4_BASE)
  767. #define DMA2_Channel5       ((DMA_Channel_TypeDef *) DMA2_Channel5_BASE)
  768. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  769. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  770. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  771. #define OB                  ((OB_TypeDef *) OB_BASE)
  772. #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *) FSMC_BANK1_R_BASE)
  773. #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *) FSMC_BANK1E_R_BASE)
  774. #define FSMC_Bank2_3        ((FSMC_Bank2_3_TypeDef *) FSMC_BANK2_3_R_BASE)
  775. #define FSMC_Bank4          ((FSMC_Bank4_TypeDef *) FSMC_BANK4_R_BASE)
  776. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  777.  
  778.  
  779. /**
  780.   * @}
  781.   */
  782.  
  783. /** @addtogroup Exported_constants
  784.   * @{
  785.   */
  786.  
  787.   /** @addtogroup Peripheral_Registers_Bits_Definition
  788.   * @{
  789.   */
  790.    
  791. /******************************************************************************/
  792. /*                         Peripheral Registers_Bits_Definition               */
  793. /******************************************************************************/
  794.  
  795. /******************************************************************************/
  796. /*                                                                            */
  797. /*                       CRC calculation unit (CRC)                           */
  798. /*                                                                            */
  799. /******************************************************************************/
  800.  
  801. /*******************  Bit definition for CRC_DR register  *********************/
  802. #define  CRC_DR_DR                           ((uint32_t)0xFFFFFFFF)        /*!< Data register bits */
  803.  
  804. /*******************  Bit definition for CRC_IDR register  ********************/
  805. #define  CRC_IDR_IDR                         ((uint32_t)0xFF)              /*!< General-purpose 8-bit data register bits */
  806.  
  807. /********************  Bit definition for CRC_CR register  ********************/
  808. #define  CRC_CR_RESET                        ((uint32_t)0x00000001)        /*!< RESET bit */
  809.  
  810. /******************************************************************************/
  811. /*                                                                            */
  812. /*                             Power Control                                  */
  813. /*                                                                            */
  814. /******************************************************************************/
  815.  
  816. /********************  Bit definition for PWR_CR register  ********************/
  817. #define  PWR_CR_LPDS                         ((uint32_t)0x00000001)     /*!< Low-Power Deepsleep */
  818. #define  PWR_CR_PDDS                         ((uint32_t)0x00000002)     /*!< Power Down Deepsleep */
  819. #define  PWR_CR_CWUF                         ((uint32_t)0x00000004)     /*!< Clear Wakeup Flag */
  820. #define  PWR_CR_CSBF                         ((uint32_t)0x00000008)     /*!< Clear Standby Flag */
  821. #define  PWR_CR_PVDE                         ((uint32_t)0x00000010)     /*!< Power Voltage Detector Enable */
  822.  
  823. #define  PWR_CR_PLS                          ((uint32_t)0x000000E0)     /*!< PLS[2:0] bits (PVD Level Selection) */
  824. #define  PWR_CR_PLS_0                        ((uint32_t)0x00000020)     /*!< Bit 0 */
  825. #define  PWR_CR_PLS_1                        ((uint32_t)0x00000040)     /*!< Bit 1 */
  826. #define  PWR_CR_PLS_2                        ((uint32_t)0x00000080)     /*!< Bit 2 */
  827.  
  828. /*!< PVD level configuration */
  829. #define  PWR_CR_PLS_2V2                      ((uint32_t)0x00000000)     /*!< PVD level 2.2V */
  830. #define  PWR_CR_PLS_2V3                      ((uint32_t)0x00000020)     /*!< PVD level 2.3V */
  831. #define  PWR_CR_PLS_2V4                      ((uint32_t)0x00000040)     /*!< PVD level 2.4V */
  832. #define  PWR_CR_PLS_2V5                      ((uint32_t)0x00000060)     /*!< PVD level 2.5V */
  833. #define  PWR_CR_PLS_2V6                      ((uint32_t)0x00000080)     /*!< PVD level 2.6V */
  834. #define  PWR_CR_PLS_2V7                      ((uint32_t)0x000000A0)     /*!< PVD level 2.7V */
  835. #define  PWR_CR_PLS_2V8                      ((uint32_t)0x000000C0)     /*!< PVD level 2.8V */
  836. #define  PWR_CR_PLS_2V9                      ((uint32_t)0x000000E0)     /*!< PVD level 2.9V */
  837.  
  838. #define  PWR_CR_DBP                          ((uint32_t)0x00000100)     /*!< Disable Backup Domain write protection */
  839.  
  840.  
  841. /*******************  Bit definition for PWR_CSR register  ********************/
  842. #define  PWR_CSR_WUF                         ((uint32_t)0x00000001)     /*!< Wakeup Flag */
  843. #define  PWR_CSR_SBF                         ((uint32_t)0x00000002)     /*!< Standby Flag */
  844. #define  PWR_CSR_PVDO                        ((uint32_t)0x00000004)     /*!< PVD Output */
  845. #define  PWR_CSR_EWUP                        ((uint32_t)0x00000100)     /*!< Enable WKUP pin */
  846.  
  847. /******************************************************************************/
  848. /*                                                                            */
  849. /*                            Backup registers                                */
  850. /*                                                                            */
  851. /******************************************************************************/
  852.  
  853. /*******************  Bit definition for BKP_DR1 register  ********************/
  854. #define  BKP_DR1_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  855.  
  856. /*******************  Bit definition for BKP_DR2 register  ********************/
  857. #define  BKP_DR2_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  858.  
  859. /*******************  Bit definition for BKP_DR3 register  ********************/
  860. #define  BKP_DR3_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  861.  
  862. /*******************  Bit definition for BKP_DR4 register  ********************/
  863. #define  BKP_DR4_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  864.  
  865. /*******************  Bit definition for BKP_DR5 register  ********************/
  866. #define  BKP_DR5_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  867.  
  868. /*******************  Bit definition for BKP_DR6 register  ********************/
  869. #define  BKP_DR6_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  870.  
  871. /*******************  Bit definition for BKP_DR7 register  ********************/
  872. #define  BKP_DR7_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  873.  
  874. /*******************  Bit definition for BKP_DR8 register  ********************/
  875. #define  BKP_DR8_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  876.  
  877. /*******************  Bit definition for BKP_DR9 register  ********************/
  878. #define  BKP_DR9_D                           ((uint32_t)0x0000FFFF)     /*!< Backup data */
  879.  
  880. /*******************  Bit definition for BKP_DR10 register  *******************/
  881. #define  BKP_DR10_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  882.  
  883. /*******************  Bit definition for BKP_DR11 register  *******************/
  884. #define  BKP_DR11_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  885.  
  886. /*******************  Bit definition for BKP_DR12 register  *******************/
  887. #define  BKP_DR12_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  888.  
  889. /*******************  Bit definition for BKP_DR13 register  *******************/
  890. #define  BKP_DR13_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  891.  
  892. /*******************  Bit definition for BKP_DR14 register  *******************/
  893. #define  BKP_DR14_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  894.  
  895. /*******************  Bit definition for BKP_DR15 register  *******************/
  896. #define  BKP_DR15_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  897.  
  898. /*******************  Bit definition for BKP_DR16 register  *******************/
  899. #define  BKP_DR16_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  900.  
  901. /*******************  Bit definition for BKP_DR17 register  *******************/
  902. #define  BKP_DR17_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  903.  
  904. /******************  Bit definition for BKP_DR18 register  ********************/
  905. #define  BKP_DR18_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  906.  
  907. /*******************  Bit definition for BKP_DR19 register  *******************/
  908. #define  BKP_DR19_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  909.  
  910. /*******************  Bit definition for BKP_DR20 register  *******************/
  911. #define  BKP_DR20_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  912.  
  913. /*******************  Bit definition for BKP_DR21 register  *******************/
  914. #define  BKP_DR21_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  915.  
  916. /*******************  Bit definition for BKP_DR22 register  *******************/
  917. #define  BKP_DR22_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  918.  
  919. /*******************  Bit definition for BKP_DR23 register  *******************/
  920. #define  BKP_DR23_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  921.  
  922. /*******************  Bit definition for BKP_DR24 register  *******************/
  923. #define  BKP_DR24_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  924.  
  925. /*******************  Bit definition for BKP_DR25 register  *******************/
  926. #define  BKP_DR25_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  927.  
  928. /*******************  Bit definition for BKP_DR26 register  *******************/
  929. #define  BKP_DR26_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  930.  
  931. /*******************  Bit definition for BKP_DR27 register  *******************/
  932. #define  BKP_DR27_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  933.  
  934. /*******************  Bit definition for BKP_DR28 register  *******************/
  935. #define  BKP_DR28_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  936.  
  937. /*******************  Bit definition for BKP_DR29 register  *******************/
  938. #define  BKP_DR29_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  939.  
  940. /*******************  Bit definition for BKP_DR30 register  *******************/
  941. #define  BKP_DR30_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  942.  
  943. /*******************  Bit definition for BKP_DR31 register  *******************/
  944. #define  BKP_DR31_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  945.  
  946. /*******************  Bit definition for BKP_DR32 register  *******************/
  947. #define  BKP_DR32_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  948.  
  949. /*******************  Bit definition for BKP_DR33 register  *******************/
  950. #define  BKP_DR33_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  951.  
  952. /*******************  Bit definition for BKP_DR34 register  *******************/
  953. #define  BKP_DR34_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  954.  
  955. /*******************  Bit definition for BKP_DR35 register  *******************/
  956. #define  BKP_DR35_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  957.  
  958. /*******************  Bit definition for BKP_DR36 register  *******************/
  959. #define  BKP_DR36_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  960.  
  961. /*******************  Bit definition for BKP_DR37 register  *******************/
  962. #define  BKP_DR37_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  963.  
  964. /*******************  Bit definition for BKP_DR38 register  *******************/
  965. #define  BKP_DR38_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  966.  
  967. /*******************  Bit definition for BKP_DR39 register  *******************/
  968. #define  BKP_DR39_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  969.  
  970. /*******************  Bit definition for BKP_DR40 register  *******************/
  971. #define  BKP_DR40_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  972.  
  973. /*******************  Bit definition for BKP_DR41 register  *******************/
  974. #define  BKP_DR41_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  975.  
  976. /*******************  Bit definition for BKP_DR42 register  *******************/
  977. #define  BKP_DR42_D                          ((uint32_t)0x0000FFFF)     /*!< Backup data */
  978.  
  979. #define RTC_BKP_NUMBER 42
  980.  
  981. /******************  Bit definition for BKP_RTCCR register  *******************/
  982. #define  BKP_RTCCR_CAL                       ((uint32_t)0x0000007F)     /*!< Calibration value */
  983. #define  BKP_RTCCR_CCO                       ((uint32_t)0x00000080)     /*!< Calibration Clock Output */
  984. #define  BKP_RTCCR_ASOE                      ((uint32_t)0x00000100)     /*!< Alarm or Second Output Enable */
  985. #define  BKP_RTCCR_ASOS                      ((uint32_t)0x00000200)     /*!< Alarm or Second Output Selection */
  986.  
  987. /********************  Bit definition for BKP_CR register  ********************/
  988. #define  BKP_CR_TPE                          ((uint32_t)0x00000001)     /*!< TAMPER pin enable */
  989. #define  BKP_CR_TPAL                         ((uint32_t)0x00000002)     /*!< TAMPER pin active level */
  990.  
  991. /*******************  Bit definition for BKP_CSR register  ********************/
  992. #define  BKP_CSR_CTE                         ((uint32_t)0x00000001)     /*!< Clear Tamper event */
  993. #define  BKP_CSR_CTI                         ((uint32_t)0x00000002)     /*!< Clear Tamper Interrupt */
  994. #define  BKP_CSR_TPIE                        ((uint32_t)0x00000004)     /*!< TAMPER Pin interrupt enable */
  995. #define  BKP_CSR_TEF                         ((uint32_t)0x00000100)     /*!< Tamper Event Flag */
  996. #define  BKP_CSR_TIF                         ((uint32_t)0x00000200)     /*!< Tamper Interrupt Flag */
  997.  
  998. /******************************************************************************/
  999. /*                                                                            */
  1000. /*                         Reset and Clock Control                            */
  1001. /*                                                                            */
  1002. /******************************************************************************/
  1003.  
  1004. /********************  Bit definition for RCC_CR register  ********************/
  1005. #define  RCC_CR_HSION                        ((uint32_t)0x00000001)        /*!< Internal High Speed clock enable */
  1006. #define  RCC_CR_HSIRDY                       ((uint32_t)0x00000002)        /*!< Internal High Speed clock ready flag */
  1007. #define  RCC_CR_HSITRIM                      ((uint32_t)0x000000F8)        /*!< Internal High Speed clock trimming */
  1008. #define  RCC_CR_HSICAL                       ((uint32_t)0x0000FF00)        /*!< Internal High Speed clock Calibration */
  1009. #define  RCC_CR_HSEON                        ((uint32_t)0x00010000)        /*!< External High Speed clock enable */
  1010. #define  RCC_CR_HSERDY                       ((uint32_t)0x00020000)        /*!< External High Speed clock ready flag */
  1011. #define  RCC_CR_HSEBYP                       ((uint32_t)0x00040000)        /*!< External High Speed clock Bypass */
  1012. #define  RCC_CR_CSSON                        ((uint32_t)0x00080000)        /*!< Clock Security System enable */
  1013. #define  RCC_CR_PLLON                        ((uint32_t)0x01000000)        /*!< PLL enable */
  1014. #define  RCC_CR_PLLRDY                       ((uint32_t)0x02000000)        /*!< PLL clock ready flag */
  1015.  
  1016.  
  1017. /*******************  Bit definition for RCC_CFGR register  *******************/
  1018. /*!< SW configuration */
  1019. #define  RCC_CFGR_SW                         ((uint32_t)0x00000003)        /*!< SW[1:0] bits (System clock Switch) */
  1020. #define  RCC_CFGR_SW_0                       ((uint32_t)0x00000001)        /*!< Bit 0 */
  1021. #define  RCC_CFGR_SW_1                       ((uint32_t)0x00000002)        /*!< Bit 1 */
  1022.  
  1023. #define  RCC_CFGR_SW_HSI                     ((uint32_t)0x00000000)        /*!< HSI selected as system clock */
  1024. #define  RCC_CFGR_SW_HSE                     ((uint32_t)0x00000001)        /*!< HSE selected as system clock */
  1025. #define  RCC_CFGR_SW_PLL                     ((uint32_t)0x00000002)        /*!< PLL selected as system clock */
  1026.  
  1027. /*!< SWS configuration */
  1028. #define  RCC_CFGR_SWS                        ((uint32_t)0x0000000C)        /*!< SWS[1:0] bits (System Clock Switch Status) */
  1029. #define  RCC_CFGR_SWS_0                      ((uint32_t)0x00000004)        /*!< Bit 0 */
  1030. #define  RCC_CFGR_SWS_1                      ((uint32_t)0x00000008)        /*!< Bit 1 */
  1031.  
  1032. #define  RCC_CFGR_SWS_HSI                    ((uint32_t)0x00000000)        /*!< HSI oscillator used as system clock */
  1033. #define  RCC_CFGR_SWS_HSE                    ((uint32_t)0x00000004)        /*!< HSE oscillator used as system clock */
  1034. #define  RCC_CFGR_SWS_PLL                    ((uint32_t)0x00000008)        /*!< PLL used as system clock */
  1035.  
  1036. /*!< HPRE configuration */
  1037. #define  RCC_CFGR_HPRE                       ((uint32_t)0x000000F0)        /*!< HPRE[3:0] bits (AHB prescaler) */
  1038. #define  RCC_CFGR_HPRE_0                     ((uint32_t)0x00000010)        /*!< Bit 0 */
  1039. #define  RCC_CFGR_HPRE_1                     ((uint32_t)0x00000020)        /*!< Bit 1 */
  1040. #define  RCC_CFGR_HPRE_2                     ((uint32_t)0x00000040)        /*!< Bit 2 */
  1041. #define  RCC_CFGR_HPRE_3                     ((uint32_t)0x00000080)        /*!< Bit 3 */
  1042.  
  1043. #define  RCC_CFGR_HPRE_DIV1                  ((uint32_t)0x00000000)        /*!< SYSCLK not divided */
  1044. #define  RCC_CFGR_HPRE_DIV2                  ((uint32_t)0x00000080)        /*!< SYSCLK divided by 2 */
  1045. #define  RCC_CFGR_HPRE_DIV4                  ((uint32_t)0x00000090)        /*!< SYSCLK divided by 4 */
  1046. #define  RCC_CFGR_HPRE_DIV8                  ((uint32_t)0x000000A0)        /*!< SYSCLK divided by 8 */
  1047. #define  RCC_CFGR_HPRE_DIV16                 ((uint32_t)0x000000B0)        /*!< SYSCLK divided by 16 */
  1048. #define  RCC_CFGR_HPRE_DIV64                 ((uint32_t)0x000000C0)        /*!< SYSCLK divided by 64 */
  1049. #define  RCC_CFGR_HPRE_DIV128                ((uint32_t)0x000000D0)        /*!< SYSCLK divided by 128 */
  1050. #define  RCC_CFGR_HPRE_DIV256                ((uint32_t)0x000000E0)        /*!< SYSCLK divided by 256 */
  1051. #define  RCC_CFGR_HPRE_DIV512                ((uint32_t)0x000000F0)        /*!< SYSCLK divided by 512 */
  1052.  
  1053. /*!< PPRE1 configuration */
  1054. #define  RCC_CFGR_PPRE1                      ((uint32_t)0x00000700)        /*!< PRE1[2:0] bits (APB1 prescaler) */
  1055. #define  RCC_CFGR_PPRE1_0                    ((uint32_t)0x00000100)        /*!< Bit 0 */
  1056. #define  RCC_CFGR_PPRE1_1                    ((uint32_t)0x00000200)        /*!< Bit 1 */
  1057. #define  RCC_CFGR_PPRE1_2                    ((uint32_t)0x00000400)        /*!< Bit 2 */
  1058.  
  1059. #define  RCC_CFGR_PPRE1_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
  1060. #define  RCC_CFGR_PPRE1_DIV2                 ((uint32_t)0x00000400)        /*!< HCLK divided by 2 */
  1061. #define  RCC_CFGR_PPRE1_DIV4                 ((uint32_t)0x00000500)        /*!< HCLK divided by 4 */
  1062. #define  RCC_CFGR_PPRE1_DIV8                 ((uint32_t)0x00000600)        /*!< HCLK divided by 8 */
  1063. #define  RCC_CFGR_PPRE1_DIV16                ((uint32_t)0x00000700)        /*!< HCLK divided by 16 */
  1064.  
  1065. /*!< PPRE2 configuration */
  1066. #define  RCC_CFGR_PPRE2                      ((uint32_t)0x00003800)        /*!< PRE2[2:0] bits (APB2 prescaler) */
  1067. #define  RCC_CFGR_PPRE2_0                    ((uint32_t)0x00000800)        /*!< Bit 0 */
  1068. #define  RCC_CFGR_PPRE2_1                    ((uint32_t)0x00001000)        /*!< Bit 1 */
  1069. #define  RCC_CFGR_PPRE2_2                    ((uint32_t)0x00002000)        /*!< Bit 2 */
  1070.  
  1071. #define  RCC_CFGR_PPRE2_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
  1072. #define  RCC_CFGR_PPRE2_DIV2                 ((uint32_t)0x00002000)        /*!< HCLK divided by 2 */
  1073. #define  RCC_CFGR_PPRE2_DIV4                 ((uint32_t)0x00002800)        /*!< HCLK divided by 4 */
  1074. #define  RCC_CFGR_PPRE2_DIV8                 ((uint32_t)0x00003000)        /*!< HCLK divided by 8 */
  1075. #define  RCC_CFGR_PPRE2_DIV16                ((uint32_t)0x00003800)        /*!< HCLK divided by 16 */
  1076.  
  1077. /*!< ADCPPRE configuration */
  1078. #define  RCC_CFGR_ADCPRE                     ((uint32_t)0x0000C000)        /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1079. #define  RCC_CFGR_ADCPRE_0                   ((uint32_t)0x00004000)        /*!< Bit 0 */
  1080. #define  RCC_CFGR_ADCPRE_1                   ((uint32_t)0x00008000)        /*!< Bit 1 */
  1081.  
  1082. #define  RCC_CFGR_ADCPRE_DIV2                ((uint32_t)0x00000000)        /*!< PCLK2 divided by 2 */
  1083. #define  RCC_CFGR_ADCPRE_DIV4                ((uint32_t)0x00004000)        /*!< PCLK2 divided by 4 */
  1084. #define  RCC_CFGR_ADCPRE_DIV6                ((uint32_t)0x00008000)        /*!< PCLK2 divided by 6 */
  1085. #define  RCC_CFGR_ADCPRE_DIV8                ((uint32_t)0x0000C000)        /*!< PCLK2 divided by 8 */
  1086.  
  1087. #define  RCC_CFGR_PLLSRC                     ((uint32_t)0x00010000)        /*!< PLL entry clock source */
  1088.  
  1089. #define  RCC_CFGR_PLLXTPRE                   ((uint32_t)0x00020000)        /*!< HSE divider for PLL entry */
  1090.  
  1091. /*!< PLLMUL configuration */
  1092. #define  RCC_CFGR_PLLMULL                    ((uint32_t)0x003C0000)        /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1093. #define  RCC_CFGR_PLLMULL_0                  ((uint32_t)0x00040000)        /*!< Bit 0 */
  1094. #define  RCC_CFGR_PLLMULL_1                  ((uint32_t)0x00080000)        /*!< Bit 1 */
  1095. #define  RCC_CFGR_PLLMULL_2                  ((uint32_t)0x00100000)        /*!< Bit 2 */
  1096. #define  RCC_CFGR_PLLMULL_3                  ((uint32_t)0x00200000)        /*!< Bit 3 */
  1097.  
  1098.  #define  RCC_CFGR_PLLXTPRE_HSE              ((uint32_t)0x00000000)        /*!< HSE clock not divided for PLL entry */
  1099.  #define  RCC_CFGR_PLLXTPRE_HSE_DIV2         ((uint32_t)0x00020000)        /*!< HSE clock divided by 2 for PLL entry */
  1100.  
  1101.  #define  RCC_CFGR_PLLMULL2                  ((uint32_t)0x00000000)        /*!< PLL input clock*2 */
  1102.  #define  RCC_CFGR_PLLMULL3                  ((uint32_t)0x00040000)        /*!< PLL input clock*3 */
  1103.  #define  RCC_CFGR_PLLMULL4                  ((uint32_t)0x00080000)        /*!< PLL input clock*4 */
  1104.  #define  RCC_CFGR_PLLMULL5                  ((uint32_t)0x000C0000)        /*!< PLL input clock*5 */
  1105.  #define  RCC_CFGR_PLLMULL6                  ((uint32_t)0x00100000)        /*!< PLL input clock*6 */
  1106.  #define  RCC_CFGR_PLLMULL7                  ((uint32_t)0x00140000)        /*!< PLL input clock*7 */
  1107.  #define  RCC_CFGR_PLLMULL8                  ((uint32_t)0x00180000)        /*!< PLL input clock*8 */
  1108.  #define  RCC_CFGR_PLLMULL9                  ((uint32_t)0x001C0000)        /*!< PLL input clock*9 */
  1109.  #define  RCC_CFGR_PLLMULL10                 ((uint32_t)0x00200000)        /*!< PLL input clock10 */
  1110.  #define  RCC_CFGR_PLLMULL11                 ((uint32_t)0x00240000)        /*!< PLL input clock*11 */
  1111.  #define  RCC_CFGR_PLLMULL12                 ((uint32_t)0x00280000)        /*!< PLL input clock*12 */
  1112.  #define  RCC_CFGR_PLLMULL13                 ((uint32_t)0x002C0000)        /*!< PLL input clock*13 */
  1113.  #define  RCC_CFGR_PLLMULL14                 ((uint32_t)0x00300000)        /*!< PLL input clock*14 */
  1114.  #define  RCC_CFGR_PLLMULL15                 ((uint32_t)0x00340000)        /*!< PLL input clock*15 */
  1115.  #define  RCC_CFGR_PLLMULL16                 ((uint32_t)0x00380000)        /*!< PLL input clock*16 */
  1116.  
  1117. /*!< MCO configuration */
  1118.  #define  RCC_CFGR_MCO                       ((uint32_t)0x07000000)        /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  1119.  #define  RCC_CFGR_MCO_0                     ((uint32_t)0x01000000)        /*!< Bit 0 */
  1120.  #define  RCC_CFGR_MCO_1                     ((uint32_t)0x02000000)        /*!< Bit 1 */
  1121.  #define  RCC_CFGR_MCO_2                     ((uint32_t)0x04000000)        /*!< Bit 2 */
  1122.  
  1123.  #define  RCC_CFGR_MCO_NOCLOCK               ((uint32_t)0x00000000)        /*!< No clock */
  1124.  #define  RCC_CFGR_MCO_SYSCLK                ((uint32_t)0x04000000)        /*!< System clock selected as MCO source */
  1125.  #define  RCC_CFGR_MCO_HSI                   ((uint32_t)0x05000000)        /*!< HSI clock selected as MCO source */
  1126.  #define  RCC_CFGR_MCO_HSE                   ((uint32_t)0x06000000)        /*!< HSE clock selected as MCO source  */
  1127.  #define  RCC_CFGR_MCO_PLLCLK_DIV2           ((uint32_t)0x07000000)        /*!< PLL clock divided by 2 selected as MCO source */
  1128.  
  1129. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1130. #define  RCC_CIR_LSIRDYF                     ((uint32_t)0x00000001)        /*!< LSI Ready Interrupt flag */
  1131. #define  RCC_CIR_LSERDYF                     ((uint32_t)0x00000002)        /*!< LSE Ready Interrupt flag */
  1132. #define  RCC_CIR_HSIRDYF                     ((uint32_t)0x00000004)        /*!< HSI Ready Interrupt flag */
  1133. #define  RCC_CIR_HSERDYF                     ((uint32_t)0x00000008)        /*!< HSE Ready Interrupt flag */
  1134. #define  RCC_CIR_PLLRDYF                     ((uint32_t)0x00000010)        /*!< PLL Ready Interrupt flag */
  1135. #define  RCC_CIR_CSSF                        ((uint32_t)0x00000080)        /*!< Clock Security System Interrupt flag */
  1136. #define  RCC_CIR_LSIRDYIE                    ((uint32_t)0x00000100)        /*!< LSI Ready Interrupt Enable */
  1137. #define  RCC_CIR_LSERDYIE                    ((uint32_t)0x00000200)        /*!< LSE Ready Interrupt Enable */
  1138. #define  RCC_CIR_HSIRDYIE                    ((uint32_t)0x00000400)        /*!< HSI Ready Interrupt Enable */
  1139. #define  RCC_CIR_HSERDYIE                    ((uint32_t)0x00000800)        /*!< HSE Ready Interrupt Enable */
  1140. #define  RCC_CIR_PLLRDYIE                    ((uint32_t)0x00001000)        /*!< PLL Ready Interrupt Enable */
  1141. #define  RCC_CIR_LSIRDYC                     ((uint32_t)0x00010000)        /*!< LSI Ready Interrupt Clear */
  1142. #define  RCC_CIR_LSERDYC                     ((uint32_t)0x00020000)        /*!< LSE Ready Interrupt Clear */
  1143. #define  RCC_CIR_HSIRDYC                     ((uint32_t)0x00040000)        /*!< HSI Ready Interrupt Clear */
  1144. #define  RCC_CIR_HSERDYC                     ((uint32_t)0x00080000)        /*!< HSE Ready Interrupt Clear */
  1145. #define  RCC_CIR_PLLRDYC                     ((uint32_t)0x00100000)        /*!< PLL Ready Interrupt Clear */
  1146. #define  RCC_CIR_CSSC                        ((uint32_t)0x00800000)        /*!< Clock Security System Interrupt Clear */
  1147.  
  1148.  
  1149. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1150. #define  RCC_APB2RSTR_AFIORST                ((uint32_t)0x00000001)        /*!< Alternate Function I/O reset */
  1151. #define  RCC_APB2RSTR_IOPARST                ((uint32_t)0x00000004)        /*!< I/O port A reset */
  1152. #define  RCC_APB2RSTR_IOPBRST                ((uint32_t)0x00000008)        /*!< I/O port B reset */
  1153. #define  RCC_APB2RSTR_IOPCRST                ((uint32_t)0x00000010)        /*!< I/O port C reset */
  1154. #define  RCC_APB2RSTR_IOPDRST                ((uint32_t)0x00000020)        /*!< I/O port D reset */
  1155. #define  RCC_APB2RSTR_ADC1RST                ((uint32_t)0x00000200)        /*!< ADC 1 interface reset */
  1156.  
  1157.  
  1158. #define  RCC_APB2RSTR_TIM1RST                ((uint32_t)0x00000800)        /*!< TIM1 Timer reset */
  1159. #define  RCC_APB2RSTR_SPI1RST                ((uint32_t)0x00001000)        /*!< SPI 1 reset */
  1160. #define  RCC_APB2RSTR_USART1RST              ((uint32_t)0x00004000)        /*!< USART1 reset */
  1161.  
  1162.  
  1163. #define  RCC_APB2RSTR_IOPERST               ((uint32_t)0x00000040)        /*!< I/O port E reset */
  1164.  
  1165. #define  RCC_APB2RSTR_IOPFRST               ((uint32_t)0x00000080)        /*!< I/O port F reset */
  1166. #define  RCC_APB2RSTR_IOPGRST               ((uint32_t)0x00000100)        /*!< I/O port G reset */
  1167.  
  1168.  
  1169.  
  1170. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1171. #define  RCC_APB1RSTR_TIM2RST                ((uint32_t)0x00000001)        /*!< Timer 2 reset */
  1172. #define  RCC_APB1RSTR_TIM3RST                ((uint32_t)0x00000002)        /*!< Timer 3 reset */
  1173. #define  RCC_APB1RSTR_WWDGRST                ((uint32_t)0x00000800)        /*!< Window Watchdog reset */
  1174. #define  RCC_APB1RSTR_USART2RST              ((uint32_t)0x00020000)        /*!< USART 2 reset */
  1175. #define  RCC_APB1RSTR_I2C1RST                ((uint32_t)0x00200000)        /*!< I2C 1 reset */
  1176.  
  1177.  
  1178. #define  RCC_APB1RSTR_BKPRST                 ((uint32_t)0x08000000)        /*!< Backup interface reset */
  1179. #define  RCC_APB1RSTR_PWRRST                 ((uint32_t)0x10000000)        /*!< Power interface reset */
  1180.  
  1181. #define  RCC_APB1RSTR_TIM4RST               ((uint32_t)0x00000004)        /*!< Timer 4 reset */
  1182. #define  RCC_APB1RSTR_SPI2RST               ((uint32_t)0x00004000)        /*!< SPI 2 reset */
  1183. #define  RCC_APB1RSTR_USART3RST             ((uint32_t)0x00040000)        /*!< USART 3 reset */
  1184. #define  RCC_APB1RSTR_I2C2RST               ((uint32_t)0x00400000)        /*!< I2C 2 reset */
  1185.  
  1186.  
  1187. #define  RCC_APB1RSTR_TIM5RST                ((uint32_t)0x00000008)        /*!< Timer 5 reset */
  1188. #define  RCC_APB1RSTR_TIM6RST                ((uint32_t)0x00000010)        /*!< Timer 6 reset */
  1189. #define  RCC_APB1RSTR_TIM7RST                ((uint32_t)0x00000020)        /*!< Timer 7 reset */
  1190. #define  RCC_APB1RSTR_SPI3RST                ((uint32_t)0x00008000)        /*!< SPI 3 reset */
  1191. #define  RCC_APB1RSTR_UART4RST               ((uint32_t)0x00080000)        /*!< UART 4 reset */
  1192. #define  RCC_APB1RSTR_UART5RST               ((uint32_t)0x00100000)        /*!< UART 5 reset */
  1193.  
  1194.  
  1195.  
  1196.  
  1197. #define  RCC_APB1RSTR_DACRST                 ((uint32_t)0x20000000)        /*!< DAC interface reset */
  1198.  
  1199. /******************  Bit definition for RCC_AHBENR register  ******************/
  1200. #define  RCC_AHBENR_DMA1EN                   ((uint32_t)0x00000001)            /*!< DMA1 clock enable */
  1201. #define  RCC_AHBENR_SRAMEN                   ((uint32_t)0x00000004)            /*!< SRAM interface clock enable */
  1202. #define  RCC_AHBENR_FLITFEN                  ((uint32_t)0x00000010)            /*!< FLITF clock enable */
  1203. #define  RCC_AHBENR_CRCEN                    ((uint32_t)0x00000040)            /*!< CRC clock enable */
  1204.  
  1205.  #define  RCC_AHBENR_DMA2EN                  ((uint32_t)0x00000002)            /*!< DMA2 clock enable */
  1206.  
  1207.  #define  RCC_AHBENR_FSMCEN                  ((uint32_t)0x00000100)            /*!< FSMC clock enable */
  1208.  
  1209.  
  1210. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1211. #define  RCC_APB2ENR_AFIOEN                  ((uint32_t)0x00000001)         /*!< Alternate Function I/O clock enable */
  1212. #define  RCC_APB2ENR_IOPAEN                  ((uint32_t)0x00000004)         /*!< I/O port A clock enable */
  1213. #define  RCC_APB2ENR_IOPBEN                  ((uint32_t)0x00000008)         /*!< I/O port B clock enable */
  1214. #define  RCC_APB2ENR_IOPCEN                  ((uint32_t)0x00000010)         /*!< I/O port C clock enable */
  1215. #define  RCC_APB2ENR_IOPDEN                  ((uint32_t)0x00000020)         /*!< I/O port D clock enable */
  1216. #define  RCC_APB2ENR_ADC1EN                  ((uint32_t)0x00000200)         /*!< ADC 1 interface clock enable */
  1217.  
  1218.  
  1219. #define  RCC_APB2ENR_TIM1EN                  ((uint32_t)0x00000800)         /*!< TIM1 Timer clock enable */
  1220. #define  RCC_APB2ENR_SPI1EN                  ((uint32_t)0x00001000)         /*!< SPI 1 clock enable */
  1221. #define  RCC_APB2ENR_USART1EN                ((uint32_t)0x00004000)         /*!< USART1 clock enable */
  1222.  
  1223.  
  1224. #define  RCC_APB2ENR_IOPEEN                 ((uint32_t)0x00000040)         /*!< I/O port E clock enable */
  1225.  
  1226. #define  RCC_APB2ENR_IOPFEN                 ((uint32_t)0x00000080)         /*!< I/O port F clock enable */
  1227. #define  RCC_APB2ENR_IOPGEN                 ((uint32_t)0x00000100)         /*!< I/O port G clock enable */
  1228.  
  1229.  
  1230.  
  1231. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1232. #define  RCC_APB1ENR_TIM2EN                  ((uint32_t)0x00000001)        /*!< Timer 2 clock enabled*/
  1233. #define  RCC_APB1ENR_TIM3EN                  ((uint32_t)0x00000002)        /*!< Timer 3 clock enable */
  1234. #define  RCC_APB1ENR_WWDGEN                  ((uint32_t)0x00000800)        /*!< Window Watchdog clock enable */
  1235. #define  RCC_APB1ENR_USART2EN                ((uint32_t)0x00020000)        /*!< USART 2 clock enable */
  1236. #define  RCC_APB1ENR_I2C1EN                  ((uint32_t)0x00200000)        /*!< I2C 1 clock enable */
  1237.  
  1238.  
  1239. #define  RCC_APB1ENR_BKPEN                   ((uint32_t)0x08000000)        /*!< Backup interface clock enable */
  1240. #define  RCC_APB1ENR_PWREN                   ((uint32_t)0x10000000)        /*!< Power interface clock enable */
  1241.  
  1242. #define  RCC_APB1ENR_TIM4EN                 ((uint32_t)0x00000004)        /*!< Timer 4 clock enable */
  1243. #define  RCC_APB1ENR_SPI2EN                 ((uint32_t)0x00004000)        /*!< SPI 2 clock enable */
  1244. #define  RCC_APB1ENR_USART3EN               ((uint32_t)0x00040000)        /*!< USART 3 clock enable */
  1245. #define  RCC_APB1ENR_I2C2EN                 ((uint32_t)0x00400000)        /*!< I2C 2 clock enable */
  1246.  
  1247.  
  1248. #define  RCC_APB1ENR_TIM5EN                 ((uint32_t)0x00000008)        /*!< Timer 5 clock enable */
  1249. #define  RCC_APB1ENR_TIM6EN                 ((uint32_t)0x00000010)        /*!< Timer 6 clock enable */
  1250. #define  RCC_APB1ENR_TIM7EN                 ((uint32_t)0x00000020)        /*!< Timer 7 clock enable */
  1251. #define  RCC_APB1ENR_SPI3EN                 ((uint32_t)0x00008000)        /*!< SPI 3 clock enable */
  1252. #define  RCC_APB1ENR_UART4EN                ((uint32_t)0x00080000)        /*!< UART 4 clock enable */
  1253. #define  RCC_APB1ENR_UART5EN                ((uint32_t)0x00100000)        /*!< UART 5 clock enable */
  1254.  
  1255.  
  1256.  
  1257.  
  1258. #define  RCC_APB1ENR_DACEN                  ((uint32_t)0x20000000)        /*!< DAC interface clock enable */
  1259.  
  1260. /*******************  Bit definition for RCC_BDCR register  *******************/
  1261. #define  RCC_BDCR_LSEON                      ((uint32_t)0x00000001)        /*!< External Low Speed oscillator enable */
  1262. #define  RCC_BDCR_LSERDY                     ((uint32_t)0x00000002)        /*!< External Low Speed oscillator Ready */
  1263. #define  RCC_BDCR_LSEBYP                     ((uint32_t)0x00000004)        /*!< External Low Speed oscillator Bypass */
  1264.  
  1265. #define  RCC_BDCR_RTCSEL                     ((uint32_t)0x00000300)        /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1266. #define  RCC_BDCR_RTCSEL_0                   ((uint32_t)0x00000100)        /*!< Bit 0 */
  1267. #define  RCC_BDCR_RTCSEL_1                   ((uint32_t)0x00000200)        /*!< Bit 1 */
  1268.  
  1269. /*!< RTC congiguration */
  1270. #define  RCC_BDCR_RTCSEL_NOCLOCK             ((uint32_t)0x00000000)        /*!< No clock */
  1271. #define  RCC_BDCR_RTCSEL_LSE                 ((uint32_t)0x00000100)        /*!< LSE oscillator clock used as RTC clock */
  1272. #define  RCC_BDCR_RTCSEL_LSI                 ((uint32_t)0x00000200)        /*!< LSI oscillator clock used as RTC clock */
  1273. #define  RCC_BDCR_RTCSEL_HSE                 ((uint32_t)0x00000300)        /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1274.  
  1275. #define  RCC_BDCR_RTCEN                      ((uint32_t)0x00008000)        /*!< RTC clock enable */
  1276. #define  RCC_BDCR_BDRST                      ((uint32_t)0x00010000)        /*!< Backup domain software reset  */
  1277.  
  1278. /*******************  Bit definition for RCC_CSR register  ********************/  
  1279. #define  RCC_CSR_LSION                       ((uint32_t)0x00000001)        /*!< Internal Low Speed oscillator enable */
  1280. #define  RCC_CSR_LSIRDY                      ((uint32_t)0x00000002)        /*!< Internal Low Speed oscillator Ready */
  1281. #define  RCC_CSR_RMVF                        ((uint32_t)0x01000000)        /*!< Remove reset flag */
  1282. #define  RCC_CSR_PINRSTF                     ((uint32_t)0x04000000)        /*!< PIN reset flag */
  1283. #define  RCC_CSR_PORRSTF                     ((uint32_t)0x08000000)        /*!< POR/PDR reset flag */
  1284. #define  RCC_CSR_SFTRSTF                     ((uint32_t)0x10000000)        /*!< Software Reset flag */
  1285. #define  RCC_CSR_IWDGRSTF                    ((uint32_t)0x20000000)        /*!< Independent Watchdog reset flag */
  1286. #define  RCC_CSR_WWDGRSTF                    ((uint32_t)0x40000000)        /*!< Window watchdog reset flag */
  1287. #define  RCC_CSR_LPWRRSTF                    ((uint32_t)0x80000000)        /*!< Low-Power reset flag */
  1288.  
  1289.  
  1290.  
  1291. /******************************************************************************/
  1292. /*                                                                            */
  1293. /*                General Purpose and Alternate Function I/O                  */
  1294. /*                                                                            */
  1295. /******************************************************************************/
  1296.  
  1297. /*******************  Bit definition for GPIO_CRL register  *******************/
  1298. #define  GPIO_CRL_MODE                       ((uint32_t)0x33333333)        /*!< Port x mode bits */
  1299.  
  1300. #define  GPIO_CRL_MODE0                      ((uint32_t)0x00000003)        /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  1301. #define  GPIO_CRL_MODE0_0                    ((uint32_t)0x00000001)        /*!< Bit 0 */
  1302. #define  GPIO_CRL_MODE0_1                    ((uint32_t)0x00000002)        /*!< Bit 1 */
  1303.  
  1304. #define  GPIO_CRL_MODE1                      ((uint32_t)0x00000030)        /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  1305. #define  GPIO_CRL_MODE1_0                    ((uint32_t)0x00000010)        /*!< Bit 0 */
  1306. #define  GPIO_CRL_MODE1_1                    ((uint32_t)0x00000020)        /*!< Bit 1 */
  1307.  
  1308. #define  GPIO_CRL_MODE2                      ((uint32_t)0x00000300)        /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  1309. #define  GPIO_CRL_MODE2_0                    ((uint32_t)0x00000100)        /*!< Bit 0 */
  1310. #define  GPIO_CRL_MODE2_1                    ((uint32_t)0x00000200)        /*!< Bit 1 */
  1311.  
  1312. #define  GPIO_CRL_MODE3                      ((uint32_t)0x00003000)        /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  1313. #define  GPIO_CRL_MODE3_0                    ((uint32_t)0x00001000)        /*!< Bit 0 */
  1314. #define  GPIO_CRL_MODE3_1                    ((uint32_t)0x00002000)        /*!< Bit 1 */
  1315.  
  1316. #define  GPIO_CRL_MODE4                      ((uint32_t)0x00030000)        /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  1317. #define  GPIO_CRL_MODE4_0                    ((uint32_t)0x00010000)        /*!< Bit 0 */
  1318. #define  GPIO_CRL_MODE4_1                    ((uint32_t)0x00020000)        /*!< Bit 1 */
  1319.  
  1320. #define  GPIO_CRL_MODE5                      ((uint32_t)0x00300000)        /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  1321. #define  GPIO_CRL_MODE5_0                    ((uint32_t)0x00100000)        /*!< Bit 0 */
  1322. #define  GPIO_CRL_MODE5_1                    ((uint32_t)0x00200000)        /*!< Bit 1 */
  1323.  
  1324. #define  GPIO_CRL_MODE6                      ((uint32_t)0x03000000)        /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  1325. #define  GPIO_CRL_MODE6_0                    ((uint32_t)0x01000000)        /*!< Bit 0 */
  1326. #define  GPIO_CRL_MODE6_1                    ((uint32_t)0x02000000)        /*!< Bit 1 */
  1327.  
  1328. #define  GPIO_CRL_MODE7                      ((uint32_t)0x30000000)        /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  1329. #define  GPIO_CRL_MODE7_0                    ((uint32_t)0x10000000)        /*!< Bit 0 */
  1330. #define  GPIO_CRL_MODE7_1                    ((uint32_t)0x20000000)        /*!< Bit 1 */
  1331.  
  1332. #define  GPIO_CRL_CNF                        ((uint32_t)0xCCCCCCCC)        /*!< Port x configuration bits */
  1333.  
  1334. #define  GPIO_CRL_CNF0                       ((uint32_t)0x0000000C)        /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  1335. #define  GPIO_CRL_CNF0_0                     ((uint32_t)0x00000004)        /*!< Bit 0 */
  1336. #define  GPIO_CRL_CNF0_1                     ((uint32_t)0x00000008)        /*!< Bit 1 */
  1337.  
  1338. #define  GPIO_CRL_CNF1                       ((uint32_t)0x000000C0)        /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  1339. #define  GPIO_CRL_CNF1_0                     ((uint32_t)0x00000040)        /*!< Bit 0 */
  1340. #define  GPIO_CRL_CNF1_1                     ((uint32_t)0x00000080)        /*!< Bit 1 */
  1341.  
  1342. #define  GPIO_CRL_CNF2                       ((uint32_t)0x00000C00)        /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  1343. #define  GPIO_CRL_CNF2_0                     ((uint32_t)0x00000400)        /*!< Bit 0 */
  1344. #define  GPIO_CRL_CNF2_1                     ((uint32_t)0x00000800)        /*!< Bit 1 */
  1345.  
  1346. #define  GPIO_CRL_CNF3                       ((uint32_t)0x0000C000)        /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  1347. #define  GPIO_CRL_CNF3_0                     ((uint32_t)0x00004000)        /*!< Bit 0 */
  1348. #define  GPIO_CRL_CNF3_1                     ((uint32_t)0x00008000)        /*!< Bit 1 */
  1349.  
  1350. #define  GPIO_CRL_CNF4                       ((uint32_t)0x000C0000)        /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  1351. #define  GPIO_CRL_CNF4_0                     ((uint32_t)0x00040000)        /*!< Bit 0 */
  1352. #define  GPIO_CRL_CNF4_1                     ((uint32_t)0x00080000)        /*!< Bit 1 */
  1353.  
  1354. #define  GPIO_CRL_CNF5                       ((uint32_t)0x00C00000)        /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  1355. #define  GPIO_CRL_CNF5_0                     ((uint32_t)0x00400000)        /*!< Bit 0 */
  1356. #define  GPIO_CRL_CNF5_1                     ((uint32_t)0x00800000)        /*!< Bit 1 */
  1357.  
  1358. #define  GPIO_CRL_CNF6                       ((uint32_t)0x0C000000)        /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  1359. #define  GPIO_CRL_CNF6_0                     ((uint32_t)0x04000000)        /*!< Bit 0 */
  1360. #define  GPIO_CRL_CNF6_1                     ((uint32_t)0x08000000)        /*!< Bit 1 */
  1361.  
  1362. #define  GPIO_CRL_CNF7                       ((uint32_t)0xC0000000)        /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  1363. #define  GPIO_CRL_CNF7_0                     ((uint32_t)0x40000000)        /*!< Bit 0 */
  1364. #define  GPIO_CRL_CNF7_1                     ((uint32_t)0x80000000)        /*!< Bit 1 */
  1365.  
  1366. /*******************  Bit definition for GPIO_CRH register  *******************/
  1367. #define  GPIO_CRH_MODE                       ((uint32_t)0x33333333)        /*!< Port x mode bits */
  1368.  
  1369. #define  GPIO_CRH_MODE8                      ((uint32_t)0x00000003)        /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  1370. #define  GPIO_CRH_MODE8_0                    ((uint32_t)0x00000001)        /*!< Bit 0 */
  1371. #define  GPIO_CRH_MODE8_1                    ((uint32_t)0x00000002)        /*!< Bit 1 */
  1372.  
  1373. #define  GPIO_CRH_MODE9                      ((uint32_t)0x00000030)        /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  1374. #define  GPIO_CRH_MODE9_0                    ((uint32_t)0x00000010)        /*!< Bit 0 */
  1375. #define  GPIO_CRH_MODE9_1                    ((uint32_t)0x00000020)        /*!< Bit 1 */
  1376.  
  1377. #define  GPIO_CRH_MODE10                     ((uint32_t)0x00000300)        /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  1378. #define  GPIO_CRH_MODE10_0                   ((uint32_t)0x00000100)        /*!< Bit 0 */
  1379. #define  GPIO_CRH_MODE10_1                   ((uint32_t)0x00000200)        /*!< Bit 1 */
  1380.  
  1381. #define  GPIO_CRH_MODE11                     ((uint32_t)0x00003000)        /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  1382. #define  GPIO_CRH_MODE11_0                   ((uint32_t)0x00001000)        /*!< Bit 0 */
  1383. #define  GPIO_CRH_MODE11_1                   ((uint32_t)0x00002000)        /*!< Bit 1 */
  1384.  
  1385. #define  GPIO_CRH_MODE12                     ((uint32_t)0x00030000)        /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  1386. #define  GPIO_CRH_MODE12_0                   ((uint32_t)0x00010000)        /*!< Bit 0 */
  1387. #define  GPIO_CRH_MODE12_1                   ((uint32_t)0x00020000)        /*!< Bit 1 */
  1388.  
  1389. #define  GPIO_CRH_MODE13                     ((uint32_t)0x00300000)        /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  1390. #define  GPIO_CRH_MODE13_0                   ((uint32_t)0x00100000)        /*!< Bit 0 */
  1391. #define  GPIO_CRH_MODE13_1                   ((uint32_t)0x00200000)        /*!< Bit 1 */
  1392.  
  1393. #define  GPIO_CRH_MODE14                     ((uint32_t)0x03000000)        /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  1394. #define  GPIO_CRH_MODE14_0                   ((uint32_t)0x01000000)        /*!< Bit 0 */
  1395. #define  GPIO_CRH_MODE14_1                   ((uint32_t)0x02000000)        /*!< Bit 1 */
  1396.  
  1397. #define  GPIO_CRH_MODE15                     ((uint32_t)0x30000000)        /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  1398. #define  GPIO_CRH_MODE15_0                   ((uint32_t)0x10000000)        /*!< Bit 0 */
  1399. #define  GPIO_CRH_MODE15_1                   ((uint32_t)0x20000000)        /*!< Bit 1 */
  1400.  
  1401. #define  GPIO_CRH_CNF                        ((uint32_t)0xCCCCCCCC)        /*!< Port x configuration bits */
  1402.  
  1403. #define  GPIO_CRH_CNF8                       ((uint32_t)0x0000000C)        /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  1404. #define  GPIO_CRH_CNF8_0                     ((uint32_t)0x00000004)        /*!< Bit 0 */
  1405. #define  GPIO_CRH_CNF8_1                     ((uint32_t)0x00000008)        /*!< Bit 1 */
  1406.  
  1407. #define  GPIO_CRH_CNF9                       ((uint32_t)0x000000C0)        /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  1408. #define  GPIO_CRH_CNF9_0                     ((uint32_t)0x00000040)        /*!< Bit 0 */
  1409. #define  GPIO_CRH_CNF9_1                     ((uint32_t)0x00000080)        /*!< Bit 1 */
  1410.  
  1411. #define  GPIO_CRH_CNF10                      ((uint32_t)0x00000C00)        /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  1412. #define  GPIO_CRH_CNF10_0                    ((uint32_t)0x00000400)        /*!< Bit 0 */
  1413. #define  GPIO_CRH_CNF10_1                    ((uint32_t)0x00000800)        /*!< Bit 1 */
  1414.  
  1415. #define  GPIO_CRH_CNF11                      ((uint32_t)0x0000C000)        /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  1416. #define  GPIO_CRH_CNF11_0                    ((uint32_t)0x00004000)        /*!< Bit 0 */
  1417. #define  GPIO_CRH_CNF11_1                    ((uint32_t)0x00008000)        /*!< Bit 1 */
  1418.  
  1419. #define  GPIO_CRH_CNF12                      ((uint32_t)0x000C0000)        /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  1420. #define  GPIO_CRH_CNF12_0                    ((uint32_t)0x00040000)        /*!< Bit 0 */
  1421. #define  GPIO_CRH_CNF12_1                    ((uint32_t)0x00080000)        /*!< Bit 1 */
  1422.  
  1423. #define  GPIO_CRH_CNF13                      ((uint32_t)0x00C00000)        /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  1424. #define  GPIO_CRH_CNF13_0                    ((uint32_t)0x00400000)        /*!< Bit 0 */
  1425. #define  GPIO_CRH_CNF13_1                    ((uint32_t)0x00800000)        /*!< Bit 1 */
  1426.  
  1427. #define  GPIO_CRH_CNF14                      ((uint32_t)0x0C000000)        /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  1428. #define  GPIO_CRH_CNF14_0                    ((uint32_t)0x04000000)        /*!< Bit 0 */
  1429. #define  GPIO_CRH_CNF14_1                    ((uint32_t)0x08000000)        /*!< Bit 1 */
  1430.  
  1431. #define  GPIO_CRH_CNF15                      ((uint32_t)0xC0000000)        /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  1432. #define  GPIO_CRH_CNF15_0                    ((uint32_t)0x40000000)        /*!< Bit 0 */
  1433. #define  GPIO_CRH_CNF15_1                    ((uint32_t)0x80000000)        /*!< Bit 1 */
  1434.  
  1435. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  1436. #define GPIO_IDR_IDR0                        ((uint32_t)0x0001)            /*!< Port input data, bit 0 */
  1437. #define GPIO_IDR_IDR1                        ((uint32_t)0x0002)            /*!< Port input data, bit 1 */
  1438. #define GPIO_IDR_IDR2                        ((uint32_t)0x0004)            /*!< Port input data, bit 2 */
  1439. #define GPIO_IDR_IDR3                        ((uint32_t)0x0008)            /*!< Port input data, bit 3 */
  1440. #define GPIO_IDR_IDR4                        ((uint32_t)0x0010)            /*!< Port input data, bit 4 */
  1441. #define GPIO_IDR_IDR5                        ((uint32_t)0x0020)            /*!< Port input data, bit 5 */
  1442. #define GPIO_IDR_IDR6                        ((uint32_t)0x0040)            /*!< Port input data, bit 6 */
  1443. #define GPIO_IDR_IDR7                        ((uint32_t)0x0080)            /*!< Port input data, bit 7 */
  1444. #define GPIO_IDR_IDR8                        ((uint32_t)0x0100)            /*!< Port input data, bit 8 */
  1445. #define GPIO_IDR_IDR9                        ((uint32_t)0x0200)            /*!< Port input data, bit 9 */
  1446. #define GPIO_IDR_IDR10                       ((uint32_t)0x0400)            /*!< Port input data, bit 10 */
  1447. #define GPIO_IDR_IDR11                       ((uint32_t)0x0800)            /*!< Port input data, bit 11 */
  1448. #define GPIO_IDR_IDR12                       ((uint32_t)0x1000)            /*!< Port input data, bit 12 */
  1449. #define GPIO_IDR_IDR13                       ((uint32_t)0x2000)            /*!< Port input data, bit 13 */
  1450. #define GPIO_IDR_IDR14                       ((uint32_t)0x4000)            /*!< Port input data, bit 14 */
  1451. #define GPIO_IDR_IDR15                       ((uint32_t)0x8000)            /*!< Port input data, bit 15 */
  1452.  
  1453. /*******************  Bit definition for GPIO_ODR register  *******************/
  1454. #define GPIO_ODR_ODR0                        ((uint32_t)0x0001)            /*!< Port output data, bit 0 */
  1455. #define GPIO_ODR_ODR1                        ((uint32_t)0x0002)            /*!< Port output data, bit 1 */
  1456. #define GPIO_ODR_ODR2                        ((uint32_t)0x0004)            /*!< Port output data, bit 2 */
  1457. #define GPIO_ODR_ODR3                        ((uint32_t)0x0008)            /*!< Port output data, bit 3 */
  1458. #define GPIO_ODR_ODR4                        ((uint32_t)0x0010)            /*!< Port output data, bit 4 */
  1459. #define GPIO_ODR_ODR5                        ((uint32_t)0x0020)            /*!< Port output data, bit 5 */
  1460. #define GPIO_ODR_ODR6                        ((uint32_t)0x0040)            /*!< Port output data, bit 6 */
  1461. #define GPIO_ODR_ODR7                        ((uint32_t)0x0080)            /*!< Port output data, bit 7 */
  1462. #define GPIO_ODR_ODR8                        ((uint32_t)0x0100)            /*!< Port output data, bit 8 */
  1463. #define GPIO_ODR_ODR9                        ((uint32_t)0x0200)            /*!< Port output data, bit 9 */
  1464. #define GPIO_ODR_ODR10                       ((uint32_t)0x0400)            /*!< Port output data, bit 10 */
  1465. #define GPIO_ODR_ODR11                       ((uint32_t)0x0800)            /*!< Port output data, bit 11 */
  1466. #define GPIO_ODR_ODR12                       ((uint32_t)0x1000)            /*!< Port output data, bit 12 */
  1467. #define GPIO_ODR_ODR13                       ((uint32_t)0x2000)            /*!< Port output data, bit 13 */
  1468. #define GPIO_ODR_ODR14                       ((uint32_t)0x4000)            /*!< Port output data, bit 14 */
  1469. #define GPIO_ODR_ODR15                       ((uint32_t)0x8000)            /*!< Port output data, bit 15 */
  1470.  
  1471. /******************  Bit definition for GPIO_BSRR register  *******************/
  1472. #define GPIO_BSRR_BS0                        ((uint32_t)0x00000001)        /*!< Port x Set bit 0 */
  1473. #define GPIO_BSRR_BS1                        ((uint32_t)0x00000002)        /*!< Port x Set bit 1 */
  1474. #define GPIO_BSRR_BS2                        ((uint32_t)0x00000004)        /*!< Port x Set bit 2 */
  1475. #define GPIO_BSRR_BS3                        ((uint32_t)0x00000008)        /*!< Port x Set bit 3 */
  1476. #define GPIO_BSRR_BS4                        ((uint32_t)0x00000010)        /*!< Port x Set bit 4 */
  1477. #define GPIO_BSRR_BS5                        ((uint32_t)0x00000020)        /*!< Port x Set bit 5 */
  1478. #define GPIO_BSRR_BS6                        ((uint32_t)0x00000040)        /*!< Port x Set bit 6 */
  1479. #define GPIO_BSRR_BS7                        ((uint32_t)0x00000080)        /*!< Port x Set bit 7 */
  1480. #define GPIO_BSRR_BS8                        ((uint32_t)0x00000100)        /*!< Port x Set bit 8 */
  1481. #define GPIO_BSRR_BS9                        ((uint32_t)0x00000200)        /*!< Port x Set bit 9 */
  1482. #define GPIO_BSRR_BS10                       ((uint32_t)0x00000400)        /*!< Port x Set bit 10 */
  1483. #define GPIO_BSRR_BS11                       ((uint32_t)0x00000800)        /*!< Port x Set bit 11 */
  1484. #define GPIO_BSRR_BS12                       ((uint32_t)0x00001000)        /*!< Port x Set bit 12 */
  1485. #define GPIO_BSRR_BS13                       ((uint32_t)0x00002000)        /*!< Port x Set bit 13 */
  1486. #define GPIO_BSRR_BS14                       ((uint32_t)0x00004000)        /*!< Port x Set bit 14 */
  1487. #define GPIO_BSRR_BS15                       ((uint32_t)0x00008000)        /*!< Port x Set bit 15 */
  1488.  
  1489. #define GPIO_BSRR_BR0                        ((uint32_t)0x00010000)        /*!< Port x Reset bit 0 */
  1490. #define GPIO_BSRR_BR1                        ((uint32_t)0x00020000)        /*!< Port x Reset bit 1 */
  1491. #define GPIO_BSRR_BR2                        ((uint32_t)0x00040000)        /*!< Port x Reset bit 2 */
  1492. #define GPIO_BSRR_BR3                        ((uint32_t)0x00080000)        /*!< Port x Reset bit 3 */
  1493. #define GPIO_BSRR_BR4                        ((uint32_t)0x00100000)        /*!< Port x Reset bit 4 */
  1494. #define GPIO_BSRR_BR5                        ((uint32_t)0x00200000)        /*!< Port x Reset bit 5 */
  1495. #define GPIO_BSRR_BR6                        ((uint32_t)0x00400000)        /*!< Port x Reset bit 6 */
  1496. #define GPIO_BSRR_BR7                        ((uint32_t)0x00800000)        /*!< Port x Reset bit 7 */
  1497. #define GPIO_BSRR_BR8                        ((uint32_t)0x01000000)        /*!< Port x Reset bit 8 */
  1498. #define GPIO_BSRR_BR9                        ((uint32_t)0x02000000)        /*!< Port x Reset bit 9 */
  1499. #define GPIO_BSRR_BR10                       ((uint32_t)0x04000000)        /*!< Port x Reset bit 10 */
  1500. #define GPIO_BSRR_BR11                       ((uint32_t)0x08000000)        /*!< Port x Reset bit 11 */
  1501. #define GPIO_BSRR_BR12                       ((uint32_t)0x10000000)        /*!< Port x Reset bit 12 */
  1502. #define GPIO_BSRR_BR13                       ((uint32_t)0x20000000)        /*!< Port x Reset bit 13 */
  1503. #define GPIO_BSRR_BR14                       ((uint32_t)0x40000000)        /*!< Port x Reset bit 14 */
  1504. #define GPIO_BSRR_BR15                       ((uint32_t)0x80000000)        /*!< Port x Reset bit 15 */
  1505.  
  1506. /*******************  Bit definition for GPIO_BRR register  *******************/
  1507. #define GPIO_BRR_BR0                         ((uint32_t)0x0001)            /*!< Port x Reset bit 0 */
  1508. #define GPIO_BRR_BR1                         ((uint32_t)0x0002)            /*!< Port x Reset bit 1 */
  1509. #define GPIO_BRR_BR2                         ((uint32_t)0x0004)            /*!< Port x Reset bit 2 */
  1510. #define GPIO_BRR_BR3                         ((uint32_t)0x0008)            /*!< Port x Reset bit 3 */
  1511. #define GPIO_BRR_BR4                         ((uint32_t)0x0010)            /*!< Port x Reset bit 4 */
  1512. #define GPIO_BRR_BR5                         ((uint32_t)0x0020)            /*!< Port x Reset bit 5 */
  1513. #define GPIO_BRR_BR6                         ((uint32_t)0x0040)            /*!< Port x Reset bit 6 */
  1514. #define GPIO_BRR_BR7                         ((uint32_t)0x0080)            /*!< Port x Reset bit 7 */
  1515. #define GPIO_BRR_BR8                         ((uint32_t)0x0100)            /*!< Port x Reset bit 8 */
  1516. #define GPIO_BRR_BR9                         ((uint32_t)0x0200)            /*!< Port x Reset bit 9 */
  1517. #define GPIO_BRR_BR10                        ((uint32_t)0x0400)            /*!< Port x Reset bit 10 */
  1518. #define GPIO_BRR_BR11                        ((uint32_t)0x0800)            /*!< Port x Reset bit 11 */
  1519. #define GPIO_BRR_BR12                        ((uint32_t)0x1000)            /*!< Port x Reset bit 12 */
  1520. #define GPIO_BRR_BR13                        ((uint32_t)0x2000)            /*!< Port x Reset bit 13 */
  1521. #define GPIO_BRR_BR14                        ((uint32_t)0x4000)            /*!< Port x Reset bit 14 */
  1522. #define GPIO_BRR_BR15                        ((uint32_t)0x8000)            /*!< Port x Reset bit 15 */
  1523.  
  1524. /******************  Bit definition for GPIO_LCKR register  *******************/
  1525. #define GPIO_LCKR_LCK0                       ((uint32_t)0x00000001)        /*!< Port x Lock bit 0 */
  1526. #define GPIO_LCKR_LCK1                       ((uint32_t)0x00000002)        /*!< Port x Lock bit 1 */
  1527. #define GPIO_LCKR_LCK2                       ((uint32_t)0x00000004)        /*!< Port x Lock bit 2 */
  1528. #define GPIO_LCKR_LCK3                       ((uint32_t)0x00000008)        /*!< Port x Lock bit 3 */
  1529. #define GPIO_LCKR_LCK4                       ((uint32_t)0x00000010)        /*!< Port x Lock bit 4 */
  1530. #define GPIO_LCKR_LCK5                       ((uint32_t)0x00000020)        /*!< Port x Lock bit 5 */
  1531. #define GPIO_LCKR_LCK6                       ((uint32_t)0x00000040)        /*!< Port x Lock bit 6 */
  1532. #define GPIO_LCKR_LCK7                       ((uint32_t)0x00000080)        /*!< Port x Lock bit 7 */
  1533. #define GPIO_LCKR_LCK8                       ((uint32_t)0x00000100)        /*!< Port x Lock bit 8 */
  1534. #define GPIO_LCKR_LCK9                       ((uint32_t)0x00000200)        /*!< Port x Lock bit 9 */
  1535. #define GPIO_LCKR_LCK10                      ((uint32_t)0x00000400)        /*!< Port x Lock bit 10 */
  1536. #define GPIO_LCKR_LCK11                      ((uint32_t)0x00000800)        /*!< Port x Lock bit 11 */
  1537. #define GPIO_LCKR_LCK12                      ((uint32_t)0x00001000)        /*!< Port x Lock bit 12 */
  1538. #define GPIO_LCKR_LCK13                      ((uint32_t)0x00002000)        /*!< Port x Lock bit 13 */
  1539. #define GPIO_LCKR_LCK14                      ((uint32_t)0x00004000)        /*!< Port x Lock bit 14 */
  1540. #define GPIO_LCKR_LCK15                      ((uint32_t)0x00008000)        /*!< Port x Lock bit 15 */
  1541. #define GPIO_LCKR_LCKK                       ((uint32_t)0x00010000)        /*!< Lock key */
  1542.  
  1543. /*----------------------------------------------------------------------------*/
  1544.  
  1545. /******************  Bit definition for AFIO_EVCR register  *******************/
  1546. #define AFIO_EVCR_PIN                        ((uint32_t)0x0000000F)               /*!< PIN[3:0] bits (Pin selection) */
  1547. #define AFIO_EVCR_PIN_0                      ((uint32_t)0x00000001)               /*!< Bit 0 */
  1548. #define AFIO_EVCR_PIN_1                      ((uint32_t)0x00000002)               /*!< Bit 1 */
  1549. #define AFIO_EVCR_PIN_2                      ((uint32_t)0x00000004)               /*!< Bit 2 */
  1550. #define AFIO_EVCR_PIN_3                      ((uint32_t)0x00000008)               /*!< Bit 3 */
  1551.  
  1552. /*!< PIN configuration */
  1553. #define AFIO_EVCR_PIN_PX0                    ((uint32_t)0x00000000)               /*!< Pin 0 selected */
  1554. #define AFIO_EVCR_PIN_PX1                    ((uint32_t)0x00000001)               /*!< Pin 1 selected */
  1555. #define AFIO_EVCR_PIN_PX2                    ((uint32_t)0x00000002)               /*!< Pin 2 selected */
  1556. #define AFIO_EVCR_PIN_PX3                    ((uint32_t)0x00000003)               /*!< Pin 3 selected */
  1557. #define AFIO_EVCR_PIN_PX4                    ((uint32_t)0x00000004)               /*!< Pin 4 selected */
  1558. #define AFIO_EVCR_PIN_PX5                    ((uint32_t)0x00000005)               /*!< Pin 5 selected */
  1559. #define AFIO_EVCR_PIN_PX6                    ((uint32_t)0x00000006)               /*!< Pin 6 selected */
  1560. #define AFIO_EVCR_PIN_PX7                    ((uint32_t)0x00000007)               /*!< Pin 7 selected */
  1561. #define AFIO_EVCR_PIN_PX8                    ((uint32_t)0x00000008)               /*!< Pin 8 selected */
  1562. #define AFIO_EVCR_PIN_PX9                    ((uint32_t)0x00000009)               /*!< Pin 9 selected */
  1563. #define AFIO_EVCR_PIN_PX10                   ((uint32_t)0x0000000A)               /*!< Pin 10 selected */
  1564. #define AFIO_EVCR_PIN_PX11                   ((uint32_t)0x0000000B)               /*!< Pin 11 selected */
  1565. #define AFIO_EVCR_PIN_PX12                   ((uint32_t)0x0000000C)               /*!< Pin 12 selected */
  1566. #define AFIO_EVCR_PIN_PX13                   ((uint32_t)0x0000000D)               /*!< Pin 13 selected */
  1567. #define AFIO_EVCR_PIN_PX14                   ((uint32_t)0x0000000E)               /*!< Pin 14 selected */
  1568. #define AFIO_EVCR_PIN_PX15                   ((uint32_t)0x0000000F)               /*!< Pin 15 selected */
  1569.  
  1570. #define AFIO_EVCR_PORT                       ((uint32_t)0x00000070)               /*!< PORT[2:0] bits (Port selection) */
  1571. #define AFIO_EVCR_PORT_0                     ((uint32_t)0x00000010)               /*!< Bit 0 */
  1572. #define AFIO_EVCR_PORT_1                     ((uint32_t)0x00000020)               /*!< Bit 1 */
  1573. #define AFIO_EVCR_PORT_2                     ((uint32_t)0x00000040)               /*!< Bit 2 */
  1574.  
  1575. /*!< PORT configuration */
  1576. #define AFIO_EVCR_PORT_PA                    ((uint32_t)0x00000000)               /*!< Port A selected */
  1577. #define AFIO_EVCR_PORT_PB                    ((uint32_t)0x00000010)               /*!< Port B selected */
  1578. #define AFIO_EVCR_PORT_PC                    ((uint32_t)0x00000020)               /*!< Port C selected */
  1579. #define AFIO_EVCR_PORT_PD                    ((uint32_t)0x00000030)               /*!< Port D selected */
  1580. #define AFIO_EVCR_PORT_PE                    ((uint32_t)0x00000040)               /*!< Port E selected */
  1581.  
  1582. #define AFIO_EVCR_EVOE                       ((uint32_t)0x00000080)               /*!< Event Output Enable */
  1583.  
  1584. /******************  Bit definition for AFIO_MAPR register  *******************/
  1585. #define AFIO_MAPR_SPI1_REMAP                 ((uint32_t)0x00000001)        /*!< SPI1 remapping */
  1586. #define AFIO_MAPR_I2C1_REMAP                 ((uint32_t)0x00000002)        /*!< I2C1 remapping */
  1587. #define AFIO_MAPR_USART1_REMAP               ((uint32_t)0x00000004)        /*!< USART1 remapping */
  1588. #define AFIO_MAPR_USART2_REMAP               ((uint32_t)0x00000008)        /*!< USART2 remapping */
  1589.  
  1590. #define AFIO_MAPR_USART3_REMAP               ((uint32_t)0x00000030)        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  1591. #define AFIO_MAPR_USART3_REMAP_0             ((uint32_t)0x00000010)        /*!< Bit 0 */
  1592. #define AFIO_MAPR_USART3_REMAP_1             ((uint32_t)0x00000020)        /*!< Bit 1 */
  1593.  
  1594. /* USART3_REMAP configuration */
  1595. #define AFIO_MAPR_USART3_REMAP_NOREMAP       ((uint32_t)0x00000000)        /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  1596. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  ((uint32_t)0x00000010)        /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  1597. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     ((uint32_t)0x00000030)        /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  1598.  
  1599. #define AFIO_MAPR_TIM1_REMAP                 ((uint32_t)0x000000C0)        /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  1600. #define AFIO_MAPR_TIM1_REMAP_0               ((uint32_t)0x00000040)        /*!< Bit 0 */
  1601. #define AFIO_MAPR_TIM1_REMAP_1               ((uint32_t)0x00000080)        /*!< Bit 1 */
  1602.  
  1603. /*!< TIM1_REMAP configuration */
  1604. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         ((uint32_t)0x00000000)        /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  1605. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    ((uint32_t)0x00000040)        /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  1606. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       ((uint32_t)0x000000C0)        /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  1607.  
  1608. #define AFIO_MAPR_TIM2_REMAP                 ((uint32_t)0x00000300)        /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  1609. #define AFIO_MAPR_TIM2_REMAP_0               ((uint32_t)0x00000100)        /*!< Bit 0 */
  1610. #define AFIO_MAPR_TIM2_REMAP_1               ((uint32_t)0x00000200)        /*!< Bit 1 */
  1611.  
  1612. /*!< TIM2_REMAP configuration */
  1613. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         ((uint32_t)0x00000000)        /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  1614. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   ((uint32_t)0x00000100)        /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  1615. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   ((uint32_t)0x00000200)        /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  1616. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       ((uint32_t)0x00000300)        /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  1617.  
  1618. #define AFIO_MAPR_TIM3_REMAP                 ((uint32_t)0x00000C00)        /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  1619. #define AFIO_MAPR_TIM3_REMAP_0               ((uint32_t)0x00000400)        /*!< Bit 0 */
  1620. #define AFIO_MAPR_TIM3_REMAP_1               ((uint32_t)0x00000800)        /*!< Bit 1 */
  1621.  
  1622. /*!< TIM3_REMAP configuration */
  1623. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         ((uint32_t)0x00000000)        /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  1624. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    ((uint32_t)0x00000800)        /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  1625. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       ((uint32_t)0x00000C00)        /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  1626.  
  1627. #define AFIO_MAPR_TIM4_REMAP                 ((uint32_t)0x00001000)        /*!< TIM4_REMAP bit (TIM4 remapping) */
  1628.  
  1629.  
  1630. #define AFIO_MAPR_PD01_REMAP                 ((uint32_t)0x00008000)        /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  1631. #define AFIO_MAPR_TIM5CH4_IREMAP             ((uint32_t)0x00010000)        /*!< TIM5 Channel4 Internal Remap */
  1632.  
  1633. /*!< SWJ_CFG configuration */
  1634. #define AFIO_MAPR_SWJ_CFG                    ((uint32_t)0x07000000)        /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  1635. #define AFIO_MAPR_SWJ_CFG_0                  ((uint32_t)0x01000000)        /*!< Bit 0 */
  1636. #define AFIO_MAPR_SWJ_CFG_1                  ((uint32_t)0x02000000)        /*!< Bit 1 */
  1637. #define AFIO_MAPR_SWJ_CFG_2                  ((uint32_t)0x04000000)        /*!< Bit 2 */
  1638.  
  1639. #define AFIO_MAPR_SWJ_CFG_RESET              ((uint32_t)0x00000000)        /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  1640. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           ((uint32_t)0x01000000)        /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  1641. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        ((uint32_t)0x02000000)        /*!< JTAG-DP Disabled and SW-DP Enabled */
  1642. #define AFIO_MAPR_SWJ_CFG_DISABLE            ((uint32_t)0x04000000)        /*!< JTAG-DP Disabled and SW-DP Disabled */
  1643.  
  1644.  
  1645. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  1646. #define AFIO_EXTICR1_EXTI0                   ((uint32_t)0x0000000F)            /*!< EXTI 0 configuration */
  1647. #define AFIO_EXTICR1_EXTI1                   ((uint32_t)0x000000F0)            /*!< EXTI 1 configuration */
  1648. #define AFIO_EXTICR1_EXTI2                   ((uint32_t)0x00000F00)            /*!< EXTI 2 configuration */
  1649. #define AFIO_EXTICR1_EXTI3                   ((uint32_t)0x0000F000)            /*!< EXTI 3 configuration */
  1650.  
  1651. /*!< EXTI0 configuration */
  1652. #define AFIO_EXTICR1_EXTI0_PA                ((uint32_t)0x00000000)            /*!< PA[0] pin */
  1653. #define AFIO_EXTICR1_EXTI0_PB                ((uint32_t)0x00000001)            /*!< PB[0] pin */
  1654. #define AFIO_EXTICR1_EXTI0_PC                ((uint32_t)0x00000002)            /*!< PC[0] pin */
  1655. #define AFIO_EXTICR1_EXTI0_PD                ((uint32_t)0x00000003)            /*!< PD[0] pin */
  1656. #define AFIO_EXTICR1_EXTI0_PE                ((uint32_t)0x00000004)            /*!< PE[0] pin */
  1657. #define AFIO_EXTICR1_EXTI0_PF                ((uint32_t)0x00000005)            /*!< PF[0] pin */
  1658. #define AFIO_EXTICR1_EXTI0_PG                ((uint32_t)0x00000006)            /*!< PG[0] pin */
  1659.  
  1660. /*!< EXTI1 configuration */
  1661. #define AFIO_EXTICR1_EXTI1_PA                ((uint32_t)0x00000000)            /*!< PA[1] pin */
  1662. #define AFIO_EXTICR1_EXTI1_PB                ((uint32_t)0x00000010)            /*!< PB[1] pin */
  1663. #define AFIO_EXTICR1_EXTI1_PC                ((uint32_t)0x00000020)            /*!< PC[1] pin */
  1664. #define AFIO_EXTICR1_EXTI1_PD                ((uint32_t)0x00000030)            /*!< PD[1] pin */
  1665. #define AFIO_EXTICR1_EXTI1_PE                ((uint32_t)0x00000040)            /*!< PE[1] pin */
  1666. #define AFIO_EXTICR1_EXTI1_PF                ((uint32_t)0x00000050)            /*!< PF[1] pin */
  1667. #define AFIO_EXTICR1_EXTI1_PG                ((uint32_t)0x00000060)            /*!< PG[1] pin */
  1668.  
  1669. /*!< EXTI2 configuration */  
  1670. #define AFIO_EXTICR1_EXTI2_PA                ((uint32_t)0x00000000)            /*!< PA[2] pin */
  1671. #define AFIO_EXTICR1_EXTI2_PB                ((uint32_t)0x00000100)            /*!< PB[2] pin */
  1672. #define AFIO_EXTICR1_EXTI2_PC                ((uint32_t)0x00000200)            /*!< PC[2] pin */
  1673. #define AFIO_EXTICR1_EXTI2_PD                ((uint32_t)0x00000300)            /*!< PD[2] pin */
  1674. #define AFIO_EXTICR1_EXTI2_PE                ((uint32_t)0x00000400)            /*!< PE[2] pin */
  1675. #define AFIO_EXTICR1_EXTI2_PF                ((uint32_t)0x00000500)            /*!< PF[2] pin */
  1676. #define AFIO_EXTICR1_EXTI2_PG                ((uint32_t)0x00000600)            /*!< PG[2] pin */
  1677.  
  1678. /*!< EXTI3 configuration */
  1679. #define AFIO_EXTICR1_EXTI3_PA                ((uint32_t)0x00000000)            /*!< PA[3] pin */
  1680. #define AFIO_EXTICR1_EXTI3_PB                ((uint32_t)0x00001000)            /*!< PB[3] pin */
  1681. #define AFIO_EXTICR1_EXTI3_PC                ((uint32_t)0x00002000)            /*!< PC[3] pin */
  1682. #define AFIO_EXTICR1_EXTI3_PD                ((uint32_t)0x00003000)            /*!< PD[3] pin */
  1683. #define AFIO_EXTICR1_EXTI3_PE                ((uint32_t)0x00004000)            /*!< PE[3] pin */
  1684. #define AFIO_EXTICR1_EXTI3_PF                ((uint32_t)0x00005000)            /*!< PF[3] pin */
  1685. #define AFIO_EXTICR1_EXTI3_PG                ((uint32_t)0x00006000)            /*!< PG[3] pin */
  1686.  
  1687. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  1688. #define AFIO_EXTICR2_EXTI4                   ((uint32_t)0x0000000F)            /*!< EXTI 4 configuration */
  1689. #define AFIO_EXTICR2_EXTI5                   ((uint32_t)0x000000F0)            /*!< EXTI 5 configuration */
  1690. #define AFIO_EXTICR2_EXTI6                   ((uint32_t)0x00000F00)            /*!< EXTI 6 configuration */
  1691. #define AFIO_EXTICR2_EXTI7                   ((uint32_t)0x0000F000)            /*!< EXTI 7 configuration */
  1692.  
  1693. /*!< EXTI4 configuration */
  1694. #define AFIO_EXTICR2_EXTI4_PA                ((uint32_t)0x00000000)            /*!< PA[4] pin */
  1695. #define AFIO_EXTICR2_EXTI4_PB                ((uint32_t)0x00000001)            /*!< PB[4] pin */
  1696. #define AFIO_EXTICR2_EXTI4_PC                ((uint32_t)0x00000002)            /*!< PC[4] pin */
  1697. #define AFIO_EXTICR2_EXTI4_PD                ((uint32_t)0x00000003)            /*!< PD[4] pin */
  1698. #define AFIO_EXTICR2_EXTI4_PE                ((uint32_t)0x00000004)            /*!< PE[4] pin */
  1699. #define AFIO_EXTICR2_EXTI4_PF                ((uint32_t)0x00000005)            /*!< PF[4] pin */
  1700. #define AFIO_EXTICR2_EXTI4_PG                ((uint32_t)0x00000006)            /*!< PG[4] pin */
  1701.  
  1702. /* EXTI5 configuration */
  1703. #define AFIO_EXTICR2_EXTI5_PA                ((uint32_t)0x00000000)            /*!< PA[5] pin */
  1704. #define AFIO_EXTICR2_EXTI5_PB                ((uint32_t)0x00000010)            /*!< PB[5] pin */
  1705. #define AFIO_EXTICR2_EXTI5_PC                ((uint32_t)0x00000020)            /*!< PC[5] pin */
  1706. #define AFIO_EXTICR2_EXTI5_PD                ((uint32_t)0x00000030)            /*!< PD[5] pin */
  1707. #define AFIO_EXTICR2_EXTI5_PE                ((uint32_t)0x00000040)            /*!< PE[5] pin */
  1708. #define AFIO_EXTICR2_EXTI5_PF                ((uint32_t)0x00000050)            /*!< PF[5] pin */
  1709. #define AFIO_EXTICR2_EXTI5_PG                ((uint32_t)0x00000060)            /*!< PG[5] pin */
  1710.  
  1711. /*!< EXTI6 configuration */  
  1712. #define AFIO_EXTICR2_EXTI6_PA                ((uint32_t)0x00000000)            /*!< PA[6] pin */
  1713. #define AFIO_EXTICR2_EXTI6_PB                ((uint32_t)0x00000100)            /*!< PB[6] pin */
  1714. #define AFIO_EXTICR2_EXTI6_PC                ((uint32_t)0x00000200)            /*!< PC[6] pin */
  1715. #define AFIO_EXTICR2_EXTI6_PD                ((uint32_t)0x00000300)            /*!< PD[6] pin */
  1716. #define AFIO_EXTICR2_EXTI6_PE                ((uint32_t)0x00000400)            /*!< PE[6] pin */
  1717. #define AFIO_EXTICR2_EXTI6_PF                ((uint32_t)0x00000500)            /*!< PF[6] pin */
  1718. #define AFIO_EXTICR2_EXTI6_PG                ((uint32_t)0x00000600)            /*!< PG[6] pin */
  1719.  
  1720. /*!< EXTI7 configuration */
  1721. #define AFIO_EXTICR2_EXTI7_PA                ((uint32_t)0x00000000)            /*!< PA[7] pin */
  1722. #define AFIO_EXTICR2_EXTI7_PB                ((uint32_t)0x00001000)            /*!< PB[7] pin */
  1723. #define AFIO_EXTICR2_EXTI7_PC                ((uint32_t)0x00002000)            /*!< PC[7] pin */
  1724. #define AFIO_EXTICR2_EXTI7_PD                ((uint32_t)0x00003000)            /*!< PD[7] pin */
  1725. #define AFIO_EXTICR2_EXTI7_PE                ((uint32_t)0x00004000)            /*!< PE[7] pin */
  1726. #define AFIO_EXTICR2_EXTI7_PF                ((uint32_t)0x00005000)            /*!< PF[7] pin */
  1727. #define AFIO_EXTICR2_EXTI7_PG                ((uint32_t)0x00006000)            /*!< PG[7] pin */
  1728.  
  1729. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  1730. #define AFIO_EXTICR3_EXTI8                   ((uint32_t)0x0000000F)            /*!< EXTI 8 configuration */
  1731. #define AFIO_EXTICR3_EXTI9                   ((uint32_t)0x000000F0)            /*!< EXTI 9 configuration */
  1732. #define AFIO_EXTICR3_EXTI10                  ((uint32_t)0x00000F00)            /*!< EXTI 10 configuration */
  1733. #define AFIO_EXTICR3_EXTI11                  ((uint32_t)0x0000F000)            /*!< EXTI 11 configuration */
  1734.  
  1735. /*!< EXTI8 configuration */
  1736. #define AFIO_EXTICR3_EXTI8_PA                ((uint32_t)0x00000000)            /*!< PA[8] pin */
  1737. #define AFIO_EXTICR3_EXTI8_PB                ((uint32_t)0x00000001)            /*!< PB[8] pin */
  1738. #define AFIO_EXTICR3_EXTI8_PC                ((uint32_t)0x00000002)            /*!< PC[8] pin */
  1739. #define AFIO_EXTICR3_EXTI8_PD                ((uint32_t)0x00000003)            /*!< PD[8] pin */
  1740. #define AFIO_EXTICR3_EXTI8_PE                ((uint32_t)0x00000004)            /*!< PE[8] pin */
  1741. #define AFIO_EXTICR3_EXTI8_PF                ((uint32_t)0x00000005)            /*!< PF[8] pin */
  1742. #define AFIO_EXTICR3_EXTI8_PG                ((uint32_t)0x00000006)            /*!< PG[8] pin */
  1743.  
  1744. /*!< EXTI9 configuration */
  1745. #define AFIO_EXTICR3_EXTI9_PA                ((uint32_t)0x00000000)            /*!< PA[9] pin */
  1746. #define AFIO_EXTICR3_EXTI9_PB                ((uint32_t)0x00000010)            /*!< PB[9] pin */
  1747. #define AFIO_EXTICR3_EXTI9_PC                ((uint32_t)0x00000020)            /*!< PC[9] pin */
  1748. #define AFIO_EXTICR3_EXTI9_PD                ((uint32_t)0x00000030)            /*!< PD[9] pin */
  1749. #define AFIO_EXTICR3_EXTI9_PE                ((uint32_t)0x00000040)            /*!< PE[9] pin */
  1750. #define AFIO_EXTICR3_EXTI9_PF                ((uint32_t)0x00000050)            /*!< PF[9] pin */
  1751. #define AFIO_EXTICR3_EXTI9_PG                ((uint32_t)0x00000060)            /*!< PG[9] pin */
  1752.  
  1753. /*!< EXTI10 configuration */  
  1754. #define AFIO_EXTICR3_EXTI10_PA               ((uint32_t)0x00000000)            /*!< PA[10] pin */
  1755. #define AFIO_EXTICR3_EXTI10_PB               ((uint32_t)0x00000100)            /*!< PB[10] pin */
  1756. #define AFIO_EXTICR3_EXTI10_PC               ((uint32_t)0x00000200)            /*!< PC[10] pin */
  1757. #define AFIO_EXTICR3_EXTI10_PD               ((uint32_t)0x00000300)            /*!< PD[10] pin */
  1758. #define AFIO_EXTICR3_EXTI10_PE               ((uint32_t)0x00000400)            /*!< PE[10] pin */
  1759. #define AFIO_EXTICR3_EXTI10_PF               ((uint32_t)0x00000500)            /*!< PF[10] pin */
  1760. #define AFIO_EXTICR3_EXTI10_PG               ((uint32_t)0x00000600)            /*!< PG[10] pin */
  1761.  
  1762. /*!< EXTI11 configuration */
  1763. #define AFIO_EXTICR3_EXTI11_PA               ((uint32_t)0x00000000)            /*!< PA[11] pin */
  1764. #define AFIO_EXTICR3_EXTI11_PB               ((uint32_t)0x00001000)            /*!< PB[11] pin */
  1765. #define AFIO_EXTICR3_EXTI11_PC               ((uint32_t)0x00002000)            /*!< PC[11] pin */
  1766. #define AFIO_EXTICR3_EXTI11_PD               ((uint32_t)0x00003000)            /*!< PD[11] pin */
  1767. #define AFIO_EXTICR3_EXTI11_PE               ((uint32_t)0x00004000)            /*!< PE[11] pin */
  1768. #define AFIO_EXTICR3_EXTI11_PF               ((uint32_t)0x00005000)            /*!< PF[11] pin */
  1769. #define AFIO_EXTICR3_EXTI11_PG               ((uint32_t)0x00006000)            /*!< PG[11] pin */
  1770.  
  1771. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  1772. #define AFIO_EXTICR4_EXTI12                  ((uint32_t)0x0000000F)            /*!< EXTI 12 configuration */
  1773. #define AFIO_EXTICR4_EXTI13                  ((uint32_t)0x000000F0)            /*!< EXTI 13 configuration */
  1774. #define AFIO_EXTICR4_EXTI14                  ((uint32_t)0x00000F00)            /*!< EXTI 14 configuration */
  1775. #define AFIO_EXTICR4_EXTI15                  ((uint32_t)0x0000F000)            /*!< EXTI 15 configuration */
  1776.  
  1777. /* EXTI12 configuration */
  1778. #define AFIO_EXTICR4_EXTI12_PA               ((uint32_t)0x00000000)            /*!< PA[12] pin */
  1779. #define AFIO_EXTICR4_EXTI12_PB               ((uint32_t)0x00000001)            /*!< PB[12] pin */
  1780. #define AFIO_EXTICR4_EXTI12_PC               ((uint32_t)0x00000002)            /*!< PC[12] pin */
  1781. #define AFIO_EXTICR4_EXTI12_PD               ((uint32_t)0x00000003)            /*!< PD[12] pin */
  1782. #define AFIO_EXTICR4_EXTI12_PE               ((uint32_t)0x00000004)            /*!< PE[12] pin */
  1783. #define AFIO_EXTICR4_EXTI12_PF               ((uint32_t)0x00000005)            /*!< PF[12] pin */
  1784. #define AFIO_EXTICR4_EXTI12_PG               ((uint32_t)0x00000006)            /*!< PG[12] pin */
  1785.  
  1786. /* EXTI13 configuration */
  1787. #define AFIO_EXTICR4_EXTI13_PA               ((uint32_t)0x00000000)            /*!< PA[13] pin */
  1788. #define AFIO_EXTICR4_EXTI13_PB               ((uint32_t)0x00000010)            /*!< PB[13] pin */
  1789. #define AFIO_EXTICR4_EXTI13_PC               ((uint32_t)0x00000020)            /*!< PC[13] pin */
  1790. #define AFIO_EXTICR4_EXTI13_PD               ((uint32_t)0x00000030)            /*!< PD[13] pin */
  1791. #define AFIO_EXTICR4_EXTI13_PE               ((uint32_t)0x00000040)            /*!< PE[13] pin */
  1792. #define AFIO_EXTICR4_EXTI13_PF               ((uint32_t)0x00000050)            /*!< PF[13] pin */
  1793. #define AFIO_EXTICR4_EXTI13_PG               ((uint32_t)0x00000060)            /*!< PG[13] pin */
  1794.  
  1795. /*!< EXTI14 configuration */  
  1796. #define AFIO_EXTICR4_EXTI14_PA               ((uint32_t)0x00000000)            /*!< PA[14] pin */
  1797. #define AFIO_EXTICR4_EXTI14_PB               ((uint32_t)0x00000100)            /*!< PB[14] pin */
  1798. #define AFIO_EXTICR4_EXTI14_PC               ((uint32_t)0x00000200)            /*!< PC[14] pin */
  1799. #define AFIO_EXTICR4_EXTI14_PD               ((uint32_t)0x00000300)            /*!< PD[14] pin */
  1800. #define AFIO_EXTICR4_EXTI14_PE               ((uint32_t)0x00000400)            /*!< PE[14] pin */
  1801. #define AFIO_EXTICR4_EXTI14_PF               ((uint32_t)0x00000500)            /*!< PF[14] pin */
  1802. #define AFIO_EXTICR4_EXTI14_PG               ((uint32_t)0x00000600)            /*!< PG[14] pin */
  1803.  
  1804. /*!< EXTI15 configuration */
  1805. #define AFIO_EXTICR4_EXTI15_PA               ((uint32_t)0x00000000)            /*!< PA[15] pin */
  1806. #define AFIO_EXTICR4_EXTI15_PB               ((uint32_t)0x00001000)            /*!< PB[15] pin */
  1807. #define AFIO_EXTICR4_EXTI15_PC               ((uint32_t)0x00002000)            /*!< PC[15] pin */
  1808. #define AFIO_EXTICR4_EXTI15_PD               ((uint32_t)0x00003000)            /*!< PD[15] pin */
  1809. #define AFIO_EXTICR4_EXTI15_PE               ((uint32_t)0x00004000)            /*!< PE[15] pin */
  1810. #define AFIO_EXTICR4_EXTI15_PF               ((uint32_t)0x00005000)            /*!< PF[15] pin */
  1811. #define AFIO_EXTICR4_EXTI15_PG               ((uint32_t)0x00006000)            /*!< PG[15] pin */
  1812.  
  1813. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  1814.  
  1815.  
  1816. #define AFIO_MAPR2_FSMC_NADV_REMAP           ((uint32_t)0x00000400)        /*!< FSMC NADV remapping */
  1817.  
  1818. /******************************************************************************/
  1819. /*                                                                            */
  1820. /*                               SystemTick                                   */
  1821. /*                                                                            */
  1822. /******************************************************************************/
  1823.  
  1824. /*****************  Bit definition for SysTick_CTRL register  *****************/
  1825. #define  SysTick_CTRL_ENABLE                 ((uint32_t)0x00000001)        /*!< Counter enable */
  1826. #define  SysTick_CTRL_TICKINT                ((uint32_t)0x00000002)        /*!< Counting down to 0 pends the SysTick handler */
  1827. #define  SysTick_CTRL_CLKSOURCE              ((uint32_t)0x00000004)        /*!< Clock source */
  1828. #define  SysTick_CTRL_COUNTFLAG              ((uint32_t)0x00010000)        /*!< Count Flag */
  1829.  
  1830. /*****************  Bit definition for SysTick_LOAD register  *****************/
  1831. #define  SysTick_LOAD_RELOAD                 ((uint32_t)0x00FFFFFF)        /*!< Value to load into the SysTick Current Value Register when the counter reaches 0 */
  1832.  
  1833. /*****************  Bit definition for SysTick_VAL register  ******************/
  1834. #define  SysTick_VAL_CURRENT                 ((uint32_t)0x00FFFFFF)        /*!< Current value at the time the register is accessed */
  1835.  
  1836. /*****************  Bit definition for SysTick_CALIB register  ****************/
  1837. #define  SysTick_CALIB_TENMS                 ((uint32_t)0x00FFFFFF)        /*!< Reload value to use for 10ms timing */
  1838. #define  SysTick_CALIB_SKEW                  ((uint32_t)0x40000000)        /*!< Calibration value is not exactly 10 ms */
  1839. #define  SysTick_CALIB_NOREF                 ((uint32_t)0x80000000)        /*!< The reference clock is not provided */
  1840.  
  1841. /******************************************************************************/
  1842. /*                                                                            */
  1843. /*                  Nested Vectored Interrupt Controller                      */
  1844. /*                                                                            */
  1845. /******************************************************************************/
  1846.  
  1847. /******************  Bit definition for NVIC_ISER register  *******************/
  1848. #define  NVIC_ISER_SETENA                    ((uint32_t)0xFFFFFFFF)        /*!< Interrupt set enable bits */
  1849. #define  NVIC_ISER_SETENA_0                  ((uint32_t)0x00000001)        /*!< bit 0 */
  1850. #define  NVIC_ISER_SETENA_1                  ((uint32_t)0x00000002)        /*!< bit 1 */
  1851. #define  NVIC_ISER_SETENA_2                  ((uint32_t)0x00000004)        /*!< bit 2 */
  1852. #define  NVIC_ISER_SETENA_3                  ((uint32_t)0x00000008)        /*!< bit 3 */
  1853. #define  NVIC_ISER_SETENA_4                  ((uint32_t)0x00000010)        /*!< bit 4 */
  1854. #define  NVIC_ISER_SETENA_5                  ((uint32_t)0x00000020)        /*!< bit 5 */
  1855. #define  NVIC_ISER_SETENA_6                  ((uint32_t)0x00000040)        /*!< bit 6 */
  1856. #define  NVIC_ISER_SETENA_7                  ((uint32_t)0x00000080)        /*!< bit 7 */
  1857. #define  NVIC_ISER_SETENA_8                  ((uint32_t)0x00000100)        /*!< bit 8 */
  1858. #define  NVIC_ISER_SETENA_9                  ((uint32_t)0x00000200)        /*!< bit 9 */
  1859. #define  NVIC_ISER_SETENA_10                 ((uint32_t)0x00000400)        /*!< bit 10 */
  1860. #define  NVIC_ISER_SETENA_11                 ((uint32_t)0x00000800)        /*!< bit 11 */
  1861. #define  NVIC_ISER_SETENA_12                 ((uint32_t)0x00001000)        /*!< bit 12 */
  1862. #define  NVIC_ISER_SETENA_13                 ((uint32_t)0x00002000)        /*!< bit 13 */
  1863. #define  NVIC_ISER_SETENA_14                 ((uint32_t)0x00004000)        /*!< bit 14 */
  1864. #define  NVIC_ISER_SETENA_15                 ((uint32_t)0x00008000)        /*!< bit 15 */
  1865. #define  NVIC_ISER_SETENA_16                 ((uint32_t)0x00010000)        /*!< bit 16 */
  1866. #define  NVIC_ISER_SETENA_17                 ((uint32_t)0x00020000)        /*!< bit 17 */
  1867. #define  NVIC_ISER_SETENA_18                 ((uint32_t)0x00040000)        /*!< bit 18 */
  1868. #define  NVIC_ISER_SETENA_19                 ((uint32_t)0x00080000)        /*!< bit 19 */
  1869. #define  NVIC_ISER_SETENA_20                 ((uint32_t)0x00100000)        /*!< bit 20 */
  1870. #define  NVIC_ISER_SETENA_21                 ((uint32_t)0x00200000)        /*!< bit 21 */
  1871. #define  NVIC_ISER_SETENA_22                 ((uint32_t)0x00400000)        /*!< bit 22 */
  1872. #define  NVIC_ISER_SETENA_23                 ((uint32_t)0x00800000)        /*!< bit 23 */
  1873. #define  NVIC_ISER_SETENA_24                 ((uint32_t)0x01000000)        /*!< bit 24 */
  1874. #define  NVIC_ISER_SETENA_25                 ((uint32_t)0x02000000)        /*!< bit 25 */
  1875. #define  NVIC_ISER_SETENA_26                 ((uint32_t)0x04000000)        /*!< bit 26 */
  1876. #define  NVIC_ISER_SETENA_27                 ((uint32_t)0x08000000)        /*!< bit 27 */
  1877. #define  NVIC_ISER_SETENA_28                 ((uint32_t)0x10000000)        /*!< bit 28 */
  1878. #define  NVIC_ISER_SETENA_29                 ((uint32_t)0x20000000)        /*!< bit 29 */
  1879. #define  NVIC_ISER_SETENA_30                 ((uint32_t)0x40000000)        /*!< bit 30 */
  1880. #define  NVIC_ISER_SETENA_31                 ((uint32_t)0x80000000)        /*!< bit 31 */
  1881.  
  1882. /******************  Bit definition for NVIC_ICER register  *******************/
  1883. #define  NVIC_ICER_CLRENA                   ((uint32_t)0xFFFFFFFF)        /*!< Interrupt clear-enable bits */
  1884. #define  NVIC_ICER_CLRENA_0                  ((uint32_t)0x00000001)        /*!< bit 0 */
  1885. #define  NVIC_ICER_CLRENA_1                  ((uint32_t)0x00000002)        /*!< bit 1 */
  1886. #define  NVIC_ICER_CLRENA_2                  ((uint32_t)0x00000004)        /*!< bit 2 */
  1887. #define  NVIC_ICER_CLRENA_3                  ((uint32_t)0x00000008)        /*!< bit 3 */
  1888. #define  NVIC_ICER_CLRENA_4                  ((uint32_t)0x00000010)        /*!< bit 4 */
  1889. #define  NVIC_ICER_CLRENA_5                  ((uint32_t)0x00000020)        /*!< bit 5 */
  1890. #define  NVIC_ICER_CLRENA_6                  ((uint32_t)0x00000040)        /*!< bit 6 */
  1891. #define  NVIC_ICER_CLRENA_7                  ((uint32_t)0x00000080)        /*!< bit 7 */
  1892. #define  NVIC_ICER_CLRENA_8                  ((uint32_t)0x00000100)        /*!< bit 8 */
  1893. #define  NVIC_ICER_CLRENA_9                  ((uint32_t)0x00000200)        /*!< bit 9 */
  1894. #define  NVIC_ICER_CLRENA_10                 ((uint32_t)0x00000400)        /*!< bit 10 */
  1895. #define  NVIC_ICER_CLRENA_11                 ((uint32_t)0x00000800)        /*!< bit 11 */
  1896. #define  NVIC_ICER_CLRENA_12                 ((uint32_t)0x00001000)        /*!< bit 12 */
  1897. #define  NVIC_ICER_CLRENA_13                 ((uint32_t)0x00002000)        /*!< bit 13 */
  1898. #define  NVIC_ICER_CLRENA_14                 ((uint32_t)0x00004000)        /*!< bit 14 */
  1899. #define  NVIC_ICER_CLRENA_15                 ((uint32_t)0x00008000)        /*!< bit 15 */
  1900. #define  NVIC_ICER_CLRENA_16                 ((uint32_t)0x00010000)        /*!< bit 16 */
  1901. #define  NVIC_ICER_CLRENA_17                 ((uint32_t)0x00020000)        /*!< bit 17 */
  1902. #define  NVIC_ICER_CLRENA_18                 ((uint32_t)0x00040000)        /*!< bit 18 */
  1903. #define  NVIC_ICER_CLRENA_19                 ((uint32_t)0x00080000)        /*!< bit 19 */
  1904. #define  NVIC_ICER_CLRENA_20                 ((uint32_t)0x00100000)        /*!< bit 20 */
  1905. #define  NVIC_ICER_CLRENA_21                 ((uint32_t)0x00200000)        /*!< bit 21 */
  1906. #define  NVIC_ICER_CLRENA_22                 ((uint32_t)0x00400000)        /*!< bit 22 */
  1907. #define  NVIC_ICER_CLRENA_23                 ((uint32_t)0x00800000)        /*!< bit 23 */
  1908. #define  NVIC_ICER_CLRENA_24                 ((uint32_t)0x01000000)        /*!< bit 24 */
  1909. #define  NVIC_ICER_CLRENA_25                 ((uint32_t)0x02000000)        /*!< bit 25 */
  1910. #define  NVIC_ICER_CLRENA_26                 ((uint32_t)0x04000000)        /*!< bit 26 */
  1911. #define  NVIC_ICER_CLRENA_27                 ((uint32_t)0x08000000)        /*!< bit 27 */
  1912. #define  NVIC_ICER_CLRENA_28                 ((uint32_t)0x10000000)        /*!< bit 28 */
  1913. #define  NVIC_ICER_CLRENA_29                 ((uint32_t)0x20000000)        /*!< bit 29 */
  1914. #define  NVIC_ICER_CLRENA_30                 ((uint32_t)0x40000000)        /*!< bit 30 */
  1915. #define  NVIC_ICER_CLRENA_31                 ((uint32_t)0x80000000)        /*!< bit 31 */
  1916.  
  1917. /******************  Bit definition for NVIC_ISPR register  *******************/
  1918. #define  NVIC_ISPR_SETPEND                   ((uint32_t)0xFFFFFFFF)        /*!< Interrupt set-pending bits */
  1919. #define  NVIC_ISPR_SETPEND_0                 ((uint32_t)0x00000001)        /*!< bit 0 */
  1920. #define  NVIC_ISPR_SETPEND_1                 ((uint32_t)0x00000002)        /*!< bit 1 */
  1921. #define  NVIC_ISPR_SETPEND_2                 ((uint32_t)0x00000004)        /*!< bit 2 */
  1922. #define  NVIC_ISPR_SETPEND_3                 ((uint32_t)0x00000008)        /*!< bit 3 */
  1923. #define  NVIC_ISPR_SETPEND_4                 ((uint32_t)0x00000010)        /*!< bit 4 */
  1924. #define  NVIC_ISPR_SETPEND_5                 ((uint32_t)0x00000020)        /*!< bit 5 */
  1925. #define  NVIC_ISPR_SETPEND_6                 ((uint32_t)0x00000040)        /*!< bit 6 */
  1926. #define  NVIC_ISPR_SETPEND_7                 ((uint32_t)0x00000080)        /*!< bit 7 */
  1927. #define  NVIC_ISPR_SETPEND_8                 ((uint32_t)0x00000100)        /*!< bit 8 */
  1928. #define  NVIC_ISPR_SETPEND_9                 ((uint32_t)0x00000200)        /*!< bit 9 */
  1929. #define  NVIC_ISPR_SETPEND_10                ((uint32_t)0x00000400)        /*!< bit 10 */
  1930. #define  NVIC_ISPR_SETPEND_11                ((uint32_t)0x00000800)        /*!< bit 11 */
  1931. #define  NVIC_ISPR_SETPEND_12                ((uint32_t)0x00001000)        /*!< bit 12 */
  1932. #define  NVIC_ISPR_SETPEND_13                ((uint32_t)0x00002000)        /*!< bit 13 */
  1933. #define  NVIC_ISPR_SETPEND_14                ((uint32_t)0x00004000)        /*!< bit 14 */
  1934. #define  NVIC_ISPR_SETPEND_15                ((uint32_t)0x00008000)        /*!< bit 15 */
  1935. #define  NVIC_ISPR_SETPEND_16                ((uint32_t)0x00010000)        /*!< bit 16 */
  1936. #define  NVIC_ISPR_SETPEND_17                ((uint32_t)0x00020000)        /*!< bit 17 */
  1937. #define  NVIC_ISPR_SETPEND_18                ((uint32_t)0x00040000)        /*!< bit 18 */
  1938. #define  NVIC_ISPR_SETPEND_19                ((uint32_t)0x00080000)        /*!< bit 19 */
  1939. #define  NVIC_ISPR_SETPEND_20                ((uint32_t)0x00100000)        /*!< bit 20 */
  1940. #define  NVIC_ISPR_SETPEND_21                ((uint32_t)0x00200000)        /*!< bit 21 */
  1941. #define  NVIC_ISPR_SETPEND_22                ((uint32_t)0x00400000)        /*!< bit 22 */
  1942. #define  NVIC_ISPR_SETPEND_23                ((uint32_t)0x00800000)        /*!< bit 23 */
  1943. #define  NVIC_ISPR_SETPEND_24                ((uint32_t)0x01000000)        /*!< bit 24 */
  1944. #define  NVIC_ISPR_SETPEND_25                ((uint32_t)0x02000000)        /*!< bit 25 */
  1945. #define  NVIC_ISPR_SETPEND_26                ((uint32_t)0x04000000)        /*!< bit 26 */
  1946. #define  NVIC_ISPR_SETPEND_27                ((uint32_t)0x08000000)        /*!< bit 27 */
  1947. #define  NVIC_ISPR_SETPEND_28                ((uint32_t)0x10000000)        /*!< bit 28 */
  1948. #define  NVIC_ISPR_SETPEND_29                ((uint32_t)0x20000000)        /*!< bit 29 */
  1949. #define  NVIC_ISPR_SETPEND_30                ((uint32_t)0x40000000)        /*!< bit 30 */
  1950. #define  NVIC_ISPR_SETPEND_31                ((uint32_t)0x80000000)        /*!< bit 31 */
  1951.  
  1952. /******************  Bit definition for NVIC_ICPR register  *******************/
  1953. #define  NVIC_ICPR_CLRPEND                   ((uint32_t)0xFFFFFFFF)        /*!< Interrupt clear-pending bits */
  1954. #define  NVIC_ICPR_CLRPEND_0                 ((uint32_t)0x00000001)        /*!< bit 0 */
  1955. #define  NVIC_ICPR_CLRPEND_1                 ((uint32_t)0x00000002)        /*!< bit 1 */
  1956. #define  NVIC_ICPR_CLRPEND_2                 ((uint32_t)0x00000004)        /*!< bit 2 */
  1957. #define  NVIC_ICPR_CLRPEND_3                 ((uint32_t)0x00000008)        /*!< bit 3 */
  1958. #define  NVIC_ICPR_CLRPEND_4                 ((uint32_t)0x00000010)        /*!< bit 4 */
  1959. #define  NVIC_ICPR_CLRPEND_5                 ((uint32_t)0x00000020)        /*!< bit 5 */
  1960. #define  NVIC_ICPR_CLRPEND_6                 ((uint32_t)0x00000040)        /*!< bit 6 */
  1961. #define  NVIC_ICPR_CLRPEND_7                 ((uint32_t)0x00000080)        /*!< bit 7 */
  1962. #define  NVIC_ICPR_CLRPEND_8                 ((uint32_t)0x00000100)        /*!< bit 8 */
  1963. #define  NVIC_ICPR_CLRPEND_9                 ((uint32_t)0x00000200)        /*!< bit 9 */
  1964. #define  NVIC_ICPR_CLRPEND_10                ((uint32_t)0x00000400)        /*!< bit 10 */
  1965. #define  NVIC_ICPR_CLRPEND_11                ((uint32_t)0x00000800)        /*!< bit 11 */
  1966. #define  NVIC_ICPR_CLRPEND_12                ((uint32_t)0x00001000)        /*!< bit 12 */
  1967. #define  NVIC_ICPR_CLRPEND_13                ((uint32_t)0x00002000)        /*!< bit 13 */
  1968. #define  NVIC_ICPR_CLRPEND_14                ((uint32_t)0x00004000)        /*!< bit 14 */
  1969. #define  NVIC_ICPR_CLRPEND_15                ((uint32_t)0x00008000)        /*!< bit 15 */
  1970. #define  NVIC_ICPR_CLRPEND_16                ((uint32_t)0x00010000)        /*!< bit 16 */
  1971. #define  NVIC_ICPR_CLRPEND_17                ((uint32_t)0x00020000)        /*!< bit 17 */
  1972. #define  NVIC_ICPR_CLRPEND_18                ((uint32_t)0x00040000)        /*!< bit 18 */
  1973. #define  NVIC_ICPR_CLRPEND_19                ((uint32_t)0x00080000)        /*!< bit 19 */
  1974. #define  NVIC_ICPR_CLRPEND_20                ((uint32_t)0x00100000)        /*!< bit 20 */
  1975. #define  NVIC_ICPR_CLRPEND_21                ((uint32_t)0x00200000)        /*!< bit 21 */
  1976. #define  NVIC_ICPR_CLRPEND_22                ((uint32_t)0x00400000)        /*!< bit 22 */
  1977. #define  NVIC_ICPR_CLRPEND_23                ((uint32_t)0x00800000)        /*!< bit 23 */
  1978. #define  NVIC_ICPR_CLRPEND_24                ((uint32_t)0x01000000)        /*!< bit 24 */
  1979. #define  NVIC_ICPR_CLRPEND_25                ((uint32_t)0x02000000)        /*!< bit 25 */
  1980. #define  NVIC_ICPR_CLRPEND_26                ((uint32_t)0x04000000)        /*!< bit 26 */
  1981. #define  NVIC_ICPR_CLRPEND_27                ((uint32_t)0x08000000)        /*!< bit 27 */
  1982. #define  NVIC_ICPR_CLRPEND_28                ((uint32_t)0x10000000)        /*!< bit 28 */
  1983. #define  NVIC_ICPR_CLRPEND_29                ((uint32_t)0x20000000)        /*!< bit 29 */
  1984. #define  NVIC_ICPR_CLRPEND_30                ((uint32_t)0x40000000)        /*!< bit 30 */
  1985. #define  NVIC_ICPR_CLRPEND_31                ((uint32_t)0x80000000)        /*!< bit 31 */
  1986.  
  1987. /******************  Bit definition for NVIC_IABR register  *******************/
  1988. #define  NVIC_IABR_ACTIVE                    ((uint32_t)0xFFFFFFFF)        /*!< Interrupt active flags */
  1989. #define  NVIC_IABR_ACTIVE_0                  ((uint32_t)0x00000001)        /*!< bit 0 */
  1990. #define  NVIC_IABR_ACTIVE_1                  ((uint32_t)0x00000002)        /*!< bit 1 */
  1991. #define  NVIC_IABR_ACTIVE_2                  ((uint32_t)0x00000004)        /*!< bit 2 */
  1992. #define  NVIC_IABR_ACTIVE_3                  ((uint32_t)0x00000008)        /*!< bit 3 */
  1993. #define  NVIC_IABR_ACTIVE_4                  ((uint32_t)0x00000010)        /*!< bit 4 */
  1994. #define  NVIC_IABR_ACTIVE_5                  ((uint32_t)0x00000020)        /*!< bit 5 */
  1995. #define  NVIC_IABR_ACTIVE_6                  ((uint32_t)0x00000040)        /*!< bit 6 */
  1996. #define  NVIC_IABR_ACTIVE_7                  ((uint32_t)0x00000080)        /*!< bit 7 */
  1997. #define  NVIC_IABR_ACTIVE_8                  ((uint32_t)0x00000100)        /*!< bit 8 */
  1998. #define  NVIC_IABR_ACTIVE_9                  ((uint32_t)0x00000200)        /*!< bit 9 */
  1999. #define  NVIC_IABR_ACTIVE_10                 ((uint32_t)0x00000400)        /*!< bit 10 */
  2000. #define  NVIC_IABR_ACTIVE_11                 ((uint32_t)0x00000800)        /*!< bit 11 */
  2001. #define  NVIC_IABR_ACTIVE_12                 ((uint32_t)0x00001000)        /*!< bit 12 */
  2002. #define  NVIC_IABR_ACTIVE_13                 ((uint32_t)0x00002000)        /*!< bit 13 */
  2003. #define  NVIC_IABR_ACTIVE_14                 ((uint32_t)0x00004000)        /*!< bit 14 */
  2004. #define  NVIC_IABR_ACTIVE_15                 ((uint32_t)0x00008000)        /*!< bit 15 */
  2005. #define  NVIC_IABR_ACTIVE_16                 ((uint32_t)0x00010000)        /*!< bit 16 */
  2006. #define  NVIC_IABR_ACTIVE_17                 ((uint32_t)0x00020000)        /*!< bit 17 */
  2007. #define  NVIC_IABR_ACTIVE_18                 ((uint32_t)0x00040000)        /*!< bit 18 */
  2008. #define  NVIC_IABR_ACTIVE_19                 ((uint32_t)0x00080000)        /*!< bit 19 */
  2009. #define  NVIC_IABR_ACTIVE_20                 ((uint32_t)0x00100000)        /*!< bit 20 */
  2010. #define  NVIC_IABR_ACTIVE_21                 ((uint32_t)0x00200000)        /*!< bit 21 */
  2011. #define  NVIC_IABR_ACTIVE_22                 ((uint32_t)0x00400000)        /*!< bit 22 */
  2012. #define  NVIC_IABR_ACTIVE_23                 ((uint32_t)0x00800000)        /*!< bit 23 */
  2013. #define  NVIC_IABR_ACTIVE_24                 ((uint32_t)0x01000000)        /*!< bit 24 */
  2014. #define  NVIC_IABR_ACTIVE_25                 ((uint32_t)0x02000000)        /*!< bit 25 */
  2015. #define  NVIC_IABR_ACTIVE_26                 ((uint32_t)0x04000000)        /*!< bit 26 */
  2016. #define  NVIC_IABR_ACTIVE_27                 ((uint32_t)0x08000000)        /*!< bit 27 */
  2017. #define  NVIC_IABR_ACTIVE_28                 ((uint32_t)0x10000000)        /*!< bit 28 */
  2018. #define  NVIC_IABR_ACTIVE_29                 ((uint32_t)0x20000000)        /*!< bit 29 */
  2019. #define  NVIC_IABR_ACTIVE_30                 ((uint32_t)0x40000000)        /*!< bit 30 */
  2020. #define  NVIC_IABR_ACTIVE_31                 ((uint32_t)0x80000000)        /*!< bit 31 */
  2021.  
  2022. /******************  Bit definition for NVIC_PRI0 register  *******************/
  2023. #define  NVIC_IPR0_PRI_0                     ((uint32_t)0x000000FF)        /*!< Priority of interrupt 0 */
  2024. #define  NVIC_IPR0_PRI_1                     ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 1 */
  2025. #define  NVIC_IPR0_PRI_2                     ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 2 */
  2026. #define  NVIC_IPR0_PRI_3                     ((uint32_t)0xFF000000)        /*!< Priority of interrupt 3 */
  2027.  
  2028. /******************  Bit definition for NVIC_PRI1 register  *******************/
  2029. #define  NVIC_IPR1_PRI_4                     ((uint32_t)0x000000FF)        /*!< Priority of interrupt 4 */
  2030. #define  NVIC_IPR1_PRI_5                     ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 5 */
  2031. #define  NVIC_IPR1_PRI_6                     ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 6 */
  2032. #define  NVIC_IPR1_PRI_7                     ((uint32_t)0xFF000000)        /*!< Priority of interrupt 7 */
  2033.  
  2034. /******************  Bit definition for NVIC_PRI2 register  *******************/
  2035. #define  NVIC_IPR2_PRI_8                     ((uint32_t)0x000000FF)        /*!< Priority of interrupt 8 */
  2036. #define  NVIC_IPR2_PRI_9                     ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 9 */
  2037. #define  NVIC_IPR2_PRI_10                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 10 */
  2038. #define  NVIC_IPR2_PRI_11                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 11 */
  2039.  
  2040. /******************  Bit definition for NVIC_PRI3 register  *******************/
  2041. #define  NVIC_IPR3_PRI_12                    ((uint32_t)0x000000FF)        /*!< Priority of interrupt 12 */
  2042. #define  NVIC_IPR3_PRI_13                    ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 13 */
  2043. #define  NVIC_IPR3_PRI_14                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 14 */
  2044. #define  NVIC_IPR3_PRI_15                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 15 */
  2045.  
  2046. /******************  Bit definition for NVIC_PRI4 register  *******************/
  2047. #define  NVIC_IPR4_PRI_16                    ((uint32_t)0x000000FF)        /*!< Priority of interrupt 16 */
  2048. #define  NVIC_IPR4_PRI_17                    ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 17 */
  2049. #define  NVIC_IPR4_PRI_18                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 18 */
  2050. #define  NVIC_IPR4_PRI_19                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 19 */
  2051.  
  2052. /******************  Bit definition for NVIC_PRI5 register  *******************/
  2053. #define  NVIC_IPR5_PRI_20                    ((uint32_t)0x000000FF)        /*!< Priority of interrupt 20 */
  2054. #define  NVIC_IPR5_PRI_21                    ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 21 */
  2055. #define  NVIC_IPR5_PRI_22                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 22 */
  2056. #define  NVIC_IPR5_PRI_23                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 23 */
  2057.  
  2058. /******************  Bit definition for NVIC_PRI6 register  *******************/
  2059. #define  NVIC_IPR6_PRI_24                    ((uint32_t)0x000000FF)        /*!< Priority of interrupt 24 */
  2060. #define  NVIC_IPR6_PRI_25                    ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 25 */
  2061. #define  NVIC_IPR6_PRI_26                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 26 */
  2062. #define  NVIC_IPR6_PRI_27                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 27 */
  2063.  
  2064. /******************  Bit definition for NVIC_PRI7 register  *******************/
  2065. #define  NVIC_IPR7_PRI_28                    ((uint32_t)0x000000FF)        /*!< Priority of interrupt 28 */
  2066. #define  NVIC_IPR7_PRI_29                    ((uint32_t)0x0000FF00)        /*!< Priority of interrupt 29 */
  2067. #define  NVIC_IPR7_PRI_30                    ((uint32_t)0x00FF0000)        /*!< Priority of interrupt 30 */
  2068. #define  NVIC_IPR7_PRI_31                    ((uint32_t)0xFF000000)        /*!< Priority of interrupt 31 */
  2069.  
  2070. /******************  Bit definition for SCB_CPUID register  *******************/
  2071. #define  SCB_CPUID_REVISION                  ((uint32_t)0x0000000F)        /*!< Implementation defined revision number */
  2072. #define  SCB_CPUID_PARTNO                    ((uint32_t)0x0000FFF0)        /*!< Number of processor within family */
  2073. #define  SCB_CPUID_Constant                  ((uint32_t)0x000F0000)        /*!< Reads as 0x0F */
  2074. #define  SCB_CPUID_VARIANT                   ((uint32_t)0x00F00000)        /*!< Implementation defined variant number */
  2075. #define  SCB_CPUID_IMPLEMENTER               ((uint32_t)0xFF000000)        /*!< Implementer code. ARM is 0x41 */
  2076.  
  2077. /*******************  Bit definition for SCB_ICSR register  *******************/
  2078. #define  SCB_ICSR_VECTACTIVE                 ((uint32_t)0x000001FF)        /*!< Active ISR number field */
  2079. #define  SCB_ICSR_RETTOBASE                  ((uint32_t)0x00000800)        /*!< All active exceptions minus the IPSR_current_exception yields the empty set */
  2080. #define  SCB_ICSR_VECTPENDING                ((uint32_t)0x003FF000)        /*!< Pending ISR number field */
  2081. #define  SCB_ICSR_ISRPENDING                 ((uint32_t)0x00400000)        /*!< Interrupt pending flag */
  2082. #define  SCB_ICSR_ISRPREEMPT                 ((uint32_t)0x00800000)        /*!< It indicates that a pending interrupt becomes active in the next running cycle */
  2083. #define  SCB_ICSR_PENDSTCLR                  ((uint32_t)0x02000000)        /*!< Clear pending SysTick bit */
  2084. #define  SCB_ICSR_PENDSTSET                  ((uint32_t)0x04000000)        /*!< Set pending SysTick bit */
  2085. #define  SCB_ICSR_PENDSVCLR                  ((uint32_t)0x08000000)        /*!< Clear pending pendSV bit */
  2086. #define  SCB_ICSR_PENDSVSET                  ((uint32_t)0x10000000)        /*!< Set pending pendSV bit */
  2087. #define  SCB_ICSR_NMIPENDSET                 ((uint32_t)0x80000000)        /*!< Set pending NMI bit */
  2088.  
  2089. /*******************  Bit definition for SCB_VTOR register  *******************/
  2090. #define  SCB_VTOR_TBLOFF                     ((uint32_t)0x1FFFFF80)        /*!< Vector table base offset field */
  2091. #define  SCB_VTOR_TBLBASE                    ((uint32_t)0x20000000)        /*!< Table base in code(0) or RAM(1) */
  2092.  
  2093. /*!<*****************  Bit definition for SCB_AIRCR register  *******************/
  2094. #define  SCB_AIRCR_VECTRESET                 ((uint32_t)0x00000001)        /*!< System Reset bit */
  2095. #define  SCB_AIRCR_VECTCLRACTIVE             ((uint32_t)0x00000002)        /*!< Clear active vector bit */
  2096. #define  SCB_AIRCR_SYSRESETREQ               ((uint32_t)0x00000004)        /*!< Requests chip control logic to generate a reset */
  2097.  
  2098. #define  SCB_AIRCR_PRIGROUP                  ((uint32_t)0x00000700)        /*!< PRIGROUP[2:0] bits (Priority group) */
  2099. #define  SCB_AIRCR_PRIGROUP_0                ((uint32_t)0x00000100)        /*!< Bit 0 */
  2100. #define  SCB_AIRCR_PRIGROUP_1                ((uint32_t)0x00000200)        /*!< Bit 1 */
  2101. #define  SCB_AIRCR_PRIGROUP_2                ((uint32_t)0x00000400)        /*!< Bit 2  */
  2102.  
  2103. /* prority group configuration */
  2104. #define  SCB_AIRCR_PRIGROUP0                 ((uint32_t)0x00000000)        /*!< Priority group=0 (7 bits of pre-emption priority, 1 bit of subpriority) */
  2105. #define  SCB_AIRCR_PRIGROUP1                 ((uint32_t)0x00000100)        /*!< Priority group=1 (6 bits of pre-emption priority, 2 bits of subpriority) */
  2106. #define  SCB_AIRCR_PRIGROUP2                 ((uint32_t)0x00000200)        /*!< Priority group=2 (5 bits of pre-emption priority, 3 bits of subpriority) */
  2107. #define  SCB_AIRCR_PRIGROUP3                 ((uint32_t)0x00000300)        /*!< Priority group=3 (4 bits of pre-emption priority, 4 bits of subpriority) */
  2108. #define  SCB_AIRCR_PRIGROUP4                 ((uint32_t)0x00000400)        /*!< Priority group=4 (3 bits of pre-emption priority, 5 bits of subpriority) */
  2109. #define  SCB_AIRCR_PRIGROUP5                 ((uint32_t)0x00000500)        /*!< Priority group=5 (2 bits of pre-emption priority, 6 bits of subpriority) */
  2110. #define  SCB_AIRCR_PRIGROUP6                 ((uint32_t)0x00000600)        /*!< Priority group=6 (1 bit of pre-emption priority, 7 bits of subpriority) */
  2111. #define  SCB_AIRCR_PRIGROUP7                 ((uint32_t)0x00000700)        /*!< Priority group=7 (no pre-emption priority, 8 bits of subpriority) */
  2112.  
  2113. #define  SCB_AIRCR_ENDIANESS                 ((uint32_t)0x00008000)        /*!< Data endianness bit */
  2114. #define  SCB_AIRCR_VECTKEY                   ((uint32_t)0xFFFF0000)        /*!< Register key (VECTKEY) - Reads as 0xFA05 (VECTKEYSTAT) */
  2115.  
  2116. /*******************  Bit definition for SCB_SCR register  ********************/
  2117. #define  SCB_SCR_SLEEPONEXIT                 ((uint32_t)0x00000002)        /*!< Sleep on exit bit */
  2118. #define  SCB_SCR_SLEEPDEEP                   ((uint32_t)0x00000004)        /*!< Sleep deep bit */
  2119. #define  SCB_SCR_SEVONPEND                   ((uint32_t)0x00000010)        /*!< Wake up from WFE */
  2120.  
  2121. /********************  Bit definition for SCB_CCR register  *******************/
  2122. #define  SCB_CCR_NONBASETHRDENA              ((uint32_t)0x00000001)        /*!< Thread mode can be entered from any level in Handler mode by controlled return value */
  2123. #define  SCB_CCR_USERSETMPEND                ((uint32_t)0x00000002)        /*!< Enables user code to write the Software Trigger Interrupt register to trigger (pend) a Main exception */
  2124. #define  SCB_CCR_UNALIGN_TRP                 ((uint32_t)0x00000008)        /*!< Trap for unaligned access */
  2125. #define  SCB_CCR_DIV_0_TRP                   ((uint32_t)0x00000010)        /*!< Trap on Divide by 0 */
  2126. #define  SCB_CCR_BFHFNMIGN                   ((uint32_t)0x00000100)        /*!< Handlers running at priority -1 and -2 */
  2127. #define  SCB_CCR_STKALIGN                    ((uint32_t)0x00000200)        /*!< On exception entry, the SP used prior to the exception is adjusted to be 8-byte aligned */
  2128.  
  2129. /*******************  Bit definition for SCB_SHPR register ********************/
  2130. #define  SCB_SHPR_PRI_N                      ((uint32_t)0x000000FF)        /*!< Priority of system handler 4,8, and 12. Mem Manage, reserved and Debug Monitor */
  2131. #define  SCB_SHPR_PRI_N1                     ((uint32_t)0x0000FF00)        /*!< Priority of system handler 5,9, and 13. Bus Fault, reserved and reserved */
  2132. #define  SCB_SHPR_PRI_N2                     ((uint32_t)0x00FF0000)        /*!< Priority of system handler 6,10, and 14. Usage Fault, reserved and PendSV */
  2133. #define  SCB_SHPR_PRI_N3                     ((uint32_t)0xFF000000)        /*!< Priority of system handler 7,11, and 15. Reserved, SVCall and SysTick */
  2134.  
  2135. /******************  Bit definition for SCB_SHCSR register  *******************/
  2136. #define  SCB_SHCSR_MEMFAULTACT               ((uint32_t)0x00000001)        /*!< MemManage is active */
  2137. #define  SCB_SHCSR_BUSFAULTACT               ((uint32_t)0x00000002)        /*!< BusFault is active */
  2138. #define  SCB_SHCSR_USGFAULTACT               ((uint32_t)0x00000008)        /*!< UsageFault is active */
  2139. #define  SCB_SHCSR_SVCALLACT                 ((uint32_t)0x00000080)        /*!< SVCall is active */
  2140. #define  SCB_SHCSR_MONITORACT                ((uint32_t)0x00000100)        /*!< Monitor is active */
  2141. #define  SCB_SHCSR_PENDSVACT                 ((uint32_t)0x00000400)        /*!< PendSV is active */
  2142. #define  SCB_SHCSR_SYSTICKACT                ((uint32_t)0x00000800)        /*!< SysTick is active */
  2143. #define  SCB_SHCSR_USGFAULTPENDED            ((uint32_t)0x00001000)        /*!< Usage Fault is pended */
  2144. #define  SCB_SHCSR_MEMFAULTPENDED            ((uint32_t)0x00002000)        /*!< MemManage is pended */
  2145. #define  SCB_SHCSR_BUSFAULTPENDED            ((uint32_t)0x00004000)        /*!< Bus Fault is pended */
  2146. #define  SCB_SHCSR_SVCALLPENDED              ((uint32_t)0x00008000)        /*!< SVCall is pended */
  2147. #define  SCB_SHCSR_MEMFAULTENA               ((uint32_t)0x00010000)        /*!< MemManage enable */
  2148. #define  SCB_SHCSR_BUSFAULTENA               ((uint32_t)0x00020000)        /*!< Bus Fault enable */
  2149. #define  SCB_SHCSR_USGFAULTENA               ((uint32_t)0x00040000)        /*!< UsageFault enable */
  2150.  
  2151. /*******************  Bit definition for SCB_CFSR register  *******************/
  2152. /*!< MFSR */
  2153. #define  SCB_CFSR_IACCVIOL                   ((uint32_t)0x00000001)        /*!< Instruction access violation */
  2154. #define  SCB_CFSR_DACCVIOL                   ((uint32_t)0x00000002)        /*!< Data access violation */
  2155. #define  SCB_CFSR_MUNSTKERR                  ((uint32_t)0x00000008)        /*!< Unstacking error */
  2156. #define  SCB_CFSR_MSTKERR                    ((uint32_t)0x00000010)        /*!< Stacking error */
  2157. #define  SCB_CFSR_MMARVALID                  ((uint32_t)0x00000080)        /*!< Memory Manage Address Register address valid flag */
  2158. /*!< BFSR */
  2159. #define  SCB_CFSR_IBUSERR                    ((uint32_t)0x00000100)        /*!< Instruction bus error flag */
  2160. #define  SCB_CFSR_PRECISERR                  ((uint32_t)0x00000200)        /*!< Precise data bus error */
  2161. #define  SCB_CFSR_IMPRECISERR                ((uint32_t)0x00000400)        /*!< Imprecise data bus error */
  2162. #define  SCB_CFSR_UNSTKERR                   ((uint32_t)0x00000800)        /*!< Unstacking error */
  2163. #define  SCB_CFSR_STKERR                     ((uint32_t)0x00001000)        /*!< Stacking error */
  2164. #define  SCB_CFSR_BFARVALID                  ((uint32_t)0x00008000)        /*!< Bus Fault Address Register address valid flag */
  2165. /*!< UFSR */
  2166. #define  SCB_CFSR_UNDEFINSTR                 ((uint32_t)0x00010000)        /*!< The processor attempt to execute an undefined instruction */
  2167. #define  SCB_CFSR_INVSTATE                   ((uint32_t)0x00020000)        /*!< Invalid combination of EPSR and instruction */
  2168. #define  SCB_CFSR_INVPC                      ((uint32_t)0x00040000)        /*!< Attempt to load EXC_RETURN into pc illegally */
  2169. #define  SCB_CFSR_NOCP                       ((uint32_t)0x00080000)        /*!< Attempt to use a coprocessor instruction */
  2170. #define  SCB_CFSR_UNALIGNED                  ((uint32_t)0x01000000)        /*!< Fault occurs when there is an attempt to make an unaligned memory access */
  2171. #define  SCB_CFSR_DIVBYZERO                  ((uint32_t)0x02000000)        /*!< Fault occurs when SDIV or DIV instruction is used with a divisor of 0 */
  2172.  
  2173. /*******************  Bit definition for SCB_HFSR register  *******************/
  2174. #define  SCB_HFSR_VECTTBL                    ((uint32_t)0x00000002)        /*!< Fault occurs because of vector table read on exception processing */
  2175. #define  SCB_HFSR_FORCED                     ((uint32_t)0x40000000)        /*!< Hard Fault activated when a configurable Fault was received and cannot activate */
  2176. #define  SCB_HFSR_DEBUGEVT                   ((uint32_t)0x80000000)        /*!< Fault related to debug */
  2177.  
  2178. /*******************  Bit definition for SCB_DFSR register  *******************/
  2179. #define  SCB_DFSR_HALTED                     ((uint32_t)0x00000001)        /*!< Halt request flag */
  2180. #define  SCB_DFSR_BKPT                       ((uint32_t)0x00000002)        /*!< BKPT flag */
  2181. #define  SCB_DFSR_DWTTRAP                    ((uint32_t)0x00000004)        /*!< Data Watchpoint and Trace (DWT) flag */
  2182. #define  SCB_DFSR_VCATCH                     ((uint32_t)0x00000008)        /*!< Vector catch flag */
  2183. #define  SCB_DFSR_EXTERNAL                   ((uint32_t)0x00000010)        /*!< External debug request flag */
  2184.  
  2185. /*******************  Bit definition for SCB_MMFAR register  ******************/
  2186. #define  SCB_MMFAR_ADDRESS                   ((uint32_t)0xFFFFFFFF)        /*!< Mem Manage fault address field */
  2187.  
  2188. /*******************  Bit definition for SCB_BFAR register  *******************/
  2189. #define  SCB_BFAR_ADDRESS                    ((uint32_t)0xFFFFFFFF)        /*!< Bus fault address field */
  2190.  
  2191. /*******************  Bit definition for SCB_afsr register  *******************/
  2192. #define  SCB_AFSR_IMPDEF                     ((uint32_t)0xFFFFFFFF)        /*!< Implementation defined */
  2193.  
  2194. /******************************************************************************/
  2195. /*                                                                            */
  2196. /*                    External Interrupt/Event Controller                     */
  2197. /*                                                                            */
  2198. /******************************************************************************/
  2199.  
  2200. /*******************  Bit definition for EXTI_IMR register  *******************/
  2201. #define  EXTI_IMR_MR0                        ((uint32_t)0x00000001)        /*!< Interrupt Mask on line 0 */
  2202. #define  EXTI_IMR_MR1                        ((uint32_t)0x00000002)        /*!< Interrupt Mask on line 1 */
  2203. #define  EXTI_IMR_MR2                        ((uint32_t)0x00000004)        /*!< Interrupt Mask on line 2 */
  2204. #define  EXTI_IMR_MR3                        ((uint32_t)0x00000008)        /*!< Interrupt Mask on line 3 */
  2205. #define  EXTI_IMR_MR4                        ((uint32_t)0x00000010)        /*!< Interrupt Mask on line 4 */
  2206. #define  EXTI_IMR_MR5                        ((uint32_t)0x00000020)        /*!< Interrupt Mask on line 5 */
  2207. #define  EXTI_IMR_MR6                        ((uint32_t)0x00000040)        /*!< Interrupt Mask on line 6 */
  2208. #define  EXTI_IMR_MR7                        ((uint32_t)0x00000080)        /*!< Interrupt Mask on line 7 */
  2209. #define  EXTI_IMR_MR8                        ((uint32_t)0x00000100)        /*!< Interrupt Mask on line 8 */
  2210. #define  EXTI_IMR_MR9                        ((uint32_t)0x00000200)        /*!< Interrupt Mask on line 9 */
  2211. #define  EXTI_IMR_MR10                       ((uint32_t)0x00000400)        /*!< Interrupt Mask on line 10 */
  2212. #define  EXTI_IMR_MR11                       ((uint32_t)0x00000800)        /*!< Interrupt Mask on line 11 */
  2213. #define  EXTI_IMR_MR12                       ((uint32_t)0x00001000)        /*!< Interrupt Mask on line 12 */
  2214. #define  EXTI_IMR_MR13                       ((uint32_t)0x00002000)        /*!< Interrupt Mask on line 13 */
  2215. #define  EXTI_IMR_MR14                       ((uint32_t)0x00004000)        /*!< Interrupt Mask on line 14 */
  2216. #define  EXTI_IMR_MR15                       ((uint32_t)0x00008000)        /*!< Interrupt Mask on line 15 */
  2217. #define  EXTI_IMR_MR16                       ((uint32_t)0x00010000)        /*!< Interrupt Mask on line 16 */
  2218. #define  EXTI_IMR_MR17                       ((uint32_t)0x00020000)        /*!< Interrupt Mask on line 17 */
  2219. #define  EXTI_IMR_MR18                       ((uint32_t)0x00040000)        /*!< Interrupt Mask on line 18 */
  2220. #define  EXTI_IMR_MR19                       ((uint32_t)0x00080000)        /*!< Interrupt Mask on line 19 */
  2221.  
  2222. /*******************  Bit definition for EXTI_EMR register  *******************/
  2223. #define  EXTI_EMR_MR0                        ((uint32_t)0x00000001)        /*!< Event Mask on line 0 */
  2224. #define  EXTI_EMR_MR1                        ((uint32_t)0x00000002)        /*!< Event Mask on line 1 */
  2225. #define  EXTI_EMR_MR2                        ((uint32_t)0x00000004)        /*!< Event Mask on line 2 */
  2226. #define  EXTI_EMR_MR3                        ((uint32_t)0x00000008)        /*!< Event Mask on line 3 */
  2227. #define  EXTI_EMR_MR4                        ((uint32_t)0x00000010)        /*!< Event Mask on line 4 */
  2228. #define  EXTI_EMR_MR5                        ((uint32_t)0x00000020)        /*!< Event Mask on line 5 */
  2229. #define  EXTI_EMR_MR6                        ((uint32_t)0x00000040)        /*!< Event Mask on line 6 */
  2230. #define  EXTI_EMR_MR7                        ((uint32_t)0x00000080)        /*!< Event Mask on line 7 */
  2231. #define  EXTI_EMR_MR8                        ((uint32_t)0x00000100)        /*!< Event Mask on line 8 */
  2232. #define  EXTI_EMR_MR9                        ((uint32_t)0x00000200)        /*!< Event Mask on line 9 */
  2233. #define  EXTI_EMR_MR10                       ((uint32_t)0x00000400)        /*!< Event Mask on line 10 */
  2234. #define  EXTI_EMR_MR11                       ((uint32_t)0x00000800)        /*!< Event Mask on line 11 */
  2235. #define  EXTI_EMR_MR12                       ((uint32_t)0x00001000)        /*!< Event Mask on line 12 */
  2236. #define  EXTI_EMR_MR13                       ((uint32_t)0x00002000)        /*!< Event Mask on line 13 */
  2237. #define  EXTI_EMR_MR14                       ((uint32_t)0x00004000)        /*!< Event Mask on line 14 */
  2238. #define  EXTI_EMR_MR15                       ((uint32_t)0x00008000)        /*!< Event Mask on line 15 */
  2239. #define  EXTI_EMR_MR16                       ((uint32_t)0x00010000)        /*!< Event Mask on line 16 */
  2240. #define  EXTI_EMR_MR17                       ((uint32_t)0x00020000)        /*!< Event Mask on line 17 */
  2241. #define  EXTI_EMR_MR18                       ((uint32_t)0x00040000)        /*!< Event Mask on line 18 */
  2242. #define  EXTI_EMR_MR19                       ((uint32_t)0x00080000)        /*!< Event Mask on line 19 */
  2243.  
  2244. /******************  Bit definition for EXTI_RTSR register  *******************/
  2245. #define  EXTI_RTSR_TR0                       ((uint32_t)0x00000001)        /*!< Rising trigger event configuration bit of line 0 */
  2246. #define  EXTI_RTSR_TR1                       ((uint32_t)0x00000002)        /*!< Rising trigger event configuration bit of line 1 */
  2247. #define  EXTI_RTSR_TR2                       ((uint32_t)0x00000004)        /*!< Rising trigger event configuration bit of line 2 */
  2248. #define  EXTI_RTSR_TR3                       ((uint32_t)0x00000008)        /*!< Rising trigger event configuration bit of line 3 */
  2249. #define  EXTI_RTSR_TR4                       ((uint32_t)0x00000010)        /*!< Rising trigger event configuration bit of line 4 */
  2250. #define  EXTI_RTSR_TR5                       ((uint32_t)0x00000020)        /*!< Rising trigger event configuration bit of line 5 */
  2251. #define  EXTI_RTSR_TR6                       ((uint32_t)0x00000040)        /*!< Rising trigger event configuration bit of line 6 */
  2252. #define  EXTI_RTSR_TR7                       ((uint32_t)0x00000080)        /*!< Rising trigger event configuration bit of line 7 */
  2253. #define  EXTI_RTSR_TR8                       ((uint32_t)0x00000100)        /*!< Rising trigger event configuration bit of line 8 */
  2254. #define  EXTI_RTSR_TR9                       ((uint32_t)0x00000200)        /*!< Rising trigger event configuration bit of line 9 */
  2255. #define  EXTI_RTSR_TR10                      ((uint32_t)0x00000400)        /*!< Rising trigger event configuration bit of line 10 */
  2256. #define  EXTI_RTSR_TR11                      ((uint32_t)0x00000800)        /*!< Rising trigger event configuration bit of line 11 */
  2257. #define  EXTI_RTSR_TR12                      ((uint32_t)0x00001000)        /*!< Rising trigger event configuration bit of line 12 */
  2258. #define  EXTI_RTSR_TR13                      ((uint32_t)0x00002000)        /*!< Rising trigger event configuration bit of line 13 */
  2259. #define  EXTI_RTSR_TR14                      ((uint32_t)0x00004000)        /*!< Rising trigger event configuration bit of line 14 */
  2260. #define  EXTI_RTSR_TR15                      ((uint32_t)0x00008000)        /*!< Rising trigger event configuration bit of line 15 */
  2261. #define  EXTI_RTSR_TR16                      ((uint32_t)0x00010000)        /*!< Rising trigger event configuration bit of line 16 */
  2262. #define  EXTI_RTSR_TR17                      ((uint32_t)0x00020000)        /*!< Rising trigger event configuration bit of line 17 */
  2263. #define  EXTI_RTSR_TR18                      ((uint32_t)0x00040000)        /*!< Rising trigger event configuration bit of line 18 */
  2264. #define  EXTI_RTSR_TR19                      ((uint32_t)0x00080000)        /*!< Rising trigger event configuration bit of line 19 */
  2265.  
  2266. /******************  Bit definition for EXTI_FTSR register  *******************/
  2267. #define  EXTI_FTSR_TR0                       ((uint32_t)0x00000001)        /*!< Falling trigger event configuration bit of line 0 */
  2268. #define  EXTI_FTSR_TR1                       ((uint32_t)0x00000002)        /*!< Falling trigger event configuration bit of line 1 */
  2269. #define  EXTI_FTSR_TR2                       ((uint32_t)0x00000004)        /*!< Falling trigger event configuration bit of line 2 */
  2270. #define  EXTI_FTSR_TR3                       ((uint32_t)0x00000008)        /*!< Falling trigger event configuration bit of line 3 */
  2271. #define  EXTI_FTSR_TR4                       ((uint32_t)0x00000010)        /*!< Falling trigger event configuration bit of line 4 */
  2272. #define  EXTI_FTSR_TR5                       ((uint32_t)0x00000020)        /*!< Falling trigger event configuration bit of line 5 */
  2273. #define  EXTI_FTSR_TR6                       ((uint32_t)0x00000040)        /*!< Falling trigger event configuration bit of line 6 */
  2274. #define  EXTI_FTSR_TR7                       ((uint32_t)0x00000080)        /*!< Falling trigger event configuration bit of line 7 */
  2275. #define  EXTI_FTSR_TR8                       ((uint32_t)0x00000100)        /*!< Falling trigger event configuration bit of line 8 */
  2276. #define  EXTI_FTSR_TR9                       ((uint32_t)0x00000200)        /*!< Falling trigger event configuration bit of line 9 */
  2277. #define  EXTI_FTSR_TR10                      ((uint32_t)0x00000400)        /*!< Falling trigger event configuration bit of line 10 */
  2278. #define  EXTI_FTSR_TR11                      ((uint32_t)0x00000800)        /*!< Falling trigger event configuration bit of line 11 */
  2279. #define  EXTI_FTSR_TR12                      ((uint32_t)0x00001000)        /*!< Falling trigger event configuration bit of line 12 */
  2280. #define  EXTI_FTSR_TR13                      ((uint32_t)0x00002000)        /*!< Falling trigger event configuration bit of line 13 */
  2281. #define  EXTI_FTSR_TR14                      ((uint32_t)0x00004000)        /*!< Falling trigger event configuration bit of line 14 */
  2282. #define  EXTI_FTSR_TR15                      ((uint32_t)0x00008000)        /*!< Falling trigger event configuration bit of line 15 */
  2283. #define  EXTI_FTSR_TR16                      ((uint32_t)0x00010000)        /*!< Falling trigger event configuration bit of line 16 */
  2284. #define  EXTI_FTSR_TR17                      ((uint32_t)0x00020000)        /*!< Falling trigger event configuration bit of line 17 */
  2285. #define  EXTI_FTSR_TR18                      ((uint32_t)0x00040000)        /*!< Falling trigger event configuration bit of line 18 */
  2286. #define  EXTI_FTSR_TR19                      ((uint32_t)0x00080000)        /*!< Falling trigger event configuration bit of line 19 */
  2287.  
  2288. /******************  Bit definition for EXTI_SWIER register  ******************/
  2289. #define  EXTI_SWIER_SWIER0                   ((uint32_t)0x00000001)        /*!< Software Interrupt on line 0 */
  2290. #define  EXTI_SWIER_SWIER1                   ((uint32_t)0x00000002)        /*!< Software Interrupt on line 1 */
  2291. #define  EXTI_SWIER_SWIER2                   ((uint32_t)0x00000004)        /*!< Software Interrupt on line 2 */
  2292. #define  EXTI_SWIER_SWIER3                   ((uint32_t)0x00000008)        /*!< Software Interrupt on line 3 */
  2293. #define  EXTI_SWIER_SWIER4                   ((uint32_t)0x00000010)        /*!< Software Interrupt on line 4 */
  2294. #define  EXTI_SWIER_SWIER5                   ((uint32_t)0x00000020)        /*!< Software Interrupt on line 5 */
  2295. #define  EXTI_SWIER_SWIER6                   ((uint32_t)0x00000040)        /*!< Software Interrupt on line 6 */
  2296. #define  EXTI_SWIER_SWIER7                   ((uint32_t)0x00000080)        /*!< Software Interrupt on line 7 */
  2297. #define  EXTI_SWIER_SWIER8                   ((uint32_t)0x00000100)        /*!< Software Interrupt on line 8 */
  2298. #define  EXTI_SWIER_SWIER9                   ((uint32_t)0x00000200)        /*!< Software Interrupt on line 9 */
  2299. #define  EXTI_SWIER_SWIER10                  ((uint32_t)0x00000400)        /*!< Software Interrupt on line 10 */
  2300. #define  EXTI_SWIER_SWIER11                  ((uint32_t)0x00000800)        /*!< Software Interrupt on line 11 */
  2301. #define  EXTI_SWIER_SWIER12                  ((uint32_t)0x00001000)        /*!< Software Interrupt on line 12 */
  2302. #define  EXTI_SWIER_SWIER13                  ((uint32_t)0x00002000)        /*!< Software Interrupt on line 13 */
  2303. #define  EXTI_SWIER_SWIER14                  ((uint32_t)0x00004000)        /*!< Software Interrupt on line 14 */
  2304. #define  EXTI_SWIER_SWIER15                  ((uint32_t)0x00008000)        /*!< Software Interrupt on line 15 */
  2305. #define  EXTI_SWIER_SWIER16                  ((uint32_t)0x00010000)        /*!< Software Interrupt on line 16 */
  2306. #define  EXTI_SWIER_SWIER17                  ((uint32_t)0x00020000)        /*!< Software Interrupt on line 17 */
  2307. #define  EXTI_SWIER_SWIER18                  ((uint32_t)0x00040000)        /*!< Software Interrupt on line 18 */
  2308. #define  EXTI_SWIER_SWIER19                  ((uint32_t)0x00080000)        /*!< Software Interrupt on line 19 */
  2309.  
  2310. /*******************  Bit definition for EXTI_PR register  ********************/
  2311. #define  EXTI_PR_PR0                         ((uint32_t)0x00000001)        /*!< Pending bit for line 0 */
  2312. #define  EXTI_PR_PR1                         ((uint32_t)0x00000002)        /*!< Pending bit for line 1 */
  2313. #define  EXTI_PR_PR2                         ((uint32_t)0x00000004)        /*!< Pending bit for line 2 */
  2314. #define  EXTI_PR_PR3                         ((uint32_t)0x00000008)        /*!< Pending bit for line 3 */
  2315. #define  EXTI_PR_PR4                         ((uint32_t)0x00000010)        /*!< Pending bit for line 4 */
  2316. #define  EXTI_PR_PR5                         ((uint32_t)0x00000020)        /*!< Pending bit for line 5 */
  2317. #define  EXTI_PR_PR6                         ((uint32_t)0x00000040)        /*!< Pending bit for line 6 */
  2318. #define  EXTI_PR_PR7                         ((uint32_t)0x00000080)        /*!< Pending bit for line 7 */
  2319. #define  EXTI_PR_PR8                         ((uint32_t)0x00000100)        /*!< Pending bit for line 8 */
  2320. #define  EXTI_PR_PR9                         ((uint32_t)0x00000200)        /*!< Pending bit for line 9 */
  2321. #define  EXTI_PR_PR10                        ((uint32_t)0x00000400)        /*!< Pending bit for line 10 */
  2322. #define  EXTI_PR_PR11                        ((uint32_t)0x00000800)        /*!< Pending bit for line 11 */
  2323. #define  EXTI_PR_PR12                        ((uint32_t)0x00001000)        /*!< Pending bit for line 12 */
  2324. #define  EXTI_PR_PR13                        ((uint32_t)0x00002000)        /*!< Pending bit for line 13 */
  2325. #define  EXTI_PR_PR14                        ((uint32_t)0x00004000)        /*!< Pending bit for line 14 */
  2326. #define  EXTI_PR_PR15                        ((uint32_t)0x00008000)        /*!< Pending bit for line 15 */
  2327. #define  EXTI_PR_PR16                        ((uint32_t)0x00010000)        /*!< Pending bit for line 16 */
  2328. #define  EXTI_PR_PR17                        ((uint32_t)0x00020000)        /*!< Pending bit for line 17 */
  2329. #define  EXTI_PR_PR18                        ((uint32_t)0x00040000)        /*!< Pending bit for line 18 */
  2330. #define  EXTI_PR_PR19                        ((uint32_t)0x00080000)        /*!< Pending bit for line 19 */
  2331.  
  2332. /******************************************************************************/
  2333. /*                                                                            */
  2334. /*                             DMA Controller                                 */
  2335. /*                                                                            */
  2336. /******************************************************************************/
  2337.  
  2338. /*******************  Bit definition for DMA_ISR register  ********************/
  2339. #define  DMA_ISR_GIF1                        ((uint32_t)0x00000001)        /*!< Channel 1 Global interrupt flag */
  2340. #define  DMA_ISR_TCIF1                       ((uint32_t)0x00000002)        /*!< Channel 1 Transfer Complete flag */
  2341. #define  DMA_ISR_HTIF1                       ((uint32_t)0x00000004)        /*!< Channel 1 Half Transfer flag */
  2342. #define  DMA_ISR_TEIF1                       ((uint32_t)0x00000008)        /*!< Channel 1 Transfer Error flag */
  2343. #define  DMA_ISR_GIF2                        ((uint32_t)0x00000010)        /*!< Channel 2 Global interrupt flag */
  2344. #define  DMA_ISR_TCIF2                       ((uint32_t)0x00000020)        /*!< Channel 2 Transfer Complete flag */
  2345. #define  DMA_ISR_HTIF2                       ((uint32_t)0x00000040)        /*!< Channel 2 Half Transfer flag */
  2346. #define  DMA_ISR_TEIF2                       ((uint32_t)0x00000080)        /*!< Channel 2 Transfer Error flag */
  2347. #define  DMA_ISR_GIF3                        ((uint32_t)0x00000100)        /*!< Channel 3 Global interrupt flag */
  2348. #define  DMA_ISR_TCIF3                       ((uint32_t)0x00000200)        /*!< Channel 3 Transfer Complete flag */
  2349. #define  DMA_ISR_HTIF3                       ((uint32_t)0x00000400)        /*!< Channel 3 Half Transfer flag */
  2350. #define  DMA_ISR_TEIF3                       ((uint32_t)0x00000800)        /*!< Channel 3 Transfer Error flag */
  2351. #define  DMA_ISR_GIF4                        ((uint32_t)0x00001000)        /*!< Channel 4 Global interrupt flag */
  2352. #define  DMA_ISR_TCIF4                       ((uint32_t)0x00002000)        /*!< Channel 4 Transfer Complete flag */
  2353. #define  DMA_ISR_HTIF4                       ((uint32_t)0x00004000)        /*!< Channel 4 Half Transfer flag */
  2354. #define  DMA_ISR_TEIF4                       ((uint32_t)0x00008000)        /*!< Channel 4 Transfer Error flag */
  2355. #define  DMA_ISR_GIF5                        ((uint32_t)0x00010000)        /*!< Channel 5 Global interrupt flag */
  2356. #define  DMA_ISR_TCIF5                       ((uint32_t)0x00020000)        /*!< Channel 5 Transfer Complete flag */
  2357. #define  DMA_ISR_HTIF5                       ((uint32_t)0x00040000)        /*!< Channel 5 Half Transfer flag */
  2358. #define  DMA_ISR_TEIF5                       ((uint32_t)0x00080000)        /*!< Channel 5 Transfer Error flag */
  2359. #define  DMA_ISR_GIF6                        ((uint32_t)0x00100000)        /*!< Channel 6 Global interrupt flag */
  2360. #define  DMA_ISR_TCIF6                       ((uint32_t)0x00200000)        /*!< Channel 6 Transfer Complete flag */
  2361. #define  DMA_ISR_HTIF6                       ((uint32_t)0x00400000)        /*!< Channel 6 Half Transfer flag */
  2362. #define  DMA_ISR_TEIF6                       ((uint32_t)0x00800000)        /*!< Channel 6 Transfer Error flag */
  2363. #define  DMA_ISR_GIF7                        ((uint32_t)0x01000000)        /*!< Channel 7 Global interrupt flag */
  2364. #define  DMA_ISR_TCIF7                       ((uint32_t)0x02000000)        /*!< Channel 7 Transfer Complete flag */
  2365. #define  DMA_ISR_HTIF7                       ((uint32_t)0x04000000)        /*!< Channel 7 Half Transfer flag */
  2366. #define  DMA_ISR_TEIF7                       ((uint32_t)0x08000000)        /*!< Channel 7 Transfer Error flag */
  2367.  
  2368. /*******************  Bit definition for DMA_IFCR register  *******************/
  2369. #define  DMA_IFCR_CGIF1                      ((uint32_t)0x00000001)        /*!< Channel 1 Global interrupt clear */
  2370. #define  DMA_IFCR_CTCIF1                     ((uint32_t)0x00000002)        /*!< Channel 1 Transfer Complete clear */
  2371. #define  DMA_IFCR_CHTIF1                     ((uint32_t)0x00000004)        /*!< Channel 1 Half Transfer clear */
  2372. #define  DMA_IFCR_CTEIF1                     ((uint32_t)0x00000008)        /*!< Channel 1 Transfer Error clear */
  2373. #define  DMA_IFCR_CGIF2                      ((uint32_t)0x00000010)        /*!< Channel 2 Global interrupt clear */
  2374. #define  DMA_IFCR_CTCIF2                     ((uint32_t)0x00000020)        /*!< Channel 2 Transfer Complete clear */
  2375. #define  DMA_IFCR_CHTIF2                     ((uint32_t)0x00000040)        /*!< Channel 2 Half Transfer clear */
  2376. #define  DMA_IFCR_CTEIF2                     ((uint32_t)0x00000080)        /*!< Channel 2 Transfer Error clear */
  2377. #define  DMA_IFCR_CGIF3                      ((uint32_t)0x00000100)        /*!< Channel 3 Global interrupt clear */
  2378. #define  DMA_IFCR_CTCIF3                     ((uint32_t)0x00000200)        /*!< Channel 3 Transfer Complete clear */
  2379. #define  DMA_IFCR_CHTIF3                     ((uint32_t)0x00000400)        /*!< Channel 3 Half Transfer clear */
  2380. #define  DMA_IFCR_CTEIF3                     ((uint32_t)0x00000800)        /*!< Channel 3 Transfer Error clear */
  2381. #define  DMA_IFCR_CGIF4                      ((uint32_t)0x00001000)        /*!< Channel 4 Global interrupt clear */
  2382. #define  DMA_IFCR_CTCIF4                     ((uint32_t)0x00002000)        /*!< Channel 4 Transfer Complete clear */
  2383. #define  DMA_IFCR_CHTIF4                     ((uint32_t)0x00004000)        /*!< Channel 4 Half Transfer clear */
  2384. #define  DMA_IFCR_CTEIF4                     ((uint32_t)0x00008000)        /*!< Channel 4 Transfer Error clear */
  2385. #define  DMA_IFCR_CGIF5                      ((uint32_t)0x00010000)        /*!< Channel 5 Global interrupt clear */
  2386. #define  DMA_IFCR_CTCIF5                     ((uint32_t)0x00020000)        /*!< Channel 5 Transfer Complete clear */
  2387. #define  DMA_IFCR_CHTIF5                     ((uint32_t)0x00040000)        /*!< Channel 5 Half Transfer clear */
  2388. #define  DMA_IFCR_CTEIF5                     ((uint32_t)0x00080000)        /*!< Channel 5 Transfer Error clear */
  2389. #define  DMA_IFCR_CGIF6                      ((uint32_t)0x00100000)        /*!< Channel 6 Global interrupt clear */
  2390. #define  DMA_IFCR_CTCIF6                     ((uint32_t)0x00200000)        /*!< Channel 6 Transfer Complete clear */
  2391. #define  DMA_IFCR_CHTIF6                     ((uint32_t)0x00400000)        /*!< Channel 6 Half Transfer clear */
  2392. #define  DMA_IFCR_CTEIF6                     ((uint32_t)0x00800000)        /*!< Channel 6 Transfer Error clear */
  2393. #define  DMA_IFCR_CGIF7                      ((uint32_t)0x01000000)        /*!< Channel 7 Global interrupt clear */
  2394. #define  DMA_IFCR_CTCIF7                     ((uint32_t)0x02000000)        /*!< Channel 7 Transfer Complete clear */
  2395. #define  DMA_IFCR_CHTIF7                     ((uint32_t)0x04000000)        /*!< Channel 7 Half Transfer clear */
  2396. #define  DMA_IFCR_CTEIF7                     ((uint32_t)0x08000000)        /*!< Channel 7 Transfer Error clear */
  2397.  
  2398. /*******************  Bit definition for DMA_CCR register   *******************/
  2399. #define  DMA_CCR_EN                          ((uint32_t)0x00000001)        /*!< Channel enable */
  2400. #define  DMA_CCR_TCIE                        ((uint32_t)0x00000002)        /*!< Transfer complete interrupt enable */
  2401. #define  DMA_CCR_HTIE                        ((uint32_t)0x00000004)        /*!< Half Transfer interrupt enable */
  2402. #define  DMA_CCR_TEIE                        ((uint32_t)0x00000008)        /*!< Transfer error interrupt enable */
  2403. #define  DMA_CCR_DIR                         ((uint32_t)0x00000010)        /*!< Data transfer direction */
  2404. #define  DMA_CCR_CIRC                        ((uint32_t)0x00000020)        /*!< Circular mode */
  2405. #define  DMA_CCR_PINC                        ((uint32_t)0x00000040)        /*!< Peripheral increment mode */
  2406. #define  DMA_CCR_MINC                        ((uint32_t)0x00000080)        /*!< Memory increment mode */
  2407.  
  2408. #define  DMA_CCR_PSIZE                       ((uint32_t)0x00000300)        /*!< PSIZE[1:0] bits (Peripheral size) */
  2409. #define  DMA_CCR_PSIZE_0                     ((uint32_t)0x00000100)        /*!< Bit 0 */
  2410. #define  DMA_CCR_PSIZE_1                     ((uint32_t)0x00000200)        /*!< Bit 1 */
  2411.  
  2412. #define  DMA_CCR_MSIZE                       ((uint32_t)0x00000C00)        /*!< MSIZE[1:0] bits (Memory size) */
  2413. #define  DMA_CCR_MSIZE_0                     ((uint32_t)0x00000400)        /*!< Bit 0 */
  2414. #define  DMA_CCR_MSIZE_1                     ((uint32_t)0x00000800)        /*!< Bit 1 */
  2415.  
  2416. #define  DMA_CCR_PL                          ((uint32_t)0x00003000)        /*!< PL[1:0] bits(Channel Priority level) */
  2417. #define  DMA_CCR_PL_0                        ((uint32_t)0x00001000)        /*!< Bit 0 */
  2418. #define  DMA_CCR_PL_1                        ((uint32_t)0x00002000)        /*!< Bit 1 */
  2419.  
  2420. #define  DMA_CCR_MEM2MEM                     ((uint32_t)0x00004000)        /*!< Memory to memory mode */
  2421.  
  2422. /******************  Bit definition for DMA_CNDTR  register  ******************/
  2423. #define  DMA_CNDTR_NDT                       ((uint32_t)0x0000FFFF)            /*!< Number of data to Transfer */
  2424.  
  2425. /******************  Bit definition for DMA_CPAR  register  *******************/
  2426. #define  DMA_CPAR_PA                         ((uint32_t)0xFFFFFFFF)        /*!< Peripheral Address */
  2427.  
  2428. /******************  Bit definition for DMA_CMAR  register  *******************/
  2429. #define  DMA_CMAR_MA                         ((uint32_t)0xFFFFFFFF)        /*!< Memory Address */
  2430.  
  2431. /******************************************************************************/
  2432. /*                                                                            */
  2433. /*                        Analog to Digital Converter                         */
  2434. /*                                                                            */
  2435. /******************************************************************************/
  2436.  
  2437. /********************  Bit definition for ADC_SR register  ********************/
  2438. #define  ADC_SR_AWD                          ((uint32_t)0x00000001)        /*!< Analog watchdog flag */
  2439. #define  ADC_SR_EOC                          ((uint32_t)0x00000002)        /*!< End of conversion */
  2440. #define  ADC_SR_JEOC                         ((uint32_t)0x00000004)        /*!< Injected channel end of conversion */
  2441. #define  ADC_SR_JSTRT                        ((uint32_t)0x00000008)        /*!< Injected channel Start flag */
  2442. #define  ADC_SR_STRT                         ((uint32_t)0x00000010)        /*!< Regular channel Start flag */
  2443.  
  2444. /*******************  Bit definition for ADC_CR1 register  ********************/
  2445. #define  ADC_CR1_AWDCH                       ((uint32_t)0x0000001F)        /*!< AWDCH[4:0] bits (Analog watchdog channel select bits) */
  2446. #define  ADC_CR1_AWDCH_0                     ((uint32_t)0x00000001)        /*!< Bit 0 */
  2447. #define  ADC_CR1_AWDCH_1                     ((uint32_t)0x00000002)        /*!< Bit 1 */
  2448. #define  ADC_CR1_AWDCH_2                     ((uint32_t)0x00000004)        /*!< Bit 2 */
  2449. #define  ADC_CR1_AWDCH_3                     ((uint32_t)0x00000008)        /*!< Bit 3 */
  2450. #define  ADC_CR1_AWDCH_4                     ((uint32_t)0x00000010)        /*!< Bit 4 */
  2451.  
  2452. #define  ADC_CR1_EOCIE                       ((uint32_t)0x00000020)        /*!< Interrupt enable for EOC */
  2453. #define  ADC_CR1_AWDIE                       ((uint32_t)0x00000040)        /*!< Analog Watchdog interrupt enable */
  2454. #define  ADC_CR1_JEOCIE                      ((uint32_t)0x00000080)        /*!< Interrupt enable for injected channels */
  2455. #define  ADC_CR1_SCAN                        ((uint32_t)0x00000100)        /*!< Scan mode */
  2456. #define  ADC_CR1_AWDSGL                      ((uint32_t)0x00000200)        /*!< Enable the watchdog on a single channel in scan mode */
  2457. #define  ADC_CR1_JAUTO                       ((uint32_t)0x00000400)        /*!< Automatic injected group conversion */
  2458. #define  ADC_CR1_DISCEN                      ((uint32_t)0x00000800)        /*!< Discontinuous mode on regular channels */
  2459. #define  ADC_CR1_JDISCEN                     ((uint32_t)0x00001000)        /*!< Discontinuous mode on injected channels */
  2460.  
  2461. #define  ADC_CR1_DISCNUM                     ((uint32_t)0x0000E000)        /*!< DISCNUM[2:0] bits (Discontinuous mode channel count) */
  2462. #define  ADC_CR1_DISCNUM_0                   ((uint32_t)0x00002000)        /*!< Bit 0 */
  2463. #define  ADC_CR1_DISCNUM_1                   ((uint32_t)0x00004000)        /*!< Bit 1 */
  2464. #define  ADC_CR1_DISCNUM_2                   ((uint32_t)0x00008000)        /*!< Bit 2 */
  2465.  
  2466. #define  ADC_CR1_JAWDEN                      ((uint32_t)0x00400000)        /*!< Analog watchdog enable on injected channels */
  2467. #define  ADC_CR1_AWDEN                       ((uint32_t)0x00800000)        /*!< Analog watchdog enable on regular channels */
  2468.  
  2469.  
  2470. /*******************  Bit definition for ADC_CR2 register  ********************/
  2471. #define  ADC_CR2_ADON                        ((uint32_t)0x00000001)        /*!< A/D Converter ON / OFF */
  2472. #define  ADC_CR2_CONT                        ((uint32_t)0x00000002)        /*!< Continuous Conversion */
  2473. #define  ADC_CR2_CAL                         ((uint32_t)0x00000004)        /*!< A/D Calibration */
  2474. #define  ADC_CR2_RSTCAL                      ((uint32_t)0x00000008)        /*!< Reset Calibration */
  2475. #define  ADC_CR2_DMA                         ((uint32_t)0x00000100)        /*!< Direct Memory access mode */
  2476. #define  ADC_CR2_ALIGN                       ((uint32_t)0x00000800)        /*!< Data Alignment */
  2477.  
  2478. #define  ADC_CR2_JEXTSEL                     ((uint32_t)0x00007000)        /*!< JEXTSEL[2:0] bits (External event select for injected group) */
  2479. #define  ADC_CR2_JEXTSEL_0                   ((uint32_t)0x00001000)        /*!< Bit 0 */
  2480. #define  ADC_CR2_JEXTSEL_1                   ((uint32_t)0x00002000)        /*!< Bit 1 */
  2481. #define  ADC_CR2_JEXTSEL_2                   ((uint32_t)0x00004000)        /*!< Bit 2 */
  2482.  
  2483. #define  ADC_CR2_JEXTTRIG                    ((uint32_t)0x00008000)        /*!< External Trigger Conversion mode for injected channels */
  2484.  
  2485. #define  ADC_CR2_EXTSEL                      ((uint32_t)0x000E0000)        /*!< EXTSEL[2:0] bits (External Event Select for regular group) */
  2486. #define  ADC_CR2_EXTSEL_0                    ((uint32_t)0x00020000)        /*!< Bit 0 */
  2487. #define  ADC_CR2_EXTSEL_1                    ((uint32_t)0x00040000)        /*!< Bit 1 */
  2488. #define  ADC_CR2_EXTSEL_2                    ((uint32_t)0x00080000)        /*!< Bit 2 */
  2489.  
  2490. #define  ADC_CR2_EXTTRIG                     ((uint32_t)0x00100000)        /*!< External Trigger Conversion mode for regular channels */
  2491. #define  ADC_CR2_JSWSTART                    ((uint32_t)0x00200000)        /*!< Start Conversion of injected channels */
  2492. #define  ADC_CR2_SWSTART                     ((uint32_t)0x00400000)        /*!< Start Conversion of regular channels */
  2493. #define  ADC_CR2_TSVREFE                     ((uint32_t)0x00800000)        /*!< Temperature Sensor and VREFINT Enable */
  2494.  
  2495. /******************  Bit definition for ADC_SMPR1 register  *******************/
  2496. #define  ADC_SMPR1_SMP10                     ((uint32_t)0x00000007)        /*!< SMP10[2:0] bits (Channel 10 Sample time selection) */
  2497. #define  ADC_SMPR1_SMP10_0                   ((uint32_t)0x00000001)        /*!< Bit 0 */
  2498. #define  ADC_SMPR1_SMP10_1                   ((uint32_t)0x00000002)        /*!< Bit 1 */
  2499. #define  ADC_SMPR1_SMP10_2                   ((uint32_t)0x00000004)        /*!< Bit 2 */
  2500.  
  2501. #define  ADC_SMPR1_SMP11                     ((uint32_t)0x00000038)        /*!< SMP11[2:0] bits (Channel 11 Sample time selection) */
  2502. #define  ADC_SMPR1_SMP11_0                   ((uint32_t)0x00000008)        /*!< Bit 0 */
  2503. #define  ADC_SMPR1_SMP11_1                   ((uint32_t)0x00000010)        /*!< Bit 1 */
  2504. #define  ADC_SMPR1_SMP11_2                   ((uint32_t)0x00000020)        /*!< Bit 2 */
  2505.  
  2506. #define  ADC_SMPR1_SMP12                     ((uint32_t)0x000001C0)        /*!< SMP12[2:0] bits (Channel 12 Sample time selection) */
  2507. #define  ADC_SMPR1_SMP12_0                   ((uint32_t)0x00000040)        /*!< Bit 0 */
  2508. #define  ADC_SMPR1_SMP12_1                   ((uint32_t)0x00000080)        /*!< Bit 1 */
  2509. #define  ADC_SMPR1_SMP12_2                   ((uint32_t)0x00000100)        /*!< Bit 2 */
  2510.  
  2511. #define  ADC_SMPR1_SMP13                     ((uint32_t)0x00000E00)        /*!< SMP13[2:0] bits (Channel 13 Sample time selection) */
  2512. #define  ADC_SMPR1_SMP13_0                   ((uint32_t)0x00000200)        /*!< Bit 0 */
  2513. #define  ADC_SMPR1_SMP13_1                   ((uint32_t)0x00000400)        /*!< Bit 1 */
  2514. #define  ADC_SMPR1_SMP13_2                   ((uint32_t)0x00000800)        /*!< Bit 2 */
  2515.  
  2516. #define  ADC_SMPR1_SMP14                     ((uint32_t)0x00007000)        /*!< SMP14[2:0] bits (Channel 14 Sample time selection) */
  2517. #define  ADC_SMPR1_SMP14_0                   ((uint32_t)0x00001000)        /*!< Bit 0 */
  2518. #define  ADC_SMPR1_SMP14_1                   ((uint32_t)0x00002000)        /*!< Bit 1 */
  2519. #define  ADC_SMPR1_SMP14_2                   ((uint32_t)0x00004000)        /*!< Bit 2 */
  2520.  
  2521. #define  ADC_SMPR1_SMP15                     ((uint32_t)0x00038000)        /*!< SMP15[2:0] bits (Channel 15 Sample time selection) */
  2522. #define  ADC_SMPR1_SMP15_0                   ((uint32_t)0x00008000)        /*!< Bit 0 */
  2523. #define  ADC_SMPR1_SMP15_1                   ((uint32_t)0x00010000)        /*!< Bit 1 */
  2524. #define  ADC_SMPR1_SMP15_2                   ((uint32_t)0x00020000)        /*!< Bit 2 */
  2525.  
  2526. #define  ADC_SMPR1_SMP16                     ((uint32_t)0x001C0000)        /*!< SMP16[2:0] bits (Channel 16 Sample time selection) */
  2527. #define  ADC_SMPR1_SMP16_0                   ((uint32_t)0x00040000)        /*!< Bit 0 */
  2528. #define  ADC_SMPR1_SMP16_1                   ((uint32_t)0x00080000)        /*!< Bit 1 */
  2529. #define  ADC_SMPR1_SMP16_2                   ((uint32_t)0x00100000)        /*!< Bit 2 */
  2530.  
  2531. #define  ADC_SMPR1_SMP17                     ((uint32_t)0x00E00000)        /*!< SMP17[2:0] bits (Channel 17 Sample time selection) */
  2532. #define  ADC_SMPR1_SMP17_0                   ((uint32_t)0x00200000)        /*!< Bit 0 */
  2533. #define  ADC_SMPR1_SMP17_1                   ((uint32_t)0x00400000)        /*!< Bit 1 */
  2534. #define  ADC_SMPR1_SMP17_2                   ((uint32_t)0x00800000)        /*!< Bit 2 */
  2535.  
  2536. /******************  Bit definition for ADC_SMPR2 register  *******************/
  2537. #define  ADC_SMPR2_SMP0                      ((uint32_t)0x00000007)        /*!< SMP0[2:0] bits (Channel 0 Sample time selection) */
  2538. #define  ADC_SMPR2_SMP0_0                    ((uint32_t)0x00000001)        /*!< Bit 0 */
  2539. #define  ADC_SMPR2_SMP0_1                    ((uint32_t)0x00000002)        /*!< Bit 1 */
  2540. #define  ADC_SMPR2_SMP0_2                    ((uint32_t)0x00000004)        /*!< Bit 2 */
  2541.  
  2542. #define  ADC_SMPR2_SMP1                      ((uint32_t)0x00000038)        /*!< SMP1[2:0] bits (Channel 1 Sample time selection) */
  2543. #define  ADC_SMPR2_SMP1_0                    ((uint32_t)0x00000008)        /*!< Bit 0 */
  2544. #define  ADC_SMPR2_SMP1_1                    ((uint32_t)0x00000010)        /*!< Bit 1 */
  2545. #define  ADC_SMPR2_SMP1_2                    ((uint32_t)0x00000020)        /*!< Bit 2 */
  2546.  
  2547. #define  ADC_SMPR2_SMP2                      ((uint32_t)0x000001C0)        /*!< SMP2[2:0] bits (Channel 2 Sample time selection) */
  2548. #define  ADC_SMPR2_SMP2_0                    ((uint32_t)0x00000040)        /*!< Bit 0 */
  2549. #define  ADC_SMPR2_SMP2_1                    ((uint32_t)0x00000080)        /*!< Bit 1 */
  2550. #define  ADC_SMPR2_SMP2_2                    ((uint32_t)0x00000100)        /*!< Bit 2 */
  2551.  
  2552. #define  ADC_SMPR2_SMP3                      ((uint32_t)0x00000E00)        /*!< SMP3[2:0] bits (Channel 3 Sample time selection) */
  2553. #define  ADC_SMPR2_SMP3_0                    ((uint32_t)0x00000200)        /*!< Bit 0 */
  2554. #define  ADC_SMPR2_SMP3_1                    ((uint32_t)0x00000400)        /*!< Bit 1 */
  2555. #define  ADC_SMPR2_SMP3_2                    ((uint32_t)0x00000800)        /*!< Bit 2 */
  2556.  
  2557. #define  ADC_SMPR2_SMP4                      ((uint32_t)0x00007000)        /*!< SMP4[2:0] bits (Channel 4 Sample time selection) */
  2558. #define  ADC_SMPR2_SMP4_0                    ((uint32_t)0x00001000)        /*!< Bit 0 */
  2559. #define  ADC_SMPR2_SMP4_1                    ((uint32_t)0x00002000)        /*!< Bit 1 */
  2560. #define  ADC_SMPR2_SMP4_2                    ((uint32_t)0x00004000)        /*!< Bit 2 */
  2561.  
  2562. #define  ADC_SMPR2_SMP5                      ((uint32_t)0x00038000)        /*!< SMP5[2:0] bits (Channel 5 Sample time selection) */
  2563. #define  ADC_SMPR2_SMP5_0                    ((uint32_t)0x00008000)        /*!< Bit 0 */
  2564. #define  ADC_SMPR2_SMP5_1                    ((uint32_t)0x00010000)        /*!< Bit 1 */
  2565. #define  ADC_SMPR2_SMP5_2                    ((uint32_t)0x00020000)        /*!< Bit 2 */
  2566.  
  2567. #define  ADC_SMPR2_SMP6                      ((uint32_t)0x001C0000)        /*!< SMP6[2:0] bits (Channel 6 Sample time selection) */
  2568. #define  ADC_SMPR2_SMP6_0                    ((uint32_t)0x00040000)        /*!< Bit 0 */
  2569. #define  ADC_SMPR2_SMP6_1                    ((uint32_t)0x00080000)        /*!< Bit 1 */
  2570. #define  ADC_SMPR2_SMP6_2                    ((uint32_t)0x00100000)        /*!< Bit 2 */
  2571.  
  2572. #define  ADC_SMPR2_SMP7                      ((uint32_t)0x00E00000)        /*!< SMP7[2:0] bits (Channel 7 Sample time selection) */
  2573. #define  ADC_SMPR2_SMP7_0                    ((uint32_t)0x00200000)        /*!< Bit 0 */
  2574. #define  ADC_SMPR2_SMP7_1                    ((uint32_t)0x00400000)        /*!< Bit 1 */
  2575. #define  ADC_SMPR2_SMP7_2                    ((uint32_t)0x00800000)        /*!< Bit 2 */
  2576.  
  2577. #define  ADC_SMPR2_SMP8                      ((uint32_t)0x07000000)        /*!< SMP8[2:0] bits (Channel 8 Sample time selection) */
  2578. #define  ADC_SMPR2_SMP8_0                    ((uint32_t)0x01000000)        /*!< Bit 0 */
  2579. #define  ADC_SMPR2_SMP8_1                    ((uint32_t)0x02000000)        /*!< Bit 1 */
  2580. #define  ADC_SMPR2_SMP8_2                    ((uint32_t)0x04000000)        /*!< Bit 2 */
  2581.  
  2582. #define  ADC_SMPR2_SMP9                      ((uint32_t)0x38000000)        /*!< SMP9[2:0] bits (Channel 9 Sample time selection) */
  2583. #define  ADC_SMPR2_SMP9_0                    ((uint32_t)0x08000000)        /*!< Bit 0 */
  2584. #define  ADC_SMPR2_SMP9_1                    ((uint32_t)0x10000000)        /*!< Bit 1 */
  2585. #define  ADC_SMPR2_SMP9_2                    ((uint32_t)0x20000000)        /*!< Bit 2 */
  2586.  
  2587. /******************  Bit definition for ADC_JOFR1 register  *******************/
  2588. #define  ADC_JOFR1_JOFFSET1                  ((uint32_t)0x00000FFF)        /*!< Data offset for injected channel 1 */
  2589.  
  2590. /******************  Bit definition for ADC_JOFR2 register  *******************/
  2591. #define  ADC_JOFR2_JOFFSET2                  ((uint32_t)0x00000FFF)        /*!< Data offset for injected channel 2 */
  2592.  
  2593. /******************  Bit definition for ADC_JOFR3 register  *******************/
  2594. #define  ADC_JOFR3_JOFFSET3                  ((uint32_t)0x00000FFF)        /*!< Data offset for injected channel 3 */
  2595.  
  2596. /******************  Bit definition for ADC_JOFR4 register  *******************/
  2597. #define  ADC_JOFR4_JOFFSET4                  ((uint32_t)0x00000FFF)        /*!< Data offset for injected channel 4 */
  2598.  
  2599. /*******************  Bit definition for ADC_HTR register  ********************/
  2600. #define  ADC_HTR_HT                          ((uint32_t)0x00000FFF)        /*!< Analog watchdog high threshold */
  2601.  
  2602. /*******************  Bit definition for ADC_LTR register  ********************/
  2603. #define  ADC_LTR_LT                          ((uint32_t)0x00000FFF)        /*!< Analog watchdog low threshold */
  2604.  
  2605. /*******************  Bit definition for ADC_SQR1 register  *******************/
  2606. #define  ADC_SQR1_SQ13                       ((uint32_t)0x0000001F)        /*!< SQ13[4:0] bits (13th conversion in regular sequence) */
  2607. #define  ADC_SQR1_SQ13_0                     ((uint32_t)0x00000001)        /*!< Bit 0 */
  2608. #define  ADC_SQR1_SQ13_1                     ((uint32_t)0x00000002)        /*!< Bit 1 */
  2609. #define  ADC_SQR1_SQ13_2                     ((uint32_t)0x00000004)        /*!< Bit 2 */
  2610. #define  ADC_SQR1_SQ13_3                     ((uint32_t)0x00000008)        /*!< Bit 3 */
  2611. #define  ADC_SQR1_SQ13_4                     ((uint32_t)0x00000010)        /*!< Bit 4 */
  2612.  
  2613. #define  ADC_SQR1_SQ14                       ((uint32_t)0x000003E0)        /*!< SQ14[4:0] bits (14th conversion in regular sequence) */
  2614. #define  ADC_SQR1_SQ14_0                     ((uint32_t)0x00000020)        /*!< Bit 0 */
  2615. #define  ADC_SQR1_SQ14_1                     ((uint32_t)0x00000040)        /*!< Bit 1 */
  2616. #define  ADC_SQR1_SQ14_2                     ((uint32_t)0x00000080)        /*!< Bit 2 */
  2617. #define  ADC_SQR1_SQ14_3                     ((uint32_t)0x00000100)        /*!< Bit 3 */
  2618. #define  ADC_SQR1_SQ14_4                     ((uint32_t)0x00000200)        /*!< Bit 4 */
  2619.  
  2620. #define  ADC_SQR1_SQ15                       ((uint32_t)0x00007C00)        /*!< SQ15[4:0] bits (15th conversion in regular sequence) */
  2621. #define  ADC_SQR1_SQ15_0                     ((uint32_t)0x00000400)        /*!< Bit 0 */
  2622. #define  ADC_SQR1_SQ15_1                     ((uint32_t)0x00000800)        /*!< Bit 1 */
  2623. #define  ADC_SQR1_SQ15_2                     ((uint32_t)0x00001000)        /*!< Bit 2 */
  2624. #define  ADC_SQR1_SQ15_3                     ((uint32_t)0x00002000)        /*!< Bit 3 */
  2625. #define  ADC_SQR1_SQ15_4                     ((uint32_t)0x00004000)        /*!< Bit 4 */
  2626.  
  2627. #define  ADC_SQR1_SQ16                       ((uint32_t)0x000F8000)        /*!< SQ16[4:0] bits (16th conversion in regular sequence) */
  2628. #define  ADC_SQR1_SQ16_0                     ((uint32_t)0x00008000)        /*!< Bit 0 */
  2629. #define  ADC_SQR1_SQ16_1                     ((uint32_t)0x00010000)        /*!< Bit 1 */
  2630. #define  ADC_SQR1_SQ16_2                     ((uint32_t)0x00020000)        /*!< Bit 2 */
  2631. #define  ADC_SQR1_SQ16_3                     ((uint32_t)0x00040000)        /*!< Bit 3 */
  2632. #define  ADC_SQR1_SQ16_4                     ((uint32_t)0x00080000)        /*!< Bit 4 */
  2633.  
  2634. #define  ADC_SQR1_L                          ((uint32_t)0x00F00000)        /*!< L[3:0] bits (Regular channel sequence length) */
  2635. #define  ADC_SQR1_L_0                        ((uint32_t)0x00100000)        /*!< Bit 0 */
  2636. #define  ADC_SQR1_L_1                        ((uint32_t)0x00200000)        /*!< Bit 1 */
  2637. #define  ADC_SQR1_L_2                        ((uint32_t)0x00400000)        /*!< Bit 2 */
  2638. #define  ADC_SQR1_L_3                        ((uint32_t)0x00800000)        /*!< Bit 3 */
  2639.  
  2640. /*******************  Bit definition for ADC_SQR2 register  *******************/
  2641. #define  ADC_SQR2_SQ7                        ((uint32_t)0x0000001F)        /*!< SQ7[4:0] bits (7th conversion in regular sequence) */
  2642. #define  ADC_SQR2_SQ7_0                      ((uint32_t)0x00000001)        /*!< Bit 0 */
  2643. #define  ADC_SQR2_SQ7_1                      ((uint32_t)0x00000002)        /*!< Bit 1 */
  2644. #define  ADC_SQR2_SQ7_2                      ((uint32_t)0x00000004)        /*!< Bit 2 */
  2645. #define  ADC_SQR2_SQ7_3                      ((uint32_t)0x00000008)        /*!< Bit 3 */
  2646. #define  ADC_SQR2_SQ7_4                      ((uint32_t)0x00000010)        /*!< Bit 4 */
  2647.  
  2648. #define  ADC_SQR2_SQ8                        ((uint32_t)0x000003E0)        /*!< SQ8[4:0] bits (8th conversion in regular sequence) */
  2649. #define  ADC_SQR2_SQ8_0                      ((uint32_t)0x00000020)        /*!< Bit 0 */
  2650. #define  ADC_SQR2_SQ8_1                      ((uint32_t)0x00000040)        /*!< Bit 1 */
  2651. #define  ADC_SQR2_SQ8_2                      ((uint32_t)0x00000080)        /*!< Bit 2 */
  2652. #define  ADC_SQR2_SQ8_3                      ((uint32_t)0x00000100)        /*!< Bit 3 */
  2653. #define  ADC_SQR2_SQ8_4                      ((uint32_t)0x00000200)        /*!< Bit 4 */
  2654.  
  2655. #define  ADC_SQR2_SQ9                        ((uint32_t)0x00007C00)        /*!< SQ9[4:0] bits (9th conversion in regular sequence) */
  2656. #define  ADC_SQR2_SQ9_0                      ((uint32_t)0x00000400)        /*!< Bit 0 */
  2657. #define  ADC_SQR2_SQ9_1                      ((uint32_t)0x00000800)        /*!< Bit 1 */
  2658. #define  ADC_SQR2_SQ9_2                      ((uint32_t)0x00001000)        /*!< Bit 2 */
  2659. #define  ADC_SQR2_SQ9_3                      ((uint32_t)0x00002000)        /*!< Bit 3 */
  2660. #define  ADC_SQR2_SQ9_4                      ((uint32_t)0x00004000)        /*!< Bit 4 */
  2661.  
  2662. #define  ADC_SQR2_SQ10                       ((uint32_t)0x000F8000)        /*!< SQ10[4:0] bits (10th conversion in regular sequence) */
  2663. #define  ADC_SQR2_SQ10_0                     ((uint32_t)0x00008000)        /*!< Bit 0 */
  2664. #define  ADC_SQR2_SQ10_1                     ((uint32_t)0x00010000)        /*!< Bit 1 */
  2665. #define  ADC_SQR2_SQ10_2                     ((uint32_t)0x00020000)        /*!< Bit 2 */
  2666. #define  ADC_SQR2_SQ10_3                     ((uint32_t)0x00040000)        /*!< Bit 3 */
  2667. #define  ADC_SQR2_SQ10_4                     ((uint32_t)0x00080000)        /*!< Bit 4 */
  2668.  
  2669. #define  ADC_SQR2_SQ11                       ((uint32_t)0x01F00000)        /*!< SQ11[4:0] bits (11th conversion in regular sequence) */
  2670. #define  ADC_SQR2_SQ11_0                     ((uint32_t)0x00100000)        /*!< Bit 0 */
  2671. #define  ADC_SQR2_SQ11_1                     ((uint32_t)0x00200000)        /*!< Bit 1 */
  2672. #define  ADC_SQR2_SQ11_2                     ((uint32_t)0x00400000)        /*!< Bit 2 */
  2673. #define  ADC_SQR2_SQ11_3                     ((uint32_t)0x00800000)        /*!< Bit 3 */
  2674. #define  ADC_SQR2_SQ11_4                     ((uint32_t)0x01000000)        /*!< Bit 4 */
  2675.  
  2676. #define  ADC_SQR2_SQ12                       ((uint32_t)0x3E000000)        /*!< SQ12[4:0] bits (12th conversion in regular sequence) */
  2677. #define  ADC_SQR2_SQ12_0                     ((uint32_t)0x02000000)        /*!< Bit 0 */
  2678. #define  ADC_SQR2_SQ12_1                     ((uint32_t)0x04000000)        /*!< Bit 1 */
  2679. #define  ADC_SQR2_SQ12_2                     ((uint32_t)0x08000000)        /*!< Bit 2 */
  2680. #define  ADC_SQR2_SQ12_3                     ((uint32_t)0x10000000)        /*!< Bit 3 */
  2681. #define  ADC_SQR2_SQ12_4                     ((uint32_t)0x20000000)        /*!< Bit 4 */
  2682.  
  2683. /*******************  Bit definition for ADC_SQR3 register  *******************/
  2684. #define  ADC_SQR3_SQ1                        ((uint32_t)0x0000001F)        /*!< SQ1[4:0] bits (1st conversion in regular sequence) */
  2685. #define  ADC_SQR3_SQ1_0                      ((uint32_t)0x00000001)        /*!< Bit 0 */
  2686. #define  ADC_SQR3_SQ1_1                      ((uint32_t)0x00000002)        /*!< Bit 1 */
  2687. #define  ADC_SQR3_SQ1_2                      ((uint32_t)0x00000004)        /*!< Bit 2 */
  2688. #define  ADC_SQR3_SQ1_3                      ((uint32_t)0x00000008)        /*!< Bit 3 */
  2689. #define  ADC_SQR3_SQ1_4                      ((uint32_t)0x00000010)        /*!< Bit 4 */
  2690.  
  2691. #define  ADC_SQR3_SQ2                        ((uint32_t)0x000003E0)        /*!< SQ2[4:0] bits (2nd conversion in regular sequence) */
  2692. #define  ADC_SQR3_SQ2_0                      ((uint32_t)0x00000020)        /*!< Bit 0 */
  2693. #define  ADC_SQR3_SQ2_1                      ((uint32_t)0x00000040)        /*!< Bit 1 */
  2694. #define  ADC_SQR3_SQ2_2                      ((uint32_t)0x00000080)        /*!< Bit 2 */
  2695. #define  ADC_SQR3_SQ2_3                      ((uint32_t)0x00000100)        /*!< Bit 3 */
  2696. #define  ADC_SQR3_SQ2_4                      ((uint32_t)0x00000200)        /*!< Bit 4 */
  2697.  
  2698. #define  ADC_SQR3_SQ3                        ((uint32_t)0x00007C00)        /*!< SQ3[4:0] bits (3rd conversion in regular sequence) */
  2699. #define  ADC_SQR3_SQ3_0                      ((uint32_t)0x00000400)        /*!< Bit 0 */
  2700. #define  ADC_SQR3_SQ3_1                      ((uint32_t)0x00000800)        /*!< Bit 1 */
  2701. #define  ADC_SQR3_SQ3_2                      ((uint32_t)0x00001000)        /*!< Bit 2 */
  2702. #define  ADC_SQR3_SQ3_3                      ((uint32_t)0x00002000)        /*!< Bit 3 */
  2703. #define  ADC_SQR3_SQ3_4                      ((uint32_t)0x00004000)        /*!< Bit 4 */
  2704.  
  2705. #define  ADC_SQR3_SQ4                        ((uint32_t)0x000F8000)        /*!< SQ4[4:0] bits (4th conversion in regular sequence) */
  2706. #define  ADC_SQR3_SQ4_0                      ((uint32_t)0x00008000)        /*!< Bit 0 */
  2707. #define  ADC_SQR3_SQ4_1                      ((uint32_t)0x00010000)        /*!< Bit 1 */
  2708. #define  ADC_SQR3_SQ4_2                      ((uint32_t)0x00020000)        /*!< Bit 2 */
  2709. #define  ADC_SQR3_SQ4_3                      ((uint32_t)0x00040000)        /*!< Bit 3 */
  2710. #define  ADC_SQR3_SQ4_4                      ((uint32_t)0x00080000)        /*!< Bit 4 */
  2711.  
  2712. #define  ADC_SQR3_SQ5                        ((uint32_t)0x01F00000)        /*!< SQ5[4:0] bits (5th conversion in regular sequence) */
  2713. #define  ADC_SQR3_SQ5_0                      ((uint32_t)0x00100000)        /*!< Bit 0 */
  2714. #define  ADC_SQR3_SQ5_1                      ((uint32_t)0x00200000)        /*!< Bit 1 */
  2715. #define  ADC_SQR3_SQ5_2                      ((uint32_t)0x00400000)        /*!< Bit 2 */
  2716. #define  ADC_SQR3_SQ5_3                      ((uint32_t)0x00800000)        /*!< Bit 3 */
  2717. #define  ADC_SQR3_SQ5_4                      ((uint32_t)0x01000000)        /*!< Bit 4 */
  2718.  
  2719. #define  ADC_SQR3_SQ6                        ((uint32_t)0x3E000000)        /*!< SQ6[4:0] bits (6th conversion in regular sequence) */
  2720. #define  ADC_SQR3_SQ6_0                      ((uint32_t)0x02000000)        /*!< Bit 0 */
  2721. #define  ADC_SQR3_SQ6_1                      ((uint32_t)0x04000000)        /*!< Bit 1 */
  2722. #define  ADC_SQR3_SQ6_2                      ((uint32_t)0x08000000)        /*!< Bit 2 */
  2723. #define  ADC_SQR3_SQ6_3                      ((uint32_t)0x10000000)        /*!< Bit 3 */
  2724. #define  ADC_SQR3_SQ6_4                      ((uint32_t)0x20000000)        /*!< Bit 4 */
  2725.  
  2726. /*******************  Bit definition for ADC_JSQR register  *******************/
  2727. #define  ADC_JSQR_JSQ1                       ((uint32_t)0x0000001F)        /*!< JSQ1[4:0] bits (1st conversion in injected sequence) */  
  2728. #define  ADC_JSQR_JSQ1_0                     ((uint32_t)0x00000001)        /*!< Bit 0 */
  2729. #define  ADC_JSQR_JSQ1_1                     ((uint32_t)0x00000002)        /*!< Bit 1 */
  2730. #define  ADC_JSQR_JSQ1_2                     ((uint32_t)0x00000004)        /*!< Bit 2 */
  2731. #define  ADC_JSQR_JSQ1_3                     ((uint32_t)0x00000008)        /*!< Bit 3 */
  2732. #define  ADC_JSQR_JSQ1_4                     ((uint32_t)0x00000010)        /*!< Bit 4 */
  2733.  
  2734. #define  ADC_JSQR_JSQ2                       ((uint32_t)0x000003E0)        /*!< JSQ2[4:0] bits (2nd conversion in injected sequence) */
  2735. #define  ADC_JSQR_JSQ2_0                     ((uint32_t)0x00000020)        /*!< Bit 0 */
  2736. #define  ADC_JSQR_JSQ2_1                     ((uint32_t)0x00000040)        /*!< Bit 1 */
  2737. #define  ADC_JSQR_JSQ2_2                     ((uint32_t)0x00000080)        /*!< Bit 2 */
  2738. #define  ADC_JSQR_JSQ2_3                     ((uint32_t)0x00000100)        /*!< Bit 3 */
  2739. #define  ADC_JSQR_JSQ2_4                     ((uint32_t)0x00000200)        /*!< Bit 4 */
  2740.  
  2741. #define  ADC_JSQR_JSQ3                       ((uint32_t)0x00007C00)        /*!< JSQ3[4:0] bits (3rd conversion in injected sequence) */
  2742. #define  ADC_JSQR_JSQ3_0                     ((uint32_t)0x00000400)        /*!< Bit 0 */
  2743. #define  ADC_JSQR_JSQ3_1                     ((uint32_t)0x00000800)        /*!< Bit 1 */
  2744. #define  ADC_JSQR_JSQ3_2                     ((uint32_t)0x00001000)        /*!< Bit 2 */
  2745. #define  ADC_JSQR_JSQ3_3                     ((uint32_t)0x00002000)        /*!< Bit 3 */
  2746. #define  ADC_JSQR_JSQ3_4                     ((uint32_t)0x00004000)        /*!< Bit 4 */
  2747.  
  2748. #define  ADC_JSQR_JSQ4                       ((uint32_t)0x000F8000)        /*!< JSQ4[4:0] bits (4th conversion in injected sequence) */
  2749. #define  ADC_JSQR_JSQ4_0                     ((uint32_t)0x00008000)        /*!< Bit 0 */
  2750. #define  ADC_JSQR_JSQ4_1                     ((uint32_t)0x00010000)        /*!< Bit 1 */
  2751. #define  ADC_JSQR_JSQ4_2                     ((uint32_t)0x00020000)        /*!< Bit 2 */
  2752. #define  ADC_JSQR_JSQ4_3                     ((uint32_t)0x00040000)        /*!< Bit 3 */
  2753. #define  ADC_JSQR_JSQ4_4                     ((uint32_t)0x00080000)        /*!< Bit 4 */
  2754.  
  2755. #define  ADC_JSQR_JL                         ((uint32_t)0x00300000)        /*!< JL[1:0] bits (Injected Sequence length) */
  2756. #define  ADC_JSQR_JL_0                       ((uint32_t)0x00100000)        /*!< Bit 0 */
  2757. #define  ADC_JSQR_JL_1                       ((uint32_t)0x00200000)        /*!< Bit 1 */
  2758.  
  2759. /*******************  Bit definition for ADC_JDR1 register  *******************/
  2760. #define  ADC_JDR1_JDATA                      ((uint32_t)0x0000FFFF)        /*!< Injected data */
  2761.  
  2762. /*******************  Bit definition for ADC_JDR2 register  *******************/
  2763. #define  ADC_JDR2_JDATA                      ((uint32_t)0x0000FFFF)        /*!< Injected data */
  2764.  
  2765. /*******************  Bit definition for ADC_JDR3 register  *******************/
  2766. #define  ADC_JDR3_JDATA                      ((uint32_t)0x0000FFFF)        /*!< Injected data */
  2767.  
  2768. /*******************  Bit definition for ADC_JDR4 register  *******************/
  2769. #define  ADC_JDR4_JDATA                      ((uint32_t)0x0000FFFF)        /*!< Injected data */
  2770.  
  2771. /********************  Bit definition for ADC_DR register  ********************/
  2772. #define  ADC_DR_DATA                         ((uint32_t)0x0000FFFF)        /*!< Regular data */
  2773. /******************************************************************************/
  2774. /*                                                                            */
  2775. /*                      Digital to Analog Converter                           */
  2776. /*                                                                            */
  2777. /******************************************************************************/
  2778.  
  2779. /********************  Bit definition for DAC_CR register  ********************/
  2780. #define  DAC_CR_EN1                          ((uint32_t)0x00000001)        /*!< DAC channel1 enable */
  2781. #define  DAC_CR_BOFF1                        ((uint32_t)0x00000002)        /*!< DAC channel1 output buffer disable */
  2782. #define  DAC_CR_TEN1                         ((uint32_t)0x00000004)        /*!< DAC channel1 Trigger enable */
  2783.  
  2784. #define  DAC_CR_TSEL1                        ((uint32_t)0x00000038)        /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  2785. #define  DAC_CR_TSEL1_0                      ((uint32_t)0x00000008)        /*!< Bit 0 */
  2786. #define  DAC_CR_TSEL1_1                      ((uint32_t)0x00000010)        /*!< Bit 1 */
  2787. #define  DAC_CR_TSEL1_2                      ((uint32_t)0x00000020)        /*!< Bit 2 */
  2788.  
  2789. #define  DAC_CR_WAVE1                        ((uint32_t)0x000000C0)        /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  2790. #define  DAC_CR_WAVE1_0                      ((uint32_t)0x00000040)        /*!< Bit 0 */
  2791. #define  DAC_CR_WAVE1_1                      ((uint32_t)0x00000080)        /*!< Bit 1 */
  2792.  
  2793. #define  DAC_CR_MAMP1                        ((uint32_t)0x00000F00)        /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  2794. #define  DAC_CR_MAMP1_0                      ((uint32_t)0x00000100)        /*!< Bit 0 */
  2795. #define  DAC_CR_MAMP1_1                      ((uint32_t)0x00000200)        /*!< Bit 1 */
  2796. #define  DAC_CR_MAMP1_2                      ((uint32_t)0x00000400)        /*!< Bit 2 */
  2797. #define  DAC_CR_MAMP1_3                      ((uint32_t)0x00000800)        /*!< Bit 3 */
  2798.  
  2799. #define  DAC_CR_DMAEN1                       ((uint32_t)0x00001000)        /*!< DAC channel1 DMA enable */
  2800. #define  DAC_CR_EN2                          ((uint32_t)0x00010000)        /*!< DAC channel2 enable */
  2801. #define  DAC_CR_BOFF2                        ((uint32_t)0x00020000)        /*!< DAC channel2 output buffer disable */
  2802. #define  DAC_CR_TEN2                         ((uint32_t)0x00040000)        /*!< DAC channel2 Trigger enable */
  2803.  
  2804. #define  DAC_CR_TSEL2                        ((uint32_t)0x00380000)        /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  2805. #define  DAC_CR_TSEL2_0                      ((uint32_t)0x00080000)        /*!< Bit 0 */
  2806. #define  DAC_CR_TSEL2_1                      ((uint32_t)0x00100000)        /*!< Bit 1 */
  2807. #define  DAC_CR_TSEL2_2                      ((uint32_t)0x00200000)        /*!< Bit 2 */
  2808.  
  2809. #define  DAC_CR_WAVE2                        ((uint32_t)0x00C00000)        /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  2810. #define  DAC_CR_WAVE2_0                      ((uint32_t)0x00400000)        /*!< Bit 0 */
  2811. #define  DAC_CR_WAVE2_1                      ((uint32_t)0x00800000)        /*!< Bit 1 */
  2812.  
  2813. #define  DAC_CR_MAMP2                        ((uint32_t)0x0F000000)        /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  2814. #define  DAC_CR_MAMP2_0                      ((uint32_t)0x01000000)        /*!< Bit 0 */
  2815. #define  DAC_CR_MAMP2_1                      ((uint32_t)0x02000000)        /*!< Bit 1 */
  2816. #define  DAC_CR_MAMP2_2                      ((uint32_t)0x04000000)        /*!< Bit 2 */
  2817. #define  DAC_CR_MAMP2_3                      ((uint32_t)0x08000000)        /*!< Bit 3 */
  2818.  
  2819. #define  DAC_CR_DMAEN2                       ((uint32_t)0x10000000)        /*!< DAC channel2 DMA enabled */
  2820.  
  2821.  
  2822. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  2823. #define  DAC_SWTRIGR_SWTRIG1                 ((uint32_t)0x00000001)        /*!< DAC channel1 software trigger */
  2824. #define  DAC_SWTRIGR_SWTRIG2                 ((uint32_t)0x00000002)        /*!< DAC channel2 software trigger */
  2825.  
  2826. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  2827. #define  DAC_DHR12R1_DACC1DHR                ((uint32_t)0x00000FFF)        /*!< DAC channel1 12-bit Right aligned data */
  2828.  
  2829. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  2830. #define  DAC_DHR12L1_DACC1DHR                ((uint32_t)0x0000FFF0)        /*!< DAC channel1 12-bit Left aligned data */
  2831.  
  2832. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  2833. #define  DAC_DHR8R1_DACC1DHR                 ((uint32_t)0x000000FF)        /*!< DAC channel1 8-bit Right aligned data */
  2834.  
  2835. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  2836. #define  DAC_DHR12R2_DACC2DHR                ((uint32_t)0x00000FFF)        /*!< DAC channel2 12-bit Right aligned data */
  2837.  
  2838. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  2839. #define  DAC_DHR12L2_DACC2DHR                ((uint32_t)0x0000FFF0)        /*!< DAC channel2 12-bit Left aligned data */
  2840.  
  2841. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  2842. #define  DAC_DHR8R2_DACC2DHR                 ((uint32_t)0x000000FF)        /*!< DAC channel2 8-bit Right aligned data */
  2843.  
  2844. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  2845. #define  DAC_DHR12RD_DACC1DHR                ((uint32_t)0x00000FFF)        /*!< DAC channel1 12-bit Right aligned data */
  2846. #define  DAC_DHR12RD_DACC2DHR                ((uint32_t)0x0FFF0000)        /*!< DAC channel2 12-bit Right aligned data */
  2847.  
  2848. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  2849. #define  DAC_DHR12LD_DACC1DHR                ((uint32_t)0x0000FFF0)        /*!< DAC channel1 12-bit Left aligned data */
  2850. #define  DAC_DHR12LD_DACC2DHR                ((uint32_t)0xFFF00000)        /*!< DAC channel2 12-bit Left aligned data */
  2851.  
  2852. /******************  Bit definition for DAC_DHR8RD register  ******************/
  2853. #define  DAC_DHR8RD_DACC1DHR                 ((uint32_t)0x000000FF)        /*!< DAC channel1 8-bit Right aligned data */
  2854. #define  DAC_DHR8RD_DACC2DHR                 ((uint32_t)0x0000FF00)        /*!< DAC channel2 8-bit Right aligned data */
  2855.  
  2856. /*******************  Bit definition for DAC_DOR1 register  *******************/
  2857. #define  DAC_DOR1_DACC1DOR                   ((uint32_t)0x00000FFF)        /*!< DAC channel1 data output */
  2858.  
  2859. /*******************  Bit definition for DAC_DOR2 register  *******************/
  2860. #define  DAC_DOR2_DACC2DOR                   ((uint32_t)0x00000FFF)        /*!< DAC channel2 data output */
  2861.  
  2862.  
  2863.  
  2864. /*****************************************************************************/
  2865. /*                                                                           */
  2866. /*                               Timers (TIM)                                */
  2867. /*                                                                           */
  2868. /*****************************************************************************/
  2869. /*******************  Bit definition for TIM_CR1 register  *******************/
  2870. #define  TIM_CR1_CEN                         ((uint32_t)0x00000001)            /*!<Counter enable */
  2871. #define  TIM_CR1_UDIS                        ((uint32_t)0x00000002)            /*!<Update disable */
  2872. #define  TIM_CR1_URS                         ((uint32_t)0x00000004)            /*!<Update request source */
  2873. #define  TIM_CR1_OPM                         ((uint32_t)0x00000008)            /*!<One pulse mode */
  2874. #define  TIM_CR1_DIR                         ((uint32_t)0x00000010)            /*!<Direction */
  2875.  
  2876. #define  TIM_CR1_CMS                         ((uint32_t)0x00000060)            /*!<CMS[1:0] bits (Center-aligned mode selection) */
  2877. #define  TIM_CR1_CMS_0                       ((uint32_t)0x00000020)            /*!<Bit 0 */
  2878. #define  TIM_CR1_CMS_1                       ((uint32_t)0x00000040)            /*!<Bit 1 */
  2879.  
  2880. #define  TIM_CR1_ARPE                        ((uint32_t)0x00000080)            /*!<Auto-reload preload enable */
  2881.  
  2882. #define  TIM_CR1_CKD                         ((uint32_t)0x00000300)            /*!<CKD[1:0] bits (clock division) */
  2883. #define  TIM_CR1_CKD_0                       ((uint32_t)0x00000100)            /*!<Bit 0 */
  2884. #define  TIM_CR1_CKD_1                       ((uint32_t)0x00000200)            /*!<Bit 1 */
  2885.  
  2886. /*******************  Bit definition for TIM_CR2 register  *******************/
  2887. #define  TIM_CR2_CCPC                        ((uint32_t)0x00000001)            /*!<Capture/Compare Preloaded Control */
  2888. #define  TIM_CR2_CCUS                        ((uint32_t)0x00000004)            /*!<Capture/Compare Control Update Selection */
  2889. #define  TIM_CR2_CCDS                        ((uint32_t)0x00000008)            /*!<Capture/Compare DMA Selection */
  2890.  
  2891. #define  TIM_CR2_MMS                         ((uint32_t)0x00000070)            /*!<MMS[2:0] bits (Master Mode Selection) */
  2892. #define  TIM_CR2_MMS_0                       ((uint32_t)0x00000010)            /*!<Bit 0 */
  2893. #define  TIM_CR2_MMS_1                       ((uint32_t)0x00000020)            /*!<Bit 1 */
  2894. #define  TIM_CR2_MMS_2                       ((uint32_t)0x00000040)            /*!<Bit 2 */
  2895.  
  2896. #define  TIM_CR2_TI1S                        ((uint32_t)0x00000080)            /*!<TI1 Selection */
  2897. #define  TIM_CR2_OIS1                        ((uint32_t)0x00000100)            /*!<Output Idle state 1 (OC1 output) */
  2898. #define  TIM_CR2_OIS1N                       ((uint32_t)0x00000200)            /*!<Output Idle state 1 (OC1N output) */
  2899. #define  TIM_CR2_OIS2                        ((uint32_t)0x00000400)            /*!<Output Idle state 2 (OC2 output) */
  2900. #define  TIM_CR2_OIS2N                       ((uint32_t)0x00000800)            /*!<Output Idle state 2 (OC2N output) */
  2901. #define  TIM_CR2_OIS3                        ((uint32_t)0x00001000)            /*!<Output Idle state 3 (OC3 output) */
  2902. #define  TIM_CR2_OIS3N                       ((uint32_t)0x00002000)            /*!<Output Idle state 3 (OC3N output) */
  2903. #define  TIM_CR2_OIS4                        ((uint32_t)0x00004000)            /*!<Output Idle state 4 (OC4 output) */
  2904.  
  2905. /*******************  Bit definition for TIM_SMCR register  ******************/
  2906. #define  TIM_SMCR_SMS                        ((uint32_t)0x00000007)            /*!<SMS[2:0] bits (Slave mode selection) */
  2907. #define  TIM_SMCR_SMS_0                      ((uint32_t)0x00000001)            /*!<Bit 0 */
  2908. #define  TIM_SMCR_SMS_1                      ((uint32_t)0x00000002)            /*!<Bit 1 */
  2909. #define  TIM_SMCR_SMS_2                      ((uint32_t)0x00000004)            /*!<Bit 2 */
  2910.  
  2911. #define  TIM_SMCR_OCCS                       ((uint32_t)0x00000008)            /*!< OCREF clear selection */
  2912.  
  2913. #define  TIM_SMCR_TS                         ((uint32_t)0x00000070)            /*!<TS[2:0] bits (Trigger selection) */
  2914. #define  TIM_SMCR_TS_0                       ((uint32_t)0x00000010)            /*!<Bit 0 */
  2915. #define  TIM_SMCR_TS_1                       ((uint32_t)0x00000020)            /*!<Bit 1 */
  2916. #define  TIM_SMCR_TS_2                       ((uint32_t)0x00000040)            /*!<Bit 2 */
  2917.  
  2918. #define  TIM_SMCR_MSM                        ((uint32_t)0x00000080)            /*!<Master/slave mode */
  2919.  
  2920. #define  TIM_SMCR_ETF                        ((uint32_t)0x00000F00)            /*!<ETF[3:0] bits (External trigger filter) */
  2921. #define  TIM_SMCR_ETF_0                      ((uint32_t)0x00000100)            /*!<Bit 0 */
  2922. #define  TIM_SMCR_ETF_1                      ((uint32_t)0x00000200)            /*!<Bit 1 */
  2923. #define  TIM_SMCR_ETF_2                      ((uint32_t)0x00000400)            /*!<Bit 2 */
  2924. #define  TIM_SMCR_ETF_3                      ((uint32_t)0x00000800)            /*!<Bit 3 */
  2925.  
  2926. #define  TIM_SMCR_ETPS                       ((uint32_t)0x00003000)            /*!<ETPS[1:0] bits (External trigger prescaler) */
  2927. #define  TIM_SMCR_ETPS_0                     ((uint32_t)0x00001000)            /*!<Bit 0 */
  2928. #define  TIM_SMCR_ETPS_1                     ((uint32_t)0x00002000)            /*!<Bit 1 */
  2929.  
  2930. #define  TIM_SMCR_ECE                        ((uint32_t)0x00004000)            /*!<External clock enable */
  2931. #define  TIM_SMCR_ETP                        ((uint32_t)0x00008000)            /*!<External trigger polarity */
  2932.  
  2933. /*******************  Bit definition for TIM_DIER register  ******************/
  2934. #define  TIM_DIER_UIE                        ((uint32_t)0x00000001)            /*!<Update interrupt enable */
  2935. #define  TIM_DIER_CC1IE                      ((uint32_t)0x00000002)            /*!<Capture/Compare 1 interrupt enable */
  2936. #define  TIM_DIER_CC2IE                      ((uint32_t)0x00000004)            /*!<Capture/Compare 2 interrupt enable */
  2937. #define  TIM_DIER_CC3IE                      ((uint32_t)0x00000008)            /*!<Capture/Compare 3 interrupt enable */
  2938. #define  TIM_DIER_CC4IE                      ((uint32_t)0x00000010)            /*!<Capture/Compare 4 interrupt enable */
  2939. #define  TIM_DIER_COMIE                      ((uint32_t)0x00000020)            /*!<COM interrupt enable */
  2940. #define  TIM_DIER_TIE                        ((uint32_t)0x00000040)            /*!<Trigger interrupt enable */
  2941. #define  TIM_DIER_BIE                        ((uint32_t)0x00000080)            /*!<Break interrupt enable */
  2942. #define  TIM_DIER_UDE                        ((uint32_t)0x00000100)            /*!<Update DMA request enable */
  2943. #define  TIM_DIER_CC1DE                      ((uint32_t)0x00000200)            /*!<Capture/Compare 1 DMA request enable */
  2944. #define  TIM_DIER_CC2DE                      ((uint32_t)0x00000400)            /*!<Capture/Compare 2 DMA request enable */
  2945. #define  TIM_DIER_CC3DE                      ((uint32_t)0x00000800)            /*!<Capture/Compare 3 DMA request enable */
  2946. #define  TIM_DIER_CC4DE                      ((uint32_t)0x00001000)            /*!<Capture/Compare 4 DMA request enable */
  2947. #define  TIM_DIER_COMDE                      ((uint32_t)0x00002000)            /*!<COM DMA request enable */
  2948. #define  TIM_DIER_TDE                        ((uint32_t)0x00004000)            /*!<Trigger DMA request enable */
  2949.  
  2950. /********************  Bit definition for TIM_SR register  *******************/
  2951. #define  TIM_SR_UIF                          ((uint32_t)0x00000001)            /*!<Update interrupt Flag */
  2952. #define  TIM_SR_CC1IF                        ((uint32_t)0x00000002)            /*!<Capture/Compare 1 interrupt Flag */
  2953. #define  TIM_SR_CC2IF                        ((uint32_t)0x00000004)            /*!<Capture/Compare 2 interrupt Flag */
  2954. #define  TIM_SR_CC3IF                        ((uint32_t)0x00000008)            /*!<Capture/Compare 3 interrupt Flag */
  2955. #define  TIM_SR_CC4IF                        ((uint32_t)0x00000010)            /*!<Capture/Compare 4 interrupt Flag */
  2956. #define  TIM_SR_COMIF                        ((uint32_t)0x00000020)            /*!<COM interrupt Flag */
  2957. #define  TIM_SR_TIF                          ((uint32_t)0x00000040)            /*!<Trigger interrupt Flag */
  2958. #define  TIM_SR_BIF                          ((uint32_t)0x00000080)            /*!<Break interrupt Flag */
  2959. #define  TIM_SR_CC1OF                        ((uint32_t)0x00000200)            /*!<Capture/Compare 1 Overcapture Flag */
  2960. #define  TIM_SR_CC2OF                        ((uint32_t)0x00000400)            /*!<Capture/Compare 2 Overcapture Flag */
  2961. #define  TIM_SR_CC3OF                        ((uint32_t)0x00000800)            /*!<Capture/Compare 3 Overcapture Flag */
  2962. #define  TIM_SR_CC4OF                        ((uint32_t)0x00001000)            /*!<Capture/Compare 4 Overcapture Flag */
  2963.  
  2964. /*******************  Bit definition for TIM_EGR register  *******************/
  2965. #define  TIM_EGR_UG                          ((uint32_t)0x00000001)               /*!<Update Generation */
  2966. #define  TIM_EGR_CC1G                        ((uint32_t)0x00000002)               /*!<Capture/Compare 1 Generation */
  2967. #define  TIM_EGR_CC2G                        ((uint32_t)0x00000004)               /*!<Capture/Compare 2 Generation */
  2968. #define  TIM_EGR_CC3G                        ((uint32_t)0x00000008)               /*!<Capture/Compare 3 Generation */
  2969. #define  TIM_EGR_CC4G                        ((uint32_t)0x00000010)               /*!<Capture/Compare 4 Generation */
  2970. #define  TIM_EGR_COMG                        ((uint32_t)0x00000020)               /*!<Capture/Compare Control Update Generation */
  2971. #define  TIM_EGR_TG                          ((uint32_t)0x00000040)               /*!<Trigger Generation */
  2972. #define  TIM_EGR_BG                          ((uint32_t)0x00000080)               /*!<Break Generation */
  2973.  
  2974. /******************  Bit definition for TIM_CCMR1 register  ******************/
  2975. #define  TIM_CCMR1_CC1S                      ((uint32_t)0x00000003)            /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  2976. #define  TIM_CCMR1_CC1S_0                    ((uint32_t)0x00000001)            /*!<Bit 0 */
  2977. #define  TIM_CCMR1_CC1S_1                    ((uint32_t)0x00000002)            /*!<Bit 1 */
  2978.  
  2979. #define  TIM_CCMR1_OC1FE                     ((uint32_t)0x00000004)            /*!<Output Compare 1 Fast enable */
  2980. #define  TIM_CCMR1_OC1PE                     ((uint32_t)0x00000008)            /*!<Output Compare 1 Preload enable */
  2981.  
  2982. #define  TIM_CCMR1_OC1M                      ((uint32_t)0x00000070)            /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  2983. #define  TIM_CCMR1_OC1M_0                    ((uint32_t)0x00000010)            /*!<Bit 0 */
  2984. #define  TIM_CCMR1_OC1M_1                    ((uint32_t)0x00000020)            /*!<Bit 1 */
  2985. #define  TIM_CCMR1_OC1M_2                    ((uint32_t)0x00000040)            /*!<Bit 2 */
  2986.  
  2987. #define  TIM_CCMR1_OC1CE                     ((uint32_t)0x00000080)            /*!<Output Compare 1Clear Enable */
  2988.  
  2989. #define  TIM_CCMR1_CC2S                      ((uint32_t)0x00000300)            /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  2990. #define  TIM_CCMR1_CC2S_0                    ((uint32_t)0x00000100)            /*!<Bit 0 */
  2991. #define  TIM_CCMR1_CC2S_1                    ((uint32_t)0x00000200)            /*!<Bit 1 */
  2992.  
  2993. #define  TIM_CCMR1_OC2FE                     ((uint32_t)0x00000400)            /*!<Output Compare 2 Fast enable */
  2994. #define  TIM_CCMR1_OC2PE                     ((uint32_t)0x00000800)            /*!<Output Compare 2 Preload enable */
  2995.  
  2996. #define  TIM_CCMR1_OC2M                      ((uint32_t)0x00007000)            /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  2997. #define  TIM_CCMR1_OC2M_0                    ((uint32_t)0x00001000)            /*!<Bit 0 */
  2998. #define  TIM_CCMR1_OC2M_1                    ((uint32_t)0x00002000)            /*!<Bit 1 */
  2999. #define  TIM_CCMR1_OC2M_2                    ((uint32_t)0x00004000)            /*!<Bit 2 */
  3000.  
  3001. #define  TIM_CCMR1_OC2CE                     ((uint32_t)0x00008000)            /*!<Output Compare 2 Clear Enable */
  3002.  
  3003. /*---------------------------------------------------------------------------*/
  3004.  
  3005. #define  TIM_CCMR1_IC1PSC                    ((uint32_t)0x0000000C)            /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  3006. #define  TIM_CCMR1_IC1PSC_0                  ((uint32_t)0x00000004)            /*!<Bit 0 */
  3007. #define  TIM_CCMR1_IC1PSC_1                  ((uint32_t)0x00000008)            /*!<Bit 1 */
  3008.  
  3009. #define  TIM_CCMR1_IC1F                      ((uint32_t)0x000000F0)            /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  3010. #define  TIM_CCMR1_IC1F_0                    ((uint32_t)0x00000010)            /*!<Bit 0 */
  3011. #define  TIM_CCMR1_IC1F_1                    ((uint32_t)0x00000020)            /*!<Bit 1 */
  3012. #define  TIM_CCMR1_IC1F_2                    ((uint32_t)0x00000040)            /*!<Bit 2 */
  3013. #define  TIM_CCMR1_IC1F_3                    ((uint32_t)0x00000080)            /*!<Bit 3 */
  3014.  
  3015. #define  TIM_CCMR1_IC2PSC                    ((uint32_t)0x00000C00)            /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  3016. #define  TIM_CCMR1_IC2PSC_0                  ((uint32_t)0x00000400)            /*!<Bit 0 */
  3017. #define  TIM_CCMR1_IC2PSC_1                  ((uint32_t)0x00000800)            /*!<Bit 1 */
  3018.  
  3019. #define  TIM_CCMR1_IC2F                      ((uint32_t)0x0000F000)            /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  3020. #define  TIM_CCMR1_IC2F_0                    ((uint32_t)0x00001000)            /*!<Bit 0 */
  3021. #define  TIM_CCMR1_IC2F_1                    ((uint32_t)0x00002000)            /*!<Bit 1 */
  3022. #define  TIM_CCMR1_IC2F_2                    ((uint32_t)0x00004000)            /*!<Bit 2 */
  3023. #define  TIM_CCMR1_IC2F_3                    ((uint32_t)0x00008000)            /*!<Bit 3 */
  3024.  
  3025. /******************  Bit definition for TIM_CCMR2 register  ******************/
  3026. #define  TIM_CCMR2_CC3S                      ((uint32_t)0x00000003)            /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  3027. #define  TIM_CCMR2_CC3S_0                    ((uint32_t)0x00000001)            /*!<Bit 0 */
  3028. #define  TIM_CCMR2_CC3S_1                    ((uint32_t)0x00000002)            /*!<Bit 1 */
  3029.  
  3030. #define  TIM_CCMR2_OC3FE                     ((uint32_t)0x00000004)            /*!<Output Compare 3 Fast enable */
  3031. #define  TIM_CCMR2_OC3PE                     ((uint32_t)0x00000008)            /*!<Output Compare 3 Preload enable */
  3032.  
  3033. #define  TIM_CCMR2_OC3M                      ((uint32_t)0x00000070)            /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  3034. #define  TIM_CCMR2_OC3M_0                    ((uint32_t)0x00000010)            /*!<Bit 0 */
  3035. #define  TIM_CCMR2_OC3M_1                    ((uint32_t)0x00000020)            /*!<Bit 1 */
  3036. #define  TIM_CCMR2_OC3M_2                    ((uint32_t)0x00000040)            /*!<Bit 2 */
  3037.  
  3038. #define  TIM_CCMR2_OC3CE                     ((uint32_t)0x00000080)            /*!<Output Compare 3 Clear Enable */
  3039.  
  3040. #define  TIM_CCMR2_CC4S                      ((uint32_t)0x00000300)            /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  3041. #define  TIM_CCMR2_CC4S_0                    ((uint32_t)0x00000100)            /*!<Bit 0 */
  3042. #define  TIM_CCMR2_CC4S_1                    ((uint32_t)0x00000200)            /*!<Bit 1 */
  3043.  
  3044. #define  TIM_CCMR2_OC4FE                     ((uint32_t)0x00000400)            /*!<Output Compare 4 Fast enable */
  3045. #define  TIM_CCMR2_OC4PE                     ((uint32_t)0x00000800)            /*!<Output Compare 4 Preload enable */
  3046.  
  3047. #define  TIM_CCMR2_OC4M                      ((uint32_t)0x00007000)            /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  3048. #define  TIM_CCMR2_OC4M_0                    ((uint32_t)0x00001000)            /*!<Bit 0 */
  3049. #define  TIM_CCMR2_OC4M_1                    ((uint32_t)0x00002000)            /*!<Bit 1 */
  3050. #define  TIM_CCMR2_OC4M_2                    ((uint32_t)0x00004000)            /*!<Bit 2 */
  3051.  
  3052. #define  TIM_CCMR2_OC4CE                     ((uint32_t)0x00008000)            /*!<Output Compare 4 Clear Enable */
  3053.  
  3054. /*---------------------------------------------------------------------------*/
  3055.  
  3056. #define  TIM_CCMR2_IC3PSC                    ((uint32_t)0x0000000C)            /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  3057. #define  TIM_CCMR2_IC3PSC_0                  ((uint32_t)0x00000004)            /*!<Bit 0 */
  3058. #define  TIM_CCMR2_IC3PSC_1                  ((uint32_t)0x00000008)            /*!<Bit 1 */
  3059.  
  3060. #define  TIM_CCMR2_IC3F                      ((uint32_t)0x000000F0)            /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  3061. #define  TIM_CCMR2_IC3F_0                    ((uint32_t)0x00000010)            /*!<Bit 0 */
  3062. #define  TIM_CCMR2_IC3F_1                    ((uint32_t)0x00000020)            /*!<Bit 1 */
  3063. #define  TIM_CCMR2_IC3F_2                    ((uint32_t)0x00000040)            /*!<Bit 2 */
  3064. #define  TIM_CCMR2_IC3F_3                    ((uint32_t)0x00000080)            /*!<Bit 3 */
  3065.  
  3066. #define  TIM_CCMR2_IC4PSC                    ((uint32_t)0x00000C00)            /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  3067. #define  TIM_CCMR2_IC4PSC_0                  ((uint32_t)0x00000400)            /*!<Bit 0 */
  3068. #define  TIM_CCMR2_IC4PSC_1                  ((uint32_t)0x00000800)            /*!<Bit 1 */
  3069.  
  3070. #define  TIM_CCMR2_IC4F                      ((uint32_t)0x0000F000)            /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  3071. #define  TIM_CCMR2_IC4F_0                    ((uint32_t)0x00001000)            /*!<Bit 0 */
  3072. #define  TIM_CCMR2_IC4F_1                    ((uint32_t)0x00002000)            /*!<Bit 1 */
  3073. #define  TIM_CCMR2_IC4F_2                    ((uint32_t)0x00004000)            /*!<Bit 2 */
  3074. #define  TIM_CCMR2_IC4F_3                    ((uint32_t)0x00008000)            /*!<Bit 3 */
  3075.  
  3076. /*******************  Bit definition for TIM_CCER register  ******************/
  3077. #define  TIM_CCER_CC1E                       ((uint32_t)0x00000001)            /*!<Capture/Compare 1 output enable */
  3078. #define  TIM_CCER_CC1P                       ((uint32_t)0x00000002)            /*!<Capture/Compare 1 output Polarity */
  3079. #define  TIM_CCER_CC1NE                      ((uint32_t)0x00000004)            /*!<Capture/Compare 1 Complementary output enable */
  3080. #define  TIM_CCER_CC1NP                      ((uint32_t)0x00000008)            /*!<Capture/Compare 1 Complementary output Polarity */
  3081. #define  TIM_CCER_CC2E                       ((uint32_t)0x00000010)            /*!<Capture/Compare 2 output enable */
  3082. #define  TIM_CCER_CC2P                       ((uint32_t)0x00000020)            /*!<Capture/Compare 2 output Polarity */
  3083. #define  TIM_CCER_CC2NE                      ((uint32_t)0x00000040)            /*!<Capture/Compare 2 Complementary output enable */
  3084. #define  TIM_CCER_CC2NP                      ((uint32_t)0x00000080)            /*!<Capture/Compare 2 Complementary output Polarity */
  3085. #define  TIM_CCER_CC3E                       ((uint32_t)0x00000100)            /*!<Capture/Compare 3 output enable */
  3086. #define  TIM_CCER_CC3P                       ((uint32_t)0x00000200)            /*!<Capture/Compare 3 output Polarity */
  3087. #define  TIM_CCER_CC3NE                      ((uint32_t)0x00000400)            /*!<Capture/Compare 3 Complementary output enable */
  3088. #define  TIM_CCER_CC3NP                      ((uint32_t)0x00000800)            /*!<Capture/Compare 3 Complementary output Polarity */
  3089. #define  TIM_CCER_CC4E                       ((uint32_t)0x00001000)            /*!<Capture/Compare 4 output enable */
  3090. #define  TIM_CCER_CC4P                       ((uint32_t)0x00002000)            /*!<Capture/Compare 4 output Polarity */
  3091. #define  TIM_CCER_CC4NP                      ((uint32_t)0x00008000)            /*!<Capture/Compare 4 Complementary output Polarity */
  3092.  
  3093. /*******************  Bit definition for TIM_CNT register  *******************/
  3094. #define  TIM_CNT_CNT                         ((uint32_t)0xFFFFFFFF)            /*!<Counter Value */
  3095.  
  3096. /*******************  Bit definition for TIM_PSC register  *******************/
  3097. #define  TIM_PSC_PSC                         ((uint32_t)0x0000FFFF)            /*!<Prescaler Value */
  3098.  
  3099. /*******************  Bit definition for TIM_ARR register  *******************/
  3100. #define  TIM_ARR_ARR                         ((uint32_t)0xFFFFFFFF)            /*!<actual auto-reload Value */
  3101.  
  3102. /*******************  Bit definition for TIM_RCR register  *******************/
  3103. #define  TIM_RCR_REP                         ((uint32_t)0x000000FF)               /*!<Repetition Counter Value */
  3104.  
  3105. /*******************  Bit definition for TIM_CCR1 register  ******************/
  3106. #define  TIM_CCR1_CCR1                       ((uint32_t)0x0000FFFF)            /*!<Capture/Compare 1 Value */
  3107.  
  3108. /*******************  Bit definition for TIM_CCR2 register  ******************/
  3109. #define  TIM_CCR2_CCR2                       ((uint32_t)0x0000FFFF)            /*!<Capture/Compare 2 Value */
  3110.  
  3111. /*******************  Bit definition for TIM_CCR3 register  ******************/
  3112. #define  TIM_CCR3_CCR3                       ((uint32_t)0x0000FFFF)            /*!<Capture/Compare 3 Value */
  3113.  
  3114. /*******************  Bit definition for TIM_CCR4 register  ******************/
  3115. #define  TIM_CCR4_CCR4                       ((uint32_t)0x0000FFFF)            /*!<Capture/Compare 4 Value */
  3116.  
  3117. /*******************  Bit definition for TIM_BDTR register  ******************/
  3118. #define  TIM_BDTR_DTG                        ((uint32_t)0x000000FF)            /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  3119. #define  TIM_BDTR_DTG_0                      ((uint32_t)0x00000001)            /*!<Bit 0 */
  3120. #define  TIM_BDTR_DTG_1                      ((uint32_t)0x00000002)            /*!<Bit 1 */
  3121. #define  TIM_BDTR_DTG_2                      ((uint32_t)0x00000004)            /*!<Bit 2 */
  3122. #define  TIM_BDTR_DTG_3                      ((uint32_t)0x00000008)            /*!<Bit 3 */
  3123. #define  TIM_BDTR_DTG_4                      ((uint32_t)0x00000010)            /*!<Bit 4 */
  3124. #define  TIM_BDTR_DTG_5                      ((uint32_t)0x00000020)            /*!<Bit 5 */
  3125. #define  TIM_BDTR_DTG_6                      ((uint32_t)0x00000040)            /*!<Bit 6 */
  3126. #define  TIM_BDTR_DTG_7                      ((uint32_t)0x00000080)            /*!<Bit 7 */
  3127.  
  3128. #define  TIM_BDTR_LOCK                       ((uint32_t)0x00000300)            /*!<LOCK[1:0] bits (Lock Configuration) */
  3129. #define  TIM_BDTR_LOCK_0                     ((uint32_t)0x00000100)            /*!<Bit 0 */
  3130. #define  TIM_BDTR_LOCK_1                     ((uint32_t)0x00000200)            /*!<Bit 1 */
  3131.  
  3132. #define  TIM_BDTR_OSSI                       ((uint32_t)0x00000400)            /*!<Off-State Selection for Idle mode */
  3133. #define  TIM_BDTR_OSSR                       ((uint32_t)0x00000800)            /*!<Off-State Selection for Run mode */
  3134. #define  TIM_BDTR_BKE                        ((uint32_t)0x00001000)            /*!<Break enable */
  3135. #define  TIM_BDTR_BKP                        ((uint32_t)0x00002000)            /*!<Break Polarity */
  3136. #define  TIM_BDTR_AOE                        ((uint32_t)0x00004000)            /*!<Automatic Output enable */
  3137. #define  TIM_BDTR_MOE                        ((uint32_t)0x00008000)            /*!<Main Output enable */
  3138.  
  3139. /*******************  Bit definition for TIM_DCR register  *******************/
  3140. #define  TIM_DCR_DBA                         ((uint32_t)0x0000001F)            /*!<DBA[4:0] bits (DMA Base Address) */
  3141. #define  TIM_DCR_DBA_0                       ((uint32_t)0x00000001)            /*!<Bit 0 */
  3142. #define  TIM_DCR_DBA_1                       ((uint32_t)0x00000002)            /*!<Bit 1 */
  3143. #define  TIM_DCR_DBA_2                       ((uint32_t)0x00000004)            /*!<Bit 2 */
  3144. #define  TIM_DCR_DBA_3                       ((uint32_t)0x00000008)            /*!<Bit 3 */
  3145. #define  TIM_DCR_DBA_4                       ((uint32_t)0x00000010)            /*!<Bit 4 */
  3146.  
  3147. #define  TIM_DCR_DBL                         ((uint32_t)0x00001F00)            /*!<DBL[4:0] bits (DMA Burst Length) */
  3148. #define  TIM_DCR_DBL_0                       ((uint32_t)0x00000100)            /*!<Bit 0 */
  3149. #define  TIM_DCR_DBL_1                       ((uint32_t)0x00000200)            /*!<Bit 1 */
  3150. #define  TIM_DCR_DBL_2                       ((uint32_t)0x00000400)            /*!<Bit 2 */
  3151. #define  TIM_DCR_DBL_3                       ((uint32_t)0x00000800)            /*!<Bit 3 */
  3152. #define  TIM_DCR_DBL_4                       ((uint32_t)0x00001000)            /*!<Bit 4 */
  3153.  
  3154. /*******************  Bit definition for TIM_DMAR register  ******************/
  3155. #define  TIM_DMAR_DMAB                       ((uint32_t)0x0000FFFF)            /*!<DMA register for burst accesses */
  3156.  
  3157. /*******************  Bit definition for TIM_OR register  ********************/
  3158.  
  3159. /******************************************************************************/
  3160. /*                                                                            */
  3161. /*                             Real-Time Clock                                */
  3162. /*                                                                            */
  3163. /******************************************************************************/
  3164.  
  3165. /*******************  Bit definition for RTC_CRH register  ********************/
  3166. #define  RTC_CRH_SECIE                       ((uint32_t)0x00000001)               /*!< Second Interrupt Enable */
  3167. #define  RTC_CRH_ALRIE                       ((uint32_t)0x00000002)               /*!< Alarm Interrupt Enable */
  3168. #define  RTC_CRH_OWIE                        ((uint32_t)0x00000004)               /*!< OverfloW Interrupt Enable */
  3169.  
  3170. /*******************  Bit definition for RTC_CRL register  ********************/
  3171. #define  RTC_CRL_SECF                        ((uint32_t)0x00000001)               /*!< Second Flag */
  3172. #define  RTC_CRL_ALRF                        ((uint32_t)0x00000002)               /*!< Alarm Flag */
  3173. #define  RTC_CRL_OWF                         ((uint32_t)0x00000004)               /*!< OverfloW Flag */
  3174. #define  RTC_CRL_RSF                         ((uint32_t)0x00000008)               /*!< Registers Synchronized Flag */
  3175. #define  RTC_CRL_CNF                         ((uint32_t)0x00000010)               /*!< Configuration Flag */
  3176. #define  RTC_CRL_RTOFF                       ((uint32_t)0x00000020)               /*!< RTC operation OFF */
  3177.  
  3178. /*******************  Bit definition for RTC_PRLH register  *******************/
  3179. #define  RTC_PRLH_PRL                        ((uint32_t)0x0000000F)            /*!< RTC Prescaler Reload Value High */
  3180.  
  3181. /*******************  Bit definition for RTC_PRLL register  *******************/
  3182. #define  RTC_PRLL_PRL                        ((uint32_t)0x0000FFFF)            /*!< RTC Prescaler Reload Value Low */
  3183.  
  3184. /*******************  Bit definition for RTC_DIVH register  *******************/
  3185. #define  RTC_DIVH_RTC_DIV                    ((uint32_t)0x0000000F)            /*!< RTC Clock Divider High */
  3186.  
  3187. /*******************  Bit definition for RTC_DIVL register  *******************/
  3188. #define  RTC_DIVL_RTC_DIV                    ((uint32_t)0x0000FFFF)            /*!< RTC Clock Divider Low */
  3189.  
  3190. /*******************  Bit definition for RTC_CNTH register  *******************/
  3191. #define  RTC_CNTH_RTC_CNT                    ((uint32_t)0x0000FFFF)            /*!< RTC Counter High */
  3192.  
  3193. /*******************  Bit definition for RTC_CNTL register  *******************/
  3194. #define  RTC_CNTL_RTC_CNT                    ((uint32_t)0x0000FFFF)            /*!< RTC Counter Low */
  3195.  
  3196. /*******************  Bit definition for RTC_ALRH register  *******************/
  3197. #define  RTC_ALRH_RTC_ALR                    ((uint32_t)0x0000FFFF)            /*!< RTC Alarm High */
  3198.  
  3199. /*******************  Bit definition for RTC_ALRL register  *******************/
  3200. #define  RTC_ALRL_RTC_ALR                    ((uint32_t)0x0000FFFF)            /*!< RTC Alarm Low */
  3201.  
  3202. /******************************************************************************/
  3203. /*                                                                            */
  3204. /*                        Independent WATCHDOG (IWDG)                         */
  3205. /*                                                                            */
  3206. /******************************************************************************/
  3207.  
  3208. /*******************  Bit definition for IWDG_KR register  ********************/
  3209. #define  IWDG_KR_KEY                         ((uint32_t)0x0000FFFF)            /*!< Key value (write only, read 0000h) */
  3210.  
  3211. /*******************  Bit definition for IWDG_PR register  ********************/
  3212. #define  IWDG_PR_PR                          ((uint32_t)0x00000007)               /*!< PR[2:0] (Prescaler divider) */
  3213. #define  IWDG_PR_PR_0                        ((uint32_t)0x00000001)               /*!< Bit 0 */
  3214. #define  IWDG_PR_PR_1                        ((uint32_t)0x00000002)               /*!< Bit 1 */
  3215. #define  IWDG_PR_PR_2                        ((uint32_t)0x00000004)               /*!< Bit 2 */
  3216.  
  3217. /*******************  Bit definition for IWDG_RLR register  *******************/
  3218. #define  IWDG_RLR_RL                         ((uint32_t)0x00000FFF)            /*!< Watchdog counter reload value */
  3219.  
  3220. /*******************  Bit definition for IWDG_SR register  ********************/
  3221. #define  IWDG_SR_PVU                         ((uint32_t)0x00000001)               /*!< Watchdog prescaler value update */
  3222. #define  IWDG_SR_RVU                         ((uint32_t)0x00000002)               /*!< Watchdog counter reload value update */
  3223.  
  3224. /******************************************************************************/
  3225. /*                                                                            */
  3226. /*                            Window WATCHDOG                                 */
  3227. /*                                                                            */
  3228. /******************************************************************************/
  3229.  
  3230. /*******************  Bit definition for WWDG_CR register  ********************/
  3231. #define  WWDG_CR_T                           ((uint32_t)0x0000007F)               /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  3232. #define  WWDG_CR_T0                          ((uint32_t)0x00000001)               /*!< Bit 0 */
  3233. #define  WWDG_CR_T1                          ((uint32_t)0x00000002)               /*!< Bit 1 */
  3234. #define  WWDG_CR_T2                          ((uint32_t)0x00000004)               /*!< Bit 2 */
  3235. #define  WWDG_CR_T3                          ((uint32_t)0x00000008)               /*!< Bit 3 */
  3236. #define  WWDG_CR_T4                          ((uint32_t)0x00000010)               /*!< Bit 4 */
  3237. #define  WWDG_CR_T5                          ((uint32_t)0x00000020)               /*!< Bit 5 */
  3238. #define  WWDG_CR_T6                          ((uint32_t)0x00000040)               /*!< Bit 6 */
  3239.  
  3240. #define  WWDG_CR_WDGA                        ((uint32_t)0x00000080)               /*!< Activation bit */
  3241.  
  3242. /*******************  Bit definition for WWDG_CFR register  *******************/
  3243. #define  WWDG_CFR_W                          ((uint32_t)0x0000007F)            /*!< W[6:0] bits (7-bit window value) */
  3244. #define  WWDG_CFR_W0                         ((uint32_t)0x00000001)            /*!< Bit 0 */
  3245. #define  WWDG_CFR_W1                         ((uint32_t)0x00000002)            /*!< Bit 1 */
  3246. #define  WWDG_CFR_W2                         ((uint32_t)0x00000004)            /*!< Bit 2 */
  3247. #define  WWDG_CFR_W3                         ((uint32_t)0x00000008)            /*!< Bit 3 */
  3248. #define  WWDG_CFR_W4                         ((uint32_t)0x00000010)            /*!< Bit 4 */
  3249. #define  WWDG_CFR_W5                         ((uint32_t)0x00000020)            /*!< Bit 5 */
  3250. #define  WWDG_CFR_W6                         ((uint32_t)0x00000040)            /*!< Bit 6 */
  3251.  
  3252. #define  WWDG_CFR_WDGTB                      ((uint32_t)0x00000180)            /*!< WDGTB[1:0] bits (Timer Base) */
  3253. #define  WWDG_CFR_WDGTB0                     ((uint32_t)0x00000080)            /*!< Bit 0 */
  3254. #define  WWDG_CFR_WDGTB1                     ((uint32_t)0x00000100)            /*!< Bit 1 */
  3255.  
  3256. #define  WWDG_CFR_EWI                        ((uint32_t)0x00000200)            /*!< Early Wakeup Interrupt */
  3257.  
  3258. /*******************  Bit definition for WWDG_SR register  ********************/
  3259. #define  WWDG_SR_EWIF                        ((uint32_t)0x00000001)               /*!< Early Wakeup Interrupt Flag */
  3260.  
  3261. /******************************************************************************/
  3262. /*                                                                            */
  3263. /*                       Flexible Static Memory Controller                    */
  3264. /*                                                                            */
  3265. /******************************************************************************/
  3266.  
  3267. /******************  Bit definition for FSMC_BCRx (x=1..4) register  **********/
  3268. #define  FSMC_BCRx_MBKEN                     ((uint32_t)0x00000001)        /*!< Memory bank enable bit */
  3269. #define  FSMC_BCRx_MUXEN                     ((uint32_t)0x00000002)        /*!< Address/data multiplexing enable bit */
  3270.  
  3271. #define  FSMC_BCRx_MTYP                      ((uint32_t)0x0000000C)        /*!< MTYP[1:0] bits (Memory type) */
  3272. #define  FSMC_BCRx_MTYP_0                    ((uint32_t)0x00000004)        /*!< Bit 0 */
  3273. #define  FSMC_BCRx_MTYP_1                    ((uint32_t)0x00000008)        /*!< Bit 1 */
  3274.  
  3275. #define  FSMC_BCRx_MWID                      ((uint32_t)0x00000030)        /*!< MWID[1:0] bits (Memory data bus width) */
  3276. #define  FSMC_BCRx_MWID_0                    ((uint32_t)0x00000010)        /*!< Bit 0 */
  3277. #define  FSMC_BCRx_MWID_1                    ((uint32_t)0x00000020)        /*!< Bit 1 */
  3278.  
  3279. #define  FSMC_BCRx_FACCEN                    ((uint32_t)0x00000040)        /*!< Flash access enable */
  3280. #define  FSMC_BCRx_BURSTEN                   ((uint32_t)0x00000100)        /*!< Burst enable bit */
  3281. #define  FSMC_BCRx_WAITPOL                   ((uint32_t)0x00000200)        /*!< Wait signal polarity bit */
  3282. #define  FSMC_BCRx_WRAPMOD                   ((uint32_t)0x00000400)        /*!< Wrapped burst mode support */
  3283. #define  FSMC_BCRx_WAITCFG                   ((uint32_t)0x00000800)        /*!< Wait timing configuration */
  3284. #define  FSMC_BCRx_WREN                      ((uint32_t)0x00001000)        /*!< Write enable bit */
  3285. #define  FSMC_BCRx_WAITEN                    ((uint32_t)0x00002000)        /*!< Wait enable bit */
  3286. #define  FSMC_BCRx_EXTMOD                    ((uint32_t)0x00004000)        /*!< Extended mode enable */
  3287. #define  FSMC_BCRx_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!< Asynchronous wait */
  3288. #define  FSMC_BCRx_CBURSTRW                  ((uint32_t)0x00080000)        /*!< Write burst enable */
  3289.  
  3290. /******************  Bit definition for FSMC_BTRx (x=1..4) register  ******/
  3291. #define  FSMC_BTRx_ADDSET                    ((uint32_t)0x0000000F)        /*!< ADDSET[3:0] bits (Address setup phase duration) */
  3292. #define  FSMC_BTRx_ADDSET_0                  ((uint32_t)0x00000001)        /*!< Bit 0 */
  3293. #define  FSMC_BTRx_ADDSET_1                  ((uint32_t)0x00000002)        /*!< Bit 1 */
  3294. #define  FSMC_BTRx_ADDSET_2                  ((uint32_t)0x00000004)        /*!< Bit 2 */
  3295. #define  FSMC_BTRx_ADDSET_3                  ((uint32_t)0x00000008)        /*!< Bit 3 */
  3296.  
  3297. #define  FSMC_BTRx_ADDHLD                    ((uint32_t)0x000000F0)        /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  3298. #define  FSMC_BTRx_ADDHLD_0                  ((uint32_t)0x00000010)        /*!< Bit 0 */
  3299. #define  FSMC_BTRx_ADDHLD_1                  ((uint32_t)0x00000020)        /*!< Bit 1 */
  3300. #define  FSMC_BTRx_ADDHLD_2                  ((uint32_t)0x00000040)        /*!< Bit 2 */
  3301. #define  FSMC_BTRx_ADDHLD_3                  ((uint32_t)0x00000080)        /*!< Bit 3 */
  3302.  
  3303. #define  FSMC_BTRx_DATAST                    ((uint32_t)0x0000FF00)        /*!< DATAST [3:0] bits (Data-phase duration) */
  3304. #define  FSMC_BTRx_DATAST_0                  ((uint32_t)0x00000100)        /*!< Bit 0 */
  3305. #define  FSMC_BTRx_DATAST_1                  ((uint32_t)0x00000200)        /*!< Bit 1 */
  3306. #define  FSMC_BTRx_DATAST_2                  ((uint32_t)0x00000400)        /*!< Bit 2 */
  3307. #define  FSMC_BTRx_DATAST_3                  ((uint32_t)0x00000800)        /*!< Bit 3 */
  3308. #define  FSMC_BTRx_DATAST_4                  ((uint32_t)0x00001000)        /*!< Bit 4 */
  3309. #define  FSMC_BTRx_DATAST_5                  ((uint32_t)0x00002000)        /*!< Bit 5 */
  3310. #define  FSMC_BTRx_DATAST_6                  ((uint32_t)0x00004000)        /*!< Bit 6 */
  3311. #define  FSMC_BTRx_DATAST_7                  ((uint32_t)0x00008000)        /*!< Bit 7 */
  3312.  
  3313. #define  FSMC_BTRx_BUSTURN                   ((uint32_t)0x000F0000)        /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  3314. #define  FSMC_BTRx_BUSTURN_0                 ((uint32_t)0x00010000)        /*!< Bit 0 */
  3315. #define  FSMC_BTRx_BUSTURN_1                 ((uint32_t)0x00020000)        /*!< Bit 1 */
  3316. #define  FSMC_BTRx_BUSTURN_2                 ((uint32_t)0x00040000)        /*!< Bit 2 */
  3317. #define  FSMC_BTRx_BUSTURN_3                 ((uint32_t)0x00080000)        /*!< Bit 3 */
  3318.  
  3319. #define  FSMC_BTRx_CLKDIV                    ((uint32_t)0x00F00000)        /*!< CLKDIV[3:0] bits (Clock divide ratio) */
  3320. #define  FSMC_BTRx_CLKDIV_0                  ((uint32_t)0x00100000)        /*!< Bit 0 */
  3321. #define  FSMC_BTRx_CLKDIV_1                  ((uint32_t)0x00200000)        /*!< Bit 1 */
  3322. #define  FSMC_BTRx_CLKDIV_2                  ((uint32_t)0x00400000)        /*!< Bit 2 */
  3323. #define  FSMC_BTRx_CLKDIV_3                  ((uint32_t)0x00800000)        /*!< Bit 3 */
  3324.  
  3325. #define  FSMC_BTRx_DATLAT                    ((uint32_t)0x0F000000)        /*!< DATLA[3:0] bits (Data latency) */
  3326. #define  FSMC_BTRx_DATLAT_0                  ((uint32_t)0x01000000)        /*!< Bit 0 */
  3327. #define  FSMC_BTRx_DATLAT_1                  ((uint32_t)0x02000000)        /*!< Bit 1 */
  3328. #define  FSMC_BTRx_DATLAT_2                  ((uint32_t)0x04000000)        /*!< Bit 2 */
  3329. #define  FSMC_BTRx_DATLAT_3                  ((uint32_t)0x08000000)        /*!< Bit 3 */
  3330.  
  3331. #define  FSMC_BTRx_ACCMOD                    ((uint32_t)0x30000000)        /*!< ACCMOD[1:0] bits (Access mode) */
  3332. #define  FSMC_BTRx_ACCMOD_0                  ((uint32_t)0x10000000)        /*!< Bit 0 */
  3333. #define  FSMC_BTRx_ACCMOD_1                  ((uint32_t)0x20000000)        /*!< Bit 1 */
  3334.  
  3335. /******************  Bit definition for FSMC_BWTRx (x=1..4) register  ******/
  3336. #define  FSMC_BWTRx_ADDSET                   ((uint32_t)0x0000000F)        /*!< ADDSET[3:0] bits (Address setup phase duration) */
  3337. #define  FSMC_BWTRx_ADDSET_0                 ((uint32_t)0x00000001)        /*!< Bit 0 */
  3338. #define  FSMC_BWTRx_ADDSET_1                 ((uint32_t)0x00000002)        /*!< Bit 1 */
  3339. #define  FSMC_BWTRx_ADDSET_2                 ((uint32_t)0x00000004)        /*!< Bit 2 */
  3340. #define  FSMC_BWTRx_ADDSET_3                 ((uint32_t)0x00000008)        /*!< Bit 3 */
  3341.  
  3342. #define  FSMC_BWTRx_ADDHLD                   ((uint32_t)0x000000F0)        /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  3343. #define  FSMC_BWTRx_ADDHLD_0                 ((uint32_t)0x00000010)        /*!< Bit 0 */
  3344. #define  FSMC_BWTRx_ADDHLD_1                 ((uint32_t)0x00000020)        /*!< Bit 1 */
  3345. #define  FSMC_BWTRx_ADDHLD_2                 ((uint32_t)0x00000040)        /*!< Bit 2 */
  3346. #define  FSMC_BWTRx_ADDHLD_3                 ((uint32_t)0x00000080)        /*!< Bit 3 */
  3347.  
  3348. #define  FSMC_BWTRx_DATAST                   ((uint32_t)0x0000FF00)        /*!< DATAST [3:0] bits (Data-phase duration) */
  3349. #define  FSMC_BWTRx_DATAST_0                 ((uint32_t)0x00000100)        /*!< Bit 0 */
  3350. #define  FSMC_BWTRx_DATAST_1                 ((uint32_t)0x00000200)        /*!< Bit 1 */
  3351. #define  FSMC_BWTRx_DATAST_2                 ((uint32_t)0x00000400)        /*!< Bit 2 */
  3352. #define  FSMC_BWTRx_DATAST_3                 ((uint32_t)0x00000800)        /*!< Bit 3 */
  3353. #define  FSMC_BWTRx_DATAST_4                 ((uint32_t)0x00001000)        /*!< Bit 4 */
  3354. #define  FSMC_BWTRx_DATAST_5                 ((uint32_t)0x00002000)        /*!< Bit 5 */
  3355. #define  FSMC_BWTRx_DATAST_6                 ((uint32_t)0x00004000)        /*!< Bit 6 */
  3356. #define  FSMC_BWTRx_DATAST_7                 ((uint32_t)0x00008000)        /*!< Bit 7 */
  3357.  
  3358. #define  FSMC_BWTRx_BUSTURN                  ((uint32_t)0x000F0000)        /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  3359. #define  FSMC_BWTRx_BUSTURN_0                ((uint32_t)0x00010000)        /*!< Bit 0 */
  3360. #define  FSMC_BWTRx_BUSTURN_1                ((uint32_t)0x00020000)        /*!< Bit 1 */
  3361. #define  FSMC_BWTRx_BUSTURN_2                ((uint32_t)0x00040000)        /*!< Bit 2 */
  3362. #define  FSMC_BWTRx_BUSTURN_3                ((uint32_t)0x00080000)        /*!< Bit 3 */
  3363.  
  3364. #define  FSMC_BWTRx_ACCMOD                   ((uint32_t)0x30000000)        /*!< ACCMOD[1:0] bits (Access mode) */
  3365. #define  FSMC_BWTRx_ACCMOD_0                 ((uint32_t)0x10000000)        /*!< Bit 0 */
  3366. #define  FSMC_BWTRx_ACCMOD_1                 ((uint32_t)0x20000000)        /*!< Bit 1 */
  3367.  
  3368. /******************  Bit definition for FSMC_PCRx (x = 2 to 4) register  *******************/
  3369. #define  FSMC_PCRx_PWAITEN                   ((uint32_t)0x00000002)        /*!< Wait feature enable bit */
  3370. #define  FSMC_PCRx_PBKEN                     ((uint32_t)0x00000004)        /*!< PC Card/NAND Flash memory bank enable bit */
  3371. #define  FSMC_PCRx_PTYP                      ((uint32_t)0x00000008)        /*!< Memory type */
  3372.  
  3373. #define  FSMC_PCRx_PWID                      ((uint32_t)0x00000030)        /*!< PWID[1:0] bits (NAND Flash databus width) */
  3374. #define  FSMC_PCRx_PWID_0                    ((uint32_t)0x00000010)        /*!< Bit 0 */
  3375. #define  FSMC_PCRx_PWID_1                    ((uint32_t)0x00000020)        /*!< Bit 1 */
  3376.  
  3377. #define  FSMC_PCRx_ECCEN                     ((uint32_t)0x00000040)        /*!< ECC computation logic enable bit */
  3378.  
  3379. #define  FSMC_PCRx_TCLR                      ((uint32_t)0x00001E00)        /*!< TCLR[3:0] bits (CLE to RE delay) */
  3380. #define  FSMC_PCRx_TCLR_0                    ((uint32_t)0x00000200)        /*!< Bit 0 */
  3381. #define  FSMC_PCRx_TCLR_1                    ((uint32_t)0x00000400)        /*!< Bit 1 */
  3382. #define  FSMC_PCRx_TCLR_2                    ((uint32_t)0x00000800)        /*!< Bit 2 */
  3383. #define  FSMC_PCRx_TCLR_3                    ((uint32_t)0x00001000)        /*!< Bit 3 */
  3384.  
  3385. #define  FSMC_PCRx_TAR                       ((uint32_t)0x0001E000)        /*!< TAR[3:0] bits (ALE to RE delay) */
  3386. #define  FSMC_PCRx_TAR_0                     ((uint32_t)0x00002000)        /*!< Bit 0 */
  3387. #define  FSMC_PCRx_TAR_1                     ((uint32_t)0x00004000)        /*!< Bit 1 */
  3388. #define  FSMC_PCRx_TAR_2                     ((uint32_t)0x00008000)        /*!< Bit 2 */
  3389. #define  FSMC_PCRx_TAR_3                     ((uint32_t)0x00010000)        /*!< Bit 3 */
  3390.  
  3391. #define  FSMC_PCRx_ECCPS                     ((uint32_t)0x000E0000)        /*!< ECCPS[1:0] bits (ECC page size) */
  3392. #define  FSMC_PCRx_ECCPS_0                   ((uint32_t)0x00020000)        /*!< Bit 0 */
  3393. #define  FSMC_PCRx_ECCPS_1                   ((uint32_t)0x00040000)        /*!< Bit 1 */
  3394. #define  FSMC_PCRx_ECCPS_2                   ((uint32_t)0x00080000)        /*!< Bit 2 */
  3395.  
  3396. /*******************  Bit definition for FSMC_SRx (x = 2 to 4) register  *******************/
  3397. #define  FSMC_SRx_IRS                        ((uint32_t)0x00000001)        /*!< Interrupt Rising Edge status */
  3398. #define  FSMC_SRx_ILS                        ((uint32_t)0x00000002)        /*!< Interrupt Level status */
  3399. #define  FSMC_SRx_IFS                        ((uint32_t)0x00000004)        /*!< Interrupt Falling Edge status */
  3400. #define  FSMC_SRx_IREN                       ((uint32_t)0x00000008)        /*!< Interrupt Rising Edge detection Enable bit */
  3401. #define  FSMC_SRx_ILEN                       ((uint32_t)0x00000010)        /*!< Interrupt Level detection Enable bit */
  3402. #define  FSMC_SRx_IFEN                       ((uint32_t)0x00000020)        /*!< Interrupt Falling Edge detection Enable bit */
  3403. #define  FSMC_SRx_FEMPT                      ((uint32_t)0x00000040)        /*!< FIFO empty */
  3404.  
  3405. /******************  Bit definition for FSMC_PMEMx (x = 2 to 4) register  ******************/
  3406. #define  FSMC_PMEMx_MEMSETx                  ((uint32_t)0x000000FF)        /*!< MEMSETx[7:0] bits (Common memory x setup time) */
  3407. #define  FSMC_PMEMx_MEMSETx_0                ((uint32_t)0x00000001)        /*!< Bit 0 */
  3408. #define  FSMC_PMEMx_MEMSETx_1                ((uint32_t)0x00000002)        /*!< Bit 1 */
  3409. #define  FSMC_PMEMx_MEMSETx_2                ((uint32_t)0x00000004)        /*!< Bit 2 */
  3410. #define  FSMC_PMEMx_MEMSETx_3                ((uint32_t)0x00000008)        /*!< Bit 3 */
  3411. #define  FSMC_PMEMx_MEMSETx_4                ((uint32_t)0x00000010)        /*!< Bit 4 */
  3412. #define  FSMC_PMEMx_MEMSETx_5                ((uint32_t)0x00000020)        /*!< Bit 5 */
  3413. #define  FSMC_PMEMx_MEMSETx_6                ((uint32_t)0x00000040)        /*!< Bit 6 */
  3414. #define  FSMC_PMEMx_MEMSETx_7                ((uint32_t)0x00000080)        /*!< Bit 7 */
  3415.  
  3416. #define  FSMC_PMEMx_MEMWAITx                 ((uint32_t)0x0000FF00)        /*!< MEMWAITx[7:0] bits (Common memory x wait time) */
  3417. #define  FSMC_PMEMx_MEMWAIT2_0               ((uint32_t)0x00000100)        /*!< Bit 0 */
  3418. #define  FSMC_PMEMx_MEMWAITx_1               ((uint32_t)0x00000200)        /*!< Bit 1 */
  3419. #define  FSMC_PMEMx_MEMWAITx_2               ((uint32_t)0x00000400)        /*!< Bit 2 */
  3420. #define  FSMC_PMEMx_MEMWAITx_3               ((uint32_t)0x00000800)        /*!< Bit 3 */
  3421. #define  FSMC_PMEMx_MEMWAITx_4               ((uint32_t)0x00001000)        /*!< Bit 4 */
  3422. #define  FSMC_PMEMx_MEMWAITx_5               ((uint32_t)0x00002000)        /*!< Bit 5 */
  3423. #define  FSMC_PMEMx_MEMWAITx_6               ((uint32_t)0x00004000)        /*!< Bit 6 */
  3424. #define  FSMC_PMEMx_MEMWAITx_7               ((uint32_t)0x00008000)        /*!< Bit 7 */
  3425.  
  3426. #define  FSMC_PMEMx_MEMHOLDx                 ((uint32_t)0x00FF0000)        /*!< MEMHOLDx[7:0] bits (Common memory x hold time) */
  3427. #define  FSMC_PMEMx_MEMHOLDx_0               ((uint32_t)0x00010000)        /*!< Bit 0 */
  3428. #define  FSMC_PMEMx_MEMHOLDx_1               ((uint32_t)0x00020000)        /*!< Bit 1 */
  3429. #define  FSMC_PMEMx_MEMHOLDx_2               ((uint32_t)0x00040000)        /*!< Bit 2 */
  3430. #define  FSMC_PMEMx_MEMHOLDx_3               ((uint32_t)0x00080000)        /*!< Bit 3 */
  3431. #define  FSMC_PMEMx_MEMHOLDx_4               ((uint32_t)0x00100000)        /*!< Bit 4 */
  3432. #define  FSMC_PMEMx_MEMHOLDx_5               ((uint32_t)0x00200000)        /*!< Bit 5 */
  3433. #define  FSMC_PMEMx_MEMHOLDx_6               ((uint32_t)0x00400000)        /*!< Bit 6 */
  3434. #define  FSMC_PMEMx_MEMHOLDx_7               ((uint32_t)0x00800000)        /*!< Bit 7 */
  3435.  
  3436. #define  FSMC_PMEMx_MEMHIZx                  ((uint32_t)0xFF000000)        /*!< MEMHIZx[7:0] bits (Common memory x databus HiZ time) */
  3437. #define  FSMC_PMEMx_MEMHIZx_0                ((uint32_t)0x01000000)        /*!< Bit 0 */
  3438. #define  FSMC_PMEMx_MEMHIZx_1                ((uint32_t)0x02000000)        /*!< Bit 1 */
  3439. #define  FSMC_PMEMx_MEMHIZx_2                ((uint32_t)0x04000000)        /*!< Bit 2 */
  3440. #define  FSMC_PMEMx_MEMHIZx_3                ((uint32_t)0x08000000)        /*!< Bit 3 */
  3441. #define  FSMC_PMEMx_MEMHIZx_4                ((uint32_t)0x10000000)        /*!< Bit 4 */
  3442. #define  FSMC_PMEMx_MEMHIZx_5                ((uint32_t)0x20000000)        /*!< Bit 5 */
  3443. #define  FSMC_PMEMx_MEMHIZx_6                ((uint32_t)0x40000000)        /*!< Bit 6 */
  3444. #define  FSMC_PMEMx_MEMHIZx_7                ((uint32_t)0x80000000)        /*!< Bit 7 */
  3445.  
  3446. /******************  Bit definition for FSMC_PATTx (x = 2 to 4) register  ******************/
  3447. #define  FSMC_PATTx_ATTSETx                  ((uint32_t)0x000000FF)        /*!< ATTSETx[7:0] bits (Attribute memory x setup time) */
  3448. #define  FSMC_PATTx_ATTSETx_0                ((uint32_t)0x00000001)        /*!< Bit 0 */
  3449. #define  FSMC_PATTx_ATTSETx_1                ((uint32_t)0x00000002)        /*!< Bit 1 */
  3450. #define  FSMC_PATTx_ATTSETx_2                ((uint32_t)0x00000004)        /*!< Bit 2 */
  3451. #define  FSMC_PATTx_ATTSETx_3                ((uint32_t)0x00000008)        /*!< Bit 3 */
  3452. #define  FSMC_PATTx_ATTSETx_4                ((uint32_t)0x00000010)        /*!< Bit 4 */
  3453. #define  FSMC_PATTx_ATTSETx_5                ((uint32_t)0x00000020)        /*!< Bit 5 */
  3454. #define  FSMC_PATTx_ATTSETx_6                ((uint32_t)0x00000040)        /*!< Bit 6 */
  3455. #define  FSMC_PATTx_ATTSETx_7                ((uint32_t)0x00000080)        /*!< Bit 7 */
  3456.  
  3457. #define  FSMC_PATTx_ATTWAITx                 ((uint32_t)0x0000FF00)        /*!< ATTWAITx[7:0] bits (Attribute memory x wait time) */
  3458. #define  FSMC_PATTx_ATTWAITx_0               ((uint32_t)0x00000100)        /*!< Bit 0 */
  3459. #define  FSMC_PATTx_ATTWAITx_1               ((uint32_t)0x00000200)        /*!< Bit 1 */
  3460. #define  FSMC_PATTx_ATTWAITx_2               ((uint32_t)0x00000400)        /*!< Bit 2 */
  3461. #define  FSMC_PATTx_ATTWAITx_3               ((uint32_t)0x00000800)        /*!< Bit 3 */
  3462. #define  FSMC_PATTx_ATTWAITx_4               ((uint32_t)0x00001000)        /*!< Bit 4 */
  3463. #define  FSMC_PATTx_ATTWAITx_5               ((uint32_t)0x00002000)        /*!< Bit 5 */
  3464. #define  FSMC_PATTx_ATTWAITx_6               ((uint32_t)0x00004000)        /*!< Bit 6 */
  3465. #define  FSMC_PATTx_ATTWAITx_7               ((uint32_t)0x00008000)        /*!< Bit 7 */
  3466.  
  3467. #define  FSMC_PATTx_ATTHOLDx                 ((uint32_t)0x00FF0000)        /*!< ATTHOLDx[7:0] bits (Attribute memory x hold time) */
  3468. #define  FSMC_PATTx_ATTHOLDx_0               ((uint32_t)0x00010000)        /*!< Bit 0 */
  3469. #define  FSMC_PATTx_ATTHOLDx_1               ((uint32_t)0x00020000)        /*!< Bit 1 */
  3470. #define  FSMC_PATTx_ATTHOLDx_2               ((uint32_t)0x00040000)        /*!< Bit 2 */
  3471. #define  FSMC_PATTx_ATTHOLDx_3               ((uint32_t)0x00080000)        /*!< Bit 3 */
  3472. #define  FSMC_PATTx_ATTHOLDx_4               ((uint32_t)0x00100000)        /*!< Bit 4 */
  3473. #define  FSMC_PATTx_ATTHOLDx_5               ((uint32_t)0x00200000)        /*!< Bit 5 */
  3474. #define  FSMC_PATTx_ATTHOLDx_6               ((uint32_t)0x00400000)        /*!< Bit 6 */
  3475. #define  FSMC_PATTx_ATTHOLDx_7               ((uint32_t)0x00800000)        /*!< Bit 7 */
  3476.  
  3477. #define  FSMC_PATTx_ATTHIZx                  ((uint32_t)0xFF000000)        /*!< ATTHIZx[7:0] bits (Attribute memory x databus HiZ time) */
  3478. #define  FSMC_PATTx_ATTHIZx_0                ((uint32_t)0x01000000)        /*!< Bit 0 */
  3479. #define  FSMC_PATTx_ATTHIZx_1                ((uint32_t)0x02000000)        /*!< Bit 1 */
  3480. #define  FSMC_PATTx_ATTHIZx_2                ((uint32_t)0x04000000)        /*!< Bit 2 */
  3481. #define  FSMC_PATTx_ATTHIZx_3                ((uint32_t)0x08000000)        /*!< Bit 3 */
  3482. #define  FSMC_PATTx_ATTHIZx_4                ((uint32_t)0x10000000)        /*!< Bit 4 */
  3483. #define  FSMC_PATTx_ATTHIZx_5                ((uint32_t)0x20000000)        /*!< Bit 5 */
  3484. #define  FSMC_PATTx_ATTHIZx_6                ((uint32_t)0x40000000)        /*!< Bit 6 */
  3485. #define  FSMC_PATTx_ATTHIZx_7                ((uint32_t)0x80000000)        /*!< Bit 7 */
  3486.  
  3487. /******************  Bit definition for FSMC_PIO4 register  *******************/
  3488. #define  FSMC_PIO4_IOSET4                    ((uint32_t)0x000000FF)        /*!< IOSET4[7:0] bits (I/O 4 setup time) */
  3489. #define  FSMC_PIO4_IOSET4_0                  ((uint32_t)0x00000001)        /*!< Bit 0 */
  3490. #define  FSMC_PIO4_IOSET4_1                  ((uint32_t)0x00000002)        /*!< Bit 1 */
  3491. #define  FSMC_PIO4_IOSET4_2                  ((uint32_t)0x00000004)        /*!< Bit 2 */
  3492. #define  FSMC_PIO4_IOSET4_3                  ((uint32_t)0x00000008)        /*!< Bit 3 */
  3493. #define  FSMC_PIO4_IOSET4_4                  ((uint32_t)0x00000010)        /*!< Bit 4 */
  3494. #define  FSMC_PIO4_IOSET4_5                  ((uint32_t)0x00000020)        /*!< Bit 5 */
  3495. #define  FSMC_PIO4_IOSET4_6                  ((uint32_t)0x00000040)        /*!< Bit 6 */
  3496. #define  FSMC_PIO4_IOSET4_7                  ((uint32_t)0x00000080)        /*!< Bit 7 */
  3497.  
  3498. #define  FSMC_PIO4_IOWAIT4                   ((uint32_t)0x0000FF00)        /*!< IOWAIT4[7:0] bits (I/O 4 wait time) */
  3499. #define  FSMC_PIO4_IOWAIT4_0                 ((uint32_t)0x00000100)        /*!< Bit 0 */
  3500. #define  FSMC_PIO4_IOWAIT4_1                 ((uint32_t)0x00000200)        /*!< Bit 1 */
  3501. #define  FSMC_PIO4_IOWAIT4_2                 ((uint32_t)0x00000400)        /*!< Bit 2 */
  3502. #define  FSMC_PIO4_IOWAIT4_3                 ((uint32_t)0x00000800)        /*!< Bit 3 */
  3503. #define  FSMC_PIO4_IOWAIT4_4                 ((uint32_t)0x00001000)        /*!< Bit 4 */
  3504. #define  FSMC_PIO4_IOWAIT4_5                 ((uint32_t)0x00002000)        /*!< Bit 5 */
  3505. #define  FSMC_PIO4_IOWAIT4_6                 ((uint32_t)0x00004000)        /*!< Bit 6 */
  3506. #define  FSMC_PIO4_IOWAIT4_7                 ((uint32_t)0x00008000)        /*!< Bit 7 */
  3507.  
  3508. #define  FSMC_PIO4_IOHOLD4                   ((uint32_t)0x00FF0000)        /*!< IOHOLD4[7:0] bits (I/O 4 hold time) */
  3509. #define  FSMC_PIO4_IOHOLD4_0                 ((uint32_t)0x00010000)        /*!< Bit 0 */
  3510. #define  FSMC_PIO4_IOHOLD4_1                 ((uint32_t)0x00020000)        /*!< Bit 1 */
  3511. #define  FSMC_PIO4_IOHOLD4_2                 ((uint32_t)0x00040000)        /*!< Bit 2 */
  3512. #define  FSMC_PIO4_IOHOLD4_3                 ((uint32_t)0x00080000)        /*!< Bit 3 */
  3513. #define  FSMC_PIO4_IOHOLD4_4                 ((uint32_t)0x00100000)        /*!< Bit 4 */
  3514. #define  FSMC_PIO4_IOHOLD4_5                 ((uint32_t)0x00200000)        /*!< Bit 5 */
  3515. #define  FSMC_PIO4_IOHOLD4_6                 ((uint32_t)0x00400000)        /*!< Bit 6 */
  3516. #define  FSMC_PIO4_IOHOLD4_7                 ((uint32_t)0x00800000)        /*!< Bit 7 */
  3517.  
  3518. #define  FSMC_PIO4_IOHIZ4                    ((uint32_t)0xFF000000)        /*!< IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
  3519. #define  FSMC_PIO4_IOHIZ4_0                  ((uint32_t)0x01000000)        /*!< Bit 0 */
  3520. #define  FSMC_PIO4_IOHIZ4_1                  ((uint32_t)0x02000000)        /*!< Bit 1 */
  3521. #define  FSMC_PIO4_IOHIZ4_2                  ((uint32_t)0x04000000)        /*!< Bit 2 */
  3522. #define  FSMC_PIO4_IOHIZ4_3                  ((uint32_t)0x08000000)        /*!< Bit 3 */
  3523. #define  FSMC_PIO4_IOHIZ4_4                  ((uint32_t)0x10000000)        /*!< Bit 4 */
  3524. #define  FSMC_PIO4_IOHIZ4_5                  ((uint32_t)0x20000000)        /*!< Bit 5 */
  3525. #define  FSMC_PIO4_IOHIZ4_6                  ((uint32_t)0x40000000)        /*!< Bit 6 */
  3526. #define  FSMC_PIO4_IOHIZ4_7                  ((uint32_t)0x80000000)        /*!< Bit 7 */
  3527.  
  3528. /******************  Bit definition for FSMC_ECCR2 register  ******************/
  3529. #define  FSMC_ECCR2_ECC2                     ((uint32_t)0xFFFFFFFF)        /*!< ECC result */
  3530.  
  3531. /******************  Bit definition for FSMC_ECCR3 register  ******************/
  3532. #define  FSMC_ECCR3_ECC3                     ((uint32_t)0xFFFFFFFF)        /*!< ECC result */
  3533.  
  3534. /******************************************************************************/
  3535. /*                                                                            */
  3536. /*                          SD host Interface                                 */
  3537. /*                                                                            */
  3538. /******************************************************************************/
  3539.  
  3540. /******************  Bit definition for SDIO_POWER register  ******************/
  3541. #define  SDIO_POWER_PWRCTRL                  ((uint32_t)0x03)               /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  3542. #define  SDIO_POWER_PWRCTRL_0                ((uint32_t)0x01)               /*!< Bit 0 */
  3543. #define  SDIO_POWER_PWRCTRL_1                ((uint32_t)0x02)               /*!< Bit 1 */
  3544.  
  3545. /******************  Bit definition for SDIO_CLKCR register  ******************/
  3546. #define  SDIO_CLKCR_CLKDIV                   ((uint32_t)0x00FF)            /*!< Clock divide factor */
  3547. #define  SDIO_CLKCR_CLKEN                    ((uint32_t)0x0100)            /*!< Clock enable bit */
  3548. #define  SDIO_CLKCR_PWRSAV                   ((uint32_t)0x0200)            /*!< Power saving configuration bit */
  3549. #define  SDIO_CLKCR_BYPASS                   ((uint32_t)0x0400)            /*!< Clock divider bypass enable bit */
  3550.  
  3551. #define  SDIO_CLKCR_WIDBUS                   ((uint32_t)0x1800)            /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  3552. #define  SDIO_CLKCR_WIDBUS_0                 ((uint32_t)0x0800)            /*!< Bit 0 */
  3553. #define  SDIO_CLKCR_WIDBUS_1                 ((uint32_t)0x1000)            /*!< Bit 1 */
  3554.  
  3555. #define  SDIO_CLKCR_NEGEDGE                  ((uint32_t)0x2000)            /*!< SDIO_CK dephasing selection bit */
  3556. #define  SDIO_CLKCR_HWFC_EN                  ((uint32_t)0x4000)            /*!< HW Flow Control enable */
  3557.  
  3558. /*******************  Bit definition for SDIO_ARG register  *******************/
  3559. #define  SDIO_ARG_CMDARG                     ((uint32_t)0xFFFFFFFF)            /*!< Command argument */
  3560.  
  3561. /*******************  Bit definition for SDIO_CMD register  *******************/
  3562. #define  SDIO_CMD_CMDINDEX                   ((uint32_t)0x003F)            /*!< Command Index */
  3563.  
  3564. #define  SDIO_CMD_WAITRESP                   ((uint32_t)0x00C0)            /*!< WAITRESP[1:0] bits (Wait for response bits) */
  3565. #define  SDIO_CMD_WAITRESP_0                 ((uint32_t)0x0040)            /*!<  Bit 0 */
  3566. #define  SDIO_CMD_WAITRESP_1                 ((uint32_t)0x0080)            /*!<  Bit 1 */
  3567.  
  3568. #define  SDIO_CMD_WAITINT                    ((uint32_t)0x0100)            /*!< CPSM Waits for Interrupt Request */
  3569. #define  SDIO_CMD_WAITPEND                   ((uint32_t)0x0200)            /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  3570. #define  SDIO_CMD_CPSMEN                     ((uint32_t)0x0400)            /*!< Command path state machine (CPSM) Enable bit */
  3571. #define  SDIO_CMD_SDIOSUSPEND                ((uint32_t)0x0800)            /*!< SD I/O suspend command */
  3572. #define  SDIO_CMD_ENCMDCOMPL                 ((uint32_t)0x1000)            /*!< Enable CMD completion */
  3573. #define  SDIO_CMD_NIEN                       ((uint32_t)0x2000)            /*!< Not Interrupt Enable */
  3574. #define  SDIO_CMD_CEATACMD                   ((uint32_t)0x4000)            /*!< CE-ATA command */
  3575.  
  3576. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  3577. #define  SDIO_RESPCMD_RESPCMD                ((uint32_t)0x3F)               /*!< Response command index */
  3578.  
  3579. /******************  Bit definition for SDIO_RESP0 register  ******************/
  3580. #define  SDIO_RESP0_CARDSTATUS0              ((uint32_t)0xFFFFFFFF)        /*!< Card Status */
  3581.  
  3582. /******************  Bit definition for SDIO_RESP1 register  ******************/
  3583. #define  SDIO_RESP1_CARDSTATUS1              ((uint32_t)0xFFFFFFFF)        /*!< Card Status */
  3584.  
  3585. /******************  Bit definition for SDIO_RESP2 register  ******************/
  3586. #define  SDIO_RESP2_CARDSTATUS2              ((uint32_t)0xFFFFFFFF)        /*!< Card Status */
  3587.  
  3588. /******************  Bit definition for SDIO_RESP3 register  ******************/
  3589. #define  SDIO_RESP3_CARDSTATUS3              ((uint32_t)0xFFFFFFFF)        /*!< Card Status */
  3590.  
  3591. /******************  Bit definition for SDIO_RESP4 register  ******************/
  3592. #define  SDIO_RESP4_CARDSTATUS4              ((uint32_t)0xFFFFFFFF)        /*!< Card Status */
  3593.  
  3594. /******************  Bit definition for SDIO_DTIMER register  *****************/
  3595. #define  SDIO_DTIMER_DATATIME                ((uint32_t)0xFFFFFFFF)        /*!< Data timeout period. */
  3596.  
  3597. /******************  Bit definition for SDIO_DLEN register  *******************/
  3598. #define  SDIO_DLEN_DATALENGTH                ((uint32_t)0x01FFFFFF)        /*!< Data length value */
  3599.  
  3600. /******************  Bit definition for SDIO_DCTRL register  ******************/
  3601. #define  SDIO_DCTRL_DTEN                     ((uint32_t)0x0001)            /*!< Data transfer enabled bit */
  3602. #define  SDIO_DCTRL_DTDIR                    ((uint32_t)0x0002)            /*!< Data transfer direction selection */
  3603. #define  SDIO_DCTRL_DTMODE                   ((uint32_t)0x0004)            /*!< Data transfer mode selection */
  3604. #define  SDIO_DCTRL_DMAEN                    ((uint32_t)0x0008)            /*!< DMA enabled bit */
  3605.  
  3606. #define  SDIO_DCTRL_DBLOCKSIZE               ((uint32_t)0x00F0)            /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  3607. #define  SDIO_DCTRL_DBLOCKSIZE_0             ((uint32_t)0x0010)            /*!< Bit 0 */
  3608. #define  SDIO_DCTRL_DBLOCKSIZE_1             ((uint32_t)0x0020)            /*!< Bit 1 */
  3609. #define  SDIO_DCTRL_DBLOCKSIZE_2             ((uint32_t)0x0040)            /*!< Bit 2 */
  3610. #define  SDIO_DCTRL_DBLOCKSIZE_3             ((uint32_t)0x0080)            /*!< Bit 3 */
  3611.  
  3612. #define  SDIO_DCTRL_RWSTART                  ((uint32_t)0x0100)            /*!< Read wait start */
  3613. #define  SDIO_DCTRL_RWSTOP                   ((uint32_t)0x0200)            /*!< Read wait stop */
  3614. #define  SDIO_DCTRL_RWMOD                    ((uint32_t)0x0400)            /*!< Read wait mode */
  3615. #define  SDIO_DCTRL_SDIOEN                   ((uint32_t)0x0800)            /*!< SD I/O enable functions */
  3616.  
  3617. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  3618. #define  SDIO_DCOUNT_DATACOUNT               ((uint32_t)0x01FFFFFF)        /*!< Data count value */
  3619.  
  3620. /******************  Bit definition for SDIO_STA register  ********************/
  3621. #define  SDIO_STA_CCRCFAIL                   ((uint32_t)0x00000001)        /*!< Command response received (CRC check failed) */
  3622. #define  SDIO_STA_DCRCFAIL                   ((uint32_t)0x00000002)        /*!< Data block sent/received (CRC check failed) */
  3623. #define  SDIO_STA_CTIMEOUT                   ((uint32_t)0x00000004)        /*!< Command response timeout */
  3624. #define  SDIO_STA_DTIMEOUT                   ((uint32_t)0x00000008)        /*!< Data timeout */
  3625. #define  SDIO_STA_TXUNDERR                   ((uint32_t)0x00000010)        /*!< Transmit FIFO underrun error */
  3626. #define  SDIO_STA_RXOVERR                    ((uint32_t)0x00000020)        /*!< Received FIFO overrun error */
  3627. #define  SDIO_STA_CMDREND                    ((uint32_t)0x00000040)        /*!< Command response received (CRC check passed) */
  3628. #define  SDIO_STA_CMDSENT                    ((uint32_t)0x00000080)        /*!< Command sent (no response required) */
  3629. #define  SDIO_STA_DATAEND                    ((uint32_t)0x00000100)        /*!< Data end (data counter, SDIDCOUNT, is zero) */
  3630. #define  SDIO_STA_STBITERR                   ((uint32_t)0x00000200)        /*!< Start bit not detected on all data signals in wide bus mode */
  3631. #define  SDIO_STA_DBCKEND                    ((uint32_t)0x00000400)        /*!< Data block sent/received (CRC check passed) */
  3632. #define  SDIO_STA_CMDACT                     ((uint32_t)0x00000800)        /*!< Command transfer in progress */
  3633. #define  SDIO_STA_TXACT                      ((uint32_t)0x00001000)        /*!< Data transmit in progress */
  3634. #define  SDIO_STA_RXACT                      ((uint32_t)0x00002000)        /*!< Data receive in progress */
  3635. #define  SDIO_STA_TXFIFOHE                   ((uint32_t)0x00004000)        /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  3636. #define  SDIO_STA_RXFIFOHF                   ((uint32_t)0x00008000)        /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  3637. #define  SDIO_STA_TXFIFOF                    ((uint32_t)0x00010000)        /*!< Transmit FIFO full */
  3638. #define  SDIO_STA_RXFIFOF                    ((uint32_t)0x00020000)        /*!< Receive FIFO full */
  3639. #define  SDIO_STA_TXFIFOE                    ((uint32_t)0x00040000)        /*!< Transmit FIFO empty */
  3640. #define  SDIO_STA_RXFIFOE                    ((uint32_t)0x00080000)        /*!< Receive FIFO empty */
  3641. #define  SDIO_STA_TXDAVL                     ((uint32_t)0x00100000)        /*!< Data available in transmit FIFO */
  3642. #define  SDIO_STA_RXDAVL                     ((uint32_t)0x00200000)        /*!< Data available in receive FIFO */
  3643. #define  SDIO_STA_SDIOIT                     ((uint32_t)0x00400000)        /*!< SDIO interrupt received */
  3644. #define  SDIO_STA_CEATAEND                   ((uint32_t)0x00800000)        /*!< CE-ATA command completion signal received for CMD61 */
  3645.  
  3646. /*******************  Bit definition for SDIO_ICR register  *******************/
  3647. #define  SDIO_ICR_CCRCFAILC                  ((uint32_t)0x00000001)        /*!< CCRCFAIL flag clear bit */
  3648. #define  SDIO_ICR_DCRCFAILC                  ((uint32_t)0x00000002)        /*!< DCRCFAIL flag clear bit */
  3649. #define  SDIO_ICR_CTIMEOUTC                  ((uint32_t)0x00000004)        /*!< CTIMEOUT flag clear bit */
  3650. #define  SDIO_ICR_DTIMEOUTC                  ((uint32_t)0x00000008)        /*!< DTIMEOUT flag clear bit */
  3651. #define  SDIO_ICR_TXUNDERRC                  ((uint32_t)0x00000010)        /*!< TXUNDERR flag clear bit */
  3652. #define  SDIO_ICR_RXOVERRC                   ((uint32_t)0x00000020)        /*!< RXOVERR flag clear bit */
  3653. #define  SDIO_ICR_CMDRENDC                   ((uint32_t)0x00000040)        /*!< CMDREND flag clear bit */
  3654. #define  SDIO_ICR_CMDSENTC                   ((uint32_t)0x00000080)        /*!< CMDSENT flag clear bit */
  3655. #define  SDIO_ICR_DATAENDC                   ((uint32_t)0x00000100)        /*!< DATAEND flag clear bit */
  3656. #define  SDIO_ICR_STBITERRC                  ((uint32_t)0x00000200)        /*!< STBITERR flag clear bit */
  3657. #define  SDIO_ICR_DBCKENDC                   ((uint32_t)0x00000400)        /*!< DBCKEND flag clear bit */
  3658. #define  SDIO_ICR_SDIOITC                    ((uint32_t)0x00400000)        /*!< SDIOIT flag clear bit */
  3659. #define  SDIO_ICR_CEATAENDC                  ((uint32_t)0x00800000)        /*!< CEATAEND flag clear bit */
  3660.  
  3661. /******************  Bit definition for SDIO_MASK register  *******************/
  3662. #define  SDIO_MASK_CCRCFAILIE                ((uint32_t)0x00000001)        /*!< Command CRC Fail Interrupt Enable */
  3663. #define  SDIO_MASK_DCRCFAILIE                ((uint32_t)0x00000002)        /*!< Data CRC Fail Interrupt Enable */
  3664. #define  SDIO_MASK_CTIMEOUTIE                ((uint32_t)0x00000004)        /*!< Command TimeOut Interrupt Enable */
  3665. #define  SDIO_MASK_DTIMEOUTIE                ((uint32_t)0x00000008)        /*!< Data TimeOut Interrupt Enable */
  3666. #define  SDIO_MASK_TXUNDERRIE                ((uint32_t)0x00000010)        /*!< Tx FIFO UnderRun Error Interrupt Enable */
  3667. #define  SDIO_MASK_RXOVERRIE                 ((uint32_t)0x00000020)        /*!< Rx FIFO OverRun Error Interrupt Enable */
  3668. #define  SDIO_MASK_CMDRENDIE                 ((uint32_t)0x00000040)        /*!< Command Response Received Interrupt Enable */
  3669. #define  SDIO_MASK_CMDSENTIE                 ((uint32_t)0x00000080)        /*!< Command Sent Interrupt Enable */
  3670. #define  SDIO_MASK_DATAENDIE                 ((uint32_t)0x00000100)        /*!< Data End Interrupt Enable */
  3671. #define  SDIO_MASK_STBITERRIE                ((uint32_t)0x00000200)        /*!< Start Bit Error Interrupt Enable */
  3672. #define  SDIO_MASK_DBCKENDIE                 ((uint32_t)0x00000400)        /*!< Data Block End Interrupt Enable */
  3673. #define  SDIO_MASK_CMDACTIE                  ((uint32_t)0x00000800)        /*!< Command Acting Interrupt Enable */
  3674. #define  SDIO_MASK_TXACTIE                   ((uint32_t)0x00001000)        /*!< Data Transmit Acting Interrupt Enable */
  3675. #define  SDIO_MASK_RXACTIE                   ((uint32_t)0x00002000)        /*!< Data receive acting interrupt enabled */
  3676. #define  SDIO_MASK_TXFIFOHEIE                ((uint32_t)0x00004000)        /*!< Tx FIFO Half Empty interrupt Enable */
  3677. #define  SDIO_MASK_RXFIFOHFIE                ((uint32_t)0x00008000)        /*!< Rx FIFO Half Full interrupt Enable */
  3678. #define  SDIO_MASK_TXFIFOFIE                 ((uint32_t)0x00010000)        /*!< Tx FIFO Full interrupt Enable */
  3679. #define  SDIO_MASK_RXFIFOFIE                 ((uint32_t)0x00020000)        /*!< Rx FIFO Full interrupt Enable */
  3680. #define  SDIO_MASK_TXFIFOEIE                 ((uint32_t)0x00040000)        /*!< Tx FIFO Empty interrupt Enable */
  3681. #define  SDIO_MASK_RXFIFOEIE                 ((uint32_t)0x00080000)        /*!< Rx FIFO Empty interrupt Enable */
  3682. #define  SDIO_MASK_TXDAVLIE                  ((uint32_t)0x00100000)        /*!< Data available in Tx FIFO interrupt Enable */
  3683. #define  SDIO_MASK_RXDAVLIE                  ((uint32_t)0x00200000)        /*!< Data available in Rx FIFO interrupt Enable */
  3684. #define  SDIO_MASK_SDIOITIE                  ((uint32_t)0x00400000)        /*!< SDIO Mode Interrupt Received interrupt Enable */
  3685. #define  SDIO_MASK_CEATAENDIE                ((uint32_t)0x00800000)        /*!< CE-ATA command completion signal received Interrupt Enable */
  3686.  
  3687. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  3688. #define  SDIO_FIFOCNT_FIFOCOUNT              ((uint32_t)0x00FFFFFF)        /*!< Remaining number of words to be written to or read from the FIFO */
  3689.  
  3690. /******************  Bit definition for SDIO_FIFO register  *******************/
  3691. #define  SDIO_FIFO_FIFODATA                  ((uint32_t)0xFFFFFFFF)        /*!< Receive and transmit FIFO data */
  3692.  
  3693.  
  3694.  
  3695. /******************************************************************************/
  3696. /*                                                                            */
  3697. /*                        Serial Peripheral Interface                         */
  3698. /*                                                                            */
  3699. /******************************************************************************/
  3700.  
  3701. /*******************  Bit definition for SPI_CR1 register  ********************/
  3702. #define  SPI_CR1_CPHA                        ((uint32_t)0x00000001)        /*!< Clock Phase */
  3703. #define  SPI_CR1_CPOL                        ((uint32_t)0x00000002)        /*!< Clock Polarity */
  3704. #define  SPI_CR1_MSTR                        ((uint32_t)0x00000004)        /*!< Master Selection */
  3705.  
  3706. #define  SPI_CR1_BR                          ((uint32_t)0x00000038)        /*!< BR[2:0] bits (Baud Rate Control) */
  3707. #define  SPI_CR1_BR_0                        ((uint32_t)0x00000008)        /*!< Bit 0 */
  3708. #define  SPI_CR1_BR_1                        ((uint32_t)0x00000010)        /*!< Bit 1 */
  3709. #define  SPI_CR1_BR_2                        ((uint32_t)0x00000020)        /*!< Bit 2 */
  3710.  
  3711. #define  SPI_CR1_SPE                         ((uint32_t)0x00000040)        /*!< SPI Enable */
  3712. #define  SPI_CR1_LSBFIRST                    ((uint32_t)0x00000080)        /*!< Frame Format */
  3713. #define  SPI_CR1_SSI                         ((uint32_t)0x00000100)        /*!< Internal slave select */
  3714. #define  SPI_CR1_SSM                         ((uint32_t)0x00000200)        /*!< Software slave management */
  3715. #define  SPI_CR1_RXONLY                      ((uint32_t)0x00000400)        /*!< Receive only */
  3716. #define  SPI_CR1_DFF                         ((uint32_t)0x00000800)        /*!< Data Frame Format */
  3717. #define  SPI_CR1_CRCNEXT                     ((uint32_t)0x00001000)        /*!< Transmit CRC next */
  3718. #define  SPI_CR1_CRCEN                       ((uint32_t)0x00002000)        /*!< Hardware CRC calculation enable */
  3719. #define  SPI_CR1_BIDIOE                      ((uint32_t)0x00004000)        /*!< Output enable in bidirectional mode */
  3720. #define  SPI_CR1_BIDIMODE                    ((uint32_t)0x00008000)        /*!< Bidirectional data mode enable */
  3721.  
  3722. /*******************  Bit definition for SPI_CR2 register  ********************/
  3723. #define  SPI_CR2_RXDMAEN                     ((uint32_t)0x00000001)        /*!< Rx Buffer DMA Enable */
  3724. #define  SPI_CR2_TXDMAEN                     ((uint32_t)0x00000002)        /*!< Tx Buffer DMA Enable */
  3725. #define  SPI_CR2_SSOE                        ((uint32_t)0x00000004)        /*!< SS Output Enable */
  3726. #define  SPI_CR2_ERRIE                       ((uint32_t)0x00000020)        /*!< Error Interrupt Enable */
  3727. #define  SPI_CR2_RXNEIE                      ((uint32_t)0x00000040)        /*!< RX buffer Not Empty Interrupt Enable */
  3728. #define  SPI_CR2_TXEIE                       ((uint32_t)0x00000080)        /*!< Tx buffer Empty Interrupt Enable */
  3729.  
  3730. /********************  Bit definition for SPI_SR register  ********************/
  3731. #define  SPI_SR_RXNE                         ((uint32_t)0x00000001)        /*!< Receive buffer Not Empty */
  3732. #define  SPI_SR_TXE                          ((uint32_t)0x00000002)        /*!< Transmit buffer Empty */
  3733. #define  SPI_SR_CHSIDE                       ((uint32_t)0x00000004)        /*!< Channel side */
  3734. #define  SPI_SR_UDR                          ((uint32_t)0x00000008)        /*!< Underrun flag */
  3735. #define  SPI_SR_CRCERR                       ((uint32_t)0x00000010)        /*!< CRC Error flag */
  3736. #define  SPI_SR_MODF                         ((uint32_t)0x00000020)        /*!< Mode fault */
  3737. #define  SPI_SR_OVR                          ((uint32_t)0x00000040)        /*!< Overrun flag */
  3738. #define  SPI_SR_BSY                          ((uint32_t)0x00000080)        /*!< Busy flag */
  3739.  
  3740. /********************  Bit definition for SPI_DR register  ********************/
  3741. #define  SPI_DR_DR                           ((uint32_t)0x0000FFFF)        /*!< Data Register */
  3742.  
  3743. /*******************  Bit definition for SPI_CRCPR register  ******************/
  3744. #define  SPI_CRCPR_CRCPOLY                   ((uint32_t)0x0000FFFF)        /*!< CRC polynomial register */
  3745.  
  3746. /******************  Bit definition for SPI_RXCRCR register  ******************/
  3747. #define  SPI_RXCRCR_RXCRC                    ((uint32_t)0x0000FFFF)        /*!< Rx CRC Register */
  3748.  
  3749. /******************  Bit definition for SPI_TXCRCR register  ******************/
  3750. #define  SPI_TXCRCR_TXCRC                    ((uint32_t)0x0000FFFF)        /*!< Tx CRC Register */
  3751.  
  3752. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  3753. #define  SPI_I2SCFGR_I2SMOD                  ((uint32_t)0x00000800)        /*!< I2S mode selection */
  3754.  
  3755.  
  3756. /******************************************************************************/
  3757. /*                                                                            */
  3758. /*                      Inter-integrated Circuit Interface                    */
  3759. /*                                                                            */
  3760. /******************************************************************************/
  3761.  
  3762. /*******************  Bit definition for I2C_CR1 register  ********************/
  3763. #define  I2C_CR1_PE                          ((uint32_t)0x00000001)        /*!< Peripheral Enable */
  3764. #define  I2C_CR1_SMBUS                       ((uint32_t)0x00000002)        /*!< SMBus Mode */
  3765. #define  I2C_CR1_SMBTYPE                     ((uint32_t)0x00000008)        /*!< SMBus Type */
  3766. #define  I2C_CR1_ENARP                       ((uint32_t)0x00000010)        /*!< ARP Enable */
  3767. #define  I2C_CR1_ENPEC                       ((uint32_t)0x00000020)        /*!< PEC Enable */
  3768. #define  I2C_CR1_ENGC                        ((uint32_t)0x00000040)        /*!< General Call Enable */
  3769. #define  I2C_CR1_NOSTRETCH                   ((uint32_t)0x00000080)        /*!< Clock Stretching Disable (Slave mode) */
  3770. #define  I2C_CR1_START                       ((uint32_t)0x00000100)        /*!< Start Generation */
  3771. #define  I2C_CR1_STOP                        ((uint32_t)0x00000200)        /*!< Stop Generation */
  3772. #define  I2C_CR1_ACK                         ((uint32_t)0x00000400)        /*!< Acknowledge Enable */
  3773. #define  I2C_CR1_POS                         ((uint32_t)0x00000800)        /*!< Acknowledge/PEC Position (for data reception) */
  3774. #define  I2C_CR1_PEC                         ((uint32_t)0x00001000)        /*!< Packet Error Checking */
  3775. #define  I2C_CR1_ALERT                       ((uint32_t)0x00002000)        /*!< SMBus Alert */
  3776. #define  I2C_CR1_SWRST                       ((uint32_t)0x00008000)        /*!< Software Reset */
  3777.  
  3778. /*******************  Bit definition for I2C_CR2 register  ********************/
  3779. #define  I2C_CR2_FREQ                        ((uint32_t)0x0000003F)        /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  3780. #define  I2C_CR2_FREQ_0                      ((uint32_t)0x00000001)        /*!< Bit 0 */
  3781. #define  I2C_CR2_FREQ_1                      ((uint32_t)0x00000002)        /*!< Bit 1 */
  3782. #define  I2C_CR2_FREQ_2                      ((uint32_t)0x00000004)        /*!< Bit 2 */
  3783. #define  I2C_CR2_FREQ_3                      ((uint32_t)0x00000008)        /*!< Bit 3 */
  3784. #define  I2C_CR2_FREQ_4                      ((uint32_t)0x00000010)        /*!< Bit 4 */
  3785. #define  I2C_CR2_FREQ_5                      ((uint32_t)0x00000020)        /*!< Bit 5 */
  3786.  
  3787. #define  I2C_CR2_ITERREN                     ((uint32_t)0x00000100)        /*!< Error Interrupt Enable */
  3788. #define  I2C_CR2_ITEVTEN                     ((uint32_t)0x00000200)        /*!< Event Interrupt Enable */
  3789. #define  I2C_CR2_ITBUFEN                     ((uint32_t)0x00000400)        /*!< Buffer Interrupt Enable */
  3790. #define  I2C_CR2_DMAEN                       ((uint32_t)0x00000800)        /*!< DMA Requests Enable */
  3791. #define  I2C_CR2_LAST                        ((uint32_t)0x00001000)        /*!< DMA Last Transfer */
  3792.  
  3793. /*******************  Bit definition for I2C_OAR1 register  *******************/
  3794. #define  I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)        /*!< Interface Address */
  3795. #define  I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)        /*!< Interface Address */
  3796.  
  3797. #define  I2C_OAR1_ADD0                       ((uint32_t)0x00000001)        /*!< Bit 0 */
  3798. #define  I2C_OAR1_ADD1                       ((uint32_t)0x00000002)        /*!< Bit 1 */
  3799. #define  I2C_OAR1_ADD2                       ((uint32_t)0x00000004)        /*!< Bit 2 */
  3800. #define  I2C_OAR1_ADD3                       ((uint32_t)0x00000008)        /*!< Bit 3 */
  3801. #define  I2C_OAR1_ADD4                       ((uint32_t)0x00000010)        /*!< Bit 4 */
  3802. #define  I2C_OAR1_ADD5                       ((uint32_t)0x00000020)        /*!< Bit 5 */
  3803. #define  I2C_OAR1_ADD6                       ((uint32_t)0x00000040)        /*!< Bit 6 */
  3804. #define  I2C_OAR1_ADD7                       ((uint32_t)0x00000080)        /*!< Bit 7 */
  3805. #define  I2C_OAR1_ADD8                       ((uint32_t)0x00000100)        /*!< Bit 8 */
  3806. #define  I2C_OAR1_ADD9                       ((uint32_t)0x00000200)        /*!< Bit 9 */
  3807.  
  3808. #define  I2C_OAR1_ADDMODE                    ((uint32_t)0x00008000)        /*!< Addressing Mode (Slave mode) */
  3809.  
  3810. /*******************  Bit definition for I2C_OAR2 register  *******************/
  3811. #define  I2C_OAR2_ENDUAL                     ((uint32_t)0x00000001)        /*!< Dual addressing mode enable */
  3812. #define  I2C_OAR2_ADD2                       ((uint32_t)0x000000FE)        /*!< Interface address */
  3813.  
  3814. /*******************  Bit definition for I2C_SR1 register  ********************/
  3815. #define  I2C_SR1_SB                          ((uint32_t)0x00000001)        /*!< Start Bit (Master mode) */
  3816. #define  I2C_SR1_ADDR                        ((uint32_t)0x00000002)        /*!< Address sent (master mode)/matched (slave mode) */
  3817. #define  I2C_SR1_BTF                         ((uint32_t)0x00000004)        /*!< Byte Transfer Finished */
  3818. #define  I2C_SR1_ADD10                       ((uint32_t)0x00000008)        /*!< 10-bit header sent (Master mode) */
  3819. #define  I2C_SR1_STOPF                       ((uint32_t)0x00000010)        /*!< Stop detection (Slave mode) */
  3820. #define  I2C_SR1_RXNE                        ((uint32_t)0x00000040)        /*!< Data Register not Empty (receivers) */
  3821. #define  I2C_SR1_TXE                         ((uint32_t)0x00000080)        /*!< Data Register Empty (transmitters) */
  3822. #define  I2C_SR1_BERR                        ((uint32_t)0x00000100)        /*!< Bus Error */
  3823. #define  I2C_SR1_ARLO                        ((uint32_t)0x00000200)        /*!< Arbitration Lost (master mode) */
  3824. #define  I2C_SR1_AF                          ((uint32_t)0x00000400)        /*!< Acknowledge Failure */
  3825. #define  I2C_SR1_OVR                         ((uint32_t)0x00000800)        /*!< Overrun/Underrun */
  3826. #define  I2C_SR1_PECERR                      ((uint32_t)0x00001000)        /*!< PEC Error in reception */
  3827. #define  I2C_SR1_TIMEOUT                     ((uint32_t)0x00004000)        /*!< Timeout or Tlow Error */
  3828. #define  I2C_SR1_SMBALERT                    ((uint32_t)0x00008000)        /*!< SMBus Alert */
  3829.  
  3830. /*******************  Bit definition for I2C_SR2 register  ********************/
  3831. #define  I2C_SR2_MSL                         ((uint32_t)0x00000001)        /*!< Master/Slave */
  3832. #define  I2C_SR2_BUSY                        ((uint32_t)0x00000002)        /*!< Bus Busy */
  3833. #define  I2C_SR2_TRA                         ((uint32_t)0x00000004)        /*!< Transmitter/Receiver */
  3834. #define  I2C_SR2_GENCALL                     ((uint32_t)0x00000010)        /*!< General Call Address (Slave mode) */
  3835. #define  I2C_SR2_SMBDEFAULT                  ((uint32_t)0x00000020)        /*!< SMBus Device Default Address (Slave mode) */
  3836. #define  I2C_SR2_SMBHOST                     ((uint32_t)0x00000040)        /*!< SMBus Host Header (Slave mode) */
  3837. #define  I2C_SR2_DUALF                       ((uint32_t)0x00000080)        /*!< Dual Flag (Slave mode) */
  3838. #define  I2C_SR2_PEC                         ((uint32_t)0x0000FF00)        /*!< Packet Error Checking Register */
  3839.  
  3840. /*******************  Bit definition for I2C_CCR register  ********************/
  3841. #define  I2C_CCR_CCR                         ((uint32_t)0x00000FFF)        /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  3842. #define  I2C_CCR_DUTY                        ((uint32_t)0x00004000)        /*!< Fast Mode Duty Cycle */
  3843. #define  I2C_CCR_FS                          ((uint32_t)0x00008000)        /*!< I2C Master Mode Selection */
  3844.  
  3845. /******************  Bit definition for I2C_TRISE register  *******************/
  3846. #define  I2C_TRISE_TRISE                     ((uint32_t)0x0000003F)        /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  3847.  
  3848. /******************************************************************************/
  3849. /*                                                                            */
  3850. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  3851. /*                                                                            */
  3852. /******************************************************************************/
  3853.  
  3854. /*******************  Bit definition for USART_SR register  *******************/
  3855. #define  USART_SR_PE                         ((uint32_t)0x00000001)            /*!< Parity Error */
  3856. #define  USART_SR_FE                         ((uint32_t)0x00000002)            /*!< Framing Error */
  3857. #define  USART_SR_NE                         ((uint32_t)0x00000004)            /*!< Noise Error Flag */
  3858. #define  USART_SR_ORE                        ((uint32_t)0x00000008)            /*!< OverRun Error */
  3859. #define  USART_SR_IDLE                       ((uint32_t)0x00000010)            /*!< IDLE line detected */
  3860. #define  USART_SR_RXNE                       ((uint32_t)0x00000020)            /*!< Read Data Register Not Empty */
  3861. #define  USART_SR_TC                         ((uint32_t)0x00000040)            /*!< Transmission Complete */
  3862. #define  USART_SR_TXE                        ((uint32_t)0x00000080)            /*!< Transmit Data Register Empty */
  3863. #define  USART_SR_LBD                        ((uint32_t)0x00000100)            /*!< LIN Break Detection Flag */
  3864. #define  USART_SR_CTS                        ((uint32_t)0x00000200)            /*!< CTS Flag */
  3865.  
  3866. /*******************  Bit definition for USART_DR register  *******************/
  3867. #define  USART_DR_DR                         ((uint32_t)0x000001FF)            /*!< Data value */
  3868.  
  3869. /******************  Bit definition for USART_BRR register  *******************/
  3870. #define  USART_BRR_DIV_Fraction              ((uint32_t)0x0000000F)            /*!< Fraction of USARTDIV */
  3871. #define  USART_BRR_DIV_Mantissa              ((uint32_t)0x0000FFF0)            /*!< Mantissa of USARTDIV */
  3872.  
  3873. /******************  Bit definition for USART_CR1 register  *******************/
  3874. #define  USART_CR1_SBK                       ((uint32_t)0x00000001)            /*!< Send Break */
  3875. #define  USART_CR1_RWU                       ((uint32_t)0x00000002)            /*!< Receiver wakeup */
  3876. #define  USART_CR1_RE                        ((uint32_t)0x00000004)            /*!< Receiver Enable */
  3877. #define  USART_CR1_TE                        ((uint32_t)0x00000008)            /*!< Transmitter Enable */
  3878. #define  USART_CR1_IDLEIE                    ((uint32_t)0x00000010)            /*!< IDLE Interrupt Enable */
  3879. #define  USART_CR1_RXNEIE                    ((uint32_t)0x00000020)            /*!< RXNE Interrupt Enable */
  3880. #define  USART_CR1_TCIE                      ((uint32_t)0x00000040)            /*!< Transmission Complete Interrupt Enable */
  3881. #define  USART_CR1_TXEIE                     ((uint32_t)0x00000080)            /*!< PE Interrupt Enable */
  3882. #define  USART_CR1_PEIE                      ((uint32_t)0x00000100)            /*!< PE Interrupt Enable */
  3883. #define  USART_CR1_PS                        ((uint32_t)0x00000200)            /*!< Parity Selection */
  3884. #define  USART_CR1_PCE                       ((uint32_t)0x00000400)            /*!< Parity Control Enable */
  3885. #define  USART_CR1_WAKE                      ((uint32_t)0x00000800)            /*!< Wakeup method */
  3886. #define  USART_CR1_M                         ((uint32_t)0x00001000)            /*!< Word length */
  3887. #define  USART_CR1_UE                        ((uint32_t)0x00002000)            /*!< USART Enable */
  3888.  
  3889. /******************  Bit definition for USART_CR2 register  *******************/
  3890. #define  USART_CR2_ADD                       ((uint32_t)0x0000000F)            /*!< Address of the USART node */
  3891. #define  USART_CR2_LBDL                      ((uint32_t)0x00000020)            /*!< LIN Break Detection Length */
  3892. #define  USART_CR2_LBDIE                     ((uint32_t)0x00000040)            /*!< LIN Break Detection Interrupt Enable */
  3893. #define  USART_CR2_LBCL                      ((uint32_t)0x00000100)            /*!< Last Bit Clock pulse */
  3894. #define  USART_CR2_CPHA                      ((uint32_t)0x00000200)            /*!< Clock Phase */
  3895. #define  USART_CR2_CPOL                      ((uint32_t)0x00000400)            /*!< Clock Polarity */
  3896. #define  USART_CR2_CLKEN                     ((uint32_t)0x00000800)            /*!< Clock Enable */
  3897.  
  3898. #define  USART_CR2_STOP                      ((uint32_t)0x00003000)            /*!< STOP[1:0] bits (STOP bits) */
  3899. #define  USART_CR2_STOP_0                    ((uint32_t)0x00001000)            /*!< Bit 0 */
  3900. #define  USART_CR2_STOP_1                    ((uint32_t)0x00002000)            /*!< Bit 1 */
  3901.  
  3902. #define  USART_CR2_LINEN                     ((uint32_t)0x00004000)            /*!< LIN mode enable */
  3903.  
  3904. /******************  Bit definition for USART_CR3 register  *******************/
  3905. #define  USART_CR3_EIE                       ((uint32_t)0x00000001)            /*!< Error Interrupt Enable */
  3906. #define  USART_CR3_IREN                      ((uint32_t)0x00000002)            /*!< IrDA mode Enable */
  3907. #define  USART_CR3_IRLP                      ((uint32_t)0x00000004)            /*!< IrDA Low-Power */
  3908. #define  USART_CR3_HDSEL                     ((uint32_t)0x00000008)            /*!< Half-Duplex Selection */
  3909. #define  USART_CR3_NACK                      ((uint32_t)0x00000010)            /*!< Smartcard NACK enable */
  3910. #define  USART_CR3_SCEN                      ((uint32_t)0x00000020)            /*!< Smartcard mode enable */
  3911. #define  USART_CR3_DMAR                      ((uint32_t)0x00000040)            /*!< DMA Enable Receiver */
  3912. #define  USART_CR3_DMAT                      ((uint32_t)0x00000080)            /*!< DMA Enable Transmitter */
  3913. #define  USART_CR3_RTSE                      ((uint32_t)0x00000100)            /*!< RTS Enable */
  3914. #define  USART_CR3_CTSE                      ((uint32_t)0x00000200)            /*!< CTS Enable */
  3915. #define  USART_CR3_CTSIE                     ((uint32_t)0x00000400)            /*!< CTS Interrupt Enable */
  3916.  
  3917. /******************  Bit definition for USART_GTPR register  ******************/
  3918. #define  USART_GTPR_PSC                      ((uint32_t)0x000000FF)            /*!< PSC[7:0] bits (Prescaler value) */
  3919. #define  USART_GTPR_PSC_0                    ((uint32_t)0x00000001)            /*!< Bit 0 */
  3920. #define  USART_GTPR_PSC_1                    ((uint32_t)0x00000002)            /*!< Bit 1 */
  3921. #define  USART_GTPR_PSC_2                    ((uint32_t)0x00000004)            /*!< Bit 2 */
  3922. #define  USART_GTPR_PSC_3                    ((uint32_t)0x00000008)            /*!< Bit 3 */
  3923. #define  USART_GTPR_PSC_4                    ((uint32_t)0x00000010)            /*!< Bit 4 */
  3924. #define  USART_GTPR_PSC_5                    ((uint32_t)0x00000020)            /*!< Bit 5 */
  3925. #define  USART_GTPR_PSC_6                    ((uint32_t)0x00000040)            /*!< Bit 6 */
  3926. #define  USART_GTPR_PSC_7                    ((uint32_t)0x00000080)            /*!< Bit 7 */
  3927.  
  3928. #define  USART_GTPR_GT                       ((uint32_t)0x0000FF00)            /*!< Guard time value */
  3929.  
  3930. /******************************************************************************/
  3931. /*                                                                            */
  3932. /*                                 Debug MCU                                  */
  3933. /*                                                                            */
  3934. /******************************************************************************/
  3935.  
  3936. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  3937. #define  DBGMCU_IDCODE_DEV_ID                ((uint32_t)0x00000FFF)        /*!< Device Identifier */
  3938.  
  3939. #define  DBGMCU_IDCODE_REV_ID                ((uint32_t)0xFFFF0000)        /*!< REV_ID[15:0] bits (Revision Identifier) */
  3940. #define  DBGMCU_IDCODE_REV_ID_0              ((uint32_t)0x00010000)        /*!< Bit 0 */
  3941. #define  DBGMCU_IDCODE_REV_ID_1              ((uint32_t)0x00020000)        /*!< Bit 1 */
  3942. #define  DBGMCU_IDCODE_REV_ID_2              ((uint32_t)0x00040000)        /*!< Bit 2 */
  3943. #define  DBGMCU_IDCODE_REV_ID_3              ((uint32_t)0x00080000)        /*!< Bit 3 */
  3944. #define  DBGMCU_IDCODE_REV_ID_4              ((uint32_t)0x00100000)        /*!< Bit 4 */
  3945. #define  DBGMCU_IDCODE_REV_ID_5              ((uint32_t)0x00200000)        /*!< Bit 5 */
  3946. #define  DBGMCU_IDCODE_REV_ID_6              ((uint32_t)0x00400000)        /*!< Bit 6 */
  3947. #define  DBGMCU_IDCODE_REV_ID_7              ((uint32_t)0x00800000)        /*!< Bit 7 */
  3948. #define  DBGMCU_IDCODE_REV_ID_8              ((uint32_t)0x01000000)        /*!< Bit 8 */
  3949. #define  DBGMCU_IDCODE_REV_ID_9              ((uint32_t)0x02000000)        /*!< Bit 9 */
  3950. #define  DBGMCU_IDCODE_REV_ID_10             ((uint32_t)0x04000000)        /*!< Bit 10 */
  3951. #define  DBGMCU_IDCODE_REV_ID_11             ((uint32_t)0x08000000)        /*!< Bit 11 */
  3952. #define  DBGMCU_IDCODE_REV_ID_12             ((uint32_t)0x10000000)        /*!< Bit 12 */
  3953. #define  DBGMCU_IDCODE_REV_ID_13             ((uint32_t)0x20000000)        /*!< Bit 13 */
  3954. #define  DBGMCU_IDCODE_REV_ID_14             ((uint32_t)0x40000000)        /*!< Bit 14 */
  3955. #define  DBGMCU_IDCODE_REV_ID_15             ((uint32_t)0x80000000)        /*!< Bit 15 */
  3956.  
  3957. /******************  Bit definition for DBGMCU_CR register  *******************/
  3958. #define  DBGMCU_CR_DBG_SLEEP                 ((uint32_t)0x00000001)        /*!< Debug Sleep Mode */
  3959. #define  DBGMCU_CR_DBG_STOP                  ((uint32_t)0x00000002)        /*!< Debug Stop Mode */
  3960. #define  DBGMCU_CR_DBG_STANDBY               ((uint32_t)0x00000004)        /*!< Debug Standby mode */
  3961. #define  DBGMCU_CR_TRACE_IOEN                ((uint32_t)0x00000020)        /*!< Trace Pin Assignment Control */
  3962.  
  3963. #define  DBGMCU_CR_TRACE_MODE                ((uint32_t)0x000000C0)        /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  3964. #define  DBGMCU_CR_TRACE_MODE_0              ((uint32_t)0x00000040)        /*!< Bit 0 */
  3965. #define  DBGMCU_CR_TRACE_MODE_1              ((uint32_t)0x00000080)        /*!< Bit 1 */
  3966.  
  3967. #define  DBGMCU_CR_DBG_IWDG_STOP             ((uint32_t)0x00000100)        /*!< Debug Independent Watchdog stopped when Core is halted */
  3968. #define  DBGMCU_CR_DBG_WWDG_STOP             ((uint32_t)0x00000200)        /*!< Debug Window Watchdog stopped when Core is halted */
  3969. #define  DBGMCU_CR_DBG_TIM1_STOP             ((uint32_t)0x00000400)        /*!< TIM1 counter stopped when core is halted */
  3970. #define  DBGMCU_CR_DBG_TIM2_STOP             ((uint32_t)0x00000800)        /*!< TIM2 counter stopped when core is halted */
  3971. #define  DBGMCU_CR_DBG_TIM3_STOP             ((uint32_t)0x00001000)        /*!< TIM3 counter stopped when core is halted */
  3972. #define  DBGMCU_CR_DBG_TIM4_STOP             ((uint32_t)0x00002000)        /*!< TIM4 counter stopped when core is halted */
  3973. #define  DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    ((uint32_t)0x00008000)        /*!< SMBUS timeout mode stopped when Core is halted */
  3974. #define  DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    ((uint32_t)0x00010000)        /*!< SMBUS timeout mode stopped when Core is halted */
  3975. #define  DBGMCU_CR_DBG_TIM5_STOP             ((uint32_t)0x00040000)        /*!< TIM5 counter stopped when core is halted */
  3976. #define  DBGMCU_CR_DBG_TIM6_STOP             ((uint32_t)0x00080000)        /*!< TIM6 counter stopped when core is halted */
  3977. #define  DBGMCU_CR_DBG_TIM7_STOP             ((uint32_t)0x00100000)        /*!< TIM7 counter stopped when core is halted */
  3978. #define  DBGMCU_CR_DBG_TIM9_STOP             ((uint32_t)0x10000000)        /*!< Debug TIM9 stopped when Core is halted */
  3979. #define  DBGMCU_CR_DBG_TIM10_STOP            ((uint32_t)0x20000000)        /*!< Debug TIM10 stopped when Core is halted */
  3980. #define  DBGMCU_CR_DBG_TIM11_STOP            ((uint32_t)0x40000000)        /*!< Debug TIM11 stopped when Core is halted */
  3981.  
  3982. /******************************************************************************/
  3983. /*                                                                            */
  3984. /*                      FLASH and Option Bytes Registers                      */
  3985. /*                                                                            */
  3986. /******************************************************************************/
  3987. /*******************  Bit definition for FLASH_ACR register  ******************/
  3988. #define  FLASH_ACR_LATENCY                   ((uint32_t)0x00000007)        /*!< LATENCY[2:0] bits (Latency) */
  3989. #define  FLASH_ACR_LATENCY_0                 ((uint32_t)0x00000001)        /*!< Bit 0 */
  3990. #define  FLASH_ACR_LATENCY_1                 ((uint32_t)0x00000002)        /*!< Bit 1 */
  3991. #define  FLASH_ACR_LATENCY_2                 ((uint32_t)0x00000004)        /*!< Bit 2 */
  3992.  
  3993. #define  FLASH_ACR_HLFCYA                    ((uint32_t)0x00000008)        /*!< Flash Half Cycle Access Enable */
  3994. #define  FLASH_ACR_PRFTBE                    ((uint32_t)0x00000010)        /*!< Prefetch Buffer Enable */
  3995. #define  FLASH_ACR_PRFTBS                    ((uint32_t)0x00000020)        /*!< Prefetch Buffer Status */
  3996.  
  3997. /******************  Bit definition for FLASH_KEYR register  ******************/
  3998. #define  FLASH_KEYR_FKEYR                    ((uint32_t)0xFFFFFFFF)        /*!< FPEC Key */
  3999.  
  4000. #define  RDP_KEY                             ((uint32_t)0x000000A5)        /*!< RDP Key */
  4001. #define  FLASH_KEY1                          ((uint32_t)0x45670123)        /*!< FPEC Key1 */
  4002. #define  FLASH_KEY2                          ((uint32_t)0xCDEF89AB)        /*!< FPEC Key2 */
  4003.  
  4004. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  4005. #define  FLASH_OPTKEYR_OPTKEYR               ((uint32_t)0xFFFFFFFF)        /*!< Option Byte Key */
  4006.  
  4007. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  4008. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  4009.  
  4010. /******************  Bit definition for FLASH_SR register  ********************/
  4011. #define  FLASH_SR_BSY                        ((uint32_t)0x00000001)        /*!< Busy */
  4012. #define  FLASH_SR_PGERR                      ((uint32_t)0x00000004)        /*!< Programming Error */
  4013. #define  FLASH_SR_WRPRTERR                   ((uint32_t)0x00000010)        /*!< Write Protection Error */
  4014. #define  FLASH_SR_EOP                        ((uint32_t)0x00000020)        /*!< End of operation */
  4015.  
  4016. /*******************  Bit definition for FLASH_CR register  *******************/
  4017. #define  FLASH_CR_PG                         ((uint32_t)0x00000001)        /*!< Programming */
  4018. #define  FLASH_CR_PER                        ((uint32_t)0x00000002)        /*!< Page Erase */
  4019. #define  FLASH_CR_MER                        ((uint32_t)0x00000004)        /*!< Mass Erase */
  4020. #define  FLASH_CR_OPTPG                      ((uint32_t)0x00000010)        /*!< Option Byte Programming */
  4021. #define  FLASH_CR_OPTER                      ((uint32_t)0x00000020)        /*!< Option Byte Erase */
  4022. #define  FLASH_CR_STRT                       ((uint32_t)0x00000040)        /*!< Start */
  4023. #define  FLASH_CR_LOCK                       ((uint32_t)0x00000080)        /*!< Lock */
  4024. #define  FLASH_CR_OPTWRE                     ((uint32_t)0x00000200)        /*!< Option Bytes Write Enable */
  4025. #define  FLASH_CR_ERRIE                      ((uint32_t)0x00000400)        /*!< Error Interrupt Enable */
  4026. #define  FLASH_CR_EOPIE                      ((uint32_t)0x00001000)        /*!< End of operation interrupt enable */
  4027.  
  4028. /*******************  Bit definition for FLASH_AR register  *******************/
  4029. #define  FLASH_AR_FAR                        ((uint32_t)0xFFFFFFFF)        /*!< Flash Address */
  4030.  
  4031. /******************  Bit definition for FLASH_OBR register  *******************/
  4032. #define  FLASH_OBR_OPTERR                    ((uint32_t)0x00000001)        /*!< Option Byte Error */
  4033. #define  FLASH_OBR_RDPRT                     ((uint32_t)0x00000002)        /*!< Read protection */
  4034.  
  4035. #define  FLASH_OBR_IWDG_SW                   ((uint32_t)0x00000004)        /*!< IWDG SW */
  4036. #define  FLASH_OBR_nRST_STOP                 ((uint32_t)0x00000008)        /*!< nRST_STOP */
  4037. #define  FLASH_OBR_nRST_STDBY                ((uint32_t)0x00000010)        /*!< nRST_STDBY */
  4038. #define  FLASH_OBR_USER                      ((uint32_t)0x0000001C)        /*!< User Option Bytes */
  4039.  
  4040. /******************  Bit definition for FLASH_WRPR register  ******************/
  4041. #define  FLASH_WRPR_WRP                      ((uint32_t)0xFFFFFFFF)      /*!< Write Protect */
  4042.  
  4043. /*----------------------------------------------------------------------------*/
  4044.  
  4045. /******************  Bit definition for FLASH_RDP register  *******************/
  4046. #define  FLASH_RDP_RDP                       ((uint32_t)0x000000FF)        /*!< Read protection option byte */
  4047. #define  FLASH_RDP_nRDP                      ((uint32_t)0x0000FF00)        /*!< Read protection complemented option byte */
  4048.  
  4049. /******************  Bit definition for FLASH_USER register  ******************/
  4050. #define  FLASH_USER_USER                     ((uint32_t)0x00FF0000)        /*!< User option byte */
  4051. #define  FLASH_USER_nUSER                    ((uint32_t)0xFF000000)        /*!< User complemented option byte */
  4052.  
  4053. /******************  Bit definition for FLASH_Data0 register  *****************/
  4054. #define  FLASH_DATA0_DATA0                   ((uint32_t)0x000000FF)        /*!< User data storage option byte */
  4055. #define  FLASH_DATA0_nDATA0                  ((uint32_t)0x0000FF00)        /*!< User data storage complemented option byte */
  4056.  
  4057. /******************  Bit definition for FLASH_Data1 register  *****************/
  4058. #define  FLASH_DATA1_DATA1                   ((uint32_t)0x00FF0000)        /*!< User data storage option byte */
  4059. #define  FLASH_DATA1_nDATA1                  ((uint32_t)0xFF000000)        /*!< User data storage complemented option byte */
  4060.  
  4061. /******************  Bit definition for FLASH_WRP0 register  ******************/
  4062. #define  FLASH_WRP0_WRP0                     ((uint32_t)0x000000FF)        /*!< Flash memory write protection option bytes */
  4063. #define  FLASH_WRP0_nWRP0                    ((uint32_t)0x0000FF00)        /*!< Flash memory write protection complemented option bytes */
  4064.  
  4065. /******************  Bit definition for FLASH_WRP1 register  ******************/
  4066. #define  FLASH_WRP1_WRP1                     ((uint32_t)0x00FF0000)        /*!< Flash memory write protection option bytes */
  4067. #define  FLASH_WRP1_nWRP1                    ((uint32_t)0xFF000000)        /*!< Flash memory write protection complemented option bytes */
  4068.  
  4069. /******************  Bit definition for FLASH_WRP2 register  ******************/
  4070. #define  FLASH_WRP2_WRP2                     ((uint32_t)0x000000FF)        /*!< Flash memory write protection option bytes */
  4071. #define  FLASH_WRP2_nWRP2                    ((uint32_t)0x0000FF00)        /*!< Flash memory write protection complemented option bytes */
  4072.  
  4073. /******************  Bit definition for FLASH_WRP3 register  ******************/
  4074. #define  FLASH_WRP3_WRP3                     ((uint32_t)0x00FF0000)        /*!< Flash memory write protection option bytes */
  4075. #define  FLASH_WRP3_nWRP3                    ((uint32_t)0xFF000000)        /*!< Flash memory write protection complemented option bytes */
  4076.  
  4077.  
  4078.  
  4079. /**
  4080.   * @}
  4081. */
  4082.  
  4083. /**
  4084.   * @}
  4085. */
  4086.  
  4087. /** @addtogroup Exported_macro
  4088.   * @{
  4089.   */
  4090.  
  4091. /****************************** ADC Instances *********************************/
  4092. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1))
  4093.  
  4094. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  4095.  
  4096. /****************************** CRC Instances *********************************/
  4097. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  4098.  
  4099. /****************************** DAC Instances *********************************/
  4100. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
  4101.  
  4102. /****************************** DMA Instances *********************************/
  4103. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  4104.                                        ((INSTANCE) == DMA1_Channel2) || \
  4105.                                        ((INSTANCE) == DMA1_Channel3) || \
  4106.                                        ((INSTANCE) == DMA1_Channel4) || \
  4107.                                        ((INSTANCE) == DMA1_Channel5) || \
  4108.                                        ((INSTANCE) == DMA1_Channel6) || \
  4109.                                        ((INSTANCE) == DMA1_Channel7) || \
  4110.                                        ((INSTANCE) == DMA2_Channel1) || \
  4111.                                        ((INSTANCE) == DMA2_Channel2) || \
  4112.                                        ((INSTANCE) == DMA2_Channel3) || \
  4113.                                        ((INSTANCE) == DMA2_Channel4) || \
  4114.                                        ((INSTANCE) == DMA2_Channel5))
  4115.  
  4116. /******************************* GPIO Instances *******************************/
  4117. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  4118.                                         ((INSTANCE) == GPIOB) || \
  4119.                                         ((INSTANCE) == GPIOC) || \
  4120.                                         ((INSTANCE) == GPIOD) || \
  4121.                                         ((INSTANCE) == GPIOE) || \
  4122.                                         ((INSTANCE) == GPIOF) || \
  4123.                                         ((INSTANCE) == GPIOG))
  4124.  
  4125. /**************************** GPIO Alternate Function Instances ***************/
  4126. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  4127.  
  4128. /**************************** GPIO Lock Instances *****************************/
  4129. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  4130.  
  4131. /******************************** I2C Instances *******************************/
  4132. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  4133.                                        ((INSTANCE) == I2C2))
  4134.  
  4135. /****************************** IWDG Instances ********************************/
  4136. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  4137.  
  4138. /******************************** SPI Instances *******************************/
  4139. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  4140.                                        ((INSTANCE) == SPI2) || \
  4141.                                        ((INSTANCE) == SPI3))
  4142.  
  4143. /****************************** START TIM Instances ***************************/
  4144. /****************************** TIM Instances *********************************/
  4145. #define IS_TIM_INSTANCE(INSTANCE)\
  4146.   (((INSTANCE) == TIM2)    || \
  4147.    ((INSTANCE) == TIM3)    || \
  4148.    ((INSTANCE) == TIM4)    || \
  4149.    ((INSTANCE) == TIM5)    || \
  4150.    ((INSTANCE) == TIM6)    || \
  4151.    ((INSTANCE) == TIM7))
  4152.  
  4153. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  4154.   (((INSTANCE) == TIM2)    || \
  4155.    ((INSTANCE) == TIM3)    || \
  4156.    ((INSTANCE) == TIM4)    || \
  4157.    ((INSTANCE) == TIM5))
  4158.  
  4159. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  4160.   (((INSTANCE) == TIM2)    || \
  4161.    ((INSTANCE) == TIM3)    || \
  4162.    ((INSTANCE) == TIM4)    || \
  4163.    ((INSTANCE) == TIM5))
  4164.  
  4165. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  4166.   (((INSTANCE) == TIM2)    || \
  4167.    ((INSTANCE) == TIM3)    || \
  4168.    ((INSTANCE) == TIM4)    || \
  4169.    ((INSTANCE) == TIM5))
  4170.  
  4171. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  4172.   (((INSTANCE) == TIM2)    || \
  4173.    ((INSTANCE) == TIM3)    || \
  4174.    ((INSTANCE) == TIM4)    || \
  4175.    ((INSTANCE) == TIM5))
  4176.  
  4177. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  4178.   (((INSTANCE) == TIM2)    || \
  4179.    ((INSTANCE) == TIM3)    || \
  4180.    ((INSTANCE) == TIM4)    || \
  4181.    ((INSTANCE) == TIM5))
  4182.  
  4183. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  4184.   (((INSTANCE) == TIM2)    || \
  4185.    ((INSTANCE) == TIM3)    || \
  4186.    ((INSTANCE) == TIM4)    || \
  4187.    ((INSTANCE) == TIM5))
  4188.  
  4189. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  4190.   (((INSTANCE) == TIM2)    || \
  4191.    ((INSTANCE) == TIM3)    || \
  4192.    ((INSTANCE) == TIM4)    || \
  4193.    ((INSTANCE) == TIM5))
  4194.  
  4195. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  4196.   (((INSTANCE) == TIM2)    || \
  4197.    ((INSTANCE) == TIM3)    || \
  4198.    ((INSTANCE) == TIM4)    || \
  4199.    ((INSTANCE) == TIM5))
  4200.  
  4201. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  4202.   (((INSTANCE) == TIM2)    || \
  4203.    ((INSTANCE) == TIM3)    || \
  4204.    ((INSTANCE) == TIM4)    || \
  4205.    ((INSTANCE) == TIM5))
  4206.  
  4207. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  4208.   (((INSTANCE) == TIM2)    || \
  4209.    ((INSTANCE) == TIM3)    || \
  4210.    ((INSTANCE) == TIM4)    || \
  4211.    ((INSTANCE) == TIM5))
  4212.  
  4213. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  4214.   (((INSTANCE) == TIM2)    || \
  4215.    ((INSTANCE) == TIM3)    || \
  4216.    ((INSTANCE) == TIM4)    || \
  4217.    ((INSTANCE) == TIM5))
  4218.  
  4219. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  4220.   (((INSTANCE) == TIM2)    || \
  4221.    ((INSTANCE) == TIM3)    || \
  4222.    ((INSTANCE) == TIM4)    || \
  4223.    ((INSTANCE) == TIM5)    || \
  4224.    ((INSTANCE) == TIM6)    || \
  4225.    ((INSTANCE) == TIM7))
  4226.  
  4227. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  4228.   (((INSTANCE) == TIM2)    || \
  4229.    ((INSTANCE) == TIM3)    || \
  4230.    ((INSTANCE) == TIM4)    || \
  4231.    ((INSTANCE) == TIM5))
  4232.  
  4233. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  4234.   (((INSTANCE) == TIM2)    || \
  4235.    ((INSTANCE) == TIM3)    || \
  4236.    ((INSTANCE) == TIM4)    || \
  4237.    ((INSTANCE) == TIM5))
  4238.  
  4239. #define IS_TIM_BREAK_INSTANCE(INSTANCE) (0)
  4240.  
  4241. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  4242.    ((((INSTANCE) == TIM2) &&                   \
  4243.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  4244.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  4245.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  4246.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  4247.     ||                                         \
  4248.     (((INSTANCE) == TIM3) &&                   \
  4249.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  4250.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  4251.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  4252.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  4253.     ||                                         \
  4254.     (((INSTANCE) == TIM4) &&                   \
  4255.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  4256.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  4257.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  4258.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  4259.     ||                                         \
  4260.     (((INSTANCE) == TIM5) &&                   \
  4261.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  4262.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  4263.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  4264.       ((CHANNEL) == TIM_CHANNEL_4))))
  4265.  
  4266. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) (0)
  4267.  
  4268. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  4269.   (((INSTANCE) == TIM2)    || \
  4270.    ((INSTANCE) == TIM3)    || \
  4271.    ((INSTANCE) == TIM4)    || \
  4272.    ((INSTANCE) == TIM5))
  4273.  
  4274. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE) (0)
  4275.  
  4276. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  4277.   (((INSTANCE) == TIM2)    || \
  4278.    ((INSTANCE) == TIM3)    || \
  4279.    ((INSTANCE) == TIM4)    || \
  4280.    ((INSTANCE) == TIM5))
  4281.  
  4282. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  4283.   (((INSTANCE) == TIM2)    || \
  4284.    ((INSTANCE) == TIM3)    || \
  4285.    ((INSTANCE) == TIM4)    || \
  4286.    ((INSTANCE) == TIM5)    || \
  4287.    ((INSTANCE) == TIM6)    || \
  4288.    ((INSTANCE) == TIM7))
  4289.    
  4290. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  4291.   (((INSTANCE) == TIM2)    || \
  4292.    ((INSTANCE) == TIM3)    || \
  4293.    ((INSTANCE) == TIM4)    || \
  4294.    ((INSTANCE) == TIM5))
  4295.    
  4296. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE) (0)
  4297.  
  4298. /****************************** END TIM Instances *****************************/
  4299.  
  4300.  
  4301. /******************** USART Instances : Synchronous mode **********************/                                          
  4302. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4303.                                      ((INSTANCE) == USART2) || \
  4304.                                      ((INSTANCE) == USART3))
  4305.  
  4306. /******************** UART Instances : Asynchronous mode **********************/
  4307. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4308.                                     ((INSTANCE) == USART2) || \
  4309.                                     ((INSTANCE) == USART3) || \
  4310.                                     ((INSTANCE) == UART4)  || \
  4311.                                     ((INSTANCE) == UART5))
  4312.  
  4313. /******************** UART Instances : Half-Duplex mode **********************/
  4314. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4315.                                                ((INSTANCE) == USART2) || \
  4316.                                                ((INSTANCE) == USART3) || \
  4317.                                                ((INSTANCE) == UART4)  || \
  4318.                                                ((INSTANCE) == UART5))
  4319.  
  4320. /******************** UART Instances : LIN mode **********************/
  4321. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4322.                                         ((INSTANCE) == USART2) || \
  4323.                                         ((INSTANCE) == USART3) || \
  4324.                                         ((INSTANCE) == UART4)  || \
  4325.                                         ((INSTANCE) == UART5))
  4326.  
  4327. /****************** UART Instances : Hardware Flow control ********************/                                    
  4328. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4329.                                            ((INSTANCE) == USART2) || \
  4330.                                            ((INSTANCE) == USART3))
  4331.  
  4332. /********************* UART Instances : Smard card mode ***********************/
  4333. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4334.                                          ((INSTANCE) == USART2) || \
  4335.                                          ((INSTANCE) == USART3))
  4336.  
  4337. /*********************** UART Instances : IRDA mode ***************************/
  4338. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4339.                                     ((INSTANCE) == USART2) || \
  4340.                                     ((INSTANCE) == USART3) || \
  4341.                                     ((INSTANCE) == UART4)  || \
  4342.                                     ((INSTANCE) == UART5))
  4343.  
  4344. /***************** UART Instances : Multi-Processor mode **********************/
  4345. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4346.                                                    ((INSTANCE) == USART2) || \
  4347.                                                    ((INSTANCE) == USART3) || \
  4348.                                                    ((INSTANCE) == UART4)  || \
  4349.                                                    ((INSTANCE) == UART5))
  4350.  
  4351. /***************** UART Instances : DMA mode available **********************/
  4352. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  4353.                                         ((INSTANCE) == USART2) || \
  4354.                                         ((INSTANCE) == USART3) || \
  4355.                                         ((INSTANCE) == UART4))
  4356.  
  4357. /****************************** RTC Instances *********************************/
  4358. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  4359.  
  4360. /**************************** WWDG Instances *****************************/
  4361. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  4362.  
  4363.  
  4364.  
  4365.  
  4366.  
  4367. /**
  4368.   * @}
  4369. */
  4370. /******************************************************************************/
  4371. /*  For a painless codes migration between the STM32F1xx device product       */
  4372. /*  lines, the aliases defined below are put in place to overcome the         */
  4373. /*  differences in the interrupt handlers and IRQn definitions.               */
  4374. /*  No need to update developed interrupt code when moving across             */
  4375. /*  product lines within the same STM32F1 Family                              */
  4376. /******************************************************************************/
  4377.  
  4378. /* Aliases for __IRQn */
  4379. #define ADC1_2_IRQn        ADC1_IRQn
  4380. #define DMA2_Channel4_IRQn DMA2_Channel4_5_IRQn
  4381. #define TIM6_DAC_IRQn      TIM6_IRQn
  4382.  
  4383.  
  4384. /* Aliases for __IRQHandler */
  4385. #define ADC1_2_IRQHandler        ADC1_IRQHandler
  4386. #define DMA2_Channel4_IRQHandler DMA2_Channel4_5_IRQHandler
  4387. #define TIM6_DAC_IRQHandler      TIM6_IRQHandler
  4388.  
  4389.  
  4390. /**
  4391.   * @}
  4392.   */
  4393.  
  4394. /**
  4395.   * @}
  4396.   */
  4397.  
  4398.  
  4399. #ifdef __cplusplus
  4400.   }
  4401. #endif /* __cplusplus */
  4402.  
  4403. #endif /* __STM32F101xE_H */
  4404.  
  4405.  
  4406.  
  4407.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  4408.