Subversion Repositories DashDisplay

Rev

Rev 2 | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f101xb.h
  4.   * @author  MCD Application Team
  5.   * @version V4.1.0
  6.   * @date    29-April-2016
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32F1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46.  
  47. /** @addtogroup CMSIS
  48.   * @{
  49.   */
  50.  
  51. /** @addtogroup stm32f101xb
  52.   * @{
  53.   */
  54.    
  55. #ifndef __STM32F101xB_H
  56. #define __STM32F101xB_H
  57.  
  58. #ifdef __cplusplus
  59.  extern "C" {
  60. #endif
  61.  
  62. /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68.  #define __MPU_PRESENT             0      /*!< Other STM32 devices does not provide an MPU  */
  69. #define __CM3_REV                 0x0200  /*!< Core Revision r2p0                           */
  70. #define __NVIC_PRIO_BITS          4       /*!< STM32 uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.  
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  95.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  99.  
  100. /******  STM32 specific Interrupt Numbers *********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  103.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  104.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  119.   ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                */
  120.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  121.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  122.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  123.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  124.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  125.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  126.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  127.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  128.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  129.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  130.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  131.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  132.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  133.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  134.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  135. } IRQn_Type;
  136.  
  137.  
  138. /**
  139.   * @}
  140.   */
  141.  
  142. #include "core_cm3.h"
  143. #include "system_stm32f1xx.h"
  144. #include <stdint.h>
  145.  
  146. /** @addtogroup Peripheral_registers_structures
  147.   * @{
  148.   */  
  149.  
  150. /**
  151.   * @brief Analog to Digital Converter  
  152.   */
  153.  
  154. typedef struct
  155. {
  156.   __IO uint32_t SR;
  157.   __IO uint32_t CR1;
  158.   __IO uint32_t CR2;
  159.   __IO uint32_t SMPR1;
  160.   __IO uint32_t SMPR2;
  161.   __IO uint32_t JOFR1;
  162.   __IO uint32_t JOFR2;
  163.   __IO uint32_t JOFR3;
  164.   __IO uint32_t JOFR4;
  165.   __IO uint32_t HTR;
  166.   __IO uint32_t LTR;
  167.   __IO uint32_t SQR1;
  168.   __IO uint32_t SQR2;
  169.   __IO uint32_t SQR3;
  170.   __IO uint32_t JSQR;
  171.   __IO uint32_t JDR1;
  172.   __IO uint32_t JDR2;
  173.   __IO uint32_t JDR3;
  174.   __IO uint32_t JDR4;
  175.   __IO uint32_t DR;
  176. } ADC_TypeDef;
  177.  
  178. typedef struct
  179. {
  180.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  181.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  182.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  183.   uint32_t  RESERVED[16];
  184.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  185. } ADC_Common_TypeDef;
  186.  
  187. /**
  188.   * @brief Backup Registers  
  189.   */
  190.  
  191. typedef struct
  192. {
  193.   uint32_t  RESERVED0;
  194.   __IO uint32_t DR1;
  195.   __IO uint32_t DR2;
  196.   __IO uint32_t DR3;
  197.   __IO uint32_t DR4;
  198.   __IO uint32_t DR5;
  199.   __IO uint32_t DR6;
  200.   __IO uint32_t DR7;
  201.   __IO uint32_t DR8;
  202.   __IO uint32_t DR9;
  203.   __IO uint32_t DR10;
  204.   __IO uint32_t RTCCR;
  205.   __IO uint32_t CR;
  206.   __IO uint32_t CSR;
  207. } BKP_TypeDef;
  208.  
  209.  
  210. /**
  211.   * @brief CRC calculation unit
  212.   */
  213.  
  214. typedef struct
  215. {
  216.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  217.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  218.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  219.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  220.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  221. } CRC_TypeDef;
  222.  
  223.  
  224. /**
  225.   * @brief Debug MCU
  226.   */
  227.  
  228. typedef struct
  229. {
  230.   __IO uint32_t IDCODE;
  231.   __IO uint32_t CR;
  232. }DBGMCU_TypeDef;
  233.  
  234. /**
  235.   * @brief DMA Controller
  236.   */
  237.  
  238. typedef struct
  239. {
  240.   __IO uint32_t CCR;
  241.   __IO uint32_t CNDTR;
  242.   __IO uint32_t CPAR;
  243.   __IO uint32_t CMAR;
  244. } DMA_Channel_TypeDef;
  245.  
  246. typedef struct
  247. {
  248.   __IO uint32_t ISR;
  249.   __IO uint32_t IFCR;
  250. } DMA_TypeDef;
  251.  
  252.  
  253.  
  254. /**
  255.   * @brief External Interrupt/Event Controller
  256.   */
  257.  
  258. typedef struct
  259. {
  260.   __IO uint32_t IMR;
  261.   __IO uint32_t EMR;
  262.   __IO uint32_t RTSR;
  263.   __IO uint32_t FTSR;
  264.   __IO uint32_t SWIER;
  265.   __IO uint32_t PR;
  266. } EXTI_TypeDef;
  267.  
  268. /**
  269.   * @brief FLASH Registers
  270.   */
  271.  
  272. typedef struct
  273. {
  274.   __IO uint32_t ACR;
  275.   __IO uint32_t KEYR;
  276.   __IO uint32_t OPTKEYR;
  277.   __IO uint32_t SR;
  278.   __IO uint32_t CR;
  279.   __IO uint32_t AR;
  280.   __IO uint32_t RESERVED;
  281.   __IO uint32_t OBR;
  282.   __IO uint32_t WRPR;
  283. } FLASH_TypeDef;
  284.  
  285. /**
  286.   * @brief Option Bytes Registers
  287.   */
  288.  
  289. typedef struct
  290. {
  291.   __IO uint16_t RDP;
  292.   __IO uint16_t USER;
  293.   __IO uint16_t Data0;
  294.   __IO uint16_t Data1;
  295.   __IO uint16_t WRP0;
  296.   __IO uint16_t WRP1;
  297.   __IO uint16_t WRP2;
  298.   __IO uint16_t WRP3;
  299. } OB_TypeDef;
  300.  
  301. /**
  302.   * @brief General Purpose I/O
  303.   */
  304.  
  305. typedef struct
  306. {
  307.   __IO uint32_t CRL;
  308.   __IO uint32_t CRH;
  309.   __IO uint32_t IDR;
  310.   __IO uint32_t ODR;
  311.   __IO uint32_t BSRR;
  312.   __IO uint32_t BRR;
  313.   __IO uint32_t LCKR;
  314. } GPIO_TypeDef;
  315.  
  316. /**
  317.   * @brief Alternate Function I/O
  318.   */
  319.  
  320. typedef struct
  321. {
  322.   __IO uint32_t EVCR;
  323.   __IO uint32_t MAPR;
  324.   __IO uint32_t EXTICR[4];
  325.   uint32_t RESERVED0;
  326.   __IO uint32_t MAPR2;  
  327. } AFIO_TypeDef;
  328. /**
  329.   * @brief Inter Integrated Circuit Interface
  330.   */
  331.  
  332. typedef struct
  333. {
  334.   __IO uint32_t CR1;
  335.   __IO uint32_t CR2;
  336.   __IO uint32_t OAR1;
  337.   __IO uint32_t OAR2;
  338.   __IO uint32_t DR;
  339.   __IO uint32_t SR1;
  340.   __IO uint32_t SR2;
  341.   __IO uint32_t CCR;
  342.   __IO uint32_t TRISE;
  343. } I2C_TypeDef;
  344.  
  345. /**
  346.   * @brief Independent WATCHDOG
  347.   */
  348.  
  349. typedef struct
  350. {
  351.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  352.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  353.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  354.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  355. } IWDG_TypeDef;
  356.  
  357. /**
  358.   * @brief Power Control
  359.   */
  360.  
  361. typedef struct
  362. {
  363.   __IO uint32_t CR;
  364.   __IO uint32_t CSR;
  365. } PWR_TypeDef;
  366.  
  367. /**
  368.   * @brief Reset and Clock Control
  369.   */
  370.  
  371. typedef struct
  372. {
  373.   __IO uint32_t CR;
  374.   __IO uint32_t CFGR;
  375.   __IO uint32_t CIR;
  376.   __IO uint32_t APB2RSTR;
  377.   __IO uint32_t APB1RSTR;
  378.   __IO uint32_t AHBENR;
  379.   __IO uint32_t APB2ENR;
  380.   __IO uint32_t APB1ENR;
  381.   __IO uint32_t BDCR;
  382.   __IO uint32_t CSR;
  383.  
  384.  
  385. } RCC_TypeDef;
  386.  
  387. /**
  388.   * @brief Real-Time Clock
  389.   */
  390.  
  391. typedef struct
  392. {
  393.   __IO uint32_t CRH;
  394.   __IO uint32_t CRL;
  395.   __IO uint32_t PRLH;
  396.   __IO uint32_t PRLL;
  397.   __IO uint32_t DIVH;
  398.   __IO uint32_t DIVL;
  399.   __IO uint32_t CNTH;
  400.   __IO uint32_t CNTL;
  401.   __IO uint32_t ALRH;
  402.   __IO uint32_t ALRL;
  403. } RTC_TypeDef;
  404.  
  405. /**
  406.   * @brief SD host Interface
  407.   */
  408.  
  409. typedef struct
  410. {
  411.   __IO uint32_t POWER;
  412.   __IO uint32_t CLKCR;
  413.   __IO uint32_t ARG;
  414.   __IO uint32_t CMD;
  415.   __I uint32_t RESPCMD;
  416.   __I uint32_t RESP1;
  417.   __I uint32_t RESP2;
  418.   __I uint32_t RESP3;
  419.   __I uint32_t RESP4;
  420.   __IO uint32_t DTIMER;
  421.   __IO uint32_t DLEN;
  422.   __IO uint32_t DCTRL;
  423.   __I uint32_t DCOUNT;
  424.   __I uint32_t STA;
  425.   __IO uint32_t ICR;
  426.   __IO uint32_t MASK;
  427.   uint32_t  RESERVED0[2];
  428.   __I uint32_t FIFOCNT;
  429.   uint32_t  RESERVED1[13];
  430.   __IO uint32_t FIFO;
  431. } SDIO_TypeDef;
  432.  
  433. /**
  434.   * @brief Serial Peripheral Interface
  435.   */
  436.  
  437. typedef struct
  438. {
  439.   __IO uint32_t CR1;
  440.   __IO uint32_t CR2;
  441.   __IO uint32_t SR;
  442.   __IO uint32_t DR;
  443.   __IO uint32_t CRCPR;
  444.   __IO uint32_t RXCRCR;
  445.   __IO uint32_t TXCRCR;
  446.   __IO uint32_t I2SCFGR;
  447. } SPI_TypeDef;
  448.  
  449. /**
  450.   * @brief TIM Timers
  451.   */
  452. typedef struct
  453. {
  454.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  455.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  456.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  457.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  458.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  459.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  460.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  461.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  462.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  463.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  464.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  465.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  466.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  467.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  468.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  469.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  470.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  471.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  472.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  473.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  474.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  475. }TIM_TypeDef;
  476.  
  477.  
  478. /**
  479.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  480.   */
  481.  
  482. typedef struct
  483. {
  484.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  485.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  486.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  487.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  488.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  489.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  490.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  491. } USART_TypeDef;
  492.  
  493.  
  494.  
  495. /**
  496.   * @brief Window WATCHDOG
  497.   */
  498.  
  499. typedef struct
  500. {
  501.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  502.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  503.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  504. } WWDG_TypeDef;
  505.  
  506. /**
  507.   * @}
  508.   */
  509.  
  510. /** @addtogroup Peripheral_memory_map
  511.   * @{
  512.   */
  513.  
  514.  
  515. #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH base address in the alias region */
  516. #define FLASH_BANK1_END       ((uint32_t)0x0801FFFF) /*!< FLASH END address of bank1 */
  517. #define SRAM_BASE             ((uint32_t)0x20000000) /*!< SRAM base address in the alias region */
  518. #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region */
  519.  
  520. #define SRAM_BB_BASE          ((uint32_t)0x22000000) /*!< SRAM base address in the bit-band region */
  521. #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region */
  522.  
  523.  
  524. /*!< Peripheral memory map */
  525. #define APB1PERIPH_BASE       PERIPH_BASE
  526. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x10000)
  527. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x20000)
  528.  
  529. #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
  530. #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
  531. #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
  532. #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
  533. #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
  534. #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
  535. #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
  536. #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
  537. #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
  538. #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
  539. #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
  540. #define BKP_BASE              (APB1PERIPH_BASE + 0x6C00)
  541. #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
  542. #define AFIO_BASE             (APB2PERIPH_BASE + 0x0000)
  543. #define EXTI_BASE             (APB2PERIPH_BASE + 0x0400)
  544. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x0800)
  545. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x0C00)
  546. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x1000)
  547. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x1400)
  548. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x1800)
  549. #define ADC1_BASE             (APB2PERIPH_BASE + 0x2400)
  550. #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
  551. #define USART1_BASE           (APB2PERIPH_BASE + 0x3800)
  552.  
  553. #define SDIO_BASE             (PERIPH_BASE + 0x18000)
  554.  
  555. #define DMA1_BASE             (AHBPERIPH_BASE + 0x0000)
  556. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x0008)
  557. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x001C)
  558. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x0030)
  559. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x0044)
  560. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x0058)
  561. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x006C)
  562. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x0080)
  563. #define RCC_BASE              (AHBPERIPH_BASE + 0x1000)
  564. #define CRC_BASE              (AHBPERIPH_BASE + 0x3000)
  565.  
  566. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x2000) /*!< Flash registers base address */
  567. #define FLASHSIZE_BASE        ((uint32_t)0x1FFFF7E0)    /*!< FLASH Size register base address */
  568. #define UID_BASE              ((uint32_t)0x1FFFF7E8)    /*!< Unique device ID register base address */
  569. #define OB_BASE               ((uint32_t)0x1FFFF800)    /*!< Flash Option Bytes base address */
  570.  
  571.  
  572.  
  573. #define DBGMCU_BASE          ((uint32_t)0xE0042000) /*!< Debug MCU registers base address */
  574.  
  575.  
  576.  
  577. /**
  578.   * @}
  579.   */
  580.  
  581. /** @addtogroup Peripheral_declaration
  582.   * @{
  583.   */  
  584.  
  585. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  586. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  587. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  588. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  589. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  590. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  591. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  592. #define USART2              ((USART_TypeDef *) USART2_BASE)
  593. #define USART3              ((USART_TypeDef *) USART3_BASE)
  594. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  595. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  596. #define BKP                 ((BKP_TypeDef *) BKP_BASE)
  597. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  598. #define AFIO                ((AFIO_TypeDef *) AFIO_BASE)
  599. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  600. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  601. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  602. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  603. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  604. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  605. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  606. #define ADC1_COMMON         ((ADC_Common_TypeDef *) ADC1_BASE)
  607. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  608. #define USART1              ((USART_TypeDef *) USART1_BASE)
  609. #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
  610. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  611. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  612. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  613. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  614. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  615. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  616. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  617. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  618. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  619. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  620. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  621. #define OB                  ((OB_TypeDef *) OB_BASE)
  622. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  623.  
  624.  
  625. /**
  626.   * @}
  627.   */
  628.  
  629. /** @addtogroup Exported_constants
  630.   * @{
  631.   */
  632.  
  633.   /** @addtogroup Peripheral_Registers_Bits_Definition
  634.   * @{
  635.   */
  636.    
  637. /******************************************************************************/
  638. /*                         Peripheral Registers_Bits_Definition               */
  639. /******************************************************************************/
  640.  
  641. /******************************************************************************/
  642. /*                                                                            */
  643. /*                       CRC calculation unit (CRC)                           */
  644. /*                                                                            */
  645. /******************************************************************************/
  646.  
  647. /*******************  Bit definition for CRC_DR register  *********************/
  648. #define CRC_DR_DR_Pos                       (0U)                              
  649. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  650. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  651.  
  652. /*******************  Bit definition for CRC_IDR register  ********************/
  653. #define CRC_IDR_IDR_Pos                     (0U)                              
  654. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  655. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  656.  
  657. /********************  Bit definition for CRC_CR register  ********************/
  658. #define CRC_CR_RESET_Pos                    (0U)                              
  659. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  660. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  661.  
  662. /******************************************************************************/
  663. /*                                                                            */
  664. /*                             Power Control                                  */
  665. /*                                                                            */
  666. /******************************************************************************/
  667.  
  668. /********************  Bit definition for PWR_CR register  ********************/
  669. #define PWR_CR_LPDS_Pos                     (0U)                              
  670. #define PWR_CR_LPDS_Msk                     (0x1U << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  671. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  672. #define PWR_CR_PDDS_Pos                     (1U)                              
  673. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  674. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  675. #define PWR_CR_CWUF_Pos                     (2U)                              
  676. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  677. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  678. #define PWR_CR_CSBF_Pos                     (3U)                              
  679. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  680. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  681. #define PWR_CR_PVDE_Pos                     (4U)                              
  682. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  683. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  684.  
  685. #define PWR_CR_PLS_Pos                      (5U)                              
  686. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  687. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  688. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  689. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  690. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  691.  
  692. /*!< PVD level configuration */
  693. #define PWR_CR_PLS_2V2                      ((uint32_t)0x00000000)             /*!< PVD level 2.2V */
  694. #define PWR_CR_PLS_2V3                      ((uint32_t)0x00000020)             /*!< PVD level 2.3V */
  695. #define PWR_CR_PLS_2V4                      ((uint32_t)0x00000040)             /*!< PVD level 2.4V */
  696. #define PWR_CR_PLS_2V5                      ((uint32_t)0x00000060)             /*!< PVD level 2.5V */
  697. #define PWR_CR_PLS_2V6                      ((uint32_t)0x00000080)             /*!< PVD level 2.6V */
  698. #define PWR_CR_PLS_2V7                      ((uint32_t)0x000000A0)             /*!< PVD level 2.7V */
  699. #define PWR_CR_PLS_2V8                      ((uint32_t)0x000000C0)             /*!< PVD level 2.8V */
  700. #define PWR_CR_PLS_2V9                      ((uint32_t)0x000000E0)             /*!< PVD level 2.9V */
  701.  
  702. #define PWR_CR_DBP_Pos                      (8U)                              
  703. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  704. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  705.  
  706.  
  707. /*******************  Bit definition for PWR_CSR register  ********************/
  708. #define PWR_CSR_WUF_Pos                     (0U)                              
  709. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  710. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  711. #define PWR_CSR_SBF_Pos                     (1U)                              
  712. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  713. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  714. #define PWR_CSR_PVDO_Pos                    (2U)                              
  715. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  716. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  717. #define PWR_CSR_EWUP_Pos                    (8U)                              
  718. #define PWR_CSR_EWUP_Msk                    (0x1U << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  719. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  720.  
  721. /******************************************************************************/
  722. /*                                                                            */
  723. /*                            Backup registers                                */
  724. /*                                                                            */
  725. /******************************************************************************/
  726.  
  727. /*******************  Bit definition for BKP_DR1 register  ********************/
  728. #define BKP_DR1_D_Pos                       (0U)                              
  729. #define BKP_DR1_D_Msk                       (0xFFFFU << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  730. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  731.  
  732. /*******************  Bit definition for BKP_DR2 register  ********************/
  733. #define BKP_DR2_D_Pos                       (0U)                              
  734. #define BKP_DR2_D_Msk                       (0xFFFFU << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  735. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  736.  
  737. /*******************  Bit definition for BKP_DR3 register  ********************/
  738. #define BKP_DR3_D_Pos                       (0U)                              
  739. #define BKP_DR3_D_Msk                       (0xFFFFU << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  740. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  741.  
  742. /*******************  Bit definition for BKP_DR4 register  ********************/
  743. #define BKP_DR4_D_Pos                       (0U)                              
  744. #define BKP_DR4_D_Msk                       (0xFFFFU << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  745. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  746.  
  747. /*******************  Bit definition for BKP_DR5 register  ********************/
  748. #define BKP_DR5_D_Pos                       (0U)                              
  749. #define BKP_DR5_D_Msk                       (0xFFFFU << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  750. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  751.  
  752. /*******************  Bit definition for BKP_DR6 register  ********************/
  753. #define BKP_DR6_D_Pos                       (0U)                              
  754. #define BKP_DR6_D_Msk                       (0xFFFFU << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  755. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  756.  
  757. /*******************  Bit definition for BKP_DR7 register  ********************/
  758. #define BKP_DR7_D_Pos                       (0U)                              
  759. #define BKP_DR7_D_Msk                       (0xFFFFU << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  760. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  761.  
  762. /*******************  Bit definition for BKP_DR8 register  ********************/
  763. #define BKP_DR8_D_Pos                       (0U)                              
  764. #define BKP_DR8_D_Msk                       (0xFFFFU << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  765. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  766.  
  767. /*******************  Bit definition for BKP_DR9 register  ********************/
  768. #define BKP_DR9_D_Pos                       (0U)                              
  769. #define BKP_DR9_D_Msk                       (0xFFFFU << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  770. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  771.  
  772. /*******************  Bit definition for BKP_DR10 register  *******************/
  773. #define BKP_DR10_D_Pos                      (0U)                              
  774. #define BKP_DR10_D_Msk                      (0xFFFFU << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  775. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  776.  
  777. #define RTC_BKP_NUMBER 10
  778.  
  779. /******************  Bit definition for BKP_RTCCR register  *******************/
  780. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  781. #define BKP_RTCCR_CAL_Msk                   (0x7FU << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  782. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  783. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  784. #define BKP_RTCCR_CCO_Msk                   (0x1U << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  785. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  786. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  787. #define BKP_RTCCR_ASOE_Msk                  (0x1U << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  788. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  789. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  790. #define BKP_RTCCR_ASOS_Msk                  (0x1U << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  791. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  792.  
  793. /********************  Bit definition for BKP_CR register  ********************/
  794. #define BKP_CR_TPE_Pos                      (0U)                              
  795. #define BKP_CR_TPE_Msk                      (0x1U << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  796. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  797. #define BKP_CR_TPAL_Pos                     (1U)                              
  798. #define BKP_CR_TPAL_Msk                     (0x1U << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  799. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  800.  
  801. /*******************  Bit definition for BKP_CSR register  ********************/
  802. #define BKP_CSR_CTE_Pos                     (0U)                              
  803. #define BKP_CSR_CTE_Msk                     (0x1U << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  804. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  805. #define BKP_CSR_CTI_Pos                     (1U)                              
  806. #define BKP_CSR_CTI_Msk                     (0x1U << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  807. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  808. #define BKP_CSR_TPIE_Pos                    (2U)                              
  809. #define BKP_CSR_TPIE_Msk                    (0x1U << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  810. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  811. #define BKP_CSR_TEF_Pos                     (8U)                              
  812. #define BKP_CSR_TEF_Msk                     (0x1U << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  813. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  814. #define BKP_CSR_TIF_Pos                     (9U)                              
  815. #define BKP_CSR_TIF_Msk                     (0x1U << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  816. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  817.  
  818. /******************************************************************************/
  819. /*                                                                            */
  820. /*                         Reset and Clock Control                            */
  821. /*                                                                            */
  822. /******************************************************************************/
  823.  
  824. /********************  Bit definition for RCC_CR register  ********************/
  825. #define RCC_CR_HSION_Pos                     (0U)                              
  826. #define RCC_CR_HSION_Msk                     (0x1U << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  827. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  828. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  829. #define RCC_CR_HSIRDY_Msk                    (0x1U << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  830. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  831. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  832. #define RCC_CR_HSITRIM_Msk                   (0x1FU << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  833. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  834. #define RCC_CR_HSICAL_Pos                    (8U)                              
  835. #define RCC_CR_HSICAL_Msk                    (0xFFU << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  836. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  837. #define RCC_CR_HSEON_Pos                     (16U)                            
  838. #define RCC_CR_HSEON_Msk                     (0x1U << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  839. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  840. #define RCC_CR_HSERDY_Pos                    (17U)                            
  841. #define RCC_CR_HSERDY_Msk                    (0x1U << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  842. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  843. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  844. #define RCC_CR_HSEBYP_Msk                    (0x1U << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  845. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  846. #define RCC_CR_CSSON_Pos                     (19U)                            
  847. #define RCC_CR_CSSON_Msk                     (0x1U << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  848. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  849. #define RCC_CR_PLLON_Pos                     (24U)                            
  850. #define RCC_CR_PLLON_Msk                     (0x1U << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  851. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  852. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  853. #define RCC_CR_PLLRDY_Msk                    (0x1U << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  854. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  855.  
  856.  
  857. /*******************  Bit definition for RCC_CFGR register  *******************/
  858. /*!< SW configuration */
  859. #define RCC_CFGR_SW_Pos                      (0U)                              
  860. #define RCC_CFGR_SW_Msk                      (0x3U << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  861. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  862. #define RCC_CFGR_SW_0                        (0x1U << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  863. #define RCC_CFGR_SW_1                        (0x2U << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  864.  
  865. #define RCC_CFGR_SW_HSI                      ((uint32_t)0x00000000)            /*!< HSI selected as system clock */
  866. #define RCC_CFGR_SW_HSE                      ((uint32_t)0x00000001)            /*!< HSE selected as system clock */
  867. #define RCC_CFGR_SW_PLL                      ((uint32_t)0x00000002)            /*!< PLL selected as system clock */
  868.  
  869. /*!< SWS configuration */
  870. #define RCC_CFGR_SWS_Pos                     (2U)                              
  871. #define RCC_CFGR_SWS_Msk                     (0x3U << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  872. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  873. #define RCC_CFGR_SWS_0                       (0x1U << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  874. #define RCC_CFGR_SWS_1                       (0x2U << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  875.  
  876. #define RCC_CFGR_SWS_HSI                     ((uint32_t)0x00000000)            /*!< HSI oscillator used as system clock */
  877. #define RCC_CFGR_SWS_HSE                     ((uint32_t)0x00000004)            /*!< HSE oscillator used as system clock */
  878. #define RCC_CFGR_SWS_PLL                     ((uint32_t)0x00000008)            /*!< PLL used as system clock */
  879.  
  880. /*!< HPRE configuration */
  881. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  882. #define RCC_CFGR_HPRE_Msk                    (0xFU << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  883. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  884. #define RCC_CFGR_HPRE_0                      (0x1U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  885. #define RCC_CFGR_HPRE_1                      (0x2U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  886. #define RCC_CFGR_HPRE_2                      (0x4U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  887. #define RCC_CFGR_HPRE_3                      (0x8U << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  888.  
  889. #define RCC_CFGR_HPRE_DIV1                   ((uint32_t)0x00000000)            /*!< SYSCLK not divided */
  890. #define RCC_CFGR_HPRE_DIV2                   ((uint32_t)0x00000080)            /*!< SYSCLK divided by 2 */
  891. #define RCC_CFGR_HPRE_DIV4                   ((uint32_t)0x00000090)            /*!< SYSCLK divided by 4 */
  892. #define RCC_CFGR_HPRE_DIV8                   ((uint32_t)0x000000A0)            /*!< SYSCLK divided by 8 */
  893. #define RCC_CFGR_HPRE_DIV16                  ((uint32_t)0x000000B0)            /*!< SYSCLK divided by 16 */
  894. #define RCC_CFGR_HPRE_DIV64                  ((uint32_t)0x000000C0)            /*!< SYSCLK divided by 64 */
  895. #define RCC_CFGR_HPRE_DIV128                 ((uint32_t)0x000000D0)            /*!< SYSCLK divided by 128 */
  896. #define RCC_CFGR_HPRE_DIV256                 ((uint32_t)0x000000E0)            /*!< SYSCLK divided by 256 */
  897. #define RCC_CFGR_HPRE_DIV512                 ((uint32_t)0x000000F0)            /*!< SYSCLK divided by 512 */
  898.  
  899. /*!< PPRE1 configuration */
  900. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  901. #define RCC_CFGR_PPRE1_Msk                   (0x7U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  902. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  903. #define RCC_CFGR_PPRE1_0                     (0x1U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  904. #define RCC_CFGR_PPRE1_1                     (0x2U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  905. #define RCC_CFGR_PPRE1_2                     (0x4U << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  906.  
  907. #define RCC_CFGR_PPRE1_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  908. #define RCC_CFGR_PPRE1_DIV2                  ((uint32_t)0x00000400)            /*!< HCLK divided by 2 */
  909. #define RCC_CFGR_PPRE1_DIV4                  ((uint32_t)0x00000500)            /*!< HCLK divided by 4 */
  910. #define RCC_CFGR_PPRE1_DIV8                  ((uint32_t)0x00000600)            /*!< HCLK divided by 8 */
  911. #define RCC_CFGR_PPRE1_DIV16                 ((uint32_t)0x00000700)            /*!< HCLK divided by 16 */
  912.  
  913. /*!< PPRE2 configuration */
  914. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  915. #define RCC_CFGR_PPRE2_Msk                   (0x7U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  916. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  917. #define RCC_CFGR_PPRE2_0                     (0x1U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  918. #define RCC_CFGR_PPRE2_1                     (0x2U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  919. #define RCC_CFGR_PPRE2_2                     (0x4U << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  920.  
  921. #define RCC_CFGR_PPRE2_DIV1                  ((uint32_t)0x00000000)            /*!< HCLK not divided */
  922. #define RCC_CFGR_PPRE2_DIV2                  ((uint32_t)0x00002000)            /*!< HCLK divided by 2 */
  923. #define RCC_CFGR_PPRE2_DIV4                  ((uint32_t)0x00002800)            /*!< HCLK divided by 4 */
  924. #define RCC_CFGR_PPRE2_DIV8                  ((uint32_t)0x00003000)            /*!< HCLK divided by 8 */
  925. #define RCC_CFGR_PPRE2_DIV16                 ((uint32_t)0x00003800)            /*!< HCLK divided by 16 */
  926.  
  927. /*!< ADCPPRE configuration */
  928. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  929. #define RCC_CFGR_ADCPRE_Msk                  (0x3U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  930. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  931. #define RCC_CFGR_ADCPRE_0                    (0x1U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  932. #define RCC_CFGR_ADCPRE_1                    (0x2U << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  933.  
  934. #define RCC_CFGR_ADCPRE_DIV2                 ((uint32_t)0x00000000)            /*!< PCLK2 divided by 2 */
  935. #define RCC_CFGR_ADCPRE_DIV4                 ((uint32_t)0x00004000)            /*!< PCLK2 divided by 4 */
  936. #define RCC_CFGR_ADCPRE_DIV6                 ((uint32_t)0x00008000)            /*!< PCLK2 divided by 6 */
  937. #define RCC_CFGR_ADCPRE_DIV8                 ((uint32_t)0x0000C000)            /*!< PCLK2 divided by 8 */
  938.  
  939. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  940. #define RCC_CFGR_PLLSRC_Msk                  (0x1U << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  941. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  942.  
  943. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  944. #define RCC_CFGR_PLLXTPRE_Msk                (0x1U << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  945. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  946.  
  947. /*!< PLLMUL configuration */
  948. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  949. #define RCC_CFGR_PLLMULL_Msk                 (0xFU << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  950. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  951. #define RCC_CFGR_PLLMULL_0                   (0x1U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  952. #define RCC_CFGR_PLLMULL_1                   (0x2U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  953. #define RCC_CFGR_PLLMULL_2                   (0x4U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  954. #define RCC_CFGR_PLLMULL_3                   (0x8U << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  955.  
  956. #define RCC_CFGR_PLLXTPRE_HSE                ((uint32_t)0x00000000)            /*!< HSE clock not divided for PLL entry */
  957. #define RCC_CFGR_PLLXTPRE_HSE_DIV2           ((uint32_t)0x00020000)            /*!< HSE clock divided by 2 for PLL entry */
  958.  
  959. #define RCC_CFGR_PLLMULL2                    ((uint32_t)0x00000000)            /*!< PLL input clock*2 */
  960. #define RCC_CFGR_PLLMULL3_Pos                (18U)                            
  961. #define RCC_CFGR_PLLMULL3_Msk                (0x1U << RCC_CFGR_PLLMULL3_Pos)   /*!< 0x00040000 */
  962. #define RCC_CFGR_PLLMULL3                    RCC_CFGR_PLLMULL3_Msk             /*!< PLL input clock*3 */
  963. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  964. #define RCC_CFGR_PLLMULL4_Msk                (0x1U << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  965. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock*4 */
  966. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  967. #define RCC_CFGR_PLLMULL5_Msk                (0x3U << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  968. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock*5 */
  969. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  970. #define RCC_CFGR_PLLMULL6_Msk                (0x1U << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  971. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock*6 */
  972. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  973. #define RCC_CFGR_PLLMULL7_Msk                (0x5U << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  974. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock*7 */
  975. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  976. #define RCC_CFGR_PLLMULL8_Msk                (0x3U << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  977. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock*8 */
  978. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  979. #define RCC_CFGR_PLLMULL9_Msk                (0x7U << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  980. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock*9 */
  981. #define RCC_CFGR_PLLMULL10_Pos               (21U)                            
  982. #define RCC_CFGR_PLLMULL10_Msk               (0x1U << RCC_CFGR_PLLMULL10_Pos)  /*!< 0x00200000 */
  983. #define RCC_CFGR_PLLMULL10                   RCC_CFGR_PLLMULL10_Msk            /*!< PLL input clock10 */
  984. #define RCC_CFGR_PLLMULL11_Pos               (18U)                            
  985. #define RCC_CFGR_PLLMULL11_Msk               (0x9U << RCC_CFGR_PLLMULL11_Pos)  /*!< 0x00240000 */
  986. #define RCC_CFGR_PLLMULL11                   RCC_CFGR_PLLMULL11_Msk            /*!< PLL input clock*11 */
  987. #define RCC_CFGR_PLLMULL12_Pos               (19U)                            
  988. #define RCC_CFGR_PLLMULL12_Msk               (0x5U << RCC_CFGR_PLLMULL12_Pos)  /*!< 0x00280000 */
  989. #define RCC_CFGR_PLLMULL12                   RCC_CFGR_PLLMULL12_Msk            /*!< PLL input clock*12 */
  990. #define RCC_CFGR_PLLMULL13_Pos               (18U)                            
  991. #define RCC_CFGR_PLLMULL13_Msk               (0xBU << RCC_CFGR_PLLMULL13_Pos)  /*!< 0x002C0000 */
  992. #define RCC_CFGR_PLLMULL13                   RCC_CFGR_PLLMULL13_Msk            /*!< PLL input clock*13 */
  993. #define RCC_CFGR_PLLMULL14_Pos               (20U)                            
  994. #define RCC_CFGR_PLLMULL14_Msk               (0x3U << RCC_CFGR_PLLMULL14_Pos)  /*!< 0x00300000 */
  995. #define RCC_CFGR_PLLMULL14                   RCC_CFGR_PLLMULL14_Msk            /*!< PLL input clock*14 */
  996. #define RCC_CFGR_PLLMULL15_Pos               (18U)                            
  997. #define RCC_CFGR_PLLMULL15_Msk               (0xDU << RCC_CFGR_PLLMULL15_Pos)  /*!< 0x00340000 */
  998. #define RCC_CFGR_PLLMULL15                   RCC_CFGR_PLLMULL15_Msk            /*!< PLL input clock*15 */
  999. #define RCC_CFGR_PLLMULL16_Pos               (19U)                            
  1000. #define RCC_CFGR_PLLMULL16_Msk               (0x7U << RCC_CFGR_PLLMULL16_Pos)  /*!< 0x00380000 */
  1001. #define RCC_CFGR_PLLMULL16                   RCC_CFGR_PLLMULL16_Msk            /*!< PLL input clock*16 */
  1002.  
  1003. /*!< MCO configuration */
  1004. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1005. #define RCC_CFGR_MCO_Msk                     (0x7U << RCC_CFGR_MCO_Pos)        /*!< 0x07000000 */
  1006. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  1007. #define RCC_CFGR_MCO_0                       (0x1U << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1008. #define RCC_CFGR_MCO_1                       (0x2U << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1009. #define RCC_CFGR_MCO_2                       (0x4U << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1010.  
  1011. #define RCC_CFGR_MCO_NOCLOCK                 ((uint32_t)0x00000000)            /*!< No clock */
  1012. #define RCC_CFGR_MCO_SYSCLK                  ((uint32_t)0x04000000)            /*!< System clock selected as MCO source */
  1013. #define RCC_CFGR_MCO_HSI                     ((uint32_t)0x05000000)            /*!< HSI clock selected as MCO source */
  1014. #define RCC_CFGR_MCO_HSE                     ((uint32_t)0x06000000)            /*!< HSE clock selected as MCO source  */
  1015. #define RCC_CFGR_MCO_PLLCLK_DIV2             ((uint32_t)0x07000000)            /*!< PLL clock divided by 2 selected as MCO source */
  1016.  
  1017.  /* Reference defines */
  1018.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1019.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1020.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1021.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1022.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1023.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1024.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1025.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1026.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1027.  
  1028. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1029. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1030. #define RCC_CIR_LSIRDYF_Msk                  (0x1U << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1031. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1032. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1033. #define RCC_CIR_LSERDYF_Msk                  (0x1U << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1034. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1035. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1036. #define RCC_CIR_HSIRDYF_Msk                  (0x1U << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1037. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1038. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1039. #define RCC_CIR_HSERDYF_Msk                  (0x1U << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1040. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1041. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1042. #define RCC_CIR_PLLRDYF_Msk                  (0x1U << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1043. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1044. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1045. #define RCC_CIR_CSSF_Msk                     (0x1U << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1046. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1047. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1048. #define RCC_CIR_LSIRDYIE_Msk                 (0x1U << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1049. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1050. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1051. #define RCC_CIR_LSERDYIE_Msk                 (0x1U << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1052. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1053. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1054. #define RCC_CIR_HSIRDYIE_Msk                 (0x1U << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1055. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1056. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1057. #define RCC_CIR_HSERDYIE_Msk                 (0x1U << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1058. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1059. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1060. #define RCC_CIR_PLLRDYIE_Msk                 (0x1U << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1061. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1062. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1063. #define RCC_CIR_LSIRDYC_Msk                  (0x1U << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1064. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1065. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1066. #define RCC_CIR_LSERDYC_Msk                  (0x1U << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1067. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1068. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1069. #define RCC_CIR_HSIRDYC_Msk                  (0x1U << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1070. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1071. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1072. #define RCC_CIR_HSERDYC_Msk                  (0x1U << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1073. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1074. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1075. #define RCC_CIR_PLLRDYC_Msk                  (0x1U << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1076. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1077. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1078. #define RCC_CIR_CSSC_Msk                     (0x1U << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1079. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1080.  
  1081.  
  1082. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1083. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1084. #define RCC_APB2RSTR_AFIORST_Msk             (0x1U << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1085. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1086. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1087. #define RCC_APB2RSTR_IOPARST_Msk             (0x1U << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1088. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1089. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1090. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1U << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1091. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1092. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1093. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1U << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1094. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1095. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1096. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1U << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1097. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1098. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1099. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1100. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1101.  
  1102.  
  1103. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1104. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1U << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1105. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1106. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1107. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1108. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1109. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1110. #define RCC_APB2RSTR_USART1RST_Msk           (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1111. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1112.  
  1113.  
  1114. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1115. #define RCC_APB2RSTR_IOPERST_Msk             (0x1U << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1116. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1117.  
  1118.  
  1119.  
  1120.  
  1121. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1122. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1123. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1124. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1125. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1126. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1127. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1128. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1129. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1130. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1131. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1132. #define RCC_APB1RSTR_USART2RST_Msk           (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1133. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1134. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1135. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1136. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1137.  
  1138.  
  1139. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1140. #define RCC_APB1RSTR_BKPRST_Msk              (0x1U << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1141. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1142. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1143. #define RCC_APB1RSTR_PWRRST_Msk              (0x1U << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1144. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1145.  
  1146. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1147. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1148. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1149. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1150. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1151. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1152. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1153. #define RCC_APB1RSTR_USART3RST_Msk           (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1154. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1155. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1156. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1157. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1158.  
  1159.  
  1160.  
  1161.  
  1162.  
  1163.  
  1164.  
  1165. /******************  Bit definition for RCC_AHBENR register  ******************/
  1166. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1167. #define RCC_AHBENR_DMA1EN_Msk                (0x1U << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1168. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1169. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1170. #define RCC_AHBENR_SRAMEN_Msk                (0x1U << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1171. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1172. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1173. #define RCC_AHBENR_FLITFEN_Msk               (0x1U << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1174. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1175. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1176. #define RCC_AHBENR_CRCEN_Msk                 (0x1U << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1177. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1178.  
  1179.  
  1180.  
  1181.  
  1182. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1183. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1184. #define RCC_APB2ENR_AFIOEN_Msk               (0x1U << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1185. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1186. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1187. #define RCC_APB2ENR_IOPAEN_Msk               (0x1U << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1188. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1189. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1190. #define RCC_APB2ENR_IOPBEN_Msk               (0x1U << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1191. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1192. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1193. #define RCC_APB2ENR_IOPCEN_Msk               (0x1U << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1194. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1195. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1196. #define RCC_APB2ENR_IOPDEN_Msk               (0x1U << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1197. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1198. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1199. #define RCC_APB2ENR_ADC1EN_Msk               (0x1U << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1200. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1201.  
  1202.  
  1203. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1204. #define RCC_APB2ENR_TIM1EN_Msk               (0x1U << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1205. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1206. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1207. #define RCC_APB2ENR_SPI1EN_Msk               (0x1U << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1208. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1209. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1210. #define RCC_APB2ENR_USART1EN_Msk             (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1211. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1212.  
  1213.  
  1214. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1215. #define RCC_APB2ENR_IOPEEN_Msk               (0x1U << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1216. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1217.  
  1218.  
  1219.  
  1220.  
  1221. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1222. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1223. #define RCC_APB1ENR_TIM2EN_Msk               (0x1U << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1224. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1225. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1226. #define RCC_APB1ENR_TIM3EN_Msk               (0x1U << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1227. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1228. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1229. #define RCC_APB1ENR_WWDGEN_Msk               (0x1U << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1230. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1231. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1232. #define RCC_APB1ENR_USART2EN_Msk             (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1233. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1234. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1235. #define RCC_APB1ENR_I2C1EN_Msk               (0x1U << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1236. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1237.  
  1238.  
  1239. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1240. #define RCC_APB1ENR_BKPEN_Msk                (0x1U << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1241. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1242. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1243. #define RCC_APB1ENR_PWREN_Msk                (0x1U << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1244. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1245.  
  1246. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1247. #define RCC_APB1ENR_TIM4EN_Msk               (0x1U << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1248. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1249. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1250. #define RCC_APB1ENR_SPI2EN_Msk               (0x1U << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1251. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1252. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1253. #define RCC_APB1ENR_USART3EN_Msk             (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1254. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1255. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1256. #define RCC_APB1ENR_I2C2EN_Msk               (0x1U << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1257. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1258.  
  1259.  
  1260.  
  1261.  
  1262.  
  1263.  
  1264.  
  1265. /*******************  Bit definition for RCC_BDCR register  *******************/
  1266. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1267. #define RCC_BDCR_LSEON_Msk                   (0x1U << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1268. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1269. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1270. #define RCC_BDCR_LSERDY_Msk                  (0x1U << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1271. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1272. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1273. #define RCC_BDCR_LSEBYP_Msk                  (0x1U << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1274. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1275.  
  1276. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1277. #define RCC_BDCR_RTCSEL_Msk                  (0x3U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1278. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1279. #define RCC_BDCR_RTCSEL_0                    (0x1U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1280. #define RCC_BDCR_RTCSEL_1                    (0x2U << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1281.  
  1282. /*!< RTC congiguration */
  1283. #define RCC_BDCR_RTCSEL_NOCLOCK              ((uint32_t)0x00000000)            /*!< No clock */
  1284. #define RCC_BDCR_RTCSEL_LSE                  ((uint32_t)0x00000100)            /*!< LSE oscillator clock used as RTC clock */
  1285. #define RCC_BDCR_RTCSEL_LSI                  ((uint32_t)0x00000200)            /*!< LSI oscillator clock used as RTC clock */
  1286. #define RCC_BDCR_RTCSEL_HSE                  ((uint32_t)0x00000300)            /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1287.  
  1288. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1289. #define RCC_BDCR_RTCEN_Msk                   (0x1U << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1290. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1291. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1292. #define RCC_BDCR_BDRST_Msk                   (0x1U << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1293. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1294.  
  1295. /*******************  Bit definition for RCC_CSR register  ********************/  
  1296. #define RCC_CSR_LSION_Pos                    (0U)                              
  1297. #define RCC_CSR_LSION_Msk                    (0x1U << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1298. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1299. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1300. #define RCC_CSR_LSIRDY_Msk                   (0x1U << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1301. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1302. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1303. #define RCC_CSR_RMVF_Msk                     (0x1U << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1304. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1305. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1306. #define RCC_CSR_PINRSTF_Msk                  (0x1U << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1307. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1308. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1309. #define RCC_CSR_PORRSTF_Msk                  (0x1U << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1310. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1311. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1312. #define RCC_CSR_SFTRSTF_Msk                  (0x1U << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1313. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1314. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1315. #define RCC_CSR_IWDGRSTF_Msk                 (0x1U << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1316. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1317. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1318. #define RCC_CSR_WWDGRSTF_Msk                 (0x1U << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1319. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1320. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1321. #define RCC_CSR_LPWRRSTF_Msk                 (0x1U << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1322. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1323.  
  1324.  
  1325.  
  1326. /******************************************************************************/
  1327. /*                                                                            */
  1328. /*                General Purpose and Alternate Function I/O                  */
  1329. /*                                                                            */
  1330. /******************************************************************************/
  1331.  
  1332. /*******************  Bit definition for GPIO_CRL register  *******************/
  1333. #define GPIO_CRL_MODE_Pos                    (0U)                              
  1334. #define GPIO_CRL_MODE_Msk                    (0x33333333U << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  1335. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  1336.  
  1337. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  1338. #define GPIO_CRL_MODE0_Msk                   (0x3U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  1339. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  1340. #define GPIO_CRL_MODE0_0                     (0x1U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  1341. #define GPIO_CRL_MODE0_1                     (0x2U << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  1342.  
  1343. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  1344. #define GPIO_CRL_MODE1_Msk                   (0x3U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  1345. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  1346. #define GPIO_CRL_MODE1_0                     (0x1U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  1347. #define GPIO_CRL_MODE1_1                     (0x2U << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  1348.  
  1349. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  1350. #define GPIO_CRL_MODE2_Msk                   (0x3U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  1351. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  1352. #define GPIO_CRL_MODE2_0                     (0x1U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  1353. #define GPIO_CRL_MODE2_1                     (0x2U << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  1354.  
  1355. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  1356. #define GPIO_CRL_MODE3_Msk                   (0x3U << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  1357. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  1358. #define GPIO_CRL_MODE3_0                     (0x1U << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  1359. #define GPIO_CRL_MODE3_1                     (0x2U << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  1360.  
  1361. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  1362. #define GPIO_CRL_MODE4_Msk                   (0x3U << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  1363. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  1364. #define GPIO_CRL_MODE4_0                     (0x1U << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  1365. #define GPIO_CRL_MODE4_1                     (0x2U << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  1366.  
  1367. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  1368. #define GPIO_CRL_MODE5_Msk                   (0x3U << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  1369. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  1370. #define GPIO_CRL_MODE5_0                     (0x1U << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  1371. #define GPIO_CRL_MODE5_1                     (0x2U << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  1372.  
  1373. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  1374. #define GPIO_CRL_MODE6_Msk                   (0x3U << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  1375. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  1376. #define GPIO_CRL_MODE6_0                     (0x1U << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  1377. #define GPIO_CRL_MODE6_1                     (0x2U << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  1378.  
  1379. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  1380. #define GPIO_CRL_MODE7_Msk                   (0x3U << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  1381. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  1382. #define GPIO_CRL_MODE7_0                     (0x1U << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  1383. #define GPIO_CRL_MODE7_1                     (0x2U << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  1384.  
  1385. #define GPIO_CRL_CNF_Pos                     (2U)                              
  1386. #define GPIO_CRL_CNF_Msk                     (0x33333333U << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  1387. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  1388.  
  1389. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  1390. #define GPIO_CRL_CNF0_Msk                    (0x3U << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  1391. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  1392. #define GPIO_CRL_CNF0_0                      (0x1U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  1393. #define GPIO_CRL_CNF0_1                      (0x2U << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  1394.  
  1395. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  1396. #define GPIO_CRL_CNF1_Msk                    (0x3U << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  1397. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  1398. #define GPIO_CRL_CNF1_0                      (0x1U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  1399. #define GPIO_CRL_CNF1_1                      (0x2U << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  1400.  
  1401. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  1402. #define GPIO_CRL_CNF2_Msk                    (0x3U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  1403. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  1404. #define GPIO_CRL_CNF2_0                      (0x1U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  1405. #define GPIO_CRL_CNF2_1                      (0x2U << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  1406.  
  1407. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  1408. #define GPIO_CRL_CNF3_Msk                    (0x3U << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  1409. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  1410. #define GPIO_CRL_CNF3_0                      (0x1U << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  1411. #define GPIO_CRL_CNF3_1                      (0x2U << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  1412.  
  1413. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  1414. #define GPIO_CRL_CNF4_Msk                    (0x3U << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  1415. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  1416. #define GPIO_CRL_CNF4_0                      (0x1U << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  1417. #define GPIO_CRL_CNF4_1                      (0x2U << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  1418.  
  1419. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  1420. #define GPIO_CRL_CNF5_Msk                    (0x3U << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  1421. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  1422. #define GPIO_CRL_CNF5_0                      (0x1U << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  1423. #define GPIO_CRL_CNF5_1                      (0x2U << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  1424.  
  1425. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  1426. #define GPIO_CRL_CNF6_Msk                    (0x3U << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  1427. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  1428. #define GPIO_CRL_CNF6_0                      (0x1U << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  1429. #define GPIO_CRL_CNF6_1                      (0x2U << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  1430.  
  1431. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  1432. #define GPIO_CRL_CNF7_Msk                    (0x3U << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  1433. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  1434. #define GPIO_CRL_CNF7_0                      (0x1U << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  1435. #define GPIO_CRL_CNF7_1                      (0x2U << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  1436.  
  1437. /*******************  Bit definition for GPIO_CRH register  *******************/
  1438. #define GPIO_CRH_MODE_Pos                    (0U)                              
  1439. #define GPIO_CRH_MODE_Msk                    (0x33333333U << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  1440. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  1441.  
  1442. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  1443. #define GPIO_CRH_MODE8_Msk                   (0x3U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  1444. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  1445. #define GPIO_CRH_MODE8_0                     (0x1U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  1446. #define GPIO_CRH_MODE8_1                     (0x2U << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  1447.  
  1448. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  1449. #define GPIO_CRH_MODE9_Msk                   (0x3U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  1450. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  1451. #define GPIO_CRH_MODE9_0                     (0x1U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  1452. #define GPIO_CRH_MODE9_1                     (0x2U << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  1453.  
  1454. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  1455. #define GPIO_CRH_MODE10_Msk                  (0x3U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  1456. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  1457. #define GPIO_CRH_MODE10_0                    (0x1U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  1458. #define GPIO_CRH_MODE10_1                    (0x2U << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  1459.  
  1460. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  1461. #define GPIO_CRH_MODE11_Msk                  (0x3U << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  1462. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  1463. #define GPIO_CRH_MODE11_0                    (0x1U << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  1464. #define GPIO_CRH_MODE11_1                    (0x2U << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  1465.  
  1466. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  1467. #define GPIO_CRH_MODE12_Msk                  (0x3U << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  1468. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  1469. #define GPIO_CRH_MODE12_0                    (0x1U << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  1470. #define GPIO_CRH_MODE12_1                    (0x2U << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  1471.  
  1472. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  1473. #define GPIO_CRH_MODE13_Msk                  (0x3U << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  1474. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  1475. #define GPIO_CRH_MODE13_0                    (0x1U << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  1476. #define GPIO_CRH_MODE13_1                    (0x2U << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  1477.  
  1478. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  1479. #define GPIO_CRH_MODE14_Msk                  (0x3U << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  1480. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  1481. #define GPIO_CRH_MODE14_0                    (0x1U << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  1482. #define GPIO_CRH_MODE14_1                    (0x2U << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  1483.  
  1484. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  1485. #define GPIO_CRH_MODE15_Msk                  (0x3U << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  1486. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  1487. #define GPIO_CRH_MODE15_0                    (0x1U << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  1488. #define GPIO_CRH_MODE15_1                    (0x2U << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  1489.  
  1490. #define GPIO_CRH_CNF_Pos                     (2U)                              
  1491. #define GPIO_CRH_CNF_Msk                     (0x33333333U << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  1492. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  1493.  
  1494. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  1495. #define GPIO_CRH_CNF8_Msk                    (0x3U << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  1496. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  1497. #define GPIO_CRH_CNF8_0                      (0x1U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  1498. #define GPIO_CRH_CNF8_1                      (0x2U << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  1499.  
  1500. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  1501. #define GPIO_CRH_CNF9_Msk                    (0x3U << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  1502. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  1503. #define GPIO_CRH_CNF9_0                      (0x1U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  1504. #define GPIO_CRH_CNF9_1                      (0x2U << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  1505.  
  1506. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  1507. #define GPIO_CRH_CNF10_Msk                   (0x3U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  1508. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  1509. #define GPIO_CRH_CNF10_0                     (0x1U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  1510. #define GPIO_CRH_CNF10_1                     (0x2U << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  1511.  
  1512. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  1513. #define GPIO_CRH_CNF11_Msk                   (0x3U << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  1514. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  1515. #define GPIO_CRH_CNF11_0                     (0x1U << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  1516. #define GPIO_CRH_CNF11_1                     (0x2U << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  1517.  
  1518. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  1519. #define GPIO_CRH_CNF12_Msk                   (0x3U << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  1520. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  1521. #define GPIO_CRH_CNF12_0                     (0x1U << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  1522. #define GPIO_CRH_CNF12_1                     (0x2U << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  1523.  
  1524. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  1525. #define GPIO_CRH_CNF13_Msk                   (0x3U << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  1526. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  1527. #define GPIO_CRH_CNF13_0                     (0x1U << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  1528. #define GPIO_CRH_CNF13_1                     (0x2U << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  1529.  
  1530. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  1531. #define GPIO_CRH_CNF14_Msk                   (0x3U << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  1532. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  1533. #define GPIO_CRH_CNF14_0                     (0x1U << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  1534. #define GPIO_CRH_CNF14_1                     (0x2U << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  1535.  
  1536. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  1537. #define GPIO_CRH_CNF15_Msk                   (0x3U << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  1538. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  1539. #define GPIO_CRH_CNF15_0                     (0x1U << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  1540. #define GPIO_CRH_CNF15_1                     (0x2U << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  1541.  
  1542. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  1543. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  1544. #define GPIO_IDR_IDR0_Msk                    (0x1U << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  1545. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  1546. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  1547. #define GPIO_IDR_IDR1_Msk                    (0x1U << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  1548. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  1549. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  1550. #define GPIO_IDR_IDR2_Msk                    (0x1U << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  1551. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  1552. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  1553. #define GPIO_IDR_IDR3_Msk                    (0x1U << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  1554. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  1555. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  1556. #define GPIO_IDR_IDR4_Msk                    (0x1U << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  1557. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  1558. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  1559. #define GPIO_IDR_IDR5_Msk                    (0x1U << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  1560. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  1561. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  1562. #define GPIO_IDR_IDR6_Msk                    (0x1U << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  1563. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  1564. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  1565. #define GPIO_IDR_IDR7_Msk                    (0x1U << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  1566. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  1567. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  1568. #define GPIO_IDR_IDR8_Msk                    (0x1U << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  1569. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  1570. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  1571. #define GPIO_IDR_IDR9_Msk                    (0x1U << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  1572. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  1573. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  1574. #define GPIO_IDR_IDR10_Msk                   (0x1U << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  1575. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  1576. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  1577. #define GPIO_IDR_IDR11_Msk                   (0x1U << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  1578. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  1579. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  1580. #define GPIO_IDR_IDR12_Msk                   (0x1U << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  1581. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  1582. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  1583. #define GPIO_IDR_IDR13_Msk                   (0x1U << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  1584. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  1585. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  1586. #define GPIO_IDR_IDR14_Msk                   (0x1U << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  1587. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  1588. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  1589. #define GPIO_IDR_IDR15_Msk                   (0x1U << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  1590. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  1591.  
  1592. /*******************  Bit definition for GPIO_ODR register  *******************/
  1593. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  1594. #define GPIO_ODR_ODR0_Msk                    (0x1U << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  1595. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  1596. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  1597. #define GPIO_ODR_ODR1_Msk                    (0x1U << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  1598. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  1599. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  1600. #define GPIO_ODR_ODR2_Msk                    (0x1U << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  1601. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  1602. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  1603. #define GPIO_ODR_ODR3_Msk                    (0x1U << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  1604. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  1605. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  1606. #define GPIO_ODR_ODR4_Msk                    (0x1U << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  1607. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  1608. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  1609. #define GPIO_ODR_ODR5_Msk                    (0x1U << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  1610. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  1611. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  1612. #define GPIO_ODR_ODR6_Msk                    (0x1U << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  1613. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  1614. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  1615. #define GPIO_ODR_ODR7_Msk                    (0x1U << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  1616. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  1617. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  1618. #define GPIO_ODR_ODR8_Msk                    (0x1U << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  1619. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  1620. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  1621. #define GPIO_ODR_ODR9_Msk                    (0x1U << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  1622. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  1623. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  1624. #define GPIO_ODR_ODR10_Msk                   (0x1U << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  1625. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  1626. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  1627. #define GPIO_ODR_ODR11_Msk                   (0x1U << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  1628. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  1629. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  1630. #define GPIO_ODR_ODR12_Msk                   (0x1U << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  1631. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  1632. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  1633. #define GPIO_ODR_ODR13_Msk                   (0x1U << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  1634. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  1635. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  1636. #define GPIO_ODR_ODR14_Msk                   (0x1U << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  1637. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  1638. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  1639. #define GPIO_ODR_ODR15_Msk                   (0x1U << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  1640. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  1641.  
  1642. /******************  Bit definition for GPIO_BSRR register  *******************/
  1643. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  1644. #define GPIO_BSRR_BS0_Msk                    (0x1U << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  1645. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  1646. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  1647. #define GPIO_BSRR_BS1_Msk                    (0x1U << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  1648. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  1649. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  1650. #define GPIO_BSRR_BS2_Msk                    (0x1U << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  1651. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  1652. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  1653. #define GPIO_BSRR_BS3_Msk                    (0x1U << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  1654. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  1655. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  1656. #define GPIO_BSRR_BS4_Msk                    (0x1U << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  1657. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  1658. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  1659. #define GPIO_BSRR_BS5_Msk                    (0x1U << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  1660. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  1661. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  1662. #define GPIO_BSRR_BS6_Msk                    (0x1U << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  1663. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  1664. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  1665. #define GPIO_BSRR_BS7_Msk                    (0x1U << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  1666. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  1667. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  1668. #define GPIO_BSRR_BS8_Msk                    (0x1U << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  1669. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  1670. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  1671. #define GPIO_BSRR_BS9_Msk                    (0x1U << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  1672. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  1673. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  1674. #define GPIO_BSRR_BS10_Msk                   (0x1U << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  1675. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  1676. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  1677. #define GPIO_BSRR_BS11_Msk                   (0x1U << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  1678. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  1679. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  1680. #define GPIO_BSRR_BS12_Msk                   (0x1U << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  1681. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  1682. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  1683. #define GPIO_BSRR_BS13_Msk                   (0x1U << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  1684. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  1685. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  1686. #define GPIO_BSRR_BS14_Msk                   (0x1U << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  1687. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  1688. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  1689. #define GPIO_BSRR_BS15_Msk                   (0x1U << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  1690. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  1691.  
  1692. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  1693. #define GPIO_BSRR_BR0_Msk                    (0x1U << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  1694. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  1695. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  1696. #define GPIO_BSRR_BR1_Msk                    (0x1U << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  1697. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  1698. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  1699. #define GPIO_BSRR_BR2_Msk                    (0x1U << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  1700. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  1701. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  1702. #define GPIO_BSRR_BR3_Msk                    (0x1U << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  1703. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  1704. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  1705. #define GPIO_BSRR_BR4_Msk                    (0x1U << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  1706. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  1707. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  1708. #define GPIO_BSRR_BR5_Msk                    (0x1U << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  1709. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  1710. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  1711. #define GPIO_BSRR_BR6_Msk                    (0x1U << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  1712. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  1713. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  1714. #define GPIO_BSRR_BR7_Msk                    (0x1U << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  1715. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  1716. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  1717. #define GPIO_BSRR_BR8_Msk                    (0x1U << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  1718. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  1719. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  1720. #define GPIO_BSRR_BR9_Msk                    (0x1U << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  1721. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  1722. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  1723. #define GPIO_BSRR_BR10_Msk                   (0x1U << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  1724. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  1725. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  1726. #define GPIO_BSRR_BR11_Msk                   (0x1U << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  1727. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  1728. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  1729. #define GPIO_BSRR_BR12_Msk                   (0x1U << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  1730. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  1731. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  1732. #define GPIO_BSRR_BR13_Msk                   (0x1U << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  1733. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  1734. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  1735. #define GPIO_BSRR_BR14_Msk                   (0x1U << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  1736. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  1737. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  1738. #define GPIO_BSRR_BR15_Msk                   (0x1U << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  1739. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  1740.  
  1741. /*******************  Bit definition for GPIO_BRR register  *******************/
  1742. #define GPIO_BRR_BR0_Pos                     (0U)                              
  1743. #define GPIO_BRR_BR0_Msk                     (0x1U << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  1744. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  1745. #define GPIO_BRR_BR1_Pos                     (1U)                              
  1746. #define GPIO_BRR_BR1_Msk                     (0x1U << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  1747. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  1748. #define GPIO_BRR_BR2_Pos                     (2U)                              
  1749. #define GPIO_BRR_BR2_Msk                     (0x1U << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  1750. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  1751. #define GPIO_BRR_BR3_Pos                     (3U)                              
  1752. #define GPIO_BRR_BR3_Msk                     (0x1U << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  1753. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  1754. #define GPIO_BRR_BR4_Pos                     (4U)                              
  1755. #define GPIO_BRR_BR4_Msk                     (0x1U << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  1756. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  1757. #define GPIO_BRR_BR5_Pos                     (5U)                              
  1758. #define GPIO_BRR_BR5_Msk                     (0x1U << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  1759. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  1760. #define GPIO_BRR_BR6_Pos                     (6U)                              
  1761. #define GPIO_BRR_BR6_Msk                     (0x1U << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  1762. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  1763. #define GPIO_BRR_BR7_Pos                     (7U)                              
  1764. #define GPIO_BRR_BR7_Msk                     (0x1U << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  1765. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  1766. #define GPIO_BRR_BR8_Pos                     (8U)                              
  1767. #define GPIO_BRR_BR8_Msk                     (0x1U << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  1768. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  1769. #define GPIO_BRR_BR9_Pos                     (9U)                              
  1770. #define GPIO_BRR_BR9_Msk                     (0x1U << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  1771. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  1772. #define GPIO_BRR_BR10_Pos                    (10U)                            
  1773. #define GPIO_BRR_BR10_Msk                    (0x1U << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  1774. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  1775. #define GPIO_BRR_BR11_Pos                    (11U)                            
  1776. #define GPIO_BRR_BR11_Msk                    (0x1U << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  1777. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  1778. #define GPIO_BRR_BR12_Pos                    (12U)                            
  1779. #define GPIO_BRR_BR12_Msk                    (0x1U << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  1780. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  1781. #define GPIO_BRR_BR13_Pos                    (13U)                            
  1782. #define GPIO_BRR_BR13_Msk                    (0x1U << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  1783. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  1784. #define GPIO_BRR_BR14_Pos                    (14U)                            
  1785. #define GPIO_BRR_BR14_Msk                    (0x1U << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  1786. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  1787. #define GPIO_BRR_BR15_Pos                    (15U)                            
  1788. #define GPIO_BRR_BR15_Msk                    (0x1U << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  1789. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  1790.  
  1791. /******************  Bit definition for GPIO_LCKR register  *******************/
  1792. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  1793. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  1794. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  1795. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  1796. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  1797. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  1798. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  1799. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  1800. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  1801. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  1802. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  1803. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  1804. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  1805. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  1806. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  1807. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  1808. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  1809. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  1810. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  1811. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  1812. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  1813. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  1814. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  1815. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  1816. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  1817. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  1818. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  1819. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  1820. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  1821. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  1822. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  1823. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  1824. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  1825. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  1826. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  1827. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  1828. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  1829. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  1830. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  1831. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  1832. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  1833. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  1834. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  1835. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  1836. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  1837. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  1838. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  1839. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  1840. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  1841. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  1842. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  1843.  
  1844. /*----------------------------------------------------------------------------*/
  1845.  
  1846. /******************  Bit definition for AFIO_EVCR register  *******************/
  1847. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  1848. #define AFIO_EVCR_PIN_Msk                    (0xFU << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  1849. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  1850. #define AFIO_EVCR_PIN_0                      (0x1U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  1851. #define AFIO_EVCR_PIN_1                      (0x2U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  1852. #define AFIO_EVCR_PIN_2                      (0x4U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  1853. #define AFIO_EVCR_PIN_3                      (0x8U << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  1854.  
  1855. /*!< PIN configuration */
  1856. #define AFIO_EVCR_PIN_PX0                    ((uint32_t)0x00000000)            /*!< Pin 0 selected */
  1857. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  1858. #define AFIO_EVCR_PIN_PX1_Msk                (0x1U << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  1859. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  1860. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  1861. #define AFIO_EVCR_PIN_PX2_Msk                (0x1U << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  1862. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  1863. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  1864. #define AFIO_EVCR_PIN_PX3_Msk                (0x3U << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  1865. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  1866. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  1867. #define AFIO_EVCR_PIN_PX4_Msk                (0x1U << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  1868. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  1869. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  1870. #define AFIO_EVCR_PIN_PX5_Msk                (0x5U << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  1871. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  1872. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  1873. #define AFIO_EVCR_PIN_PX6_Msk                (0x3U << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  1874. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  1875. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  1876. #define AFIO_EVCR_PIN_PX7_Msk                (0x7U << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  1877. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  1878. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  1879. #define AFIO_EVCR_PIN_PX8_Msk                (0x1U << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  1880. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  1881. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  1882. #define AFIO_EVCR_PIN_PX9_Msk                (0x9U << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  1883. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  1884. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  1885. #define AFIO_EVCR_PIN_PX10_Msk               (0x5U << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  1886. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  1887. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  1888. #define AFIO_EVCR_PIN_PX11_Msk               (0xBU << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  1889. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  1890. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  1891. #define AFIO_EVCR_PIN_PX12_Msk               (0x3U << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  1892. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  1893. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  1894. #define AFIO_EVCR_PIN_PX13_Msk               (0xDU << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  1895. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  1896. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  1897. #define AFIO_EVCR_PIN_PX14_Msk               (0x7U << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  1898. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  1899. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  1900. #define AFIO_EVCR_PIN_PX15_Msk               (0xFU << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  1901. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  1902.  
  1903. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  1904. #define AFIO_EVCR_PORT_Msk                   (0x7U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  1905. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  1906. #define AFIO_EVCR_PORT_0                     (0x1U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  1907. #define AFIO_EVCR_PORT_1                     (0x2U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  1908. #define AFIO_EVCR_PORT_2                     (0x4U << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  1909.  
  1910. /*!< PORT configuration */
  1911. #define AFIO_EVCR_PORT_PA                    ((uint32_t)0x00000000)            /*!< Port A selected */
  1912. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  1913. #define AFIO_EVCR_PORT_PB_Msk                (0x1U << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  1914. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  1915. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  1916. #define AFIO_EVCR_PORT_PC_Msk                (0x1U << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  1917. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  1918. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  1919. #define AFIO_EVCR_PORT_PD_Msk                (0x3U << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  1920. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  1921. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  1922. #define AFIO_EVCR_PORT_PE_Msk                (0x1U << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  1923. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  1924.  
  1925. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  1926. #define AFIO_EVCR_EVOE_Msk                   (0x1U << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  1927. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  1928.  
  1929. /******************  Bit definition for AFIO_MAPR register  *******************/
  1930. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  1931. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1U << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  1932. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  1933. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  1934. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1U << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  1935. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  1936. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  1937. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1U << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  1938. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  1939. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  1940. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1U << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  1941. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  1942.  
  1943. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  1944. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  1945. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  1946. #define AFIO_MAPR_USART3_REMAP_0             (0x1U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  1947. #define AFIO_MAPR_USART3_REMAP_1             (0x2U << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  1948.  
  1949. /* USART3_REMAP configuration */
  1950. #define AFIO_MAPR_USART3_REMAP_NOREMAP       ((uint32_t)0x00000000)            /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  1951. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  1952. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  1953. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  1954. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  1955. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3U << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  1956. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  1957.  
  1958. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  1959. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  1960. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  1961. #define AFIO_MAPR_TIM1_REMAP_0               (0x1U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  1962. #define AFIO_MAPR_TIM1_REMAP_1               (0x2U << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  1963.  
  1964. /*!< TIM1_REMAP configuration */
  1965. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  1966. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  1967. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  1968. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  1969. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  1970. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  1971. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  1972.  
  1973. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  1974. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  1975. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  1976. #define AFIO_MAPR_TIM2_REMAP_0               (0x1U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  1977. #define AFIO_MAPR_TIM2_REMAP_1               (0x2U << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  1978.  
  1979. /*!< TIM2_REMAP configuration */
  1980. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  1981. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  1982. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  1983. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  1984. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  1985. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1U << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  1986. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  1987. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  1988. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  1989. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  1990.  
  1991. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  1992. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  1993. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  1994. #define AFIO_MAPR_TIM3_REMAP_0               (0x1U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  1995. #define AFIO_MAPR_TIM3_REMAP_1               (0x2U << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  1996.  
  1997. /*!< TIM3_REMAP configuration */
  1998. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         ((uint32_t)0x00000000)            /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  1999. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2000. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1U << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2001. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2002. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2003. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3U << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2004. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2005.  
  2006. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2007. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1U << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2008. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2009.  
  2010.  
  2011. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2012. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1U << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2013. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2014.  
  2015. /*!< SWJ_CFG configuration */
  2016. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2017. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2018. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2019. #define AFIO_MAPR_SWJ_CFG_0                  (0x1U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2020. #define AFIO_MAPR_SWJ_CFG_1                  (0x2U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2021. #define AFIO_MAPR_SWJ_CFG_2                  (0x4U << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2022.  
  2023. #define AFIO_MAPR_SWJ_CFG_RESET              ((uint32_t)0x00000000)            /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2024. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2025. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1U << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2026. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2027. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2028. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1U << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2029. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2030. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2031. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1U << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2032. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2033.  
  2034.  
  2035. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2036. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2037. #define AFIO_EXTICR1_EXTI0_Msk               (0xFU << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2038. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2039. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2040. #define AFIO_EXTICR1_EXTI1_Msk               (0xFU << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2041. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2042. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2043. #define AFIO_EXTICR1_EXTI2_Msk               (0xFU << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2044. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2045. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2046. #define AFIO_EXTICR1_EXTI3_Msk               (0xFU << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2047. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2048.  
  2049. /*!< EXTI0 configuration */
  2050. #define AFIO_EXTICR1_EXTI0_PA                ((uint32_t)0x00000000)            /*!< PA[0] pin */
  2051. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2052. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2053. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2054. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2055. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2056. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2057. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2058. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2059. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2060. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2061. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2062. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2063. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2064. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2065. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2066. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2067. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2068. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2069.  
  2070. /*!< EXTI1 configuration */
  2071. #define AFIO_EXTICR1_EXTI1_PA                ((uint32_t)0x00000000)            /*!< PA[1] pin */
  2072. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2073. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2074. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2075. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2076. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2077. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2078. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2079. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2080. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2081. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2082. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2083. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2084. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2085. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2086. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2087. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2088. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2089. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2090.  
  2091. /*!< EXTI2 configuration */  
  2092. #define AFIO_EXTICR1_EXTI2_PA                ((uint32_t)0x00000000)            /*!< PA[2] pin */
  2093. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2094. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2095. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2096. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2097. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2098. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2099. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2100. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2101. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2102. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  2103. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  2104. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  2105. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  2106. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  2107. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  2108. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  2109. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  2110. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  2111.  
  2112. /*!< EXTI3 configuration */
  2113. #define AFIO_EXTICR1_EXTI3_PA                ((uint32_t)0x00000000)            /*!< PA[3] pin */
  2114. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  2115. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  2116. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  2117. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  2118. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  2119. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  2120. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  2121. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  2122. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  2123. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  2124. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1U << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  2125. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  2126. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  2127. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5U << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  2128. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  2129. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  2130. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3U << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  2131. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  2132.  
  2133. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  2134. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  2135. #define AFIO_EXTICR2_EXTI4_Msk               (0xFU << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  2136. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  2137. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  2138. #define AFIO_EXTICR2_EXTI5_Msk               (0xFU << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  2139. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  2140. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  2141. #define AFIO_EXTICR2_EXTI6_Msk               (0xFU << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  2142. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  2143. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  2144. #define AFIO_EXTICR2_EXTI7_Msk               (0xFU << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  2145. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  2146.  
  2147. /*!< EXTI4 configuration */
  2148. #define AFIO_EXTICR2_EXTI4_PA                ((uint32_t)0x00000000)            /*!< PA[4] pin */
  2149. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  2150. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  2151. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  2152. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  2153. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  2154. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  2155. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  2156. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  2157. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  2158. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  2159. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  2160. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  2161. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  2162. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  2163. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  2164. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  2165. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  2166. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  2167.  
  2168. /* EXTI5 configuration */
  2169. #define AFIO_EXTICR2_EXTI5_PA                ((uint32_t)0x00000000)            /*!< PA[5] pin */
  2170. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  2171. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  2172. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  2173. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  2174. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  2175. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  2176. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  2177. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  2178. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  2179. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  2180. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  2181. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  2182. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  2183. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  2184. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  2185. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  2186. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  2187. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  2188.  
  2189. /*!< EXTI6 configuration */  
  2190. #define AFIO_EXTICR2_EXTI6_PA                ((uint32_t)0x00000000)            /*!< PA[6] pin */
  2191. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  2192. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  2193. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  2194. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  2195. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  2196. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  2197. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  2198. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  2199. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  2200. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  2201. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  2202. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  2203. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  2204. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  2205. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  2206. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  2207. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  2208. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  2209.  
  2210. /*!< EXTI7 configuration */
  2211. #define AFIO_EXTICR2_EXTI7_PA                ((uint32_t)0x00000000)            /*!< PA[7] pin */
  2212. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  2213. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  2214. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  2215. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  2216. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  2217. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  2218. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  2219. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  2220. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  2221. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  2222. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1U << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  2223. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  2224. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  2225. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5U << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  2226. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  2227. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  2228. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3U << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  2229. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  2230.  
  2231. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  2232. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  2233. #define AFIO_EXTICR3_EXTI8_Msk               (0xFU << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  2234. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  2235. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  2236. #define AFIO_EXTICR3_EXTI9_Msk               (0xFU << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  2237. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  2238. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  2239. #define AFIO_EXTICR3_EXTI10_Msk              (0xFU << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  2240. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  2241. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  2242. #define AFIO_EXTICR3_EXTI11_Msk              (0xFU << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  2243. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  2244.  
  2245. /*!< EXTI8 configuration */
  2246. #define AFIO_EXTICR3_EXTI8_PA                ((uint32_t)0x00000000)            /*!< PA[8] pin */
  2247. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  2248. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  2249. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  2250. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  2251. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  2252. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  2253. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  2254. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  2255. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  2256. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  2257. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  2258. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  2259. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  2260. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  2261. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  2262. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  2263. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  2264. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  2265.  
  2266. /*!< EXTI9 configuration */
  2267. #define AFIO_EXTICR3_EXTI9_PA                ((uint32_t)0x00000000)            /*!< PA[9] pin */
  2268. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  2269. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  2270. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  2271. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  2272. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  2273. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  2274. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  2275. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  2276. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  2277. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  2278. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1U << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  2279. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  2280. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  2281. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5U << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  2282. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  2283. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  2284. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3U << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  2285. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  2286.  
  2287. /*!< EXTI10 configuration */  
  2288. #define AFIO_EXTICR3_EXTI10_PA               ((uint32_t)0x00000000)            /*!< PA[10] pin */
  2289. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  2290. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  2291. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  2292. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  2293. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  2294. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  2295. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  2296. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  2297. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  2298. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  2299. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  2300. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  2301. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  2302. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  2303. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  2304. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  2305. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  2306. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  2307.  
  2308. /*!< EXTI11 configuration */
  2309. #define AFIO_EXTICR3_EXTI11_PA               ((uint32_t)0x00000000)            /*!< PA[11] pin */
  2310. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  2311. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  2312. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  2313. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  2314. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  2315. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  2316. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  2317. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  2318. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  2319. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  2320. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1U << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  2321. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  2322. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  2323. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5U << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  2324. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  2325. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  2326. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3U << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  2327. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  2328.  
  2329. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  2330. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  2331. #define AFIO_EXTICR4_EXTI12_Msk              (0xFU << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  2332. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  2333. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  2334. #define AFIO_EXTICR4_EXTI13_Msk              (0xFU << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  2335. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  2336. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  2337. #define AFIO_EXTICR4_EXTI14_Msk              (0xFU << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  2338. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  2339. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  2340. #define AFIO_EXTICR4_EXTI15_Msk              (0xFU << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  2341. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  2342.  
  2343. /* EXTI12 configuration */
  2344. #define AFIO_EXTICR4_EXTI12_PA               ((uint32_t)0x00000000)            /*!< PA[12] pin */
  2345. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  2346. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  2347. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  2348. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  2349. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  2350. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  2351. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  2352. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  2353. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  2354. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  2355. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  2356. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  2357. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  2358. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  2359. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  2360. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  2361. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  2362. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  2363.  
  2364. /* EXTI13 configuration */
  2365. #define AFIO_EXTICR4_EXTI13_PA               ((uint32_t)0x00000000)            /*!< PA[13] pin */
  2366. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  2367. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  2368. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  2369. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  2370. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  2371. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  2372. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  2373. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  2374. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  2375. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  2376. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  2377. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  2378. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  2379. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  2380. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  2381. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  2382. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  2383. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  2384.  
  2385. /*!< EXTI14 configuration */  
  2386. #define AFIO_EXTICR4_EXTI14_PA               ((uint32_t)0x00000000)            /*!< PA[14] pin */
  2387. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  2388. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  2389. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  2390. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  2391. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  2392. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  2393. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  2394. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  2395. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  2396. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  2397. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  2398. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  2399. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  2400. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  2401. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  2402. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  2403. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  2404. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  2405.  
  2406. /*!< EXTI15 configuration */
  2407. #define AFIO_EXTICR4_EXTI15_PA               ((uint32_t)0x00000000)            /*!< PA[15] pin */
  2408. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  2409. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  2410. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  2411. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  2412. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  2413. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  2414. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  2415. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  2416. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  2417. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  2418. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1U << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  2419. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  2420. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  2421. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5U << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  2422. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  2423. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  2424. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3U << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  2425. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  2426.  
  2427. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  2428.  
  2429.  
  2430.  
  2431. /******************************************************************************/
  2432. /*                                                                            */
  2433. /*                               SystemTick                                   */
  2434. /*                                                                            */
  2435. /******************************************************************************/
  2436.  
  2437. /*****************  Bit definition for SysTick_CTRL register  *****************/
  2438. #define SysTick_CTRL_ENABLE                 ((uint32_t)0x00000001)             /*!< Counter enable */
  2439. #define SysTick_CTRL_TICKINT                ((uint32_t)0x00000002)             /*!< Counting down to 0 pends the SysTick handler */
  2440. #define SysTick_CTRL_CLKSOURCE              ((uint32_t)0x00000004)             /*!< Clock source */
  2441. #define SysTick_CTRL_COUNTFLAG              ((uint32_t)0x00010000)             /*!< Count Flag */
  2442.  
  2443. /*****************  Bit definition for SysTick_LOAD register  *****************/
  2444. #define SysTick_LOAD_RELOAD                 ((uint32_t)0x00FFFFFF)             /*!< Value to load into the SysTick Current Value Register when the counter reaches 0 */
  2445.  
  2446. /*****************  Bit definition for SysTick_VAL register  ******************/
  2447. #define SysTick_VAL_CURRENT                 ((uint32_t)0x00FFFFFF)             /*!< Current value at the time the register is accessed */
  2448.  
  2449. /*****************  Bit definition for SysTick_CALIB register  ****************/
  2450. #define SysTick_CALIB_TENMS                 ((uint32_t)0x00FFFFFF)             /*!< Reload value to use for 10ms timing */
  2451. #define SysTick_CALIB_SKEW                  ((uint32_t)0x40000000)             /*!< Calibration value is not exactly 10 ms */
  2452. #define SysTick_CALIB_NOREF                 ((uint32_t)0x80000000)             /*!< The reference clock is not provided */
  2453.  
  2454. /******************************************************************************/
  2455. /*                                                                            */
  2456. /*                  Nested Vectored Interrupt Controller                      */
  2457. /*                                                                            */
  2458. /******************************************************************************/
  2459.  
  2460. /******************  Bit definition for NVIC_ISER register  *******************/
  2461. #define NVIC_ISER_SETENA_Pos                (0U)                              
  2462. #define NVIC_ISER_SETENA_Msk                (0xFFFFFFFFU << NVIC_ISER_SETENA_Pos) /*!< 0xFFFFFFFF */
  2463. #define NVIC_ISER_SETENA                    NVIC_ISER_SETENA_Msk               /*!< Interrupt set enable bits */
  2464. #define NVIC_ISER_SETENA_0                  (0x00000001U << NVIC_ISER_SETENA_Pos) /*!< 0x00000001 */
  2465. #define NVIC_ISER_SETENA_1                  (0x00000002U << NVIC_ISER_SETENA_Pos) /*!< 0x00000002 */
  2466. #define NVIC_ISER_SETENA_2                  (0x00000004U << NVIC_ISER_SETENA_Pos) /*!< 0x00000004 */
  2467. #define NVIC_ISER_SETENA_3                  (0x00000008U << NVIC_ISER_SETENA_Pos) /*!< 0x00000008 */
  2468. #define NVIC_ISER_SETENA_4                  (0x00000010U << NVIC_ISER_SETENA_Pos) /*!< 0x00000010 */
  2469. #define NVIC_ISER_SETENA_5                  (0x00000020U << NVIC_ISER_SETENA_Pos) /*!< 0x00000020 */
  2470. #define NVIC_ISER_SETENA_6                  (0x00000040U << NVIC_ISER_SETENA_Pos) /*!< 0x00000040 */
  2471. #define NVIC_ISER_SETENA_7                  (0x00000080U << NVIC_ISER_SETENA_Pos) /*!< 0x00000080 */
  2472. #define NVIC_ISER_SETENA_8                  (0x00000100U << NVIC_ISER_SETENA_Pos) /*!< 0x00000100 */
  2473. #define NVIC_ISER_SETENA_9                  (0x00000200U << NVIC_ISER_SETENA_Pos) /*!< 0x00000200 */
  2474. #define NVIC_ISER_SETENA_10                 (0x00000400U << NVIC_ISER_SETENA_Pos) /*!< 0x00000400 */
  2475. #define NVIC_ISER_SETENA_11                 (0x00000800U << NVIC_ISER_SETENA_Pos) /*!< 0x00000800 */
  2476. #define NVIC_ISER_SETENA_12                 (0x00001000U << NVIC_ISER_SETENA_Pos) /*!< 0x00001000 */
  2477. #define NVIC_ISER_SETENA_13                 (0x00002000U << NVIC_ISER_SETENA_Pos) /*!< 0x00002000 */
  2478. #define NVIC_ISER_SETENA_14                 (0x00004000U << NVIC_ISER_SETENA_Pos) /*!< 0x00004000 */
  2479. #define NVIC_ISER_SETENA_15                 (0x00008000U << NVIC_ISER_SETENA_Pos) /*!< 0x00008000 */
  2480. #define NVIC_ISER_SETENA_16                 (0x00010000U << NVIC_ISER_SETENA_Pos) /*!< 0x00010000 */
  2481. #define NVIC_ISER_SETENA_17                 (0x00020000U << NVIC_ISER_SETENA_Pos) /*!< 0x00020000 */
  2482. #define NVIC_ISER_SETENA_18                 (0x00040000U << NVIC_ISER_SETENA_Pos) /*!< 0x00040000 */
  2483. #define NVIC_ISER_SETENA_19                 (0x00080000U << NVIC_ISER_SETENA_Pos) /*!< 0x00080000 */
  2484. #define NVIC_ISER_SETENA_20                 (0x00100000U << NVIC_ISER_SETENA_Pos) /*!< 0x00100000 */
  2485. #define NVIC_ISER_SETENA_21                 (0x00200000U << NVIC_ISER_SETENA_Pos) /*!< 0x00200000 */
  2486. #define NVIC_ISER_SETENA_22                 (0x00400000U << NVIC_ISER_SETENA_Pos) /*!< 0x00400000 */
  2487. #define NVIC_ISER_SETENA_23                 (0x00800000U << NVIC_ISER_SETENA_Pos) /*!< 0x00800000 */
  2488. #define NVIC_ISER_SETENA_24                 (0x01000000U << NVIC_ISER_SETENA_Pos) /*!< 0x01000000 */
  2489. #define NVIC_ISER_SETENA_25                 (0x02000000U << NVIC_ISER_SETENA_Pos) /*!< 0x02000000 */
  2490. #define NVIC_ISER_SETENA_26                 (0x04000000U << NVIC_ISER_SETENA_Pos) /*!< 0x04000000 */
  2491. #define NVIC_ISER_SETENA_27                 (0x08000000U << NVIC_ISER_SETENA_Pos) /*!< 0x08000000 */
  2492. #define NVIC_ISER_SETENA_28                 (0x10000000U << NVIC_ISER_SETENA_Pos) /*!< 0x10000000 */
  2493. #define NVIC_ISER_SETENA_29                 (0x20000000U << NVIC_ISER_SETENA_Pos) /*!< 0x20000000 */
  2494. #define NVIC_ISER_SETENA_30                 (0x40000000U << NVIC_ISER_SETENA_Pos) /*!< 0x40000000 */
  2495. #define NVIC_ISER_SETENA_31                 (0x80000000U << NVIC_ISER_SETENA_Pos) /*!< 0x80000000 */
  2496.  
  2497. /******************  Bit definition for NVIC_ICER register  *******************/
  2498. #define NVIC_ICER_CLRENA_Pos                (0U)                              
  2499. #define NVIC_ICER_CLRENA_Msk                (0xFFFFFFFFU << NVIC_ICER_CLRENA_Pos) /*!< 0xFFFFFFFF */
  2500. #define NVIC_ICER_CLRENA                    NVIC_ICER_CLRENA_Msk               /*!< Interrupt clear-enable bits */
  2501. #define NVIC_ICER_CLRENA_0                  (0x00000001U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000001 */
  2502. #define NVIC_ICER_CLRENA_1                  (0x00000002U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000002 */
  2503. #define NVIC_ICER_CLRENA_2                  (0x00000004U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000004 */
  2504. #define NVIC_ICER_CLRENA_3                  (0x00000008U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000008 */
  2505. #define NVIC_ICER_CLRENA_4                  (0x00000010U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000010 */
  2506. #define NVIC_ICER_CLRENA_5                  (0x00000020U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000020 */
  2507. #define NVIC_ICER_CLRENA_6                  (0x00000040U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000040 */
  2508. #define NVIC_ICER_CLRENA_7                  (0x00000080U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000080 */
  2509. #define NVIC_ICER_CLRENA_8                  (0x00000100U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000100 */
  2510. #define NVIC_ICER_CLRENA_9                  (0x00000200U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000200 */
  2511. #define NVIC_ICER_CLRENA_10                 (0x00000400U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000400 */
  2512. #define NVIC_ICER_CLRENA_11                 (0x00000800U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000800 */
  2513. #define NVIC_ICER_CLRENA_12                 (0x00001000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00001000 */
  2514. #define NVIC_ICER_CLRENA_13                 (0x00002000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00002000 */
  2515. #define NVIC_ICER_CLRENA_14                 (0x00004000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00004000 */
  2516. #define NVIC_ICER_CLRENA_15                 (0x00008000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00008000 */
  2517. #define NVIC_ICER_CLRENA_16                 (0x00010000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00010000 */
  2518. #define NVIC_ICER_CLRENA_17                 (0x00020000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00020000 */
  2519. #define NVIC_ICER_CLRENA_18                 (0x00040000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00040000 */
  2520. #define NVIC_ICER_CLRENA_19                 (0x00080000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00080000 */
  2521. #define NVIC_ICER_CLRENA_20                 (0x00100000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00100000 */
  2522. #define NVIC_ICER_CLRENA_21                 (0x00200000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00200000 */
  2523. #define NVIC_ICER_CLRENA_22                 (0x00400000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00400000 */
  2524. #define NVIC_ICER_CLRENA_23                 (0x00800000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00800000 */
  2525. #define NVIC_ICER_CLRENA_24                 (0x01000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x01000000 */
  2526. #define NVIC_ICER_CLRENA_25                 (0x02000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x02000000 */
  2527. #define NVIC_ICER_CLRENA_26                 (0x04000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x04000000 */
  2528. #define NVIC_ICER_CLRENA_27                 (0x08000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x08000000 */
  2529. #define NVIC_ICER_CLRENA_28                 (0x10000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x10000000 */
  2530. #define NVIC_ICER_CLRENA_29                 (0x20000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x20000000 */
  2531. #define NVIC_ICER_CLRENA_30                 (0x40000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x40000000 */
  2532. #define NVIC_ICER_CLRENA_31                 (0x80000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x80000000 */
  2533.  
  2534. /******************  Bit definition for NVIC_ISPR register  *******************/
  2535. #define NVIC_ISPR_SETPEND_Pos               (0U)                              
  2536. #define NVIC_ISPR_SETPEND_Msk               (0xFFFFFFFFU << NVIC_ISPR_SETPEND_Pos) /*!< 0xFFFFFFFF */
  2537. #define NVIC_ISPR_SETPEND                   NVIC_ISPR_SETPEND_Msk              /*!< Interrupt set-pending bits */
  2538. #define NVIC_ISPR_SETPEND_0                 (0x00000001U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000001 */
  2539. #define NVIC_ISPR_SETPEND_1                 (0x00000002U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000002 */
  2540. #define NVIC_ISPR_SETPEND_2                 (0x00000004U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000004 */
  2541. #define NVIC_ISPR_SETPEND_3                 (0x00000008U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000008 */
  2542. #define NVIC_ISPR_SETPEND_4                 (0x00000010U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000010 */
  2543. #define NVIC_ISPR_SETPEND_5                 (0x00000020U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000020 */
  2544. #define NVIC_ISPR_SETPEND_6                 (0x00000040U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000040 */
  2545. #define NVIC_ISPR_SETPEND_7                 (0x00000080U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000080 */
  2546. #define NVIC_ISPR_SETPEND_8                 (0x00000100U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000100 */
  2547. #define NVIC_ISPR_SETPEND_9                 (0x00000200U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000200 */
  2548. #define NVIC_ISPR_SETPEND_10                (0x00000400U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000400 */
  2549. #define NVIC_ISPR_SETPEND_11                (0x00000800U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000800 */
  2550. #define NVIC_ISPR_SETPEND_12                (0x00001000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00001000 */
  2551. #define NVIC_ISPR_SETPEND_13                (0x00002000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00002000 */
  2552. #define NVIC_ISPR_SETPEND_14                (0x00004000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00004000 */
  2553. #define NVIC_ISPR_SETPEND_15                (0x00008000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00008000 */
  2554. #define NVIC_ISPR_SETPEND_16                (0x00010000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00010000 */
  2555. #define NVIC_ISPR_SETPEND_17                (0x00020000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00020000 */
  2556. #define NVIC_ISPR_SETPEND_18                (0x00040000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00040000 */
  2557. #define NVIC_ISPR_SETPEND_19                (0x00080000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00080000 */
  2558. #define NVIC_ISPR_SETPEND_20                (0x00100000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00100000 */
  2559. #define NVIC_ISPR_SETPEND_21                (0x00200000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00200000 */
  2560. #define NVIC_ISPR_SETPEND_22                (0x00400000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00400000 */
  2561. #define NVIC_ISPR_SETPEND_23                (0x00800000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00800000 */
  2562. #define NVIC_ISPR_SETPEND_24                (0x01000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x01000000 */
  2563. #define NVIC_ISPR_SETPEND_25                (0x02000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x02000000 */
  2564. #define NVIC_ISPR_SETPEND_26                (0x04000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x04000000 */
  2565. #define NVIC_ISPR_SETPEND_27                (0x08000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x08000000 */
  2566. #define NVIC_ISPR_SETPEND_28                (0x10000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x10000000 */
  2567. #define NVIC_ISPR_SETPEND_29                (0x20000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x20000000 */
  2568. #define NVIC_ISPR_SETPEND_30                (0x40000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x40000000 */
  2569. #define NVIC_ISPR_SETPEND_31                (0x80000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x80000000 */
  2570.  
  2571. /******************  Bit definition for NVIC_ICPR register  *******************/
  2572. #define NVIC_ICPR_CLRPEND_Pos               (0U)                              
  2573. #define NVIC_ICPR_CLRPEND_Msk               (0xFFFFFFFFU << NVIC_ICPR_CLRPEND_Pos) /*!< 0xFFFFFFFF */
  2574. #define NVIC_ICPR_CLRPEND                   NVIC_ICPR_CLRPEND_Msk              /*!< Interrupt clear-pending bits */
  2575. #define NVIC_ICPR_CLRPEND_0                 (0x00000001U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000001 */
  2576. #define NVIC_ICPR_CLRPEND_1                 (0x00000002U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000002 */
  2577. #define NVIC_ICPR_CLRPEND_2                 (0x00000004U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000004 */
  2578. #define NVIC_ICPR_CLRPEND_3                 (0x00000008U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000008 */
  2579. #define NVIC_ICPR_CLRPEND_4                 (0x00000010U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000010 */
  2580. #define NVIC_ICPR_CLRPEND_5                 (0x00000020U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000020 */
  2581. #define NVIC_ICPR_CLRPEND_6                 (0x00000040U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000040 */
  2582. #define NVIC_ICPR_CLRPEND_7                 (0x00000080U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000080 */
  2583. #define NVIC_ICPR_CLRPEND_8                 (0x00000100U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000100 */
  2584. #define NVIC_ICPR_CLRPEND_9                 (0x00000200U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000200 */
  2585. #define NVIC_ICPR_CLRPEND_10                (0x00000400U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000400 */
  2586. #define NVIC_ICPR_CLRPEND_11                (0x00000800U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000800 */
  2587. #define NVIC_ICPR_CLRPEND_12                (0x00001000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00001000 */
  2588. #define NVIC_ICPR_CLRPEND_13                (0x00002000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00002000 */
  2589. #define NVIC_ICPR_CLRPEND_14                (0x00004000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00004000 */
  2590. #define NVIC_ICPR_CLRPEND_15                (0x00008000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00008000 */
  2591. #define NVIC_ICPR_CLRPEND_16                (0x00010000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00010000 */
  2592. #define NVIC_ICPR_CLRPEND_17                (0x00020000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00020000 */
  2593. #define NVIC_ICPR_CLRPEND_18                (0x00040000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00040000 */
  2594. #define NVIC_ICPR_CLRPEND_19                (0x00080000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00080000 */
  2595. #define NVIC_ICPR_CLRPEND_20                (0x00100000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00100000 */
  2596. #define NVIC_ICPR_CLRPEND_21                (0x00200000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00200000 */
  2597. #define NVIC_ICPR_CLRPEND_22                (0x00400000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00400000 */
  2598. #define NVIC_ICPR_CLRPEND_23                (0x00800000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00800000 */
  2599. #define NVIC_ICPR_CLRPEND_24                (0x01000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x01000000 */
  2600. #define NVIC_ICPR_CLRPEND_25                (0x02000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x02000000 */
  2601. #define NVIC_ICPR_CLRPEND_26                (0x04000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x04000000 */
  2602. #define NVIC_ICPR_CLRPEND_27                (0x08000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x08000000 */
  2603. #define NVIC_ICPR_CLRPEND_28                (0x10000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x10000000 */
  2604. #define NVIC_ICPR_CLRPEND_29                (0x20000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x20000000 */
  2605. #define NVIC_ICPR_CLRPEND_30                (0x40000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x40000000 */
  2606. #define NVIC_ICPR_CLRPEND_31                (0x80000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x80000000 */
  2607.  
  2608. /******************  Bit definition for NVIC_IABR register  *******************/
  2609. #define NVIC_IABR_ACTIVE_Pos                (0U)                              
  2610. #define NVIC_IABR_ACTIVE_Msk                (0xFFFFFFFFU << NVIC_IABR_ACTIVE_Pos) /*!< 0xFFFFFFFF */
  2611. #define NVIC_IABR_ACTIVE                    NVIC_IABR_ACTIVE_Msk               /*!< Interrupt active flags */
  2612. #define NVIC_IABR_ACTIVE_0                  (0x00000001U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000001 */
  2613. #define NVIC_IABR_ACTIVE_1                  (0x00000002U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000002 */
  2614. #define NVIC_IABR_ACTIVE_2                  (0x00000004U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000004 */
  2615. #define NVIC_IABR_ACTIVE_3                  (0x00000008U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000008 */
  2616. #define NVIC_IABR_ACTIVE_4                  (0x00000010U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000010 */
  2617. #define NVIC_IABR_ACTIVE_5                  (0x00000020U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000020 */
  2618. #define NVIC_IABR_ACTIVE_6                  (0x00000040U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000040 */
  2619. #define NVIC_IABR_ACTIVE_7                  (0x00000080U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000080 */
  2620. #define NVIC_IABR_ACTIVE_8                  (0x00000100U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000100 */
  2621. #define NVIC_IABR_ACTIVE_9                  (0x00000200U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000200 */
  2622. #define NVIC_IABR_ACTIVE_10                 (0x00000400U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000400 */
  2623. #define NVIC_IABR_ACTIVE_11                 (0x00000800U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000800 */
  2624. #define NVIC_IABR_ACTIVE_12                 (0x00001000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00001000 */
  2625. #define NVIC_IABR_ACTIVE_13                 (0x00002000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00002000 */
  2626. #define NVIC_IABR_ACTIVE_14                 (0x00004000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00004000 */
  2627. #define NVIC_IABR_ACTIVE_15                 (0x00008000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00008000 */
  2628. #define NVIC_IABR_ACTIVE_16                 (0x00010000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00010000 */
  2629. #define NVIC_IABR_ACTIVE_17                 (0x00020000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00020000 */
  2630. #define NVIC_IABR_ACTIVE_18                 (0x00040000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00040000 */
  2631. #define NVIC_IABR_ACTIVE_19                 (0x00080000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00080000 */
  2632. #define NVIC_IABR_ACTIVE_20                 (0x00100000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00100000 */
  2633. #define NVIC_IABR_ACTIVE_21                 (0x00200000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00200000 */
  2634. #define NVIC_IABR_ACTIVE_22                 (0x00400000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00400000 */
  2635. #define NVIC_IABR_ACTIVE_23                 (0x00800000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00800000 */
  2636. #define NVIC_IABR_ACTIVE_24                 (0x01000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x01000000 */
  2637. #define NVIC_IABR_ACTIVE_25                 (0x02000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x02000000 */
  2638. #define NVIC_IABR_ACTIVE_26                 (0x04000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x04000000 */
  2639. #define NVIC_IABR_ACTIVE_27                 (0x08000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x08000000 */
  2640. #define NVIC_IABR_ACTIVE_28                 (0x10000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x10000000 */
  2641. #define NVIC_IABR_ACTIVE_29                 (0x20000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x20000000 */
  2642. #define NVIC_IABR_ACTIVE_30                 (0x40000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x40000000 */
  2643. #define NVIC_IABR_ACTIVE_31                 (0x80000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x80000000 */
  2644.  
  2645. /******************  Bit definition for NVIC_PRI0 register  *******************/
  2646. #define NVIC_IPR0_PRI_0                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 0 */
  2647. #define NVIC_IPR0_PRI_1                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 1 */
  2648. #define NVIC_IPR0_PRI_2                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 2 */
  2649. #define NVIC_IPR0_PRI_3                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 3 */
  2650.  
  2651. /******************  Bit definition for NVIC_PRI1 register  *******************/
  2652. #define NVIC_IPR1_PRI_4                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 4 */
  2653. #define NVIC_IPR1_PRI_5                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 5 */
  2654. #define NVIC_IPR1_PRI_6                     ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 6 */
  2655. #define NVIC_IPR1_PRI_7                     ((uint32_t)0xFF000000)             /*!< Priority of interrupt 7 */
  2656.  
  2657. /******************  Bit definition for NVIC_PRI2 register  *******************/
  2658. #define NVIC_IPR2_PRI_8                     ((uint32_t)0x000000FF)             /*!< Priority of interrupt 8 */
  2659. #define NVIC_IPR2_PRI_9                     ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 9 */
  2660. #define NVIC_IPR2_PRI_10                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 10 */
  2661. #define NVIC_IPR2_PRI_11                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 11 */
  2662.  
  2663. /******************  Bit definition for NVIC_PRI3 register  *******************/
  2664. #define NVIC_IPR3_PRI_12                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 12 */
  2665. #define NVIC_IPR3_PRI_13                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 13 */
  2666. #define NVIC_IPR3_PRI_14                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 14 */
  2667. #define NVIC_IPR3_PRI_15                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 15 */
  2668.  
  2669. /******************  Bit definition for NVIC_PRI4 register  *******************/
  2670. #define NVIC_IPR4_PRI_16                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 16 */
  2671. #define NVIC_IPR4_PRI_17                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 17 */
  2672. #define NVIC_IPR4_PRI_18                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 18 */
  2673. #define NVIC_IPR4_PRI_19                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 19 */
  2674.  
  2675. /******************  Bit definition for NVIC_PRI5 register  *******************/
  2676. #define NVIC_IPR5_PRI_20                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 20 */
  2677. #define NVIC_IPR5_PRI_21                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 21 */
  2678. #define NVIC_IPR5_PRI_22                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 22 */
  2679. #define NVIC_IPR5_PRI_23                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 23 */
  2680.  
  2681. /******************  Bit definition for NVIC_PRI6 register  *******************/
  2682. #define NVIC_IPR6_PRI_24                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 24 */
  2683. #define NVIC_IPR6_PRI_25                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 25 */
  2684. #define NVIC_IPR6_PRI_26                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 26 */
  2685. #define NVIC_IPR6_PRI_27                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 27 */
  2686.  
  2687. /******************  Bit definition for NVIC_PRI7 register  *******************/
  2688. #define NVIC_IPR7_PRI_28                    ((uint32_t)0x000000FF)             /*!< Priority of interrupt 28 */
  2689. #define NVIC_IPR7_PRI_29                    ((uint32_t)0x0000FF00)             /*!< Priority of interrupt 29 */
  2690. #define NVIC_IPR7_PRI_30                    ((uint32_t)0x00FF0000)             /*!< Priority of interrupt 30 */
  2691. #define NVIC_IPR7_PRI_31                    ((uint32_t)0xFF000000)             /*!< Priority of interrupt 31 */
  2692.  
  2693. /******************  Bit definition for SCB_CPUID register  *******************/
  2694. #define SCB_CPUID_REVISION                  ((uint32_t)0x0000000F)             /*!< Implementation defined revision number */
  2695. #define SCB_CPUID_PARTNO                    ((uint32_t)0x0000FFF0)             /*!< Number of processor within family */
  2696. #define SCB_CPUID_Constant                  ((uint32_t)0x000F0000)             /*!< Reads as 0x0F */
  2697. #define SCB_CPUID_VARIANT                   ((uint32_t)0x00F00000)             /*!< Implementation defined variant number */
  2698. #define SCB_CPUID_IMPLEMENTER               ((uint32_t)0xFF000000)             /*!< Implementer code. ARM is 0x41 */
  2699.  
  2700. /*******************  Bit definition for SCB_ICSR register  *******************/
  2701. #define SCB_ICSR_VECTACTIVE                 ((uint32_t)0x000001FF)             /*!< Active ISR number field */
  2702. #define SCB_ICSR_RETTOBASE                  ((uint32_t)0x00000800)             /*!< All active exceptions minus the IPSR_current_exception yields the empty set */
  2703. #define SCB_ICSR_VECTPENDING                ((uint32_t)0x003FF000)             /*!< Pending ISR number field */
  2704. #define SCB_ICSR_ISRPENDING                 ((uint32_t)0x00400000)             /*!< Interrupt pending flag */
  2705. #define SCB_ICSR_ISRPREEMPT                 ((uint32_t)0x00800000)             /*!< It indicates that a pending interrupt becomes active in the next running cycle */
  2706. #define SCB_ICSR_PENDSTCLR                  ((uint32_t)0x02000000)             /*!< Clear pending SysTick bit */
  2707. #define SCB_ICSR_PENDSTSET                  ((uint32_t)0x04000000)             /*!< Set pending SysTick bit */
  2708. #define SCB_ICSR_PENDSVCLR                  ((uint32_t)0x08000000)             /*!< Clear pending pendSV bit */
  2709. #define SCB_ICSR_PENDSVSET                  ((uint32_t)0x10000000)             /*!< Set pending pendSV bit */
  2710. #define SCB_ICSR_NMIPENDSET                 ((uint32_t)0x80000000)             /*!< Set pending NMI bit */
  2711.  
  2712. /*******************  Bit definition for SCB_VTOR register  *******************/
  2713. #define SCB_VTOR_TBLOFF                     ((uint32_t)0x1FFFFF80)             /*!< Vector table base offset field */
  2714. #define SCB_VTOR_TBLBASE                    ((uint32_t)0x20000000)             /*!< Table base in code(0) or RAM(1) */
  2715.  
  2716. /*!<*****************  Bit definition for SCB_AIRCR register  *******************/
  2717. #define SCB_AIRCR_VECTRESET                 ((uint32_t)0x00000001)             /*!< System Reset bit */
  2718. #define SCB_AIRCR_VECTCLRACTIVE             ((uint32_t)0x00000002)             /*!< Clear active vector bit */
  2719. #define SCB_AIRCR_SYSRESETREQ               ((uint32_t)0x00000004)             /*!< Requests chip control logic to generate a reset */
  2720.  
  2721. #define SCB_AIRCR_PRIGROUP                  ((uint32_t)0x00000700)             /*!< PRIGROUP[2:0] bits (Priority group) */
  2722. #define SCB_AIRCR_PRIGROUP_0                ((uint32_t)0x00000100)             /*!< Bit 0 */
  2723. #define SCB_AIRCR_PRIGROUP_1                ((uint32_t)0x00000200)             /*!< Bit 1 */
  2724. #define SCB_AIRCR_PRIGROUP_2                ((uint32_t)0x00000400)             /*!< Bit 2  */
  2725.  
  2726. /* prority group configuration */
  2727. #define SCB_AIRCR_PRIGROUP0                 ((uint32_t)0x00000000)             /*!< Priority group=0 (7 bits of pre-emption priority, 1 bit of subpriority) */
  2728. #define SCB_AIRCR_PRIGROUP1                 ((uint32_t)0x00000100)             /*!< Priority group=1 (6 bits of pre-emption priority, 2 bits of subpriority) */
  2729. #define SCB_AIRCR_PRIGROUP2                 ((uint32_t)0x00000200)             /*!< Priority group=2 (5 bits of pre-emption priority, 3 bits of subpriority) */
  2730. #define SCB_AIRCR_PRIGROUP3                 ((uint32_t)0x00000300)             /*!< Priority group=3 (4 bits of pre-emption priority, 4 bits of subpriority) */
  2731. #define SCB_AIRCR_PRIGROUP4                 ((uint32_t)0x00000400)             /*!< Priority group=4 (3 bits of pre-emption priority, 5 bits of subpriority) */
  2732. #define SCB_AIRCR_PRIGROUP5                 ((uint32_t)0x00000500)             /*!< Priority group=5 (2 bits of pre-emption priority, 6 bits of subpriority) */
  2733. #define SCB_AIRCR_PRIGROUP6                 ((uint32_t)0x00000600)             /*!< Priority group=6 (1 bit of pre-emption priority, 7 bits of subpriority) */
  2734. #define SCB_AIRCR_PRIGROUP7                 ((uint32_t)0x00000700)             /*!< Priority group=7 (no pre-emption priority, 8 bits of subpriority) */
  2735.  
  2736. #define SCB_AIRCR_ENDIANESS                 ((uint32_t)0x00008000)             /*!< Data endianness bit */
  2737. #define SCB_AIRCR_VECTKEY                   ((uint32_t)0xFFFF0000)             /*!< Register key (VECTKEY) - Reads as 0xFA05 (VECTKEYSTAT) */
  2738.  
  2739. /*******************  Bit definition for SCB_SCR register  ********************/
  2740. #define SCB_SCR_SLEEPONEXIT                 ((uint32_t)0x00000002)             /*!< Sleep on exit bit */
  2741. #define SCB_SCR_SLEEPDEEP                   ((uint32_t)0x00000004)             /*!< Sleep deep bit */
  2742. #define SCB_SCR_SEVONPEND                   ((uint32_t)0x00000010)             /*!< Wake up from WFE */
  2743.  
  2744. /********************  Bit definition for SCB_CCR register  *******************/
  2745. #define SCB_CCR_NONBASETHRDENA              ((uint32_t)0x00000001)             /*!< Thread mode can be entered from any level in Handler mode by controlled return value */
  2746. #define SCB_CCR_USERSETMPEND                ((uint32_t)0x00000002)             /*!< Enables user code to write the Software Trigger Interrupt register to trigger (pend) a Main exception */
  2747. #define SCB_CCR_UNALIGN_TRP                 ((uint32_t)0x00000008)             /*!< Trap for unaligned access */
  2748. #define SCB_CCR_DIV_0_TRP                   ((uint32_t)0x00000010)             /*!< Trap on Divide by 0 */
  2749. #define SCB_CCR_BFHFNMIGN                   ((uint32_t)0x00000100)             /*!< Handlers running at priority -1 and -2 */
  2750. #define SCB_CCR_STKALIGN                    ((uint32_t)0x00000200)             /*!< On exception entry, the SP used prior to the exception is adjusted to be 8-byte aligned */
  2751.  
  2752. /*******************  Bit definition for SCB_SHPR register ********************/
  2753. #define SCB_SHPR_PRI_N_Pos                  (0U)                              
  2754. #define SCB_SHPR_PRI_N_Msk                  (0xFFU << SCB_SHPR_PRI_N_Pos)      /*!< 0x000000FF */
  2755. #define SCB_SHPR_PRI_N                      SCB_SHPR_PRI_N_Msk                 /*!< Priority of system handler 4,8, and 12. Mem Manage, reserved and Debug Monitor */
  2756. #define SCB_SHPR_PRI_N1_Pos                 (8U)                              
  2757. #define SCB_SHPR_PRI_N1_Msk                 (0xFFU << SCB_SHPR_PRI_N1_Pos)     /*!< 0x0000FF00 */
  2758. #define SCB_SHPR_PRI_N1                     SCB_SHPR_PRI_N1_Msk                /*!< Priority of system handler 5,9, and 13. Bus Fault, reserved and reserved */
  2759. #define SCB_SHPR_PRI_N2_Pos                 (16U)                              
  2760. #define SCB_SHPR_PRI_N2_Msk                 (0xFFU << SCB_SHPR_PRI_N2_Pos)     /*!< 0x00FF0000 */
  2761. #define SCB_SHPR_PRI_N2                     SCB_SHPR_PRI_N2_Msk                /*!< Priority of system handler 6,10, and 14. Usage Fault, reserved and PendSV */
  2762. #define SCB_SHPR_PRI_N3_Pos                 (24U)                              
  2763. #define SCB_SHPR_PRI_N3_Msk                 (0xFFU << SCB_SHPR_PRI_N3_Pos)     /*!< 0xFF000000 */
  2764. #define SCB_SHPR_PRI_N3                     SCB_SHPR_PRI_N3_Msk                /*!< Priority of system handler 7,11, and 15. Reserved, SVCall and SysTick */
  2765.  
  2766. /******************  Bit definition for SCB_SHCSR register  *******************/
  2767. #define SCB_SHCSR_MEMFAULTACT               ((uint32_t)0x00000001)             /*!< MemManage is active */
  2768. #define SCB_SHCSR_BUSFAULTACT               ((uint32_t)0x00000002)             /*!< BusFault is active */
  2769. #define SCB_SHCSR_USGFAULTACT               ((uint32_t)0x00000008)             /*!< UsageFault is active */
  2770. #define SCB_SHCSR_SVCALLACT                 ((uint32_t)0x00000080)             /*!< SVCall is active */
  2771. #define SCB_SHCSR_MONITORACT                ((uint32_t)0x00000100)             /*!< Monitor is active */
  2772. #define SCB_SHCSR_PENDSVACT                 ((uint32_t)0x00000400)             /*!< PendSV is active */
  2773. #define SCB_SHCSR_SYSTICKACT                ((uint32_t)0x00000800)             /*!< SysTick is active */
  2774. #define SCB_SHCSR_USGFAULTPENDED            ((uint32_t)0x00001000)             /*!< Usage Fault is pended */
  2775. #define SCB_SHCSR_MEMFAULTPENDED            ((uint32_t)0x00002000)             /*!< MemManage is pended */
  2776. #define SCB_SHCSR_BUSFAULTPENDED            ((uint32_t)0x00004000)             /*!< Bus Fault is pended */
  2777. #define SCB_SHCSR_SVCALLPENDED              ((uint32_t)0x00008000)             /*!< SVCall is pended */
  2778. #define SCB_SHCSR_MEMFAULTENA               ((uint32_t)0x00010000)             /*!< MemManage enable */
  2779. #define SCB_SHCSR_BUSFAULTENA               ((uint32_t)0x00020000)             /*!< Bus Fault enable */
  2780. #define SCB_SHCSR_USGFAULTENA               ((uint32_t)0x00040000)             /*!< UsageFault enable */
  2781.  
  2782. /*******************  Bit definition for SCB_CFSR register  *******************/
  2783. /*!< MFSR */
  2784. #define SCB_CFSR_IACCVIOL_Pos               (0U)                              
  2785. #define SCB_CFSR_IACCVIOL_Msk               (0x1U << SCB_CFSR_IACCVIOL_Pos)    /*!< 0x00000001 */
  2786. #define SCB_CFSR_IACCVIOL                   SCB_CFSR_IACCVIOL_Msk              /*!< Instruction access violation */
  2787. #define SCB_CFSR_DACCVIOL_Pos               (1U)                              
  2788. #define SCB_CFSR_DACCVIOL_Msk               (0x1U << SCB_CFSR_DACCVIOL_Pos)    /*!< 0x00000002 */
  2789. #define SCB_CFSR_DACCVIOL                   SCB_CFSR_DACCVIOL_Msk              /*!< Data access violation */
  2790. #define SCB_CFSR_MUNSTKERR_Pos              (3U)                              
  2791. #define SCB_CFSR_MUNSTKERR_Msk              (0x1U << SCB_CFSR_MUNSTKERR_Pos)   /*!< 0x00000008 */
  2792. #define SCB_CFSR_MUNSTKERR                  SCB_CFSR_MUNSTKERR_Msk             /*!< Unstacking error */
  2793. #define SCB_CFSR_MSTKERR_Pos                (4U)                              
  2794. #define SCB_CFSR_MSTKERR_Msk                (0x1U << SCB_CFSR_MSTKERR_Pos)     /*!< 0x00000010 */
  2795. #define SCB_CFSR_MSTKERR                    SCB_CFSR_MSTKERR_Msk               /*!< Stacking error */
  2796. #define SCB_CFSR_MMARVALID_Pos              (7U)                              
  2797. #define SCB_CFSR_MMARVALID_Msk              (0x1U << SCB_CFSR_MMARVALID_Pos)   /*!< 0x00000080 */
  2798. #define SCB_CFSR_MMARVALID                  SCB_CFSR_MMARVALID_Msk             /*!< Memory Manage Address Register address valid flag */
  2799. /*!< BFSR */
  2800. #define SCB_CFSR_IBUSERR_Pos                (8U)                              
  2801. #define SCB_CFSR_IBUSERR_Msk                (0x1U << SCB_CFSR_IBUSERR_Pos)     /*!< 0x00000100 */
  2802. #define SCB_CFSR_IBUSERR                    SCB_CFSR_IBUSERR_Msk               /*!< Instruction bus error flag */
  2803. #define SCB_CFSR_PRECISERR_Pos              (9U)                              
  2804. #define SCB_CFSR_PRECISERR_Msk              (0x1U << SCB_CFSR_PRECISERR_Pos)   /*!< 0x00000200 */
  2805. #define SCB_CFSR_PRECISERR                  SCB_CFSR_PRECISERR_Msk             /*!< Precise data bus error */
  2806. #define SCB_CFSR_IMPRECISERR_Pos            (10U)                              
  2807. #define SCB_CFSR_IMPRECISERR_Msk            (0x1U << SCB_CFSR_IMPRECISERR_Pos) /*!< 0x00000400 */
  2808. #define SCB_CFSR_IMPRECISERR                SCB_CFSR_IMPRECISERR_Msk           /*!< Imprecise data bus error */
  2809. #define SCB_CFSR_UNSTKERR_Pos               (11U)                              
  2810. #define SCB_CFSR_UNSTKERR_Msk               (0x1U << SCB_CFSR_UNSTKERR_Pos)    /*!< 0x00000800 */
  2811. #define SCB_CFSR_UNSTKERR                   SCB_CFSR_UNSTKERR_Msk              /*!< Unstacking error */
  2812. #define SCB_CFSR_STKERR_Pos                 (12U)                              
  2813. #define SCB_CFSR_STKERR_Msk                 (0x1U << SCB_CFSR_STKERR_Pos)      /*!< 0x00001000 */
  2814. #define SCB_CFSR_STKERR                     SCB_CFSR_STKERR_Msk                /*!< Stacking error */
  2815. #define SCB_CFSR_BFARVALID_Pos              (15U)                              
  2816. #define SCB_CFSR_BFARVALID_Msk              (0x1U << SCB_CFSR_BFARVALID_Pos)   /*!< 0x00008000 */
  2817. #define SCB_CFSR_BFARVALID                  SCB_CFSR_BFARVALID_Msk             /*!< Bus Fault Address Register address valid flag */
  2818. /*!< UFSR */
  2819. #define SCB_CFSR_UNDEFINSTR_Pos             (16U)                              
  2820. #define SCB_CFSR_UNDEFINSTR_Msk             (0x1U << SCB_CFSR_UNDEFINSTR_Pos)  /*!< 0x00010000 */
  2821. #define SCB_CFSR_UNDEFINSTR                 SCB_CFSR_UNDEFINSTR_Msk            /*!< The processor attempt to execute an undefined instruction */
  2822. #define SCB_CFSR_INVSTATE_Pos               (17U)                              
  2823. #define SCB_CFSR_INVSTATE_Msk               (0x1U << SCB_CFSR_INVSTATE_Pos)    /*!< 0x00020000 */
  2824. #define SCB_CFSR_INVSTATE                   SCB_CFSR_INVSTATE_Msk              /*!< Invalid combination of EPSR and instruction */
  2825. #define SCB_CFSR_INVPC_Pos                  (18U)                              
  2826. #define SCB_CFSR_INVPC_Msk                  (0x1U << SCB_CFSR_INVPC_Pos)       /*!< 0x00040000 */
  2827. #define SCB_CFSR_INVPC                      SCB_CFSR_INVPC_Msk                 /*!< Attempt to load EXC_RETURN into pc illegally */
  2828. #define SCB_CFSR_NOCP_Pos                   (19U)                              
  2829. #define SCB_CFSR_NOCP_Msk                   (0x1U << SCB_CFSR_NOCP_Pos)        /*!< 0x00080000 */
  2830. #define SCB_CFSR_NOCP                       SCB_CFSR_NOCP_Msk                  /*!< Attempt to use a coprocessor instruction */
  2831. #define SCB_CFSR_UNALIGNED_Pos              (24U)                              
  2832. #define SCB_CFSR_UNALIGNED_Msk              (0x1U << SCB_CFSR_UNALIGNED_Pos)   /*!< 0x01000000 */
  2833. #define SCB_CFSR_UNALIGNED                  SCB_CFSR_UNALIGNED_Msk             /*!< Fault occurs when there is an attempt to make an unaligned memory access */
  2834. #define SCB_CFSR_DIVBYZERO_Pos              (25U)                              
  2835. #define SCB_CFSR_DIVBYZERO_Msk              (0x1U << SCB_CFSR_DIVBYZERO_Pos)   /*!< 0x02000000 */
  2836. #define SCB_CFSR_DIVBYZERO                  SCB_CFSR_DIVBYZERO_Msk             /*!< Fault occurs when SDIV or DIV instruction is used with a divisor of 0 */
  2837.  
  2838. /*******************  Bit definition for SCB_HFSR register  *******************/
  2839. #define SCB_HFSR_VECTTBL                    ((uint32_t)0x00000002)             /*!< Fault occurs because of vector table read on exception processing */
  2840. #define SCB_HFSR_FORCED                     ((uint32_t)0x40000000)             /*!< Hard Fault activated when a configurable Fault was received and cannot activate */
  2841. #define SCB_HFSR_DEBUGEVT                   ((uint32_t)0x80000000)             /*!< Fault related to debug */
  2842.  
  2843. /*******************  Bit definition for SCB_DFSR register  *******************/
  2844. #define SCB_DFSR_HALTED                     ((uint32_t)0x00000001)             /*!< Halt request flag */
  2845. #define SCB_DFSR_BKPT                       ((uint32_t)0x00000002)             /*!< BKPT flag */
  2846. #define SCB_DFSR_DWTTRAP                    ((uint32_t)0x00000004)             /*!< Data Watchpoint and Trace (DWT) flag */
  2847. #define SCB_DFSR_VCATCH                     ((uint32_t)0x00000008)             /*!< Vector catch flag */
  2848. #define SCB_DFSR_EXTERNAL                   ((uint32_t)0x00000010)             /*!< External debug request flag */
  2849.  
  2850. /*******************  Bit definition for SCB_MMFAR register  ******************/
  2851. #define SCB_MMFAR_ADDRESS_Pos               (0U)                              
  2852. #define SCB_MMFAR_ADDRESS_Msk               (0xFFFFFFFFU << SCB_MMFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  2853. #define SCB_MMFAR_ADDRESS                   SCB_MMFAR_ADDRESS_Msk              /*!< Mem Manage fault address field */
  2854.  
  2855. /*******************  Bit definition for SCB_BFAR register  *******************/
  2856. #define SCB_BFAR_ADDRESS_Pos                (0U)                              
  2857. #define SCB_BFAR_ADDRESS_Msk                (0xFFFFFFFFU << SCB_BFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  2858. #define SCB_BFAR_ADDRESS                    SCB_BFAR_ADDRESS_Msk               /*!< Bus fault address field */
  2859.  
  2860. /*******************  Bit definition for SCB_afsr register  *******************/
  2861. #define SCB_AFSR_IMPDEF_Pos                 (0U)                              
  2862. #define SCB_AFSR_IMPDEF_Msk                 (0xFFFFFFFFU << SCB_AFSR_IMPDEF_Pos) /*!< 0xFFFFFFFF */
  2863. #define SCB_AFSR_IMPDEF                     SCB_AFSR_IMPDEF_Msk                /*!< Implementation defined */
  2864.  
  2865. /******************************************************************************/
  2866. /*                                                                            */
  2867. /*                    External Interrupt/Event Controller                     */
  2868. /*                                                                            */
  2869. /******************************************************************************/
  2870.  
  2871. /*******************  Bit definition for EXTI_IMR register  *******************/
  2872. #define EXTI_IMR_MR0_Pos                    (0U)                              
  2873. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  2874. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  2875. #define EXTI_IMR_MR1_Pos                    (1U)                              
  2876. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  2877. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  2878. #define EXTI_IMR_MR2_Pos                    (2U)                              
  2879. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  2880. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  2881. #define EXTI_IMR_MR3_Pos                    (3U)                              
  2882. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  2883. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  2884. #define EXTI_IMR_MR4_Pos                    (4U)                              
  2885. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  2886. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  2887. #define EXTI_IMR_MR5_Pos                    (5U)                              
  2888. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  2889. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  2890. #define EXTI_IMR_MR6_Pos                    (6U)                              
  2891. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  2892. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  2893. #define EXTI_IMR_MR7_Pos                    (7U)                              
  2894. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  2895. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  2896. #define EXTI_IMR_MR8_Pos                    (8U)                              
  2897. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  2898. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  2899. #define EXTI_IMR_MR9_Pos                    (9U)                              
  2900. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  2901. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  2902. #define EXTI_IMR_MR10_Pos                   (10U)                              
  2903. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  2904. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  2905. #define EXTI_IMR_MR11_Pos                   (11U)                              
  2906. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  2907. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  2908. #define EXTI_IMR_MR12_Pos                   (12U)                              
  2909. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  2910. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  2911. #define EXTI_IMR_MR13_Pos                   (13U)                              
  2912. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  2913. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  2914. #define EXTI_IMR_MR14_Pos                   (14U)                              
  2915. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  2916. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  2917. #define EXTI_IMR_MR15_Pos                   (15U)                              
  2918. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  2919. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  2920. #define EXTI_IMR_MR16_Pos                   (16U)                              
  2921. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  2922. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  2923. #define EXTI_IMR_MR17_Pos                   (17U)                              
  2924. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  2925. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  2926. #define EXTI_IMR_MR18_Pos                   (18U)                              
  2927. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  2928. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  2929. #define EXTI_IMR_MR19_Pos                   (19U)                              
  2930. #define EXTI_IMR_MR19_Msk                   (0x1U << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  2931. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  2932.  
  2933. /* References Defines */
  2934. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  2935. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  2936. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  2937. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  2938. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  2939. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  2940. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  2941. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  2942. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  2943. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  2944. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  2945. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  2946. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  2947. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  2948. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  2949. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  2950. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  2951. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  2952. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  2953. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  2954.  
  2955. /*******************  Bit definition for EXTI_EMR register  *******************/
  2956. #define EXTI_EMR_MR0_Pos                    (0U)                              
  2957. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  2958. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  2959. #define EXTI_EMR_MR1_Pos                    (1U)                              
  2960. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  2961. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  2962. #define EXTI_EMR_MR2_Pos                    (2U)                              
  2963. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  2964. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  2965. #define EXTI_EMR_MR3_Pos                    (3U)                              
  2966. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  2967. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  2968. #define EXTI_EMR_MR4_Pos                    (4U)                              
  2969. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  2970. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  2971. #define EXTI_EMR_MR5_Pos                    (5U)                              
  2972. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  2973. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  2974. #define EXTI_EMR_MR6_Pos                    (6U)                              
  2975. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  2976. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  2977. #define EXTI_EMR_MR7_Pos                    (7U)                              
  2978. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  2979. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  2980. #define EXTI_EMR_MR8_Pos                    (8U)                              
  2981. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  2982. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  2983. #define EXTI_EMR_MR9_Pos                    (9U)                              
  2984. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  2985. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  2986. #define EXTI_EMR_MR10_Pos                   (10U)                              
  2987. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  2988. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  2989. #define EXTI_EMR_MR11_Pos                   (11U)                              
  2990. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  2991. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  2992. #define EXTI_EMR_MR12_Pos                   (12U)                              
  2993. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  2994. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  2995. #define EXTI_EMR_MR13_Pos                   (13U)                              
  2996. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  2997. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  2998. #define EXTI_EMR_MR14_Pos                   (14U)                              
  2999. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3000. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3001. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3002. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3003. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3004. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3005. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3006. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3007. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3008. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3009. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3010. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3011. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3012. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3013. #define EXTI_EMR_MR19_Pos                   (19U)                              
  3014. #define EXTI_EMR_MR19_Msk                   (0x1U << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  3015. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  3016.  
  3017. /* References Defines */
  3018. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3019. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3020. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3021. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3022. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3023. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3024. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3025. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3026. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3027. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3028. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3029. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3030. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3031. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3032. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3033. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3034. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3035. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3036. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3037. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  3038.  
  3039. /******************  Bit definition for EXTI_RTSR register  *******************/
  3040. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3041. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3042. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3043. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3044. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3045. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3046. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3047. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3048. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3049. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3050. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3051. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3052. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3053. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3054. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3055. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3056. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3057. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3058. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3059. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3060. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3061. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3062. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3063. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3064. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3065. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3066. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3067. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3068. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3069. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3070. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3071. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3072. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3073. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3074. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3075. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3076. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3077. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3078. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3079. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3080. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3081. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3082. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3083. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3084. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3085. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3086. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3087. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3088. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3089. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3090. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3091. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3092. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3093. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3094. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3095. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3096. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3097. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  3098. #define EXTI_RTSR_TR19_Msk                  (0x1U << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  3099. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  3100.  
  3101. /* References Defines */
  3102. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  3103. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  3104. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  3105. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  3106. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  3107. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  3108. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  3109. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  3110. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  3111. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  3112. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  3113. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  3114. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  3115. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  3116. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  3117. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  3118. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  3119. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  3120. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  3121. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  3122.  
  3123. /******************  Bit definition for EXTI_FTSR register  *******************/
  3124. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  3125. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  3126. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  3127. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  3128. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  3129. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  3130. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  3131. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  3132. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  3133. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  3134. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  3135. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  3136. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  3137. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  3138. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  3139. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  3140. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  3141. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  3142. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  3143. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  3144. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  3145. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  3146. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  3147. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  3148. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  3149. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  3150. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  3151. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  3152. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  3153. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  3154. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  3155. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  3156. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  3157. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  3158. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  3159. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  3160. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  3161. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  3162. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  3163. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  3164. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  3165. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  3166. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  3167. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  3168. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  3169. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  3170. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  3171. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  3172. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  3173. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  3174. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  3175. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  3176. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  3177. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  3178. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  3179. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  3180. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  3181. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  3182. #define EXTI_FTSR_TR19_Msk                  (0x1U << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  3183. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  3184.  
  3185. /* References Defines */
  3186. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  3187. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  3188. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  3189. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  3190. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  3191. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  3192. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  3193. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  3194. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  3195. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  3196. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  3197. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  3198. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  3199. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  3200. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  3201. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  3202. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  3203. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  3204. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  3205. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  3206.  
  3207. /******************  Bit definition for EXTI_SWIER register  ******************/
  3208. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  3209. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  3210. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  3211. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  3212. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  3213. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  3214. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  3215. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  3216. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  3217. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  3218. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  3219. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  3220. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  3221. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  3222. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  3223. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  3224. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  3225. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  3226. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  3227. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  3228. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  3229. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  3230. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  3231. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  3232. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  3233. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  3234. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  3235. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  3236. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  3237. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  3238. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  3239. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  3240. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  3241. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  3242. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  3243. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  3244. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  3245. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  3246. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  3247. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  3248. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  3249. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  3250. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  3251. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  3252. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  3253. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  3254. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  3255. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  3256. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  3257. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  3258. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  3259. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  3260. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  3261. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  3262. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  3263. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  3264. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  3265. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  3266. #define EXTI_SWIER_SWIER19_Msk              (0x1U << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  3267. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  3268.  
  3269. /* References Defines */
  3270. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3271. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3272. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3273. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3274. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3275. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3276. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3277. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3278. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3279. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3280. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3281. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3282. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3283. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3284. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3285. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3286. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3287. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3288. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3289. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  3290.  
  3291. /*******************  Bit definition for EXTI_PR register  ********************/
  3292. #define EXTI_PR_PR0_Pos                     (0U)                              
  3293. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3294. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3295. #define EXTI_PR_PR1_Pos                     (1U)                              
  3296. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3297. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3298. #define EXTI_PR_PR2_Pos                     (2U)                              
  3299. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3300. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3301. #define EXTI_PR_PR3_Pos                     (3U)                              
  3302. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3303. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3304. #define EXTI_PR_PR4_Pos                     (4U)                              
  3305. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3306. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3307. #define EXTI_PR_PR5_Pos                     (5U)                              
  3308. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3309. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3310. #define EXTI_PR_PR6_Pos                     (6U)                              
  3311. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3312. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3313. #define EXTI_PR_PR7_Pos                     (7U)                              
  3314. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3315. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3316. #define EXTI_PR_PR8_Pos                     (8U)                              
  3317. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3318. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3319. #define EXTI_PR_PR9_Pos                     (9U)                              
  3320. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3321. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3322. #define EXTI_PR_PR10_Pos                    (10U)                              
  3323. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3324. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3325. #define EXTI_PR_PR11_Pos                    (11U)                              
  3326. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3327. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3328. #define EXTI_PR_PR12_Pos                    (12U)                              
  3329. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3330. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3331. #define EXTI_PR_PR13_Pos                    (13U)                              
  3332. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3333. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3334. #define EXTI_PR_PR14_Pos                    (14U)                              
  3335. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3336. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3337. #define EXTI_PR_PR15_Pos                    (15U)                              
  3338. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3339. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3340. #define EXTI_PR_PR16_Pos                    (16U)                              
  3341. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3342. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3343. #define EXTI_PR_PR17_Pos                    (17U)                              
  3344. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3345. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3346. #define EXTI_PR_PR18_Pos                    (18U)                              
  3347. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3348. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  3349. #define EXTI_PR_PR19_Pos                    (19U)                              
  3350. #define EXTI_PR_PR19_Msk                    (0x1U << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  3351. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  3352.  
  3353. /* References Defines */
  3354. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  3355. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  3356. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  3357. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  3358. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  3359. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  3360. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  3361. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  3362. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  3363. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  3364. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  3365. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  3366. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  3367. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  3368. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  3369. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  3370. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  3371. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  3372. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  3373. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  3374.  
  3375. /******************************************************************************/
  3376. /*                                                                            */
  3377. /*                             DMA Controller                                 */
  3378. /*                                                                            */
  3379. /******************************************************************************/
  3380.  
  3381. /*******************  Bit definition for DMA_ISR register  ********************/
  3382. #define DMA_ISR_GIF1_Pos                    (0U)                              
  3383. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  3384. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  3385. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  3386. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  3387. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  3388. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  3389. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  3390. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  3391. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  3392. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  3393. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  3394. #define DMA_ISR_GIF2_Pos                    (4U)                              
  3395. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  3396. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  3397. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  3398. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  3399. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  3400. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  3401. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  3402. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  3403. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  3404. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  3405. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  3406. #define DMA_ISR_GIF3_Pos                    (8U)                              
  3407. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  3408. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  3409. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  3410. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  3411. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  3412. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  3413. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  3414. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  3415. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  3416. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  3417. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  3418. #define DMA_ISR_GIF4_Pos                    (12U)                              
  3419. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  3420. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  3421. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  3422. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  3423. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  3424. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  3425. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  3426. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  3427. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  3428. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  3429. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  3430. #define DMA_ISR_GIF5_Pos                    (16U)                              
  3431. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  3432. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  3433. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  3434. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  3435. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  3436. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  3437. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  3438. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  3439. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  3440. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  3441. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  3442. #define DMA_ISR_GIF6_Pos                    (20U)                              
  3443. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  3444. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  3445. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  3446. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  3447. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  3448. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  3449. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  3450. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  3451. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  3452. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  3453. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  3454. #define DMA_ISR_GIF7_Pos                    (24U)                              
  3455. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  3456. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  3457. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  3458. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  3459. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  3460. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  3461. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  3462. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  3463. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  3464. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  3465. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  3466.  
  3467. /*******************  Bit definition for DMA_IFCR register  *******************/
  3468. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  3469. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  3470. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  3471. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  3472. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  3473. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  3474. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  3475. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  3476. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  3477. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  3478. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  3479. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  3480. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  3481. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  3482. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  3483. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  3484. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  3485. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  3486. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  3487. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  3488. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  3489. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  3490. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  3491. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  3492. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  3493. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  3494. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  3495. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  3496. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  3497. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  3498. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  3499. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  3500. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  3501. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  3502. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  3503. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  3504. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  3505. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  3506. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  3507. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  3508. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  3509. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  3510. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  3511. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  3512. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  3513. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  3514. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  3515. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  3516. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  3517. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  3518. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  3519. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  3520. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  3521. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  3522. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  3523. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  3524. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  3525. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  3526. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  3527. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  3528. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  3529. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  3530. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  3531. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  3532. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  3533. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  3534. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  3535. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  3536. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  3537. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  3538. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  3539. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  3540. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  3541. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  3542. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  3543. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  3544. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  3545. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  3546. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  3547. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  3548. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  3549. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  3550. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  3551. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  3552.  
  3553. /*******************  Bit definition for DMA_CCR register   *******************/
  3554. #define DMA_CCR_EN_Pos                      (0U)                              
  3555. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  3556. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  3557. #define DMA_CCR_TCIE_Pos                    (1U)                              
  3558. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  3559. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  3560. #define DMA_CCR_HTIE_Pos                    (2U)                              
  3561. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  3562. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  3563. #define DMA_CCR_TEIE_Pos                    (3U)                              
  3564. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  3565. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  3566. #define DMA_CCR_DIR_Pos                     (4U)                              
  3567. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  3568. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  3569. #define DMA_CCR_CIRC_Pos                    (5U)                              
  3570. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  3571. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  3572. #define DMA_CCR_PINC_Pos                    (6U)                              
  3573. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  3574. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  3575. #define DMA_CCR_MINC_Pos                    (7U)                              
  3576. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  3577. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  3578.  
  3579. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  3580. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  3581. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  3582. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  3583. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  3584.  
  3585. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  3586. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  3587. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  3588. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  3589. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  3590.  
  3591. #define DMA_CCR_PL_Pos                      (12U)                              
  3592. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  3593. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  3594. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  3595. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  3596.  
  3597. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  3598. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  3599. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  3600.  
  3601. /******************  Bit definition for DMA_CNDTR  register  ******************/
  3602. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  3603. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  3604. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  3605.  
  3606. /******************  Bit definition for DMA_CPAR  register  *******************/
  3607. #define DMA_CPAR_PA_Pos                     (0U)                              
  3608. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  3609. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  3610.  
  3611. /******************  Bit definition for DMA_CMAR  register  *******************/
  3612. #define DMA_CMAR_MA_Pos                     (0U)                              
  3613. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  3614. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  3615.  
  3616. /******************************************************************************/
  3617. /*                                                                            */
  3618. /*                      Analog to Digital Converter (ADC)                     */
  3619. /*                                                                            */
  3620. /******************************************************************************/
  3621.  
  3622. /*
  3623.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  3624.  */
  3625. /* Note: No specific macro feature on this device */
  3626.  
  3627. /********************  Bit definition for ADC_SR register  ********************/
  3628. #define ADC_SR_AWD_Pos                      (0U)                              
  3629. #define ADC_SR_AWD_Msk                      (0x1U << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  3630. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  3631. #define ADC_SR_EOS_Pos                      (1U)                              
  3632. #define ADC_SR_EOS_Msk                      (0x1U << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  3633. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  3634. #define ADC_SR_JEOS_Pos                     (2U)                              
  3635. #define ADC_SR_JEOS_Msk                     (0x1U << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  3636. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  3637. #define ADC_SR_JSTRT_Pos                    (3U)                              
  3638. #define ADC_SR_JSTRT_Msk                    (0x1U << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  3639. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  3640. #define ADC_SR_STRT_Pos                     (4U)                              
  3641. #define ADC_SR_STRT_Msk                     (0x1U << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  3642. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  3643.  
  3644. /* Legacy defines */
  3645. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  3646. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  3647.  
  3648. /*******************  Bit definition for ADC_CR1 register  ********************/
  3649. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  3650. #define ADC_CR1_AWDCH_Msk                   (0x1FU << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  3651. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  3652. #define ADC_CR1_AWDCH_0                     (0x01U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  3653. #define ADC_CR1_AWDCH_1                     (0x02U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  3654. #define ADC_CR1_AWDCH_2                     (0x04U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  3655. #define ADC_CR1_AWDCH_3                     (0x08U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  3656. #define ADC_CR1_AWDCH_4                     (0x10U << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  3657.  
  3658. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  3659. #define ADC_CR1_EOSIE_Msk                   (0x1U << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  3660. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  3661. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  3662. #define ADC_CR1_AWDIE_Msk                   (0x1U << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  3663. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  3664. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  3665. #define ADC_CR1_JEOSIE_Msk                  (0x1U << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  3666. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  3667. #define ADC_CR1_SCAN_Pos                    (8U)                              
  3668. #define ADC_CR1_SCAN_Msk                    (0x1U << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  3669. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  3670. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  3671. #define ADC_CR1_AWDSGL_Msk                  (0x1U << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  3672. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  3673. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  3674. #define ADC_CR1_JAUTO_Msk                   (0x1U << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  3675. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  3676. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  3677. #define ADC_CR1_DISCEN_Msk                  (0x1U << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  3678. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  3679. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  3680. #define ADC_CR1_JDISCEN_Msk                 (0x1U << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  3681. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  3682.  
  3683. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  3684. #define ADC_CR1_DISCNUM_Msk                 (0x7U << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  3685. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  3686. #define ADC_CR1_DISCNUM_0                   (0x1U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  3687. #define ADC_CR1_DISCNUM_1                   (0x2U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  3688. #define ADC_CR1_DISCNUM_2                   (0x4U << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  3689.  
  3690. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  3691. #define ADC_CR1_JAWDEN_Msk                  (0x1U << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  3692. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  3693. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  3694. #define ADC_CR1_AWDEN_Msk                   (0x1U << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  3695. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  3696.  
  3697. /* Legacy defines */
  3698. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  3699. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  3700.  
  3701. /*******************  Bit definition for ADC_CR2 register  ********************/
  3702. #define ADC_CR2_ADON_Pos                    (0U)                              
  3703. #define ADC_CR2_ADON_Msk                    (0x1U << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  3704. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  3705. #define ADC_CR2_CONT_Pos                    (1U)                              
  3706. #define ADC_CR2_CONT_Msk                    (0x1U << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  3707. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  3708. #define ADC_CR2_CAL_Pos                     (2U)                              
  3709. #define ADC_CR2_CAL_Msk                     (0x1U << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  3710. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  3711. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  3712. #define ADC_CR2_RSTCAL_Msk                  (0x1U << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  3713. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  3714. #define ADC_CR2_DMA_Pos                     (8U)                              
  3715. #define ADC_CR2_DMA_Msk                     (0x1U << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  3716. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  3717. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  3718. #define ADC_CR2_ALIGN_Msk                   (0x1U << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  3719. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  3720.  
  3721. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  3722. #define ADC_CR2_JEXTSEL_Msk                 (0x7U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  3723. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  3724. #define ADC_CR2_JEXTSEL_0                   (0x1U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  3725. #define ADC_CR2_JEXTSEL_1                   (0x2U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  3726. #define ADC_CR2_JEXTSEL_2                   (0x4U << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  3727.  
  3728. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  3729. #define ADC_CR2_JEXTTRIG_Msk                (0x1U << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  3730. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  3731.  
  3732. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  3733. #define ADC_CR2_EXTSEL_Msk                  (0x7U << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  3734. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  3735. #define ADC_CR2_EXTSEL_0                    (0x1U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  3736. #define ADC_CR2_EXTSEL_1                    (0x2U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  3737. #define ADC_CR2_EXTSEL_2                    (0x4U << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  3738.  
  3739. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  3740. #define ADC_CR2_EXTTRIG_Msk                 (0x1U << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  3741. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  3742. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  3743. #define ADC_CR2_JSWSTART_Msk                (0x1U << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  3744. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  3745. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  3746. #define ADC_CR2_SWSTART_Msk                 (0x1U << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  3747. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  3748. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  3749. #define ADC_CR2_TSVREFE_Msk                 (0x1U << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  3750. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  3751.  
  3752. /******************  Bit definition for ADC_SMPR1 register  *******************/
  3753. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  3754. #define ADC_SMPR1_SMP10_Msk                 (0x7U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  3755. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  3756. #define ADC_SMPR1_SMP10_0                   (0x1U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  3757. #define ADC_SMPR1_SMP10_1                   (0x2U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  3758. #define ADC_SMPR1_SMP10_2                   (0x4U << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  3759.  
  3760. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  3761. #define ADC_SMPR1_SMP11_Msk                 (0x7U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  3762. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  3763. #define ADC_SMPR1_SMP11_0                   (0x1U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  3764. #define ADC_SMPR1_SMP11_1                   (0x2U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  3765. #define ADC_SMPR1_SMP11_2                   (0x4U << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  3766.  
  3767. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  3768. #define ADC_SMPR1_SMP12_Msk                 (0x7U << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  3769. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  3770. #define ADC_SMPR1_SMP12_0                   (0x1U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  3771. #define ADC_SMPR1_SMP12_1                   (0x2U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  3772. #define ADC_SMPR1_SMP12_2                   (0x4U << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  3773.  
  3774. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  3775. #define ADC_SMPR1_SMP13_Msk                 (0x7U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  3776. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  3777. #define ADC_SMPR1_SMP13_0                   (0x1U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  3778. #define ADC_SMPR1_SMP13_1                   (0x2U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  3779. #define ADC_SMPR1_SMP13_2                   (0x4U << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  3780.  
  3781. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  3782. #define ADC_SMPR1_SMP14_Msk                 (0x7U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  3783. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  3784. #define ADC_SMPR1_SMP14_0                   (0x1U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  3785. #define ADC_SMPR1_SMP14_1                   (0x2U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  3786. #define ADC_SMPR1_SMP14_2                   (0x4U << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  3787.  
  3788. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  3789. #define ADC_SMPR1_SMP15_Msk                 (0x7U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  3790. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  3791. #define ADC_SMPR1_SMP15_0                   (0x1U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  3792. #define ADC_SMPR1_SMP15_1                   (0x2U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  3793. #define ADC_SMPR1_SMP15_2                   (0x4U << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  3794.  
  3795. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  3796. #define ADC_SMPR1_SMP16_Msk                 (0x7U << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  3797. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  3798. #define ADC_SMPR1_SMP16_0                   (0x1U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  3799. #define ADC_SMPR1_SMP16_1                   (0x2U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  3800. #define ADC_SMPR1_SMP16_2                   (0x4U << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  3801.  
  3802. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  3803. #define ADC_SMPR1_SMP17_Msk                 (0x7U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  3804. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  3805. #define ADC_SMPR1_SMP17_0                   (0x1U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  3806. #define ADC_SMPR1_SMP17_1                   (0x2U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  3807. #define ADC_SMPR1_SMP17_2                   (0x4U << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  3808.  
  3809. /******************  Bit definition for ADC_SMPR2 register  *******************/
  3810. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  3811. #define ADC_SMPR2_SMP0_Msk                  (0x7U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  3812. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  3813. #define ADC_SMPR2_SMP0_0                    (0x1U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  3814. #define ADC_SMPR2_SMP0_1                    (0x2U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  3815. #define ADC_SMPR2_SMP0_2                    (0x4U << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  3816.  
  3817. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  3818. #define ADC_SMPR2_SMP1_Msk                  (0x7U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  3819. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  3820. #define ADC_SMPR2_SMP1_0                    (0x1U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  3821. #define ADC_SMPR2_SMP1_1                    (0x2U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  3822. #define ADC_SMPR2_SMP1_2                    (0x4U << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  3823.  
  3824. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  3825. #define ADC_SMPR2_SMP2_Msk                  (0x7U << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  3826. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  3827. #define ADC_SMPR2_SMP2_0                    (0x1U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  3828. #define ADC_SMPR2_SMP2_1                    (0x2U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  3829. #define ADC_SMPR2_SMP2_2                    (0x4U << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  3830.  
  3831. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  3832. #define ADC_SMPR2_SMP3_Msk                  (0x7U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  3833. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  3834. #define ADC_SMPR2_SMP3_0                    (0x1U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  3835. #define ADC_SMPR2_SMP3_1                    (0x2U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  3836. #define ADC_SMPR2_SMP3_2                    (0x4U << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  3837.  
  3838. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  3839. #define ADC_SMPR2_SMP4_Msk                  (0x7U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  3840. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  3841. #define ADC_SMPR2_SMP4_0                    (0x1U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  3842. #define ADC_SMPR2_SMP4_1                    (0x2U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  3843. #define ADC_SMPR2_SMP4_2                    (0x4U << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  3844.  
  3845. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  3846. #define ADC_SMPR2_SMP5_Msk                  (0x7U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  3847. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  3848. #define ADC_SMPR2_SMP5_0                    (0x1U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  3849. #define ADC_SMPR2_SMP5_1                    (0x2U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  3850. #define ADC_SMPR2_SMP5_2                    (0x4U << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  3851.  
  3852. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  3853. #define ADC_SMPR2_SMP6_Msk                  (0x7U << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  3854. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  3855. #define ADC_SMPR2_SMP6_0                    (0x1U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  3856. #define ADC_SMPR2_SMP6_1                    (0x2U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  3857. #define ADC_SMPR2_SMP6_2                    (0x4U << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  3858.  
  3859. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  3860. #define ADC_SMPR2_SMP7_Msk                  (0x7U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  3861. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  3862. #define ADC_SMPR2_SMP7_0                    (0x1U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  3863. #define ADC_SMPR2_SMP7_1                    (0x2U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  3864. #define ADC_SMPR2_SMP7_2                    (0x4U << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  3865.  
  3866. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  3867. #define ADC_SMPR2_SMP8_Msk                  (0x7U << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  3868. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  3869. #define ADC_SMPR2_SMP8_0                    (0x1U << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  3870. #define ADC_SMPR2_SMP8_1                    (0x2U << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  3871. #define ADC_SMPR2_SMP8_2                    (0x4U << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  3872.  
  3873. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  3874. #define ADC_SMPR2_SMP9_Msk                  (0x7U << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  3875. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  3876. #define ADC_SMPR2_SMP9_0                    (0x1U << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  3877. #define ADC_SMPR2_SMP9_1                    (0x2U << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  3878. #define ADC_SMPR2_SMP9_2                    (0x4U << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  3879.  
  3880. /******************  Bit definition for ADC_JOFR1 register  *******************/
  3881. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  3882. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  3883. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  3884.  
  3885. /******************  Bit definition for ADC_JOFR2 register  *******************/
  3886. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  3887. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  3888. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  3889.  
  3890. /******************  Bit definition for ADC_JOFR3 register  *******************/
  3891. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  3892. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  3893. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  3894.  
  3895. /******************  Bit definition for ADC_JOFR4 register  *******************/
  3896. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  3897. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  3898. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  3899.  
  3900. /*******************  Bit definition for ADC_HTR register  ********************/
  3901. #define ADC_HTR_HT_Pos                      (0U)                              
  3902. #define ADC_HTR_HT_Msk                      (0xFFFU << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  3903. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  3904.  
  3905. /*******************  Bit definition for ADC_LTR register  ********************/
  3906. #define ADC_LTR_LT_Pos                      (0U)                              
  3907. #define ADC_LTR_LT_Msk                      (0xFFFU << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  3908. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  3909.  
  3910. /*******************  Bit definition for ADC_SQR1 register  *******************/
  3911. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  3912. #define ADC_SQR1_SQ13_Msk                   (0x1FU << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  3913. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  3914. #define ADC_SQR1_SQ13_0                     (0x01U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  3915. #define ADC_SQR1_SQ13_1                     (0x02U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  3916. #define ADC_SQR1_SQ13_2                     (0x04U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  3917. #define ADC_SQR1_SQ13_3                     (0x08U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  3918. #define ADC_SQR1_SQ13_4                     (0x10U << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  3919.  
  3920. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  3921. #define ADC_SQR1_SQ14_Msk                   (0x1FU << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  3922. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  3923. #define ADC_SQR1_SQ14_0                     (0x01U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  3924. #define ADC_SQR1_SQ14_1                     (0x02U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  3925. #define ADC_SQR1_SQ14_2                     (0x04U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  3926. #define ADC_SQR1_SQ14_3                     (0x08U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  3927. #define ADC_SQR1_SQ14_4                     (0x10U << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  3928.  
  3929. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  3930. #define ADC_SQR1_SQ15_Msk                   (0x1FU << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  3931. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  3932. #define ADC_SQR1_SQ15_0                     (0x01U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  3933. #define ADC_SQR1_SQ15_1                     (0x02U << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  3934. #define ADC_SQR1_SQ15_2                     (0x04U << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  3935. #define ADC_SQR1_SQ15_3                     (0x08U << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  3936. #define ADC_SQR1_SQ15_4                     (0x10U << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  3937.  
  3938. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  3939. #define ADC_SQR1_SQ16_Msk                   (0x1FU << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  3940. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  3941. #define ADC_SQR1_SQ16_0                     (0x01U << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  3942. #define ADC_SQR1_SQ16_1                     (0x02U << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  3943. #define ADC_SQR1_SQ16_2                     (0x04U << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  3944. #define ADC_SQR1_SQ16_3                     (0x08U << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  3945. #define ADC_SQR1_SQ16_4                     (0x10U << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  3946.  
  3947. #define ADC_SQR1_L_Pos                      (20U)                              
  3948. #define ADC_SQR1_L_Msk                      (0xFU << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  3949. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  3950. #define ADC_SQR1_L_0                        (0x1U << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  3951. #define ADC_SQR1_L_1                        (0x2U << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  3952. #define ADC_SQR1_L_2                        (0x4U << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  3953. #define ADC_SQR1_L_3                        (0x8U << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  3954.  
  3955. /*******************  Bit definition for ADC_SQR2 register  *******************/
  3956. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  3957. #define ADC_SQR2_SQ7_Msk                    (0x1FU << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  3958. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  3959. #define ADC_SQR2_SQ7_0                      (0x01U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  3960. #define ADC_SQR2_SQ7_1                      (0x02U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  3961. #define ADC_SQR2_SQ7_2                      (0x04U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  3962. #define ADC_SQR2_SQ7_3                      (0x08U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  3963. #define ADC_SQR2_SQ7_4                      (0x10U << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  3964.  
  3965. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  3966. #define ADC_SQR2_SQ8_Msk                    (0x1FU << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  3967. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  3968. #define ADC_SQR2_SQ8_0                      (0x01U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  3969. #define ADC_SQR2_SQ8_1                      (0x02U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  3970. #define ADC_SQR2_SQ8_2                      (0x04U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  3971. #define ADC_SQR2_SQ8_3                      (0x08U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  3972. #define ADC_SQR2_SQ8_4                      (0x10U << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  3973.  
  3974. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  3975. #define ADC_SQR2_SQ9_Msk                    (0x1FU << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  3976. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  3977. #define ADC_SQR2_SQ9_0                      (0x01U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  3978. #define ADC_SQR2_SQ9_1                      (0x02U << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  3979. #define ADC_SQR2_SQ9_2                      (0x04U << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  3980. #define ADC_SQR2_SQ9_3                      (0x08U << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  3981. #define ADC_SQR2_SQ9_4                      (0x10U << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  3982.  
  3983. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  3984. #define ADC_SQR2_SQ10_Msk                   (0x1FU << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  3985. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  3986. #define ADC_SQR2_SQ10_0                     (0x01U << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  3987. #define ADC_SQR2_SQ10_1                     (0x02U << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  3988. #define ADC_SQR2_SQ10_2                     (0x04U << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  3989. #define ADC_SQR2_SQ10_3                     (0x08U << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  3990. #define ADC_SQR2_SQ10_4                     (0x10U << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  3991.  
  3992. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  3993. #define ADC_SQR2_SQ11_Msk                   (0x1FU << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  3994. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  3995. #define ADC_SQR2_SQ11_0                     (0x01U << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  3996. #define ADC_SQR2_SQ11_1                     (0x02U << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  3997. #define ADC_SQR2_SQ11_2                     (0x04U << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  3998. #define ADC_SQR2_SQ11_3                     (0x08U << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  3999. #define ADC_SQR2_SQ11_4                     (0x10U << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4000.  
  4001. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4002. #define ADC_SQR2_SQ12_Msk                   (0x1FU << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4003. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4004. #define ADC_SQR2_SQ12_0                     (0x01U << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4005. #define ADC_SQR2_SQ12_1                     (0x02U << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4006. #define ADC_SQR2_SQ12_2                     (0x04U << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4007. #define ADC_SQR2_SQ12_3                     (0x08U << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4008. #define ADC_SQR2_SQ12_4                     (0x10U << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4009.  
  4010. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4011. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4012. #define ADC_SQR3_SQ1_Msk                    (0x1FU << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4013. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4014. #define ADC_SQR3_SQ1_0                      (0x01U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4015. #define ADC_SQR3_SQ1_1                      (0x02U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4016. #define ADC_SQR3_SQ1_2                      (0x04U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4017. #define ADC_SQR3_SQ1_3                      (0x08U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4018. #define ADC_SQR3_SQ1_4                      (0x10U << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4019.  
  4020. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4021. #define ADC_SQR3_SQ2_Msk                    (0x1FU << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4022. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4023. #define ADC_SQR3_SQ2_0                      (0x01U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4024. #define ADC_SQR3_SQ2_1                      (0x02U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4025. #define ADC_SQR3_SQ2_2                      (0x04U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4026. #define ADC_SQR3_SQ2_3                      (0x08U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4027. #define ADC_SQR3_SQ2_4                      (0x10U << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4028.  
  4029. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4030. #define ADC_SQR3_SQ3_Msk                    (0x1FU << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4031. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4032. #define ADC_SQR3_SQ3_0                      (0x01U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4033. #define ADC_SQR3_SQ3_1                      (0x02U << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4034. #define ADC_SQR3_SQ3_2                      (0x04U << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4035. #define ADC_SQR3_SQ3_3                      (0x08U << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4036. #define ADC_SQR3_SQ3_4                      (0x10U << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4037.  
  4038. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4039. #define ADC_SQR3_SQ4_Msk                    (0x1FU << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4040. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4041. #define ADC_SQR3_SQ4_0                      (0x01U << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4042. #define ADC_SQR3_SQ4_1                      (0x02U << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4043. #define ADC_SQR3_SQ4_2                      (0x04U << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4044. #define ADC_SQR3_SQ4_3                      (0x08U << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4045. #define ADC_SQR3_SQ4_4                      (0x10U << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4046.  
  4047. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4048. #define ADC_SQR3_SQ5_Msk                    (0x1FU << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4049. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4050. #define ADC_SQR3_SQ5_0                      (0x01U << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4051. #define ADC_SQR3_SQ5_1                      (0x02U << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4052. #define ADC_SQR3_SQ5_2                      (0x04U << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4053. #define ADC_SQR3_SQ5_3                      (0x08U << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4054. #define ADC_SQR3_SQ5_4                      (0x10U << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4055.  
  4056. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4057. #define ADC_SQR3_SQ6_Msk                    (0x1FU << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4058. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4059. #define ADC_SQR3_SQ6_0                      (0x01U << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4060. #define ADC_SQR3_SQ6_1                      (0x02U << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4061. #define ADC_SQR3_SQ6_2                      (0x04U << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4062. #define ADC_SQR3_SQ6_3                      (0x08U << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4063. #define ADC_SQR3_SQ6_4                      (0x10U << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4064.  
  4065. /*******************  Bit definition for ADC_JSQR register  *******************/
  4066. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4067. #define ADC_JSQR_JSQ1_Msk                   (0x1FU << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4068. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4069. #define ADC_JSQR_JSQ1_0                     (0x01U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4070. #define ADC_JSQR_JSQ1_1                     (0x02U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4071. #define ADC_JSQR_JSQ1_2                     (0x04U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4072. #define ADC_JSQR_JSQ1_3                     (0x08U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4073. #define ADC_JSQR_JSQ1_4                     (0x10U << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4074.  
  4075. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4076. #define ADC_JSQR_JSQ2_Msk                   (0x1FU << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4077. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4078. #define ADC_JSQR_JSQ2_0                     (0x01U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4079. #define ADC_JSQR_JSQ2_1                     (0x02U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4080. #define ADC_JSQR_JSQ2_2                     (0x04U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4081. #define ADC_JSQR_JSQ2_3                     (0x08U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4082. #define ADC_JSQR_JSQ2_4                     (0x10U << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4083.  
  4084. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4085. #define ADC_JSQR_JSQ3_Msk                   (0x1FU << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4086. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4087. #define ADC_JSQR_JSQ3_0                     (0x01U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4088. #define ADC_JSQR_JSQ3_1                     (0x02U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4089. #define ADC_JSQR_JSQ3_2                     (0x04U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4090. #define ADC_JSQR_JSQ3_3                     (0x08U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4091. #define ADC_JSQR_JSQ3_4                     (0x10U << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4092.  
  4093. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4094. #define ADC_JSQR_JSQ4_Msk                   (0x1FU << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  4095. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  4096. #define ADC_JSQR_JSQ4_0                     (0x01U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  4097. #define ADC_JSQR_JSQ4_1                     (0x02U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  4098. #define ADC_JSQR_JSQ4_2                     (0x04U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  4099. #define ADC_JSQR_JSQ4_3                     (0x08U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  4100. #define ADC_JSQR_JSQ4_4                     (0x10U << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  4101.  
  4102. #define ADC_JSQR_JL_Pos                     (20U)                              
  4103. #define ADC_JSQR_JL_Msk                     (0x3U << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  4104. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  4105. #define ADC_JSQR_JL_0                       (0x1U << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  4106. #define ADC_JSQR_JL_1                       (0x2U << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  4107.  
  4108. /*******************  Bit definition for ADC_JDR1 register  *******************/
  4109. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  4110. #define ADC_JDR1_JDATA_Msk                  (0xFFFFU << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  4111. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  4112.  
  4113. /*******************  Bit definition for ADC_JDR2 register  *******************/
  4114. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  4115. #define ADC_JDR2_JDATA_Msk                  (0xFFFFU << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  4116. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  4117.  
  4118. /*******************  Bit definition for ADC_JDR3 register  *******************/
  4119. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  4120. #define ADC_JDR3_JDATA_Msk                  (0xFFFFU << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  4121. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  4122.  
  4123. /*******************  Bit definition for ADC_JDR4 register  *******************/
  4124. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  4125. #define ADC_JDR4_JDATA_Msk                  (0xFFFFU << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  4126. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  4127.  
  4128. /********************  Bit definition for ADC_DR register  ********************/
  4129. #define ADC_DR_DATA_Pos                     (0U)                              
  4130. #define ADC_DR_DATA_Msk                     (0xFFFFU << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  4131. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  4132.  
  4133.  
  4134. /*****************************************************************************/
  4135. /*                                                                           */
  4136. /*                               Timers (TIM)                                */
  4137. /*                                                                           */
  4138. /*****************************************************************************/
  4139. /*******************  Bit definition for TIM_CR1 register  *******************/
  4140. #define TIM_CR1_CEN_Pos                     (0U)                              
  4141. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  4142. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  4143. #define TIM_CR1_UDIS_Pos                    (1U)                              
  4144. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  4145. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  4146. #define TIM_CR1_URS_Pos                     (2U)                              
  4147. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  4148. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  4149. #define TIM_CR1_OPM_Pos                     (3U)                              
  4150. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  4151. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  4152. #define TIM_CR1_DIR_Pos                     (4U)                              
  4153. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  4154. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  4155.  
  4156. #define TIM_CR1_CMS_Pos                     (5U)                              
  4157. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  4158. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4159. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  4160. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  4161.  
  4162. #define TIM_CR1_ARPE_Pos                    (7U)                              
  4163. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  4164. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  4165.  
  4166. #define TIM_CR1_CKD_Pos                     (8U)                              
  4167. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  4168. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  4169. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  4170. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  4171.  
  4172. /*******************  Bit definition for TIM_CR2 register  *******************/
  4173. #define TIM_CR2_CCPC_Pos                    (0U)                              
  4174. #define TIM_CR2_CCPC_Msk                    (0x1U << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  4175. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  4176. #define TIM_CR2_CCUS_Pos                    (2U)                              
  4177. #define TIM_CR2_CCUS_Msk                    (0x1U << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  4178. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  4179. #define TIM_CR2_CCDS_Pos                    (3U)                              
  4180. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  4181. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  4182.  
  4183. #define TIM_CR2_MMS_Pos                     (4U)                              
  4184. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  4185. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  4186. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  4187. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  4188. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  4189.  
  4190. #define TIM_CR2_TI1S_Pos                    (7U)                              
  4191. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  4192. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  4193. #define TIM_CR2_OIS1_Pos                    (8U)                              
  4194. #define TIM_CR2_OIS1_Msk                    (0x1U << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  4195. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  4196. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  4197. #define TIM_CR2_OIS1N_Msk                   (0x1U << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  4198. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  4199. #define TIM_CR2_OIS2_Pos                    (10U)                              
  4200. #define TIM_CR2_OIS2_Msk                    (0x1U << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  4201. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  4202. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  4203. #define TIM_CR2_OIS2N_Msk                   (0x1U << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  4204. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  4205. #define TIM_CR2_OIS3_Pos                    (12U)                              
  4206. #define TIM_CR2_OIS3_Msk                    (0x1U << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  4207. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  4208. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  4209. #define TIM_CR2_OIS3N_Msk                   (0x1U << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  4210. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  4211. #define TIM_CR2_OIS4_Pos                    (14U)                              
  4212. #define TIM_CR2_OIS4_Msk                    (0x1U << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  4213. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  4214.  
  4215. /*******************  Bit definition for TIM_SMCR register  ******************/
  4216. #define TIM_SMCR_SMS_Pos                    (0U)                              
  4217. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  4218. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  4219. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  4220. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  4221. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  4222.  
  4223. #define TIM_SMCR_OCCS_Pos                   (3U)                              
  4224. #define TIM_SMCR_OCCS_Msk                   (0x1U << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
  4225. #define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
  4226.  
  4227. #define TIM_SMCR_TS_Pos                     (4U)                              
  4228. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  4229. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  4230. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  4231. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  4232. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  4233.  
  4234. #define TIM_SMCR_MSM_Pos                    (7U)                              
  4235. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  4236. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  4237.  
  4238. #define TIM_SMCR_ETF_Pos                    (8U)                              
  4239. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  4240. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  4241. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  4242. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  4243. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  4244. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  4245.  
  4246. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  4247. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  4248. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  4249. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  4250. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  4251.  
  4252. #define TIM_SMCR_ECE_Pos                    (14U)                              
  4253. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  4254. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  4255. #define TIM_SMCR_ETP_Pos                    (15U)                              
  4256. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  4257. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  4258.  
  4259. /*******************  Bit definition for TIM_DIER register  ******************/
  4260. #define TIM_DIER_UIE_Pos                    (0U)                              
  4261. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  4262. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  4263. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  4264. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  4265. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  4266. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  4267. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  4268. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  4269. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  4270. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  4271. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  4272. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  4273. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  4274. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  4275. #define TIM_DIER_COMIE_Pos                  (5U)                              
  4276. #define TIM_DIER_COMIE_Msk                  (0x1U << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  4277. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  4278. #define TIM_DIER_TIE_Pos                    (6U)                              
  4279. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  4280. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  4281. #define TIM_DIER_BIE_Pos                    (7U)                              
  4282. #define TIM_DIER_BIE_Msk                    (0x1U << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  4283. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  4284. #define TIM_DIER_UDE_Pos                    (8U)                              
  4285. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  4286. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  4287. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  4288. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  4289. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  4290. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  4291. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  4292. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  4293. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  4294. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  4295. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  4296. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  4297. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  4298. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  4299. #define TIM_DIER_COMDE_Pos                  (13U)                              
  4300. #define TIM_DIER_COMDE_Msk                  (0x1U << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  4301. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  4302. #define TIM_DIER_TDE_Pos                    (14U)                              
  4303. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  4304. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  4305.  
  4306. /********************  Bit definition for TIM_SR register  *******************/
  4307. #define TIM_SR_UIF_Pos                      (0U)                              
  4308. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  4309. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  4310. #define TIM_SR_CC1IF_Pos                    (1U)                              
  4311. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  4312. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  4313. #define TIM_SR_CC2IF_Pos                    (2U)                              
  4314. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  4315. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  4316. #define TIM_SR_CC3IF_Pos                    (3U)                              
  4317. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  4318. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  4319. #define TIM_SR_CC4IF_Pos                    (4U)                              
  4320. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  4321. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  4322. #define TIM_SR_COMIF_Pos                    (5U)                              
  4323. #define TIM_SR_COMIF_Msk                    (0x1U << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  4324. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  4325. #define TIM_SR_TIF_Pos                      (6U)                              
  4326. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  4327. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  4328. #define TIM_SR_BIF_Pos                      (7U)                              
  4329. #define TIM_SR_BIF_Msk                      (0x1U << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  4330. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  4331. #define TIM_SR_CC1OF_Pos                    (9U)                              
  4332. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  4333. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  4334. #define TIM_SR_CC2OF_Pos                    (10U)                              
  4335. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  4336. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  4337. #define TIM_SR_CC3OF_Pos                    (11U)                              
  4338. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  4339. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  4340. #define TIM_SR_CC4OF_Pos                    (12U)                              
  4341. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  4342. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  4343.  
  4344. /*******************  Bit definition for TIM_EGR register  *******************/
  4345. #define TIM_EGR_UG_Pos                      (0U)                              
  4346. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  4347. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  4348. #define TIM_EGR_CC1G_Pos                    (1U)                              
  4349. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  4350. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  4351. #define TIM_EGR_CC2G_Pos                    (2U)                              
  4352. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  4353. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  4354. #define TIM_EGR_CC3G_Pos                    (3U)                              
  4355. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  4356. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  4357. #define TIM_EGR_CC4G_Pos                    (4U)                              
  4358. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  4359. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  4360. #define TIM_EGR_COMG_Pos                    (5U)                              
  4361. #define TIM_EGR_COMG_Msk                    (0x1U << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  4362. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  4363. #define TIM_EGR_TG_Pos                      (6U)                              
  4364. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  4365. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  4366. #define TIM_EGR_BG_Pos                      (7U)                              
  4367. #define TIM_EGR_BG_Msk                      (0x1U << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  4368. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  4369.  
  4370. /******************  Bit definition for TIM_CCMR1 register  ******************/
  4371. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  4372. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  4373. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  4374. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  4375. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  4376.  
  4377. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  4378. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  4379. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  4380. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  4381. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  4382. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  4383.  
  4384. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  4385. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  4386. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  4387. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  4388. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  4389. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  4390.  
  4391. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  4392. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  4393. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  4394.  
  4395. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  4396. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  4397. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  4398. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  4399. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  4400.  
  4401. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  4402. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  4403. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  4404. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  4405. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  4406. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  4407.  
  4408. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  4409. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  4410. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  4411. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  4412. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  4413. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  4414.  
  4415. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  4416. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  4417. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  4418.  
  4419. /*---------------------------------------------------------------------------*/
  4420.  
  4421. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  4422. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  4423. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  4424. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  4425. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  4426.  
  4427. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  4428. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  4429. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  4430. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  4431. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  4432. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  4433. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  4434.  
  4435. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  4436. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  4437. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  4438. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  4439. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  4440.  
  4441. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  4442. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  4443. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  4444. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  4445. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  4446. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  4447. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  4448.  
  4449. /******************  Bit definition for TIM_CCMR2 register  ******************/
  4450. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  4451. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  4452. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  4453. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  4454. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  4455.  
  4456. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  4457. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  4458. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  4459. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  4460. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  4461. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  4462.  
  4463. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  4464. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  4465. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  4466. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  4467. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  4468. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  4469.  
  4470. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  4471. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  4472. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  4473.  
  4474. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  4475. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  4476. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  4477. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  4478. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  4479.  
  4480. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  4481. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  4482. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  4483. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  4484. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  4485. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  4486.  
  4487. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  4488. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  4489. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  4490. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  4491. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  4492. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  4493.  
  4494. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  4495. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  4496. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  4497.  
  4498. /*---------------------------------------------------------------------------*/
  4499.  
  4500. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  4501. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  4502. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  4503. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  4504. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  4505.  
  4506. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  4507. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  4508. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  4509. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  4510. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  4511. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  4512. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  4513.  
  4514. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  4515. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  4516. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  4517. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  4518. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  4519.  
  4520. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  4521. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  4522. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  4523. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  4524. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  4525. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  4526. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  4527.  
  4528. /*******************  Bit definition for TIM_CCER register  ******************/
  4529. #define TIM_CCER_CC1E_Pos                   (0U)                              
  4530. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  4531. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  4532. #define TIM_CCER_CC1P_Pos                   (1U)                              
  4533. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  4534. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  4535. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  4536. #define TIM_CCER_CC1NE_Msk                  (0x1U << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  4537. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  4538. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  4539. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  4540. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  4541. #define TIM_CCER_CC2E_Pos                   (4U)                              
  4542. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  4543. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  4544. #define TIM_CCER_CC2P_Pos                   (5U)                              
  4545. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  4546. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  4547. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  4548. #define TIM_CCER_CC2NE_Msk                  (0x1U << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  4549. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  4550. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  4551. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  4552. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  4553. #define TIM_CCER_CC3E_Pos                   (8U)                              
  4554. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  4555. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  4556. #define TIM_CCER_CC3P_Pos                   (9U)                              
  4557. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  4558. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  4559. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  4560. #define TIM_CCER_CC3NE_Msk                  (0x1U << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  4561. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  4562. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  4563. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  4564. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  4565. #define TIM_CCER_CC4E_Pos                   (12U)                              
  4566. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  4567. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  4568. #define TIM_CCER_CC4P_Pos                   (13U)                              
  4569. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  4570. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  4571. #define TIM_CCER_CC4NP_Pos                  (15U)                              
  4572. #define TIM_CCER_CC4NP_Msk                  (0x1U << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
  4573. #define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
  4574.  
  4575. /*******************  Bit definition for TIM_CNT register  *******************/
  4576. #define TIM_CNT_CNT_Pos                     (0U)                              
  4577. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  4578. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  4579.  
  4580. /*******************  Bit definition for TIM_PSC register  *******************/
  4581. #define TIM_PSC_PSC_Pos                     (0U)                              
  4582. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  4583. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  4584.  
  4585. /*******************  Bit definition for TIM_ARR register  *******************/
  4586. #define TIM_ARR_ARR_Pos                     (0U)                              
  4587. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  4588. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  4589.  
  4590. /*******************  Bit definition for TIM_RCR register  *******************/
  4591. #define TIM_RCR_REP_Pos                     (0U)                              
  4592. #define TIM_RCR_REP_Msk                     (0xFFU << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  4593. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  4594.  
  4595. /*******************  Bit definition for TIM_CCR1 register  ******************/
  4596. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  4597. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  4598. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  4599.  
  4600. /*******************  Bit definition for TIM_CCR2 register  ******************/
  4601. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  4602. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  4603. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  4604.  
  4605. /*******************  Bit definition for TIM_CCR3 register  ******************/
  4606. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  4607. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  4608. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  4609.  
  4610. /*******************  Bit definition for TIM_CCR4 register  ******************/
  4611. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  4612. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  4613. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  4614.  
  4615. /*******************  Bit definition for TIM_BDTR register  ******************/
  4616. #define TIM_BDTR_DTG_Pos                    (0U)                              
  4617. #define TIM_BDTR_DTG_Msk                    (0xFFU << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  4618. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  4619. #define TIM_BDTR_DTG_0                      (0x01U << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  4620. #define TIM_BDTR_DTG_1                      (0x02U << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  4621. #define TIM_BDTR_DTG_2                      (0x04U << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  4622. #define TIM_BDTR_DTG_3                      (0x08U << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  4623. #define TIM_BDTR_DTG_4                      (0x10U << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  4624. #define TIM_BDTR_DTG_5                      (0x20U << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  4625. #define TIM_BDTR_DTG_6                      (0x40U << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  4626. #define TIM_BDTR_DTG_7                      (0x80U << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  4627.  
  4628. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  4629. #define TIM_BDTR_LOCK_Msk                   (0x3U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  4630. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  4631. #define TIM_BDTR_LOCK_0                     (0x1U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  4632. #define TIM_BDTR_LOCK_1                     (0x2U << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  4633.  
  4634. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  4635. #define TIM_BDTR_OSSI_Msk                   (0x1U << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  4636. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  4637. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  4638. #define TIM_BDTR_OSSR_Msk                   (0x1U << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  4639. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  4640. #define TIM_BDTR_BKE_Pos                    (12U)                              
  4641. #define TIM_BDTR_BKE_Msk                    (0x1U << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  4642. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  4643. #define TIM_BDTR_BKP_Pos                    (13U)                              
  4644. #define TIM_BDTR_BKP_Msk                    (0x1U << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  4645. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  4646. #define TIM_BDTR_AOE_Pos                    (14U)                              
  4647. #define TIM_BDTR_AOE_Msk                    (0x1U << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  4648. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  4649. #define TIM_BDTR_MOE_Pos                    (15U)                              
  4650. #define TIM_BDTR_MOE_Msk                    (0x1U << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  4651. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  4652.  
  4653. /*******************  Bit definition for TIM_DCR register  *******************/
  4654. #define TIM_DCR_DBA_Pos                     (0U)                              
  4655. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  4656. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  4657. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  4658. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  4659. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  4660. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  4661. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  4662.  
  4663. #define TIM_DCR_DBL_Pos                     (8U)                              
  4664. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  4665. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  4666. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  4667. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  4668. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  4669. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  4670. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  4671.  
  4672. /*******************  Bit definition for TIM_DMAR register  ******************/
  4673. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  4674. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  4675. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  4676.  
  4677. /*******************  Bit definition for TIM_OR register  ********************/
  4678.  
  4679. /******************************************************************************/
  4680. /*                                                                            */
  4681. /*                             Real-Time Clock                                */
  4682. /*                                                                            */
  4683. /******************************************************************************/
  4684.  
  4685. /*******************  Bit definition for RTC_CRH register  ********************/
  4686. #define RTC_CRH_SECIE_Pos                   (0U)                              
  4687. #define RTC_CRH_SECIE_Msk                   (0x1U << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  4688. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  4689. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  4690. #define RTC_CRH_ALRIE_Msk                   (0x1U << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  4691. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  4692. #define RTC_CRH_OWIE_Pos                    (2U)                              
  4693. #define RTC_CRH_OWIE_Msk                    (0x1U << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  4694. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  4695.  
  4696. /*******************  Bit definition for RTC_CRL register  ********************/
  4697. #define RTC_CRL_SECF_Pos                    (0U)                              
  4698. #define RTC_CRL_SECF_Msk                    (0x1U << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  4699. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  4700. #define RTC_CRL_ALRF_Pos                    (1U)                              
  4701. #define RTC_CRL_ALRF_Msk                    (0x1U << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  4702. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  4703. #define RTC_CRL_OWF_Pos                     (2U)                              
  4704. #define RTC_CRL_OWF_Msk                     (0x1U << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  4705. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  4706. #define RTC_CRL_RSF_Pos                     (3U)                              
  4707. #define RTC_CRL_RSF_Msk                     (0x1U << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  4708. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  4709. #define RTC_CRL_CNF_Pos                     (4U)                              
  4710. #define RTC_CRL_CNF_Msk                     (0x1U << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  4711. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  4712. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  4713. #define RTC_CRL_RTOFF_Msk                   (0x1U << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  4714. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  4715.  
  4716. /*******************  Bit definition for RTC_PRLH register  *******************/
  4717. #define RTC_PRLH_PRL_Pos                    (0U)                              
  4718. #define RTC_PRLH_PRL_Msk                    (0xFU << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  4719. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  4720.  
  4721. /*******************  Bit definition for RTC_PRLL register  *******************/
  4722. #define RTC_PRLL_PRL_Pos                    (0U)                              
  4723. #define RTC_PRLL_PRL_Msk                    (0xFFFFU << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  4724. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  4725.  
  4726. /*******************  Bit definition for RTC_DIVH register  *******************/
  4727. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  4728. #define RTC_DIVH_RTC_DIV_Msk                (0xFU << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  4729. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  4730.  
  4731. /*******************  Bit definition for RTC_DIVL register  *******************/
  4732. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  4733. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFU << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  4734. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  4735.  
  4736. /*******************  Bit definition for RTC_CNTH register  *******************/
  4737. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  4738. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFU << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  4739. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  4740.  
  4741. /*******************  Bit definition for RTC_CNTL register  *******************/
  4742. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  4743. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFU << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  4744. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  4745.  
  4746. /*******************  Bit definition for RTC_ALRH register  *******************/
  4747. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  4748. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFU << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  4749. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  4750.  
  4751. /*******************  Bit definition for RTC_ALRL register  *******************/
  4752. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  4753. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFU << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  4754. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  4755.  
  4756. /******************************************************************************/
  4757. /*                                                                            */
  4758. /*                        Independent WATCHDOG (IWDG)                         */
  4759. /*                                                                            */
  4760. /******************************************************************************/
  4761.  
  4762. /*******************  Bit definition for IWDG_KR register  ********************/
  4763. #define IWDG_KR_KEY_Pos                     (0U)                              
  4764. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  4765. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  4766.  
  4767. /*******************  Bit definition for IWDG_PR register  ********************/
  4768. #define IWDG_PR_PR_Pos                      (0U)                              
  4769. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  4770. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  4771. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  4772. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  4773. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  4774.  
  4775. /*******************  Bit definition for IWDG_RLR register  *******************/
  4776. #define IWDG_RLR_RL_Pos                     (0U)                              
  4777. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  4778. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  4779.  
  4780. /*******************  Bit definition for IWDG_SR register  ********************/
  4781. #define IWDG_SR_PVU_Pos                     (0U)                              
  4782. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  4783. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  4784. #define IWDG_SR_RVU_Pos                     (1U)                              
  4785. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  4786. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  4787.  
  4788. /******************************************************************************/
  4789. /*                                                                            */
  4790. /*                         Window WATCHDOG (WWDG)                             */
  4791. /*                                                                            */
  4792. /******************************************************************************/
  4793.  
  4794. /*******************  Bit definition for WWDG_CR register  ********************/
  4795. #define WWDG_CR_T_Pos                       (0U)                              
  4796. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  4797. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  4798. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  4799. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  4800. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  4801. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  4802. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  4803. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  4804. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  4805.  
  4806. /* Legacy defines */
  4807. #define  WWDG_CR_T0 WWDG_CR_T_0
  4808. #define  WWDG_CR_T1 WWDG_CR_T_1
  4809. #define  WWDG_CR_T2 WWDG_CR_T_2
  4810. #define  WWDG_CR_T3 WWDG_CR_T_3
  4811. #define  WWDG_CR_T4 WWDG_CR_T_4
  4812. #define  WWDG_CR_T5 WWDG_CR_T_5
  4813. #define  WWDG_CR_T6 WWDG_CR_T_6
  4814.  
  4815. #define WWDG_CR_WDGA_Pos                    (7U)                              
  4816. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  4817. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  4818.  
  4819. /*******************  Bit definition for WWDG_CFR register  *******************/
  4820. #define WWDG_CFR_W_Pos                      (0U)                              
  4821. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  4822. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  4823. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  4824. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  4825. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  4826. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  4827. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  4828. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  4829. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  4830.  
  4831. /* Legacy defines */
  4832. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  4833. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  4834. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  4835. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  4836. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  4837. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  4838. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  4839.  
  4840. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  4841. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  4842. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  4843. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  4844. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  4845.  
  4846. /* Legacy defines */
  4847. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  4848. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  4849.  
  4850. #define WWDG_CFR_EWI_Pos                    (9U)                              
  4851. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  4852. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  4853.  
  4854. /*******************  Bit definition for WWDG_SR register  ********************/
  4855. #define WWDG_SR_EWIF_Pos                    (0U)                              
  4856. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  4857. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  4858.  
  4859.  
  4860. /******************************************************************************/
  4861. /*                                                                            */
  4862. /*                          SD host Interface                                 */
  4863. /*                                                                            */
  4864. /******************************************************************************/
  4865.  
  4866. /******************  Bit definition for SDIO_POWER register  ******************/
  4867. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  4868. #define SDIO_POWER_PWRCTRL_Msk              (0x3U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  4869. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  4870. #define SDIO_POWER_PWRCTRL_0                (0x1U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x01 */
  4871. #define SDIO_POWER_PWRCTRL_1                (0x2U << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x02 */
  4872.  
  4873. /******************  Bit definition for SDIO_CLKCR register  ******************/
  4874. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  4875. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFU << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  4876. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  4877. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  4878. #define SDIO_CLKCR_CLKEN_Msk                (0x1U << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  4879. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  4880. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  4881. #define SDIO_CLKCR_PWRSAV_Msk               (0x1U << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  4882. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  4883. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  4884. #define SDIO_CLKCR_BYPASS_Msk               (0x1U << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  4885. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  4886.  
  4887. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  4888. #define SDIO_CLKCR_WIDBUS_Msk               (0x3U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  4889. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  4890. #define SDIO_CLKCR_WIDBUS_0                 (0x1U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x0800 */
  4891. #define SDIO_CLKCR_WIDBUS_1                 (0x2U << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x1000 */
  4892.  
  4893. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  4894. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1U << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  4895. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  4896. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  4897. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1U << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  4898. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  4899.  
  4900. /*******************  Bit definition for SDIO_ARG register  *******************/
  4901. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  4902. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFU << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  4903. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  4904.  
  4905. /*******************  Bit definition for SDIO_CMD register  *******************/
  4906. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  4907. #define SDIO_CMD_CMDINDEX_Msk               (0x3FU << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  4908. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  4909.  
  4910. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  4911. #define SDIO_CMD_WAITRESP_Msk               (0x3U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  4912. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  4913. #define SDIO_CMD_WAITRESP_0                 (0x1U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0040 */
  4914. #define SDIO_CMD_WAITRESP_1                 (0x2U << SDIO_CMD_WAITRESP_Pos)    /*!< 0x0080 */
  4915.  
  4916. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  4917. #define SDIO_CMD_WAITINT_Msk                (0x1U << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  4918. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  4919. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  4920. #define SDIO_CMD_WAITPEND_Msk               (0x1U << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  4921. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  4922. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  4923. #define SDIO_CMD_CPSMEN_Msk                 (0x1U << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  4924. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  4925. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  4926. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1U << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  4927. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  4928. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  4929. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1U << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  4930. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  4931. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  4932. #define SDIO_CMD_NIEN_Msk                   (0x1U << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  4933. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  4934. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  4935. #define SDIO_CMD_CEATACMD_Msk               (0x1U << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  4936. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  4937.  
  4938. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  4939. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  4940. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FU << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  4941. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  4942.  
  4943. /******************  Bit definition for SDIO_RESP0 register  ******************/
  4944. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  4945. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFU << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  4946. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  4947.  
  4948. /******************  Bit definition for SDIO_RESP1 register  ******************/
  4949. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  4950. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFU << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  4951. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  4952.  
  4953. /******************  Bit definition for SDIO_RESP2 register  ******************/
  4954. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  4955. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFU << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  4956. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  4957.  
  4958. /******************  Bit definition for SDIO_RESP3 register  ******************/
  4959. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  4960. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFU << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  4961. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  4962.  
  4963. /******************  Bit definition for SDIO_RESP4 register  ******************/
  4964. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  4965. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFU << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  4966. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  4967.  
  4968. /******************  Bit definition for SDIO_DTIMER register  *****************/
  4969. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  4970. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFU << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  4971. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  4972.  
  4973. /******************  Bit definition for SDIO_DLEN register  *******************/
  4974. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  4975. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFU << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  4976. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  4977.  
  4978. /******************  Bit definition for SDIO_DCTRL register  ******************/
  4979. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  4980. #define SDIO_DCTRL_DTEN_Msk                 (0x1U << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  4981. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  4982. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  4983. #define SDIO_DCTRL_DTDIR_Msk                (0x1U << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  4984. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  4985. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  4986. #define SDIO_DCTRL_DTMODE_Msk               (0x1U << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  4987. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  4988. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  4989. #define SDIO_DCTRL_DMAEN_Msk                (0x1U << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  4990. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  4991.  
  4992. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  4993. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFU << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  4994. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  4995. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0010 */
  4996. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0020 */
  4997. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0040 */
  4998. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8U << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x0080 */
  4999.  
  5000. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  5001. #define SDIO_DCTRL_RWSTART_Msk              (0x1U << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  5002. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  5003. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  5004. #define SDIO_DCTRL_RWSTOP_Msk               (0x1U << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  5005. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  5006. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  5007. #define SDIO_DCTRL_RWMOD_Msk                (0x1U << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  5008. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  5009. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  5010. #define SDIO_DCTRL_SDIOEN_Msk               (0x1U << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  5011. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  5012.  
  5013. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  5014. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  5015. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFU << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  5016. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  5017.  
  5018. /******************  Bit definition for SDIO_STA register  ********************/
  5019. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  5020. #define SDIO_STA_CCRCFAIL_Msk               (0x1U << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  5021. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  5022. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  5023. #define SDIO_STA_DCRCFAIL_Msk               (0x1U << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  5024. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  5025. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  5026. #define SDIO_STA_CTIMEOUT_Msk               (0x1U << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  5027. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  5028. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  5029. #define SDIO_STA_DTIMEOUT_Msk               (0x1U << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  5030. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  5031. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  5032. #define SDIO_STA_TXUNDERR_Msk               (0x1U << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  5033. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  5034. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  5035. #define SDIO_STA_RXOVERR_Msk                (0x1U << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  5036. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  5037. #define SDIO_STA_CMDREND_Pos                (6U)                              
  5038. #define SDIO_STA_CMDREND_Msk                (0x1U << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  5039. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  5040. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  5041. #define SDIO_STA_CMDSENT_Msk                (0x1U << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  5042. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  5043. #define SDIO_STA_DATAEND_Pos                (8U)                              
  5044. #define SDIO_STA_DATAEND_Msk                (0x1U << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  5045. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  5046. #define SDIO_STA_STBITERR_Pos               (9U)                              
  5047. #define SDIO_STA_STBITERR_Msk               (0x1U << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  5048. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  5049. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  5050. #define SDIO_STA_DBCKEND_Msk                (0x1U << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  5051. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  5052. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  5053. #define SDIO_STA_CMDACT_Msk                 (0x1U << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  5054. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  5055. #define SDIO_STA_TXACT_Pos                  (12U)                              
  5056. #define SDIO_STA_TXACT_Msk                  (0x1U << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  5057. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  5058. #define SDIO_STA_RXACT_Pos                  (13U)                              
  5059. #define SDIO_STA_RXACT_Msk                  (0x1U << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  5060. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  5061. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  5062. #define SDIO_STA_TXFIFOHE_Msk               (0x1U << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  5063. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  5064. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  5065. #define SDIO_STA_RXFIFOHF_Msk               (0x1U << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  5066. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  5067. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  5068. #define SDIO_STA_TXFIFOF_Msk                (0x1U << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  5069. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  5070. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  5071. #define SDIO_STA_RXFIFOF_Msk                (0x1U << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  5072. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  5073. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  5074. #define SDIO_STA_TXFIFOE_Msk                (0x1U << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  5075. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  5076. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  5077. #define SDIO_STA_RXFIFOE_Msk                (0x1U << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  5078. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  5079. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  5080. #define SDIO_STA_TXDAVL_Msk                 (0x1U << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  5081. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  5082. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  5083. #define SDIO_STA_RXDAVL_Msk                 (0x1U << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  5084. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  5085. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  5086. #define SDIO_STA_SDIOIT_Msk                 (0x1U << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  5087. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  5088. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  5089. #define SDIO_STA_CEATAEND_Msk               (0x1U << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  5090. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  5091.  
  5092. /*******************  Bit definition for SDIO_ICR register  *******************/
  5093. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  5094. #define SDIO_ICR_CCRCFAILC_Msk              (0x1U << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  5095. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  5096. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  5097. #define SDIO_ICR_DCRCFAILC_Msk              (0x1U << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  5098. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  5099. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  5100. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1U << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  5101. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  5102. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  5103. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1U << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  5104. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  5105. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  5106. #define SDIO_ICR_TXUNDERRC_Msk              (0x1U << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  5107. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  5108. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  5109. #define SDIO_ICR_RXOVERRC_Msk               (0x1U << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  5110. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  5111. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  5112. #define SDIO_ICR_CMDRENDC_Msk               (0x1U << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  5113. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  5114. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  5115. #define SDIO_ICR_CMDSENTC_Msk               (0x1U << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  5116. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  5117. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  5118. #define SDIO_ICR_DATAENDC_Msk               (0x1U << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  5119. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  5120. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  5121. #define SDIO_ICR_STBITERRC_Msk              (0x1U << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  5122. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  5123. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  5124. #define SDIO_ICR_DBCKENDC_Msk               (0x1U << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  5125. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  5126. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  5127. #define SDIO_ICR_SDIOITC_Msk                (0x1U << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  5128. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  5129. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  5130. #define SDIO_ICR_CEATAENDC_Msk              (0x1U << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  5131. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  5132.  
  5133. /******************  Bit definition for SDIO_MASK register  *******************/
  5134. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  5135. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1U << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  5136. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  5137. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  5138. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1U << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  5139. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  5140. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  5141. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1U << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  5142. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  5143. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  5144. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1U << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  5145. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  5146. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  5147. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1U << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  5148. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  5149. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  5150. #define SDIO_MASK_RXOVERRIE_Msk             (0x1U << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  5151. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  5152. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  5153. #define SDIO_MASK_CMDRENDIE_Msk             (0x1U << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  5154. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  5155. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  5156. #define SDIO_MASK_CMDSENTIE_Msk             (0x1U << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  5157. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  5158. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  5159. #define SDIO_MASK_DATAENDIE_Msk             (0x1U << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  5160. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  5161. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  5162. #define SDIO_MASK_STBITERRIE_Msk            (0x1U << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  5163. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  5164. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  5165. #define SDIO_MASK_DBCKENDIE_Msk             (0x1U << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  5166. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  5167. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  5168. #define SDIO_MASK_CMDACTIE_Msk              (0x1U << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  5169. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  5170. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  5171. #define SDIO_MASK_TXACTIE_Msk               (0x1U << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  5172. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  5173. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  5174. #define SDIO_MASK_RXACTIE_Msk               (0x1U << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  5175. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  5176. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  5177. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1U << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  5178. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  5179. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  5180. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1U << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  5181. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  5182. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  5183. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1U << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  5184. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  5185. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  5186. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1U << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  5187. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  5188. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  5189. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1U << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  5190. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  5191. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  5192. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1U << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  5193. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  5194. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  5195. #define SDIO_MASK_TXDAVLIE_Msk              (0x1U << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  5196. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  5197. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  5198. #define SDIO_MASK_RXDAVLIE_Msk              (0x1U << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  5199. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  5200. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  5201. #define SDIO_MASK_SDIOITIE_Msk              (0x1U << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  5202. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  5203. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  5204. #define SDIO_MASK_CEATAENDIE_Msk            (0x1U << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  5205. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  5206.  
  5207. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  5208. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  5209. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFU << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  5210. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  5211.  
  5212. /******************  Bit definition for SDIO_FIFO register  *******************/
  5213. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  5214. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFU << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  5215. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  5216.  
  5217.  
  5218.  
  5219. /******************************************************************************/
  5220. /*                                                                            */
  5221. /*                        Serial Peripheral Interface                         */
  5222. /*                                                                            */
  5223. /******************************************************************************/
  5224.  
  5225. /*******************  Bit definition for SPI_CR1 register  ********************/
  5226. #define SPI_CR1_CPHA_Pos                    (0U)                              
  5227. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  5228. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  5229. #define SPI_CR1_CPOL_Pos                    (1U)                              
  5230. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  5231. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  5232. #define SPI_CR1_MSTR_Pos                    (2U)                              
  5233. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  5234. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  5235.  
  5236. #define SPI_CR1_BR_Pos                      (3U)                              
  5237. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  5238. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  5239. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  5240. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  5241. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  5242.  
  5243. #define SPI_CR1_SPE_Pos                     (6U)                              
  5244. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  5245. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  5246. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  5247. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  5248. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  5249. #define SPI_CR1_SSI_Pos                     (8U)                              
  5250. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  5251. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  5252. #define SPI_CR1_SSM_Pos                     (9U)                              
  5253. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  5254. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  5255. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  5256. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  5257. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  5258. #define SPI_CR1_DFF_Pos                     (11U)                              
  5259. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  5260. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  5261. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  5262. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  5263. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  5264. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  5265. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  5266. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  5267. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  5268. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  5269. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  5270. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  5271. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  5272. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  5273.  
  5274. /*******************  Bit definition for SPI_CR2 register  ********************/
  5275. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  5276. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  5277. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  5278. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  5279. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  5280. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  5281. #define SPI_CR2_SSOE_Pos                    (2U)                              
  5282. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  5283. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  5284. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  5285. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  5286. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  5287. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  5288. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  5289. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  5290. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  5291. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  5292. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  5293.  
  5294. /********************  Bit definition for SPI_SR register  ********************/
  5295. #define SPI_SR_RXNE_Pos                     (0U)                              
  5296. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  5297. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  5298. #define SPI_SR_TXE_Pos                      (1U)                              
  5299. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  5300. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  5301. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  5302. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  5303. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  5304. #define SPI_SR_UDR_Pos                      (3U)                              
  5305. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  5306. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  5307. #define SPI_SR_CRCERR_Pos                   (4U)                              
  5308. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  5309. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  5310. #define SPI_SR_MODF_Pos                     (5U)                              
  5311. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  5312. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  5313. #define SPI_SR_OVR_Pos                      (6U)                              
  5314. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  5315. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  5316. #define SPI_SR_BSY_Pos                      (7U)                              
  5317. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  5318. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  5319.  
  5320. /********************  Bit definition for SPI_DR register  ********************/
  5321. #define SPI_DR_DR_Pos                       (0U)                              
  5322. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  5323. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  5324.  
  5325. /*******************  Bit definition for SPI_CRCPR register  ******************/
  5326. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  5327. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  5328. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  5329.  
  5330. /******************  Bit definition for SPI_RXCRCR register  ******************/
  5331. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  5332. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  5333. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  5334.  
  5335. /******************  Bit definition for SPI_TXCRCR register  ******************/
  5336. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  5337. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  5338. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  5339.  
  5340. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  5341. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  5342. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1U << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  5343. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  5344.  
  5345.  
  5346. /******************************************************************************/
  5347. /*                                                                            */
  5348. /*                      Inter-integrated Circuit Interface                    */
  5349. /*                                                                            */
  5350. /******************************************************************************/
  5351.  
  5352. /*******************  Bit definition for I2C_CR1 register  ********************/
  5353. #define I2C_CR1_PE_Pos                      (0U)                              
  5354. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  5355. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  5356. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  5357. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  5358. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  5359. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  5360. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  5361. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  5362. #define I2C_CR1_ENARP_Pos                   (4U)                              
  5363. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  5364. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  5365. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  5366. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  5367. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  5368. #define I2C_CR1_ENGC_Pos                    (6U)                              
  5369. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  5370. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  5371. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  5372. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  5373. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  5374. #define I2C_CR1_START_Pos                   (8U)                              
  5375. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  5376. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  5377. #define I2C_CR1_STOP_Pos                    (9U)                              
  5378. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  5379. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  5380. #define I2C_CR1_ACK_Pos                     (10U)                              
  5381. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  5382. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  5383. #define I2C_CR1_POS_Pos                     (11U)                              
  5384. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  5385. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  5386. #define I2C_CR1_PEC_Pos                     (12U)                              
  5387. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  5388. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  5389. #define I2C_CR1_ALERT_Pos                   (13U)                              
  5390. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  5391. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  5392. #define I2C_CR1_SWRST_Pos                   (15U)                              
  5393. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  5394. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  5395.  
  5396. /*******************  Bit definition for I2C_CR2 register  ********************/
  5397. #define I2C_CR2_FREQ_Pos                    (0U)                              
  5398. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  5399. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  5400. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  5401. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  5402. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  5403. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  5404. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  5405. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  5406.  
  5407. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  5408. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  5409. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  5410. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  5411. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  5412. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  5413. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  5414. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  5415. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  5416. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  5417. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  5418. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  5419. #define I2C_CR2_LAST_Pos                    (12U)                              
  5420. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  5421. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  5422.  
  5423. /*******************  Bit definition for I2C_OAR1 register  *******************/
  5424. #define I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)             /*!< Interface Address */
  5425. #define I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)             /*!< Interface Address */
  5426.  
  5427. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  5428. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  5429. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  5430. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  5431. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  5432. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  5433. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  5434. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  5435. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  5436. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  5437. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  5438. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  5439. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  5440. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  5441. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  5442. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  5443. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  5444. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  5445. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  5446. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  5447. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  5448. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  5449. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  5450. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  5451. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  5452. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  5453. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  5454. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  5455. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  5456. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  5457.  
  5458. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  5459. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  5460. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  5461.  
  5462. /*******************  Bit definition for I2C_OAR2 register  *******************/
  5463. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  5464. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  5465. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  5466. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  5467. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  5468. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  5469.  
  5470. /*******************  Bit definition for I2C_SR1 register  ********************/
  5471. #define I2C_SR1_SB_Pos                      (0U)                              
  5472. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  5473. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  5474. #define I2C_SR1_ADDR_Pos                    (1U)                              
  5475. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  5476. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  5477. #define I2C_SR1_BTF_Pos                     (2U)                              
  5478. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  5479. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  5480. #define I2C_SR1_ADD10_Pos                   (3U)                              
  5481. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  5482. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  5483. #define I2C_SR1_STOPF_Pos                   (4U)                              
  5484. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  5485. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  5486. #define I2C_SR1_RXNE_Pos                    (6U)                              
  5487. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  5488. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  5489. #define I2C_SR1_TXE_Pos                     (7U)                              
  5490. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  5491. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  5492. #define I2C_SR1_BERR_Pos                    (8U)                              
  5493. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  5494. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  5495. #define I2C_SR1_ARLO_Pos                    (9U)                              
  5496. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  5497. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  5498. #define I2C_SR1_AF_Pos                      (10U)                              
  5499. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  5500. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  5501. #define I2C_SR1_OVR_Pos                     (11U)                              
  5502. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  5503. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  5504. #define I2C_SR1_PECERR_Pos                  (12U)                              
  5505. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  5506. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  5507. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  5508. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  5509. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  5510. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  5511. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  5512. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  5513.  
  5514. /*******************  Bit definition for I2C_SR2 register  ********************/
  5515. #define I2C_SR2_MSL_Pos                     (0U)                              
  5516. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  5517. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  5518. #define I2C_SR2_BUSY_Pos                    (1U)                              
  5519. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  5520. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  5521. #define I2C_SR2_TRA_Pos                     (2U)                              
  5522. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  5523. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  5524. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  5525. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  5526. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  5527. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  5528. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  5529. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  5530. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  5531. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  5532. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  5533. #define I2C_SR2_DUALF_Pos                   (7U)                              
  5534. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  5535. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  5536. #define I2C_SR2_PEC_Pos                     (8U)                              
  5537. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  5538. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  5539.  
  5540. /*******************  Bit definition for I2C_CCR register  ********************/
  5541. #define I2C_CCR_CCR_Pos                     (0U)                              
  5542. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  5543. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  5544. #define I2C_CCR_DUTY_Pos                    (14U)                              
  5545. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  5546. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  5547. #define I2C_CCR_FS_Pos                      (15U)                              
  5548. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  5549. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  5550.  
  5551. /******************  Bit definition for I2C_TRISE register  *******************/
  5552. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  5553. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  5554. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  5555.  
  5556. /******************************************************************************/
  5557. /*                                                                            */
  5558. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  5559. /*                                                                            */
  5560. /******************************************************************************/
  5561.  
  5562. /*******************  Bit definition for USART_SR register  *******************/
  5563. #define USART_SR_PE_Pos                     (0U)                              
  5564. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  5565. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  5566. #define USART_SR_FE_Pos                     (1U)                              
  5567. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  5568. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  5569. #define USART_SR_NE_Pos                     (2U)                              
  5570. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  5571. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  5572. #define USART_SR_ORE_Pos                    (3U)                              
  5573. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  5574. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  5575. #define USART_SR_IDLE_Pos                   (4U)                              
  5576. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  5577. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  5578. #define USART_SR_RXNE_Pos                   (5U)                              
  5579. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  5580. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  5581. #define USART_SR_TC_Pos                     (6U)                              
  5582. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  5583. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  5584. #define USART_SR_TXE_Pos                    (7U)                              
  5585. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  5586. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  5587. #define USART_SR_LBD_Pos                    (8U)                              
  5588. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  5589. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  5590. #define USART_SR_CTS_Pos                    (9U)                              
  5591. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  5592. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  5593.  
  5594. /*******************  Bit definition for USART_DR register  *******************/
  5595. #define USART_DR_DR_Pos                     (0U)                              
  5596. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  5597. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  5598.  
  5599. /******************  Bit definition for USART_BRR register  *******************/
  5600. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  5601. #define USART_BRR_DIV_Fraction_Msk          (0xFU << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  5602. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  5603. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  5604. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFU << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  5605. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  5606.  
  5607. /******************  Bit definition for USART_CR1 register  *******************/
  5608. #define USART_CR1_SBK_Pos                   (0U)                              
  5609. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  5610. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  5611. #define USART_CR1_RWU_Pos                   (1U)                              
  5612. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  5613. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  5614. #define USART_CR1_RE_Pos                    (2U)                              
  5615. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  5616. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  5617. #define USART_CR1_TE_Pos                    (3U)                              
  5618. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  5619. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  5620. #define USART_CR1_IDLEIE_Pos                (4U)                              
  5621. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  5622. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  5623. #define USART_CR1_RXNEIE_Pos                (5U)                              
  5624. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  5625. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  5626. #define USART_CR1_TCIE_Pos                  (6U)                              
  5627. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  5628. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  5629. #define USART_CR1_TXEIE_Pos                 (7U)                              
  5630. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  5631. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  5632. #define USART_CR1_PEIE_Pos                  (8U)                              
  5633. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  5634. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  5635. #define USART_CR1_PS_Pos                    (9U)                              
  5636. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  5637. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  5638. #define USART_CR1_PCE_Pos                   (10U)                              
  5639. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  5640. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  5641. #define USART_CR1_WAKE_Pos                  (11U)                              
  5642. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  5643. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  5644. #define USART_CR1_M_Pos                     (12U)                              
  5645. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  5646. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  5647. #define USART_CR1_UE_Pos                    (13U)                              
  5648. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  5649. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  5650.  
  5651. /******************  Bit definition for USART_CR2 register  *******************/
  5652. #define USART_CR2_ADD_Pos                   (0U)                              
  5653. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  5654. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  5655. #define USART_CR2_LBDL_Pos                  (5U)                              
  5656. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  5657. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  5658. #define USART_CR2_LBDIE_Pos                 (6U)                              
  5659. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  5660. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  5661. #define USART_CR2_LBCL_Pos                  (8U)                              
  5662. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  5663. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  5664. #define USART_CR2_CPHA_Pos                  (9U)                              
  5665. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  5666. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  5667. #define USART_CR2_CPOL_Pos                  (10U)                              
  5668. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  5669. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  5670. #define USART_CR2_CLKEN_Pos                 (11U)                              
  5671. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  5672. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  5673.  
  5674. #define USART_CR2_STOP_Pos                  (12U)                              
  5675. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  5676. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  5677. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  5678. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  5679.  
  5680. #define USART_CR2_LINEN_Pos                 (14U)                              
  5681. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  5682. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  5683.  
  5684. /******************  Bit definition for USART_CR3 register  *******************/
  5685. #define USART_CR3_EIE_Pos                   (0U)                              
  5686. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  5687. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  5688. #define USART_CR3_IREN_Pos                  (1U)                              
  5689. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  5690. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  5691. #define USART_CR3_IRLP_Pos                  (2U)                              
  5692. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  5693. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  5694. #define USART_CR3_HDSEL_Pos                 (3U)                              
  5695. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  5696. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  5697. #define USART_CR3_NACK_Pos                  (4U)                              
  5698. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  5699. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  5700. #define USART_CR3_SCEN_Pos                  (5U)                              
  5701. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  5702. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  5703. #define USART_CR3_DMAR_Pos                  (6U)                              
  5704. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  5705. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  5706. #define USART_CR3_DMAT_Pos                  (7U)                              
  5707. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  5708. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  5709. #define USART_CR3_RTSE_Pos                  (8U)                              
  5710. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  5711. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  5712. #define USART_CR3_CTSE_Pos                  (9U)                              
  5713. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  5714. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  5715. #define USART_CR3_CTSIE_Pos                 (10U)                              
  5716. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  5717. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  5718.  
  5719. /******************  Bit definition for USART_GTPR register  ******************/
  5720. #define USART_GTPR_PSC_Pos                  (0U)                              
  5721. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  5722. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  5723. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  5724. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  5725. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  5726. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  5727. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  5728. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  5729. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  5730. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  5731.  
  5732. #define USART_GTPR_GT_Pos                   (8U)                              
  5733. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  5734. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  5735.  
  5736. /******************************************************************************/
  5737. /*                                                                            */
  5738. /*                                 Debug MCU                                  */
  5739. /*                                                                            */
  5740. /******************************************************************************/
  5741.  
  5742. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  5743. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  5744. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  5745. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  5746.  
  5747. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  5748. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  5749. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  5750. #define DBGMCU_IDCODE_REV_ID_0              (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  5751. #define DBGMCU_IDCODE_REV_ID_1              (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  5752. #define DBGMCU_IDCODE_REV_ID_2              (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  5753. #define DBGMCU_IDCODE_REV_ID_3              (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  5754. #define DBGMCU_IDCODE_REV_ID_4              (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  5755. #define DBGMCU_IDCODE_REV_ID_5              (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  5756. #define DBGMCU_IDCODE_REV_ID_6              (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  5757. #define DBGMCU_IDCODE_REV_ID_7              (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  5758. #define DBGMCU_IDCODE_REV_ID_8              (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  5759. #define DBGMCU_IDCODE_REV_ID_9              (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  5760. #define DBGMCU_IDCODE_REV_ID_10             (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  5761. #define DBGMCU_IDCODE_REV_ID_11             (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  5762. #define DBGMCU_IDCODE_REV_ID_12             (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  5763. #define DBGMCU_IDCODE_REV_ID_13             (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  5764. #define DBGMCU_IDCODE_REV_ID_14             (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  5765. #define DBGMCU_IDCODE_REV_ID_15             (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  5766.  
  5767. /******************  Bit definition for DBGMCU_CR register  *******************/
  5768. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  5769. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1U << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  5770. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  5771. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  5772. #define DBGMCU_CR_DBG_STOP_Msk              (0x1U << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  5773. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  5774. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  5775. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  5776. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  5777. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  5778. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  5779. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  5780.  
  5781. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  5782. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  5783. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  5784. #define DBGMCU_CR_TRACE_MODE_0              (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  5785. #define DBGMCU_CR_TRACE_MODE_1              (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  5786.  
  5787. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  5788. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  5789. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  5790. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  5791. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  5792. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  5793. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  5794. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  5795. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  5796. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  5797. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  5798. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  5799. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  5800. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  5801. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  5802. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  5803. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  5804. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  5805. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  5806. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  5807. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  5808.  
  5809. /******************************************************************************/
  5810. /*                                                                            */
  5811. /*                      FLASH and Option Bytes Registers                      */
  5812. /*                                                                            */
  5813. /******************************************************************************/
  5814. /*******************  Bit definition for FLASH_ACR register  ******************/
  5815. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  5816. #define FLASH_ACR_LATENCY_Msk               (0x7U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  5817. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  5818. #define FLASH_ACR_LATENCY_0                 (0x1U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  5819. #define FLASH_ACR_LATENCY_1                 (0x2U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  5820. #define FLASH_ACR_LATENCY_2                 (0x4U << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  5821.  
  5822. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  5823. #define FLASH_ACR_HLFCYA_Msk                (0x1U << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  5824. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  5825. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  5826. #define FLASH_ACR_PRFTBE_Msk                (0x1U << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  5827. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  5828. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  5829. #define FLASH_ACR_PRFTBS_Msk                (0x1U << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  5830. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  5831.  
  5832. /******************  Bit definition for FLASH_KEYR register  ******************/
  5833. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  5834. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFU << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  5835. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  5836.  
  5837. #define RDP_KEY_Pos                         (0U)                              
  5838. #define RDP_KEY_Msk                         (0xA5U << RDP_KEY_Pos)             /*!< 0x000000A5 */
  5839. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  5840. #define FLASH_KEY1_Pos                      (0U)                              
  5841. #define FLASH_KEY1_Msk                      (0x45670123U << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  5842. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  5843. #define FLASH_KEY2_Pos                      (0U)                              
  5844. #define FLASH_KEY2_Msk                      (0xCDEF89ABU << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  5845. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  5846.  
  5847. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  5848. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  5849. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  5850. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  5851.  
  5852. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  5853. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  5854.  
  5855. /******************  Bit definition for FLASH_SR register  ********************/
  5856. #define FLASH_SR_BSY_Pos                    (0U)                              
  5857. #define FLASH_SR_BSY_Msk                    (0x1U << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  5858. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  5859. #define FLASH_SR_PGERR_Pos                  (2U)                              
  5860. #define FLASH_SR_PGERR_Msk                  (0x1U << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  5861. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  5862. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  5863. #define FLASH_SR_WRPRTERR_Msk               (0x1U << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  5864. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  5865. #define FLASH_SR_EOP_Pos                    (5U)                              
  5866. #define FLASH_SR_EOP_Msk                    (0x1U << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  5867. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  5868.  
  5869. /*******************  Bit definition for FLASH_CR register  *******************/
  5870. #define FLASH_CR_PG_Pos                     (0U)                              
  5871. #define FLASH_CR_PG_Msk                     (0x1U << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  5872. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  5873. #define FLASH_CR_PER_Pos                    (1U)                              
  5874. #define FLASH_CR_PER_Msk                    (0x1U << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  5875. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  5876. #define FLASH_CR_MER_Pos                    (2U)                              
  5877. #define FLASH_CR_MER_Msk                    (0x1U << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  5878. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  5879. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  5880. #define FLASH_CR_OPTPG_Msk                  (0x1U << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  5881. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  5882. #define FLASH_CR_OPTER_Pos                  (5U)                              
  5883. #define FLASH_CR_OPTER_Msk                  (0x1U << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  5884. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  5885. #define FLASH_CR_STRT_Pos                   (6U)                              
  5886. #define FLASH_CR_STRT_Msk                   (0x1U << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  5887. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  5888. #define FLASH_CR_LOCK_Pos                   (7U)                              
  5889. #define FLASH_CR_LOCK_Msk                   (0x1U << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  5890. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  5891. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  5892. #define FLASH_CR_OPTWRE_Msk                 (0x1U << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  5893. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  5894. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  5895. #define FLASH_CR_ERRIE_Msk                  (0x1U << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  5896. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  5897. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  5898. #define FLASH_CR_EOPIE_Msk                  (0x1U << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  5899. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  5900.  
  5901. /*******************  Bit definition for FLASH_AR register  *******************/
  5902. #define FLASH_AR_FAR_Pos                    (0U)                              
  5903. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFU << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  5904. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  5905.  
  5906. /******************  Bit definition for FLASH_OBR register  *******************/
  5907. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  5908. #define FLASH_OBR_OPTERR_Msk                (0x1U << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  5909. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  5910. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  5911. #define FLASH_OBR_RDPRT_Msk                 (0x1U << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  5912. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  5913.  
  5914. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  5915. #define FLASH_OBR_IWDG_SW_Msk               (0x1U << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  5916. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  5917. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  5918. #define FLASH_OBR_nRST_STOP_Msk             (0x1U << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  5919. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  5920. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  5921. #define FLASH_OBR_nRST_STDBY_Msk            (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  5922. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  5923. #define FLASH_OBR_USER_Pos                  (2U)                              
  5924. #define FLASH_OBR_USER_Msk                  (0x7U << FLASH_OBR_USER_Pos)       /*!< 0x0000001C */
  5925. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  5926. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  5927. #define FLASH_OBR_DATA0_Msk                 (0xFFU << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  5928. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  5929. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  5930. #define FLASH_OBR_DATA1_Msk                 (0xFFU << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  5931. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  5932.  
  5933. /******************  Bit definition for FLASH_WRPR register  ******************/
  5934. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  5935. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  5936. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  5937.  
  5938. /*----------------------------------------------------------------------------*/
  5939.  
  5940. /******************  Bit definition for FLASH_RDP register  *******************/
  5941. #define FLASH_RDP_RDP_Pos                   (0U)                              
  5942. #define FLASH_RDP_RDP_Msk                   (0xFFU << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  5943. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  5944. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  5945. #define FLASH_RDP_nRDP_Msk                  (0xFFU << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  5946. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  5947.  
  5948. /******************  Bit definition for FLASH_USER register  ******************/
  5949. #define FLASH_USER_USER_Pos                 (16U)                              
  5950. #define FLASH_USER_USER_Msk                 (0xFFU << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  5951. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  5952. #define FLASH_USER_nUSER_Pos                (24U)                              
  5953. #define FLASH_USER_nUSER_Msk                (0xFFU << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  5954. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  5955.  
  5956. /******************  Bit definition for FLASH_Data0 register  *****************/
  5957. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  5958. #define FLASH_DATA0_DATA0_Msk               (0xFFU << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  5959. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  5960. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  5961. #define FLASH_DATA0_nDATA0_Msk              (0xFFU << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  5962. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  5963.  
  5964. /******************  Bit definition for FLASH_Data1 register  *****************/
  5965. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  5966. #define FLASH_DATA1_DATA1_Msk               (0xFFU << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  5967. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  5968. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  5969. #define FLASH_DATA1_nDATA1_Msk              (0xFFU << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  5970. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  5971.  
  5972. /******************  Bit definition for FLASH_WRP0 register  ******************/
  5973. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  5974. #define FLASH_WRP0_WRP0_Msk                 (0xFFU << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  5975. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  5976. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  5977. #define FLASH_WRP0_nWRP0_Msk                (0xFFU << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  5978. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  5979.  
  5980. /******************  Bit definition for FLASH_WRP1 register  ******************/
  5981. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  5982. #define FLASH_WRP1_WRP1_Msk                 (0xFFU << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  5983. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  5984. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  5985. #define FLASH_WRP1_nWRP1_Msk                (0xFFU << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  5986. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  5987.  
  5988. /******************  Bit definition for FLASH_WRP2 register  ******************/
  5989. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  5990. #define FLASH_WRP2_WRP2_Msk                 (0xFFU << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  5991. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  5992. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  5993. #define FLASH_WRP2_nWRP2_Msk                (0xFFU << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  5994. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  5995.  
  5996. /******************  Bit definition for FLASH_WRP3 register  ******************/
  5997. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  5998. #define FLASH_WRP3_WRP3_Msk                 (0xFFU << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  5999. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  6000. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  6001. #define FLASH_WRP3_nWRP3_Msk                (0xFFU << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  6002. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  6003.  
  6004.  
  6005.  
  6006. /**
  6007.   * @}
  6008. */
  6009.  
  6010. /**
  6011.   * @}
  6012. */
  6013.  
  6014. /** @addtogroup Exported_macro
  6015.   * @{
  6016.   */
  6017.  
  6018. /****************************** ADC Instances *********************************/
  6019. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1))
  6020.  
  6021. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC1_COMMON)
  6022.  
  6023. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  6024.  
  6025. /****************************** CRC Instances *********************************/
  6026. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  6027.  
  6028. /****************************** DAC Instances *********************************/
  6029.  
  6030. /****************************** DMA Instances *********************************/
  6031. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  6032.                                        ((INSTANCE) == DMA1_Channel2) || \
  6033.                                        ((INSTANCE) == DMA1_Channel3) || \
  6034.                                        ((INSTANCE) == DMA1_Channel4) || \
  6035.                                        ((INSTANCE) == DMA1_Channel5) || \
  6036.                                        ((INSTANCE) == DMA1_Channel6) || \
  6037.                                        ((INSTANCE) == DMA1_Channel7))
  6038.  
  6039. /******************************* GPIO Instances *******************************/
  6040. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  6041.                                         ((INSTANCE) == GPIOB) || \
  6042.                                         ((INSTANCE) == GPIOC) || \
  6043.                                         ((INSTANCE) == GPIOD) || \
  6044.                                         ((INSTANCE) == GPIOE))
  6045.  
  6046. /**************************** GPIO Alternate Function Instances ***************/
  6047. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  6048.  
  6049. /**************************** GPIO Lock Instances *****************************/
  6050. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  6051.  
  6052. /******************************** I2C Instances *******************************/
  6053. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  6054.                                        ((INSTANCE) == I2C2))
  6055.  
  6056. /****************************** IWDG Instances ********************************/
  6057. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  6058.  
  6059. /******************************** SPI Instances *******************************/
  6060. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  6061.                                        ((INSTANCE) == SPI2))
  6062.  
  6063. /****************************** START TIM Instances ***************************/
  6064. /****************************** TIM Instances *********************************/
  6065. #define IS_TIM_INSTANCE(INSTANCE)\
  6066.   (((INSTANCE) == TIM2)    || \
  6067.    ((INSTANCE) == TIM3)    || \
  6068.    ((INSTANCE) == TIM4))
  6069.  
  6070. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  6071.   (((INSTANCE) == TIM2)    || \
  6072.    ((INSTANCE) == TIM3)    || \
  6073.    ((INSTANCE) == TIM4))
  6074.  
  6075. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  6076.   (((INSTANCE) == TIM2)    || \
  6077.    ((INSTANCE) == TIM3)    || \
  6078.    ((INSTANCE) == TIM4))
  6079.  
  6080. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  6081.   (((INSTANCE) == TIM2)    || \
  6082.    ((INSTANCE) == TIM3)    || \
  6083.    ((INSTANCE) == TIM4))
  6084.  
  6085. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  6086.   (((INSTANCE) == TIM2)    || \
  6087.    ((INSTANCE) == TIM3)    || \
  6088.    ((INSTANCE) == TIM4))
  6089.  
  6090. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  6091.   (((INSTANCE) == TIM2)    || \
  6092.    ((INSTANCE) == TIM3)    || \
  6093.    ((INSTANCE) == TIM4))
  6094.  
  6095. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  6096.   (((INSTANCE) == TIM2)    || \
  6097.    ((INSTANCE) == TIM3)    || \
  6098.    ((INSTANCE) == TIM4))
  6099.  
  6100. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  6101.   (((INSTANCE) == TIM2)    || \
  6102.    ((INSTANCE) == TIM3)    || \
  6103.    ((INSTANCE) == TIM4))
  6104.  
  6105. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  6106.   (((INSTANCE) == TIM2)    || \
  6107.    ((INSTANCE) == TIM3)    || \
  6108.    ((INSTANCE) == TIM4))
  6109.  
  6110. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  6111.   (((INSTANCE) == TIM2)    || \
  6112.    ((INSTANCE) == TIM3)    || \
  6113.    ((INSTANCE) == TIM4))
  6114.  
  6115. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  6116.   (((INSTANCE) == TIM2)    || \
  6117.    ((INSTANCE) == TIM3)    || \
  6118.    ((INSTANCE) == TIM4))
  6119.  
  6120. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  6121.   (((INSTANCE) == TIM2)    || \
  6122.    ((INSTANCE) == TIM3)    || \
  6123.    ((INSTANCE) == TIM4))
  6124.  
  6125. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  6126.   (((INSTANCE) == TIM2)    || \
  6127.    ((INSTANCE) == TIM3)    || \
  6128.    ((INSTANCE) == TIM4))
  6129.  
  6130. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  6131.   (((INSTANCE) == TIM2)    || \
  6132.    ((INSTANCE) == TIM3)    || \
  6133.    ((INSTANCE) == TIM4))
  6134.  
  6135. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  6136.   (((INSTANCE) == TIM2)    || \
  6137.    ((INSTANCE) == TIM3)    || \
  6138.    ((INSTANCE) == TIM4))
  6139.  
  6140. #define IS_TIM_BREAK_INSTANCE(INSTANCE) (0)
  6141.  
  6142. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  6143.    ((((INSTANCE) == TIM2) &&                   \
  6144.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6145.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6146.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6147.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6148.     ||                                         \
  6149.     (((INSTANCE) == TIM3) &&                   \
  6150.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6151.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6152.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6153.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  6154.     ||                                         \
  6155.     (((INSTANCE) == TIM4) &&                   \
  6156.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  6157.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  6158.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  6159.       ((CHANNEL) == TIM_CHANNEL_4))))
  6160.  
  6161. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) (0)
  6162.  
  6163. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  6164.   (((INSTANCE) == TIM2)    || \
  6165.    ((INSTANCE) == TIM3)    || \
  6166.    ((INSTANCE) == TIM4))
  6167.  
  6168. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE) (0)
  6169.  
  6170. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  6171.   (((INSTANCE) == TIM2)    || \
  6172.    ((INSTANCE) == TIM3)    || \
  6173.    ((INSTANCE) == TIM4))
  6174.  
  6175. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  6176.   (((INSTANCE) == TIM2)    || \
  6177.    ((INSTANCE) == TIM3)    || \
  6178.    ((INSTANCE) == TIM4))
  6179.    
  6180. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  6181.   (((INSTANCE) == TIM2)    || \
  6182.    ((INSTANCE) == TIM3)    || \
  6183.    ((INSTANCE) == TIM4))
  6184.    
  6185. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE) (0)
  6186.  
  6187. /****************************** END TIM Instances *****************************/
  6188.  
  6189.  
  6190. /******************** USART Instances : Synchronous mode **********************/                                          
  6191. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6192.                                      ((INSTANCE) == USART2) || \
  6193.                                      ((INSTANCE) == USART3))
  6194.  
  6195. /******************** UART Instances : Asynchronous mode **********************/
  6196. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6197.                                     ((INSTANCE) == USART2) || \
  6198.                                     ((INSTANCE) == USART3))
  6199.  
  6200. /******************** UART Instances : Half-Duplex mode **********************/
  6201. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6202.                                                ((INSTANCE) == USART2) || \
  6203.                                                ((INSTANCE) == USART3))
  6204.  
  6205. /******************** UART Instances : LIN mode **********************/
  6206. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6207.                                         ((INSTANCE) == USART2) || \
  6208.                                         ((INSTANCE) == USART3))
  6209.  
  6210. /****************** UART Instances : Hardware Flow control ********************/                                    
  6211. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6212.                                            ((INSTANCE) == USART2) || \
  6213.                                            ((INSTANCE) == USART3))
  6214.  
  6215. /********************* UART Instances : Smard card mode ***********************/
  6216. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6217.                                          ((INSTANCE) == USART2) || \
  6218.                                          ((INSTANCE) == USART3))
  6219.  
  6220. /*********************** UART Instances : IRDA mode ***************************/
  6221. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6222.                                     ((INSTANCE) == USART2) || \
  6223.                                     ((INSTANCE) == USART3))
  6224.  
  6225. /***************** UART Instances : Multi-Processor mode **********************/
  6226. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6227.                                                    ((INSTANCE) == USART2) || \
  6228.                                                    ((INSTANCE) == USART3))
  6229.  
  6230. /***************** UART Instances : DMA mode available **********************/
  6231. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  6232.                                         ((INSTANCE) == USART2) || \
  6233.                                         ((INSTANCE) == USART3))
  6234.  
  6235. /****************************** RTC Instances *********************************/
  6236. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  6237.  
  6238. /**************************** WWDG Instances *****************************/
  6239. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  6240.  
  6241.  
  6242.  
  6243.  
  6244.  
  6245. /**
  6246.   * @}
  6247. */
  6248. /******************************************************************************/
  6249. /*  For a painless codes migration between the STM32F1xx device product       */
  6250. /*  lines, the aliases defined below are put in place to overcome the         */
  6251. /*  differences in the interrupt handlers and IRQn definitions.               */
  6252. /*  No need to update developed interrupt code when moving across             */
  6253. /*  product lines within the same STM32F1 Family                              */
  6254. /******************************************************************************/
  6255.  
  6256. /* Aliases for __IRQn */
  6257. #define ADC1_2_IRQn ADC1_IRQn
  6258.  
  6259.  
  6260. /* Aliases for __IRQHandler */
  6261. #define ADC1_2_IRQHandler ADC1_IRQHandler
  6262.  
  6263.  
  6264. /**
  6265.   * @}
  6266.   */
  6267.  
  6268. /**
  6269.   * @}
  6270.   */
  6271.  
  6272.  
  6273. #ifdef __cplusplus
  6274.   }
  6275. #endif /* __cplusplus */
  6276.  
  6277. #endif /* __STM32F101xB_H */
  6278.  
  6279.  
  6280.  
  6281.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  6282.