Subversion Repositories FuelGauge

Rev

Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f030x6.h
  4.   * @author  MCD Application Team
  5.   * @brief   CMSIS Cortex-M0 Device Peripheral Access Layer Header File.
  6.   *          This file contains all the peripheral register's definitions, bits
  7.   *          definitions and memory mapping for STM32F0xx devices.            
  8.   *            
  9.   *          This file contains:
  10.   *           - Data structures and the address mapping for all peripherals
  11.   *           - Peripheral's registers declarations and bits definition
  12.   *           - Macros to access peripheralÂ’s registers hardware
  13.   *  
  14.   ******************************************************************************
  15.   * @attention
  16.   *
  17.   * <h2><center>&copy; Copyright (c) 2016 STMicroelectronics.
  18.   * All rights reserved.</center></h2>
  19.   *
  20.   * This software component is licensed by ST under BSD 3-Clause license,
  21.   * the "License"; You may not use this file except in compliance with the
  22.   * License. You may obtain a copy of the License at:
  23.   *                        opensource.org/licenses/BSD-3-Clause
  24.   *
  25.   ******************************************************************************
  26.   */
  27.  
  28. /** @addtogroup CMSIS
  29.   * @{
  30.   */
  31.  
  32. /** @addtogroup stm32f030x6
  33.   * @{
  34.   */
  35.    
  36. #ifndef __STM32F030x6_H
  37. #define __STM32F030x6_H
  38.  
  39. #ifdef __cplusplus
  40.  extern "C" {
  41. #endif /* __cplusplus */
  42.  
  43.   /** @addtogroup Configuration_section_for_CMSIS
  44.   * @{
  45.   */
  46. /**
  47.  * @brief Configuration of the Cortex-M0 Processor and Core Peripherals
  48.  */
  49. #define __CM0_REV                 0 /*!< Core Revision r0p0                            */
  50. #define __MPU_PRESENT             0 /*!< STM32F0xx do not provide MPU                  */
  51. #define __NVIC_PRIO_BITS          2 /*!< STM32F0xx uses 2 Bits for the Priority Levels */
  52. #define __Vendor_SysTickConfig    0     /*!< Set to 1 if different SysTick Config is used */
  53.  
  54. /**
  55.   * @}
  56.   */
  57.    
  58. /** @addtogroup Peripheral_interrupt_number_definition
  59.   * @{
  60.   */
  61.  
  62. /**
  63.  * @brief STM32F0xx Interrupt Number Definition, according to the selected device
  64.  *        in @ref Library_configuration_section
  65.  */
  66.  
  67.  /*!< Interrupt Number Definition */
  68. typedef enum
  69. {
  70. /******  Cortex-M0 Processor Exceptions Numbers **************************************************************/
  71.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                        */
  72.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M0 Hard Fault Interrupt                                */
  73.   SVC_IRQn                    = -5,     /*!< 11 Cortex-M0 SV Call Interrupt                                  */
  74.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M0 Pend SV Interrupt                                  */
  75.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M0 System Tick Interrupt                              */
  76.  
  77. /******  STM32F0 specific Interrupt Numbers ******************************************************************/
  78.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                               */
  79.   RTC_IRQn                    = 2,      /*!< RTC Interrupt through EXTI Lines 17, 19 and 20                  */
  80.   FLASH_IRQn                  = 3,      /*!< FLASH global Interrupt                                          */
  81.   RCC_IRQn                    = 4,      /*!< RCC global Interrupt                                            */
  82.   EXTI0_1_IRQn                = 5,      /*!< EXTI Line 0 and 1 Interrupt                                     */
  83.   EXTI2_3_IRQn                = 6,      /*!< EXTI Line 2 and 3 Interrupt                                     */
  84.   EXTI4_15_IRQn               = 7,      /*!< EXTI Line 4 to 15 Interrupt                                     */
  85.   DMA1_Channel1_IRQn          = 9,      /*!< DMA1 Channel 1 Interrupt                                        */
  86.   DMA1_Channel2_3_IRQn        = 10,     /*!< DMA1 Channel 2 and Channel 3 Interrupt                          */
  87.   DMA1_Channel4_5_IRQn        = 11,     /*!< DMA1 Channel 4 and Channel 5 Interrupt                          */
  88.   ADC1_IRQn                   = 12,     /*!< ADC1 Interrupt                                                  */
  89.   TIM1_BRK_UP_TRG_COM_IRQn    = 13,     /*!< TIM1 Break, Update, Trigger and Commutation Interrupt           */
  90.   TIM1_CC_IRQn                = 14,     /*!< TIM1 Capture Compare Interrupt                                  */
  91.   TIM3_IRQn                   = 16,     /*!< TIM3 global Interrupt                                           */
  92.   TIM14_IRQn                  = 19,     /*!< TIM14 global Interrupt                                          */
  93.   TIM16_IRQn                  = 21,     /*!< TIM16 global Interrupt                                          */
  94.   TIM17_IRQn                  = 22,     /*!< TIM17 global Interrupt                                          */
  95.   I2C1_IRQn                   = 23,     /*!< I2C1 Event Interrupt                                            */
  96.   SPI1_IRQn                   = 25,     /*!< SPI1 global Interrupt                                           */
  97.   USART1_IRQn                 = 27      /*!< USART1 global Interrupt                                         */
  98. } IRQn_Type;
  99.  
  100. /**
  101.   * @}
  102.   */
  103.  
  104. #include "core_cm0.h"            /* Cortex-M0 processor and core peripherals */
  105. #include "system_stm32f0xx.h"    /* STM32F0xx System Header */
  106. #include <stdint.h>
  107.  
  108. /** @addtogroup Peripheral_registers_structures
  109.   * @{
  110.   */
  111.  
  112. /**
  113.   * @brief Analog to Digital Converter
  114.   */
  115.  
  116. typedef struct
  117. {
  118.   __IO uint32_t ISR;          /*!< ADC interrupt and status register,             Address offset: 0x00 */
  119.   __IO uint32_t IER;          /*!< ADC interrupt enable register,                 Address offset: 0x04 */
  120.   __IO uint32_t CR;           /*!< ADC control register,                          Address offset: 0x08 */
  121.   __IO uint32_t CFGR1;        /*!< ADC configuration register 1,                  Address offset: 0x0C */
  122.   __IO uint32_t CFGR2;        /*!< ADC configuration register 2,                  Address offset: 0x10 */
  123.   __IO uint32_t SMPR;         /*!< ADC sampling time register,                    Address offset: 0x14 */
  124.        uint32_t RESERVED1;    /*!< Reserved,                                                      0x18 */
  125.        uint32_t RESERVED2;    /*!< Reserved,                                                      0x1C */
  126.   __IO uint32_t TR;           /*!< ADC analog watchdog 1 threshold register,      Address offset: 0x20 */
  127.        uint32_t RESERVED3;    /*!< Reserved,                                                      0x24 */
  128.   __IO uint32_t CHSELR;       /*!< ADC group regular sequencer register,          Address offset: 0x28 */
  129.        uint32_t RESERVED4[5]; /*!< Reserved,                                                      0x2C */
  130.   __IO uint32_t DR;           /*!< ADC group regular data register,               Address offset: 0x40 */
  131. } ADC_TypeDef;
  132.  
  133. typedef struct
  134. {
  135.   __IO uint32_t CCR;          /*!< ADC common configuration register,             Address offset: ADC1 base address + 0x308 */
  136. } ADC_Common_TypeDef;
  137.  
  138. /**
  139.   * @brief CRC calculation unit
  140.   */
  141.  
  142. typedef struct
  143. {
  144.   __IO uint32_t DR;          /*!< CRC Data register,                           Address offset: 0x00 */
  145.   __IO uint8_t  IDR;         /*!< CRC Independent data register,               Address offset: 0x04 */
  146.   uint8_t       RESERVED0;   /*!< Reserved,                                                    0x05 */
  147.   uint16_t      RESERVED1;   /*!< Reserved,                                                    0x06 */
  148.   __IO uint32_t CR;          /*!< CRC Control register,                        Address offset: 0x08 */
  149.   uint32_t      RESERVED2;   /*!< Reserved,                                                    0x0C */
  150.   __IO uint32_t INIT;        /*!< Initial CRC value register,                  Address offset: 0x10 */
  151.   __IO uint32_t RESERVED3;   /*!< Reserved,                                                    0x14 */
  152. } CRC_TypeDef;
  153.  
  154. /**
  155.   * @brief Debug MCU
  156.   */
  157.  
  158. typedef struct
  159. {
  160.   __IO uint32_t IDCODE;       /*!< MCU device ID code,                          Address offset: 0x00 */
  161.   __IO uint32_t CR;           /*!< Debug MCU configuration register,            Address offset: 0x04 */
  162.   __IO uint32_t APB1FZ;       /*!< Debug MCU APB1 freeze register,              Address offset: 0x08 */
  163.   __IO uint32_t APB2FZ;       /*!< Debug MCU APB2 freeze register,              Address offset: 0x0C */
  164. }DBGMCU_TypeDef;
  165.  
  166. /**
  167.   * @brief DMA Controller
  168.   */
  169.  
  170. typedef struct
  171. {
  172.   __IO uint32_t CCR;          /*!< DMA channel x configuration register        */
  173.   __IO uint32_t CNDTR;        /*!< DMA channel x number of data register       */
  174.   __IO uint32_t CPAR;         /*!< DMA channel x peripheral address register   */
  175.   __IO uint32_t CMAR;         /*!< DMA channel x memory address register       */
  176. } DMA_Channel_TypeDef;
  177.  
  178. typedef struct
  179. {
  180.   __IO uint32_t ISR;          /*!< DMA interrupt status register,               Address offset: 0x00 */
  181.   __IO uint32_t IFCR;         /*!< DMA interrupt flag clear register,           Address offset: 0x04 */
  182. } DMA_TypeDef;
  183.  
  184. /**
  185.   * @brief External Interrupt/Event Controller
  186.   */
  187.  
  188. typedef struct
  189. {
  190.   __IO uint32_t IMR;          /*!<EXTI Interrupt mask register,                 Address offset: 0x00 */
  191.   __IO uint32_t EMR;          /*!<EXTI Event mask register,                     Address offset: 0x04 */
  192.   __IO uint32_t RTSR;         /*!<EXTI Rising trigger selection register ,      Address offset: 0x08 */
  193.   __IO uint32_t FTSR;         /*!<EXTI Falling trigger selection register,      Address offset: 0x0C */
  194.   __IO uint32_t SWIER;        /*!<EXTI Software interrupt event register,       Address offset: 0x10 */
  195.   __IO uint32_t PR;           /*!<EXTI Pending register,                        Address offset: 0x14 */
  196. } EXTI_TypeDef;
  197.  
  198. /**
  199.   * @brief FLASH Registers
  200.   */
  201. typedef struct
  202. {
  203.   __IO uint32_t ACR;          /*!<FLASH access control register,                 Address offset: 0x00 */
  204.   __IO uint32_t KEYR;         /*!<FLASH key register,                            Address offset: 0x04 */
  205.   __IO uint32_t OPTKEYR;      /*!<FLASH OPT key register,                        Address offset: 0x08 */
  206.   __IO uint32_t SR;           /*!<FLASH status register,                         Address offset: 0x0C */
  207.   __IO uint32_t CR;           /*!<FLASH control register,                        Address offset: 0x10 */
  208.   __IO uint32_t AR;           /*!<FLASH address register,                        Address offset: 0x14 */
  209.   __IO uint32_t RESERVED;     /*!< Reserved,                                                     0x18 */
  210.   __IO uint32_t OBR;          /*!<FLASH option bytes register,                   Address offset: 0x1C */
  211.   __IO uint32_t WRPR;         /*!<FLASH option bytes register,                   Address offset: 0x20 */
  212. } FLASH_TypeDef;
  213.  
  214. /**
  215.   * @brief Option Bytes Registers
  216.   */
  217. typedef struct
  218. {
  219.   __IO uint16_t RDP;          /*!< FLASH option byte Read protection,             Address offset: 0x00 */
  220.   __IO uint16_t USER;         /*!< FLASH option byte user options,                Address offset: 0x02 */
  221.   __IO uint16_t DATA0;        /*!< User data byte 0 (stored in FLASH_OBR[23:16]), Address offset: 0x04 */
  222.   __IO uint16_t DATA1;        /*!< User data byte 1 (stored in FLASH_OBR[31:24]), Address offset: 0x06 */
  223.   __IO uint16_t WRP0;         /*!< FLASH option byte write protection 0,          Address offset: 0x08 */
  224. } OB_TypeDef;
  225.  
  226. /**
  227.   * @brief General Purpose I/O
  228.   */
  229.  
  230. typedef struct
  231. {
  232.   __IO uint32_t MODER;        /*!< GPIO port mode register,                     Address offset: 0x00      */
  233.   __IO uint32_t OTYPER;       /*!< GPIO port output type register,              Address offset: 0x04      */
  234.   __IO uint32_t OSPEEDR;      /*!< GPIO port output speed register,             Address offset: 0x08      */
  235.   __IO uint32_t PUPDR;        /*!< GPIO port pull-up/pull-down register,        Address offset: 0x0C      */
  236.   __IO uint32_t IDR;          /*!< GPIO port input data register,               Address offset: 0x10      */
  237.   __IO uint32_t ODR;          /*!< GPIO port output data register,              Address offset: 0x14      */
  238.   __IO uint32_t BSRR;         /*!< GPIO port bit set/reset register,      Address offset: 0x1A */
  239.   __IO uint32_t LCKR;         /*!< GPIO port configuration lock register,       Address offset: 0x1C      */
  240.   __IO uint32_t AFR[2];       /*!< GPIO alternate function low register,  Address offset: 0x20-0x24 */
  241.   __IO uint32_t BRR;          /*!< GPIO bit reset register,                     Address offset: 0x28      */
  242. } GPIO_TypeDef;
  243.  
  244. /**
  245.   * @brief SysTem Configuration
  246.   */
  247.  
  248. typedef struct
  249. {
  250.   __IO uint32_t CFGR1;       /*!< SYSCFG configuration register 1,                           Address offset: 0x00 */
  251.        uint32_t RESERVED;    /*!< Reserved,                                                                  0x04 */
  252.   __IO uint32_t EXTICR[4];   /*!< SYSCFG external interrupt configuration register,     Address offset: 0x14-0x08 */
  253.   __IO uint32_t CFGR2;       /*!< SYSCFG configuration register 2,                           Address offset: 0x18 */
  254. } SYSCFG_TypeDef;
  255.  
  256. /**
  257.   * @brief Inter-integrated Circuit Interface
  258.   */
  259.  
  260. typedef struct
  261. {
  262.   __IO uint32_t CR1;          /*!< I2C Control register 1,                      Address offset: 0x00 */
  263.   __IO uint32_t CR2;          /*!< I2C Control register 2,                      Address offset: 0x04 */
  264.   __IO uint32_t OAR1;     /*!< I2C Own address 1 register,        Address offset: 0x08 */
  265.   __IO uint32_t OAR2;     /*!< I2C Own address 2 register,        Address offset: 0x0C */
  266.   __IO uint32_t TIMINGR;  /*!< I2C Timing register,               Address offset: 0x10 */
  267.   __IO uint32_t TIMEOUTR; /*!< I2C Timeout register,              Address offset: 0x14 */
  268.   __IO uint32_t ISR;      /*!< I2C Interrupt and status register, Address offset: 0x18 */
  269.   __IO uint32_t ICR;      /*!< I2C Interrupt clear register,      Address offset: 0x1C */
  270.   __IO uint32_t PECR;     /*!< I2C PEC register,                  Address offset: 0x20 */
  271.   __IO uint32_t RXDR;     /*!< I2C Receive data register,         Address offset: 0x24 */
  272.   __IO uint32_t TXDR;     /*!< I2C Transmit data register,        Address offset: 0x28 */
  273. } I2C_TypeDef;
  274.  
  275. /**
  276.   * @brief Independent WATCHDOG
  277.   */
  278.  
  279. typedef struct
  280. {
  281.   __IO uint32_t KR;   /*!< IWDG Key register,       Address offset: 0x00 */
  282.   __IO uint32_t PR;   /*!< IWDG Prescaler register, Address offset: 0x04 */
  283.   __IO uint32_t RLR;  /*!< IWDG Reload register,    Address offset: 0x08 */
  284.   __IO uint32_t SR;   /*!< IWDG Status register,    Address offset: 0x0C */
  285.   __IO uint32_t WINR; /*!< IWDG Window register,    Address offset: 0x10 */
  286. } IWDG_TypeDef;
  287.  
  288. /**
  289.   * @brief Power Control
  290.   */
  291.  
  292. typedef struct
  293. {
  294.   __IO uint32_t CR;   /*!< PWR power control register,                          Address offset: 0x00 */
  295.   __IO uint32_t CSR;  /*!< PWR power control/status register,                   Address offset: 0x04 */
  296. } PWR_TypeDef;
  297.  
  298. /**
  299.   * @brief Reset and Clock Control
  300.   */
  301.  
  302. typedef struct
  303. {
  304.   __IO uint32_t CR;            /*!< RCC clock control register,                                   Address offset: 0x00 */
  305.   __IO uint32_t CFGR;       /*!< RCC clock configuration register,                            Address offset: 0x04 */
  306.   __IO uint32_t CIR;        /*!< RCC clock interrupt register,                                Address offset: 0x08 */
  307.   __IO uint32_t APB2RSTR;   /*!< RCC APB2 peripheral reset register,                          Address offset: 0x0C */
  308.   __IO uint32_t APB1RSTR;   /*!< RCC APB1 peripheral reset register,                          Address offset: 0x10 */
  309.   __IO uint32_t AHBENR;     /*!< RCC AHB peripheral clock register,                           Address offset: 0x14 */
  310.   __IO uint32_t APB2ENR;    /*!< RCC APB2 peripheral clock enable register,                   Address offset: 0x18 */
  311.   __IO uint32_t APB1ENR;    /*!< RCC APB1 peripheral clock enable register,                   Address offset: 0x1C */
  312.   __IO uint32_t BDCR;       /*!< RCC Backup domain control register,                          Address offset: 0x20 */
  313.   __IO uint32_t CSR;        /*!< RCC clock control & status register,                         Address offset: 0x24 */
  314.   __IO uint32_t AHBRSTR;    /*!< RCC AHB peripheral reset register,                           Address offset: 0x28 */
  315.   __IO uint32_t CFGR2;      /*!< RCC clock configuration register 2,                          Address offset: 0x2C */
  316.   __IO uint32_t CFGR3;      /*!< RCC clock configuration register 3,                          Address offset: 0x30 */
  317.   __IO uint32_t CR2;        /*!< RCC clock control register 2,                                Address offset: 0x34 */
  318. } RCC_TypeDef;
  319.  
  320. /**
  321.   * @brief Real-Time Clock
  322.   */
  323. typedef struct
  324. {
  325.   __IO uint32_t TR;         /*!< RTC time register,                                         Address offset: 0x00 */
  326.   __IO uint32_t DR;         /*!< RTC date register,                                         Address offset: 0x04 */
  327.   __IO uint32_t CR;         /*!< RTC control register,                                      Address offset: 0x08 */                                                                                            
  328.   __IO uint32_t ISR;        /*!< RTC initialization and status register,                    Address offset: 0x0C */
  329.   __IO uint32_t PRER;       /*!< RTC prescaler register,                                    Address offset: 0x10 */
  330.        uint32_t RESERVED1;  /*!< Reserved,                                                  Address offset: 0x14 */
  331.        uint32_t RESERVED2;  /*!< Reserved,                                                  Address offset: 0x18 */
  332.   __IO uint32_t ALRMAR;     /*!< RTC alarm A register,                                      Address offset: 0x1C */
  333.        uint32_t RESERVED3;  /*!< Reserved,                                                  Address offset: 0x20 */
  334.   __IO uint32_t WPR;        /*!< RTC write protection register,                             Address offset: 0x24 */
  335.   __IO uint32_t SSR;        /*!< RTC sub second register,                                   Address offset: 0x28 */
  336.   __IO uint32_t SHIFTR;     /*!< RTC shift control register,                                Address offset: 0x2C */
  337.   __IO uint32_t TSTR;       /*!< RTC time stamp time register,                              Address offset: 0x30 */
  338.   __IO uint32_t TSDR;       /*!< RTC time stamp date register,                              Address offset: 0x34 */
  339.   __IO uint32_t TSSSR;      /*!< RTC time-stamp sub second register,                        Address offset: 0x38 */
  340.   __IO uint32_t CALR;       /*!< RTC calibration register,                                  Address offset: 0x3C */
  341.   __IO uint32_t TAFCR;      /*!< RTC tamper and alternate function configuration register,  Address offset: 0x40 */
  342.   __IO uint32_t ALRMASSR;   /*!< RTC alarm A sub second register,                           Address offset: 0x44 */
  343. } RTC_TypeDef;
  344.  
  345. /**
  346.   * @brief Serial Peripheral Interface
  347.   */
  348.  
  349. typedef struct
  350. {
  351.   __IO uint32_t CR1;        /*!< SPI Control register 1 (not used in I2S mode),      Address offset: 0x00 */
  352.   __IO uint32_t CR2;        /*!< SPI Control register 2,                             Address offset: 0x04 */
  353.   __IO uint32_t SR;         /*!< SPI Status register,                                Address offset: 0x08 */
  354.   __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
  355.   __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */
  356.   __IO uint32_t RXCRCR;     /*!< SPI Rx CRC register (not used in I2S mode),         Address offset: 0x14 */
  357.   __IO uint32_t TXCRCR;     /*!< SPI Tx CRC register (not used in I2S mode),         Address offset: 0x18 */
  358.   __IO uint32_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */
  359. } SPI_TypeDef;
  360.  
  361. /**
  362.   * @brief TIM
  363.   */
  364. typedef struct
  365. {
  366.   __IO uint32_t CR1;          /*!< TIM control register 1,              Address offset: 0x00 */
  367.   __IO uint32_t CR2;          /*!< TIM control register 2,              Address offset: 0x04 */
  368.   __IO uint32_t SMCR;         /*!< TIM slave Mode Control register,     Address offset: 0x08 */
  369.   __IO uint32_t DIER;         /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
  370.   __IO uint32_t SR;           /*!< TIM status register,                 Address offset: 0x10 */
  371.   __IO uint32_t EGR;          /*!< TIM event generation register,       Address offset: 0x14 */
  372.   __IO uint32_t CCMR1;        /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
  373.   __IO uint32_t CCMR2;        /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
  374.   __IO uint32_t CCER;         /*!< TIM capture/compare enable register, Address offset: 0x20 */
  375.   __IO uint32_t CNT;          /*!< TIM counter register,                Address offset: 0x24 */
  376.   __IO uint32_t PSC;          /*!< TIM prescaler register,              Address offset: 0x28 */
  377.   __IO uint32_t ARR;          /*!< TIM auto-reload register,            Address offset: 0x2C */
  378.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  379.   __IO uint32_t CCR1;         /*!< TIM capture/compare register 1,      Address offset: 0x34 */    
  380.   __IO uint32_t CCR2;         /*!< TIM capture/compare register 2,      Address offset: 0x38 */    
  381.   __IO uint32_t CCR3;         /*!< TIM capture/compare register 3,      Address offset: 0x3C */
  382.   __IO uint32_t CCR4;         /*!< TIM capture/compare register 4,      Address offset: 0x40 */
  383.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  384.   __IO uint32_t DCR;          /*!< TIM DMA control register,            Address offset: 0x48 */
  385.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  386.   __IO uint32_t OR;           /*!< TIM option register,                 Address offset: 0x50 */
  387. } TIM_TypeDef;
  388.  
  389. /**
  390.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  391.   */
  392.  
  393. typedef struct
  394. {
  395.   __IO uint32_t CR1;    /*!< USART Control register 1,                 Address offset: 0x00 */
  396.   __IO uint32_t CR2;    /*!< USART Control register 2,                 Address offset: 0x04 */
  397.   __IO uint32_t CR3;    /*!< USART Control register 3,                 Address offset: 0x08 */
  398.   __IO uint32_t BRR;    /*!< USART Baud rate register,                 Address offset: 0x0C */
  399.   __IO uint32_t GTPR;   /*!< USART Guard time and prescaler register,  Address offset: 0x10 */
  400.   __IO uint32_t RTOR;   /*!< USART Receiver Time Out register,         Address offset: 0x14 */  
  401.   __IO uint32_t RQR;    /*!< USART Request register,                   Address offset: 0x18 */
  402.   __IO uint32_t ISR;    /*!< USART Interrupt and status register,      Address offset: 0x1C */
  403.   __IO uint32_t ICR;    /*!< USART Interrupt flag Clear register,      Address offset: 0x20 */
  404.   __IO uint16_t RDR;    /*!< USART Receive Data register,              Address offset: 0x24 */
  405.   uint16_t  RESERVED1;  /*!< Reserved, 0x26                                                 */
  406.   __IO uint16_t TDR;    /*!< USART Transmit Data register,             Address offset: 0x28 */
  407.   uint16_t  RESERVED2;  /*!< Reserved, 0x2A                                                 */
  408. } USART_TypeDef;
  409.  
  410. /**
  411.   * @brief Window WATCHDOG
  412.   */
  413. typedef struct
  414. {
  415.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  416.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  417.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  418. } WWDG_TypeDef;
  419.  
  420. /**
  421.   * @}
  422.   */
  423.  
  424. /** @addtogroup Peripheral_memory_map
  425.   * @{
  426.   */
  427.  
  428. #define FLASH_BASE            0x08000000UL              /*!< FLASH base address in the alias region */
  429. #define FLASH_BANK1_END       0x08007FFFUL /*!< FLASH END address of bank1 */
  430. #define SRAM_BASE             0x20000000UL              /*!< SRAM base address in the alias region */
  431. #define PERIPH_BASE           0x40000000UL              /*!< Peripheral base address in the alias region */
  432.  
  433. /*!< Peripheral memory map */
  434. #define APBPERIPH_BASE        PERIPH_BASE
  435. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)
  436. #define AHB2PERIPH_BASE       (PERIPH_BASE + 0x08000000UL)
  437.  
  438. /*!< APB peripherals */
  439. #define TIM3_BASE             (APBPERIPH_BASE + 0x00000400UL)
  440. #define TIM14_BASE            (APBPERIPH_BASE + 0x00002000UL)
  441. #define RTC_BASE              (APBPERIPH_BASE + 0x00002800UL)
  442. #define WWDG_BASE             (APBPERIPH_BASE + 0x00002C00UL)
  443. #define IWDG_BASE             (APBPERIPH_BASE + 0x00003000UL)
  444. #define I2C1_BASE             (APBPERIPH_BASE + 0x00005400UL)
  445. #define PWR_BASE              (APBPERIPH_BASE + 0x00007000UL)
  446. #define SYSCFG_BASE           (APBPERIPH_BASE + 0x00010000UL)
  447. #define EXTI_BASE             (APBPERIPH_BASE + 0x00010400UL)
  448. #define ADC1_BASE             (APBPERIPH_BASE + 0x00012400UL)
  449. #define ADC_BASE              (APBPERIPH_BASE + 0x00012708UL)
  450. #define TIM1_BASE             (APBPERIPH_BASE + 0x00012C00UL)
  451. #define SPI1_BASE             (APBPERIPH_BASE + 0x00013000UL)
  452. #define USART1_BASE           (APBPERIPH_BASE + 0x00013800UL)
  453. #define TIM16_BASE            (APBPERIPH_BASE + 0x00014400UL)
  454. #define TIM17_BASE            (APBPERIPH_BASE + 0x00014800UL)
  455. #define DBGMCU_BASE           (APBPERIPH_BASE + 0x00015800UL)
  456.  
  457. /*!< AHB peripherals */
  458. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000UL)
  459. #define DMA1_Channel1_BASE    (DMA1_BASE + 0x00000008UL)
  460. #define DMA1_Channel2_BASE    (DMA1_BASE + 0x0000001CUL)
  461. #define DMA1_Channel3_BASE    (DMA1_BASE + 0x00000030UL)
  462. #define DMA1_Channel4_BASE    (DMA1_BASE + 0x00000044UL)
  463. #define DMA1_Channel5_BASE    (DMA1_BASE + 0x00000058UL)
  464.  
  465. #define RCC_BASE              (AHBPERIPH_BASE + 0x00001000UL)
  466. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000UL) /*!< FLASH registers base address */
  467. #define OB_BASE               0x1FFFF800UL       /*!< FLASH Option Bytes base address */
  468. #define FLASHSIZE_BASE        0x1FFFF7CCUL       /*!< FLASH Size register base address */
  469. #define UID_BASE              0x1FFFF7ACUL       /*!< Unique device ID register base address */
  470. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)
  471.  
  472. /*!< AHB2 peripherals */
  473. #define GPIOA_BASE            (AHB2PERIPH_BASE + 0x00000000UL)
  474. #define GPIOB_BASE            (AHB2PERIPH_BASE + 0x00000400UL)
  475. #define GPIOC_BASE            (AHB2PERIPH_BASE + 0x00000800UL)
  476. #define GPIOD_BASE            (AHB2PERIPH_BASE + 0x00000C00UL)
  477. #define GPIOF_BASE            (AHB2PERIPH_BASE + 0x00001400UL)
  478.  
  479. /**
  480.   * @}
  481.   */
  482.  
  483. /** @addtogroup Peripheral_declaration
  484.   * @{
  485.   */  
  486.  
  487. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  488. #define TIM14               ((TIM_TypeDef *) TIM14_BASE)
  489. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  490. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  491. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  492. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  493. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  494. #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
  495. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  496. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  497. #define ADC1_COMMON         ((ADC_Common_TypeDef *) ADC_BASE)
  498. #define ADC                 ((ADC_Common_TypeDef *) ADC_BASE) /* Kept for legacy purpose */
  499. #define TIM1                ((TIM_TypeDef *) TIM1_BASE)
  500. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  501. #define USART1              ((USART_TypeDef *) USART1_BASE)
  502. #define TIM16               ((TIM_TypeDef *) TIM16_BASE)
  503. #define TIM17               ((TIM_TypeDef *) TIM17_BASE)
  504. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  505. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  506. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  507. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  508. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  509. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  510. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  511. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  512. #define OB                  ((OB_TypeDef *) OB_BASE)
  513. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  514. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  515. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  516. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  517. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  518. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  519. #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
  520. /**
  521.   * @}
  522.   */
  523.  
  524. /** @addtogroup Exported_constants
  525.   * @{
  526.   */
  527.  
  528.   /** @addtogroup Peripheral_Registers_Bits_Definition
  529.   * @{
  530.   */
  531.  
  532. /******************************************************************************/
  533. /*                         Peripheral Registers Bits Definition               */
  534. /******************************************************************************/
  535.  
  536. /******************************************************************************/
  537. /*                                                                            */
  538. /*                      Analog to Digital Converter (ADC)                     */
  539. /*                                                                            */
  540. /******************************************************************************/
  541.  
  542. /*
  543.  * @brief Specific device feature definitions (not present on all devices in the STM32F0 serie)
  544.  */
  545. /* Note: No specific macro feature on this device */
  546.  
  547. /********************  Bits definition for ADC_ISR register  ******************/
  548. #define ADC_ISR_ADRDY_Pos         (0U)                                        
  549. #define ADC_ISR_ADRDY_Msk         (0x1UL << ADC_ISR_ADRDY_Pos)                  /*!< 0x00000001 */
  550. #define ADC_ISR_ADRDY             ADC_ISR_ADRDY_Msk                            /*!< ADC ready flag */
  551. #define ADC_ISR_EOSMP_Pos         (1U)                                        
  552. #define ADC_ISR_EOSMP_Msk         (0x1UL << ADC_ISR_EOSMP_Pos)                  /*!< 0x00000002 */
  553. #define ADC_ISR_EOSMP             ADC_ISR_EOSMP_Msk                            /*!< ADC group regular end of sampling flag */
  554. #define ADC_ISR_EOC_Pos           (2U)                                        
  555. #define ADC_ISR_EOC_Msk           (0x1UL << ADC_ISR_EOC_Pos)                    /*!< 0x00000004 */
  556. #define ADC_ISR_EOC               ADC_ISR_EOC_Msk                              /*!< ADC group regular end of unitary conversion flag */
  557. #define ADC_ISR_EOS_Pos           (3U)                                        
  558. #define ADC_ISR_EOS_Msk           (0x1UL << ADC_ISR_EOS_Pos)                    /*!< 0x00000008 */
  559. #define ADC_ISR_EOS               ADC_ISR_EOS_Msk                              /*!< ADC group regular end of sequence conversions flag */
  560. #define ADC_ISR_OVR_Pos           (4U)                                        
  561. #define ADC_ISR_OVR_Msk           (0x1UL << ADC_ISR_OVR_Pos)                    /*!< 0x00000010 */
  562. #define ADC_ISR_OVR               ADC_ISR_OVR_Msk                              /*!< ADC group regular overrun flag */
  563. #define ADC_ISR_AWD1_Pos          (7U)                                        
  564. #define ADC_ISR_AWD1_Msk          (0x1UL << ADC_ISR_AWD1_Pos)                   /*!< 0x00000080 */
  565. #define ADC_ISR_AWD1              ADC_ISR_AWD1_Msk                             /*!< ADC analog watchdog 1 flag */
  566.  
  567. /* Legacy defines */
  568. #define ADC_ISR_AWD             (ADC_ISR_AWD1)
  569. #define ADC_ISR_EOSEQ           (ADC_ISR_EOS)
  570.  
  571. /********************  Bits definition for ADC_IER register  ******************/
  572. #define ADC_IER_ADRDYIE_Pos       (0U)                                        
  573. #define ADC_IER_ADRDYIE_Msk       (0x1UL << ADC_IER_ADRDYIE_Pos)                /*!< 0x00000001 */
  574. #define ADC_IER_ADRDYIE           ADC_IER_ADRDYIE_Msk                          /*!< ADC ready interrupt */
  575. #define ADC_IER_EOSMPIE_Pos       (1U)                                        
  576. #define ADC_IER_EOSMPIE_Msk       (0x1UL << ADC_IER_EOSMPIE_Pos)                /*!< 0x00000002 */
  577. #define ADC_IER_EOSMPIE           ADC_IER_EOSMPIE_Msk                          /*!< ADC group regular end of sampling interrupt */
  578. #define ADC_IER_EOCIE_Pos         (2U)                                        
  579. #define ADC_IER_EOCIE_Msk         (0x1UL << ADC_IER_EOCIE_Pos)                  /*!< 0x00000004 */
  580. #define ADC_IER_EOCIE             ADC_IER_EOCIE_Msk                            /*!< ADC group regular end of unitary conversion interrupt */
  581. #define ADC_IER_EOSIE_Pos         (3U)                                        
  582. #define ADC_IER_EOSIE_Msk         (0x1UL << ADC_IER_EOSIE_Pos)                  /*!< 0x00000008 */
  583. #define ADC_IER_EOSIE             ADC_IER_EOSIE_Msk                            /*!< ADC group regular end of sequence conversions interrupt */
  584. #define ADC_IER_OVRIE_Pos         (4U)                                        
  585. #define ADC_IER_OVRIE_Msk         (0x1UL << ADC_IER_OVRIE_Pos)                  /*!< 0x00000010 */
  586. #define ADC_IER_OVRIE             ADC_IER_OVRIE_Msk                            /*!< ADC group regular overrun interrupt */
  587. #define ADC_IER_AWD1IE_Pos        (7U)                                        
  588. #define ADC_IER_AWD1IE_Msk        (0x1UL << ADC_IER_AWD1IE_Pos)                 /*!< 0x00000080 */
  589. #define ADC_IER_AWD1IE            ADC_IER_AWD1IE_Msk                           /*!< ADC analog watchdog 1 interrupt */
  590.  
  591. /* Legacy defines */
  592. #define ADC_IER_AWDIE           (ADC_IER_AWD1IE)
  593. #define ADC_IER_EOSEQIE         (ADC_IER_EOSIE)
  594.  
  595. /********************  Bits definition for ADC_CR register  *******************/
  596. #define ADC_CR_ADEN_Pos           (0U)                                        
  597. #define ADC_CR_ADEN_Msk           (0x1UL << ADC_CR_ADEN_Pos)                    /*!< 0x00000001 */
  598. #define ADC_CR_ADEN               ADC_CR_ADEN_Msk                              /*!< ADC enable */
  599. #define ADC_CR_ADDIS_Pos          (1U)                                        
  600. #define ADC_CR_ADDIS_Msk          (0x1UL << ADC_CR_ADDIS_Pos)                   /*!< 0x00000002 */
  601. #define ADC_CR_ADDIS              ADC_CR_ADDIS_Msk                             /*!< ADC disable */
  602. #define ADC_CR_ADSTART_Pos        (2U)                                        
  603. #define ADC_CR_ADSTART_Msk        (0x1UL << ADC_CR_ADSTART_Pos)                 /*!< 0x00000004 */
  604. #define ADC_CR_ADSTART            ADC_CR_ADSTART_Msk                           /*!< ADC group regular conversion start */
  605. #define ADC_CR_ADSTP_Pos          (4U)                                        
  606. #define ADC_CR_ADSTP_Msk          (0x1UL << ADC_CR_ADSTP_Pos)                   /*!< 0x00000010 */
  607. #define ADC_CR_ADSTP              ADC_CR_ADSTP_Msk                             /*!< ADC group regular conversion stop */
  608. #define ADC_CR_ADCAL_Pos          (31U)                                        
  609. #define ADC_CR_ADCAL_Msk          (0x1UL << ADC_CR_ADCAL_Pos)                   /*!< 0x80000000 */
  610. #define ADC_CR_ADCAL              ADC_CR_ADCAL_Msk                             /*!< ADC calibration */
  611.  
  612. /*******************  Bits definition for ADC_CFGR1 register  *****************/
  613. #define ADC_CFGR1_DMAEN_Pos       (0U)                                        
  614. #define ADC_CFGR1_DMAEN_Msk       (0x1UL << ADC_CFGR1_DMAEN_Pos)                /*!< 0x00000001 */
  615. #define ADC_CFGR1_DMAEN           ADC_CFGR1_DMAEN_Msk                          /*!< ADC DMA transfer enable */
  616. #define ADC_CFGR1_DMACFG_Pos      (1U)                                        
  617. #define ADC_CFGR1_DMACFG_Msk      (0x1UL << ADC_CFGR1_DMACFG_Pos)               /*!< 0x00000002 */
  618. #define ADC_CFGR1_DMACFG          ADC_CFGR1_DMACFG_Msk                         /*!< ADC DMA transfer configuration */
  619. #define ADC_CFGR1_SCANDIR_Pos     (2U)                                        
  620. #define ADC_CFGR1_SCANDIR_Msk     (0x1UL << ADC_CFGR1_SCANDIR_Pos)              /*!< 0x00000004 */
  621. #define ADC_CFGR1_SCANDIR         ADC_CFGR1_SCANDIR_Msk                        /*!< ADC group regular sequencer scan direction */
  622.  
  623. #define ADC_CFGR1_RES_Pos         (3U)                                        
  624. #define ADC_CFGR1_RES_Msk         (0x3UL << ADC_CFGR1_RES_Pos)                  /*!< 0x00000018 */
  625. #define ADC_CFGR1_RES             ADC_CFGR1_RES_Msk                            /*!< ADC data resolution */
  626. #define ADC_CFGR1_RES_0           (0x1UL << ADC_CFGR1_RES_Pos)                  /*!< 0x00000008 */
  627. #define ADC_CFGR1_RES_1           (0x2UL << ADC_CFGR1_RES_Pos)                  /*!< 0x00000010 */
  628.  
  629. #define ADC_CFGR1_ALIGN_Pos       (5U)                                        
  630. #define ADC_CFGR1_ALIGN_Msk       (0x1UL << ADC_CFGR1_ALIGN_Pos)                /*!< 0x00000020 */
  631. #define ADC_CFGR1_ALIGN           ADC_CFGR1_ALIGN_Msk                          /*!< ADC data alignement */
  632.  
  633. #define ADC_CFGR1_EXTSEL_Pos      (6U)                                        
  634. #define ADC_CFGR1_EXTSEL_Msk      (0x7UL << ADC_CFGR1_EXTSEL_Pos)               /*!< 0x000001C0 */
  635. #define ADC_CFGR1_EXTSEL          ADC_CFGR1_EXTSEL_Msk                         /*!< ADC group regular external trigger source */
  636. #define ADC_CFGR1_EXTSEL_0        (0x1UL << ADC_CFGR1_EXTSEL_Pos)               /*!< 0x00000040 */
  637. #define ADC_CFGR1_EXTSEL_1        (0x2UL << ADC_CFGR1_EXTSEL_Pos)               /*!< 0x00000080 */
  638. #define ADC_CFGR1_EXTSEL_2        (0x4UL << ADC_CFGR1_EXTSEL_Pos)               /*!< 0x00000100 */
  639.  
  640. #define ADC_CFGR1_EXTEN_Pos       (10U)                                        
  641. #define ADC_CFGR1_EXTEN_Msk       (0x3UL << ADC_CFGR1_EXTEN_Pos)                /*!< 0x00000C00 */
  642. #define ADC_CFGR1_EXTEN           ADC_CFGR1_EXTEN_Msk                          /*!< ADC group regular external trigger polarity */
  643. #define ADC_CFGR1_EXTEN_0         (0x1UL << ADC_CFGR1_EXTEN_Pos)                /*!< 0x00000400 */
  644. #define ADC_CFGR1_EXTEN_1         (0x2UL << ADC_CFGR1_EXTEN_Pos)                /*!< 0x00000800 */
  645.  
  646. #define ADC_CFGR1_OVRMOD_Pos      (12U)                                        
  647. #define ADC_CFGR1_OVRMOD_Msk      (0x1UL << ADC_CFGR1_OVRMOD_Pos)               /*!< 0x00001000 */
  648. #define ADC_CFGR1_OVRMOD          ADC_CFGR1_OVRMOD_Msk                         /*!< ADC group regular overrun configuration */
  649. #define ADC_CFGR1_CONT_Pos        (13U)                                        
  650. #define ADC_CFGR1_CONT_Msk        (0x1UL << ADC_CFGR1_CONT_Pos)                 /*!< 0x00002000 */
  651. #define ADC_CFGR1_CONT            ADC_CFGR1_CONT_Msk                           /*!< ADC group regular continuous conversion mode */
  652. #define ADC_CFGR1_WAIT_Pos        (14U)                                        
  653. #define ADC_CFGR1_WAIT_Msk        (0x1UL << ADC_CFGR1_WAIT_Pos)                 /*!< 0x00004000 */
  654. #define ADC_CFGR1_WAIT            ADC_CFGR1_WAIT_Msk                           /*!< ADC low power auto wait */
  655. #define ADC_CFGR1_AUTOFF_Pos      (15U)                                        
  656. #define ADC_CFGR1_AUTOFF_Msk      (0x1UL << ADC_CFGR1_AUTOFF_Pos)               /*!< 0x00008000 */
  657. #define ADC_CFGR1_AUTOFF          ADC_CFGR1_AUTOFF_Msk                         /*!< ADC low power auto power off */
  658. #define ADC_CFGR1_DISCEN_Pos      (16U)                                        
  659. #define ADC_CFGR1_DISCEN_Msk      (0x1UL << ADC_CFGR1_DISCEN_Pos)               /*!< 0x00010000 */
  660. #define ADC_CFGR1_DISCEN          ADC_CFGR1_DISCEN_Msk                         /*!< ADC group regular sequencer discontinuous mode */
  661.  
  662. #define ADC_CFGR1_AWD1SGL_Pos     (22U)                                        
  663. #define ADC_CFGR1_AWD1SGL_Msk     (0x1UL << ADC_CFGR1_AWD1SGL_Pos)              /*!< 0x00400000 */
  664. #define ADC_CFGR1_AWD1SGL         ADC_CFGR1_AWD1SGL_Msk                        /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  665. #define ADC_CFGR1_AWD1EN_Pos      (23U)                                        
  666. #define ADC_CFGR1_AWD1EN_Msk      (0x1UL << ADC_CFGR1_AWD1EN_Pos)               /*!< 0x00800000 */
  667. #define ADC_CFGR1_AWD1EN          ADC_CFGR1_AWD1EN_Msk                         /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  668.  
  669. #define ADC_CFGR1_AWD1CH_Pos      (26U)                                        
  670. #define ADC_CFGR1_AWD1CH_Msk      (0x1FUL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x7C000000 */
  671. #define ADC_CFGR1_AWD1CH          ADC_CFGR1_AWD1CH_Msk                         /*!< ADC analog watchdog 1 monitored channel selection */
  672. #define ADC_CFGR1_AWD1CH_0        (0x01UL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x04000000 */
  673. #define ADC_CFGR1_AWD1CH_1        (0x02UL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x08000000 */
  674. #define ADC_CFGR1_AWD1CH_2        (0x04UL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x10000000 */
  675. #define ADC_CFGR1_AWD1CH_3        (0x08UL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x20000000 */
  676. #define ADC_CFGR1_AWD1CH_4        (0x10UL << ADC_CFGR1_AWD1CH_Pos)              /*!< 0x40000000 */
  677.  
  678. /* Legacy defines */
  679. #define ADC_CFGR1_AUTDLY        (ADC_CFGR1_WAIT)
  680. #define ADC_CFGR1_AWDSGL        (ADC_CFGR1_AWD1SGL)
  681. #define ADC_CFGR1_AWDEN         (ADC_CFGR1_AWD1EN)
  682. #define ADC_CFGR1_AWDCH         (ADC_CFGR1_AWD1CH)
  683. #define ADC_CFGR1_AWDCH_0       (ADC_CFGR1_AWD1CH_0)
  684. #define ADC_CFGR1_AWDCH_1       (ADC_CFGR1_AWD1CH_1)
  685. #define ADC_CFGR1_AWDCH_2       (ADC_CFGR1_AWD1CH_2)
  686. #define ADC_CFGR1_AWDCH_3       (ADC_CFGR1_AWD1CH_3)
  687. #define ADC_CFGR1_AWDCH_4       (ADC_CFGR1_AWD1CH_4)
  688.  
  689. /*******************  Bits definition for ADC_CFGR2 register  *****************/
  690. #define ADC_CFGR2_CKMODE_Pos      (30U)                                        
  691. #define ADC_CFGR2_CKMODE_Msk      (0x3UL << ADC_CFGR2_CKMODE_Pos)               /*!< 0xC0000000 */
  692. #define ADC_CFGR2_CKMODE          ADC_CFGR2_CKMODE_Msk                         /*!< ADC clock source and prescaler (prescaler only for clock source synchronous) */
  693. #define ADC_CFGR2_CKMODE_1        (0x2UL << ADC_CFGR2_CKMODE_Pos)               /*!< 0x80000000 */
  694. #define ADC_CFGR2_CKMODE_0        (0x1UL << ADC_CFGR2_CKMODE_Pos)               /*!< 0x40000000 */
  695.  
  696. /* Legacy defines */
  697. #define  ADC_CFGR2_JITOFFDIV4   (ADC_CFGR2_CKMODE_1)   /*!< ADC clocked by PCLK div4 */
  698. #define  ADC_CFGR2_JITOFFDIV2   (ADC_CFGR2_CKMODE_0)   /*!< ADC clocked by PCLK div2 */
  699.  
  700. /******************  Bit definition for ADC_SMPR register  ********************/
  701. #define ADC_SMPR_SMP_Pos          (0U)                                        
  702. #define ADC_SMPR_SMP_Msk          (0x7UL << ADC_SMPR_SMP_Pos)                   /*!< 0x00000007 */
  703. #define ADC_SMPR_SMP              ADC_SMPR_SMP_Msk                             /*!< ADC group of channels sampling time 2 */
  704. #define ADC_SMPR_SMP_0            (0x1UL << ADC_SMPR_SMP_Pos)                   /*!< 0x00000001 */
  705. #define ADC_SMPR_SMP_1            (0x2UL << ADC_SMPR_SMP_Pos)                   /*!< 0x00000002 */
  706. #define ADC_SMPR_SMP_2            (0x4UL << ADC_SMPR_SMP_Pos)                   /*!< 0x00000004 */
  707.  
  708. /* Legacy defines */
  709. #define  ADC_SMPR1_SMPR         (ADC_SMPR_SMP)         /*!< SMP[2:0] bits (Sampling time selection) */
  710. #define  ADC_SMPR1_SMPR_0       (ADC_SMPR_SMP_0)       /*!< bit 0 */
  711. #define  ADC_SMPR1_SMPR_1       (ADC_SMPR_SMP_1)       /*!< bit 1 */
  712. #define  ADC_SMPR1_SMPR_2       (ADC_SMPR_SMP_2)       /*!< bit 2 */
  713.  
  714. /*******************  Bit definition for ADC_TR register  ********************/
  715. #define ADC_TR1_LT1_Pos           (0U)                                        
  716. #define ADC_TR1_LT1_Msk           (0xFFFUL << ADC_TR1_LT1_Pos)                  /*!< 0x00000FFF */
  717. #define ADC_TR1_LT1               ADC_TR1_LT1_Msk                              /*!< ADC analog watchdog 1 threshold low */
  718. #define ADC_TR1_LT1_0             (0x001UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000001 */
  719. #define ADC_TR1_LT1_1             (0x002UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000002 */
  720. #define ADC_TR1_LT1_2             (0x004UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000004 */
  721. #define ADC_TR1_LT1_3             (0x008UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000008 */
  722. #define ADC_TR1_LT1_4             (0x010UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000010 */
  723. #define ADC_TR1_LT1_5             (0x020UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000020 */
  724. #define ADC_TR1_LT1_6             (0x040UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000040 */
  725. #define ADC_TR1_LT1_7             (0x080UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000080 */
  726. #define ADC_TR1_LT1_8             (0x100UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000100 */
  727. #define ADC_TR1_LT1_9             (0x200UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000200 */
  728. #define ADC_TR1_LT1_10            (0x400UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000400 */
  729. #define ADC_TR1_LT1_11            (0x800UL << ADC_TR1_LT1_Pos)                  /*!< 0x00000800 */
  730.  
  731. #define ADC_TR1_HT1_Pos           (16U)                                        
  732. #define ADC_TR1_HT1_Msk           (0xFFFUL << ADC_TR1_HT1_Pos)                  /*!< 0x0FFF0000 */
  733. #define ADC_TR1_HT1               ADC_TR1_HT1_Msk                              /*!< ADC Analog watchdog 1 threshold high */
  734. #define ADC_TR1_HT1_0             (0x001UL << ADC_TR1_HT1_Pos)                  /*!< 0x00010000 */
  735. #define ADC_TR1_HT1_1             (0x002UL << ADC_TR1_HT1_Pos)                  /*!< 0x00020000 */
  736. #define ADC_TR1_HT1_2             (0x004UL << ADC_TR1_HT1_Pos)                  /*!< 0x00040000 */
  737. #define ADC_TR1_HT1_3             (0x008UL << ADC_TR1_HT1_Pos)                  /*!< 0x00080000 */
  738. #define ADC_TR1_HT1_4             (0x010UL << ADC_TR1_HT1_Pos)                  /*!< 0x00100000 */
  739. #define ADC_TR1_HT1_5             (0x020UL << ADC_TR1_HT1_Pos)                  /*!< 0x00200000 */
  740. #define ADC_TR1_HT1_6             (0x040UL << ADC_TR1_HT1_Pos)                  /*!< 0x00400000 */
  741. #define ADC_TR1_HT1_7             (0x080UL << ADC_TR1_HT1_Pos)                  /*!< 0x00800000 */
  742. #define ADC_TR1_HT1_8             (0x100UL << ADC_TR1_HT1_Pos)                  /*!< 0x01000000 */
  743. #define ADC_TR1_HT1_9             (0x200UL << ADC_TR1_HT1_Pos)                  /*!< 0x02000000 */
  744. #define ADC_TR1_HT1_10            (0x400UL << ADC_TR1_HT1_Pos)                  /*!< 0x04000000 */
  745. #define ADC_TR1_HT1_11            (0x800UL << ADC_TR1_HT1_Pos)                  /*!< 0x08000000 */
  746.  
  747. /* Legacy defines */
  748. #define  ADC_TR_HT              (ADC_TR1_HT1)
  749. #define  ADC_TR_LT              (ADC_TR1_LT1)
  750. #define  ADC_HTR_HT             (ADC_TR1_HT1)
  751. #define  ADC_LTR_LT             (ADC_TR1_LT1)
  752.  
  753. /******************  Bit definition for ADC_CHSELR register  ******************/
  754. #define ADC_CHSELR_CHSEL_Pos      (0U)                                        
  755. #define ADC_CHSELR_CHSEL_Msk      (0x7FFFFUL << ADC_CHSELR_CHSEL_Pos)           /*!< 0x0007FFFF */
  756. #define ADC_CHSELR_CHSEL          ADC_CHSELR_CHSEL_Msk                         /*!< ADC group regular sequencer channels, available when ADC_CFGR1_CHSELRMOD is reset */
  757. #define ADC_CHSELR_CHSEL18_Pos    (18U)                                        
  758. #define ADC_CHSELR_CHSEL18_Msk    (0x1UL << ADC_CHSELR_CHSEL18_Pos)             /*!< 0x00040000 */
  759. #define ADC_CHSELR_CHSEL18        ADC_CHSELR_CHSEL18_Msk                       /*!< ADC group regular sequencer channel 18, available when ADC_CFGR1_CHSELRMOD is reset */
  760. #define ADC_CHSELR_CHSEL17_Pos    (17U)                                        
  761. #define ADC_CHSELR_CHSEL17_Msk    (0x1UL << ADC_CHSELR_CHSEL17_Pos)             /*!< 0x00020000 */
  762. #define ADC_CHSELR_CHSEL17        ADC_CHSELR_CHSEL17_Msk                       /*!< ADC group regular sequencer channel 17, available when ADC_CFGR1_CHSELRMOD is reset */
  763. #define ADC_CHSELR_CHSEL16_Pos    (16U)                                        
  764. #define ADC_CHSELR_CHSEL16_Msk    (0x1UL << ADC_CHSELR_CHSEL16_Pos)             /*!< 0x00010000 */
  765. #define ADC_CHSELR_CHSEL16        ADC_CHSELR_CHSEL16_Msk                       /*!< ADC group regular sequencer channel 16, available when ADC_CFGR1_CHSELRMOD is reset */
  766. #define ADC_CHSELR_CHSEL15_Pos    (15U)                                        
  767. #define ADC_CHSELR_CHSEL15_Msk    (0x1UL << ADC_CHSELR_CHSEL15_Pos)             /*!< 0x00008000 */
  768. #define ADC_CHSELR_CHSEL15        ADC_CHSELR_CHSEL15_Msk                       /*!< ADC group regular sequencer channel 15, available when ADC_CFGR1_CHSELRMOD is reset */
  769. #define ADC_CHSELR_CHSEL14_Pos    (14U)                                        
  770. #define ADC_CHSELR_CHSEL14_Msk    (0x1UL << ADC_CHSELR_CHSEL14_Pos)             /*!< 0x00004000 */
  771. #define ADC_CHSELR_CHSEL14        ADC_CHSELR_CHSEL14_Msk                       /*!< ADC group regular sequencer channel 14, available when ADC_CFGR1_CHSELRMOD is reset */
  772. #define ADC_CHSELR_CHSEL13_Pos    (13U)                                        
  773. #define ADC_CHSELR_CHSEL13_Msk    (0x1UL << ADC_CHSELR_CHSEL13_Pos)             /*!< 0x00002000 */
  774. #define ADC_CHSELR_CHSEL13        ADC_CHSELR_CHSEL13_Msk                       /*!< ADC group regular sequencer channel 13, available when ADC_CFGR1_CHSELRMOD is reset */
  775. #define ADC_CHSELR_CHSEL12_Pos    (12U)                                        
  776. #define ADC_CHSELR_CHSEL12_Msk    (0x1UL << ADC_CHSELR_CHSEL12_Pos)             /*!< 0x00001000 */
  777. #define ADC_CHSELR_CHSEL12        ADC_CHSELR_CHSEL12_Msk                       /*!< ADC group regular sequencer channel 12, available when ADC_CFGR1_CHSELRMOD is reset */
  778. #define ADC_CHSELR_CHSEL11_Pos    (11U)                                        
  779. #define ADC_CHSELR_CHSEL11_Msk    (0x1UL << ADC_CHSELR_CHSEL11_Pos)             /*!< 0x00000800 */
  780. #define ADC_CHSELR_CHSEL11        ADC_CHSELR_CHSEL11_Msk                       /*!< ADC group regular sequencer channel 11, available when ADC_CFGR1_CHSELRMOD is reset */
  781. #define ADC_CHSELR_CHSEL10_Pos    (10U)                                        
  782. #define ADC_CHSELR_CHSEL10_Msk    (0x1UL << ADC_CHSELR_CHSEL10_Pos)             /*!< 0x00000400 */
  783. #define ADC_CHSELR_CHSEL10        ADC_CHSELR_CHSEL10_Msk                       /*!< ADC group regular sequencer channel 10, available when ADC_CFGR1_CHSELRMOD is reset */
  784. #define ADC_CHSELR_CHSEL9_Pos     (9U)                                        
  785. #define ADC_CHSELR_CHSEL9_Msk     (0x1UL << ADC_CHSELR_CHSEL9_Pos)              /*!< 0x00000200 */
  786. #define ADC_CHSELR_CHSEL9         ADC_CHSELR_CHSEL9_Msk                        /*!< ADC group regular sequencer channel 9, available when ADC_CFGR1_CHSELRMOD is reset */
  787. #define ADC_CHSELR_CHSEL8_Pos     (8U)                                        
  788. #define ADC_CHSELR_CHSEL8_Msk     (0x1UL << ADC_CHSELR_CHSEL8_Pos)              /*!< 0x00000100 */
  789. #define ADC_CHSELR_CHSEL8         ADC_CHSELR_CHSEL8_Msk                        /*!< ADC group regular sequencer channel 8, available when ADC_CFGR1_CHSELRMOD is reset */
  790. #define ADC_CHSELR_CHSEL7_Pos     (7U)                                        
  791. #define ADC_CHSELR_CHSEL7_Msk     (0x1UL << ADC_CHSELR_CHSEL7_Pos)              /*!< 0x00000080 */
  792. #define ADC_CHSELR_CHSEL7         ADC_CHSELR_CHSEL7_Msk                        /*!< ADC group regular sequencer channel 7, available when ADC_CFGR1_CHSELRMOD is reset */
  793. #define ADC_CHSELR_CHSEL6_Pos     (6U)                                        
  794. #define ADC_CHSELR_CHSEL6_Msk     (0x1UL << ADC_CHSELR_CHSEL6_Pos)              /*!< 0x00000040 */
  795. #define ADC_CHSELR_CHSEL6         ADC_CHSELR_CHSEL6_Msk                        /*!< ADC group regular sequencer channel 6, available when ADC_CFGR1_CHSELRMOD is reset */
  796. #define ADC_CHSELR_CHSEL5_Pos     (5U)                                        
  797. #define ADC_CHSELR_CHSEL5_Msk     (0x1UL << ADC_CHSELR_CHSEL5_Pos)              /*!< 0x00000020 */
  798. #define ADC_CHSELR_CHSEL5         ADC_CHSELR_CHSEL5_Msk                        /*!< ADC group regular sequencer channel 5, available when ADC_CFGR1_CHSELRMOD is reset */
  799. #define ADC_CHSELR_CHSEL4_Pos     (4U)                                        
  800. #define ADC_CHSELR_CHSEL4_Msk     (0x1UL << ADC_CHSELR_CHSEL4_Pos)              /*!< 0x00000010 */
  801. #define ADC_CHSELR_CHSEL4         ADC_CHSELR_CHSEL4_Msk                        /*!< ADC group regular sequencer channel 4, available when ADC_CFGR1_CHSELRMOD is reset */
  802. #define ADC_CHSELR_CHSEL3_Pos     (3U)                                        
  803. #define ADC_CHSELR_CHSEL3_Msk     (0x1UL << ADC_CHSELR_CHSEL3_Pos)              /*!< 0x00000008 */
  804. #define ADC_CHSELR_CHSEL3         ADC_CHSELR_CHSEL3_Msk                        /*!< ADC group regular sequencer channel 3, available when ADC_CFGR1_CHSELRMOD is reset */
  805. #define ADC_CHSELR_CHSEL2_Pos     (2U)                                        
  806. #define ADC_CHSELR_CHSEL2_Msk     (0x1UL << ADC_CHSELR_CHSEL2_Pos)              /*!< 0x00000004 */
  807. #define ADC_CHSELR_CHSEL2         ADC_CHSELR_CHSEL2_Msk                        /*!< ADC group regular sequencer channel 2, available when ADC_CFGR1_CHSELRMOD is reset */
  808. #define ADC_CHSELR_CHSEL1_Pos     (1U)                                        
  809. #define ADC_CHSELR_CHSEL1_Msk     (0x1UL << ADC_CHSELR_CHSEL1_Pos)              /*!< 0x00000002 */
  810. #define ADC_CHSELR_CHSEL1         ADC_CHSELR_CHSEL1_Msk                        /*!< ADC group regular sequencer channel 1, available when ADC_CFGR1_CHSELRMOD is reset */
  811. #define ADC_CHSELR_CHSEL0_Pos     (0U)                                        
  812. #define ADC_CHSELR_CHSEL0_Msk     (0x1UL << ADC_CHSELR_CHSEL0_Pos)              /*!< 0x00000001 */
  813. #define ADC_CHSELR_CHSEL0         ADC_CHSELR_CHSEL0_Msk                        /*!< ADC group regular sequencer channel 0, available when ADC_CFGR1_CHSELRMOD is reset */
  814.  
  815. /********************  Bit definition for ADC_DR register  ********************/
  816. #define ADC_DR_DATA_Pos           (0U)                                        
  817. #define ADC_DR_DATA_Msk           (0xFFFFUL << ADC_DR_DATA_Pos)                 /*!< 0x0000FFFF */
  818. #define ADC_DR_DATA               ADC_DR_DATA_Msk                              /*!< ADC group regular conversion data */
  819. #define ADC_DR_DATA_0             (0x0001UL << ADC_DR_DATA_Pos)                 /*!< 0x00000001 */
  820. #define ADC_DR_DATA_1             (0x0002UL << ADC_DR_DATA_Pos)                 /*!< 0x00000002 */
  821. #define ADC_DR_DATA_2             (0x0004UL << ADC_DR_DATA_Pos)                 /*!< 0x00000004 */
  822. #define ADC_DR_DATA_3             (0x0008UL << ADC_DR_DATA_Pos)                 /*!< 0x00000008 */
  823. #define ADC_DR_DATA_4             (0x0010UL << ADC_DR_DATA_Pos)                 /*!< 0x00000010 */
  824. #define ADC_DR_DATA_5             (0x0020UL << ADC_DR_DATA_Pos)                 /*!< 0x00000020 */
  825. #define ADC_DR_DATA_6             (0x0040UL << ADC_DR_DATA_Pos)                 /*!< 0x00000040 */
  826. #define ADC_DR_DATA_7             (0x0080UL << ADC_DR_DATA_Pos)                 /*!< 0x00000080 */
  827. #define ADC_DR_DATA_8             (0x0100UL << ADC_DR_DATA_Pos)                 /*!< 0x00000100 */
  828. #define ADC_DR_DATA_9             (0x0200UL << ADC_DR_DATA_Pos)                 /*!< 0x00000200 */
  829. #define ADC_DR_DATA_10            (0x0400UL << ADC_DR_DATA_Pos)                 /*!< 0x00000400 */
  830. #define ADC_DR_DATA_11            (0x0800UL << ADC_DR_DATA_Pos)                 /*!< 0x00000800 */
  831. #define ADC_DR_DATA_12            (0x1000UL << ADC_DR_DATA_Pos)                 /*!< 0x00001000 */
  832. #define ADC_DR_DATA_13            (0x2000UL << ADC_DR_DATA_Pos)                 /*!< 0x00002000 */
  833. #define ADC_DR_DATA_14            (0x4000UL << ADC_DR_DATA_Pos)                 /*!< 0x00004000 */
  834. #define ADC_DR_DATA_15            (0x8000UL << ADC_DR_DATA_Pos)                 /*!< 0x00008000 */
  835.  
  836. /*************************  ADC Common registers  *****************************/
  837. /*******************  Bit definition for ADC_CCR register  ********************/
  838. #define ADC_CCR_VREFEN_Pos        (22U)                                        
  839. #define ADC_CCR_VREFEN_Msk        (0x1UL << ADC_CCR_VREFEN_Pos)                 /*!< 0x00400000 */
  840. #define ADC_CCR_VREFEN            ADC_CCR_VREFEN_Msk                           /*!< ADC internal path to VrefInt enable */
  841. #define ADC_CCR_TSEN_Pos          (23U)                                        
  842. #define ADC_CCR_TSEN_Msk          (0x1UL << ADC_CCR_TSEN_Pos)                   /*!< 0x00800000 */
  843. #define ADC_CCR_TSEN              ADC_CCR_TSEN_Msk                             /*!< ADC internal path to temperature sensor enable */
  844.  
  845.  
  846. /******************************************************************************/
  847. /*                                                                            */
  848. /*                       CRC calculation unit (CRC)                           */
  849. /*                                                                            */
  850. /******************************************************************************/
  851. /*******************  Bit definition for CRC_DR register  *********************/
  852. #define CRC_DR_DR_Pos            (0U)                                          
  853. #define CRC_DR_DR_Msk            (0xFFFFFFFFUL << CRC_DR_DR_Pos)                /*!< 0xFFFFFFFF */
  854. #define CRC_DR_DR                CRC_DR_DR_Msk                                 /*!< Data register bits */
  855.  
  856. /*******************  Bit definition for CRC_IDR register  ********************/
  857. #define CRC_IDR_IDR              ((uint8_t)0xFFU)                              /*!< General-purpose 8-bit data register bits */
  858.  
  859. /********************  Bit definition for CRC_CR register  ********************/
  860. #define CRC_CR_RESET_Pos         (0U)                                          
  861. #define CRC_CR_RESET_Msk         (0x1UL << CRC_CR_RESET_Pos)                    /*!< 0x00000001 */
  862. #define CRC_CR_RESET             CRC_CR_RESET_Msk                              /*!< RESET the CRC computation unit bit */
  863. #define CRC_CR_REV_IN_Pos        (5U)                                          
  864. #define CRC_CR_REV_IN_Msk        (0x3UL << CRC_CR_REV_IN_Pos)                   /*!< 0x00000060 */
  865. #define CRC_CR_REV_IN            CRC_CR_REV_IN_Msk                             /*!< REV_IN Reverse Input Data bits */
  866. #define CRC_CR_REV_IN_0          (0x1UL << CRC_CR_REV_IN_Pos)                   /*!< 0x00000020 */
  867. #define CRC_CR_REV_IN_1          (0x2UL << CRC_CR_REV_IN_Pos)                   /*!< 0x00000040 */
  868. #define CRC_CR_REV_OUT_Pos       (7U)                                          
  869. #define CRC_CR_REV_OUT_Msk       (0x1UL << CRC_CR_REV_OUT_Pos)                  /*!< 0x00000080 */
  870. #define CRC_CR_REV_OUT           CRC_CR_REV_OUT_Msk                            /*!< REV_OUT Reverse Output Data bits */
  871.  
  872. /*******************  Bit definition for CRC_INIT register  *******************/
  873. #define CRC_INIT_INIT_Pos        (0U)                                          
  874. #define CRC_INIT_INIT_Msk        (0xFFFFFFFFUL << CRC_INIT_INIT_Pos)            /*!< 0xFFFFFFFF */
  875. #define CRC_INIT_INIT            CRC_INIT_INIT_Msk                             /*!< Initial CRC value bits */
  876.  
  877. /******************************************************************************/
  878. /*                                                                            */
  879. /*                           Debug MCU (DBGMCU)                               */
  880. /*                                                                            */
  881. /******************************************************************************/
  882.  
  883. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  884. #define DBGMCU_IDCODE_DEV_ID_Pos                     (0U)                      
  885. #define DBGMCU_IDCODE_DEV_ID_Msk                     (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  886. #define DBGMCU_IDCODE_DEV_ID                         DBGMCU_IDCODE_DEV_ID_Msk  /*!< Device Identifier */
  887.  
  888. #define DBGMCU_IDCODE_REV_ID_Pos                     (16U)                    
  889. #define DBGMCU_IDCODE_REV_ID_Msk                     (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  890. #define DBGMCU_IDCODE_REV_ID                         DBGMCU_IDCODE_REV_ID_Msk  /*!< REV_ID[15:0] bits (Revision Identifier) */
  891. #define DBGMCU_IDCODE_REV_ID_0                       (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  892. #define DBGMCU_IDCODE_REV_ID_1                       (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  893. #define DBGMCU_IDCODE_REV_ID_2                       (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  894. #define DBGMCU_IDCODE_REV_ID_3                       (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  895. #define DBGMCU_IDCODE_REV_ID_4                       (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  896. #define DBGMCU_IDCODE_REV_ID_5                       (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  897. #define DBGMCU_IDCODE_REV_ID_6                       (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  898. #define DBGMCU_IDCODE_REV_ID_7                       (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  899. #define DBGMCU_IDCODE_REV_ID_8                       (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  900. #define DBGMCU_IDCODE_REV_ID_9                       (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  901. #define DBGMCU_IDCODE_REV_ID_10                      (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  902. #define DBGMCU_IDCODE_REV_ID_11                      (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  903. #define DBGMCU_IDCODE_REV_ID_12                      (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  904. #define DBGMCU_IDCODE_REV_ID_13                      (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  905. #define DBGMCU_IDCODE_REV_ID_14                      (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  906. #define DBGMCU_IDCODE_REV_ID_15                      (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  907.  
  908. /******************  Bit definition for DBGMCU_CR register  *******************/
  909. #define DBGMCU_CR_DBG_STOP_Pos                       (1U)                      
  910. #define DBGMCU_CR_DBG_STOP_Msk                       (0x1UL << DBGMCU_CR_DBG_STOP_Pos) /*!< 0x00000002 */
  911. #define DBGMCU_CR_DBG_STOP                           DBGMCU_CR_DBG_STOP_Msk    /*!< Debug Stop Mode */
  912. #define DBGMCU_CR_DBG_STANDBY_Pos                    (2U)                      
  913. #define DBGMCU_CR_DBG_STANDBY_Msk                    (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  914. #define DBGMCU_CR_DBG_STANDBY                        DBGMCU_CR_DBG_STANDBY_Msk /*!< Debug Standby mode */
  915.  
  916. /******************  Bit definition for DBGMCU_APB1_FZ register  **************/
  917. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos             (1U)                      
  918. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk             (0x1UL << DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos) /*!< 0x00000002 */
  919. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP                 DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk /*!< TIM3 counter stopped when core is halted */
  920. #define DBGMCU_APB1_FZ_DBG_TIM14_STOP_Pos            (8U)                      
  921. #define DBGMCU_APB1_FZ_DBG_TIM14_STOP_Msk            (0x1UL << DBGMCU_APB1_FZ_DBG_TIM14_STOP_Pos) /*!< 0x00000100 */
  922. #define DBGMCU_APB1_FZ_DBG_TIM14_STOP                DBGMCU_APB1_FZ_DBG_TIM14_STOP_Msk /*!< TIM14 counter stopped when core is halted */
  923. #define DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos              (10U)                    
  924. #define DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk              (0x1UL << DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos) /*!< 0x00000400 */
  925. #define DBGMCU_APB1_FZ_DBG_RTC_STOP                  DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk /*!< RTC Calendar frozen when core is halted */
  926. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos             (11U)                    
  927. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk             (0x1UL << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos) /*!< 0x00000800 */
  928. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP                 DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk /*!< Debug Window Watchdog stopped when Core is halted */
  929. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos             (12U)                    
  930. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk             (0x1UL << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos) /*!< 0x00001000 */
  931. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP                 DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk /*!< Debug Independent Watchdog stopped when Core is halted */
  932. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos    (21U)                    
  933. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk    (0x1UL << DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00200000 */
  934. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT        DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< I2C1 SMBUS timeout mode stopped when Core is halted */
  935.  
  936. /******************  Bit definition for DBGMCU_APB2_FZ register  **************/
  937. #define DBGMCU_APB2_FZ_DBG_TIM1_STOP_Pos             (11U)                    
  938. #define DBGMCU_APB2_FZ_DBG_TIM1_STOP_Msk             (0x1UL << DBGMCU_APB2_FZ_DBG_TIM1_STOP_Pos) /*!< 0x00000800 */
  939. #define DBGMCU_APB2_FZ_DBG_TIM1_STOP                 DBGMCU_APB2_FZ_DBG_TIM1_STOP_Msk /*!< TIM1 counter stopped when core is halted */
  940. #define DBGMCU_APB2_FZ_DBG_TIM16_STOP_Pos            (17U)                    
  941. #define DBGMCU_APB2_FZ_DBG_TIM16_STOP_Msk            (0x1UL << DBGMCU_APB2_FZ_DBG_TIM16_STOP_Pos) /*!< 0x00020000 */
  942. #define DBGMCU_APB2_FZ_DBG_TIM16_STOP                DBGMCU_APB2_FZ_DBG_TIM16_STOP_Msk /*!< TIM16 counter stopped when core is halted */
  943. #define DBGMCU_APB2_FZ_DBG_TIM17_STOP_Pos            (18U)                    
  944. #define DBGMCU_APB2_FZ_DBG_TIM17_STOP_Msk            (0x1UL << DBGMCU_APB2_FZ_DBG_TIM17_STOP_Pos) /*!< 0x00040000 */
  945. #define DBGMCU_APB2_FZ_DBG_TIM17_STOP                DBGMCU_APB2_FZ_DBG_TIM17_STOP_Msk /*!< TIM17 counter stopped when core is halted */
  946.  
  947. /******************************************************************************/
  948. /*                                                                            */
  949. /*                           DMA Controller (DMA)                             */
  950. /*                                                                            */
  951. /******************************************************************************/
  952. /*******************  Bit definition for DMA_ISR register  ********************/
  953. #define DMA_ISR_GIF1_Pos       (0U)                                            
  954. #define DMA_ISR_GIF1_Msk       (0x1UL << DMA_ISR_GIF1_Pos)                      /*!< 0x00000001 */
  955. #define DMA_ISR_GIF1           DMA_ISR_GIF1_Msk                                /*!< Channel 1 Global interrupt flag    */
  956. #define DMA_ISR_TCIF1_Pos      (1U)                                            
  957. #define DMA_ISR_TCIF1_Msk      (0x1UL << DMA_ISR_TCIF1_Pos)                     /*!< 0x00000002 */
  958. #define DMA_ISR_TCIF1          DMA_ISR_TCIF1_Msk                               /*!< Channel 1 Transfer Complete flag   */
  959. #define DMA_ISR_HTIF1_Pos      (2U)                                            
  960. #define DMA_ISR_HTIF1_Msk      (0x1UL << DMA_ISR_HTIF1_Pos)                     /*!< 0x00000004 */
  961. #define DMA_ISR_HTIF1          DMA_ISR_HTIF1_Msk                               /*!< Channel 1 Half Transfer flag       */
  962. #define DMA_ISR_TEIF1_Pos      (3U)                                            
  963. #define DMA_ISR_TEIF1_Msk      (0x1UL << DMA_ISR_TEIF1_Pos)                     /*!< 0x00000008 */
  964. #define DMA_ISR_TEIF1          DMA_ISR_TEIF1_Msk                               /*!< Channel 1 Transfer Error flag      */
  965. #define DMA_ISR_GIF2_Pos       (4U)                                            
  966. #define DMA_ISR_GIF2_Msk       (0x1UL << DMA_ISR_GIF2_Pos)                      /*!< 0x00000010 */
  967. #define DMA_ISR_GIF2           DMA_ISR_GIF2_Msk                                /*!< Channel 2 Global interrupt flag    */
  968. #define DMA_ISR_TCIF2_Pos      (5U)                                            
  969. #define DMA_ISR_TCIF2_Msk      (0x1UL << DMA_ISR_TCIF2_Pos)                     /*!< 0x00000020 */
  970. #define DMA_ISR_TCIF2          DMA_ISR_TCIF2_Msk                               /*!< Channel 2 Transfer Complete flag   */
  971. #define DMA_ISR_HTIF2_Pos      (6U)                                            
  972. #define DMA_ISR_HTIF2_Msk      (0x1UL << DMA_ISR_HTIF2_Pos)                     /*!< 0x00000040 */
  973. #define DMA_ISR_HTIF2          DMA_ISR_HTIF2_Msk                               /*!< Channel 2 Half Transfer flag       */
  974. #define DMA_ISR_TEIF2_Pos      (7U)                                            
  975. #define DMA_ISR_TEIF2_Msk      (0x1UL << DMA_ISR_TEIF2_Pos)                     /*!< 0x00000080 */
  976. #define DMA_ISR_TEIF2          DMA_ISR_TEIF2_Msk                               /*!< Channel 2 Transfer Error flag      */
  977. #define DMA_ISR_GIF3_Pos       (8U)                                            
  978. #define DMA_ISR_GIF3_Msk       (0x1UL << DMA_ISR_GIF3_Pos)                      /*!< 0x00000100 */
  979. #define DMA_ISR_GIF3           DMA_ISR_GIF3_Msk                                /*!< Channel 3 Global interrupt flag    */
  980. #define DMA_ISR_TCIF3_Pos      (9U)                                            
  981. #define DMA_ISR_TCIF3_Msk      (0x1UL << DMA_ISR_TCIF3_Pos)                     /*!< 0x00000200 */
  982. #define DMA_ISR_TCIF3          DMA_ISR_TCIF3_Msk                               /*!< Channel 3 Transfer Complete flag   */
  983. #define DMA_ISR_HTIF3_Pos      (10U)                                          
  984. #define DMA_ISR_HTIF3_Msk      (0x1UL << DMA_ISR_HTIF3_Pos)                     /*!< 0x00000400 */
  985. #define DMA_ISR_HTIF3          DMA_ISR_HTIF3_Msk                               /*!< Channel 3 Half Transfer flag       */
  986. #define DMA_ISR_TEIF3_Pos      (11U)                                          
  987. #define DMA_ISR_TEIF3_Msk      (0x1UL << DMA_ISR_TEIF3_Pos)                     /*!< 0x00000800 */
  988. #define DMA_ISR_TEIF3          DMA_ISR_TEIF3_Msk                               /*!< Channel 3 Transfer Error flag      */
  989. #define DMA_ISR_GIF4_Pos       (12U)                                          
  990. #define DMA_ISR_GIF4_Msk       (0x1UL << DMA_ISR_GIF4_Pos)                      /*!< 0x00001000 */
  991. #define DMA_ISR_GIF4           DMA_ISR_GIF4_Msk                                /*!< Channel 4 Global interrupt flag    */
  992. #define DMA_ISR_TCIF4_Pos      (13U)                                          
  993. #define DMA_ISR_TCIF4_Msk      (0x1UL << DMA_ISR_TCIF4_Pos)                     /*!< 0x00002000 */
  994. #define DMA_ISR_TCIF4          DMA_ISR_TCIF4_Msk                               /*!< Channel 4 Transfer Complete flag   */
  995. #define DMA_ISR_HTIF4_Pos      (14U)                                          
  996. #define DMA_ISR_HTIF4_Msk      (0x1UL << DMA_ISR_HTIF4_Pos)                     /*!< 0x00004000 */
  997. #define DMA_ISR_HTIF4          DMA_ISR_HTIF4_Msk                               /*!< Channel 4 Half Transfer flag       */
  998. #define DMA_ISR_TEIF4_Pos      (15U)                                          
  999. #define DMA_ISR_TEIF4_Msk      (0x1UL << DMA_ISR_TEIF4_Pos)                     /*!< 0x00008000 */
  1000. #define DMA_ISR_TEIF4          DMA_ISR_TEIF4_Msk                               /*!< Channel 4 Transfer Error flag      */
  1001. #define DMA_ISR_GIF5_Pos       (16U)                                          
  1002. #define DMA_ISR_GIF5_Msk       (0x1UL << DMA_ISR_GIF5_Pos)                      /*!< 0x00010000 */
  1003. #define DMA_ISR_GIF5           DMA_ISR_GIF5_Msk                                /*!< Channel 5 Global interrupt flag    */
  1004. #define DMA_ISR_TCIF5_Pos      (17U)                                          
  1005. #define DMA_ISR_TCIF5_Msk      (0x1UL << DMA_ISR_TCIF5_Pos)                     /*!< 0x00020000 */
  1006. #define DMA_ISR_TCIF5          DMA_ISR_TCIF5_Msk                               /*!< Channel 5 Transfer Complete flag   */
  1007. #define DMA_ISR_HTIF5_Pos      (18U)                                          
  1008. #define DMA_ISR_HTIF5_Msk      (0x1UL << DMA_ISR_HTIF5_Pos)                     /*!< 0x00040000 */
  1009. #define DMA_ISR_HTIF5          DMA_ISR_HTIF5_Msk                               /*!< Channel 5 Half Transfer flag       */
  1010. #define DMA_ISR_TEIF5_Pos      (19U)                                          
  1011. #define DMA_ISR_TEIF5_Msk      (0x1UL << DMA_ISR_TEIF5_Pos)                     /*!< 0x00080000 */
  1012. #define DMA_ISR_TEIF5          DMA_ISR_TEIF5_Msk                               /*!< Channel 5 Transfer Error flag      */
  1013.  
  1014. /*******************  Bit definition for DMA_IFCR register  *******************/
  1015. #define DMA_IFCR_CGIF1_Pos     (0U)                                            
  1016. #define DMA_IFCR_CGIF1_Msk     (0x1UL << DMA_IFCR_CGIF1_Pos)                    /*!< 0x00000001 */
  1017. #define DMA_IFCR_CGIF1         DMA_IFCR_CGIF1_Msk                              /*!< Channel 1 Global interrupt clear    */
  1018. #define DMA_IFCR_CTCIF1_Pos    (1U)                                            
  1019. #define DMA_IFCR_CTCIF1_Msk    (0x1UL << DMA_IFCR_CTCIF1_Pos)                   /*!< 0x00000002 */
  1020. #define DMA_IFCR_CTCIF1        DMA_IFCR_CTCIF1_Msk                             /*!< Channel 1 Transfer Complete clear   */
  1021. #define DMA_IFCR_CHTIF1_Pos    (2U)                                            
  1022. #define DMA_IFCR_CHTIF1_Msk    (0x1UL << DMA_IFCR_CHTIF1_Pos)                   /*!< 0x00000004 */
  1023. #define DMA_IFCR_CHTIF1        DMA_IFCR_CHTIF1_Msk                             /*!< Channel 1 Half Transfer clear       */
  1024. #define DMA_IFCR_CTEIF1_Pos    (3U)                                            
  1025. #define DMA_IFCR_CTEIF1_Msk    (0x1UL << DMA_IFCR_CTEIF1_Pos)                   /*!< 0x00000008 */
  1026. #define DMA_IFCR_CTEIF1        DMA_IFCR_CTEIF1_Msk                             /*!< Channel 1 Transfer Error clear      */
  1027. #define DMA_IFCR_CGIF2_Pos     (4U)                                            
  1028. #define DMA_IFCR_CGIF2_Msk     (0x1UL << DMA_IFCR_CGIF2_Pos)                    /*!< 0x00000010 */
  1029. #define DMA_IFCR_CGIF2         DMA_IFCR_CGIF2_Msk                              /*!< Channel 2 Global interrupt clear    */
  1030. #define DMA_IFCR_CTCIF2_Pos    (5U)                                            
  1031. #define DMA_IFCR_CTCIF2_Msk    (0x1UL << DMA_IFCR_CTCIF2_Pos)                   /*!< 0x00000020 */
  1032. #define DMA_IFCR_CTCIF2        DMA_IFCR_CTCIF2_Msk                             /*!< Channel 2 Transfer Complete clear   */
  1033. #define DMA_IFCR_CHTIF2_Pos    (6U)                                            
  1034. #define DMA_IFCR_CHTIF2_Msk    (0x1UL << DMA_IFCR_CHTIF2_Pos)                   /*!< 0x00000040 */
  1035. #define DMA_IFCR_CHTIF2        DMA_IFCR_CHTIF2_Msk                             /*!< Channel 2 Half Transfer clear       */
  1036. #define DMA_IFCR_CTEIF2_Pos    (7U)                                            
  1037. #define DMA_IFCR_CTEIF2_Msk    (0x1UL << DMA_IFCR_CTEIF2_Pos)                   /*!< 0x00000080 */
  1038. #define DMA_IFCR_CTEIF2        DMA_IFCR_CTEIF2_Msk                             /*!< Channel 2 Transfer Error clear      */
  1039. #define DMA_IFCR_CGIF3_Pos     (8U)                                            
  1040. #define DMA_IFCR_CGIF3_Msk     (0x1UL << DMA_IFCR_CGIF3_Pos)                    /*!< 0x00000100 */
  1041. #define DMA_IFCR_CGIF3         DMA_IFCR_CGIF3_Msk                              /*!< Channel 3 Global interrupt clear    */
  1042. #define DMA_IFCR_CTCIF3_Pos    (9U)                                            
  1043. #define DMA_IFCR_CTCIF3_Msk    (0x1UL << DMA_IFCR_CTCIF3_Pos)                   /*!< 0x00000200 */
  1044. #define DMA_IFCR_CTCIF3        DMA_IFCR_CTCIF3_Msk                             /*!< Channel 3 Transfer Complete clear   */
  1045. #define DMA_IFCR_CHTIF3_Pos    (10U)                                          
  1046. #define DMA_IFCR_CHTIF3_Msk    (0x1UL << DMA_IFCR_CHTIF3_Pos)                   /*!< 0x00000400 */
  1047. #define DMA_IFCR_CHTIF3        DMA_IFCR_CHTIF3_Msk                             /*!< Channel 3 Half Transfer clear       */
  1048. #define DMA_IFCR_CTEIF3_Pos    (11U)                                          
  1049. #define DMA_IFCR_CTEIF3_Msk    (0x1UL << DMA_IFCR_CTEIF3_Pos)                   /*!< 0x00000800 */
  1050. #define DMA_IFCR_CTEIF3        DMA_IFCR_CTEIF3_Msk                             /*!< Channel 3 Transfer Error clear      */
  1051. #define DMA_IFCR_CGIF4_Pos     (12U)                                          
  1052. #define DMA_IFCR_CGIF4_Msk     (0x1UL << DMA_IFCR_CGIF4_Pos)                    /*!< 0x00001000 */
  1053. #define DMA_IFCR_CGIF4         DMA_IFCR_CGIF4_Msk                              /*!< Channel 4 Global interrupt clear    */
  1054. #define DMA_IFCR_CTCIF4_Pos    (13U)                                          
  1055. #define DMA_IFCR_CTCIF4_Msk    (0x1UL << DMA_IFCR_CTCIF4_Pos)                   /*!< 0x00002000 */
  1056. #define DMA_IFCR_CTCIF4        DMA_IFCR_CTCIF4_Msk                             /*!< Channel 4 Transfer Complete clear   */
  1057. #define DMA_IFCR_CHTIF4_Pos    (14U)                                          
  1058. #define DMA_IFCR_CHTIF4_Msk    (0x1UL << DMA_IFCR_CHTIF4_Pos)                   /*!< 0x00004000 */
  1059. #define DMA_IFCR_CHTIF4        DMA_IFCR_CHTIF4_Msk                             /*!< Channel 4 Half Transfer clear       */
  1060. #define DMA_IFCR_CTEIF4_Pos    (15U)                                          
  1061. #define DMA_IFCR_CTEIF4_Msk    (0x1UL << DMA_IFCR_CTEIF4_Pos)                   /*!< 0x00008000 */
  1062. #define DMA_IFCR_CTEIF4        DMA_IFCR_CTEIF4_Msk                             /*!< Channel 4 Transfer Error clear      */
  1063. #define DMA_IFCR_CGIF5_Pos     (16U)                                          
  1064. #define DMA_IFCR_CGIF5_Msk     (0x1UL << DMA_IFCR_CGIF5_Pos)                    /*!< 0x00010000 */
  1065. #define DMA_IFCR_CGIF5         DMA_IFCR_CGIF5_Msk                              /*!< Channel 5 Global interrupt clear    */
  1066. #define DMA_IFCR_CTCIF5_Pos    (17U)                                          
  1067. #define DMA_IFCR_CTCIF5_Msk    (0x1UL << DMA_IFCR_CTCIF5_Pos)                   /*!< 0x00020000 */
  1068. #define DMA_IFCR_CTCIF5        DMA_IFCR_CTCIF5_Msk                             /*!< Channel 5 Transfer Complete clear   */
  1069. #define DMA_IFCR_CHTIF5_Pos    (18U)                                          
  1070. #define DMA_IFCR_CHTIF5_Msk    (0x1UL << DMA_IFCR_CHTIF5_Pos)                   /*!< 0x00040000 */
  1071. #define DMA_IFCR_CHTIF5        DMA_IFCR_CHTIF5_Msk                             /*!< Channel 5 Half Transfer clear       */
  1072. #define DMA_IFCR_CTEIF5_Pos    (19U)                                          
  1073. #define DMA_IFCR_CTEIF5_Msk    (0x1UL << DMA_IFCR_CTEIF5_Pos)                   /*!< 0x00080000 */
  1074. #define DMA_IFCR_CTEIF5        DMA_IFCR_CTEIF5_Msk                             /*!< Channel 5 Transfer Error clear      */
  1075.  
  1076. /*******************  Bit definition for DMA_CCR register  ********************/
  1077. #define DMA_CCR_EN_Pos         (0U)                                            
  1078. #define DMA_CCR_EN_Msk         (0x1UL << DMA_CCR_EN_Pos)                        /*!< 0x00000001 */
  1079. #define DMA_CCR_EN             DMA_CCR_EN_Msk                                  /*!< Channel enable                      */
  1080. #define DMA_CCR_TCIE_Pos       (1U)                                            
  1081. #define DMA_CCR_TCIE_Msk       (0x1UL << DMA_CCR_TCIE_Pos)                      /*!< 0x00000002 */
  1082. #define DMA_CCR_TCIE           DMA_CCR_TCIE_Msk                                /*!< Transfer complete interrupt enable  */
  1083. #define DMA_CCR_HTIE_Pos       (2U)                                            
  1084. #define DMA_CCR_HTIE_Msk       (0x1UL << DMA_CCR_HTIE_Pos)                      /*!< 0x00000004 */
  1085. #define DMA_CCR_HTIE           DMA_CCR_HTIE_Msk                                /*!< Half Transfer interrupt enable      */
  1086. #define DMA_CCR_TEIE_Pos       (3U)                                            
  1087. #define DMA_CCR_TEIE_Msk       (0x1UL << DMA_CCR_TEIE_Pos)                      /*!< 0x00000008 */
  1088. #define DMA_CCR_TEIE           DMA_CCR_TEIE_Msk                                /*!< Transfer error interrupt enable     */
  1089. #define DMA_CCR_DIR_Pos        (4U)                                            
  1090. #define DMA_CCR_DIR_Msk        (0x1UL << DMA_CCR_DIR_Pos)                       /*!< 0x00000010 */
  1091. #define DMA_CCR_DIR            DMA_CCR_DIR_Msk                                 /*!< Data transfer direction             */
  1092. #define DMA_CCR_CIRC_Pos       (5U)                                            
  1093. #define DMA_CCR_CIRC_Msk       (0x1UL << DMA_CCR_CIRC_Pos)                      /*!< 0x00000020 */
  1094. #define DMA_CCR_CIRC           DMA_CCR_CIRC_Msk                                /*!< Circular mode                       */
  1095. #define DMA_CCR_PINC_Pos       (6U)                                            
  1096. #define DMA_CCR_PINC_Msk       (0x1UL << DMA_CCR_PINC_Pos)                      /*!< 0x00000040 */
  1097. #define DMA_CCR_PINC           DMA_CCR_PINC_Msk                                /*!< Peripheral increment mode           */
  1098. #define DMA_CCR_MINC_Pos       (7U)                                            
  1099. #define DMA_CCR_MINC_Msk       (0x1UL << DMA_CCR_MINC_Pos)                      /*!< 0x00000080 */
  1100. #define DMA_CCR_MINC           DMA_CCR_MINC_Msk                                /*!< Memory increment mode               */
  1101.  
  1102. #define DMA_CCR_PSIZE_Pos      (8U)                                            
  1103. #define DMA_CCR_PSIZE_Msk      (0x3UL << DMA_CCR_PSIZE_Pos)                     /*!< 0x00000300 */
  1104. #define DMA_CCR_PSIZE          DMA_CCR_PSIZE_Msk                               /*!< PSIZE[1:0] bits (Peripheral size)   */
  1105. #define DMA_CCR_PSIZE_0        (0x1UL << DMA_CCR_PSIZE_Pos)                     /*!< 0x00000100 */
  1106. #define DMA_CCR_PSIZE_1        (0x2UL << DMA_CCR_PSIZE_Pos)                     /*!< 0x00000200 */
  1107.  
  1108. #define DMA_CCR_MSIZE_Pos      (10U)                                          
  1109. #define DMA_CCR_MSIZE_Msk      (0x3UL << DMA_CCR_MSIZE_Pos)                     /*!< 0x00000C00 */
  1110. #define DMA_CCR_MSIZE          DMA_CCR_MSIZE_Msk                               /*!< MSIZE[1:0] bits (Memory size)       */
  1111. #define DMA_CCR_MSIZE_0        (0x1UL << DMA_CCR_MSIZE_Pos)                     /*!< 0x00000400 */
  1112. #define DMA_CCR_MSIZE_1        (0x2UL << DMA_CCR_MSIZE_Pos)                     /*!< 0x00000800 */
  1113.  
  1114. #define DMA_CCR_PL_Pos         (12U)                                          
  1115. #define DMA_CCR_PL_Msk         (0x3UL << DMA_CCR_PL_Pos)                        /*!< 0x00003000 */
  1116. #define DMA_CCR_PL             DMA_CCR_PL_Msk                                  /*!< PL[1:0] bits(Channel Priority level)*/
  1117. #define DMA_CCR_PL_0           (0x1UL << DMA_CCR_PL_Pos)                        /*!< 0x00001000 */
  1118. #define DMA_CCR_PL_1           (0x2UL << DMA_CCR_PL_Pos)                        /*!< 0x00002000 */
  1119.  
  1120. #define DMA_CCR_MEM2MEM_Pos    (14U)                                          
  1121. #define DMA_CCR_MEM2MEM_Msk    (0x1UL << DMA_CCR_MEM2MEM_Pos)                   /*!< 0x00004000 */
  1122. #define DMA_CCR_MEM2MEM        DMA_CCR_MEM2MEM_Msk                             /*!< Memory to memory mode               */
  1123.  
  1124. /******************  Bit definition for DMA_CNDTR register  *******************/
  1125. #define DMA_CNDTR_NDT_Pos      (0U)                                            
  1126. #define DMA_CNDTR_NDT_Msk      (0xFFFFUL << DMA_CNDTR_NDT_Pos)                  /*!< 0x0000FFFF */
  1127. #define DMA_CNDTR_NDT          DMA_CNDTR_NDT_Msk                               /*!< Number of data to Transfer          */
  1128.  
  1129. /******************  Bit definition for DMA_CPAR register  ********************/
  1130. #define DMA_CPAR_PA_Pos        (0U)                                            
  1131. #define DMA_CPAR_PA_Msk        (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)                /*!< 0xFFFFFFFF */
  1132. #define DMA_CPAR_PA            DMA_CPAR_PA_Msk                                 /*!< Peripheral Address                  */
  1133.  
  1134. /******************  Bit definition for DMA_CMAR register  ********************/
  1135. #define DMA_CMAR_MA_Pos        (0U)                                            
  1136. #define DMA_CMAR_MA_Msk        (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)                /*!< 0xFFFFFFFF */
  1137. #define DMA_CMAR_MA            DMA_CMAR_MA_Msk                                 /*!< Memory Address                      */
  1138.  
  1139. /******************************************************************************/
  1140. /*                                                                            */
  1141. /*                 External Interrupt/Event Controller (EXTI)                 */
  1142. /*                                                                            */
  1143. /******************************************************************************/
  1144. /*******************  Bit definition for EXTI_IMR register  *******************/
  1145. #define EXTI_IMR_MR0_Pos          (0U)                                        
  1146. #define EXTI_IMR_MR0_Msk          (0x1UL << EXTI_IMR_MR0_Pos)                   /*!< 0x00000001 */
  1147. #define EXTI_IMR_MR0              EXTI_IMR_MR0_Msk                             /*!< Interrupt Mask on line 0  */
  1148. #define EXTI_IMR_MR1_Pos          (1U)                                        
  1149. #define EXTI_IMR_MR1_Msk          (0x1UL << EXTI_IMR_MR1_Pos)                   /*!< 0x00000002 */
  1150. #define EXTI_IMR_MR1              EXTI_IMR_MR1_Msk                             /*!< Interrupt Mask on line 1  */
  1151. #define EXTI_IMR_MR2_Pos          (2U)                                        
  1152. #define EXTI_IMR_MR2_Msk          (0x1UL << EXTI_IMR_MR2_Pos)                   /*!< 0x00000004 */
  1153. #define EXTI_IMR_MR2              EXTI_IMR_MR2_Msk                             /*!< Interrupt Mask on line 2  */
  1154. #define EXTI_IMR_MR3_Pos          (3U)                                        
  1155. #define EXTI_IMR_MR3_Msk          (0x1UL << EXTI_IMR_MR3_Pos)                   /*!< 0x00000008 */
  1156. #define EXTI_IMR_MR3              EXTI_IMR_MR3_Msk                             /*!< Interrupt Mask on line 3  */
  1157. #define EXTI_IMR_MR4_Pos          (4U)                                        
  1158. #define EXTI_IMR_MR4_Msk          (0x1UL << EXTI_IMR_MR4_Pos)                   /*!< 0x00000010 */
  1159. #define EXTI_IMR_MR4              EXTI_IMR_MR4_Msk                             /*!< Interrupt Mask on line 4  */
  1160. #define EXTI_IMR_MR5_Pos          (5U)                                        
  1161. #define EXTI_IMR_MR5_Msk          (0x1UL << EXTI_IMR_MR5_Pos)                   /*!< 0x00000020 */
  1162. #define EXTI_IMR_MR5              EXTI_IMR_MR5_Msk                             /*!< Interrupt Mask on line 5  */
  1163. #define EXTI_IMR_MR6_Pos          (6U)                                        
  1164. #define EXTI_IMR_MR6_Msk          (0x1UL << EXTI_IMR_MR6_Pos)                   /*!< 0x00000040 */
  1165. #define EXTI_IMR_MR6              EXTI_IMR_MR6_Msk                             /*!< Interrupt Mask on line 6  */
  1166. #define EXTI_IMR_MR7_Pos          (7U)                                        
  1167. #define EXTI_IMR_MR7_Msk          (0x1UL << EXTI_IMR_MR7_Pos)                   /*!< 0x00000080 */
  1168. #define EXTI_IMR_MR7              EXTI_IMR_MR7_Msk                             /*!< Interrupt Mask on line 7  */
  1169. #define EXTI_IMR_MR8_Pos          (8U)                                        
  1170. #define EXTI_IMR_MR8_Msk          (0x1UL << EXTI_IMR_MR8_Pos)                   /*!< 0x00000100 */
  1171. #define EXTI_IMR_MR8              EXTI_IMR_MR8_Msk                             /*!< Interrupt Mask on line 8  */
  1172. #define EXTI_IMR_MR9_Pos          (9U)                                        
  1173. #define EXTI_IMR_MR9_Msk          (0x1UL << EXTI_IMR_MR9_Pos)                   /*!< 0x00000200 */
  1174. #define EXTI_IMR_MR9              EXTI_IMR_MR9_Msk                             /*!< Interrupt Mask on line 9  */
  1175. #define EXTI_IMR_MR10_Pos         (10U)                                        
  1176. #define EXTI_IMR_MR10_Msk         (0x1UL << EXTI_IMR_MR10_Pos)                  /*!< 0x00000400 */
  1177. #define EXTI_IMR_MR10             EXTI_IMR_MR10_Msk                            /*!< Interrupt Mask on line 10 */
  1178. #define EXTI_IMR_MR11_Pos         (11U)                                        
  1179. #define EXTI_IMR_MR11_Msk         (0x1UL << EXTI_IMR_MR11_Pos)                  /*!< 0x00000800 */
  1180. #define EXTI_IMR_MR11             EXTI_IMR_MR11_Msk                            /*!< Interrupt Mask on line 11 */
  1181. #define EXTI_IMR_MR12_Pos         (12U)                                        
  1182. #define EXTI_IMR_MR12_Msk         (0x1UL << EXTI_IMR_MR12_Pos)                  /*!< 0x00001000 */
  1183. #define EXTI_IMR_MR12             EXTI_IMR_MR12_Msk                            /*!< Interrupt Mask on line 12 */
  1184. #define EXTI_IMR_MR13_Pos         (13U)                                        
  1185. #define EXTI_IMR_MR13_Msk         (0x1UL << EXTI_IMR_MR13_Pos)                  /*!< 0x00002000 */
  1186. #define EXTI_IMR_MR13             EXTI_IMR_MR13_Msk                            /*!< Interrupt Mask on line 13 */
  1187. #define EXTI_IMR_MR14_Pos         (14U)                                        
  1188. #define EXTI_IMR_MR14_Msk         (0x1UL << EXTI_IMR_MR14_Pos)                  /*!< 0x00004000 */
  1189. #define EXTI_IMR_MR14             EXTI_IMR_MR14_Msk                            /*!< Interrupt Mask on line 14 */
  1190. #define EXTI_IMR_MR15_Pos         (15U)                                        
  1191. #define EXTI_IMR_MR15_Msk         (0x1UL << EXTI_IMR_MR15_Pos)                  /*!< 0x00008000 */
  1192. #define EXTI_IMR_MR15             EXTI_IMR_MR15_Msk                            /*!< Interrupt Mask on line 15 */
  1193. #define EXTI_IMR_MR17_Pos         (17U)                                        
  1194. #define EXTI_IMR_MR17_Msk         (0x1UL << EXTI_IMR_MR17_Pos)                  /*!< 0x00020000 */
  1195. #define EXTI_IMR_MR17             EXTI_IMR_MR17_Msk                            /*!< Interrupt Mask on line 17 */
  1196. #define EXTI_IMR_MR19_Pos         (19U)                                        
  1197. #define EXTI_IMR_MR19_Msk         (0x1UL << EXTI_IMR_MR19_Pos)                  /*!< 0x00080000 */
  1198. #define EXTI_IMR_MR19             EXTI_IMR_MR19_Msk                            /*!< Interrupt Mask on line 19 */
  1199.  
  1200. /* References Defines */
  1201. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  1202. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  1203. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  1204. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  1205. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  1206. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  1207. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  1208. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  1209. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  1210. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  1211. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  1212. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  1213. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  1214. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  1215. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  1216. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  1217. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  1218. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  1219.  
  1220. #define EXTI_IMR_IM_Pos           (0U)                                        
  1221. #define EXTI_IMR_IM_Msk           (0x8EFFFFUL << EXTI_IMR_IM_Pos)               /*!< 0x008EFFFF */
  1222. #define EXTI_IMR_IM               EXTI_IMR_IM_Msk                              /*!< Interrupt Mask All */
  1223.  
  1224.  
  1225. /******************  Bit definition for EXTI_EMR register  ********************/
  1226. #define EXTI_EMR_MR0_Pos          (0U)                                        
  1227. #define EXTI_EMR_MR0_Msk          (0x1UL << EXTI_EMR_MR0_Pos)                   /*!< 0x00000001 */
  1228. #define EXTI_EMR_MR0              EXTI_EMR_MR0_Msk                             /*!< Event Mask on line 0  */
  1229. #define EXTI_EMR_MR1_Pos          (1U)                                        
  1230. #define EXTI_EMR_MR1_Msk          (0x1UL << EXTI_EMR_MR1_Pos)                   /*!< 0x00000002 */
  1231. #define EXTI_EMR_MR1              EXTI_EMR_MR1_Msk                             /*!< Event Mask on line 1  */
  1232. #define EXTI_EMR_MR2_Pos          (2U)                                        
  1233. #define EXTI_EMR_MR2_Msk          (0x1UL << EXTI_EMR_MR2_Pos)                   /*!< 0x00000004 */
  1234. #define EXTI_EMR_MR2              EXTI_EMR_MR2_Msk                             /*!< Event Mask on line 2  */
  1235. #define EXTI_EMR_MR3_Pos          (3U)                                        
  1236. #define EXTI_EMR_MR3_Msk          (0x1UL << EXTI_EMR_MR3_Pos)                   /*!< 0x00000008 */
  1237. #define EXTI_EMR_MR3              EXTI_EMR_MR3_Msk                             /*!< Event Mask on line 3  */
  1238. #define EXTI_EMR_MR4_Pos          (4U)                                        
  1239. #define EXTI_EMR_MR4_Msk          (0x1UL << EXTI_EMR_MR4_Pos)                   /*!< 0x00000010 */
  1240. #define EXTI_EMR_MR4              EXTI_EMR_MR4_Msk                             /*!< Event Mask on line 4  */
  1241. #define EXTI_EMR_MR5_Pos          (5U)                                        
  1242. #define EXTI_EMR_MR5_Msk          (0x1UL << EXTI_EMR_MR5_Pos)                   /*!< 0x00000020 */
  1243. #define EXTI_EMR_MR5              EXTI_EMR_MR5_Msk                             /*!< Event Mask on line 5  */
  1244. #define EXTI_EMR_MR6_Pos          (6U)                                        
  1245. #define EXTI_EMR_MR6_Msk          (0x1UL << EXTI_EMR_MR6_Pos)                   /*!< 0x00000040 */
  1246. #define EXTI_EMR_MR6              EXTI_EMR_MR6_Msk                             /*!< Event Mask on line 6  */
  1247. #define EXTI_EMR_MR7_Pos          (7U)                                        
  1248. #define EXTI_EMR_MR7_Msk          (0x1UL << EXTI_EMR_MR7_Pos)                   /*!< 0x00000080 */
  1249. #define EXTI_EMR_MR7              EXTI_EMR_MR7_Msk                             /*!< Event Mask on line 7  */
  1250. #define EXTI_EMR_MR8_Pos          (8U)                                        
  1251. #define EXTI_EMR_MR8_Msk          (0x1UL << EXTI_EMR_MR8_Pos)                   /*!< 0x00000100 */
  1252. #define EXTI_EMR_MR8              EXTI_EMR_MR8_Msk                             /*!< Event Mask on line 8  */
  1253. #define EXTI_EMR_MR9_Pos          (9U)                                        
  1254. #define EXTI_EMR_MR9_Msk          (0x1UL << EXTI_EMR_MR9_Pos)                   /*!< 0x00000200 */
  1255. #define EXTI_EMR_MR9              EXTI_EMR_MR9_Msk                             /*!< Event Mask on line 9  */
  1256. #define EXTI_EMR_MR10_Pos         (10U)                                        
  1257. #define EXTI_EMR_MR10_Msk         (0x1UL << EXTI_EMR_MR10_Pos)                  /*!< 0x00000400 */
  1258. #define EXTI_EMR_MR10             EXTI_EMR_MR10_Msk                            /*!< Event Mask on line 10 */
  1259. #define EXTI_EMR_MR11_Pos         (11U)                                        
  1260. #define EXTI_EMR_MR11_Msk         (0x1UL << EXTI_EMR_MR11_Pos)                  /*!< 0x00000800 */
  1261. #define EXTI_EMR_MR11             EXTI_EMR_MR11_Msk                            /*!< Event Mask on line 11 */
  1262. #define EXTI_EMR_MR12_Pos         (12U)                                        
  1263. #define EXTI_EMR_MR12_Msk         (0x1UL << EXTI_EMR_MR12_Pos)                  /*!< 0x00001000 */
  1264. #define EXTI_EMR_MR12             EXTI_EMR_MR12_Msk                            /*!< Event Mask on line 12 */
  1265. #define EXTI_EMR_MR13_Pos         (13U)                                        
  1266. #define EXTI_EMR_MR13_Msk         (0x1UL << EXTI_EMR_MR13_Pos)                  /*!< 0x00002000 */
  1267. #define EXTI_EMR_MR13             EXTI_EMR_MR13_Msk                            /*!< Event Mask on line 13 */
  1268. #define EXTI_EMR_MR14_Pos         (14U)                                        
  1269. #define EXTI_EMR_MR14_Msk         (0x1UL << EXTI_EMR_MR14_Pos)                  /*!< 0x00004000 */
  1270. #define EXTI_EMR_MR14             EXTI_EMR_MR14_Msk                            /*!< Event Mask on line 14 */
  1271. #define EXTI_EMR_MR15_Pos         (15U)                                        
  1272. #define EXTI_EMR_MR15_Msk         (0x1UL << EXTI_EMR_MR15_Pos)                  /*!< 0x00008000 */
  1273. #define EXTI_EMR_MR15             EXTI_EMR_MR15_Msk                            /*!< Event Mask on line 15 */
  1274. #define EXTI_EMR_MR17_Pos         (17U)                                        
  1275. #define EXTI_EMR_MR17_Msk         (0x1UL << EXTI_EMR_MR17_Pos)                  /*!< 0x00020000 */
  1276. #define EXTI_EMR_MR17             EXTI_EMR_MR17_Msk                            /*!< Event Mask on line 17 */
  1277. #define EXTI_EMR_MR19_Pos         (19U)                                        
  1278. #define EXTI_EMR_MR19_Msk         (0x1UL << EXTI_EMR_MR19_Pos)                  /*!< 0x00080000 */
  1279. #define EXTI_EMR_MR19             EXTI_EMR_MR19_Msk                            /*!< Event Mask on line 19 */
  1280.  
  1281. /* References Defines */
  1282. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  1283. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  1284. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  1285. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  1286. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  1287. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  1288. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  1289. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  1290. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  1291. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  1292. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  1293. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  1294. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  1295. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  1296. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  1297. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  1298. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  1299. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  1300.  
  1301. /*******************  Bit definition for EXTI_RTSR register  ******************/
  1302. #define EXTI_RTSR_TR0_Pos         (0U)                                        
  1303. #define EXTI_RTSR_TR0_Msk         (0x1UL << EXTI_RTSR_TR0_Pos)                  /*!< 0x00000001 */
  1304. #define EXTI_RTSR_TR0             EXTI_RTSR_TR0_Msk                            /*!< Rising trigger event configuration bit of line 0 */
  1305. #define EXTI_RTSR_TR1_Pos         (1U)                                        
  1306. #define EXTI_RTSR_TR1_Msk         (0x1UL << EXTI_RTSR_TR1_Pos)                  /*!< 0x00000002 */
  1307. #define EXTI_RTSR_TR1             EXTI_RTSR_TR1_Msk                            /*!< Rising trigger event configuration bit of line 1 */
  1308. #define EXTI_RTSR_TR2_Pos         (2U)                                        
  1309. #define EXTI_RTSR_TR2_Msk         (0x1UL << EXTI_RTSR_TR2_Pos)                  /*!< 0x00000004 */
  1310. #define EXTI_RTSR_TR2             EXTI_RTSR_TR2_Msk                            /*!< Rising trigger event configuration bit of line 2 */
  1311. #define EXTI_RTSR_TR3_Pos         (3U)                                        
  1312. #define EXTI_RTSR_TR3_Msk         (0x1UL << EXTI_RTSR_TR3_Pos)                  /*!< 0x00000008 */
  1313. #define EXTI_RTSR_TR3             EXTI_RTSR_TR3_Msk                            /*!< Rising trigger event configuration bit of line 3 */
  1314. #define EXTI_RTSR_TR4_Pos         (4U)                                        
  1315. #define EXTI_RTSR_TR4_Msk         (0x1UL << EXTI_RTSR_TR4_Pos)                  /*!< 0x00000010 */
  1316. #define EXTI_RTSR_TR4             EXTI_RTSR_TR4_Msk                            /*!< Rising trigger event configuration bit of line 4 */
  1317. #define EXTI_RTSR_TR5_Pos         (5U)                                        
  1318. #define EXTI_RTSR_TR5_Msk         (0x1UL << EXTI_RTSR_TR5_Pos)                  /*!< 0x00000020 */
  1319. #define EXTI_RTSR_TR5             EXTI_RTSR_TR5_Msk                            /*!< Rising trigger event configuration bit of line 5 */
  1320. #define EXTI_RTSR_TR6_Pos         (6U)                                        
  1321. #define EXTI_RTSR_TR6_Msk         (0x1UL << EXTI_RTSR_TR6_Pos)                  /*!< 0x00000040 */
  1322. #define EXTI_RTSR_TR6             EXTI_RTSR_TR6_Msk                            /*!< Rising trigger event configuration bit of line 6 */
  1323. #define EXTI_RTSR_TR7_Pos         (7U)                                        
  1324. #define EXTI_RTSR_TR7_Msk         (0x1UL << EXTI_RTSR_TR7_Pos)                  /*!< 0x00000080 */
  1325. #define EXTI_RTSR_TR7             EXTI_RTSR_TR7_Msk                            /*!< Rising trigger event configuration bit of line 7 */
  1326. #define EXTI_RTSR_TR8_Pos         (8U)                                        
  1327. #define EXTI_RTSR_TR8_Msk         (0x1UL << EXTI_RTSR_TR8_Pos)                  /*!< 0x00000100 */
  1328. #define EXTI_RTSR_TR8             EXTI_RTSR_TR8_Msk                            /*!< Rising trigger event configuration bit of line 8 */
  1329. #define EXTI_RTSR_TR9_Pos         (9U)                                        
  1330. #define EXTI_RTSR_TR9_Msk         (0x1UL << EXTI_RTSR_TR9_Pos)                  /*!< 0x00000200 */
  1331. #define EXTI_RTSR_TR9             EXTI_RTSR_TR9_Msk                            /*!< Rising trigger event configuration bit of line 9 */
  1332. #define EXTI_RTSR_TR10_Pos        (10U)                                        
  1333. #define EXTI_RTSR_TR10_Msk        (0x1UL << EXTI_RTSR_TR10_Pos)                 /*!< 0x00000400 */
  1334. #define EXTI_RTSR_TR10            EXTI_RTSR_TR10_Msk                           /*!< Rising trigger event configuration bit of line 10 */
  1335. #define EXTI_RTSR_TR11_Pos        (11U)                                        
  1336. #define EXTI_RTSR_TR11_Msk        (0x1UL << EXTI_RTSR_TR11_Pos)                 /*!< 0x00000800 */
  1337. #define EXTI_RTSR_TR11            EXTI_RTSR_TR11_Msk                           /*!< Rising trigger event configuration bit of line 11 */
  1338. #define EXTI_RTSR_TR12_Pos        (12U)                                        
  1339. #define EXTI_RTSR_TR12_Msk        (0x1UL << EXTI_RTSR_TR12_Pos)                 /*!< 0x00001000 */
  1340. #define EXTI_RTSR_TR12            EXTI_RTSR_TR12_Msk                           /*!< Rising trigger event configuration bit of line 12 */
  1341. #define EXTI_RTSR_TR13_Pos        (13U)                                        
  1342. #define EXTI_RTSR_TR13_Msk        (0x1UL << EXTI_RTSR_TR13_Pos)                 /*!< 0x00002000 */
  1343. #define EXTI_RTSR_TR13            EXTI_RTSR_TR13_Msk                           /*!< Rising trigger event configuration bit of line 13 */
  1344. #define EXTI_RTSR_TR14_Pos        (14U)                                        
  1345. #define EXTI_RTSR_TR14_Msk        (0x1UL << EXTI_RTSR_TR14_Pos)                 /*!< 0x00004000 */
  1346. #define EXTI_RTSR_TR14            EXTI_RTSR_TR14_Msk                           /*!< Rising trigger event configuration bit of line 14 */
  1347. #define EXTI_RTSR_TR15_Pos        (15U)                                        
  1348. #define EXTI_RTSR_TR15_Msk        (0x1UL << EXTI_RTSR_TR15_Pos)                 /*!< 0x00008000 */
  1349. #define EXTI_RTSR_TR15            EXTI_RTSR_TR15_Msk                           /*!< Rising trigger event configuration bit of line 15 */
  1350. #define EXTI_RTSR_TR16_Pos        (16U)                                        
  1351. #define EXTI_RTSR_TR16_Msk        (0x1UL << EXTI_RTSR_TR16_Pos)                 /*!< 0x00010000 */
  1352. #define EXTI_RTSR_TR16            EXTI_RTSR_TR16_Msk                           /*!< Rising trigger event configuration bit of line 16 */
  1353. #define EXTI_RTSR_TR17_Pos        (17U)                                        
  1354. #define EXTI_RTSR_TR17_Msk        (0x1UL << EXTI_RTSR_TR17_Pos)                 /*!< 0x00020000 */
  1355. #define EXTI_RTSR_TR17            EXTI_RTSR_TR17_Msk                           /*!< Rising trigger event configuration bit of line 17 */
  1356. #define EXTI_RTSR_TR19_Pos        (19U)                                        
  1357. #define EXTI_RTSR_TR19_Msk        (0x1UL << EXTI_RTSR_TR19_Pos)                 /*!< 0x00080000 */
  1358. #define EXTI_RTSR_TR19            EXTI_RTSR_TR19_Msk                           /*!< Rising trigger event configuration bit of line 19 */
  1359.  
  1360. /* References Defines */
  1361. #define EXTI_RTSR_RT0 EXTI_RTSR_TR0
  1362. #define EXTI_RTSR_RT1 EXTI_RTSR_TR1
  1363. #define EXTI_RTSR_RT2 EXTI_RTSR_TR2
  1364. #define EXTI_RTSR_RT3 EXTI_RTSR_TR3
  1365. #define EXTI_RTSR_RT4 EXTI_RTSR_TR4
  1366. #define EXTI_RTSR_RT5 EXTI_RTSR_TR5
  1367. #define EXTI_RTSR_RT6 EXTI_RTSR_TR6
  1368. #define EXTI_RTSR_RT7 EXTI_RTSR_TR7
  1369. #define EXTI_RTSR_RT8 EXTI_RTSR_TR8
  1370. #define EXTI_RTSR_RT9 EXTI_RTSR_TR9
  1371. #define EXTI_RTSR_RT10 EXTI_RTSR_TR10
  1372. #define EXTI_RTSR_RT11 EXTI_RTSR_TR11
  1373. #define EXTI_RTSR_RT12 EXTI_RTSR_TR12
  1374. #define EXTI_RTSR_RT13 EXTI_RTSR_TR13
  1375. #define EXTI_RTSR_RT14 EXTI_RTSR_TR14
  1376. #define EXTI_RTSR_RT15 EXTI_RTSR_TR15
  1377. #define EXTI_RTSR_RT16 EXTI_RTSR_TR16
  1378. #define EXTI_RTSR_RT17 EXTI_RTSR_TR17
  1379. #define EXTI_RTSR_RT19 EXTI_RTSR_TR19
  1380.  
  1381. /*******************  Bit definition for EXTI_FTSR register *******************/
  1382. #define EXTI_FTSR_TR0_Pos         (0U)                                        
  1383. #define EXTI_FTSR_TR0_Msk         (0x1UL << EXTI_FTSR_TR0_Pos)                  /*!< 0x00000001 */
  1384. #define EXTI_FTSR_TR0             EXTI_FTSR_TR0_Msk                            /*!< Falling trigger event configuration bit of line 0 */
  1385. #define EXTI_FTSR_TR1_Pos         (1U)                                        
  1386. #define EXTI_FTSR_TR1_Msk         (0x1UL << EXTI_FTSR_TR1_Pos)                  /*!< 0x00000002 */
  1387. #define EXTI_FTSR_TR1             EXTI_FTSR_TR1_Msk                            /*!< Falling trigger event configuration bit of line 1 */
  1388. #define EXTI_FTSR_TR2_Pos         (2U)                                        
  1389. #define EXTI_FTSR_TR2_Msk         (0x1UL << EXTI_FTSR_TR2_Pos)                  /*!< 0x00000004 */
  1390. #define EXTI_FTSR_TR2             EXTI_FTSR_TR2_Msk                            /*!< Falling trigger event configuration bit of line 2 */
  1391. #define EXTI_FTSR_TR3_Pos         (3U)                                        
  1392. #define EXTI_FTSR_TR3_Msk         (0x1UL << EXTI_FTSR_TR3_Pos)                  /*!< 0x00000008 */
  1393. #define EXTI_FTSR_TR3             EXTI_FTSR_TR3_Msk                            /*!< Falling trigger event configuration bit of line 3 */
  1394. #define EXTI_FTSR_TR4_Pos         (4U)                                        
  1395. #define EXTI_FTSR_TR4_Msk         (0x1UL << EXTI_FTSR_TR4_Pos)                  /*!< 0x00000010 */
  1396. #define EXTI_FTSR_TR4             EXTI_FTSR_TR4_Msk                            /*!< Falling trigger event configuration bit of line 4 */
  1397. #define EXTI_FTSR_TR5_Pos         (5U)                                        
  1398. #define EXTI_FTSR_TR5_Msk         (0x1UL << EXTI_FTSR_TR5_Pos)                  /*!< 0x00000020 */
  1399. #define EXTI_FTSR_TR5             EXTI_FTSR_TR5_Msk                            /*!< Falling trigger event configuration bit of line 5 */
  1400. #define EXTI_FTSR_TR6_Pos         (6U)                                        
  1401. #define EXTI_FTSR_TR6_Msk         (0x1UL << EXTI_FTSR_TR6_Pos)                  /*!< 0x00000040 */
  1402. #define EXTI_FTSR_TR6             EXTI_FTSR_TR6_Msk                            /*!< Falling trigger event configuration bit of line 6 */
  1403. #define EXTI_FTSR_TR7_Pos         (7U)                                        
  1404. #define EXTI_FTSR_TR7_Msk         (0x1UL << EXTI_FTSR_TR7_Pos)                  /*!< 0x00000080 */
  1405. #define EXTI_FTSR_TR7             EXTI_FTSR_TR7_Msk                            /*!< Falling trigger event configuration bit of line 7 */
  1406. #define EXTI_FTSR_TR8_Pos         (8U)                                        
  1407. #define EXTI_FTSR_TR8_Msk         (0x1UL << EXTI_FTSR_TR8_Pos)                  /*!< 0x00000100 */
  1408. #define EXTI_FTSR_TR8             EXTI_FTSR_TR8_Msk                            /*!< Falling trigger event configuration bit of line 8 */
  1409. #define EXTI_FTSR_TR9_Pos         (9U)                                        
  1410. #define EXTI_FTSR_TR9_Msk         (0x1UL << EXTI_FTSR_TR9_Pos)                  /*!< 0x00000200 */
  1411. #define EXTI_FTSR_TR9             EXTI_FTSR_TR9_Msk                            /*!< Falling trigger event configuration bit of line 9 */
  1412. #define EXTI_FTSR_TR10_Pos        (10U)                                        
  1413. #define EXTI_FTSR_TR10_Msk        (0x1UL << EXTI_FTSR_TR10_Pos)                 /*!< 0x00000400 */
  1414. #define EXTI_FTSR_TR10            EXTI_FTSR_TR10_Msk                           /*!< Falling trigger event configuration bit of line 10 */
  1415. #define EXTI_FTSR_TR11_Pos        (11U)                                        
  1416. #define EXTI_FTSR_TR11_Msk        (0x1UL << EXTI_FTSR_TR11_Pos)                 /*!< 0x00000800 */
  1417. #define EXTI_FTSR_TR11            EXTI_FTSR_TR11_Msk                           /*!< Falling trigger event configuration bit of line 11 */
  1418. #define EXTI_FTSR_TR12_Pos        (12U)                                        
  1419. #define EXTI_FTSR_TR12_Msk        (0x1UL << EXTI_FTSR_TR12_Pos)                 /*!< 0x00001000 */
  1420. #define EXTI_FTSR_TR12            EXTI_FTSR_TR12_Msk                           /*!< Falling trigger event configuration bit of line 12 */
  1421. #define EXTI_FTSR_TR13_Pos        (13U)                                        
  1422. #define EXTI_FTSR_TR13_Msk        (0x1UL << EXTI_FTSR_TR13_Pos)                 /*!< 0x00002000 */
  1423. #define EXTI_FTSR_TR13            EXTI_FTSR_TR13_Msk                           /*!< Falling trigger event configuration bit of line 13 */
  1424. #define EXTI_FTSR_TR14_Pos        (14U)                                        
  1425. #define EXTI_FTSR_TR14_Msk        (0x1UL << EXTI_FTSR_TR14_Pos)                 /*!< 0x00004000 */
  1426. #define EXTI_FTSR_TR14            EXTI_FTSR_TR14_Msk                           /*!< Falling trigger event configuration bit of line 14 */
  1427. #define EXTI_FTSR_TR15_Pos        (15U)                                        
  1428. #define EXTI_FTSR_TR15_Msk        (0x1UL << EXTI_FTSR_TR15_Pos)                 /*!< 0x00008000 */
  1429. #define EXTI_FTSR_TR15            EXTI_FTSR_TR15_Msk                           /*!< Falling trigger event configuration bit of line 15 */
  1430. #define EXTI_FTSR_TR16_Pos        (16U)                                        
  1431. #define EXTI_FTSR_TR16_Msk        (0x1UL << EXTI_FTSR_TR16_Pos)                 /*!< 0x00010000 */
  1432. #define EXTI_FTSR_TR16            EXTI_FTSR_TR16_Msk                           /*!< Falling trigger event configuration bit of line 16 */
  1433. #define EXTI_FTSR_TR17_Pos        (17U)                                        
  1434. #define EXTI_FTSR_TR17_Msk        (0x1UL << EXTI_FTSR_TR17_Pos)                 /*!< 0x00020000 */
  1435. #define EXTI_FTSR_TR17            EXTI_FTSR_TR17_Msk                           /*!< Falling trigger event configuration bit of line 17 */
  1436. #define EXTI_FTSR_TR19_Pos        (19U)                                        
  1437. #define EXTI_FTSR_TR19_Msk        (0x1UL << EXTI_FTSR_TR19_Pos)                 /*!< 0x00080000 */
  1438. #define EXTI_FTSR_TR19            EXTI_FTSR_TR19_Msk                           /*!< Falling trigger event configuration bit of line 19 */
  1439.  
  1440. /* References Defines */
  1441. #define EXTI_FTSR_FT0 EXTI_FTSR_TR0
  1442. #define EXTI_FTSR_FT1 EXTI_FTSR_TR1
  1443. #define EXTI_FTSR_FT2 EXTI_FTSR_TR2
  1444. #define EXTI_FTSR_FT3 EXTI_FTSR_TR3
  1445. #define EXTI_FTSR_FT4 EXTI_FTSR_TR4
  1446. #define EXTI_FTSR_FT5 EXTI_FTSR_TR5
  1447. #define EXTI_FTSR_FT6 EXTI_FTSR_TR6
  1448. #define EXTI_FTSR_FT7 EXTI_FTSR_TR7
  1449. #define EXTI_FTSR_FT8 EXTI_FTSR_TR8
  1450. #define EXTI_FTSR_FT9 EXTI_FTSR_TR9
  1451. #define EXTI_FTSR_FT10 EXTI_FTSR_TR10
  1452. #define EXTI_FTSR_FT11 EXTI_FTSR_TR11
  1453. #define EXTI_FTSR_FT12 EXTI_FTSR_TR12
  1454. #define EXTI_FTSR_FT13 EXTI_FTSR_TR13
  1455. #define EXTI_FTSR_FT14 EXTI_FTSR_TR14
  1456. #define EXTI_FTSR_FT15 EXTI_FTSR_TR15
  1457. #define EXTI_FTSR_FT16 EXTI_FTSR_TR16
  1458. #define EXTI_FTSR_FT17 EXTI_FTSR_TR17
  1459. #define EXTI_FTSR_FT19 EXTI_FTSR_TR19
  1460.  
  1461. /******************* Bit definition for EXTI_SWIER register *******************/
  1462. #define EXTI_SWIER_SWIER0_Pos     (0U)                                        
  1463. #define EXTI_SWIER_SWIER0_Msk     (0x1UL << EXTI_SWIER_SWIER0_Pos)              /*!< 0x00000001 */
  1464. #define EXTI_SWIER_SWIER0         EXTI_SWIER_SWIER0_Msk                        /*!< Software Interrupt on line 0  */
  1465. #define EXTI_SWIER_SWIER1_Pos     (1U)                                        
  1466. #define EXTI_SWIER_SWIER1_Msk     (0x1UL << EXTI_SWIER_SWIER1_Pos)              /*!< 0x00000002 */
  1467. #define EXTI_SWIER_SWIER1         EXTI_SWIER_SWIER1_Msk                        /*!< Software Interrupt on line 1  */
  1468. #define EXTI_SWIER_SWIER2_Pos     (2U)                                        
  1469. #define EXTI_SWIER_SWIER2_Msk     (0x1UL << EXTI_SWIER_SWIER2_Pos)              /*!< 0x00000004 */
  1470. #define EXTI_SWIER_SWIER2         EXTI_SWIER_SWIER2_Msk                        /*!< Software Interrupt on line 2  */
  1471. #define EXTI_SWIER_SWIER3_Pos     (3U)                                        
  1472. #define EXTI_SWIER_SWIER3_Msk     (0x1UL << EXTI_SWIER_SWIER3_Pos)              /*!< 0x00000008 */
  1473. #define EXTI_SWIER_SWIER3         EXTI_SWIER_SWIER3_Msk                        /*!< Software Interrupt on line 3  */
  1474. #define EXTI_SWIER_SWIER4_Pos     (4U)                                        
  1475. #define EXTI_SWIER_SWIER4_Msk     (0x1UL << EXTI_SWIER_SWIER4_Pos)              /*!< 0x00000010 */
  1476. #define EXTI_SWIER_SWIER4         EXTI_SWIER_SWIER4_Msk                        /*!< Software Interrupt on line 4  */
  1477. #define EXTI_SWIER_SWIER5_Pos     (5U)                                        
  1478. #define EXTI_SWIER_SWIER5_Msk     (0x1UL << EXTI_SWIER_SWIER5_Pos)              /*!< 0x00000020 */
  1479. #define EXTI_SWIER_SWIER5         EXTI_SWIER_SWIER5_Msk                        /*!< Software Interrupt on line 5  */
  1480. #define EXTI_SWIER_SWIER6_Pos     (6U)                                        
  1481. #define EXTI_SWIER_SWIER6_Msk     (0x1UL << EXTI_SWIER_SWIER6_Pos)              /*!< 0x00000040 */
  1482. #define EXTI_SWIER_SWIER6         EXTI_SWIER_SWIER6_Msk                        /*!< Software Interrupt on line 6  */
  1483. #define EXTI_SWIER_SWIER7_Pos     (7U)                                        
  1484. #define EXTI_SWIER_SWIER7_Msk     (0x1UL << EXTI_SWIER_SWIER7_Pos)              /*!< 0x00000080 */
  1485. #define EXTI_SWIER_SWIER7         EXTI_SWIER_SWIER7_Msk                        /*!< Software Interrupt on line 7  */
  1486. #define EXTI_SWIER_SWIER8_Pos     (8U)                                        
  1487. #define EXTI_SWIER_SWIER8_Msk     (0x1UL << EXTI_SWIER_SWIER8_Pos)              /*!< 0x00000100 */
  1488. #define EXTI_SWIER_SWIER8         EXTI_SWIER_SWIER8_Msk                        /*!< Software Interrupt on line 8  */
  1489. #define EXTI_SWIER_SWIER9_Pos     (9U)                                        
  1490. #define EXTI_SWIER_SWIER9_Msk     (0x1UL << EXTI_SWIER_SWIER9_Pos)              /*!< 0x00000200 */
  1491. #define EXTI_SWIER_SWIER9         EXTI_SWIER_SWIER9_Msk                        /*!< Software Interrupt on line 9  */
  1492. #define EXTI_SWIER_SWIER10_Pos    (10U)                                        
  1493. #define EXTI_SWIER_SWIER10_Msk    (0x1UL << EXTI_SWIER_SWIER10_Pos)             /*!< 0x00000400 */
  1494. #define EXTI_SWIER_SWIER10        EXTI_SWIER_SWIER10_Msk                       /*!< Software Interrupt on line 10 */
  1495. #define EXTI_SWIER_SWIER11_Pos    (11U)                                        
  1496. #define EXTI_SWIER_SWIER11_Msk    (0x1UL << EXTI_SWIER_SWIER11_Pos)             /*!< 0x00000800 */
  1497. #define EXTI_SWIER_SWIER11        EXTI_SWIER_SWIER11_Msk                       /*!< Software Interrupt on line 11 */
  1498. #define EXTI_SWIER_SWIER12_Pos    (12U)                                        
  1499. #define EXTI_SWIER_SWIER12_Msk    (0x1UL << EXTI_SWIER_SWIER12_Pos)             /*!< 0x00001000 */
  1500. #define EXTI_SWIER_SWIER12        EXTI_SWIER_SWIER12_Msk                       /*!< Software Interrupt on line 12 */
  1501. #define EXTI_SWIER_SWIER13_Pos    (13U)                                        
  1502. #define EXTI_SWIER_SWIER13_Msk    (0x1UL << EXTI_SWIER_SWIER13_Pos)             /*!< 0x00002000 */
  1503. #define EXTI_SWIER_SWIER13        EXTI_SWIER_SWIER13_Msk                       /*!< Software Interrupt on line 13 */
  1504. #define EXTI_SWIER_SWIER14_Pos    (14U)                                        
  1505. #define EXTI_SWIER_SWIER14_Msk    (0x1UL << EXTI_SWIER_SWIER14_Pos)             /*!< 0x00004000 */
  1506. #define EXTI_SWIER_SWIER14        EXTI_SWIER_SWIER14_Msk                       /*!< Software Interrupt on line 14 */
  1507. #define EXTI_SWIER_SWIER15_Pos    (15U)                                        
  1508. #define EXTI_SWIER_SWIER15_Msk    (0x1UL << EXTI_SWIER_SWIER15_Pos)             /*!< 0x00008000 */
  1509. #define EXTI_SWIER_SWIER15        EXTI_SWIER_SWIER15_Msk                       /*!< Software Interrupt on line 15 */
  1510. #define EXTI_SWIER_SWIER16_Pos    (16U)                                        
  1511. #define EXTI_SWIER_SWIER16_Msk    (0x1UL << EXTI_SWIER_SWIER16_Pos)             /*!< 0x00010000 */
  1512. #define EXTI_SWIER_SWIER16        EXTI_SWIER_SWIER16_Msk                       /*!< Software Interrupt on line 16 */
  1513. #define EXTI_SWIER_SWIER17_Pos    (17U)                                        
  1514. #define EXTI_SWIER_SWIER17_Msk    (0x1UL << EXTI_SWIER_SWIER17_Pos)             /*!< 0x00020000 */
  1515. #define EXTI_SWIER_SWIER17        EXTI_SWIER_SWIER17_Msk                       /*!< Software Interrupt on line 17 */
  1516. #define EXTI_SWIER_SWIER19_Pos    (19U)                                        
  1517. #define EXTI_SWIER_SWIER19_Msk    (0x1UL << EXTI_SWIER_SWIER19_Pos)             /*!< 0x00080000 */
  1518. #define EXTI_SWIER_SWIER19        EXTI_SWIER_SWIER19_Msk                       /*!< Software Interrupt on line 19 */
  1519.  
  1520. /* References Defines */
  1521. #define EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  1522. #define EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  1523. #define EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  1524. #define EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  1525. #define EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  1526. #define EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  1527. #define EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  1528. #define EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  1529. #define EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  1530. #define EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  1531. #define EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  1532. #define EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  1533. #define EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  1534. #define EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  1535. #define EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  1536. #define EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  1537. #define EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  1538. #define EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  1539. #define EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  1540.  
  1541. /******************  Bit definition for EXTI_PR register  *********************/
  1542. #define EXTI_PR_PR0_Pos           (0U)                                        
  1543. #define EXTI_PR_PR0_Msk           (0x1UL << EXTI_PR_PR0_Pos)                    /*!< 0x00000001 */
  1544. #define EXTI_PR_PR0               EXTI_PR_PR0_Msk                              /*!< Pending bit 0  */
  1545. #define EXTI_PR_PR1_Pos           (1U)                                        
  1546. #define EXTI_PR_PR1_Msk           (0x1UL << EXTI_PR_PR1_Pos)                    /*!< 0x00000002 */
  1547. #define EXTI_PR_PR1               EXTI_PR_PR1_Msk                              /*!< Pending bit 1  */
  1548. #define EXTI_PR_PR2_Pos           (2U)                                        
  1549. #define EXTI_PR_PR2_Msk           (0x1UL << EXTI_PR_PR2_Pos)                    /*!< 0x00000004 */
  1550. #define EXTI_PR_PR2               EXTI_PR_PR2_Msk                              /*!< Pending bit 2  */
  1551. #define EXTI_PR_PR3_Pos           (3U)                                        
  1552. #define EXTI_PR_PR3_Msk           (0x1UL << EXTI_PR_PR3_Pos)                    /*!< 0x00000008 */
  1553. #define EXTI_PR_PR3               EXTI_PR_PR3_Msk                              /*!< Pending bit 3  */
  1554. #define EXTI_PR_PR4_Pos           (4U)                                        
  1555. #define EXTI_PR_PR4_Msk           (0x1UL << EXTI_PR_PR4_Pos)                    /*!< 0x00000010 */
  1556. #define EXTI_PR_PR4               EXTI_PR_PR4_Msk                              /*!< Pending bit 4  */
  1557. #define EXTI_PR_PR5_Pos           (5U)                                        
  1558. #define EXTI_PR_PR5_Msk           (0x1UL << EXTI_PR_PR5_Pos)                    /*!< 0x00000020 */
  1559. #define EXTI_PR_PR5               EXTI_PR_PR5_Msk                              /*!< Pending bit 5  */
  1560. #define EXTI_PR_PR6_Pos           (6U)                                        
  1561. #define EXTI_PR_PR6_Msk           (0x1UL << EXTI_PR_PR6_Pos)                    /*!< 0x00000040 */
  1562. #define EXTI_PR_PR6               EXTI_PR_PR6_Msk                              /*!< Pending bit 6  */
  1563. #define EXTI_PR_PR7_Pos           (7U)                                        
  1564. #define EXTI_PR_PR7_Msk           (0x1UL << EXTI_PR_PR7_Pos)                    /*!< 0x00000080 */
  1565. #define EXTI_PR_PR7               EXTI_PR_PR7_Msk                              /*!< Pending bit 7  */
  1566. #define EXTI_PR_PR8_Pos           (8U)                                        
  1567. #define EXTI_PR_PR8_Msk           (0x1UL << EXTI_PR_PR8_Pos)                    /*!< 0x00000100 */
  1568. #define EXTI_PR_PR8               EXTI_PR_PR8_Msk                              /*!< Pending bit 8  */
  1569. #define EXTI_PR_PR9_Pos           (9U)                                        
  1570. #define EXTI_PR_PR9_Msk           (0x1UL << EXTI_PR_PR9_Pos)                    /*!< 0x00000200 */
  1571. #define EXTI_PR_PR9               EXTI_PR_PR9_Msk                              /*!< Pending bit 9  */
  1572. #define EXTI_PR_PR10_Pos          (10U)                                        
  1573. #define EXTI_PR_PR10_Msk          (0x1UL << EXTI_PR_PR10_Pos)                   /*!< 0x00000400 */
  1574. #define EXTI_PR_PR10              EXTI_PR_PR10_Msk                             /*!< Pending bit 10 */
  1575. #define EXTI_PR_PR11_Pos          (11U)                                        
  1576. #define EXTI_PR_PR11_Msk          (0x1UL << EXTI_PR_PR11_Pos)                   /*!< 0x00000800 */
  1577. #define EXTI_PR_PR11              EXTI_PR_PR11_Msk                             /*!< Pending bit 11 */
  1578. #define EXTI_PR_PR12_Pos          (12U)                                        
  1579. #define EXTI_PR_PR12_Msk          (0x1UL << EXTI_PR_PR12_Pos)                   /*!< 0x00001000 */
  1580. #define EXTI_PR_PR12              EXTI_PR_PR12_Msk                             /*!< Pending bit 12 */
  1581. #define EXTI_PR_PR13_Pos          (13U)                                        
  1582. #define EXTI_PR_PR13_Msk          (0x1UL << EXTI_PR_PR13_Pos)                   /*!< 0x00002000 */
  1583. #define EXTI_PR_PR13              EXTI_PR_PR13_Msk                             /*!< Pending bit 13 */
  1584. #define EXTI_PR_PR14_Pos          (14U)                                        
  1585. #define EXTI_PR_PR14_Msk          (0x1UL << EXTI_PR_PR14_Pos)                   /*!< 0x00004000 */
  1586. #define EXTI_PR_PR14              EXTI_PR_PR14_Msk                             /*!< Pending bit 14 */
  1587. #define EXTI_PR_PR15_Pos          (15U)                                        
  1588. #define EXTI_PR_PR15_Msk          (0x1UL << EXTI_PR_PR15_Pos)                   /*!< 0x00008000 */
  1589. #define EXTI_PR_PR15              EXTI_PR_PR15_Msk                             /*!< Pending bit 15 */
  1590. #define EXTI_PR_PR16_Pos          (16U)                                        
  1591. #define EXTI_PR_PR16_Msk          (0x1UL << EXTI_PR_PR16_Pos)                   /*!< 0x00010000 */
  1592. #define EXTI_PR_PR16              EXTI_PR_PR16_Msk                             /*!< Pending bit 16 */
  1593. #define EXTI_PR_PR17_Pos          (17U)                                        
  1594. #define EXTI_PR_PR17_Msk          (0x1UL << EXTI_PR_PR17_Pos)                   /*!< 0x00020000 */
  1595. #define EXTI_PR_PR17              EXTI_PR_PR17_Msk                             /*!< Pending bit 17 */
  1596. #define EXTI_PR_PR19_Pos          (19U)                                        
  1597. #define EXTI_PR_PR19_Msk          (0x1UL << EXTI_PR_PR19_Pos)                   /*!< 0x00080000 */
  1598. #define EXTI_PR_PR19              EXTI_PR_PR19_Msk                             /*!< Pending bit 19 */
  1599.  
  1600. /* References Defines */
  1601. #define EXTI_PR_PIF0 EXTI_PR_PR0
  1602. #define EXTI_PR_PIF1 EXTI_PR_PR1
  1603. #define EXTI_PR_PIF2 EXTI_PR_PR2
  1604. #define EXTI_PR_PIF3 EXTI_PR_PR3
  1605. #define EXTI_PR_PIF4 EXTI_PR_PR4
  1606. #define EXTI_PR_PIF5 EXTI_PR_PR5
  1607. #define EXTI_PR_PIF6 EXTI_PR_PR6
  1608. #define EXTI_PR_PIF7 EXTI_PR_PR7
  1609. #define EXTI_PR_PIF8 EXTI_PR_PR8
  1610. #define EXTI_PR_PIF9 EXTI_PR_PR9
  1611. #define EXTI_PR_PIF10 EXTI_PR_PR10
  1612. #define EXTI_PR_PIF11 EXTI_PR_PR11
  1613. #define EXTI_PR_PIF12 EXTI_PR_PR12
  1614. #define EXTI_PR_PIF13 EXTI_PR_PR13
  1615. #define EXTI_PR_PIF14 EXTI_PR_PR14
  1616. #define EXTI_PR_PIF15 EXTI_PR_PR15
  1617. #define EXTI_PR_PIF16 EXTI_PR_PR16
  1618. #define EXTI_PR_PIF17 EXTI_PR_PR17
  1619. #define EXTI_PR_PIF19 EXTI_PR_PR19
  1620.  
  1621. /******************************************************************************/
  1622. /*                                                                            */
  1623. /*                      FLASH and Option Bytes Registers                      */
  1624. /*                                                                            */
  1625. /******************************************************************************/
  1626.  
  1627. /*******************  Bit definition for FLASH_ACR register  ******************/
  1628. #define FLASH_ACR_LATENCY_Pos             (0U)                                
  1629. #define FLASH_ACR_LATENCY_Msk             (0x1UL << FLASH_ACR_LATENCY_Pos)      /*!< 0x00000001 */
  1630. #define FLASH_ACR_LATENCY                 FLASH_ACR_LATENCY_Msk                /*!< LATENCY bit (Latency) */
  1631.  
  1632. #define FLASH_ACR_PRFTBE_Pos              (4U)                                
  1633. #define FLASH_ACR_PRFTBE_Msk              (0x1UL << FLASH_ACR_PRFTBE_Pos)       /*!< 0x00000010 */
  1634. #define FLASH_ACR_PRFTBE                  FLASH_ACR_PRFTBE_Msk                 /*!< Prefetch Buffer Enable */
  1635. #define FLASH_ACR_PRFTBS_Pos              (5U)                                
  1636. #define FLASH_ACR_PRFTBS_Msk              (0x1UL << FLASH_ACR_PRFTBS_Pos)       /*!< 0x00000020 */
  1637. #define FLASH_ACR_PRFTBS                  FLASH_ACR_PRFTBS_Msk                 /*!< Prefetch Buffer Status */
  1638.  
  1639. /******************  Bit definition for FLASH_KEYR register  ******************/
  1640. #define FLASH_KEYR_FKEYR_Pos              (0U)                                
  1641. #define FLASH_KEYR_FKEYR_Msk              (0xFFFFFFFFUL << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  1642. #define FLASH_KEYR_FKEYR                  FLASH_KEYR_FKEYR_Msk                 /*!< FPEC Key */
  1643.  
  1644. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  1645. #define FLASH_OPTKEYR_OPTKEYR_Pos         (0U)                                
  1646. #define FLASH_OPTKEYR_OPTKEYR_Msk         (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  1647. #define FLASH_OPTKEYR_OPTKEYR             FLASH_OPTKEYR_OPTKEYR_Msk            /*!< Option Byte Key */
  1648.  
  1649. /******************  FLASH Keys  **********************************************/
  1650. #define FLASH_KEY1_Pos                    (0U)                                
  1651. #define FLASH_KEY1_Msk                    (0x45670123UL << FLASH_KEY1_Pos)      /*!< 0x45670123 */
  1652. #define FLASH_KEY1                        FLASH_KEY1_Msk                       /*!< Flash program erase key1 */
  1653. #define FLASH_KEY2_Pos                    (0U)                                
  1654. #define FLASH_KEY2_Msk                    (0xCDEF89ABUL << FLASH_KEY2_Pos)      /*!< 0xCDEF89AB */
  1655. #define FLASH_KEY2                        FLASH_KEY2_Msk                       /*!< Flash program erase key2: used with FLASH_PEKEY1
  1656.                                                                                 to unlock the write access to the FPEC. */
  1657.                                                                
  1658. #define FLASH_OPTKEY1_Pos                 (0U)                                
  1659. #define FLASH_OPTKEY1_Msk                 (0x45670123UL << FLASH_OPTKEY1_Pos)   /*!< 0x45670123 */
  1660. #define FLASH_OPTKEY1                     FLASH_OPTKEY1_Msk                    /*!< Flash option key1 */
  1661. #define FLASH_OPTKEY2_Pos                 (0U)                                
  1662. #define FLASH_OPTKEY2_Msk                 (0xCDEF89ABUL << FLASH_OPTKEY2_Pos)   /*!< 0xCDEF89AB */
  1663. #define FLASH_OPTKEY2                     FLASH_OPTKEY2_Msk                    /*!< Flash option key2: used with FLASH_OPTKEY1 to
  1664.                                                                                 unlock the write access to the option byte block */
  1665.  
  1666. /******************  Bit definition for FLASH_SR register  *******************/
  1667. #define FLASH_SR_BSY_Pos                  (0U)                                
  1668. #define FLASH_SR_BSY_Msk                  (0x1UL << FLASH_SR_BSY_Pos)           /*!< 0x00000001 */
  1669. #define FLASH_SR_BSY                      FLASH_SR_BSY_Msk                     /*!< Busy */
  1670. #define FLASH_SR_PGERR_Pos                (2U)                                
  1671. #define FLASH_SR_PGERR_Msk                (0x1UL << FLASH_SR_PGERR_Pos)         /*!< 0x00000004 */
  1672. #define FLASH_SR_PGERR                    FLASH_SR_PGERR_Msk                   /*!< Programming Error */
  1673. #define FLASH_SR_WRPRTERR_Pos             (4U)                                
  1674. #define FLASH_SR_WRPRTERR_Msk             (0x1UL << FLASH_SR_WRPRTERR_Pos)      /*!< 0x00000010 */
  1675. #define FLASH_SR_WRPRTERR                 FLASH_SR_WRPRTERR_Msk                /*!< Write Protection Error */
  1676. #define FLASH_SR_EOP_Pos                  (5U)                                
  1677. #define FLASH_SR_EOP_Msk                  (0x1UL << FLASH_SR_EOP_Pos)           /*!< 0x00000020 */
  1678. #define FLASH_SR_EOP                      FLASH_SR_EOP_Msk                     /*!< End of operation */
  1679. #define  FLASH_SR_WRPERR                     FLASH_SR_WRPRTERR             /*!< Legacy of Write Protection Error */
  1680.  
  1681. /*******************  Bit definition for FLASH_CR register  *******************/
  1682. #define FLASH_CR_PG_Pos                   (0U)                                
  1683. #define FLASH_CR_PG_Msk                   (0x1UL << FLASH_CR_PG_Pos)            /*!< 0x00000001 */
  1684. #define FLASH_CR_PG                       FLASH_CR_PG_Msk                      /*!< Programming */
  1685. #define FLASH_CR_PER_Pos                  (1U)                                
  1686. #define FLASH_CR_PER_Msk                  (0x1UL << FLASH_CR_PER_Pos)           /*!< 0x00000002 */
  1687. #define FLASH_CR_PER                      FLASH_CR_PER_Msk                     /*!< Page Erase */
  1688. #define FLASH_CR_MER_Pos                  (2U)                                
  1689. #define FLASH_CR_MER_Msk                  (0x1UL << FLASH_CR_MER_Pos)           /*!< 0x00000004 */
  1690. #define FLASH_CR_MER                      FLASH_CR_MER_Msk                     /*!< Mass Erase */
  1691. #define FLASH_CR_OPTPG_Pos                (4U)                                
  1692. #define FLASH_CR_OPTPG_Msk                (0x1UL << FLASH_CR_OPTPG_Pos)         /*!< 0x00000010 */
  1693. #define FLASH_CR_OPTPG                    FLASH_CR_OPTPG_Msk                   /*!< Option Byte Programming */
  1694. #define FLASH_CR_OPTER_Pos                (5U)                                
  1695. #define FLASH_CR_OPTER_Msk                (0x1UL << FLASH_CR_OPTER_Pos)         /*!< 0x00000020 */
  1696. #define FLASH_CR_OPTER                    FLASH_CR_OPTER_Msk                   /*!< Option Byte Erase */
  1697. #define FLASH_CR_STRT_Pos                 (6U)                                
  1698. #define FLASH_CR_STRT_Msk                 (0x1UL << FLASH_CR_STRT_Pos)          /*!< 0x00000040 */
  1699. #define FLASH_CR_STRT                     FLASH_CR_STRT_Msk                    /*!< Start */
  1700. #define FLASH_CR_LOCK_Pos                 (7U)                                
  1701. #define FLASH_CR_LOCK_Msk                 (0x1UL << FLASH_CR_LOCK_Pos)          /*!< 0x00000080 */
  1702. #define FLASH_CR_LOCK                     FLASH_CR_LOCK_Msk                    /*!< Lock */
  1703. #define FLASH_CR_OPTWRE_Pos               (9U)                                
  1704. #define FLASH_CR_OPTWRE_Msk               (0x1UL << FLASH_CR_OPTWRE_Pos)        /*!< 0x00000200 */
  1705. #define FLASH_CR_OPTWRE                   FLASH_CR_OPTWRE_Msk                  /*!< Option Bytes Write Enable */
  1706. #define FLASH_CR_ERRIE_Pos                (10U)                                
  1707. #define FLASH_CR_ERRIE_Msk                (0x1UL << FLASH_CR_ERRIE_Pos)         /*!< 0x00000400 */
  1708. #define FLASH_CR_ERRIE                    FLASH_CR_ERRIE_Msk                   /*!< Error Interrupt Enable */
  1709. #define FLASH_CR_EOPIE_Pos                (12U)                                
  1710. #define FLASH_CR_EOPIE_Msk                (0x1UL << FLASH_CR_EOPIE_Pos)         /*!< 0x00001000 */
  1711. #define FLASH_CR_EOPIE                    FLASH_CR_EOPIE_Msk                   /*!< End of operation interrupt enable */
  1712. #define FLASH_CR_OBL_LAUNCH_Pos           (13U)                                
  1713. #define FLASH_CR_OBL_LAUNCH_Msk           (0x1UL << FLASH_CR_OBL_LAUNCH_Pos)    /*!< 0x00002000 */
  1714. #define FLASH_CR_OBL_LAUNCH               FLASH_CR_OBL_LAUNCH_Msk              /*!< Option Bytes Loader Launch */
  1715.  
  1716. /*******************  Bit definition for FLASH_AR register  *******************/
  1717. #define FLASH_AR_FAR_Pos                  (0U)                                
  1718. #define FLASH_AR_FAR_Msk                  (0xFFFFFFFFUL << FLASH_AR_FAR_Pos)    /*!< 0xFFFFFFFF */
  1719. #define FLASH_AR_FAR                      FLASH_AR_FAR_Msk                     /*!< Flash Address */
  1720.  
  1721. /******************  Bit definition for FLASH_OBR register  *******************/
  1722. #define FLASH_OBR_OPTERR_Pos              (0U)                                
  1723. #define FLASH_OBR_OPTERR_Msk              (0x1UL << FLASH_OBR_OPTERR_Pos)       /*!< 0x00000001 */
  1724. #define FLASH_OBR_OPTERR                  FLASH_OBR_OPTERR_Msk                 /*!< Option Byte Error */
  1725. #define FLASH_OBR_RDPRT1_Pos              (1U)                                
  1726. #define FLASH_OBR_RDPRT1_Msk              (0x1UL << FLASH_OBR_RDPRT1_Pos)       /*!< 0x00000002 */
  1727. #define FLASH_OBR_RDPRT1                  FLASH_OBR_RDPRT1_Msk                 /*!< Read protection Level 1 */
  1728. #define FLASH_OBR_RDPRT2_Pos              (2U)                                
  1729. #define FLASH_OBR_RDPRT2_Msk              (0x1UL << FLASH_OBR_RDPRT2_Pos)       /*!< 0x00000004 */
  1730. #define FLASH_OBR_RDPRT2                  FLASH_OBR_RDPRT2_Msk                 /*!< Read protection Level 2 */
  1731.  
  1732. #define FLASH_OBR_USER_Pos                (8U)                                
  1733. #define FLASH_OBR_USER_Msk                (0x77UL << FLASH_OBR_USER_Pos)        /*!< 0x00007700 */
  1734. #define FLASH_OBR_USER                    FLASH_OBR_USER_Msk                   /*!< User Option Bytes */
  1735. #define FLASH_OBR_IWDG_SW_Pos             (8U)                                
  1736. #define FLASH_OBR_IWDG_SW_Msk             (0x1UL << FLASH_OBR_IWDG_SW_Pos)      /*!< 0x00000100 */
  1737. #define FLASH_OBR_IWDG_SW                 FLASH_OBR_IWDG_SW_Msk                /*!< IWDG SW */
  1738. #define FLASH_OBR_nRST_STOP_Pos           (9U)                                
  1739. #define FLASH_OBR_nRST_STOP_Msk           (0x1UL << FLASH_OBR_nRST_STOP_Pos)    /*!< 0x00000200 */
  1740. #define FLASH_OBR_nRST_STOP               FLASH_OBR_nRST_STOP_Msk              /*!< nRST_STOP */
  1741. #define FLASH_OBR_nRST_STDBY_Pos          (10U)                                
  1742. #define FLASH_OBR_nRST_STDBY_Msk          (0x1UL << FLASH_OBR_nRST_STDBY_Pos)   /*!< 0x00000400 */
  1743. #define FLASH_OBR_nRST_STDBY              FLASH_OBR_nRST_STDBY_Msk             /*!< nRST_STDBY */
  1744. #define FLASH_OBR_nBOOT1_Pos              (12U)                                
  1745. #define FLASH_OBR_nBOOT1_Msk              (0x1UL << FLASH_OBR_nBOOT1_Pos)       /*!< 0x00001000 */
  1746. #define FLASH_OBR_nBOOT1                  FLASH_OBR_nBOOT1_Msk                 /*!< nBOOT1 */
  1747. #define FLASH_OBR_VDDA_MONITOR_Pos        (13U)                                
  1748. #define FLASH_OBR_VDDA_MONITOR_Msk        (0x1UL << FLASH_OBR_VDDA_MONITOR_Pos) /*!< 0x00002000 */
  1749. #define FLASH_OBR_VDDA_MONITOR            FLASH_OBR_VDDA_MONITOR_Msk           /*!< VDDA power supply supervisor */
  1750. #define FLASH_OBR_RAM_PARITY_CHECK_Pos    (14U)                                
  1751. #define FLASH_OBR_RAM_PARITY_CHECK_Msk    (0x1UL << FLASH_OBR_RAM_PARITY_CHECK_Pos) /*!< 0x00004000 */
  1752. #define FLASH_OBR_RAM_PARITY_CHECK        FLASH_OBR_RAM_PARITY_CHECK_Msk       /*!< RAM parity check */
  1753. #define FLASH_OBR_DATA0_Pos               (16U)                                
  1754. #define FLASH_OBR_DATA0_Msk               (0xFFUL << FLASH_OBR_DATA0_Pos)       /*!< 0x00FF0000 */
  1755. #define FLASH_OBR_DATA0                   FLASH_OBR_DATA0_Msk                  /*!< Data0 */
  1756. #define FLASH_OBR_DATA1_Pos               (24U)                                
  1757. #define FLASH_OBR_DATA1_Msk               (0xFFUL << FLASH_OBR_DATA1_Pos)       /*!< 0xFF000000 */
  1758. #define FLASH_OBR_DATA1                   FLASH_OBR_DATA1_Msk                  /*!< Data1 */
  1759.  
  1760. /* Old BOOT1 bit definition, maintained for legacy purpose */
  1761. #define FLASH_OBR_BOOT1                      FLASH_OBR_nBOOT1
  1762.  
  1763. /* Old OBR_VDDA bit definition, maintained for legacy purpose */
  1764. #define FLASH_OBR_VDDA_ANALOG                FLASH_OBR_VDDA_MONITOR
  1765.  
  1766. /******************  Bit definition for FLASH_WRPR register  ******************/
  1767. #define FLASH_WRPR_WRP_Pos                (0U)                                
  1768. #define FLASH_WRPR_WRP_Msk                (0xFFFFUL << FLASH_WRPR_WRP_Pos)      /*!< 0x0000FFFF */
  1769. #define FLASH_WRPR_WRP                    FLASH_WRPR_WRP_Msk                   /*!< Write Protect */
  1770.  
  1771. /*----------------------------------------------------------------------------*/
  1772.  
  1773. /******************  Bit definition for OB_RDP register  **********************/
  1774. #define OB_RDP_RDP_Pos       (0U)                                              
  1775. #define OB_RDP_RDP_Msk       (0xFFUL << OB_RDP_RDP_Pos)                         /*!< 0x000000FF */
  1776. #define OB_RDP_RDP           OB_RDP_RDP_Msk                                    /*!< Read protection option byte */
  1777. #define OB_RDP_nRDP_Pos      (8U)                                              
  1778. #define OB_RDP_nRDP_Msk      (0xFFUL << OB_RDP_nRDP_Pos)                        /*!< 0x0000FF00 */
  1779. #define OB_RDP_nRDP          OB_RDP_nRDP_Msk                                   /*!< Read protection complemented option byte */
  1780.  
  1781. /******************  Bit definition for OB_USER register  *********************/
  1782. #define OB_USER_USER_Pos     (16U)                                            
  1783. #define OB_USER_USER_Msk     (0xFFUL << OB_USER_USER_Pos)                       /*!< 0x00FF0000 */
  1784. #define OB_USER_USER         OB_USER_USER_Msk                                  /*!< User option byte */
  1785. #define OB_USER_nUSER_Pos    (24U)                                            
  1786. #define OB_USER_nUSER_Msk    (0xFFUL << OB_USER_nUSER_Pos)                      /*!< 0xFF000000 */
  1787. #define OB_USER_nUSER        OB_USER_nUSER_Msk                                 /*!< User complemented option byte */
  1788.  
  1789. /******************  Bit definition for OB_WRP0 register  *********************/
  1790. #define OB_WRP0_WRP0_Pos     (0U)                                              
  1791. #define OB_WRP0_WRP0_Msk     (0xFFUL << OB_WRP0_WRP0_Pos)                       /*!< 0x000000FF */
  1792. #define OB_WRP0_WRP0         OB_WRP0_WRP0_Msk                                  /*!< Flash memory write protection option bytes */
  1793. #define OB_WRP0_nWRP0_Pos    (8U)                                              
  1794. #define OB_WRP0_nWRP0_Msk    (0xFFUL << OB_WRP0_nWRP0_Pos)                      /*!< 0x0000FF00 */
  1795. #define OB_WRP0_nWRP0        OB_WRP0_nWRP0_Msk                                 /*!< Flash memory write protection complemented option bytes */
  1796.  
  1797. /******************************************************************************/
  1798. /*                                                                            */
  1799. /*                       General Purpose IOs (GPIO)                           */
  1800. /*                                                                            */
  1801. /******************************************************************************/
  1802. /*******************  Bit definition for GPIO_MODER register  *****************/
  1803. #define GPIO_MODER_MODER0_Pos           (0U)                                  
  1804. #define GPIO_MODER_MODER0_Msk           (0x3UL << GPIO_MODER_MODER0_Pos)        /*!< 0x00000003 */
  1805. #define GPIO_MODER_MODER0               GPIO_MODER_MODER0_Msk                  
  1806. #define GPIO_MODER_MODER0_0             (0x1UL << GPIO_MODER_MODER0_Pos)        /*!< 0x00000001 */
  1807. #define GPIO_MODER_MODER0_1             (0x2UL << GPIO_MODER_MODER0_Pos)        /*!< 0x00000002 */
  1808. #define GPIO_MODER_MODER1_Pos           (2U)                                  
  1809. #define GPIO_MODER_MODER1_Msk           (0x3UL << GPIO_MODER_MODER1_Pos)        /*!< 0x0000000C */
  1810. #define GPIO_MODER_MODER1               GPIO_MODER_MODER1_Msk                  
  1811. #define GPIO_MODER_MODER1_0             (0x1UL << GPIO_MODER_MODER1_Pos)        /*!< 0x00000004 */
  1812. #define GPIO_MODER_MODER1_1             (0x2UL << GPIO_MODER_MODER1_Pos)        /*!< 0x00000008 */
  1813. #define GPIO_MODER_MODER2_Pos           (4U)                                  
  1814. #define GPIO_MODER_MODER2_Msk           (0x3UL << GPIO_MODER_MODER2_Pos)        /*!< 0x00000030 */
  1815. #define GPIO_MODER_MODER2               GPIO_MODER_MODER2_Msk                  
  1816. #define GPIO_MODER_MODER2_0             (0x1UL << GPIO_MODER_MODER2_Pos)        /*!< 0x00000010 */
  1817. #define GPIO_MODER_MODER2_1             (0x2UL << GPIO_MODER_MODER2_Pos)        /*!< 0x00000020 */
  1818. #define GPIO_MODER_MODER3_Pos           (6U)                                  
  1819. #define GPIO_MODER_MODER3_Msk           (0x3UL << GPIO_MODER_MODER3_Pos)        /*!< 0x000000C0 */
  1820. #define GPIO_MODER_MODER3               GPIO_MODER_MODER3_Msk                  
  1821. #define GPIO_MODER_MODER3_0             (0x1UL << GPIO_MODER_MODER3_Pos)        /*!< 0x00000040 */
  1822. #define GPIO_MODER_MODER3_1             (0x2UL << GPIO_MODER_MODER3_Pos)        /*!< 0x00000080 */
  1823. #define GPIO_MODER_MODER4_Pos           (8U)                                  
  1824. #define GPIO_MODER_MODER4_Msk           (0x3UL << GPIO_MODER_MODER4_Pos)        /*!< 0x00000300 */
  1825. #define GPIO_MODER_MODER4               GPIO_MODER_MODER4_Msk                  
  1826. #define GPIO_MODER_MODER4_0             (0x1UL << GPIO_MODER_MODER4_Pos)        /*!< 0x00000100 */
  1827. #define GPIO_MODER_MODER4_1             (0x2UL << GPIO_MODER_MODER4_Pos)        /*!< 0x00000200 */
  1828. #define GPIO_MODER_MODER5_Pos           (10U)                                  
  1829. #define GPIO_MODER_MODER5_Msk           (0x3UL << GPIO_MODER_MODER5_Pos)        /*!< 0x00000C00 */
  1830. #define GPIO_MODER_MODER5               GPIO_MODER_MODER5_Msk                  
  1831. #define GPIO_MODER_MODER5_0             (0x1UL << GPIO_MODER_MODER5_Pos)        /*!< 0x00000400 */
  1832. #define GPIO_MODER_MODER5_1             (0x2UL << GPIO_MODER_MODER5_Pos)        /*!< 0x00000800 */
  1833. #define GPIO_MODER_MODER6_Pos           (12U)                                  
  1834. #define GPIO_MODER_MODER6_Msk           (0x3UL << GPIO_MODER_MODER6_Pos)        /*!< 0x00003000 */
  1835. #define GPIO_MODER_MODER6               GPIO_MODER_MODER6_Msk                  
  1836. #define GPIO_MODER_MODER6_0             (0x1UL << GPIO_MODER_MODER6_Pos)        /*!< 0x00001000 */
  1837. #define GPIO_MODER_MODER6_1             (0x2UL << GPIO_MODER_MODER6_Pos)        /*!< 0x00002000 */
  1838. #define GPIO_MODER_MODER7_Pos           (14U)                                  
  1839. #define GPIO_MODER_MODER7_Msk           (0x3UL << GPIO_MODER_MODER7_Pos)        /*!< 0x0000C000 */
  1840. #define GPIO_MODER_MODER7               GPIO_MODER_MODER7_Msk                  
  1841. #define GPIO_MODER_MODER7_0             (0x1UL << GPIO_MODER_MODER7_Pos)        /*!< 0x00004000 */
  1842. #define GPIO_MODER_MODER7_1             (0x2UL << GPIO_MODER_MODER7_Pos)        /*!< 0x00008000 */
  1843. #define GPIO_MODER_MODER8_Pos           (16U)                                  
  1844. #define GPIO_MODER_MODER8_Msk           (0x3UL << GPIO_MODER_MODER8_Pos)        /*!< 0x00030000 */
  1845. #define GPIO_MODER_MODER8               GPIO_MODER_MODER8_Msk                  
  1846. #define GPIO_MODER_MODER8_0             (0x1UL << GPIO_MODER_MODER8_Pos)        /*!< 0x00010000 */
  1847. #define GPIO_MODER_MODER8_1             (0x2UL << GPIO_MODER_MODER8_Pos)        /*!< 0x00020000 */
  1848. #define GPIO_MODER_MODER9_Pos           (18U)                                  
  1849. #define GPIO_MODER_MODER9_Msk           (0x3UL << GPIO_MODER_MODER9_Pos)        /*!< 0x000C0000 */
  1850. #define GPIO_MODER_MODER9               GPIO_MODER_MODER9_Msk                  
  1851. #define GPIO_MODER_MODER9_0             (0x1UL << GPIO_MODER_MODER9_Pos)        /*!< 0x00040000 */
  1852. #define GPIO_MODER_MODER9_1             (0x2UL << GPIO_MODER_MODER9_Pos)        /*!< 0x00080000 */
  1853. #define GPIO_MODER_MODER10_Pos          (20U)                                  
  1854. #define GPIO_MODER_MODER10_Msk          (0x3UL << GPIO_MODER_MODER10_Pos)       /*!< 0x00300000 */
  1855. #define GPIO_MODER_MODER10              GPIO_MODER_MODER10_Msk                
  1856. #define GPIO_MODER_MODER10_0            (0x1UL << GPIO_MODER_MODER10_Pos)       /*!< 0x00100000 */
  1857. #define GPIO_MODER_MODER10_1            (0x2UL << GPIO_MODER_MODER10_Pos)       /*!< 0x00200000 */
  1858. #define GPIO_MODER_MODER11_Pos          (22U)                                  
  1859. #define GPIO_MODER_MODER11_Msk          (0x3UL << GPIO_MODER_MODER11_Pos)       /*!< 0x00C00000 */
  1860. #define GPIO_MODER_MODER11              GPIO_MODER_MODER11_Msk                
  1861. #define GPIO_MODER_MODER11_0            (0x1UL << GPIO_MODER_MODER11_Pos)       /*!< 0x00400000 */
  1862. #define GPIO_MODER_MODER11_1            (0x2UL << GPIO_MODER_MODER11_Pos)       /*!< 0x00800000 */
  1863. #define GPIO_MODER_MODER12_Pos          (24U)                                  
  1864. #define GPIO_MODER_MODER12_Msk          (0x3UL << GPIO_MODER_MODER12_Pos)       /*!< 0x03000000 */
  1865. #define GPIO_MODER_MODER12              GPIO_MODER_MODER12_Msk                
  1866. #define GPIO_MODER_MODER12_0            (0x1UL << GPIO_MODER_MODER12_Pos)       /*!< 0x01000000 */
  1867. #define GPIO_MODER_MODER12_1            (0x2UL << GPIO_MODER_MODER12_Pos)       /*!< 0x02000000 */
  1868. #define GPIO_MODER_MODER13_Pos          (26U)                                  
  1869. #define GPIO_MODER_MODER13_Msk          (0x3UL << GPIO_MODER_MODER13_Pos)       /*!< 0x0C000000 */
  1870. #define GPIO_MODER_MODER13              GPIO_MODER_MODER13_Msk                
  1871. #define GPIO_MODER_MODER13_0            (0x1UL << GPIO_MODER_MODER13_Pos)       /*!< 0x04000000 */
  1872. #define GPIO_MODER_MODER13_1            (0x2UL << GPIO_MODER_MODER13_Pos)       /*!< 0x08000000 */
  1873. #define GPIO_MODER_MODER14_Pos          (28U)                                  
  1874. #define GPIO_MODER_MODER14_Msk          (0x3UL << GPIO_MODER_MODER14_Pos)       /*!< 0x30000000 */
  1875. #define GPIO_MODER_MODER14              GPIO_MODER_MODER14_Msk                
  1876. #define GPIO_MODER_MODER14_0            (0x1UL << GPIO_MODER_MODER14_Pos)       /*!< 0x10000000 */
  1877. #define GPIO_MODER_MODER14_1            (0x2UL << GPIO_MODER_MODER14_Pos)       /*!< 0x20000000 */
  1878. #define GPIO_MODER_MODER15_Pos          (30U)                                  
  1879. #define GPIO_MODER_MODER15_Msk          (0x3UL << GPIO_MODER_MODER15_Pos)       /*!< 0xC0000000 */
  1880. #define GPIO_MODER_MODER15              GPIO_MODER_MODER15_Msk                
  1881. #define GPIO_MODER_MODER15_0            (0x1UL << GPIO_MODER_MODER15_Pos)       /*!< 0x40000000 */
  1882. #define GPIO_MODER_MODER15_1            (0x2UL << GPIO_MODER_MODER15_Pos)       /*!< 0x80000000 */
  1883.  
  1884. /******************  Bit definition for GPIO_OTYPER register  *****************/
  1885. #define GPIO_OTYPER_OT_0                (0x00000001U)                          
  1886. #define GPIO_OTYPER_OT_1                (0x00000002U)                          
  1887. #define GPIO_OTYPER_OT_2                (0x00000004U)                          
  1888. #define GPIO_OTYPER_OT_3                (0x00000008U)                          
  1889. #define GPIO_OTYPER_OT_4                (0x00000010U)                          
  1890. #define GPIO_OTYPER_OT_5                (0x00000020U)                          
  1891. #define GPIO_OTYPER_OT_6                (0x00000040U)                          
  1892. #define GPIO_OTYPER_OT_7                (0x00000080U)                          
  1893. #define GPIO_OTYPER_OT_8                (0x00000100U)                          
  1894. #define GPIO_OTYPER_OT_9                (0x00000200U)                          
  1895. #define GPIO_OTYPER_OT_10               (0x00000400U)                          
  1896. #define GPIO_OTYPER_OT_11               (0x00000800U)                          
  1897. #define GPIO_OTYPER_OT_12               (0x00001000U)                          
  1898. #define GPIO_OTYPER_OT_13               (0x00002000U)                          
  1899. #define GPIO_OTYPER_OT_14               (0x00004000U)                          
  1900. #define GPIO_OTYPER_OT_15               (0x00008000U)                          
  1901.  
  1902. /****************  Bit definition for GPIO_OSPEEDR register  ******************/
  1903. #define GPIO_OSPEEDR_OSPEEDR0_Pos       (0U)                                  
  1904. #define GPIO_OSPEEDR_OSPEEDR0_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR0_Pos)    /*!< 0x00000003 */
  1905. #define GPIO_OSPEEDR_OSPEEDR0           GPIO_OSPEEDR_OSPEEDR0_Msk              
  1906. #define GPIO_OSPEEDR_OSPEEDR0_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR0_Pos)    /*!< 0x00000001 */
  1907. #define GPIO_OSPEEDR_OSPEEDR0_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR0_Pos)    /*!< 0x00000002 */
  1908. #define GPIO_OSPEEDR_OSPEEDR1_Pos       (2U)                                  
  1909. #define GPIO_OSPEEDR_OSPEEDR1_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR1_Pos)    /*!< 0x0000000C */
  1910. #define GPIO_OSPEEDR_OSPEEDR1           GPIO_OSPEEDR_OSPEEDR1_Msk              
  1911. #define GPIO_OSPEEDR_OSPEEDR1_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR1_Pos)    /*!< 0x00000004 */
  1912. #define GPIO_OSPEEDR_OSPEEDR1_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR1_Pos)    /*!< 0x00000008 */
  1913. #define GPIO_OSPEEDR_OSPEEDR2_Pos       (4U)                                  
  1914. #define GPIO_OSPEEDR_OSPEEDR2_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR2_Pos)    /*!< 0x00000030 */
  1915. #define GPIO_OSPEEDR_OSPEEDR2           GPIO_OSPEEDR_OSPEEDR2_Msk              
  1916. #define GPIO_OSPEEDR_OSPEEDR2_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR2_Pos)    /*!< 0x00000010 */
  1917. #define GPIO_OSPEEDR_OSPEEDR2_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR2_Pos)    /*!< 0x00000020 */
  1918. #define GPIO_OSPEEDR_OSPEEDR3_Pos       (6U)                                  
  1919. #define GPIO_OSPEEDR_OSPEEDR3_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR3_Pos)    /*!< 0x000000C0 */
  1920. #define GPIO_OSPEEDR_OSPEEDR3           GPIO_OSPEEDR_OSPEEDR3_Msk              
  1921. #define GPIO_OSPEEDR_OSPEEDR3_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR3_Pos)    /*!< 0x00000040 */
  1922. #define GPIO_OSPEEDR_OSPEEDR3_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR3_Pos)    /*!< 0x00000080 */
  1923. #define GPIO_OSPEEDR_OSPEEDR4_Pos       (8U)                                  
  1924. #define GPIO_OSPEEDR_OSPEEDR4_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR4_Pos)    /*!< 0x00000300 */
  1925. #define GPIO_OSPEEDR_OSPEEDR4           GPIO_OSPEEDR_OSPEEDR4_Msk              
  1926. #define GPIO_OSPEEDR_OSPEEDR4_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR4_Pos)    /*!< 0x00000100 */
  1927. #define GPIO_OSPEEDR_OSPEEDR4_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR4_Pos)    /*!< 0x00000200 */
  1928. #define GPIO_OSPEEDR_OSPEEDR5_Pos       (10U)                                  
  1929. #define GPIO_OSPEEDR_OSPEEDR5_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR5_Pos)    /*!< 0x00000C00 */
  1930. #define GPIO_OSPEEDR_OSPEEDR5           GPIO_OSPEEDR_OSPEEDR5_Msk              
  1931. #define GPIO_OSPEEDR_OSPEEDR5_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR5_Pos)    /*!< 0x00000400 */
  1932. #define GPIO_OSPEEDR_OSPEEDR5_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR5_Pos)    /*!< 0x00000800 */
  1933. #define GPIO_OSPEEDR_OSPEEDR6_Pos       (12U)                                  
  1934. #define GPIO_OSPEEDR_OSPEEDR6_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR6_Pos)    /*!< 0x00003000 */
  1935. #define GPIO_OSPEEDR_OSPEEDR6           GPIO_OSPEEDR_OSPEEDR6_Msk              
  1936. #define GPIO_OSPEEDR_OSPEEDR6_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR6_Pos)    /*!< 0x00001000 */
  1937. #define GPIO_OSPEEDR_OSPEEDR6_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR6_Pos)    /*!< 0x00002000 */
  1938. #define GPIO_OSPEEDR_OSPEEDR7_Pos       (14U)                                  
  1939. #define GPIO_OSPEEDR_OSPEEDR7_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR7_Pos)    /*!< 0x0000C000 */
  1940. #define GPIO_OSPEEDR_OSPEEDR7           GPIO_OSPEEDR_OSPEEDR7_Msk              
  1941. #define GPIO_OSPEEDR_OSPEEDR7_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR7_Pos)    /*!< 0x00004000 */
  1942. #define GPIO_OSPEEDR_OSPEEDR7_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR7_Pos)    /*!< 0x00008000 */
  1943. #define GPIO_OSPEEDR_OSPEEDR8_Pos       (16U)                                  
  1944. #define GPIO_OSPEEDR_OSPEEDR8_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR8_Pos)    /*!< 0x00030000 */
  1945. #define GPIO_OSPEEDR_OSPEEDR8           GPIO_OSPEEDR_OSPEEDR8_Msk              
  1946. #define GPIO_OSPEEDR_OSPEEDR8_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR8_Pos)    /*!< 0x00010000 */
  1947. #define GPIO_OSPEEDR_OSPEEDR8_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR8_Pos)    /*!< 0x00020000 */
  1948. #define GPIO_OSPEEDR_OSPEEDR9_Pos       (18U)                                  
  1949. #define GPIO_OSPEEDR_OSPEEDR9_Msk       (0x3UL << GPIO_OSPEEDR_OSPEEDR9_Pos)    /*!< 0x000C0000 */
  1950. #define GPIO_OSPEEDR_OSPEEDR9           GPIO_OSPEEDR_OSPEEDR9_Msk              
  1951. #define GPIO_OSPEEDR_OSPEEDR9_0         (0x1UL << GPIO_OSPEEDR_OSPEEDR9_Pos)    /*!< 0x00040000 */
  1952. #define GPIO_OSPEEDR_OSPEEDR9_1         (0x2UL << GPIO_OSPEEDR_OSPEEDR9_Pos)    /*!< 0x00080000 */
  1953. #define GPIO_OSPEEDR_OSPEEDR10_Pos      (20U)                                  
  1954. #define GPIO_OSPEEDR_OSPEEDR10_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR10_Pos)   /*!< 0x00300000 */
  1955. #define GPIO_OSPEEDR_OSPEEDR10          GPIO_OSPEEDR_OSPEEDR10_Msk            
  1956. #define GPIO_OSPEEDR_OSPEEDR10_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR10_Pos)   /*!< 0x00100000 */
  1957. #define GPIO_OSPEEDR_OSPEEDR10_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR10_Pos)   /*!< 0x00200000 */
  1958. #define GPIO_OSPEEDR_OSPEEDR11_Pos      (22U)                                  
  1959. #define GPIO_OSPEEDR_OSPEEDR11_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR11_Pos)   /*!< 0x00C00000 */
  1960. #define GPIO_OSPEEDR_OSPEEDR11          GPIO_OSPEEDR_OSPEEDR11_Msk            
  1961. #define GPIO_OSPEEDR_OSPEEDR11_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR11_Pos)   /*!< 0x00400000 */
  1962. #define GPIO_OSPEEDR_OSPEEDR11_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR11_Pos)   /*!< 0x00800000 */
  1963. #define GPIO_OSPEEDR_OSPEEDR12_Pos      (24U)                                  
  1964. #define GPIO_OSPEEDR_OSPEEDR12_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR12_Pos)   /*!< 0x03000000 */
  1965. #define GPIO_OSPEEDR_OSPEEDR12          GPIO_OSPEEDR_OSPEEDR12_Msk            
  1966. #define GPIO_OSPEEDR_OSPEEDR12_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR12_Pos)   /*!< 0x01000000 */
  1967. #define GPIO_OSPEEDR_OSPEEDR12_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR12_Pos)   /*!< 0x02000000 */
  1968. #define GPIO_OSPEEDR_OSPEEDR13_Pos      (26U)                                  
  1969. #define GPIO_OSPEEDR_OSPEEDR13_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR13_Pos)   /*!< 0x0C000000 */
  1970. #define GPIO_OSPEEDR_OSPEEDR13          GPIO_OSPEEDR_OSPEEDR13_Msk            
  1971. #define GPIO_OSPEEDR_OSPEEDR13_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR13_Pos)   /*!< 0x04000000 */
  1972. #define GPIO_OSPEEDR_OSPEEDR13_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR13_Pos)   /*!< 0x08000000 */
  1973. #define GPIO_OSPEEDR_OSPEEDR14_Pos      (28U)                                  
  1974. #define GPIO_OSPEEDR_OSPEEDR14_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR14_Pos)   /*!< 0x30000000 */
  1975. #define GPIO_OSPEEDR_OSPEEDR14          GPIO_OSPEEDR_OSPEEDR14_Msk            
  1976. #define GPIO_OSPEEDR_OSPEEDR14_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR14_Pos)   /*!< 0x10000000 */
  1977. #define GPIO_OSPEEDR_OSPEEDR14_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR14_Pos)   /*!< 0x20000000 */
  1978. #define GPIO_OSPEEDR_OSPEEDR15_Pos      (30U)                                  
  1979. #define GPIO_OSPEEDR_OSPEEDR15_Msk      (0x3UL << GPIO_OSPEEDR_OSPEEDR15_Pos)   /*!< 0xC0000000 */
  1980. #define GPIO_OSPEEDR_OSPEEDR15          GPIO_OSPEEDR_OSPEEDR15_Msk            
  1981. #define GPIO_OSPEEDR_OSPEEDR15_0        (0x1UL << GPIO_OSPEEDR_OSPEEDR15_Pos)   /*!< 0x40000000 */
  1982. #define GPIO_OSPEEDR_OSPEEDR15_1        (0x2UL << GPIO_OSPEEDR_OSPEEDR15_Pos)   /*!< 0x80000000 */
  1983.  
  1984. /* Old Bit definition for GPIO_OSPEEDR register maintained for legacy purpose */
  1985. #define GPIO_OSPEEDER_OSPEEDR0     GPIO_OSPEEDR_OSPEEDR0
  1986. #define GPIO_OSPEEDER_OSPEEDR0_0   GPIO_OSPEEDR_OSPEEDR0_0
  1987. #define GPIO_OSPEEDER_OSPEEDR0_1   GPIO_OSPEEDR_OSPEEDR0_1
  1988. #define GPIO_OSPEEDER_OSPEEDR1     GPIO_OSPEEDR_OSPEEDR1
  1989. #define GPIO_OSPEEDER_OSPEEDR1_0   GPIO_OSPEEDR_OSPEEDR1_0
  1990. #define GPIO_OSPEEDER_OSPEEDR1_1   GPIO_OSPEEDR_OSPEEDR1_1
  1991. #define GPIO_OSPEEDER_OSPEEDR2     GPIO_OSPEEDR_OSPEEDR2
  1992. #define GPIO_OSPEEDER_OSPEEDR2_0   GPIO_OSPEEDR_OSPEEDR2_0
  1993. #define GPIO_OSPEEDER_OSPEEDR2_1   GPIO_OSPEEDR_OSPEEDR2_1
  1994. #define GPIO_OSPEEDER_OSPEEDR3     GPIO_OSPEEDR_OSPEEDR3
  1995. #define GPIO_OSPEEDER_OSPEEDR3_0   GPIO_OSPEEDR_OSPEEDR3_0
  1996. #define GPIO_OSPEEDER_OSPEEDR3_1   GPIO_OSPEEDR_OSPEEDR3_1
  1997. #define GPIO_OSPEEDER_OSPEEDR4     GPIO_OSPEEDR_OSPEEDR4
  1998. #define GPIO_OSPEEDER_OSPEEDR4_0   GPIO_OSPEEDR_OSPEEDR4_0
  1999. #define GPIO_OSPEEDER_OSPEEDR4_1   GPIO_OSPEEDR_OSPEEDR4_1
  2000. #define GPIO_OSPEEDER_OSPEEDR5     GPIO_OSPEEDR_OSPEEDR5
  2001. #define GPIO_OSPEEDER_OSPEEDR5_0   GPIO_OSPEEDR_OSPEEDR5_0
  2002. #define GPIO_OSPEEDER_OSPEEDR5_1   GPIO_OSPEEDR_OSPEEDR5_1
  2003. #define GPIO_OSPEEDER_OSPEEDR6     GPIO_OSPEEDR_OSPEEDR6
  2004. #define GPIO_OSPEEDER_OSPEEDR6_0   GPIO_OSPEEDR_OSPEEDR6_0
  2005. #define GPIO_OSPEEDER_OSPEEDR6_1   GPIO_OSPEEDR_OSPEEDR6_1
  2006. #define GPIO_OSPEEDER_OSPEEDR7     GPIO_OSPEEDR_OSPEEDR7
  2007. #define GPIO_OSPEEDER_OSPEEDR7_0   GPIO_OSPEEDR_OSPEEDR7_0
  2008. #define GPIO_OSPEEDER_OSPEEDR7_1   GPIO_OSPEEDR_OSPEEDR7_1
  2009. #define GPIO_OSPEEDER_OSPEEDR8     GPIO_OSPEEDR_OSPEEDR8
  2010. #define GPIO_OSPEEDER_OSPEEDR8_0   GPIO_OSPEEDR_OSPEEDR8_0
  2011. #define GPIO_OSPEEDER_OSPEEDR8_1   GPIO_OSPEEDR_OSPEEDR8_1
  2012. #define GPIO_OSPEEDER_OSPEEDR9     GPIO_OSPEEDR_OSPEEDR9
  2013. #define GPIO_OSPEEDER_OSPEEDR9_0   GPIO_OSPEEDR_OSPEEDR9_0
  2014. #define GPIO_OSPEEDER_OSPEEDR9_1   GPIO_OSPEEDR_OSPEEDR9_1
  2015. #define GPIO_OSPEEDER_OSPEEDR10    GPIO_OSPEEDR_OSPEEDR10
  2016. #define GPIO_OSPEEDER_OSPEEDR10_0  GPIO_OSPEEDR_OSPEEDR10_0
  2017. #define GPIO_OSPEEDER_OSPEEDR10_1  GPIO_OSPEEDR_OSPEEDR10_1
  2018. #define GPIO_OSPEEDER_OSPEEDR11    GPIO_OSPEEDR_OSPEEDR11
  2019. #define GPIO_OSPEEDER_OSPEEDR11_0  GPIO_OSPEEDR_OSPEEDR11_0
  2020. #define GPIO_OSPEEDER_OSPEEDR11_1  GPIO_OSPEEDR_OSPEEDR11_1
  2021. #define GPIO_OSPEEDER_OSPEEDR12    GPIO_OSPEEDR_OSPEEDR12
  2022. #define GPIO_OSPEEDER_OSPEEDR12_0  GPIO_OSPEEDR_OSPEEDR12_0
  2023. #define GPIO_OSPEEDER_OSPEEDR12_1  GPIO_OSPEEDR_OSPEEDR12_1
  2024. #define GPIO_OSPEEDER_OSPEEDR13    GPIO_OSPEEDR_OSPEEDR13
  2025. #define GPIO_OSPEEDER_OSPEEDR13_0  GPIO_OSPEEDR_OSPEEDR13_0
  2026. #define GPIO_OSPEEDER_OSPEEDR13_1  GPIO_OSPEEDR_OSPEEDR13_1
  2027. #define GPIO_OSPEEDER_OSPEEDR14    GPIO_OSPEEDR_OSPEEDR14
  2028. #define GPIO_OSPEEDER_OSPEEDR14_0  GPIO_OSPEEDR_OSPEEDR14_0
  2029. #define GPIO_OSPEEDER_OSPEEDR14_1  GPIO_OSPEEDR_OSPEEDR14_1
  2030. #define GPIO_OSPEEDER_OSPEEDR15    GPIO_OSPEEDR_OSPEEDR15
  2031. #define GPIO_OSPEEDER_OSPEEDR15_0  GPIO_OSPEEDR_OSPEEDR15_0
  2032. #define GPIO_OSPEEDER_OSPEEDR15_1  GPIO_OSPEEDR_OSPEEDR15_1
  2033.  
  2034. /*******************  Bit definition for GPIO_PUPDR register ******************/
  2035. #define GPIO_PUPDR_PUPDR0_Pos           (0U)                                  
  2036. #define GPIO_PUPDR_PUPDR0_Msk           (0x3UL << GPIO_PUPDR_PUPDR0_Pos)        /*!< 0x00000003 */
  2037. #define GPIO_PUPDR_PUPDR0               GPIO_PUPDR_PUPDR0_Msk                  
  2038. #define GPIO_PUPDR_PUPDR0_0             (0x1UL << GPIO_PUPDR_PUPDR0_Pos)        /*!< 0x00000001 */
  2039. #define GPIO_PUPDR_PUPDR0_1             (0x2UL << GPIO_PUPDR_PUPDR0_Pos)        /*!< 0x00000002 */
  2040. #define GPIO_PUPDR_PUPDR1_Pos           (2U)                                  
  2041. #define GPIO_PUPDR_PUPDR1_Msk           (0x3UL << GPIO_PUPDR_PUPDR1_Pos)        /*!< 0x0000000C */
  2042. #define GPIO_PUPDR_PUPDR1               GPIO_PUPDR_PUPDR1_Msk                  
  2043. #define GPIO_PUPDR_PUPDR1_0             (0x1UL << GPIO_PUPDR_PUPDR1_Pos)        /*!< 0x00000004 */
  2044. #define GPIO_PUPDR_PUPDR1_1             (0x2UL << GPIO_PUPDR_PUPDR1_Pos)        /*!< 0x00000008 */
  2045. #define GPIO_PUPDR_PUPDR2_Pos           (4U)                                  
  2046. #define GPIO_PUPDR_PUPDR2_Msk           (0x3UL << GPIO_PUPDR_PUPDR2_Pos)        /*!< 0x00000030 */
  2047. #define GPIO_PUPDR_PUPDR2               GPIO_PUPDR_PUPDR2_Msk                  
  2048. #define GPIO_PUPDR_PUPDR2_0             (0x1UL << GPIO_PUPDR_PUPDR2_Pos)        /*!< 0x00000010 */
  2049. #define GPIO_PUPDR_PUPDR2_1             (0x2UL << GPIO_PUPDR_PUPDR2_Pos)        /*!< 0x00000020 */
  2050. #define GPIO_PUPDR_PUPDR3_Pos           (6U)                                  
  2051. #define GPIO_PUPDR_PUPDR3_Msk           (0x3UL << GPIO_PUPDR_PUPDR3_Pos)        /*!< 0x000000C0 */
  2052. #define GPIO_PUPDR_PUPDR3               GPIO_PUPDR_PUPDR3_Msk                  
  2053. #define GPIO_PUPDR_PUPDR3_0             (0x1UL << GPIO_PUPDR_PUPDR3_Pos)        /*!< 0x00000040 */
  2054. #define GPIO_PUPDR_PUPDR3_1             (0x2UL << GPIO_PUPDR_PUPDR3_Pos)        /*!< 0x00000080 */
  2055. #define GPIO_PUPDR_PUPDR4_Pos           (8U)                                  
  2056. #define GPIO_PUPDR_PUPDR4_Msk           (0x3UL << GPIO_PUPDR_PUPDR4_Pos)        /*!< 0x00000300 */
  2057. #define GPIO_PUPDR_PUPDR4               GPIO_PUPDR_PUPDR4_Msk                  
  2058. #define GPIO_PUPDR_PUPDR4_0             (0x1UL << GPIO_PUPDR_PUPDR4_Pos)        /*!< 0x00000100 */
  2059. #define GPIO_PUPDR_PUPDR4_1             (0x2UL << GPIO_PUPDR_PUPDR4_Pos)        /*!< 0x00000200 */
  2060. #define GPIO_PUPDR_PUPDR5_Pos           (10U)                                  
  2061. #define GPIO_PUPDR_PUPDR5_Msk           (0x3UL << GPIO_PUPDR_PUPDR5_Pos)        /*!< 0x00000C00 */
  2062. #define GPIO_PUPDR_PUPDR5               GPIO_PUPDR_PUPDR5_Msk                  
  2063. #define GPIO_PUPDR_PUPDR5_0             (0x1UL << GPIO_PUPDR_PUPDR5_Pos)        /*!< 0x00000400 */
  2064. #define GPIO_PUPDR_PUPDR5_1             (0x2UL << GPIO_PUPDR_PUPDR5_Pos)        /*!< 0x00000800 */
  2065. #define GPIO_PUPDR_PUPDR6_Pos           (12U)                                  
  2066. #define GPIO_PUPDR_PUPDR6_Msk           (0x3UL << GPIO_PUPDR_PUPDR6_Pos)        /*!< 0x00003000 */
  2067. #define GPIO_PUPDR_PUPDR6               GPIO_PUPDR_PUPDR6_Msk                  
  2068. #define GPIO_PUPDR_PUPDR6_0             (0x1UL << GPIO_PUPDR_PUPDR6_Pos)        /*!< 0x00001000 */
  2069. #define GPIO_PUPDR_PUPDR6_1             (0x2UL << GPIO_PUPDR_PUPDR6_Pos)        /*!< 0x00002000 */
  2070. #define GPIO_PUPDR_PUPDR7_Pos           (14U)                                  
  2071. #define GPIO_PUPDR_PUPDR7_Msk           (0x3UL << GPIO_PUPDR_PUPDR7_Pos)        /*!< 0x0000C000 */
  2072. #define GPIO_PUPDR_PUPDR7               GPIO_PUPDR_PUPDR7_Msk                  
  2073. #define GPIO_PUPDR_PUPDR7_0             (0x1UL << GPIO_PUPDR_PUPDR7_Pos)        /*!< 0x00004000 */
  2074. #define GPIO_PUPDR_PUPDR7_1             (0x2UL << GPIO_PUPDR_PUPDR7_Pos)        /*!< 0x00008000 */
  2075. #define GPIO_PUPDR_PUPDR8_Pos           (16U)                                  
  2076. #define GPIO_PUPDR_PUPDR8_Msk           (0x3UL << GPIO_PUPDR_PUPDR8_Pos)        /*!< 0x00030000 */
  2077. #define GPIO_PUPDR_PUPDR8               GPIO_PUPDR_PUPDR8_Msk                  
  2078. #define GPIO_PUPDR_PUPDR8_0             (0x1UL << GPIO_PUPDR_PUPDR8_Pos)        /*!< 0x00010000 */
  2079. #define GPIO_PUPDR_PUPDR8_1             (0x2UL << GPIO_PUPDR_PUPDR8_Pos)        /*!< 0x00020000 */
  2080. #define GPIO_PUPDR_PUPDR9_Pos           (18U)                                  
  2081. #define GPIO_PUPDR_PUPDR9_Msk           (0x3UL << GPIO_PUPDR_PUPDR9_Pos)        /*!< 0x000C0000 */
  2082. #define GPIO_PUPDR_PUPDR9               GPIO_PUPDR_PUPDR9_Msk                  
  2083. #define GPIO_PUPDR_PUPDR9_0             (0x1UL << GPIO_PUPDR_PUPDR9_Pos)        /*!< 0x00040000 */
  2084. #define GPIO_PUPDR_PUPDR9_1             (0x2UL << GPIO_PUPDR_PUPDR9_Pos)        /*!< 0x00080000 */
  2085. #define GPIO_PUPDR_PUPDR10_Pos          (20U)                                  
  2086. #define GPIO_PUPDR_PUPDR10_Msk          (0x3UL << GPIO_PUPDR_PUPDR10_Pos)       /*!< 0x00300000 */
  2087. #define GPIO_PUPDR_PUPDR10              GPIO_PUPDR_PUPDR10_Msk                
  2088. #define GPIO_PUPDR_PUPDR10_0            (0x1UL << GPIO_PUPDR_PUPDR10_Pos)       /*!< 0x00100000 */
  2089. #define GPIO_PUPDR_PUPDR10_1            (0x2UL << GPIO_PUPDR_PUPDR10_Pos)       /*!< 0x00200000 */
  2090. #define GPIO_PUPDR_PUPDR11_Pos          (22U)                                  
  2091. #define GPIO_PUPDR_PUPDR11_Msk          (0x3UL << GPIO_PUPDR_PUPDR11_Pos)       /*!< 0x00C00000 */
  2092. #define GPIO_PUPDR_PUPDR11              GPIO_PUPDR_PUPDR11_Msk                
  2093. #define GPIO_PUPDR_PUPDR11_0            (0x1UL << GPIO_PUPDR_PUPDR11_Pos)       /*!< 0x00400000 */
  2094. #define GPIO_PUPDR_PUPDR11_1            (0x2UL << GPIO_PUPDR_PUPDR11_Pos)       /*!< 0x00800000 */
  2095. #define GPIO_PUPDR_PUPDR12_Pos          (24U)                                  
  2096. #define GPIO_PUPDR_PUPDR12_Msk          (0x3UL << GPIO_PUPDR_PUPDR12_Pos)       /*!< 0x03000000 */
  2097. #define GPIO_PUPDR_PUPDR12              GPIO_PUPDR_PUPDR12_Msk                
  2098. #define GPIO_PUPDR_PUPDR12_0            (0x1UL << GPIO_PUPDR_PUPDR12_Pos)       /*!< 0x01000000 */
  2099. #define GPIO_PUPDR_PUPDR12_1            (0x2UL << GPIO_PUPDR_PUPDR12_Pos)       /*!< 0x02000000 */
  2100. #define GPIO_PUPDR_PUPDR13_Pos          (26U)                                  
  2101. #define GPIO_PUPDR_PUPDR13_Msk          (0x3UL << GPIO_PUPDR_PUPDR13_Pos)       /*!< 0x0C000000 */
  2102. #define GPIO_PUPDR_PUPDR13              GPIO_PUPDR_PUPDR13_Msk                
  2103. #define GPIO_PUPDR_PUPDR13_0            (0x1UL << GPIO_PUPDR_PUPDR13_Pos)       /*!< 0x04000000 */
  2104. #define GPIO_PUPDR_PUPDR13_1            (0x2UL << GPIO_PUPDR_PUPDR13_Pos)       /*!< 0x08000000 */
  2105. #define GPIO_PUPDR_PUPDR14_Pos          (28U)                                  
  2106. #define GPIO_PUPDR_PUPDR14_Msk          (0x3UL << GPIO_PUPDR_PUPDR14_Pos)       /*!< 0x30000000 */
  2107. #define GPIO_PUPDR_PUPDR14              GPIO_PUPDR_PUPDR14_Msk                
  2108. #define GPIO_PUPDR_PUPDR14_0            (0x1UL << GPIO_PUPDR_PUPDR14_Pos)       /*!< 0x10000000 */
  2109. #define GPIO_PUPDR_PUPDR14_1            (0x2UL << GPIO_PUPDR_PUPDR14_Pos)       /*!< 0x20000000 */
  2110. #define GPIO_PUPDR_PUPDR15_Pos          (30U)                                  
  2111. #define GPIO_PUPDR_PUPDR15_Msk          (0x3UL << GPIO_PUPDR_PUPDR15_Pos)       /*!< 0xC0000000 */
  2112. #define GPIO_PUPDR_PUPDR15              GPIO_PUPDR_PUPDR15_Msk                
  2113. #define GPIO_PUPDR_PUPDR15_0            (0x1UL << GPIO_PUPDR_PUPDR15_Pos)       /*!< 0x40000000 */
  2114. #define GPIO_PUPDR_PUPDR15_1            (0x2UL << GPIO_PUPDR_PUPDR15_Pos)       /*!< 0x80000000 */
  2115.  
  2116. /*******************  Bit definition for GPIO_IDR register  *******************/
  2117. #define GPIO_IDR_0                      (0x00000001U)                          
  2118. #define GPIO_IDR_1                      (0x00000002U)                          
  2119. #define GPIO_IDR_2                      (0x00000004U)                          
  2120. #define GPIO_IDR_3                      (0x00000008U)                          
  2121. #define GPIO_IDR_4                      (0x00000010U)                          
  2122. #define GPIO_IDR_5                      (0x00000020U)                          
  2123. #define GPIO_IDR_6                      (0x00000040U)                          
  2124. #define GPIO_IDR_7                      (0x00000080U)                          
  2125. #define GPIO_IDR_8                      (0x00000100U)                          
  2126. #define GPIO_IDR_9                      (0x00000200U)                          
  2127. #define GPIO_IDR_10                     (0x00000400U)                          
  2128. #define GPIO_IDR_11                     (0x00000800U)                          
  2129. #define GPIO_IDR_12                     (0x00001000U)                          
  2130. #define GPIO_IDR_13                     (0x00002000U)                          
  2131. #define GPIO_IDR_14                     (0x00004000U)                          
  2132. #define GPIO_IDR_15                     (0x00008000U)                          
  2133.  
  2134. /******************  Bit definition for GPIO_ODR register  ********************/
  2135. #define GPIO_ODR_0                      (0x00000001U)                          
  2136. #define GPIO_ODR_1                      (0x00000002U)                          
  2137. #define GPIO_ODR_2                      (0x00000004U)                          
  2138. #define GPIO_ODR_3                      (0x00000008U)                          
  2139. #define GPIO_ODR_4                      (0x00000010U)                          
  2140. #define GPIO_ODR_5                      (0x00000020U)                          
  2141. #define GPIO_ODR_6                      (0x00000040U)                          
  2142. #define GPIO_ODR_7                      (0x00000080U)                          
  2143. #define GPIO_ODR_8                      (0x00000100U)                          
  2144. #define GPIO_ODR_9                      (0x00000200U)                          
  2145. #define GPIO_ODR_10                     (0x00000400U)                          
  2146. #define GPIO_ODR_11                     (0x00000800U)                          
  2147. #define GPIO_ODR_12                     (0x00001000U)                          
  2148. #define GPIO_ODR_13                     (0x00002000U)                          
  2149. #define GPIO_ODR_14                     (0x00004000U)                          
  2150. #define GPIO_ODR_15                     (0x00008000U)                          
  2151.  
  2152. /****************** Bit definition for GPIO_BSRR register  ********************/
  2153. #define GPIO_BSRR_BS_0                  (0x00000001U)                          
  2154. #define GPIO_BSRR_BS_1                  (0x00000002U)                          
  2155. #define GPIO_BSRR_BS_2                  (0x00000004U)                          
  2156. #define GPIO_BSRR_BS_3                  (0x00000008U)                          
  2157. #define GPIO_BSRR_BS_4                  (0x00000010U)                          
  2158. #define GPIO_BSRR_BS_5                  (0x00000020U)                          
  2159. #define GPIO_BSRR_BS_6                  (0x00000040U)                          
  2160. #define GPIO_BSRR_BS_7                  (0x00000080U)                          
  2161. #define GPIO_BSRR_BS_8                  (0x00000100U)                          
  2162. #define GPIO_BSRR_BS_9                  (0x00000200U)                          
  2163. #define GPIO_BSRR_BS_10                 (0x00000400U)                          
  2164. #define GPIO_BSRR_BS_11                 (0x00000800U)                          
  2165. #define GPIO_BSRR_BS_12                 (0x00001000U)                          
  2166. #define GPIO_BSRR_BS_13                 (0x00002000U)                          
  2167. #define GPIO_BSRR_BS_14                 (0x00004000U)                          
  2168. #define GPIO_BSRR_BS_15                 (0x00008000U)                          
  2169. #define GPIO_BSRR_BR_0                  (0x00010000U)                          
  2170. #define GPIO_BSRR_BR_1                  (0x00020000U)                          
  2171. #define GPIO_BSRR_BR_2                  (0x00040000U)                          
  2172. #define GPIO_BSRR_BR_3                  (0x00080000U)                          
  2173. #define GPIO_BSRR_BR_4                  (0x00100000U)                          
  2174. #define GPIO_BSRR_BR_5                  (0x00200000U)                          
  2175. #define GPIO_BSRR_BR_6                  (0x00400000U)                          
  2176. #define GPIO_BSRR_BR_7                  (0x00800000U)                          
  2177. #define GPIO_BSRR_BR_8                  (0x01000000U)                          
  2178. #define GPIO_BSRR_BR_9                  (0x02000000U)                          
  2179. #define GPIO_BSRR_BR_10                 (0x04000000U)                          
  2180. #define GPIO_BSRR_BR_11                 (0x08000000U)                          
  2181. #define GPIO_BSRR_BR_12                 (0x10000000U)                          
  2182. #define GPIO_BSRR_BR_13                 (0x20000000U)                          
  2183. #define GPIO_BSRR_BR_14                 (0x40000000U)                          
  2184. #define GPIO_BSRR_BR_15                 (0x80000000U)                          
  2185.  
  2186. /****************** Bit definition for GPIO_LCKR register  ********************/
  2187. #define GPIO_LCKR_LCK0_Pos              (0U)                                  
  2188. #define GPIO_LCKR_LCK0_Msk              (0x1UL << GPIO_LCKR_LCK0_Pos)           /*!< 0x00000001 */
  2189. #define GPIO_LCKR_LCK0                  GPIO_LCKR_LCK0_Msk                    
  2190. #define GPIO_LCKR_LCK1_Pos              (1U)                                  
  2191. #define GPIO_LCKR_LCK1_Msk              (0x1UL << GPIO_LCKR_LCK1_Pos)           /*!< 0x00000002 */
  2192. #define GPIO_LCKR_LCK1                  GPIO_LCKR_LCK1_Msk                    
  2193. #define GPIO_LCKR_LCK2_Pos              (2U)                                  
  2194. #define GPIO_LCKR_LCK2_Msk              (0x1UL << GPIO_LCKR_LCK2_Pos)           /*!< 0x00000004 */
  2195. #define GPIO_LCKR_LCK2                  GPIO_LCKR_LCK2_Msk                    
  2196. #define GPIO_LCKR_LCK3_Pos              (3U)                                  
  2197. #define GPIO_LCKR_LCK3_Msk              (0x1UL << GPIO_LCKR_LCK3_Pos)           /*!< 0x00000008 */
  2198. #define GPIO_LCKR_LCK3                  GPIO_LCKR_LCK3_Msk                    
  2199. #define GPIO_LCKR_LCK4_Pos              (4U)                                  
  2200. #define GPIO_LCKR_LCK4_Msk              (0x1UL << GPIO_LCKR_LCK4_Pos)           /*!< 0x00000010 */
  2201. #define GPIO_LCKR_LCK4                  GPIO_LCKR_LCK4_Msk                    
  2202. #define GPIO_LCKR_LCK5_Pos              (5U)                                  
  2203. #define GPIO_LCKR_LCK5_Msk              (0x1UL << GPIO_LCKR_LCK5_Pos)           /*!< 0x00000020 */
  2204. #define GPIO_LCKR_LCK5                  GPIO_LCKR_LCK5_Msk                    
  2205. #define GPIO_LCKR_LCK6_Pos              (6U)                                  
  2206. #define GPIO_LCKR_LCK6_Msk              (0x1UL << GPIO_LCKR_LCK6_Pos)           /*!< 0x00000040 */
  2207. #define GPIO_LCKR_LCK6                  GPIO_LCKR_LCK6_Msk                    
  2208. #define GPIO_LCKR_LCK7_Pos              (7U)                                  
  2209. #define GPIO_LCKR_LCK7_Msk              (0x1UL << GPIO_LCKR_LCK7_Pos)           /*!< 0x00000080 */
  2210. #define GPIO_LCKR_LCK7                  GPIO_LCKR_LCK7_Msk                    
  2211. #define GPIO_LCKR_LCK8_Pos              (8U)                                  
  2212. #define GPIO_LCKR_LCK8_Msk              (0x1UL << GPIO_LCKR_LCK8_Pos)           /*!< 0x00000100 */
  2213. #define GPIO_LCKR_LCK8                  GPIO_LCKR_LCK8_Msk                    
  2214. #define GPIO_LCKR_LCK9_Pos              (9U)                                  
  2215. #define GPIO_LCKR_LCK9_Msk              (0x1UL << GPIO_LCKR_LCK9_Pos)           /*!< 0x00000200 */
  2216. #define GPIO_LCKR_LCK9                  GPIO_LCKR_LCK9_Msk                    
  2217. #define GPIO_LCKR_LCK10_Pos             (10U)                                  
  2218. #define GPIO_LCKR_LCK10_Msk             (0x1UL << GPIO_LCKR_LCK10_Pos)          /*!< 0x00000400 */
  2219. #define GPIO_LCKR_LCK10                 GPIO_LCKR_LCK10_Msk                    
  2220. #define GPIO_LCKR_LCK11_Pos             (11U)                                  
  2221. #define GPIO_LCKR_LCK11_Msk             (0x1UL << GPIO_LCKR_LCK11_Pos)          /*!< 0x00000800 */
  2222. #define GPIO_LCKR_LCK11                 GPIO_LCKR_LCK11_Msk                    
  2223. #define GPIO_LCKR_LCK12_Pos             (12U)                                  
  2224. #define GPIO_LCKR_LCK12_Msk             (0x1UL << GPIO_LCKR_LCK12_Pos)          /*!< 0x00001000 */
  2225. #define GPIO_LCKR_LCK12                 GPIO_LCKR_LCK12_Msk                    
  2226. #define GPIO_LCKR_LCK13_Pos             (13U)                                  
  2227. #define GPIO_LCKR_LCK13_Msk             (0x1UL << GPIO_LCKR_LCK13_Pos)          /*!< 0x00002000 */
  2228. #define GPIO_LCKR_LCK13                 GPIO_LCKR_LCK13_Msk                    
  2229. #define GPIO_LCKR_LCK14_Pos             (14U)                                  
  2230. #define GPIO_LCKR_LCK14_Msk             (0x1UL << GPIO_LCKR_LCK14_Pos)          /*!< 0x00004000 */
  2231. #define GPIO_LCKR_LCK14                 GPIO_LCKR_LCK14_Msk                    
  2232. #define GPIO_LCKR_LCK15_Pos             (15U)                                  
  2233. #define GPIO_LCKR_LCK15_Msk             (0x1UL << GPIO_LCKR_LCK15_Pos)          /*!< 0x00008000 */
  2234. #define GPIO_LCKR_LCK15                 GPIO_LCKR_LCK15_Msk                    
  2235. #define GPIO_LCKR_LCKK_Pos              (16U)                                  
  2236. #define GPIO_LCKR_LCKK_Msk              (0x1UL << GPIO_LCKR_LCKK_Pos)           /*!< 0x00010000 */
  2237. #define GPIO_LCKR_LCKK                  GPIO_LCKR_LCKK_Msk                    
  2238.  
  2239. /****************** Bit definition for GPIO_AFRL register  ********************/
  2240. #define GPIO_AFRL_AFSEL0_Pos            (0U)                                  
  2241. #define GPIO_AFRL_AFSEL0_Msk            (0xFUL << GPIO_AFRL_AFSEL0_Pos)         /*!< 0x0000000F */
  2242. #define GPIO_AFRL_AFSEL0                GPIO_AFRL_AFSEL0_Msk                    
  2243. #define GPIO_AFRL_AFSEL1_Pos            (4U)                                  
  2244. #define GPIO_AFRL_AFSEL1_Msk            (0xFUL << GPIO_AFRL_AFSEL1_Pos)         /*!< 0x000000F0 */
  2245. #define GPIO_AFRL_AFSEL1                GPIO_AFRL_AFSEL1_Msk                    
  2246. #define GPIO_AFRL_AFSEL2_Pos            (8U)                                  
  2247. #define GPIO_AFRL_AFSEL2_Msk            (0xFUL << GPIO_AFRL_AFSEL2_Pos)         /*!< 0x00000F00 */
  2248. #define GPIO_AFRL_AFSEL2                GPIO_AFRL_AFSEL2_Msk                    
  2249. #define GPIO_AFRL_AFSEL3_Pos            (12U)                                  
  2250. #define GPIO_AFRL_AFSEL3_Msk            (0xFUL << GPIO_AFRL_AFSEL3_Pos)         /*!< 0x0000F000 */
  2251. #define GPIO_AFRL_AFSEL3                GPIO_AFRL_AFSEL3_Msk                    
  2252. #define GPIO_AFRL_AFSEL4_Pos            (16U)                                  
  2253. #define GPIO_AFRL_AFSEL4_Msk            (0xFUL << GPIO_AFRL_AFSEL4_Pos)         /*!< 0x000F0000 */
  2254. #define GPIO_AFRL_AFSEL4                GPIO_AFRL_AFSEL4_Msk                    
  2255. #define GPIO_AFRL_AFSEL5_Pos            (20U)                                  
  2256. #define GPIO_AFRL_AFSEL5_Msk            (0xFUL << GPIO_AFRL_AFSEL5_Pos)         /*!< 0x00F00000 */
  2257. #define GPIO_AFRL_AFSEL5                GPIO_AFRL_AFSEL5_Msk                    
  2258. #define GPIO_AFRL_AFSEL6_Pos            (24U)                                  
  2259. #define GPIO_AFRL_AFSEL6_Msk            (0xFUL << GPIO_AFRL_AFSEL6_Pos)         /*!< 0x0F000000 */
  2260. #define GPIO_AFRL_AFSEL6                GPIO_AFRL_AFSEL6_Msk                    
  2261. #define GPIO_AFRL_AFSEL7_Pos            (28U)                                  
  2262. #define GPIO_AFRL_AFSEL7_Msk            (0xFUL << GPIO_AFRL_AFSEL7_Pos)         /*!< 0xF0000000 */
  2263. #define GPIO_AFRL_AFSEL7                GPIO_AFRL_AFSEL7_Msk  
  2264.  
  2265. /* Legacy aliases */                  
  2266. #define GPIO_AFRL_AFRL0_Pos             GPIO_AFRL_AFSEL0_Pos                                  
  2267. #define GPIO_AFRL_AFRL0_Msk             GPIO_AFRL_AFSEL0_Msk
  2268. #define GPIO_AFRL_AFRL0                 GPIO_AFRL_AFSEL0
  2269. #define GPIO_AFRL_AFRL1_Pos             GPIO_AFRL_AFSEL1_Pos
  2270. #define GPIO_AFRL_AFRL1_Msk             GPIO_AFRL_AFSEL1_Msk
  2271. #define GPIO_AFRL_AFRL1                 GPIO_AFRL_AFSEL1
  2272. #define GPIO_AFRL_AFRL2_Pos             GPIO_AFRL_AFSEL2_Pos
  2273. #define GPIO_AFRL_AFRL2_Msk             GPIO_AFRL_AFSEL2_Msk
  2274. #define GPIO_AFRL_AFRL2                 GPIO_AFRL_AFSEL2
  2275. #define GPIO_AFRL_AFRL3_Pos             GPIO_AFRL_AFSEL3_Pos
  2276. #define GPIO_AFRL_AFRL3_Msk             GPIO_AFRL_AFSEL3_Msk
  2277. #define GPIO_AFRL_AFRL3                 GPIO_AFRL_AFSEL3
  2278. #define GPIO_AFRL_AFRL4_Pos             GPIO_AFRL_AFSEL4_Pos
  2279. #define GPIO_AFRL_AFRL4_Msk             GPIO_AFRL_AFSEL4_Msk
  2280. #define GPIO_AFRL_AFRL4                 GPIO_AFRL_AFSEL4
  2281. #define GPIO_AFRL_AFRL5_Pos             GPIO_AFRL_AFSEL5_Pos
  2282. #define GPIO_AFRL_AFRL5_Msk             GPIO_AFRL_AFSEL5_Msk
  2283. #define GPIO_AFRL_AFRL5                 GPIO_AFRL_AFSEL5
  2284. #define GPIO_AFRL_AFRL6_Pos             GPIO_AFRL_AFSEL6_Pos
  2285. #define GPIO_AFRL_AFRL6_Msk             GPIO_AFRL_AFSEL6_Msk
  2286. #define GPIO_AFRL_AFRL6                 GPIO_AFRL_AFSEL6
  2287. #define GPIO_AFRL_AFRL7_Pos             GPIO_AFRL_AFSEL7_Pos
  2288. #define GPIO_AFRL_AFRL7_Msk             GPIO_AFRL_AFSEL7_Msk
  2289. #define GPIO_AFRL_AFRL7                 GPIO_AFRL_AFSEL7
  2290.  
  2291. /****************** Bit definition for GPIO_AFRH register  ********************/
  2292. #define GPIO_AFRH_AFSEL8_Pos            (0U)                                  
  2293. #define GPIO_AFRH_AFSEL8_Msk            (0xFUL << GPIO_AFRH_AFSEL8_Pos)         /*!< 0x0000000F */
  2294. #define GPIO_AFRH_AFSEL8                GPIO_AFRH_AFSEL8_Msk                    
  2295. #define GPIO_AFRH_AFSEL9_Pos            (4U)                                  
  2296. #define GPIO_AFRH_AFSEL9_Msk            (0xFUL << GPIO_AFRH_AFSEL9_Pos)         /*!< 0x000000F0 */
  2297. #define GPIO_AFRH_AFSEL9                GPIO_AFRH_AFSEL9_Msk                    
  2298. #define GPIO_AFRH_AFSEL10_Pos           (8U)                                  
  2299. #define GPIO_AFRH_AFSEL10_Msk           (0xFUL << GPIO_AFRH_AFSEL10_Pos)        /*!< 0x00000F00 */
  2300. #define GPIO_AFRH_AFSEL10               GPIO_AFRH_AFSEL10_Msk                    
  2301. #define GPIO_AFRH_AFSEL11_Pos           (12U)                                  
  2302. #define GPIO_AFRH_AFSEL11_Msk           (0xFUL << GPIO_AFRH_AFSEL11_Pos)        /*!< 0x0000F000 */
  2303. #define GPIO_AFRH_AFSEL11               GPIO_AFRH_AFSEL11_Msk                    
  2304. #define GPIO_AFRH_AFSEL12_Pos           (16U)                                  
  2305. #define GPIO_AFRH_AFSEL12_Msk           (0xFUL << GPIO_AFRH_AFSEL12_Pos)        /*!< 0x000F0000 */
  2306. #define GPIO_AFRH_AFSEL12               GPIO_AFRH_AFSEL12_Msk                    
  2307. #define GPIO_AFRH_AFSEL13_Pos           (20U)                                  
  2308. #define GPIO_AFRH_AFSEL13_Msk           (0xFUL << GPIO_AFRH_AFSEL13_Pos)        /*!< 0x00F00000 */
  2309. #define GPIO_AFRH_AFSEL13               GPIO_AFRH_AFSEL13_Msk                    
  2310. #define GPIO_AFRH_AFSEL14_Pos           (24U)                                  
  2311. #define GPIO_AFRH_AFSEL14_Msk           (0xFUL << GPIO_AFRH_AFSEL14_Pos)        /*!< 0x0F000000 */
  2312. #define GPIO_AFRH_AFSEL14               GPIO_AFRH_AFSEL14_Msk                    
  2313. #define GPIO_AFRH_AFSEL15_Pos           (28U)                                  
  2314. #define GPIO_AFRH_AFSEL15_Msk           (0xFUL << GPIO_AFRH_AFSEL15_Pos)        /*!< 0xF0000000 */
  2315. #define GPIO_AFRH_AFSEL15               GPIO_AFRH_AFSEL15_Msk                    
  2316.  
  2317. /* Legacy aliases */                  
  2318. #define GPIO_AFRH_AFRH0_Pos             GPIO_AFRH_AFSEL8_Pos
  2319. #define GPIO_AFRH_AFRH0_Msk             GPIO_AFRH_AFSEL8_Msk
  2320. #define GPIO_AFRH_AFRH0                 GPIO_AFRH_AFSEL8
  2321. #define GPIO_AFRH_AFRH1_Pos             GPIO_AFRH_AFSEL9_Pos
  2322. #define GPIO_AFRH_AFRH1_Msk             GPIO_AFRH_AFSEL9_Msk
  2323. #define GPIO_AFRH_AFRH1                 GPIO_AFRH_AFSEL9
  2324. #define GPIO_AFRH_AFRH2_Pos             GPIO_AFRH_AFSEL10_Pos
  2325. #define GPIO_AFRH_AFRH2_Msk             GPIO_AFRH_AFSEL10_Msk
  2326. #define GPIO_AFRH_AFRH2                 GPIO_AFRH_AFSEL10
  2327. #define GPIO_AFRH_AFRH3_Pos             GPIO_AFRH_AFSEL11_Pos
  2328. #define GPIO_AFRH_AFRH3_Msk             GPIO_AFRH_AFSEL11_Msk
  2329. #define GPIO_AFRH_AFRH3                 GPIO_AFRH_AFSEL11
  2330. #define GPIO_AFRH_AFRH4_Pos             GPIO_AFRH_AFSEL12_Pos
  2331. #define GPIO_AFRH_AFRH4_Msk             GPIO_AFRH_AFSEL12_Msk
  2332. #define GPIO_AFRH_AFRH4                 GPIO_AFRH_AFSEL12
  2333. #define GPIO_AFRH_AFRH5_Pos             GPIO_AFRH_AFSEL13_Pos
  2334. #define GPIO_AFRH_AFRH5_Msk             GPIO_AFRH_AFSEL13_Msk
  2335. #define GPIO_AFRH_AFRH5                 GPIO_AFRH_AFSEL13
  2336. #define GPIO_AFRH_AFRH6_Pos             GPIO_AFRH_AFSEL14_Pos
  2337. #define GPIO_AFRH_AFRH6_Msk             GPIO_AFRH_AFSEL14_Msk
  2338. #define GPIO_AFRH_AFRH6                 GPIO_AFRH_AFSEL14
  2339. #define GPIO_AFRH_AFRH7_Pos             GPIO_AFRH_AFSEL15_Pos
  2340. #define GPIO_AFRH_AFRH7_Msk             GPIO_AFRH_AFSEL15_Msk
  2341. #define GPIO_AFRH_AFRH7                 GPIO_AFRH_AFSEL15
  2342.  
  2343. /****************** Bit definition for GPIO_BRR register  *********************/
  2344. #define GPIO_BRR_BR_0                   (0x00000001U)                          
  2345. #define GPIO_BRR_BR_1                   (0x00000002U)                          
  2346. #define GPIO_BRR_BR_2                   (0x00000004U)                          
  2347. #define GPIO_BRR_BR_3                   (0x00000008U)                          
  2348. #define GPIO_BRR_BR_4                   (0x00000010U)                          
  2349. #define GPIO_BRR_BR_5                   (0x00000020U)                          
  2350. #define GPIO_BRR_BR_6                   (0x00000040U)                          
  2351. #define GPIO_BRR_BR_7                   (0x00000080U)                          
  2352. #define GPIO_BRR_BR_8                   (0x00000100U)                          
  2353. #define GPIO_BRR_BR_9                   (0x00000200U)                          
  2354. #define GPIO_BRR_BR_10                  (0x00000400U)                          
  2355. #define GPIO_BRR_BR_11                  (0x00000800U)                          
  2356. #define GPIO_BRR_BR_12                  (0x00001000U)                          
  2357. #define GPIO_BRR_BR_13                  (0x00002000U)                          
  2358. #define GPIO_BRR_BR_14                  (0x00004000U)                          
  2359. #define GPIO_BRR_BR_15                  (0x00008000U)                          
  2360.  
  2361. /******************************************************************************/
  2362. /*                                                                            */
  2363. /*                   Inter-integrated Circuit Interface (I2C)                 */
  2364. /*                                                                            */
  2365. /******************************************************************************/
  2366.  
  2367. /*******************  Bit definition for I2C_CR1 register  *******************/
  2368. #define I2C_CR1_PE_Pos               (0U)                                      
  2369. #define I2C_CR1_PE_Msk               (0x1UL << I2C_CR1_PE_Pos)                  /*!< 0x00000001 */
  2370. #define I2C_CR1_PE                   I2C_CR1_PE_Msk                            /*!< Peripheral enable */
  2371. #define I2C_CR1_TXIE_Pos             (1U)                                      
  2372. #define I2C_CR1_TXIE_Msk             (0x1UL << I2C_CR1_TXIE_Pos)                /*!< 0x00000002 */
  2373. #define I2C_CR1_TXIE                 I2C_CR1_TXIE_Msk                          /*!< TX interrupt enable */
  2374. #define I2C_CR1_RXIE_Pos             (2U)                                      
  2375. #define I2C_CR1_RXIE_Msk             (0x1UL << I2C_CR1_RXIE_Pos)                /*!< 0x00000004 */
  2376. #define I2C_CR1_RXIE                 I2C_CR1_RXIE_Msk                          /*!< RX interrupt enable */
  2377. #define I2C_CR1_ADDRIE_Pos           (3U)                                      
  2378. #define I2C_CR1_ADDRIE_Msk           (0x1UL << I2C_CR1_ADDRIE_Pos)              /*!< 0x00000008 */
  2379. #define I2C_CR1_ADDRIE               I2C_CR1_ADDRIE_Msk                        /*!< Address match interrupt enable */
  2380. #define I2C_CR1_NACKIE_Pos           (4U)                                      
  2381. #define I2C_CR1_NACKIE_Msk           (0x1UL << I2C_CR1_NACKIE_Pos)              /*!< 0x00000010 */
  2382. #define I2C_CR1_NACKIE               I2C_CR1_NACKIE_Msk                        /*!< NACK received interrupt enable */
  2383. #define I2C_CR1_STOPIE_Pos           (5U)                                      
  2384. #define I2C_CR1_STOPIE_Msk           (0x1UL << I2C_CR1_STOPIE_Pos)              /*!< 0x00000020 */
  2385. #define I2C_CR1_STOPIE               I2C_CR1_STOPIE_Msk                        /*!< STOP detection interrupt enable */
  2386. #define I2C_CR1_TCIE_Pos             (6U)                                      
  2387. #define I2C_CR1_TCIE_Msk             (0x1UL << I2C_CR1_TCIE_Pos)                /*!< 0x00000040 */
  2388. #define I2C_CR1_TCIE                 I2C_CR1_TCIE_Msk                          /*!< Transfer complete interrupt enable */
  2389. #define I2C_CR1_ERRIE_Pos            (7U)                                      
  2390. #define I2C_CR1_ERRIE_Msk            (0x1UL << I2C_CR1_ERRIE_Pos)               /*!< 0x00000080 */
  2391. #define I2C_CR1_ERRIE                I2C_CR1_ERRIE_Msk                         /*!< Errors interrupt enable */
  2392. #define I2C_CR1_DNF_Pos              (8U)                                      
  2393. #define I2C_CR1_DNF_Msk              (0xFUL << I2C_CR1_DNF_Pos)                 /*!< 0x00000F00 */
  2394. #define I2C_CR1_DNF                  I2C_CR1_DNF_Msk                           /*!< Digital noise filter */
  2395. #define I2C_CR1_ANFOFF_Pos           (12U)                                    
  2396. #define I2C_CR1_ANFOFF_Msk           (0x1UL << I2C_CR1_ANFOFF_Pos)              /*!< 0x00001000 */
  2397. #define I2C_CR1_ANFOFF               I2C_CR1_ANFOFF_Msk                        /*!< Analog noise filter OFF */
  2398. #define I2C_CR1_SWRST_Pos            (13U)                                    
  2399. #define I2C_CR1_SWRST_Msk            (0x1UL << I2C_CR1_SWRST_Pos)               /*!< 0x00002000 */
  2400. #define I2C_CR1_SWRST                I2C_CR1_SWRST_Msk                         /*!< Software reset */
  2401. #define I2C_CR1_TXDMAEN_Pos          (14U)                                    
  2402. #define I2C_CR1_TXDMAEN_Msk          (0x1UL << I2C_CR1_TXDMAEN_Pos)             /*!< 0x00004000 */
  2403. #define I2C_CR1_TXDMAEN              I2C_CR1_TXDMAEN_Msk                       /*!< DMA transmission requests enable */
  2404. #define I2C_CR1_RXDMAEN_Pos          (15U)                                    
  2405. #define I2C_CR1_RXDMAEN_Msk          (0x1UL << I2C_CR1_RXDMAEN_Pos)             /*!< 0x00008000 */
  2406. #define I2C_CR1_RXDMAEN              I2C_CR1_RXDMAEN_Msk                       /*!< DMA reception requests enable */
  2407. #define I2C_CR1_SBC_Pos              (16U)                                    
  2408. #define I2C_CR1_SBC_Msk              (0x1UL << I2C_CR1_SBC_Pos)                 /*!< 0x00010000 */
  2409. #define I2C_CR1_SBC                  I2C_CR1_SBC_Msk                           /*!< Slave byte control */
  2410. #define I2C_CR1_NOSTRETCH_Pos        (17U)                                    
  2411. #define I2C_CR1_NOSTRETCH_Msk        (0x1UL << I2C_CR1_NOSTRETCH_Pos)           /*!< 0x00020000 */
  2412. #define I2C_CR1_NOSTRETCH            I2C_CR1_NOSTRETCH_Msk                     /*!< Clock stretching disable */
  2413. #define I2C_CR1_GCEN_Pos             (19U)                                    
  2414. #define I2C_CR1_GCEN_Msk             (0x1UL << I2C_CR1_GCEN_Pos)                /*!< 0x00080000 */
  2415. #define I2C_CR1_GCEN                 I2C_CR1_GCEN_Msk                          /*!< General call enable */
  2416. #define I2C_CR1_SMBHEN_Pos           (20U)                                    
  2417. #define I2C_CR1_SMBHEN_Msk           (0x1UL << I2C_CR1_SMBHEN_Pos)              /*!< 0x00100000 */
  2418. #define I2C_CR1_SMBHEN               I2C_CR1_SMBHEN_Msk                        /*!< SMBus host address enable */
  2419. #define I2C_CR1_SMBDEN_Pos           (21U)                                    
  2420. #define I2C_CR1_SMBDEN_Msk           (0x1UL << I2C_CR1_SMBDEN_Pos)              /*!< 0x00200000 */
  2421. #define I2C_CR1_SMBDEN               I2C_CR1_SMBDEN_Msk                        /*!< SMBus device default address enable */
  2422. #define I2C_CR1_ALERTEN_Pos          (22U)                                    
  2423. #define I2C_CR1_ALERTEN_Msk          (0x1UL << I2C_CR1_ALERTEN_Pos)             /*!< 0x00400000 */
  2424. #define I2C_CR1_ALERTEN              I2C_CR1_ALERTEN_Msk                       /*!< SMBus alert enable */
  2425. #define I2C_CR1_PECEN_Pos            (23U)                                    
  2426. #define I2C_CR1_PECEN_Msk            (0x1UL << I2C_CR1_PECEN_Pos)               /*!< 0x00800000 */
  2427. #define I2C_CR1_PECEN                I2C_CR1_PECEN_Msk                         /*!< PEC enable */
  2428.  
  2429. /******************  Bit definition for I2C_CR2 register  ********************/
  2430. #define I2C_CR2_SADD_Pos             (0U)                                      
  2431. #define I2C_CR2_SADD_Msk             (0x3FFUL << I2C_CR2_SADD_Pos)              /*!< 0x000003FF */
  2432. #define I2C_CR2_SADD                 I2C_CR2_SADD_Msk                          /*!< Slave address (master mode) */
  2433. #define I2C_CR2_RD_WRN_Pos           (10U)                                    
  2434. #define I2C_CR2_RD_WRN_Msk           (0x1UL << I2C_CR2_RD_WRN_Pos)              /*!< 0x00000400 */
  2435. #define I2C_CR2_RD_WRN               I2C_CR2_RD_WRN_Msk                        /*!< Transfer direction (master mode) */
  2436. #define I2C_CR2_ADD10_Pos            (11U)                                    
  2437. #define I2C_CR2_ADD10_Msk            (0x1UL << I2C_CR2_ADD10_Pos)               /*!< 0x00000800 */
  2438. #define I2C_CR2_ADD10                I2C_CR2_ADD10_Msk                         /*!< 10-bit addressing mode (master mode) */
  2439. #define I2C_CR2_HEAD10R_Pos          (12U)                                    
  2440. #define I2C_CR2_HEAD10R_Msk          (0x1UL << I2C_CR2_HEAD10R_Pos)             /*!< 0x00001000 */
  2441. #define I2C_CR2_HEAD10R              I2C_CR2_HEAD10R_Msk                       /*!< 10-bit address header only read direction (master mode) */
  2442. #define I2C_CR2_START_Pos            (13U)                                    
  2443. #define I2C_CR2_START_Msk            (0x1UL << I2C_CR2_START_Pos)               /*!< 0x00002000 */
  2444. #define I2C_CR2_START                I2C_CR2_START_Msk                         /*!< START generation */
  2445. #define I2C_CR2_STOP_Pos             (14U)                                    
  2446. #define I2C_CR2_STOP_Msk             (0x1UL << I2C_CR2_STOP_Pos)                /*!< 0x00004000 */
  2447. #define I2C_CR2_STOP                 I2C_CR2_STOP_Msk                          /*!< STOP generation (master mode) */
  2448. #define I2C_CR2_NACK_Pos             (15U)                                    
  2449. #define I2C_CR2_NACK_Msk             (0x1UL << I2C_CR2_NACK_Pos)                /*!< 0x00008000 */
  2450. #define I2C_CR2_NACK                 I2C_CR2_NACK_Msk                          /*!< NACK generation (slave mode) */
  2451. #define I2C_CR2_NBYTES_Pos           (16U)                                    
  2452. #define I2C_CR2_NBYTES_Msk           (0xFFUL << I2C_CR2_NBYTES_Pos)             /*!< 0x00FF0000 */
  2453. #define I2C_CR2_NBYTES               I2C_CR2_NBYTES_Msk                        /*!< Number of bytes */
  2454. #define I2C_CR2_RELOAD_Pos           (24U)                                    
  2455. #define I2C_CR2_RELOAD_Msk           (0x1UL << I2C_CR2_RELOAD_Pos)              /*!< 0x01000000 */
  2456. #define I2C_CR2_RELOAD               I2C_CR2_RELOAD_Msk                        /*!< NBYTES reload mode */
  2457. #define I2C_CR2_AUTOEND_Pos          (25U)                                    
  2458. #define I2C_CR2_AUTOEND_Msk          (0x1UL << I2C_CR2_AUTOEND_Pos)             /*!< 0x02000000 */
  2459. #define I2C_CR2_AUTOEND              I2C_CR2_AUTOEND_Msk                       /*!< Automatic end mode (master mode) */
  2460. #define I2C_CR2_PECBYTE_Pos          (26U)                                    
  2461. #define I2C_CR2_PECBYTE_Msk          (0x1UL << I2C_CR2_PECBYTE_Pos)             /*!< 0x04000000 */
  2462. #define I2C_CR2_PECBYTE              I2C_CR2_PECBYTE_Msk                       /*!< Packet error checking byte */
  2463.  
  2464. /*******************  Bit definition for I2C_OAR1 register  ******************/
  2465. #define I2C_OAR1_OA1_Pos             (0U)                                      
  2466. #define I2C_OAR1_OA1_Msk             (0x3FFUL << I2C_OAR1_OA1_Pos)              /*!< 0x000003FF */
  2467. #define I2C_OAR1_OA1                 I2C_OAR1_OA1_Msk                          /*!< Interface own address 1 */
  2468. #define I2C_OAR1_OA1MODE_Pos         (10U)                                    
  2469. #define I2C_OAR1_OA1MODE_Msk         (0x1UL << I2C_OAR1_OA1MODE_Pos)            /*!< 0x00000400 */
  2470. #define I2C_OAR1_OA1MODE             I2C_OAR1_OA1MODE_Msk                      /*!< Own address 1 10-bit mode */
  2471. #define I2C_OAR1_OA1EN_Pos           (15U)                                    
  2472. #define I2C_OAR1_OA1EN_Msk           (0x1UL << I2C_OAR1_OA1EN_Pos)              /*!< 0x00008000 */
  2473. #define I2C_OAR1_OA1EN               I2C_OAR1_OA1EN_Msk                        /*!< Own address 1 enable */
  2474.  
  2475. /*******************  Bit definition for I2C_OAR2 register  ******************/
  2476. #define I2C_OAR2_OA2_Pos             (1U)                                      
  2477. #define I2C_OAR2_OA2_Msk             (0x7FUL << I2C_OAR2_OA2_Pos)               /*!< 0x000000FE */
  2478. #define I2C_OAR2_OA2                 I2C_OAR2_OA2_Msk                          /*!< Interface own address 2 */
  2479. #define I2C_OAR2_OA2MSK_Pos          (8U)                                      
  2480. #define I2C_OAR2_OA2MSK_Msk          (0x7UL << I2C_OAR2_OA2MSK_Pos)             /*!< 0x00000700 */
  2481. #define I2C_OAR2_OA2MSK              I2C_OAR2_OA2MSK_Msk                       /*!< Own address 2 masks */
  2482. #define I2C_OAR2_OA2NOMASK           (0x00000000U)                             /*!< No mask                                        */
  2483. #define I2C_OAR2_OA2MASK01_Pos       (8U)                                      
  2484. #define I2C_OAR2_OA2MASK01_Msk       (0x1UL << I2C_OAR2_OA2MASK01_Pos)          /*!< 0x00000100 */
  2485. #define I2C_OAR2_OA2MASK01           I2C_OAR2_OA2MASK01_Msk                    /*!< OA2[1] is masked, Only OA2[7:2] are compared   */
  2486. #define I2C_OAR2_OA2MASK02_Pos       (9U)                                      
  2487. #define I2C_OAR2_OA2MASK02_Msk       (0x1UL << I2C_OAR2_OA2MASK02_Pos)          /*!< 0x00000200 */
  2488. #define I2C_OAR2_OA2MASK02           I2C_OAR2_OA2MASK02_Msk                    /*!< OA2[2:1] is masked, Only OA2[7:3] are compared */
  2489. #define I2C_OAR2_OA2MASK03_Pos       (8U)                                      
  2490. #define I2C_OAR2_OA2MASK03_Msk       (0x3UL << I2C_OAR2_OA2MASK03_Pos)          /*!< 0x00000300 */
  2491. #define I2C_OAR2_OA2MASK03           I2C_OAR2_OA2MASK03_Msk                    /*!< OA2[3:1] is masked, Only OA2[7:4] are compared */
  2492. #define I2C_OAR2_OA2MASK04_Pos       (10U)                                    
  2493. #define I2C_OAR2_OA2MASK04_Msk       (0x1UL << I2C_OAR2_OA2MASK04_Pos)          /*!< 0x00000400 */
  2494. #define I2C_OAR2_OA2MASK04           I2C_OAR2_OA2MASK04_Msk                    /*!< OA2[4:1] is masked, Only OA2[7:5] are compared */
  2495. #define I2C_OAR2_OA2MASK05_Pos       (8U)                                      
  2496. #define I2C_OAR2_OA2MASK05_Msk       (0x5UL << I2C_OAR2_OA2MASK05_Pos)          /*!< 0x00000500 */
  2497. #define I2C_OAR2_OA2MASK05           I2C_OAR2_OA2MASK05_Msk                    /*!< OA2[5:1] is masked, Only OA2[7:6] are compared */
  2498. #define I2C_OAR2_OA2MASK06_Pos       (9U)                                      
  2499. #define I2C_OAR2_OA2MASK06_Msk       (0x3UL << I2C_OAR2_OA2MASK06_Pos)          /*!< 0x00000600 */
  2500. #define I2C_OAR2_OA2MASK06           I2C_OAR2_OA2MASK06_Msk                    /*!< OA2[6:1] is masked, Only OA2[7] are compared   */
  2501. #define I2C_OAR2_OA2MASK07_Pos       (8U)                                      
  2502. #define I2C_OAR2_OA2MASK07_Msk       (0x7UL << I2C_OAR2_OA2MASK07_Pos)          /*!< 0x00000700 */
  2503. #define I2C_OAR2_OA2MASK07           I2C_OAR2_OA2MASK07_Msk                    /*!< OA2[7:1] is masked, No comparison is done      */
  2504. #define I2C_OAR2_OA2EN_Pos           (15U)                                    
  2505. #define I2C_OAR2_OA2EN_Msk           (0x1UL << I2C_OAR2_OA2EN_Pos)              /*!< 0x00008000 */
  2506. #define I2C_OAR2_OA2EN               I2C_OAR2_OA2EN_Msk                        /*!< Own address 2 enable */
  2507.  
  2508. /*******************  Bit definition for I2C_TIMINGR register ****************/
  2509. #define I2C_TIMINGR_SCLL_Pos         (0U)                                      
  2510. #define I2C_TIMINGR_SCLL_Msk         (0xFFUL << I2C_TIMINGR_SCLL_Pos)           /*!< 0x000000FF */
  2511. #define I2C_TIMINGR_SCLL             I2C_TIMINGR_SCLL_Msk                      /*!< SCL low period (master mode) */
  2512. #define I2C_TIMINGR_SCLH_Pos         (8U)                                      
  2513. #define I2C_TIMINGR_SCLH_Msk         (0xFFUL << I2C_TIMINGR_SCLH_Pos)           /*!< 0x0000FF00 */
  2514. #define I2C_TIMINGR_SCLH             I2C_TIMINGR_SCLH_Msk                      /*!< SCL high period (master mode) */
  2515. #define I2C_TIMINGR_SDADEL_Pos       (16U)                                    
  2516. #define I2C_TIMINGR_SDADEL_Msk       (0xFUL << I2C_TIMINGR_SDADEL_Pos)          /*!< 0x000F0000 */
  2517. #define I2C_TIMINGR_SDADEL           I2C_TIMINGR_SDADEL_Msk                    /*!< Data hold time */
  2518. #define I2C_TIMINGR_SCLDEL_Pos       (20U)                                    
  2519. #define I2C_TIMINGR_SCLDEL_Msk       (0xFUL << I2C_TIMINGR_SCLDEL_Pos)          /*!< 0x00F00000 */
  2520. #define I2C_TIMINGR_SCLDEL           I2C_TIMINGR_SCLDEL_Msk                    /*!< Data setup time */
  2521. #define I2C_TIMINGR_PRESC_Pos        (28U)                                    
  2522. #define I2C_TIMINGR_PRESC_Msk        (0xFUL << I2C_TIMINGR_PRESC_Pos)           /*!< 0xF0000000 */
  2523. #define I2C_TIMINGR_PRESC            I2C_TIMINGR_PRESC_Msk                     /*!< Timings prescaler */
  2524.  
  2525. /******************* Bit definition for I2C_TIMEOUTR register ****************/
  2526. #define I2C_TIMEOUTR_TIMEOUTA_Pos    (0U)                                      
  2527. #define I2C_TIMEOUTR_TIMEOUTA_Msk    (0xFFFUL << I2C_TIMEOUTR_TIMEOUTA_Pos)     /*!< 0x00000FFF */
  2528. #define I2C_TIMEOUTR_TIMEOUTA        I2C_TIMEOUTR_TIMEOUTA_Msk                 /*!< Bus timeout A */
  2529. #define I2C_TIMEOUTR_TIDLE_Pos       (12U)                                    
  2530. #define I2C_TIMEOUTR_TIDLE_Msk       (0x1UL << I2C_TIMEOUTR_TIDLE_Pos)          /*!< 0x00001000 */
  2531. #define I2C_TIMEOUTR_TIDLE           I2C_TIMEOUTR_TIDLE_Msk                    /*!< Idle clock timeout detection */
  2532. #define I2C_TIMEOUTR_TIMOUTEN_Pos    (15U)                                    
  2533. #define I2C_TIMEOUTR_TIMOUTEN_Msk    (0x1UL << I2C_TIMEOUTR_TIMOUTEN_Pos)       /*!< 0x00008000 */
  2534. #define I2C_TIMEOUTR_TIMOUTEN        I2C_TIMEOUTR_TIMOUTEN_Msk                 /*!< Clock timeout enable */
  2535. #define I2C_TIMEOUTR_TIMEOUTB_Pos    (16U)                                    
  2536. #define I2C_TIMEOUTR_TIMEOUTB_Msk    (0xFFFUL << I2C_TIMEOUTR_TIMEOUTB_Pos)     /*!< 0x0FFF0000 */
  2537. #define I2C_TIMEOUTR_TIMEOUTB        I2C_TIMEOUTR_TIMEOUTB_Msk                 /*!< Bus timeout B*/
  2538. #define I2C_TIMEOUTR_TEXTEN_Pos      (31U)                                    
  2539. #define I2C_TIMEOUTR_TEXTEN_Msk      (0x1UL << I2C_TIMEOUTR_TEXTEN_Pos)         /*!< 0x80000000 */
  2540. #define I2C_TIMEOUTR_TEXTEN          I2C_TIMEOUTR_TEXTEN_Msk                   /*!< Extended clock timeout enable */
  2541.  
  2542. /******************  Bit definition for I2C_ISR register  ********************/
  2543. #define I2C_ISR_TXE_Pos              (0U)                                      
  2544. #define I2C_ISR_TXE_Msk              (0x1UL << I2C_ISR_TXE_Pos)                 /*!< 0x00000001 */
  2545. #define I2C_ISR_TXE                  I2C_ISR_TXE_Msk                           /*!< Transmit data register empty */
  2546. #define I2C_ISR_TXIS_Pos             (1U)                                      
  2547. #define I2C_ISR_TXIS_Msk             (0x1UL << I2C_ISR_TXIS_Pos)                /*!< 0x00000002 */
  2548. #define I2C_ISR_TXIS                 I2C_ISR_TXIS_Msk                          /*!< Transmit interrupt status */
  2549. #define I2C_ISR_RXNE_Pos             (2U)                                      
  2550. #define I2C_ISR_RXNE_Msk             (0x1UL << I2C_ISR_RXNE_Pos)                /*!< 0x00000004 */
  2551. #define I2C_ISR_RXNE                 I2C_ISR_RXNE_Msk                          /*!< Receive data register not empty */
  2552. #define I2C_ISR_ADDR_Pos             (3U)                                      
  2553. #define I2C_ISR_ADDR_Msk             (0x1UL << I2C_ISR_ADDR_Pos)                /*!< 0x00000008 */
  2554. #define I2C_ISR_ADDR                 I2C_ISR_ADDR_Msk                          /*!< Address matched (slave mode)*/
  2555. #define I2C_ISR_NACKF_Pos            (4U)                                      
  2556. #define I2C_ISR_NACKF_Msk            (0x1UL << I2C_ISR_NACKF_Pos)               /*!< 0x00000010 */
  2557. #define I2C_ISR_NACKF                I2C_ISR_NACKF_Msk                         /*!< NACK received flag */
  2558. #define I2C_ISR_STOPF_Pos            (5U)                                      
  2559. #define I2C_ISR_STOPF_Msk            (0x1UL << I2C_ISR_STOPF_Pos)               /*!< 0x00000020 */
  2560. #define I2C_ISR_STOPF                I2C_ISR_STOPF_Msk                         /*!< STOP detection flag */
  2561. #define I2C_ISR_TC_Pos               (6U)                                      
  2562. #define I2C_ISR_TC_Msk               (0x1UL << I2C_ISR_TC_Pos)                  /*!< 0x00000040 */
  2563. #define I2C_ISR_TC                   I2C_ISR_TC_Msk                            /*!< Transfer complete (master mode) */
  2564. #define I2C_ISR_TCR_Pos              (7U)                                      
  2565. #define I2C_ISR_TCR_Msk              (0x1UL << I2C_ISR_TCR_Pos)                 /*!< 0x00000080 */
  2566. #define I2C_ISR_TCR                  I2C_ISR_TCR_Msk                           /*!< Transfer complete reload */
  2567. #define I2C_ISR_BERR_Pos             (8U)                                      
  2568. #define I2C_ISR_BERR_Msk             (0x1UL << I2C_ISR_BERR_Pos)                /*!< 0x00000100 */
  2569. #define I2C_ISR_BERR                 I2C_ISR_BERR_Msk                          /*!< Bus error */
  2570. #define I2C_ISR_ARLO_Pos             (9U)                                      
  2571. #define I2C_ISR_ARLO_Msk             (0x1UL << I2C_ISR_ARLO_Pos)                /*!< 0x00000200 */
  2572. #define I2C_ISR_ARLO                 I2C_ISR_ARLO_Msk                          /*!< Arbitration lost */
  2573. #define I2C_ISR_OVR_Pos              (10U)                                    
  2574. #define I2C_ISR_OVR_Msk              (0x1UL << I2C_ISR_OVR_Pos)                 /*!< 0x00000400 */
  2575. #define I2C_ISR_OVR                  I2C_ISR_OVR_Msk                           /*!< Overrun/Underrun */
  2576. #define I2C_ISR_PECERR_Pos           (11U)                                    
  2577. #define I2C_ISR_PECERR_Msk           (0x1UL << I2C_ISR_PECERR_Pos)              /*!< 0x00000800 */
  2578. #define I2C_ISR_PECERR               I2C_ISR_PECERR_Msk                        /*!< PEC error in reception */
  2579. #define I2C_ISR_TIMEOUT_Pos          (12U)                                    
  2580. #define I2C_ISR_TIMEOUT_Msk          (0x1UL << I2C_ISR_TIMEOUT_Pos)             /*!< 0x00001000 */
  2581. #define I2C_ISR_TIMEOUT              I2C_ISR_TIMEOUT_Msk                       /*!< Timeout or Tlow detection flag */
  2582. #define I2C_ISR_ALERT_Pos            (13U)                                    
  2583. #define I2C_ISR_ALERT_Msk            (0x1UL << I2C_ISR_ALERT_Pos)               /*!< 0x00002000 */
  2584. #define I2C_ISR_ALERT                I2C_ISR_ALERT_Msk                         /*!< SMBus alert */
  2585. #define I2C_ISR_BUSY_Pos             (15U)                                    
  2586. #define I2C_ISR_BUSY_Msk             (0x1UL << I2C_ISR_BUSY_Pos)                /*!< 0x00008000 */
  2587. #define I2C_ISR_BUSY                 I2C_ISR_BUSY_Msk                          /*!< Bus busy */
  2588. #define I2C_ISR_DIR_Pos              (16U)                                    
  2589. #define I2C_ISR_DIR_Msk              (0x1UL << I2C_ISR_DIR_Pos)                 /*!< 0x00010000 */
  2590. #define I2C_ISR_DIR                  I2C_ISR_DIR_Msk                           /*!< Transfer direction (slave mode) */
  2591. #define I2C_ISR_ADDCODE_Pos          (17U)                                    
  2592. #define I2C_ISR_ADDCODE_Msk          (0x7FUL << I2C_ISR_ADDCODE_Pos)            /*!< 0x00FE0000 */
  2593. #define I2C_ISR_ADDCODE              I2C_ISR_ADDCODE_Msk                       /*!< Address match code (slave mode) */
  2594.  
  2595. /******************  Bit definition for I2C_ICR register  ********************/
  2596. #define I2C_ICR_ADDRCF_Pos           (3U)                                      
  2597. #define I2C_ICR_ADDRCF_Msk           (0x1UL << I2C_ICR_ADDRCF_Pos)              /*!< 0x00000008 */
  2598. #define I2C_ICR_ADDRCF               I2C_ICR_ADDRCF_Msk                        /*!< Address matched clear flag */
  2599. #define I2C_ICR_NACKCF_Pos           (4U)                                      
  2600. #define I2C_ICR_NACKCF_Msk           (0x1UL << I2C_ICR_NACKCF_Pos)              /*!< 0x00000010 */
  2601. #define I2C_ICR_NACKCF               I2C_ICR_NACKCF_Msk                        /*!< NACK clear flag */
  2602. #define I2C_ICR_STOPCF_Pos           (5U)                                      
  2603. #define I2C_ICR_STOPCF_Msk           (0x1UL << I2C_ICR_STOPCF_Pos)              /*!< 0x00000020 */
  2604. #define I2C_ICR_STOPCF               I2C_ICR_STOPCF_Msk                        /*!< STOP detection clear flag */
  2605. #define I2C_ICR_BERRCF_Pos           (8U)                                      
  2606. #define I2C_ICR_BERRCF_Msk           (0x1UL << I2C_ICR_BERRCF_Pos)              /*!< 0x00000100 */
  2607. #define I2C_ICR_BERRCF               I2C_ICR_BERRCF_Msk                        /*!< Bus error clear flag */
  2608. #define I2C_ICR_ARLOCF_Pos           (9U)                                      
  2609. #define I2C_ICR_ARLOCF_Msk           (0x1UL << I2C_ICR_ARLOCF_Pos)              /*!< 0x00000200 */
  2610. #define I2C_ICR_ARLOCF               I2C_ICR_ARLOCF_Msk                        /*!< Arbitration lost clear flag */
  2611. #define I2C_ICR_OVRCF_Pos            (10U)                                    
  2612. #define I2C_ICR_OVRCF_Msk            (0x1UL << I2C_ICR_OVRCF_Pos)               /*!< 0x00000400 */
  2613. #define I2C_ICR_OVRCF                I2C_ICR_OVRCF_Msk                         /*!< Overrun/Underrun clear flag */
  2614. #define I2C_ICR_PECCF_Pos            (11U)                                    
  2615. #define I2C_ICR_PECCF_Msk            (0x1UL << I2C_ICR_PECCF_Pos)               /*!< 0x00000800 */
  2616. #define I2C_ICR_PECCF                I2C_ICR_PECCF_Msk                         /*!< PAC error clear flag */
  2617. #define I2C_ICR_TIMOUTCF_Pos         (12U)                                    
  2618. #define I2C_ICR_TIMOUTCF_Msk         (0x1UL << I2C_ICR_TIMOUTCF_Pos)            /*!< 0x00001000 */
  2619. #define I2C_ICR_TIMOUTCF             I2C_ICR_TIMOUTCF_Msk                      /*!< Timeout clear flag */
  2620. #define I2C_ICR_ALERTCF_Pos          (13U)                                    
  2621. #define I2C_ICR_ALERTCF_Msk          (0x1UL << I2C_ICR_ALERTCF_Pos)             /*!< 0x00002000 */
  2622. #define I2C_ICR_ALERTCF              I2C_ICR_ALERTCF_Msk                       /*!< Alert clear flag */
  2623.  
  2624. /******************  Bit definition for I2C_PECR register  *******************/
  2625. #define I2C_PECR_PEC_Pos             (0U)                                      
  2626. #define I2C_PECR_PEC_Msk             (0xFFUL << I2C_PECR_PEC_Pos)               /*!< 0x000000FF */
  2627. #define I2C_PECR_PEC                 I2C_PECR_PEC_Msk                          /*!< PEC register */
  2628.  
  2629. /******************  Bit definition for I2C_RXDR register  *********************/
  2630. #define I2C_RXDR_RXDATA_Pos          (0U)                                      
  2631. #define I2C_RXDR_RXDATA_Msk          (0xFFUL << I2C_RXDR_RXDATA_Pos)            /*!< 0x000000FF */
  2632. #define I2C_RXDR_RXDATA              I2C_RXDR_RXDATA_Msk                       /*!< 8-bit receive data */
  2633.  
  2634. /******************  Bit definition for I2C_TXDR register  *******************/
  2635. #define I2C_TXDR_TXDATA_Pos          (0U)                                      
  2636. #define I2C_TXDR_TXDATA_Msk          (0xFFUL << I2C_TXDR_TXDATA_Pos)            /*!< 0x000000FF */
  2637. #define I2C_TXDR_TXDATA              I2C_TXDR_TXDATA_Msk                       /*!< 8-bit transmit data */
  2638.  
  2639. /*****************************************************************************/
  2640. /*                                                                           */
  2641. /*                        Independent WATCHDOG (IWDG)                        */
  2642. /*                                                                           */
  2643. /*****************************************************************************/
  2644. /*******************  Bit definition for IWDG_KR register  *******************/
  2645. #define IWDG_KR_KEY_Pos      (0U)                                              
  2646. #define IWDG_KR_KEY_Msk      (0xFFFFUL << IWDG_KR_KEY_Pos)                      /*!< 0x0000FFFF */
  2647. #define IWDG_KR_KEY          IWDG_KR_KEY_Msk                                   /*!< Key value (write only, read 0000h) */
  2648.  
  2649. /*******************  Bit definition for IWDG_PR register  *******************/
  2650. #define IWDG_PR_PR_Pos       (0U)                                              
  2651. #define IWDG_PR_PR_Msk       (0x7UL << IWDG_PR_PR_Pos)                          /*!< 0x00000007 */
  2652. #define IWDG_PR_PR           IWDG_PR_PR_Msk                                    /*!< PR[2:0] (Prescaler divider) */
  2653. #define IWDG_PR_PR_0         (0x1UL << IWDG_PR_PR_Pos)                          /*!< 0x01 */
  2654. #define IWDG_PR_PR_1         (0x2UL << IWDG_PR_PR_Pos)                          /*!< 0x02 */
  2655. #define IWDG_PR_PR_2         (0x4UL << IWDG_PR_PR_Pos)                          /*!< 0x04 */
  2656.  
  2657. /*******************  Bit definition for IWDG_RLR register  ******************/
  2658. #define IWDG_RLR_RL_Pos      (0U)                                              
  2659. #define IWDG_RLR_RL_Msk      (0xFFFUL << IWDG_RLR_RL_Pos)                       /*!< 0x00000FFF */
  2660. #define IWDG_RLR_RL          IWDG_RLR_RL_Msk                                   /*!< Watchdog counter reload value */
  2661.  
  2662. /*******************  Bit definition for IWDG_SR register  *******************/
  2663. #define IWDG_SR_PVU_Pos      (0U)                                              
  2664. #define IWDG_SR_PVU_Msk      (0x1UL << IWDG_SR_PVU_Pos)                         /*!< 0x00000001 */
  2665. #define IWDG_SR_PVU          IWDG_SR_PVU_Msk                                   /*!< Watchdog prescaler value update */
  2666. #define IWDG_SR_RVU_Pos      (1U)                                              
  2667. #define IWDG_SR_RVU_Msk      (0x1UL << IWDG_SR_RVU_Pos)                         /*!< 0x00000002 */
  2668. #define IWDG_SR_RVU          IWDG_SR_RVU_Msk                                   /*!< Watchdog counter reload value update */
  2669. #define IWDG_SR_WVU_Pos      (2U)                                              
  2670. #define IWDG_SR_WVU_Msk      (0x1UL << IWDG_SR_WVU_Pos)                         /*!< 0x00000004 */
  2671. #define IWDG_SR_WVU          IWDG_SR_WVU_Msk                                   /*!< Watchdog counter window value update */
  2672.  
  2673. /*******************  Bit definition for IWDG_KR register  *******************/
  2674. #define IWDG_WINR_WIN_Pos    (0U)                                              
  2675. #define IWDG_WINR_WIN_Msk    (0xFFFUL << IWDG_WINR_WIN_Pos)                     /*!< 0x00000FFF */
  2676. #define IWDG_WINR_WIN        IWDG_WINR_WIN_Msk                                 /*!< Watchdog counter window value */
  2677.  
  2678. /*****************************************************************************/
  2679. /*                                                                           */
  2680. /*                          Power Control (PWR)                              */
  2681. /*                                                                           */
  2682. /*****************************************************************************/
  2683.  
  2684. /* Note: No specific macro feature on this device */
  2685.  
  2686.  
  2687. /********************  Bit definition for PWR_CR register  *******************/
  2688. #define PWR_CR_LPDS_Pos            (0U)                                        
  2689. #define PWR_CR_LPDS_Msk            (0x1UL << PWR_CR_LPDS_Pos)                   /*!< 0x00000001 */
  2690. #define PWR_CR_LPDS                PWR_CR_LPDS_Msk                             /*!< Low-power Deepsleep */
  2691. #define PWR_CR_PDDS_Pos            (1U)                                        
  2692. #define PWR_CR_PDDS_Msk            (0x1UL << PWR_CR_PDDS_Pos)                   /*!< 0x00000002 */
  2693. #define PWR_CR_PDDS                PWR_CR_PDDS_Msk                             /*!< Power Down Deepsleep */
  2694. #define PWR_CR_CWUF_Pos            (2U)                                        
  2695. #define PWR_CR_CWUF_Msk            (0x1UL << PWR_CR_CWUF_Pos)                   /*!< 0x00000004 */
  2696. #define PWR_CR_CWUF                PWR_CR_CWUF_Msk                             /*!< Clear Wakeup Flag */
  2697. #define PWR_CR_CSBF_Pos            (3U)                                        
  2698. #define PWR_CR_CSBF_Msk            (0x1UL << PWR_CR_CSBF_Pos)                   /*!< 0x00000008 */
  2699. #define PWR_CR_CSBF                PWR_CR_CSBF_Msk                             /*!< Clear Standby Flag */
  2700. #define PWR_CR_DBP_Pos             (8U)                                        
  2701. #define PWR_CR_DBP_Msk             (0x1UL << PWR_CR_DBP_Pos)                    /*!< 0x00000100 */
  2702. #define PWR_CR_DBP                 PWR_CR_DBP_Msk                              /*!< Disable Backup Domain write protection */
  2703.  
  2704. /*******************  Bit definition for PWR_CSR register  *******************/
  2705. #define PWR_CSR_WUF_Pos            (0U)                                        
  2706. #define PWR_CSR_WUF_Msk            (0x1UL << PWR_CSR_WUF_Pos)                   /*!< 0x00000001 */
  2707. #define PWR_CSR_WUF                PWR_CSR_WUF_Msk                             /*!< Wakeup Flag */
  2708. #define PWR_CSR_SBF_Pos            (1U)                                        
  2709. #define PWR_CSR_SBF_Msk            (0x1UL << PWR_CSR_SBF_Pos)                   /*!< 0x00000002 */
  2710. #define PWR_CSR_SBF                PWR_CSR_SBF_Msk                             /*!< Standby Flag */
  2711.  
  2712. #define PWR_CSR_EWUP1_Pos          (8U)                                        
  2713. #define PWR_CSR_EWUP1_Msk          (0x1UL << PWR_CSR_EWUP1_Pos)                 /*!< 0x00000100 */
  2714. #define PWR_CSR_EWUP1              PWR_CSR_EWUP1_Msk                           /*!< Enable WKUP pin 1 */
  2715. #define PWR_CSR_EWUP2_Pos          (9U)                                        
  2716. #define PWR_CSR_EWUP2_Msk          (0x1UL << PWR_CSR_EWUP2_Pos)                 /*!< 0x00000200 */
  2717. #define PWR_CSR_EWUP2              PWR_CSR_EWUP2_Msk                           /*!< Enable WKUP pin 2 */
  2718.  
  2719. /*****************************************************************************/
  2720. /*                                                                           */
  2721. /*                         Reset and Clock Control                           */
  2722. /*                                                                           */
  2723. /*****************************************************************************/
  2724. /*
  2725. * @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
  2726. */
  2727.  
  2728. /********************  Bit definition for RCC_CR register  *******************/
  2729. #define RCC_CR_HSION_Pos                         (0U)                          
  2730. #define RCC_CR_HSION_Msk                         (0x1UL << RCC_CR_HSION_Pos)    /*!< 0x00000001 */
  2731. #define RCC_CR_HSION                             RCC_CR_HSION_Msk              /*!< Internal High Speed clock enable */
  2732. #define RCC_CR_HSIRDY_Pos                        (1U)                          
  2733. #define RCC_CR_HSIRDY_Msk                        (0x1UL << RCC_CR_HSIRDY_Pos)   /*!< 0x00000002 */
  2734. #define RCC_CR_HSIRDY                            RCC_CR_HSIRDY_Msk             /*!< Internal High Speed clock ready flag */
  2735.  
  2736. #define RCC_CR_HSITRIM_Pos                       (3U)                          
  2737. #define RCC_CR_HSITRIM_Msk                       (0x1FUL << RCC_CR_HSITRIM_Pos) /*!< 0x000000F8 */
  2738. #define RCC_CR_HSITRIM                           RCC_CR_HSITRIM_Msk            /*!< Internal High Speed clock trimming */
  2739. #define RCC_CR_HSITRIM_0                         (0x01UL << RCC_CR_HSITRIM_Pos) /*!< 0x00000008 */
  2740. #define RCC_CR_HSITRIM_1                         (0x02UL << RCC_CR_HSITRIM_Pos) /*!< 0x00000010 */
  2741. #define RCC_CR_HSITRIM_2                         (0x04UL << RCC_CR_HSITRIM_Pos) /*!< 0x00000020 */
  2742. #define RCC_CR_HSITRIM_3                         (0x08UL << RCC_CR_HSITRIM_Pos) /*!< 0x00000040 */
  2743. #define RCC_CR_HSITRIM_4                         (0x10UL << RCC_CR_HSITRIM_Pos) /*!< 0x00000080 */
  2744.  
  2745. #define RCC_CR_HSICAL_Pos                        (8U)                          
  2746. #define RCC_CR_HSICAL_Msk                        (0xFFUL << RCC_CR_HSICAL_Pos)  /*!< 0x0000FF00 */
  2747. #define RCC_CR_HSICAL                            RCC_CR_HSICAL_Msk             /*!< Internal High Speed clock Calibration */
  2748. #define RCC_CR_HSICAL_0                          (0x01UL << RCC_CR_HSICAL_Pos)  /*!< 0x00000100 */
  2749. #define RCC_CR_HSICAL_1                          (0x02UL << RCC_CR_HSICAL_Pos)  /*!< 0x00000200 */
  2750. #define RCC_CR_HSICAL_2                          (0x04UL << RCC_CR_HSICAL_Pos)  /*!< 0x00000400 */
  2751. #define RCC_CR_HSICAL_3                          (0x08UL << RCC_CR_HSICAL_Pos)  /*!< 0x00000800 */
  2752. #define RCC_CR_HSICAL_4                          (0x10UL << RCC_CR_HSICAL_Pos)  /*!< 0x00001000 */
  2753. #define RCC_CR_HSICAL_5                          (0x20UL << RCC_CR_HSICAL_Pos)  /*!< 0x00002000 */
  2754. #define RCC_CR_HSICAL_6                          (0x40UL << RCC_CR_HSICAL_Pos)  /*!< 0x00004000 */
  2755. #define RCC_CR_HSICAL_7                          (0x80UL << RCC_CR_HSICAL_Pos)  /*!< 0x00008000 */
  2756.  
  2757. #define RCC_CR_HSEON_Pos                         (16U)                        
  2758. #define RCC_CR_HSEON_Msk                         (0x1UL << RCC_CR_HSEON_Pos)    /*!< 0x00010000 */
  2759. #define RCC_CR_HSEON                             RCC_CR_HSEON_Msk              /*!< External High Speed clock enable */
  2760. #define RCC_CR_HSERDY_Pos                        (17U)                        
  2761. #define RCC_CR_HSERDY_Msk                        (0x1UL << RCC_CR_HSERDY_Pos)   /*!< 0x00020000 */
  2762. #define RCC_CR_HSERDY                            RCC_CR_HSERDY_Msk             /*!< External High Speed clock ready flag */
  2763. #define RCC_CR_HSEBYP_Pos                        (18U)                        
  2764. #define RCC_CR_HSEBYP_Msk                        (0x1UL << RCC_CR_HSEBYP_Pos)   /*!< 0x00040000 */
  2765. #define RCC_CR_HSEBYP                            RCC_CR_HSEBYP_Msk             /*!< External High Speed clock Bypass */
  2766. #define RCC_CR_CSSON_Pos                         (19U)                        
  2767. #define RCC_CR_CSSON_Msk                         (0x1UL << RCC_CR_CSSON_Pos)    /*!< 0x00080000 */
  2768. #define RCC_CR_CSSON                             RCC_CR_CSSON_Msk              /*!< Clock Security System enable */
  2769. #define RCC_CR_PLLON_Pos                         (24U)                        
  2770. #define RCC_CR_PLLON_Msk                         (0x1UL << RCC_CR_PLLON_Pos)    /*!< 0x01000000 */
  2771. #define RCC_CR_PLLON                             RCC_CR_PLLON_Msk              /*!< PLL enable */
  2772. #define RCC_CR_PLLRDY_Pos                        (25U)                        
  2773. #define RCC_CR_PLLRDY_Msk                        (0x1UL << RCC_CR_PLLRDY_Pos)   /*!< 0x02000000 */
  2774. #define RCC_CR_PLLRDY                            RCC_CR_PLLRDY_Msk             /*!< PLL clock ready flag */
  2775.  
  2776. /********************  Bit definition for RCC_CFGR register  *****************/
  2777. /*!< SW configuration */
  2778. #define RCC_CFGR_SW_Pos                          (0U)                          
  2779. #define RCC_CFGR_SW_Msk                          (0x3UL << RCC_CFGR_SW_Pos)     /*!< 0x00000003 */
  2780. #define RCC_CFGR_SW                              RCC_CFGR_SW_Msk               /*!< SW[1:0] bits (System clock Switch) */
  2781. #define RCC_CFGR_SW_0                            (0x1UL << RCC_CFGR_SW_Pos)     /*!< 0x00000001 */
  2782. #define RCC_CFGR_SW_1                            (0x2UL << RCC_CFGR_SW_Pos)     /*!< 0x00000002 */
  2783.  
  2784. #define RCC_CFGR_SW_HSI                          (0x00000000U)                 /*!< HSI selected as system clock */
  2785. #define RCC_CFGR_SW_HSE                          (0x00000001U)                 /*!< HSE selected as system clock */
  2786. #define RCC_CFGR_SW_PLL                          (0x00000002U)                 /*!< PLL selected as system clock */
  2787.  
  2788. /*!< SWS configuration */
  2789. #define RCC_CFGR_SWS_Pos                         (2U)                          
  2790. #define RCC_CFGR_SWS_Msk                         (0x3UL << RCC_CFGR_SWS_Pos)    /*!< 0x0000000C */
  2791. #define RCC_CFGR_SWS                             RCC_CFGR_SWS_Msk              /*!< SWS[1:0] bits (System Clock Switch Status) */
  2792. #define RCC_CFGR_SWS_0                           (0x1UL << RCC_CFGR_SWS_Pos)    /*!< 0x00000004 */
  2793. #define RCC_CFGR_SWS_1                           (0x2UL << RCC_CFGR_SWS_Pos)    /*!< 0x00000008 */
  2794.  
  2795. #define RCC_CFGR_SWS_HSI                         (0x00000000U)                 /*!< HSI oscillator used as system clock */
  2796. #define RCC_CFGR_SWS_HSE                         (0x00000004U)                 /*!< HSE oscillator used as system clock */
  2797. #define RCC_CFGR_SWS_PLL                         (0x00000008U)                 /*!< PLL used as system clock */
  2798.  
  2799. /*!< HPRE configuration */
  2800. #define RCC_CFGR_HPRE_Pos                        (4U)                          
  2801. #define RCC_CFGR_HPRE_Msk                        (0xFUL << RCC_CFGR_HPRE_Pos)   /*!< 0x000000F0 */
  2802. #define RCC_CFGR_HPRE                            RCC_CFGR_HPRE_Msk             /*!< HPRE[3:0] bits (AHB prescaler) */
  2803. #define RCC_CFGR_HPRE_0                          (0x1UL << RCC_CFGR_HPRE_Pos)   /*!< 0x00000010 */
  2804. #define RCC_CFGR_HPRE_1                          (0x2UL << RCC_CFGR_HPRE_Pos)   /*!< 0x00000020 */
  2805. #define RCC_CFGR_HPRE_2                          (0x4UL << RCC_CFGR_HPRE_Pos)   /*!< 0x00000040 */
  2806. #define RCC_CFGR_HPRE_3                          (0x8UL << RCC_CFGR_HPRE_Pos)   /*!< 0x00000080 */
  2807.  
  2808. #define RCC_CFGR_HPRE_DIV1                       (0x00000000U)                 /*!< SYSCLK not divided */
  2809. #define RCC_CFGR_HPRE_DIV2                       (0x00000080U)                 /*!< SYSCLK divided by 2 */
  2810. #define RCC_CFGR_HPRE_DIV4                       (0x00000090U)                 /*!< SYSCLK divided by 4 */
  2811. #define RCC_CFGR_HPRE_DIV8                       (0x000000A0U)                 /*!< SYSCLK divided by 8 */
  2812. #define RCC_CFGR_HPRE_DIV16                      (0x000000B0U)                 /*!< SYSCLK divided by 16 */
  2813. #define RCC_CFGR_HPRE_DIV64                      (0x000000C0U)                 /*!< SYSCLK divided by 64 */
  2814. #define RCC_CFGR_HPRE_DIV128                     (0x000000D0U)                 /*!< SYSCLK divided by 128 */
  2815. #define RCC_CFGR_HPRE_DIV256                     (0x000000E0U)                 /*!< SYSCLK divided by 256 */
  2816. #define RCC_CFGR_HPRE_DIV512                     (0x000000F0U)                 /*!< SYSCLK divided by 512 */
  2817.  
  2818. /*!< PPRE configuration */
  2819. #define RCC_CFGR_PPRE_Pos                        (8U)                          
  2820. #define RCC_CFGR_PPRE_Msk                        (0x7UL << RCC_CFGR_PPRE_Pos)   /*!< 0x00000700 */
  2821. #define RCC_CFGR_PPRE                            RCC_CFGR_PPRE_Msk             /*!< PRE[2:0] bits (APB prescaler) */
  2822. #define RCC_CFGR_PPRE_0                          (0x1UL << RCC_CFGR_PPRE_Pos)   /*!< 0x00000100 */
  2823. #define RCC_CFGR_PPRE_1                          (0x2UL << RCC_CFGR_PPRE_Pos)   /*!< 0x00000200 */
  2824. #define RCC_CFGR_PPRE_2                          (0x4UL << RCC_CFGR_PPRE_Pos)   /*!< 0x00000400 */
  2825.  
  2826. #define RCC_CFGR_PPRE_DIV1                       (0x00000000U)                 /*!< HCLK not divided */
  2827. #define RCC_CFGR_PPRE_DIV2_Pos                   (10U)                        
  2828. #define RCC_CFGR_PPRE_DIV2_Msk                   (0x1UL << RCC_CFGR_PPRE_DIV2_Pos) /*!< 0x00000400 */
  2829. #define RCC_CFGR_PPRE_DIV2                       RCC_CFGR_PPRE_DIV2_Msk        /*!< HCLK divided by 2 */
  2830. #define RCC_CFGR_PPRE_DIV4_Pos                   (8U)                          
  2831. #define RCC_CFGR_PPRE_DIV4_Msk                   (0x5UL << RCC_CFGR_PPRE_DIV4_Pos) /*!< 0x00000500 */
  2832. #define RCC_CFGR_PPRE_DIV4                       RCC_CFGR_PPRE_DIV4_Msk        /*!< HCLK divided by 4 */
  2833. #define RCC_CFGR_PPRE_DIV8_Pos                   (9U)                          
  2834. #define RCC_CFGR_PPRE_DIV8_Msk                   (0x3UL << RCC_CFGR_PPRE_DIV8_Pos) /*!< 0x00000600 */
  2835. #define RCC_CFGR_PPRE_DIV8                       RCC_CFGR_PPRE_DIV8_Msk        /*!< HCLK divided by 8 */
  2836. #define RCC_CFGR_PPRE_DIV16_Pos                  (8U)                          
  2837. #define RCC_CFGR_PPRE_DIV16_Msk                  (0x7UL << RCC_CFGR_PPRE_DIV16_Pos) /*!< 0x00000700 */
  2838. #define RCC_CFGR_PPRE_DIV16                      RCC_CFGR_PPRE_DIV16_Msk       /*!< HCLK divided by 16 */
  2839.  
  2840. /*!< ADCPPRE configuration */
  2841. #define RCC_CFGR_ADCPRE_Pos                      (14U)                        
  2842. #define RCC_CFGR_ADCPRE_Msk                      (0x1UL << RCC_CFGR_ADCPRE_Pos) /*!< 0x00004000 */
  2843. #define RCC_CFGR_ADCPRE                          RCC_CFGR_ADCPRE_Msk           /*!< ADCPRE bit (ADC prescaler) */
  2844.  
  2845. #define RCC_CFGR_ADCPRE_DIV2                     (0x00000000U)                 /*!< PCLK divided by 2 */
  2846. #define RCC_CFGR_ADCPRE_DIV4                     (0x00004000U)                 /*!< PCLK divided by 4 */
  2847.  
  2848. #define RCC_CFGR_PLLSRC_Pos                      (16U)                        
  2849. #define RCC_CFGR_PLLSRC_Msk                      (0x1UL << RCC_CFGR_PLLSRC_Pos) /*!< 0x00010000 */
  2850. #define RCC_CFGR_PLLSRC                          RCC_CFGR_PLLSRC_Msk           /*!< PLL entry clock source */
  2851. #define RCC_CFGR_PLLSRC_HSI_DIV2                 (0x00000000U)                 /*!< HSI clock divided by 2 selected as PLL entry clock source */
  2852. #define RCC_CFGR_PLLSRC_HSE_PREDIV               (0x00010000U)                 /*!< HSE/PREDIV clock selected as PLL entry clock source */
  2853.  
  2854. #define RCC_CFGR_PLLXTPRE_Pos                    (17U)                        
  2855. #define RCC_CFGR_PLLXTPRE_Msk                    (0x1UL << RCC_CFGR_PLLXTPRE_Pos) /*!< 0x00020000 */
  2856. #define RCC_CFGR_PLLXTPRE                        RCC_CFGR_PLLXTPRE_Msk         /*!< HSE divider for PLL entry */
  2857. #define RCC_CFGR_PLLXTPRE_HSE_PREDIV_DIV1        (0x00000000U)                 /*!< HSE/PREDIV clock not divided for PLL entry */
  2858. #define RCC_CFGR_PLLXTPRE_HSE_PREDIV_DIV2        (0x00020000U)                 /*!< HSE/PREDIV clock divided by 2 for PLL entry */
  2859.  
  2860. /*!< PLLMUL configuration */
  2861. #define RCC_CFGR_PLLMUL_Pos                      (18U)                        
  2862. #define RCC_CFGR_PLLMUL_Msk                      (0xFUL << RCC_CFGR_PLLMUL_Pos) /*!< 0x003C0000 */
  2863. #define RCC_CFGR_PLLMUL                          RCC_CFGR_PLLMUL_Msk           /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  2864. #define RCC_CFGR_PLLMUL_0                        (0x1UL << RCC_CFGR_PLLMUL_Pos) /*!< 0x00040000 */
  2865. #define RCC_CFGR_PLLMUL_1                        (0x2UL << RCC_CFGR_PLLMUL_Pos) /*!< 0x00080000 */
  2866. #define RCC_CFGR_PLLMUL_2                        (0x4UL << RCC_CFGR_PLLMUL_Pos) /*!< 0x00100000 */
  2867. #define RCC_CFGR_PLLMUL_3                        (0x8UL << RCC_CFGR_PLLMUL_Pos) /*!< 0x00200000 */
  2868.  
  2869. #define RCC_CFGR_PLLMUL2                         (0x00000000U)                 /*!< PLL input clock*2 */
  2870. #define RCC_CFGR_PLLMUL3                         (0x00040000U)                 /*!< PLL input clock*3 */
  2871. #define RCC_CFGR_PLLMUL4                         (0x00080000U)                 /*!< PLL input clock*4 */
  2872. #define RCC_CFGR_PLLMUL5                         (0x000C0000U)                 /*!< PLL input clock*5 */
  2873. #define RCC_CFGR_PLLMUL6                         (0x00100000U)                 /*!< PLL input clock*6 */
  2874. #define RCC_CFGR_PLLMUL7                         (0x00140000U)                 /*!< PLL input clock*7 */
  2875. #define RCC_CFGR_PLLMUL8                         (0x00180000U)                 /*!< PLL input clock*8 */
  2876. #define RCC_CFGR_PLLMUL9                         (0x001C0000U)                 /*!< PLL input clock*9 */
  2877. #define RCC_CFGR_PLLMUL10                        (0x00200000U)                 /*!< PLL input clock10 */
  2878. #define RCC_CFGR_PLLMUL11                        (0x00240000U)                 /*!< PLL input clock*11 */
  2879. #define RCC_CFGR_PLLMUL12                        (0x00280000U)                 /*!< PLL input clock*12 */
  2880. #define RCC_CFGR_PLLMUL13                        (0x002C0000U)                 /*!< PLL input clock*13 */
  2881. #define RCC_CFGR_PLLMUL14                        (0x00300000U)                 /*!< PLL input clock*14 */
  2882. #define RCC_CFGR_PLLMUL15                        (0x00340000U)                 /*!< PLL input clock*15 */
  2883. #define RCC_CFGR_PLLMUL16                        (0x00380000U)                 /*!< PLL input clock*16 */
  2884.  
  2885. /*!< MCO configuration */
  2886. #define RCC_CFGR_MCO_Pos                         (24U)                        
  2887. #define RCC_CFGR_MCO_Msk                         (0xFUL << RCC_CFGR_MCO_Pos)    /*!< 0x0F000000 */
  2888. #define RCC_CFGR_MCO                             RCC_CFGR_MCO_Msk              /*!< MCO[3:0] bits (Microcontroller Clock Output) */
  2889. #define RCC_CFGR_MCO_0                           (0x1UL << RCC_CFGR_MCO_Pos)    /*!< 0x01000000 */
  2890. #define RCC_CFGR_MCO_1                           (0x2UL << RCC_CFGR_MCO_Pos)    /*!< 0x02000000 */
  2891. #define RCC_CFGR_MCO_2                           (0x4UL << RCC_CFGR_MCO_Pos)    /*!< 0x04000000 */
  2892.  
  2893. #define RCC_CFGR_MCO_NOCLOCK                     (0x00000000U)                 /*!< No clock */
  2894. #define RCC_CFGR_MCO_HSI14                       (0x01000000U)                 /*!< HSI14 clock selected as MCO source */
  2895. #define RCC_CFGR_MCO_LSI                         (0x02000000U)                 /*!< LSI clock selected as MCO source */
  2896. #define RCC_CFGR_MCO_LSE                         (0x03000000U)                 /*!< LSE clock selected as MCO source */
  2897. #define RCC_CFGR_MCO_SYSCLK                      (0x04000000U)                 /*!< System clock selected as MCO source */
  2898. #define RCC_CFGR_MCO_HSI                         (0x05000000U)                 /*!< HSI clock selected as MCO source */
  2899. #define RCC_CFGR_MCO_HSE                         (0x06000000U)                 /*!< HSE clock selected as MCO source  */
  2900. #define RCC_CFGR_MCO_PLL                         (0x07000000U)                 /*!< PLL clock divided by 2 selected as MCO source */
  2901.  
  2902. #define RCC_CFGR_MCOPRE_Pos                      (28U)                        
  2903. #define RCC_CFGR_MCOPRE_Msk                      (0x7UL << RCC_CFGR_MCOPRE_Pos) /*!< 0x70000000 */
  2904. #define RCC_CFGR_MCOPRE                          RCC_CFGR_MCOPRE_Msk           /*!< MCO prescaler  */
  2905. #define RCC_CFGR_MCOPRE_DIV1                     (0x00000000U)                 /*!< MCO is divided by 1  */
  2906. #define RCC_CFGR_MCOPRE_DIV2                     (0x10000000U)                 /*!< MCO is divided by 2  */
  2907. #define RCC_CFGR_MCOPRE_DIV4                     (0x20000000U)                 /*!< MCO is divided by 4  */
  2908. #define RCC_CFGR_MCOPRE_DIV8                     (0x30000000U)                 /*!< MCO is divided by 8  */
  2909. #define RCC_CFGR_MCOPRE_DIV16                    (0x40000000U)                 /*!< MCO is divided by 16  */
  2910. #define RCC_CFGR_MCOPRE_DIV32                    (0x50000000U)                 /*!< MCO is divided by 32  */
  2911. #define RCC_CFGR_MCOPRE_DIV64                    (0x60000000U)                 /*!< MCO is divided by 64  */
  2912. #define RCC_CFGR_MCOPRE_DIV128                   (0x70000000U)                 /*!< MCO is divided by 128  */
  2913.  
  2914. #define RCC_CFGR_PLLNODIV_Pos                    (31U)                        
  2915. #define RCC_CFGR_PLLNODIV_Msk                    (0x1UL << RCC_CFGR_PLLNODIV_Pos) /*!< 0x80000000 */
  2916. #define RCC_CFGR_PLLNODIV                        RCC_CFGR_PLLNODIV_Msk         /*!< PLL is not divided to MCO  */
  2917.  
  2918. /* Reference defines */
  2919. #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  2920. #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  2921. #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  2922. #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  2923. #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  2924. #define RCC_CFGR_MCOSEL_HSI14                RCC_CFGR_MCO_HSI14
  2925. #define RCC_CFGR_MCOSEL_LSI                  RCC_CFGR_MCO_LSI
  2926. #define RCC_CFGR_MCOSEL_LSE                  RCC_CFGR_MCO_LSE
  2927. #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  2928. #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  2929. #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  2930. #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLL
  2931.  
  2932. /*!<******************  Bit definition for RCC_CIR register  *****************/
  2933. #define RCC_CIR_LSIRDYF_Pos                      (0U)                          
  2934. #define RCC_CIR_LSIRDYF_Msk                      (0x1UL << RCC_CIR_LSIRDYF_Pos) /*!< 0x00000001 */
  2935. #define RCC_CIR_LSIRDYF                          RCC_CIR_LSIRDYF_Msk           /*!< LSI Ready Interrupt flag */
  2936. #define RCC_CIR_LSERDYF_Pos                      (1U)                          
  2937. #define RCC_CIR_LSERDYF_Msk                      (0x1UL << RCC_CIR_LSERDYF_Pos) /*!< 0x00000002 */
  2938. #define RCC_CIR_LSERDYF                          RCC_CIR_LSERDYF_Msk           /*!< LSE Ready Interrupt flag */
  2939. #define RCC_CIR_HSIRDYF_Pos                      (2U)                          
  2940. #define RCC_CIR_HSIRDYF_Msk                      (0x1UL << RCC_CIR_HSIRDYF_Pos) /*!< 0x00000004 */
  2941. #define RCC_CIR_HSIRDYF                          RCC_CIR_HSIRDYF_Msk           /*!< HSI Ready Interrupt flag */
  2942. #define RCC_CIR_HSERDYF_Pos                      (3U)                          
  2943. #define RCC_CIR_HSERDYF_Msk                      (0x1UL << RCC_CIR_HSERDYF_Pos) /*!< 0x00000008 */
  2944. #define RCC_CIR_HSERDYF                          RCC_CIR_HSERDYF_Msk           /*!< HSE Ready Interrupt flag */
  2945. #define RCC_CIR_PLLRDYF_Pos                      (4U)                          
  2946. #define RCC_CIR_PLLRDYF_Msk                      (0x1UL << RCC_CIR_PLLRDYF_Pos) /*!< 0x00000010 */
  2947. #define RCC_CIR_PLLRDYF                          RCC_CIR_PLLRDYF_Msk           /*!< PLL Ready Interrupt flag */
  2948. #define RCC_CIR_HSI14RDYF_Pos                    (5U)                          
  2949. #define RCC_CIR_HSI14RDYF_Msk                    (0x1UL << RCC_CIR_HSI14RDYF_Pos) /*!< 0x00000020 */
  2950. #define RCC_CIR_HSI14RDYF                        RCC_CIR_HSI14RDYF_Msk         /*!< HSI14 Ready Interrupt flag */
  2951. #define RCC_CIR_CSSF_Pos                         (7U)                          
  2952. #define RCC_CIR_CSSF_Msk                         (0x1UL << RCC_CIR_CSSF_Pos)    /*!< 0x00000080 */
  2953. #define RCC_CIR_CSSF                             RCC_CIR_CSSF_Msk              /*!< Clock Security System Interrupt flag */
  2954. #define RCC_CIR_LSIRDYIE_Pos                     (8U)                          
  2955. #define RCC_CIR_LSIRDYIE_Msk                     (0x1UL << RCC_CIR_LSIRDYIE_Pos) /*!< 0x00000100 */
  2956. #define RCC_CIR_LSIRDYIE                         RCC_CIR_LSIRDYIE_Msk          /*!< LSI Ready Interrupt Enable */
  2957. #define RCC_CIR_LSERDYIE_Pos                     (9U)                          
  2958. #define RCC_CIR_LSERDYIE_Msk                     (0x1UL << RCC_CIR_LSERDYIE_Pos) /*!< 0x00000200 */
  2959. #define RCC_CIR_LSERDYIE                         RCC_CIR_LSERDYIE_Msk          /*!< LSE Ready Interrupt Enable */
  2960. #define RCC_CIR_HSIRDYIE_Pos                     (10U)                        
  2961. #define RCC_CIR_HSIRDYIE_Msk                     (0x1UL << RCC_CIR_HSIRDYIE_Pos) /*!< 0x00000400 */
  2962. #define RCC_CIR_HSIRDYIE                         RCC_CIR_HSIRDYIE_Msk          /*!< HSI Ready Interrupt Enable */
  2963. #define RCC_CIR_HSERDYIE_Pos                     (11U)                        
  2964. #define RCC_CIR_HSERDYIE_Msk                     (0x1UL << RCC_CIR_HSERDYIE_Pos) /*!< 0x00000800 */
  2965. #define RCC_CIR_HSERDYIE                         RCC_CIR_HSERDYIE_Msk          /*!< HSE Ready Interrupt Enable */
  2966. #define RCC_CIR_PLLRDYIE_Pos                     (12U)                        
  2967. #define RCC_CIR_PLLRDYIE_Msk                     (0x1UL << RCC_CIR_PLLRDYIE_Pos) /*!< 0x00001000 */
  2968. #define RCC_CIR_PLLRDYIE                         RCC_CIR_PLLRDYIE_Msk          /*!< PLL Ready Interrupt Enable */
  2969. #define RCC_CIR_HSI14RDYIE_Pos                   (13U)                        
  2970. #define RCC_CIR_HSI14RDYIE_Msk                   (0x1UL << RCC_CIR_HSI14RDYIE_Pos) /*!< 0x00002000 */
  2971. #define RCC_CIR_HSI14RDYIE                       RCC_CIR_HSI14RDYIE_Msk        /*!< HSI14 Ready Interrupt Enable */
  2972. #define RCC_CIR_LSIRDYC_Pos                      (16U)                        
  2973. #define RCC_CIR_LSIRDYC_Msk                      (0x1UL << RCC_CIR_LSIRDYC_Pos) /*!< 0x00010000 */
  2974. #define RCC_CIR_LSIRDYC                          RCC_CIR_LSIRDYC_Msk           /*!< LSI Ready Interrupt Clear */
  2975. #define RCC_CIR_LSERDYC_Pos                      (17U)                        
  2976. #define RCC_CIR_LSERDYC_Msk                      (0x1UL << RCC_CIR_LSERDYC_Pos) /*!< 0x00020000 */
  2977. #define RCC_CIR_LSERDYC                          RCC_CIR_LSERDYC_Msk           /*!< LSE Ready Interrupt Clear */
  2978. #define RCC_CIR_HSIRDYC_Pos                      (18U)                        
  2979. #define RCC_CIR_HSIRDYC_Msk                      (0x1UL << RCC_CIR_HSIRDYC_Pos) /*!< 0x00040000 */
  2980. #define RCC_CIR_HSIRDYC                          RCC_CIR_HSIRDYC_Msk           /*!< HSI Ready Interrupt Clear */
  2981. #define RCC_CIR_HSERDYC_Pos                      (19U)                        
  2982. #define RCC_CIR_HSERDYC_Msk                      (0x1UL << RCC_CIR_HSERDYC_Pos) /*!< 0x00080000 */
  2983. #define RCC_CIR_HSERDYC                          RCC_CIR_HSERDYC_Msk           /*!< HSE Ready Interrupt Clear */
  2984. #define RCC_CIR_PLLRDYC_Pos                      (20U)                        
  2985. #define RCC_CIR_PLLRDYC_Msk                      (0x1UL << RCC_CIR_PLLRDYC_Pos) /*!< 0x00100000 */
  2986. #define RCC_CIR_PLLRDYC                          RCC_CIR_PLLRDYC_Msk           /*!< PLL Ready Interrupt Clear */
  2987. #define RCC_CIR_HSI14RDYC_Pos                    (21U)                        
  2988. #define RCC_CIR_HSI14RDYC_Msk                    (0x1UL << RCC_CIR_HSI14RDYC_Pos) /*!< 0x00200000 */
  2989. #define RCC_CIR_HSI14RDYC                        RCC_CIR_HSI14RDYC_Msk         /*!< HSI14 Ready Interrupt Clear */
  2990. #define RCC_CIR_CSSC_Pos                         (23U)                        
  2991. #define RCC_CIR_CSSC_Msk                         (0x1UL << RCC_CIR_CSSC_Pos)    /*!< 0x00800000 */
  2992. #define RCC_CIR_CSSC                             RCC_CIR_CSSC_Msk              /*!< Clock Security System Interrupt Clear */
  2993.  
  2994. /*****************  Bit definition for RCC_APB2RSTR register  ****************/
  2995. #define RCC_APB2RSTR_SYSCFGRST_Pos               (0U)                          
  2996. #define RCC_APB2RSTR_SYSCFGRST_Msk               (0x1UL << RCC_APB2RSTR_SYSCFGRST_Pos) /*!< 0x00000001 */
  2997. #define RCC_APB2RSTR_SYSCFGRST                   RCC_APB2RSTR_SYSCFGRST_Msk    /*!< SYSCFG reset */
  2998. #define RCC_APB2RSTR_ADCRST_Pos                  (9U)                          
  2999. #define RCC_APB2RSTR_ADCRST_Msk                  (0x1UL << RCC_APB2RSTR_ADCRST_Pos) /*!< 0x00000200 */
  3000. #define RCC_APB2RSTR_ADCRST                      RCC_APB2RSTR_ADCRST_Msk       /*!< ADC reset */
  3001. #define RCC_APB2RSTR_TIM1RST_Pos                 (11U)                        
  3002. #define RCC_APB2RSTR_TIM1RST_Msk                 (0x1UL << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  3003. #define RCC_APB2RSTR_TIM1RST                     RCC_APB2RSTR_TIM1RST_Msk      /*!< TIM1 reset */
  3004. #define RCC_APB2RSTR_SPI1RST_Pos                 (12U)                        
  3005. #define RCC_APB2RSTR_SPI1RST_Msk                 (0x1UL << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  3006. #define RCC_APB2RSTR_SPI1RST                     RCC_APB2RSTR_SPI1RST_Msk      /*!< SPI1 reset */
  3007. #define RCC_APB2RSTR_USART1RST_Pos               (14U)                        
  3008. #define RCC_APB2RSTR_USART1RST_Msk               (0x1UL << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  3009. #define RCC_APB2RSTR_USART1RST                   RCC_APB2RSTR_USART1RST_Msk    /*!< USART1 reset */
  3010. #define RCC_APB2RSTR_TIM16RST_Pos                (17U)                        
  3011. #define RCC_APB2RSTR_TIM16RST_Msk                (0x1UL << RCC_APB2RSTR_TIM16RST_Pos) /*!< 0x00020000 */
  3012. #define RCC_APB2RSTR_TIM16RST                    RCC_APB2RSTR_TIM16RST_Msk     /*!< TIM16 reset */
  3013. #define RCC_APB2RSTR_TIM17RST_Pos                (18U)                        
  3014. #define RCC_APB2RSTR_TIM17RST_Msk                (0x1UL << RCC_APB2RSTR_TIM17RST_Pos) /*!< 0x00040000 */
  3015. #define RCC_APB2RSTR_TIM17RST                    RCC_APB2RSTR_TIM17RST_Msk     /*!< TIM17 reset */
  3016. #define RCC_APB2RSTR_DBGMCURST_Pos               (22U)                        
  3017. #define RCC_APB2RSTR_DBGMCURST_Msk               (0x1UL << RCC_APB2RSTR_DBGMCURST_Pos) /*!< 0x00400000 */
  3018. #define RCC_APB2RSTR_DBGMCURST                   RCC_APB2RSTR_DBGMCURST_Msk    /*!< DBGMCU reset */
  3019.  
  3020. /*!< Old ADC1 reset bit definition maintained for legacy purpose */
  3021. #define  RCC_APB2RSTR_ADC1RST                RCC_APB2RSTR_ADCRST          
  3022.  
  3023. /*****************  Bit definition for RCC_APB1RSTR register  ****************/
  3024. #define RCC_APB1RSTR_TIM3RST_Pos                 (1U)                          
  3025. #define RCC_APB1RSTR_TIM3RST_Msk                 (0x1UL << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  3026. #define RCC_APB1RSTR_TIM3RST                     RCC_APB1RSTR_TIM3RST_Msk      /*!< Timer 3 reset */
  3027. #define RCC_APB1RSTR_TIM14RST_Pos                (8U)                          
  3028. #define RCC_APB1RSTR_TIM14RST_Msk                (0x1UL << RCC_APB1RSTR_TIM14RST_Pos) /*!< 0x00000100 */
  3029. #define RCC_APB1RSTR_TIM14RST                    RCC_APB1RSTR_TIM14RST_Msk     /*!< Timer 14 reset */
  3030. #define RCC_APB1RSTR_WWDGRST_Pos                 (11U)                        
  3031. #define RCC_APB1RSTR_WWDGRST_Msk                 (0x1UL << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  3032. #define RCC_APB1RSTR_WWDGRST                     RCC_APB1RSTR_WWDGRST_Msk      /*!< Window Watchdog reset */
  3033. #define RCC_APB1RSTR_I2C1RST_Pos                 (21U)                        
  3034. #define RCC_APB1RSTR_I2C1RST_Msk                 (0x1UL << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  3035. #define RCC_APB1RSTR_I2C1RST                     RCC_APB1RSTR_I2C1RST_Msk      /*!< I2C 1 reset */
  3036. #define RCC_APB1RSTR_PWRRST_Pos                  (28U)                        
  3037. #define RCC_APB1RSTR_PWRRST_Msk                  (0x1UL << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  3038. #define RCC_APB1RSTR_PWRRST                      RCC_APB1RSTR_PWRRST_Msk       /*!< PWR reset */
  3039.  
  3040. /******************  Bit definition for RCC_AHBENR register  *****************/
  3041. #define RCC_AHBENR_DMAEN_Pos                     (0U)                          
  3042. #define RCC_AHBENR_DMAEN_Msk                     (0x1UL << RCC_AHBENR_DMAEN_Pos) /*!< 0x00000001 */
  3043. #define RCC_AHBENR_DMAEN                         RCC_AHBENR_DMAEN_Msk          /*!< DMA1 clock enable */
  3044. #define RCC_AHBENR_SRAMEN_Pos                    (2U)                          
  3045. #define RCC_AHBENR_SRAMEN_Msk                    (0x1UL << RCC_AHBENR_SRAMEN_Pos) /*!< 0x00000004 */
  3046. #define RCC_AHBENR_SRAMEN                        RCC_AHBENR_SRAMEN_Msk         /*!< SRAM interface clock enable */
  3047. #define RCC_AHBENR_FLITFEN_Pos                   (4U)                          
  3048. #define RCC_AHBENR_FLITFEN_Msk                   (0x1UL << RCC_AHBENR_FLITFEN_Pos) /*!< 0x00000010 */
  3049. #define RCC_AHBENR_FLITFEN                       RCC_AHBENR_FLITFEN_Msk        /*!< FLITF clock enable */
  3050. #define RCC_AHBENR_CRCEN_Pos                     (6U)                          
  3051. #define RCC_AHBENR_CRCEN_Msk                     (0x1UL << RCC_AHBENR_CRCEN_Pos) /*!< 0x00000040 */
  3052. #define RCC_AHBENR_CRCEN                         RCC_AHBENR_CRCEN_Msk          /*!< CRC clock enable */
  3053. #define RCC_AHBENR_GPIOAEN_Pos                   (17U)                        
  3054. #define RCC_AHBENR_GPIOAEN_Msk                   (0x1UL << RCC_AHBENR_GPIOAEN_Pos) /*!< 0x00020000 */
  3055. #define RCC_AHBENR_GPIOAEN                       RCC_AHBENR_GPIOAEN_Msk        /*!< GPIOA clock enable */
  3056. #define RCC_AHBENR_GPIOBEN_Pos                   (18U)                        
  3057. #define RCC_AHBENR_GPIOBEN_Msk                   (0x1UL << RCC_AHBENR_GPIOBEN_Pos) /*!< 0x00040000 */
  3058. #define RCC_AHBENR_GPIOBEN                       RCC_AHBENR_GPIOBEN_Msk        /*!< GPIOB clock enable */
  3059. #define RCC_AHBENR_GPIOCEN_Pos                   (19U)                        
  3060. #define RCC_AHBENR_GPIOCEN_Msk                   (0x1UL << RCC_AHBENR_GPIOCEN_Pos) /*!< 0x00080000 */
  3061. #define RCC_AHBENR_GPIOCEN                       RCC_AHBENR_GPIOCEN_Msk        /*!< GPIOC clock enable */
  3062. #define RCC_AHBENR_GPIODEN_Pos                   (20U)                        
  3063. #define RCC_AHBENR_GPIODEN_Msk                   (0x1UL << RCC_AHBENR_GPIODEN_Pos) /*!< 0x00100000 */
  3064. #define RCC_AHBENR_GPIODEN                       RCC_AHBENR_GPIODEN_Msk        /*!< GPIOD clock enable */
  3065. #define RCC_AHBENR_GPIOFEN_Pos                   (22U)                        
  3066. #define RCC_AHBENR_GPIOFEN_Msk                   (0x1UL << RCC_AHBENR_GPIOFEN_Pos) /*!< 0x00400000 */
  3067. #define RCC_AHBENR_GPIOFEN                       RCC_AHBENR_GPIOFEN_Msk        /*!< GPIOF clock enable */
  3068.  
  3069. /* Old Bit definition maintained for legacy purpose */
  3070. #define  RCC_AHBENR_DMA1EN                   RCC_AHBENR_DMAEN        /*!< DMA1 clock enable */
  3071. #define  RCC_AHBENR_TSEN                     RCC_AHBENR_TSCEN        /*!< TS clock enable */
  3072.  
  3073. /*****************  Bit definition for RCC_APB2ENR register  *****************/
  3074. #define RCC_APB2ENR_SYSCFGCOMPEN_Pos             (0U)                          
  3075. #define RCC_APB2ENR_SYSCFGCOMPEN_Msk             (0x1UL << RCC_APB2ENR_SYSCFGCOMPEN_Pos) /*!< 0x00000001 */
  3076. #define RCC_APB2ENR_SYSCFGCOMPEN                 RCC_APB2ENR_SYSCFGCOMPEN_Msk  /*!< SYSCFG and comparator clock enable */
  3077. #define RCC_APB2ENR_ADCEN_Pos                    (9U)                          
  3078. #define RCC_APB2ENR_ADCEN_Msk                    (0x1UL << RCC_APB2ENR_ADCEN_Pos) /*!< 0x00000200 */
  3079. #define RCC_APB2ENR_ADCEN                        RCC_APB2ENR_ADCEN_Msk         /*!< ADC1 clock enable */
  3080. #define RCC_APB2ENR_TIM1EN_Pos                   (11U)                        
  3081. #define RCC_APB2ENR_TIM1EN_Msk                   (0x1UL << RCC_APB2ENR_TIM1EN_Pos) /*!< 0x00000800 */
  3082. #define RCC_APB2ENR_TIM1EN                       RCC_APB2ENR_TIM1EN_Msk        /*!< TIM1 clock enable */
  3083. #define RCC_APB2ENR_SPI1EN_Pos                   (12U)                        
  3084. #define RCC_APB2ENR_SPI1EN_Msk                   (0x1UL << RCC_APB2ENR_SPI1EN_Pos) /*!< 0x00001000 */
  3085. #define RCC_APB2ENR_SPI1EN                       RCC_APB2ENR_SPI1EN_Msk        /*!< SPI1 clock enable */
  3086. #define RCC_APB2ENR_USART1EN_Pos                 (14U)                        
  3087. #define RCC_APB2ENR_USART1EN_Msk                 (0x1UL << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  3088. #define RCC_APB2ENR_USART1EN                     RCC_APB2ENR_USART1EN_Msk      /*!< USART1 clock enable */
  3089. #define RCC_APB2ENR_TIM16EN_Pos                  (17U)                        
  3090. #define RCC_APB2ENR_TIM16EN_Msk                  (0x1UL << RCC_APB2ENR_TIM16EN_Pos) /*!< 0x00020000 */
  3091. #define RCC_APB2ENR_TIM16EN                      RCC_APB2ENR_TIM16EN_Msk       /*!< TIM16 clock enable */
  3092. #define RCC_APB2ENR_TIM17EN_Pos                  (18U)                        
  3093. #define RCC_APB2ENR_TIM17EN_Msk                  (0x1UL << RCC_APB2ENR_TIM17EN_Pos) /*!< 0x00040000 */
  3094. #define RCC_APB2ENR_TIM17EN                      RCC_APB2ENR_TIM17EN_Msk       /*!< TIM17 clock enable */
  3095. #define RCC_APB2ENR_DBGMCUEN_Pos                 (22U)                        
  3096. #define RCC_APB2ENR_DBGMCUEN_Msk                 (0x1UL << RCC_APB2ENR_DBGMCUEN_Pos) /*!< 0x00400000 */
  3097. #define RCC_APB2ENR_DBGMCUEN                     RCC_APB2ENR_DBGMCUEN_Msk      /*!< DBGMCU clock enable */
  3098.  
  3099. /* Old Bit definition maintained for legacy purpose */
  3100. #define  RCC_APB2ENR_SYSCFGEN                RCC_APB2ENR_SYSCFGCOMPEN        /*!< SYSCFG clock enable */
  3101. #define  RCC_APB2ENR_ADC1EN                  RCC_APB2ENR_ADCEN               /*!< ADC1 clock enable */
  3102.  
  3103. /*****************  Bit definition for RCC_APB1ENR register  *****************/
  3104. #define RCC_APB1ENR_TIM3EN_Pos                   (1U)                          
  3105. #define RCC_APB1ENR_TIM3EN_Msk                   (0x1UL << RCC_APB1ENR_TIM3EN_Pos) /*!< 0x00000002 */
  3106. #define RCC_APB1ENR_TIM3EN                       RCC_APB1ENR_TIM3EN_Msk        /*!< Timer 3 clock enable */
  3107. #define RCC_APB1ENR_TIM14EN_Pos                  (8U)                          
  3108. #define RCC_APB1ENR_TIM14EN_Msk                  (0x1UL << RCC_APB1ENR_TIM14EN_Pos) /*!< 0x00000100 */
  3109. #define RCC_APB1ENR_TIM14EN                      RCC_APB1ENR_TIM14EN_Msk       /*!< Timer 14 clock enable */
  3110. #define RCC_APB1ENR_WWDGEN_Pos                   (11U)                        
  3111. #define RCC_APB1ENR_WWDGEN_Msk                   (0x1UL << RCC_APB1ENR_WWDGEN_Pos) /*!< 0x00000800 */
  3112. #define RCC_APB1ENR_WWDGEN                       RCC_APB1ENR_WWDGEN_Msk        /*!< Window Watchdog clock enable */
  3113. #define RCC_APB1ENR_I2C1EN_Pos                   (21U)                        
  3114. #define RCC_APB1ENR_I2C1EN_Msk                   (0x1UL << RCC_APB1ENR_I2C1EN_Pos) /*!< 0x00200000 */
  3115. #define RCC_APB1ENR_I2C1EN                       RCC_APB1ENR_I2C1EN_Msk        /*!< I2C1 clock enable */
  3116. #define RCC_APB1ENR_PWREN_Pos                    (28U)                        
  3117. #define RCC_APB1ENR_PWREN_Msk                    (0x1UL << RCC_APB1ENR_PWREN_Pos) /*!< 0x10000000 */
  3118. #define RCC_APB1ENR_PWREN                        RCC_APB1ENR_PWREN_Msk         /*!< PWR clock enable */
  3119.  
  3120. /*******************  Bit definition for RCC_BDCR register  ******************/
  3121. #define RCC_BDCR_LSEON_Pos                       (0U)                          
  3122. #define RCC_BDCR_LSEON_Msk                       (0x1UL << RCC_BDCR_LSEON_Pos)  /*!< 0x00000001 */
  3123. #define RCC_BDCR_LSEON                           RCC_BDCR_LSEON_Msk            /*!< External Low Speed oscillator enable */
  3124. #define RCC_BDCR_LSERDY_Pos                      (1U)                          
  3125. #define RCC_BDCR_LSERDY_Msk                      (0x1UL << RCC_BDCR_LSERDY_Pos) /*!< 0x00000002 */
  3126. #define RCC_BDCR_LSERDY                          RCC_BDCR_LSERDY_Msk           /*!< External Low Speed oscillator Ready */
  3127. #define RCC_BDCR_LSEBYP_Pos                      (2U)                          
  3128. #define RCC_BDCR_LSEBYP_Msk                      (0x1UL << RCC_BDCR_LSEBYP_Pos) /*!< 0x00000004 */
  3129. #define RCC_BDCR_LSEBYP                          RCC_BDCR_LSEBYP_Msk           /*!< External Low Speed oscillator Bypass */
  3130.  
  3131. #define RCC_BDCR_LSEDRV_Pos                      (3U)                          
  3132. #define RCC_BDCR_LSEDRV_Msk                      (0x3UL << RCC_BDCR_LSEDRV_Pos) /*!< 0x00000018 */
  3133. #define RCC_BDCR_LSEDRV                          RCC_BDCR_LSEDRV_Msk           /*!< LSEDRV[1:0] bits (LSE Osc. drive capability) */
  3134. #define RCC_BDCR_LSEDRV_0                        (0x1UL << RCC_BDCR_LSEDRV_Pos) /*!< 0x00000008 */
  3135. #define RCC_BDCR_LSEDRV_1                        (0x2UL << RCC_BDCR_LSEDRV_Pos) /*!< 0x00000010 */
  3136.  
  3137. #define RCC_BDCR_RTCSEL_Pos                      (8U)                          
  3138. #define RCC_BDCR_RTCSEL_Msk                      (0x3UL << RCC_BDCR_RTCSEL_Pos) /*!< 0x00000300 */
  3139. #define RCC_BDCR_RTCSEL                          RCC_BDCR_RTCSEL_Msk           /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  3140. #define RCC_BDCR_RTCSEL_0                        (0x1UL << RCC_BDCR_RTCSEL_Pos) /*!< 0x00000100 */
  3141. #define RCC_BDCR_RTCSEL_1                        (0x2UL << RCC_BDCR_RTCSEL_Pos) /*!< 0x00000200 */
  3142.  
  3143. /*!< RTC configuration */
  3144. #define RCC_BDCR_RTCSEL_NOCLOCK                  (0x00000000U)                 /*!< No clock */
  3145. #define RCC_BDCR_RTCSEL_LSE                      (0x00000100U)                 /*!< LSE oscillator clock used as RTC clock */
  3146. #define RCC_BDCR_RTCSEL_LSI                      (0x00000200U)                 /*!< LSI oscillator clock used as RTC clock */
  3147. #define RCC_BDCR_RTCSEL_HSE                      (0x00000300U)                 /*!< HSE oscillator clock divided by 128 used as RTC clock */
  3148.  
  3149. #define RCC_BDCR_RTCEN_Pos                       (15U)                        
  3150. #define RCC_BDCR_RTCEN_Msk                       (0x1UL << RCC_BDCR_RTCEN_Pos)  /*!< 0x00008000 */
  3151. #define RCC_BDCR_RTCEN                           RCC_BDCR_RTCEN_Msk            /*!< RTC clock enable */
  3152. #define RCC_BDCR_BDRST_Pos                       (16U)                        
  3153. #define RCC_BDCR_BDRST_Msk                       (0x1UL << RCC_BDCR_BDRST_Pos)  /*!< 0x00010000 */
  3154. #define RCC_BDCR_BDRST                           RCC_BDCR_BDRST_Msk            /*!< Backup domain software reset  */
  3155.  
  3156. /*******************  Bit definition for RCC_CSR register  *******************/
  3157. #define RCC_CSR_LSION_Pos                        (0U)                          
  3158. #define RCC_CSR_LSION_Msk                        (0x1UL << RCC_CSR_LSION_Pos)   /*!< 0x00000001 */
  3159. #define RCC_CSR_LSION                            RCC_CSR_LSION_Msk             /*!< Internal Low Speed oscillator enable */
  3160. #define RCC_CSR_LSIRDY_Pos                       (1U)                          
  3161. #define RCC_CSR_LSIRDY_Msk                       (0x1UL << RCC_CSR_LSIRDY_Pos)  /*!< 0x00000002 */
  3162. #define RCC_CSR_LSIRDY                           RCC_CSR_LSIRDY_Msk            /*!< Internal Low Speed oscillator Ready */
  3163. #define RCC_CSR_V18PWRRSTF_Pos                   (23U)                        
  3164. #define RCC_CSR_V18PWRRSTF_Msk                   (0x1UL << RCC_CSR_V18PWRRSTF_Pos) /*!< 0x00800000 */
  3165. #define RCC_CSR_V18PWRRSTF                       RCC_CSR_V18PWRRSTF_Msk        /*!< V1.8 power domain reset flag */
  3166. #define RCC_CSR_RMVF_Pos                         (24U)                        
  3167. #define RCC_CSR_RMVF_Msk                         (0x1UL << RCC_CSR_RMVF_Pos)    /*!< 0x01000000 */
  3168. #define RCC_CSR_RMVF                             RCC_CSR_RMVF_Msk              /*!< Remove reset flag */
  3169. #define RCC_CSR_OBLRSTF_Pos                      (25U)                        
  3170. #define RCC_CSR_OBLRSTF_Msk                      (0x1UL << RCC_CSR_OBLRSTF_Pos) /*!< 0x02000000 */
  3171. #define RCC_CSR_OBLRSTF                          RCC_CSR_OBLRSTF_Msk           /*!< OBL reset flag */
  3172. #define RCC_CSR_PINRSTF_Pos                      (26U)                        
  3173. #define RCC_CSR_PINRSTF_Msk                      (0x1UL << RCC_CSR_PINRSTF_Pos) /*!< 0x04000000 */
  3174. #define RCC_CSR_PINRSTF                          RCC_CSR_PINRSTF_Msk           /*!< PIN reset flag */
  3175. #define RCC_CSR_PORRSTF_Pos                      (27U)                        
  3176. #define RCC_CSR_PORRSTF_Msk                      (0x1UL << RCC_CSR_PORRSTF_Pos) /*!< 0x08000000 */
  3177. #define RCC_CSR_PORRSTF                          RCC_CSR_PORRSTF_Msk           /*!< POR/PDR reset flag */
  3178. #define RCC_CSR_SFTRSTF_Pos                      (28U)                        
  3179. #define RCC_CSR_SFTRSTF_Msk                      (0x1UL << RCC_CSR_SFTRSTF_Pos) /*!< 0x10000000 */
  3180. #define RCC_CSR_SFTRSTF                          RCC_CSR_SFTRSTF_Msk           /*!< Software Reset flag */
  3181. #define RCC_CSR_IWDGRSTF_Pos                     (29U)                        
  3182. #define RCC_CSR_IWDGRSTF_Msk                     (0x1UL << RCC_CSR_IWDGRSTF_Pos) /*!< 0x20000000 */
  3183. #define RCC_CSR_IWDGRSTF                         RCC_CSR_IWDGRSTF_Msk          /*!< Independent Watchdog reset flag */
  3184. #define RCC_CSR_WWDGRSTF_Pos                     (30U)                        
  3185. #define RCC_CSR_WWDGRSTF_Msk                     (0x1UL << RCC_CSR_WWDGRSTF_Pos) /*!< 0x40000000 */
  3186. #define RCC_CSR_WWDGRSTF                         RCC_CSR_WWDGRSTF_Msk          /*!< Window watchdog reset flag */
  3187. #define RCC_CSR_LPWRRSTF_Pos                     (31U)                        
  3188. #define RCC_CSR_LPWRRSTF_Msk                     (0x1UL << RCC_CSR_LPWRRSTF_Pos) /*!< 0x80000000 */
  3189. #define RCC_CSR_LPWRRSTF                         RCC_CSR_LPWRRSTF_Msk          /*!< Low-Power reset flag */
  3190.  
  3191. /* Old Bit definition maintained for legacy purpose */
  3192. #define  RCC_CSR_OBL                         RCC_CSR_OBLRSTF        /*!< OBL reset flag */
  3193.  
  3194. /*******************  Bit definition for RCC_AHBRSTR register  ***************/
  3195. #define RCC_AHBRSTR_GPIOARST_Pos                 (17U)                        
  3196. #define RCC_AHBRSTR_GPIOARST_Msk                 (0x1UL << RCC_AHBRSTR_GPIOARST_Pos) /*!< 0x00020000 */
  3197. #define RCC_AHBRSTR_GPIOARST                     RCC_AHBRSTR_GPIOARST_Msk      /*!< GPIOA reset */
  3198. #define RCC_AHBRSTR_GPIOBRST_Pos                 (18U)                        
  3199. #define RCC_AHBRSTR_GPIOBRST_Msk                 (0x1UL << RCC_AHBRSTR_GPIOBRST_Pos) /*!< 0x00040000 */
  3200. #define RCC_AHBRSTR_GPIOBRST                     RCC_AHBRSTR_GPIOBRST_Msk      /*!< GPIOB reset */
  3201. #define RCC_AHBRSTR_GPIOCRST_Pos                 (19U)                        
  3202. #define RCC_AHBRSTR_GPIOCRST_Msk                 (0x1UL << RCC_AHBRSTR_GPIOCRST_Pos) /*!< 0x00080000 */
  3203. #define RCC_AHBRSTR_GPIOCRST                     RCC_AHBRSTR_GPIOCRST_Msk      /*!< GPIOC reset */
  3204. #define RCC_AHBRSTR_GPIODRST_Pos                 (20U)                        
  3205. #define RCC_AHBRSTR_GPIODRST_Msk                 (0x1UL << RCC_AHBRSTR_GPIODRST_Pos) /*!< 0x00100000 */
  3206. #define RCC_AHBRSTR_GPIODRST                     RCC_AHBRSTR_GPIODRST_Msk      /*!< GPIOD reset */
  3207. #define RCC_AHBRSTR_GPIOFRST_Pos                 (22U)                        
  3208. #define RCC_AHBRSTR_GPIOFRST_Msk                 (0x1UL << RCC_AHBRSTR_GPIOFRST_Pos) /*!< 0x00400000 */
  3209. #define RCC_AHBRSTR_GPIOFRST                     RCC_AHBRSTR_GPIOFRST_Msk      /*!< GPIOF reset */
  3210.  
  3211. /*******************  Bit definition for RCC_CFGR2 register  *****************/
  3212. /*!< PREDIV configuration */
  3213. #define RCC_CFGR2_PREDIV_Pos                     (0U)                          
  3214. #define RCC_CFGR2_PREDIV_Msk                     (0xFUL << RCC_CFGR2_PREDIV_Pos) /*!< 0x0000000F */
  3215. #define RCC_CFGR2_PREDIV                         RCC_CFGR2_PREDIV_Msk          /*!< PREDIV[3:0] bits */
  3216. #define RCC_CFGR2_PREDIV_0                       (0x1UL << RCC_CFGR2_PREDIV_Pos) /*!< 0x00000001 */
  3217. #define RCC_CFGR2_PREDIV_1                       (0x2UL << RCC_CFGR2_PREDIV_Pos) /*!< 0x00000002 */
  3218. #define RCC_CFGR2_PREDIV_2                       (0x4UL << RCC_CFGR2_PREDIV_Pos) /*!< 0x00000004 */
  3219. #define RCC_CFGR2_PREDIV_3                       (0x8UL << RCC_CFGR2_PREDIV_Pos) /*!< 0x00000008 */
  3220.  
  3221. #define RCC_CFGR2_PREDIV_DIV1                    (0x00000000U)                 /*!< PREDIV input clock not divided */
  3222. #define RCC_CFGR2_PREDIV_DIV2                    (0x00000001U)                 /*!< PREDIV input clock divided by 2 */
  3223. #define RCC_CFGR2_PREDIV_DIV3                    (0x00000002U)                 /*!< PREDIV input clock divided by 3 */
  3224. #define RCC_CFGR2_PREDIV_DIV4                    (0x00000003U)                 /*!< PREDIV input clock divided by 4 */
  3225. #define RCC_CFGR2_PREDIV_DIV5                    (0x00000004U)                 /*!< PREDIV input clock divided by 5 */
  3226. #define RCC_CFGR2_PREDIV_DIV6                    (0x00000005U)                 /*!< PREDIV input clock divided by 6 */
  3227. #define RCC_CFGR2_PREDIV_DIV7                    (0x00000006U)                 /*!< PREDIV input clock divided by 7 */
  3228. #define RCC_CFGR2_PREDIV_DIV8                    (0x00000007U)                 /*!< PREDIV input clock divided by 8 */
  3229. #define RCC_CFGR2_PREDIV_DIV9                    (0x00000008U)                 /*!< PREDIV input clock divided by 9 */
  3230. #define RCC_CFGR2_PREDIV_DIV10                   (0x00000009U)                 /*!< PREDIV input clock divided by 10 */
  3231. #define RCC_CFGR2_PREDIV_DIV11                   (0x0000000AU)                 /*!< PREDIV input clock divided by 11 */
  3232. #define RCC_CFGR2_PREDIV_DIV12                   (0x0000000BU)                 /*!< PREDIV input clock divided by 12 */
  3233. #define RCC_CFGR2_PREDIV_DIV13                   (0x0000000CU)                 /*!< PREDIV input clock divided by 13 */
  3234. #define RCC_CFGR2_PREDIV_DIV14                   (0x0000000DU)                 /*!< PREDIV input clock divided by 14 */
  3235. #define RCC_CFGR2_PREDIV_DIV15                   (0x0000000EU)                 /*!< PREDIV input clock divided by 15 */
  3236. #define RCC_CFGR2_PREDIV_DIV16                   (0x0000000FU)                 /*!< PREDIV input clock divided by 16 */
  3237.  
  3238. /*******************  Bit definition for RCC_CFGR3 register  *****************/
  3239. /*!< USART1 Clock source selection */
  3240. #define RCC_CFGR3_USART1SW_Pos                   (0U)                          
  3241. #define RCC_CFGR3_USART1SW_Msk                   (0x3UL << RCC_CFGR3_USART1SW_Pos) /*!< 0x00000003 */
  3242. #define RCC_CFGR3_USART1SW                       RCC_CFGR3_USART1SW_Msk        /*!< USART1SW[1:0] bits */
  3243. #define RCC_CFGR3_USART1SW_0                     (0x1UL << RCC_CFGR3_USART1SW_Pos) /*!< 0x00000001 */
  3244. #define RCC_CFGR3_USART1SW_1                     (0x2UL << RCC_CFGR3_USART1SW_Pos) /*!< 0x00000002 */
  3245.  
  3246. #define RCC_CFGR3_USART1SW_PCLK                  (0x00000000U)                 /*!< PCLK clock used as USART1 clock source */
  3247. #define RCC_CFGR3_USART1SW_SYSCLK                (0x00000001U)                 /*!< System clock selected as USART1 clock source */
  3248. #define RCC_CFGR3_USART1SW_LSE                   (0x00000002U)                 /*!< LSE oscillator clock used as USART1 clock source */
  3249. #define RCC_CFGR3_USART1SW_HSI                   (0x00000003U)                 /*!< HSI oscillator clock used as USART1 clock source */
  3250.  
  3251. /*!< I2C1 Clock source selection */
  3252. #define RCC_CFGR3_I2C1SW_Pos                     (4U)                          
  3253. #define RCC_CFGR3_I2C1SW_Msk                     (0x1UL << RCC_CFGR3_I2C1SW_Pos) /*!< 0x00000010 */
  3254. #define RCC_CFGR3_I2C1SW                         RCC_CFGR3_I2C1SW_Msk          /*!< I2C1SW bits */
  3255.  
  3256. #define RCC_CFGR3_I2C1SW_HSI                     (0x00000000U)                 /*!< HSI oscillator clock used as I2C1 clock source */
  3257. #define RCC_CFGR3_I2C1SW_SYSCLK_Pos              (4U)                          
  3258. #define RCC_CFGR3_I2C1SW_SYSCLK_Msk              (0x1UL << RCC_CFGR3_I2C1SW_SYSCLK_Pos) /*!< 0x00000010 */
  3259. #define RCC_CFGR3_I2C1SW_SYSCLK                  RCC_CFGR3_I2C1SW_SYSCLK_Msk   /*!< System clock selected as I2C1 clock source */
  3260.  
  3261. /*******************  Bit definition for RCC_CR2 register  *******************/
  3262. #define RCC_CR2_HSI14ON_Pos                      (0U)                          
  3263. #define RCC_CR2_HSI14ON_Msk                      (0x1UL << RCC_CR2_HSI14ON_Pos) /*!< 0x00000001 */
  3264. #define RCC_CR2_HSI14ON                          RCC_CR2_HSI14ON_Msk           /*!< Internal High Speed 14MHz clock enable */
  3265. #define RCC_CR2_HSI14RDY_Pos                     (1U)                          
  3266. #define RCC_CR2_HSI14RDY_Msk                     (0x1UL << RCC_CR2_HSI14RDY_Pos) /*!< 0x00000002 */
  3267. #define RCC_CR2_HSI14RDY                         RCC_CR2_HSI14RDY_Msk          /*!< Internal High Speed 14MHz clock ready flag */
  3268. #define RCC_CR2_HSI14DIS_Pos                     (2U)                          
  3269. #define RCC_CR2_HSI14DIS_Msk                     (0x1UL << RCC_CR2_HSI14DIS_Pos) /*!< 0x00000004 */
  3270. #define RCC_CR2_HSI14DIS                         RCC_CR2_HSI14DIS_Msk          /*!< Internal High Speed 14MHz clock disable */
  3271. #define RCC_CR2_HSI14TRIM_Pos                    (3U)                          
  3272. #define RCC_CR2_HSI14TRIM_Msk                    (0x1FUL << RCC_CR2_HSI14TRIM_Pos) /*!< 0x000000F8 */
  3273. #define RCC_CR2_HSI14TRIM                        RCC_CR2_HSI14TRIM_Msk         /*!< Internal High Speed 14MHz clock trimming */
  3274. #define RCC_CR2_HSI14CAL_Pos                     (8U)                          
  3275. #define RCC_CR2_HSI14CAL_Msk                     (0xFFUL << RCC_CR2_HSI14CAL_Pos) /*!< 0x0000FF00 */
  3276. #define RCC_CR2_HSI14CAL                         RCC_CR2_HSI14CAL_Msk          /*!< Internal High Speed 14MHz clock Calibration */
  3277.  
  3278. /*****************************************************************************/
  3279. /*                                                                           */
  3280. /*                           Real-Time Clock (RTC)                           */
  3281. /*                                                                           */
  3282. /*****************************************************************************/
  3283. /*
  3284. * @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
  3285. */
  3286. #define RTC_TAMPER1_SUPPORT  /*!< TAMPER 1 feature support */
  3287. #define RTC_TAMPER2_SUPPORT  /*!< TAMPER 2 feature support */
  3288.  
  3289. /********************  Bits definition for RTC_TR register  ******************/
  3290. #define RTC_TR_PM_Pos                (22U)                                    
  3291. #define RTC_TR_PM_Msk                (0x1UL << RTC_TR_PM_Pos)                   /*!< 0x00400000 */
  3292. #define RTC_TR_PM                    RTC_TR_PM_Msk                            
  3293. #define RTC_TR_HT_Pos                (20U)                                    
  3294. #define RTC_TR_HT_Msk                (0x3UL << RTC_TR_HT_Pos)                   /*!< 0x00300000 */
  3295. #define RTC_TR_HT                    RTC_TR_HT_Msk                            
  3296. #define RTC_TR_HT_0                  (0x1UL << RTC_TR_HT_Pos)                   /*!< 0x00100000 */
  3297. #define RTC_TR_HT_1                  (0x2UL << RTC_TR_HT_Pos)                   /*!< 0x00200000 */
  3298. #define RTC_TR_HU_Pos                (16U)                                    
  3299. #define RTC_TR_HU_Msk                (0xFUL << RTC_TR_HU_Pos)                   /*!< 0x000F0000 */
  3300. #define RTC_TR_HU                    RTC_TR_HU_Msk                            
  3301. #define RTC_TR_HU_0                  (0x1UL << RTC_TR_HU_Pos)                   /*!< 0x00010000 */
  3302. #define RTC_TR_HU_1                  (0x2UL << RTC_TR_HU_Pos)                   /*!< 0x00020000 */
  3303. #define RTC_TR_HU_2                  (0x4UL << RTC_TR_HU_Pos)                   /*!< 0x00040000 */
  3304. #define RTC_TR_HU_3                  (0x8UL << RTC_TR_HU_Pos)                   /*!< 0x00080000 */
  3305. #define RTC_TR_MNT_Pos               (12U)                                    
  3306. #define RTC_TR_MNT_Msk               (0x7UL << RTC_TR_MNT_Pos)                  /*!< 0x00007000 */
  3307. #define RTC_TR_MNT                   RTC_TR_MNT_Msk                            
  3308. #define RTC_TR_MNT_0                 (0x1UL << RTC_TR_MNT_Pos)                  /*!< 0x00001000 */
  3309. #define RTC_TR_MNT_1                 (0x2UL << RTC_TR_MNT_Pos)                  /*!< 0x00002000 */
  3310. #define RTC_TR_MNT_2                 (0x4UL << RTC_TR_MNT_Pos)                  /*!< 0x00004000 */
  3311. #define RTC_TR_MNU_Pos               (8U)                                      
  3312. #define RTC_TR_MNU_Msk               (0xFUL << RTC_TR_MNU_Pos)                  /*!< 0x00000F00 */
  3313. #define RTC_TR_MNU                   RTC_TR_MNU_Msk                            
  3314. #define RTC_TR_MNU_0                 (0x1UL << RTC_TR_MNU_Pos)                  /*!< 0x00000100 */
  3315. #define RTC_TR_MNU_1                 (0x2UL << RTC_TR_MNU_Pos)                  /*!< 0x00000200 */
  3316. #define RTC_TR_MNU_2                 (0x4UL << RTC_TR_MNU_Pos)                  /*!< 0x00000400 */
  3317. #define RTC_TR_MNU_3                 (0x8UL << RTC_TR_MNU_Pos)                  /*!< 0x00000800 */
  3318. #define RTC_TR_ST_Pos                (4U)                                      
  3319. #define RTC_TR_ST_Msk                (0x7UL << RTC_TR_ST_Pos)                   /*!< 0x00000070 */
  3320. #define RTC_TR_ST                    RTC_TR_ST_Msk                            
  3321. #define RTC_TR_ST_0                  (0x1UL << RTC_TR_ST_Pos)                   /*!< 0x00000010 */
  3322. #define RTC_TR_ST_1                  (0x2UL << RTC_TR_ST_Pos)                   /*!< 0x00000020 */
  3323. #define RTC_TR_ST_2                  (0x4UL << RTC_TR_ST_Pos)                   /*!< 0x00000040 */
  3324. #define RTC_TR_SU_Pos                (0U)                                      
  3325. #define RTC_TR_SU_Msk                (0xFUL << RTC_TR_SU_Pos)                   /*!< 0x0000000F */
  3326. #define RTC_TR_SU                    RTC_TR_SU_Msk                            
  3327. #define RTC_TR_SU_0                  (0x1UL << RTC_TR_SU_Pos)                   /*!< 0x00000001 */
  3328. #define RTC_TR_SU_1                  (0x2UL << RTC_TR_SU_Pos)                   /*!< 0x00000002 */
  3329. #define RTC_TR_SU_2                  (0x4UL << RTC_TR_SU_Pos)                   /*!< 0x00000004 */
  3330. #define RTC_TR_SU_3                  (0x8UL << RTC_TR_SU_Pos)                   /*!< 0x00000008 */
  3331.  
  3332. /********************  Bits definition for RTC_DR register  ******************/
  3333. #define RTC_DR_YT_Pos                (20U)                                    
  3334. #define RTC_DR_YT_Msk                (0xFUL << RTC_DR_YT_Pos)                   /*!< 0x00F00000 */
  3335. #define RTC_DR_YT                    RTC_DR_YT_Msk                            
  3336. #define RTC_DR_YT_0                  (0x1UL << RTC_DR_YT_Pos)                   /*!< 0x00100000 */
  3337. #define RTC_DR_YT_1                  (0x2UL << RTC_DR_YT_Pos)                   /*!< 0x00200000 */
  3338. #define RTC_DR_YT_2                  (0x4UL << RTC_DR_YT_Pos)                   /*!< 0x00400000 */
  3339. #define RTC_DR_YT_3                  (0x8UL << RTC_DR_YT_Pos)                   /*!< 0x00800000 */
  3340. #define RTC_DR_YU_Pos                (16U)                                    
  3341. #define RTC_DR_YU_Msk                (0xFUL << RTC_DR_YU_Pos)                   /*!< 0x000F0000 */
  3342. #define RTC_DR_YU                    RTC_DR_YU_Msk                            
  3343. #define RTC_DR_YU_0                  (0x1UL << RTC_DR_YU_Pos)                   /*!< 0x00010000 */
  3344. #define RTC_DR_YU_1                  (0x2UL << RTC_DR_YU_Pos)                   /*!< 0x00020000 */
  3345. #define RTC_DR_YU_2                  (0x4UL << RTC_DR_YU_Pos)                   /*!< 0x00040000 */
  3346. #define RTC_DR_YU_3                  (0x8UL << RTC_DR_YU_Pos)                   /*!< 0x00080000 */
  3347. #define RTC_DR_WDU_Pos               (13U)                                    
  3348. #define RTC_DR_WDU_Msk               (0x7UL << RTC_DR_WDU_Pos)                  /*!< 0x0000E000 */
  3349. #define RTC_DR_WDU                   RTC_DR_WDU_Msk                            
  3350. #define RTC_DR_WDU_0                 (0x1UL << RTC_DR_WDU_Pos)                  /*!< 0x00002000 */
  3351. #define RTC_DR_WDU_1                 (0x2UL << RTC_DR_WDU_Pos)                  /*!< 0x00004000 */
  3352. #define RTC_DR_WDU_2                 (0x4UL << RTC_DR_WDU_Pos)                  /*!< 0x00008000 */
  3353. #define RTC_DR_MT_Pos                (12U)                                    
  3354. #define RTC_DR_MT_Msk                (0x1UL << RTC_DR_MT_Pos)                   /*!< 0x00001000 */
  3355. #define RTC_DR_MT                    RTC_DR_MT_Msk                            
  3356. #define RTC_DR_MU_Pos                (8U)                                      
  3357. #define RTC_DR_MU_Msk                (0xFUL << RTC_DR_MU_Pos)                   /*!< 0x00000F00 */
  3358. #define RTC_DR_MU                    RTC_DR_MU_Msk                            
  3359. #define RTC_DR_MU_0                  (0x1UL << RTC_DR_MU_Pos)                   /*!< 0x00000100 */
  3360. #define RTC_DR_MU_1                  (0x2UL << RTC_DR_MU_Pos)                   /*!< 0x00000200 */
  3361. #define RTC_DR_MU_2                  (0x4UL << RTC_DR_MU_Pos)                   /*!< 0x00000400 */
  3362. #define RTC_DR_MU_3                  (0x8UL << RTC_DR_MU_Pos)                   /*!< 0x00000800 */
  3363. #define RTC_DR_DT_Pos                (4U)                                      
  3364. #define RTC_DR_DT_Msk                (0x3UL << RTC_DR_DT_Pos)                   /*!< 0x00000030 */
  3365. #define RTC_DR_DT                    RTC_DR_DT_Msk                            
  3366. #define RTC_DR_DT_0                  (0x1UL << RTC_DR_DT_Pos)                   /*!< 0x00000010 */
  3367. #define RTC_DR_DT_1                  (0x2UL << RTC_DR_DT_Pos)                   /*!< 0x00000020 */
  3368. #define RTC_DR_DU_Pos                (0U)                                      
  3369. #define RTC_DR_DU_Msk                (0xFUL << RTC_DR_DU_Pos)                   /*!< 0x0000000F */
  3370. #define RTC_DR_DU                    RTC_DR_DU_Msk                            
  3371. #define RTC_DR_DU_0                  (0x1UL << RTC_DR_DU_Pos)                   /*!< 0x00000001 */
  3372. #define RTC_DR_DU_1                  (0x2UL << RTC_DR_DU_Pos)                   /*!< 0x00000002 */
  3373. #define RTC_DR_DU_2                  (0x4UL << RTC_DR_DU_Pos)                   /*!< 0x00000004 */
  3374. #define RTC_DR_DU_3                  (0x8UL << RTC_DR_DU_Pos)                   /*!< 0x00000008 */
  3375.  
  3376. /********************  Bits definition for RTC_CR register  ******************/
  3377. #define RTC_CR_COE_Pos               (23U)                                    
  3378. #define RTC_CR_COE_Msk               (0x1UL << RTC_CR_COE_Pos)                  /*!< 0x00800000 */
  3379. #define RTC_CR_COE                   RTC_CR_COE_Msk                            
  3380. #define RTC_CR_OSEL_Pos              (21U)                                    
  3381. #define RTC_CR_OSEL_Msk              (0x3UL << RTC_CR_OSEL_Pos)                 /*!< 0x00600000 */
  3382. #define RTC_CR_OSEL                  RTC_CR_OSEL_Msk                          
  3383. #define RTC_CR_OSEL_0                (0x1UL << RTC_CR_OSEL_Pos)                 /*!< 0x00200000 */
  3384. #define RTC_CR_OSEL_1                (0x2UL << RTC_CR_OSEL_Pos)                 /*!< 0x00400000 */
  3385. #define RTC_CR_POL_Pos               (20U)                                    
  3386. #define RTC_CR_POL_Msk               (0x1UL << RTC_CR_POL_Pos)                  /*!< 0x00100000 */
  3387. #define RTC_CR_POL                   RTC_CR_POL_Msk                            
  3388. #define RTC_CR_COSEL_Pos             (19U)                                    
  3389. #define RTC_CR_COSEL_Msk             (0x1UL << RTC_CR_COSEL_Pos)                /*!< 0x00080000 */
  3390. #define RTC_CR_COSEL                 RTC_CR_COSEL_Msk                          
  3391. #define RTC_CR_BKP_Pos               (18U)                                    
  3392. #define RTC_CR_BKP_Msk               (0x1UL << RTC_CR_BKP_Pos)                  /*!< 0x00040000 */
  3393. #define RTC_CR_BKP                   RTC_CR_BKP_Msk                            
  3394. #define RTC_CR_SUB1H_Pos             (17U)                                    
  3395. #define RTC_CR_SUB1H_Msk             (0x1UL << RTC_CR_SUB1H_Pos)                /*!< 0x00020000 */
  3396. #define RTC_CR_SUB1H                 RTC_CR_SUB1H_Msk                          
  3397. #define RTC_CR_ADD1H_Pos             (16U)                                    
  3398. #define RTC_CR_ADD1H_Msk             (0x1UL << RTC_CR_ADD1H_Pos)                /*!< 0x00010000 */
  3399. #define RTC_CR_ADD1H                 RTC_CR_ADD1H_Msk                          
  3400. #define RTC_CR_TSIE_Pos              (15U)                                    
  3401. #define RTC_CR_TSIE_Msk              (0x1UL << RTC_CR_TSIE_Pos)                 /*!< 0x00008000 */
  3402. #define RTC_CR_TSIE                  RTC_CR_TSIE_Msk                          
  3403. #define RTC_CR_ALRAIE_Pos            (12U)                                    
  3404. #define RTC_CR_ALRAIE_Msk            (0x1UL << RTC_CR_ALRAIE_Pos)               /*!< 0x00001000 */
  3405. #define RTC_CR_ALRAIE                RTC_CR_ALRAIE_Msk                        
  3406. #define RTC_CR_TSE_Pos               (11U)                                    
  3407. #define RTC_CR_TSE_Msk               (0x1UL << RTC_CR_TSE_Pos)                  /*!< 0x00000800 */
  3408. #define RTC_CR_TSE                   RTC_CR_TSE_Msk                            
  3409. #define RTC_CR_ALRAE_Pos             (8U)                                      
  3410. #define RTC_CR_ALRAE_Msk             (0x1UL << RTC_CR_ALRAE_Pos)                /*!< 0x00000100 */
  3411. #define RTC_CR_ALRAE                 RTC_CR_ALRAE_Msk                          
  3412. #define RTC_CR_FMT_Pos               (6U)                                      
  3413. #define RTC_CR_FMT_Msk               (0x1UL << RTC_CR_FMT_Pos)                  /*!< 0x00000040 */
  3414. #define RTC_CR_FMT                   RTC_CR_FMT_Msk                            
  3415. #define RTC_CR_BYPSHAD_Pos           (5U)                                      
  3416. #define RTC_CR_BYPSHAD_Msk           (0x1UL << RTC_CR_BYPSHAD_Pos)              /*!< 0x00000020 */
  3417. #define RTC_CR_BYPSHAD               RTC_CR_BYPSHAD_Msk                        
  3418. #define RTC_CR_REFCKON_Pos           (4U)                                      
  3419. #define RTC_CR_REFCKON_Msk           (0x1UL << RTC_CR_REFCKON_Pos)              /*!< 0x00000010 */
  3420. #define RTC_CR_REFCKON               RTC_CR_REFCKON_Msk                        
  3421. #define RTC_CR_TSEDGE_Pos            (3U)                                      
  3422. #define RTC_CR_TSEDGE_Msk            (0x1UL << RTC_CR_TSEDGE_Pos)               /*!< 0x00000008 */
  3423. #define RTC_CR_TSEDGE                RTC_CR_TSEDGE_Msk                        
  3424.  
  3425. /* Legacy defines */
  3426. #define RTC_CR_BCK_Pos               RTC_CR_BKP_Pos
  3427. #define RTC_CR_BCK_Msk               RTC_CR_BKP_Msk
  3428. #define RTC_CR_BCK                   RTC_CR_BKP
  3429.  
  3430. /********************  Bits definition for RTC_ISR register  *****************/
  3431. #define RTC_ISR_RECALPF_Pos          (16U)                                    
  3432. #define RTC_ISR_RECALPF_Msk          (0x1UL << RTC_ISR_RECALPF_Pos)             /*!< 0x00010000 */
  3433. #define RTC_ISR_RECALPF              RTC_ISR_RECALPF_Msk                      
  3434. #define RTC_ISR_TAMP2F_Pos           (14U)                                    
  3435. #define RTC_ISR_TAMP2F_Msk           (0x1UL << RTC_ISR_TAMP2F_Pos)              /*!< 0x00004000 */
  3436. #define RTC_ISR_TAMP2F               RTC_ISR_TAMP2F_Msk                        
  3437. #define RTC_ISR_TAMP1F_Pos           (13U)                                    
  3438. #define RTC_ISR_TAMP1F_Msk           (0x1UL << RTC_ISR_TAMP1F_Pos)              /*!< 0x00002000 */
  3439. #define RTC_ISR_TAMP1F               RTC_ISR_TAMP1F_Msk                        
  3440. #define RTC_ISR_TSOVF_Pos            (12U)                                    
  3441. #define RTC_ISR_TSOVF_Msk            (0x1UL << RTC_ISR_TSOVF_Pos)               /*!< 0x00001000 */
  3442. #define RTC_ISR_TSOVF                RTC_ISR_TSOVF_Msk                        
  3443. #define RTC_ISR_TSF_Pos              (11U)                                    
  3444. #define RTC_ISR_TSF_Msk              (0x1UL << RTC_ISR_TSF_Pos)                 /*!< 0x00000800 */
  3445. #define RTC_ISR_TSF                  RTC_ISR_TSF_Msk                          
  3446. #define RTC_ISR_ALRAF_Pos            (8U)                                      
  3447. #define RTC_ISR_ALRAF_Msk            (0x1UL << RTC_ISR_ALRAF_Pos)               /*!< 0x00000100 */
  3448. #define RTC_ISR_ALRAF                RTC_ISR_ALRAF_Msk                        
  3449. #define RTC_ISR_INIT_Pos             (7U)                                      
  3450. #define RTC_ISR_INIT_Msk             (0x1UL << RTC_ISR_INIT_Pos)                /*!< 0x00000080 */
  3451. #define RTC_ISR_INIT                 RTC_ISR_INIT_Msk                          
  3452. #define RTC_ISR_INITF_Pos            (6U)                                      
  3453. #define RTC_ISR_INITF_Msk            (0x1UL << RTC_ISR_INITF_Pos)               /*!< 0x00000040 */
  3454. #define RTC_ISR_INITF                RTC_ISR_INITF_Msk                        
  3455. #define RTC_ISR_RSF_Pos              (5U)                                      
  3456. #define RTC_ISR_RSF_Msk              (0x1UL << RTC_ISR_RSF_Pos)                 /*!< 0x00000020 */
  3457. #define RTC_ISR_RSF                  RTC_ISR_RSF_Msk                          
  3458. #define RTC_ISR_INITS_Pos            (4U)                                      
  3459. #define RTC_ISR_INITS_Msk            (0x1UL << RTC_ISR_INITS_Pos)               /*!< 0x00000010 */
  3460. #define RTC_ISR_INITS                RTC_ISR_INITS_Msk                        
  3461. #define RTC_ISR_SHPF_Pos             (3U)                                      
  3462. #define RTC_ISR_SHPF_Msk             (0x1UL << RTC_ISR_SHPF_Pos)                /*!< 0x00000008 */
  3463. #define RTC_ISR_SHPF                 RTC_ISR_SHPF_Msk                          
  3464. #define RTC_ISR_ALRAWF_Pos           (0U)                                      
  3465. #define RTC_ISR_ALRAWF_Msk           (0x1UL << RTC_ISR_ALRAWF_Pos)              /*!< 0x00000001 */
  3466. #define RTC_ISR_ALRAWF               RTC_ISR_ALRAWF_Msk                        
  3467.  
  3468. /********************  Bits definition for RTC_PRER register  ****************/
  3469. #define RTC_PRER_PREDIV_A_Pos        (16U)                                    
  3470. #define RTC_PRER_PREDIV_A_Msk        (0x7FUL << RTC_PRER_PREDIV_A_Pos)          /*!< 0x007F0000 */
  3471. #define RTC_PRER_PREDIV_A            RTC_PRER_PREDIV_A_Msk                    
  3472. #define RTC_PRER_PREDIV_S_Pos        (0U)                                      
  3473. #define RTC_PRER_PREDIV_S_Msk        (0x7FFFUL << RTC_PRER_PREDIV_S_Pos)        /*!< 0x00007FFF */
  3474. #define RTC_PRER_PREDIV_S            RTC_PRER_PREDIV_S_Msk                    
  3475.  
  3476. /********************  Bits definition for RTC_ALRMAR register  **************/
  3477. #define RTC_ALRMAR_MSK4_Pos          (31U)                                    
  3478. #define RTC_ALRMAR_MSK4_Msk          (0x1UL << RTC_ALRMAR_MSK4_Pos)             /*!< 0x80000000 */
  3479. #define RTC_ALRMAR_MSK4              RTC_ALRMAR_MSK4_Msk                      
  3480. #define RTC_ALRMAR_WDSEL_Pos         (30U)                                    
  3481. #define RTC_ALRMAR_WDSEL_Msk         (0x1UL << RTC_ALRMAR_WDSEL_Pos)            /*!< 0x40000000 */
  3482. #define RTC_ALRMAR_WDSEL             RTC_ALRMAR_WDSEL_Msk                      
  3483. #define RTC_ALRMAR_DT_Pos            (28U)                                    
  3484. #define RTC_ALRMAR_DT_Msk            (0x3UL << RTC_ALRMAR_DT_Pos)               /*!< 0x30000000 */
  3485. #define RTC_ALRMAR_DT                RTC_ALRMAR_DT_Msk                        
  3486. #define RTC_ALRMAR_DT_0              (0x1UL << RTC_ALRMAR_DT_Pos)               /*!< 0x10000000 */
  3487. #define RTC_ALRMAR_DT_1              (0x2UL << RTC_ALRMAR_DT_Pos)               /*!< 0x20000000 */
  3488. #define RTC_ALRMAR_DU_Pos            (24U)                                    
  3489. #define RTC_ALRMAR_DU_Msk            (0xFUL << RTC_ALRMAR_DU_Pos)               /*!< 0x0F000000 */
  3490. #define RTC_ALRMAR_DU                RTC_ALRMAR_DU_Msk                        
  3491. #define RTC_ALRMAR_DU_0              (0x1UL << RTC_ALRMAR_DU_Pos)               /*!< 0x01000000 */
  3492. #define RTC_ALRMAR_DU_1              (0x2UL << RTC_ALRMAR_DU_Pos)               /*!< 0x02000000 */
  3493. #define RTC_ALRMAR_DU_2              (0x4UL << RTC_ALRMAR_DU_Pos)               /*!< 0x04000000 */
  3494. #define RTC_ALRMAR_DU_3              (0x8UL << RTC_ALRMAR_DU_Pos)               /*!< 0x08000000 */
  3495. #define RTC_ALRMAR_MSK3_Pos          (23U)                                    
  3496. #define RTC_ALRMAR_MSK3_Msk          (0x1UL << RTC_ALRMAR_MSK3_Pos)             /*!< 0x00800000 */
  3497. #define RTC_ALRMAR_MSK3              RTC_ALRMAR_MSK3_Msk                      
  3498. #define RTC_ALRMAR_PM_Pos            (22U)                                    
  3499. #define RTC_ALRMAR_PM_Msk            (0x1UL << RTC_ALRMAR_PM_Pos)               /*!< 0x00400000 */
  3500. #define RTC_ALRMAR_PM                RTC_ALRMAR_PM_Msk                        
  3501. #define RTC_ALRMAR_HT_Pos            (20U)                                    
  3502. #define RTC_ALRMAR_HT_Msk            (0x3UL << RTC_ALRMAR_HT_Pos)               /*!< 0x00300000 */
  3503. #define RTC_ALRMAR_HT                RTC_ALRMAR_HT_Msk                        
  3504. #define RTC_ALRMAR_HT_0              (0x1UL << RTC_ALRMAR_HT_Pos)               /*!< 0x00100000 */
  3505. #define RTC_ALRMAR_HT_1              (0x2UL << RTC_ALRMAR_HT_Pos)               /*!< 0x00200000 */
  3506. #define RTC_ALRMAR_HU_Pos            (16U)                                    
  3507. #define RTC_ALRMAR_HU_Msk            (0xFUL << RTC_ALRMAR_HU_Pos)               /*!< 0x000F0000 */
  3508. #define RTC_ALRMAR_HU                RTC_ALRMAR_HU_Msk                        
  3509. #define RTC_ALRMAR_HU_0              (0x1UL << RTC_ALRMAR_HU_Pos)               /*!< 0x00010000 */
  3510. #define RTC_ALRMAR_HU_1              (0x2UL << RTC_ALRMAR_HU_Pos)               /*!< 0x00020000 */
  3511. #define RTC_ALRMAR_HU_2              (0x4UL << RTC_ALRMAR_HU_Pos)               /*!< 0x00040000 */
  3512. #define RTC_ALRMAR_HU_3              (0x8UL << RTC_ALRMAR_HU_Pos)               /*!< 0x00080000 */
  3513. #define RTC_ALRMAR_MSK2_Pos          (15U)                                    
  3514. #define RTC_ALRMAR_MSK2_Msk          (0x1UL << RTC_ALRMAR_MSK2_Pos)             /*!< 0x00008000 */
  3515. #define RTC_ALRMAR_MSK2              RTC_ALRMAR_MSK2_Msk                      
  3516. #define RTC_ALRMAR_MNT_Pos           (12U)                                    
  3517. #define RTC_ALRMAR_MNT_Msk           (0x7UL << RTC_ALRMAR_MNT_Pos)              /*!< 0x00007000 */
  3518. #define RTC_ALRMAR_MNT               RTC_ALRMAR_MNT_Msk                        
  3519. #define RTC_ALRMAR_MNT_0             (0x1UL << RTC_ALRMAR_MNT_Pos)              /*!< 0x00001000 */
  3520. #define RTC_ALRMAR_MNT_1             (0x2UL << RTC_ALRMAR_MNT_Pos)              /*!< 0x00002000 */
  3521. #define RTC_ALRMAR_MNT_2             (0x4UL << RTC_ALRMAR_MNT_Pos)              /*!< 0x00004000 */
  3522. #define RTC_ALRMAR_MNU_Pos           (8U)                                      
  3523. #define RTC_ALRMAR_MNU_Msk           (0xFUL << RTC_ALRMAR_MNU_Pos)              /*!< 0x00000F00 */
  3524. #define RTC_ALRMAR_MNU               RTC_ALRMAR_MNU_Msk                        
  3525. #define RTC_ALRMAR_MNU_0             (0x1UL << RTC_ALRMAR_MNU_Pos)              /*!< 0x00000100 */
  3526. #define RTC_ALRMAR_MNU_1             (0x2UL << RTC_ALRMAR_MNU_Pos)              /*!< 0x00000200 */
  3527. #define RTC_ALRMAR_MNU_2             (0x4UL << RTC_ALRMAR_MNU_Pos)              /*!< 0x00000400 */
  3528. #define RTC_ALRMAR_MNU_3             (0x8UL << RTC_ALRMAR_MNU_Pos)              /*!< 0x00000800 */
  3529. #define RTC_ALRMAR_MSK1_Pos          (7U)                                      
  3530. #define RTC_ALRMAR_MSK1_Msk          (0x1UL << RTC_ALRMAR_MSK1_Pos)             /*!< 0x00000080 */
  3531. #define RTC_ALRMAR_MSK1              RTC_ALRMAR_MSK1_Msk                      
  3532. #define RTC_ALRMAR_ST_Pos            (4U)                                      
  3533. #define RTC_ALRMAR_ST_Msk            (0x7UL << RTC_ALRMAR_ST_Pos)               /*!< 0x00000070 */
  3534. #define RTC_ALRMAR_ST                RTC_ALRMAR_ST_Msk                        
  3535. #define RTC_ALRMAR_ST_0              (0x1UL << RTC_ALRMAR_ST_Pos)               /*!< 0x00000010 */
  3536. #define RTC_ALRMAR_ST_1              (0x2UL << RTC_ALRMAR_ST_Pos)               /*!< 0x00000020 */
  3537. #define RTC_ALRMAR_ST_2              (0x4UL << RTC_ALRMAR_ST_Pos)               /*!< 0x00000040 */
  3538. #define RTC_ALRMAR_SU_Pos            (0U)                                      
  3539. #define RTC_ALRMAR_SU_Msk            (0xFUL << RTC_ALRMAR_SU_Pos)               /*!< 0x0000000F */
  3540. #define RTC_ALRMAR_SU                RTC_ALRMAR_SU_Msk                        
  3541. #define RTC_ALRMAR_SU_0              (0x1UL << RTC_ALRMAR_SU_Pos)               /*!< 0x00000001 */
  3542. #define RTC_ALRMAR_SU_1              (0x2UL << RTC_ALRMAR_SU_Pos)               /*!< 0x00000002 */
  3543. #define RTC_ALRMAR_SU_2              (0x4UL << RTC_ALRMAR_SU_Pos)               /*!< 0x00000004 */
  3544. #define RTC_ALRMAR_SU_3              (0x8UL << RTC_ALRMAR_SU_Pos)               /*!< 0x00000008 */
  3545.  
  3546. /********************  Bits definition for RTC_WPR register  *****************/
  3547. #define RTC_WPR_KEY_Pos              (0U)                                      
  3548. #define RTC_WPR_KEY_Msk              (0xFFUL << RTC_WPR_KEY_Pos)                /*!< 0x000000FF */
  3549. #define RTC_WPR_KEY                  RTC_WPR_KEY_Msk                          
  3550.  
  3551. /********************  Bits definition for RTC_SSR register  *****************/
  3552. #define RTC_SSR_SS_Pos               (0U)                                      
  3553. #define RTC_SSR_SS_Msk               (0xFFFFUL << RTC_SSR_SS_Pos)               /*!< 0x0000FFFF */
  3554. #define RTC_SSR_SS                   RTC_SSR_SS_Msk                            
  3555.  
  3556. /********************  Bits definition for RTC_SHIFTR register  **************/
  3557. #define RTC_SHIFTR_SUBFS_Pos         (0U)                                      
  3558. #define RTC_SHIFTR_SUBFS_Msk         (0x7FFFUL << RTC_SHIFTR_SUBFS_Pos)         /*!< 0x00007FFF */
  3559. #define RTC_SHIFTR_SUBFS             RTC_SHIFTR_SUBFS_Msk                      
  3560. #define RTC_SHIFTR_ADD1S_Pos         (31U)                                    
  3561. #define RTC_SHIFTR_ADD1S_Msk         (0x1UL << RTC_SHIFTR_ADD1S_Pos)            /*!< 0x80000000 */
  3562. #define RTC_SHIFTR_ADD1S             RTC_SHIFTR_ADD1S_Msk                      
  3563.  
  3564. /********************  Bits definition for RTC_TSTR register  ****************/
  3565. #define RTC_TSTR_PM_Pos              (22U)                                    
  3566. #define RTC_TSTR_PM_Msk              (0x1UL << RTC_TSTR_PM_Pos)                 /*!< 0x00400000 */
  3567. #define RTC_TSTR_PM                  RTC_TSTR_PM_Msk                          
  3568. #define RTC_TSTR_HT_Pos              (20U)                                    
  3569. #define RTC_TSTR_HT_Msk              (0x3UL << RTC_TSTR_HT_Pos)                 /*!< 0x00300000 */
  3570. #define RTC_TSTR_HT                  RTC_TSTR_HT_Msk                          
  3571. #define RTC_TSTR_HT_0                (0x1UL << RTC_TSTR_HT_Pos)                 /*!< 0x00100000 */
  3572. #define RTC_TSTR_HT_1                (0x2UL << RTC_TSTR_HT_Pos)                 /*!< 0x00200000 */
  3573. #define RTC_TSTR_HU_Pos              (16U)                                    
  3574. #define RTC_TSTR_HU_Msk              (0xFUL << RTC_TSTR_HU_Pos)                 /*!< 0x000F0000 */
  3575. #define RTC_TSTR_HU                  RTC_TSTR_HU_Msk                          
  3576. #define RTC_TSTR_HU_0                (0x1UL << RTC_TSTR_HU_Pos)                 /*!< 0x00010000 */
  3577. #define RTC_TSTR_HU_1                (0x2UL << RTC_TSTR_HU_Pos)                 /*!< 0x00020000 */
  3578. #define RTC_TSTR_HU_2                (0x4UL << RTC_TSTR_HU_Pos)                 /*!< 0x00040000 */
  3579. #define RTC_TSTR_HU_3                (0x8UL << RTC_TSTR_HU_Pos)                 /*!< 0x00080000 */
  3580. #define RTC_TSTR_MNT_Pos             (12U)                                    
  3581. #define RTC_TSTR_MNT_Msk             (0x7UL << RTC_TSTR_MNT_Pos)                /*!< 0x00007000 */
  3582. #define RTC_TSTR_MNT                 RTC_TSTR_MNT_Msk                          
  3583. #define RTC_TSTR_MNT_0               (0x1UL << RTC_TSTR_MNT_Pos)                /*!< 0x00001000 */
  3584. #define RTC_TSTR_MNT_1               (0x2UL << RTC_TSTR_MNT_Pos)                /*!< 0x00002000 */
  3585. #define RTC_TSTR_MNT_2               (0x4UL << RTC_TSTR_MNT_Pos)                /*!< 0x00004000 */
  3586. #define RTC_TSTR_MNU_Pos             (8U)                                      
  3587. #define RTC_TSTR_MNU_Msk             (0xFUL << RTC_TSTR_MNU_Pos)                /*!< 0x00000F00 */
  3588. #define RTC_TSTR_MNU                 RTC_TSTR_MNU_Msk                          
  3589. #define RTC_TSTR_MNU_0               (0x1UL << RTC_TSTR_MNU_Pos)                /*!< 0x00000100 */
  3590. #define RTC_TSTR_MNU_1               (0x2UL << RTC_TSTR_MNU_Pos)                /*!< 0x00000200 */
  3591. #define RTC_TSTR_MNU_2               (0x4UL << RTC_TSTR_MNU_Pos)                /*!< 0x00000400 */
  3592. #define RTC_TSTR_MNU_3               (0x8UL << RTC_TSTR_MNU_Pos)                /*!< 0x00000800 */
  3593. #define RTC_TSTR_ST_Pos              (4U)                                      
  3594. #define RTC_TSTR_ST_Msk              (0x7UL << RTC_TSTR_ST_Pos)                 /*!< 0x00000070 */
  3595. #define RTC_TSTR_ST                  RTC_TSTR_ST_Msk                          
  3596. #define RTC_TSTR_ST_0                (0x1UL << RTC_TSTR_ST_Pos)                 /*!< 0x00000010 */
  3597. #define RTC_TSTR_ST_1                (0x2UL << RTC_TSTR_ST_Pos)                 /*!< 0x00000020 */
  3598. #define RTC_TSTR_ST_2                (0x4UL << RTC_TSTR_ST_Pos)                 /*!< 0x00000040 */
  3599. #define RTC_TSTR_SU_Pos              (0U)                                      
  3600. #define RTC_TSTR_SU_Msk              (0xFUL << RTC_TSTR_SU_Pos)                 /*!< 0x0000000F */
  3601. #define RTC_TSTR_SU                  RTC_TSTR_SU_Msk                          
  3602. #define RTC_TSTR_SU_0                (0x1UL << RTC_TSTR_SU_Pos)                 /*!< 0x00000001 */
  3603. #define RTC_TSTR_SU_1                (0x2UL << RTC_TSTR_SU_Pos)                 /*!< 0x00000002 */
  3604. #define RTC_TSTR_SU_2                (0x4UL << RTC_TSTR_SU_Pos)                 /*!< 0x00000004 */
  3605. #define RTC_TSTR_SU_3                (0x8UL << RTC_TSTR_SU_Pos)                 /*!< 0x00000008 */
  3606.  
  3607. /********************  Bits definition for RTC_TSDR register  ****************/
  3608. #define RTC_TSDR_WDU_Pos             (13U)                                    
  3609. #define RTC_TSDR_WDU_Msk             (0x7UL << RTC_TSDR_WDU_Pos)                /*!< 0x0000E000 */
  3610. #define RTC_TSDR_WDU                 RTC_TSDR_WDU_Msk                          
  3611. #define RTC_TSDR_WDU_0               (0x1UL << RTC_TSDR_WDU_Pos)                /*!< 0x00002000 */
  3612. #define RTC_TSDR_WDU_1               (0x2UL << RTC_TSDR_WDU_Pos)                /*!< 0x00004000 */
  3613. #define RTC_TSDR_WDU_2               (0x4UL << RTC_TSDR_WDU_Pos)                /*!< 0x00008000 */
  3614. #define RTC_TSDR_MT_Pos              (12U)                                    
  3615. #define RTC_TSDR_MT_Msk              (0x1UL << RTC_TSDR_MT_Pos)                 /*!< 0x00001000 */
  3616. #define RTC_TSDR_MT                  RTC_TSDR_MT_Msk                          
  3617. #define RTC_TSDR_MU_Pos              (8U)                                      
  3618. #define RTC_TSDR_MU_Msk              (0xFUL << RTC_TSDR_MU_Pos)                 /*!< 0x00000F00 */
  3619. #define RTC_TSDR_MU                  RTC_TSDR_MU_Msk                          
  3620. #define RTC_TSDR_MU_0                (0x1UL << RTC_TSDR_MU_Pos)                 /*!< 0x00000100 */
  3621. #define RTC_TSDR_MU_1                (0x2UL << RTC_TSDR_MU_Pos)                 /*!< 0x00000200 */
  3622. #define RTC_TSDR_MU_2                (0x4UL << RTC_TSDR_MU_Pos)                 /*!< 0x00000400 */
  3623. #define RTC_TSDR_MU_3                (0x8UL << RTC_TSDR_MU_Pos)                 /*!< 0x00000800 */
  3624. #define RTC_TSDR_DT_Pos              (4U)                                      
  3625. #define RTC_TSDR_DT_Msk              (0x3UL << RTC_TSDR_DT_Pos)                 /*!< 0x00000030 */
  3626. #define RTC_TSDR_DT                  RTC_TSDR_DT_Msk                          
  3627. #define RTC_TSDR_DT_0                (0x1UL << RTC_TSDR_DT_Pos)                 /*!< 0x00000010 */
  3628. #define RTC_TSDR_DT_1                (0x2UL << RTC_TSDR_DT_Pos)                 /*!< 0x00000020 */
  3629. #define RTC_TSDR_DU_Pos              (0U)                                      
  3630. #define RTC_TSDR_DU_Msk              (0xFUL << RTC_TSDR_DU_Pos)                 /*!< 0x0000000F */
  3631. #define RTC_TSDR_DU                  RTC_TSDR_DU_Msk                          
  3632. #define RTC_TSDR_DU_0                (0x1UL << RTC_TSDR_DU_Pos)                 /*!< 0x00000001 */
  3633. #define RTC_TSDR_DU_1                (0x2UL << RTC_TSDR_DU_Pos)                 /*!< 0x00000002 */
  3634. #define RTC_TSDR_DU_2                (0x4UL << RTC_TSDR_DU_Pos)                 /*!< 0x00000004 */
  3635. #define RTC_TSDR_DU_3                (0x8UL << RTC_TSDR_DU_Pos)                 /*!< 0x00000008 */
  3636.  
  3637. /********************  Bits definition for RTC_TSSSR register  ***************/
  3638. #define RTC_TSSSR_SS_Pos             (0U)                                      
  3639. #define RTC_TSSSR_SS_Msk             (0xFFFFUL << RTC_TSSSR_SS_Pos)             /*!< 0x0000FFFF */
  3640. #define RTC_TSSSR_SS                 RTC_TSSSR_SS_Msk                          
  3641.  
  3642. /********************  Bits definition for RTC_CALR register  ****************/
  3643. #define RTC_CALR_CALP_Pos            (15U)                                    
  3644. #define RTC_CALR_CALP_Msk            (0x1UL << RTC_CALR_CALP_Pos)               /*!< 0x00008000 */
  3645. #define RTC_CALR_CALP                RTC_CALR_CALP_Msk                        
  3646. #define RTC_CALR_CALW8_Pos           (14U)                                    
  3647. #define RTC_CALR_CALW8_Msk           (0x1UL << RTC_CALR_CALW8_Pos)              /*!< 0x00004000 */
  3648. #define RTC_CALR_CALW8               RTC_CALR_CALW8_Msk                        
  3649. #define RTC_CALR_CALW16_Pos          (13U)                                    
  3650. #define RTC_CALR_CALW16_Msk          (0x1UL << RTC_CALR_CALW16_Pos)             /*!< 0x00002000 */
  3651. #define RTC_CALR_CALW16              RTC_CALR_CALW16_Msk                      
  3652. #define RTC_CALR_CALM_Pos            (0U)                                      
  3653. #define RTC_CALR_CALM_Msk            (0x1FFUL << RTC_CALR_CALM_Pos)             /*!< 0x000001FF */
  3654. #define RTC_CALR_CALM                RTC_CALR_CALM_Msk                        
  3655. #define RTC_CALR_CALM_0              (0x001UL << RTC_CALR_CALM_Pos)             /*!< 0x00000001 */
  3656. #define RTC_CALR_CALM_1              (0x002UL << RTC_CALR_CALM_Pos)             /*!< 0x00000002 */
  3657. #define RTC_CALR_CALM_2              (0x004UL << RTC_CALR_CALM_Pos)             /*!< 0x00000004 */
  3658. #define RTC_CALR_CALM_3              (0x008UL << RTC_CALR_CALM_Pos)             /*!< 0x00000008 */
  3659. #define RTC_CALR_CALM_4              (0x010UL << RTC_CALR_CALM_Pos)             /*!< 0x00000010 */
  3660. #define RTC_CALR_CALM_5              (0x020UL << RTC_CALR_CALM_Pos)             /*!< 0x00000020 */
  3661. #define RTC_CALR_CALM_6              (0x040UL << RTC_CALR_CALM_Pos)             /*!< 0x00000040 */
  3662. #define RTC_CALR_CALM_7              (0x080UL << RTC_CALR_CALM_Pos)             /*!< 0x00000080 */
  3663. #define RTC_CALR_CALM_8              (0x100UL << RTC_CALR_CALM_Pos)             /*!< 0x00000100 */
  3664.  
  3665. /********************  Bits definition for RTC_TAFCR register  ***************/
  3666. #define RTC_TAFCR_PC15MODE_Pos       (23U)                                    
  3667. #define RTC_TAFCR_PC15MODE_Msk       (0x1UL << RTC_TAFCR_PC15MODE_Pos)          /*!< 0x00800000 */
  3668. #define RTC_TAFCR_PC15MODE           RTC_TAFCR_PC15MODE_Msk                    
  3669. #define RTC_TAFCR_PC15VALUE_Pos      (22U)                                    
  3670. #define RTC_TAFCR_PC15VALUE_Msk      (0x1UL << RTC_TAFCR_PC15VALUE_Pos)         /*!< 0x00400000 */
  3671. #define RTC_TAFCR_PC15VALUE          RTC_TAFCR_PC15VALUE_Msk                  
  3672. #define RTC_TAFCR_PC14MODE_Pos       (21U)                                    
  3673. #define RTC_TAFCR_PC14MODE_Msk       (0x1UL << RTC_TAFCR_PC14MODE_Pos)          /*!< 0x00200000 */
  3674. #define RTC_TAFCR_PC14MODE           RTC_TAFCR_PC14MODE_Msk                    
  3675. #define RTC_TAFCR_PC14VALUE_Pos      (20U)                                    
  3676. #define RTC_TAFCR_PC14VALUE_Msk      (0x1UL << RTC_TAFCR_PC14VALUE_Pos)         /*!< 0x00100000 */
  3677. #define RTC_TAFCR_PC14VALUE          RTC_TAFCR_PC14VALUE_Msk                  
  3678. #define RTC_TAFCR_PC13MODE_Pos       (19U)                                    
  3679. #define RTC_TAFCR_PC13MODE_Msk       (0x1UL << RTC_TAFCR_PC13MODE_Pos)          /*!< 0x00080000 */
  3680. #define RTC_TAFCR_PC13MODE           RTC_TAFCR_PC13MODE_Msk                    
  3681. #define RTC_TAFCR_PC13VALUE_Pos      (18U)                                    
  3682. #define RTC_TAFCR_PC13VALUE_Msk      (0x1UL << RTC_TAFCR_PC13VALUE_Pos)         /*!< 0x00040000 */
  3683. #define RTC_TAFCR_PC13VALUE          RTC_TAFCR_PC13VALUE_Msk                  
  3684. #define RTC_TAFCR_TAMPPUDIS_Pos      (15U)                                    
  3685. #define RTC_TAFCR_TAMPPUDIS_Msk      (0x1UL << RTC_TAFCR_TAMPPUDIS_Pos)         /*!< 0x00008000 */
  3686. #define RTC_TAFCR_TAMPPUDIS          RTC_TAFCR_TAMPPUDIS_Msk                  
  3687. #define RTC_TAFCR_TAMPPRCH_Pos       (13U)                                    
  3688. #define RTC_TAFCR_TAMPPRCH_Msk       (0x3UL << RTC_TAFCR_TAMPPRCH_Pos)          /*!< 0x00006000 */
  3689. #define RTC_TAFCR_TAMPPRCH           RTC_TAFCR_TAMPPRCH_Msk                    
  3690. #define RTC_TAFCR_TAMPPRCH_0         (0x1UL << RTC_TAFCR_TAMPPRCH_Pos)          /*!< 0x00002000 */
  3691. #define RTC_TAFCR_TAMPPRCH_1         (0x2UL << RTC_TAFCR_TAMPPRCH_Pos)          /*!< 0x00004000 */
  3692. #define RTC_TAFCR_TAMPFLT_Pos        (11U)                                    
  3693. #define RTC_TAFCR_TAMPFLT_Msk        (0x3UL << RTC_TAFCR_TAMPFLT_Pos)           /*!< 0x00001800 */
  3694. #define RTC_TAFCR_TAMPFLT            RTC_TAFCR_TAMPFLT_Msk                    
  3695. #define RTC_TAFCR_TAMPFLT_0          (0x1UL << RTC_TAFCR_TAMPFLT_Pos)           /*!< 0x00000800 */
  3696. #define RTC_TAFCR_TAMPFLT_1          (0x2UL << RTC_TAFCR_TAMPFLT_Pos)           /*!< 0x00001000 */
  3697. #define RTC_TAFCR_TAMPFREQ_Pos       (8U)                                      
  3698. #define RTC_TAFCR_TAMPFREQ_Msk       (0x7UL << RTC_TAFCR_TAMPFREQ_Pos)          /*!< 0x00000700 */
  3699. #define RTC_TAFCR_TAMPFREQ           RTC_TAFCR_TAMPFREQ_Msk                    
  3700. #define RTC_TAFCR_TAMPFREQ_0         (0x1UL << RTC_TAFCR_TAMPFREQ_Pos)          /*!< 0x00000100 */
  3701. #define RTC_TAFCR_TAMPFREQ_1         (0x2UL << RTC_TAFCR_TAMPFREQ_Pos)          /*!< 0x00000200 */
  3702. #define RTC_TAFCR_TAMPFREQ_2         (0x4UL << RTC_TAFCR_TAMPFREQ_Pos)          /*!< 0x00000400 */
  3703. #define RTC_TAFCR_TAMPTS_Pos         (7U)                                      
  3704. #define RTC_TAFCR_TAMPTS_Msk         (0x1UL << RTC_TAFCR_TAMPTS_Pos)            /*!< 0x00000080 */
  3705. #define RTC_TAFCR_TAMPTS             RTC_TAFCR_TAMPTS_Msk                      
  3706. #define RTC_TAFCR_TAMP2TRG_Pos       (4U)                                      
  3707. #define RTC_TAFCR_TAMP2TRG_Msk       (0x1UL << RTC_TAFCR_TAMP2TRG_Pos)          /*!< 0x00000010 */
  3708. #define RTC_TAFCR_TAMP2TRG           RTC_TAFCR_TAMP2TRG_Msk                    
  3709. #define RTC_TAFCR_TAMP2E_Pos         (3U)                                      
  3710. #define RTC_TAFCR_TAMP2E_Msk         (0x1UL << RTC_TAFCR_TAMP2E_Pos)            /*!< 0x00000008 */
  3711. #define RTC_TAFCR_TAMP2E             RTC_TAFCR_TAMP2E_Msk                      
  3712. #define RTC_TAFCR_TAMPIE_Pos         (2U)                                      
  3713. #define RTC_TAFCR_TAMPIE_Msk         (0x1UL << RTC_TAFCR_TAMPIE_Pos)            /*!< 0x00000004 */
  3714. #define RTC_TAFCR_TAMPIE             RTC_TAFCR_TAMPIE_Msk                      
  3715. #define RTC_TAFCR_TAMP1TRG_Pos       (1U)                                      
  3716. #define RTC_TAFCR_TAMP1TRG_Msk       (0x1UL << RTC_TAFCR_TAMP1TRG_Pos)          /*!< 0x00000002 */
  3717. #define RTC_TAFCR_TAMP1TRG           RTC_TAFCR_TAMP1TRG_Msk                    
  3718. #define RTC_TAFCR_TAMP1E_Pos         (0U)                                      
  3719. #define RTC_TAFCR_TAMP1E_Msk         (0x1UL << RTC_TAFCR_TAMP1E_Pos)            /*!< 0x00000001 */
  3720. #define RTC_TAFCR_TAMP1E             RTC_TAFCR_TAMP1E_Msk                      
  3721.  
  3722. /* Reference defines */
  3723. #define RTC_TAFCR_ALARMOUTTYPE               RTC_TAFCR_PC13VALUE
  3724.  
  3725. /********************  Bits definition for RTC_ALRMASSR register  ************/
  3726. #define RTC_ALRMASSR_MASKSS_Pos      (24U)                                    
  3727. #define RTC_ALRMASSR_MASKSS_Msk      (0xFUL << RTC_ALRMASSR_MASKSS_Pos)         /*!< 0x0F000000 */
  3728. #define RTC_ALRMASSR_MASKSS          RTC_ALRMASSR_MASKSS_Msk                  
  3729. #define RTC_ALRMASSR_MASKSS_0        (0x1UL << RTC_ALRMASSR_MASKSS_Pos)         /*!< 0x01000000 */
  3730. #define RTC_ALRMASSR_MASKSS_1        (0x2UL << RTC_ALRMASSR_MASKSS_Pos)         /*!< 0x02000000 */
  3731. #define RTC_ALRMASSR_MASKSS_2        (0x4UL << RTC_ALRMASSR_MASKSS_Pos)         /*!< 0x04000000 */
  3732. #define RTC_ALRMASSR_MASKSS_3        (0x8UL << RTC_ALRMASSR_MASKSS_Pos)         /*!< 0x08000000 */
  3733. #define RTC_ALRMASSR_SS_Pos          (0U)                                      
  3734. #define RTC_ALRMASSR_SS_Msk          (0x7FFFUL << RTC_ALRMASSR_SS_Pos)          /*!< 0x00007FFF */
  3735. #define RTC_ALRMASSR_SS              RTC_ALRMASSR_SS_Msk                      
  3736.  
  3737. /*****************************************************************************/
  3738. /*                                                                           */
  3739. /*                        Serial Peripheral Interface (SPI)                  */
  3740. /*                                                                           */
  3741. /*****************************************************************************/
  3742.  
  3743. /*
  3744.  * @brief Specific device feature definitions (not present on all devices in the STM32F0 serie)
  3745.  */
  3746. /* Note: No specific macro feature on this device */
  3747.  
  3748. /*******************  Bit definition for SPI_CR1 register  *******************/
  3749. #define SPI_CR1_CPHA_Pos            (0U)                                      
  3750. #define SPI_CR1_CPHA_Msk            (0x1UL << SPI_CR1_CPHA_Pos)                 /*!< 0x00000001 */
  3751. #define SPI_CR1_CPHA                SPI_CR1_CPHA_Msk                           /*!< Clock Phase */
  3752. #define SPI_CR1_CPOL_Pos            (1U)                                      
  3753. #define SPI_CR1_CPOL_Msk            (0x1UL << SPI_CR1_CPOL_Pos)                 /*!< 0x00000002 */
  3754. #define SPI_CR1_CPOL                SPI_CR1_CPOL_Msk                           /*!< Clock Polarity */
  3755. #define SPI_CR1_MSTR_Pos            (2U)                                      
  3756. #define SPI_CR1_MSTR_Msk            (0x1UL << SPI_CR1_MSTR_Pos)                 /*!< 0x00000004 */
  3757. #define SPI_CR1_MSTR                SPI_CR1_MSTR_Msk                           /*!< Master Selection */
  3758. #define SPI_CR1_BR_Pos              (3U)                                      
  3759. #define SPI_CR1_BR_Msk              (0x7UL << SPI_CR1_BR_Pos)                   /*!< 0x00000038 */
  3760. #define SPI_CR1_BR                  SPI_CR1_BR_Msk                             /*!< BR[2:0] bits (Baud Rate Control) */
  3761. #define SPI_CR1_BR_0                (0x1UL << SPI_CR1_BR_Pos)                   /*!< 0x00000008 */
  3762. #define SPI_CR1_BR_1                (0x2UL << SPI_CR1_BR_Pos)                   /*!< 0x00000010 */
  3763. #define SPI_CR1_BR_2                (0x4UL << SPI_CR1_BR_Pos)                   /*!< 0x00000020 */
  3764. #define SPI_CR1_SPE_Pos             (6U)                                      
  3765. #define SPI_CR1_SPE_Msk             (0x1UL << SPI_CR1_SPE_Pos)                  /*!< 0x00000040 */
  3766. #define SPI_CR1_SPE                 SPI_CR1_SPE_Msk                            /*!< SPI Enable */
  3767. #define SPI_CR1_LSBFIRST_Pos        (7U)                                      
  3768. #define SPI_CR1_LSBFIRST_Msk        (0x1UL << SPI_CR1_LSBFIRST_Pos)             /*!< 0x00000080 */
  3769. #define SPI_CR1_LSBFIRST            SPI_CR1_LSBFIRST_Msk                       /*!< Frame Format */
  3770. #define SPI_CR1_SSI_Pos             (8U)                                      
  3771. #define SPI_CR1_SSI_Msk             (0x1UL << SPI_CR1_SSI_Pos)                  /*!< 0x00000100 */
  3772. #define SPI_CR1_SSI                 SPI_CR1_SSI_Msk                            /*!< Internal slave select */
  3773. #define SPI_CR1_SSM_Pos             (9U)                                      
  3774. #define SPI_CR1_SSM_Msk             (0x1UL << SPI_CR1_SSM_Pos)                  /*!< 0x00000200 */
  3775. #define SPI_CR1_SSM                 SPI_CR1_SSM_Msk                            /*!< Software slave management */
  3776. #define SPI_CR1_RXONLY_Pos          (10U)                                      
  3777. #define SPI_CR1_RXONLY_Msk          (0x1UL << SPI_CR1_RXONLY_Pos)               /*!< 0x00000400 */
  3778. #define SPI_CR1_RXONLY              SPI_CR1_RXONLY_Msk                         /*!< Receive only */
  3779. #define SPI_CR1_CRCL_Pos            (11U)                                      
  3780. #define SPI_CR1_CRCL_Msk            (0x1UL << SPI_CR1_CRCL_Pos)                 /*!< 0x00000800 */
  3781. #define SPI_CR1_CRCL                SPI_CR1_CRCL_Msk                           /*!< CRC Length */
  3782. #define SPI_CR1_CRCNEXT_Pos         (12U)                                      
  3783. #define SPI_CR1_CRCNEXT_Msk         (0x1UL << SPI_CR1_CRCNEXT_Pos)              /*!< 0x00001000 */
  3784. #define SPI_CR1_CRCNEXT             SPI_CR1_CRCNEXT_Msk                        /*!< Transmit CRC next */
  3785. #define SPI_CR1_CRCEN_Pos           (13U)                                      
  3786. #define SPI_CR1_CRCEN_Msk           (0x1UL << SPI_CR1_CRCEN_Pos)                /*!< 0x00002000 */
  3787. #define SPI_CR1_CRCEN               SPI_CR1_CRCEN_Msk                          /*!< Hardware CRC calculation enable */
  3788. #define SPI_CR1_BIDIOE_Pos          (14U)                                      
  3789. #define SPI_CR1_BIDIOE_Msk          (0x1UL << SPI_CR1_BIDIOE_Pos)               /*!< 0x00004000 */
  3790. #define SPI_CR1_BIDIOE              SPI_CR1_BIDIOE_Msk                         /*!< Output enable in bidirectional mode */
  3791. #define SPI_CR1_BIDIMODE_Pos        (15U)                                      
  3792. #define SPI_CR1_BIDIMODE_Msk        (0x1UL << SPI_CR1_BIDIMODE_Pos)             /*!< 0x00008000 */
  3793. #define SPI_CR1_BIDIMODE            SPI_CR1_BIDIMODE_Msk                       /*!< Bidirectional data mode enable */
  3794.  
  3795. /*******************  Bit definition for SPI_CR2 register  *******************/
  3796. #define SPI_CR2_RXDMAEN_Pos         (0U)                                      
  3797. #define SPI_CR2_RXDMAEN_Msk         (0x1UL << SPI_CR2_RXDMAEN_Pos)              /*!< 0x00000001 */
  3798. #define SPI_CR2_RXDMAEN             SPI_CR2_RXDMAEN_Msk                        /*!< Rx Buffer DMA Enable */
  3799. #define SPI_CR2_TXDMAEN_Pos         (1U)                                      
  3800. #define SPI_CR2_TXDMAEN_Msk         (0x1UL << SPI_CR2_TXDMAEN_Pos)              /*!< 0x00000002 */
  3801. #define SPI_CR2_TXDMAEN             SPI_CR2_TXDMAEN_Msk                        /*!< Tx Buffer DMA Enable */
  3802. #define SPI_CR2_SSOE_Pos            (2U)                                      
  3803. #define SPI_CR2_SSOE_Msk            (0x1UL << SPI_CR2_SSOE_Pos)                 /*!< 0x00000004 */
  3804. #define SPI_CR2_SSOE                SPI_CR2_SSOE_Msk                           /*!< SS Output Enable */
  3805. #define SPI_CR2_NSSP_Pos            (3U)                                      
  3806. #define SPI_CR2_NSSP_Msk            (0x1UL << SPI_CR2_NSSP_Pos)                 /*!< 0x00000008 */
  3807. #define SPI_CR2_NSSP                SPI_CR2_NSSP_Msk                           /*!< NSS pulse management Enable */
  3808. #define SPI_CR2_FRF_Pos             (4U)                                      
  3809. #define SPI_CR2_FRF_Msk             (0x1UL << SPI_CR2_FRF_Pos)                  /*!< 0x00000010 */
  3810. #define SPI_CR2_FRF                 SPI_CR2_FRF_Msk                            /*!< Frame Format Enable */
  3811. #define SPI_CR2_ERRIE_Pos           (5U)                                      
  3812. #define SPI_CR2_ERRIE_Msk           (0x1UL << SPI_CR2_ERRIE_Pos)                /*!< 0x00000020 */
  3813. #define SPI_CR2_ERRIE               SPI_CR2_ERRIE_Msk                          /*!< Error Interrupt Enable */
  3814. #define SPI_CR2_RXNEIE_Pos          (6U)                                      
  3815. #define SPI_CR2_RXNEIE_Msk          (0x1UL << SPI_CR2_RXNEIE_Pos)               /*!< 0x00000040 */
  3816. #define SPI_CR2_RXNEIE              SPI_CR2_RXNEIE_Msk                         /*!< RX buffer Not Empty Interrupt Enable */
  3817. #define SPI_CR2_TXEIE_Pos           (7U)                                      
  3818. #define SPI_CR2_TXEIE_Msk           (0x1UL << SPI_CR2_TXEIE_Pos)                /*!< 0x00000080 */
  3819. #define SPI_CR2_TXEIE               SPI_CR2_TXEIE_Msk                          /*!< Tx buffer Empty Interrupt Enable */
  3820. #define SPI_CR2_DS_Pos              (8U)                                      
  3821. #define SPI_CR2_DS_Msk              (0xFUL << SPI_CR2_DS_Pos)                   /*!< 0x00000F00 */
  3822. #define SPI_CR2_DS                  SPI_CR2_DS_Msk                             /*!< DS[3:0] Data Size */
  3823. #define SPI_CR2_DS_0                (0x1UL << SPI_CR2_DS_Pos)                   /*!< 0x00000100 */
  3824. #define SPI_CR2_DS_1                (0x2UL << SPI_CR2_DS_Pos)                   /*!< 0x00000200 */
  3825. #define SPI_CR2_DS_2                (0x4UL << SPI_CR2_DS_Pos)                   /*!< 0x00000400 */
  3826. #define SPI_CR2_DS_3                (0x8UL << SPI_CR2_DS_Pos)                   /*!< 0x00000800 */
  3827. #define SPI_CR2_FRXTH_Pos           (12U)                                      
  3828. #define SPI_CR2_FRXTH_Msk           (0x1UL << SPI_CR2_FRXTH_Pos)                /*!< 0x00001000 */
  3829. #define SPI_CR2_FRXTH               SPI_CR2_FRXTH_Msk                          /*!< FIFO reception Threshold */
  3830. #define SPI_CR2_LDMARX_Pos          (13U)                                      
  3831. #define SPI_CR2_LDMARX_Msk          (0x1UL << SPI_CR2_LDMARX_Pos)               /*!< 0x00002000 */
  3832. #define SPI_CR2_LDMARX              SPI_CR2_LDMARX_Msk                         /*!< Last DMA transfer for reception */
  3833. #define SPI_CR2_LDMATX_Pos          (14U)                                      
  3834. #define SPI_CR2_LDMATX_Msk          (0x1UL << SPI_CR2_LDMATX_Pos)               /*!< 0x00004000 */
  3835. #define SPI_CR2_LDMATX              SPI_CR2_LDMATX_Msk                         /*!< Last DMA transfer for transmission */
  3836.  
  3837. /********************  Bit definition for SPI_SR register  *******************/
  3838. #define SPI_SR_RXNE_Pos             (0U)                                      
  3839. #define SPI_SR_RXNE_Msk             (0x1UL << SPI_SR_RXNE_Pos)                  /*!< 0x00000001 */
  3840. #define SPI_SR_RXNE                 SPI_SR_RXNE_Msk                            /*!< Receive buffer Not Empty */
  3841. #define SPI_SR_TXE_Pos              (1U)                                      
  3842. #define SPI_SR_TXE_Msk              (0x1UL << SPI_SR_TXE_Pos)                   /*!< 0x00000002 */
  3843. #define SPI_SR_TXE                  SPI_SR_TXE_Msk                             /*!< Transmit buffer Empty */
  3844. #define SPI_SR_CRCERR_Pos           (4U)                                      
  3845. #define SPI_SR_CRCERR_Msk           (0x1UL << SPI_SR_CRCERR_Pos)                /*!< 0x00000010 */
  3846. #define SPI_SR_CRCERR               SPI_SR_CRCERR_Msk                          /*!< CRC Error flag */
  3847. #define SPI_SR_MODF_Pos             (5U)                                      
  3848. #define SPI_SR_MODF_Msk             (0x1UL << SPI_SR_MODF_Pos)                  /*!< 0x00000020 */
  3849. #define SPI_SR_MODF                 SPI_SR_MODF_Msk                            /*!< Mode fault */
  3850. #define SPI_SR_OVR_Pos              (6U)                                      
  3851. #define SPI_SR_OVR_Msk              (0x1UL << SPI_SR_OVR_Pos)                   /*!< 0x00000040 */
  3852. #define SPI_SR_OVR                  SPI_SR_OVR_Msk                             /*!< Overrun flag */
  3853. #define SPI_SR_BSY_Pos              (7U)                                      
  3854. #define SPI_SR_BSY_Msk              (0x1UL << SPI_SR_BSY_Pos)                   /*!< 0x00000080 */
  3855. #define SPI_SR_BSY                  SPI_SR_BSY_Msk                             /*!< Busy flag */
  3856. #define SPI_SR_FRE_Pos              (8U)                                      
  3857. #define SPI_SR_FRE_Msk              (0x1UL << SPI_SR_FRE_Pos)                   /*!< 0x00000100 */
  3858. #define SPI_SR_FRE                  SPI_SR_FRE_Msk                             /*!< TI frame format error */
  3859. #define SPI_SR_FRLVL_Pos            (9U)                                      
  3860. #define SPI_SR_FRLVL_Msk            (0x3UL << SPI_SR_FRLVL_Pos)                 /*!< 0x00000600 */
  3861. #define SPI_SR_FRLVL                SPI_SR_FRLVL_Msk                           /*!< FIFO Reception Level */
  3862. #define SPI_SR_FRLVL_0              (0x1UL << SPI_SR_FRLVL_Pos)                 /*!< 0x00000200 */
  3863. #define SPI_SR_FRLVL_1              (0x2UL << SPI_SR_FRLVL_Pos)                 /*!< 0x00000400 */
  3864. #define SPI_SR_FTLVL_Pos            (11U)                                      
  3865. #define SPI_SR_FTLVL_Msk            (0x3UL << SPI_SR_FTLVL_Pos)                 /*!< 0x00001800 */
  3866. #define SPI_SR_FTLVL                SPI_SR_FTLVL_Msk                           /*!< FIFO Transmission Level */
  3867. #define SPI_SR_FTLVL_0              (0x1UL << SPI_SR_FTLVL_Pos)                 /*!< 0x00000800 */
  3868. #define SPI_SR_FTLVL_1              (0x2UL << SPI_SR_FTLVL_Pos)                 /*!< 0x00001000 */
  3869.  
  3870. /********************  Bit definition for SPI_DR register  *******************/
  3871. #define SPI_DR_DR_Pos               (0U)                                      
  3872. #define SPI_DR_DR_Msk               (0xFFFFFFFFUL << SPI_DR_DR_Pos)             /*!< 0xFFFFFFFF */
  3873. #define SPI_DR_DR                   SPI_DR_DR_Msk                              /*!< Data Register */
  3874.  
  3875. /*******************  Bit definition for SPI_CRCPR register  *****************/
  3876. #define SPI_CRCPR_CRCPOLY_Pos       (0U)                                      
  3877. #define SPI_CRCPR_CRCPOLY_Msk       (0xFFFFFFFFUL << SPI_CRCPR_CRCPOLY_Pos)     /*!< 0xFFFFFFFF */
  3878. #define SPI_CRCPR_CRCPOLY           SPI_CRCPR_CRCPOLY_Msk                      /*!< CRC polynomial register */
  3879.  
  3880. /******************  Bit definition for SPI_RXCRCR register  *****************/
  3881. #define SPI_RXCRCR_RXCRC_Pos        (0U)                                      
  3882. #define SPI_RXCRCR_RXCRC_Msk        (0xFFFFFFFFUL << SPI_RXCRCR_RXCRC_Pos)      /*!< 0xFFFFFFFF */
  3883. #define SPI_RXCRCR_RXCRC            SPI_RXCRCR_RXCRC_Msk                       /*!< Rx CRC Register */
  3884.  
  3885. /******************  Bit definition for SPI_TXCRCR register  *****************/
  3886. #define SPI_TXCRCR_TXCRC_Pos        (0U)                                      
  3887. #define SPI_TXCRCR_TXCRC_Msk        (0xFFFFFFFFUL << SPI_TXCRCR_TXCRC_Pos)      /*!< 0xFFFFFFFF */
  3888. #define SPI_TXCRCR_TXCRC            SPI_TXCRCR_TXCRC_Msk                       /*!< Tx CRC Register */
  3889.  
  3890. /******************  Bit definition for SPI_I2SCFGR register  ****************/
  3891. #define SPI_I2SCFGR_I2SMOD_Pos      (11U)                                      
  3892. #define SPI_I2SCFGR_I2SMOD_Msk      (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)           /*!< 0x00000800 */
  3893. #define SPI_I2SCFGR_I2SMOD          SPI_I2SCFGR_I2SMOD_Msk                     /*!< Keep for compatibility */
  3894.  
  3895. /*****************************************************************************/
  3896. /*                                                                           */
  3897. /*                       System Configuration (SYSCFG)                       */
  3898. /*                                                                           */
  3899. /*****************************************************************************/
  3900. /*****************  Bit definition for SYSCFG_CFGR1 register  ****************/
  3901. #define SYSCFG_CFGR1_MEM_MODE_Pos            (0U)                              
  3902. #define SYSCFG_CFGR1_MEM_MODE_Msk            (0x3UL << SYSCFG_CFGR1_MEM_MODE_Pos) /*!< 0x00000003 */
  3903. #define SYSCFG_CFGR1_MEM_MODE                SYSCFG_CFGR1_MEM_MODE_Msk           /*!< SYSCFG_Memory Remap Config */
  3904. #define SYSCFG_CFGR1_MEM_MODE_0              (0x1UL << SYSCFG_CFGR1_MEM_MODE_Pos) /*!< 0x00000001 */
  3905. #define SYSCFG_CFGR1_MEM_MODE_1              (0x2UL << SYSCFG_CFGR1_MEM_MODE_Pos) /*!< 0x00000002 */
  3906.  
  3907. #define SYSCFG_CFGR1_DMA_RMP_Pos             (8U)                              
  3908. #define SYSCFG_CFGR1_DMA_RMP_Msk             (0x1FUL << SYSCFG_CFGR1_DMA_RMP_Pos) /*!< 0x00001F00 */
  3909. #define SYSCFG_CFGR1_DMA_RMP                 SYSCFG_CFGR1_DMA_RMP_Msk          /*!< DMA remap mask */
  3910. #define SYSCFG_CFGR1_ADC_DMA_RMP_Pos         (8U)                              
  3911. #define SYSCFG_CFGR1_ADC_DMA_RMP_Msk         (0x1UL << SYSCFG_CFGR1_ADC_DMA_RMP_Pos) /*!< 0x00000100 */
  3912. #define SYSCFG_CFGR1_ADC_DMA_RMP             SYSCFG_CFGR1_ADC_DMA_RMP_Msk      /*!< ADC DMA remap */
  3913. #define SYSCFG_CFGR1_USART1TX_DMA_RMP_Pos    (9U)                              
  3914. #define SYSCFG_CFGR1_USART1TX_DMA_RMP_Msk    (0x1UL << SYSCFG_CFGR1_USART1TX_DMA_RMP_Pos) /*!< 0x00000200 */
  3915. #define SYSCFG_CFGR1_USART1TX_DMA_RMP        SYSCFG_CFGR1_USART1TX_DMA_RMP_Msk /*!< USART1 TX DMA remap */
  3916. #define SYSCFG_CFGR1_USART1RX_DMA_RMP_Pos    (10U)                            
  3917. #define SYSCFG_CFGR1_USART1RX_DMA_RMP_Msk    (0x1UL << SYSCFG_CFGR1_USART1RX_DMA_RMP_Pos) /*!< 0x00000400 */
  3918. #define SYSCFG_CFGR1_USART1RX_DMA_RMP        SYSCFG_CFGR1_USART1RX_DMA_RMP_Msk /*!< USART1 RX DMA remap */
  3919. #define SYSCFG_CFGR1_TIM16_DMA_RMP_Pos       (11U)                            
  3920. #define SYSCFG_CFGR1_TIM16_DMA_RMP_Msk       (0x1UL << SYSCFG_CFGR1_TIM16_DMA_RMP_Pos) /*!< 0x00000800 */
  3921. #define SYSCFG_CFGR1_TIM16_DMA_RMP           SYSCFG_CFGR1_TIM16_DMA_RMP_Msk    /*!< Timer 16 DMA remap */
  3922. #define SYSCFG_CFGR1_TIM17_DMA_RMP_Pos       (12U)                            
  3923. #define SYSCFG_CFGR1_TIM17_DMA_RMP_Msk       (0x1UL << SYSCFG_CFGR1_TIM17_DMA_RMP_Pos) /*!< 0x00001000 */
  3924. #define SYSCFG_CFGR1_TIM17_DMA_RMP           SYSCFG_CFGR1_TIM17_DMA_RMP_Msk    /*!< Timer 17 DMA remap */
  3925.  
  3926. #define SYSCFG_CFGR1_I2C_FMP_PB6_Pos         (16U)                            
  3927. #define SYSCFG_CFGR1_I2C_FMP_PB6_Msk         (0x1UL << SYSCFG_CFGR1_I2C_FMP_PB6_Pos) /*!< 0x00010000 */
  3928. #define SYSCFG_CFGR1_I2C_FMP_PB6             SYSCFG_CFGR1_I2C_FMP_PB6_Msk      /*!< I2C PB6 Fast mode plus */
  3929. #define SYSCFG_CFGR1_I2C_FMP_PB7_Pos         (17U)                            
  3930. #define SYSCFG_CFGR1_I2C_FMP_PB7_Msk         (0x1UL << SYSCFG_CFGR1_I2C_FMP_PB7_Pos) /*!< 0x00020000 */
  3931. #define SYSCFG_CFGR1_I2C_FMP_PB7             SYSCFG_CFGR1_I2C_FMP_PB7_Msk      /*!< I2C PB7 Fast mode plus */
  3932. #define SYSCFG_CFGR1_I2C_FMP_PB8_Pos         (18U)                            
  3933. #define SYSCFG_CFGR1_I2C_FMP_PB8_Msk         (0x1UL << SYSCFG_CFGR1_I2C_FMP_PB8_Pos) /*!< 0x00040000 */
  3934. #define SYSCFG_CFGR1_I2C_FMP_PB8             SYSCFG_CFGR1_I2C_FMP_PB8_Msk      /*!< I2C PB8 Fast mode plus */
  3935. #define SYSCFG_CFGR1_I2C_FMP_PB9_Pos         (19U)                            
  3936. #define SYSCFG_CFGR1_I2C_FMP_PB9_Msk         (0x1UL << SYSCFG_CFGR1_I2C_FMP_PB9_Pos) /*!< 0x00080000 */
  3937. #define SYSCFG_CFGR1_I2C_FMP_PB9             SYSCFG_CFGR1_I2C_FMP_PB9_Msk      /*!< I2C PB9 Fast mode plus */
  3938. #define SYSCFG_CFGR1_I2C_FMP_I2C1_Pos        (20U)                            
  3939. #define SYSCFG_CFGR1_I2C_FMP_I2C1_Msk        (0x1UL << SYSCFG_CFGR1_I2C_FMP_I2C1_Pos) /*!< 0x00100000 */
  3940. #define SYSCFG_CFGR1_I2C_FMP_I2C1            SYSCFG_CFGR1_I2C_FMP_I2C1_Msk     /*!< Enable Fast Mode Plus on PB10, PB11, PF6 and PF7  */
  3941. #define SYSCFG_CFGR1_I2C_FMP_PA9_Pos         (22U)                            
  3942. #define SYSCFG_CFGR1_I2C_FMP_PA9_Msk         (0x1UL << SYSCFG_CFGR1_I2C_FMP_PA9_Pos) /*!< 0x00400000 */
  3943. #define SYSCFG_CFGR1_I2C_FMP_PA9             SYSCFG_CFGR1_I2C_FMP_PA9_Msk      /*!< Enable Fast Mode Plus on PA9  */
  3944. #define SYSCFG_CFGR1_I2C_FMP_PA10_Pos        (23U)                            
  3945. #define SYSCFG_CFGR1_I2C_FMP_PA10_Msk        (0x1UL << SYSCFG_CFGR1_I2C_FMP_PA10_Pos) /*!< 0x00800000 */
  3946. #define SYSCFG_CFGR1_I2C_FMP_PA10            SYSCFG_CFGR1_I2C_FMP_PA10_Msk     /*!< Enable Fast Mode Plus on PA10 */
  3947.  
  3948. /*****************  Bit definition for SYSCFG_EXTICR1 register  **************/
  3949. #define SYSCFG_EXTICR1_EXTI0_Pos             (0U)                              
  3950. #define SYSCFG_EXTICR1_EXTI0_Msk             (0xFUL << SYSCFG_EXTICR1_EXTI0_Pos) /*!< 0x0000000F */
  3951. #define SYSCFG_EXTICR1_EXTI0                 SYSCFG_EXTICR1_EXTI0_Msk          /*!< EXTI 0 configuration */
  3952. #define SYSCFG_EXTICR1_EXTI1_Pos             (4U)                              
  3953. #define SYSCFG_EXTICR1_EXTI1_Msk             (0xFUL << SYSCFG_EXTICR1_EXTI1_Pos) /*!< 0x000000F0 */
  3954. #define SYSCFG_EXTICR1_EXTI1                 SYSCFG_EXTICR1_EXTI1_Msk          /*!< EXTI 1 configuration */
  3955. #define SYSCFG_EXTICR1_EXTI2_Pos             (8U)                              
  3956. #define SYSCFG_EXTICR1_EXTI2_Msk             (0xFUL << SYSCFG_EXTICR1_EXTI2_Pos) /*!< 0x00000F00 */
  3957. #define SYSCFG_EXTICR1_EXTI2                 SYSCFG_EXTICR1_EXTI2_Msk          /*!< EXTI 2 configuration */
  3958. #define SYSCFG_EXTICR1_EXTI3_Pos             (12U)                            
  3959. #define SYSCFG_EXTICR1_EXTI3_Msk             (0xFUL << SYSCFG_EXTICR1_EXTI3_Pos) /*!< 0x0000F000 */
  3960. #define SYSCFG_EXTICR1_EXTI3                 SYSCFG_EXTICR1_EXTI3_Msk          /*!< EXTI 3 configuration */
  3961.  
  3962. /**
  3963.   * @brief  EXTI0 configuration
  3964.   */
  3965. #define SYSCFG_EXTICR1_EXTI0_PA              (0x00000000U)                     /*!< PA[0] pin */
  3966. #define SYSCFG_EXTICR1_EXTI0_PB              (0x00000001U)                     /*!< PB[0] pin */
  3967. #define SYSCFG_EXTICR1_EXTI0_PC              (0x00000002U)                     /*!< PC[0] pin */
  3968. #define SYSCFG_EXTICR1_EXTI0_PD              (0x00000003U)                     /*!< PD[0] pin */
  3969. #define SYSCFG_EXTICR1_EXTI0_PF              (0x00000005U)                     /*!< PF[0] pin */
  3970.  
  3971. /**
  3972.   * @brief  EXTI1 configuration  
  3973.   */
  3974. #define SYSCFG_EXTICR1_EXTI1_PA              (0x00000000U)                     /*!< PA[1] pin */
  3975. #define SYSCFG_EXTICR1_EXTI1_PB              (0x00000010U)                     /*!< PB[1] pin */
  3976. #define SYSCFG_EXTICR1_EXTI1_PC              (0x00000020U)                     /*!< PC[1] pin */
  3977. #define SYSCFG_EXTICR1_EXTI1_PD              (0x00000030U)                     /*!< PD[1] pin */
  3978. #define SYSCFG_EXTICR1_EXTI1_PF              (0x00000050U)                     /*!< PF[1] pin */
  3979.  
  3980. /**
  3981.   * @brief  EXTI2 configuration  
  3982.   */
  3983. #define SYSCFG_EXTICR1_EXTI2_PA              (0x00000000U)                     /*!< PA[2] pin */
  3984. #define SYSCFG_EXTICR1_EXTI2_PB              (0x00000100U)                     /*!< PB[2] pin */
  3985. #define SYSCFG_EXTICR1_EXTI2_PC              (0x00000200U)                     /*!< PC[2] pin */
  3986. #define SYSCFG_EXTICR1_EXTI2_PD              (0x00000300U)                     /*!< PD[2] pin */
  3987. #define SYSCFG_EXTICR1_EXTI2_PF              (0x00000500U)                     /*!< PF[2] pin */
  3988.  
  3989. /**
  3990.   * @brief  EXTI3 configuration  
  3991.   */
  3992. #define SYSCFG_EXTICR1_EXTI3_PA              (0x00000000U)                     /*!< PA[3] pin */
  3993. #define SYSCFG_EXTICR1_EXTI3_PB              (0x00001000U)                     /*!< PB[3] pin */
  3994. #define SYSCFG_EXTICR1_EXTI3_PC              (0x00002000U)                     /*!< PC[3] pin */
  3995. #define SYSCFG_EXTICR1_EXTI3_PD              (0x00003000U)                     /*!< PD[3] pin */
  3996. #define SYSCFG_EXTICR1_EXTI3_PF              (0x00005000U)                     /*!< PF[3] pin */
  3997.  
  3998. /*****************  Bit definition for SYSCFG_EXTICR2 register  **************/
  3999. #define SYSCFG_EXTICR2_EXTI4_Pos             (0U)                              
  4000. #define SYSCFG_EXTICR2_EXTI4_Msk             (0xFUL << SYSCFG_EXTICR2_EXTI4_Pos) /*!< 0x0000000F */
  4001. #define SYSCFG_EXTICR2_EXTI4                 SYSCFG_EXTICR2_EXTI4_Msk          /*!< EXTI 4 configuration */
  4002. #define SYSCFG_EXTICR2_EXTI5_Pos             (4U)                              
  4003. #define SYSCFG_EXTICR2_EXTI5_Msk             (0xFUL << SYSCFG_EXTICR2_EXTI5_Pos) /*!< 0x000000F0 */
  4004. #define SYSCFG_EXTICR2_EXTI5                 SYSCFG_EXTICR2_EXTI5_Msk          /*!< EXTI 5 configuration */
  4005. #define SYSCFG_EXTICR2_EXTI6_Pos             (8U)                              
  4006. #define SYSCFG_EXTICR2_EXTI6_Msk             (0xFUL << SYSCFG_EXTICR2_EXTI6_Pos) /*!< 0x00000F00 */
  4007. #define SYSCFG_EXTICR2_EXTI6                 SYSCFG_EXTICR2_EXTI6_Msk          /*!< EXTI 6 configuration */
  4008. #define SYSCFG_EXTICR2_EXTI7_Pos             (12U)                            
  4009. #define SYSCFG_EXTICR2_EXTI7_Msk             (0xFUL << SYSCFG_EXTICR2_EXTI7_Pos) /*!< 0x0000F000 */
  4010. #define SYSCFG_EXTICR2_EXTI7                 SYSCFG_EXTICR2_EXTI7_Msk          /*!< EXTI 7 configuration */
  4011.  
  4012. /**
  4013.   * @brief  EXTI4 configuration  
  4014.   */
  4015. #define SYSCFG_EXTICR2_EXTI4_PA              (0x00000000U)                     /*!< PA[4] pin */
  4016. #define SYSCFG_EXTICR2_EXTI4_PB              (0x00000001U)                     /*!< PB[4] pin */
  4017. #define SYSCFG_EXTICR2_EXTI4_PC              (0x00000002U)                     /*!< PC[4] pin */
  4018. #define SYSCFG_EXTICR2_EXTI4_PD              (0x00000003U)                     /*!< PD[4] pin */
  4019. #define SYSCFG_EXTICR2_EXTI4_PF              (0x00000005U)                     /*!< PF[4] pin */
  4020.  
  4021. /**
  4022.   * @brief  EXTI5 configuration  
  4023.   */
  4024. #define SYSCFG_EXTICR2_EXTI5_PA              (0x00000000U)                     /*!< PA[5] pin */
  4025. #define SYSCFG_EXTICR2_EXTI5_PB              (0x00000010U)                     /*!< PB[5] pin */
  4026. #define SYSCFG_EXTICR2_EXTI5_PC              (0x00000020U)                     /*!< PC[5] pin */
  4027. #define SYSCFG_EXTICR2_EXTI5_PD              (0x00000030U)                     /*!< PD[5] pin */
  4028. #define SYSCFG_EXTICR2_EXTI5_PF              (0x00000050U)                     /*!< PF[5] pin */
  4029.  
  4030. /**
  4031.   * @brief  EXTI6 configuration  
  4032.   */
  4033. #define SYSCFG_EXTICR2_EXTI6_PA              (0x00000000U)                     /*!< PA[6] pin */
  4034. #define SYSCFG_EXTICR2_EXTI6_PB              (0x00000100U)                     /*!< PB[6] pin */
  4035. #define SYSCFG_EXTICR2_EXTI6_PC              (0x00000200U)                     /*!< PC[6] pin */
  4036. #define SYSCFG_EXTICR2_EXTI6_PD              (0x00000300U)                     /*!< PD[6] pin */
  4037. #define SYSCFG_EXTICR2_EXTI6_PF              (0x00000500U)                     /*!< PF[6] pin */
  4038.  
  4039. /**
  4040.   * @brief  EXTI7 configuration  
  4041.   */
  4042. #define SYSCFG_EXTICR2_EXTI7_PA              (0x00000000U)                     /*!< PA[7] pin */
  4043. #define SYSCFG_EXTICR2_EXTI7_PB              (0x00001000U)                     /*!< PB[7] pin */
  4044. #define SYSCFG_EXTICR2_EXTI7_PC              (0x00002000U)                     /*!< PC[7] pin */
  4045. #define SYSCFG_EXTICR2_EXTI7_PD              (0x00003000U)                     /*!< PD[7] pin */
  4046. #define SYSCFG_EXTICR2_EXTI7_PF              (0x00005000U)                     /*!< PF[7] pin */
  4047.  
  4048. /*****************  Bit definition for SYSCFG_EXTICR3 register  **************/
  4049. #define SYSCFG_EXTICR3_EXTI8_Pos             (0U)                              
  4050. #define SYSCFG_EXTICR3_EXTI8_Msk             (0xFUL << SYSCFG_EXTICR3_EXTI8_Pos) /*!< 0x0000000F */
  4051. #define SYSCFG_EXTICR3_EXTI8                 SYSCFG_EXTICR3_EXTI8_Msk          /*!< EXTI 8 configuration */
  4052. #define SYSCFG_EXTICR3_EXTI9_Pos             (4U)                              
  4053. #define SYSCFG_EXTICR3_EXTI9_Msk             (0xFUL << SYSCFG_EXTICR3_EXTI9_Pos) /*!< 0x000000F0 */
  4054. #define SYSCFG_EXTICR3_EXTI9                 SYSCFG_EXTICR3_EXTI9_Msk          /*!< EXTI 9 configuration */
  4055. #define SYSCFG_EXTICR3_EXTI10_Pos            (8U)                              
  4056. #define SYSCFG_EXTICR3_EXTI10_Msk            (0xFUL << SYSCFG_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  4057. #define SYSCFG_EXTICR3_EXTI10                SYSCFG_EXTICR3_EXTI10_Msk         /*!< EXTI 10 configuration */
  4058. #define SYSCFG_EXTICR3_EXTI11_Pos            (12U)                            
  4059. #define SYSCFG_EXTICR3_EXTI11_Msk            (0xFUL << SYSCFG_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  4060. #define SYSCFG_EXTICR3_EXTI11                SYSCFG_EXTICR3_EXTI11_Msk         /*!< EXTI 11 configuration */
  4061.  
  4062. /**
  4063.   * @brief  EXTI8 configuration  
  4064.   */
  4065. #define SYSCFG_EXTICR3_EXTI8_PA              (0x00000000U)                     /*!< PA[8] pin */
  4066. #define SYSCFG_EXTICR3_EXTI8_PB              (0x00000001U)                     /*!< PB[8] pin */
  4067. #define SYSCFG_EXTICR3_EXTI8_PC              (0x00000002U)                     /*!< PC[8] pin */
  4068. #define SYSCFG_EXTICR3_EXTI8_PD              (0x00000003U)                     /*!< PD[8] pin */
  4069. #define SYSCFG_EXTICR3_EXTI8_PF              (0x00000005U)                     /*!< PF[8] pin */
  4070.  
  4071.  
  4072. /**
  4073.   * @brief  EXTI9 configuration  
  4074.   */
  4075. #define SYSCFG_EXTICR3_EXTI9_PA              (0x00000000U)                     /*!< PA[9] pin */
  4076. #define SYSCFG_EXTICR3_EXTI9_PB              (0x00000010U)                     /*!< PB[9] pin */
  4077. #define SYSCFG_EXTICR3_EXTI9_PC              (0x00000020U)                     /*!< PC[9] pin */
  4078. #define SYSCFG_EXTICR3_EXTI9_PD              (0x00000030U)                     /*!< PD[9] pin */
  4079. #define SYSCFG_EXTICR3_EXTI9_PF              (0x00000050U)                     /*!< PF[9] pin */
  4080.  
  4081. /**
  4082.   * @brief  EXTI10 configuration  
  4083.   */
  4084. #define SYSCFG_EXTICR3_EXTI10_PA             (0x00000000U)                     /*!< PA[10] pin */
  4085. #define SYSCFG_EXTICR3_EXTI10_PB             (0x00000100U)                     /*!< PB[10] pin */
  4086. #define SYSCFG_EXTICR3_EXTI10_PC             (0x00000200U)                     /*!< PC[10] pin */
  4087. #define SYSCFG_EXTICR3_EXTI10_PD             (0x00000300U)                     /*!< PD[10] pin */
  4088. #define SYSCFG_EXTICR3_EXTI10_PF             (0x00000500U)                     /*!< PF[10] pin */
  4089.  
  4090. /**
  4091.   * @brief  EXTI11 configuration  
  4092.   */
  4093. #define SYSCFG_EXTICR3_EXTI11_PA             (0x00000000U)                     /*!< PA[11] pin */
  4094. #define SYSCFG_EXTICR3_EXTI11_PB             (0x00001000U)                     /*!< PB[11] pin */
  4095. #define SYSCFG_EXTICR3_EXTI11_PC             (0x00002000U)                     /*!< PC[11] pin */
  4096. #define SYSCFG_EXTICR3_EXTI11_PD             (0x00003000U)                     /*!< PD[11] pin */
  4097. #define SYSCFG_EXTICR3_EXTI11_PF             (0x00005000U)                     /*!< PF[11] pin */
  4098.  
  4099. /*****************  Bit definition for SYSCFG_EXTICR4 register  **************/
  4100. #define SYSCFG_EXTICR4_EXTI12_Pos            (0U)                              
  4101. #define SYSCFG_EXTICR4_EXTI12_Msk            (0xFUL << SYSCFG_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  4102. #define SYSCFG_EXTICR4_EXTI12                SYSCFG_EXTICR4_EXTI12_Msk         /*!< EXTI 12 configuration */
  4103. #define SYSCFG_EXTICR4_EXTI13_Pos            (4U)                              
  4104. #define SYSCFG_EXTICR4_EXTI13_Msk            (0xFUL << SYSCFG_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  4105. #define SYSCFG_EXTICR4_EXTI13                SYSCFG_EXTICR4_EXTI13_Msk         /*!< EXTI 13 configuration */
  4106. #define SYSCFG_EXTICR4_EXTI14_Pos            (8U)                              
  4107. #define SYSCFG_EXTICR4_EXTI14_Msk            (0xFUL << SYSCFG_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  4108. #define SYSCFG_EXTICR4_EXTI14                SYSCFG_EXTICR4_EXTI14_Msk         /*!< EXTI 14 configuration */
  4109. #define SYSCFG_EXTICR4_EXTI15_Pos            (12U)                            
  4110. #define SYSCFG_EXTICR4_EXTI15_Msk            (0xFUL << SYSCFG_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  4111. #define SYSCFG_EXTICR4_EXTI15                SYSCFG_EXTICR4_EXTI15_Msk         /*!< EXTI 15 configuration */
  4112.  
  4113. /**
  4114.   * @brief  EXTI12 configuration  
  4115.   */
  4116. #define SYSCFG_EXTICR4_EXTI12_PA             (0x00000000U)                     /*!< PA[12] pin */
  4117. #define SYSCFG_EXTICR4_EXTI12_PB             (0x00000001U)                     /*!< PB[12] pin */
  4118. #define SYSCFG_EXTICR4_EXTI12_PC             (0x00000002U)                     /*!< PC[12] pin */
  4119. #define SYSCFG_EXTICR4_EXTI12_PD             (0x00000003U)                     /*!< PD[12] pin */
  4120. #define SYSCFG_EXTICR4_EXTI12_PF             (0x00000005U)                     /*!< PF[12] pin */
  4121.  
  4122. /**
  4123.   * @brief  EXTI13 configuration  
  4124.   */
  4125. #define SYSCFG_EXTICR4_EXTI13_PA             (0x00000000U)                     /*!< PA[13] pin */
  4126. #define SYSCFG_EXTICR4_EXTI13_PB             (0x00000010U)                     /*!< PB[13] pin */
  4127. #define SYSCFG_EXTICR4_EXTI13_PC             (0x00000020U)                     /*!< PC[13] pin */
  4128. #define SYSCFG_EXTICR4_EXTI13_PD             (0x00000030U)                     /*!< PD[13] pin */
  4129. #define SYSCFG_EXTICR4_EXTI13_PF             (0x00000050U)                     /*!< PF[13] pin */
  4130.  
  4131. /**
  4132.   * @brief  EXTI14 configuration  
  4133.   */
  4134. #define SYSCFG_EXTICR4_EXTI14_PA             (0x00000000U)                     /*!< PA[14] pin */
  4135. #define SYSCFG_EXTICR4_EXTI14_PB             (0x00000100U)                     /*!< PB[14] pin */
  4136. #define SYSCFG_EXTICR4_EXTI14_PC             (0x00000200U)                     /*!< PC[14] pin */
  4137. #define SYSCFG_EXTICR4_EXTI14_PD             (0x00000300U)                     /*!< PD[14] pin */
  4138. #define SYSCFG_EXTICR4_EXTI14_PF             (0x00000500U)                     /*!< PF[14] pin */
  4139.  
  4140. /**
  4141.   * @brief  EXTI15 configuration  
  4142.   */
  4143. #define SYSCFG_EXTICR4_EXTI15_PA             (0x00000000U)                     /*!< PA[15] pin */
  4144. #define SYSCFG_EXTICR4_EXTI15_PB             (0x00001000U)                     /*!< PB[15] pin */
  4145. #define SYSCFG_EXTICR4_EXTI15_PC             (0x00002000U)                     /*!< PC[15] pin */
  4146. #define SYSCFG_EXTICR4_EXTI15_PD             (0x00003000U)                     /*!< PD[15] pin */
  4147. #define SYSCFG_EXTICR4_EXTI15_PF             (0x00005000U)                     /*!< PF[15] pin */
  4148.  
  4149. /*****************  Bit definition for SYSCFG_CFGR2 register  ****************/
  4150. #define SYSCFG_CFGR2_LOCKUP_LOCK_Pos         (0U)                              
  4151. #define SYSCFG_CFGR2_LOCKUP_LOCK_Msk         (0x1UL << SYSCFG_CFGR2_LOCKUP_LOCK_Pos) /*!< 0x00000001 */
  4152. #define SYSCFG_CFGR2_LOCKUP_LOCK             SYSCFG_CFGR2_LOCKUP_LOCK_Msk      /*!< Enables and locks the LOCKUP (Hardfault) output of CortexM0 with Break Input of TIMER1 */
  4153. #define SYSCFG_CFGR2_SRAM_PARITY_LOCK_Pos    (1U)                              
  4154. #define SYSCFG_CFGR2_SRAM_PARITY_LOCK_Msk    (0x1UL << SYSCFG_CFGR2_SRAM_PARITY_LOCK_Pos) /*!< 0x00000002 */
  4155. #define SYSCFG_CFGR2_SRAM_PARITY_LOCK        SYSCFG_CFGR2_SRAM_PARITY_LOCK_Msk /*!< Enables and locks the SRAM_PARITY error signal with Break Input of TIMER1 */
  4156. #define SYSCFG_CFGR2_SRAM_PEF_Pos            (8U)                              
  4157. #define SYSCFG_CFGR2_SRAM_PEF_Msk            (0x1UL << SYSCFG_CFGR2_SRAM_PEF_Pos) /*!< 0x00000100 */
  4158. #define SYSCFG_CFGR2_SRAM_PEF                SYSCFG_CFGR2_SRAM_PEF_Msk         /*!< SRAM Parity error flag */
  4159. #define SYSCFG_CFGR2_SRAM_PE                 SYSCFG_CFGR2_SRAM_PEF  /*!< SRAM Parity error flag (define maintained for legacy purpose) */
  4160.  
  4161. /*****************************************************************************/
  4162. /*                                                                           */
  4163. /*                               Timers (TIM)                                */
  4164. /*                                                                           */
  4165. /*****************************************************************************/
  4166. /*******************  Bit definition for TIM_CR1 register  *******************/
  4167. #define TIM_CR1_CEN_Pos           (0U)                                        
  4168. #define TIM_CR1_CEN_Msk           (0x1UL << TIM_CR1_CEN_Pos)                    /*!< 0x00000001 */
  4169. #define TIM_CR1_CEN               TIM_CR1_CEN_Msk                              /*!<Counter enable */
  4170. #define TIM_CR1_UDIS_Pos          (1U)                                        
  4171. #define TIM_CR1_UDIS_Msk          (0x1UL << TIM_CR1_UDIS_Pos)                   /*!< 0x00000002 */
  4172. #define TIM_CR1_UDIS              TIM_CR1_UDIS_Msk                             /*!<Update disable */
  4173. #define TIM_CR1_URS_Pos           (2U)                                        
  4174. #define TIM_CR1_URS_Msk           (0x1UL << TIM_CR1_URS_Pos)                    /*!< 0x00000004 */
  4175. #define TIM_CR1_URS               TIM_CR1_URS_Msk                              /*!<Update request source */
  4176. #define TIM_CR1_OPM_Pos           (3U)                                        
  4177. #define TIM_CR1_OPM_Msk           (0x1UL << TIM_CR1_OPM_Pos)                    /*!< 0x00000008 */
  4178. #define TIM_CR1_OPM               TIM_CR1_OPM_Msk                              /*!<One pulse mode */
  4179. #define TIM_CR1_DIR_Pos           (4U)                                        
  4180. #define TIM_CR1_DIR_Msk           (0x1UL << TIM_CR1_DIR_Pos)                    /*!< 0x00000010 */
  4181. #define TIM_CR1_DIR               TIM_CR1_DIR_Msk                              /*!<Direction */
  4182.  
  4183. #define TIM_CR1_CMS_Pos           (5U)                                        
  4184. #define TIM_CR1_CMS_Msk           (0x3UL << TIM_CR1_CMS_Pos)                    /*!< 0x00000060 */
  4185. #define TIM_CR1_CMS               TIM_CR1_CMS_Msk                              /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4186. #define TIM_CR1_CMS_0             (0x1UL << TIM_CR1_CMS_Pos)                    /*!< 0x00000020 */
  4187. #define TIM_CR1_CMS_1             (0x2UL << TIM_CR1_CMS_Pos)                    /*!< 0x00000040 */
  4188.  
  4189. #define TIM_CR1_ARPE_Pos          (7U)                                        
  4190. #define TIM_CR1_ARPE_Msk          (0x1UL << TIM_CR1_ARPE_Pos)                   /*!< 0x00000080 */
  4191. #define TIM_CR1_ARPE              TIM_CR1_ARPE_Msk                             /*!<Auto-reload preload enable */
  4192.  
  4193. #define TIM_CR1_CKD_Pos           (8U)                                        
  4194. #define TIM_CR1_CKD_Msk           (0x3UL << TIM_CR1_CKD_Pos)                    /*!< 0x00000300 */
  4195. #define TIM_CR1_CKD               TIM_CR1_CKD_Msk                              /*!<CKD[1:0] bits (clock division) */
  4196. #define TIM_CR1_CKD_0             (0x1UL << TIM_CR1_CKD_Pos)                    /*!< 0x00000100 */
  4197. #define TIM_CR1_CKD_1             (0x2UL << TIM_CR1_CKD_Pos)                    /*!< 0x00000200 */
  4198.  
  4199. /*******************  Bit definition for TIM_CR2 register  *******************/
  4200. #define TIM_CR2_CCPC_Pos          (0U)                                        
  4201. #define TIM_CR2_CCPC_Msk          (0x1UL << TIM_CR2_CCPC_Pos)                   /*!< 0x00000001 */
  4202. #define TIM_CR2_CCPC              TIM_CR2_CCPC_Msk                             /*!<Capture/Compare Preloaded Control */
  4203. #define TIM_CR2_CCUS_Pos          (2U)                                        
  4204. #define TIM_CR2_CCUS_Msk          (0x1UL << TIM_CR2_CCUS_Pos)                   /*!< 0x00000004 */
  4205. #define TIM_CR2_CCUS              TIM_CR2_CCUS_Msk                             /*!<Capture/Compare Control Update Selection */
  4206. #define TIM_CR2_CCDS_Pos          (3U)                                        
  4207. #define TIM_CR2_CCDS_Msk          (0x1UL << TIM_CR2_CCDS_Pos)                   /*!< 0x00000008 */
  4208. #define TIM_CR2_CCDS              TIM_CR2_CCDS_Msk                             /*!<Capture/Compare DMA Selection */
  4209.  
  4210. #define TIM_CR2_MMS_Pos           (4U)                                        
  4211. #define TIM_CR2_MMS_Msk           (0x7UL << TIM_CR2_MMS_Pos)                    /*!< 0x00000070 */
  4212. #define TIM_CR2_MMS               TIM_CR2_MMS_Msk                              /*!<MMS[2:0] bits (Master Mode Selection) */
  4213. #define TIM_CR2_MMS_0             (0x1UL << TIM_CR2_MMS_Pos)                    /*!< 0x00000010 */
  4214. #define TIM_CR2_MMS_1             (0x2UL << TIM_CR2_MMS_Pos)                    /*!< 0x00000020 */
  4215. #define TIM_CR2_MMS_2             (0x4UL << TIM_CR2_MMS_Pos)                    /*!< 0x00000040 */
  4216.  
  4217. #define TIM_CR2_TI1S_Pos          (7U)                                        
  4218. #define TIM_CR2_TI1S_Msk          (0x1UL << TIM_CR2_TI1S_Pos)                   /*!< 0x00000080 */
  4219. #define TIM_CR2_TI1S              TIM_CR2_TI1S_Msk                             /*!<TI1 Selection */
  4220. #define TIM_CR2_OIS1_Pos          (8U)                                        
  4221. #define TIM_CR2_OIS1_Msk          (0x1UL << TIM_CR2_OIS1_Pos)                   /*!< 0x00000100 */
  4222. #define TIM_CR2_OIS1              TIM_CR2_OIS1_Msk                             /*!<Output Idle state 1 (OC1 output) */
  4223. #define TIM_CR2_OIS1N_Pos         (9U)                                        
  4224. #define TIM_CR2_OIS1N_Msk         (0x1UL << TIM_CR2_OIS1N_Pos)                  /*!< 0x00000200 */
  4225. #define TIM_CR2_OIS1N             TIM_CR2_OIS1N_Msk                            /*!<Output Idle state 1 (OC1N output) */
  4226. #define TIM_CR2_OIS2_Pos          (10U)                                        
  4227. #define TIM_CR2_OIS2_Msk          (0x1UL << TIM_CR2_OIS2_Pos)                   /*!< 0x00000400 */
  4228. #define TIM_CR2_OIS2              TIM_CR2_OIS2_Msk                             /*!<Output Idle state 2 (OC2 output) */
  4229. #define TIM_CR2_OIS2N_Pos         (11U)                                        
  4230. #define TIM_CR2_OIS2N_Msk         (0x1UL << TIM_CR2_OIS2N_Pos)                  /*!< 0x00000800 */
  4231. #define TIM_CR2_OIS2N             TIM_CR2_OIS2N_Msk                            /*!<Output Idle state 2 (OC2N output) */
  4232. #define TIM_CR2_OIS3_Pos          (12U)                                        
  4233. #define TIM_CR2_OIS3_Msk          (0x1UL << TIM_CR2_OIS3_Pos)                   /*!< 0x00001000 */
  4234. #define TIM_CR2_OIS3              TIM_CR2_OIS3_Msk                             /*!<Output Idle state 3 (OC3 output) */
  4235. #define TIM_CR2_OIS3N_Pos         (13U)                                        
  4236. #define TIM_CR2_OIS3N_Msk         (0x1UL << TIM_CR2_OIS3N_Pos)                  /*!< 0x00002000 */
  4237. #define TIM_CR2_OIS3N             TIM_CR2_OIS3N_Msk                            /*!<Output Idle state 3 (OC3N output) */
  4238. #define TIM_CR2_OIS4_Pos          (14U)                                        
  4239. #define TIM_CR2_OIS4_Msk          (0x1UL << TIM_CR2_OIS4_Pos)                   /*!< 0x00004000 */
  4240. #define TIM_CR2_OIS4              TIM_CR2_OIS4_Msk                             /*!<Output Idle state 4 (OC4 output) */
  4241.  
  4242. /*******************  Bit definition for TIM_SMCR register  ******************/
  4243. #define TIM_SMCR_SMS_Pos          (0U)                                        
  4244. #define TIM_SMCR_SMS_Msk          (0x7UL << TIM_SMCR_SMS_Pos)                   /*!< 0x00000007 */
  4245. #define TIM_SMCR_SMS              TIM_SMCR_SMS_Msk                             /*!<SMS[2:0] bits (Slave mode selection) */
  4246. #define TIM_SMCR_SMS_0            (0x1UL << TIM_SMCR_SMS_Pos)                   /*!< 0x00000001 */
  4247. #define TIM_SMCR_SMS_1            (0x2UL << TIM_SMCR_SMS_Pos)                   /*!< 0x00000002 */
  4248. #define TIM_SMCR_SMS_2            (0x4UL << TIM_SMCR_SMS_Pos)                   /*!< 0x00000004 */
  4249.  
  4250. #define TIM_SMCR_OCCS_Pos         (3U)                                        
  4251. #define TIM_SMCR_OCCS_Msk         (0x1UL << TIM_SMCR_OCCS_Pos)                  /*!< 0x00000008 */
  4252. #define TIM_SMCR_OCCS             TIM_SMCR_OCCS_Msk                            /*!< OCREF clear selection */
  4253.  
  4254. #define TIM_SMCR_TS_Pos           (4U)                                        
  4255. #define TIM_SMCR_TS_Msk           (0x7UL << TIM_SMCR_TS_Pos)                    /*!< 0x00000070 */
  4256. #define TIM_SMCR_TS               TIM_SMCR_TS_Msk                              /*!<TS[2:0] bits (Trigger selection) */
  4257. #define TIM_SMCR_TS_0             (0x1UL << TIM_SMCR_TS_Pos)                    /*!< 0x00000010 */
  4258. #define TIM_SMCR_TS_1             (0x2UL << TIM_SMCR_TS_Pos)                    /*!< 0x00000020 */
  4259. #define TIM_SMCR_TS_2             (0x4UL << TIM_SMCR_TS_Pos)                    /*!< 0x00000040 */
  4260.  
  4261. #define TIM_SMCR_MSM_Pos          (7U)                                        
  4262. #define TIM_SMCR_MSM_Msk          (0x1UL << TIM_SMCR_MSM_Pos)                   /*!< 0x00000080 */
  4263. #define TIM_SMCR_MSM              TIM_SMCR_MSM_Msk                             /*!<Master/slave mode */
  4264.  
  4265. #define TIM_SMCR_ETF_Pos          (8U)                                        
  4266. #define TIM_SMCR_ETF_Msk          (0xFUL << TIM_SMCR_ETF_Pos)                   /*!< 0x00000F00 */
  4267. #define TIM_SMCR_ETF              TIM_SMCR_ETF_Msk                             /*!<ETF[3:0] bits (External trigger filter) */
  4268. #define TIM_SMCR_ETF_0            (0x1UL << TIM_SMCR_ETF_Pos)                   /*!< 0x00000100 */
  4269. #define TIM_SMCR_ETF_1            (0x2UL << TIM_SMCR_ETF_Pos)                   /*!< 0x00000200 */
  4270. #define TIM_SMCR_ETF_2            (0x4UL << TIM_SMCR_ETF_Pos)                   /*!< 0x00000400 */
  4271. #define TIM_SMCR_ETF_3            (0x8UL << TIM_SMCR_ETF_Pos)                   /*!< 0x00000800 */
  4272.  
  4273. #define TIM_SMCR_ETPS_Pos         (12U)                                        
  4274. #define TIM_SMCR_ETPS_Msk         (0x3UL << TIM_SMCR_ETPS_Pos)                  /*!< 0x00003000 */
  4275. #define TIM_SMCR_ETPS             TIM_SMCR_ETPS_Msk                            /*!<ETPS[1:0] bits (External trigger prescaler) */
  4276. #define TIM_SMCR_ETPS_0           (0x1UL << TIM_SMCR_ETPS_Pos)                  /*!< 0x00001000 */
  4277. #define TIM_SMCR_ETPS_1           (0x2UL << TIM_SMCR_ETPS_Pos)                  /*!< 0x00002000 */
  4278.  
  4279. #define TIM_SMCR_ECE_Pos          (14U)                                        
  4280. #define TIM_SMCR_ECE_Msk          (0x1UL << TIM_SMCR_ECE_Pos)                   /*!< 0x00004000 */
  4281. #define TIM_SMCR_ECE              TIM_SMCR_ECE_Msk                             /*!<External clock enable */
  4282. #define TIM_SMCR_ETP_Pos          (15U)                                        
  4283. #define TIM_SMCR_ETP_Msk          (0x1UL << TIM_SMCR_ETP_Pos)                   /*!< 0x00008000 */
  4284. #define TIM_SMCR_ETP              TIM_SMCR_ETP_Msk                             /*!<External trigger polarity */
  4285.  
  4286. /*******************  Bit definition for TIM_DIER register  ******************/
  4287. #define TIM_DIER_UIE_Pos          (0U)                                        
  4288. #define TIM_DIER_UIE_Msk          (0x1UL << TIM_DIER_UIE_Pos)                   /*!< 0x00000001 */
  4289. #define TIM_DIER_UIE              TIM_DIER_UIE_Msk                             /*!<Update interrupt enable */
  4290. #define TIM_DIER_CC1IE_Pos        (1U)                                        
  4291. #define TIM_DIER_CC1IE_Msk        (0x1UL << TIM_DIER_CC1IE_Pos)                 /*!< 0x00000002 */
  4292. #define TIM_DIER_CC1IE            TIM_DIER_CC1IE_Msk                           /*!<Capture/Compare 1 interrupt enable */
  4293. #define TIM_DIER_CC2IE_Pos        (2U)                                        
  4294. #define TIM_DIER_CC2IE_Msk        (0x1UL << TIM_DIER_CC2IE_Pos)                 /*!< 0x00000004 */
  4295. #define TIM_DIER_CC2IE            TIM_DIER_CC2IE_Msk                           /*!<Capture/Compare 2 interrupt enable */
  4296. #define TIM_DIER_CC3IE_Pos        (3U)                                        
  4297. #define TIM_DIER_CC3IE_Msk        (0x1UL << TIM_DIER_CC3IE_Pos)                 /*!< 0x00000008 */
  4298. #define TIM_DIER_CC3IE            TIM_DIER_CC3IE_Msk                           /*!<Capture/Compare 3 interrupt enable */
  4299. #define TIM_DIER_CC4IE_Pos        (4U)                                        
  4300. #define TIM_DIER_CC4IE_Msk        (0x1UL << TIM_DIER_CC4IE_Pos)                 /*!< 0x00000010 */
  4301. #define TIM_DIER_CC4IE            TIM_DIER_CC4IE_Msk                           /*!<Capture/Compare 4 interrupt enable */
  4302. #define TIM_DIER_COMIE_Pos        (5U)                                        
  4303. #define TIM_DIER_COMIE_Msk        (0x1UL << TIM_DIER_COMIE_Pos)                 /*!< 0x00000020 */
  4304. #define TIM_DIER_COMIE            TIM_DIER_COMIE_Msk                           /*!<COM interrupt enable */
  4305. #define TIM_DIER_TIE_Pos          (6U)                                        
  4306. #define TIM_DIER_TIE_Msk          (0x1UL << TIM_DIER_TIE_Pos)                   /*!< 0x00000040 */
  4307. #define TIM_DIER_TIE              TIM_DIER_TIE_Msk                             /*!<Trigger interrupt enable */
  4308. #define TIM_DIER_BIE_Pos          (7U)                                        
  4309. #define TIM_DIER_BIE_Msk          (0x1UL << TIM_DIER_BIE_Pos)                   /*!< 0x00000080 */
  4310. #define TIM_DIER_BIE              TIM_DIER_BIE_Msk                             /*!<Break interrupt enable */
  4311. #define TIM_DIER_UDE_Pos          (8U)                                        
  4312. #define TIM_DIER_UDE_Msk          (0x1UL << TIM_DIER_UDE_Pos)                   /*!< 0x00000100 */
  4313. #define TIM_DIER_UDE              TIM_DIER_UDE_Msk                             /*!<Update DMA request enable */
  4314. #define TIM_DIER_CC1DE_Pos        (9U)                                        
  4315. #define TIM_DIER_CC1DE_Msk        (0x1UL << TIM_DIER_CC1DE_Pos)                 /*!< 0x00000200 */
  4316. #define TIM_DIER_CC1DE            TIM_DIER_CC1DE_Msk                           /*!<Capture/Compare 1 DMA request enable */
  4317. #define TIM_DIER_CC2DE_Pos        (10U)                                        
  4318. #define TIM_DIER_CC2DE_Msk        (0x1UL << TIM_DIER_CC2DE_Pos)                 /*!< 0x00000400 */
  4319. #define TIM_DIER_CC2DE            TIM_DIER_CC2DE_Msk                           /*!<Capture/Compare 2 DMA request enable */
  4320. #define TIM_DIER_CC3DE_Pos        (11U)                                        
  4321. #define TIM_DIER_CC3DE_Msk        (0x1UL << TIM_DIER_CC3DE_Pos)                 /*!< 0x00000800 */
  4322. #define TIM_DIER_CC3DE            TIM_DIER_CC3DE_Msk                           /*!<Capture/Compare 3 DMA request enable */
  4323. #define TIM_DIER_CC4DE_Pos        (12U)                                        
  4324. #define TIM_DIER_CC4DE_Msk        (0x1UL << TIM_DIER_CC4DE_Pos)                 /*!< 0x00001000 */
  4325. #define TIM_DIER_CC4DE            TIM_DIER_CC4DE_Msk                           /*!<Capture/Compare 4 DMA request enable */
  4326. #define TIM_DIER_COMDE_Pos        (13U)                                        
  4327. #define TIM_DIER_COMDE_Msk        (0x1UL << TIM_DIER_COMDE_Pos)                 /*!< 0x00002000 */
  4328. #define TIM_DIER_COMDE            TIM_DIER_COMDE_Msk                           /*!<COM DMA request enable */
  4329. #define TIM_DIER_TDE_Pos          (14U)                                        
  4330. #define TIM_DIER_TDE_Msk          (0x1UL << TIM_DIER_TDE_Pos)                   /*!< 0x00004000 */
  4331. #define TIM_DIER_TDE              TIM_DIER_TDE_Msk                             /*!<Trigger DMA request enable */
  4332.  
  4333. /********************  Bit definition for TIM_SR register  *******************/
  4334. #define TIM_SR_UIF_Pos            (0U)                                        
  4335. #define TIM_SR_UIF_Msk            (0x1UL << TIM_SR_UIF_Pos)                     /*!< 0x00000001 */
  4336. #define TIM_SR_UIF                TIM_SR_UIF_Msk                               /*!<Update interrupt Flag */
  4337. #define TIM_SR_CC1IF_Pos          (1U)                                        
  4338. #define TIM_SR_CC1IF_Msk          (0x1UL << TIM_SR_CC1IF_Pos)                   /*!< 0x00000002 */
  4339. #define TIM_SR_CC1IF              TIM_SR_CC1IF_Msk                             /*!<Capture/Compare 1 interrupt Flag */
  4340. #define TIM_SR_CC2IF_Pos          (2U)                                        
  4341. #define TIM_SR_CC2IF_Msk          (0x1UL << TIM_SR_CC2IF_Pos)                   /*!< 0x00000004 */
  4342. #define TIM_SR_CC2IF              TIM_SR_CC2IF_Msk                             /*!<Capture/Compare 2 interrupt Flag */
  4343. #define TIM_SR_CC3IF_Pos          (3U)                                        
  4344. #define TIM_SR_CC3IF_Msk          (0x1UL << TIM_SR_CC3IF_Pos)                   /*!< 0x00000008 */
  4345. #define TIM_SR_CC3IF              TIM_SR_CC3IF_Msk                             /*!<Capture/Compare 3 interrupt Flag */
  4346. #define TIM_SR_CC4IF_Pos          (4U)                                        
  4347. #define TIM_SR_CC4IF_Msk          (0x1UL << TIM_SR_CC4IF_Pos)                   /*!< 0x00000010 */
  4348. #define TIM_SR_CC4IF              TIM_SR_CC4IF_Msk                             /*!<Capture/Compare 4 interrupt Flag */
  4349. #define TIM_SR_COMIF_Pos          (5U)                                        
  4350. #define TIM_SR_COMIF_Msk          (0x1UL << TIM_SR_COMIF_Pos)                   /*!< 0x00000020 */
  4351. #define TIM_SR_COMIF              TIM_SR_COMIF_Msk                             /*!<COM interrupt Flag */
  4352. #define TIM_SR_TIF_Pos            (6U)                                        
  4353. #define TIM_SR_TIF_Msk            (0x1UL << TIM_SR_TIF_Pos)                     /*!< 0x00000040 */
  4354. #define TIM_SR_TIF                TIM_SR_TIF_Msk                               /*!<Trigger interrupt Flag */
  4355. #define TIM_SR_BIF_Pos            (7U)                                        
  4356. #define TIM_SR_BIF_Msk            (0x1UL << TIM_SR_BIF_Pos)                     /*!< 0x00000080 */
  4357. #define TIM_SR_BIF                TIM_SR_BIF_Msk                               /*!<Break interrupt Flag */
  4358. #define TIM_SR_CC1OF_Pos          (9U)                                        
  4359. #define TIM_SR_CC1OF_Msk          (0x1UL << TIM_SR_CC1OF_Pos)                   /*!< 0x00000200 */
  4360. #define TIM_SR_CC1OF              TIM_SR_CC1OF_Msk                             /*!<Capture/Compare 1 Overcapture Flag */
  4361. #define TIM_SR_CC2OF_Pos          (10U)                                        
  4362. #define TIM_SR_CC2OF_Msk          (0x1UL << TIM_SR_CC2OF_Pos)                   /*!< 0x00000400 */
  4363. #define TIM_SR_CC2OF              TIM_SR_CC2OF_Msk                             /*!<Capture/Compare 2 Overcapture Flag */
  4364. #define TIM_SR_CC3OF_Pos          (11U)                                        
  4365. #define TIM_SR_CC3OF_Msk          (0x1UL << TIM_SR_CC3OF_Pos)                   /*!< 0x00000800 */
  4366. #define TIM_SR_CC3OF              TIM_SR_CC3OF_Msk                             /*!<Capture/Compare 3 Overcapture Flag */
  4367. #define TIM_SR_CC4OF_Pos          (12U)                                        
  4368. #define TIM_SR_CC4OF_Msk          (0x1UL << TIM_SR_CC4OF_Pos)                   /*!< 0x00001000 */
  4369. #define TIM_SR_CC4OF              TIM_SR_CC4OF_Msk                             /*!<Capture/Compare 4 Overcapture Flag */
  4370.  
  4371. /*******************  Bit definition for TIM_EGR register  *******************/
  4372. #define TIM_EGR_UG_Pos            (0U)                                        
  4373. #define TIM_EGR_UG_Msk            (0x1UL << TIM_EGR_UG_Pos)                     /*!< 0x00000001 */
  4374. #define TIM_EGR_UG                TIM_EGR_UG_Msk                               /*!<Update Generation */
  4375. #define TIM_EGR_CC1G_Pos          (1U)                                        
  4376. #define TIM_EGR_CC1G_Msk          (0x1UL << TIM_EGR_CC1G_Pos)                   /*!< 0x00000002 */
  4377. #define TIM_EGR_CC1G              TIM_EGR_CC1G_Msk                             /*!<Capture/Compare 1 Generation */
  4378. #define TIM_EGR_CC2G_Pos          (2U)                                        
  4379. #define TIM_EGR_CC2G_Msk          (0x1UL << TIM_EGR_CC2G_Pos)                   /*!< 0x00000004 */
  4380. #define TIM_EGR_CC2G              TIM_EGR_CC2G_Msk                             /*!<Capture/Compare 2 Generation */
  4381. #define TIM_EGR_CC3G_Pos          (3U)                                        
  4382. #define TIM_EGR_CC3G_Msk          (0x1UL << TIM_EGR_CC3G_Pos)                   /*!< 0x00000008 */
  4383. #define TIM_EGR_CC3G              TIM_EGR_CC3G_Msk                             /*!<Capture/Compare 3 Generation */
  4384. #define TIM_EGR_CC4G_Pos          (4U)                                        
  4385. #define TIM_EGR_CC4G_Msk          (0x1UL << TIM_EGR_CC4G_Pos)                   /*!< 0x00000010 */
  4386. #define TIM_EGR_CC4G              TIM_EGR_CC4G_Msk                             /*!<Capture/Compare 4 Generation */
  4387. #define TIM_EGR_COMG_Pos          (5U)                                        
  4388. #define TIM_EGR_COMG_Msk          (0x1UL << TIM_EGR_COMG_Pos)                   /*!< 0x00000020 */
  4389. #define TIM_EGR_COMG              TIM_EGR_COMG_Msk                             /*!<Capture/Compare Control Update Generation */
  4390. #define TIM_EGR_TG_Pos            (6U)                                        
  4391. #define TIM_EGR_TG_Msk            (0x1UL << TIM_EGR_TG_Pos)                     /*!< 0x00000040 */
  4392. #define TIM_EGR_TG                TIM_EGR_TG_Msk                               /*!<Trigger Generation */
  4393. #define TIM_EGR_BG_Pos            (7U)                                        
  4394. #define TIM_EGR_BG_Msk            (0x1UL << TIM_EGR_BG_Pos)                     /*!< 0x00000080 */
  4395. #define TIM_EGR_BG                TIM_EGR_BG_Msk                               /*!<Break Generation */
  4396.  
  4397. /******************  Bit definition for TIM_CCMR1 register  ******************/
  4398. #define TIM_CCMR1_CC1S_Pos        (0U)                                        
  4399. #define TIM_CCMR1_CC1S_Msk        (0x3UL << TIM_CCMR1_CC1S_Pos)                 /*!< 0x00000003 */
  4400. #define TIM_CCMR1_CC1S            TIM_CCMR1_CC1S_Msk                           /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  4401. #define TIM_CCMR1_CC1S_0          (0x1UL << TIM_CCMR1_CC1S_Pos)                 /*!< 0x00000001 */
  4402. #define TIM_CCMR1_CC1S_1          (0x2UL << TIM_CCMR1_CC1S_Pos)                 /*!< 0x00000002 */
  4403.  
  4404. #define TIM_CCMR1_OC1FE_Pos       (2U)                                        
  4405. #define TIM_CCMR1_OC1FE_Msk       (0x1UL << TIM_CCMR1_OC1FE_Pos)                /*!< 0x00000004 */
  4406. #define TIM_CCMR1_OC1FE           TIM_CCMR1_OC1FE_Msk                          /*!<Output Compare 1 Fast enable */
  4407. #define TIM_CCMR1_OC1PE_Pos       (3U)                                        
  4408. #define TIM_CCMR1_OC1PE_Msk       (0x1UL << TIM_CCMR1_OC1PE_Pos)                /*!< 0x00000008 */
  4409. #define TIM_CCMR1_OC1PE           TIM_CCMR1_OC1PE_Msk                          /*!<Output Compare 1 Preload enable */
  4410.  
  4411. #define TIM_CCMR1_OC1M_Pos        (4U)                                        
  4412. #define TIM_CCMR1_OC1M_Msk        (0x7UL << TIM_CCMR1_OC1M_Pos)                 /*!< 0x00000070 */
  4413. #define TIM_CCMR1_OC1M            TIM_CCMR1_OC1M_Msk                           /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  4414. #define TIM_CCMR1_OC1M_0          (0x1UL << TIM_CCMR1_OC1M_Pos)                 /*!< 0x00000010 */
  4415. #define TIM_CCMR1_OC1M_1          (0x2UL << TIM_CCMR1_OC1M_Pos)                 /*!< 0x00000020 */
  4416. #define TIM_CCMR1_OC1M_2          (0x4UL << TIM_CCMR1_OC1M_Pos)                 /*!< 0x00000040 */
  4417.  
  4418. #define TIM_CCMR1_OC1CE_Pos       (7U)                                        
  4419. #define TIM_CCMR1_OC1CE_Msk       (0x1UL << TIM_CCMR1_OC1CE_Pos)                /*!< 0x00000080 */
  4420. #define TIM_CCMR1_OC1CE           TIM_CCMR1_OC1CE_Msk                          /*!<Output Compare 1Clear Enable */
  4421.  
  4422. #define TIM_CCMR1_CC2S_Pos        (8U)                                        
  4423. #define TIM_CCMR1_CC2S_Msk        (0x3UL << TIM_CCMR1_CC2S_Pos)                 /*!< 0x00000300 */
  4424. #define TIM_CCMR1_CC2S            TIM_CCMR1_CC2S_Msk                           /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  4425. #define TIM_CCMR1_CC2S_0          (0x1UL << TIM_CCMR1_CC2S_Pos)                 /*!< 0x00000100 */
  4426. #define TIM_CCMR1_CC2S_1          (0x2UL << TIM_CCMR1_CC2S_Pos)                 /*!< 0x00000200 */
  4427.  
  4428. #define TIM_CCMR1_OC2FE_Pos       (10U)                                        
  4429. #define TIM_CCMR1_OC2FE_Msk       (0x1UL << TIM_CCMR1_OC2FE_Pos)                /*!< 0x00000400 */
  4430. #define TIM_CCMR1_OC2FE           TIM_CCMR1_OC2FE_Msk                          /*!<Output Compare 2 Fast enable */
  4431. #define TIM_CCMR1_OC2PE_Pos       (11U)                                        
  4432. #define TIM_CCMR1_OC2PE_Msk       (0x1UL << TIM_CCMR1_OC2PE_Pos)                /*!< 0x00000800 */
  4433. #define TIM_CCMR1_OC2PE           TIM_CCMR1_OC2PE_Msk                          /*!<Output Compare 2 Preload enable */
  4434.  
  4435. #define TIM_CCMR1_OC2M_Pos        (12U)                                        
  4436. #define TIM_CCMR1_OC2M_Msk        (0x7UL << TIM_CCMR1_OC2M_Pos)                 /*!< 0x00007000 */
  4437. #define TIM_CCMR1_OC2M            TIM_CCMR1_OC2M_Msk                           /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  4438. #define TIM_CCMR1_OC2M_0          (0x1UL << TIM_CCMR1_OC2M_Pos)                 /*!< 0x00001000 */
  4439. #define TIM_CCMR1_OC2M_1          (0x2UL << TIM_CCMR1_OC2M_Pos)                 /*!< 0x00002000 */
  4440. #define TIM_CCMR1_OC2M_2          (0x4UL << TIM_CCMR1_OC2M_Pos)                 /*!< 0x00004000 */
  4441.  
  4442. #define TIM_CCMR1_OC2CE_Pos       (15U)                                        
  4443. #define TIM_CCMR1_OC2CE_Msk       (0x1UL << TIM_CCMR1_OC2CE_Pos)                /*!< 0x00008000 */
  4444. #define TIM_CCMR1_OC2CE           TIM_CCMR1_OC2CE_Msk                          /*!<Output Compare 2 Clear Enable */
  4445.  
  4446. /*---------------------------------------------------------------------------*/
  4447.  
  4448. #define TIM_CCMR1_IC1PSC_Pos      (2U)                                        
  4449. #define TIM_CCMR1_IC1PSC_Msk      (0x3UL << TIM_CCMR1_IC1PSC_Pos)               /*!< 0x0000000C */
  4450. #define TIM_CCMR1_IC1PSC          TIM_CCMR1_IC1PSC_Msk                         /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  4451. #define TIM_CCMR1_IC1PSC_0        (0x1UL << TIM_CCMR1_IC1PSC_Pos)               /*!< 0x00000004 */
  4452. #define TIM_CCMR1_IC1PSC_1        (0x2UL << TIM_CCMR1_IC1PSC_Pos)               /*!< 0x00000008 */
  4453.  
  4454. #define TIM_CCMR1_IC1F_Pos        (4U)                                        
  4455. #define TIM_CCMR1_IC1F_Msk        (0xFUL << TIM_CCMR1_IC1F_Pos)                 /*!< 0x000000F0 */
  4456. #define TIM_CCMR1_IC1F            TIM_CCMR1_IC1F_Msk                           /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  4457. #define TIM_CCMR1_IC1F_0          (0x1UL << TIM_CCMR1_IC1F_Pos)                 /*!< 0x00000010 */
  4458. #define TIM_CCMR1_IC1F_1          (0x2UL << TIM_CCMR1_IC1F_Pos)                 /*!< 0x00000020 */
  4459. #define TIM_CCMR1_IC1F_2          (0x4UL << TIM_CCMR1_IC1F_Pos)                 /*!< 0x00000040 */
  4460. #define TIM_CCMR1_IC1F_3          (0x8UL << TIM_CCMR1_IC1F_Pos)                 /*!< 0x00000080 */
  4461.  
  4462. #define TIM_CCMR1_IC2PSC_Pos      (10U)                                        
  4463. #define TIM_CCMR1_IC2PSC_Msk      (0x3UL << TIM_CCMR1_IC2PSC_Pos)               /*!< 0x00000C00 */
  4464. #define TIM_CCMR1_IC2PSC          TIM_CCMR1_IC2PSC_Msk                         /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  4465. #define TIM_CCMR1_IC2PSC_0        (0x1UL << TIM_CCMR1_IC2PSC_Pos)               /*!< 0x00000400 */
  4466. #define TIM_CCMR1_IC2PSC_1        (0x2UL << TIM_CCMR1_IC2PSC_Pos)               /*!< 0x00000800 */
  4467.  
  4468. #define TIM_CCMR1_IC2F_Pos        (12U)                                        
  4469. #define TIM_CCMR1_IC2F_Msk        (0xFUL << TIM_CCMR1_IC2F_Pos)                 /*!< 0x0000F000 */
  4470. #define TIM_CCMR1_IC2F            TIM_CCMR1_IC2F_Msk                           /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  4471. #define TIM_CCMR1_IC2F_0          (0x1UL << TIM_CCMR1_IC2F_Pos)                 /*!< 0x00001000 */
  4472. #define TIM_CCMR1_IC2F_1          (0x2UL << TIM_CCMR1_IC2F_Pos)                 /*!< 0x00002000 */
  4473. #define TIM_CCMR1_IC2F_2          (0x4UL << TIM_CCMR1_IC2F_Pos)                 /*!< 0x00004000 */
  4474. #define TIM_CCMR1_IC2F_3          (0x8UL << TIM_CCMR1_IC2F_Pos)                 /*!< 0x00008000 */
  4475.  
  4476. /******************  Bit definition for TIM_CCMR2 register  ******************/
  4477. #define TIM_CCMR2_CC3S_Pos        (0U)                                        
  4478. #define TIM_CCMR2_CC3S_Msk        (0x3UL << TIM_CCMR2_CC3S_Pos)                 /*!< 0x00000003 */
  4479. #define TIM_CCMR2_CC3S            TIM_CCMR2_CC3S_Msk                           /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  4480. #define TIM_CCMR2_CC3S_0          (0x1UL << TIM_CCMR2_CC3S_Pos)                 /*!< 0x00000001 */
  4481. #define TIM_CCMR2_CC3S_1          (0x2UL << TIM_CCMR2_CC3S_Pos)                 /*!< 0x00000002 */
  4482.  
  4483. #define TIM_CCMR2_OC3FE_Pos       (2U)                                        
  4484. #define TIM_CCMR2_OC3FE_Msk       (0x1UL << TIM_CCMR2_OC3FE_Pos)                /*!< 0x00000004 */
  4485. #define TIM_CCMR2_OC3FE           TIM_CCMR2_OC3FE_Msk                          /*!<Output Compare 3 Fast enable */
  4486. #define TIM_CCMR2_OC3PE_Pos       (3U)                                        
  4487. #define TIM_CCMR2_OC3PE_Msk       (0x1UL << TIM_CCMR2_OC3PE_Pos)                /*!< 0x00000008 */
  4488. #define TIM_CCMR2_OC3PE           TIM_CCMR2_OC3PE_Msk                          /*!<Output Compare 3 Preload enable */
  4489.  
  4490. #define TIM_CCMR2_OC3M_Pos        (4U)                                        
  4491. #define TIM_CCMR2_OC3M_Msk        (0x7UL << TIM_CCMR2_OC3M_Pos)                 /*!< 0x00000070 */
  4492. #define TIM_CCMR2_OC3M            TIM_CCMR2_OC3M_Msk                           /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  4493. #define TIM_CCMR2_OC3M_0          (0x1UL << TIM_CCMR2_OC3M_Pos)                 /*!< 0x00000010 */
  4494. #define TIM_CCMR2_OC3M_1          (0x2UL << TIM_CCMR2_OC3M_Pos)                 /*!< 0x00000020 */
  4495. #define TIM_CCMR2_OC3M_2          (0x4UL << TIM_CCMR2_OC3M_Pos)                 /*!< 0x00000040 */
  4496.  
  4497. #define TIM_CCMR2_OC3CE_Pos       (7U)                                        
  4498. #define TIM_CCMR2_OC3CE_Msk       (0x1UL << TIM_CCMR2_OC3CE_Pos)                /*!< 0x00000080 */
  4499. #define TIM_CCMR2_OC3CE           TIM_CCMR2_OC3CE_Msk                          /*!<Output Compare 3 Clear Enable */
  4500.  
  4501. #define TIM_CCMR2_CC4S_Pos        (8U)                                        
  4502. #define TIM_CCMR2_CC4S_Msk        (0x3UL << TIM_CCMR2_CC4S_Pos)                 /*!< 0x00000300 */
  4503. #define TIM_CCMR2_CC4S            TIM_CCMR2_CC4S_Msk                           /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  4504. #define TIM_CCMR2_CC4S_0          (0x1UL << TIM_CCMR2_CC4S_Pos)                 /*!< 0x00000100 */
  4505. #define TIM_CCMR2_CC4S_1          (0x2UL << TIM_CCMR2_CC4S_Pos)                 /*!< 0x00000200 */
  4506.  
  4507. #define TIM_CCMR2_OC4FE_Pos       (10U)                                        
  4508. #define TIM_CCMR2_OC4FE_Msk       (0x1UL << TIM_CCMR2_OC4FE_Pos)                /*!< 0x00000400 */
  4509. #define TIM_CCMR2_OC4FE           TIM_CCMR2_OC4FE_Msk                          /*!<Output Compare 4 Fast enable */
  4510. #define TIM_CCMR2_OC4PE_Pos       (11U)                                        
  4511. #define TIM_CCMR2_OC4PE_Msk       (0x1UL << TIM_CCMR2_OC4PE_Pos)                /*!< 0x00000800 */
  4512. #define TIM_CCMR2_OC4PE           TIM_CCMR2_OC4PE_Msk                          /*!<Output Compare 4 Preload enable */
  4513.  
  4514. #define TIM_CCMR2_OC4M_Pos        (12U)                                        
  4515. #define TIM_CCMR2_OC4M_Msk        (0x7UL << TIM_CCMR2_OC4M_Pos)                 /*!< 0x00007000 */
  4516. #define TIM_CCMR2_OC4M            TIM_CCMR2_OC4M_Msk                           /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  4517. #define TIM_CCMR2_OC4M_0          (0x1UL << TIM_CCMR2_OC4M_Pos)                 /*!< 0x00001000 */
  4518. #define TIM_CCMR2_OC4M_1          (0x2UL << TIM_CCMR2_OC4M_Pos)                 /*!< 0x00002000 */
  4519. #define TIM_CCMR2_OC4M_2          (0x4UL << TIM_CCMR2_OC4M_Pos)                 /*!< 0x00004000 */
  4520.  
  4521. #define TIM_CCMR2_OC4CE_Pos       (15U)                                        
  4522. #define TIM_CCMR2_OC4CE_Msk       (0x1UL << TIM_CCMR2_OC4CE_Pos)                /*!< 0x00008000 */
  4523. #define TIM_CCMR2_OC4CE           TIM_CCMR2_OC4CE_Msk                          /*!<Output Compare 4 Clear Enable */
  4524.  
  4525. /*---------------------------------------------------------------------------*/
  4526.  
  4527. #define TIM_CCMR2_IC3PSC_Pos      (2U)                                        
  4528. #define TIM_CCMR2_IC3PSC_Msk      (0x3UL << TIM_CCMR2_IC3PSC_Pos)               /*!< 0x0000000C */
  4529. #define TIM_CCMR2_IC3PSC          TIM_CCMR2_IC3PSC_Msk                         /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  4530. #define TIM_CCMR2_IC3PSC_0        (0x1UL << TIM_CCMR2_IC3PSC_Pos)               /*!< 0x00000004 */
  4531. #define TIM_CCMR2_IC3PSC_1        (0x2UL << TIM_CCMR2_IC3PSC_Pos)               /*!< 0x00000008 */
  4532.  
  4533. #define TIM_CCMR2_IC3F_Pos        (4U)                                        
  4534. #define TIM_CCMR2_IC3F_Msk        (0xFUL << TIM_CCMR2_IC3F_Pos)                 /*!< 0x000000F0 */
  4535. #define TIM_CCMR2_IC3F            TIM_CCMR2_IC3F_Msk                           /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  4536. #define TIM_CCMR2_IC3F_0          (0x1UL << TIM_CCMR2_IC3F_Pos)                 /*!< 0x00000010 */
  4537. #define TIM_CCMR2_IC3F_1          (0x2UL << TIM_CCMR2_IC3F_Pos)                 /*!< 0x00000020 */
  4538. #define TIM_CCMR2_IC3F_2          (0x4UL << TIM_CCMR2_IC3F_Pos)                 /*!< 0x00000040 */
  4539. #define TIM_CCMR2_IC3F_3          (0x8UL << TIM_CCMR2_IC3F_Pos)                 /*!< 0x00000080 */
  4540.  
  4541. #define TIM_CCMR2_IC4PSC_Pos      (10U)                                        
  4542. #define TIM_CCMR2_IC4PSC_Msk      (0x3UL << TIM_CCMR2_IC4PSC_Pos)               /*!< 0x00000C00 */
  4543. #define TIM_CCMR2_IC4PSC          TIM_CCMR2_IC4PSC_Msk                         /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  4544. #define TIM_CCMR2_IC4PSC_0        (0x1UL << TIM_CCMR2_IC4PSC_Pos)               /*!< 0x00000400 */
  4545. #define TIM_CCMR2_IC4PSC_1        (0x2UL << TIM_CCMR2_IC4PSC_Pos)               /*!< 0x00000800 */
  4546.  
  4547. #define TIM_CCMR2_IC4F_Pos        (12U)                                        
  4548. #define TIM_CCMR2_IC4F_Msk        (0xFUL << TIM_CCMR2_IC4F_Pos)                 /*!< 0x0000F000 */
  4549. #define TIM_CCMR2_IC4F            TIM_CCMR2_IC4F_Msk                           /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  4550. #define TIM_CCMR2_IC4F_0          (0x1UL << TIM_CCMR2_IC4F_Pos)                 /*!< 0x00001000 */
  4551. #define TIM_CCMR2_IC4F_1          (0x2UL << TIM_CCMR2_IC4F_Pos)                 /*!< 0x00002000 */
  4552. #define TIM_CCMR2_IC4F_2          (0x4UL << TIM_CCMR2_IC4F_Pos)                 /*!< 0x00004000 */
  4553. #define TIM_CCMR2_IC4F_3          (0x8UL << TIM_CCMR2_IC4F_Pos)                 /*!< 0x00008000 */
  4554.  
  4555. /*******************  Bit definition for TIM_CCER register  ******************/
  4556. #define TIM_CCER_CC1E_Pos         (0U)                                        
  4557. #define TIM_CCER_CC1E_Msk         (0x1UL << TIM_CCER_CC1E_Pos)                  /*!< 0x00000001 */
  4558. #define TIM_CCER_CC1E             TIM_CCER_CC1E_Msk                            /*!<Capture/Compare 1 output enable */
  4559. #define TIM_CCER_CC1P_Pos         (1U)                                        
  4560. #define TIM_CCER_CC1P_Msk         (0x1UL << TIM_CCER_CC1P_Pos)                  /*!< 0x00000002 */
  4561. #define TIM_CCER_CC1P             TIM_CCER_CC1P_Msk                            /*!<Capture/Compare 1 output Polarity */
  4562. #define TIM_CCER_CC1NE_Pos        (2U)                                        
  4563. #define TIM_CCER_CC1NE_Msk        (0x1UL << TIM_CCER_CC1NE_Pos)                 /*!< 0x00000004 */
  4564. #define TIM_CCER_CC1NE            TIM_CCER_CC1NE_Msk                           /*!<Capture/Compare 1 Complementary output enable */
  4565. #define TIM_CCER_CC1NP_Pos        (3U)                                        
  4566. #define TIM_CCER_CC1NP_Msk        (0x1UL << TIM_CCER_CC1NP_Pos)                 /*!< 0x00000008 */
  4567. #define TIM_CCER_CC1NP            TIM_CCER_CC1NP_Msk                           /*!<Capture/Compare 1 Complementary output Polarity */
  4568. #define TIM_CCER_CC2E_Pos         (4U)                                        
  4569. #define TIM_CCER_CC2E_Msk         (0x1UL << TIM_CCER_CC2E_Pos)                  /*!< 0x00000010 */
  4570. #define TIM_CCER_CC2E             TIM_CCER_CC2E_Msk                            /*!<Capture/Compare 2 output enable */
  4571. #define TIM_CCER_CC2P_Pos         (5U)                                        
  4572. #define TIM_CCER_CC2P_Msk         (0x1UL << TIM_CCER_CC2P_Pos)                  /*!< 0x00000020 */
  4573. #define TIM_CCER_CC2P             TIM_CCER_CC2P_Msk                            /*!<Capture/Compare 2 output Polarity */
  4574. #define TIM_CCER_CC2NE_Pos        (6U)                                        
  4575. #define TIM_CCER_CC2NE_Msk        (0x1UL << TIM_CCER_CC2NE_Pos)                 /*!< 0x00000040 */
  4576. #define TIM_CCER_CC2NE            TIM_CCER_CC2NE_Msk                           /*!<Capture/Compare 2 Complementary output enable */
  4577. #define TIM_CCER_CC2NP_Pos        (7U)                                        
  4578. #define TIM_CCER_CC2NP_Msk        (0x1UL << TIM_CCER_CC2NP_Pos)                 /*!< 0x00000080 */
  4579. #define TIM_CCER_CC2NP            TIM_CCER_CC2NP_Msk                           /*!<Capture/Compare 2 Complementary output Polarity */
  4580. #define TIM_CCER_CC3E_Pos         (8U)                                        
  4581. #define TIM_CCER_CC3E_Msk         (0x1UL << TIM_CCER_CC3E_Pos)                  /*!< 0x00000100 */
  4582. #define TIM_CCER_CC3E             TIM_CCER_CC3E_Msk                            /*!<Capture/Compare 3 output enable */
  4583. #define TIM_CCER_CC3P_Pos         (9U)                                        
  4584. #define TIM_CCER_CC3P_Msk         (0x1UL << TIM_CCER_CC3P_Pos)                  /*!< 0x00000200 */
  4585. #define TIM_CCER_CC3P             TIM_CCER_CC3P_Msk                            /*!<Capture/Compare 3 output Polarity */
  4586. #define TIM_CCER_CC3NE_Pos        (10U)                                        
  4587. #define TIM_CCER_CC3NE_Msk        (0x1UL << TIM_CCER_CC3NE_Pos)                 /*!< 0x00000400 */
  4588. #define TIM_CCER_CC3NE            TIM_CCER_CC3NE_Msk                           /*!<Capture/Compare 3 Complementary output enable */
  4589. #define TIM_CCER_CC3NP_Pos        (11U)                                        
  4590. #define TIM_CCER_CC3NP_Msk        (0x1UL << TIM_CCER_CC3NP_Pos)                 /*!< 0x00000800 */
  4591. #define TIM_CCER_CC3NP            TIM_CCER_CC3NP_Msk                           /*!<Capture/Compare 3 Complementary output Polarity */
  4592. #define TIM_CCER_CC4E_Pos         (12U)                                        
  4593. #define TIM_CCER_CC4E_Msk         (0x1UL << TIM_CCER_CC4E_Pos)                  /*!< 0x00001000 */
  4594. #define TIM_CCER_CC4E             TIM_CCER_CC4E_Msk                            /*!<Capture/Compare 4 output enable */
  4595. #define TIM_CCER_CC4P_Pos         (13U)                                        
  4596. #define TIM_CCER_CC4P_Msk         (0x1UL << TIM_CCER_CC4P_Pos)                  /*!< 0x00002000 */
  4597. #define TIM_CCER_CC4P             TIM_CCER_CC4P_Msk                            /*!<Capture/Compare 4 output Polarity */
  4598. #define TIM_CCER_CC4NP_Pos        (15U)                                        
  4599. #define TIM_CCER_CC4NP_Msk        (0x1UL << TIM_CCER_CC4NP_Pos)                 /*!< 0x00008000 */
  4600. #define TIM_CCER_CC4NP            TIM_CCER_CC4NP_Msk                           /*!<Capture/Compare 4 Complementary output Polarity */
  4601.  
  4602. /*******************  Bit definition for TIM_CNT register  *******************/
  4603. #define TIM_CNT_CNT_Pos           (0U)                                        
  4604. #define TIM_CNT_CNT_Msk           (0xFFFFFFFFUL << TIM_CNT_CNT_Pos)             /*!< 0xFFFFFFFF */
  4605. #define TIM_CNT_CNT               TIM_CNT_CNT_Msk                              /*!<Counter Value */
  4606.  
  4607. /*******************  Bit definition for TIM_PSC register  *******************/
  4608. #define TIM_PSC_PSC_Pos           (0U)                                        
  4609. #define TIM_PSC_PSC_Msk           (0xFFFFUL << TIM_PSC_PSC_Pos)                 /*!< 0x0000FFFF */
  4610. #define TIM_PSC_PSC               TIM_PSC_PSC_Msk                              /*!<Prescaler Value */
  4611.  
  4612. /*******************  Bit definition for TIM_ARR register  *******************/
  4613. #define TIM_ARR_ARR_Pos           (0U)                                        
  4614. #define TIM_ARR_ARR_Msk           (0xFFFFFFFFUL << TIM_ARR_ARR_Pos)             /*!< 0xFFFFFFFF */
  4615. #define TIM_ARR_ARR               TIM_ARR_ARR_Msk                              /*!<actual auto-reload Value */
  4616.  
  4617. /*******************  Bit definition for TIM_RCR register  *******************/
  4618. #define TIM_RCR_REP_Pos           (0U)                                        
  4619. #define TIM_RCR_REP_Msk           (0xFFUL << TIM_RCR_REP_Pos)                   /*!< 0x000000FF */
  4620. #define TIM_RCR_REP               TIM_RCR_REP_Msk                              /*!<Repetition Counter Value */
  4621.  
  4622. /*******************  Bit definition for TIM_CCR1 register  ******************/
  4623. #define TIM_CCR1_CCR1_Pos         (0U)                                        
  4624. #define TIM_CCR1_CCR1_Msk         (0xFFFFUL << TIM_CCR1_CCR1_Pos)               /*!< 0x0000FFFF */
  4625. #define TIM_CCR1_CCR1             TIM_CCR1_CCR1_Msk                            /*!<Capture/Compare 1 Value */
  4626.  
  4627. /*******************  Bit definition for TIM_CCR2 register  ******************/
  4628. #define TIM_CCR2_CCR2_Pos         (0U)                                        
  4629. #define TIM_CCR2_CCR2_Msk         (0xFFFFUL << TIM_CCR2_CCR2_Pos)               /*!< 0x0000FFFF */
  4630. #define TIM_CCR2_CCR2             TIM_CCR2_CCR2_Msk                            /*!<Capture/Compare 2 Value */
  4631.  
  4632. /*******************  Bit definition for TIM_CCR3 register  ******************/
  4633. #define TIM_CCR3_CCR3_Pos         (0U)                                        
  4634. #define TIM_CCR3_CCR3_Msk         (0xFFFFUL << TIM_CCR3_CCR3_Pos)               /*!< 0x0000FFFF */
  4635. #define TIM_CCR3_CCR3             TIM_CCR3_CCR3_Msk                            /*!<Capture/Compare 3 Value */
  4636.  
  4637. /*******************  Bit definition for TIM_CCR4 register  ******************/
  4638. #define TIM_CCR4_CCR4_Pos         (0U)                                        
  4639. #define TIM_CCR4_CCR4_Msk         (0xFFFFUL << TIM_CCR4_CCR4_Pos)               /*!< 0x0000FFFF */
  4640. #define TIM_CCR4_CCR4             TIM_CCR4_CCR4_Msk                            /*!<Capture/Compare 4 Value */
  4641.  
  4642. /*******************  Bit definition for TIM_BDTR register  ******************/
  4643. #define TIM_BDTR_DTG_Pos          (0U)                                        
  4644. #define TIM_BDTR_DTG_Msk          (0xFFUL << TIM_BDTR_DTG_Pos)                  /*!< 0x000000FF */
  4645. #define TIM_BDTR_DTG              TIM_BDTR_DTG_Msk                             /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  4646. #define TIM_BDTR_DTG_0            (0x01UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000001 */
  4647. #define TIM_BDTR_DTG_1            (0x02UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000002 */
  4648. #define TIM_BDTR_DTG_2            (0x04UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000004 */
  4649. #define TIM_BDTR_DTG_3            (0x08UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000008 */
  4650. #define TIM_BDTR_DTG_4            (0x10UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000010 */
  4651. #define TIM_BDTR_DTG_5            (0x20UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000020 */
  4652. #define TIM_BDTR_DTG_6            (0x40UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000040 */
  4653. #define TIM_BDTR_DTG_7            (0x80UL << TIM_BDTR_DTG_Pos)                  /*!< 0x00000080 */
  4654.  
  4655. #define TIM_BDTR_LOCK_Pos         (8U)                                        
  4656. #define TIM_BDTR_LOCK_Msk         (0x3UL << TIM_BDTR_LOCK_Pos)                  /*!< 0x00000300 */
  4657. #define TIM_BDTR_LOCK             TIM_BDTR_LOCK_Msk                            /*!<LOCK[1:0] bits (Lock Configuration) */
  4658. #define TIM_BDTR_LOCK_0           (0x1UL << TIM_BDTR_LOCK_Pos)                  /*!< 0x00000100 */
  4659. #define TIM_BDTR_LOCK_1           (0x2UL << TIM_BDTR_LOCK_Pos)                  /*!< 0x00000200 */
  4660.  
  4661. #define TIM_BDTR_OSSI_Pos         (10U)                                        
  4662. #define TIM_BDTR_OSSI_Msk         (0x1UL << TIM_BDTR_OSSI_Pos)                  /*!< 0x00000400 */
  4663. #define TIM_BDTR_OSSI             TIM_BDTR_OSSI_Msk                            /*!<Off-State Selection for Idle mode */
  4664. #define TIM_BDTR_OSSR_Pos         (11U)                                        
  4665. #define TIM_BDTR_OSSR_Msk         (0x1UL << TIM_BDTR_OSSR_Pos)                  /*!< 0x00000800 */
  4666. #define TIM_BDTR_OSSR             TIM_BDTR_OSSR_Msk                            /*!<Off-State Selection for Run mode */
  4667. #define TIM_BDTR_BKE_Pos          (12U)                                        
  4668. #define TIM_BDTR_BKE_Msk          (0x1UL << TIM_BDTR_BKE_Pos)                   /*!< 0x00001000 */
  4669. #define TIM_BDTR_BKE              TIM_BDTR_BKE_Msk                             /*!<Break enable */
  4670. #define TIM_BDTR_BKP_Pos          (13U)                                        
  4671. #define TIM_BDTR_BKP_Msk          (0x1UL << TIM_BDTR_BKP_Pos)                   /*!< 0x00002000 */
  4672. #define TIM_BDTR_BKP              TIM_BDTR_BKP_Msk                             /*!<Break Polarity */
  4673. #define TIM_BDTR_AOE_Pos          (14U)                                        
  4674. #define TIM_BDTR_AOE_Msk          (0x1UL << TIM_BDTR_AOE_Pos)                   /*!< 0x00004000 */
  4675. #define TIM_BDTR_AOE              TIM_BDTR_AOE_Msk                             /*!<Automatic Output enable */
  4676. #define TIM_BDTR_MOE_Pos          (15U)                                        
  4677. #define TIM_BDTR_MOE_Msk          (0x1UL << TIM_BDTR_MOE_Pos)                   /*!< 0x00008000 */
  4678. #define TIM_BDTR_MOE              TIM_BDTR_MOE_Msk                             /*!<Main Output enable */
  4679.  
  4680. /*******************  Bit definition for TIM_DCR register  *******************/
  4681. #define TIM_DCR_DBA_Pos           (0U)                                        
  4682. #define TIM_DCR_DBA_Msk           (0x1FUL << TIM_DCR_DBA_Pos)                   /*!< 0x0000001F */
  4683. #define TIM_DCR_DBA               TIM_DCR_DBA_Msk                              /*!<DBA[4:0] bits (DMA Base Address) */
  4684. #define TIM_DCR_DBA_0             (0x01UL << TIM_DCR_DBA_Pos)                   /*!< 0x00000001 */
  4685. #define TIM_DCR_DBA_1             (0x02UL << TIM_DCR_DBA_Pos)                   /*!< 0x00000002 */
  4686. #define TIM_DCR_DBA_2             (0x04UL << TIM_DCR_DBA_Pos)                   /*!< 0x00000004 */
  4687. #define TIM_DCR_DBA_3             (0x08UL << TIM_DCR_DBA_Pos)                   /*!< 0x00000008 */
  4688. #define TIM_DCR_DBA_4             (0x10UL << TIM_DCR_DBA_Pos)                   /*!< 0x00000010 */
  4689.  
  4690. #define TIM_DCR_DBL_Pos           (8U)                                        
  4691. #define TIM_DCR_DBL_Msk           (0x1FUL << TIM_DCR_DBL_Pos)                   /*!< 0x00001F00 */
  4692. #define TIM_DCR_DBL               TIM_DCR_DBL_Msk                              /*!<DBL[4:0] bits (DMA Burst Length) */
  4693. #define TIM_DCR_DBL_0             (0x01UL << TIM_DCR_DBL_Pos)                   /*!< 0x00000100 */
  4694. #define TIM_DCR_DBL_1             (0x02UL << TIM_DCR_DBL_Pos)                   /*!< 0x00000200 */
  4695. #define TIM_DCR_DBL_2             (0x04UL << TIM_DCR_DBL_Pos)                   /*!< 0x00000400 */
  4696. #define TIM_DCR_DBL_3             (0x08UL << TIM_DCR_DBL_Pos)                   /*!< 0x00000800 */
  4697. #define TIM_DCR_DBL_4             (0x10UL << TIM_DCR_DBL_Pos)                   /*!< 0x00001000 */
  4698.  
  4699. /*******************  Bit definition for TIM_DMAR register  ******************/
  4700. #define TIM_DMAR_DMAB_Pos         (0U)                                        
  4701. #define TIM_DMAR_DMAB_Msk         (0xFFFFUL << TIM_DMAR_DMAB_Pos)               /*!< 0x0000FFFF */
  4702. #define TIM_DMAR_DMAB             TIM_DMAR_DMAB_Msk                            /*!<DMA register for burst accesses */
  4703.  
  4704. /*******************  Bit definition for TIM14_OR register  ********************/
  4705. #define TIM14_OR_TI1_RMP_Pos      (0U)                                        
  4706. #define TIM14_OR_TI1_RMP_Msk      (0x3UL << TIM14_OR_TI1_RMP_Pos)               /*!< 0x00000003 */
  4707. #define TIM14_OR_TI1_RMP          TIM14_OR_TI1_RMP_Msk                         /*!<TI1_RMP[1:0] bits (TIM14 Input 4 remap) */
  4708. #define TIM14_OR_TI1_RMP_0        (0x1UL << TIM14_OR_TI1_RMP_Pos)               /*!< 0x00000001 */
  4709. #define TIM14_OR_TI1_RMP_1        (0x2UL << TIM14_OR_TI1_RMP_Pos)               /*!< 0x00000002 */
  4710.  
  4711. /******************************************************************************/
  4712. /*                                                                            */
  4713. /*      Universal Synchronous Asynchronous Receiver Transmitter (USART)       */
  4714. /*                                                                            */
  4715. /******************************************************************************/
  4716. /******************  Bit definition for USART_CR1 register  *******************/
  4717. #define USART_CR1_UE_Pos              (0U)                                    
  4718. #define USART_CR1_UE_Msk              (0x1UL << USART_CR1_UE_Pos)               /*!< 0x00000001 */
  4719. #define USART_CR1_UE                  USART_CR1_UE_Msk                         /*!< USART Enable */
  4720. #define USART_CR1_RE_Pos              (2U)                                    
  4721. #define USART_CR1_RE_Msk              (0x1UL << USART_CR1_RE_Pos)               /*!< 0x00000004 */
  4722. #define USART_CR1_RE                  USART_CR1_RE_Msk                         /*!< Receiver Enable */
  4723. #define USART_CR1_TE_Pos              (3U)                                    
  4724. #define USART_CR1_TE_Msk              (0x1UL << USART_CR1_TE_Pos)               /*!< 0x00000008 */
  4725. #define USART_CR1_TE                  USART_CR1_TE_Msk                         /*!< Transmitter Enable */
  4726. #define USART_CR1_IDLEIE_Pos          (4U)                                    
  4727. #define USART_CR1_IDLEIE_Msk          (0x1UL << USART_CR1_IDLEIE_Pos)           /*!< 0x00000010 */
  4728. #define USART_CR1_IDLEIE              USART_CR1_IDLEIE_Msk                     /*!< IDLE Interrupt Enable */
  4729. #define USART_CR1_RXNEIE_Pos          (5U)                                    
  4730. #define USART_CR1_RXNEIE_Msk          (0x1UL << USART_CR1_RXNEIE_Pos)           /*!< 0x00000020 */
  4731. #define USART_CR1_RXNEIE              USART_CR1_RXNEIE_Msk                     /*!< RXNE Interrupt Enable */
  4732. #define USART_CR1_TCIE_Pos            (6U)                                    
  4733. #define USART_CR1_TCIE_Msk            (0x1UL << USART_CR1_TCIE_Pos)             /*!< 0x00000040 */
  4734. #define USART_CR1_TCIE                USART_CR1_TCIE_Msk                       /*!< Transmission Complete Interrupt Enable */
  4735. #define USART_CR1_TXEIE_Pos           (7U)                                    
  4736. #define USART_CR1_TXEIE_Msk           (0x1UL << USART_CR1_TXEIE_Pos)            /*!< 0x00000080 */
  4737. #define USART_CR1_TXEIE               USART_CR1_TXEIE_Msk                      /*!< TXE Interrupt Enable */
  4738. #define USART_CR1_PEIE_Pos            (8U)                                    
  4739. #define USART_CR1_PEIE_Msk            (0x1UL << USART_CR1_PEIE_Pos)             /*!< 0x00000100 */
  4740. #define USART_CR1_PEIE                USART_CR1_PEIE_Msk                       /*!< PE Interrupt Enable */
  4741. #define USART_CR1_PS_Pos              (9U)                                    
  4742. #define USART_CR1_PS_Msk              (0x1UL << USART_CR1_PS_Pos)               /*!< 0x00000200 */
  4743. #define USART_CR1_PS                  USART_CR1_PS_Msk                         /*!< Parity Selection */
  4744. #define USART_CR1_PCE_Pos             (10U)                                    
  4745. #define USART_CR1_PCE_Msk             (0x1UL << USART_CR1_PCE_Pos)              /*!< 0x00000400 */
  4746. #define USART_CR1_PCE                 USART_CR1_PCE_Msk                        /*!< Parity Control Enable */
  4747. #define USART_CR1_WAKE_Pos            (11U)                                    
  4748. #define USART_CR1_WAKE_Msk            (0x1UL << USART_CR1_WAKE_Pos)             /*!< 0x00000800 */
  4749. #define USART_CR1_WAKE                USART_CR1_WAKE_Msk                       /*!< Receiver Wakeup method */
  4750. #define USART_CR1_M_Pos               (12U)                                    
  4751. #define USART_CR1_M_Msk               (0x1UL << USART_CR1_M_Pos)                /*!< 0x00001000 */
  4752. #define USART_CR1_M                   USART_CR1_M_Msk                          /*!< Word Length */
  4753. #define USART_CR1_MME_Pos             (13U)                                    
  4754. #define USART_CR1_MME_Msk             (0x1UL << USART_CR1_MME_Pos)              /*!< 0x00002000 */
  4755. #define USART_CR1_MME                 USART_CR1_MME_Msk                        /*!< Mute Mode Enable */
  4756. #define USART_CR1_CMIE_Pos            (14U)                                    
  4757. #define USART_CR1_CMIE_Msk            (0x1UL << USART_CR1_CMIE_Pos)             /*!< 0x00004000 */
  4758. #define USART_CR1_CMIE                USART_CR1_CMIE_Msk                       /*!< Character match interrupt enable */
  4759. #define USART_CR1_OVER8_Pos           (15U)                                    
  4760. #define USART_CR1_OVER8_Msk           (0x1UL << USART_CR1_OVER8_Pos)            /*!< 0x00008000 */
  4761. #define USART_CR1_OVER8               USART_CR1_OVER8_Msk                      /*!< Oversampling by 8-bit or 16-bit mode */
  4762. #define USART_CR1_DEDT_Pos            (16U)                                    
  4763. #define USART_CR1_DEDT_Msk            (0x1FUL << USART_CR1_DEDT_Pos)            /*!< 0x001F0000 */
  4764. #define USART_CR1_DEDT                USART_CR1_DEDT_Msk                       /*!< DEDT[4:0] bits (Driver Enable Deassertion Time) */
  4765. #define USART_CR1_DEDT_0              (0x01UL << USART_CR1_DEDT_Pos)            /*!< 0x00010000 */
  4766. #define USART_CR1_DEDT_1              (0x02UL << USART_CR1_DEDT_Pos)            /*!< 0x00020000 */
  4767. #define USART_CR1_DEDT_2              (0x04UL << USART_CR1_DEDT_Pos)            /*!< 0x00040000 */
  4768. #define USART_CR1_DEDT_3              (0x08UL << USART_CR1_DEDT_Pos)            /*!< 0x00080000 */
  4769. #define USART_CR1_DEDT_4              (0x10UL << USART_CR1_DEDT_Pos)            /*!< 0x00100000 */
  4770. #define USART_CR1_DEAT_Pos            (21U)                                    
  4771. #define USART_CR1_DEAT_Msk            (0x1FUL << USART_CR1_DEAT_Pos)            /*!< 0x03E00000 */
  4772. #define USART_CR1_DEAT                USART_CR1_DEAT_Msk                       /*!< DEAT[4:0] bits (Driver Enable Assertion Time) */
  4773. #define USART_CR1_DEAT_0              (0x01UL << USART_CR1_DEAT_Pos)            /*!< 0x00200000 */
  4774. #define USART_CR1_DEAT_1              (0x02UL << USART_CR1_DEAT_Pos)            /*!< 0x00400000 */
  4775. #define USART_CR1_DEAT_2              (0x04UL << USART_CR1_DEAT_Pos)            /*!< 0x00800000 */
  4776. #define USART_CR1_DEAT_3              (0x08UL << USART_CR1_DEAT_Pos)            /*!< 0x01000000 */
  4777. #define USART_CR1_DEAT_4              (0x10UL << USART_CR1_DEAT_Pos)            /*!< 0x02000000 */
  4778. #define USART_CR1_RTOIE_Pos           (26U)                                    
  4779. #define USART_CR1_RTOIE_Msk           (0x1UL << USART_CR1_RTOIE_Pos)            /*!< 0x04000000 */
  4780. #define USART_CR1_RTOIE               USART_CR1_RTOIE_Msk                      /*!< Receive Time Out interrupt enable */
  4781. #define USART_CR1_EOBIE_Pos           (27U)                                    
  4782. #define USART_CR1_EOBIE_Msk           (0x1UL << USART_CR1_EOBIE_Pos)            /*!< 0x08000000 */
  4783. #define USART_CR1_EOBIE               USART_CR1_EOBIE_Msk                      /*!< End of Block interrupt enable */
  4784.  
  4785. /******************  Bit definition for USART_CR2 register  *******************/
  4786. #define USART_CR2_ADDM7_Pos           (4U)                                    
  4787. #define USART_CR2_ADDM7_Msk           (0x1UL << USART_CR2_ADDM7_Pos)            /*!< 0x00000010 */
  4788. #define USART_CR2_ADDM7               USART_CR2_ADDM7_Msk                      /*!< 7-bit or 4-bit Address Detection */
  4789. #define USART_CR2_LBCL_Pos            (8U)                                    
  4790. #define USART_CR2_LBCL_Msk            (0x1UL << USART_CR2_LBCL_Pos)             /*!< 0x00000100 */
  4791. #define USART_CR2_LBCL                USART_CR2_LBCL_Msk                       /*!< Last Bit Clock pulse */
  4792. #define USART_CR2_CPHA_Pos            (9U)                                    
  4793. #define USART_CR2_CPHA_Msk            (0x1UL << USART_CR2_CPHA_Pos)             /*!< 0x00000200 */
  4794. #define USART_CR2_CPHA                USART_CR2_CPHA_Msk                       /*!< Clock Phase */
  4795. #define USART_CR2_CPOL_Pos            (10U)                                    
  4796. #define USART_CR2_CPOL_Msk            (0x1UL << USART_CR2_CPOL_Pos)             /*!< 0x00000400 */
  4797. #define USART_CR2_CPOL                USART_CR2_CPOL_Msk                       /*!< Clock Polarity */
  4798. #define USART_CR2_CLKEN_Pos           (11U)                                    
  4799. #define USART_CR2_CLKEN_Msk           (0x1UL << USART_CR2_CLKEN_Pos)            /*!< 0x00000800 */
  4800. #define USART_CR2_CLKEN               USART_CR2_CLKEN_Msk                      /*!< Clock Enable */
  4801. #define USART_CR2_STOP_Pos            (12U)                                    
  4802. #define USART_CR2_STOP_Msk            (0x3UL << USART_CR2_STOP_Pos)             /*!< 0x00003000 */
  4803. #define USART_CR2_STOP                USART_CR2_STOP_Msk                       /*!< STOP[1:0] bits (STOP bits) */
  4804. #define USART_CR2_STOP_0              (0x1UL << USART_CR2_STOP_Pos)             /*!< 0x00001000 */
  4805. #define USART_CR2_STOP_1              (0x2UL << USART_CR2_STOP_Pos)             /*!< 0x00002000 */
  4806. #define USART_CR2_SWAP_Pos            (15U)                                    
  4807. #define USART_CR2_SWAP_Msk            (0x1UL << USART_CR2_SWAP_Pos)             /*!< 0x00008000 */
  4808. #define USART_CR2_SWAP                USART_CR2_SWAP_Msk                       /*!< SWAP TX/RX pins */
  4809. #define USART_CR2_RXINV_Pos           (16U)                                    
  4810. #define USART_CR2_RXINV_Msk           (0x1UL << USART_CR2_RXINV_Pos)            /*!< 0x00010000 */
  4811. #define USART_CR2_RXINV               USART_CR2_RXINV_Msk                      /*!< RX pin active level inversion */
  4812. #define USART_CR2_TXINV_Pos           (17U)                                    
  4813. #define USART_CR2_TXINV_Msk           (0x1UL << USART_CR2_TXINV_Pos)            /*!< 0x00020000 */
  4814. #define USART_CR2_TXINV               USART_CR2_TXINV_Msk                      /*!< TX pin active level inversion */
  4815. #define USART_CR2_DATAINV_Pos         (18U)                                    
  4816. #define USART_CR2_DATAINV_Msk         (0x1UL << USART_CR2_DATAINV_Pos)          /*!< 0x00040000 */
  4817. #define USART_CR2_DATAINV             USART_CR2_DATAINV_Msk                    /*!< Binary data inversion */
  4818. #define USART_CR2_MSBFIRST_Pos        (19U)                                    
  4819. #define USART_CR2_MSBFIRST_Msk        (0x1UL << USART_CR2_MSBFIRST_Pos)         /*!< 0x00080000 */
  4820. #define USART_CR2_MSBFIRST            USART_CR2_MSBFIRST_Msk                   /*!< Most Significant Bit First */
  4821. #define USART_CR2_ABREN_Pos           (20U)                                    
  4822. #define USART_CR2_ABREN_Msk           (0x1UL << USART_CR2_ABREN_Pos)            /*!< 0x00100000 */
  4823. #define USART_CR2_ABREN               USART_CR2_ABREN_Msk                      /*!< Auto Baud-Rate Enable*/
  4824. #define USART_CR2_ABRMODE_Pos         (21U)                                    
  4825. #define USART_CR2_ABRMODE_Msk         (0x3UL << USART_CR2_ABRMODE_Pos)          /*!< 0x00600000 */
  4826. #define USART_CR2_ABRMODE             USART_CR2_ABRMODE_Msk                    /*!< ABRMOD[1:0] bits (Auto Baud-Rate Mode) */
  4827. #define USART_CR2_ABRMODE_0           (0x1UL << USART_CR2_ABRMODE_Pos)          /*!< 0x00200000 */
  4828. #define USART_CR2_ABRMODE_1           (0x2UL << USART_CR2_ABRMODE_Pos)          /*!< 0x00400000 */
  4829. #define USART_CR2_RTOEN_Pos           (23U)                                    
  4830. #define USART_CR2_RTOEN_Msk           (0x1UL << USART_CR2_RTOEN_Pos)            /*!< 0x00800000 */
  4831. #define USART_CR2_RTOEN               USART_CR2_RTOEN_Msk                      /*!< Receiver Time-Out enable */
  4832. #define USART_CR2_ADD_Pos             (24U)                                    
  4833. #define USART_CR2_ADD_Msk             (0xFFUL << USART_CR2_ADD_Pos)             /*!< 0xFF000000 */
  4834. #define USART_CR2_ADD                 USART_CR2_ADD_Msk                        /*!< Address of the USART node */
  4835.  
  4836. /******************  Bit definition for USART_CR3 register  *******************/
  4837. #define USART_CR3_EIE_Pos             (0U)                                    
  4838. #define USART_CR3_EIE_Msk             (0x1UL << USART_CR3_EIE_Pos)              /*!< 0x00000001 */
  4839. #define USART_CR3_EIE                 USART_CR3_EIE_Msk                        /*!< Error Interrupt Enable */
  4840. #define USART_CR3_HDSEL_Pos           (3U)                                    
  4841. #define USART_CR3_HDSEL_Msk           (0x1UL << USART_CR3_HDSEL_Pos)            /*!< 0x00000008 */
  4842. #define USART_CR3_HDSEL               USART_CR3_HDSEL_Msk                      /*!< Half-Duplex Selection */
  4843. #define USART_CR3_DMAR_Pos            (6U)                                    
  4844. #define USART_CR3_DMAR_Msk            (0x1UL << USART_CR3_DMAR_Pos)             /*!< 0x00000040 */
  4845. #define USART_CR3_DMAR                USART_CR3_DMAR_Msk                       /*!< DMA Enable Receiver */
  4846. #define USART_CR3_DMAT_Pos            (7U)                                    
  4847. #define USART_CR3_DMAT_Msk            (0x1UL << USART_CR3_DMAT_Pos)             /*!< 0x00000080 */
  4848. #define USART_CR3_DMAT                USART_CR3_DMAT_Msk                       /*!< DMA Enable Transmitter */
  4849. #define USART_CR3_RTSE_Pos            (8U)                                    
  4850. #define USART_CR3_RTSE_Msk            (0x1UL << USART_CR3_RTSE_Pos)             /*!< 0x00000100 */
  4851. #define USART_CR3_RTSE                USART_CR3_RTSE_Msk                       /*!< RTS Enable */
  4852. #define USART_CR3_CTSE_Pos            (9U)                                    
  4853. #define USART_CR3_CTSE_Msk            (0x1UL << USART_CR3_CTSE_Pos)             /*!< 0x00000200 */
  4854. #define USART_CR3_CTSE                USART_CR3_CTSE_Msk                       /*!< CTS Enable */
  4855. #define USART_CR3_CTSIE_Pos           (10U)                                    
  4856. #define USART_CR3_CTSIE_Msk           (0x1UL << USART_CR3_CTSIE_Pos)            /*!< 0x00000400 */
  4857. #define USART_CR3_CTSIE               USART_CR3_CTSIE_Msk                      /*!< CTS Interrupt Enable */
  4858. #define USART_CR3_ONEBIT_Pos          (11U)                                    
  4859. #define USART_CR3_ONEBIT_Msk          (0x1UL << USART_CR3_ONEBIT_Pos)           /*!< 0x00000800 */
  4860. #define USART_CR3_ONEBIT              USART_CR3_ONEBIT_Msk                     /*!< One sample bit method enable */
  4861. #define USART_CR3_OVRDIS_Pos          (12U)                                    
  4862. #define USART_CR3_OVRDIS_Msk          (0x1UL << USART_CR3_OVRDIS_Pos)           /*!< 0x00001000 */
  4863. #define USART_CR3_OVRDIS              USART_CR3_OVRDIS_Msk                     /*!< Overrun Disable */
  4864. #define USART_CR3_DDRE_Pos            (13U)                                    
  4865. #define USART_CR3_DDRE_Msk            (0x1UL << USART_CR3_DDRE_Pos)             /*!< 0x00002000 */
  4866. #define USART_CR3_DDRE                USART_CR3_DDRE_Msk                       /*!< DMA Disable on Reception Error */
  4867. #define USART_CR3_DEM_Pos             (14U)                                    
  4868. #define USART_CR3_DEM_Msk             (0x1UL << USART_CR3_DEM_Pos)              /*!< 0x00004000 */
  4869. #define USART_CR3_DEM                 USART_CR3_DEM_Msk                        /*!< Driver Enable Mode */
  4870. #define USART_CR3_DEP_Pos             (15U)                                    
  4871. #define USART_CR3_DEP_Msk             (0x1UL << USART_CR3_DEP_Pos)              /*!< 0x00008000 */
  4872. #define USART_CR3_DEP                 USART_CR3_DEP_Msk                        /*!< Driver Enable Polarity Selection */
  4873.  
  4874. /******************  Bit definition for USART_BRR register  *******************/
  4875. #define USART_BRR_DIV_FRACTION_Pos    (0U)                                    
  4876. #define USART_BRR_DIV_FRACTION_Msk    (0xFUL << USART_BRR_DIV_FRACTION_Pos)     /*!< 0x0000000F */
  4877. #define USART_BRR_DIV_FRACTION        USART_BRR_DIV_FRACTION_Msk               /*!< Fraction of USARTDIV */
  4878. #define USART_BRR_DIV_MANTISSA_Pos    (4U)                                    
  4879. #define USART_BRR_DIV_MANTISSA_Msk    (0xFFFUL << USART_BRR_DIV_MANTISSA_Pos)   /*!< 0x0000FFF0 */
  4880. #define USART_BRR_DIV_MANTISSA        USART_BRR_DIV_MANTISSA_Msk               /*!< Mantissa of USARTDIV */
  4881.  
  4882. /******************  Bit definition for USART_GTPR register  ******************/
  4883. #define USART_GTPR_PSC_Pos            (0U)                                    
  4884. #define USART_GTPR_PSC_Msk            (0xFFUL << USART_GTPR_PSC_Pos)            /*!< 0x000000FF */
  4885. #define USART_GTPR_PSC                USART_GTPR_PSC_Msk                       /*!< PSC[7:0] bits (Prescaler value) */
  4886. #define USART_GTPR_GT_Pos             (8U)                                    
  4887. #define USART_GTPR_GT_Msk             (0xFFUL << USART_GTPR_GT_Pos)             /*!< 0x0000FF00 */
  4888. #define USART_GTPR_GT                 USART_GTPR_GT_Msk                        /*!< GT[7:0] bits (Guard time value) */
  4889.  
  4890.  
  4891. /*******************  Bit definition for USART_RTOR register  *****************/
  4892. #define USART_RTOR_RTO_Pos            (0U)                                    
  4893. #define USART_RTOR_RTO_Msk            (0xFFFFFFUL << USART_RTOR_RTO_Pos)        /*!< 0x00FFFFFF */
  4894. #define USART_RTOR_RTO                USART_RTOR_RTO_Msk                       /*!< Receiver Time Out Value */
  4895. #define USART_RTOR_BLEN_Pos           (24U)                                    
  4896. #define USART_RTOR_BLEN_Msk           (0xFFUL << USART_RTOR_BLEN_Pos)           /*!< 0xFF000000 */
  4897. #define USART_RTOR_BLEN               USART_RTOR_BLEN_Msk                      /*!< Block Length */
  4898.  
  4899. /*******************  Bit definition for USART_RQR register  ******************/
  4900. #define USART_RQR_ABRRQ_Pos           (0U)                                    
  4901. #define USART_RQR_ABRRQ_Msk           (0x1UL << USART_RQR_ABRRQ_Pos)            /*!< 0x00000001 */
  4902. #define USART_RQR_ABRRQ               USART_RQR_ABRRQ_Msk                      /*!< Auto-Baud Rate Request */
  4903. #define USART_RQR_SBKRQ_Pos           (1U)                                    
  4904. #define USART_RQR_SBKRQ_Msk           (0x1UL << USART_RQR_SBKRQ_Pos)            /*!< 0x00000002 */
  4905. #define USART_RQR_SBKRQ               USART_RQR_SBKRQ_Msk                      /*!< Send Break Request */
  4906. #define USART_RQR_MMRQ_Pos            (2U)                                    
  4907. #define USART_RQR_MMRQ_Msk            (0x1UL << USART_RQR_MMRQ_Pos)             /*!< 0x00000004 */
  4908. #define USART_RQR_MMRQ                USART_RQR_MMRQ_Msk                       /*!< Mute Mode Request */
  4909. #define USART_RQR_RXFRQ_Pos           (3U)                                    
  4910. #define USART_RQR_RXFRQ_Msk           (0x1UL << USART_RQR_RXFRQ_Pos)            /*!< 0x00000008 */
  4911. #define USART_RQR_RXFRQ               USART_RQR_RXFRQ_Msk                      /*!< Receive Data flush Request */
  4912.  
  4913. /*******************  Bit definition for USART_ISR register  ******************/
  4914. #define USART_ISR_PE_Pos              (0U)                                    
  4915. #define USART_ISR_PE_Msk              (0x1UL << USART_ISR_PE_Pos)               /*!< 0x00000001 */
  4916. #define USART_ISR_PE                  USART_ISR_PE_Msk                         /*!< Parity Error */
  4917. #define USART_ISR_FE_Pos              (1U)                                    
  4918. #define USART_ISR_FE_Msk              (0x1UL << USART_ISR_FE_Pos)               /*!< 0x00000002 */
  4919. #define USART_ISR_FE                  USART_ISR_FE_Msk                         /*!< Framing Error */
  4920. #define USART_ISR_NE_Pos              (2U)                                    
  4921. #define USART_ISR_NE_Msk              (0x1UL << USART_ISR_NE_Pos)               /*!< 0x00000004 */
  4922. #define USART_ISR_NE                  USART_ISR_NE_Msk                         /*!< Noise detected Flag */
  4923. #define USART_ISR_ORE_Pos             (3U)                                    
  4924. #define USART_ISR_ORE_Msk             (0x1UL << USART_ISR_ORE_Pos)              /*!< 0x00000008 */
  4925. #define USART_ISR_ORE                 USART_ISR_ORE_Msk                        /*!< OverRun Error */
  4926. #define USART_ISR_IDLE_Pos            (4U)                                    
  4927. #define USART_ISR_IDLE_Msk            (0x1UL << USART_ISR_IDLE_Pos)             /*!< 0x00000010 */
  4928. #define USART_ISR_IDLE                USART_ISR_IDLE_Msk                       /*!< IDLE line detected */
  4929. #define USART_ISR_RXNE_Pos            (5U)                                    
  4930. #define USART_ISR_RXNE_Msk            (0x1UL << USART_ISR_RXNE_Pos)             /*!< 0x00000020 */
  4931. #define USART_ISR_RXNE                USART_ISR_RXNE_Msk                       /*!< Read Data Register Not Empty */
  4932. #define USART_ISR_TC_Pos              (6U)                                    
  4933. #define USART_ISR_TC_Msk              (0x1UL << USART_ISR_TC_Pos)               /*!< 0x00000040 */
  4934. #define USART_ISR_TC                  USART_ISR_TC_Msk                         /*!< Transmission Complete */
  4935. #define USART_ISR_TXE_Pos             (7U)                                    
  4936. #define USART_ISR_TXE_Msk             (0x1UL << USART_ISR_TXE_Pos)              /*!< 0x00000080 */
  4937. #define USART_ISR_TXE                 USART_ISR_TXE_Msk                        /*!< Transmit Data Register Empty */
  4938. #define USART_ISR_CTSIF_Pos           (9U)                                    
  4939. #define USART_ISR_CTSIF_Msk           (0x1UL << USART_ISR_CTSIF_Pos)            /*!< 0x00000200 */
  4940. #define USART_ISR_CTSIF               USART_ISR_CTSIF_Msk                      /*!< CTS interrupt flag */
  4941. #define USART_ISR_CTS_Pos             (10U)                                    
  4942. #define USART_ISR_CTS_Msk             (0x1UL << USART_ISR_CTS_Pos)              /*!< 0x00000400 */
  4943. #define USART_ISR_CTS                 USART_ISR_CTS_Msk                        /*!< CTS flag */
  4944. #define USART_ISR_RTOF_Pos            (11U)                                    
  4945. #define USART_ISR_RTOF_Msk            (0x1UL << USART_ISR_RTOF_Pos)             /*!< 0x00000800 */
  4946. #define USART_ISR_RTOF                USART_ISR_RTOF_Msk                       /*!< Receiver Time Out */
  4947. #define USART_ISR_ABRE_Pos            (14U)                                    
  4948. #define USART_ISR_ABRE_Msk            (0x1UL << USART_ISR_ABRE_Pos)             /*!< 0x00004000 */
  4949. #define USART_ISR_ABRE                USART_ISR_ABRE_Msk                       /*!< Auto-Baud Rate Error */
  4950. #define USART_ISR_ABRF_Pos            (15U)                                    
  4951. #define USART_ISR_ABRF_Msk            (0x1UL << USART_ISR_ABRF_Pos)             /*!< 0x00008000 */
  4952. #define USART_ISR_ABRF                USART_ISR_ABRF_Msk                       /*!< Auto-Baud Rate Flag */
  4953. #define USART_ISR_BUSY_Pos            (16U)                                    
  4954. #define USART_ISR_BUSY_Msk            (0x1UL << USART_ISR_BUSY_Pos)             /*!< 0x00010000 */
  4955. #define USART_ISR_BUSY                USART_ISR_BUSY_Msk                       /*!< Busy Flag */
  4956. #define USART_ISR_CMF_Pos             (17U)                                    
  4957. #define USART_ISR_CMF_Msk             (0x1UL << USART_ISR_CMF_Pos)              /*!< 0x00020000 */
  4958. #define USART_ISR_CMF                 USART_ISR_CMF_Msk                        /*!< Character Match Flag */
  4959. #define USART_ISR_SBKF_Pos            (18U)                                    
  4960. #define USART_ISR_SBKF_Msk            (0x1UL << USART_ISR_SBKF_Pos)             /*!< 0x00040000 */
  4961. #define USART_ISR_SBKF                USART_ISR_SBKF_Msk                       /*!< Send Break Flag */
  4962. #define USART_ISR_RWU_Pos             (19U)                                    
  4963. #define USART_ISR_RWU_Msk             (0x1UL << USART_ISR_RWU_Pos)              /*!< 0x00080000 */
  4964. #define USART_ISR_RWU                 USART_ISR_RWU_Msk                        /*!< Receive Wake Up from mute mode Flag */
  4965. #define USART_ISR_TEACK_Pos           (21U)                                    
  4966. #define USART_ISR_TEACK_Msk           (0x1UL << USART_ISR_TEACK_Pos)            /*!< 0x00200000 */
  4967. #define USART_ISR_TEACK               USART_ISR_TEACK_Msk                      /*!< Transmit Enable Acknowledge Flag */
  4968. #define USART_ISR_REACK_Pos           (22U)                                    
  4969. #define USART_ISR_REACK_Msk           (0x1UL << USART_ISR_REACK_Pos)            /*!< 0x00400000 */
  4970. #define USART_ISR_REACK               USART_ISR_REACK_Msk                      /*!< Receive Enable Acknowledge Flag */
  4971.  
  4972. /*******************  Bit definition for USART_ICR register  ******************/
  4973. #define USART_ICR_PECF_Pos            (0U)                                    
  4974. #define USART_ICR_PECF_Msk            (0x1UL << USART_ICR_PECF_Pos)             /*!< 0x00000001 */
  4975. #define USART_ICR_PECF                USART_ICR_PECF_Msk                       /*!< Parity Error Clear Flag */
  4976. #define USART_ICR_FECF_Pos            (1U)                                    
  4977. #define USART_ICR_FECF_Msk            (0x1UL << USART_ICR_FECF_Pos)             /*!< 0x00000002 */
  4978. #define USART_ICR_FECF                USART_ICR_FECF_Msk                       /*!< Framing Error Clear Flag */
  4979. #define USART_ICR_NCF_Pos             (2U)                                    
  4980. #define USART_ICR_NCF_Msk             (0x1UL << USART_ICR_NCF_Pos)              /*!< 0x00000004 */
  4981. #define USART_ICR_NCF                 USART_ICR_NCF_Msk                        /*!< Noise detected Clear Flag */
  4982. #define USART_ICR_ORECF_Pos           (3U)                                    
  4983. #define USART_ICR_ORECF_Msk           (0x1UL << USART_ICR_ORECF_Pos)            /*!< 0x00000008 */
  4984. #define USART_ICR_ORECF               USART_ICR_ORECF_Msk                      /*!< OverRun Error Clear Flag */
  4985. #define USART_ICR_IDLECF_Pos          (4U)                                    
  4986. #define USART_ICR_IDLECF_Msk          (0x1UL << USART_ICR_IDLECF_Pos)           /*!< 0x00000010 */
  4987. #define USART_ICR_IDLECF              USART_ICR_IDLECF_Msk                     /*!< IDLE line detected Clear Flag */
  4988. #define USART_ICR_TCCF_Pos            (6U)                                    
  4989. #define USART_ICR_TCCF_Msk            (0x1UL << USART_ICR_TCCF_Pos)             /*!< 0x00000040 */
  4990. #define USART_ICR_TCCF                USART_ICR_TCCF_Msk                       /*!< Transmission Complete Clear Flag */
  4991. #define USART_ICR_CTSCF_Pos           (9U)                                    
  4992. #define USART_ICR_CTSCF_Msk           (0x1UL << USART_ICR_CTSCF_Pos)            /*!< 0x00000200 */
  4993. #define USART_ICR_CTSCF               USART_ICR_CTSCF_Msk                      /*!< CTS Interrupt Clear Flag */
  4994. #define USART_ICR_RTOCF_Pos           (11U)                                    
  4995. #define USART_ICR_RTOCF_Msk           (0x1UL << USART_ICR_RTOCF_Pos)            /*!< 0x00000800 */
  4996. #define USART_ICR_RTOCF               USART_ICR_RTOCF_Msk                      /*!< Receiver Time Out Clear Flag */
  4997. #define USART_ICR_CMCF_Pos            (17U)                                    
  4998. #define USART_ICR_CMCF_Msk            (0x1UL << USART_ICR_CMCF_Pos)             /*!< 0x00020000 */
  4999. #define USART_ICR_CMCF                USART_ICR_CMCF_Msk                       /*!< Character Match Clear Flag */
  5000.  
  5001. /*******************  Bit definition for USART_RDR register  ******************/
  5002. #define USART_RDR_RDR                 ((uint16_t)0x01FFU)                      /*!< RDR[8:0] bits (Receive Data value) */
  5003.  
  5004. /*******************  Bit definition for USART_TDR register  ******************/
  5005. #define USART_TDR_TDR                 ((uint16_t)0x01FFU)                      /*!< TDR[8:0] bits (Transmit Data value) */
  5006.  
  5007. /******************************************************************************/
  5008. /*                                                                            */
  5009. /*                         Window WATCHDOG (WWDG)                             */
  5010. /*                                                                            */
  5011. /******************************************************************************/
  5012.  
  5013. /*******************  Bit definition for WWDG_CR register  ********************/
  5014. #define WWDG_CR_T_Pos           (0U)                                          
  5015. #define WWDG_CR_T_Msk           (0x7FUL << WWDG_CR_T_Pos)                       /*!< 0x0000007F */
  5016. #define WWDG_CR_T               WWDG_CR_T_Msk                                  /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  5017. #define WWDG_CR_T_0             (0x01UL << WWDG_CR_T_Pos)                       /*!< 0x00000001 */
  5018. #define WWDG_CR_T_1             (0x02UL << WWDG_CR_T_Pos)                       /*!< 0x00000002 */
  5019. #define WWDG_CR_T_2             (0x04UL << WWDG_CR_T_Pos)                       /*!< 0x00000004 */
  5020. #define WWDG_CR_T_3             (0x08UL << WWDG_CR_T_Pos)                       /*!< 0x00000008 */
  5021. #define WWDG_CR_T_4             (0x10UL << WWDG_CR_T_Pos)                       /*!< 0x00000010 */
  5022. #define WWDG_CR_T_5             (0x20UL << WWDG_CR_T_Pos)                       /*!< 0x00000020 */
  5023. #define WWDG_CR_T_6             (0x40UL << WWDG_CR_T_Pos)                       /*!< 0x00000040 */
  5024.  
  5025. /* Legacy defines */
  5026. #define  WWDG_CR_T0 WWDG_CR_T_0
  5027. #define  WWDG_CR_T1 WWDG_CR_T_1
  5028. #define  WWDG_CR_T2 WWDG_CR_T_2
  5029. #define  WWDG_CR_T3 WWDG_CR_T_3
  5030. #define  WWDG_CR_T4 WWDG_CR_T_4
  5031. #define  WWDG_CR_T5 WWDG_CR_T_5
  5032. #define  WWDG_CR_T6 WWDG_CR_T_6
  5033.  
  5034. #define WWDG_CR_WDGA_Pos        (7U)                                          
  5035. #define WWDG_CR_WDGA_Msk        (0x1UL << WWDG_CR_WDGA_Pos)                     /*!< 0x00000080 */
  5036. #define WWDG_CR_WDGA            WWDG_CR_WDGA_Msk                               /*!< Activation bit */
  5037.  
  5038. /*******************  Bit definition for WWDG_CFR register  *******************/
  5039. #define WWDG_CFR_W_Pos          (0U)                                          
  5040. #define WWDG_CFR_W_Msk          (0x7FUL << WWDG_CFR_W_Pos)                      /*!< 0x0000007F */
  5041. #define WWDG_CFR_W              WWDG_CFR_W_Msk                                 /*!< W[6:0] bits (7-bit window value) */
  5042. #define WWDG_CFR_W_0            (0x01UL << WWDG_CFR_W_Pos)                      /*!< 0x00000001 */
  5043. #define WWDG_CFR_W_1            (0x02UL << WWDG_CFR_W_Pos)                      /*!< 0x00000002 */
  5044. #define WWDG_CFR_W_2            (0x04UL << WWDG_CFR_W_Pos)                      /*!< 0x00000004 */
  5045. #define WWDG_CFR_W_3            (0x08UL << WWDG_CFR_W_Pos)                      /*!< 0x00000008 */
  5046. #define WWDG_CFR_W_4            (0x10UL << WWDG_CFR_W_Pos)                      /*!< 0x00000010 */
  5047. #define WWDG_CFR_W_5            (0x20UL << WWDG_CFR_W_Pos)                      /*!< 0x00000020 */
  5048. #define WWDG_CFR_W_6            (0x40UL << WWDG_CFR_W_Pos)                      /*!< 0x00000040 */
  5049.  
  5050. /* Legacy defines */
  5051. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  5052. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  5053. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  5054. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  5055. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  5056. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  5057. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5058.  
  5059. #define WWDG_CFR_WDGTB_Pos      (7U)                                          
  5060. #define WWDG_CFR_WDGTB_Msk      (0x3UL << WWDG_CFR_WDGTB_Pos)                   /*!< 0x00000180 */
  5061. #define WWDG_CFR_WDGTB          WWDG_CFR_WDGTB_Msk                             /*!< WDGTB[1:0] bits (Timer Base) */
  5062. #define WWDG_CFR_WDGTB_0        (0x1UL << WWDG_CFR_WDGTB_Pos)                   /*!< 0x00000080 */
  5063. #define WWDG_CFR_WDGTB_1        (0x2UL << WWDG_CFR_WDGTB_Pos)                   /*!< 0x00000100 */
  5064.  
  5065. /* Legacy defines */
  5066. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5067. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5068.  
  5069. #define WWDG_CFR_EWI_Pos        (9U)                                          
  5070. #define WWDG_CFR_EWI_Msk        (0x1UL << WWDG_CFR_EWI_Pos)                     /*!< 0x00000200 */
  5071. #define WWDG_CFR_EWI            WWDG_CFR_EWI_Msk                               /*!< Early Wakeup Interrupt */
  5072.  
  5073. /*******************  Bit definition for WWDG_SR register  ********************/
  5074. #define WWDG_SR_EWIF_Pos        (0U)                                          
  5075. #define WWDG_SR_EWIF_Msk        (0x1UL << WWDG_SR_EWIF_Pos)                     /*!< 0x00000001 */
  5076. #define WWDG_SR_EWIF            WWDG_SR_EWIF_Msk                               /*!< Early Wakeup Interrupt Flag */
  5077.  
  5078. /**
  5079.   * @}
  5080.   */
  5081.  
  5082.  /**
  5083.   * @}
  5084.   */
  5085.  
  5086.  
  5087. /** @addtogroup Exported_macro
  5088.   * @{
  5089.   */
  5090.  
  5091. /****************************** ADC Instances *********************************/
  5092. #define IS_ADC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  5093.  
  5094. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC)
  5095.  
  5096. /****************************** CRC Instances *********************************/
  5097. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  5098.                                      
  5099. /******************************* DMA Instances ********************************/
  5100. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  5101.                                        ((INSTANCE) == DMA1_Channel2) || \
  5102.                                        ((INSTANCE) == DMA1_Channel3) || \
  5103.                                        ((INSTANCE) == DMA1_Channel4) || \
  5104.                                        ((INSTANCE) == DMA1_Channel5))
  5105.  
  5106. /****************************** GPIO Instances ********************************/
  5107. #define IS_GPIO_ALL_INSTANCE(INSTANCE)  (((INSTANCE) == GPIOA) || \
  5108.                                          ((INSTANCE) == GPIOB) || \
  5109.                                          ((INSTANCE) == GPIOC) || \
  5110.                                          ((INSTANCE) == GPIOD) || \
  5111.                                          ((INSTANCE) == GPIOF))
  5112.  
  5113. /**************************** GPIO Alternate Function Instances ***************/
  5114. #define IS_GPIO_AF_INSTANCE(INSTANCE)   (((INSTANCE) == GPIOA) || \
  5115.                                          ((INSTANCE) == GPIOB) || \
  5116.                                          ((INSTANCE) == GPIOF))
  5117.  
  5118. /****************************** GPIO Lock Instances ***************************/
  5119. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  5120.                                          ((INSTANCE) == GPIOB))
  5121.  
  5122. /****************************** I2C Instances *********************************/
  5123. #define IS_I2C_ALL_INSTANCE(INSTANCE) ((INSTANCE) == I2C1)
  5124.  
  5125.  
  5126. /****************************** IWDG Instances ********************************/
  5127. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  5128.  
  5129. /****************************** RTC Instances *********************************/
  5130. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  5131.  
  5132. /****************************** SMBUS Instances *********************************/
  5133. #define IS_SMBUS_ALL_INSTANCE(INSTANCE) ((INSTANCE) == I2C1)
  5134.  
  5135. /****************************** SPI Instances *********************************/
  5136. #define IS_SPI_ALL_INSTANCE(INSTANCE) ((INSTANCE) == SPI1)
  5137.  
  5138. /****************************** TIM Instances *********************************/
  5139. #define IS_TIM_INSTANCE(INSTANCE)\
  5140.   (((INSTANCE) == TIM1)    || \
  5141.    ((INSTANCE) == TIM3)    || \
  5142.    ((INSTANCE) == TIM14)   || \
  5143.    ((INSTANCE) == TIM16)   || \
  5144.    ((INSTANCE) == TIM17))
  5145.  
  5146. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  5147.   (((INSTANCE) == TIM1)    || \
  5148.    ((INSTANCE) == TIM3)    || \
  5149.    ((INSTANCE) == TIM14)   || \
  5150.    ((INSTANCE) == TIM16)   || \
  5151.    ((INSTANCE) == TIM17))
  5152.  
  5153. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  5154.   (((INSTANCE) == TIM1)    || \
  5155.    ((INSTANCE) == TIM3))
  5156.  
  5157. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  5158.   (((INSTANCE) == TIM1)    || \
  5159.    ((INSTANCE) == TIM3))
  5160.  
  5161. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  5162.   (((INSTANCE) == TIM1)    || \
  5163.    ((INSTANCE) == TIM3))
  5164.  
  5165. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  5166.   (((INSTANCE) == TIM1)    || \
  5167.    ((INSTANCE) == TIM3))
  5168.  
  5169. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  5170.   (((INSTANCE) == TIM1)    || \
  5171.    ((INSTANCE) == TIM3))
  5172.  
  5173. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  5174.   (((INSTANCE) == TIM1)    || \
  5175.    ((INSTANCE) == TIM3))
  5176.  
  5177. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  5178.   (((INSTANCE) == TIM1)    || \
  5179.    ((INSTANCE) == TIM3))
  5180.  
  5181. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  5182.   (((INSTANCE) == TIM1)    || \
  5183.    ((INSTANCE) == TIM3))
  5184.  
  5185. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  5186.   (((INSTANCE) == TIM1)    || \
  5187.    ((INSTANCE) == TIM3))
  5188.  
  5189. #define IS_TIM_HALL_INTERFACE_INSTANCE(INSTANCE)\
  5190.   (((INSTANCE) == TIM1))
  5191.  
  5192. #define IS_TIM_HALL_SENSOR_INTERFACE_INSTANCE(INSTANCE)\
  5193.   (((INSTANCE) == TIM1))
  5194.  
  5195. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  5196.   (((INSTANCE) == TIM1)    || \
  5197.    ((INSTANCE) == TIM3))
  5198.  
  5199. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  5200.   (((INSTANCE) == TIM1)    || \
  5201.    ((INSTANCE) == TIM3))
  5202.  
  5203. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  5204.   (((INSTANCE) == TIM1)    || \
  5205.    ((INSTANCE) == TIM3))
  5206.  
  5207. #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE) (0)
  5208.  
  5209. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  5210.     (((INSTANCE) == TIM1)    || \
  5211.      ((INSTANCE) == TIM3)    || \
  5212.      ((INSTANCE) == TIM16)   || \
  5213.      ((INSTANCE) == TIM17))
  5214.  
  5215. #define IS_TIM_BREAK_INSTANCE(INSTANCE)\
  5216.       (((INSTANCE) == TIM1)    || \
  5217.        ((INSTANCE) == TIM16)   || \
  5218.        ((INSTANCE) == TIM17))
  5219.  
  5220. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  5221.     ((((INSTANCE) == TIM1) &&                   \
  5222.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  5223.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  5224.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  5225.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  5226.     ||                                         \
  5227.     (((INSTANCE) == TIM3) &&                   \
  5228.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  5229.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  5230.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  5231.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  5232.     ||                                         \
  5233.     (((INSTANCE) == TIM14) &&                  \
  5234.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  5235.     ||                                         \
  5236.     (((INSTANCE) == TIM16) &&                  \
  5237.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  5238.     ||                                         \
  5239.     (((INSTANCE) == TIM17) &&                  \
  5240.      (((CHANNEL) == TIM_CHANNEL_1))))
  5241.  
  5242. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
  5243.    ((((INSTANCE) == TIM1) &&                    \
  5244.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  5245.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  5246.       ((CHANNEL) == TIM_CHANNEL_3)))            \
  5247.     ||                                          \
  5248.     (((INSTANCE) == TIM16) &&                   \
  5249.      ((CHANNEL) == TIM_CHANNEL_1))              \
  5250.     ||                                          \
  5251.     (((INSTANCE) == TIM17) &&                   \
  5252.      ((CHANNEL) == TIM_CHANNEL_1)))
  5253.  
  5254. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  5255.   (((INSTANCE) == TIM1)    || \
  5256.    ((INSTANCE) == TIM3))
  5257.  
  5258. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)\
  5259.   (((INSTANCE) == TIM1)    || \
  5260.    ((INSTANCE) == TIM16)   || \
  5261.    ((INSTANCE) == TIM17))
  5262.  
  5263. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  5264.   (((INSTANCE) == TIM1)    || \
  5265.    ((INSTANCE) == TIM3)    || \
  5266.    ((INSTANCE) == TIM14)   || \
  5267.    ((INSTANCE) == TIM16)   || \
  5268.    ((INSTANCE) == TIM17))
  5269.  
  5270. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  5271.   (((INSTANCE) == TIM1)    || \
  5272.    ((INSTANCE) == TIM3)    || \
  5273.    ((INSTANCE) == TIM16)   || \
  5274.    ((INSTANCE) == TIM17))
  5275.    
  5276. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  5277.   (((INSTANCE) == TIM1)    || \
  5278.    ((INSTANCE) == TIM3)    || \
  5279.    ((INSTANCE) == TIM16)   || \
  5280.    ((INSTANCE) == TIM17))
  5281.    
  5282. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)\
  5283.   (((INSTANCE) == TIM1)    || \
  5284.    ((INSTANCE) == TIM16)   || \
  5285.    ((INSTANCE) == TIM17))
  5286.  
  5287. #define IS_TIM_REMAP_INSTANCE(INSTANCE)\
  5288.   ((INSTANCE) == TIM14)
  5289.  
  5290. #define IS_TIM_ADVANCED_INSTANCE(INSTANCE)\
  5291.   ((INSTANCE) == TIM1)
  5292.  
  5293. /******************** USART Instances : Synchronous mode **********************/
  5294. #define IS_USART_INSTANCE(INSTANCE) ((INSTANCE) == USART1)
  5295.                                      
  5296. /******************** USART Instances : auto Baud rate detection **************/                                    
  5297. #define IS_USART_AUTOBAUDRATE_DETECTION_INSTANCE(INSTANCE) ((INSTANCE) == USART1)
  5298.                                                                                              
  5299. /******************** UART Instances : Asynchronous mode **********************/
  5300. #define IS_UART_INSTANCE(INSTANCE)   ((INSTANCE) == USART1)
  5301.  
  5302. /******************** UART Instances : Half-Duplex mode **********************/
  5303. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE)   ((INSTANCE) == USART1)
  5304.  
  5305. /****************** UART Instances : Hardware Flow control ********************/
  5306. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) ((INSTANCE) == USART1)
  5307.  
  5308. /****************** UART Instances : Driver enable detection ********************/
  5309. #define IS_UART_DRIVER_ENABLE_INSTANCE(INSTANCE) ((INSTANCE) == USART1)
  5310.  
  5311. /****************************** WWDG Instances ********************************/
  5312. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  5313.  
  5314. /**
  5315.   * @}
  5316.   */
  5317.  
  5318.  
  5319. /******************************************************************************/
  5320. /*  For a painless codes migration between the STM32F0xx device product       */
  5321. /*  lines, the aliases defined below are put in place to overcome the         */
  5322. /*  differences in the interrupt handlers and IRQn definitions.               */
  5323. /*  No need to update developed interrupt code when moving across             */
  5324. /*  product lines within the same STM32F0 Family                              */
  5325. /******************************************************************************/
  5326.  
  5327. /* Aliases for __IRQn */
  5328. #define ADC1_COMP_IRQn             ADC1_IRQn
  5329. #define DMA1_Ch1_IRQn              DMA1_Channel1_IRQn
  5330. #define DMA1_Ch2_3_DMA2_Ch1_2_IRQn DMA1_Channel2_3_IRQn
  5331. #define DMA1_Channel4_5_6_7_IRQn   DMA1_Channel4_5_IRQn
  5332. #define DMA1_Ch4_7_DMA2_Ch3_5_IRQn DMA1_Channel4_5_IRQn
  5333. #define RCC_CRS_IRQn               RCC_IRQn
  5334.  
  5335.  
  5336. /* Aliases for __IRQHandler */
  5337. #define ADC1_COMP_IRQHandler             ADC1_IRQHandler
  5338. #define DMA1_Ch1_IRQHandler              DMA1_Channel1_IRQHandler
  5339. #define DMA1_Ch2_3_DMA2_Ch1_2_IRQHandler DMA1_Channel2_3_IRQHandler
  5340. #define DMA1_Channel4_5_6_7_IRQHandler   DMA1_Channel4_5_IRQHandler
  5341. #define DMA1_Ch4_7_DMA2_Ch3_5_IRQHandler DMA1_Channel4_5_IRQHandler
  5342. #define RCC_CRS_IRQHandler               RCC_IRQHandler
  5343.  
  5344.  
  5345. #ifdef __cplusplus
  5346. }
  5347. #endif /* __cplusplus */
  5348.  
  5349. #endif /* __STM32F030x6_H */
  5350.  
  5351. /**
  5352.   * @}
  5353.   */
  5354.  
  5355.   /**
  5356.   * @}
  5357.   */
  5358.  
  5359. /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  5360.