Subversion Repositories dashGPS

Rev

Rev 2 | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32f107xc.h
  4.   * @author  MCD Application Team
  5.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  6.   *          This file contains all the peripheral register's definitions, bits
  7.   *          definitions and memory mapping for STM32F1xx devices.            
  8.   *            
  9.   *          This file contains:
  10.   *           - Data structures and the address mapping for all peripherals
  11.   *           - Peripheral's registers declarations and bits definition
  12.   *           - Macros to access peripheralÂ’s registers hardware
  13.   *  
  14.   ******************************************************************************
  15.   * @attention
  16.   *
  17.   * <h2><center>&copy; Copyright (c) 2017 STMicroelectronics.
  18.   * All rights reserved.</center></h2>
  19.   *
  20.   * This software component is licensed by ST under BSD 3-Clause license,
  21.   * the "License"; You may not use this file except in compliance with the
  22.   * License. You may obtain a copy of the License at:
  23.   *                        opensource.org/licenses/BSD-3-Clause
  24.   *
  25.   ******************************************************************************
  26.   */
  27.  
  28.  
  29. /** @addtogroup CMSIS
  30.   * @{
  31.   */
  32.  
  33. /** @addtogroup stm32f107xc
  34.   * @{
  35.   */
  36.    
  37. #ifndef __STM32F107xC_H
  38. #define __STM32F107xC_H
  39.  
  40. #ifdef __cplusplus
  41.  extern "C" {
  42. #endif
  43.  
  44. /** @addtogroup Configuration_section_for_CMSIS
  45.   * @{
  46.   */
  47. /**
  48.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  49.  */
  50. #define __CM3_REV                  0x0200U  /*!< Core Revision r2p0                           */
  51.  #define __MPU_PRESENT             0U       /*!< Other STM32 devices does not provide an MPU  */
  52. #define __NVIC_PRIO_BITS           4U       /*!< STM32 uses 4 Bits for the Priority Levels    */
  53. #define __Vendor_SysTickConfig     0U       /*!< Set to 1 if different SysTick Config is used */
  54.  
  55. /**
  56.   * @}
  57.   */
  58.  
  59. /** @addtogroup Peripheral_interrupt_number_definition
  60.   * @{
  61.   */
  62.  
  63. /**
  64.  * @brief STM32F10x Interrupt Number Definition, according to the selected device
  65.  *        in @ref Library_configuration_section
  66.  */
  67.  
  68.  /*!< Interrupt Number Definition */
  69. typedef enum
  70. {
  71. /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/
  72.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */
  73.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */
  74.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */
  75.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */
  76.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */
  77.   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */
  78.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */
  79.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */
  80.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */
  81.  
  82. /******  STM32 specific Interrupt Numbers *********************************************************/
  83.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */
  84.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */
  85.   TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */
  86.   RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */
  87.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */
  88.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */
  89.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */
  90.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */
  91.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */
  92.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */
  93.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */
  94.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */
  95.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */
  96.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */
  97.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */
  98.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */
  99.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */
  100.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */
  101.   ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */
  102.   CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupts                                   */
  103.   CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupts                                  */
  104.   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */
  105.   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */
  106.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */
  107.   TIM1_BRK_IRQn               = 24,     /*!< TIM1 Break Interrupt                                 */
  108.   TIM1_UP_IRQn                = 25,     /*!< TIM1 Update Interrupt                                */
  109.   TIM1_TRG_COM_IRQn           = 26,     /*!< TIM1 Trigger and Commutation Interrupt               */
  110.   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */
  111.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */
  112.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */
  113.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */
  114.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */
  115.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */
  116.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */
  117.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */
  118.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */
  119.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */
  120.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */
  121.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */
  122.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */
  123.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */
  124.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */
  125.   OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS WakeUp from suspend through EXTI Line Interrupt */
  126.   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */
  127.   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */
  128.   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */
  129.   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */
  130.   TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */
  131.   TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */
  132.   DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */
  133.   DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */
  134.   DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */
  135.   DMA2_Channel4_IRQn          = 59,     /*!< DMA2 Channel 4 global Interrupt                      */
  136.   DMA2_Channel5_IRQn          = 60,     /*!< DMA2 Channel 5 global Interrupt                      */
  137.   ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                            */
  138.   ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt          */
  139.   CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                    */
  140.   CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                   */
  141.   CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                   */
  142.   CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                   */
  143.   OTG_FS_IRQn                 = 67      /*!< USB OTG FS global Interrupt                          */
  144. } IRQn_Type;
  145.  
  146. /**
  147.   * @}
  148.   */
  149.  
  150. #include "core_cm3.h"
  151. #include "system_stm32f1xx.h"
  152. #include <stdint.h>
  153.  
  154. /** @addtogroup Peripheral_registers_structures
  155.   * @{
  156.   */  
  157.  
  158. /**
  159.   * @brief Analog to Digital Converter  
  160.   */
  161.  
  162. typedef struct
  163. {
  164.   __IO uint32_t SR;
  165.   __IO uint32_t CR1;
  166.   __IO uint32_t CR2;
  167.   __IO uint32_t SMPR1;
  168.   __IO uint32_t SMPR2;
  169.   __IO uint32_t JOFR1;
  170.   __IO uint32_t JOFR2;
  171.   __IO uint32_t JOFR3;
  172.   __IO uint32_t JOFR4;
  173.   __IO uint32_t HTR;
  174.   __IO uint32_t LTR;
  175.   __IO uint32_t SQR1;
  176.   __IO uint32_t SQR2;
  177.   __IO uint32_t SQR3;
  178.   __IO uint32_t JSQR;
  179.   __IO uint32_t JDR1;
  180.   __IO uint32_t JDR2;
  181.   __IO uint32_t JDR3;
  182.   __IO uint32_t JDR4;
  183.   __IO uint32_t DR;
  184. } ADC_TypeDef;
  185.  
  186. typedef struct
  187. {
  188.   __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */
  189.   __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */
  190.   __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */
  191.   uint32_t  RESERVED[16];
  192.   __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */
  193. } ADC_Common_TypeDef;
  194.  
  195. /**
  196.   * @brief Backup Registers  
  197.   */
  198.  
  199. typedef struct
  200. {
  201.   uint32_t  RESERVED0;
  202.   __IO uint32_t DR1;
  203.   __IO uint32_t DR2;
  204.   __IO uint32_t DR3;
  205.   __IO uint32_t DR4;
  206.   __IO uint32_t DR5;
  207.   __IO uint32_t DR6;
  208.   __IO uint32_t DR7;
  209.   __IO uint32_t DR8;
  210.   __IO uint32_t DR9;
  211.   __IO uint32_t DR10;
  212.   __IO uint32_t RTCCR;
  213.   __IO uint32_t CR;
  214.   __IO uint32_t CSR;
  215.   uint32_t  RESERVED13[2];
  216.   __IO uint32_t DR11;
  217.   __IO uint32_t DR12;
  218.   __IO uint32_t DR13;
  219.   __IO uint32_t DR14;
  220.   __IO uint32_t DR15;
  221.   __IO uint32_t DR16;
  222.   __IO uint32_t DR17;
  223.   __IO uint32_t DR18;
  224.   __IO uint32_t DR19;
  225.   __IO uint32_t DR20;
  226.   __IO uint32_t DR21;
  227.   __IO uint32_t DR22;
  228.   __IO uint32_t DR23;
  229.   __IO uint32_t DR24;
  230.   __IO uint32_t DR25;
  231.   __IO uint32_t DR26;
  232.   __IO uint32_t DR27;
  233.   __IO uint32_t DR28;
  234.   __IO uint32_t DR29;
  235.   __IO uint32_t DR30;
  236.   __IO uint32_t DR31;
  237.   __IO uint32_t DR32;
  238.   __IO uint32_t DR33;
  239.   __IO uint32_t DR34;
  240.   __IO uint32_t DR35;
  241.   __IO uint32_t DR36;
  242.   __IO uint32_t DR37;
  243.   __IO uint32_t DR38;
  244.   __IO uint32_t DR39;
  245.   __IO uint32_t DR40;
  246.   __IO uint32_t DR41;
  247.   __IO uint32_t DR42;
  248. } BKP_TypeDef;
  249.  
  250. /**
  251.   * @brief Controller Area Network TxMailBox
  252.   */
  253.  
  254. typedef struct
  255. {
  256.   __IO uint32_t TIR;
  257.   __IO uint32_t TDTR;
  258.   __IO uint32_t TDLR;
  259.   __IO uint32_t TDHR;
  260. } CAN_TxMailBox_TypeDef;
  261.  
  262. /**
  263.   * @brief Controller Area Network FIFOMailBox
  264.   */
  265.  
  266. typedef struct
  267. {
  268.   __IO uint32_t RIR;
  269.   __IO uint32_t RDTR;
  270.   __IO uint32_t RDLR;
  271.   __IO uint32_t RDHR;
  272. } CAN_FIFOMailBox_TypeDef;
  273.  
  274. /**
  275.   * @brief Controller Area Network FilterRegister
  276.   */
  277.  
  278. typedef struct
  279. {
  280.   __IO uint32_t FR1;
  281.   __IO uint32_t FR2;
  282. } CAN_FilterRegister_TypeDef;
  283.  
  284. /**
  285.   * @brief Controller Area Network
  286.   */
  287.  
  288. typedef struct
  289. {
  290.   __IO uint32_t MCR;
  291.   __IO uint32_t MSR;
  292.   __IO uint32_t TSR;
  293.   __IO uint32_t RF0R;
  294.   __IO uint32_t RF1R;
  295.   __IO uint32_t IER;
  296.   __IO uint32_t ESR;
  297.   __IO uint32_t BTR;
  298.   uint32_t  RESERVED0[88];
  299.   CAN_TxMailBox_TypeDef sTxMailBox[3];
  300.   CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];
  301.   uint32_t  RESERVED1[12];
  302.   __IO uint32_t FMR;
  303.   __IO uint32_t FM1R;
  304.   uint32_t  RESERVED2;
  305.   __IO uint32_t FS1R;
  306.   uint32_t  RESERVED3;
  307.   __IO uint32_t FFA1R;
  308.   uint32_t  RESERVED4;
  309.   __IO uint32_t FA1R;
  310.   uint32_t  RESERVED5[8];
  311.   CAN_FilterRegister_TypeDef sFilterRegister[28];
  312. } CAN_TypeDef;
  313.  
  314. /**
  315.   * @brief CRC calculation unit
  316.   */
  317.  
  318. typedef struct
  319. {
  320.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  321.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  322.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  323.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  
  324.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  325. } CRC_TypeDef;
  326.  
  327. /**
  328.   * @brief Digital to Analog Converter
  329.   */
  330.  
  331. typedef struct
  332. {
  333.   __IO uint32_t CR;
  334.   __IO uint32_t SWTRIGR;
  335.   __IO uint32_t DHR12R1;
  336.   __IO uint32_t DHR12L1;
  337.   __IO uint32_t DHR8R1;
  338.   __IO uint32_t DHR12R2;
  339.   __IO uint32_t DHR12L2;
  340.   __IO uint32_t DHR8R2;
  341.   __IO uint32_t DHR12RD;
  342.   __IO uint32_t DHR12LD;
  343.   __IO uint32_t DHR8RD;
  344.   __IO uint32_t DOR1;
  345.   __IO uint32_t DOR2;
  346. } DAC_TypeDef;
  347.  
  348. /**
  349.   * @brief Debug MCU
  350.   */
  351.  
  352. typedef struct
  353. {
  354.   __IO uint32_t IDCODE;
  355.   __IO uint32_t CR;
  356. }DBGMCU_TypeDef;
  357.  
  358. /**
  359.   * @brief DMA Controller
  360.   */
  361.  
  362. typedef struct
  363. {
  364.   __IO uint32_t CCR;
  365.   __IO uint32_t CNDTR;
  366.   __IO uint32_t CPAR;
  367.   __IO uint32_t CMAR;
  368. } DMA_Channel_TypeDef;
  369.  
  370. typedef struct
  371. {
  372.   __IO uint32_t ISR;
  373.   __IO uint32_t IFCR;
  374. } DMA_TypeDef;
  375.  
  376.  
  377.  
  378. /**
  379.   * @brief Ethernet MAC
  380.   */
  381.  
  382. typedef struct
  383. {
  384.   __IO uint32_t MACCR;
  385.   __IO uint32_t MACFFR;
  386.   __IO uint32_t MACHTHR;
  387.   __IO uint32_t MACHTLR;
  388.   __IO uint32_t MACMIIAR;
  389.   __IO uint32_t MACMIIDR;
  390.   __IO uint32_t MACFCR;
  391.   __IO uint32_t MACVLANTR;             /*    8 */
  392.        uint32_t RESERVED0[2];
  393.   __IO uint32_t MACRWUFFR;             /*   11 */
  394.   __IO uint32_t MACPMTCSR;
  395.        uint32_t RESERVED1[2];
  396.   __IO uint32_t MACSR;                 /*   15 */
  397.   __IO uint32_t MACIMR;
  398.   __IO uint32_t MACA0HR;
  399.   __IO uint32_t MACA0LR;
  400.   __IO uint32_t MACA1HR;
  401.   __IO uint32_t MACA1LR;
  402.   __IO uint32_t MACA2HR;
  403.   __IO uint32_t MACA2LR;
  404.   __IO uint32_t MACA3HR;
  405.   __IO uint32_t MACA3LR;               /*   24 */
  406.        uint32_t RESERVED2[40];
  407.   __IO uint32_t MMCCR;                 /*   65 */
  408.   __IO uint32_t MMCRIR;
  409.   __IO uint32_t MMCTIR;
  410.   __IO uint32_t MMCRIMR;
  411.   __IO uint32_t MMCTIMR;               /*   69 */
  412.        uint32_t RESERVED3[14];
  413.   __IO uint32_t MMCTGFSCCR;            /*   84 */
  414.   __IO uint32_t MMCTGFMSCCR;
  415.        uint32_t RESERVED4[5];
  416.   __IO uint32_t MMCTGFCR;
  417.        uint32_t RESERVED5[10];
  418.   __IO uint32_t MMCRFCECR;
  419.   __IO uint32_t MMCRFAECR;
  420.        uint32_t RESERVED6[10];
  421.   __IO uint32_t MMCRGUFCR;
  422.        uint32_t RESERVED7[334];
  423.   __IO uint32_t PTPTSCR;
  424.   __IO uint32_t PTPSSIR;
  425.   __IO uint32_t PTPTSHR;
  426.   __IO uint32_t PTPTSLR;
  427.   __IO uint32_t PTPTSHUR;
  428.   __IO uint32_t PTPTSLUR;
  429.   __IO uint32_t PTPTSAR;
  430.   __IO uint32_t PTPTTHR;
  431.   __IO uint32_t PTPTTLR;
  432.        uint32_t RESERVED8[567];
  433.   __IO uint32_t DMABMR;
  434.   __IO uint32_t DMATPDR;
  435.   __IO uint32_t DMARPDR;
  436.   __IO uint32_t DMARDLAR;
  437.   __IO uint32_t DMATDLAR;
  438.   __IO uint32_t DMASR;
  439.   __IO uint32_t DMAOMR;
  440.   __IO uint32_t DMAIER;
  441.   __IO uint32_t DMAMFBOCR;
  442.        uint32_t RESERVED9[9];
  443.   __IO uint32_t DMACHTDR;
  444.   __IO uint32_t DMACHRDR;
  445.   __IO uint32_t DMACHTBAR;
  446.   __IO uint32_t DMACHRBAR;
  447. } ETH_TypeDef;
  448.  
  449.  
  450. /**
  451.   * @brief External Interrupt/Event Controller
  452.   */
  453.  
  454. typedef struct
  455. {
  456.   __IO uint32_t IMR;
  457.   __IO uint32_t EMR;
  458.   __IO uint32_t RTSR;
  459.   __IO uint32_t FTSR;
  460.   __IO uint32_t SWIER;
  461.   __IO uint32_t PR;
  462. } EXTI_TypeDef;
  463.  
  464. /**
  465.   * @brief FLASH Registers
  466.   */
  467.  
  468. typedef struct
  469. {
  470.   __IO uint32_t ACR;
  471.   __IO uint32_t KEYR;
  472.   __IO uint32_t OPTKEYR;
  473.   __IO uint32_t SR;
  474.   __IO uint32_t CR;
  475.   __IO uint32_t AR;
  476.   __IO uint32_t RESERVED;
  477.   __IO uint32_t OBR;
  478.   __IO uint32_t WRPR;
  479. } FLASH_TypeDef;
  480.  
  481. /**
  482.   * @brief Option Bytes Registers
  483.   */
  484.  
  485. typedef struct
  486. {
  487.   __IO uint16_t RDP;
  488.   __IO uint16_t USER;
  489.   __IO uint16_t Data0;
  490.   __IO uint16_t Data1;
  491.   __IO uint16_t WRP0;
  492.   __IO uint16_t WRP1;
  493.   __IO uint16_t WRP2;
  494.   __IO uint16_t WRP3;
  495. } OB_TypeDef;
  496.  
  497. /**
  498.   * @brief General Purpose I/O
  499.   */
  500.  
  501. typedef struct
  502. {
  503.   __IO uint32_t CRL;
  504.   __IO uint32_t CRH;
  505.   __IO uint32_t IDR;
  506.   __IO uint32_t ODR;
  507.   __IO uint32_t BSRR;
  508.   __IO uint32_t BRR;
  509.   __IO uint32_t LCKR;
  510. } GPIO_TypeDef;
  511.  
  512. /**
  513.   * @brief Alternate Function I/O
  514.   */
  515.  
  516. typedef struct
  517. {
  518.   __IO uint32_t EVCR;
  519.   __IO uint32_t MAPR;
  520.   __IO uint32_t EXTICR[4];
  521.   uint32_t RESERVED0;
  522.   __IO uint32_t MAPR2;  
  523. } AFIO_TypeDef;
  524. /**
  525.   * @brief Inter Integrated Circuit Interface
  526.   */
  527.  
  528. typedef struct
  529. {
  530.   __IO uint32_t CR1;
  531.   __IO uint32_t CR2;
  532.   __IO uint32_t OAR1;
  533.   __IO uint32_t OAR2;
  534.   __IO uint32_t DR;
  535.   __IO uint32_t SR1;
  536.   __IO uint32_t SR2;
  537.   __IO uint32_t CCR;
  538.   __IO uint32_t TRISE;
  539. } I2C_TypeDef;
  540.  
  541. /**
  542.   * @brief Independent WATCHDOG
  543.   */
  544.  
  545. typedef struct
  546. {
  547.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  548.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  549.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  550.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  551. } IWDG_TypeDef;
  552.  
  553. /**
  554.   * @brief Power Control
  555.   */
  556.  
  557. typedef struct
  558. {
  559.   __IO uint32_t CR;
  560.   __IO uint32_t CSR;
  561. } PWR_TypeDef;
  562.  
  563. /**
  564.   * @brief Reset and Clock Control
  565.   */
  566.  
  567. typedef struct
  568. {
  569.   __IO uint32_t CR;
  570.   __IO uint32_t CFGR;
  571.   __IO uint32_t CIR;
  572.   __IO uint32_t APB2RSTR;
  573.   __IO uint32_t APB1RSTR;
  574.   __IO uint32_t AHBENR;
  575.   __IO uint32_t APB2ENR;
  576.   __IO uint32_t APB1ENR;
  577.   __IO uint32_t BDCR;
  578.   __IO uint32_t CSR;
  579.  
  580.   __IO uint32_t AHBRSTR;
  581.   __IO uint32_t CFGR2;
  582.  
  583. } RCC_TypeDef;
  584.  
  585. /**
  586.   * @brief Real-Time Clock
  587.   */
  588.  
  589. typedef struct
  590. {
  591.   __IO uint32_t CRH;
  592.   __IO uint32_t CRL;
  593.   __IO uint32_t PRLH;
  594.   __IO uint32_t PRLL;
  595.   __IO uint32_t DIVH;
  596.   __IO uint32_t DIVL;
  597.   __IO uint32_t CNTH;
  598.   __IO uint32_t CNTL;
  599.   __IO uint32_t ALRH;
  600.   __IO uint32_t ALRL;
  601. } RTC_TypeDef;
  602.  
  603. /**
  604.   * @brief Serial Peripheral Interface
  605.   */
  606.  
  607. typedef struct
  608. {
  609.   __IO uint32_t CR1;
  610.   __IO uint32_t CR2;
  611.   __IO uint32_t SR;
  612.   __IO uint32_t DR;
  613.   __IO uint32_t CRCPR;
  614.   __IO uint32_t RXCRCR;
  615.   __IO uint32_t TXCRCR;
  616.   __IO uint32_t I2SCFGR;
  617.   __IO uint32_t I2SPR;
  618. } SPI_TypeDef;
  619.  
  620. /**
  621.   * @brief TIM Timers
  622.   */
  623. typedef struct
  624. {
  625.   __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */
  626.   __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */
  627.   __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */
  628.   __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */
  629.   __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */
  630.   __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */
  631.   __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */
  632.   __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */
  633.   __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */
  634.   __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */
  635.   __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */
  636.   __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */
  637.   __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */
  638.   __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */
  639.   __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */
  640.   __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */
  641.   __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */
  642.   __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */
  643.   __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */
  644.   __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */
  645.   __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */
  646. }TIM_TypeDef;
  647.  
  648.  
  649. /**
  650.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  651.   */
  652.  
  653. typedef struct
  654. {
  655.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  656.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  657.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  658.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  659.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  660.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  661.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  662. } USART_TypeDef;
  663.  
  664.  
  665. /**
  666.   * @brief __USB_OTG_Core_register
  667.   */
  668.  
  669. typedef struct
  670. {
  671.   __IO uint32_t GOTGCTL;              /*!<  USB_OTG Control and Status Register       Address offset: 000h */
  672.   __IO uint32_t GOTGINT;              /*!<  USB_OTG Interrupt Register                Address offset: 004h */
  673.   __IO uint32_t GAHBCFG;              /*!<  Core AHB Configuration Register           Address offset: 008h */
  674.   __IO uint32_t GUSBCFG;              /*!<  Core USB Configuration Register           Address offset: 00Ch */
  675.   __IO uint32_t GRSTCTL;              /*!<  Core Reset Register                       Address offset: 010h */
  676.   __IO uint32_t GINTSTS;              /*!<  Core Interrupt Register                   Address offset: 014h */
  677.   __IO uint32_t GINTMSK;              /*!<  Core Interrupt Mask Register              Address offset: 018h */
  678.   __IO uint32_t GRXSTSR;              /*!<  Receive Sts Q Read Register               Address offset: 01Ch */
  679.   __IO uint32_t GRXSTSP;              /*!<  Receive Sts Q Read & POP Register         Address offset: 020h */
  680.   __IO uint32_t GRXFSIZ;              /*!< Receive FIFO Size Register                 Address offset: 024h */
  681.   __IO uint32_t DIEPTXF0_HNPTXFSIZ;   /*!<  EP0 / Non Periodic Tx FIFO Size Register  Address offset: 028h */
  682.   __IO uint32_t HNPTXSTS;             /*!<  Non Periodic Tx FIFO/Queue Sts reg        Address offset: 02Ch */
  683.   uint32_t Reserved30[2];             /*!< Reserved 030h*/
  684.   __IO uint32_t GCCFG;                /*!< General Purpose IO Register                Address offset: 038h */
  685.   __IO uint32_t CID;                  /*!< User ID Register                           Address offset: 03Ch */
  686.   uint32_t  Reserved40[48];           /*!< Reserved 040h-0FFh */
  687.   __IO uint32_t HPTXFSIZ;             /*!< Host Periodic Tx FIFO Size Reg             Address offset: 100h */
  688.   __IO uint32_t DIEPTXF[0x0F];        /*!< dev Periodic Transmit FIFO                 Address offset: 0x104 */
  689. } USB_OTG_GlobalTypeDef;
  690.  
  691. /**
  692.   * @brief __device_Registers
  693.   */
  694.  
  695. typedef struct
  696. {
  697.   __IO uint32_t DCFG;                 /*!< dev Configuration Register                 Address offset: 800h*/
  698.   __IO uint32_t DCTL;                 /*!< dev Control Register                       Address offset: 804h*/
  699.   __IO uint32_t DSTS;                 /*!< dev Status Register (RO)                   Address offset: 808h*/
  700.   uint32_t Reserved0C;                /*!< Reserved 80Ch*/
  701.   __IO uint32_t DIEPMSK;              /*!< dev IN Endpoint Mask                       Address offset: 810h*/
  702.   __IO uint32_t DOEPMSK;              /*!< dev OUT Endpoint Mask                      Address offset: 814h*/
  703.   __IO uint32_t DAINT;                /*!< dev All Endpoints Itr Reg                  Address offset: 818h*/
  704.   __IO uint32_t DAINTMSK;             /*!< dev All Endpoints Itr Mask                 Address offset: 81Ch*/
  705.   uint32_t  Reserved20;               /*!< Reserved 820h*/
  706.   uint32_t Reserved9;                 /*!< Reserved 824h*/
  707.   __IO uint32_t DVBUSDIS;             /*!< dev VBUS discharge Register                Address offset: 828h*/
  708.   __IO uint32_t DVBUSPULSE;           /*!< dev VBUS Pulse Register                    Address offset: 82Ch*/
  709.   __IO uint32_t DTHRCTL;              /*!< dev thr                                    Address offset: 830h*/
  710.   __IO uint32_t DIEPEMPMSK;           /*!< dev empty msk                              Address offset: 834h*/
  711.   __IO uint32_t DEACHINT;             /*!< dedicated EP interrupt                     Address offset: 838h*/
  712.   __IO uint32_t DEACHMSK;             /*!< dedicated EP msk                           Address offset: 83Ch*/  
  713.   uint32_t Reserved40;                /*!< dedicated EP mask                          Address offset: 840h*/
  714.   __IO uint32_t DINEP1MSK;            /*!< dedicated EP mask                          Address offset: 844h*/
  715.   uint32_t  Reserved44[15];           /*!< Reserved 844-87Ch*/
  716.   __IO uint32_t DOUTEP1MSK;           /*!< dedicated EP msk                           Address offset: 884h*/
  717. } USB_OTG_DeviceTypeDef;
  718.  
  719. /**
  720.   * @brief __IN_Endpoint-Specific_Register
  721.   */
  722.  
  723. typedef struct
  724. {
  725.   __IO uint32_t DIEPCTL;              /*!< dev IN Endpoint Control Reg                900h + (ep_num * 20h) + 00h*/
  726.   uint32_t Reserved04;                /*!< Reserved                                   900h + (ep_num * 20h) + 04h*/
  727.   __IO uint32_t DIEPINT;              /*!< dev IN Endpoint Itr Reg                    900h + (ep_num * 20h) + 08h*/
  728.   uint32_t Reserved0C;                /*!< Reserved                                   900h + (ep_num * 20h) + 0Ch*/
  729.   __IO uint32_t DIEPTSIZ;             /*!< IN Endpoint Txfer Size                     900h + (ep_num * 20h) + 10h*/
  730.   __IO uint32_t DIEPDMA;              /*!< IN Endpoint DMA Address Reg                900h + (ep_num * 20h) + 14h*/
  731.   __IO uint32_t DTXFSTS;              /*!< IN Endpoint Tx FIFO Status Reg             900h + (ep_num * 20h) + 18h*/
  732.   uint32_t Reserved18;                /*!< Reserved                                   900h+(ep_num*20h)+1Ch-900h+ (ep_num * 20h) + 1Ch*/
  733. } USB_OTG_INEndpointTypeDef;
  734.  
  735. /**
  736.   * @brief __OUT_Endpoint-Specific_Registers
  737.   */
  738.  
  739. typedef struct
  740. {
  741.   __IO uint32_t DOEPCTL;              /*!< dev OUT Endpoint Control Reg               B00h + (ep_num * 20h) + 00h*/
  742.   uint32_t Reserved04;                /*!< Reserved                                   B00h + (ep_num * 20h) + 04h*/
  743.   __IO uint32_t DOEPINT;              /*!< dev OUT Endpoint Itr Reg                   B00h + (ep_num * 20h) + 08h*/
  744.   uint32_t Reserved0C;                /*!< Reserved                                   B00h + (ep_num * 20h) + 0Ch*/
  745.   __IO uint32_t DOEPTSIZ;             /*!< dev OUT Endpoint Txfer Size                B00h + (ep_num * 20h) + 10h*/
  746.   __IO uint32_t DOEPDMA;              /*!< dev OUT Endpoint DMA Address               B00h + (ep_num * 20h) + 14h*/
  747.   uint32_t Reserved18[2];             /*!< Reserved                                   B00h + (ep_num * 20h) + 18h - B00h + (ep_num * 20h) + 1Ch*/
  748. } USB_OTG_OUTEndpointTypeDef;
  749.  
  750. /**
  751.   * @brief __Host_Mode_Register_Structures
  752.   */
  753.  
  754. typedef struct
  755. {
  756.   __IO uint32_t HCFG;                 /*!< Host Configuration Register    400h*/
  757.   __IO uint32_t HFIR;                 /*!< Host Frame Interval Register   404h*/
  758.   __IO uint32_t HFNUM;                /*!< Host Frame Nbr/Frame Remaining 408h*/
  759.   uint32_t Reserved40C;               /*!< Reserved                       40Ch*/
  760.   __IO uint32_t HPTXSTS;              /*!< Host Periodic Tx FIFO/ Queue Status 410h*/
  761.   __IO uint32_t HAINT;                /*!< Host All Channels Interrupt Register 414h*/
  762.   __IO uint32_t HAINTMSK;             /*!< Host All Channels Interrupt Mask 418h*/
  763. } USB_OTG_HostTypeDef;
  764.  
  765. /**
  766.   * @brief __Host_Channel_Specific_Registers
  767.   */
  768.  
  769. typedef struct
  770. {
  771.   __IO uint32_t HCCHAR;
  772.   __IO uint32_t HCSPLT;
  773.   __IO uint32_t HCINT;
  774.   __IO uint32_t HCINTMSK;
  775.   __IO uint32_t HCTSIZ;
  776.   __IO uint32_t HCDMA;
  777.   uint32_t Reserved[2];
  778. } USB_OTG_HostChannelTypeDef;
  779.  
  780. /**
  781.   * @brief Window WATCHDOG
  782.   */
  783.  
  784. typedef struct
  785. {
  786.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  787.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  788.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  789. } WWDG_TypeDef;
  790.  
  791. /**
  792.   * @}
  793.   */
  794.  
  795. /** @addtogroup Peripheral_memory_map
  796.   * @{
  797.   */
  798.  
  799.  
  800. #define FLASH_BASE            0x08000000UL /*!< FLASH base address in the alias region */
  801. #define FLASH_BANK1_END       0x0803FFFFUL /*!< FLASH END address of bank1 */
  802. #define SRAM_BASE             0x20000000UL /*!< SRAM base address in the alias region */
  803. #define PERIPH_BASE           0x40000000UL /*!< Peripheral base address in the alias region */
  804.  
  805. #define SRAM_BB_BASE          0x22000000UL /*!< SRAM base address in the bit-band region */
  806. #define PERIPH_BB_BASE        0x42000000UL /*!< Peripheral base address in the bit-band region */
  807.  
  808.  
  809. /*!< Peripheral memory map */
  810. #define APB1PERIPH_BASE       PERIPH_BASE
  811. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000UL)
  812. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)
  813.  
  814. #define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000UL)
  815. #define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400UL)
  816. #define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800UL)
  817. #define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00UL)
  818. #define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000UL)
  819. #define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400UL)
  820. #define RTC_BASE              (APB1PERIPH_BASE + 0x00002800UL)
  821. #define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00UL)
  822. #define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000UL)
  823. #define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800UL)
  824. #define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00UL)
  825. #define USART2_BASE           (APB1PERIPH_BASE + 0x00004400UL)
  826. #define USART3_BASE           (APB1PERIPH_BASE + 0x00004800UL)
  827. #define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00UL)
  828. #define UART5_BASE            (APB1PERIPH_BASE + 0x00005000UL)
  829. #define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400UL)
  830. #define I2C2_BASE             (APB1PERIPH_BASE + 0x00005800UL)
  831. #define CAN1_BASE             (APB1PERIPH_BASE + 0x00006400UL)
  832. #define CAN2_BASE             (APB1PERIPH_BASE + 0x00006800UL)
  833. #define BKP_BASE              (APB1PERIPH_BASE + 0x00006C00UL)
  834. #define PWR_BASE              (APB1PERIPH_BASE + 0x00007000UL)
  835. #define DAC_BASE              (APB1PERIPH_BASE + 0x00007400UL)
  836. #define AFIO_BASE             (APB2PERIPH_BASE + 0x00000000UL)
  837. #define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400UL)
  838. #define GPIOA_BASE            (APB2PERIPH_BASE + 0x00000800UL)
  839. #define GPIOB_BASE            (APB2PERIPH_BASE + 0x00000C00UL)
  840. #define GPIOC_BASE            (APB2PERIPH_BASE + 0x00001000UL)
  841. #define GPIOD_BASE            (APB2PERIPH_BASE + 0x00001400UL)
  842. #define GPIOE_BASE            (APB2PERIPH_BASE + 0x00001800UL)
  843. #define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400UL)
  844. #define ADC2_BASE             (APB2PERIPH_BASE + 0x00002800UL)
  845. #define TIM1_BASE             (APB2PERIPH_BASE + 0x00002C00UL)
  846. #define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000UL)
  847. #define USART1_BASE           (APB2PERIPH_BASE + 0x00003800UL)
  848.  
  849.  
  850. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000UL)
  851. #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x00000008UL)
  852. #define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x0000001CUL)
  853. #define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x00000030UL)
  854. #define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x00000044UL)
  855. #define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x00000058UL)
  856. #define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x0000006CUL)
  857. #define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x00000080UL)
  858. #define DMA2_BASE             (AHBPERIPH_BASE + 0x00000400UL)
  859. #define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x00000408UL)
  860. #define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x0000041CUL)
  861. #define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x00000430UL)
  862. #define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x00000444UL)
  863. #define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x00000458UL)
  864. #define RCC_BASE              (AHBPERIPH_BASE + 0x00001000UL)
  865. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)
  866.  
  867. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000UL) /*!< Flash registers base address */
  868. #define FLASHSIZE_BASE        0x1FFFF7E0UL    /*!< FLASH Size register base address */
  869. #define UID_BASE              0x1FFFF7E8UL    /*!< Unique device ID register base address */
  870. #define OB_BASE               0x1FFFF800UL    /*!< Flash Option Bytes base address */
  871.  
  872. #define ETH_BASE              (AHBPERIPH_BASE + 0x00008000UL)
  873. #define ETH_MAC_BASE          (ETH_BASE)
  874. #define ETH_MMC_BASE          (ETH_BASE + 0x00000100UL)
  875. #define ETH_PTP_BASE          (ETH_BASE + 0x00000700UL)
  876. #define ETH_DMA_BASE          (ETH_BASE + 0x00001000UL)
  877.  
  878.  
  879. #define DBGMCU_BASE          0xE0042000UL /*!< Debug MCU registers base address */
  880.  
  881.  
  882. /*!< USB registers base address */
  883. #define USB_OTG_FS_PERIPH_BASE               0x50000000UL
  884.  
  885. #define USB_OTG_GLOBAL_BASE                  0x00000000UL
  886. #define USB_OTG_DEVICE_BASE                  0x00000800UL
  887. #define USB_OTG_IN_ENDPOINT_BASE             0x00000900UL
  888. #define USB_OTG_OUT_ENDPOINT_BASE            0x00000B00UL
  889. #define USB_OTG_EP_REG_SIZE                  0x00000020UL
  890. #define USB_OTG_HOST_BASE                    0x00000400UL
  891. #define USB_OTG_HOST_PORT_BASE               0x00000440UL
  892. #define USB_OTG_HOST_CHANNEL_BASE            0x00000500UL
  893. #define USB_OTG_HOST_CHANNEL_SIZE            0x00000020UL
  894. #define USB_OTG_PCGCCTL_BASE                 0x00000E00UL
  895. #define USB_OTG_FIFO_BASE                    0x00001000UL
  896. #define USB_OTG_FIFO_SIZE                    0x00001000UL
  897.  
  898. /**
  899.   * @}
  900.   */
  901.  
  902. /** @addtogroup Peripheral_declaration
  903.   * @{
  904.   */  
  905.  
  906. #define TIM2                ((TIM_TypeDef *)TIM2_BASE)
  907. #define TIM3                ((TIM_TypeDef *)TIM3_BASE)
  908. #define TIM4                ((TIM_TypeDef *)TIM4_BASE)
  909. #define TIM5                ((TIM_TypeDef *)TIM5_BASE)
  910. #define TIM6                ((TIM_TypeDef *)TIM6_BASE)
  911. #define TIM7                ((TIM_TypeDef *)TIM7_BASE)
  912. #define RTC                 ((RTC_TypeDef *)RTC_BASE)
  913. #define WWDG                ((WWDG_TypeDef *)WWDG_BASE)
  914. #define IWDG                ((IWDG_TypeDef *)IWDG_BASE)
  915. #define SPI2                ((SPI_TypeDef *)SPI2_BASE)
  916. #define SPI3                ((SPI_TypeDef *)SPI3_BASE)
  917. #define USART2              ((USART_TypeDef *)USART2_BASE)
  918. #define USART3              ((USART_TypeDef *)USART3_BASE)
  919. #define UART4               ((USART_TypeDef *)UART4_BASE)
  920. #define UART5               ((USART_TypeDef *)UART5_BASE)
  921. #define I2C1                ((I2C_TypeDef *)I2C1_BASE)
  922. #define I2C2                ((I2C_TypeDef *)I2C2_BASE)
  923. #define CAN1                ((CAN_TypeDef *)CAN1_BASE)
  924. #define CAN2                ((CAN_TypeDef *)CAN2_BASE)
  925. #define BKP                 ((BKP_TypeDef *)BKP_BASE)
  926. #define PWR                 ((PWR_TypeDef *)PWR_BASE)
  927. #define DAC1                ((DAC_TypeDef *)DAC_BASE)
  928. #define DAC                 ((DAC_TypeDef *)DAC_BASE) /* Kept for legacy purpose */
  929. #define AFIO                ((AFIO_TypeDef *)AFIO_BASE)
  930. #define EXTI                ((EXTI_TypeDef *)EXTI_BASE)
  931. #define GPIOA               ((GPIO_TypeDef *)GPIOA_BASE)
  932. #define GPIOB               ((GPIO_TypeDef *)GPIOB_BASE)
  933. #define GPIOC               ((GPIO_TypeDef *)GPIOC_BASE)
  934. #define GPIOD               ((GPIO_TypeDef *)GPIOD_BASE)
  935. #define GPIOE               ((GPIO_TypeDef *)GPIOE_BASE)
  936. #define ADC1                ((ADC_TypeDef *)ADC1_BASE)
  937. #define ADC2                ((ADC_TypeDef *)ADC2_BASE)
  938. #define ADC12_COMMON        ((ADC_Common_TypeDef *)ADC1_BASE)
  939. #define TIM1                ((TIM_TypeDef *)TIM1_BASE)
  940. #define SPI1                ((SPI_TypeDef *)SPI1_BASE)
  941. #define USART1              ((USART_TypeDef *)USART1_BASE)
  942. #define DMA1                ((DMA_TypeDef *)DMA1_BASE)
  943. #define DMA2                ((DMA_TypeDef *)DMA2_BASE)
  944. #define DMA1_Channel1       ((DMA_Channel_TypeDef *)DMA1_Channel1_BASE)
  945. #define DMA1_Channel2       ((DMA_Channel_TypeDef *)DMA1_Channel2_BASE)
  946. #define DMA1_Channel3       ((DMA_Channel_TypeDef *)DMA1_Channel3_BASE)
  947. #define DMA1_Channel4       ((DMA_Channel_TypeDef *)DMA1_Channel4_BASE)
  948. #define DMA1_Channel5       ((DMA_Channel_TypeDef *)DMA1_Channel5_BASE)
  949. #define DMA1_Channel6       ((DMA_Channel_TypeDef *)DMA1_Channel6_BASE)
  950. #define DMA1_Channel7       ((DMA_Channel_TypeDef *)DMA1_Channel7_BASE)
  951. #define DMA2_Channel1       ((DMA_Channel_TypeDef *)DMA2_Channel1_BASE)
  952. #define DMA2_Channel2       ((DMA_Channel_TypeDef *)DMA2_Channel2_BASE)
  953. #define DMA2_Channel3       ((DMA_Channel_TypeDef *)DMA2_Channel3_BASE)
  954. #define DMA2_Channel4       ((DMA_Channel_TypeDef *)DMA2_Channel4_BASE)
  955. #define DMA2_Channel5       ((DMA_Channel_TypeDef *)DMA2_Channel5_BASE)
  956. #define RCC                 ((RCC_TypeDef *)RCC_BASE)
  957. #define CRC                 ((CRC_TypeDef *)CRC_BASE)
  958. #define FLASH               ((FLASH_TypeDef *)FLASH_R_BASE)
  959. #define OB                  ((OB_TypeDef *)OB_BASE)
  960. #define ETH                 ((ETH_TypeDef *) ETH_BASE)
  961. #define DBGMCU              ((DBGMCU_TypeDef *)DBGMCU_BASE)
  962.  
  963. #define USB_OTG_FS          ((USB_OTG_GlobalTypeDef *)USB_OTG_FS_PERIPH_BASE)
  964.  
  965. /**
  966.   * @}
  967.   */
  968.  
  969. /** @addtogroup Exported_constants
  970.   * @{
  971.   */
  972.  
  973.   /** @addtogroup Peripheral_Registers_Bits_Definition
  974.   * @{
  975.   */
  976.    
  977. /******************************************************************************/
  978. /*                         Peripheral Registers_Bits_Definition               */
  979. /******************************************************************************/
  980.  
  981. /******************************************************************************/
  982. /*                                                                            */
  983. /*                       CRC calculation unit (CRC)                           */
  984. /*                                                                            */
  985. /******************************************************************************/
  986.  
  987. /*******************  Bit definition for CRC_DR register  *********************/
  988. #define CRC_DR_DR_Pos                       (0U)                              
  989. #define CRC_DR_DR_Msk                       (0xFFFFFFFFUL << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  990. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  991.  
  992. /*******************  Bit definition for CRC_IDR register  ********************/
  993. #define CRC_IDR_IDR_Pos                     (0U)                              
  994. #define CRC_IDR_IDR_Msk                     (0xFFUL << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  995. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  996.  
  997. /********************  Bit definition for CRC_CR register  ********************/
  998. #define CRC_CR_RESET_Pos                    (0U)                              
  999. #define CRC_CR_RESET_Msk                    (0x1UL << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  1000. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  1001.  
  1002. /******************************************************************************/
  1003. /*                                                                            */
  1004. /*                             Power Control                                  */
  1005. /*                                                                            */
  1006. /******************************************************************************/
  1007.  
  1008. /********************  Bit definition for PWR_CR register  ********************/
  1009. #define PWR_CR_LPDS_Pos                     (0U)                              
  1010. #define PWR_CR_LPDS_Msk                     (0x1UL << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */
  1011. #define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */
  1012. #define PWR_CR_PDDS_Pos                     (1U)                              
  1013. #define PWR_CR_PDDS_Msk                     (0x1UL << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  1014. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  1015. #define PWR_CR_CWUF_Pos                     (2U)                              
  1016. #define PWR_CR_CWUF_Msk                     (0x1UL << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  1017. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  1018. #define PWR_CR_CSBF_Pos                     (3U)                              
  1019. #define PWR_CR_CSBF_Msk                     (0x1UL << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  1020. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  1021. #define PWR_CR_PVDE_Pos                     (4U)                              
  1022. #define PWR_CR_PVDE_Msk                     (0x1UL << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  1023. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  1024.  
  1025. #define PWR_CR_PLS_Pos                      (5U)                              
  1026. #define PWR_CR_PLS_Msk                      (0x7UL << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  1027. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  1028. #define PWR_CR_PLS_0                        (0x1UL << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  1029. #define PWR_CR_PLS_1                        (0x2UL << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  1030. #define PWR_CR_PLS_2                        (0x4UL << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  1031.  
  1032. /*!< PVD level configuration */
  1033. #define PWR_CR_PLS_LEV0                      0x00000000U                           /*!< PVD level 2.2V */
  1034. #define PWR_CR_PLS_LEV1                      0x00000020U                           /*!< PVD level 2.3V */
  1035. #define PWR_CR_PLS_LEV2                      0x00000040U                           /*!< PVD level 2.4V */
  1036. #define PWR_CR_PLS_LEV3                      0x00000060U                           /*!< PVD level 2.5V */
  1037. #define PWR_CR_PLS_LEV4                      0x00000080U                           /*!< PVD level 2.6V */
  1038. #define PWR_CR_PLS_LEV5                      0x000000A0U                           /*!< PVD level 2.7V */
  1039. #define PWR_CR_PLS_LEV6                      0x000000C0U                           /*!< PVD level 2.8V */
  1040. #define PWR_CR_PLS_LEV7                      0x000000E0U                           /*!< PVD level 2.9V */
  1041.  
  1042. /* Legacy defines */
  1043. #define PWR_CR_PLS_2V2                       PWR_CR_PLS_LEV0
  1044. #define PWR_CR_PLS_2V3                       PWR_CR_PLS_LEV1
  1045. #define PWR_CR_PLS_2V4                       PWR_CR_PLS_LEV2
  1046. #define PWR_CR_PLS_2V5                       PWR_CR_PLS_LEV3
  1047. #define PWR_CR_PLS_2V6                       PWR_CR_PLS_LEV4
  1048. #define PWR_CR_PLS_2V7                       PWR_CR_PLS_LEV5
  1049. #define PWR_CR_PLS_2V8                       PWR_CR_PLS_LEV6
  1050. #define PWR_CR_PLS_2V9                       PWR_CR_PLS_LEV7
  1051.  
  1052. #define PWR_CR_DBP_Pos                      (8U)                              
  1053. #define PWR_CR_DBP_Msk                      (0x1UL << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  1054. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  1055.  
  1056.  
  1057. /*******************  Bit definition for PWR_CSR register  ********************/
  1058. #define PWR_CSR_WUF_Pos                     (0U)                              
  1059. #define PWR_CSR_WUF_Msk                     (0x1UL << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  1060. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  1061. #define PWR_CSR_SBF_Pos                     (1U)                              
  1062. #define PWR_CSR_SBF_Msk                     (0x1UL << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  1063. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  1064. #define PWR_CSR_PVDO_Pos                    (2U)                              
  1065. #define PWR_CSR_PVDO_Msk                    (0x1UL << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  1066. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  1067. #define PWR_CSR_EWUP_Pos                    (8U)                              
  1068. #define PWR_CSR_EWUP_Msk                    (0x1UL << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */
  1069. #define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */
  1070.  
  1071. /******************************************************************************/
  1072. /*                                                                            */
  1073. /*                            Backup registers                                */
  1074. /*                                                                            */
  1075. /******************************************************************************/
  1076.  
  1077. /*******************  Bit definition for BKP_DR1 register  ********************/
  1078. #define BKP_DR1_D_Pos                       (0U)                              
  1079. #define BKP_DR1_D_Msk                       (0xFFFFUL << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */
  1080. #define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */
  1081.  
  1082. /*******************  Bit definition for BKP_DR2 register  ********************/
  1083. #define BKP_DR2_D_Pos                       (0U)                              
  1084. #define BKP_DR2_D_Msk                       (0xFFFFUL << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */
  1085. #define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */
  1086.  
  1087. /*******************  Bit definition for BKP_DR3 register  ********************/
  1088. #define BKP_DR3_D_Pos                       (0U)                              
  1089. #define BKP_DR3_D_Msk                       (0xFFFFUL << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */
  1090. #define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */
  1091.  
  1092. /*******************  Bit definition for BKP_DR4 register  ********************/
  1093. #define BKP_DR4_D_Pos                       (0U)                              
  1094. #define BKP_DR4_D_Msk                       (0xFFFFUL << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */
  1095. #define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */
  1096.  
  1097. /*******************  Bit definition for BKP_DR5 register  ********************/
  1098. #define BKP_DR5_D_Pos                       (0U)                              
  1099. #define BKP_DR5_D_Msk                       (0xFFFFUL << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */
  1100. #define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */
  1101.  
  1102. /*******************  Bit definition for BKP_DR6 register  ********************/
  1103. #define BKP_DR6_D_Pos                       (0U)                              
  1104. #define BKP_DR6_D_Msk                       (0xFFFFUL << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */
  1105. #define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */
  1106.  
  1107. /*******************  Bit definition for BKP_DR7 register  ********************/
  1108. #define BKP_DR7_D_Pos                       (0U)                              
  1109. #define BKP_DR7_D_Msk                       (0xFFFFUL << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */
  1110. #define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */
  1111.  
  1112. /*******************  Bit definition for BKP_DR8 register  ********************/
  1113. #define BKP_DR8_D_Pos                       (0U)                              
  1114. #define BKP_DR8_D_Msk                       (0xFFFFUL << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */
  1115. #define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */
  1116.  
  1117. /*******************  Bit definition for BKP_DR9 register  ********************/
  1118. #define BKP_DR9_D_Pos                       (0U)                              
  1119. #define BKP_DR9_D_Msk                       (0xFFFFUL << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */
  1120. #define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */
  1121.  
  1122. /*******************  Bit definition for BKP_DR10 register  *******************/
  1123. #define BKP_DR10_D_Pos                      (0U)                              
  1124. #define BKP_DR10_D_Msk                      (0xFFFFUL << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */
  1125. #define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */
  1126.  
  1127. /*******************  Bit definition for BKP_DR11 register  *******************/
  1128. #define BKP_DR11_D_Pos                      (0U)                              
  1129. #define BKP_DR11_D_Msk                      (0xFFFFUL << BKP_DR11_D_Pos)        /*!< 0x0000FFFF */
  1130. #define BKP_DR11_D                          BKP_DR11_D_Msk                     /*!< Backup data */
  1131.  
  1132. /*******************  Bit definition for BKP_DR12 register  *******************/
  1133. #define BKP_DR12_D_Pos                      (0U)                              
  1134. #define BKP_DR12_D_Msk                      (0xFFFFUL << BKP_DR12_D_Pos)        /*!< 0x0000FFFF */
  1135. #define BKP_DR12_D                          BKP_DR12_D_Msk                     /*!< Backup data */
  1136.  
  1137. /*******************  Bit definition for BKP_DR13 register  *******************/
  1138. #define BKP_DR13_D_Pos                      (0U)                              
  1139. #define BKP_DR13_D_Msk                      (0xFFFFUL << BKP_DR13_D_Pos)        /*!< 0x0000FFFF */
  1140. #define BKP_DR13_D                          BKP_DR13_D_Msk                     /*!< Backup data */
  1141.  
  1142. /*******************  Bit definition for BKP_DR14 register  *******************/
  1143. #define BKP_DR14_D_Pos                      (0U)                              
  1144. #define BKP_DR14_D_Msk                      (0xFFFFUL << BKP_DR14_D_Pos)        /*!< 0x0000FFFF */
  1145. #define BKP_DR14_D                          BKP_DR14_D_Msk                     /*!< Backup data */
  1146.  
  1147. /*******************  Bit definition for BKP_DR15 register  *******************/
  1148. #define BKP_DR15_D_Pos                      (0U)                              
  1149. #define BKP_DR15_D_Msk                      (0xFFFFUL << BKP_DR15_D_Pos)        /*!< 0x0000FFFF */
  1150. #define BKP_DR15_D                          BKP_DR15_D_Msk                     /*!< Backup data */
  1151.  
  1152. /*******************  Bit definition for BKP_DR16 register  *******************/
  1153. #define BKP_DR16_D_Pos                      (0U)                              
  1154. #define BKP_DR16_D_Msk                      (0xFFFFUL << BKP_DR16_D_Pos)        /*!< 0x0000FFFF */
  1155. #define BKP_DR16_D                          BKP_DR16_D_Msk                     /*!< Backup data */
  1156.  
  1157. /*******************  Bit definition for BKP_DR17 register  *******************/
  1158. #define BKP_DR17_D_Pos                      (0U)                              
  1159. #define BKP_DR17_D_Msk                      (0xFFFFUL << BKP_DR17_D_Pos)        /*!< 0x0000FFFF */
  1160. #define BKP_DR17_D                          BKP_DR17_D_Msk                     /*!< Backup data */
  1161.  
  1162. /******************  Bit definition for BKP_DR18 register  ********************/
  1163. #define BKP_DR18_D_Pos                      (0U)                              
  1164. #define BKP_DR18_D_Msk                      (0xFFFFUL << BKP_DR18_D_Pos)        /*!< 0x0000FFFF */
  1165. #define BKP_DR18_D                          BKP_DR18_D_Msk                     /*!< Backup data */
  1166.  
  1167. /*******************  Bit definition for BKP_DR19 register  *******************/
  1168. #define BKP_DR19_D_Pos                      (0U)                              
  1169. #define BKP_DR19_D_Msk                      (0xFFFFUL << BKP_DR19_D_Pos)        /*!< 0x0000FFFF */
  1170. #define BKP_DR19_D                          BKP_DR19_D_Msk                     /*!< Backup data */
  1171.  
  1172. /*******************  Bit definition for BKP_DR20 register  *******************/
  1173. #define BKP_DR20_D_Pos                      (0U)                              
  1174. #define BKP_DR20_D_Msk                      (0xFFFFUL << BKP_DR20_D_Pos)        /*!< 0x0000FFFF */
  1175. #define BKP_DR20_D                          BKP_DR20_D_Msk                     /*!< Backup data */
  1176.  
  1177. /*******************  Bit definition for BKP_DR21 register  *******************/
  1178. #define BKP_DR21_D_Pos                      (0U)                              
  1179. #define BKP_DR21_D_Msk                      (0xFFFFUL << BKP_DR21_D_Pos)        /*!< 0x0000FFFF */
  1180. #define BKP_DR21_D                          BKP_DR21_D_Msk                     /*!< Backup data */
  1181.  
  1182. /*******************  Bit definition for BKP_DR22 register  *******************/
  1183. #define BKP_DR22_D_Pos                      (0U)                              
  1184. #define BKP_DR22_D_Msk                      (0xFFFFUL << BKP_DR22_D_Pos)        /*!< 0x0000FFFF */
  1185. #define BKP_DR22_D                          BKP_DR22_D_Msk                     /*!< Backup data */
  1186.  
  1187. /*******************  Bit definition for BKP_DR23 register  *******************/
  1188. #define BKP_DR23_D_Pos                      (0U)                              
  1189. #define BKP_DR23_D_Msk                      (0xFFFFUL << BKP_DR23_D_Pos)        /*!< 0x0000FFFF */
  1190. #define BKP_DR23_D                          BKP_DR23_D_Msk                     /*!< Backup data */
  1191.  
  1192. /*******************  Bit definition for BKP_DR24 register  *******************/
  1193. #define BKP_DR24_D_Pos                      (0U)                              
  1194. #define BKP_DR24_D_Msk                      (0xFFFFUL << BKP_DR24_D_Pos)        /*!< 0x0000FFFF */
  1195. #define BKP_DR24_D                          BKP_DR24_D_Msk                     /*!< Backup data */
  1196.  
  1197. /*******************  Bit definition for BKP_DR25 register  *******************/
  1198. #define BKP_DR25_D_Pos                      (0U)                              
  1199. #define BKP_DR25_D_Msk                      (0xFFFFUL << BKP_DR25_D_Pos)        /*!< 0x0000FFFF */
  1200. #define BKP_DR25_D                          BKP_DR25_D_Msk                     /*!< Backup data */
  1201.  
  1202. /*******************  Bit definition for BKP_DR26 register  *******************/
  1203. #define BKP_DR26_D_Pos                      (0U)                              
  1204. #define BKP_DR26_D_Msk                      (0xFFFFUL << BKP_DR26_D_Pos)        /*!< 0x0000FFFF */
  1205. #define BKP_DR26_D                          BKP_DR26_D_Msk                     /*!< Backup data */
  1206.  
  1207. /*******************  Bit definition for BKP_DR27 register  *******************/
  1208. #define BKP_DR27_D_Pos                      (0U)                              
  1209. #define BKP_DR27_D_Msk                      (0xFFFFUL << BKP_DR27_D_Pos)        /*!< 0x0000FFFF */
  1210. #define BKP_DR27_D                          BKP_DR27_D_Msk                     /*!< Backup data */
  1211.  
  1212. /*******************  Bit definition for BKP_DR28 register  *******************/
  1213. #define BKP_DR28_D_Pos                      (0U)                              
  1214. #define BKP_DR28_D_Msk                      (0xFFFFUL << BKP_DR28_D_Pos)        /*!< 0x0000FFFF */
  1215. #define BKP_DR28_D                          BKP_DR28_D_Msk                     /*!< Backup data */
  1216.  
  1217. /*******************  Bit definition for BKP_DR29 register  *******************/
  1218. #define BKP_DR29_D_Pos                      (0U)                              
  1219. #define BKP_DR29_D_Msk                      (0xFFFFUL << BKP_DR29_D_Pos)        /*!< 0x0000FFFF */
  1220. #define BKP_DR29_D                          BKP_DR29_D_Msk                     /*!< Backup data */
  1221.  
  1222. /*******************  Bit definition for BKP_DR30 register  *******************/
  1223. #define BKP_DR30_D_Pos                      (0U)                              
  1224. #define BKP_DR30_D_Msk                      (0xFFFFUL << BKP_DR30_D_Pos)        /*!< 0x0000FFFF */
  1225. #define BKP_DR30_D                          BKP_DR30_D_Msk                     /*!< Backup data */
  1226.  
  1227. /*******************  Bit definition for BKP_DR31 register  *******************/
  1228. #define BKP_DR31_D_Pos                      (0U)                              
  1229. #define BKP_DR31_D_Msk                      (0xFFFFUL << BKP_DR31_D_Pos)        /*!< 0x0000FFFF */
  1230. #define BKP_DR31_D                          BKP_DR31_D_Msk                     /*!< Backup data */
  1231.  
  1232. /*******************  Bit definition for BKP_DR32 register  *******************/
  1233. #define BKP_DR32_D_Pos                      (0U)                              
  1234. #define BKP_DR32_D_Msk                      (0xFFFFUL << BKP_DR32_D_Pos)        /*!< 0x0000FFFF */
  1235. #define BKP_DR32_D                          BKP_DR32_D_Msk                     /*!< Backup data */
  1236.  
  1237. /*******************  Bit definition for BKP_DR33 register  *******************/
  1238. #define BKP_DR33_D_Pos                      (0U)                              
  1239. #define BKP_DR33_D_Msk                      (0xFFFFUL << BKP_DR33_D_Pos)        /*!< 0x0000FFFF */
  1240. #define BKP_DR33_D                          BKP_DR33_D_Msk                     /*!< Backup data */
  1241.  
  1242. /*******************  Bit definition for BKP_DR34 register  *******************/
  1243. #define BKP_DR34_D_Pos                      (0U)                              
  1244. #define BKP_DR34_D_Msk                      (0xFFFFUL << BKP_DR34_D_Pos)        /*!< 0x0000FFFF */
  1245. #define BKP_DR34_D                          BKP_DR34_D_Msk                     /*!< Backup data */
  1246.  
  1247. /*******************  Bit definition for BKP_DR35 register  *******************/
  1248. #define BKP_DR35_D_Pos                      (0U)                              
  1249. #define BKP_DR35_D_Msk                      (0xFFFFUL << BKP_DR35_D_Pos)        /*!< 0x0000FFFF */
  1250. #define BKP_DR35_D                          BKP_DR35_D_Msk                     /*!< Backup data */
  1251.  
  1252. /*******************  Bit definition for BKP_DR36 register  *******************/
  1253. #define BKP_DR36_D_Pos                      (0U)                              
  1254. #define BKP_DR36_D_Msk                      (0xFFFFUL << BKP_DR36_D_Pos)        /*!< 0x0000FFFF */
  1255. #define BKP_DR36_D                          BKP_DR36_D_Msk                     /*!< Backup data */
  1256.  
  1257. /*******************  Bit definition for BKP_DR37 register  *******************/
  1258. #define BKP_DR37_D_Pos                      (0U)                              
  1259. #define BKP_DR37_D_Msk                      (0xFFFFUL << BKP_DR37_D_Pos)        /*!< 0x0000FFFF */
  1260. #define BKP_DR37_D                          BKP_DR37_D_Msk                     /*!< Backup data */
  1261.  
  1262. /*******************  Bit definition for BKP_DR38 register  *******************/
  1263. #define BKP_DR38_D_Pos                      (0U)                              
  1264. #define BKP_DR38_D_Msk                      (0xFFFFUL << BKP_DR38_D_Pos)        /*!< 0x0000FFFF */
  1265. #define BKP_DR38_D                          BKP_DR38_D_Msk                     /*!< Backup data */
  1266.  
  1267. /*******************  Bit definition for BKP_DR39 register  *******************/
  1268. #define BKP_DR39_D_Pos                      (0U)                              
  1269. #define BKP_DR39_D_Msk                      (0xFFFFUL << BKP_DR39_D_Pos)        /*!< 0x0000FFFF */
  1270. #define BKP_DR39_D                          BKP_DR39_D_Msk                     /*!< Backup data */
  1271.  
  1272. /*******************  Bit definition for BKP_DR40 register  *******************/
  1273. #define BKP_DR40_D_Pos                      (0U)                              
  1274. #define BKP_DR40_D_Msk                      (0xFFFFUL << BKP_DR40_D_Pos)        /*!< 0x0000FFFF */
  1275. #define BKP_DR40_D                          BKP_DR40_D_Msk                     /*!< Backup data */
  1276.  
  1277. /*******************  Bit definition for BKP_DR41 register  *******************/
  1278. #define BKP_DR41_D_Pos                      (0U)                              
  1279. #define BKP_DR41_D_Msk                      (0xFFFFUL << BKP_DR41_D_Pos)        /*!< 0x0000FFFF */
  1280. #define BKP_DR41_D                          BKP_DR41_D_Msk                     /*!< Backup data */
  1281.  
  1282. /*******************  Bit definition for BKP_DR42 register  *******************/
  1283. #define BKP_DR42_D_Pos                      (0U)                              
  1284. #define BKP_DR42_D_Msk                      (0xFFFFUL << BKP_DR42_D_Pos)        /*!< 0x0000FFFF */
  1285. #define BKP_DR42_D                          BKP_DR42_D_Msk                     /*!< Backup data */
  1286.  
  1287. #define RTC_BKP_NUMBER 42
  1288.  
  1289. /******************  Bit definition for BKP_RTCCR register  *******************/
  1290. #define BKP_RTCCR_CAL_Pos                   (0U)                              
  1291. #define BKP_RTCCR_CAL_Msk                   (0x7FUL << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */
  1292. #define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */
  1293. #define BKP_RTCCR_CCO_Pos                   (7U)                              
  1294. #define BKP_RTCCR_CCO_Msk                   (0x1UL << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */
  1295. #define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */
  1296. #define BKP_RTCCR_ASOE_Pos                  (8U)                              
  1297. #define BKP_RTCCR_ASOE_Msk                  (0x1UL << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */
  1298. #define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */
  1299. #define BKP_RTCCR_ASOS_Pos                  (9U)                              
  1300. #define BKP_RTCCR_ASOS_Msk                  (0x1UL << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */
  1301. #define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */
  1302.  
  1303. /********************  Bit definition for BKP_CR register  ********************/
  1304. #define BKP_CR_TPE_Pos                      (0U)                              
  1305. #define BKP_CR_TPE_Msk                      (0x1UL << BKP_CR_TPE_Pos)           /*!< 0x00000001 */
  1306. #define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */
  1307. #define BKP_CR_TPAL_Pos                     (1U)                              
  1308. #define BKP_CR_TPAL_Msk                     (0x1UL << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */
  1309. #define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */
  1310.  
  1311. /*******************  Bit definition for BKP_CSR register  ********************/
  1312. #define BKP_CSR_CTE_Pos                     (0U)                              
  1313. #define BKP_CSR_CTE_Msk                     (0x1UL << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */
  1314. #define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */
  1315. #define BKP_CSR_CTI_Pos                     (1U)                              
  1316. #define BKP_CSR_CTI_Msk                     (0x1UL << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */
  1317. #define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */
  1318. #define BKP_CSR_TPIE_Pos                    (2U)                              
  1319. #define BKP_CSR_TPIE_Msk                    (0x1UL << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */
  1320. #define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */
  1321. #define BKP_CSR_TEF_Pos                     (8U)                              
  1322. #define BKP_CSR_TEF_Msk                     (0x1UL << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */
  1323. #define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */
  1324. #define BKP_CSR_TIF_Pos                     (9U)                              
  1325. #define BKP_CSR_TIF_Msk                     (0x1UL << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */
  1326. #define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */
  1327.  
  1328. /******************************************************************************/
  1329. /*                                                                            */
  1330. /*                         Reset and Clock Control                            */
  1331. /*                                                                            */
  1332. /******************************************************************************/
  1333.  
  1334. /********************  Bit definition for RCC_CR register  ********************/
  1335. #define RCC_CR_HSION_Pos                     (0U)                              
  1336. #define RCC_CR_HSION_Msk                     (0x1UL << RCC_CR_HSION_Pos)        /*!< 0x00000001 */
  1337. #define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */
  1338. #define RCC_CR_HSIRDY_Pos                    (1U)                              
  1339. #define RCC_CR_HSIRDY_Msk                    (0x1UL << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */
  1340. #define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */
  1341. #define RCC_CR_HSITRIM_Pos                   (3U)                              
  1342. #define RCC_CR_HSITRIM_Msk                   (0x1FUL << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */
  1343. #define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */
  1344. #define RCC_CR_HSICAL_Pos                    (8U)                              
  1345. #define RCC_CR_HSICAL_Msk                    (0xFFUL << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */
  1346. #define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */
  1347. #define RCC_CR_HSEON_Pos                     (16U)                            
  1348. #define RCC_CR_HSEON_Msk                     (0x1UL << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */
  1349. #define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */
  1350. #define RCC_CR_HSERDY_Pos                    (17U)                            
  1351. #define RCC_CR_HSERDY_Msk                    (0x1UL << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */
  1352. #define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */
  1353. #define RCC_CR_HSEBYP_Pos                    (18U)                            
  1354. #define RCC_CR_HSEBYP_Msk                    (0x1UL << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */
  1355. #define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */
  1356. #define RCC_CR_CSSON_Pos                     (19U)                            
  1357. #define RCC_CR_CSSON_Msk                     (0x1UL << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */
  1358. #define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */
  1359. #define RCC_CR_PLLON_Pos                     (24U)                            
  1360. #define RCC_CR_PLLON_Msk                     (0x1UL << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */
  1361. #define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */
  1362. #define RCC_CR_PLLRDY_Pos                    (25U)                            
  1363. #define RCC_CR_PLLRDY_Msk                    (0x1UL << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */
  1364. #define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */
  1365.  
  1366. /*
  1367.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 serie)
  1368.  */
  1369. #define RCC_PLL2_SUPPORT                                                       /*!< Support PLL2 */
  1370.  
  1371. #define RCC_CR_PLL2ON_Pos                    (26U)                            
  1372. #define RCC_CR_PLL2ON_Msk                    (0x1UL << RCC_CR_PLL2ON_Pos)       /*!< 0x04000000 */
  1373. #define RCC_CR_PLL2ON                        RCC_CR_PLL2ON_Msk                 /*!< PLL2 enable */
  1374. #define RCC_CR_PLL2RDY_Pos                   (27U)                            
  1375. #define RCC_CR_PLL2RDY_Msk                   (0x1UL << RCC_CR_PLL2RDY_Pos)      /*!< 0x08000000 */
  1376. #define RCC_CR_PLL2RDY                       RCC_CR_PLL2RDY_Msk                /*!< PLL2 clock ready flag */
  1377.  
  1378. /*
  1379.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 serie)
  1380.  */
  1381. #define RCC_PLLI2S_SUPPORT                                                     /*!< Support PLL3 (PLLI2S)*/
  1382.  
  1383. #define RCC_CR_PLL3ON_Pos                    (28U)                            
  1384. #define RCC_CR_PLL3ON_Msk                    (0x1UL << RCC_CR_PLL3ON_Pos)       /*!< 0x10000000 */
  1385. #define RCC_CR_PLL3ON                        RCC_CR_PLL3ON_Msk                 /*!< PLL3 enable */
  1386. #define RCC_CR_PLL3RDY_Pos                   (29U)                            
  1387. #define RCC_CR_PLL3RDY_Msk                   (0x1UL << RCC_CR_PLL3RDY_Pos)      /*!< 0x20000000 */
  1388. #define RCC_CR_PLL3RDY                       RCC_CR_PLL3RDY_Msk                /*!< PLL3 clock ready flag */
  1389.  
  1390. /*******************  Bit definition for RCC_CFGR register  *******************/
  1391. /*!< SW configuration */
  1392. #define RCC_CFGR_SW_Pos                      (0U)                              
  1393. #define RCC_CFGR_SW_Msk                      (0x3UL << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */
  1394. #define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */
  1395. #define RCC_CFGR_SW_0                        (0x1UL << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */
  1396. #define RCC_CFGR_SW_1                        (0x2UL << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */
  1397.  
  1398. #define RCC_CFGR_SW_HSI                      0x00000000U                       /*!< HSI selected as system clock */
  1399. #define RCC_CFGR_SW_HSE                      0x00000001U                       /*!< HSE selected as system clock */
  1400. #define RCC_CFGR_SW_PLL                      0x00000002U                       /*!< PLL selected as system clock */
  1401.  
  1402. /*!< SWS configuration */
  1403. #define RCC_CFGR_SWS_Pos                     (2U)                              
  1404. #define RCC_CFGR_SWS_Msk                     (0x3UL << RCC_CFGR_SWS_Pos)        /*!< 0x0000000C */
  1405. #define RCC_CFGR_SWS                         RCC_CFGR_SWS_Msk                  /*!< SWS[1:0] bits (System Clock Switch Status) */
  1406. #define RCC_CFGR_SWS_0                       (0x1UL << RCC_CFGR_SWS_Pos)        /*!< 0x00000004 */
  1407. #define RCC_CFGR_SWS_1                       (0x2UL << RCC_CFGR_SWS_Pos)        /*!< 0x00000008 */
  1408.  
  1409. #define RCC_CFGR_SWS_HSI                     0x00000000U                       /*!< HSI oscillator used as system clock */
  1410. #define RCC_CFGR_SWS_HSE                     0x00000004U                       /*!< HSE oscillator used as system clock */
  1411. #define RCC_CFGR_SWS_PLL                     0x00000008U                       /*!< PLL used as system clock */
  1412.  
  1413. /*!< HPRE configuration */
  1414. #define RCC_CFGR_HPRE_Pos                    (4U)                              
  1415. #define RCC_CFGR_HPRE_Msk                    (0xFUL << RCC_CFGR_HPRE_Pos)       /*!< 0x000000F0 */
  1416. #define RCC_CFGR_HPRE                        RCC_CFGR_HPRE_Msk                 /*!< HPRE[3:0] bits (AHB prescaler) */
  1417. #define RCC_CFGR_HPRE_0                      (0x1UL << RCC_CFGR_HPRE_Pos)       /*!< 0x00000010 */
  1418. #define RCC_CFGR_HPRE_1                      (0x2UL << RCC_CFGR_HPRE_Pos)       /*!< 0x00000020 */
  1419. #define RCC_CFGR_HPRE_2                      (0x4UL << RCC_CFGR_HPRE_Pos)       /*!< 0x00000040 */
  1420. #define RCC_CFGR_HPRE_3                      (0x8UL << RCC_CFGR_HPRE_Pos)       /*!< 0x00000080 */
  1421.  
  1422. #define RCC_CFGR_HPRE_DIV1                   0x00000000U                       /*!< SYSCLK not divided */
  1423. #define RCC_CFGR_HPRE_DIV2                   0x00000080U                       /*!< SYSCLK divided by 2 */
  1424. #define RCC_CFGR_HPRE_DIV4                   0x00000090U                       /*!< SYSCLK divided by 4 */
  1425. #define RCC_CFGR_HPRE_DIV8                   0x000000A0U                       /*!< SYSCLK divided by 8 */
  1426. #define RCC_CFGR_HPRE_DIV16                  0x000000B0U                       /*!< SYSCLK divided by 16 */
  1427. #define RCC_CFGR_HPRE_DIV64                  0x000000C0U                       /*!< SYSCLK divided by 64 */
  1428. #define RCC_CFGR_HPRE_DIV128                 0x000000D0U                       /*!< SYSCLK divided by 128 */
  1429. #define RCC_CFGR_HPRE_DIV256                 0x000000E0U                       /*!< SYSCLK divided by 256 */
  1430. #define RCC_CFGR_HPRE_DIV512                 0x000000F0U                       /*!< SYSCLK divided by 512 */
  1431.  
  1432. /*!< PPRE1 configuration */
  1433. #define RCC_CFGR_PPRE1_Pos                   (8U)                              
  1434. #define RCC_CFGR_PPRE1_Msk                   (0x7UL << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000700 */
  1435. #define RCC_CFGR_PPRE1                       RCC_CFGR_PPRE1_Msk                /*!< PRE1[2:0] bits (APB1 prescaler) */
  1436. #define RCC_CFGR_PPRE1_0                     (0x1UL << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000100 */
  1437. #define RCC_CFGR_PPRE1_1                     (0x2UL << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000200 */
  1438. #define RCC_CFGR_PPRE1_2                     (0x4UL << RCC_CFGR_PPRE1_Pos)      /*!< 0x00000400 */
  1439.  
  1440. #define RCC_CFGR_PPRE1_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1441. #define RCC_CFGR_PPRE1_DIV2                  0x00000400U                       /*!< HCLK divided by 2 */
  1442. #define RCC_CFGR_PPRE1_DIV4                  0x00000500U                       /*!< HCLK divided by 4 */
  1443. #define RCC_CFGR_PPRE1_DIV8                  0x00000600U                       /*!< HCLK divided by 8 */
  1444. #define RCC_CFGR_PPRE1_DIV16                 0x00000700U                       /*!< HCLK divided by 16 */
  1445.  
  1446. /*!< PPRE2 configuration */
  1447. #define RCC_CFGR_PPRE2_Pos                   (11U)                            
  1448. #define RCC_CFGR_PPRE2_Msk                   (0x7UL << RCC_CFGR_PPRE2_Pos)      /*!< 0x00003800 */
  1449. #define RCC_CFGR_PPRE2                       RCC_CFGR_PPRE2_Msk                /*!< PRE2[2:0] bits (APB2 prescaler) */
  1450. #define RCC_CFGR_PPRE2_0                     (0x1UL << RCC_CFGR_PPRE2_Pos)      /*!< 0x00000800 */
  1451. #define RCC_CFGR_PPRE2_1                     (0x2UL << RCC_CFGR_PPRE2_Pos)      /*!< 0x00001000 */
  1452. #define RCC_CFGR_PPRE2_2                     (0x4UL << RCC_CFGR_PPRE2_Pos)      /*!< 0x00002000 */
  1453.  
  1454. #define RCC_CFGR_PPRE2_DIV1                  0x00000000U                       /*!< HCLK not divided */
  1455. #define RCC_CFGR_PPRE2_DIV2                  0x00002000U                       /*!< HCLK divided by 2 */
  1456. #define RCC_CFGR_PPRE2_DIV4                  0x00002800U                       /*!< HCLK divided by 4 */
  1457. #define RCC_CFGR_PPRE2_DIV8                  0x00003000U                       /*!< HCLK divided by 8 */
  1458. #define RCC_CFGR_PPRE2_DIV16                 0x00003800U                       /*!< HCLK divided by 16 */
  1459.  
  1460. /*!< ADCPPRE configuration */
  1461. #define RCC_CFGR_ADCPRE_Pos                  (14U)                            
  1462. #define RCC_CFGR_ADCPRE_Msk                  (0x3UL << RCC_CFGR_ADCPRE_Pos)     /*!< 0x0000C000 */
  1463. #define RCC_CFGR_ADCPRE                      RCC_CFGR_ADCPRE_Msk               /*!< ADCPRE[1:0] bits (ADC prescaler) */
  1464. #define RCC_CFGR_ADCPRE_0                    (0x1UL << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00004000 */
  1465. #define RCC_CFGR_ADCPRE_1                    (0x2UL << RCC_CFGR_ADCPRE_Pos)     /*!< 0x00008000 */
  1466.  
  1467. #define RCC_CFGR_ADCPRE_DIV2                 0x00000000U                       /*!< PCLK2 divided by 2 */
  1468. #define RCC_CFGR_ADCPRE_DIV4                 0x00004000U                       /*!< PCLK2 divided by 4 */
  1469. #define RCC_CFGR_ADCPRE_DIV6                 0x00008000U                       /*!< PCLK2 divided by 6 */
  1470. #define RCC_CFGR_ADCPRE_DIV8                 0x0000C000U                       /*!< PCLK2 divided by 8 */
  1471.  
  1472. #define RCC_CFGR_PLLSRC_Pos                  (16U)                            
  1473. #define RCC_CFGR_PLLSRC_Msk                  (0x1UL << RCC_CFGR_PLLSRC_Pos)     /*!< 0x00010000 */
  1474. #define RCC_CFGR_PLLSRC                      RCC_CFGR_PLLSRC_Msk               /*!< PLL entry clock source */
  1475.  
  1476. #define RCC_CFGR_PLLXTPRE_Pos                (17U)                            
  1477. #define RCC_CFGR_PLLXTPRE_Msk                (0x1UL << RCC_CFGR_PLLXTPRE_Pos)   /*!< 0x00020000 */
  1478. #define RCC_CFGR_PLLXTPRE                    RCC_CFGR_PLLXTPRE_Msk             /*!< HSE divider for PLL entry */
  1479.  
  1480. /*!< PLLMUL configuration */
  1481. #define RCC_CFGR_PLLMULL_Pos                 (18U)                            
  1482. #define RCC_CFGR_PLLMULL_Msk                 (0xFUL << RCC_CFGR_PLLMULL_Pos)    /*!< 0x003C0000 */
  1483. #define RCC_CFGR_PLLMULL                     RCC_CFGR_PLLMULL_Msk              /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  1484. #define RCC_CFGR_PLLMULL_0                   (0x1UL << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00040000 */
  1485. #define RCC_CFGR_PLLMULL_1                   (0x2UL << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00080000 */
  1486. #define RCC_CFGR_PLLMULL_2                   (0x4UL << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00100000 */
  1487. #define RCC_CFGR_PLLMULL_3                   (0x8UL << RCC_CFGR_PLLMULL_Pos)    /*!< 0x00200000 */
  1488.  
  1489. #define RCC_CFGR_PLLXTPRE_PREDIV1            0x00000000U                       /*!< PREDIV1 clock not divided for PLL entry */
  1490. #define RCC_CFGR_PLLXTPRE_PREDIV1_DIV2       0x00020000U                       /*!< PREDIV1 clock divided by 2 for PLL entry */
  1491.  
  1492. #define RCC_CFGR_PLLMULL4_Pos                (19U)                            
  1493. #define RCC_CFGR_PLLMULL4_Msk                (0x1UL << RCC_CFGR_PLLMULL4_Pos)   /*!< 0x00080000 */
  1494. #define RCC_CFGR_PLLMULL4                    RCC_CFGR_PLLMULL4_Msk             /*!< PLL input clock * 4 */
  1495. #define RCC_CFGR_PLLMULL5_Pos                (18U)                            
  1496. #define RCC_CFGR_PLLMULL5_Msk                (0x3UL << RCC_CFGR_PLLMULL5_Pos)   /*!< 0x000C0000 */
  1497. #define RCC_CFGR_PLLMULL5                    RCC_CFGR_PLLMULL5_Msk             /*!< PLL input clock * 5 */
  1498. #define RCC_CFGR_PLLMULL6_Pos                (20U)                            
  1499. #define RCC_CFGR_PLLMULL6_Msk                (0x1UL << RCC_CFGR_PLLMULL6_Pos)   /*!< 0x00100000 */
  1500. #define RCC_CFGR_PLLMULL6                    RCC_CFGR_PLLMULL6_Msk             /*!< PLL input clock * 6 */
  1501. #define RCC_CFGR_PLLMULL7_Pos                (18U)                            
  1502. #define RCC_CFGR_PLLMULL7_Msk                (0x5UL << RCC_CFGR_PLLMULL7_Pos)   /*!< 0x00140000 */
  1503. #define RCC_CFGR_PLLMULL7                    RCC_CFGR_PLLMULL7_Msk             /*!< PLL input clock * 7 */
  1504. #define RCC_CFGR_PLLMULL8_Pos                (19U)                            
  1505. #define RCC_CFGR_PLLMULL8_Msk                (0x3UL << RCC_CFGR_PLLMULL8_Pos)   /*!< 0x00180000 */
  1506. #define RCC_CFGR_PLLMULL8                    RCC_CFGR_PLLMULL8_Msk             /*!< PLL input clock * 8 */
  1507. #define RCC_CFGR_PLLMULL9_Pos                (18U)                            
  1508. #define RCC_CFGR_PLLMULL9_Msk                (0x7UL << RCC_CFGR_PLLMULL9_Pos)   /*!< 0x001C0000 */
  1509. #define RCC_CFGR_PLLMULL9                    RCC_CFGR_PLLMULL9_Msk             /*!< PLL input clock * 9 */
  1510. #define RCC_CFGR_PLLMULL6_5                  0x00340000U                       /*!< PLL input clock * 6.5 */
  1511.  
  1512. #define RCC_CFGR_OTGFSPRE_Pos                (22U)                            
  1513. #define RCC_CFGR_OTGFSPRE_Msk                (0x1UL << RCC_CFGR_OTGFSPRE_Pos)   /*!< 0x00400000 */
  1514. #define RCC_CFGR_OTGFSPRE                    RCC_CFGR_OTGFSPRE_Msk             /*!< USB OTG FS prescaler */
  1515.  
  1516. /*!< MCO configuration */
  1517. #define RCC_CFGR_MCO_Pos                     (24U)                            
  1518. #define RCC_CFGR_MCO_Msk                     (0xFUL << RCC_CFGR_MCO_Pos)        /*!< 0x0F000000 */
  1519. #define RCC_CFGR_MCO                         RCC_CFGR_MCO_Msk                  /*!< MCO[3:0] bits (Microcontroller Clock Output) */
  1520. #define RCC_CFGR_MCO_0                       (0x1UL << RCC_CFGR_MCO_Pos)        /*!< 0x01000000 */
  1521. #define RCC_CFGR_MCO_1                       (0x2UL << RCC_CFGR_MCO_Pos)        /*!< 0x02000000 */
  1522. #define RCC_CFGR_MCO_2                       (0x4UL << RCC_CFGR_MCO_Pos)        /*!< 0x04000000 */
  1523. #define RCC_CFGR_MCO_3                       (0x8UL << RCC_CFGR_MCO_Pos)        /*!< 0x08000000 */
  1524.  
  1525. #define RCC_CFGR_MCO_NOCLOCK                 0x00000000U                       /*!< No clock */
  1526. #define RCC_CFGR_MCO_SYSCLK                  0x04000000U                       /*!< System clock selected as MCO source */
  1527. #define RCC_CFGR_MCO_HSI                     0x05000000U                       /*!< HSI clock selected as MCO source */
  1528. #define RCC_CFGR_MCO_HSE                     0x06000000U                       /*!< HSE clock selected as MCO source */
  1529. #define RCC_CFGR_MCO_PLLCLK_DIV2             0x07000000U                       /*!< PLL clock divided by 2 selected as MCO source */
  1530. #define RCC_CFGR_MCO_PLL2CLK                 0x08000000U                       /*!< PLL2 clock selected as MCO source*/
  1531. #define RCC_CFGR_MCO_PLL3CLK_DIV2            0x09000000U                       /*!< PLL3 clock divided by 2 selected as MCO source*/
  1532. #define RCC_CFGR_MCO_EXT_HSE                 0x0A000000U                       /*!< XT1 external 3-25 MHz oscillator clock selected as MCO source */
  1533. #define RCC_CFGR_MCO_PLL3CLK                 0x0B000000U                       /*!< PLL3 clock selected as MCO source */
  1534.  
  1535.  /* Reference defines */
  1536.  #define RCC_CFGR_MCOSEL                      RCC_CFGR_MCO
  1537.  #define RCC_CFGR_MCOSEL_0                    RCC_CFGR_MCO_0
  1538.  #define RCC_CFGR_MCOSEL_1                    RCC_CFGR_MCO_1
  1539.  #define RCC_CFGR_MCOSEL_2                    RCC_CFGR_MCO_2
  1540.  #define RCC_CFGR_MCOSEL_3                    RCC_CFGR_MCO_3
  1541.  #define RCC_CFGR_MCOSEL_NOCLOCK              RCC_CFGR_MCO_NOCLOCK
  1542.  #define RCC_CFGR_MCOSEL_SYSCLK               RCC_CFGR_MCO_SYSCLK
  1543.  #define RCC_CFGR_MCOSEL_HSI                  RCC_CFGR_MCO_HSI
  1544.  #define RCC_CFGR_MCOSEL_HSE                  RCC_CFGR_MCO_HSE
  1545.  #define RCC_CFGR_MCOSEL_PLL_DIV2             RCC_CFGR_MCO_PLLCLK_DIV2
  1546.  #define RCC_CFGR_MCOSEL_PLL2                 RCC_CFGR_MCO_PLL2CLK
  1547.  #define RCC_CFGR_MCOSEL_PLL3_DIV2            RCC_CFGR_MCO_PLL3CLK_DIV2
  1548.  #define RCC_CFGR_MCOSEL_EXT_HSE              RCC_CFGR_MCO_EXT_HSE
  1549.  #define RCC_CFGR_MCOSEL_PLL3CLK              RCC_CFGR_MCO_PLL3CLK
  1550.  
  1551. /*!<******************  Bit definition for RCC_CIR register  ********************/
  1552. #define RCC_CIR_LSIRDYF_Pos                  (0U)                              
  1553. #define RCC_CIR_LSIRDYF_Msk                  (0x1UL << RCC_CIR_LSIRDYF_Pos)     /*!< 0x00000001 */
  1554. #define RCC_CIR_LSIRDYF                      RCC_CIR_LSIRDYF_Msk               /*!< LSI Ready Interrupt flag */
  1555. #define RCC_CIR_LSERDYF_Pos                  (1U)                              
  1556. #define RCC_CIR_LSERDYF_Msk                  (0x1UL << RCC_CIR_LSERDYF_Pos)     /*!< 0x00000002 */
  1557. #define RCC_CIR_LSERDYF                      RCC_CIR_LSERDYF_Msk               /*!< LSE Ready Interrupt flag */
  1558. #define RCC_CIR_HSIRDYF_Pos                  (2U)                              
  1559. #define RCC_CIR_HSIRDYF_Msk                  (0x1UL << RCC_CIR_HSIRDYF_Pos)     /*!< 0x00000004 */
  1560. #define RCC_CIR_HSIRDYF                      RCC_CIR_HSIRDYF_Msk               /*!< HSI Ready Interrupt flag */
  1561. #define RCC_CIR_HSERDYF_Pos                  (3U)                              
  1562. #define RCC_CIR_HSERDYF_Msk                  (0x1UL << RCC_CIR_HSERDYF_Pos)     /*!< 0x00000008 */
  1563. #define RCC_CIR_HSERDYF                      RCC_CIR_HSERDYF_Msk               /*!< HSE Ready Interrupt flag */
  1564. #define RCC_CIR_PLLRDYF_Pos                  (4U)                              
  1565. #define RCC_CIR_PLLRDYF_Msk                  (0x1UL << RCC_CIR_PLLRDYF_Pos)     /*!< 0x00000010 */
  1566. #define RCC_CIR_PLLRDYF                      RCC_CIR_PLLRDYF_Msk               /*!< PLL Ready Interrupt flag */
  1567. #define RCC_CIR_CSSF_Pos                     (7U)                              
  1568. #define RCC_CIR_CSSF_Msk                     (0x1UL << RCC_CIR_CSSF_Pos)        /*!< 0x00000080 */
  1569. #define RCC_CIR_CSSF                         RCC_CIR_CSSF_Msk                  /*!< Clock Security System Interrupt flag */
  1570. #define RCC_CIR_LSIRDYIE_Pos                 (8U)                              
  1571. #define RCC_CIR_LSIRDYIE_Msk                 (0x1UL << RCC_CIR_LSIRDYIE_Pos)    /*!< 0x00000100 */
  1572. #define RCC_CIR_LSIRDYIE                     RCC_CIR_LSIRDYIE_Msk              /*!< LSI Ready Interrupt Enable */
  1573. #define RCC_CIR_LSERDYIE_Pos                 (9U)                              
  1574. #define RCC_CIR_LSERDYIE_Msk                 (0x1UL << RCC_CIR_LSERDYIE_Pos)    /*!< 0x00000200 */
  1575. #define RCC_CIR_LSERDYIE                     RCC_CIR_LSERDYIE_Msk              /*!< LSE Ready Interrupt Enable */
  1576. #define RCC_CIR_HSIRDYIE_Pos                 (10U)                            
  1577. #define RCC_CIR_HSIRDYIE_Msk                 (0x1UL << RCC_CIR_HSIRDYIE_Pos)    /*!< 0x00000400 */
  1578. #define RCC_CIR_HSIRDYIE                     RCC_CIR_HSIRDYIE_Msk              /*!< HSI Ready Interrupt Enable */
  1579. #define RCC_CIR_HSERDYIE_Pos                 (11U)                            
  1580. #define RCC_CIR_HSERDYIE_Msk                 (0x1UL << RCC_CIR_HSERDYIE_Pos)    /*!< 0x00000800 */
  1581. #define RCC_CIR_HSERDYIE                     RCC_CIR_HSERDYIE_Msk              /*!< HSE Ready Interrupt Enable */
  1582. #define RCC_CIR_PLLRDYIE_Pos                 (12U)                            
  1583. #define RCC_CIR_PLLRDYIE_Msk                 (0x1UL << RCC_CIR_PLLRDYIE_Pos)    /*!< 0x00001000 */
  1584. #define RCC_CIR_PLLRDYIE                     RCC_CIR_PLLRDYIE_Msk              /*!< PLL Ready Interrupt Enable */
  1585. #define RCC_CIR_LSIRDYC_Pos                  (16U)                            
  1586. #define RCC_CIR_LSIRDYC_Msk                  (0x1UL << RCC_CIR_LSIRDYC_Pos)     /*!< 0x00010000 */
  1587. #define RCC_CIR_LSIRDYC                      RCC_CIR_LSIRDYC_Msk               /*!< LSI Ready Interrupt Clear */
  1588. #define RCC_CIR_LSERDYC_Pos                  (17U)                            
  1589. #define RCC_CIR_LSERDYC_Msk                  (0x1UL << RCC_CIR_LSERDYC_Pos)     /*!< 0x00020000 */
  1590. #define RCC_CIR_LSERDYC                      RCC_CIR_LSERDYC_Msk               /*!< LSE Ready Interrupt Clear */
  1591. #define RCC_CIR_HSIRDYC_Pos                  (18U)                            
  1592. #define RCC_CIR_HSIRDYC_Msk                  (0x1UL << RCC_CIR_HSIRDYC_Pos)     /*!< 0x00040000 */
  1593. #define RCC_CIR_HSIRDYC                      RCC_CIR_HSIRDYC_Msk               /*!< HSI Ready Interrupt Clear */
  1594. #define RCC_CIR_HSERDYC_Pos                  (19U)                            
  1595. #define RCC_CIR_HSERDYC_Msk                  (0x1UL << RCC_CIR_HSERDYC_Pos)     /*!< 0x00080000 */
  1596. #define RCC_CIR_HSERDYC                      RCC_CIR_HSERDYC_Msk               /*!< HSE Ready Interrupt Clear */
  1597. #define RCC_CIR_PLLRDYC_Pos                  (20U)                            
  1598. #define RCC_CIR_PLLRDYC_Msk                  (0x1UL << RCC_CIR_PLLRDYC_Pos)     /*!< 0x00100000 */
  1599. #define RCC_CIR_PLLRDYC                      RCC_CIR_PLLRDYC_Msk               /*!< PLL Ready Interrupt Clear */
  1600. #define RCC_CIR_CSSC_Pos                     (23U)                            
  1601. #define RCC_CIR_CSSC_Msk                     (0x1UL << RCC_CIR_CSSC_Pos)        /*!< 0x00800000 */
  1602. #define RCC_CIR_CSSC                         RCC_CIR_CSSC_Msk                  /*!< Clock Security System Interrupt Clear */
  1603.  
  1604. #define RCC_CIR_PLL2RDYF_Pos                 (5U)                              
  1605. #define RCC_CIR_PLL2RDYF_Msk                 (0x1UL << RCC_CIR_PLL2RDYF_Pos)    /*!< 0x00000020 */
  1606. #define RCC_CIR_PLL2RDYF                     RCC_CIR_PLL2RDYF_Msk              /*!< PLL2 Ready Interrupt flag */
  1607. #define RCC_CIR_PLL3RDYF_Pos                 (6U)                              
  1608. #define RCC_CIR_PLL3RDYF_Msk                 (0x1UL << RCC_CIR_PLL3RDYF_Pos)    /*!< 0x00000040 */
  1609. #define RCC_CIR_PLL3RDYF                     RCC_CIR_PLL3RDYF_Msk              /*!< PLL3 Ready Interrupt flag */
  1610. #define RCC_CIR_PLL2RDYIE_Pos                (13U)                            
  1611. #define RCC_CIR_PLL2RDYIE_Msk                (0x1UL << RCC_CIR_PLL2RDYIE_Pos)   /*!< 0x00002000 */
  1612. #define RCC_CIR_PLL2RDYIE                    RCC_CIR_PLL2RDYIE_Msk             /*!< PLL2 Ready Interrupt Enable */
  1613. #define RCC_CIR_PLL3RDYIE_Pos                (14U)                            
  1614. #define RCC_CIR_PLL3RDYIE_Msk                (0x1UL << RCC_CIR_PLL3RDYIE_Pos)   /*!< 0x00004000 */
  1615. #define RCC_CIR_PLL3RDYIE                    RCC_CIR_PLL3RDYIE_Msk             /*!< PLL3 Ready Interrupt Enable */
  1616. #define RCC_CIR_PLL2RDYC_Pos                 (21U)                            
  1617. #define RCC_CIR_PLL2RDYC_Msk                 (0x1UL << RCC_CIR_PLL2RDYC_Pos)    /*!< 0x00200000 */
  1618. #define RCC_CIR_PLL2RDYC                     RCC_CIR_PLL2RDYC_Msk              /*!< PLL2 Ready Interrupt Clear */
  1619. #define RCC_CIR_PLL3RDYC_Pos                 (22U)                            
  1620. #define RCC_CIR_PLL3RDYC_Msk                 (0x1UL << RCC_CIR_PLL3RDYC_Pos)    /*!< 0x00400000 */
  1621. #define RCC_CIR_PLL3RDYC                     RCC_CIR_PLL3RDYC_Msk              /*!< PLL3 Ready Interrupt Clear */
  1622.  
  1623. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  1624. #define RCC_APB2RSTR_AFIORST_Pos             (0U)                              
  1625. #define RCC_APB2RSTR_AFIORST_Msk             (0x1UL << RCC_APB2RSTR_AFIORST_Pos) /*!< 0x00000001 */
  1626. #define RCC_APB2RSTR_AFIORST                 RCC_APB2RSTR_AFIORST_Msk          /*!< Alternate Function I/O reset */
  1627. #define RCC_APB2RSTR_IOPARST_Pos             (2U)                              
  1628. #define RCC_APB2RSTR_IOPARST_Msk             (0x1UL << RCC_APB2RSTR_IOPARST_Pos) /*!< 0x00000004 */
  1629. #define RCC_APB2RSTR_IOPARST                 RCC_APB2RSTR_IOPARST_Msk          /*!< I/O port A reset */
  1630. #define RCC_APB2RSTR_IOPBRST_Pos             (3U)                              
  1631. #define RCC_APB2RSTR_IOPBRST_Msk             (0x1UL << RCC_APB2RSTR_IOPBRST_Pos) /*!< 0x00000008 */
  1632. #define RCC_APB2RSTR_IOPBRST                 RCC_APB2RSTR_IOPBRST_Msk          /*!< I/O port B reset */
  1633. #define RCC_APB2RSTR_IOPCRST_Pos             (4U)                              
  1634. #define RCC_APB2RSTR_IOPCRST_Msk             (0x1UL << RCC_APB2RSTR_IOPCRST_Pos) /*!< 0x00000010 */
  1635. #define RCC_APB2RSTR_IOPCRST                 RCC_APB2RSTR_IOPCRST_Msk          /*!< I/O port C reset */
  1636. #define RCC_APB2RSTR_IOPDRST_Pos             (5U)                              
  1637. #define RCC_APB2RSTR_IOPDRST_Msk             (0x1UL << RCC_APB2RSTR_IOPDRST_Pos) /*!< 0x00000020 */
  1638. #define RCC_APB2RSTR_IOPDRST                 RCC_APB2RSTR_IOPDRST_Msk          /*!< I/O port D reset */
  1639. #define RCC_APB2RSTR_ADC1RST_Pos             (9U)                              
  1640. #define RCC_APB2RSTR_ADC1RST_Msk             (0x1UL << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  1641. #define RCC_APB2RSTR_ADC1RST                 RCC_APB2RSTR_ADC1RST_Msk          /*!< ADC 1 interface reset */
  1642.  
  1643. #define RCC_APB2RSTR_ADC2RST_Pos             (10U)                            
  1644. #define RCC_APB2RSTR_ADC2RST_Msk             (0x1UL << RCC_APB2RSTR_ADC2RST_Pos) /*!< 0x00000400 */
  1645. #define RCC_APB2RSTR_ADC2RST                 RCC_APB2RSTR_ADC2RST_Msk          /*!< ADC 2 interface reset */
  1646.  
  1647. #define RCC_APB2RSTR_TIM1RST_Pos             (11U)                            
  1648. #define RCC_APB2RSTR_TIM1RST_Msk             (0x1UL << RCC_APB2RSTR_TIM1RST_Pos) /*!< 0x00000800 */
  1649. #define RCC_APB2RSTR_TIM1RST                 RCC_APB2RSTR_TIM1RST_Msk          /*!< TIM1 Timer reset */
  1650. #define RCC_APB2RSTR_SPI1RST_Pos             (12U)                            
  1651. #define RCC_APB2RSTR_SPI1RST_Msk             (0x1UL << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  1652. #define RCC_APB2RSTR_SPI1RST                 RCC_APB2RSTR_SPI1RST_Msk          /*!< SPI 1 reset */
  1653. #define RCC_APB2RSTR_USART1RST_Pos           (14U)                            
  1654. #define RCC_APB2RSTR_USART1RST_Msk           (0x1UL << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  1655. #define RCC_APB2RSTR_USART1RST               RCC_APB2RSTR_USART1RST_Msk        /*!< USART1 reset */
  1656.  
  1657.  
  1658. #define RCC_APB2RSTR_IOPERST_Pos             (6U)                              
  1659. #define RCC_APB2RSTR_IOPERST_Msk             (0x1UL << RCC_APB2RSTR_IOPERST_Pos) /*!< 0x00000040 */
  1660. #define RCC_APB2RSTR_IOPERST                 RCC_APB2RSTR_IOPERST_Msk          /*!< I/O port E reset */
  1661.  
  1662.  
  1663.  
  1664.  
  1665. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  1666. #define RCC_APB1RSTR_TIM2RST_Pos             (0U)                              
  1667. #define RCC_APB1RSTR_TIM2RST_Msk             (0x1UL << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  1668. #define RCC_APB1RSTR_TIM2RST                 RCC_APB1RSTR_TIM2RST_Msk          /*!< Timer 2 reset */
  1669. #define RCC_APB1RSTR_TIM3RST_Pos             (1U)                              
  1670. #define RCC_APB1RSTR_TIM3RST_Msk             (0x1UL << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  1671. #define RCC_APB1RSTR_TIM3RST                 RCC_APB1RSTR_TIM3RST_Msk          /*!< Timer 3 reset */
  1672. #define RCC_APB1RSTR_WWDGRST_Pos             (11U)                            
  1673. #define RCC_APB1RSTR_WWDGRST_Msk             (0x1UL << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  1674. #define RCC_APB1RSTR_WWDGRST                 RCC_APB1RSTR_WWDGRST_Msk          /*!< Window Watchdog reset */
  1675. #define RCC_APB1RSTR_USART2RST_Pos           (17U)                            
  1676. #define RCC_APB1RSTR_USART2RST_Msk           (0x1UL << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  1677. #define RCC_APB1RSTR_USART2RST               RCC_APB1RSTR_USART2RST_Msk        /*!< USART 2 reset */
  1678. #define RCC_APB1RSTR_I2C1RST_Pos             (21U)                            
  1679. #define RCC_APB1RSTR_I2C1RST_Msk             (0x1UL << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  1680. #define RCC_APB1RSTR_I2C1RST                 RCC_APB1RSTR_I2C1RST_Msk          /*!< I2C 1 reset */
  1681.  
  1682. #define RCC_APB1RSTR_CAN1RST_Pos             (25U)                            
  1683. #define RCC_APB1RSTR_CAN1RST_Msk             (0x1UL << RCC_APB1RSTR_CAN1RST_Pos) /*!< 0x02000000 */
  1684. #define RCC_APB1RSTR_CAN1RST                 RCC_APB1RSTR_CAN1RST_Msk          /*!< CAN1 reset */
  1685.  
  1686. #define RCC_APB1RSTR_BKPRST_Pos              (27U)                            
  1687. #define RCC_APB1RSTR_BKPRST_Msk              (0x1UL << RCC_APB1RSTR_BKPRST_Pos) /*!< 0x08000000 */
  1688. #define RCC_APB1RSTR_BKPRST                  RCC_APB1RSTR_BKPRST_Msk           /*!< Backup interface reset */
  1689. #define RCC_APB1RSTR_PWRRST_Pos              (28U)                            
  1690. #define RCC_APB1RSTR_PWRRST_Msk              (0x1UL << RCC_APB1RSTR_PWRRST_Pos) /*!< 0x10000000 */
  1691. #define RCC_APB1RSTR_PWRRST                  RCC_APB1RSTR_PWRRST_Msk           /*!< Power interface reset */
  1692.  
  1693. #define RCC_APB1RSTR_TIM4RST_Pos             (2U)                              
  1694. #define RCC_APB1RSTR_TIM4RST_Msk             (0x1UL << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  1695. #define RCC_APB1RSTR_TIM4RST                 RCC_APB1RSTR_TIM4RST_Msk          /*!< Timer 4 reset */
  1696. #define RCC_APB1RSTR_SPI2RST_Pos             (14U)                            
  1697. #define RCC_APB1RSTR_SPI2RST_Msk             (0x1UL << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  1698. #define RCC_APB1RSTR_SPI2RST                 RCC_APB1RSTR_SPI2RST_Msk          /*!< SPI 2 reset */
  1699. #define RCC_APB1RSTR_USART3RST_Pos           (18U)                            
  1700. #define RCC_APB1RSTR_USART3RST_Msk           (0x1UL << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  1701. #define RCC_APB1RSTR_USART3RST               RCC_APB1RSTR_USART3RST_Msk        /*!< USART 3 reset */
  1702. #define RCC_APB1RSTR_I2C2RST_Pos             (22U)                            
  1703. #define RCC_APB1RSTR_I2C2RST_Msk             (0x1UL << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  1704. #define RCC_APB1RSTR_I2C2RST                 RCC_APB1RSTR_I2C2RST_Msk          /*!< I2C 2 reset */
  1705.  
  1706.  
  1707. #define RCC_APB1RSTR_TIM5RST_Pos             (3U)                              
  1708. #define RCC_APB1RSTR_TIM5RST_Msk             (0x1UL << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  1709. #define RCC_APB1RSTR_TIM5RST                 RCC_APB1RSTR_TIM5RST_Msk          /*!< Timer 5 reset */
  1710. #define RCC_APB1RSTR_TIM6RST_Pos             (4U)                              
  1711. #define RCC_APB1RSTR_TIM6RST_Msk             (0x1UL << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  1712. #define RCC_APB1RSTR_TIM6RST                 RCC_APB1RSTR_TIM6RST_Msk          /*!< Timer 6 reset */
  1713. #define RCC_APB1RSTR_TIM7RST_Pos             (5U)                              
  1714. #define RCC_APB1RSTR_TIM7RST_Msk             (0x1UL << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  1715. #define RCC_APB1RSTR_TIM7RST                 RCC_APB1RSTR_TIM7RST_Msk          /*!< Timer 7 reset */
  1716. #define RCC_APB1RSTR_SPI3RST_Pos             (15U)                            
  1717. #define RCC_APB1RSTR_SPI3RST_Msk             (0x1UL << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  1718. #define RCC_APB1RSTR_SPI3RST                 RCC_APB1RSTR_SPI3RST_Msk          /*!< SPI 3 reset */
  1719. #define RCC_APB1RSTR_UART4RST_Pos            (19U)                            
  1720. #define RCC_APB1RSTR_UART4RST_Msk            (0x1UL << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  1721. #define RCC_APB1RSTR_UART4RST                RCC_APB1RSTR_UART4RST_Msk         /*!< UART 4 reset */
  1722. #define RCC_APB1RSTR_UART5RST_Pos            (20U)                            
  1723. #define RCC_APB1RSTR_UART5RST_Msk            (0x1UL << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  1724. #define RCC_APB1RSTR_UART5RST                RCC_APB1RSTR_UART5RST_Msk         /*!< UART 5 reset */
  1725.  
  1726.  
  1727.  
  1728. #define RCC_APB1RSTR_CAN2RST_Pos             (26U)                            
  1729. #define RCC_APB1RSTR_CAN2RST_Msk             (0x1UL << RCC_APB1RSTR_CAN2RST_Pos) /*!< 0x04000000 */
  1730. #define RCC_APB1RSTR_CAN2RST                 RCC_APB1RSTR_CAN2RST_Msk          /*!< CAN2 reset */
  1731.  
  1732. #define RCC_APB1RSTR_DACRST_Pos              (29U)                            
  1733. #define RCC_APB1RSTR_DACRST_Msk              (0x1UL << RCC_APB1RSTR_DACRST_Pos) /*!< 0x20000000 */
  1734. #define RCC_APB1RSTR_DACRST                  RCC_APB1RSTR_DACRST_Msk           /*!< DAC interface reset */
  1735.  
  1736. /******************  Bit definition for RCC_AHBENR register  ******************/
  1737. #define RCC_AHBENR_DMA1EN_Pos                (0U)                              
  1738. #define RCC_AHBENR_DMA1EN_Msk                (0x1UL << RCC_AHBENR_DMA1EN_Pos)   /*!< 0x00000001 */
  1739. #define RCC_AHBENR_DMA1EN                    RCC_AHBENR_DMA1EN_Msk             /*!< DMA1 clock enable */
  1740. #define RCC_AHBENR_SRAMEN_Pos                (2U)                              
  1741. #define RCC_AHBENR_SRAMEN_Msk                (0x1UL << RCC_AHBENR_SRAMEN_Pos)   /*!< 0x00000004 */
  1742. #define RCC_AHBENR_SRAMEN                    RCC_AHBENR_SRAMEN_Msk             /*!< SRAM interface clock enable */
  1743. #define RCC_AHBENR_FLITFEN_Pos               (4U)                              
  1744. #define RCC_AHBENR_FLITFEN_Msk               (0x1UL << RCC_AHBENR_FLITFEN_Pos)  /*!< 0x00000010 */
  1745. #define RCC_AHBENR_FLITFEN                   RCC_AHBENR_FLITFEN_Msk            /*!< FLITF clock enable */
  1746. #define RCC_AHBENR_CRCEN_Pos                 (6U)                              
  1747. #define RCC_AHBENR_CRCEN_Msk                 (0x1UL << RCC_AHBENR_CRCEN_Pos)    /*!< 0x00000040 */
  1748. #define RCC_AHBENR_CRCEN                     RCC_AHBENR_CRCEN_Msk              /*!< CRC clock enable */
  1749.  
  1750. #define RCC_AHBENR_DMA2EN_Pos                (1U)                              
  1751. #define RCC_AHBENR_DMA2EN_Msk                (0x1UL << RCC_AHBENR_DMA2EN_Pos)   /*!< 0x00000002 */
  1752. #define RCC_AHBENR_DMA2EN                    RCC_AHBENR_DMA2EN_Msk             /*!< DMA2 clock enable */
  1753.  
  1754.  
  1755. #define RCC_AHBENR_OTGFSEN_Pos               (12U)                            
  1756. #define RCC_AHBENR_OTGFSEN_Msk               (0x1UL << RCC_AHBENR_OTGFSEN_Pos)  /*!< 0x00001000 */
  1757. #define RCC_AHBENR_OTGFSEN                   RCC_AHBENR_OTGFSEN_Msk            /*!< USB OTG FS clock enable */
  1758. #define RCC_AHBENR_ETHMACEN_Pos              (14U)                            
  1759. #define RCC_AHBENR_ETHMACEN_Msk              (0x1UL << RCC_AHBENR_ETHMACEN_Pos) /*!< 0x00004000 */
  1760. #define RCC_AHBENR_ETHMACEN                  RCC_AHBENR_ETHMACEN_Msk           /*!< ETHERNET MAC clock enable */
  1761. #define RCC_AHBENR_ETHMACTXEN_Pos            (15U)                            
  1762. #define RCC_AHBENR_ETHMACTXEN_Msk            (0x1UL << RCC_AHBENR_ETHMACTXEN_Pos) /*!< 0x00008000 */
  1763. #define RCC_AHBENR_ETHMACTXEN                RCC_AHBENR_ETHMACTXEN_Msk         /*!< ETHERNET MAC Tx clock enable */
  1764. #define RCC_AHBENR_ETHMACRXEN_Pos            (16U)                            
  1765. #define RCC_AHBENR_ETHMACRXEN_Msk            (0x1UL << RCC_AHBENR_ETHMACRXEN_Pos) /*!< 0x00010000 */
  1766. #define RCC_AHBENR_ETHMACRXEN                RCC_AHBENR_ETHMACRXEN_Msk         /*!< ETHERNET MAC Rx clock enable */
  1767.  
  1768. /******************  Bit definition for RCC_APB2ENR register  *****************/
  1769. #define RCC_APB2ENR_AFIOEN_Pos               (0U)                              
  1770. #define RCC_APB2ENR_AFIOEN_Msk               (0x1UL << RCC_APB2ENR_AFIOEN_Pos)  /*!< 0x00000001 */
  1771. #define RCC_APB2ENR_AFIOEN                   RCC_APB2ENR_AFIOEN_Msk            /*!< Alternate Function I/O clock enable */
  1772. #define RCC_APB2ENR_IOPAEN_Pos               (2U)                              
  1773. #define RCC_APB2ENR_IOPAEN_Msk               (0x1UL << RCC_APB2ENR_IOPAEN_Pos)  /*!< 0x00000004 */
  1774. #define RCC_APB2ENR_IOPAEN                   RCC_APB2ENR_IOPAEN_Msk            /*!< I/O port A clock enable */
  1775. #define RCC_APB2ENR_IOPBEN_Pos               (3U)                              
  1776. #define RCC_APB2ENR_IOPBEN_Msk               (0x1UL << RCC_APB2ENR_IOPBEN_Pos)  /*!< 0x00000008 */
  1777. #define RCC_APB2ENR_IOPBEN                   RCC_APB2ENR_IOPBEN_Msk            /*!< I/O port B clock enable */
  1778. #define RCC_APB2ENR_IOPCEN_Pos               (4U)                              
  1779. #define RCC_APB2ENR_IOPCEN_Msk               (0x1UL << RCC_APB2ENR_IOPCEN_Pos)  /*!< 0x00000010 */
  1780. #define RCC_APB2ENR_IOPCEN                   RCC_APB2ENR_IOPCEN_Msk            /*!< I/O port C clock enable */
  1781. #define RCC_APB2ENR_IOPDEN_Pos               (5U)                              
  1782. #define RCC_APB2ENR_IOPDEN_Msk               (0x1UL << RCC_APB2ENR_IOPDEN_Pos)  /*!< 0x00000020 */
  1783. #define RCC_APB2ENR_IOPDEN                   RCC_APB2ENR_IOPDEN_Msk            /*!< I/O port D clock enable */
  1784. #define RCC_APB2ENR_ADC1EN_Pos               (9U)                              
  1785. #define RCC_APB2ENR_ADC1EN_Msk               (0x1UL << RCC_APB2ENR_ADC1EN_Pos)  /*!< 0x00000200 */
  1786. #define RCC_APB2ENR_ADC1EN                   RCC_APB2ENR_ADC1EN_Msk            /*!< ADC 1 interface clock enable */
  1787.  
  1788. #define RCC_APB2ENR_ADC2EN_Pos               (10U)                            
  1789. #define RCC_APB2ENR_ADC2EN_Msk               (0x1UL << RCC_APB2ENR_ADC2EN_Pos)  /*!< 0x00000400 */
  1790. #define RCC_APB2ENR_ADC2EN                   RCC_APB2ENR_ADC2EN_Msk            /*!< ADC 2 interface clock enable */
  1791.  
  1792. #define RCC_APB2ENR_TIM1EN_Pos               (11U)                            
  1793. #define RCC_APB2ENR_TIM1EN_Msk               (0x1UL << RCC_APB2ENR_TIM1EN_Pos)  /*!< 0x00000800 */
  1794. #define RCC_APB2ENR_TIM1EN                   RCC_APB2ENR_TIM1EN_Msk            /*!< TIM1 Timer clock enable */
  1795. #define RCC_APB2ENR_SPI1EN_Pos               (12U)                            
  1796. #define RCC_APB2ENR_SPI1EN_Msk               (0x1UL << RCC_APB2ENR_SPI1EN_Pos)  /*!< 0x00001000 */
  1797. #define RCC_APB2ENR_SPI1EN                   RCC_APB2ENR_SPI1EN_Msk            /*!< SPI 1 clock enable */
  1798. #define RCC_APB2ENR_USART1EN_Pos             (14U)                            
  1799. #define RCC_APB2ENR_USART1EN_Msk             (0x1UL << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  1800. #define RCC_APB2ENR_USART1EN                 RCC_APB2ENR_USART1EN_Msk          /*!< USART1 clock enable */
  1801.  
  1802.  
  1803. #define RCC_APB2ENR_IOPEEN_Pos               (6U)                              
  1804. #define RCC_APB2ENR_IOPEEN_Msk               (0x1UL << RCC_APB2ENR_IOPEEN_Pos)  /*!< 0x00000040 */
  1805. #define RCC_APB2ENR_IOPEEN                   RCC_APB2ENR_IOPEEN_Msk            /*!< I/O port E clock enable */
  1806.  
  1807.  
  1808.  
  1809.  
  1810. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  1811. #define RCC_APB1ENR_TIM2EN_Pos               (0U)                              
  1812. #define RCC_APB1ENR_TIM2EN_Msk               (0x1UL << RCC_APB1ENR_TIM2EN_Pos)  /*!< 0x00000001 */
  1813. #define RCC_APB1ENR_TIM2EN                   RCC_APB1ENR_TIM2EN_Msk            /*!< Timer 2 clock enabled*/
  1814. #define RCC_APB1ENR_TIM3EN_Pos               (1U)                              
  1815. #define RCC_APB1ENR_TIM3EN_Msk               (0x1UL << RCC_APB1ENR_TIM3EN_Pos)  /*!< 0x00000002 */
  1816. #define RCC_APB1ENR_TIM3EN                   RCC_APB1ENR_TIM3EN_Msk            /*!< Timer 3 clock enable */
  1817. #define RCC_APB1ENR_WWDGEN_Pos               (11U)                            
  1818. #define RCC_APB1ENR_WWDGEN_Msk               (0x1UL << RCC_APB1ENR_WWDGEN_Pos)  /*!< 0x00000800 */
  1819. #define RCC_APB1ENR_WWDGEN                   RCC_APB1ENR_WWDGEN_Msk            /*!< Window Watchdog clock enable */
  1820. #define RCC_APB1ENR_USART2EN_Pos             (17U)                            
  1821. #define RCC_APB1ENR_USART2EN_Msk             (0x1UL << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  1822. #define RCC_APB1ENR_USART2EN                 RCC_APB1ENR_USART2EN_Msk          /*!< USART 2 clock enable */
  1823. #define RCC_APB1ENR_I2C1EN_Pos               (21U)                            
  1824. #define RCC_APB1ENR_I2C1EN_Msk               (0x1UL << RCC_APB1ENR_I2C1EN_Pos)  /*!< 0x00200000 */
  1825. #define RCC_APB1ENR_I2C1EN                   RCC_APB1ENR_I2C1EN_Msk            /*!< I2C 1 clock enable */
  1826.  
  1827. #define RCC_APB1ENR_CAN1EN_Pos               (25U)                            
  1828. #define RCC_APB1ENR_CAN1EN_Msk               (0x1UL << RCC_APB1ENR_CAN1EN_Pos)  /*!< 0x02000000 */
  1829. #define RCC_APB1ENR_CAN1EN                   RCC_APB1ENR_CAN1EN_Msk            /*!< CAN1 clock enable */
  1830.  
  1831. #define RCC_APB1ENR_BKPEN_Pos                (27U)                            
  1832. #define RCC_APB1ENR_BKPEN_Msk                (0x1UL << RCC_APB1ENR_BKPEN_Pos)   /*!< 0x08000000 */
  1833. #define RCC_APB1ENR_BKPEN                    RCC_APB1ENR_BKPEN_Msk             /*!< Backup interface clock enable */
  1834. #define RCC_APB1ENR_PWREN_Pos                (28U)                            
  1835. #define RCC_APB1ENR_PWREN_Msk                (0x1UL << RCC_APB1ENR_PWREN_Pos)   /*!< 0x10000000 */
  1836. #define RCC_APB1ENR_PWREN                    RCC_APB1ENR_PWREN_Msk             /*!< Power interface clock enable */
  1837.  
  1838. #define RCC_APB1ENR_TIM4EN_Pos               (2U)                              
  1839. #define RCC_APB1ENR_TIM4EN_Msk               (0x1UL << RCC_APB1ENR_TIM4EN_Pos)  /*!< 0x00000004 */
  1840. #define RCC_APB1ENR_TIM4EN                   RCC_APB1ENR_TIM4EN_Msk            /*!< Timer 4 clock enable */
  1841. #define RCC_APB1ENR_SPI2EN_Pos               (14U)                            
  1842. #define RCC_APB1ENR_SPI2EN_Msk               (0x1UL << RCC_APB1ENR_SPI2EN_Pos)  /*!< 0x00004000 */
  1843. #define RCC_APB1ENR_SPI2EN                   RCC_APB1ENR_SPI2EN_Msk            /*!< SPI 2 clock enable */
  1844. #define RCC_APB1ENR_USART3EN_Pos             (18U)                            
  1845. #define RCC_APB1ENR_USART3EN_Msk             (0x1UL << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  1846. #define RCC_APB1ENR_USART3EN                 RCC_APB1ENR_USART3EN_Msk          /*!< USART 3 clock enable */
  1847. #define RCC_APB1ENR_I2C2EN_Pos               (22U)                            
  1848. #define RCC_APB1ENR_I2C2EN_Msk               (0x1UL << RCC_APB1ENR_I2C2EN_Pos)  /*!< 0x00400000 */
  1849. #define RCC_APB1ENR_I2C2EN                   RCC_APB1ENR_I2C2EN_Msk            /*!< I2C 2 clock enable */
  1850.  
  1851.  
  1852. #define RCC_APB1ENR_TIM5EN_Pos               (3U)                              
  1853. #define RCC_APB1ENR_TIM5EN_Msk               (0x1UL << RCC_APB1ENR_TIM5EN_Pos)  /*!< 0x00000008 */
  1854. #define RCC_APB1ENR_TIM5EN                   RCC_APB1ENR_TIM5EN_Msk            /*!< Timer 5 clock enable */
  1855. #define RCC_APB1ENR_TIM6EN_Pos               (4U)                              
  1856. #define RCC_APB1ENR_TIM6EN_Msk               (0x1UL << RCC_APB1ENR_TIM6EN_Pos)  /*!< 0x00000010 */
  1857. #define RCC_APB1ENR_TIM6EN                   RCC_APB1ENR_TIM6EN_Msk            /*!< Timer 6 clock enable */
  1858. #define RCC_APB1ENR_TIM7EN_Pos               (5U)                              
  1859. #define RCC_APB1ENR_TIM7EN_Msk               (0x1UL << RCC_APB1ENR_TIM7EN_Pos)  /*!< 0x00000020 */
  1860. #define RCC_APB1ENR_TIM7EN                   RCC_APB1ENR_TIM7EN_Msk            /*!< Timer 7 clock enable */
  1861. #define RCC_APB1ENR_SPI3EN_Pos               (15U)                            
  1862. #define RCC_APB1ENR_SPI3EN_Msk               (0x1UL << RCC_APB1ENR_SPI3EN_Pos)  /*!< 0x00008000 */
  1863. #define RCC_APB1ENR_SPI3EN                   RCC_APB1ENR_SPI3EN_Msk            /*!< SPI 3 clock enable */
  1864. #define RCC_APB1ENR_UART4EN_Pos              (19U)                            
  1865. #define RCC_APB1ENR_UART4EN_Msk              (0x1UL << RCC_APB1ENR_UART4EN_Pos) /*!< 0x00080000 */
  1866. #define RCC_APB1ENR_UART4EN                  RCC_APB1ENR_UART4EN_Msk           /*!< UART 4 clock enable */
  1867. #define RCC_APB1ENR_UART5EN_Pos              (20U)                            
  1868. #define RCC_APB1ENR_UART5EN_Msk              (0x1UL << RCC_APB1ENR_UART5EN_Pos) /*!< 0x00100000 */
  1869. #define RCC_APB1ENR_UART5EN                  RCC_APB1ENR_UART5EN_Msk           /*!< UART 5 clock enable */
  1870.  
  1871.  
  1872.  
  1873. #define RCC_APB1ENR_CAN2EN_Pos               (26U)                            
  1874. #define RCC_APB1ENR_CAN2EN_Msk               (0x1UL << RCC_APB1ENR_CAN2EN_Pos)  /*!< 0x04000000 */
  1875. #define RCC_APB1ENR_CAN2EN                   RCC_APB1ENR_CAN2EN_Msk            /*!< CAN2 clock enable */
  1876.  
  1877. #define RCC_APB1ENR_DACEN_Pos                (29U)                            
  1878. #define RCC_APB1ENR_DACEN_Msk                (0x1UL << RCC_APB1ENR_DACEN_Pos)   /*!< 0x20000000 */
  1879. #define RCC_APB1ENR_DACEN                    RCC_APB1ENR_DACEN_Msk             /*!< DAC interface clock enable */
  1880.  
  1881. /*******************  Bit definition for RCC_BDCR register  *******************/
  1882. #define RCC_BDCR_LSEON_Pos                   (0U)                              
  1883. #define RCC_BDCR_LSEON_Msk                   (0x1UL << RCC_BDCR_LSEON_Pos)      /*!< 0x00000001 */
  1884. #define RCC_BDCR_LSEON                       RCC_BDCR_LSEON_Msk                /*!< External Low Speed oscillator enable */
  1885. #define RCC_BDCR_LSERDY_Pos                  (1U)                              
  1886. #define RCC_BDCR_LSERDY_Msk                  (0x1UL << RCC_BDCR_LSERDY_Pos)     /*!< 0x00000002 */
  1887. #define RCC_BDCR_LSERDY                      RCC_BDCR_LSERDY_Msk               /*!< External Low Speed oscillator Ready */
  1888. #define RCC_BDCR_LSEBYP_Pos                  (2U)                              
  1889. #define RCC_BDCR_LSEBYP_Msk                  (0x1UL << RCC_BDCR_LSEBYP_Pos)     /*!< 0x00000004 */
  1890. #define RCC_BDCR_LSEBYP                      RCC_BDCR_LSEBYP_Msk               /*!< External Low Speed oscillator Bypass */
  1891.  
  1892. #define RCC_BDCR_RTCSEL_Pos                  (8U)                              
  1893. #define RCC_BDCR_RTCSEL_Msk                  (0x3UL << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000300 */
  1894. #define RCC_BDCR_RTCSEL                      RCC_BDCR_RTCSEL_Msk               /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  1895. #define RCC_BDCR_RTCSEL_0                    (0x1UL << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000100 */
  1896. #define RCC_BDCR_RTCSEL_1                    (0x2UL << RCC_BDCR_RTCSEL_Pos)     /*!< 0x00000200 */
  1897.  
  1898. /*!< RTC congiguration */
  1899. #define RCC_BDCR_RTCSEL_NOCLOCK              0x00000000U                       /*!< No clock */
  1900. #define RCC_BDCR_RTCSEL_LSE                  0x00000100U                       /*!< LSE oscillator clock used as RTC clock */
  1901. #define RCC_BDCR_RTCSEL_LSI                  0x00000200U                       /*!< LSI oscillator clock used as RTC clock */
  1902. #define RCC_BDCR_RTCSEL_HSE                  0x00000300U                       /*!< HSE oscillator clock divided by 128 used as RTC clock */
  1903.  
  1904. #define RCC_BDCR_RTCEN_Pos                   (15U)                            
  1905. #define RCC_BDCR_RTCEN_Msk                   (0x1UL << RCC_BDCR_RTCEN_Pos)      /*!< 0x00008000 */
  1906. #define RCC_BDCR_RTCEN                       RCC_BDCR_RTCEN_Msk                /*!< RTC clock enable */
  1907. #define RCC_BDCR_BDRST_Pos                   (16U)                            
  1908. #define RCC_BDCR_BDRST_Msk                   (0x1UL << RCC_BDCR_BDRST_Pos)      /*!< 0x00010000 */
  1909. #define RCC_BDCR_BDRST                       RCC_BDCR_BDRST_Msk                /*!< Backup domain software reset  */
  1910.  
  1911. /*******************  Bit definition for RCC_CSR register  ********************/  
  1912. #define RCC_CSR_LSION_Pos                    (0U)                              
  1913. #define RCC_CSR_LSION_Msk                    (0x1UL << RCC_CSR_LSION_Pos)       /*!< 0x00000001 */
  1914. #define RCC_CSR_LSION                        RCC_CSR_LSION_Msk                 /*!< Internal Low Speed oscillator enable */
  1915. #define RCC_CSR_LSIRDY_Pos                   (1U)                              
  1916. #define RCC_CSR_LSIRDY_Msk                   (0x1UL << RCC_CSR_LSIRDY_Pos)      /*!< 0x00000002 */
  1917. #define RCC_CSR_LSIRDY                       RCC_CSR_LSIRDY_Msk                /*!< Internal Low Speed oscillator Ready */
  1918. #define RCC_CSR_RMVF_Pos                     (24U)                            
  1919. #define RCC_CSR_RMVF_Msk                     (0x1UL << RCC_CSR_RMVF_Pos)        /*!< 0x01000000 */
  1920. #define RCC_CSR_RMVF                         RCC_CSR_RMVF_Msk                  /*!< Remove reset flag */
  1921. #define RCC_CSR_PINRSTF_Pos                  (26U)                            
  1922. #define RCC_CSR_PINRSTF_Msk                  (0x1UL << RCC_CSR_PINRSTF_Pos)     /*!< 0x04000000 */
  1923. #define RCC_CSR_PINRSTF                      RCC_CSR_PINRSTF_Msk               /*!< PIN reset flag */
  1924. #define RCC_CSR_PORRSTF_Pos                  (27U)                            
  1925. #define RCC_CSR_PORRSTF_Msk                  (0x1UL << RCC_CSR_PORRSTF_Pos)     /*!< 0x08000000 */
  1926. #define RCC_CSR_PORRSTF                      RCC_CSR_PORRSTF_Msk               /*!< POR/PDR reset flag */
  1927. #define RCC_CSR_SFTRSTF_Pos                  (28U)                            
  1928. #define RCC_CSR_SFTRSTF_Msk                  (0x1UL << RCC_CSR_SFTRSTF_Pos)     /*!< 0x10000000 */
  1929. #define RCC_CSR_SFTRSTF                      RCC_CSR_SFTRSTF_Msk               /*!< Software Reset flag */
  1930. #define RCC_CSR_IWDGRSTF_Pos                 (29U)                            
  1931. #define RCC_CSR_IWDGRSTF_Msk                 (0x1UL << RCC_CSR_IWDGRSTF_Pos)    /*!< 0x20000000 */
  1932. #define RCC_CSR_IWDGRSTF                     RCC_CSR_IWDGRSTF_Msk              /*!< Independent Watchdog reset flag */
  1933. #define RCC_CSR_WWDGRSTF_Pos                 (30U)                            
  1934. #define RCC_CSR_WWDGRSTF_Msk                 (0x1UL << RCC_CSR_WWDGRSTF_Pos)    /*!< 0x40000000 */
  1935. #define RCC_CSR_WWDGRSTF                     RCC_CSR_WWDGRSTF_Msk              /*!< Window watchdog reset flag */
  1936. #define RCC_CSR_LPWRRSTF_Pos                 (31U)                            
  1937. #define RCC_CSR_LPWRRSTF_Msk                 (0x1UL << RCC_CSR_LPWRRSTF_Pos)    /*!< 0x80000000 */
  1938. #define RCC_CSR_LPWRRSTF                     RCC_CSR_LPWRRSTF_Msk              /*!< Low-Power reset flag */
  1939.  
  1940. /*******************  Bit definition for RCC_AHBRSTR register  ****************/
  1941. #define RCC_AHBRSTR_OTGFSRST_Pos             (12U)                            
  1942. #define RCC_AHBRSTR_OTGFSRST_Msk             (0x1UL << RCC_AHBRSTR_OTGFSRST_Pos) /*!< 0x00001000 */
  1943. #define RCC_AHBRSTR_OTGFSRST                 RCC_AHBRSTR_OTGFSRST_Msk          /*!< USB OTG FS reset */
  1944. #define RCC_AHBRSTR_ETHMACRST_Pos            (14U)                            
  1945. #define RCC_AHBRSTR_ETHMACRST_Msk            (0x1UL << RCC_AHBRSTR_ETHMACRST_Pos) /*!< 0x00004000 */
  1946. #define RCC_AHBRSTR_ETHMACRST                RCC_AHBRSTR_ETHMACRST_Msk         /*!< ETHERNET MAC reset */
  1947.  
  1948. /*******************  Bit definition for RCC_CFGR2 register  ******************/
  1949. /*!< PREDIV1 configuration */
  1950. #define RCC_CFGR2_PREDIV1_Pos                (0U)                              
  1951. #define RCC_CFGR2_PREDIV1_Msk                (0xFUL << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x0000000F */
  1952. #define RCC_CFGR2_PREDIV1                    RCC_CFGR2_PREDIV1_Msk             /*!< PREDIV1[3:0] bits */
  1953. #define RCC_CFGR2_PREDIV1_0                  (0x1UL << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000001 */
  1954. #define RCC_CFGR2_PREDIV1_1                  (0x2UL << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000002 */
  1955. #define RCC_CFGR2_PREDIV1_2                  (0x4UL << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000004 */
  1956. #define RCC_CFGR2_PREDIV1_3                  (0x8UL << RCC_CFGR2_PREDIV1_Pos)   /*!< 0x00000008 */
  1957.  
  1958. #define RCC_CFGR2_PREDIV1_DIV1               0x00000000U                       /*!< PREDIV1 input clock not divided */
  1959. #define RCC_CFGR2_PREDIV1_DIV2_Pos           (0U)                              
  1960. #define RCC_CFGR2_PREDIV1_DIV2_Msk           (0x1UL << RCC_CFGR2_PREDIV1_DIV2_Pos) /*!< 0x00000001 */
  1961. #define RCC_CFGR2_PREDIV1_DIV2               RCC_CFGR2_PREDIV1_DIV2_Msk        /*!< PREDIV1 input clock divided by 2 */
  1962. #define RCC_CFGR2_PREDIV1_DIV3_Pos           (1U)                              
  1963. #define RCC_CFGR2_PREDIV1_DIV3_Msk           (0x1UL << RCC_CFGR2_PREDIV1_DIV3_Pos) /*!< 0x00000002 */
  1964. #define RCC_CFGR2_PREDIV1_DIV3               RCC_CFGR2_PREDIV1_DIV3_Msk        /*!< PREDIV1 input clock divided by 3 */
  1965. #define RCC_CFGR2_PREDIV1_DIV4_Pos           (0U)                              
  1966. #define RCC_CFGR2_PREDIV1_DIV4_Msk           (0x3UL << RCC_CFGR2_PREDIV1_DIV4_Pos) /*!< 0x00000003 */
  1967. #define RCC_CFGR2_PREDIV1_DIV4               RCC_CFGR2_PREDIV1_DIV4_Msk        /*!< PREDIV1 input clock divided by 4 */
  1968. #define RCC_CFGR2_PREDIV1_DIV5_Pos           (2U)                              
  1969. #define RCC_CFGR2_PREDIV1_DIV5_Msk           (0x1UL << RCC_CFGR2_PREDIV1_DIV5_Pos) /*!< 0x00000004 */
  1970. #define RCC_CFGR2_PREDIV1_DIV5               RCC_CFGR2_PREDIV1_DIV5_Msk        /*!< PREDIV1 input clock divided by 5 */
  1971. #define RCC_CFGR2_PREDIV1_DIV6_Pos           (0U)                              
  1972. #define RCC_CFGR2_PREDIV1_DIV6_Msk           (0x5UL << RCC_CFGR2_PREDIV1_DIV6_Pos) /*!< 0x00000005 */
  1973. #define RCC_CFGR2_PREDIV1_DIV6               RCC_CFGR2_PREDIV1_DIV6_Msk        /*!< PREDIV1 input clock divided by 6 */
  1974. #define RCC_CFGR2_PREDIV1_DIV7_Pos           (1U)                              
  1975. #define RCC_CFGR2_PREDIV1_DIV7_Msk           (0x3UL << RCC_CFGR2_PREDIV1_DIV7_Pos) /*!< 0x00000006 */
  1976. #define RCC_CFGR2_PREDIV1_DIV7               RCC_CFGR2_PREDIV1_DIV7_Msk        /*!< PREDIV1 input clock divided by 7 */
  1977. #define RCC_CFGR2_PREDIV1_DIV8_Pos           (0U)                              
  1978. #define RCC_CFGR2_PREDIV1_DIV8_Msk           (0x7UL << RCC_CFGR2_PREDIV1_DIV8_Pos) /*!< 0x00000007 */
  1979. #define RCC_CFGR2_PREDIV1_DIV8               RCC_CFGR2_PREDIV1_DIV8_Msk        /*!< PREDIV1 input clock divided by 8 */
  1980. #define RCC_CFGR2_PREDIV1_DIV9_Pos           (3U)                              
  1981. #define RCC_CFGR2_PREDIV1_DIV9_Msk           (0x1UL << RCC_CFGR2_PREDIV1_DIV9_Pos) /*!< 0x00000008 */
  1982. #define RCC_CFGR2_PREDIV1_DIV9               RCC_CFGR2_PREDIV1_DIV9_Msk        /*!< PREDIV1 input clock divided by 9 */
  1983. #define RCC_CFGR2_PREDIV1_DIV10_Pos          (0U)                              
  1984. #define RCC_CFGR2_PREDIV1_DIV10_Msk          (0x9UL << RCC_CFGR2_PREDIV1_DIV10_Pos) /*!< 0x00000009 */
  1985. #define RCC_CFGR2_PREDIV1_DIV10              RCC_CFGR2_PREDIV1_DIV10_Msk       /*!< PREDIV1 input clock divided by 10 */
  1986. #define RCC_CFGR2_PREDIV1_DIV11_Pos          (1U)                              
  1987. #define RCC_CFGR2_PREDIV1_DIV11_Msk          (0x5UL << RCC_CFGR2_PREDIV1_DIV11_Pos) /*!< 0x0000000A */
  1988. #define RCC_CFGR2_PREDIV1_DIV11              RCC_CFGR2_PREDIV1_DIV11_Msk       /*!< PREDIV1 input clock divided by 11 */
  1989. #define RCC_CFGR2_PREDIV1_DIV12_Pos          (0U)                              
  1990. #define RCC_CFGR2_PREDIV1_DIV12_Msk          (0xBUL << RCC_CFGR2_PREDIV1_DIV12_Pos) /*!< 0x0000000B */
  1991. #define RCC_CFGR2_PREDIV1_DIV12              RCC_CFGR2_PREDIV1_DIV12_Msk       /*!< PREDIV1 input clock divided by 12 */
  1992. #define RCC_CFGR2_PREDIV1_DIV13_Pos          (2U)                              
  1993. #define RCC_CFGR2_PREDIV1_DIV13_Msk          (0x3UL << RCC_CFGR2_PREDIV1_DIV13_Pos) /*!< 0x0000000C */
  1994. #define RCC_CFGR2_PREDIV1_DIV13              RCC_CFGR2_PREDIV1_DIV13_Msk       /*!< PREDIV1 input clock divided by 13 */
  1995. #define RCC_CFGR2_PREDIV1_DIV14_Pos          (0U)                              
  1996. #define RCC_CFGR2_PREDIV1_DIV14_Msk          (0xDUL << RCC_CFGR2_PREDIV1_DIV14_Pos) /*!< 0x0000000D */
  1997. #define RCC_CFGR2_PREDIV1_DIV14              RCC_CFGR2_PREDIV1_DIV14_Msk       /*!< PREDIV1 input clock divided by 14 */
  1998. #define RCC_CFGR2_PREDIV1_DIV15_Pos          (1U)                              
  1999. #define RCC_CFGR2_PREDIV1_DIV15_Msk          (0x7UL << RCC_CFGR2_PREDIV1_DIV15_Pos) /*!< 0x0000000E */
  2000. #define RCC_CFGR2_PREDIV1_DIV15              RCC_CFGR2_PREDIV1_DIV15_Msk       /*!< PREDIV1 input clock divided by 15 */
  2001. #define RCC_CFGR2_PREDIV1_DIV16_Pos          (0U)                              
  2002. #define RCC_CFGR2_PREDIV1_DIV16_Msk          (0xFUL << RCC_CFGR2_PREDIV1_DIV16_Pos) /*!< 0x0000000F */
  2003. #define RCC_CFGR2_PREDIV1_DIV16              RCC_CFGR2_PREDIV1_DIV16_Msk       /*!< PREDIV1 input clock divided by 16 */
  2004.  
  2005. /*!< PREDIV2 configuration */
  2006. #define RCC_CFGR2_PREDIV2_Pos                (4U)                              
  2007. #define RCC_CFGR2_PREDIV2_Msk                (0xFUL << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x000000F0 */
  2008. #define RCC_CFGR2_PREDIV2                    RCC_CFGR2_PREDIV2_Msk             /*!< PREDIV2[3:0] bits */
  2009. #define RCC_CFGR2_PREDIV2_0                  (0x1UL << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000010 */
  2010. #define RCC_CFGR2_PREDIV2_1                  (0x2UL << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000020 */
  2011. #define RCC_CFGR2_PREDIV2_2                  (0x4UL << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000040 */
  2012. #define RCC_CFGR2_PREDIV2_3                  (0x8UL << RCC_CFGR2_PREDIV2_Pos)   /*!< 0x00000080 */
  2013.  
  2014. #define RCC_CFGR2_PREDIV2_DIV1               0x00000000U                       /*!< PREDIV2 input clock not divided */
  2015. #define RCC_CFGR2_PREDIV2_DIV2_Pos           (4U)                              
  2016. #define RCC_CFGR2_PREDIV2_DIV2_Msk           (0x1UL << RCC_CFGR2_PREDIV2_DIV2_Pos) /*!< 0x00000010 */
  2017. #define RCC_CFGR2_PREDIV2_DIV2               RCC_CFGR2_PREDIV2_DIV2_Msk        /*!< PREDIV2 input clock divided by 2 */
  2018. #define RCC_CFGR2_PREDIV2_DIV3_Pos           (5U)                              
  2019. #define RCC_CFGR2_PREDIV2_DIV3_Msk           (0x1UL << RCC_CFGR2_PREDIV2_DIV3_Pos) /*!< 0x00000020 */
  2020. #define RCC_CFGR2_PREDIV2_DIV3               RCC_CFGR2_PREDIV2_DIV3_Msk        /*!< PREDIV2 input clock divided by 3 */
  2021. #define RCC_CFGR2_PREDIV2_DIV4_Pos           (4U)                              
  2022. #define RCC_CFGR2_PREDIV2_DIV4_Msk           (0x3UL << RCC_CFGR2_PREDIV2_DIV4_Pos) /*!< 0x00000030 */
  2023. #define RCC_CFGR2_PREDIV2_DIV4               RCC_CFGR2_PREDIV2_DIV4_Msk        /*!< PREDIV2 input clock divided by 4 */
  2024. #define RCC_CFGR2_PREDIV2_DIV5_Pos           (6U)                              
  2025. #define RCC_CFGR2_PREDIV2_DIV5_Msk           (0x1UL << RCC_CFGR2_PREDIV2_DIV5_Pos) /*!< 0x00000040 */
  2026. #define RCC_CFGR2_PREDIV2_DIV5               RCC_CFGR2_PREDIV2_DIV5_Msk        /*!< PREDIV2 input clock divided by 5 */
  2027. #define RCC_CFGR2_PREDIV2_DIV6_Pos           (4U)                              
  2028. #define RCC_CFGR2_PREDIV2_DIV6_Msk           (0x5UL << RCC_CFGR2_PREDIV2_DIV6_Pos) /*!< 0x00000050 */
  2029. #define RCC_CFGR2_PREDIV2_DIV6               RCC_CFGR2_PREDIV2_DIV6_Msk        /*!< PREDIV2 input clock divided by 6 */
  2030. #define RCC_CFGR2_PREDIV2_DIV7_Pos           (5U)                              
  2031. #define RCC_CFGR2_PREDIV2_DIV7_Msk           (0x3UL << RCC_CFGR2_PREDIV2_DIV7_Pos) /*!< 0x00000060 */
  2032. #define RCC_CFGR2_PREDIV2_DIV7               RCC_CFGR2_PREDIV2_DIV7_Msk        /*!< PREDIV2 input clock divided by 7 */
  2033. #define RCC_CFGR2_PREDIV2_DIV8_Pos           (4U)                              
  2034. #define RCC_CFGR2_PREDIV2_DIV8_Msk           (0x7UL << RCC_CFGR2_PREDIV2_DIV8_Pos) /*!< 0x00000070 */
  2035. #define RCC_CFGR2_PREDIV2_DIV8               RCC_CFGR2_PREDIV2_DIV8_Msk        /*!< PREDIV2 input clock divided by 8 */
  2036. #define RCC_CFGR2_PREDIV2_DIV9_Pos           (7U)                              
  2037. #define RCC_CFGR2_PREDIV2_DIV9_Msk           (0x1UL << RCC_CFGR2_PREDIV2_DIV9_Pos) /*!< 0x00000080 */
  2038. #define RCC_CFGR2_PREDIV2_DIV9               RCC_CFGR2_PREDIV2_DIV9_Msk        /*!< PREDIV2 input clock divided by 9 */
  2039. #define RCC_CFGR2_PREDIV2_DIV10_Pos          (4U)                              
  2040. #define RCC_CFGR2_PREDIV2_DIV10_Msk          (0x9UL << RCC_CFGR2_PREDIV2_DIV10_Pos) /*!< 0x00000090 */
  2041. #define RCC_CFGR2_PREDIV2_DIV10              RCC_CFGR2_PREDIV2_DIV10_Msk       /*!< PREDIV2 input clock divided by 10 */
  2042. #define RCC_CFGR2_PREDIV2_DIV11_Pos          (5U)                              
  2043. #define RCC_CFGR2_PREDIV2_DIV11_Msk          (0x5UL << RCC_CFGR2_PREDIV2_DIV11_Pos) /*!< 0x000000A0 */
  2044. #define RCC_CFGR2_PREDIV2_DIV11              RCC_CFGR2_PREDIV2_DIV11_Msk       /*!< PREDIV2 input clock divided by 11 */
  2045. #define RCC_CFGR2_PREDIV2_DIV12_Pos          (4U)                              
  2046. #define RCC_CFGR2_PREDIV2_DIV12_Msk          (0xBUL << RCC_CFGR2_PREDIV2_DIV12_Pos) /*!< 0x000000B0 */
  2047. #define RCC_CFGR2_PREDIV2_DIV12              RCC_CFGR2_PREDIV2_DIV12_Msk       /*!< PREDIV2 input clock divided by 12 */
  2048. #define RCC_CFGR2_PREDIV2_DIV13_Pos          (6U)                              
  2049. #define RCC_CFGR2_PREDIV2_DIV13_Msk          (0x3UL << RCC_CFGR2_PREDIV2_DIV13_Pos) /*!< 0x000000C0 */
  2050. #define RCC_CFGR2_PREDIV2_DIV13              RCC_CFGR2_PREDIV2_DIV13_Msk       /*!< PREDIV2 input clock divided by 13 */
  2051. #define RCC_CFGR2_PREDIV2_DIV14_Pos          (4U)                              
  2052. #define RCC_CFGR2_PREDIV2_DIV14_Msk          (0xDUL << RCC_CFGR2_PREDIV2_DIV14_Pos) /*!< 0x000000D0 */
  2053. #define RCC_CFGR2_PREDIV2_DIV14              RCC_CFGR2_PREDIV2_DIV14_Msk       /*!< PREDIV2 input clock divided by 14 */
  2054. #define RCC_CFGR2_PREDIV2_DIV15_Pos          (5U)                              
  2055. #define RCC_CFGR2_PREDIV2_DIV15_Msk          (0x7UL << RCC_CFGR2_PREDIV2_DIV15_Pos) /*!< 0x000000E0 */
  2056. #define RCC_CFGR2_PREDIV2_DIV15              RCC_CFGR2_PREDIV2_DIV15_Msk       /*!< PREDIV2 input clock divided by 15 */
  2057. #define RCC_CFGR2_PREDIV2_DIV16_Pos          (4U)                              
  2058. #define RCC_CFGR2_PREDIV2_DIV16_Msk          (0xFUL << RCC_CFGR2_PREDIV2_DIV16_Pos) /*!< 0x000000F0 */
  2059. #define RCC_CFGR2_PREDIV2_DIV16              RCC_CFGR2_PREDIV2_DIV16_Msk       /*!< PREDIV2 input clock divided by 16 */
  2060.  
  2061. /*!< PLL2MUL configuration */
  2062. #define RCC_CFGR2_PLL2MUL_Pos                (8U)                              
  2063. #define RCC_CFGR2_PLL2MUL_Msk                (0xFUL << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000F00 */
  2064. #define RCC_CFGR2_PLL2MUL                    RCC_CFGR2_PLL2MUL_Msk             /*!< PLL2MUL[3:0] bits */
  2065. #define RCC_CFGR2_PLL2MUL_0                  (0x1UL << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000100 */
  2066. #define RCC_CFGR2_PLL2MUL_1                  (0x2UL << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000200 */
  2067. #define RCC_CFGR2_PLL2MUL_2                  (0x4UL << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000400 */
  2068. #define RCC_CFGR2_PLL2MUL_3                  (0x8UL << RCC_CFGR2_PLL2MUL_Pos)   /*!< 0x00000800 */
  2069.  
  2070. #define RCC_CFGR2_PLL2MUL8_Pos               (9U)                              
  2071. #define RCC_CFGR2_PLL2MUL8_Msk               (0x3UL << RCC_CFGR2_PLL2MUL8_Pos)  /*!< 0x00000600 */
  2072. #define RCC_CFGR2_PLL2MUL8                   RCC_CFGR2_PLL2MUL8_Msk            /*!< PLL2 input clock * 8 */
  2073. #define RCC_CFGR2_PLL2MUL9_Pos               (8U)                              
  2074. #define RCC_CFGR2_PLL2MUL9_Msk               (0x7UL << RCC_CFGR2_PLL2MUL9_Pos)  /*!< 0x00000700 */
  2075. #define RCC_CFGR2_PLL2MUL9                   RCC_CFGR2_PLL2MUL9_Msk            /*!< PLL2 input clock * 9 */
  2076. #define RCC_CFGR2_PLL2MUL10_Pos              (11U)                            
  2077. #define RCC_CFGR2_PLL2MUL10_Msk              (0x1UL << RCC_CFGR2_PLL2MUL10_Pos) /*!< 0x00000800 */
  2078. #define RCC_CFGR2_PLL2MUL10                  RCC_CFGR2_PLL2MUL10_Msk           /*!< PLL2 input clock * 10 */
  2079. #define RCC_CFGR2_PLL2MUL11_Pos              (8U)                              
  2080. #define RCC_CFGR2_PLL2MUL11_Msk              (0x9UL << RCC_CFGR2_PLL2MUL11_Pos) /*!< 0x00000900 */
  2081. #define RCC_CFGR2_PLL2MUL11                  RCC_CFGR2_PLL2MUL11_Msk           /*!< PLL2 input clock * 11 */
  2082. #define RCC_CFGR2_PLL2MUL12_Pos              (9U)                              
  2083. #define RCC_CFGR2_PLL2MUL12_Msk              (0x5UL << RCC_CFGR2_PLL2MUL12_Pos) /*!< 0x00000A00 */
  2084. #define RCC_CFGR2_PLL2MUL12                  RCC_CFGR2_PLL2MUL12_Msk           /*!< PLL2 input clock * 12 */
  2085. #define RCC_CFGR2_PLL2MUL13_Pos              (8U)                              
  2086. #define RCC_CFGR2_PLL2MUL13_Msk              (0xBUL << RCC_CFGR2_PLL2MUL13_Pos) /*!< 0x00000B00 */
  2087. #define RCC_CFGR2_PLL2MUL13                  RCC_CFGR2_PLL2MUL13_Msk           /*!< PLL2 input clock * 13 */
  2088. #define RCC_CFGR2_PLL2MUL14_Pos              (10U)                            
  2089. #define RCC_CFGR2_PLL2MUL14_Msk              (0x3UL << RCC_CFGR2_PLL2MUL14_Pos) /*!< 0x00000C00 */
  2090. #define RCC_CFGR2_PLL2MUL14                  RCC_CFGR2_PLL2MUL14_Msk           /*!< PLL2 input clock * 14 */
  2091. #define RCC_CFGR2_PLL2MUL16_Pos              (9U)                              
  2092. #define RCC_CFGR2_PLL2MUL16_Msk              (0x7UL << RCC_CFGR2_PLL2MUL16_Pos) /*!< 0x00000E00 */
  2093. #define RCC_CFGR2_PLL2MUL16                  RCC_CFGR2_PLL2MUL16_Msk           /*!< PLL2 input clock * 16 */
  2094. #define RCC_CFGR2_PLL2MUL20_Pos              (8U)                              
  2095. #define RCC_CFGR2_PLL2MUL20_Msk              (0xFUL << RCC_CFGR2_PLL2MUL20_Pos) /*!< 0x00000F00 */
  2096. #define RCC_CFGR2_PLL2MUL20                  RCC_CFGR2_PLL2MUL20_Msk           /*!< PLL2 input clock * 20 */
  2097.  
  2098. /*!< PLL3MUL configuration */
  2099. #define RCC_CFGR2_PLL3MUL_Pos                (12U)                            
  2100. #define RCC_CFGR2_PLL3MUL_Msk                (0xFUL << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x0000F000 */
  2101. #define RCC_CFGR2_PLL3MUL                    RCC_CFGR2_PLL3MUL_Msk             /*!< PLL3MUL[3:0] bits */
  2102. #define RCC_CFGR2_PLL3MUL_0                  (0x1UL << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00001000 */
  2103. #define RCC_CFGR2_PLL3MUL_1                  (0x2UL << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00002000 */
  2104. #define RCC_CFGR2_PLL3MUL_2                  (0x4UL << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00004000 */
  2105. #define RCC_CFGR2_PLL3MUL_3                  (0x8UL << RCC_CFGR2_PLL3MUL_Pos)   /*!< 0x00008000 */
  2106.  
  2107. #define RCC_CFGR2_PLL3MUL8_Pos               (13U)                            
  2108. #define RCC_CFGR2_PLL3MUL8_Msk               (0x3UL << RCC_CFGR2_PLL3MUL8_Pos)  /*!< 0x00006000 */
  2109. #define RCC_CFGR2_PLL3MUL8                   RCC_CFGR2_PLL3MUL8_Msk            /*!< PLL3 input clock * 8 */
  2110. #define RCC_CFGR2_PLL3MUL9_Pos               (12U)                            
  2111. #define RCC_CFGR2_PLL3MUL9_Msk               (0x7UL << RCC_CFGR2_PLL3MUL9_Pos)  /*!< 0x00007000 */
  2112. #define RCC_CFGR2_PLL3MUL9                   RCC_CFGR2_PLL3MUL9_Msk            /*!< PLL3 input clock * 9 */
  2113. #define RCC_CFGR2_PLL3MUL10_Pos              (15U)                            
  2114. #define RCC_CFGR2_PLL3MUL10_Msk              (0x1UL << RCC_CFGR2_PLL3MUL10_Pos) /*!< 0x00008000 */
  2115. #define RCC_CFGR2_PLL3MUL10                  RCC_CFGR2_PLL3MUL10_Msk           /*!< PLL3 input clock * 10 */
  2116. #define RCC_CFGR2_PLL3MUL11_Pos              (12U)                            
  2117. #define RCC_CFGR2_PLL3MUL11_Msk              (0x9UL << RCC_CFGR2_PLL3MUL11_Pos) /*!< 0x00009000 */
  2118. #define RCC_CFGR2_PLL3MUL11                  RCC_CFGR2_PLL3MUL11_Msk           /*!< PLL3 input clock * 11 */
  2119. #define RCC_CFGR2_PLL3MUL12_Pos              (13U)                            
  2120. #define RCC_CFGR2_PLL3MUL12_Msk              (0x5UL << RCC_CFGR2_PLL3MUL12_Pos) /*!< 0x0000A000 */
  2121. #define RCC_CFGR2_PLL3MUL12                  RCC_CFGR2_PLL3MUL12_Msk           /*!< PLL3 input clock * 12 */
  2122. #define RCC_CFGR2_PLL3MUL13_Pos              (12U)                            
  2123. #define RCC_CFGR2_PLL3MUL13_Msk              (0xBUL << RCC_CFGR2_PLL3MUL13_Pos) /*!< 0x0000B000 */
  2124. #define RCC_CFGR2_PLL3MUL13                  RCC_CFGR2_PLL3MUL13_Msk           /*!< PLL3 input clock * 13 */
  2125. #define RCC_CFGR2_PLL3MUL14_Pos              (14U)                            
  2126. #define RCC_CFGR2_PLL3MUL14_Msk              (0x3UL << RCC_CFGR2_PLL3MUL14_Pos) /*!< 0x0000C000 */
  2127. #define RCC_CFGR2_PLL3MUL14                  RCC_CFGR2_PLL3MUL14_Msk           /*!< PLL3 input clock * 14 */
  2128. #define RCC_CFGR2_PLL3MUL16_Pos              (13U)                            
  2129. #define RCC_CFGR2_PLL3MUL16_Msk              (0x7UL << RCC_CFGR2_PLL3MUL16_Pos) /*!< 0x0000E000 */
  2130. #define RCC_CFGR2_PLL3MUL16                  RCC_CFGR2_PLL3MUL16_Msk           /*!< PLL3 input clock * 16 */
  2131. #define RCC_CFGR2_PLL3MUL20_Pos              (12U)                            
  2132. #define RCC_CFGR2_PLL3MUL20_Msk              (0xFUL << RCC_CFGR2_PLL3MUL20_Pos) /*!< 0x0000F000 */
  2133. #define RCC_CFGR2_PLL3MUL20                  RCC_CFGR2_PLL3MUL20_Msk           /*!< PLL3 input clock * 20 */
  2134.  
  2135. #define RCC_CFGR2_PREDIV1SRC_Pos             (16U)                            
  2136. #define RCC_CFGR2_PREDIV1SRC_Msk             (0x1UL << RCC_CFGR2_PREDIV1SRC_Pos) /*!< 0x00010000 */
  2137. #define RCC_CFGR2_PREDIV1SRC                 RCC_CFGR2_PREDIV1SRC_Msk          /*!< PREDIV1 entry clock source */
  2138. #define RCC_CFGR2_PREDIV1SRC_PLL2_Pos        (16U)                            
  2139. #define RCC_CFGR2_PREDIV1SRC_PLL2_Msk        (0x1UL << RCC_CFGR2_PREDIV1SRC_PLL2_Pos) /*!< 0x00010000 */
  2140. #define RCC_CFGR2_PREDIV1SRC_PLL2            RCC_CFGR2_PREDIV1SRC_PLL2_Msk     /*!< PLL2 selected as PREDIV1 entry clock source */
  2141. #define RCC_CFGR2_PREDIV1SRC_HSE             0x00000000U                       /*!< HSE selected as PREDIV1 entry clock source */
  2142. #define RCC_CFGR2_I2S2SRC_Pos                (17U)                            
  2143. #define RCC_CFGR2_I2S2SRC_Msk                (0x1UL << RCC_CFGR2_I2S2SRC_Pos)   /*!< 0x00020000 */
  2144. #define RCC_CFGR2_I2S2SRC                    RCC_CFGR2_I2S2SRC_Msk             /*!< I2S2 entry clock source */
  2145. #define RCC_CFGR2_I2S3SRC_Pos                (18U)                            
  2146. #define RCC_CFGR2_I2S3SRC_Msk                (0x1UL << RCC_CFGR2_I2S3SRC_Pos)   /*!< 0x00040000 */
  2147. #define RCC_CFGR2_I2S3SRC                    RCC_CFGR2_I2S3SRC_Msk             /*!< I2S3 clock source */
  2148.  
  2149.  
  2150. /******************************************************************************/
  2151. /*                                                                            */
  2152. /*                General Purpose and Alternate Function I/O                  */
  2153. /*                                                                            */
  2154. /******************************************************************************/
  2155.  
  2156. /*******************  Bit definition for GPIO_CRL register  *******************/
  2157. #define GPIO_CRL_MODE_Pos                    (0U)                              
  2158. #define GPIO_CRL_MODE_Msk                    (0x33333333UL << GPIO_CRL_MODE_Pos) /*!< 0x33333333 */
  2159. #define GPIO_CRL_MODE                        GPIO_CRL_MODE_Msk                 /*!< Port x mode bits */
  2160.  
  2161. #define GPIO_CRL_MODE0_Pos                   (0U)                              
  2162. #define GPIO_CRL_MODE0_Msk                   (0x3UL << GPIO_CRL_MODE0_Pos)      /*!< 0x00000003 */
  2163. #define GPIO_CRL_MODE0                       GPIO_CRL_MODE0_Msk                /*!< MODE0[1:0] bits (Port x mode bits, pin 0) */
  2164. #define GPIO_CRL_MODE0_0                     (0x1UL << GPIO_CRL_MODE0_Pos)      /*!< 0x00000001 */
  2165. #define GPIO_CRL_MODE0_1                     (0x2UL << GPIO_CRL_MODE0_Pos)      /*!< 0x00000002 */
  2166.  
  2167. #define GPIO_CRL_MODE1_Pos                   (4U)                              
  2168. #define GPIO_CRL_MODE1_Msk                   (0x3UL << GPIO_CRL_MODE1_Pos)      /*!< 0x00000030 */
  2169. #define GPIO_CRL_MODE1                       GPIO_CRL_MODE1_Msk                /*!< MODE1[1:0] bits (Port x mode bits, pin 1) */
  2170. #define GPIO_CRL_MODE1_0                     (0x1UL << GPIO_CRL_MODE1_Pos)      /*!< 0x00000010 */
  2171. #define GPIO_CRL_MODE1_1                     (0x2UL << GPIO_CRL_MODE1_Pos)      /*!< 0x00000020 */
  2172.  
  2173. #define GPIO_CRL_MODE2_Pos                   (8U)                              
  2174. #define GPIO_CRL_MODE2_Msk                   (0x3UL << GPIO_CRL_MODE2_Pos)      /*!< 0x00000300 */
  2175. #define GPIO_CRL_MODE2                       GPIO_CRL_MODE2_Msk                /*!< MODE2[1:0] bits (Port x mode bits, pin 2) */
  2176. #define GPIO_CRL_MODE2_0                     (0x1UL << GPIO_CRL_MODE2_Pos)      /*!< 0x00000100 */
  2177. #define GPIO_CRL_MODE2_1                     (0x2UL << GPIO_CRL_MODE2_Pos)      /*!< 0x00000200 */
  2178.  
  2179. #define GPIO_CRL_MODE3_Pos                   (12U)                            
  2180. #define GPIO_CRL_MODE3_Msk                   (0x3UL << GPIO_CRL_MODE3_Pos)      /*!< 0x00003000 */
  2181. #define GPIO_CRL_MODE3                       GPIO_CRL_MODE3_Msk                /*!< MODE3[1:0] bits (Port x mode bits, pin 3) */
  2182. #define GPIO_CRL_MODE3_0                     (0x1UL << GPIO_CRL_MODE3_Pos)      /*!< 0x00001000 */
  2183. #define GPIO_CRL_MODE3_1                     (0x2UL << GPIO_CRL_MODE3_Pos)      /*!< 0x00002000 */
  2184.  
  2185. #define GPIO_CRL_MODE4_Pos                   (16U)                            
  2186. #define GPIO_CRL_MODE4_Msk                   (0x3UL << GPIO_CRL_MODE4_Pos)      /*!< 0x00030000 */
  2187. #define GPIO_CRL_MODE4                       GPIO_CRL_MODE4_Msk                /*!< MODE4[1:0] bits (Port x mode bits, pin 4) */
  2188. #define GPIO_CRL_MODE4_0                     (0x1UL << GPIO_CRL_MODE4_Pos)      /*!< 0x00010000 */
  2189. #define GPIO_CRL_MODE4_1                     (0x2UL << GPIO_CRL_MODE4_Pos)      /*!< 0x00020000 */
  2190.  
  2191. #define GPIO_CRL_MODE5_Pos                   (20U)                            
  2192. #define GPIO_CRL_MODE5_Msk                   (0x3UL << GPIO_CRL_MODE5_Pos)      /*!< 0x00300000 */
  2193. #define GPIO_CRL_MODE5                       GPIO_CRL_MODE5_Msk                /*!< MODE5[1:0] bits (Port x mode bits, pin 5) */
  2194. #define GPIO_CRL_MODE5_0                     (0x1UL << GPIO_CRL_MODE5_Pos)      /*!< 0x00100000 */
  2195. #define GPIO_CRL_MODE5_1                     (0x2UL << GPIO_CRL_MODE5_Pos)      /*!< 0x00200000 */
  2196.  
  2197. #define GPIO_CRL_MODE6_Pos                   (24U)                            
  2198. #define GPIO_CRL_MODE6_Msk                   (0x3UL << GPIO_CRL_MODE6_Pos)      /*!< 0x03000000 */
  2199. #define GPIO_CRL_MODE6                       GPIO_CRL_MODE6_Msk                /*!< MODE6[1:0] bits (Port x mode bits, pin 6) */
  2200. #define GPIO_CRL_MODE6_0                     (0x1UL << GPIO_CRL_MODE6_Pos)      /*!< 0x01000000 */
  2201. #define GPIO_CRL_MODE6_1                     (0x2UL << GPIO_CRL_MODE6_Pos)      /*!< 0x02000000 */
  2202.  
  2203. #define GPIO_CRL_MODE7_Pos                   (28U)                            
  2204. #define GPIO_CRL_MODE7_Msk                   (0x3UL << GPIO_CRL_MODE7_Pos)      /*!< 0x30000000 */
  2205. #define GPIO_CRL_MODE7                       GPIO_CRL_MODE7_Msk                /*!< MODE7[1:0] bits (Port x mode bits, pin 7) */
  2206. #define GPIO_CRL_MODE7_0                     (0x1UL << GPIO_CRL_MODE7_Pos)      /*!< 0x10000000 */
  2207. #define GPIO_CRL_MODE7_1                     (0x2UL << GPIO_CRL_MODE7_Pos)      /*!< 0x20000000 */
  2208.  
  2209. #define GPIO_CRL_CNF_Pos                     (2U)                              
  2210. #define GPIO_CRL_CNF_Msk                     (0x33333333UL << GPIO_CRL_CNF_Pos) /*!< 0xCCCCCCCC */
  2211. #define GPIO_CRL_CNF                         GPIO_CRL_CNF_Msk                  /*!< Port x configuration bits */
  2212.  
  2213. #define GPIO_CRL_CNF0_Pos                    (2U)                              
  2214. #define GPIO_CRL_CNF0_Msk                    (0x3UL << GPIO_CRL_CNF0_Pos)       /*!< 0x0000000C */
  2215. #define GPIO_CRL_CNF0                        GPIO_CRL_CNF0_Msk                 /*!< CNF0[1:0] bits (Port x configuration bits, pin 0) */
  2216. #define GPIO_CRL_CNF0_0                      (0x1UL << GPIO_CRL_CNF0_Pos)       /*!< 0x00000004 */
  2217. #define GPIO_CRL_CNF0_1                      (0x2UL << GPIO_CRL_CNF0_Pos)       /*!< 0x00000008 */
  2218.  
  2219. #define GPIO_CRL_CNF1_Pos                    (6U)                              
  2220. #define GPIO_CRL_CNF1_Msk                    (0x3UL << GPIO_CRL_CNF1_Pos)       /*!< 0x000000C0 */
  2221. #define GPIO_CRL_CNF1                        GPIO_CRL_CNF1_Msk                 /*!< CNF1[1:0] bits (Port x configuration bits, pin 1) */
  2222. #define GPIO_CRL_CNF1_0                      (0x1UL << GPIO_CRL_CNF1_Pos)       /*!< 0x00000040 */
  2223. #define GPIO_CRL_CNF1_1                      (0x2UL << GPIO_CRL_CNF1_Pos)       /*!< 0x00000080 */
  2224.  
  2225. #define GPIO_CRL_CNF2_Pos                    (10U)                            
  2226. #define GPIO_CRL_CNF2_Msk                    (0x3UL << GPIO_CRL_CNF2_Pos)       /*!< 0x00000C00 */
  2227. #define GPIO_CRL_CNF2                        GPIO_CRL_CNF2_Msk                 /*!< CNF2[1:0] bits (Port x configuration bits, pin 2) */
  2228. #define GPIO_CRL_CNF2_0                      (0x1UL << GPIO_CRL_CNF2_Pos)       /*!< 0x00000400 */
  2229. #define GPIO_CRL_CNF2_1                      (0x2UL << GPIO_CRL_CNF2_Pos)       /*!< 0x00000800 */
  2230.  
  2231. #define GPIO_CRL_CNF3_Pos                    (14U)                            
  2232. #define GPIO_CRL_CNF3_Msk                    (0x3UL << GPIO_CRL_CNF3_Pos)       /*!< 0x0000C000 */
  2233. #define GPIO_CRL_CNF3                        GPIO_CRL_CNF3_Msk                 /*!< CNF3[1:0] bits (Port x configuration bits, pin 3) */
  2234. #define GPIO_CRL_CNF3_0                      (0x1UL << GPIO_CRL_CNF3_Pos)       /*!< 0x00004000 */
  2235. #define GPIO_CRL_CNF3_1                      (0x2UL << GPIO_CRL_CNF3_Pos)       /*!< 0x00008000 */
  2236.  
  2237. #define GPIO_CRL_CNF4_Pos                    (18U)                            
  2238. #define GPIO_CRL_CNF4_Msk                    (0x3UL << GPIO_CRL_CNF4_Pos)       /*!< 0x000C0000 */
  2239. #define GPIO_CRL_CNF4                        GPIO_CRL_CNF4_Msk                 /*!< CNF4[1:0] bits (Port x configuration bits, pin 4) */
  2240. #define GPIO_CRL_CNF4_0                      (0x1UL << GPIO_CRL_CNF4_Pos)       /*!< 0x00040000 */
  2241. #define GPIO_CRL_CNF4_1                      (0x2UL << GPIO_CRL_CNF4_Pos)       /*!< 0x00080000 */
  2242.  
  2243. #define GPIO_CRL_CNF5_Pos                    (22U)                            
  2244. #define GPIO_CRL_CNF5_Msk                    (0x3UL << GPIO_CRL_CNF5_Pos)       /*!< 0x00C00000 */
  2245. #define GPIO_CRL_CNF5                        GPIO_CRL_CNF5_Msk                 /*!< CNF5[1:0] bits (Port x configuration bits, pin 5) */
  2246. #define GPIO_CRL_CNF5_0                      (0x1UL << GPIO_CRL_CNF5_Pos)       /*!< 0x00400000 */
  2247. #define GPIO_CRL_CNF5_1                      (0x2UL << GPIO_CRL_CNF5_Pos)       /*!< 0x00800000 */
  2248.  
  2249. #define GPIO_CRL_CNF6_Pos                    (26U)                            
  2250. #define GPIO_CRL_CNF6_Msk                    (0x3UL << GPIO_CRL_CNF6_Pos)       /*!< 0x0C000000 */
  2251. #define GPIO_CRL_CNF6                        GPIO_CRL_CNF6_Msk                 /*!< CNF6[1:0] bits (Port x configuration bits, pin 6) */
  2252. #define GPIO_CRL_CNF6_0                      (0x1UL << GPIO_CRL_CNF6_Pos)       /*!< 0x04000000 */
  2253. #define GPIO_CRL_CNF6_1                      (0x2UL << GPIO_CRL_CNF6_Pos)       /*!< 0x08000000 */
  2254.  
  2255. #define GPIO_CRL_CNF7_Pos                    (30U)                            
  2256. #define GPIO_CRL_CNF7_Msk                    (0x3UL << GPIO_CRL_CNF7_Pos)       /*!< 0xC0000000 */
  2257. #define GPIO_CRL_CNF7                        GPIO_CRL_CNF7_Msk                 /*!< CNF7[1:0] bits (Port x configuration bits, pin 7) */
  2258. #define GPIO_CRL_CNF7_0                      (0x1UL << GPIO_CRL_CNF7_Pos)       /*!< 0x40000000 */
  2259. #define GPIO_CRL_CNF7_1                      (0x2UL << GPIO_CRL_CNF7_Pos)       /*!< 0x80000000 */
  2260.  
  2261. /*******************  Bit definition for GPIO_CRH register  *******************/
  2262. #define GPIO_CRH_MODE_Pos                    (0U)                              
  2263. #define GPIO_CRH_MODE_Msk                    (0x33333333UL << GPIO_CRH_MODE_Pos) /*!< 0x33333333 */
  2264. #define GPIO_CRH_MODE                        GPIO_CRH_MODE_Msk                 /*!< Port x mode bits */
  2265.  
  2266. #define GPIO_CRH_MODE8_Pos                   (0U)                              
  2267. #define GPIO_CRH_MODE8_Msk                   (0x3UL << GPIO_CRH_MODE8_Pos)      /*!< 0x00000003 */
  2268. #define GPIO_CRH_MODE8                       GPIO_CRH_MODE8_Msk                /*!< MODE8[1:0] bits (Port x mode bits, pin 8) */
  2269. #define GPIO_CRH_MODE8_0                     (0x1UL << GPIO_CRH_MODE8_Pos)      /*!< 0x00000001 */
  2270. #define GPIO_CRH_MODE8_1                     (0x2UL << GPIO_CRH_MODE8_Pos)      /*!< 0x00000002 */
  2271.  
  2272. #define GPIO_CRH_MODE9_Pos                   (4U)                              
  2273. #define GPIO_CRH_MODE9_Msk                   (0x3UL << GPIO_CRH_MODE9_Pos)      /*!< 0x00000030 */
  2274. #define GPIO_CRH_MODE9                       GPIO_CRH_MODE9_Msk                /*!< MODE9[1:0] bits (Port x mode bits, pin 9) */
  2275. #define GPIO_CRH_MODE9_0                     (0x1UL << GPIO_CRH_MODE9_Pos)      /*!< 0x00000010 */
  2276. #define GPIO_CRH_MODE9_1                     (0x2UL << GPIO_CRH_MODE9_Pos)      /*!< 0x00000020 */
  2277.  
  2278. #define GPIO_CRH_MODE10_Pos                  (8U)                              
  2279. #define GPIO_CRH_MODE10_Msk                  (0x3UL << GPIO_CRH_MODE10_Pos)     /*!< 0x00000300 */
  2280. #define GPIO_CRH_MODE10                      GPIO_CRH_MODE10_Msk               /*!< MODE10[1:0] bits (Port x mode bits, pin 10) */
  2281. #define GPIO_CRH_MODE10_0                    (0x1UL << GPIO_CRH_MODE10_Pos)     /*!< 0x00000100 */
  2282. #define GPIO_CRH_MODE10_1                    (0x2UL << GPIO_CRH_MODE10_Pos)     /*!< 0x00000200 */
  2283.  
  2284. #define GPIO_CRH_MODE11_Pos                  (12U)                            
  2285. #define GPIO_CRH_MODE11_Msk                  (0x3UL << GPIO_CRH_MODE11_Pos)     /*!< 0x00003000 */
  2286. #define GPIO_CRH_MODE11                      GPIO_CRH_MODE11_Msk               /*!< MODE11[1:0] bits (Port x mode bits, pin 11) */
  2287. #define GPIO_CRH_MODE11_0                    (0x1UL << GPIO_CRH_MODE11_Pos)     /*!< 0x00001000 */
  2288. #define GPIO_CRH_MODE11_1                    (0x2UL << GPIO_CRH_MODE11_Pos)     /*!< 0x00002000 */
  2289.  
  2290. #define GPIO_CRH_MODE12_Pos                  (16U)                            
  2291. #define GPIO_CRH_MODE12_Msk                  (0x3UL << GPIO_CRH_MODE12_Pos)     /*!< 0x00030000 */
  2292. #define GPIO_CRH_MODE12                      GPIO_CRH_MODE12_Msk               /*!< MODE12[1:0] bits (Port x mode bits, pin 12) */
  2293. #define GPIO_CRH_MODE12_0                    (0x1UL << GPIO_CRH_MODE12_Pos)     /*!< 0x00010000 */
  2294. #define GPIO_CRH_MODE12_1                    (0x2UL << GPIO_CRH_MODE12_Pos)     /*!< 0x00020000 */
  2295.  
  2296. #define GPIO_CRH_MODE13_Pos                  (20U)                            
  2297. #define GPIO_CRH_MODE13_Msk                  (0x3UL << GPIO_CRH_MODE13_Pos)     /*!< 0x00300000 */
  2298. #define GPIO_CRH_MODE13                      GPIO_CRH_MODE13_Msk               /*!< MODE13[1:0] bits (Port x mode bits, pin 13) */
  2299. #define GPIO_CRH_MODE13_0                    (0x1UL << GPIO_CRH_MODE13_Pos)     /*!< 0x00100000 */
  2300. #define GPIO_CRH_MODE13_1                    (0x2UL << GPIO_CRH_MODE13_Pos)     /*!< 0x00200000 */
  2301.  
  2302. #define GPIO_CRH_MODE14_Pos                  (24U)                            
  2303. #define GPIO_CRH_MODE14_Msk                  (0x3UL << GPIO_CRH_MODE14_Pos)     /*!< 0x03000000 */
  2304. #define GPIO_CRH_MODE14                      GPIO_CRH_MODE14_Msk               /*!< MODE14[1:0] bits (Port x mode bits, pin 14) */
  2305. #define GPIO_CRH_MODE14_0                    (0x1UL << GPIO_CRH_MODE14_Pos)     /*!< 0x01000000 */
  2306. #define GPIO_CRH_MODE14_1                    (0x2UL << GPIO_CRH_MODE14_Pos)     /*!< 0x02000000 */
  2307.  
  2308. #define GPIO_CRH_MODE15_Pos                  (28U)                            
  2309. #define GPIO_CRH_MODE15_Msk                  (0x3UL << GPIO_CRH_MODE15_Pos)     /*!< 0x30000000 */
  2310. #define GPIO_CRH_MODE15                      GPIO_CRH_MODE15_Msk               /*!< MODE15[1:0] bits (Port x mode bits, pin 15) */
  2311. #define GPIO_CRH_MODE15_0                    (0x1UL << GPIO_CRH_MODE15_Pos)     /*!< 0x10000000 */
  2312. #define GPIO_CRH_MODE15_1                    (0x2UL << GPIO_CRH_MODE15_Pos)     /*!< 0x20000000 */
  2313.  
  2314. #define GPIO_CRH_CNF_Pos                     (2U)                              
  2315. #define GPIO_CRH_CNF_Msk                     (0x33333333UL << GPIO_CRH_CNF_Pos) /*!< 0xCCCCCCCC */
  2316. #define GPIO_CRH_CNF                         GPIO_CRH_CNF_Msk                  /*!< Port x configuration bits */
  2317.  
  2318. #define GPIO_CRH_CNF8_Pos                    (2U)                              
  2319. #define GPIO_CRH_CNF8_Msk                    (0x3UL << GPIO_CRH_CNF8_Pos)       /*!< 0x0000000C */
  2320. #define GPIO_CRH_CNF8                        GPIO_CRH_CNF8_Msk                 /*!< CNF8[1:0] bits (Port x configuration bits, pin 8) */
  2321. #define GPIO_CRH_CNF8_0                      (0x1UL << GPIO_CRH_CNF8_Pos)       /*!< 0x00000004 */
  2322. #define GPIO_CRH_CNF8_1                      (0x2UL << GPIO_CRH_CNF8_Pos)       /*!< 0x00000008 */
  2323.  
  2324. #define GPIO_CRH_CNF9_Pos                    (6U)                              
  2325. #define GPIO_CRH_CNF9_Msk                    (0x3UL << GPIO_CRH_CNF9_Pos)       /*!< 0x000000C0 */
  2326. #define GPIO_CRH_CNF9                        GPIO_CRH_CNF9_Msk                 /*!< CNF9[1:0] bits (Port x configuration bits, pin 9) */
  2327. #define GPIO_CRH_CNF9_0                      (0x1UL << GPIO_CRH_CNF9_Pos)       /*!< 0x00000040 */
  2328. #define GPIO_CRH_CNF9_1                      (0x2UL << GPIO_CRH_CNF9_Pos)       /*!< 0x00000080 */
  2329.  
  2330. #define GPIO_CRH_CNF10_Pos                   (10U)                            
  2331. #define GPIO_CRH_CNF10_Msk                   (0x3UL << GPIO_CRH_CNF10_Pos)      /*!< 0x00000C00 */
  2332. #define GPIO_CRH_CNF10                       GPIO_CRH_CNF10_Msk                /*!< CNF10[1:0] bits (Port x configuration bits, pin 10) */
  2333. #define GPIO_CRH_CNF10_0                     (0x1UL << GPIO_CRH_CNF10_Pos)      /*!< 0x00000400 */
  2334. #define GPIO_CRH_CNF10_1                     (0x2UL << GPIO_CRH_CNF10_Pos)      /*!< 0x00000800 */
  2335.  
  2336. #define GPIO_CRH_CNF11_Pos                   (14U)                            
  2337. #define GPIO_CRH_CNF11_Msk                   (0x3UL << GPIO_CRH_CNF11_Pos)      /*!< 0x0000C000 */
  2338. #define GPIO_CRH_CNF11                       GPIO_CRH_CNF11_Msk                /*!< CNF11[1:0] bits (Port x configuration bits, pin 11) */
  2339. #define GPIO_CRH_CNF11_0                     (0x1UL << GPIO_CRH_CNF11_Pos)      /*!< 0x00004000 */
  2340. #define GPIO_CRH_CNF11_1                     (0x2UL << GPIO_CRH_CNF11_Pos)      /*!< 0x00008000 */
  2341.  
  2342. #define GPIO_CRH_CNF12_Pos                   (18U)                            
  2343. #define GPIO_CRH_CNF12_Msk                   (0x3UL << GPIO_CRH_CNF12_Pos)      /*!< 0x000C0000 */
  2344. #define GPIO_CRH_CNF12                       GPIO_CRH_CNF12_Msk                /*!< CNF12[1:0] bits (Port x configuration bits, pin 12) */
  2345. #define GPIO_CRH_CNF12_0                     (0x1UL << GPIO_CRH_CNF12_Pos)      /*!< 0x00040000 */
  2346. #define GPIO_CRH_CNF12_1                     (0x2UL << GPIO_CRH_CNF12_Pos)      /*!< 0x00080000 */
  2347.  
  2348. #define GPIO_CRH_CNF13_Pos                   (22U)                            
  2349. #define GPIO_CRH_CNF13_Msk                   (0x3UL << GPIO_CRH_CNF13_Pos)      /*!< 0x00C00000 */
  2350. #define GPIO_CRH_CNF13                       GPIO_CRH_CNF13_Msk                /*!< CNF13[1:0] bits (Port x configuration bits, pin 13) */
  2351. #define GPIO_CRH_CNF13_0                     (0x1UL << GPIO_CRH_CNF13_Pos)      /*!< 0x00400000 */
  2352. #define GPIO_CRH_CNF13_1                     (0x2UL << GPIO_CRH_CNF13_Pos)      /*!< 0x00800000 */
  2353.  
  2354. #define GPIO_CRH_CNF14_Pos                   (26U)                            
  2355. #define GPIO_CRH_CNF14_Msk                   (0x3UL << GPIO_CRH_CNF14_Pos)      /*!< 0x0C000000 */
  2356. #define GPIO_CRH_CNF14                       GPIO_CRH_CNF14_Msk                /*!< CNF14[1:0] bits (Port x configuration bits, pin 14) */
  2357. #define GPIO_CRH_CNF14_0                     (0x1UL << GPIO_CRH_CNF14_Pos)      /*!< 0x04000000 */
  2358. #define GPIO_CRH_CNF14_1                     (0x2UL << GPIO_CRH_CNF14_Pos)      /*!< 0x08000000 */
  2359.  
  2360. #define GPIO_CRH_CNF15_Pos                   (30U)                            
  2361. #define GPIO_CRH_CNF15_Msk                   (0x3UL << GPIO_CRH_CNF15_Pos)      /*!< 0xC0000000 */
  2362. #define GPIO_CRH_CNF15                       GPIO_CRH_CNF15_Msk                /*!< CNF15[1:0] bits (Port x configuration bits, pin 15) */
  2363. #define GPIO_CRH_CNF15_0                     (0x1UL << GPIO_CRH_CNF15_Pos)      /*!< 0x40000000 */
  2364. #define GPIO_CRH_CNF15_1                     (0x2UL << GPIO_CRH_CNF15_Pos)      /*!< 0x80000000 */
  2365.  
  2366. /*!<******************  Bit definition for GPIO_IDR register  *******************/
  2367. #define GPIO_IDR_IDR0_Pos                    (0U)                              
  2368. #define GPIO_IDR_IDR0_Msk                    (0x1UL << GPIO_IDR_IDR0_Pos)       /*!< 0x00000001 */
  2369. #define GPIO_IDR_IDR0                        GPIO_IDR_IDR0_Msk                 /*!< Port input data, bit 0 */
  2370. #define GPIO_IDR_IDR1_Pos                    (1U)                              
  2371. #define GPIO_IDR_IDR1_Msk                    (0x1UL << GPIO_IDR_IDR1_Pos)       /*!< 0x00000002 */
  2372. #define GPIO_IDR_IDR1                        GPIO_IDR_IDR1_Msk                 /*!< Port input data, bit 1 */
  2373. #define GPIO_IDR_IDR2_Pos                    (2U)                              
  2374. #define GPIO_IDR_IDR2_Msk                    (0x1UL << GPIO_IDR_IDR2_Pos)       /*!< 0x00000004 */
  2375. #define GPIO_IDR_IDR2                        GPIO_IDR_IDR2_Msk                 /*!< Port input data, bit 2 */
  2376. #define GPIO_IDR_IDR3_Pos                    (3U)                              
  2377. #define GPIO_IDR_IDR3_Msk                    (0x1UL << GPIO_IDR_IDR3_Pos)       /*!< 0x00000008 */
  2378. #define GPIO_IDR_IDR3                        GPIO_IDR_IDR3_Msk                 /*!< Port input data, bit 3 */
  2379. #define GPIO_IDR_IDR4_Pos                    (4U)                              
  2380. #define GPIO_IDR_IDR4_Msk                    (0x1UL << GPIO_IDR_IDR4_Pos)       /*!< 0x00000010 */
  2381. #define GPIO_IDR_IDR4                        GPIO_IDR_IDR4_Msk                 /*!< Port input data, bit 4 */
  2382. #define GPIO_IDR_IDR5_Pos                    (5U)                              
  2383. #define GPIO_IDR_IDR5_Msk                    (0x1UL << GPIO_IDR_IDR5_Pos)       /*!< 0x00000020 */
  2384. #define GPIO_IDR_IDR5                        GPIO_IDR_IDR5_Msk                 /*!< Port input data, bit 5 */
  2385. #define GPIO_IDR_IDR6_Pos                    (6U)                              
  2386. #define GPIO_IDR_IDR6_Msk                    (0x1UL << GPIO_IDR_IDR6_Pos)       /*!< 0x00000040 */
  2387. #define GPIO_IDR_IDR6                        GPIO_IDR_IDR6_Msk                 /*!< Port input data, bit 6 */
  2388. #define GPIO_IDR_IDR7_Pos                    (7U)                              
  2389. #define GPIO_IDR_IDR7_Msk                    (0x1UL << GPIO_IDR_IDR7_Pos)       /*!< 0x00000080 */
  2390. #define GPIO_IDR_IDR7                        GPIO_IDR_IDR7_Msk                 /*!< Port input data, bit 7 */
  2391. #define GPIO_IDR_IDR8_Pos                    (8U)                              
  2392. #define GPIO_IDR_IDR8_Msk                    (0x1UL << GPIO_IDR_IDR8_Pos)       /*!< 0x00000100 */
  2393. #define GPIO_IDR_IDR8                        GPIO_IDR_IDR8_Msk                 /*!< Port input data, bit 8 */
  2394. #define GPIO_IDR_IDR9_Pos                    (9U)                              
  2395. #define GPIO_IDR_IDR9_Msk                    (0x1UL << GPIO_IDR_IDR9_Pos)       /*!< 0x00000200 */
  2396. #define GPIO_IDR_IDR9                        GPIO_IDR_IDR9_Msk                 /*!< Port input data, bit 9 */
  2397. #define GPIO_IDR_IDR10_Pos                   (10U)                            
  2398. #define GPIO_IDR_IDR10_Msk                   (0x1UL << GPIO_IDR_IDR10_Pos)      /*!< 0x00000400 */
  2399. #define GPIO_IDR_IDR10                       GPIO_IDR_IDR10_Msk                /*!< Port input data, bit 10 */
  2400. #define GPIO_IDR_IDR11_Pos                   (11U)                            
  2401. #define GPIO_IDR_IDR11_Msk                   (0x1UL << GPIO_IDR_IDR11_Pos)      /*!< 0x00000800 */
  2402. #define GPIO_IDR_IDR11                       GPIO_IDR_IDR11_Msk                /*!< Port input data, bit 11 */
  2403. #define GPIO_IDR_IDR12_Pos                   (12U)                            
  2404. #define GPIO_IDR_IDR12_Msk                   (0x1UL << GPIO_IDR_IDR12_Pos)      /*!< 0x00001000 */
  2405. #define GPIO_IDR_IDR12                       GPIO_IDR_IDR12_Msk                /*!< Port input data, bit 12 */
  2406. #define GPIO_IDR_IDR13_Pos                   (13U)                            
  2407. #define GPIO_IDR_IDR13_Msk                   (0x1UL << GPIO_IDR_IDR13_Pos)      /*!< 0x00002000 */
  2408. #define GPIO_IDR_IDR13                       GPIO_IDR_IDR13_Msk                /*!< Port input data, bit 13 */
  2409. #define GPIO_IDR_IDR14_Pos                   (14U)                            
  2410. #define GPIO_IDR_IDR14_Msk                   (0x1UL << GPIO_IDR_IDR14_Pos)      /*!< 0x00004000 */
  2411. #define GPIO_IDR_IDR14                       GPIO_IDR_IDR14_Msk                /*!< Port input data, bit 14 */
  2412. #define GPIO_IDR_IDR15_Pos                   (15U)                            
  2413. #define GPIO_IDR_IDR15_Msk                   (0x1UL << GPIO_IDR_IDR15_Pos)      /*!< 0x00008000 */
  2414. #define GPIO_IDR_IDR15                       GPIO_IDR_IDR15_Msk                /*!< Port input data, bit 15 */
  2415.  
  2416. /*******************  Bit definition for GPIO_ODR register  *******************/
  2417. #define GPIO_ODR_ODR0_Pos                    (0U)                              
  2418. #define GPIO_ODR_ODR0_Msk                    (0x1UL << GPIO_ODR_ODR0_Pos)       /*!< 0x00000001 */
  2419. #define GPIO_ODR_ODR0                        GPIO_ODR_ODR0_Msk                 /*!< Port output data, bit 0 */
  2420. #define GPIO_ODR_ODR1_Pos                    (1U)                              
  2421. #define GPIO_ODR_ODR1_Msk                    (0x1UL << GPIO_ODR_ODR1_Pos)       /*!< 0x00000002 */
  2422. #define GPIO_ODR_ODR1                        GPIO_ODR_ODR1_Msk                 /*!< Port output data, bit 1 */
  2423. #define GPIO_ODR_ODR2_Pos                    (2U)                              
  2424. #define GPIO_ODR_ODR2_Msk                    (0x1UL << GPIO_ODR_ODR2_Pos)       /*!< 0x00000004 */
  2425. #define GPIO_ODR_ODR2                        GPIO_ODR_ODR2_Msk                 /*!< Port output data, bit 2 */
  2426. #define GPIO_ODR_ODR3_Pos                    (3U)                              
  2427. #define GPIO_ODR_ODR3_Msk                    (0x1UL << GPIO_ODR_ODR3_Pos)       /*!< 0x00000008 */
  2428. #define GPIO_ODR_ODR3                        GPIO_ODR_ODR3_Msk                 /*!< Port output data, bit 3 */
  2429. #define GPIO_ODR_ODR4_Pos                    (4U)                              
  2430. #define GPIO_ODR_ODR4_Msk                    (0x1UL << GPIO_ODR_ODR4_Pos)       /*!< 0x00000010 */
  2431. #define GPIO_ODR_ODR4                        GPIO_ODR_ODR4_Msk                 /*!< Port output data, bit 4 */
  2432. #define GPIO_ODR_ODR5_Pos                    (5U)                              
  2433. #define GPIO_ODR_ODR5_Msk                    (0x1UL << GPIO_ODR_ODR5_Pos)       /*!< 0x00000020 */
  2434. #define GPIO_ODR_ODR5                        GPIO_ODR_ODR5_Msk                 /*!< Port output data, bit 5 */
  2435. #define GPIO_ODR_ODR6_Pos                    (6U)                              
  2436. #define GPIO_ODR_ODR6_Msk                    (0x1UL << GPIO_ODR_ODR6_Pos)       /*!< 0x00000040 */
  2437. #define GPIO_ODR_ODR6                        GPIO_ODR_ODR6_Msk                 /*!< Port output data, bit 6 */
  2438. #define GPIO_ODR_ODR7_Pos                    (7U)                              
  2439. #define GPIO_ODR_ODR7_Msk                    (0x1UL << GPIO_ODR_ODR7_Pos)       /*!< 0x00000080 */
  2440. #define GPIO_ODR_ODR7                        GPIO_ODR_ODR7_Msk                 /*!< Port output data, bit 7 */
  2441. #define GPIO_ODR_ODR8_Pos                    (8U)                              
  2442. #define GPIO_ODR_ODR8_Msk                    (0x1UL << GPIO_ODR_ODR8_Pos)       /*!< 0x00000100 */
  2443. #define GPIO_ODR_ODR8                        GPIO_ODR_ODR8_Msk                 /*!< Port output data, bit 8 */
  2444. #define GPIO_ODR_ODR9_Pos                    (9U)                              
  2445. #define GPIO_ODR_ODR9_Msk                    (0x1UL << GPIO_ODR_ODR9_Pos)       /*!< 0x00000200 */
  2446. #define GPIO_ODR_ODR9                        GPIO_ODR_ODR9_Msk                 /*!< Port output data, bit 9 */
  2447. #define GPIO_ODR_ODR10_Pos                   (10U)                            
  2448. #define GPIO_ODR_ODR10_Msk                   (0x1UL << GPIO_ODR_ODR10_Pos)      /*!< 0x00000400 */
  2449. #define GPIO_ODR_ODR10                       GPIO_ODR_ODR10_Msk                /*!< Port output data, bit 10 */
  2450. #define GPIO_ODR_ODR11_Pos                   (11U)                            
  2451. #define GPIO_ODR_ODR11_Msk                   (0x1UL << GPIO_ODR_ODR11_Pos)      /*!< 0x00000800 */
  2452. #define GPIO_ODR_ODR11                       GPIO_ODR_ODR11_Msk                /*!< Port output data, bit 11 */
  2453. #define GPIO_ODR_ODR12_Pos                   (12U)                            
  2454. #define GPIO_ODR_ODR12_Msk                   (0x1UL << GPIO_ODR_ODR12_Pos)      /*!< 0x00001000 */
  2455. #define GPIO_ODR_ODR12                       GPIO_ODR_ODR12_Msk                /*!< Port output data, bit 12 */
  2456. #define GPIO_ODR_ODR13_Pos                   (13U)                            
  2457. #define GPIO_ODR_ODR13_Msk                   (0x1UL << GPIO_ODR_ODR13_Pos)      /*!< 0x00002000 */
  2458. #define GPIO_ODR_ODR13                       GPIO_ODR_ODR13_Msk                /*!< Port output data, bit 13 */
  2459. #define GPIO_ODR_ODR14_Pos                   (14U)                            
  2460. #define GPIO_ODR_ODR14_Msk                   (0x1UL << GPIO_ODR_ODR14_Pos)      /*!< 0x00004000 */
  2461. #define GPIO_ODR_ODR14                       GPIO_ODR_ODR14_Msk                /*!< Port output data, bit 14 */
  2462. #define GPIO_ODR_ODR15_Pos                   (15U)                            
  2463. #define GPIO_ODR_ODR15_Msk                   (0x1UL << GPIO_ODR_ODR15_Pos)      /*!< 0x00008000 */
  2464. #define GPIO_ODR_ODR15                       GPIO_ODR_ODR15_Msk                /*!< Port output data, bit 15 */
  2465.  
  2466. /******************  Bit definition for GPIO_BSRR register  *******************/
  2467. #define GPIO_BSRR_BS0_Pos                    (0U)                              
  2468. #define GPIO_BSRR_BS0_Msk                    (0x1UL << GPIO_BSRR_BS0_Pos)       /*!< 0x00000001 */
  2469. #define GPIO_BSRR_BS0                        GPIO_BSRR_BS0_Msk                 /*!< Port x Set bit 0 */
  2470. #define GPIO_BSRR_BS1_Pos                    (1U)                              
  2471. #define GPIO_BSRR_BS1_Msk                    (0x1UL << GPIO_BSRR_BS1_Pos)       /*!< 0x00000002 */
  2472. #define GPIO_BSRR_BS1                        GPIO_BSRR_BS1_Msk                 /*!< Port x Set bit 1 */
  2473. #define GPIO_BSRR_BS2_Pos                    (2U)                              
  2474. #define GPIO_BSRR_BS2_Msk                    (0x1UL << GPIO_BSRR_BS2_Pos)       /*!< 0x00000004 */
  2475. #define GPIO_BSRR_BS2                        GPIO_BSRR_BS2_Msk                 /*!< Port x Set bit 2 */
  2476. #define GPIO_BSRR_BS3_Pos                    (3U)                              
  2477. #define GPIO_BSRR_BS3_Msk                    (0x1UL << GPIO_BSRR_BS3_Pos)       /*!< 0x00000008 */
  2478. #define GPIO_BSRR_BS3                        GPIO_BSRR_BS3_Msk                 /*!< Port x Set bit 3 */
  2479. #define GPIO_BSRR_BS4_Pos                    (4U)                              
  2480. #define GPIO_BSRR_BS4_Msk                    (0x1UL << GPIO_BSRR_BS4_Pos)       /*!< 0x00000010 */
  2481. #define GPIO_BSRR_BS4                        GPIO_BSRR_BS4_Msk                 /*!< Port x Set bit 4 */
  2482. #define GPIO_BSRR_BS5_Pos                    (5U)                              
  2483. #define GPIO_BSRR_BS5_Msk                    (0x1UL << GPIO_BSRR_BS5_Pos)       /*!< 0x00000020 */
  2484. #define GPIO_BSRR_BS5                        GPIO_BSRR_BS5_Msk                 /*!< Port x Set bit 5 */
  2485. #define GPIO_BSRR_BS6_Pos                    (6U)                              
  2486. #define GPIO_BSRR_BS6_Msk                    (0x1UL << GPIO_BSRR_BS6_Pos)       /*!< 0x00000040 */
  2487. #define GPIO_BSRR_BS6                        GPIO_BSRR_BS6_Msk                 /*!< Port x Set bit 6 */
  2488. #define GPIO_BSRR_BS7_Pos                    (7U)                              
  2489. #define GPIO_BSRR_BS7_Msk                    (0x1UL << GPIO_BSRR_BS7_Pos)       /*!< 0x00000080 */
  2490. #define GPIO_BSRR_BS7                        GPIO_BSRR_BS7_Msk                 /*!< Port x Set bit 7 */
  2491. #define GPIO_BSRR_BS8_Pos                    (8U)                              
  2492. #define GPIO_BSRR_BS8_Msk                    (0x1UL << GPIO_BSRR_BS8_Pos)       /*!< 0x00000100 */
  2493. #define GPIO_BSRR_BS8                        GPIO_BSRR_BS8_Msk                 /*!< Port x Set bit 8 */
  2494. #define GPIO_BSRR_BS9_Pos                    (9U)                              
  2495. #define GPIO_BSRR_BS9_Msk                    (0x1UL << GPIO_BSRR_BS9_Pos)       /*!< 0x00000200 */
  2496. #define GPIO_BSRR_BS9                        GPIO_BSRR_BS9_Msk                 /*!< Port x Set bit 9 */
  2497. #define GPIO_BSRR_BS10_Pos                   (10U)                            
  2498. #define GPIO_BSRR_BS10_Msk                   (0x1UL << GPIO_BSRR_BS10_Pos)      /*!< 0x00000400 */
  2499. #define GPIO_BSRR_BS10                       GPIO_BSRR_BS10_Msk                /*!< Port x Set bit 10 */
  2500. #define GPIO_BSRR_BS11_Pos                   (11U)                            
  2501. #define GPIO_BSRR_BS11_Msk                   (0x1UL << GPIO_BSRR_BS11_Pos)      /*!< 0x00000800 */
  2502. #define GPIO_BSRR_BS11                       GPIO_BSRR_BS11_Msk                /*!< Port x Set bit 11 */
  2503. #define GPIO_BSRR_BS12_Pos                   (12U)                            
  2504. #define GPIO_BSRR_BS12_Msk                   (0x1UL << GPIO_BSRR_BS12_Pos)      /*!< 0x00001000 */
  2505. #define GPIO_BSRR_BS12                       GPIO_BSRR_BS12_Msk                /*!< Port x Set bit 12 */
  2506. #define GPIO_BSRR_BS13_Pos                   (13U)                            
  2507. #define GPIO_BSRR_BS13_Msk                   (0x1UL << GPIO_BSRR_BS13_Pos)      /*!< 0x00002000 */
  2508. #define GPIO_BSRR_BS13                       GPIO_BSRR_BS13_Msk                /*!< Port x Set bit 13 */
  2509. #define GPIO_BSRR_BS14_Pos                   (14U)                            
  2510. #define GPIO_BSRR_BS14_Msk                   (0x1UL << GPIO_BSRR_BS14_Pos)      /*!< 0x00004000 */
  2511. #define GPIO_BSRR_BS14                       GPIO_BSRR_BS14_Msk                /*!< Port x Set bit 14 */
  2512. #define GPIO_BSRR_BS15_Pos                   (15U)                            
  2513. #define GPIO_BSRR_BS15_Msk                   (0x1UL << GPIO_BSRR_BS15_Pos)      /*!< 0x00008000 */
  2514. #define GPIO_BSRR_BS15                       GPIO_BSRR_BS15_Msk                /*!< Port x Set bit 15 */
  2515.  
  2516. #define GPIO_BSRR_BR0_Pos                    (16U)                            
  2517. #define GPIO_BSRR_BR0_Msk                    (0x1UL << GPIO_BSRR_BR0_Pos)       /*!< 0x00010000 */
  2518. #define GPIO_BSRR_BR0                        GPIO_BSRR_BR0_Msk                 /*!< Port x Reset bit 0 */
  2519. #define GPIO_BSRR_BR1_Pos                    (17U)                            
  2520. #define GPIO_BSRR_BR1_Msk                    (0x1UL << GPIO_BSRR_BR1_Pos)       /*!< 0x00020000 */
  2521. #define GPIO_BSRR_BR1                        GPIO_BSRR_BR1_Msk                 /*!< Port x Reset bit 1 */
  2522. #define GPIO_BSRR_BR2_Pos                    (18U)                            
  2523. #define GPIO_BSRR_BR2_Msk                    (0x1UL << GPIO_BSRR_BR2_Pos)       /*!< 0x00040000 */
  2524. #define GPIO_BSRR_BR2                        GPIO_BSRR_BR2_Msk                 /*!< Port x Reset bit 2 */
  2525. #define GPIO_BSRR_BR3_Pos                    (19U)                            
  2526. #define GPIO_BSRR_BR3_Msk                    (0x1UL << GPIO_BSRR_BR3_Pos)       /*!< 0x00080000 */
  2527. #define GPIO_BSRR_BR3                        GPIO_BSRR_BR3_Msk                 /*!< Port x Reset bit 3 */
  2528. #define GPIO_BSRR_BR4_Pos                    (20U)                            
  2529. #define GPIO_BSRR_BR4_Msk                    (0x1UL << GPIO_BSRR_BR4_Pos)       /*!< 0x00100000 */
  2530. #define GPIO_BSRR_BR4                        GPIO_BSRR_BR4_Msk                 /*!< Port x Reset bit 4 */
  2531. #define GPIO_BSRR_BR5_Pos                    (21U)                            
  2532. #define GPIO_BSRR_BR5_Msk                    (0x1UL << GPIO_BSRR_BR5_Pos)       /*!< 0x00200000 */
  2533. #define GPIO_BSRR_BR5                        GPIO_BSRR_BR5_Msk                 /*!< Port x Reset bit 5 */
  2534. #define GPIO_BSRR_BR6_Pos                    (22U)                            
  2535. #define GPIO_BSRR_BR6_Msk                    (0x1UL << GPIO_BSRR_BR6_Pos)       /*!< 0x00400000 */
  2536. #define GPIO_BSRR_BR6                        GPIO_BSRR_BR6_Msk                 /*!< Port x Reset bit 6 */
  2537. #define GPIO_BSRR_BR7_Pos                    (23U)                            
  2538. #define GPIO_BSRR_BR7_Msk                    (0x1UL << GPIO_BSRR_BR7_Pos)       /*!< 0x00800000 */
  2539. #define GPIO_BSRR_BR7                        GPIO_BSRR_BR7_Msk                 /*!< Port x Reset bit 7 */
  2540. #define GPIO_BSRR_BR8_Pos                    (24U)                            
  2541. #define GPIO_BSRR_BR8_Msk                    (0x1UL << GPIO_BSRR_BR8_Pos)       /*!< 0x01000000 */
  2542. #define GPIO_BSRR_BR8                        GPIO_BSRR_BR8_Msk                 /*!< Port x Reset bit 8 */
  2543. #define GPIO_BSRR_BR9_Pos                    (25U)                            
  2544. #define GPIO_BSRR_BR9_Msk                    (0x1UL << GPIO_BSRR_BR9_Pos)       /*!< 0x02000000 */
  2545. #define GPIO_BSRR_BR9                        GPIO_BSRR_BR9_Msk                 /*!< Port x Reset bit 9 */
  2546. #define GPIO_BSRR_BR10_Pos                   (26U)                            
  2547. #define GPIO_BSRR_BR10_Msk                   (0x1UL << GPIO_BSRR_BR10_Pos)      /*!< 0x04000000 */
  2548. #define GPIO_BSRR_BR10                       GPIO_BSRR_BR10_Msk                /*!< Port x Reset bit 10 */
  2549. #define GPIO_BSRR_BR11_Pos                   (27U)                            
  2550. #define GPIO_BSRR_BR11_Msk                   (0x1UL << GPIO_BSRR_BR11_Pos)      /*!< 0x08000000 */
  2551. #define GPIO_BSRR_BR11                       GPIO_BSRR_BR11_Msk                /*!< Port x Reset bit 11 */
  2552. #define GPIO_BSRR_BR12_Pos                   (28U)                            
  2553. #define GPIO_BSRR_BR12_Msk                   (0x1UL << GPIO_BSRR_BR12_Pos)      /*!< 0x10000000 */
  2554. #define GPIO_BSRR_BR12                       GPIO_BSRR_BR12_Msk                /*!< Port x Reset bit 12 */
  2555. #define GPIO_BSRR_BR13_Pos                   (29U)                            
  2556. #define GPIO_BSRR_BR13_Msk                   (0x1UL << GPIO_BSRR_BR13_Pos)      /*!< 0x20000000 */
  2557. #define GPIO_BSRR_BR13                       GPIO_BSRR_BR13_Msk                /*!< Port x Reset bit 13 */
  2558. #define GPIO_BSRR_BR14_Pos                   (30U)                            
  2559. #define GPIO_BSRR_BR14_Msk                   (0x1UL << GPIO_BSRR_BR14_Pos)      /*!< 0x40000000 */
  2560. #define GPIO_BSRR_BR14                       GPIO_BSRR_BR14_Msk                /*!< Port x Reset bit 14 */
  2561. #define GPIO_BSRR_BR15_Pos                   (31U)                            
  2562. #define GPIO_BSRR_BR15_Msk                   (0x1UL << GPIO_BSRR_BR15_Pos)      /*!< 0x80000000 */
  2563. #define GPIO_BSRR_BR15                       GPIO_BSRR_BR15_Msk                /*!< Port x Reset bit 15 */
  2564.  
  2565. /*******************  Bit definition for GPIO_BRR register  *******************/
  2566. #define GPIO_BRR_BR0_Pos                     (0U)                              
  2567. #define GPIO_BRR_BR0_Msk                     (0x1UL << GPIO_BRR_BR0_Pos)        /*!< 0x00000001 */
  2568. #define GPIO_BRR_BR0                         GPIO_BRR_BR0_Msk                  /*!< Port x Reset bit 0 */
  2569. #define GPIO_BRR_BR1_Pos                     (1U)                              
  2570. #define GPIO_BRR_BR1_Msk                     (0x1UL << GPIO_BRR_BR1_Pos)        /*!< 0x00000002 */
  2571. #define GPIO_BRR_BR1                         GPIO_BRR_BR1_Msk                  /*!< Port x Reset bit 1 */
  2572. #define GPIO_BRR_BR2_Pos                     (2U)                              
  2573. #define GPIO_BRR_BR2_Msk                     (0x1UL << GPIO_BRR_BR2_Pos)        /*!< 0x00000004 */
  2574. #define GPIO_BRR_BR2                         GPIO_BRR_BR2_Msk                  /*!< Port x Reset bit 2 */
  2575. #define GPIO_BRR_BR3_Pos                     (3U)                              
  2576. #define GPIO_BRR_BR3_Msk                     (0x1UL << GPIO_BRR_BR3_Pos)        /*!< 0x00000008 */
  2577. #define GPIO_BRR_BR3                         GPIO_BRR_BR3_Msk                  /*!< Port x Reset bit 3 */
  2578. #define GPIO_BRR_BR4_Pos                     (4U)                              
  2579. #define GPIO_BRR_BR4_Msk                     (0x1UL << GPIO_BRR_BR4_Pos)        /*!< 0x00000010 */
  2580. #define GPIO_BRR_BR4                         GPIO_BRR_BR4_Msk                  /*!< Port x Reset bit 4 */
  2581. #define GPIO_BRR_BR5_Pos                     (5U)                              
  2582. #define GPIO_BRR_BR5_Msk                     (0x1UL << GPIO_BRR_BR5_Pos)        /*!< 0x00000020 */
  2583. #define GPIO_BRR_BR5                         GPIO_BRR_BR5_Msk                  /*!< Port x Reset bit 5 */
  2584. #define GPIO_BRR_BR6_Pos                     (6U)                              
  2585. #define GPIO_BRR_BR6_Msk                     (0x1UL << GPIO_BRR_BR6_Pos)        /*!< 0x00000040 */
  2586. #define GPIO_BRR_BR6                         GPIO_BRR_BR6_Msk                  /*!< Port x Reset bit 6 */
  2587. #define GPIO_BRR_BR7_Pos                     (7U)                              
  2588. #define GPIO_BRR_BR7_Msk                     (0x1UL << GPIO_BRR_BR7_Pos)        /*!< 0x00000080 */
  2589. #define GPIO_BRR_BR7                         GPIO_BRR_BR7_Msk                  /*!< Port x Reset bit 7 */
  2590. #define GPIO_BRR_BR8_Pos                     (8U)                              
  2591. #define GPIO_BRR_BR8_Msk                     (0x1UL << GPIO_BRR_BR8_Pos)        /*!< 0x00000100 */
  2592. #define GPIO_BRR_BR8                         GPIO_BRR_BR8_Msk                  /*!< Port x Reset bit 8 */
  2593. #define GPIO_BRR_BR9_Pos                     (9U)                              
  2594. #define GPIO_BRR_BR9_Msk                     (0x1UL << GPIO_BRR_BR9_Pos)        /*!< 0x00000200 */
  2595. #define GPIO_BRR_BR9                         GPIO_BRR_BR9_Msk                  /*!< Port x Reset bit 9 */
  2596. #define GPIO_BRR_BR10_Pos                    (10U)                            
  2597. #define GPIO_BRR_BR10_Msk                    (0x1UL << GPIO_BRR_BR10_Pos)       /*!< 0x00000400 */
  2598. #define GPIO_BRR_BR10                        GPIO_BRR_BR10_Msk                 /*!< Port x Reset bit 10 */
  2599. #define GPIO_BRR_BR11_Pos                    (11U)                            
  2600. #define GPIO_BRR_BR11_Msk                    (0x1UL << GPIO_BRR_BR11_Pos)       /*!< 0x00000800 */
  2601. #define GPIO_BRR_BR11                        GPIO_BRR_BR11_Msk                 /*!< Port x Reset bit 11 */
  2602. #define GPIO_BRR_BR12_Pos                    (12U)                            
  2603. #define GPIO_BRR_BR12_Msk                    (0x1UL << GPIO_BRR_BR12_Pos)       /*!< 0x00001000 */
  2604. #define GPIO_BRR_BR12                        GPIO_BRR_BR12_Msk                 /*!< Port x Reset bit 12 */
  2605. #define GPIO_BRR_BR13_Pos                    (13U)                            
  2606. #define GPIO_BRR_BR13_Msk                    (0x1UL << GPIO_BRR_BR13_Pos)       /*!< 0x00002000 */
  2607. #define GPIO_BRR_BR13                        GPIO_BRR_BR13_Msk                 /*!< Port x Reset bit 13 */
  2608. #define GPIO_BRR_BR14_Pos                    (14U)                            
  2609. #define GPIO_BRR_BR14_Msk                    (0x1UL << GPIO_BRR_BR14_Pos)       /*!< 0x00004000 */
  2610. #define GPIO_BRR_BR14                        GPIO_BRR_BR14_Msk                 /*!< Port x Reset bit 14 */
  2611. #define GPIO_BRR_BR15_Pos                    (15U)                            
  2612. #define GPIO_BRR_BR15_Msk                    (0x1UL << GPIO_BRR_BR15_Pos)       /*!< 0x00008000 */
  2613. #define GPIO_BRR_BR15                        GPIO_BRR_BR15_Msk                 /*!< Port x Reset bit 15 */
  2614.  
  2615. /******************  Bit definition for GPIO_LCKR register  *******************/
  2616. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  2617. #define GPIO_LCKR_LCK0_Msk                   (0x1UL << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  2618. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                /*!< Port x Lock bit 0 */
  2619. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  2620. #define GPIO_LCKR_LCK1_Msk                   (0x1UL << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  2621. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                /*!< Port x Lock bit 1 */
  2622. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  2623. #define GPIO_LCKR_LCK2_Msk                   (0x1UL << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  2624. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                /*!< Port x Lock bit 2 */
  2625. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  2626. #define GPIO_LCKR_LCK3_Msk                   (0x1UL << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  2627. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                /*!< Port x Lock bit 3 */
  2628. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  2629. #define GPIO_LCKR_LCK4_Msk                   (0x1UL << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  2630. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                /*!< Port x Lock bit 4 */
  2631. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  2632. #define GPIO_LCKR_LCK5_Msk                   (0x1UL << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  2633. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                /*!< Port x Lock bit 5 */
  2634. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  2635. #define GPIO_LCKR_LCK6_Msk                   (0x1UL << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  2636. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                /*!< Port x Lock bit 6 */
  2637. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  2638. #define GPIO_LCKR_LCK7_Msk                   (0x1UL << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  2639. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                /*!< Port x Lock bit 7 */
  2640. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  2641. #define GPIO_LCKR_LCK8_Msk                   (0x1UL << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  2642. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                /*!< Port x Lock bit 8 */
  2643. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  2644. #define GPIO_LCKR_LCK9_Msk                   (0x1UL << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  2645. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                /*!< Port x Lock bit 9 */
  2646. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  2647. #define GPIO_LCKR_LCK10_Msk                  (0x1UL << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  2648. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk               /*!< Port x Lock bit 10 */
  2649. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  2650. #define GPIO_LCKR_LCK11_Msk                  (0x1UL << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  2651. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk               /*!< Port x Lock bit 11 */
  2652. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  2653. #define GPIO_LCKR_LCK12_Msk                  (0x1UL << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  2654. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk               /*!< Port x Lock bit 12 */
  2655. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  2656. #define GPIO_LCKR_LCK13_Msk                  (0x1UL << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  2657. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk               /*!< Port x Lock bit 13 */
  2658. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  2659. #define GPIO_LCKR_LCK14_Msk                  (0x1UL << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  2660. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk               /*!< Port x Lock bit 14 */
  2661. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  2662. #define GPIO_LCKR_LCK15_Msk                  (0x1UL << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  2663. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk               /*!< Port x Lock bit 15 */
  2664. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  2665. #define GPIO_LCKR_LCKK_Msk                   (0x1UL << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  2666. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                /*!< Lock key */
  2667.  
  2668. /*----------------------------------------------------------------------------*/
  2669.  
  2670. /******************  Bit definition for AFIO_EVCR register  *******************/
  2671. #define AFIO_EVCR_PIN_Pos                    (0U)                              
  2672. #define AFIO_EVCR_PIN_Msk                    (0xFUL << AFIO_EVCR_PIN_Pos)       /*!< 0x0000000F */
  2673. #define AFIO_EVCR_PIN                        AFIO_EVCR_PIN_Msk                 /*!< PIN[3:0] bits (Pin selection) */
  2674. #define AFIO_EVCR_PIN_0                      (0x1UL << AFIO_EVCR_PIN_Pos)       /*!< 0x00000001 */
  2675. #define AFIO_EVCR_PIN_1                      (0x2UL << AFIO_EVCR_PIN_Pos)       /*!< 0x00000002 */
  2676. #define AFIO_EVCR_PIN_2                      (0x4UL << AFIO_EVCR_PIN_Pos)       /*!< 0x00000004 */
  2677. #define AFIO_EVCR_PIN_3                      (0x8UL << AFIO_EVCR_PIN_Pos)       /*!< 0x00000008 */
  2678.  
  2679. /*!< PIN configuration */
  2680. #define AFIO_EVCR_PIN_PX0                    0x00000000U                       /*!< Pin 0 selected */
  2681. #define AFIO_EVCR_PIN_PX1_Pos                (0U)                              
  2682. #define AFIO_EVCR_PIN_PX1_Msk                (0x1UL << AFIO_EVCR_PIN_PX1_Pos)   /*!< 0x00000001 */
  2683. #define AFIO_EVCR_PIN_PX1                    AFIO_EVCR_PIN_PX1_Msk             /*!< Pin 1 selected */
  2684. #define AFIO_EVCR_PIN_PX2_Pos                (1U)                              
  2685. #define AFIO_EVCR_PIN_PX2_Msk                (0x1UL << AFIO_EVCR_PIN_PX2_Pos)   /*!< 0x00000002 */
  2686. #define AFIO_EVCR_PIN_PX2                    AFIO_EVCR_PIN_PX2_Msk             /*!< Pin 2 selected */
  2687. #define AFIO_EVCR_PIN_PX3_Pos                (0U)                              
  2688. #define AFIO_EVCR_PIN_PX3_Msk                (0x3UL << AFIO_EVCR_PIN_PX3_Pos)   /*!< 0x00000003 */
  2689. #define AFIO_EVCR_PIN_PX3                    AFIO_EVCR_PIN_PX3_Msk             /*!< Pin 3 selected */
  2690. #define AFIO_EVCR_PIN_PX4_Pos                (2U)                              
  2691. #define AFIO_EVCR_PIN_PX4_Msk                (0x1UL << AFIO_EVCR_PIN_PX4_Pos)   /*!< 0x00000004 */
  2692. #define AFIO_EVCR_PIN_PX4                    AFIO_EVCR_PIN_PX4_Msk             /*!< Pin 4 selected */
  2693. #define AFIO_EVCR_PIN_PX5_Pos                (0U)                              
  2694. #define AFIO_EVCR_PIN_PX5_Msk                (0x5UL << AFIO_EVCR_PIN_PX5_Pos)   /*!< 0x00000005 */
  2695. #define AFIO_EVCR_PIN_PX5                    AFIO_EVCR_PIN_PX5_Msk             /*!< Pin 5 selected */
  2696. #define AFIO_EVCR_PIN_PX6_Pos                (1U)                              
  2697. #define AFIO_EVCR_PIN_PX6_Msk                (0x3UL << AFIO_EVCR_PIN_PX6_Pos)   /*!< 0x00000006 */
  2698. #define AFIO_EVCR_PIN_PX6                    AFIO_EVCR_PIN_PX6_Msk             /*!< Pin 6 selected */
  2699. #define AFIO_EVCR_PIN_PX7_Pos                (0U)                              
  2700. #define AFIO_EVCR_PIN_PX7_Msk                (0x7UL << AFIO_EVCR_PIN_PX7_Pos)   /*!< 0x00000007 */
  2701. #define AFIO_EVCR_PIN_PX7                    AFIO_EVCR_PIN_PX7_Msk             /*!< Pin 7 selected */
  2702. #define AFIO_EVCR_PIN_PX8_Pos                (3U)                              
  2703. #define AFIO_EVCR_PIN_PX8_Msk                (0x1UL << AFIO_EVCR_PIN_PX8_Pos)   /*!< 0x00000008 */
  2704. #define AFIO_EVCR_PIN_PX8                    AFIO_EVCR_PIN_PX8_Msk             /*!< Pin 8 selected */
  2705. #define AFIO_EVCR_PIN_PX9_Pos                (0U)                              
  2706. #define AFIO_EVCR_PIN_PX9_Msk                (0x9UL << AFIO_EVCR_PIN_PX9_Pos)   /*!< 0x00000009 */
  2707. #define AFIO_EVCR_PIN_PX9                    AFIO_EVCR_PIN_PX9_Msk             /*!< Pin 9 selected */
  2708. #define AFIO_EVCR_PIN_PX10_Pos               (1U)                              
  2709. #define AFIO_EVCR_PIN_PX10_Msk               (0x5UL << AFIO_EVCR_PIN_PX10_Pos)  /*!< 0x0000000A */
  2710. #define AFIO_EVCR_PIN_PX10                   AFIO_EVCR_PIN_PX10_Msk            /*!< Pin 10 selected */
  2711. #define AFIO_EVCR_PIN_PX11_Pos               (0U)                              
  2712. #define AFIO_EVCR_PIN_PX11_Msk               (0xBUL << AFIO_EVCR_PIN_PX11_Pos)  /*!< 0x0000000B */
  2713. #define AFIO_EVCR_PIN_PX11                   AFIO_EVCR_PIN_PX11_Msk            /*!< Pin 11 selected */
  2714. #define AFIO_EVCR_PIN_PX12_Pos               (2U)                              
  2715. #define AFIO_EVCR_PIN_PX12_Msk               (0x3UL << AFIO_EVCR_PIN_PX12_Pos)  /*!< 0x0000000C */
  2716. #define AFIO_EVCR_PIN_PX12                   AFIO_EVCR_PIN_PX12_Msk            /*!< Pin 12 selected */
  2717. #define AFIO_EVCR_PIN_PX13_Pos               (0U)                              
  2718. #define AFIO_EVCR_PIN_PX13_Msk               (0xDUL << AFIO_EVCR_PIN_PX13_Pos)  /*!< 0x0000000D */
  2719. #define AFIO_EVCR_PIN_PX13                   AFIO_EVCR_PIN_PX13_Msk            /*!< Pin 13 selected */
  2720. #define AFIO_EVCR_PIN_PX14_Pos               (1U)                              
  2721. #define AFIO_EVCR_PIN_PX14_Msk               (0x7UL << AFIO_EVCR_PIN_PX14_Pos)  /*!< 0x0000000E */
  2722. #define AFIO_EVCR_PIN_PX14                   AFIO_EVCR_PIN_PX14_Msk            /*!< Pin 14 selected */
  2723. #define AFIO_EVCR_PIN_PX15_Pos               (0U)                              
  2724. #define AFIO_EVCR_PIN_PX15_Msk               (0xFUL << AFIO_EVCR_PIN_PX15_Pos)  /*!< 0x0000000F */
  2725. #define AFIO_EVCR_PIN_PX15                   AFIO_EVCR_PIN_PX15_Msk            /*!< Pin 15 selected */
  2726.  
  2727. #define AFIO_EVCR_PORT_Pos                   (4U)                              
  2728. #define AFIO_EVCR_PORT_Msk                   (0x7UL << AFIO_EVCR_PORT_Pos)      /*!< 0x00000070 */
  2729. #define AFIO_EVCR_PORT                       AFIO_EVCR_PORT_Msk                /*!< PORT[2:0] bits (Port selection) */
  2730. #define AFIO_EVCR_PORT_0                     (0x1UL << AFIO_EVCR_PORT_Pos)      /*!< 0x00000010 */
  2731. #define AFIO_EVCR_PORT_1                     (0x2UL << AFIO_EVCR_PORT_Pos)      /*!< 0x00000020 */
  2732. #define AFIO_EVCR_PORT_2                     (0x4UL << AFIO_EVCR_PORT_Pos)      /*!< 0x00000040 */
  2733.  
  2734. /*!< PORT configuration */
  2735. #define AFIO_EVCR_PORT_PA                    0x00000000                        /*!< Port A selected */
  2736. #define AFIO_EVCR_PORT_PB_Pos                (4U)                              
  2737. #define AFIO_EVCR_PORT_PB_Msk                (0x1UL << AFIO_EVCR_PORT_PB_Pos)   /*!< 0x00000010 */
  2738. #define AFIO_EVCR_PORT_PB                    AFIO_EVCR_PORT_PB_Msk             /*!< Port B selected */
  2739. #define AFIO_EVCR_PORT_PC_Pos                (5U)                              
  2740. #define AFIO_EVCR_PORT_PC_Msk                (0x1UL << AFIO_EVCR_PORT_PC_Pos)   /*!< 0x00000020 */
  2741. #define AFIO_EVCR_PORT_PC                    AFIO_EVCR_PORT_PC_Msk             /*!< Port C selected */
  2742. #define AFIO_EVCR_PORT_PD_Pos                (4U)                              
  2743. #define AFIO_EVCR_PORT_PD_Msk                (0x3UL << AFIO_EVCR_PORT_PD_Pos)   /*!< 0x00000030 */
  2744. #define AFIO_EVCR_PORT_PD                    AFIO_EVCR_PORT_PD_Msk             /*!< Port D selected */
  2745. #define AFIO_EVCR_PORT_PE_Pos                (6U)                              
  2746. #define AFIO_EVCR_PORT_PE_Msk                (0x1UL << AFIO_EVCR_PORT_PE_Pos)   /*!< 0x00000040 */
  2747. #define AFIO_EVCR_PORT_PE                    AFIO_EVCR_PORT_PE_Msk             /*!< Port E selected */
  2748.  
  2749. #define AFIO_EVCR_EVOE_Pos                   (7U)                              
  2750. #define AFIO_EVCR_EVOE_Msk                   (0x1UL << AFIO_EVCR_EVOE_Pos)      /*!< 0x00000080 */
  2751. #define AFIO_EVCR_EVOE                       AFIO_EVCR_EVOE_Msk                /*!< Event Output Enable */
  2752.  
  2753. /******************  Bit definition for AFIO_MAPR register  *******************/
  2754. #define AFIO_MAPR_SPI1_REMAP_Pos             (0U)                              
  2755. #define AFIO_MAPR_SPI1_REMAP_Msk             (0x1UL << AFIO_MAPR_SPI1_REMAP_Pos) /*!< 0x00000001 */
  2756. #define AFIO_MAPR_SPI1_REMAP                 AFIO_MAPR_SPI1_REMAP_Msk          /*!< SPI1 remapping */
  2757. #define AFIO_MAPR_I2C1_REMAP_Pos             (1U)                              
  2758. #define AFIO_MAPR_I2C1_REMAP_Msk             (0x1UL << AFIO_MAPR_I2C1_REMAP_Pos) /*!< 0x00000002 */
  2759. #define AFIO_MAPR_I2C1_REMAP                 AFIO_MAPR_I2C1_REMAP_Msk          /*!< I2C1 remapping */
  2760. #define AFIO_MAPR_USART1_REMAP_Pos           (2U)                              
  2761. #define AFIO_MAPR_USART1_REMAP_Msk           (0x1UL << AFIO_MAPR_USART1_REMAP_Pos) /*!< 0x00000004 */
  2762. #define AFIO_MAPR_USART1_REMAP               AFIO_MAPR_USART1_REMAP_Msk        /*!< USART1 remapping */
  2763. #define AFIO_MAPR_USART2_REMAP_Pos           (3U)                              
  2764. #define AFIO_MAPR_USART2_REMAP_Msk           (0x1UL << AFIO_MAPR_USART2_REMAP_Pos) /*!< 0x00000008 */
  2765. #define AFIO_MAPR_USART2_REMAP               AFIO_MAPR_USART2_REMAP_Msk        /*!< USART2 remapping */
  2766.  
  2767. #define AFIO_MAPR_USART3_REMAP_Pos           (4U)                              
  2768. #define AFIO_MAPR_USART3_REMAP_Msk           (0x3UL << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000030 */
  2769. #define AFIO_MAPR_USART3_REMAP               AFIO_MAPR_USART3_REMAP_Msk        /*!< USART3_REMAP[1:0] bits (USART3 remapping) */
  2770. #define AFIO_MAPR_USART3_REMAP_0             (0x1UL << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000010 */
  2771. #define AFIO_MAPR_USART3_REMAP_1             (0x2UL << AFIO_MAPR_USART3_REMAP_Pos) /*!< 0x00000020 */
  2772.  
  2773. /* USART3_REMAP configuration */
  2774. #define AFIO_MAPR_USART3_REMAP_NOREMAP       0x00000000U                          /*!< No remap (TX/PB10, RX/PB11, CK/PB12, CTS/PB13, RTS/PB14) */
  2775. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos (4U)                          
  2776. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk (0x1UL << AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000010 */
  2777. #define AFIO_MAPR_USART3_REMAP_PARTIALREMAP  AFIO_MAPR_USART3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (TX/PC10, RX/PC11, CK/PC12, CTS/PB13, RTS/PB14) */
  2778. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos (4U)                              
  2779. #define AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk (0x3UL << AFIO_MAPR_USART3_REMAP_FULLREMAP_Pos) /*!< 0x00000030 */
  2780. #define AFIO_MAPR_USART3_REMAP_FULLREMAP     AFIO_MAPR_USART3_REMAP_FULLREMAP_Msk /*!< Full remap (TX/PD8, RX/PD9, CK/PD10, CTS/PD11, RTS/PD12) */
  2781.  
  2782. #define AFIO_MAPR_TIM1_REMAP_Pos             (6U)                              
  2783. #define AFIO_MAPR_TIM1_REMAP_Msk             (0x3UL << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x000000C0 */
  2784. #define AFIO_MAPR_TIM1_REMAP                 AFIO_MAPR_TIM1_REMAP_Msk          /*!< TIM1_REMAP[1:0] bits (TIM1 remapping) */
  2785. #define AFIO_MAPR_TIM1_REMAP_0               (0x1UL << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000040 */
  2786. #define AFIO_MAPR_TIM1_REMAP_1               (0x2UL << AFIO_MAPR_TIM1_REMAP_Pos) /*!< 0x00000080 */
  2787.  
  2788. /*!< TIM1_REMAP configuration */
  2789. #define AFIO_MAPR_TIM1_REMAP_NOREMAP         0x00000000U                          /*!< No remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PB12, CH1N/PB13, CH2N/PB14, CH3N/PB15) */
  2790. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos (6U)                            
  2791. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk (0x1UL << AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Pos) /*!< 0x00000040 */
  2792. #define AFIO_MAPR_TIM1_REMAP_PARTIALREMAP    AFIO_MAPR_TIM1_REMAP_PARTIALREMAP_Msk /*!< Partial remap (ETR/PA12, CH1/PA8, CH2/PA9, CH3/PA10, CH4/PA11, BKIN/PA6, CH1N/PA7, CH2N/PB0, CH3N/PB1) */
  2793. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos   (6U)                              
  2794. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk   (0x3UL << AFIO_MAPR_TIM1_REMAP_FULLREMAP_Pos) /*!< 0x000000C0 */
  2795. #define AFIO_MAPR_TIM1_REMAP_FULLREMAP       AFIO_MAPR_TIM1_REMAP_FULLREMAP_Msk /*!< Full remap (ETR/PE7, CH1/PE9, CH2/PE11, CH3/PE13, CH4/PE14, BKIN/PE15, CH1N/PE8, CH2N/PE10, CH3N/PE12) */
  2796.  
  2797. #define AFIO_MAPR_TIM2_REMAP_Pos             (8U)                              
  2798. #define AFIO_MAPR_TIM2_REMAP_Msk             (0x3UL << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000300 */
  2799. #define AFIO_MAPR_TIM2_REMAP                 AFIO_MAPR_TIM2_REMAP_Msk          /*!< TIM2_REMAP[1:0] bits (TIM2 remapping) */
  2800. #define AFIO_MAPR_TIM2_REMAP_0               (0x1UL << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000100 */
  2801. #define AFIO_MAPR_TIM2_REMAP_1               (0x2UL << AFIO_MAPR_TIM2_REMAP_Pos) /*!< 0x00000200 */
  2802.  
  2803. /*!< TIM2_REMAP configuration */
  2804. #define AFIO_MAPR_TIM2_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/ETR/PA0, CH2/PA1, CH3/PA2, CH4/PA3) */
  2805. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos (8U)                            
  2806. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk (0x1UL << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Pos) /*!< 0x00000100 */
  2807. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP1_Msk /*!< Partial remap (CH1/ETR/PA15, CH2/PB3, CH3/PA2, CH4/PA3) */
  2808. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos (9U)                            
  2809. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk (0x1UL << AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Pos) /*!< 0x00000200 */
  2810. #define AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2   AFIO_MAPR_TIM2_REMAP_PARTIALREMAP2_Msk /*!< Partial remap (CH1/ETR/PA0, CH2/PA1, CH3/PB10, CH4/PB11) */
  2811. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos   (8U)                              
  2812. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk   (0x3UL << AFIO_MAPR_TIM2_REMAP_FULLREMAP_Pos) /*!< 0x00000300 */
  2813. #define AFIO_MAPR_TIM2_REMAP_FULLREMAP       AFIO_MAPR_TIM2_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/ETR/PA15, CH2/PB3, CH3/PB10, CH4/PB11) */
  2814.  
  2815. #define AFIO_MAPR_TIM3_REMAP_Pos             (10U)                            
  2816. #define AFIO_MAPR_TIM3_REMAP_Msk             (0x3UL << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000C00 */
  2817. #define AFIO_MAPR_TIM3_REMAP                 AFIO_MAPR_TIM3_REMAP_Msk          /*!< TIM3_REMAP[1:0] bits (TIM3 remapping) */
  2818. #define AFIO_MAPR_TIM3_REMAP_0               (0x1UL << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000400 */
  2819. #define AFIO_MAPR_TIM3_REMAP_1               (0x2UL << AFIO_MAPR_TIM3_REMAP_Pos) /*!< 0x00000800 */
  2820.  
  2821. /*!< TIM3_REMAP configuration */
  2822. #define AFIO_MAPR_TIM3_REMAP_NOREMAP         0x00000000U                          /*!< No remap (CH1/PA6, CH2/PA7, CH3/PB0, CH4/PB1) */
  2823. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos (11U)                            
  2824. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk (0x1UL << AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Pos) /*!< 0x00000800 */
  2825. #define AFIO_MAPR_TIM3_REMAP_PARTIALREMAP    AFIO_MAPR_TIM3_REMAP_PARTIALREMAP_Msk /*!< Partial remap (CH1/PB4, CH2/PB5, CH3/PB0, CH4/PB1) */
  2826. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos   (10U)                            
  2827. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk   (0x3UL << AFIO_MAPR_TIM3_REMAP_FULLREMAP_Pos) /*!< 0x00000C00 */
  2828. #define AFIO_MAPR_TIM3_REMAP_FULLREMAP       AFIO_MAPR_TIM3_REMAP_FULLREMAP_Msk /*!< Full remap (CH1/PC6, CH2/PC7, CH3/PC8, CH4/PC9) */
  2829.  
  2830. #define AFIO_MAPR_TIM4_REMAP_Pos             (12U)                            
  2831. #define AFIO_MAPR_TIM4_REMAP_Msk             (0x1UL << AFIO_MAPR_TIM4_REMAP_Pos) /*!< 0x00001000 */
  2832. #define AFIO_MAPR_TIM4_REMAP                 AFIO_MAPR_TIM4_REMAP_Msk          /*!< TIM4_REMAP bit (TIM4 remapping) */
  2833.  
  2834. #define AFIO_MAPR_CAN_REMAP_Pos              (13U)                            
  2835. #define AFIO_MAPR_CAN_REMAP_Msk              (0x3UL << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00006000 */
  2836. #define AFIO_MAPR_CAN_REMAP                  AFIO_MAPR_CAN_REMAP_Msk           /*!< CAN_REMAP[1:0] bits (CAN Alternate function remapping) */
  2837. #define AFIO_MAPR_CAN_REMAP_0                (0x1UL << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00002000 */
  2838. #define AFIO_MAPR_CAN_REMAP_1                (0x2UL << AFIO_MAPR_CAN_REMAP_Pos) /*!< 0x00004000 */
  2839.  
  2840. /*!< CAN_REMAP configuration */
  2841. #define AFIO_MAPR_CAN_REMAP_REMAP1           0x00000000U                          /*!< CANRX mapped to PA11, CANTX mapped to PA12 */
  2842. #define AFIO_MAPR_CAN_REMAP_REMAP2_Pos       (14U)                            
  2843. #define AFIO_MAPR_CAN_REMAP_REMAP2_Msk       (0x1UL << AFIO_MAPR_CAN_REMAP_REMAP2_Pos) /*!< 0x00004000 */
  2844. #define AFIO_MAPR_CAN_REMAP_REMAP2           AFIO_MAPR_CAN_REMAP_REMAP2_Msk    /*!< CANRX mapped to PB8, CANTX mapped to PB9 */
  2845. #define AFIO_MAPR_CAN_REMAP_REMAP3_Pos       (13U)                            
  2846. #define AFIO_MAPR_CAN_REMAP_REMAP3_Msk       (0x3UL << AFIO_MAPR_CAN_REMAP_REMAP3_Pos) /*!< 0x00006000 */
  2847. #define AFIO_MAPR_CAN_REMAP_REMAP3           AFIO_MAPR_CAN_REMAP_REMAP3_Msk    /*!< CANRX mapped to PD0, CANTX mapped to PD1 */
  2848.  
  2849. #define AFIO_MAPR_PD01_REMAP_Pos             (15U)                            
  2850. #define AFIO_MAPR_PD01_REMAP_Msk             (0x1UL << AFIO_MAPR_PD01_REMAP_Pos) /*!< 0x00008000 */
  2851. #define AFIO_MAPR_PD01_REMAP                 AFIO_MAPR_PD01_REMAP_Msk          /*!< Port D0/Port D1 mapping on OSC_IN/OSC_OUT */
  2852. #define AFIO_MAPR_TIM5CH4_IREMAP_Pos         (16U)                            
  2853. #define AFIO_MAPR_TIM5CH4_IREMAP_Msk         (0x1UL << AFIO_MAPR_TIM5CH4_IREMAP_Pos) /*!< 0x00010000 */
  2854. #define AFIO_MAPR_TIM5CH4_IREMAP             AFIO_MAPR_TIM5CH4_IREMAP_Msk      /*!< TIM5 Channel4 Internal Remap */
  2855.  
  2856. /*!< SWJ_CFG configuration */
  2857. #define AFIO_MAPR_SWJ_CFG_Pos                (24U)                            
  2858. #define AFIO_MAPR_SWJ_CFG_Msk                (0x7UL << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x07000000 */
  2859. #define AFIO_MAPR_SWJ_CFG                    AFIO_MAPR_SWJ_CFG_Msk             /*!< SWJ_CFG[2:0] bits (Serial Wire JTAG configuration) */
  2860. #define AFIO_MAPR_SWJ_CFG_0                  (0x1UL << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x01000000 */
  2861. #define AFIO_MAPR_SWJ_CFG_1                  (0x2UL << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x02000000 */
  2862. #define AFIO_MAPR_SWJ_CFG_2                  (0x4UL << AFIO_MAPR_SWJ_CFG_Pos)   /*!< 0x04000000 */
  2863.  
  2864. #define AFIO_MAPR_SWJ_CFG_RESET              0x00000000U                          /*!< Full SWJ (JTAG-DP + SW-DP) : Reset State */
  2865. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos       (24U)                            
  2866. #define AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk       (0x1UL << AFIO_MAPR_SWJ_CFG_NOJNTRST_Pos) /*!< 0x01000000 */
  2867. #define AFIO_MAPR_SWJ_CFG_NOJNTRST           AFIO_MAPR_SWJ_CFG_NOJNTRST_Msk    /*!< Full SWJ (JTAG-DP + SW-DP) but without JNTRST */
  2868. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos    (25U)                            
  2869. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk    (0x1UL << AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Pos) /*!< 0x02000000 */
  2870. #define AFIO_MAPR_SWJ_CFG_JTAGDISABLE        AFIO_MAPR_SWJ_CFG_JTAGDISABLE_Msk /*!< JTAG-DP Disabled and SW-DP Enabled */
  2871. #define AFIO_MAPR_SWJ_CFG_DISABLE_Pos        (26U)                            
  2872. #define AFIO_MAPR_SWJ_CFG_DISABLE_Msk        (0x1UL << AFIO_MAPR_SWJ_CFG_DISABLE_Pos) /*!< 0x04000000 */
  2873. #define AFIO_MAPR_SWJ_CFG_DISABLE            AFIO_MAPR_SWJ_CFG_DISABLE_Msk     /*!< JTAG-DP Disabled and SW-DP Disabled */
  2874.  
  2875. /*!< ETH_REMAP configuration */
  2876. #define AFIO_MAPR_ETH_REMAP_Pos              (21U)                            
  2877. #define AFIO_MAPR_ETH_REMAP_Msk              (0x1UL << AFIO_MAPR_ETH_REMAP_Pos) /*!< 0x00200000 */
  2878. #define AFIO_MAPR_ETH_REMAP                  AFIO_MAPR_ETH_REMAP_Msk           /*!< SPI3_REMAP bit (Ethernet MAC I/O remapping) */
  2879.  
  2880. /*!< CAN2_REMAP configuration */
  2881. #define AFIO_MAPR_CAN2_REMAP_Pos             (22U)                            
  2882. #define AFIO_MAPR_CAN2_REMAP_Msk             (0x1UL << AFIO_MAPR_CAN2_REMAP_Pos) /*!< 0x00400000 */
  2883. #define AFIO_MAPR_CAN2_REMAP                 AFIO_MAPR_CAN2_REMAP_Msk          /*!< CAN2_REMAP bit (CAN2 I/O remapping) */
  2884.  
  2885. /*!< MII_RMII_SEL configuration */
  2886. #define AFIO_MAPR_MII_RMII_SEL_Pos           (23U)                            
  2887. #define AFIO_MAPR_MII_RMII_SEL_Msk           (0x1UL << AFIO_MAPR_MII_RMII_SEL_Pos) /*!< 0x00800000 */
  2888. #define AFIO_MAPR_MII_RMII_SEL               AFIO_MAPR_MII_RMII_SEL_Msk        /*!< MII_RMII_SEL bit (Ethernet MII or RMII selection) */
  2889.  
  2890. /*!< SPI3_REMAP configuration */
  2891. #define AFIO_MAPR_SPI3_REMAP_Pos             (28U)                            
  2892. #define AFIO_MAPR_SPI3_REMAP_Msk             (0x1UL << AFIO_MAPR_SPI3_REMAP_Pos) /*!< 0x10000000 */
  2893. #define AFIO_MAPR_SPI3_REMAP                 AFIO_MAPR_SPI3_REMAP_Msk          /*!< SPI3_REMAP bit (SPI3 remapping) */
  2894.  
  2895. /*!< TIM2ITR1_IREMAP configuration */
  2896. #define AFIO_MAPR_TIM2ITR1_IREMAP_Pos        (29U)                            
  2897. #define AFIO_MAPR_TIM2ITR1_IREMAP_Msk        (0x1UL << AFIO_MAPR_TIM2ITR1_IREMAP_Pos) /*!< 0x20000000 */
  2898. #define AFIO_MAPR_TIM2ITR1_IREMAP            AFIO_MAPR_TIM2ITR1_IREMAP_Msk     /*!< TIM2ITR1_IREMAP bit (TIM2 internal trigger 1 remapping) */
  2899.  
  2900. /*!< PTP_PPS_REMAP configuration */
  2901. #define AFIO_MAPR_PTP_PPS_REMAP_Pos          (30U)                            
  2902. #define AFIO_MAPR_PTP_PPS_REMAP_Msk          (0x1UL << AFIO_MAPR_PTP_PPS_REMAP_Pos) /*!< 0x40000000 */
  2903. #define AFIO_MAPR_PTP_PPS_REMAP              AFIO_MAPR_PTP_PPS_REMAP_Msk       /*!< PTP_PPS_REMAP bit (Ethernet PTP PPS remapping) */
  2904.  
  2905. /*****************  Bit definition for AFIO_EXTICR1 register  *****************/
  2906. #define AFIO_EXTICR1_EXTI0_Pos               (0U)                              
  2907. #define AFIO_EXTICR1_EXTI0_Msk               (0xFUL << AFIO_EXTICR1_EXTI0_Pos)  /*!< 0x0000000F */
  2908. #define AFIO_EXTICR1_EXTI0                   AFIO_EXTICR1_EXTI0_Msk            /*!< EXTI 0 configuration */
  2909. #define AFIO_EXTICR1_EXTI1_Pos               (4U)                              
  2910. #define AFIO_EXTICR1_EXTI1_Msk               (0xFUL << AFIO_EXTICR1_EXTI1_Pos)  /*!< 0x000000F0 */
  2911. #define AFIO_EXTICR1_EXTI1                   AFIO_EXTICR1_EXTI1_Msk            /*!< EXTI 1 configuration */
  2912. #define AFIO_EXTICR1_EXTI2_Pos               (8U)                              
  2913. #define AFIO_EXTICR1_EXTI2_Msk               (0xFUL << AFIO_EXTICR1_EXTI2_Pos)  /*!< 0x00000F00 */
  2914. #define AFIO_EXTICR1_EXTI2                   AFIO_EXTICR1_EXTI2_Msk            /*!< EXTI 2 configuration */
  2915. #define AFIO_EXTICR1_EXTI3_Pos               (12U)                            
  2916. #define AFIO_EXTICR1_EXTI3_Msk               (0xFUL << AFIO_EXTICR1_EXTI3_Pos)  /*!< 0x0000F000 */
  2917. #define AFIO_EXTICR1_EXTI3                   AFIO_EXTICR1_EXTI3_Msk            /*!< EXTI 3 configuration */
  2918.  
  2919. /*!< EXTI0 configuration */
  2920. #define AFIO_EXTICR1_EXTI0_PA                0x00000000U                          /*!< PA[0] pin */
  2921. #define AFIO_EXTICR1_EXTI0_PB_Pos            (0U)                              
  2922. #define AFIO_EXTICR1_EXTI0_PB_Msk            (0x1UL << AFIO_EXTICR1_EXTI0_PB_Pos) /*!< 0x00000001 */
  2923. #define AFIO_EXTICR1_EXTI0_PB                AFIO_EXTICR1_EXTI0_PB_Msk         /*!< PB[0] pin */
  2924. #define AFIO_EXTICR1_EXTI0_PC_Pos            (1U)                              
  2925. #define AFIO_EXTICR1_EXTI0_PC_Msk            (0x1UL << AFIO_EXTICR1_EXTI0_PC_Pos) /*!< 0x00000002 */
  2926. #define AFIO_EXTICR1_EXTI0_PC                AFIO_EXTICR1_EXTI0_PC_Msk         /*!< PC[0] pin */
  2927. #define AFIO_EXTICR1_EXTI0_PD_Pos            (0U)                              
  2928. #define AFIO_EXTICR1_EXTI0_PD_Msk            (0x3UL << AFIO_EXTICR1_EXTI0_PD_Pos) /*!< 0x00000003 */
  2929. #define AFIO_EXTICR1_EXTI0_PD                AFIO_EXTICR1_EXTI0_PD_Msk         /*!< PD[0] pin */
  2930. #define AFIO_EXTICR1_EXTI0_PE_Pos            (2U)                              
  2931. #define AFIO_EXTICR1_EXTI0_PE_Msk            (0x1UL << AFIO_EXTICR1_EXTI0_PE_Pos) /*!< 0x00000004 */
  2932. #define AFIO_EXTICR1_EXTI0_PE                AFIO_EXTICR1_EXTI0_PE_Msk         /*!< PE[0] pin */
  2933. #define AFIO_EXTICR1_EXTI0_PF_Pos            (0U)                              
  2934. #define AFIO_EXTICR1_EXTI0_PF_Msk            (0x5UL << AFIO_EXTICR1_EXTI0_PF_Pos) /*!< 0x00000005 */
  2935. #define AFIO_EXTICR1_EXTI0_PF                AFIO_EXTICR1_EXTI0_PF_Msk         /*!< PF[0] pin */
  2936. #define AFIO_EXTICR1_EXTI0_PG_Pos            (1U)                              
  2937. #define AFIO_EXTICR1_EXTI0_PG_Msk            (0x3UL << AFIO_EXTICR1_EXTI0_PG_Pos) /*!< 0x00000006 */
  2938. #define AFIO_EXTICR1_EXTI0_PG                AFIO_EXTICR1_EXTI0_PG_Msk         /*!< PG[0] pin */
  2939.  
  2940. /*!< EXTI1 configuration */
  2941. #define AFIO_EXTICR1_EXTI1_PA                0x00000000U                          /*!< PA[1] pin */
  2942. #define AFIO_EXTICR1_EXTI1_PB_Pos            (4U)                              
  2943. #define AFIO_EXTICR1_EXTI1_PB_Msk            (0x1UL << AFIO_EXTICR1_EXTI1_PB_Pos) /*!< 0x00000010 */
  2944. #define AFIO_EXTICR1_EXTI1_PB                AFIO_EXTICR1_EXTI1_PB_Msk         /*!< PB[1] pin */
  2945. #define AFIO_EXTICR1_EXTI1_PC_Pos            (5U)                              
  2946. #define AFIO_EXTICR1_EXTI1_PC_Msk            (0x1UL << AFIO_EXTICR1_EXTI1_PC_Pos) /*!< 0x00000020 */
  2947. #define AFIO_EXTICR1_EXTI1_PC                AFIO_EXTICR1_EXTI1_PC_Msk         /*!< PC[1] pin */
  2948. #define AFIO_EXTICR1_EXTI1_PD_Pos            (4U)                              
  2949. #define AFIO_EXTICR1_EXTI1_PD_Msk            (0x3UL << AFIO_EXTICR1_EXTI1_PD_Pos) /*!< 0x00000030 */
  2950. #define AFIO_EXTICR1_EXTI1_PD                AFIO_EXTICR1_EXTI1_PD_Msk         /*!< PD[1] pin */
  2951. #define AFIO_EXTICR1_EXTI1_PE_Pos            (6U)                              
  2952. #define AFIO_EXTICR1_EXTI1_PE_Msk            (0x1UL << AFIO_EXTICR1_EXTI1_PE_Pos) /*!< 0x00000040 */
  2953. #define AFIO_EXTICR1_EXTI1_PE                AFIO_EXTICR1_EXTI1_PE_Msk         /*!< PE[1] pin */
  2954. #define AFIO_EXTICR1_EXTI1_PF_Pos            (4U)                              
  2955. #define AFIO_EXTICR1_EXTI1_PF_Msk            (0x5UL << AFIO_EXTICR1_EXTI1_PF_Pos) /*!< 0x00000050 */
  2956. #define AFIO_EXTICR1_EXTI1_PF                AFIO_EXTICR1_EXTI1_PF_Msk         /*!< PF[1] pin */
  2957. #define AFIO_EXTICR1_EXTI1_PG_Pos            (5U)                              
  2958. #define AFIO_EXTICR1_EXTI1_PG_Msk            (0x3UL << AFIO_EXTICR1_EXTI1_PG_Pos) /*!< 0x00000060 */
  2959. #define AFIO_EXTICR1_EXTI1_PG                AFIO_EXTICR1_EXTI1_PG_Msk         /*!< PG[1] pin */
  2960.  
  2961. /*!< EXTI2 configuration */  
  2962. #define AFIO_EXTICR1_EXTI2_PA                0x00000000U                          /*!< PA[2] pin */
  2963. #define AFIO_EXTICR1_EXTI2_PB_Pos            (8U)                              
  2964. #define AFIO_EXTICR1_EXTI2_PB_Msk            (0x1UL << AFIO_EXTICR1_EXTI2_PB_Pos) /*!< 0x00000100 */
  2965. #define AFIO_EXTICR1_EXTI2_PB                AFIO_EXTICR1_EXTI2_PB_Msk         /*!< PB[2] pin */
  2966. #define AFIO_EXTICR1_EXTI2_PC_Pos            (9U)                              
  2967. #define AFIO_EXTICR1_EXTI2_PC_Msk            (0x1UL << AFIO_EXTICR1_EXTI2_PC_Pos) /*!< 0x00000200 */
  2968. #define AFIO_EXTICR1_EXTI2_PC                AFIO_EXTICR1_EXTI2_PC_Msk         /*!< PC[2] pin */
  2969. #define AFIO_EXTICR1_EXTI2_PD_Pos            (8U)                              
  2970. #define AFIO_EXTICR1_EXTI2_PD_Msk            (0x3UL << AFIO_EXTICR1_EXTI2_PD_Pos) /*!< 0x00000300 */
  2971. #define AFIO_EXTICR1_EXTI2_PD                AFIO_EXTICR1_EXTI2_PD_Msk         /*!< PD[2] pin */
  2972. #define AFIO_EXTICR1_EXTI2_PE_Pos            (10U)                            
  2973. #define AFIO_EXTICR1_EXTI2_PE_Msk            (0x1UL << AFIO_EXTICR1_EXTI2_PE_Pos) /*!< 0x00000400 */
  2974. #define AFIO_EXTICR1_EXTI2_PE                AFIO_EXTICR1_EXTI2_PE_Msk         /*!< PE[2] pin */
  2975. #define AFIO_EXTICR1_EXTI2_PF_Pos            (8U)                              
  2976. #define AFIO_EXTICR1_EXTI2_PF_Msk            (0x5UL << AFIO_EXTICR1_EXTI2_PF_Pos) /*!< 0x00000500 */
  2977. #define AFIO_EXTICR1_EXTI2_PF                AFIO_EXTICR1_EXTI2_PF_Msk         /*!< PF[2] pin */
  2978. #define AFIO_EXTICR1_EXTI2_PG_Pos            (9U)                              
  2979. #define AFIO_EXTICR1_EXTI2_PG_Msk            (0x3UL << AFIO_EXTICR1_EXTI2_PG_Pos) /*!< 0x00000600 */
  2980. #define AFIO_EXTICR1_EXTI2_PG                AFIO_EXTICR1_EXTI2_PG_Msk         /*!< PG[2] pin */
  2981.  
  2982. /*!< EXTI3 configuration */
  2983. #define AFIO_EXTICR1_EXTI3_PA                0x00000000U                          /*!< PA[3] pin */
  2984. #define AFIO_EXTICR1_EXTI3_PB_Pos            (12U)                            
  2985. #define AFIO_EXTICR1_EXTI3_PB_Msk            (0x1UL << AFIO_EXTICR1_EXTI3_PB_Pos) /*!< 0x00001000 */
  2986. #define AFIO_EXTICR1_EXTI3_PB                AFIO_EXTICR1_EXTI3_PB_Msk         /*!< PB[3] pin */
  2987. #define AFIO_EXTICR1_EXTI3_PC_Pos            (13U)                            
  2988. #define AFIO_EXTICR1_EXTI3_PC_Msk            (0x1UL << AFIO_EXTICR1_EXTI3_PC_Pos) /*!< 0x00002000 */
  2989. #define AFIO_EXTICR1_EXTI3_PC                AFIO_EXTICR1_EXTI3_PC_Msk         /*!< PC[3] pin */
  2990. #define AFIO_EXTICR1_EXTI3_PD_Pos            (12U)                            
  2991. #define AFIO_EXTICR1_EXTI3_PD_Msk            (0x3UL << AFIO_EXTICR1_EXTI3_PD_Pos) /*!< 0x00003000 */
  2992. #define AFIO_EXTICR1_EXTI3_PD                AFIO_EXTICR1_EXTI3_PD_Msk         /*!< PD[3] pin */
  2993. #define AFIO_EXTICR1_EXTI3_PE_Pos            (14U)                            
  2994. #define AFIO_EXTICR1_EXTI3_PE_Msk            (0x1UL << AFIO_EXTICR1_EXTI3_PE_Pos) /*!< 0x00004000 */
  2995. #define AFIO_EXTICR1_EXTI3_PE                AFIO_EXTICR1_EXTI3_PE_Msk         /*!< PE[3] pin */
  2996. #define AFIO_EXTICR1_EXTI3_PF_Pos            (12U)                            
  2997. #define AFIO_EXTICR1_EXTI3_PF_Msk            (0x5UL << AFIO_EXTICR1_EXTI3_PF_Pos) /*!< 0x00005000 */
  2998. #define AFIO_EXTICR1_EXTI3_PF                AFIO_EXTICR1_EXTI3_PF_Msk         /*!< PF[3] pin */
  2999. #define AFIO_EXTICR1_EXTI3_PG_Pos            (13U)                            
  3000. #define AFIO_EXTICR1_EXTI3_PG_Msk            (0x3UL << AFIO_EXTICR1_EXTI3_PG_Pos) /*!< 0x00006000 */
  3001. #define AFIO_EXTICR1_EXTI3_PG                AFIO_EXTICR1_EXTI3_PG_Msk         /*!< PG[3] pin */
  3002.  
  3003. /*****************  Bit definition for AFIO_EXTICR2 register  *****************/
  3004. #define AFIO_EXTICR2_EXTI4_Pos               (0U)                              
  3005. #define AFIO_EXTICR2_EXTI4_Msk               (0xFUL << AFIO_EXTICR2_EXTI4_Pos)  /*!< 0x0000000F */
  3006. #define AFIO_EXTICR2_EXTI4                   AFIO_EXTICR2_EXTI4_Msk            /*!< EXTI 4 configuration */
  3007. #define AFIO_EXTICR2_EXTI5_Pos               (4U)                              
  3008. #define AFIO_EXTICR2_EXTI5_Msk               (0xFUL << AFIO_EXTICR2_EXTI5_Pos)  /*!< 0x000000F0 */
  3009. #define AFIO_EXTICR2_EXTI5                   AFIO_EXTICR2_EXTI5_Msk            /*!< EXTI 5 configuration */
  3010. #define AFIO_EXTICR2_EXTI6_Pos               (8U)                              
  3011. #define AFIO_EXTICR2_EXTI6_Msk               (0xFUL << AFIO_EXTICR2_EXTI6_Pos)  /*!< 0x00000F00 */
  3012. #define AFIO_EXTICR2_EXTI6                   AFIO_EXTICR2_EXTI6_Msk            /*!< EXTI 6 configuration */
  3013. #define AFIO_EXTICR2_EXTI7_Pos               (12U)                            
  3014. #define AFIO_EXTICR2_EXTI7_Msk               (0xFUL << AFIO_EXTICR2_EXTI7_Pos)  /*!< 0x0000F000 */
  3015. #define AFIO_EXTICR2_EXTI7                   AFIO_EXTICR2_EXTI7_Msk            /*!< EXTI 7 configuration */
  3016.  
  3017. /*!< EXTI4 configuration */
  3018. #define AFIO_EXTICR2_EXTI4_PA                0x00000000U                          /*!< PA[4] pin */
  3019. #define AFIO_EXTICR2_EXTI4_PB_Pos            (0U)                              
  3020. #define AFIO_EXTICR2_EXTI4_PB_Msk            (0x1UL << AFIO_EXTICR2_EXTI4_PB_Pos) /*!< 0x00000001 */
  3021. #define AFIO_EXTICR2_EXTI4_PB                AFIO_EXTICR2_EXTI4_PB_Msk         /*!< PB[4] pin */
  3022. #define AFIO_EXTICR2_EXTI4_PC_Pos            (1U)                              
  3023. #define AFIO_EXTICR2_EXTI4_PC_Msk            (0x1UL << AFIO_EXTICR2_EXTI4_PC_Pos) /*!< 0x00000002 */
  3024. #define AFIO_EXTICR2_EXTI4_PC                AFIO_EXTICR2_EXTI4_PC_Msk         /*!< PC[4] pin */
  3025. #define AFIO_EXTICR2_EXTI4_PD_Pos            (0U)                              
  3026. #define AFIO_EXTICR2_EXTI4_PD_Msk            (0x3UL << AFIO_EXTICR2_EXTI4_PD_Pos) /*!< 0x00000003 */
  3027. #define AFIO_EXTICR2_EXTI4_PD                AFIO_EXTICR2_EXTI4_PD_Msk         /*!< PD[4] pin */
  3028. #define AFIO_EXTICR2_EXTI4_PE_Pos            (2U)                              
  3029. #define AFIO_EXTICR2_EXTI4_PE_Msk            (0x1UL << AFIO_EXTICR2_EXTI4_PE_Pos) /*!< 0x00000004 */
  3030. #define AFIO_EXTICR2_EXTI4_PE                AFIO_EXTICR2_EXTI4_PE_Msk         /*!< PE[4] pin */
  3031. #define AFIO_EXTICR2_EXTI4_PF_Pos            (0U)                              
  3032. #define AFIO_EXTICR2_EXTI4_PF_Msk            (0x5UL << AFIO_EXTICR2_EXTI4_PF_Pos) /*!< 0x00000005 */
  3033. #define AFIO_EXTICR2_EXTI4_PF                AFIO_EXTICR2_EXTI4_PF_Msk         /*!< PF[4] pin */
  3034. #define AFIO_EXTICR2_EXTI4_PG_Pos            (1U)                              
  3035. #define AFIO_EXTICR2_EXTI4_PG_Msk            (0x3UL << AFIO_EXTICR2_EXTI4_PG_Pos) /*!< 0x00000006 */
  3036. #define AFIO_EXTICR2_EXTI4_PG                AFIO_EXTICR2_EXTI4_PG_Msk         /*!< PG[4] pin */
  3037.  
  3038. /* EXTI5 configuration */
  3039. #define AFIO_EXTICR2_EXTI5_PA                0x00000000U                          /*!< PA[5] pin */
  3040. #define AFIO_EXTICR2_EXTI5_PB_Pos            (4U)                              
  3041. #define AFIO_EXTICR2_EXTI5_PB_Msk            (0x1UL << AFIO_EXTICR2_EXTI5_PB_Pos) /*!< 0x00000010 */
  3042. #define AFIO_EXTICR2_EXTI5_PB                AFIO_EXTICR2_EXTI5_PB_Msk         /*!< PB[5] pin */
  3043. #define AFIO_EXTICR2_EXTI5_PC_Pos            (5U)                              
  3044. #define AFIO_EXTICR2_EXTI5_PC_Msk            (0x1UL << AFIO_EXTICR2_EXTI5_PC_Pos) /*!< 0x00000020 */
  3045. #define AFIO_EXTICR2_EXTI5_PC                AFIO_EXTICR2_EXTI5_PC_Msk         /*!< PC[5] pin */
  3046. #define AFIO_EXTICR2_EXTI5_PD_Pos            (4U)                              
  3047. #define AFIO_EXTICR2_EXTI5_PD_Msk            (0x3UL << AFIO_EXTICR2_EXTI5_PD_Pos) /*!< 0x00000030 */
  3048. #define AFIO_EXTICR2_EXTI5_PD                AFIO_EXTICR2_EXTI5_PD_Msk         /*!< PD[5] pin */
  3049. #define AFIO_EXTICR2_EXTI5_PE_Pos            (6U)                              
  3050. #define AFIO_EXTICR2_EXTI5_PE_Msk            (0x1UL << AFIO_EXTICR2_EXTI5_PE_Pos) /*!< 0x00000040 */
  3051. #define AFIO_EXTICR2_EXTI5_PE                AFIO_EXTICR2_EXTI5_PE_Msk         /*!< PE[5] pin */
  3052. #define AFIO_EXTICR2_EXTI5_PF_Pos            (4U)                              
  3053. #define AFIO_EXTICR2_EXTI5_PF_Msk            (0x5UL << AFIO_EXTICR2_EXTI5_PF_Pos) /*!< 0x00000050 */
  3054. #define AFIO_EXTICR2_EXTI5_PF                AFIO_EXTICR2_EXTI5_PF_Msk         /*!< PF[5] pin */
  3055. #define AFIO_EXTICR2_EXTI5_PG_Pos            (5U)                              
  3056. #define AFIO_EXTICR2_EXTI5_PG_Msk            (0x3UL << AFIO_EXTICR2_EXTI5_PG_Pos) /*!< 0x00000060 */
  3057. #define AFIO_EXTICR2_EXTI5_PG                AFIO_EXTICR2_EXTI5_PG_Msk         /*!< PG[5] pin */
  3058.  
  3059. /*!< EXTI6 configuration */  
  3060. #define AFIO_EXTICR2_EXTI6_PA                0x00000000U                          /*!< PA[6] pin */
  3061. #define AFIO_EXTICR2_EXTI6_PB_Pos            (8U)                              
  3062. #define AFIO_EXTICR2_EXTI6_PB_Msk            (0x1UL << AFIO_EXTICR2_EXTI6_PB_Pos) /*!< 0x00000100 */
  3063. #define AFIO_EXTICR2_EXTI6_PB                AFIO_EXTICR2_EXTI6_PB_Msk         /*!< PB[6] pin */
  3064. #define AFIO_EXTICR2_EXTI6_PC_Pos            (9U)                              
  3065. #define AFIO_EXTICR2_EXTI6_PC_Msk            (0x1UL << AFIO_EXTICR2_EXTI6_PC_Pos) /*!< 0x00000200 */
  3066. #define AFIO_EXTICR2_EXTI6_PC                AFIO_EXTICR2_EXTI6_PC_Msk         /*!< PC[6] pin */
  3067. #define AFIO_EXTICR2_EXTI6_PD_Pos            (8U)                              
  3068. #define AFIO_EXTICR2_EXTI6_PD_Msk            (0x3UL << AFIO_EXTICR2_EXTI6_PD_Pos) /*!< 0x00000300 */
  3069. #define AFIO_EXTICR2_EXTI6_PD                AFIO_EXTICR2_EXTI6_PD_Msk         /*!< PD[6] pin */
  3070. #define AFIO_EXTICR2_EXTI6_PE_Pos            (10U)                            
  3071. #define AFIO_EXTICR2_EXTI6_PE_Msk            (0x1UL << AFIO_EXTICR2_EXTI6_PE_Pos) /*!< 0x00000400 */
  3072. #define AFIO_EXTICR2_EXTI6_PE                AFIO_EXTICR2_EXTI6_PE_Msk         /*!< PE[6] pin */
  3073. #define AFIO_EXTICR2_EXTI6_PF_Pos            (8U)                              
  3074. #define AFIO_EXTICR2_EXTI6_PF_Msk            (0x5UL << AFIO_EXTICR2_EXTI6_PF_Pos) /*!< 0x00000500 */
  3075. #define AFIO_EXTICR2_EXTI6_PF                AFIO_EXTICR2_EXTI6_PF_Msk         /*!< PF[6] pin */
  3076. #define AFIO_EXTICR2_EXTI6_PG_Pos            (9U)                              
  3077. #define AFIO_EXTICR2_EXTI6_PG_Msk            (0x3UL << AFIO_EXTICR2_EXTI6_PG_Pos) /*!< 0x00000600 */
  3078. #define AFIO_EXTICR2_EXTI6_PG                AFIO_EXTICR2_EXTI6_PG_Msk         /*!< PG[6] pin */
  3079.  
  3080. /*!< EXTI7 configuration */
  3081. #define AFIO_EXTICR2_EXTI7_PA                0x00000000U                          /*!< PA[7] pin */
  3082. #define AFIO_EXTICR2_EXTI7_PB_Pos            (12U)                            
  3083. #define AFIO_EXTICR2_EXTI7_PB_Msk            (0x1UL << AFIO_EXTICR2_EXTI7_PB_Pos) /*!< 0x00001000 */
  3084. #define AFIO_EXTICR2_EXTI7_PB                AFIO_EXTICR2_EXTI7_PB_Msk         /*!< PB[7] pin */
  3085. #define AFIO_EXTICR2_EXTI7_PC_Pos            (13U)                            
  3086. #define AFIO_EXTICR2_EXTI7_PC_Msk            (0x1UL << AFIO_EXTICR2_EXTI7_PC_Pos) /*!< 0x00002000 */
  3087. #define AFIO_EXTICR2_EXTI7_PC                AFIO_EXTICR2_EXTI7_PC_Msk         /*!< PC[7] pin */
  3088. #define AFIO_EXTICR2_EXTI7_PD_Pos            (12U)                            
  3089. #define AFIO_EXTICR2_EXTI7_PD_Msk            (0x3UL << AFIO_EXTICR2_EXTI7_PD_Pos) /*!< 0x00003000 */
  3090. #define AFIO_EXTICR2_EXTI7_PD                AFIO_EXTICR2_EXTI7_PD_Msk         /*!< PD[7] pin */
  3091. #define AFIO_EXTICR2_EXTI7_PE_Pos            (14U)                            
  3092. #define AFIO_EXTICR2_EXTI7_PE_Msk            (0x1UL << AFIO_EXTICR2_EXTI7_PE_Pos) /*!< 0x00004000 */
  3093. #define AFIO_EXTICR2_EXTI7_PE                AFIO_EXTICR2_EXTI7_PE_Msk         /*!< PE[7] pin */
  3094. #define AFIO_EXTICR2_EXTI7_PF_Pos            (12U)                            
  3095. #define AFIO_EXTICR2_EXTI7_PF_Msk            (0x5UL << AFIO_EXTICR2_EXTI7_PF_Pos) /*!< 0x00005000 */
  3096. #define AFIO_EXTICR2_EXTI7_PF                AFIO_EXTICR2_EXTI7_PF_Msk         /*!< PF[7] pin */
  3097. #define AFIO_EXTICR2_EXTI7_PG_Pos            (13U)                            
  3098. #define AFIO_EXTICR2_EXTI7_PG_Msk            (0x3UL << AFIO_EXTICR2_EXTI7_PG_Pos) /*!< 0x00006000 */
  3099. #define AFIO_EXTICR2_EXTI7_PG                AFIO_EXTICR2_EXTI7_PG_Msk         /*!< PG[7] pin */
  3100.  
  3101. /*****************  Bit definition for AFIO_EXTICR3 register  *****************/
  3102. #define AFIO_EXTICR3_EXTI8_Pos               (0U)                              
  3103. #define AFIO_EXTICR3_EXTI8_Msk               (0xFUL << AFIO_EXTICR3_EXTI8_Pos)  /*!< 0x0000000F */
  3104. #define AFIO_EXTICR3_EXTI8                   AFIO_EXTICR3_EXTI8_Msk            /*!< EXTI 8 configuration */
  3105. #define AFIO_EXTICR3_EXTI9_Pos               (4U)                              
  3106. #define AFIO_EXTICR3_EXTI9_Msk               (0xFUL << AFIO_EXTICR3_EXTI9_Pos)  /*!< 0x000000F0 */
  3107. #define AFIO_EXTICR3_EXTI9                   AFIO_EXTICR3_EXTI9_Msk            /*!< EXTI 9 configuration */
  3108. #define AFIO_EXTICR3_EXTI10_Pos              (8U)                              
  3109. #define AFIO_EXTICR3_EXTI10_Msk              (0xFUL << AFIO_EXTICR3_EXTI10_Pos) /*!< 0x00000F00 */
  3110. #define AFIO_EXTICR3_EXTI10                  AFIO_EXTICR3_EXTI10_Msk           /*!< EXTI 10 configuration */
  3111. #define AFIO_EXTICR3_EXTI11_Pos              (12U)                            
  3112. #define AFIO_EXTICR3_EXTI11_Msk              (0xFUL << AFIO_EXTICR3_EXTI11_Pos) /*!< 0x0000F000 */
  3113. #define AFIO_EXTICR3_EXTI11                  AFIO_EXTICR3_EXTI11_Msk           /*!< EXTI 11 configuration */
  3114.  
  3115. /*!< EXTI8 configuration */
  3116. #define AFIO_EXTICR3_EXTI8_PA                0x00000000U                          /*!< PA[8] pin */
  3117. #define AFIO_EXTICR3_EXTI8_PB_Pos            (0U)                              
  3118. #define AFIO_EXTICR3_EXTI8_PB_Msk            (0x1UL << AFIO_EXTICR3_EXTI8_PB_Pos) /*!< 0x00000001 */
  3119. #define AFIO_EXTICR3_EXTI8_PB                AFIO_EXTICR3_EXTI8_PB_Msk         /*!< PB[8] pin */
  3120. #define AFIO_EXTICR3_EXTI8_PC_Pos            (1U)                              
  3121. #define AFIO_EXTICR3_EXTI8_PC_Msk            (0x1UL << AFIO_EXTICR3_EXTI8_PC_Pos) /*!< 0x00000002 */
  3122. #define AFIO_EXTICR3_EXTI8_PC                AFIO_EXTICR3_EXTI8_PC_Msk         /*!< PC[8] pin */
  3123. #define AFIO_EXTICR3_EXTI8_PD_Pos            (0U)                              
  3124. #define AFIO_EXTICR3_EXTI8_PD_Msk            (0x3UL << AFIO_EXTICR3_EXTI8_PD_Pos) /*!< 0x00000003 */
  3125. #define AFIO_EXTICR3_EXTI8_PD                AFIO_EXTICR3_EXTI8_PD_Msk         /*!< PD[8] pin */
  3126. #define AFIO_EXTICR3_EXTI8_PE_Pos            (2U)                              
  3127. #define AFIO_EXTICR3_EXTI8_PE_Msk            (0x1UL << AFIO_EXTICR3_EXTI8_PE_Pos) /*!< 0x00000004 */
  3128. #define AFIO_EXTICR3_EXTI8_PE                AFIO_EXTICR3_EXTI8_PE_Msk         /*!< PE[8] pin */
  3129. #define AFIO_EXTICR3_EXTI8_PF_Pos            (0U)                              
  3130. #define AFIO_EXTICR3_EXTI8_PF_Msk            (0x5UL << AFIO_EXTICR3_EXTI8_PF_Pos) /*!< 0x00000005 */
  3131. #define AFIO_EXTICR3_EXTI8_PF                AFIO_EXTICR3_EXTI8_PF_Msk         /*!< PF[8] pin */
  3132. #define AFIO_EXTICR3_EXTI8_PG_Pos            (1U)                              
  3133. #define AFIO_EXTICR3_EXTI8_PG_Msk            (0x3UL << AFIO_EXTICR3_EXTI8_PG_Pos) /*!< 0x00000006 */
  3134. #define AFIO_EXTICR3_EXTI8_PG                AFIO_EXTICR3_EXTI8_PG_Msk         /*!< PG[8] pin */
  3135.  
  3136. /*!< EXTI9 configuration */
  3137. #define AFIO_EXTICR3_EXTI9_PA                0x00000000U                          /*!< PA[9] pin */
  3138. #define AFIO_EXTICR3_EXTI9_PB_Pos            (4U)                              
  3139. #define AFIO_EXTICR3_EXTI9_PB_Msk            (0x1UL << AFIO_EXTICR3_EXTI9_PB_Pos) /*!< 0x00000010 */
  3140. #define AFIO_EXTICR3_EXTI9_PB                AFIO_EXTICR3_EXTI9_PB_Msk         /*!< PB[9] pin */
  3141. #define AFIO_EXTICR3_EXTI9_PC_Pos            (5U)                              
  3142. #define AFIO_EXTICR3_EXTI9_PC_Msk            (0x1UL << AFIO_EXTICR3_EXTI9_PC_Pos) /*!< 0x00000020 */
  3143. #define AFIO_EXTICR3_EXTI9_PC                AFIO_EXTICR3_EXTI9_PC_Msk         /*!< PC[9] pin */
  3144. #define AFIO_EXTICR3_EXTI9_PD_Pos            (4U)                              
  3145. #define AFIO_EXTICR3_EXTI9_PD_Msk            (0x3UL << AFIO_EXTICR3_EXTI9_PD_Pos) /*!< 0x00000030 */
  3146. #define AFIO_EXTICR3_EXTI9_PD                AFIO_EXTICR3_EXTI9_PD_Msk         /*!< PD[9] pin */
  3147. #define AFIO_EXTICR3_EXTI9_PE_Pos            (6U)                              
  3148. #define AFIO_EXTICR3_EXTI9_PE_Msk            (0x1UL << AFIO_EXTICR3_EXTI9_PE_Pos) /*!< 0x00000040 */
  3149. #define AFIO_EXTICR3_EXTI9_PE                AFIO_EXTICR3_EXTI9_PE_Msk         /*!< PE[9] pin */
  3150. #define AFIO_EXTICR3_EXTI9_PF_Pos            (4U)                              
  3151. #define AFIO_EXTICR3_EXTI9_PF_Msk            (0x5UL << AFIO_EXTICR3_EXTI9_PF_Pos) /*!< 0x00000050 */
  3152. #define AFIO_EXTICR3_EXTI9_PF                AFIO_EXTICR3_EXTI9_PF_Msk         /*!< PF[9] pin */
  3153. #define AFIO_EXTICR3_EXTI9_PG_Pos            (5U)                              
  3154. #define AFIO_EXTICR3_EXTI9_PG_Msk            (0x3UL << AFIO_EXTICR3_EXTI9_PG_Pos) /*!< 0x00000060 */
  3155. #define AFIO_EXTICR3_EXTI9_PG                AFIO_EXTICR3_EXTI9_PG_Msk         /*!< PG[9] pin */
  3156.  
  3157. /*!< EXTI10 configuration */  
  3158. #define AFIO_EXTICR3_EXTI10_PA               0x00000000U                          /*!< PA[10] pin */
  3159. #define AFIO_EXTICR3_EXTI10_PB_Pos           (8U)                              
  3160. #define AFIO_EXTICR3_EXTI10_PB_Msk           (0x1UL << AFIO_EXTICR3_EXTI10_PB_Pos) /*!< 0x00000100 */
  3161. #define AFIO_EXTICR3_EXTI10_PB               AFIO_EXTICR3_EXTI10_PB_Msk        /*!< PB[10] pin */
  3162. #define AFIO_EXTICR3_EXTI10_PC_Pos           (9U)                              
  3163. #define AFIO_EXTICR3_EXTI10_PC_Msk           (0x1UL << AFIO_EXTICR3_EXTI10_PC_Pos) /*!< 0x00000200 */
  3164. #define AFIO_EXTICR3_EXTI10_PC               AFIO_EXTICR3_EXTI10_PC_Msk        /*!< PC[10] pin */
  3165. #define AFIO_EXTICR3_EXTI10_PD_Pos           (8U)                              
  3166. #define AFIO_EXTICR3_EXTI10_PD_Msk           (0x3UL << AFIO_EXTICR3_EXTI10_PD_Pos) /*!< 0x00000300 */
  3167. #define AFIO_EXTICR3_EXTI10_PD               AFIO_EXTICR3_EXTI10_PD_Msk        /*!< PD[10] pin */
  3168. #define AFIO_EXTICR3_EXTI10_PE_Pos           (10U)                            
  3169. #define AFIO_EXTICR3_EXTI10_PE_Msk           (0x1UL << AFIO_EXTICR3_EXTI10_PE_Pos) /*!< 0x00000400 */
  3170. #define AFIO_EXTICR3_EXTI10_PE               AFIO_EXTICR3_EXTI10_PE_Msk        /*!< PE[10] pin */
  3171. #define AFIO_EXTICR3_EXTI10_PF_Pos           (8U)                              
  3172. #define AFIO_EXTICR3_EXTI10_PF_Msk           (0x5UL << AFIO_EXTICR3_EXTI10_PF_Pos) /*!< 0x00000500 */
  3173. #define AFIO_EXTICR3_EXTI10_PF               AFIO_EXTICR3_EXTI10_PF_Msk        /*!< PF[10] pin */
  3174. #define AFIO_EXTICR3_EXTI10_PG_Pos           (9U)                              
  3175. #define AFIO_EXTICR3_EXTI10_PG_Msk           (0x3UL << AFIO_EXTICR3_EXTI10_PG_Pos) /*!< 0x00000600 */
  3176. #define AFIO_EXTICR3_EXTI10_PG               AFIO_EXTICR3_EXTI10_PG_Msk        /*!< PG[10] pin */
  3177.  
  3178. /*!< EXTI11 configuration */
  3179. #define AFIO_EXTICR3_EXTI11_PA               0x00000000U                          /*!< PA[11] pin */
  3180. #define AFIO_EXTICR3_EXTI11_PB_Pos           (12U)                            
  3181. #define AFIO_EXTICR3_EXTI11_PB_Msk           (0x1UL << AFIO_EXTICR3_EXTI11_PB_Pos) /*!< 0x00001000 */
  3182. #define AFIO_EXTICR3_EXTI11_PB               AFIO_EXTICR3_EXTI11_PB_Msk        /*!< PB[11] pin */
  3183. #define AFIO_EXTICR3_EXTI11_PC_Pos           (13U)                            
  3184. #define AFIO_EXTICR3_EXTI11_PC_Msk           (0x1UL << AFIO_EXTICR3_EXTI11_PC_Pos) /*!< 0x00002000 */
  3185. #define AFIO_EXTICR3_EXTI11_PC               AFIO_EXTICR3_EXTI11_PC_Msk        /*!< PC[11] pin */
  3186. #define AFIO_EXTICR3_EXTI11_PD_Pos           (12U)                            
  3187. #define AFIO_EXTICR3_EXTI11_PD_Msk           (0x3UL << AFIO_EXTICR3_EXTI11_PD_Pos) /*!< 0x00003000 */
  3188. #define AFIO_EXTICR3_EXTI11_PD               AFIO_EXTICR3_EXTI11_PD_Msk        /*!< PD[11] pin */
  3189. #define AFIO_EXTICR3_EXTI11_PE_Pos           (14U)                            
  3190. #define AFIO_EXTICR3_EXTI11_PE_Msk           (0x1UL << AFIO_EXTICR3_EXTI11_PE_Pos) /*!< 0x00004000 */
  3191. #define AFIO_EXTICR3_EXTI11_PE               AFIO_EXTICR3_EXTI11_PE_Msk        /*!< PE[11] pin */
  3192. #define AFIO_EXTICR3_EXTI11_PF_Pos           (12U)                            
  3193. #define AFIO_EXTICR3_EXTI11_PF_Msk           (0x5UL << AFIO_EXTICR3_EXTI11_PF_Pos) /*!< 0x00005000 */
  3194. #define AFIO_EXTICR3_EXTI11_PF               AFIO_EXTICR3_EXTI11_PF_Msk        /*!< PF[11] pin */
  3195. #define AFIO_EXTICR3_EXTI11_PG_Pos           (13U)                            
  3196. #define AFIO_EXTICR3_EXTI11_PG_Msk           (0x3UL << AFIO_EXTICR3_EXTI11_PG_Pos) /*!< 0x00006000 */
  3197. #define AFIO_EXTICR3_EXTI11_PG               AFIO_EXTICR3_EXTI11_PG_Msk        /*!< PG[11] pin */
  3198.  
  3199. /*****************  Bit definition for AFIO_EXTICR4 register  *****************/
  3200. #define AFIO_EXTICR4_EXTI12_Pos              (0U)                              
  3201. #define AFIO_EXTICR4_EXTI12_Msk              (0xFUL << AFIO_EXTICR4_EXTI12_Pos) /*!< 0x0000000F */
  3202. #define AFIO_EXTICR4_EXTI12                  AFIO_EXTICR4_EXTI12_Msk           /*!< EXTI 12 configuration */
  3203. #define AFIO_EXTICR4_EXTI13_Pos              (4U)                              
  3204. #define AFIO_EXTICR4_EXTI13_Msk              (0xFUL << AFIO_EXTICR4_EXTI13_Pos) /*!< 0x000000F0 */
  3205. #define AFIO_EXTICR4_EXTI13                  AFIO_EXTICR4_EXTI13_Msk           /*!< EXTI 13 configuration */
  3206. #define AFIO_EXTICR4_EXTI14_Pos              (8U)                              
  3207. #define AFIO_EXTICR4_EXTI14_Msk              (0xFUL << AFIO_EXTICR4_EXTI14_Pos) /*!< 0x00000F00 */
  3208. #define AFIO_EXTICR4_EXTI14                  AFIO_EXTICR4_EXTI14_Msk           /*!< EXTI 14 configuration */
  3209. #define AFIO_EXTICR4_EXTI15_Pos              (12U)                            
  3210. #define AFIO_EXTICR4_EXTI15_Msk              (0xFUL << AFIO_EXTICR4_EXTI15_Pos) /*!< 0x0000F000 */
  3211. #define AFIO_EXTICR4_EXTI15                  AFIO_EXTICR4_EXTI15_Msk           /*!< EXTI 15 configuration */
  3212.  
  3213. /* EXTI12 configuration */
  3214. #define AFIO_EXTICR4_EXTI12_PA               0x00000000U                          /*!< PA[12] pin */
  3215. #define AFIO_EXTICR4_EXTI12_PB_Pos           (0U)                              
  3216. #define AFIO_EXTICR4_EXTI12_PB_Msk           (0x1UL << AFIO_EXTICR4_EXTI12_PB_Pos) /*!< 0x00000001 */
  3217. #define AFIO_EXTICR4_EXTI12_PB               AFIO_EXTICR4_EXTI12_PB_Msk        /*!< PB[12] pin */
  3218. #define AFIO_EXTICR4_EXTI12_PC_Pos           (1U)                              
  3219. #define AFIO_EXTICR4_EXTI12_PC_Msk           (0x1UL << AFIO_EXTICR4_EXTI12_PC_Pos) /*!< 0x00000002 */
  3220. #define AFIO_EXTICR4_EXTI12_PC               AFIO_EXTICR4_EXTI12_PC_Msk        /*!< PC[12] pin */
  3221. #define AFIO_EXTICR4_EXTI12_PD_Pos           (0U)                              
  3222. #define AFIO_EXTICR4_EXTI12_PD_Msk           (0x3UL << AFIO_EXTICR4_EXTI12_PD_Pos) /*!< 0x00000003 */
  3223. #define AFIO_EXTICR4_EXTI12_PD               AFIO_EXTICR4_EXTI12_PD_Msk        /*!< PD[12] pin */
  3224. #define AFIO_EXTICR4_EXTI12_PE_Pos           (2U)                              
  3225. #define AFIO_EXTICR4_EXTI12_PE_Msk           (0x1UL << AFIO_EXTICR4_EXTI12_PE_Pos) /*!< 0x00000004 */
  3226. #define AFIO_EXTICR4_EXTI12_PE               AFIO_EXTICR4_EXTI12_PE_Msk        /*!< PE[12] pin */
  3227. #define AFIO_EXTICR4_EXTI12_PF_Pos           (0U)                              
  3228. #define AFIO_EXTICR4_EXTI12_PF_Msk           (0x5UL << AFIO_EXTICR4_EXTI12_PF_Pos) /*!< 0x00000005 */
  3229. #define AFIO_EXTICR4_EXTI12_PF               AFIO_EXTICR4_EXTI12_PF_Msk        /*!< PF[12] pin */
  3230. #define AFIO_EXTICR4_EXTI12_PG_Pos           (1U)                              
  3231. #define AFIO_EXTICR4_EXTI12_PG_Msk           (0x3UL << AFIO_EXTICR4_EXTI12_PG_Pos) /*!< 0x00000006 */
  3232. #define AFIO_EXTICR4_EXTI12_PG               AFIO_EXTICR4_EXTI12_PG_Msk        /*!< PG[12] pin */
  3233.  
  3234. /* EXTI13 configuration */
  3235. #define AFIO_EXTICR4_EXTI13_PA               0x00000000U                          /*!< PA[13] pin */
  3236. #define AFIO_EXTICR4_EXTI13_PB_Pos           (4U)                              
  3237. #define AFIO_EXTICR4_EXTI13_PB_Msk           (0x1UL << AFIO_EXTICR4_EXTI13_PB_Pos) /*!< 0x00000010 */
  3238. #define AFIO_EXTICR4_EXTI13_PB               AFIO_EXTICR4_EXTI13_PB_Msk        /*!< PB[13] pin */
  3239. #define AFIO_EXTICR4_EXTI13_PC_Pos           (5U)                              
  3240. #define AFIO_EXTICR4_EXTI13_PC_Msk           (0x1UL << AFIO_EXTICR4_EXTI13_PC_Pos) /*!< 0x00000020 */
  3241. #define AFIO_EXTICR4_EXTI13_PC               AFIO_EXTICR4_EXTI13_PC_Msk        /*!< PC[13] pin */
  3242. #define AFIO_EXTICR4_EXTI13_PD_Pos           (4U)                              
  3243. #define AFIO_EXTICR4_EXTI13_PD_Msk           (0x3UL << AFIO_EXTICR4_EXTI13_PD_Pos) /*!< 0x00000030 */
  3244. #define AFIO_EXTICR4_EXTI13_PD               AFIO_EXTICR4_EXTI13_PD_Msk        /*!< PD[13] pin */
  3245. #define AFIO_EXTICR4_EXTI13_PE_Pos           (6U)                              
  3246. #define AFIO_EXTICR4_EXTI13_PE_Msk           (0x1UL << AFIO_EXTICR4_EXTI13_PE_Pos) /*!< 0x00000040 */
  3247. #define AFIO_EXTICR4_EXTI13_PE               AFIO_EXTICR4_EXTI13_PE_Msk        /*!< PE[13] pin */
  3248. #define AFIO_EXTICR4_EXTI13_PF_Pos           (4U)                              
  3249. #define AFIO_EXTICR4_EXTI13_PF_Msk           (0x5UL << AFIO_EXTICR4_EXTI13_PF_Pos) /*!< 0x00000050 */
  3250. #define AFIO_EXTICR4_EXTI13_PF               AFIO_EXTICR4_EXTI13_PF_Msk        /*!< PF[13] pin */
  3251. #define AFIO_EXTICR4_EXTI13_PG_Pos           (5U)                              
  3252. #define AFIO_EXTICR4_EXTI13_PG_Msk           (0x3UL << AFIO_EXTICR4_EXTI13_PG_Pos) /*!< 0x00000060 */
  3253. #define AFIO_EXTICR4_EXTI13_PG               AFIO_EXTICR4_EXTI13_PG_Msk        /*!< PG[13] pin */
  3254.  
  3255. /*!< EXTI14 configuration */  
  3256. #define AFIO_EXTICR4_EXTI14_PA               0x00000000U                          /*!< PA[14] pin */
  3257. #define AFIO_EXTICR4_EXTI14_PB_Pos           (8U)                              
  3258. #define AFIO_EXTICR4_EXTI14_PB_Msk           (0x1UL << AFIO_EXTICR4_EXTI14_PB_Pos) /*!< 0x00000100 */
  3259. #define AFIO_EXTICR4_EXTI14_PB               AFIO_EXTICR4_EXTI14_PB_Msk        /*!< PB[14] pin */
  3260. #define AFIO_EXTICR4_EXTI14_PC_Pos           (9U)                              
  3261. #define AFIO_EXTICR4_EXTI14_PC_Msk           (0x1UL << AFIO_EXTICR4_EXTI14_PC_Pos) /*!< 0x00000200 */
  3262. #define AFIO_EXTICR4_EXTI14_PC               AFIO_EXTICR4_EXTI14_PC_Msk        /*!< PC[14] pin */
  3263. #define AFIO_EXTICR4_EXTI14_PD_Pos           (8U)                              
  3264. #define AFIO_EXTICR4_EXTI14_PD_Msk           (0x3UL << AFIO_EXTICR4_EXTI14_PD_Pos) /*!< 0x00000300 */
  3265. #define AFIO_EXTICR4_EXTI14_PD               AFIO_EXTICR4_EXTI14_PD_Msk        /*!< PD[14] pin */
  3266. #define AFIO_EXTICR4_EXTI14_PE_Pos           (10U)                            
  3267. #define AFIO_EXTICR4_EXTI14_PE_Msk           (0x1UL << AFIO_EXTICR4_EXTI14_PE_Pos) /*!< 0x00000400 */
  3268. #define AFIO_EXTICR4_EXTI14_PE               AFIO_EXTICR4_EXTI14_PE_Msk        /*!< PE[14] pin */
  3269. #define AFIO_EXTICR4_EXTI14_PF_Pos           (8U)                              
  3270. #define AFIO_EXTICR4_EXTI14_PF_Msk           (0x5UL << AFIO_EXTICR4_EXTI14_PF_Pos) /*!< 0x00000500 */
  3271. #define AFIO_EXTICR4_EXTI14_PF               AFIO_EXTICR4_EXTI14_PF_Msk        /*!< PF[14] pin */
  3272. #define AFIO_EXTICR4_EXTI14_PG_Pos           (9U)                              
  3273. #define AFIO_EXTICR4_EXTI14_PG_Msk           (0x3UL << AFIO_EXTICR4_EXTI14_PG_Pos) /*!< 0x00000600 */
  3274. #define AFIO_EXTICR4_EXTI14_PG               AFIO_EXTICR4_EXTI14_PG_Msk        /*!< PG[14] pin */
  3275.  
  3276. /*!< EXTI15 configuration */
  3277. #define AFIO_EXTICR4_EXTI15_PA               0x00000000U                          /*!< PA[15] pin */
  3278. #define AFIO_EXTICR4_EXTI15_PB_Pos           (12U)                            
  3279. #define AFIO_EXTICR4_EXTI15_PB_Msk           (0x1UL << AFIO_EXTICR4_EXTI15_PB_Pos) /*!< 0x00001000 */
  3280. #define AFIO_EXTICR4_EXTI15_PB               AFIO_EXTICR4_EXTI15_PB_Msk        /*!< PB[15] pin */
  3281. #define AFIO_EXTICR4_EXTI15_PC_Pos           (13U)                            
  3282. #define AFIO_EXTICR4_EXTI15_PC_Msk           (0x1UL << AFIO_EXTICR4_EXTI15_PC_Pos) /*!< 0x00002000 */
  3283. #define AFIO_EXTICR4_EXTI15_PC               AFIO_EXTICR4_EXTI15_PC_Msk        /*!< PC[15] pin */
  3284. #define AFIO_EXTICR4_EXTI15_PD_Pos           (12U)                            
  3285. #define AFIO_EXTICR4_EXTI15_PD_Msk           (0x3UL << AFIO_EXTICR4_EXTI15_PD_Pos) /*!< 0x00003000 */
  3286. #define AFIO_EXTICR4_EXTI15_PD               AFIO_EXTICR4_EXTI15_PD_Msk        /*!< PD[15] pin */
  3287. #define AFIO_EXTICR4_EXTI15_PE_Pos           (14U)                            
  3288. #define AFIO_EXTICR4_EXTI15_PE_Msk           (0x1UL << AFIO_EXTICR4_EXTI15_PE_Pos) /*!< 0x00004000 */
  3289. #define AFIO_EXTICR4_EXTI15_PE               AFIO_EXTICR4_EXTI15_PE_Msk        /*!< PE[15] pin */
  3290. #define AFIO_EXTICR4_EXTI15_PF_Pos           (12U)                            
  3291. #define AFIO_EXTICR4_EXTI15_PF_Msk           (0x5UL << AFIO_EXTICR4_EXTI15_PF_Pos) /*!< 0x00005000 */
  3292. #define AFIO_EXTICR4_EXTI15_PF               AFIO_EXTICR4_EXTI15_PF_Msk        /*!< PF[15] pin */
  3293. #define AFIO_EXTICR4_EXTI15_PG_Pos           (13U)                            
  3294. #define AFIO_EXTICR4_EXTI15_PG_Msk           (0x3UL << AFIO_EXTICR4_EXTI15_PG_Pos) /*!< 0x00006000 */
  3295. #define AFIO_EXTICR4_EXTI15_PG               AFIO_EXTICR4_EXTI15_PG_Msk        /*!< PG[15] pin */
  3296.  
  3297. /******************  Bit definition for AFIO_MAPR2 register  ******************/
  3298.  
  3299.  
  3300.  
  3301. /******************************************************************************/
  3302. /*                                                                            */
  3303. /*                    External Interrupt/Event Controller                     */
  3304. /*                                                                            */
  3305. /******************************************************************************/
  3306.  
  3307. /*******************  Bit definition for EXTI_IMR register  *******************/
  3308. #define EXTI_IMR_MR0_Pos                    (0U)                              
  3309. #define EXTI_IMR_MR0_Msk                    (0x1UL << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  3310. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  3311. #define EXTI_IMR_MR1_Pos                    (1U)                              
  3312. #define EXTI_IMR_MR1_Msk                    (0x1UL << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  3313. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  3314. #define EXTI_IMR_MR2_Pos                    (2U)                              
  3315. #define EXTI_IMR_MR2_Msk                    (0x1UL << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  3316. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  3317. #define EXTI_IMR_MR3_Pos                    (3U)                              
  3318. #define EXTI_IMR_MR3_Msk                    (0x1UL << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  3319. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  3320. #define EXTI_IMR_MR4_Pos                    (4U)                              
  3321. #define EXTI_IMR_MR4_Msk                    (0x1UL << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  3322. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  3323. #define EXTI_IMR_MR5_Pos                    (5U)                              
  3324. #define EXTI_IMR_MR5_Msk                    (0x1UL << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  3325. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  3326. #define EXTI_IMR_MR6_Pos                    (6U)                              
  3327. #define EXTI_IMR_MR6_Msk                    (0x1UL << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  3328. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  3329. #define EXTI_IMR_MR7_Pos                    (7U)                              
  3330. #define EXTI_IMR_MR7_Msk                    (0x1UL << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  3331. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  3332. #define EXTI_IMR_MR8_Pos                    (8U)                              
  3333. #define EXTI_IMR_MR8_Msk                    (0x1UL << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  3334. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  3335. #define EXTI_IMR_MR9_Pos                    (9U)                              
  3336. #define EXTI_IMR_MR9_Msk                    (0x1UL << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  3337. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  3338. #define EXTI_IMR_MR10_Pos                   (10U)                              
  3339. #define EXTI_IMR_MR10_Msk                   (0x1UL << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  3340. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  3341. #define EXTI_IMR_MR11_Pos                   (11U)                              
  3342. #define EXTI_IMR_MR11_Msk                   (0x1UL << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  3343. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  3344. #define EXTI_IMR_MR12_Pos                   (12U)                              
  3345. #define EXTI_IMR_MR12_Msk                   (0x1UL << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  3346. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  3347. #define EXTI_IMR_MR13_Pos                   (13U)                              
  3348. #define EXTI_IMR_MR13_Msk                   (0x1UL << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  3349. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  3350. #define EXTI_IMR_MR14_Pos                   (14U)                              
  3351. #define EXTI_IMR_MR14_Msk                   (0x1UL << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  3352. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  3353. #define EXTI_IMR_MR15_Pos                   (15U)                              
  3354. #define EXTI_IMR_MR15_Msk                   (0x1UL << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  3355. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  3356. #define EXTI_IMR_MR16_Pos                   (16U)                              
  3357. #define EXTI_IMR_MR16_Msk                   (0x1UL << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  3358. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  3359. #define EXTI_IMR_MR17_Pos                   (17U)                              
  3360. #define EXTI_IMR_MR17_Msk                   (0x1UL << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  3361. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  3362. #define EXTI_IMR_MR18_Pos                   (18U)                              
  3363. #define EXTI_IMR_MR18_Msk                   (0x1UL << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  3364. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  3365. #define EXTI_IMR_MR19_Pos                   (19U)                              
  3366. #define EXTI_IMR_MR19_Msk                   (0x1UL << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  3367. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  3368.  
  3369. /* References Defines */
  3370. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  3371. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  3372. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  3373. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  3374. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  3375. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  3376. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  3377. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  3378. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  3379. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  3380. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  3381. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  3382. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  3383. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  3384. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  3385. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  3386. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  3387. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  3388. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  3389. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  3390. #define  EXTI_IMR_IM   0x000FFFFFU        /*!< Interrupt Mask All */
  3391.  
  3392. /*******************  Bit definition for EXTI_EMR register  *******************/
  3393. #define EXTI_EMR_MR0_Pos                    (0U)                              
  3394. #define EXTI_EMR_MR0_Msk                    (0x1UL << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  3395. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  3396. #define EXTI_EMR_MR1_Pos                    (1U)                              
  3397. #define EXTI_EMR_MR1_Msk                    (0x1UL << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  3398. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  3399. #define EXTI_EMR_MR2_Pos                    (2U)                              
  3400. #define EXTI_EMR_MR2_Msk                    (0x1UL << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  3401. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  3402. #define EXTI_EMR_MR3_Pos                    (3U)                              
  3403. #define EXTI_EMR_MR3_Msk                    (0x1UL << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  3404. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  3405. #define EXTI_EMR_MR4_Pos                    (4U)                              
  3406. #define EXTI_EMR_MR4_Msk                    (0x1UL << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  3407. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  3408. #define EXTI_EMR_MR5_Pos                    (5U)                              
  3409. #define EXTI_EMR_MR5_Msk                    (0x1UL << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  3410. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  3411. #define EXTI_EMR_MR6_Pos                    (6U)                              
  3412. #define EXTI_EMR_MR6_Msk                    (0x1UL << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  3413. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  3414. #define EXTI_EMR_MR7_Pos                    (7U)                              
  3415. #define EXTI_EMR_MR7_Msk                    (0x1UL << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  3416. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  3417. #define EXTI_EMR_MR8_Pos                    (8U)                              
  3418. #define EXTI_EMR_MR8_Msk                    (0x1UL << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  3419. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  3420. #define EXTI_EMR_MR9_Pos                    (9U)                              
  3421. #define EXTI_EMR_MR9_Msk                    (0x1UL << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  3422. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  3423. #define EXTI_EMR_MR10_Pos                   (10U)                              
  3424. #define EXTI_EMR_MR10_Msk                   (0x1UL << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  3425. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  3426. #define EXTI_EMR_MR11_Pos                   (11U)                              
  3427. #define EXTI_EMR_MR11_Msk                   (0x1UL << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  3428. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  3429. #define EXTI_EMR_MR12_Pos                   (12U)                              
  3430. #define EXTI_EMR_MR12_Msk                   (0x1UL << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  3431. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  3432. #define EXTI_EMR_MR13_Pos                   (13U)                              
  3433. #define EXTI_EMR_MR13_Msk                   (0x1UL << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  3434. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  3435. #define EXTI_EMR_MR14_Pos                   (14U)                              
  3436. #define EXTI_EMR_MR14_Msk                   (0x1UL << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  3437. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  3438. #define EXTI_EMR_MR15_Pos                   (15U)                              
  3439. #define EXTI_EMR_MR15_Msk                   (0x1UL << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  3440. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  3441. #define EXTI_EMR_MR16_Pos                   (16U)                              
  3442. #define EXTI_EMR_MR16_Msk                   (0x1UL << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  3443. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  3444. #define EXTI_EMR_MR17_Pos                   (17U)                              
  3445. #define EXTI_EMR_MR17_Msk                   (0x1UL << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  3446. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  3447. #define EXTI_EMR_MR18_Pos                   (18U)                              
  3448. #define EXTI_EMR_MR18_Msk                   (0x1UL << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  3449. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  3450. #define EXTI_EMR_MR19_Pos                   (19U)                              
  3451. #define EXTI_EMR_MR19_Msk                   (0x1UL << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  3452. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  3453.  
  3454. /* References Defines */
  3455. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  3456. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  3457. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  3458. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  3459. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  3460. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  3461. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  3462. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  3463. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  3464. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  3465. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  3466. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  3467. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  3468. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  3469. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  3470. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  3471. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  3472. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  3473. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  3474. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  3475.  
  3476. /******************  Bit definition for EXTI_RTSR register  *******************/
  3477. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  3478. #define EXTI_RTSR_TR0_Msk                   (0x1UL << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  3479. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  3480. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  3481. #define EXTI_RTSR_TR1_Msk                   (0x1UL << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  3482. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  3483. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  3484. #define EXTI_RTSR_TR2_Msk                   (0x1UL << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  3485. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  3486. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  3487. #define EXTI_RTSR_TR3_Msk                   (0x1UL << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  3488. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  3489. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  3490. #define EXTI_RTSR_TR4_Msk                   (0x1UL << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  3491. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  3492. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  3493. #define EXTI_RTSR_TR5_Msk                   (0x1UL << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  3494. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  3495. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  3496. #define EXTI_RTSR_TR6_Msk                   (0x1UL << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  3497. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  3498. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  3499. #define EXTI_RTSR_TR7_Msk                   (0x1UL << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  3500. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  3501. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  3502. #define EXTI_RTSR_TR8_Msk                   (0x1UL << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  3503. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  3504. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  3505. #define EXTI_RTSR_TR9_Msk                   (0x1UL << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  3506. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  3507. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  3508. #define EXTI_RTSR_TR10_Msk                  (0x1UL << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  3509. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  3510. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  3511. #define EXTI_RTSR_TR11_Msk                  (0x1UL << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  3512. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  3513. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  3514. #define EXTI_RTSR_TR12_Msk                  (0x1UL << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  3515. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  3516. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  3517. #define EXTI_RTSR_TR13_Msk                  (0x1UL << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  3518. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  3519. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  3520. #define EXTI_RTSR_TR14_Msk                  (0x1UL << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  3521. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  3522. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  3523. #define EXTI_RTSR_TR15_Msk                  (0x1UL << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  3524. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  3525. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  3526. #define EXTI_RTSR_TR16_Msk                  (0x1UL << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  3527. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  3528. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  3529. #define EXTI_RTSR_TR17_Msk                  (0x1UL << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  3530. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  3531. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  3532. #define EXTI_RTSR_TR18_Msk                  (0x1UL << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  3533. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  3534. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  3535. #define EXTI_RTSR_TR19_Msk                  (0x1UL << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  3536. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  3537.  
  3538. /* References Defines */
  3539. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  3540. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  3541. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  3542. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  3543. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  3544. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  3545. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  3546. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  3547. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  3548. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  3549. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  3550. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  3551. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  3552. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  3553. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  3554. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  3555. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  3556. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  3557. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  3558. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  3559.  
  3560. /******************  Bit definition for EXTI_FTSR register  *******************/
  3561. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  3562. #define EXTI_FTSR_TR0_Msk                   (0x1UL << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  3563. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  3564. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  3565. #define EXTI_FTSR_TR1_Msk                   (0x1UL << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  3566. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  3567. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  3568. #define EXTI_FTSR_TR2_Msk                   (0x1UL << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  3569. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  3570. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  3571. #define EXTI_FTSR_TR3_Msk                   (0x1UL << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  3572. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  3573. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  3574. #define EXTI_FTSR_TR4_Msk                   (0x1UL << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  3575. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  3576. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  3577. #define EXTI_FTSR_TR5_Msk                   (0x1UL << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  3578. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  3579. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  3580. #define EXTI_FTSR_TR6_Msk                   (0x1UL << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  3581. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  3582. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  3583. #define EXTI_FTSR_TR7_Msk                   (0x1UL << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  3584. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  3585. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  3586. #define EXTI_FTSR_TR8_Msk                   (0x1UL << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  3587. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  3588. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  3589. #define EXTI_FTSR_TR9_Msk                   (0x1UL << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  3590. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  3591. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  3592. #define EXTI_FTSR_TR10_Msk                  (0x1UL << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  3593. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  3594. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  3595. #define EXTI_FTSR_TR11_Msk                  (0x1UL << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  3596. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  3597. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  3598. #define EXTI_FTSR_TR12_Msk                  (0x1UL << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  3599. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  3600. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  3601. #define EXTI_FTSR_TR13_Msk                  (0x1UL << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  3602. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  3603. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  3604. #define EXTI_FTSR_TR14_Msk                  (0x1UL << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  3605. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  3606. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  3607. #define EXTI_FTSR_TR15_Msk                  (0x1UL << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  3608. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  3609. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  3610. #define EXTI_FTSR_TR16_Msk                  (0x1UL << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  3611. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  3612. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  3613. #define EXTI_FTSR_TR17_Msk                  (0x1UL << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  3614. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  3615. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  3616. #define EXTI_FTSR_TR18_Msk                  (0x1UL << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  3617. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  3618. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  3619. #define EXTI_FTSR_TR19_Msk                  (0x1UL << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  3620. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  3621.  
  3622. /* References Defines */
  3623. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  3624. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  3625. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  3626. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  3627. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  3628. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  3629. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  3630. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  3631. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  3632. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  3633. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  3634. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  3635. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  3636. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  3637. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  3638. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  3639. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  3640. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  3641. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  3642. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  3643.  
  3644. /******************  Bit definition for EXTI_SWIER register  ******************/
  3645. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  3646. #define EXTI_SWIER_SWIER0_Msk               (0x1UL << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  3647. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  3648. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  3649. #define EXTI_SWIER_SWIER1_Msk               (0x1UL << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  3650. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  3651. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  3652. #define EXTI_SWIER_SWIER2_Msk               (0x1UL << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  3653. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  3654. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  3655. #define EXTI_SWIER_SWIER3_Msk               (0x1UL << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  3656. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  3657. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  3658. #define EXTI_SWIER_SWIER4_Msk               (0x1UL << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  3659. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  3660. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  3661. #define EXTI_SWIER_SWIER5_Msk               (0x1UL << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  3662. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  3663. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  3664. #define EXTI_SWIER_SWIER6_Msk               (0x1UL << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  3665. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  3666. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  3667. #define EXTI_SWIER_SWIER7_Msk               (0x1UL << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  3668. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  3669. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  3670. #define EXTI_SWIER_SWIER8_Msk               (0x1UL << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  3671. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  3672. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  3673. #define EXTI_SWIER_SWIER9_Msk               (0x1UL << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  3674. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  3675. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  3676. #define EXTI_SWIER_SWIER10_Msk              (0x1UL << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  3677. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  3678. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  3679. #define EXTI_SWIER_SWIER11_Msk              (0x1UL << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  3680. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  3681. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  3682. #define EXTI_SWIER_SWIER12_Msk              (0x1UL << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  3683. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  3684. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  3685. #define EXTI_SWIER_SWIER13_Msk              (0x1UL << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  3686. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  3687. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  3688. #define EXTI_SWIER_SWIER14_Msk              (0x1UL << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  3689. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  3690. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  3691. #define EXTI_SWIER_SWIER15_Msk              (0x1UL << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  3692. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  3693. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  3694. #define EXTI_SWIER_SWIER16_Msk              (0x1UL << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  3695. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  3696. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  3697. #define EXTI_SWIER_SWIER17_Msk              (0x1UL << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  3698. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  3699. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  3700. #define EXTI_SWIER_SWIER18_Msk              (0x1UL << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  3701. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  3702. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  3703. #define EXTI_SWIER_SWIER19_Msk              (0x1UL << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  3704. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  3705.  
  3706. /* References Defines */
  3707. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3708. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3709. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3710. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3711. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3712. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3713. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3714. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3715. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3716. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3717. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3718. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3719. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3720. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3721. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3722. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3723. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3724. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3725. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3726. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  3727.  
  3728. /*******************  Bit definition for EXTI_PR register  ********************/
  3729. #define EXTI_PR_PR0_Pos                     (0U)                              
  3730. #define EXTI_PR_PR0_Msk                     (0x1UL << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3731. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3732. #define EXTI_PR_PR1_Pos                     (1U)                              
  3733. #define EXTI_PR_PR1_Msk                     (0x1UL << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3734. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3735. #define EXTI_PR_PR2_Pos                     (2U)                              
  3736. #define EXTI_PR_PR2_Msk                     (0x1UL << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3737. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3738. #define EXTI_PR_PR3_Pos                     (3U)                              
  3739. #define EXTI_PR_PR3_Msk                     (0x1UL << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3740. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3741. #define EXTI_PR_PR4_Pos                     (4U)                              
  3742. #define EXTI_PR_PR4_Msk                     (0x1UL << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3743. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3744. #define EXTI_PR_PR5_Pos                     (5U)                              
  3745. #define EXTI_PR_PR5_Msk                     (0x1UL << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3746. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3747. #define EXTI_PR_PR6_Pos                     (6U)                              
  3748. #define EXTI_PR_PR6_Msk                     (0x1UL << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3749. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3750. #define EXTI_PR_PR7_Pos                     (7U)                              
  3751. #define EXTI_PR_PR7_Msk                     (0x1UL << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3752. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3753. #define EXTI_PR_PR8_Pos                     (8U)                              
  3754. #define EXTI_PR_PR8_Msk                     (0x1UL << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3755. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3756. #define EXTI_PR_PR9_Pos                     (9U)                              
  3757. #define EXTI_PR_PR9_Msk                     (0x1UL << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3758. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3759. #define EXTI_PR_PR10_Pos                    (10U)                              
  3760. #define EXTI_PR_PR10_Msk                    (0x1UL << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3761. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3762. #define EXTI_PR_PR11_Pos                    (11U)                              
  3763. #define EXTI_PR_PR11_Msk                    (0x1UL << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3764. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3765. #define EXTI_PR_PR12_Pos                    (12U)                              
  3766. #define EXTI_PR_PR12_Msk                    (0x1UL << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3767. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3768. #define EXTI_PR_PR13_Pos                    (13U)                              
  3769. #define EXTI_PR_PR13_Msk                    (0x1UL << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3770. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3771. #define EXTI_PR_PR14_Pos                    (14U)                              
  3772. #define EXTI_PR_PR14_Msk                    (0x1UL << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3773. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3774. #define EXTI_PR_PR15_Pos                    (15U)                              
  3775. #define EXTI_PR_PR15_Msk                    (0x1UL << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3776. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3777. #define EXTI_PR_PR16_Pos                    (16U)                              
  3778. #define EXTI_PR_PR16_Msk                    (0x1UL << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3779. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3780. #define EXTI_PR_PR17_Pos                    (17U)                              
  3781. #define EXTI_PR_PR17_Msk                    (0x1UL << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3782. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3783. #define EXTI_PR_PR18_Pos                    (18U)                              
  3784. #define EXTI_PR_PR18_Msk                    (0x1UL << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3785. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  3786. #define EXTI_PR_PR19_Pos                    (19U)                              
  3787. #define EXTI_PR_PR19_Msk                    (0x1UL << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  3788. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  3789.  
  3790. /* References Defines */
  3791. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  3792. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  3793. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  3794. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  3795. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  3796. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  3797. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  3798. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  3799. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  3800. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  3801. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  3802. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  3803. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  3804. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  3805. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  3806. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  3807. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  3808. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  3809. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  3810. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  3811.  
  3812. /******************************************************************************/
  3813. /*                                                                            */
  3814. /*                             DMA Controller                                 */
  3815. /*                                                                            */
  3816. /******************************************************************************/
  3817.  
  3818. /*******************  Bit definition for DMA_ISR register  ********************/
  3819. #define DMA_ISR_GIF1_Pos                    (0U)                              
  3820. #define DMA_ISR_GIF1_Msk                    (0x1UL << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  3821. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  3822. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  3823. #define DMA_ISR_TCIF1_Msk                   (0x1UL << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  3824. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  3825. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  3826. #define DMA_ISR_HTIF1_Msk                   (0x1UL << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  3827. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  3828. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  3829. #define DMA_ISR_TEIF1_Msk                   (0x1UL << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  3830. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  3831. #define DMA_ISR_GIF2_Pos                    (4U)                              
  3832. #define DMA_ISR_GIF2_Msk                    (0x1UL << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  3833. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  3834. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  3835. #define DMA_ISR_TCIF2_Msk                   (0x1UL << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  3836. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  3837. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  3838. #define DMA_ISR_HTIF2_Msk                   (0x1UL << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  3839. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  3840. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  3841. #define DMA_ISR_TEIF2_Msk                   (0x1UL << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  3842. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  3843. #define DMA_ISR_GIF3_Pos                    (8U)                              
  3844. #define DMA_ISR_GIF3_Msk                    (0x1UL << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  3845. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  3846. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  3847. #define DMA_ISR_TCIF3_Msk                   (0x1UL << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  3848. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  3849. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  3850. #define DMA_ISR_HTIF3_Msk                   (0x1UL << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  3851. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  3852. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  3853. #define DMA_ISR_TEIF3_Msk                   (0x1UL << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  3854. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  3855. #define DMA_ISR_GIF4_Pos                    (12U)                              
  3856. #define DMA_ISR_GIF4_Msk                    (0x1UL << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  3857. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  3858. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  3859. #define DMA_ISR_TCIF4_Msk                   (0x1UL << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  3860. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  3861. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  3862. #define DMA_ISR_HTIF4_Msk                   (0x1UL << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  3863. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  3864. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  3865. #define DMA_ISR_TEIF4_Msk                   (0x1UL << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  3866. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  3867. #define DMA_ISR_GIF5_Pos                    (16U)                              
  3868. #define DMA_ISR_GIF5_Msk                    (0x1UL << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  3869. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  3870. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  3871. #define DMA_ISR_TCIF5_Msk                   (0x1UL << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  3872. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  3873. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  3874. #define DMA_ISR_HTIF5_Msk                   (0x1UL << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  3875. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  3876. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  3877. #define DMA_ISR_TEIF5_Msk                   (0x1UL << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  3878. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  3879. #define DMA_ISR_GIF6_Pos                    (20U)                              
  3880. #define DMA_ISR_GIF6_Msk                    (0x1UL << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  3881. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  3882. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  3883. #define DMA_ISR_TCIF6_Msk                   (0x1UL << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  3884. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  3885. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  3886. #define DMA_ISR_HTIF6_Msk                   (0x1UL << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  3887. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  3888. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  3889. #define DMA_ISR_TEIF6_Msk                   (0x1UL << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  3890. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  3891. #define DMA_ISR_GIF7_Pos                    (24U)                              
  3892. #define DMA_ISR_GIF7_Msk                    (0x1UL << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  3893. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  3894. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  3895. #define DMA_ISR_TCIF7_Msk                   (0x1UL << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  3896. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  3897. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  3898. #define DMA_ISR_HTIF7_Msk                   (0x1UL << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  3899. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  3900. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  3901. #define DMA_ISR_TEIF7_Msk                   (0x1UL << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  3902. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  3903.  
  3904. /*******************  Bit definition for DMA_IFCR register  *******************/
  3905. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  3906. #define DMA_IFCR_CGIF1_Msk                  (0x1UL << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  3907. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  3908. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  3909. #define DMA_IFCR_CTCIF1_Msk                 (0x1UL << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  3910. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  3911. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  3912. #define DMA_IFCR_CHTIF1_Msk                 (0x1UL << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  3913. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  3914. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  3915. #define DMA_IFCR_CTEIF1_Msk                 (0x1UL << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  3916. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  3917. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  3918. #define DMA_IFCR_CGIF2_Msk                  (0x1UL << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  3919. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  3920. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  3921. #define DMA_IFCR_CTCIF2_Msk                 (0x1UL << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  3922. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  3923. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  3924. #define DMA_IFCR_CHTIF2_Msk                 (0x1UL << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  3925. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  3926. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  3927. #define DMA_IFCR_CTEIF2_Msk                 (0x1UL << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  3928. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  3929. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  3930. #define DMA_IFCR_CGIF3_Msk                  (0x1UL << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  3931. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  3932. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  3933. #define DMA_IFCR_CTCIF3_Msk                 (0x1UL << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  3934. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  3935. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  3936. #define DMA_IFCR_CHTIF3_Msk                 (0x1UL << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  3937. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  3938. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  3939. #define DMA_IFCR_CTEIF3_Msk                 (0x1UL << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  3940. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  3941. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  3942. #define DMA_IFCR_CGIF4_Msk                  (0x1UL << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  3943. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  3944. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  3945. #define DMA_IFCR_CTCIF4_Msk                 (0x1UL << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  3946. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  3947. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  3948. #define DMA_IFCR_CHTIF4_Msk                 (0x1UL << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  3949. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  3950. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  3951. #define DMA_IFCR_CTEIF4_Msk                 (0x1UL << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  3952. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  3953. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  3954. #define DMA_IFCR_CGIF5_Msk                  (0x1UL << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  3955. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  3956. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  3957. #define DMA_IFCR_CTCIF5_Msk                 (0x1UL << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  3958. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  3959. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  3960. #define DMA_IFCR_CHTIF5_Msk                 (0x1UL << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  3961. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  3962. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  3963. #define DMA_IFCR_CTEIF5_Msk                 (0x1UL << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  3964. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  3965. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  3966. #define DMA_IFCR_CGIF6_Msk                  (0x1UL << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  3967. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  3968. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  3969. #define DMA_IFCR_CTCIF6_Msk                 (0x1UL << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  3970. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  3971. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  3972. #define DMA_IFCR_CHTIF6_Msk                 (0x1UL << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  3973. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  3974. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  3975. #define DMA_IFCR_CTEIF6_Msk                 (0x1UL << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  3976. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  3977. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  3978. #define DMA_IFCR_CGIF7_Msk                  (0x1UL << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  3979. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  3980. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  3981. #define DMA_IFCR_CTCIF7_Msk                 (0x1UL << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  3982. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  3983. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  3984. #define DMA_IFCR_CHTIF7_Msk                 (0x1UL << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  3985. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  3986. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  3987. #define DMA_IFCR_CTEIF7_Msk                 (0x1UL << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  3988. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  3989.  
  3990. /*******************  Bit definition for DMA_CCR register   *******************/
  3991. #define DMA_CCR_EN_Pos                      (0U)                              
  3992. #define DMA_CCR_EN_Msk                      (0x1UL << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  3993. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable */
  3994. #define DMA_CCR_TCIE_Pos                    (1U)                              
  3995. #define DMA_CCR_TCIE_Msk                    (0x1UL << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  3996. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  3997. #define DMA_CCR_HTIE_Pos                    (2U)                              
  3998. #define DMA_CCR_HTIE_Msk                    (0x1UL << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  3999. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  4000. #define DMA_CCR_TEIE_Pos                    (3U)                              
  4001. #define DMA_CCR_TEIE_Msk                    (0x1UL << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  4002. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  4003. #define DMA_CCR_DIR_Pos                     (4U)                              
  4004. #define DMA_CCR_DIR_Msk                     (0x1UL << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  4005. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  4006. #define DMA_CCR_CIRC_Pos                    (5U)                              
  4007. #define DMA_CCR_CIRC_Msk                    (0x1UL << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  4008. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  4009. #define DMA_CCR_PINC_Pos                    (6U)                              
  4010. #define DMA_CCR_PINC_Msk                    (0x1UL << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  4011. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  4012. #define DMA_CCR_MINC_Pos                    (7U)                              
  4013. #define DMA_CCR_MINC_Msk                    (0x1UL << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  4014. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  4015.  
  4016. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  4017. #define DMA_CCR_PSIZE_Msk                   (0x3UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  4018. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  4019. #define DMA_CCR_PSIZE_0                     (0x1UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  4020. #define DMA_CCR_PSIZE_1                     (0x2UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  4021.  
  4022. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  4023. #define DMA_CCR_MSIZE_Msk                   (0x3UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  4024. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  4025. #define DMA_CCR_MSIZE_0                     (0x1UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  4026. #define DMA_CCR_MSIZE_1                     (0x2UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  4027.  
  4028. #define DMA_CCR_PL_Pos                      (12U)                              
  4029. #define DMA_CCR_PL_Msk                      (0x3UL << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  4030. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  4031. #define DMA_CCR_PL_0                        (0x1UL << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  4032. #define DMA_CCR_PL_1                        (0x2UL << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  4033.  
  4034. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  4035. #define DMA_CCR_MEM2MEM_Msk                 (0x1UL << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  4036. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  4037.  
  4038. /******************  Bit definition for DMA_CNDTR  register  ******************/
  4039. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  4040. #define DMA_CNDTR_NDT_Msk                   (0xFFFFUL << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  4041. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  4042.  
  4043. /******************  Bit definition for DMA_CPAR  register  *******************/
  4044. #define DMA_CPAR_PA_Pos                     (0U)                              
  4045. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  4046. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  4047.  
  4048. /******************  Bit definition for DMA_CMAR  register  *******************/
  4049. #define DMA_CMAR_MA_Pos                     (0U)                              
  4050. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  4051. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  4052.  
  4053. /******************************************************************************/
  4054. /*                                                                            */
  4055. /*                      Analog to Digital Converter (ADC)                     */
  4056. /*                                                                            */
  4057. /******************************************************************************/
  4058.  
  4059. /*
  4060.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 family)
  4061.  */
  4062. #define ADC_MULTIMODE_SUPPORT                          /*!< ADC feature available only on specific devices: multimode available on devices with several ADC instances */
  4063.  
  4064. /********************  Bit definition for ADC_SR register  ********************/
  4065. #define ADC_SR_AWD_Pos                      (0U)                              
  4066. #define ADC_SR_AWD_Msk                      (0x1UL << ADC_SR_AWD_Pos)           /*!< 0x00000001 */
  4067. #define ADC_SR_AWD                          ADC_SR_AWD_Msk                     /*!< ADC analog watchdog 1 flag */
  4068. #define ADC_SR_EOS_Pos                      (1U)                              
  4069. #define ADC_SR_EOS_Msk                      (0x1UL << ADC_SR_EOS_Pos)           /*!< 0x00000002 */
  4070. #define ADC_SR_EOS                          ADC_SR_EOS_Msk                     /*!< ADC group regular end of sequence conversions flag */
  4071. #define ADC_SR_JEOS_Pos                     (2U)                              
  4072. #define ADC_SR_JEOS_Msk                     (0x1UL << ADC_SR_JEOS_Pos)          /*!< 0x00000004 */
  4073. #define ADC_SR_JEOS                         ADC_SR_JEOS_Msk                    /*!< ADC group injected end of sequence conversions flag */
  4074. #define ADC_SR_JSTRT_Pos                    (3U)                              
  4075. #define ADC_SR_JSTRT_Msk                    (0x1UL << ADC_SR_JSTRT_Pos)         /*!< 0x00000008 */
  4076. #define ADC_SR_JSTRT                        ADC_SR_JSTRT_Msk                   /*!< ADC group injected conversion start flag */
  4077. #define ADC_SR_STRT_Pos                     (4U)                              
  4078. #define ADC_SR_STRT_Msk                     (0x1UL << ADC_SR_STRT_Pos)          /*!< 0x00000010 */
  4079. #define ADC_SR_STRT                         ADC_SR_STRT_Msk                    /*!< ADC group regular conversion start flag */
  4080.  
  4081. /* Legacy defines */
  4082. #define  ADC_SR_EOC                          (ADC_SR_EOS)
  4083. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  4084.  
  4085. /*******************  Bit definition for ADC_CR1 register  ********************/
  4086. #define ADC_CR1_AWDCH_Pos                   (0U)                              
  4087. #define ADC_CR1_AWDCH_Msk                   (0x1FUL << ADC_CR1_AWDCH_Pos)       /*!< 0x0000001F */
  4088. #define ADC_CR1_AWDCH                       ADC_CR1_AWDCH_Msk                  /*!< ADC analog watchdog 1 monitored channel selection */
  4089. #define ADC_CR1_AWDCH_0                     (0x01UL << ADC_CR1_AWDCH_Pos)       /*!< 0x00000001 */
  4090. #define ADC_CR1_AWDCH_1                     (0x02UL << ADC_CR1_AWDCH_Pos)       /*!< 0x00000002 */
  4091. #define ADC_CR1_AWDCH_2                     (0x04UL << ADC_CR1_AWDCH_Pos)       /*!< 0x00000004 */
  4092. #define ADC_CR1_AWDCH_3                     (0x08UL << ADC_CR1_AWDCH_Pos)       /*!< 0x00000008 */
  4093. #define ADC_CR1_AWDCH_4                     (0x10UL << ADC_CR1_AWDCH_Pos)       /*!< 0x00000010 */
  4094.  
  4095. #define ADC_CR1_EOSIE_Pos                   (5U)                              
  4096. #define ADC_CR1_EOSIE_Msk                   (0x1UL << ADC_CR1_EOSIE_Pos)        /*!< 0x00000020 */
  4097. #define ADC_CR1_EOSIE                       ADC_CR1_EOSIE_Msk                  /*!< ADC group regular end of sequence conversions interrupt */
  4098. #define ADC_CR1_AWDIE_Pos                   (6U)                              
  4099. #define ADC_CR1_AWDIE_Msk                   (0x1UL << ADC_CR1_AWDIE_Pos)        /*!< 0x00000040 */
  4100. #define ADC_CR1_AWDIE                       ADC_CR1_AWDIE_Msk                  /*!< ADC analog watchdog 1 interrupt */
  4101. #define ADC_CR1_JEOSIE_Pos                  (7U)                              
  4102. #define ADC_CR1_JEOSIE_Msk                  (0x1UL << ADC_CR1_JEOSIE_Pos)       /*!< 0x00000080 */
  4103. #define ADC_CR1_JEOSIE                      ADC_CR1_JEOSIE_Msk                 /*!< ADC group injected end of sequence conversions interrupt */
  4104. #define ADC_CR1_SCAN_Pos                    (8U)                              
  4105. #define ADC_CR1_SCAN_Msk                    (0x1UL << ADC_CR1_SCAN_Pos)         /*!< 0x00000100 */
  4106. #define ADC_CR1_SCAN                        ADC_CR1_SCAN_Msk                   /*!< ADC scan mode */
  4107. #define ADC_CR1_AWDSGL_Pos                  (9U)                              
  4108. #define ADC_CR1_AWDSGL_Msk                  (0x1UL << ADC_CR1_AWDSGL_Pos)       /*!< 0x00000200 */
  4109. #define ADC_CR1_AWDSGL                      ADC_CR1_AWDSGL_Msk                 /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  4110. #define ADC_CR1_JAUTO_Pos                   (10U)                              
  4111. #define ADC_CR1_JAUTO_Msk                   (0x1UL << ADC_CR1_JAUTO_Pos)        /*!< 0x00000400 */
  4112. #define ADC_CR1_JAUTO                       ADC_CR1_JAUTO_Msk                  /*!< ADC group injected automatic trigger mode */
  4113. #define ADC_CR1_DISCEN_Pos                  (11U)                              
  4114. #define ADC_CR1_DISCEN_Msk                  (0x1UL << ADC_CR1_DISCEN_Pos)       /*!< 0x00000800 */
  4115. #define ADC_CR1_DISCEN                      ADC_CR1_DISCEN_Msk                 /*!< ADC group regular sequencer discontinuous mode */
  4116. #define ADC_CR1_JDISCEN_Pos                 (12U)                              
  4117. #define ADC_CR1_JDISCEN_Msk                 (0x1UL << ADC_CR1_JDISCEN_Pos)      /*!< 0x00001000 */
  4118. #define ADC_CR1_JDISCEN                     ADC_CR1_JDISCEN_Msk                /*!< ADC group injected sequencer discontinuous mode */
  4119.  
  4120. #define ADC_CR1_DISCNUM_Pos                 (13U)                              
  4121. #define ADC_CR1_DISCNUM_Msk                 (0x7UL << ADC_CR1_DISCNUM_Pos)      /*!< 0x0000E000 */
  4122. #define ADC_CR1_DISCNUM                     ADC_CR1_DISCNUM_Msk                /*!< ADC group regular sequencer discontinuous number of ranks */
  4123. #define ADC_CR1_DISCNUM_0                   (0x1UL << ADC_CR1_DISCNUM_Pos)      /*!< 0x00002000 */
  4124. #define ADC_CR1_DISCNUM_1                   (0x2UL << ADC_CR1_DISCNUM_Pos)      /*!< 0x00004000 */
  4125. #define ADC_CR1_DISCNUM_2                   (0x4UL << ADC_CR1_DISCNUM_Pos)      /*!< 0x00008000 */
  4126.  
  4127. #define ADC_CR1_DUALMOD_Pos                 (16U)                              
  4128. #define ADC_CR1_DUALMOD_Msk                 (0xFUL << ADC_CR1_DUALMOD_Pos)      /*!< 0x000F0000 */
  4129. #define ADC_CR1_DUALMOD                     ADC_CR1_DUALMOD_Msk                /*!< ADC multimode mode selection */
  4130. #define ADC_CR1_DUALMOD_0                   (0x1UL << ADC_CR1_DUALMOD_Pos)      /*!< 0x00010000 */
  4131. #define ADC_CR1_DUALMOD_1                   (0x2UL << ADC_CR1_DUALMOD_Pos)      /*!< 0x00020000 */
  4132. #define ADC_CR1_DUALMOD_2                   (0x4UL << ADC_CR1_DUALMOD_Pos)      /*!< 0x00040000 */
  4133. #define ADC_CR1_DUALMOD_3                   (0x8UL << ADC_CR1_DUALMOD_Pos)      /*!< 0x00080000 */
  4134.  
  4135. #define ADC_CR1_JAWDEN_Pos                  (22U)                              
  4136. #define ADC_CR1_JAWDEN_Msk                  (0x1UL << ADC_CR1_JAWDEN_Pos)       /*!< 0x00400000 */
  4137. #define ADC_CR1_JAWDEN                      ADC_CR1_JAWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  4138. #define ADC_CR1_AWDEN_Pos                   (23U)                              
  4139. #define ADC_CR1_AWDEN_Msk                   (0x1UL << ADC_CR1_AWDEN_Pos)        /*!< 0x00800000 */
  4140. #define ADC_CR1_AWDEN                       ADC_CR1_AWDEN_Msk                  /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  4141.  
  4142. /* Legacy defines */
  4143. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOSIE)
  4144. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  4145.  
  4146. /*******************  Bit definition for ADC_CR2 register  ********************/
  4147. #define ADC_CR2_ADON_Pos                    (0U)                              
  4148. #define ADC_CR2_ADON_Msk                    (0x1UL << ADC_CR2_ADON_Pos)         /*!< 0x00000001 */
  4149. #define ADC_CR2_ADON                        ADC_CR2_ADON_Msk                   /*!< ADC enable */
  4150. #define ADC_CR2_CONT_Pos                    (1U)                              
  4151. #define ADC_CR2_CONT_Msk                    (0x1UL << ADC_CR2_CONT_Pos)         /*!< 0x00000002 */
  4152. #define ADC_CR2_CONT                        ADC_CR2_CONT_Msk                   /*!< ADC group regular continuous conversion mode */
  4153. #define ADC_CR2_CAL_Pos                     (2U)                              
  4154. #define ADC_CR2_CAL_Msk                     (0x1UL << ADC_CR2_CAL_Pos)          /*!< 0x00000004 */
  4155. #define ADC_CR2_CAL                         ADC_CR2_CAL_Msk                    /*!< ADC calibration start */
  4156. #define ADC_CR2_RSTCAL_Pos                  (3U)                              
  4157. #define ADC_CR2_RSTCAL_Msk                  (0x1UL << ADC_CR2_RSTCAL_Pos)       /*!< 0x00000008 */
  4158. #define ADC_CR2_RSTCAL                      ADC_CR2_RSTCAL_Msk                 /*!< ADC calibration reset */
  4159. #define ADC_CR2_DMA_Pos                     (8U)                              
  4160. #define ADC_CR2_DMA_Msk                     (0x1UL << ADC_CR2_DMA_Pos)          /*!< 0x00000100 */
  4161. #define ADC_CR2_DMA                         ADC_CR2_DMA_Msk                    /*!< ADC DMA transfer enable */
  4162. #define ADC_CR2_ALIGN_Pos                   (11U)                              
  4163. #define ADC_CR2_ALIGN_Msk                   (0x1UL << ADC_CR2_ALIGN_Pos)        /*!< 0x00000800 */
  4164. #define ADC_CR2_ALIGN                       ADC_CR2_ALIGN_Msk                  /*!< ADC data alignement */
  4165.  
  4166. #define ADC_CR2_JEXTSEL_Pos                 (12U)                              
  4167. #define ADC_CR2_JEXTSEL_Msk                 (0x7UL << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00007000 */
  4168. #define ADC_CR2_JEXTSEL                     ADC_CR2_JEXTSEL_Msk                /*!< ADC group injected external trigger source */
  4169. #define ADC_CR2_JEXTSEL_0                   (0x1UL << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00001000 */
  4170. #define ADC_CR2_JEXTSEL_1                   (0x2UL << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00002000 */
  4171. #define ADC_CR2_JEXTSEL_2                   (0x4UL << ADC_CR2_JEXTSEL_Pos)      /*!< 0x00004000 */
  4172.  
  4173. #define ADC_CR2_JEXTTRIG_Pos                (15U)                              
  4174. #define ADC_CR2_JEXTTRIG_Msk                (0x1UL << ADC_CR2_JEXTTRIG_Pos)     /*!< 0x00008000 */
  4175. #define ADC_CR2_JEXTTRIG                    ADC_CR2_JEXTTRIG_Msk               /*!< ADC group injected external trigger enable */
  4176.  
  4177. #define ADC_CR2_EXTSEL_Pos                  (17U)                              
  4178. #define ADC_CR2_EXTSEL_Msk                  (0x7UL << ADC_CR2_EXTSEL_Pos)       /*!< 0x000E0000 */
  4179. #define ADC_CR2_EXTSEL                      ADC_CR2_EXTSEL_Msk                 /*!< ADC group regular external trigger source */
  4180. #define ADC_CR2_EXTSEL_0                    (0x1UL << ADC_CR2_EXTSEL_Pos)       /*!< 0x00020000 */
  4181. #define ADC_CR2_EXTSEL_1                    (0x2UL << ADC_CR2_EXTSEL_Pos)       /*!< 0x00040000 */
  4182. #define ADC_CR2_EXTSEL_2                    (0x4UL << ADC_CR2_EXTSEL_Pos)       /*!< 0x00080000 */
  4183.  
  4184. #define ADC_CR2_EXTTRIG_Pos                 (20U)                              
  4185. #define ADC_CR2_EXTTRIG_Msk                 (0x1UL << ADC_CR2_EXTTRIG_Pos)      /*!< 0x00100000 */
  4186. #define ADC_CR2_EXTTRIG                     ADC_CR2_EXTTRIG_Msk                /*!< ADC group regular external trigger enable */
  4187. #define ADC_CR2_JSWSTART_Pos                (21U)                              
  4188. #define ADC_CR2_JSWSTART_Msk                (0x1UL << ADC_CR2_JSWSTART_Pos)     /*!< 0x00200000 */
  4189. #define ADC_CR2_JSWSTART                    ADC_CR2_JSWSTART_Msk               /*!< ADC group injected conversion start */
  4190. #define ADC_CR2_SWSTART_Pos                 (22U)                              
  4191. #define ADC_CR2_SWSTART_Msk                 (0x1UL << ADC_CR2_SWSTART_Pos)      /*!< 0x00400000 */
  4192. #define ADC_CR2_SWSTART                     ADC_CR2_SWSTART_Msk                /*!< ADC group regular conversion start */
  4193. #define ADC_CR2_TSVREFE_Pos                 (23U)                              
  4194. #define ADC_CR2_TSVREFE_Msk                 (0x1UL << ADC_CR2_TSVREFE_Pos)      /*!< 0x00800000 */
  4195. #define ADC_CR2_TSVREFE                     ADC_CR2_TSVREFE_Msk                /*!< ADC internal path to VrefInt and temperature sensor enable */
  4196.  
  4197. /******************  Bit definition for ADC_SMPR1 register  *******************/
  4198. #define ADC_SMPR1_SMP10_Pos                 (0U)                              
  4199. #define ADC_SMPR1_SMP10_Msk                 (0x7UL << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000007 */
  4200. #define ADC_SMPR1_SMP10                     ADC_SMPR1_SMP10_Msk                /*!< ADC channel 10 sampling time selection  */
  4201. #define ADC_SMPR1_SMP10_0                   (0x1UL << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000001 */
  4202. #define ADC_SMPR1_SMP10_1                   (0x2UL << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000002 */
  4203. #define ADC_SMPR1_SMP10_2                   (0x4UL << ADC_SMPR1_SMP10_Pos)      /*!< 0x00000004 */
  4204.  
  4205. #define ADC_SMPR1_SMP11_Pos                 (3U)                              
  4206. #define ADC_SMPR1_SMP11_Msk                 (0x7UL << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000038 */
  4207. #define ADC_SMPR1_SMP11                     ADC_SMPR1_SMP11_Msk                /*!< ADC channel 11 sampling time selection  */
  4208. #define ADC_SMPR1_SMP11_0                   (0x1UL << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000008 */
  4209. #define ADC_SMPR1_SMP11_1                   (0x2UL << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000010 */
  4210. #define ADC_SMPR1_SMP11_2                   (0x4UL << ADC_SMPR1_SMP11_Pos)      /*!< 0x00000020 */
  4211.  
  4212. #define ADC_SMPR1_SMP12_Pos                 (6U)                              
  4213. #define ADC_SMPR1_SMP12_Msk                 (0x7UL << ADC_SMPR1_SMP12_Pos)      /*!< 0x000001C0 */
  4214. #define ADC_SMPR1_SMP12                     ADC_SMPR1_SMP12_Msk                /*!< ADC channel 12 sampling time selection  */
  4215. #define ADC_SMPR1_SMP12_0                   (0x1UL << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000040 */
  4216. #define ADC_SMPR1_SMP12_1                   (0x2UL << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000080 */
  4217. #define ADC_SMPR1_SMP12_2                   (0x4UL << ADC_SMPR1_SMP12_Pos)      /*!< 0x00000100 */
  4218.  
  4219. #define ADC_SMPR1_SMP13_Pos                 (9U)                              
  4220. #define ADC_SMPR1_SMP13_Msk                 (0x7UL << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000E00 */
  4221. #define ADC_SMPR1_SMP13                     ADC_SMPR1_SMP13_Msk                /*!< ADC channel 13 sampling time selection  */
  4222. #define ADC_SMPR1_SMP13_0                   (0x1UL << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000200 */
  4223. #define ADC_SMPR1_SMP13_1                   (0x2UL << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000400 */
  4224. #define ADC_SMPR1_SMP13_2                   (0x4UL << ADC_SMPR1_SMP13_Pos)      /*!< 0x00000800 */
  4225.  
  4226. #define ADC_SMPR1_SMP14_Pos                 (12U)                              
  4227. #define ADC_SMPR1_SMP14_Msk                 (0x7UL << ADC_SMPR1_SMP14_Pos)      /*!< 0x00007000 */
  4228. #define ADC_SMPR1_SMP14                     ADC_SMPR1_SMP14_Msk                /*!< ADC channel 14 sampling time selection  */
  4229. #define ADC_SMPR1_SMP14_0                   (0x1UL << ADC_SMPR1_SMP14_Pos)      /*!< 0x00001000 */
  4230. #define ADC_SMPR1_SMP14_1                   (0x2UL << ADC_SMPR1_SMP14_Pos)      /*!< 0x00002000 */
  4231. #define ADC_SMPR1_SMP14_2                   (0x4UL << ADC_SMPR1_SMP14_Pos)      /*!< 0x00004000 */
  4232.  
  4233. #define ADC_SMPR1_SMP15_Pos                 (15U)                              
  4234. #define ADC_SMPR1_SMP15_Msk                 (0x7UL << ADC_SMPR1_SMP15_Pos)      /*!< 0x00038000 */
  4235. #define ADC_SMPR1_SMP15                     ADC_SMPR1_SMP15_Msk                /*!< ADC channel 15 sampling time selection  */
  4236. #define ADC_SMPR1_SMP15_0                   (0x1UL << ADC_SMPR1_SMP15_Pos)      /*!< 0x00008000 */
  4237. #define ADC_SMPR1_SMP15_1                   (0x2UL << ADC_SMPR1_SMP15_Pos)      /*!< 0x00010000 */
  4238. #define ADC_SMPR1_SMP15_2                   (0x4UL << ADC_SMPR1_SMP15_Pos)      /*!< 0x00020000 */
  4239.  
  4240. #define ADC_SMPR1_SMP16_Pos                 (18U)                              
  4241. #define ADC_SMPR1_SMP16_Msk                 (0x7UL << ADC_SMPR1_SMP16_Pos)      /*!< 0x001C0000 */
  4242. #define ADC_SMPR1_SMP16                     ADC_SMPR1_SMP16_Msk                /*!< ADC channel 16 sampling time selection  */
  4243. #define ADC_SMPR1_SMP16_0                   (0x1UL << ADC_SMPR1_SMP16_Pos)      /*!< 0x00040000 */
  4244. #define ADC_SMPR1_SMP16_1                   (0x2UL << ADC_SMPR1_SMP16_Pos)      /*!< 0x00080000 */
  4245. #define ADC_SMPR1_SMP16_2                   (0x4UL << ADC_SMPR1_SMP16_Pos)      /*!< 0x00100000 */
  4246.  
  4247. #define ADC_SMPR1_SMP17_Pos                 (21U)                              
  4248. #define ADC_SMPR1_SMP17_Msk                 (0x7UL << ADC_SMPR1_SMP17_Pos)      /*!< 0x00E00000 */
  4249. #define ADC_SMPR1_SMP17                     ADC_SMPR1_SMP17_Msk                /*!< ADC channel 17 sampling time selection  */
  4250. #define ADC_SMPR1_SMP17_0                   (0x1UL << ADC_SMPR1_SMP17_Pos)      /*!< 0x00200000 */
  4251. #define ADC_SMPR1_SMP17_1                   (0x2UL << ADC_SMPR1_SMP17_Pos)      /*!< 0x00400000 */
  4252. #define ADC_SMPR1_SMP17_2                   (0x4UL << ADC_SMPR1_SMP17_Pos)      /*!< 0x00800000 */
  4253.  
  4254. /******************  Bit definition for ADC_SMPR2 register  *******************/
  4255. #define ADC_SMPR2_SMP0_Pos                  (0U)                              
  4256. #define ADC_SMPR2_SMP0_Msk                  (0x7UL << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000007 */
  4257. #define ADC_SMPR2_SMP0                      ADC_SMPR2_SMP0_Msk                 /*!< ADC channel 0 sampling time selection  */
  4258. #define ADC_SMPR2_SMP0_0                    (0x1UL << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000001 */
  4259. #define ADC_SMPR2_SMP0_1                    (0x2UL << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000002 */
  4260. #define ADC_SMPR2_SMP0_2                    (0x4UL << ADC_SMPR2_SMP0_Pos)       /*!< 0x00000004 */
  4261.  
  4262. #define ADC_SMPR2_SMP1_Pos                  (3U)                              
  4263. #define ADC_SMPR2_SMP1_Msk                  (0x7UL << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000038 */
  4264. #define ADC_SMPR2_SMP1                      ADC_SMPR2_SMP1_Msk                 /*!< ADC channel 1 sampling time selection  */
  4265. #define ADC_SMPR2_SMP1_0                    (0x1UL << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000008 */
  4266. #define ADC_SMPR2_SMP1_1                    (0x2UL << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000010 */
  4267. #define ADC_SMPR2_SMP1_2                    (0x4UL << ADC_SMPR2_SMP1_Pos)       /*!< 0x00000020 */
  4268.  
  4269. #define ADC_SMPR2_SMP2_Pos                  (6U)                              
  4270. #define ADC_SMPR2_SMP2_Msk                  (0x7UL << ADC_SMPR2_SMP2_Pos)       /*!< 0x000001C0 */
  4271. #define ADC_SMPR2_SMP2                      ADC_SMPR2_SMP2_Msk                 /*!< ADC channel 2 sampling time selection  */
  4272. #define ADC_SMPR2_SMP2_0                    (0x1UL << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000040 */
  4273. #define ADC_SMPR2_SMP2_1                    (0x2UL << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000080 */
  4274. #define ADC_SMPR2_SMP2_2                    (0x4UL << ADC_SMPR2_SMP2_Pos)       /*!< 0x00000100 */
  4275.  
  4276. #define ADC_SMPR2_SMP3_Pos                  (9U)                              
  4277. #define ADC_SMPR2_SMP3_Msk                  (0x7UL << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000E00 */
  4278. #define ADC_SMPR2_SMP3                      ADC_SMPR2_SMP3_Msk                 /*!< ADC channel 3 sampling time selection  */
  4279. #define ADC_SMPR2_SMP3_0                    (0x1UL << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000200 */
  4280. #define ADC_SMPR2_SMP3_1                    (0x2UL << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000400 */
  4281. #define ADC_SMPR2_SMP3_2                    (0x4UL << ADC_SMPR2_SMP3_Pos)       /*!< 0x00000800 */
  4282.  
  4283. #define ADC_SMPR2_SMP4_Pos                  (12U)                              
  4284. #define ADC_SMPR2_SMP4_Msk                  (0x7UL << ADC_SMPR2_SMP4_Pos)       /*!< 0x00007000 */
  4285. #define ADC_SMPR2_SMP4                      ADC_SMPR2_SMP4_Msk                 /*!< ADC channel 4 sampling time selection  */
  4286. #define ADC_SMPR2_SMP4_0                    (0x1UL << ADC_SMPR2_SMP4_Pos)       /*!< 0x00001000 */
  4287. #define ADC_SMPR2_SMP4_1                    (0x2UL << ADC_SMPR2_SMP4_Pos)       /*!< 0x00002000 */
  4288. #define ADC_SMPR2_SMP4_2                    (0x4UL << ADC_SMPR2_SMP4_Pos)       /*!< 0x00004000 */
  4289.  
  4290. #define ADC_SMPR2_SMP5_Pos                  (15U)                              
  4291. #define ADC_SMPR2_SMP5_Msk                  (0x7UL << ADC_SMPR2_SMP5_Pos)       /*!< 0x00038000 */
  4292. #define ADC_SMPR2_SMP5                      ADC_SMPR2_SMP5_Msk                 /*!< ADC channel 5 sampling time selection  */
  4293. #define ADC_SMPR2_SMP5_0                    (0x1UL << ADC_SMPR2_SMP5_Pos)       /*!< 0x00008000 */
  4294. #define ADC_SMPR2_SMP5_1                    (0x2UL << ADC_SMPR2_SMP5_Pos)       /*!< 0x00010000 */
  4295. #define ADC_SMPR2_SMP5_2                    (0x4UL << ADC_SMPR2_SMP5_Pos)       /*!< 0x00020000 */
  4296.  
  4297. #define ADC_SMPR2_SMP6_Pos                  (18U)                              
  4298. #define ADC_SMPR2_SMP6_Msk                  (0x7UL << ADC_SMPR2_SMP6_Pos)       /*!< 0x001C0000 */
  4299. #define ADC_SMPR2_SMP6                      ADC_SMPR2_SMP6_Msk                 /*!< ADC channel 6 sampling time selection  */
  4300. #define ADC_SMPR2_SMP6_0                    (0x1UL << ADC_SMPR2_SMP6_Pos)       /*!< 0x00040000 */
  4301. #define ADC_SMPR2_SMP6_1                    (0x2UL << ADC_SMPR2_SMP6_Pos)       /*!< 0x00080000 */
  4302. #define ADC_SMPR2_SMP6_2                    (0x4UL << ADC_SMPR2_SMP6_Pos)       /*!< 0x00100000 */
  4303.  
  4304. #define ADC_SMPR2_SMP7_Pos                  (21U)                              
  4305. #define ADC_SMPR2_SMP7_Msk                  (0x7UL << ADC_SMPR2_SMP7_Pos)       /*!< 0x00E00000 */
  4306. #define ADC_SMPR2_SMP7                      ADC_SMPR2_SMP7_Msk                 /*!< ADC channel 7 sampling time selection  */
  4307. #define ADC_SMPR2_SMP7_0                    (0x1UL << ADC_SMPR2_SMP7_Pos)       /*!< 0x00200000 */
  4308. #define ADC_SMPR2_SMP7_1                    (0x2UL << ADC_SMPR2_SMP7_Pos)       /*!< 0x00400000 */
  4309. #define ADC_SMPR2_SMP7_2                    (0x4UL << ADC_SMPR2_SMP7_Pos)       /*!< 0x00800000 */
  4310.  
  4311. #define ADC_SMPR2_SMP8_Pos                  (24U)                              
  4312. #define ADC_SMPR2_SMP8_Msk                  (0x7UL << ADC_SMPR2_SMP8_Pos)       /*!< 0x07000000 */
  4313. #define ADC_SMPR2_SMP8                      ADC_SMPR2_SMP8_Msk                 /*!< ADC channel 8 sampling time selection  */
  4314. #define ADC_SMPR2_SMP8_0                    (0x1UL << ADC_SMPR2_SMP8_Pos)       /*!< 0x01000000 */
  4315. #define ADC_SMPR2_SMP8_1                    (0x2UL << ADC_SMPR2_SMP8_Pos)       /*!< 0x02000000 */
  4316. #define ADC_SMPR2_SMP8_2                    (0x4UL << ADC_SMPR2_SMP8_Pos)       /*!< 0x04000000 */
  4317.  
  4318. #define ADC_SMPR2_SMP9_Pos                  (27U)                              
  4319. #define ADC_SMPR2_SMP9_Msk                  (0x7UL << ADC_SMPR2_SMP9_Pos)       /*!< 0x38000000 */
  4320. #define ADC_SMPR2_SMP9                      ADC_SMPR2_SMP9_Msk                 /*!< ADC channel 9 sampling time selection  */
  4321. #define ADC_SMPR2_SMP9_0                    (0x1UL << ADC_SMPR2_SMP9_Pos)       /*!< 0x08000000 */
  4322. #define ADC_SMPR2_SMP9_1                    (0x2UL << ADC_SMPR2_SMP9_Pos)       /*!< 0x10000000 */
  4323. #define ADC_SMPR2_SMP9_2                    (0x4UL << ADC_SMPR2_SMP9_Pos)       /*!< 0x20000000 */
  4324.  
  4325. /******************  Bit definition for ADC_JOFR1 register  *******************/
  4326. #define ADC_JOFR1_JOFFSET1_Pos              (0U)                              
  4327. #define ADC_JOFR1_JOFFSET1_Msk              (0xFFFUL << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  4328. #define ADC_JOFR1_JOFFSET1                  ADC_JOFR1_JOFFSET1_Msk             /*!< ADC group injected sequencer rank 1 offset value */
  4329.  
  4330. /******************  Bit definition for ADC_JOFR2 register  *******************/
  4331. #define ADC_JOFR2_JOFFSET2_Pos              (0U)                              
  4332. #define ADC_JOFR2_JOFFSET2_Msk              (0xFFFUL << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  4333. #define ADC_JOFR2_JOFFSET2                  ADC_JOFR2_JOFFSET2_Msk             /*!< ADC group injected sequencer rank 2 offset value */
  4334.  
  4335. /******************  Bit definition for ADC_JOFR3 register  *******************/
  4336. #define ADC_JOFR3_JOFFSET3_Pos              (0U)                              
  4337. #define ADC_JOFR3_JOFFSET3_Msk              (0xFFFUL << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  4338. #define ADC_JOFR3_JOFFSET3                  ADC_JOFR3_JOFFSET3_Msk             /*!< ADC group injected sequencer rank 3 offset value */
  4339.  
  4340. /******************  Bit definition for ADC_JOFR4 register  *******************/
  4341. #define ADC_JOFR4_JOFFSET4_Pos              (0U)                              
  4342. #define ADC_JOFR4_JOFFSET4_Msk              (0xFFFUL << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  4343. #define ADC_JOFR4_JOFFSET4                  ADC_JOFR4_JOFFSET4_Msk             /*!< ADC group injected sequencer rank 4 offset value */
  4344.  
  4345. /*******************  Bit definition for ADC_HTR register  ********************/
  4346. #define ADC_HTR_HT_Pos                      (0U)                              
  4347. #define ADC_HTR_HT_Msk                      (0xFFFUL << ADC_HTR_HT_Pos)         /*!< 0x00000FFF */
  4348. #define ADC_HTR_HT                          ADC_HTR_HT_Msk                     /*!< ADC analog watchdog 1 threshold high */
  4349.  
  4350. /*******************  Bit definition for ADC_LTR register  ********************/
  4351. #define ADC_LTR_LT_Pos                      (0U)                              
  4352. #define ADC_LTR_LT_Msk                      (0xFFFUL << ADC_LTR_LT_Pos)         /*!< 0x00000FFF */
  4353. #define ADC_LTR_LT                          ADC_LTR_LT_Msk                     /*!< ADC analog watchdog 1 threshold low */
  4354.  
  4355. /*******************  Bit definition for ADC_SQR1 register  *******************/
  4356. #define ADC_SQR1_SQ13_Pos                   (0U)                              
  4357. #define ADC_SQR1_SQ13_Msk                   (0x1FUL << ADC_SQR1_SQ13_Pos)       /*!< 0x0000001F */
  4358. #define ADC_SQR1_SQ13                       ADC_SQR1_SQ13_Msk                  /*!< ADC group regular sequencer rank 13 */
  4359. #define ADC_SQR1_SQ13_0                     (0x01UL << ADC_SQR1_SQ13_Pos)       /*!< 0x00000001 */
  4360. #define ADC_SQR1_SQ13_1                     (0x02UL << ADC_SQR1_SQ13_Pos)       /*!< 0x00000002 */
  4361. #define ADC_SQR1_SQ13_2                     (0x04UL << ADC_SQR1_SQ13_Pos)       /*!< 0x00000004 */
  4362. #define ADC_SQR1_SQ13_3                     (0x08UL << ADC_SQR1_SQ13_Pos)       /*!< 0x00000008 */
  4363. #define ADC_SQR1_SQ13_4                     (0x10UL << ADC_SQR1_SQ13_Pos)       /*!< 0x00000010 */
  4364.  
  4365. #define ADC_SQR1_SQ14_Pos                   (5U)                              
  4366. #define ADC_SQR1_SQ14_Msk                   (0x1FUL << ADC_SQR1_SQ14_Pos)       /*!< 0x000003E0 */
  4367. #define ADC_SQR1_SQ14                       ADC_SQR1_SQ14_Msk                  /*!< ADC group regular sequencer rank 14 */
  4368. #define ADC_SQR1_SQ14_0                     (0x01UL << ADC_SQR1_SQ14_Pos)       /*!< 0x00000020 */
  4369. #define ADC_SQR1_SQ14_1                     (0x02UL << ADC_SQR1_SQ14_Pos)       /*!< 0x00000040 */
  4370. #define ADC_SQR1_SQ14_2                     (0x04UL << ADC_SQR1_SQ14_Pos)       /*!< 0x00000080 */
  4371. #define ADC_SQR1_SQ14_3                     (0x08UL << ADC_SQR1_SQ14_Pos)       /*!< 0x00000100 */
  4372. #define ADC_SQR1_SQ14_4                     (0x10UL << ADC_SQR1_SQ14_Pos)       /*!< 0x00000200 */
  4373.  
  4374. #define ADC_SQR1_SQ15_Pos                   (10U)                              
  4375. #define ADC_SQR1_SQ15_Msk                   (0x1FUL << ADC_SQR1_SQ15_Pos)       /*!< 0x00007C00 */
  4376. #define ADC_SQR1_SQ15                       ADC_SQR1_SQ15_Msk                  /*!< ADC group regular sequencer rank 15 */
  4377. #define ADC_SQR1_SQ15_0                     (0x01UL << ADC_SQR1_SQ15_Pos)       /*!< 0x00000400 */
  4378. #define ADC_SQR1_SQ15_1                     (0x02UL << ADC_SQR1_SQ15_Pos)       /*!< 0x00000800 */
  4379. #define ADC_SQR1_SQ15_2                     (0x04UL << ADC_SQR1_SQ15_Pos)       /*!< 0x00001000 */
  4380. #define ADC_SQR1_SQ15_3                     (0x08UL << ADC_SQR1_SQ15_Pos)       /*!< 0x00002000 */
  4381. #define ADC_SQR1_SQ15_4                     (0x10UL << ADC_SQR1_SQ15_Pos)       /*!< 0x00004000 */
  4382.  
  4383. #define ADC_SQR1_SQ16_Pos                   (15U)                              
  4384. #define ADC_SQR1_SQ16_Msk                   (0x1FUL << ADC_SQR1_SQ16_Pos)       /*!< 0x000F8000 */
  4385. #define ADC_SQR1_SQ16                       ADC_SQR1_SQ16_Msk                  /*!< ADC group regular sequencer rank 16 */
  4386. #define ADC_SQR1_SQ16_0                     (0x01UL << ADC_SQR1_SQ16_Pos)       /*!< 0x00008000 */
  4387. #define ADC_SQR1_SQ16_1                     (0x02UL << ADC_SQR1_SQ16_Pos)       /*!< 0x00010000 */
  4388. #define ADC_SQR1_SQ16_2                     (0x04UL << ADC_SQR1_SQ16_Pos)       /*!< 0x00020000 */
  4389. #define ADC_SQR1_SQ16_3                     (0x08UL << ADC_SQR1_SQ16_Pos)       /*!< 0x00040000 */
  4390. #define ADC_SQR1_SQ16_4                     (0x10UL << ADC_SQR1_SQ16_Pos)       /*!< 0x00080000 */
  4391.  
  4392. #define ADC_SQR1_L_Pos                      (20U)                              
  4393. #define ADC_SQR1_L_Msk                      (0xFUL << ADC_SQR1_L_Pos)           /*!< 0x00F00000 */
  4394. #define ADC_SQR1_L                          ADC_SQR1_L_Msk                     /*!< ADC group regular sequencer scan length */
  4395. #define ADC_SQR1_L_0                        (0x1UL << ADC_SQR1_L_Pos)           /*!< 0x00100000 */
  4396. #define ADC_SQR1_L_1                        (0x2UL << ADC_SQR1_L_Pos)           /*!< 0x00200000 */
  4397. #define ADC_SQR1_L_2                        (0x4UL << ADC_SQR1_L_Pos)           /*!< 0x00400000 */
  4398. #define ADC_SQR1_L_3                        (0x8UL << ADC_SQR1_L_Pos)           /*!< 0x00800000 */
  4399.  
  4400. /*******************  Bit definition for ADC_SQR2 register  *******************/
  4401. #define ADC_SQR2_SQ7_Pos                    (0U)                              
  4402. #define ADC_SQR2_SQ7_Msk                    (0x1FUL << ADC_SQR2_SQ7_Pos)        /*!< 0x0000001F */
  4403. #define ADC_SQR2_SQ7                        ADC_SQR2_SQ7_Msk                   /*!< ADC group regular sequencer rank 7 */
  4404. #define ADC_SQR2_SQ7_0                      (0x01UL << ADC_SQR2_SQ7_Pos)        /*!< 0x00000001 */
  4405. #define ADC_SQR2_SQ7_1                      (0x02UL << ADC_SQR2_SQ7_Pos)        /*!< 0x00000002 */
  4406. #define ADC_SQR2_SQ7_2                      (0x04UL << ADC_SQR2_SQ7_Pos)        /*!< 0x00000004 */
  4407. #define ADC_SQR2_SQ7_3                      (0x08UL << ADC_SQR2_SQ7_Pos)        /*!< 0x00000008 */
  4408. #define ADC_SQR2_SQ7_4                      (0x10UL << ADC_SQR2_SQ7_Pos)        /*!< 0x00000010 */
  4409.  
  4410. #define ADC_SQR2_SQ8_Pos                    (5U)                              
  4411. #define ADC_SQR2_SQ8_Msk                    (0x1FUL << ADC_SQR2_SQ8_Pos)        /*!< 0x000003E0 */
  4412. #define ADC_SQR2_SQ8                        ADC_SQR2_SQ8_Msk                   /*!< ADC group regular sequencer rank 8 */
  4413. #define ADC_SQR2_SQ8_0                      (0x01UL << ADC_SQR2_SQ8_Pos)        /*!< 0x00000020 */
  4414. #define ADC_SQR2_SQ8_1                      (0x02UL << ADC_SQR2_SQ8_Pos)        /*!< 0x00000040 */
  4415. #define ADC_SQR2_SQ8_2                      (0x04UL << ADC_SQR2_SQ8_Pos)        /*!< 0x00000080 */
  4416. #define ADC_SQR2_SQ8_3                      (0x08UL << ADC_SQR2_SQ8_Pos)        /*!< 0x00000100 */
  4417. #define ADC_SQR2_SQ8_4                      (0x10UL << ADC_SQR2_SQ8_Pos)        /*!< 0x00000200 */
  4418.  
  4419. #define ADC_SQR2_SQ9_Pos                    (10U)                              
  4420. #define ADC_SQR2_SQ9_Msk                    (0x1FUL << ADC_SQR2_SQ9_Pos)        /*!< 0x00007C00 */
  4421. #define ADC_SQR2_SQ9                        ADC_SQR2_SQ9_Msk                   /*!< ADC group regular sequencer rank 9 */
  4422. #define ADC_SQR2_SQ9_0                      (0x01UL << ADC_SQR2_SQ9_Pos)        /*!< 0x00000400 */
  4423. #define ADC_SQR2_SQ9_1                      (0x02UL << ADC_SQR2_SQ9_Pos)        /*!< 0x00000800 */
  4424. #define ADC_SQR2_SQ9_2                      (0x04UL << ADC_SQR2_SQ9_Pos)        /*!< 0x00001000 */
  4425. #define ADC_SQR2_SQ9_3                      (0x08UL << ADC_SQR2_SQ9_Pos)        /*!< 0x00002000 */
  4426. #define ADC_SQR2_SQ9_4                      (0x10UL << ADC_SQR2_SQ9_Pos)        /*!< 0x00004000 */
  4427.  
  4428. #define ADC_SQR2_SQ10_Pos                   (15U)                              
  4429. #define ADC_SQR2_SQ10_Msk                   (0x1FUL << ADC_SQR2_SQ10_Pos)       /*!< 0x000F8000 */
  4430. #define ADC_SQR2_SQ10                       ADC_SQR2_SQ10_Msk                  /*!< ADC group regular sequencer rank 10 */
  4431. #define ADC_SQR2_SQ10_0                     (0x01UL << ADC_SQR2_SQ10_Pos)       /*!< 0x00008000 */
  4432. #define ADC_SQR2_SQ10_1                     (0x02UL << ADC_SQR2_SQ10_Pos)       /*!< 0x00010000 */
  4433. #define ADC_SQR2_SQ10_2                     (0x04UL << ADC_SQR2_SQ10_Pos)       /*!< 0x00020000 */
  4434. #define ADC_SQR2_SQ10_3                     (0x08UL << ADC_SQR2_SQ10_Pos)       /*!< 0x00040000 */
  4435. #define ADC_SQR2_SQ10_4                     (0x10UL << ADC_SQR2_SQ10_Pos)       /*!< 0x00080000 */
  4436.  
  4437. #define ADC_SQR2_SQ11_Pos                   (20U)                              
  4438. #define ADC_SQR2_SQ11_Msk                   (0x1FUL << ADC_SQR2_SQ11_Pos)       /*!< 0x01F00000 */
  4439. #define ADC_SQR2_SQ11                       ADC_SQR2_SQ11_Msk                  /*!< ADC group regular sequencer rank 1 */
  4440. #define ADC_SQR2_SQ11_0                     (0x01UL << ADC_SQR2_SQ11_Pos)       /*!< 0x00100000 */
  4441. #define ADC_SQR2_SQ11_1                     (0x02UL << ADC_SQR2_SQ11_Pos)       /*!< 0x00200000 */
  4442. #define ADC_SQR2_SQ11_2                     (0x04UL << ADC_SQR2_SQ11_Pos)       /*!< 0x00400000 */
  4443. #define ADC_SQR2_SQ11_3                     (0x08UL << ADC_SQR2_SQ11_Pos)       /*!< 0x00800000 */
  4444. #define ADC_SQR2_SQ11_4                     (0x10UL << ADC_SQR2_SQ11_Pos)       /*!< 0x01000000 */
  4445.  
  4446. #define ADC_SQR2_SQ12_Pos                   (25U)                              
  4447. #define ADC_SQR2_SQ12_Msk                   (0x1FUL << ADC_SQR2_SQ12_Pos)       /*!< 0x3E000000 */
  4448. #define ADC_SQR2_SQ12                       ADC_SQR2_SQ12_Msk                  /*!< ADC group regular sequencer rank 12 */
  4449. #define ADC_SQR2_SQ12_0                     (0x01UL << ADC_SQR2_SQ12_Pos)       /*!< 0x02000000 */
  4450. #define ADC_SQR2_SQ12_1                     (0x02UL << ADC_SQR2_SQ12_Pos)       /*!< 0x04000000 */
  4451. #define ADC_SQR2_SQ12_2                     (0x04UL << ADC_SQR2_SQ12_Pos)       /*!< 0x08000000 */
  4452. #define ADC_SQR2_SQ12_3                     (0x08UL << ADC_SQR2_SQ12_Pos)       /*!< 0x10000000 */
  4453. #define ADC_SQR2_SQ12_4                     (0x10UL << ADC_SQR2_SQ12_Pos)       /*!< 0x20000000 */
  4454.  
  4455. /*******************  Bit definition for ADC_SQR3 register  *******************/
  4456. #define ADC_SQR3_SQ1_Pos                    (0U)                              
  4457. #define ADC_SQR3_SQ1_Msk                    (0x1FUL << ADC_SQR3_SQ1_Pos)        /*!< 0x0000001F */
  4458. #define ADC_SQR3_SQ1                        ADC_SQR3_SQ1_Msk                   /*!< ADC group regular sequencer rank 1 */
  4459. #define ADC_SQR3_SQ1_0                      (0x01UL << ADC_SQR3_SQ1_Pos)        /*!< 0x00000001 */
  4460. #define ADC_SQR3_SQ1_1                      (0x02UL << ADC_SQR3_SQ1_Pos)        /*!< 0x00000002 */
  4461. #define ADC_SQR3_SQ1_2                      (0x04UL << ADC_SQR3_SQ1_Pos)        /*!< 0x00000004 */
  4462. #define ADC_SQR3_SQ1_3                      (0x08UL << ADC_SQR3_SQ1_Pos)        /*!< 0x00000008 */
  4463. #define ADC_SQR3_SQ1_4                      (0x10UL << ADC_SQR3_SQ1_Pos)        /*!< 0x00000010 */
  4464.  
  4465. #define ADC_SQR3_SQ2_Pos                    (5U)                              
  4466. #define ADC_SQR3_SQ2_Msk                    (0x1FUL << ADC_SQR3_SQ2_Pos)        /*!< 0x000003E0 */
  4467. #define ADC_SQR3_SQ2                        ADC_SQR3_SQ2_Msk                   /*!< ADC group regular sequencer rank 2 */
  4468. #define ADC_SQR3_SQ2_0                      (0x01UL << ADC_SQR3_SQ2_Pos)        /*!< 0x00000020 */
  4469. #define ADC_SQR3_SQ2_1                      (0x02UL << ADC_SQR3_SQ2_Pos)        /*!< 0x00000040 */
  4470. #define ADC_SQR3_SQ2_2                      (0x04UL << ADC_SQR3_SQ2_Pos)        /*!< 0x00000080 */
  4471. #define ADC_SQR3_SQ2_3                      (0x08UL << ADC_SQR3_SQ2_Pos)        /*!< 0x00000100 */
  4472. #define ADC_SQR3_SQ2_4                      (0x10UL << ADC_SQR3_SQ2_Pos)        /*!< 0x00000200 */
  4473.  
  4474. #define ADC_SQR3_SQ3_Pos                    (10U)                              
  4475. #define ADC_SQR3_SQ3_Msk                    (0x1FUL << ADC_SQR3_SQ3_Pos)        /*!< 0x00007C00 */
  4476. #define ADC_SQR3_SQ3                        ADC_SQR3_SQ3_Msk                   /*!< ADC group regular sequencer rank 3 */
  4477. #define ADC_SQR3_SQ3_0                      (0x01UL << ADC_SQR3_SQ3_Pos)        /*!< 0x00000400 */
  4478. #define ADC_SQR3_SQ3_1                      (0x02UL << ADC_SQR3_SQ3_Pos)        /*!< 0x00000800 */
  4479. #define ADC_SQR3_SQ3_2                      (0x04UL << ADC_SQR3_SQ3_Pos)        /*!< 0x00001000 */
  4480. #define ADC_SQR3_SQ3_3                      (0x08UL << ADC_SQR3_SQ3_Pos)        /*!< 0x00002000 */
  4481. #define ADC_SQR3_SQ3_4                      (0x10UL << ADC_SQR3_SQ3_Pos)        /*!< 0x00004000 */
  4482.  
  4483. #define ADC_SQR3_SQ4_Pos                    (15U)                              
  4484. #define ADC_SQR3_SQ4_Msk                    (0x1FUL << ADC_SQR3_SQ4_Pos)        /*!< 0x000F8000 */
  4485. #define ADC_SQR3_SQ4                        ADC_SQR3_SQ4_Msk                   /*!< ADC group regular sequencer rank 4 */
  4486. #define ADC_SQR3_SQ4_0                      (0x01UL << ADC_SQR3_SQ4_Pos)        /*!< 0x00008000 */
  4487. #define ADC_SQR3_SQ4_1                      (0x02UL << ADC_SQR3_SQ4_Pos)        /*!< 0x00010000 */
  4488. #define ADC_SQR3_SQ4_2                      (0x04UL << ADC_SQR3_SQ4_Pos)        /*!< 0x00020000 */
  4489. #define ADC_SQR3_SQ4_3                      (0x08UL << ADC_SQR3_SQ4_Pos)        /*!< 0x00040000 */
  4490. #define ADC_SQR3_SQ4_4                      (0x10UL << ADC_SQR3_SQ4_Pos)        /*!< 0x00080000 */
  4491.  
  4492. #define ADC_SQR3_SQ5_Pos                    (20U)                              
  4493. #define ADC_SQR3_SQ5_Msk                    (0x1FUL << ADC_SQR3_SQ5_Pos)        /*!< 0x01F00000 */
  4494. #define ADC_SQR3_SQ5                        ADC_SQR3_SQ5_Msk                   /*!< ADC group regular sequencer rank 5 */
  4495. #define ADC_SQR3_SQ5_0                      (0x01UL << ADC_SQR3_SQ5_Pos)        /*!< 0x00100000 */
  4496. #define ADC_SQR3_SQ5_1                      (0x02UL << ADC_SQR3_SQ5_Pos)        /*!< 0x00200000 */
  4497. #define ADC_SQR3_SQ5_2                      (0x04UL << ADC_SQR3_SQ5_Pos)        /*!< 0x00400000 */
  4498. #define ADC_SQR3_SQ5_3                      (0x08UL << ADC_SQR3_SQ5_Pos)        /*!< 0x00800000 */
  4499. #define ADC_SQR3_SQ5_4                      (0x10UL << ADC_SQR3_SQ5_Pos)        /*!< 0x01000000 */
  4500.  
  4501. #define ADC_SQR3_SQ6_Pos                    (25U)                              
  4502. #define ADC_SQR3_SQ6_Msk                    (0x1FUL << ADC_SQR3_SQ6_Pos)        /*!< 0x3E000000 */
  4503. #define ADC_SQR3_SQ6                        ADC_SQR3_SQ6_Msk                   /*!< ADC group regular sequencer rank 6 */
  4504. #define ADC_SQR3_SQ6_0                      (0x01UL << ADC_SQR3_SQ6_Pos)        /*!< 0x02000000 */
  4505. #define ADC_SQR3_SQ6_1                      (0x02UL << ADC_SQR3_SQ6_Pos)        /*!< 0x04000000 */
  4506. #define ADC_SQR3_SQ6_2                      (0x04UL << ADC_SQR3_SQ6_Pos)        /*!< 0x08000000 */
  4507. #define ADC_SQR3_SQ6_3                      (0x08UL << ADC_SQR3_SQ6_Pos)        /*!< 0x10000000 */
  4508. #define ADC_SQR3_SQ6_4                      (0x10UL << ADC_SQR3_SQ6_Pos)        /*!< 0x20000000 */
  4509.  
  4510. /*******************  Bit definition for ADC_JSQR register  *******************/
  4511. #define ADC_JSQR_JSQ1_Pos                   (0U)                              
  4512. #define ADC_JSQR_JSQ1_Msk                   (0x1FUL << ADC_JSQR_JSQ1_Pos)       /*!< 0x0000001F */
  4513. #define ADC_JSQR_JSQ1                       ADC_JSQR_JSQ1_Msk                  /*!< ADC group injected sequencer rank 1 */
  4514. #define ADC_JSQR_JSQ1_0                     (0x01UL << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000001 */
  4515. #define ADC_JSQR_JSQ1_1                     (0x02UL << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000002 */
  4516. #define ADC_JSQR_JSQ1_2                     (0x04UL << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000004 */
  4517. #define ADC_JSQR_JSQ1_3                     (0x08UL << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000008 */
  4518. #define ADC_JSQR_JSQ1_4                     (0x10UL << ADC_JSQR_JSQ1_Pos)       /*!< 0x00000010 */
  4519.  
  4520. #define ADC_JSQR_JSQ2_Pos                   (5U)                              
  4521. #define ADC_JSQR_JSQ2_Msk                   (0x1FUL << ADC_JSQR_JSQ2_Pos)       /*!< 0x000003E0 */
  4522. #define ADC_JSQR_JSQ2                       ADC_JSQR_JSQ2_Msk                  /*!< ADC group injected sequencer rank 2 */
  4523. #define ADC_JSQR_JSQ2_0                     (0x01UL << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000020 */
  4524. #define ADC_JSQR_JSQ2_1                     (0x02UL << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000040 */
  4525. #define ADC_JSQR_JSQ2_2                     (0x04UL << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000080 */
  4526. #define ADC_JSQR_JSQ2_3                     (0x08UL << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000100 */
  4527. #define ADC_JSQR_JSQ2_4                     (0x10UL << ADC_JSQR_JSQ2_Pos)       /*!< 0x00000200 */
  4528.  
  4529. #define ADC_JSQR_JSQ3_Pos                   (10U)                              
  4530. #define ADC_JSQR_JSQ3_Msk                   (0x1FUL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00007C00 */
  4531. #define ADC_JSQR_JSQ3                       ADC_JSQR_JSQ3_Msk                  /*!< ADC group injected sequencer rank 3 */
  4532. #define ADC_JSQR_JSQ3_0                     (0x01UL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000400 */
  4533. #define ADC_JSQR_JSQ3_1                     (0x02UL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00000800 */
  4534. #define ADC_JSQR_JSQ3_2                     (0x04UL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00001000 */
  4535. #define ADC_JSQR_JSQ3_3                     (0x08UL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00002000 */
  4536. #define ADC_JSQR_JSQ3_4                     (0x10UL << ADC_JSQR_JSQ3_Pos)       /*!< 0x00004000 */
  4537.  
  4538. #define ADC_JSQR_JSQ4_Pos                   (15U)                              
  4539. #define ADC_JSQR_JSQ4_Msk                   (0x1FUL << ADC_JSQR_JSQ4_Pos)       /*!< 0x000F8000 */
  4540. #define ADC_JSQR_JSQ4                       ADC_JSQR_JSQ4_Msk                  /*!< ADC group injected sequencer rank 4 */
  4541. #define ADC_JSQR_JSQ4_0                     (0x01UL << ADC_JSQR_JSQ4_Pos)       /*!< 0x00008000 */
  4542. #define ADC_JSQR_JSQ4_1                     (0x02UL << ADC_JSQR_JSQ4_Pos)       /*!< 0x00010000 */
  4543. #define ADC_JSQR_JSQ4_2                     (0x04UL << ADC_JSQR_JSQ4_Pos)       /*!< 0x00020000 */
  4544. #define ADC_JSQR_JSQ4_3                     (0x08UL << ADC_JSQR_JSQ4_Pos)       /*!< 0x00040000 */
  4545. #define ADC_JSQR_JSQ4_4                     (0x10UL << ADC_JSQR_JSQ4_Pos)       /*!< 0x00080000 */
  4546.  
  4547. #define ADC_JSQR_JL_Pos                     (20U)                              
  4548. #define ADC_JSQR_JL_Msk                     (0x3UL << ADC_JSQR_JL_Pos)          /*!< 0x00300000 */
  4549. #define ADC_JSQR_JL                         ADC_JSQR_JL_Msk                    /*!< ADC group injected sequencer scan length */
  4550. #define ADC_JSQR_JL_0                       (0x1UL << ADC_JSQR_JL_Pos)          /*!< 0x00100000 */
  4551. #define ADC_JSQR_JL_1                       (0x2UL << ADC_JSQR_JL_Pos)          /*!< 0x00200000 */
  4552.  
  4553. /*******************  Bit definition for ADC_JDR1 register  *******************/
  4554. #define ADC_JDR1_JDATA_Pos                  (0U)                              
  4555. #define ADC_JDR1_JDATA_Msk                  (0xFFFFUL << ADC_JDR1_JDATA_Pos)    /*!< 0x0000FFFF */
  4556. #define ADC_JDR1_JDATA                      ADC_JDR1_JDATA_Msk                 /*!< ADC group injected sequencer rank 1 conversion data */
  4557.  
  4558. /*******************  Bit definition for ADC_JDR2 register  *******************/
  4559. #define ADC_JDR2_JDATA_Pos                  (0U)                              
  4560. #define ADC_JDR2_JDATA_Msk                  (0xFFFFUL << ADC_JDR2_JDATA_Pos)    /*!< 0x0000FFFF */
  4561. #define ADC_JDR2_JDATA                      ADC_JDR2_JDATA_Msk                 /*!< ADC group injected sequencer rank 2 conversion data */
  4562.  
  4563. /*******************  Bit definition for ADC_JDR3 register  *******************/
  4564. #define ADC_JDR3_JDATA_Pos                  (0U)                              
  4565. #define ADC_JDR3_JDATA_Msk                  (0xFFFFUL << ADC_JDR3_JDATA_Pos)    /*!< 0x0000FFFF */
  4566. #define ADC_JDR3_JDATA                      ADC_JDR3_JDATA_Msk                 /*!< ADC group injected sequencer rank 3 conversion data */
  4567.  
  4568. /*******************  Bit definition for ADC_JDR4 register  *******************/
  4569. #define ADC_JDR4_JDATA_Pos                  (0U)                              
  4570. #define ADC_JDR4_JDATA_Msk                  (0xFFFFUL << ADC_JDR4_JDATA_Pos)    /*!< 0x0000FFFF */
  4571. #define ADC_JDR4_JDATA                      ADC_JDR4_JDATA_Msk                 /*!< ADC group injected sequencer rank 4 conversion data */
  4572.  
  4573. /********************  Bit definition for ADC_DR register  ********************/
  4574. #define ADC_DR_DATA_Pos                     (0U)                              
  4575. #define ADC_DR_DATA_Msk                     (0xFFFFUL << ADC_DR_DATA_Pos)       /*!< 0x0000FFFF */
  4576. #define ADC_DR_DATA                         ADC_DR_DATA_Msk                    /*!< ADC group regular conversion data */
  4577. #define ADC_DR_ADC2DATA_Pos                 (16U)                              
  4578. #define ADC_DR_ADC2DATA_Msk                 (0xFFFFUL << ADC_DR_ADC2DATA_Pos)   /*!< 0xFFFF0000 */
  4579. #define ADC_DR_ADC2DATA                     ADC_DR_ADC2DATA_Msk                /*!< ADC group regular conversion data for ADC slave, in multimode */
  4580. /******************************************************************************/
  4581. /*                                                                            */
  4582. /*                      Digital to Analog Converter                           */
  4583. /*                                                                            */
  4584. /******************************************************************************/
  4585.  
  4586. /********************  Bit definition for DAC_CR register  ********************/
  4587. #define DAC_CR_EN1_Pos                      (0U)                              
  4588. #define DAC_CR_EN1_Msk                      (0x1UL << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  4589. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!< DAC channel1 enable */
  4590. #define DAC_CR_BOFF1_Pos                    (1U)                              
  4591. #define DAC_CR_BOFF1_Msk                    (0x1UL << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  4592. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!< DAC channel1 output buffer disable */
  4593. #define DAC_CR_TEN1_Pos                     (2U)                              
  4594. #define DAC_CR_TEN1_Msk                     (0x1UL << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  4595. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!< DAC channel1 Trigger enable */
  4596.  
  4597. #define DAC_CR_TSEL1_Pos                    (3U)                              
  4598. #define DAC_CR_TSEL1_Msk                    (0x7UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  4599. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!< TSEL1[2:0] (DAC channel1 Trigger selection) */
  4600. #define DAC_CR_TSEL1_0                      (0x1UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  4601. #define DAC_CR_TSEL1_1                      (0x2UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  4602. #define DAC_CR_TSEL1_2                      (0x4UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  4603.  
  4604. #define DAC_CR_WAVE1_Pos                    (6U)                              
  4605. #define DAC_CR_WAVE1_Msk                    (0x3UL << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  4606. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!< WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  4607. #define DAC_CR_WAVE1_0                      (0x1UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  4608. #define DAC_CR_WAVE1_1                      (0x2UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  4609.  
  4610. #define DAC_CR_MAMP1_Pos                    (8U)                              
  4611. #define DAC_CR_MAMP1_Msk                    (0xFUL << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  4612. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!< MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  4613. #define DAC_CR_MAMP1_0                      (0x1UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  4614. #define DAC_CR_MAMP1_1                      (0x2UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  4615. #define DAC_CR_MAMP1_2                      (0x4UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  4616. #define DAC_CR_MAMP1_3                      (0x8UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  4617.  
  4618. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  4619. #define DAC_CR_DMAEN1_Msk                   (0x1UL << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  4620. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!< DAC channel1 DMA enable */
  4621. #define DAC_CR_EN2_Pos                      (16U)                              
  4622. #define DAC_CR_EN2_Msk                      (0x1UL << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  4623. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!< DAC channel2 enable */
  4624. #define DAC_CR_BOFF2_Pos                    (17U)                              
  4625. #define DAC_CR_BOFF2_Msk                    (0x1UL << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  4626. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!< DAC channel2 output buffer disable */
  4627. #define DAC_CR_TEN2_Pos                     (18U)                              
  4628. #define DAC_CR_TEN2_Msk                     (0x1UL << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  4629. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!< DAC channel2 Trigger enable */
  4630.  
  4631. #define DAC_CR_TSEL2_Pos                    (19U)                              
  4632. #define DAC_CR_TSEL2_Msk                    (0x7UL << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  4633. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!< TSEL2[2:0] (DAC channel2 Trigger selection) */
  4634. #define DAC_CR_TSEL2_0                      (0x1UL << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  4635. #define DAC_CR_TSEL2_1                      (0x2UL << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  4636. #define DAC_CR_TSEL2_2                      (0x4UL << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  4637.  
  4638. #define DAC_CR_WAVE2_Pos                    (22U)                              
  4639. #define DAC_CR_WAVE2_Msk                    (0x3UL << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  4640. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!< WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  4641. #define DAC_CR_WAVE2_0                      (0x1UL << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  4642. #define DAC_CR_WAVE2_1                      (0x2UL << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  4643.  
  4644. #define DAC_CR_MAMP2_Pos                    (24U)                              
  4645. #define DAC_CR_MAMP2_Msk                    (0xFUL << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  4646. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!< MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  4647. #define DAC_CR_MAMP2_0                      (0x1UL << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  4648. #define DAC_CR_MAMP2_1                      (0x2UL << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  4649. #define DAC_CR_MAMP2_2                      (0x4UL << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  4650. #define DAC_CR_MAMP2_3                      (0x8UL << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  4651.  
  4652. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  4653. #define DAC_CR_DMAEN2_Msk                   (0x1UL << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  4654. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!< DAC channel2 DMA enabled */
  4655.  
  4656.  
  4657. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  4658. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  4659. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  4660. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!< DAC channel1 software trigger */
  4661. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  4662. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  4663. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!< DAC channel2 software trigger */
  4664.  
  4665. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  4666. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  4667. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  4668. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4669.  
  4670. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  4671. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  4672. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4673. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4674.  
  4675. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  4676. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  4677. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFUL << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  4678. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4679.  
  4680. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  4681. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  4682. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  4683. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4684.  
  4685. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  4686. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  4687. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  4688. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4689.  
  4690. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  4691. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  4692. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFUL << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  4693. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4694.  
  4695. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  4696. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  4697. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  4698. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Right aligned data */
  4699. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  4700. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  4701. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Right aligned data */
  4702.  
  4703. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  4704. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  4705. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  4706. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!< DAC channel1 12-bit Left aligned data */
  4707. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  4708. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  4709. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!< DAC channel2 12-bit Left aligned data */
  4710.  
  4711. /******************  Bit definition for DAC_DHR8RD register  ******************/
  4712. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  4713. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  4714. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!< DAC channel1 8-bit Right aligned data */
  4715. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  4716. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  4717. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!< DAC channel2 8-bit Right aligned data */
  4718.  
  4719. /*******************  Bit definition for DAC_DOR1 register  *******************/
  4720. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  4721. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFUL << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  4722. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!< DAC channel1 data output */
  4723.  
  4724. /*******************  Bit definition for DAC_DOR2 register  *******************/
  4725. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  4726. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFUL << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  4727. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!< DAC channel2 data output */
  4728.  
  4729.  
  4730.  
  4731. /*****************************************************************************/
  4732. /*                                                                           */
  4733. /*                               Timers (TIM)                                */
  4734. /*                                                                           */
  4735. /*****************************************************************************/
  4736. /*******************  Bit definition for TIM_CR1 register  *******************/
  4737. #define TIM_CR1_CEN_Pos                     (0U)                              
  4738. #define TIM_CR1_CEN_Msk                     (0x1UL << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  4739. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  4740. #define TIM_CR1_UDIS_Pos                    (1U)                              
  4741. #define TIM_CR1_UDIS_Msk                    (0x1UL << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  4742. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  4743. #define TIM_CR1_URS_Pos                     (2U)                              
  4744. #define TIM_CR1_URS_Msk                     (0x1UL << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  4745. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  4746. #define TIM_CR1_OPM_Pos                     (3U)                              
  4747. #define TIM_CR1_OPM_Msk                     (0x1UL << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  4748. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  4749. #define TIM_CR1_DIR_Pos                     (4U)                              
  4750. #define TIM_CR1_DIR_Msk                     (0x1UL << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  4751. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  4752.  
  4753. #define TIM_CR1_CMS_Pos                     (5U)                              
  4754. #define TIM_CR1_CMS_Msk                     (0x3UL << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  4755. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  4756. #define TIM_CR1_CMS_0                       (0x1UL << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  4757. #define TIM_CR1_CMS_1                       (0x2UL << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  4758.  
  4759. #define TIM_CR1_ARPE_Pos                    (7U)                              
  4760. #define TIM_CR1_ARPE_Msk                    (0x1UL << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  4761. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  4762.  
  4763. #define TIM_CR1_CKD_Pos                     (8U)                              
  4764. #define TIM_CR1_CKD_Msk                     (0x3UL << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  4765. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  4766. #define TIM_CR1_CKD_0                       (0x1UL << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  4767. #define TIM_CR1_CKD_1                       (0x2UL << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  4768.  
  4769. /*******************  Bit definition for TIM_CR2 register  *******************/
  4770. #define TIM_CR2_CCPC_Pos                    (0U)                              
  4771. #define TIM_CR2_CCPC_Msk                    (0x1UL << TIM_CR2_CCPC_Pos)         /*!< 0x00000001 */
  4772. #define TIM_CR2_CCPC                        TIM_CR2_CCPC_Msk                   /*!<Capture/Compare Preloaded Control */
  4773. #define TIM_CR2_CCUS_Pos                    (2U)                              
  4774. #define TIM_CR2_CCUS_Msk                    (0x1UL << TIM_CR2_CCUS_Pos)         /*!< 0x00000004 */
  4775. #define TIM_CR2_CCUS                        TIM_CR2_CCUS_Msk                   /*!<Capture/Compare Control Update Selection */
  4776. #define TIM_CR2_CCDS_Pos                    (3U)                              
  4777. #define TIM_CR2_CCDS_Msk                    (0x1UL << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  4778. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  4779.  
  4780. #define TIM_CR2_MMS_Pos                     (4U)                              
  4781. #define TIM_CR2_MMS_Msk                     (0x7UL << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  4782. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  4783. #define TIM_CR2_MMS_0                       (0x1UL << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  4784. #define TIM_CR2_MMS_1                       (0x2UL << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  4785. #define TIM_CR2_MMS_2                       (0x4UL << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  4786.  
  4787. #define TIM_CR2_TI1S_Pos                    (7U)                              
  4788. #define TIM_CR2_TI1S_Msk                    (0x1UL << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  4789. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  4790. #define TIM_CR2_OIS1_Pos                    (8U)                              
  4791. #define TIM_CR2_OIS1_Msk                    (0x1UL << TIM_CR2_OIS1_Pos)         /*!< 0x00000100 */
  4792. #define TIM_CR2_OIS1                        TIM_CR2_OIS1_Msk                   /*!<Output Idle state 1 (OC1 output) */
  4793. #define TIM_CR2_OIS1N_Pos                   (9U)                              
  4794. #define TIM_CR2_OIS1N_Msk                   (0x1UL << TIM_CR2_OIS1N_Pos)        /*!< 0x00000200 */
  4795. #define TIM_CR2_OIS1N                       TIM_CR2_OIS1N_Msk                  /*!<Output Idle state 1 (OC1N output) */
  4796. #define TIM_CR2_OIS2_Pos                    (10U)                              
  4797. #define TIM_CR2_OIS2_Msk                    (0x1UL << TIM_CR2_OIS2_Pos)         /*!< 0x00000400 */
  4798. #define TIM_CR2_OIS2                        TIM_CR2_OIS2_Msk                   /*!<Output Idle state 2 (OC2 output) */
  4799. #define TIM_CR2_OIS2N_Pos                   (11U)                              
  4800. #define TIM_CR2_OIS2N_Msk                   (0x1UL << TIM_CR2_OIS2N_Pos)        /*!< 0x00000800 */
  4801. #define TIM_CR2_OIS2N                       TIM_CR2_OIS2N_Msk                  /*!<Output Idle state 2 (OC2N output) */
  4802. #define TIM_CR2_OIS3_Pos                    (12U)                              
  4803. #define TIM_CR2_OIS3_Msk                    (0x1UL << TIM_CR2_OIS3_Pos)         /*!< 0x00001000 */
  4804. #define TIM_CR2_OIS3                        TIM_CR2_OIS3_Msk                   /*!<Output Idle state 3 (OC3 output) */
  4805. #define TIM_CR2_OIS3N_Pos                   (13U)                              
  4806. #define TIM_CR2_OIS3N_Msk                   (0x1UL << TIM_CR2_OIS3N_Pos)        /*!< 0x00002000 */
  4807. #define TIM_CR2_OIS3N                       TIM_CR2_OIS3N_Msk                  /*!<Output Idle state 3 (OC3N output) */
  4808. #define TIM_CR2_OIS4_Pos                    (14U)                              
  4809. #define TIM_CR2_OIS4_Msk                    (0x1UL << TIM_CR2_OIS4_Pos)         /*!< 0x00004000 */
  4810. #define TIM_CR2_OIS4                        TIM_CR2_OIS4_Msk                   /*!<Output Idle state 4 (OC4 output) */
  4811.  
  4812. /*******************  Bit definition for TIM_SMCR register  ******************/
  4813. #define TIM_SMCR_SMS_Pos                    (0U)                              
  4814. #define TIM_SMCR_SMS_Msk                    (0x7UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  4815. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  4816. #define TIM_SMCR_SMS_0                      (0x1UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  4817. #define TIM_SMCR_SMS_1                      (0x2UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  4818. #define TIM_SMCR_SMS_2                      (0x4UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  4819.  
  4820. #define TIM_SMCR_TS_Pos                     (4U)                              
  4821. #define TIM_SMCR_TS_Msk                     (0x7UL << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  4822. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  4823. #define TIM_SMCR_TS_0                       (0x1UL << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  4824. #define TIM_SMCR_TS_1                       (0x2UL << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  4825. #define TIM_SMCR_TS_2                       (0x4UL << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  4826.  
  4827. #define TIM_SMCR_MSM_Pos                    (7U)                              
  4828. #define TIM_SMCR_MSM_Msk                    (0x1UL << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  4829. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  4830.  
  4831. #define TIM_SMCR_ETF_Pos                    (8U)                              
  4832. #define TIM_SMCR_ETF_Msk                    (0xFUL << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  4833. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  4834. #define TIM_SMCR_ETF_0                      (0x1UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  4835. #define TIM_SMCR_ETF_1                      (0x2UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  4836. #define TIM_SMCR_ETF_2                      (0x4UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  4837. #define TIM_SMCR_ETF_3                      (0x8UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  4838.  
  4839. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  4840. #define TIM_SMCR_ETPS_Msk                   (0x3UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  4841. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  4842. #define TIM_SMCR_ETPS_0                     (0x1UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  4843. #define TIM_SMCR_ETPS_1                     (0x2UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  4844.  
  4845. #define TIM_SMCR_ECE_Pos                    (14U)                              
  4846. #define TIM_SMCR_ECE_Msk                    (0x1UL << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  4847. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  4848. #define TIM_SMCR_ETP_Pos                    (15U)                              
  4849. #define TIM_SMCR_ETP_Msk                    (0x1UL << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  4850. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  4851.  
  4852. /*******************  Bit definition for TIM_DIER register  ******************/
  4853. #define TIM_DIER_UIE_Pos                    (0U)                              
  4854. #define TIM_DIER_UIE_Msk                    (0x1UL << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  4855. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  4856. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  4857. #define TIM_DIER_CC1IE_Msk                  (0x1UL << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  4858. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  4859. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  4860. #define TIM_DIER_CC2IE_Msk                  (0x1UL << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  4861. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  4862. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  4863. #define TIM_DIER_CC3IE_Msk                  (0x1UL << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  4864. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  4865. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  4866. #define TIM_DIER_CC4IE_Msk                  (0x1UL << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  4867. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  4868. #define TIM_DIER_COMIE_Pos                  (5U)                              
  4869. #define TIM_DIER_COMIE_Msk                  (0x1UL << TIM_DIER_COMIE_Pos)       /*!< 0x00000020 */
  4870. #define TIM_DIER_COMIE                      TIM_DIER_COMIE_Msk                 /*!<COM interrupt enable */
  4871. #define TIM_DIER_TIE_Pos                    (6U)                              
  4872. #define TIM_DIER_TIE_Msk                    (0x1UL << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  4873. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  4874. #define TIM_DIER_BIE_Pos                    (7U)                              
  4875. #define TIM_DIER_BIE_Msk                    (0x1UL << TIM_DIER_BIE_Pos)         /*!< 0x00000080 */
  4876. #define TIM_DIER_BIE                        TIM_DIER_BIE_Msk                   /*!<Break interrupt enable */
  4877. #define TIM_DIER_UDE_Pos                    (8U)                              
  4878. #define TIM_DIER_UDE_Msk                    (0x1UL << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  4879. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  4880. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  4881. #define TIM_DIER_CC1DE_Msk                  (0x1UL << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  4882. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  4883. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  4884. #define TIM_DIER_CC2DE_Msk                  (0x1UL << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  4885. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  4886. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  4887. #define TIM_DIER_CC3DE_Msk                  (0x1UL << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  4888. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  4889. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  4890. #define TIM_DIER_CC4DE_Msk                  (0x1UL << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  4891. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  4892. #define TIM_DIER_COMDE_Pos                  (13U)                              
  4893. #define TIM_DIER_COMDE_Msk                  (0x1UL << TIM_DIER_COMDE_Pos)       /*!< 0x00002000 */
  4894. #define TIM_DIER_COMDE                      TIM_DIER_COMDE_Msk                 /*!<COM DMA request enable */
  4895. #define TIM_DIER_TDE_Pos                    (14U)                              
  4896. #define TIM_DIER_TDE_Msk                    (0x1UL << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  4897. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  4898.  
  4899. /********************  Bit definition for TIM_SR register  *******************/
  4900. #define TIM_SR_UIF_Pos                      (0U)                              
  4901. #define TIM_SR_UIF_Msk                      (0x1UL << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  4902. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  4903. #define TIM_SR_CC1IF_Pos                    (1U)                              
  4904. #define TIM_SR_CC1IF_Msk                    (0x1UL << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  4905. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  4906. #define TIM_SR_CC2IF_Pos                    (2U)                              
  4907. #define TIM_SR_CC2IF_Msk                    (0x1UL << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  4908. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  4909. #define TIM_SR_CC3IF_Pos                    (3U)                              
  4910. #define TIM_SR_CC3IF_Msk                    (0x1UL << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  4911. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  4912. #define TIM_SR_CC4IF_Pos                    (4U)                              
  4913. #define TIM_SR_CC4IF_Msk                    (0x1UL << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  4914. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  4915. #define TIM_SR_COMIF_Pos                    (5U)                              
  4916. #define TIM_SR_COMIF_Msk                    (0x1UL << TIM_SR_COMIF_Pos)         /*!< 0x00000020 */
  4917. #define TIM_SR_COMIF                        TIM_SR_COMIF_Msk                   /*!<COM interrupt Flag */
  4918. #define TIM_SR_TIF_Pos                      (6U)                              
  4919. #define TIM_SR_TIF_Msk                      (0x1UL << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  4920. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  4921. #define TIM_SR_BIF_Pos                      (7U)                              
  4922. #define TIM_SR_BIF_Msk                      (0x1UL << TIM_SR_BIF_Pos)           /*!< 0x00000080 */
  4923. #define TIM_SR_BIF                          TIM_SR_BIF_Msk                     /*!<Break interrupt Flag */
  4924. #define TIM_SR_CC1OF_Pos                    (9U)                              
  4925. #define TIM_SR_CC1OF_Msk                    (0x1UL << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  4926. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  4927. #define TIM_SR_CC2OF_Pos                    (10U)                              
  4928. #define TIM_SR_CC2OF_Msk                    (0x1UL << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  4929. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  4930. #define TIM_SR_CC3OF_Pos                    (11U)                              
  4931. #define TIM_SR_CC3OF_Msk                    (0x1UL << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  4932. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  4933. #define TIM_SR_CC4OF_Pos                    (12U)                              
  4934. #define TIM_SR_CC4OF_Msk                    (0x1UL << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  4935. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  4936.  
  4937. /*******************  Bit definition for TIM_EGR register  *******************/
  4938. #define TIM_EGR_UG_Pos                      (0U)                              
  4939. #define TIM_EGR_UG_Msk                      (0x1UL << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  4940. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  4941. #define TIM_EGR_CC1G_Pos                    (1U)                              
  4942. #define TIM_EGR_CC1G_Msk                    (0x1UL << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  4943. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  4944. #define TIM_EGR_CC2G_Pos                    (2U)                              
  4945. #define TIM_EGR_CC2G_Msk                    (0x1UL << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  4946. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  4947. #define TIM_EGR_CC3G_Pos                    (3U)                              
  4948. #define TIM_EGR_CC3G_Msk                    (0x1UL << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  4949. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  4950. #define TIM_EGR_CC4G_Pos                    (4U)                              
  4951. #define TIM_EGR_CC4G_Msk                    (0x1UL << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  4952. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  4953. #define TIM_EGR_COMG_Pos                    (5U)                              
  4954. #define TIM_EGR_COMG_Msk                    (0x1UL << TIM_EGR_COMG_Pos)         /*!< 0x00000020 */
  4955. #define TIM_EGR_COMG                        TIM_EGR_COMG_Msk                   /*!<Capture/Compare Control Update Generation */
  4956. #define TIM_EGR_TG_Pos                      (6U)                              
  4957. #define TIM_EGR_TG_Msk                      (0x1UL << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  4958. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  4959. #define TIM_EGR_BG_Pos                      (7U)                              
  4960. #define TIM_EGR_BG_Msk                      (0x1UL << TIM_EGR_BG_Pos)           /*!< 0x00000080 */
  4961. #define TIM_EGR_BG                          TIM_EGR_BG_Msk                     /*!<Break Generation */
  4962.  
  4963. /******************  Bit definition for TIM_CCMR1 register  ******************/
  4964. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  4965. #define TIM_CCMR1_CC1S_Msk                  (0x3UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  4966. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  4967. #define TIM_CCMR1_CC1S_0                    (0x1UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  4968. #define TIM_CCMR1_CC1S_1                    (0x2UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  4969.  
  4970. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  4971. #define TIM_CCMR1_OC1FE_Msk                 (0x1UL << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  4972. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  4973. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  4974. #define TIM_CCMR1_OC1PE_Msk                 (0x1UL << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  4975. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  4976.  
  4977. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  4978. #define TIM_CCMR1_OC1M_Msk                  (0x7UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  4979. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  4980. #define TIM_CCMR1_OC1M_0                    (0x1UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  4981. #define TIM_CCMR1_OC1M_1                    (0x2UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  4982. #define TIM_CCMR1_OC1M_2                    (0x4UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  4983.  
  4984. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  4985. #define TIM_CCMR1_OC1CE_Msk                 (0x1UL << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  4986. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  4987.  
  4988. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  4989. #define TIM_CCMR1_CC2S_Msk                  (0x3UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  4990. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  4991. #define TIM_CCMR1_CC2S_0                    (0x1UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  4992. #define TIM_CCMR1_CC2S_1                    (0x2UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  4993.  
  4994. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  4995. #define TIM_CCMR1_OC2FE_Msk                 (0x1UL << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  4996. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  4997. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  4998. #define TIM_CCMR1_OC2PE_Msk                 (0x1UL << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  4999. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  5000.  
  5001. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  5002. #define TIM_CCMR1_OC2M_Msk                  (0x7UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  5003. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  5004. #define TIM_CCMR1_OC2M_0                    (0x1UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  5005. #define TIM_CCMR1_OC2M_1                    (0x2UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  5006. #define TIM_CCMR1_OC2M_2                    (0x4UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  5007.  
  5008. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  5009. #define TIM_CCMR1_OC2CE_Msk                 (0x1UL << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  5010. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  5011.  
  5012. /*---------------------------------------------------------------------------*/
  5013.  
  5014. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  5015. #define TIM_CCMR1_IC1PSC_Msk                (0x3UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  5016. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  5017. #define TIM_CCMR1_IC1PSC_0                  (0x1UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  5018. #define TIM_CCMR1_IC1PSC_1                  (0x2UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  5019.  
  5020. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  5021. #define TIM_CCMR1_IC1F_Msk                  (0xFUL << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  5022. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  5023. #define TIM_CCMR1_IC1F_0                    (0x1UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  5024. #define TIM_CCMR1_IC1F_1                    (0x2UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  5025. #define TIM_CCMR1_IC1F_2                    (0x4UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  5026. #define TIM_CCMR1_IC1F_3                    (0x8UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  5027.  
  5028. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  5029. #define TIM_CCMR1_IC2PSC_Msk                (0x3UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  5030. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  5031. #define TIM_CCMR1_IC2PSC_0                  (0x1UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  5032. #define TIM_CCMR1_IC2PSC_1                  (0x2UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  5033.  
  5034. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  5035. #define TIM_CCMR1_IC2F_Msk                  (0xFUL << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  5036. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  5037. #define TIM_CCMR1_IC2F_0                    (0x1UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  5038. #define TIM_CCMR1_IC2F_1                    (0x2UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  5039. #define TIM_CCMR1_IC2F_2                    (0x4UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  5040. #define TIM_CCMR1_IC2F_3                    (0x8UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  5041.  
  5042. /******************  Bit definition for TIM_CCMR2 register  ******************/
  5043. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  5044. #define TIM_CCMR2_CC3S_Msk                  (0x3UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  5045. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  5046. #define TIM_CCMR2_CC3S_0                    (0x1UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  5047. #define TIM_CCMR2_CC3S_1                    (0x2UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  5048.  
  5049. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  5050. #define TIM_CCMR2_OC3FE_Msk                 (0x1UL << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  5051. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  5052. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  5053. #define TIM_CCMR2_OC3PE_Msk                 (0x1UL << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  5054. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  5055.  
  5056. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  5057. #define TIM_CCMR2_OC3M_Msk                  (0x7UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  5058. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  5059. #define TIM_CCMR2_OC3M_0                    (0x1UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  5060. #define TIM_CCMR2_OC3M_1                    (0x2UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  5061. #define TIM_CCMR2_OC3M_2                    (0x4UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  5062.  
  5063. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  5064. #define TIM_CCMR2_OC3CE_Msk                 (0x1UL << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  5065. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  5066.  
  5067. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  5068. #define TIM_CCMR2_CC4S_Msk                  (0x3UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  5069. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  5070. #define TIM_CCMR2_CC4S_0                    (0x1UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  5071. #define TIM_CCMR2_CC4S_1                    (0x2UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  5072.  
  5073. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  5074. #define TIM_CCMR2_OC4FE_Msk                 (0x1UL << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  5075. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  5076. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  5077. #define TIM_CCMR2_OC4PE_Msk                 (0x1UL << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  5078. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  5079.  
  5080. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  5081. #define TIM_CCMR2_OC4M_Msk                  (0x7UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  5082. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  5083. #define TIM_CCMR2_OC4M_0                    (0x1UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  5084. #define TIM_CCMR2_OC4M_1                    (0x2UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  5085. #define TIM_CCMR2_OC4M_2                    (0x4UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  5086.  
  5087. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  5088. #define TIM_CCMR2_OC4CE_Msk                 (0x1UL << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  5089. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  5090.  
  5091. /*---------------------------------------------------------------------------*/
  5092.  
  5093. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  5094. #define TIM_CCMR2_IC3PSC_Msk                (0x3UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  5095. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  5096. #define TIM_CCMR2_IC3PSC_0                  (0x1UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  5097. #define TIM_CCMR2_IC3PSC_1                  (0x2UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  5098.  
  5099. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  5100. #define TIM_CCMR2_IC3F_Msk                  (0xFUL << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  5101. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  5102. #define TIM_CCMR2_IC3F_0                    (0x1UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  5103. #define TIM_CCMR2_IC3F_1                    (0x2UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  5104. #define TIM_CCMR2_IC3F_2                    (0x4UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  5105. #define TIM_CCMR2_IC3F_3                    (0x8UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  5106.  
  5107. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  5108. #define TIM_CCMR2_IC4PSC_Msk                (0x3UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  5109. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  5110. #define TIM_CCMR2_IC4PSC_0                  (0x1UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  5111. #define TIM_CCMR2_IC4PSC_1                  (0x2UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  5112.  
  5113. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  5114. #define TIM_CCMR2_IC4F_Msk                  (0xFUL << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  5115. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  5116. #define TIM_CCMR2_IC4F_0                    (0x1UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  5117. #define TIM_CCMR2_IC4F_1                    (0x2UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  5118. #define TIM_CCMR2_IC4F_2                    (0x4UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  5119. #define TIM_CCMR2_IC4F_3                    (0x8UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  5120.  
  5121. /*******************  Bit definition for TIM_CCER register  ******************/
  5122. #define TIM_CCER_CC1E_Pos                   (0U)                              
  5123. #define TIM_CCER_CC1E_Msk                   (0x1UL << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  5124. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  5125. #define TIM_CCER_CC1P_Pos                   (1U)                              
  5126. #define TIM_CCER_CC1P_Msk                   (0x1UL << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  5127. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  5128. #define TIM_CCER_CC1NE_Pos                  (2U)                              
  5129. #define TIM_CCER_CC1NE_Msk                  (0x1UL << TIM_CCER_CC1NE_Pos)       /*!< 0x00000004 */
  5130. #define TIM_CCER_CC1NE                      TIM_CCER_CC1NE_Msk                 /*!<Capture/Compare 1 Complementary output enable */
  5131. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  5132. #define TIM_CCER_CC1NP_Msk                  (0x1UL << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  5133. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  5134. #define TIM_CCER_CC2E_Pos                   (4U)                              
  5135. #define TIM_CCER_CC2E_Msk                   (0x1UL << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  5136. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  5137. #define TIM_CCER_CC2P_Pos                   (5U)                              
  5138. #define TIM_CCER_CC2P_Msk                   (0x1UL << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  5139. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  5140. #define TIM_CCER_CC2NE_Pos                  (6U)                              
  5141. #define TIM_CCER_CC2NE_Msk                  (0x1UL << TIM_CCER_CC2NE_Pos)       /*!< 0x00000040 */
  5142. #define TIM_CCER_CC2NE                      TIM_CCER_CC2NE_Msk                 /*!<Capture/Compare 2 Complementary output enable */
  5143. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  5144. #define TIM_CCER_CC2NP_Msk                  (0x1UL << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  5145. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  5146. #define TIM_CCER_CC3E_Pos                   (8U)                              
  5147. #define TIM_CCER_CC3E_Msk                   (0x1UL << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  5148. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  5149. #define TIM_CCER_CC3P_Pos                   (9U)                              
  5150. #define TIM_CCER_CC3P_Msk                   (0x1UL << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  5151. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  5152. #define TIM_CCER_CC3NE_Pos                  (10U)                              
  5153. #define TIM_CCER_CC3NE_Msk                  (0x1UL << TIM_CCER_CC3NE_Pos)       /*!< 0x00000400 */
  5154. #define TIM_CCER_CC3NE                      TIM_CCER_CC3NE_Msk                 /*!<Capture/Compare 3 Complementary output enable */
  5155. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  5156. #define TIM_CCER_CC3NP_Msk                  (0x1UL << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  5157. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  5158. #define TIM_CCER_CC4E_Pos                   (12U)                              
  5159. #define TIM_CCER_CC4E_Msk                   (0x1UL << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  5160. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  5161. #define TIM_CCER_CC4P_Pos                   (13U)                              
  5162. #define TIM_CCER_CC4P_Msk                   (0x1UL << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  5163. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  5164.  
  5165. /*******************  Bit definition for TIM_CNT register  *******************/
  5166. #define TIM_CNT_CNT_Pos                     (0U)                              
  5167. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFUL << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  5168. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  5169.  
  5170. /*******************  Bit definition for TIM_PSC register  *******************/
  5171. #define TIM_PSC_PSC_Pos                     (0U)                              
  5172. #define TIM_PSC_PSC_Msk                     (0xFFFFUL << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  5173. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  5174.  
  5175. /*******************  Bit definition for TIM_ARR register  *******************/
  5176. #define TIM_ARR_ARR_Pos                     (0U)                              
  5177. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFUL << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  5178. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  5179.  
  5180. /*******************  Bit definition for TIM_RCR register  *******************/
  5181. #define TIM_RCR_REP_Pos                     (0U)                              
  5182. #define TIM_RCR_REP_Msk                     (0xFFUL << TIM_RCR_REP_Pos)         /*!< 0x000000FF */
  5183. #define TIM_RCR_REP                         TIM_RCR_REP_Msk                    /*!<Repetition Counter Value */
  5184.  
  5185. /*******************  Bit definition for TIM_CCR1 register  ******************/
  5186. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  5187. #define TIM_CCR1_CCR1_Msk                   (0xFFFFUL << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  5188. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  5189.  
  5190. /*******************  Bit definition for TIM_CCR2 register  ******************/
  5191. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  5192. #define TIM_CCR2_CCR2_Msk                   (0xFFFFUL << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  5193. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  5194.  
  5195. /*******************  Bit definition for TIM_CCR3 register  ******************/
  5196. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  5197. #define TIM_CCR3_CCR3_Msk                   (0xFFFFUL << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  5198. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  5199.  
  5200. /*******************  Bit definition for TIM_CCR4 register  ******************/
  5201. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  5202. #define TIM_CCR4_CCR4_Msk                   (0xFFFFUL << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  5203. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  5204.  
  5205. /*******************  Bit definition for TIM_BDTR register  ******************/
  5206. #define TIM_BDTR_DTG_Pos                    (0U)                              
  5207. #define TIM_BDTR_DTG_Msk                    (0xFFUL << TIM_BDTR_DTG_Pos)        /*!< 0x000000FF */
  5208. #define TIM_BDTR_DTG                        TIM_BDTR_DTG_Msk                   /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
  5209. #define TIM_BDTR_DTG_0                      (0x01UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000001 */
  5210. #define TIM_BDTR_DTG_1                      (0x02UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000002 */
  5211. #define TIM_BDTR_DTG_2                      (0x04UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000004 */
  5212. #define TIM_BDTR_DTG_3                      (0x08UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000008 */
  5213. #define TIM_BDTR_DTG_4                      (0x10UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000010 */
  5214. #define TIM_BDTR_DTG_5                      (0x20UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000020 */
  5215. #define TIM_BDTR_DTG_6                      (0x40UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000040 */
  5216. #define TIM_BDTR_DTG_7                      (0x80UL << TIM_BDTR_DTG_Pos)        /*!< 0x00000080 */
  5217.  
  5218. #define TIM_BDTR_LOCK_Pos                   (8U)                              
  5219. #define TIM_BDTR_LOCK_Msk                   (0x3UL << TIM_BDTR_LOCK_Pos)        /*!< 0x00000300 */
  5220. #define TIM_BDTR_LOCK                       TIM_BDTR_LOCK_Msk                  /*!<LOCK[1:0] bits (Lock Configuration) */
  5221. #define TIM_BDTR_LOCK_0                     (0x1UL << TIM_BDTR_LOCK_Pos)        /*!< 0x00000100 */
  5222. #define TIM_BDTR_LOCK_1                     (0x2UL << TIM_BDTR_LOCK_Pos)        /*!< 0x00000200 */
  5223.  
  5224. #define TIM_BDTR_OSSI_Pos                   (10U)                              
  5225. #define TIM_BDTR_OSSI_Msk                   (0x1UL << TIM_BDTR_OSSI_Pos)        /*!< 0x00000400 */
  5226. #define TIM_BDTR_OSSI                       TIM_BDTR_OSSI_Msk                  /*!<Off-State Selection for Idle mode */
  5227. #define TIM_BDTR_OSSR_Pos                   (11U)                              
  5228. #define TIM_BDTR_OSSR_Msk                   (0x1UL << TIM_BDTR_OSSR_Pos)        /*!< 0x00000800 */
  5229. #define TIM_BDTR_OSSR                       TIM_BDTR_OSSR_Msk                  /*!<Off-State Selection for Run mode */
  5230. #define TIM_BDTR_BKE_Pos                    (12U)                              
  5231. #define TIM_BDTR_BKE_Msk                    (0x1UL << TIM_BDTR_BKE_Pos)         /*!< 0x00001000 */
  5232. #define TIM_BDTR_BKE                        TIM_BDTR_BKE_Msk                   /*!<Break enable */
  5233. #define TIM_BDTR_BKP_Pos                    (13U)                              
  5234. #define TIM_BDTR_BKP_Msk                    (0x1UL << TIM_BDTR_BKP_Pos)         /*!< 0x00002000 */
  5235. #define TIM_BDTR_BKP                        TIM_BDTR_BKP_Msk                   /*!<Break Polarity */
  5236. #define TIM_BDTR_AOE_Pos                    (14U)                              
  5237. #define TIM_BDTR_AOE_Msk                    (0x1UL << TIM_BDTR_AOE_Pos)         /*!< 0x00004000 */
  5238. #define TIM_BDTR_AOE                        TIM_BDTR_AOE_Msk                   /*!<Automatic Output enable */
  5239. #define TIM_BDTR_MOE_Pos                    (15U)                              
  5240. #define TIM_BDTR_MOE_Msk                    (0x1UL << TIM_BDTR_MOE_Pos)         /*!< 0x00008000 */
  5241. #define TIM_BDTR_MOE                        TIM_BDTR_MOE_Msk                   /*!<Main Output enable */
  5242.  
  5243. /*******************  Bit definition for TIM_DCR register  *******************/
  5244. #define TIM_DCR_DBA_Pos                     (0U)                              
  5245. #define TIM_DCR_DBA_Msk                     (0x1FUL << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  5246. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  5247. #define TIM_DCR_DBA_0                       (0x01UL << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  5248. #define TIM_DCR_DBA_1                       (0x02UL << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  5249. #define TIM_DCR_DBA_2                       (0x04UL << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  5250. #define TIM_DCR_DBA_3                       (0x08UL << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  5251. #define TIM_DCR_DBA_4                       (0x10UL << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  5252.  
  5253. #define TIM_DCR_DBL_Pos                     (8U)                              
  5254. #define TIM_DCR_DBL_Msk                     (0x1FUL << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  5255. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  5256. #define TIM_DCR_DBL_0                       (0x01UL << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  5257. #define TIM_DCR_DBL_1                       (0x02UL << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  5258. #define TIM_DCR_DBL_2                       (0x04UL << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  5259. #define TIM_DCR_DBL_3                       (0x08UL << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  5260. #define TIM_DCR_DBL_4                       (0x10UL << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  5261.  
  5262. /*******************  Bit definition for TIM_DMAR register  ******************/
  5263. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  5264. #define TIM_DMAR_DMAB_Msk                   (0xFFFFUL << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  5265. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  5266.  
  5267. /******************************************************************************/
  5268. /*                                                                            */
  5269. /*                             Real-Time Clock                                */
  5270. /*                                                                            */
  5271. /******************************************************************************/
  5272.  
  5273. /*******************  Bit definition for RTC_CRH register  ********************/
  5274. #define RTC_CRH_SECIE_Pos                   (0U)                              
  5275. #define RTC_CRH_SECIE_Msk                   (0x1UL << RTC_CRH_SECIE_Pos)        /*!< 0x00000001 */
  5276. #define RTC_CRH_SECIE                       RTC_CRH_SECIE_Msk                  /*!< Second Interrupt Enable */
  5277. #define RTC_CRH_ALRIE_Pos                   (1U)                              
  5278. #define RTC_CRH_ALRIE_Msk                   (0x1UL << RTC_CRH_ALRIE_Pos)        /*!< 0x00000002 */
  5279. #define RTC_CRH_ALRIE                       RTC_CRH_ALRIE_Msk                  /*!< Alarm Interrupt Enable */
  5280. #define RTC_CRH_OWIE_Pos                    (2U)                              
  5281. #define RTC_CRH_OWIE_Msk                    (0x1UL << RTC_CRH_OWIE_Pos)         /*!< 0x00000004 */
  5282. #define RTC_CRH_OWIE                        RTC_CRH_OWIE_Msk                   /*!< OverfloW Interrupt Enable */
  5283.  
  5284. /*******************  Bit definition for RTC_CRL register  ********************/
  5285. #define RTC_CRL_SECF_Pos                    (0U)                              
  5286. #define RTC_CRL_SECF_Msk                    (0x1UL << RTC_CRL_SECF_Pos)         /*!< 0x00000001 */
  5287. #define RTC_CRL_SECF                        RTC_CRL_SECF_Msk                   /*!< Second Flag */
  5288. #define RTC_CRL_ALRF_Pos                    (1U)                              
  5289. #define RTC_CRL_ALRF_Msk                    (0x1UL << RTC_CRL_ALRF_Pos)         /*!< 0x00000002 */
  5290. #define RTC_CRL_ALRF                        RTC_CRL_ALRF_Msk                   /*!< Alarm Flag */
  5291. #define RTC_CRL_OWF_Pos                     (2U)                              
  5292. #define RTC_CRL_OWF_Msk                     (0x1UL << RTC_CRL_OWF_Pos)          /*!< 0x00000004 */
  5293. #define RTC_CRL_OWF                         RTC_CRL_OWF_Msk                    /*!< OverfloW Flag */
  5294. #define RTC_CRL_RSF_Pos                     (3U)                              
  5295. #define RTC_CRL_RSF_Msk                     (0x1UL << RTC_CRL_RSF_Pos)          /*!< 0x00000008 */
  5296. #define RTC_CRL_RSF                         RTC_CRL_RSF_Msk                    /*!< Registers Synchronized Flag */
  5297. #define RTC_CRL_CNF_Pos                     (4U)                              
  5298. #define RTC_CRL_CNF_Msk                     (0x1UL << RTC_CRL_CNF_Pos)          /*!< 0x00000010 */
  5299. #define RTC_CRL_CNF                         RTC_CRL_CNF_Msk                    /*!< Configuration Flag */
  5300. #define RTC_CRL_RTOFF_Pos                   (5U)                              
  5301. #define RTC_CRL_RTOFF_Msk                   (0x1UL << RTC_CRL_RTOFF_Pos)        /*!< 0x00000020 */
  5302. #define RTC_CRL_RTOFF                       RTC_CRL_RTOFF_Msk                  /*!< RTC operation OFF */
  5303.  
  5304. /*******************  Bit definition for RTC_PRLH register  *******************/
  5305. #define RTC_PRLH_PRL_Pos                    (0U)                              
  5306. #define RTC_PRLH_PRL_Msk                    (0xFUL << RTC_PRLH_PRL_Pos)         /*!< 0x0000000F */
  5307. #define RTC_PRLH_PRL                        RTC_PRLH_PRL_Msk                   /*!< RTC Prescaler Reload Value High */
  5308.  
  5309. /*******************  Bit definition for RTC_PRLL register  *******************/
  5310. #define RTC_PRLL_PRL_Pos                    (0U)                              
  5311. #define RTC_PRLL_PRL_Msk                    (0xFFFFUL << RTC_PRLL_PRL_Pos)      /*!< 0x0000FFFF */
  5312. #define RTC_PRLL_PRL                        RTC_PRLL_PRL_Msk                   /*!< RTC Prescaler Reload Value Low */
  5313.  
  5314. /*******************  Bit definition for RTC_DIVH register  *******************/
  5315. #define RTC_DIVH_RTC_DIV_Pos                (0U)                              
  5316. #define RTC_DIVH_RTC_DIV_Msk                (0xFUL << RTC_DIVH_RTC_DIV_Pos)     /*!< 0x0000000F */
  5317. #define RTC_DIVH_RTC_DIV                    RTC_DIVH_RTC_DIV_Msk               /*!< RTC Clock Divider High */
  5318.  
  5319. /*******************  Bit definition for RTC_DIVL register  *******************/
  5320. #define RTC_DIVL_RTC_DIV_Pos                (0U)                              
  5321. #define RTC_DIVL_RTC_DIV_Msk                (0xFFFFUL << RTC_DIVL_RTC_DIV_Pos)  /*!< 0x0000FFFF */
  5322. #define RTC_DIVL_RTC_DIV                    RTC_DIVL_RTC_DIV_Msk               /*!< RTC Clock Divider Low */
  5323.  
  5324. /*******************  Bit definition for RTC_CNTH register  *******************/
  5325. #define RTC_CNTH_RTC_CNT_Pos                (0U)                              
  5326. #define RTC_CNTH_RTC_CNT_Msk                (0xFFFFUL << RTC_CNTH_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5327. #define RTC_CNTH_RTC_CNT                    RTC_CNTH_RTC_CNT_Msk               /*!< RTC Counter High */
  5328.  
  5329. /*******************  Bit definition for RTC_CNTL register  *******************/
  5330. #define RTC_CNTL_RTC_CNT_Pos                (0U)                              
  5331. #define RTC_CNTL_RTC_CNT_Msk                (0xFFFFUL << RTC_CNTL_RTC_CNT_Pos)  /*!< 0x0000FFFF */
  5332. #define RTC_CNTL_RTC_CNT                    RTC_CNTL_RTC_CNT_Msk               /*!< RTC Counter Low */
  5333.  
  5334. /*******************  Bit definition for RTC_ALRH register  *******************/
  5335. #define RTC_ALRH_RTC_ALR_Pos                (0U)                              
  5336. #define RTC_ALRH_RTC_ALR_Msk                (0xFFFFUL << RTC_ALRH_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5337. #define RTC_ALRH_RTC_ALR                    RTC_ALRH_RTC_ALR_Msk               /*!< RTC Alarm High */
  5338.  
  5339. /*******************  Bit definition for RTC_ALRL register  *******************/
  5340. #define RTC_ALRL_RTC_ALR_Pos                (0U)                              
  5341. #define RTC_ALRL_RTC_ALR_Msk                (0xFFFFUL << RTC_ALRL_RTC_ALR_Pos)  /*!< 0x0000FFFF */
  5342. #define RTC_ALRL_RTC_ALR                    RTC_ALRL_RTC_ALR_Msk               /*!< RTC Alarm Low */
  5343.  
  5344. /******************************************************************************/
  5345. /*                                                                            */
  5346. /*                        Independent WATCHDOG (IWDG)                         */
  5347. /*                                                                            */
  5348. /******************************************************************************/
  5349.  
  5350. /*******************  Bit definition for IWDG_KR register  ********************/
  5351. #define IWDG_KR_KEY_Pos                     (0U)                              
  5352. #define IWDG_KR_KEY_Msk                     (0xFFFFUL << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  5353. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  5354.  
  5355. /*******************  Bit definition for IWDG_PR register  ********************/
  5356. #define IWDG_PR_PR_Pos                      (0U)                              
  5357. #define IWDG_PR_PR_Msk                      (0x7UL << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  5358. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  5359. #define IWDG_PR_PR_0                        (0x1UL << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  5360. #define IWDG_PR_PR_1                        (0x2UL << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  5361. #define IWDG_PR_PR_2                        (0x4UL << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  5362.  
  5363. /*******************  Bit definition for IWDG_RLR register  *******************/
  5364. #define IWDG_RLR_RL_Pos                     (0U)                              
  5365. #define IWDG_RLR_RL_Msk                     (0xFFFUL << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  5366. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  5367.  
  5368. /*******************  Bit definition for IWDG_SR register  ********************/
  5369. #define IWDG_SR_PVU_Pos                     (0U)                              
  5370. #define IWDG_SR_PVU_Msk                     (0x1UL << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  5371. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  5372. #define IWDG_SR_RVU_Pos                     (1U)                              
  5373. #define IWDG_SR_RVU_Msk                     (0x1UL << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  5374. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  5375.  
  5376. /******************************************************************************/
  5377. /*                                                                            */
  5378. /*                         Window WATCHDOG (WWDG)                             */
  5379. /*                                                                            */
  5380. /******************************************************************************/
  5381.  
  5382. /*******************  Bit definition for WWDG_CR register  ********************/
  5383. #define WWDG_CR_T_Pos                       (0U)                              
  5384. #define WWDG_CR_T_Msk                       (0x7FUL << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  5385. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  5386. #define WWDG_CR_T_0                         (0x01UL << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  5387. #define WWDG_CR_T_1                         (0x02UL << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  5388. #define WWDG_CR_T_2                         (0x04UL << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  5389. #define WWDG_CR_T_3                         (0x08UL << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  5390. #define WWDG_CR_T_4                         (0x10UL << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  5391. #define WWDG_CR_T_5                         (0x20UL << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  5392. #define WWDG_CR_T_6                         (0x40UL << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  5393.  
  5394. /* Legacy defines */
  5395. #define  WWDG_CR_T0 WWDG_CR_T_0
  5396. #define  WWDG_CR_T1 WWDG_CR_T_1
  5397. #define  WWDG_CR_T2 WWDG_CR_T_2
  5398. #define  WWDG_CR_T3 WWDG_CR_T_3
  5399. #define  WWDG_CR_T4 WWDG_CR_T_4
  5400. #define  WWDG_CR_T5 WWDG_CR_T_5
  5401. #define  WWDG_CR_T6 WWDG_CR_T_6
  5402.  
  5403. #define WWDG_CR_WDGA_Pos                    (7U)                              
  5404. #define WWDG_CR_WDGA_Msk                    (0x1UL << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  5405. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  5406.  
  5407. /*******************  Bit definition for WWDG_CFR register  *******************/
  5408. #define WWDG_CFR_W_Pos                      (0U)                              
  5409. #define WWDG_CFR_W_Msk                      (0x7FUL << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  5410. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  5411. #define WWDG_CFR_W_0                        (0x01UL << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  5412. #define WWDG_CFR_W_1                        (0x02UL << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  5413. #define WWDG_CFR_W_2                        (0x04UL << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  5414. #define WWDG_CFR_W_3                        (0x08UL << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  5415. #define WWDG_CFR_W_4                        (0x10UL << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  5416. #define WWDG_CFR_W_5                        (0x20UL << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  5417. #define WWDG_CFR_W_6                        (0x40UL << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  5418.  
  5419. /* Legacy defines */
  5420. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  5421. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  5422. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  5423. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  5424. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  5425. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  5426. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  5427.  
  5428. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  5429. #define WWDG_CFR_WDGTB_Msk                  (0x3UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  5430. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  5431. #define WWDG_CFR_WDGTB_0                    (0x1UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  5432. #define WWDG_CFR_WDGTB_1                    (0x2UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  5433.  
  5434. /* Legacy defines */
  5435. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  5436. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  5437.  
  5438. #define WWDG_CFR_EWI_Pos                    (9U)                              
  5439. #define WWDG_CFR_EWI_Msk                    (0x1UL << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  5440. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  5441.  
  5442. /*******************  Bit definition for WWDG_SR register  ********************/
  5443. #define WWDG_SR_EWIF_Pos                    (0U)                              
  5444. #define WWDG_SR_EWIF_Msk                    (0x1UL << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  5445. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  5446.  
  5447.  
  5448. /******************************************************************************/
  5449. /*                                                                            */
  5450. /*                         Controller Area Network                            */
  5451. /*                                                                            */
  5452. /******************************************************************************/
  5453.  
  5454. /*!< CAN control and status registers */
  5455. /*******************  Bit definition for CAN_MCR register  ********************/
  5456. #define CAN_MCR_INRQ_Pos                     (0U)                              
  5457. #define CAN_MCR_INRQ_Msk                     (0x1UL << CAN_MCR_INRQ_Pos)        /*!< 0x00000001 */
  5458. #define CAN_MCR_INRQ                         CAN_MCR_INRQ_Msk                  /*!< Initialization Request */
  5459. #define CAN_MCR_SLEEP_Pos                    (1U)                              
  5460. #define CAN_MCR_SLEEP_Msk                    (0x1UL << CAN_MCR_SLEEP_Pos)       /*!< 0x00000002 */
  5461. #define CAN_MCR_SLEEP                        CAN_MCR_SLEEP_Msk                 /*!< Sleep Mode Request */
  5462. #define CAN_MCR_TXFP_Pos                     (2U)                              
  5463. #define CAN_MCR_TXFP_Msk                     (0x1UL << CAN_MCR_TXFP_Pos)        /*!< 0x00000004 */
  5464. #define CAN_MCR_TXFP                         CAN_MCR_TXFP_Msk                  /*!< Transmit FIFO Priority */
  5465. #define CAN_MCR_RFLM_Pos                     (3U)                              
  5466. #define CAN_MCR_RFLM_Msk                     (0x1UL << CAN_MCR_RFLM_Pos)        /*!< 0x00000008 */
  5467. #define CAN_MCR_RFLM                         CAN_MCR_RFLM_Msk                  /*!< Receive FIFO Locked Mode */
  5468. #define CAN_MCR_NART_Pos                     (4U)                              
  5469. #define CAN_MCR_NART_Msk                     (0x1UL << CAN_MCR_NART_Pos)        /*!< 0x00000010 */
  5470. #define CAN_MCR_NART                         CAN_MCR_NART_Msk                  /*!< No Automatic Retransmission */
  5471. #define CAN_MCR_AWUM_Pos                     (5U)                              
  5472. #define CAN_MCR_AWUM_Msk                     (0x1UL << CAN_MCR_AWUM_Pos)        /*!< 0x00000020 */
  5473. #define CAN_MCR_AWUM                         CAN_MCR_AWUM_Msk                  /*!< Automatic Wakeup Mode */
  5474. #define CAN_MCR_ABOM_Pos                     (6U)                              
  5475. #define CAN_MCR_ABOM_Msk                     (0x1UL << CAN_MCR_ABOM_Pos)        /*!< 0x00000040 */
  5476. #define CAN_MCR_ABOM                         CAN_MCR_ABOM_Msk                  /*!< Automatic Bus-Off Management */
  5477. #define CAN_MCR_TTCM_Pos                     (7U)                              
  5478. #define CAN_MCR_TTCM_Msk                     (0x1UL << CAN_MCR_TTCM_Pos)        /*!< 0x00000080 */
  5479. #define CAN_MCR_TTCM                         CAN_MCR_TTCM_Msk                  /*!< Time Triggered Communication Mode */
  5480. #define CAN_MCR_RESET_Pos                    (15U)                            
  5481. #define CAN_MCR_RESET_Msk                    (0x1UL << CAN_MCR_RESET_Pos)       /*!< 0x00008000 */
  5482. #define CAN_MCR_RESET                        CAN_MCR_RESET_Msk                 /*!< CAN software master reset */
  5483. #define CAN_MCR_DBF_Pos                      (16U)                            
  5484. #define CAN_MCR_DBF_Msk                      (0x1UL << CAN_MCR_DBF_Pos)         /*!< 0x00010000 */
  5485. #define CAN_MCR_DBF                          CAN_MCR_DBF_Msk                   /*!< CAN Debug freeze */
  5486.  
  5487. /*******************  Bit definition for CAN_MSR register  ********************/
  5488. #define CAN_MSR_INAK_Pos                     (0U)                              
  5489. #define CAN_MSR_INAK_Msk                     (0x1UL << CAN_MSR_INAK_Pos)        /*!< 0x00000001 */
  5490. #define CAN_MSR_INAK                         CAN_MSR_INAK_Msk                  /*!< Initialization Acknowledge */
  5491. #define CAN_MSR_SLAK_Pos                     (1U)                              
  5492. #define CAN_MSR_SLAK_Msk                     (0x1UL << CAN_MSR_SLAK_Pos)        /*!< 0x00000002 */
  5493. #define CAN_MSR_SLAK                         CAN_MSR_SLAK_Msk                  /*!< Sleep Acknowledge */
  5494. #define CAN_MSR_ERRI_Pos                     (2U)                              
  5495. #define CAN_MSR_ERRI_Msk                     (0x1UL << CAN_MSR_ERRI_Pos)        /*!< 0x00000004 */
  5496. #define CAN_MSR_ERRI                         CAN_MSR_ERRI_Msk                  /*!< Error Interrupt */
  5497. #define CAN_MSR_WKUI_Pos                     (3U)                              
  5498. #define CAN_MSR_WKUI_Msk                     (0x1UL << CAN_MSR_WKUI_Pos)        /*!< 0x00000008 */
  5499. #define CAN_MSR_WKUI                         CAN_MSR_WKUI_Msk                  /*!< Wakeup Interrupt */
  5500. #define CAN_MSR_SLAKI_Pos                    (4U)                              
  5501. #define CAN_MSR_SLAKI_Msk                    (0x1UL << CAN_MSR_SLAKI_Pos)       /*!< 0x00000010 */
  5502. #define CAN_MSR_SLAKI                        CAN_MSR_SLAKI_Msk                 /*!< Sleep Acknowledge Interrupt */
  5503. #define CAN_MSR_TXM_Pos                      (8U)                              
  5504. #define CAN_MSR_TXM_Msk                      (0x1UL << CAN_MSR_TXM_Pos)         /*!< 0x00000100 */
  5505. #define CAN_MSR_TXM                          CAN_MSR_TXM_Msk                   /*!< Transmit Mode */
  5506. #define CAN_MSR_RXM_Pos                      (9U)                              
  5507. #define CAN_MSR_RXM_Msk                      (0x1UL << CAN_MSR_RXM_Pos)         /*!< 0x00000200 */
  5508. #define CAN_MSR_RXM                          CAN_MSR_RXM_Msk                   /*!< Receive Mode */
  5509. #define CAN_MSR_SAMP_Pos                     (10U)                            
  5510. #define CAN_MSR_SAMP_Msk                     (0x1UL << CAN_MSR_SAMP_Pos)        /*!< 0x00000400 */
  5511. #define CAN_MSR_SAMP                         CAN_MSR_SAMP_Msk                  /*!< Last Sample Point */
  5512. #define CAN_MSR_RX_Pos                       (11U)                            
  5513. #define CAN_MSR_RX_Msk                       (0x1UL << CAN_MSR_RX_Pos)          /*!< 0x00000800 */
  5514. #define CAN_MSR_RX                           CAN_MSR_RX_Msk                    /*!< CAN Rx Signal */
  5515.  
  5516. /*******************  Bit definition for CAN_TSR register  ********************/
  5517. #define CAN_TSR_RQCP0_Pos                    (0U)                              
  5518. #define CAN_TSR_RQCP0_Msk                    (0x1UL << CAN_TSR_RQCP0_Pos)       /*!< 0x00000001 */
  5519. #define CAN_TSR_RQCP0                        CAN_TSR_RQCP0_Msk                 /*!< Request Completed Mailbox0 */
  5520. #define CAN_TSR_TXOK0_Pos                    (1U)                              
  5521. #define CAN_TSR_TXOK0_Msk                    (0x1UL << CAN_TSR_TXOK0_Pos)       /*!< 0x00000002 */
  5522. #define CAN_TSR_TXOK0                        CAN_TSR_TXOK0_Msk                 /*!< Transmission OK of Mailbox0 */
  5523. #define CAN_TSR_ALST0_Pos                    (2U)                              
  5524. #define CAN_TSR_ALST0_Msk                    (0x1UL << CAN_TSR_ALST0_Pos)       /*!< 0x00000004 */
  5525. #define CAN_TSR_ALST0                        CAN_TSR_ALST0_Msk                 /*!< Arbitration Lost for Mailbox0 */
  5526. #define CAN_TSR_TERR0_Pos                    (3U)                              
  5527. #define CAN_TSR_TERR0_Msk                    (0x1UL << CAN_TSR_TERR0_Pos)       /*!< 0x00000008 */
  5528. #define CAN_TSR_TERR0                        CAN_TSR_TERR0_Msk                 /*!< Transmission Error of Mailbox0 */
  5529. #define CAN_TSR_ABRQ0_Pos                    (7U)                              
  5530. #define CAN_TSR_ABRQ0_Msk                    (0x1UL << CAN_TSR_ABRQ0_Pos)       /*!< 0x00000080 */
  5531. #define CAN_TSR_ABRQ0                        CAN_TSR_ABRQ0_Msk                 /*!< Abort Request for Mailbox0 */
  5532. #define CAN_TSR_RQCP1_Pos                    (8U)                              
  5533. #define CAN_TSR_RQCP1_Msk                    (0x1UL << CAN_TSR_RQCP1_Pos)       /*!< 0x00000100 */
  5534. #define CAN_TSR_RQCP1                        CAN_TSR_RQCP1_Msk                 /*!< Request Completed Mailbox1 */
  5535. #define CAN_TSR_TXOK1_Pos                    (9U)                              
  5536. #define CAN_TSR_TXOK1_Msk                    (0x1UL << CAN_TSR_TXOK1_Pos)       /*!< 0x00000200 */
  5537. #define CAN_TSR_TXOK1                        CAN_TSR_TXOK1_Msk                 /*!< Transmission OK of Mailbox1 */
  5538. #define CAN_TSR_ALST1_Pos                    (10U)                            
  5539. #define CAN_TSR_ALST1_Msk                    (0x1UL << CAN_TSR_ALST1_Pos)       /*!< 0x00000400 */
  5540. #define CAN_TSR_ALST1                        CAN_TSR_ALST1_Msk                 /*!< Arbitration Lost for Mailbox1 */
  5541. #define CAN_TSR_TERR1_Pos                    (11U)                            
  5542. #define CAN_TSR_TERR1_Msk                    (0x1UL << CAN_TSR_TERR1_Pos)       /*!< 0x00000800 */
  5543. #define CAN_TSR_TERR1                        CAN_TSR_TERR1_Msk                 /*!< Transmission Error of Mailbox1 */
  5544. #define CAN_TSR_ABRQ1_Pos                    (15U)                            
  5545. #define CAN_TSR_ABRQ1_Msk                    (0x1UL << CAN_TSR_ABRQ1_Pos)       /*!< 0x00008000 */
  5546. #define CAN_TSR_ABRQ1                        CAN_TSR_ABRQ1_Msk                 /*!< Abort Request for Mailbox 1 */
  5547. #define CAN_TSR_RQCP2_Pos                    (16U)                            
  5548. #define CAN_TSR_RQCP2_Msk                    (0x1UL << CAN_TSR_RQCP2_Pos)       /*!< 0x00010000 */
  5549. #define CAN_TSR_RQCP2                        CAN_TSR_RQCP2_Msk                 /*!< Request Completed Mailbox2 */
  5550. #define CAN_TSR_TXOK2_Pos                    (17U)                            
  5551. #define CAN_TSR_TXOK2_Msk                    (0x1UL << CAN_TSR_TXOK2_Pos)       /*!< 0x00020000 */
  5552. #define CAN_TSR_TXOK2                        CAN_TSR_TXOK2_Msk                 /*!< Transmission OK of Mailbox 2 */
  5553. #define CAN_TSR_ALST2_Pos                    (18U)                            
  5554. #define CAN_TSR_ALST2_Msk                    (0x1UL << CAN_TSR_ALST2_Pos)       /*!< 0x00040000 */
  5555. #define CAN_TSR_ALST2                        CAN_TSR_ALST2_Msk                 /*!< Arbitration Lost for mailbox 2 */
  5556. #define CAN_TSR_TERR2_Pos                    (19U)                            
  5557. #define CAN_TSR_TERR2_Msk                    (0x1UL << CAN_TSR_TERR2_Pos)       /*!< 0x00080000 */
  5558. #define CAN_TSR_TERR2                        CAN_TSR_TERR2_Msk                 /*!< Transmission Error of Mailbox 2 */
  5559. #define CAN_TSR_ABRQ2_Pos                    (23U)                            
  5560. #define CAN_TSR_ABRQ2_Msk                    (0x1UL << CAN_TSR_ABRQ2_Pos)       /*!< 0x00800000 */
  5561. #define CAN_TSR_ABRQ2                        CAN_TSR_ABRQ2_Msk                 /*!< Abort Request for Mailbox 2 */
  5562. #define CAN_TSR_CODE_Pos                     (24U)                            
  5563. #define CAN_TSR_CODE_Msk                     (0x3UL << CAN_TSR_CODE_Pos)        /*!< 0x03000000 */
  5564. #define CAN_TSR_CODE                         CAN_TSR_CODE_Msk                  /*!< Mailbox Code */
  5565.  
  5566. #define CAN_TSR_TME_Pos                      (26U)                            
  5567. #define CAN_TSR_TME_Msk                      (0x7UL << CAN_TSR_TME_Pos)         /*!< 0x1C000000 */
  5568. #define CAN_TSR_TME                          CAN_TSR_TME_Msk                   /*!< TME[2:0] bits */
  5569. #define CAN_TSR_TME0_Pos                     (26U)                            
  5570. #define CAN_TSR_TME0_Msk                     (0x1UL << CAN_TSR_TME0_Pos)        /*!< 0x04000000 */
  5571. #define CAN_TSR_TME0                         CAN_TSR_TME0_Msk                  /*!< Transmit Mailbox 0 Empty */
  5572. #define CAN_TSR_TME1_Pos                     (27U)                            
  5573. #define CAN_TSR_TME1_Msk                     (0x1UL << CAN_TSR_TME1_Pos)        /*!< 0x08000000 */
  5574. #define CAN_TSR_TME1                         CAN_TSR_TME1_Msk                  /*!< Transmit Mailbox 1 Empty */
  5575. #define CAN_TSR_TME2_Pos                     (28U)                            
  5576. #define CAN_TSR_TME2_Msk                     (0x1UL << CAN_TSR_TME2_Pos)        /*!< 0x10000000 */
  5577. #define CAN_TSR_TME2                         CAN_TSR_TME2_Msk                  /*!< Transmit Mailbox 2 Empty */
  5578.  
  5579. #define CAN_TSR_LOW_Pos                      (29U)                            
  5580. #define CAN_TSR_LOW_Msk                      (0x7UL << CAN_TSR_LOW_Pos)         /*!< 0xE0000000 */
  5581. #define CAN_TSR_LOW                          CAN_TSR_LOW_Msk                   /*!< LOW[2:0] bits */
  5582. #define CAN_TSR_LOW0_Pos                     (29U)                            
  5583. #define CAN_TSR_LOW0_Msk                     (0x1UL << CAN_TSR_LOW0_Pos)        /*!< 0x20000000 */
  5584. #define CAN_TSR_LOW0                         CAN_TSR_LOW0_Msk                  /*!< Lowest Priority Flag for Mailbox 0 */
  5585. #define CAN_TSR_LOW1_Pos                     (30U)                            
  5586. #define CAN_TSR_LOW1_Msk                     (0x1UL << CAN_TSR_LOW1_Pos)        /*!< 0x40000000 */
  5587. #define CAN_TSR_LOW1                         CAN_TSR_LOW1_Msk                  /*!< Lowest Priority Flag for Mailbox 1 */
  5588. #define CAN_TSR_LOW2_Pos                     (31U)                            
  5589. #define CAN_TSR_LOW2_Msk                     (0x1UL << CAN_TSR_LOW2_Pos)        /*!< 0x80000000 */
  5590. #define CAN_TSR_LOW2                         CAN_TSR_LOW2_Msk                  /*!< Lowest Priority Flag for Mailbox 2 */
  5591.  
  5592. /*******************  Bit definition for CAN_RF0R register  *******************/
  5593. #define CAN_RF0R_FMP0_Pos                    (0U)                              
  5594. #define CAN_RF0R_FMP0_Msk                    (0x3UL << CAN_RF0R_FMP0_Pos)       /*!< 0x00000003 */
  5595. #define CAN_RF0R_FMP0                        CAN_RF0R_FMP0_Msk                 /*!< FIFO 0 Message Pending */
  5596. #define CAN_RF0R_FULL0_Pos                   (3U)                              
  5597. #define CAN_RF0R_FULL0_Msk                   (0x1UL << CAN_RF0R_FULL0_Pos)      /*!< 0x00000008 */
  5598. #define CAN_RF0R_FULL0                       CAN_RF0R_FULL0_Msk                /*!< FIFO 0 Full */
  5599. #define CAN_RF0R_FOVR0_Pos                   (4U)                              
  5600. #define CAN_RF0R_FOVR0_Msk                   (0x1UL << CAN_RF0R_FOVR0_Pos)      /*!< 0x00000010 */
  5601. #define CAN_RF0R_FOVR0                       CAN_RF0R_FOVR0_Msk                /*!< FIFO 0 Overrun */
  5602. #define CAN_RF0R_RFOM0_Pos                   (5U)                              
  5603. #define CAN_RF0R_RFOM0_Msk                   (0x1UL << CAN_RF0R_RFOM0_Pos)      /*!< 0x00000020 */
  5604. #define CAN_RF0R_RFOM0                       CAN_RF0R_RFOM0_Msk                /*!< Release FIFO 0 Output Mailbox */
  5605.  
  5606. /*******************  Bit definition for CAN_RF1R register  *******************/
  5607. #define CAN_RF1R_FMP1_Pos                    (0U)                              
  5608. #define CAN_RF1R_FMP1_Msk                    (0x3UL << CAN_RF1R_FMP1_Pos)       /*!< 0x00000003 */
  5609. #define CAN_RF1R_FMP1                        CAN_RF1R_FMP1_Msk                 /*!< FIFO 1 Message Pending */
  5610. #define CAN_RF1R_FULL1_Pos                   (3U)                              
  5611. #define CAN_RF1R_FULL1_Msk                   (0x1UL << CAN_RF1R_FULL1_Pos)      /*!< 0x00000008 */
  5612. #define CAN_RF1R_FULL1                       CAN_RF1R_FULL1_Msk                /*!< FIFO 1 Full */
  5613. #define CAN_RF1R_FOVR1_Pos                   (4U)                              
  5614. #define CAN_RF1R_FOVR1_Msk                   (0x1UL << CAN_RF1R_FOVR1_Pos)      /*!< 0x00000010 */
  5615. #define CAN_RF1R_FOVR1                       CAN_RF1R_FOVR1_Msk                /*!< FIFO 1 Overrun */
  5616. #define CAN_RF1R_RFOM1_Pos                   (5U)                              
  5617. #define CAN_RF1R_RFOM1_Msk                   (0x1UL << CAN_RF1R_RFOM1_Pos)      /*!< 0x00000020 */
  5618. #define CAN_RF1R_RFOM1                       CAN_RF1R_RFOM1_Msk                /*!< Release FIFO 1 Output Mailbox */
  5619.  
  5620. /********************  Bit definition for CAN_IER register  *******************/
  5621. #define CAN_IER_TMEIE_Pos                    (0U)                              
  5622. #define CAN_IER_TMEIE_Msk                    (0x1UL << CAN_IER_TMEIE_Pos)       /*!< 0x00000001 */
  5623. #define CAN_IER_TMEIE                        CAN_IER_TMEIE_Msk                 /*!< Transmit Mailbox Empty Interrupt Enable */
  5624. #define CAN_IER_FMPIE0_Pos                   (1U)                              
  5625. #define CAN_IER_FMPIE0_Msk                   (0x1UL << CAN_IER_FMPIE0_Pos)      /*!< 0x00000002 */
  5626. #define CAN_IER_FMPIE0                       CAN_IER_FMPIE0_Msk                /*!< FIFO Message Pending Interrupt Enable */
  5627. #define CAN_IER_FFIE0_Pos                    (2U)                              
  5628. #define CAN_IER_FFIE0_Msk                    (0x1UL << CAN_IER_FFIE0_Pos)       /*!< 0x00000004 */
  5629. #define CAN_IER_FFIE0                        CAN_IER_FFIE0_Msk                 /*!< FIFO Full Interrupt Enable */
  5630. #define CAN_IER_FOVIE0_Pos                   (3U)                              
  5631. #define CAN_IER_FOVIE0_Msk                   (0x1UL << CAN_IER_FOVIE0_Pos)      /*!< 0x00000008 */
  5632. #define CAN_IER_FOVIE0                       CAN_IER_FOVIE0_Msk                /*!< FIFO Overrun Interrupt Enable */
  5633. #define CAN_IER_FMPIE1_Pos                   (4U)                              
  5634. #define CAN_IER_FMPIE1_Msk                   (0x1UL << CAN_IER_FMPIE1_Pos)      /*!< 0x00000010 */
  5635. #define CAN_IER_FMPIE1                       CAN_IER_FMPIE1_Msk                /*!< FIFO Message Pending Interrupt Enable */
  5636. #define CAN_IER_FFIE1_Pos                    (5U)                              
  5637. #define CAN_IER_FFIE1_Msk                    (0x1UL << CAN_IER_FFIE1_Pos)       /*!< 0x00000020 */
  5638. #define CAN_IER_FFIE1                        CAN_IER_FFIE1_Msk                 /*!< FIFO Full Interrupt Enable */
  5639. #define CAN_IER_FOVIE1_Pos                   (6U)                              
  5640. #define CAN_IER_FOVIE1_Msk                   (0x1UL << CAN_IER_FOVIE1_Pos)      /*!< 0x00000040 */
  5641. #define CAN_IER_FOVIE1                       CAN_IER_FOVIE1_Msk                /*!< FIFO Overrun Interrupt Enable */
  5642. #define CAN_IER_EWGIE_Pos                    (8U)                              
  5643. #define CAN_IER_EWGIE_Msk                    (0x1UL << CAN_IER_EWGIE_Pos)       /*!< 0x00000100 */
  5644. #define CAN_IER_EWGIE                        CAN_IER_EWGIE_Msk                 /*!< Error Warning Interrupt Enable */
  5645. #define CAN_IER_EPVIE_Pos                    (9U)                              
  5646. #define CAN_IER_EPVIE_Msk                    (0x1UL << CAN_IER_EPVIE_Pos)       /*!< 0x00000200 */
  5647. #define CAN_IER_EPVIE                        CAN_IER_EPVIE_Msk                 /*!< Error Passive Interrupt Enable */
  5648. #define CAN_IER_BOFIE_Pos                    (10U)                            
  5649. #define CAN_IER_BOFIE_Msk                    (0x1UL << CAN_IER_BOFIE_Pos)       /*!< 0x00000400 */
  5650. #define CAN_IER_BOFIE                        CAN_IER_BOFIE_Msk                 /*!< Bus-Off Interrupt Enable */
  5651. #define CAN_IER_LECIE_Pos                    (11U)                            
  5652. #define CAN_IER_LECIE_Msk                    (0x1UL << CAN_IER_LECIE_Pos)       /*!< 0x00000800 */
  5653. #define CAN_IER_LECIE                        CAN_IER_LECIE_Msk                 /*!< Last Error Code Interrupt Enable */
  5654. #define CAN_IER_ERRIE_Pos                    (15U)                            
  5655. #define CAN_IER_ERRIE_Msk                    (0x1UL << CAN_IER_ERRIE_Pos)       /*!< 0x00008000 */
  5656. #define CAN_IER_ERRIE                        CAN_IER_ERRIE_Msk                 /*!< Error Interrupt Enable */
  5657. #define CAN_IER_WKUIE_Pos                    (16U)                            
  5658. #define CAN_IER_WKUIE_Msk                    (0x1UL << CAN_IER_WKUIE_Pos)       /*!< 0x00010000 */
  5659. #define CAN_IER_WKUIE                        CAN_IER_WKUIE_Msk                 /*!< Wakeup Interrupt Enable */
  5660. #define CAN_IER_SLKIE_Pos                    (17U)                            
  5661. #define CAN_IER_SLKIE_Msk                    (0x1UL << CAN_IER_SLKIE_Pos)       /*!< 0x00020000 */
  5662. #define CAN_IER_SLKIE                        CAN_IER_SLKIE_Msk                 /*!< Sleep Interrupt Enable */
  5663.  
  5664. /********************  Bit definition for CAN_ESR register  *******************/
  5665. #define CAN_ESR_EWGF_Pos                     (0U)                              
  5666. #define CAN_ESR_EWGF_Msk                     (0x1UL << CAN_ESR_EWGF_Pos)        /*!< 0x00000001 */
  5667. #define CAN_ESR_EWGF                         CAN_ESR_EWGF_Msk                  /*!< Error Warning Flag */
  5668. #define CAN_ESR_EPVF_Pos                     (1U)                              
  5669. #define CAN_ESR_EPVF_Msk                     (0x1UL << CAN_ESR_EPVF_Pos)        /*!< 0x00000002 */
  5670. #define CAN_ESR_EPVF                         CAN_ESR_EPVF_Msk                  /*!< Error Passive Flag */
  5671. #define CAN_ESR_BOFF_Pos                     (2U)                              
  5672. #define CAN_ESR_BOFF_Msk                     (0x1UL << CAN_ESR_BOFF_Pos)        /*!< 0x00000004 */
  5673. #define CAN_ESR_BOFF                         CAN_ESR_BOFF_Msk                  /*!< Bus-Off Flag */
  5674.  
  5675. #define CAN_ESR_LEC_Pos                      (4U)                              
  5676. #define CAN_ESR_LEC_Msk                      (0x7UL << CAN_ESR_LEC_Pos)         /*!< 0x00000070 */
  5677. #define CAN_ESR_LEC                          CAN_ESR_LEC_Msk                   /*!< LEC[2:0] bits (Last Error Code) */
  5678. #define CAN_ESR_LEC_0                        (0x1UL << CAN_ESR_LEC_Pos)         /*!< 0x00000010 */
  5679. #define CAN_ESR_LEC_1                        (0x2UL << CAN_ESR_LEC_Pos)         /*!< 0x00000020 */
  5680. #define CAN_ESR_LEC_2                        (0x4UL << CAN_ESR_LEC_Pos)         /*!< 0x00000040 */
  5681.  
  5682. #define CAN_ESR_TEC_Pos                      (16U)                            
  5683. #define CAN_ESR_TEC_Msk                      (0xFFUL << CAN_ESR_TEC_Pos)        /*!< 0x00FF0000 */
  5684. #define CAN_ESR_TEC                          CAN_ESR_TEC_Msk                   /*!< Least significant byte of the 9-bit Transmit Error Counter */
  5685. #define CAN_ESR_REC_Pos                      (24U)                            
  5686. #define CAN_ESR_REC_Msk                      (0xFFUL << CAN_ESR_REC_Pos)        /*!< 0xFF000000 */
  5687. #define CAN_ESR_REC                          CAN_ESR_REC_Msk                   /*!< Receive Error Counter */
  5688.  
  5689. /*******************  Bit definition for CAN_BTR register  ********************/
  5690. #define CAN_BTR_BRP_Pos                      (0U)                              
  5691. #define CAN_BTR_BRP_Msk                      (0x3FFUL << CAN_BTR_BRP_Pos)       /*!< 0x000003FF */
  5692. #define CAN_BTR_BRP                          CAN_BTR_BRP_Msk                   /*!<Baud Rate Prescaler */
  5693. #define CAN_BTR_TS1_Pos                      (16U)                            
  5694. #define CAN_BTR_TS1_Msk                      (0xFUL << CAN_BTR_TS1_Pos)         /*!< 0x000F0000 */
  5695. #define CAN_BTR_TS1                          CAN_BTR_TS1_Msk                   /*!<Time Segment 1 */
  5696. #define CAN_BTR_TS1_0                        (0x1UL << CAN_BTR_TS1_Pos)         /*!< 0x00010000 */
  5697. #define CAN_BTR_TS1_1                        (0x2UL << CAN_BTR_TS1_Pos)         /*!< 0x00020000 */
  5698. #define CAN_BTR_TS1_2                        (0x4UL << CAN_BTR_TS1_Pos)         /*!< 0x00040000 */
  5699. #define CAN_BTR_TS1_3                        (0x8UL << CAN_BTR_TS1_Pos)         /*!< 0x00080000 */
  5700. #define CAN_BTR_TS2_Pos                      (20U)                            
  5701. #define CAN_BTR_TS2_Msk                      (0x7UL << CAN_BTR_TS2_Pos)         /*!< 0x00700000 */
  5702. #define CAN_BTR_TS2                          CAN_BTR_TS2_Msk                   /*!<Time Segment 2 */
  5703. #define CAN_BTR_TS2_0                        (0x1UL << CAN_BTR_TS2_Pos)         /*!< 0x00100000 */
  5704. #define CAN_BTR_TS2_1                        (0x2UL << CAN_BTR_TS2_Pos)         /*!< 0x00200000 */
  5705. #define CAN_BTR_TS2_2                        (0x4UL << CAN_BTR_TS2_Pos)         /*!< 0x00400000 */
  5706. #define CAN_BTR_SJW_Pos                      (24U)                            
  5707. #define CAN_BTR_SJW_Msk                      (0x3UL << CAN_BTR_SJW_Pos)         /*!< 0x03000000 */
  5708. #define CAN_BTR_SJW                          CAN_BTR_SJW_Msk                   /*!<Resynchronization Jump Width */
  5709. #define CAN_BTR_SJW_0                        (0x1UL << CAN_BTR_SJW_Pos)         /*!< 0x01000000 */
  5710. #define CAN_BTR_SJW_1                        (0x2UL << CAN_BTR_SJW_Pos)         /*!< 0x02000000 */
  5711. #define CAN_BTR_LBKM_Pos                     (30U)                            
  5712. #define CAN_BTR_LBKM_Msk                     (0x1UL << CAN_BTR_LBKM_Pos)        /*!< 0x40000000 */
  5713. #define CAN_BTR_LBKM                         CAN_BTR_LBKM_Msk                  /*!<Loop Back Mode (Debug) */
  5714. #define CAN_BTR_SILM_Pos                     (31U)                            
  5715. #define CAN_BTR_SILM_Msk                     (0x1UL << CAN_BTR_SILM_Pos)        /*!< 0x80000000 */
  5716. #define CAN_BTR_SILM                         CAN_BTR_SILM_Msk                  /*!<Silent Mode */
  5717.  
  5718. /*!< Mailbox registers */
  5719. /******************  Bit definition for CAN_TI0R register  ********************/
  5720. #define CAN_TI0R_TXRQ_Pos                    (0U)                              
  5721. #define CAN_TI0R_TXRQ_Msk                    (0x1UL << CAN_TI0R_TXRQ_Pos)       /*!< 0x00000001 */
  5722. #define CAN_TI0R_TXRQ                        CAN_TI0R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  5723. #define CAN_TI0R_RTR_Pos                     (1U)                              
  5724. #define CAN_TI0R_RTR_Msk                     (0x1UL << CAN_TI0R_RTR_Pos)        /*!< 0x00000002 */
  5725. #define CAN_TI0R_RTR                         CAN_TI0R_RTR_Msk                  /*!< Remote Transmission Request */
  5726. #define CAN_TI0R_IDE_Pos                     (2U)                              
  5727. #define CAN_TI0R_IDE_Msk                     (0x1UL << CAN_TI0R_IDE_Pos)        /*!< 0x00000004 */
  5728. #define CAN_TI0R_IDE                         CAN_TI0R_IDE_Msk                  /*!< Identifier Extension */
  5729. #define CAN_TI0R_EXID_Pos                    (3U)                              
  5730. #define CAN_TI0R_EXID_Msk                    (0x3FFFFUL << CAN_TI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  5731. #define CAN_TI0R_EXID                        CAN_TI0R_EXID_Msk                 /*!< Extended Identifier */
  5732. #define CAN_TI0R_STID_Pos                    (21U)                            
  5733. #define CAN_TI0R_STID_Msk                    (0x7FFUL << CAN_TI0R_STID_Pos)     /*!< 0xFFE00000 */
  5734. #define CAN_TI0R_STID                        CAN_TI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  5735.  
  5736. /******************  Bit definition for CAN_TDT0R register  *******************/
  5737. #define CAN_TDT0R_DLC_Pos                    (0U)                              
  5738. #define CAN_TDT0R_DLC_Msk                    (0xFUL << CAN_TDT0R_DLC_Pos)       /*!< 0x0000000F */
  5739. #define CAN_TDT0R_DLC                        CAN_TDT0R_DLC_Msk                 /*!< Data Length Code */
  5740. #define CAN_TDT0R_TGT_Pos                    (8U)                              
  5741. #define CAN_TDT0R_TGT_Msk                    (0x1UL << CAN_TDT0R_TGT_Pos)       /*!< 0x00000100 */
  5742. #define CAN_TDT0R_TGT                        CAN_TDT0R_TGT_Msk                 /*!< Transmit Global Time */
  5743. #define CAN_TDT0R_TIME_Pos                   (16U)                            
  5744. #define CAN_TDT0R_TIME_Msk                   (0xFFFFUL << CAN_TDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  5745. #define CAN_TDT0R_TIME                       CAN_TDT0R_TIME_Msk                /*!< Message Time Stamp */
  5746.  
  5747. /******************  Bit definition for CAN_TDL0R register  *******************/
  5748. #define CAN_TDL0R_DATA0_Pos                  (0U)                              
  5749. #define CAN_TDL0R_DATA0_Msk                  (0xFFUL << CAN_TDL0R_DATA0_Pos)    /*!< 0x000000FF */
  5750. #define CAN_TDL0R_DATA0                      CAN_TDL0R_DATA0_Msk               /*!< Data byte 0 */
  5751. #define CAN_TDL0R_DATA1_Pos                  (8U)                              
  5752. #define CAN_TDL0R_DATA1_Msk                  (0xFFUL << CAN_TDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  5753. #define CAN_TDL0R_DATA1                      CAN_TDL0R_DATA1_Msk               /*!< Data byte 1 */
  5754. #define CAN_TDL0R_DATA2_Pos                  (16U)                            
  5755. #define CAN_TDL0R_DATA2_Msk                  (0xFFUL << CAN_TDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  5756. #define CAN_TDL0R_DATA2                      CAN_TDL0R_DATA2_Msk               /*!< Data byte 2 */
  5757. #define CAN_TDL0R_DATA3_Pos                  (24U)                            
  5758. #define CAN_TDL0R_DATA3_Msk                  (0xFFUL << CAN_TDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  5759. #define CAN_TDL0R_DATA3                      CAN_TDL0R_DATA3_Msk               /*!< Data byte 3 */
  5760.  
  5761. /******************  Bit definition for CAN_TDH0R register  *******************/
  5762. #define CAN_TDH0R_DATA4_Pos                  (0U)                              
  5763. #define CAN_TDH0R_DATA4_Msk                  (0xFFUL << CAN_TDH0R_DATA4_Pos)    /*!< 0x000000FF */
  5764. #define CAN_TDH0R_DATA4                      CAN_TDH0R_DATA4_Msk               /*!< Data byte 4 */
  5765. #define CAN_TDH0R_DATA5_Pos                  (8U)                              
  5766. #define CAN_TDH0R_DATA5_Msk                  (0xFFUL << CAN_TDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  5767. #define CAN_TDH0R_DATA5                      CAN_TDH0R_DATA5_Msk               /*!< Data byte 5 */
  5768. #define CAN_TDH0R_DATA6_Pos                  (16U)                            
  5769. #define CAN_TDH0R_DATA6_Msk                  (0xFFUL << CAN_TDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  5770. #define CAN_TDH0R_DATA6                      CAN_TDH0R_DATA6_Msk               /*!< Data byte 6 */
  5771. #define CAN_TDH0R_DATA7_Pos                  (24U)                            
  5772. #define CAN_TDH0R_DATA7_Msk                  (0xFFUL << CAN_TDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  5773. #define CAN_TDH0R_DATA7                      CAN_TDH0R_DATA7_Msk               /*!< Data byte 7 */
  5774.  
  5775. /*******************  Bit definition for CAN_TI1R register  *******************/
  5776. #define CAN_TI1R_TXRQ_Pos                    (0U)                              
  5777. #define CAN_TI1R_TXRQ_Msk                    (0x1UL << CAN_TI1R_TXRQ_Pos)       /*!< 0x00000001 */
  5778. #define CAN_TI1R_TXRQ                        CAN_TI1R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  5779. #define CAN_TI1R_RTR_Pos                     (1U)                              
  5780. #define CAN_TI1R_RTR_Msk                     (0x1UL << CAN_TI1R_RTR_Pos)        /*!< 0x00000002 */
  5781. #define CAN_TI1R_RTR                         CAN_TI1R_RTR_Msk                  /*!< Remote Transmission Request */
  5782. #define CAN_TI1R_IDE_Pos                     (2U)                              
  5783. #define CAN_TI1R_IDE_Msk                     (0x1UL << CAN_TI1R_IDE_Pos)        /*!< 0x00000004 */
  5784. #define CAN_TI1R_IDE                         CAN_TI1R_IDE_Msk                  /*!< Identifier Extension */
  5785. #define CAN_TI1R_EXID_Pos                    (3U)                              
  5786. #define CAN_TI1R_EXID_Msk                    (0x3FFFFUL << CAN_TI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  5787. #define CAN_TI1R_EXID                        CAN_TI1R_EXID_Msk                 /*!< Extended Identifier */
  5788. #define CAN_TI1R_STID_Pos                    (21U)                            
  5789. #define CAN_TI1R_STID_Msk                    (0x7FFUL << CAN_TI1R_STID_Pos)     /*!< 0xFFE00000 */
  5790. #define CAN_TI1R_STID                        CAN_TI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  5791.  
  5792. /*******************  Bit definition for CAN_TDT1R register  ******************/
  5793. #define CAN_TDT1R_DLC_Pos                    (0U)                              
  5794. #define CAN_TDT1R_DLC_Msk                    (0xFUL << CAN_TDT1R_DLC_Pos)       /*!< 0x0000000F */
  5795. #define CAN_TDT1R_DLC                        CAN_TDT1R_DLC_Msk                 /*!< Data Length Code */
  5796. #define CAN_TDT1R_TGT_Pos                    (8U)                              
  5797. #define CAN_TDT1R_TGT_Msk                    (0x1UL << CAN_TDT1R_TGT_Pos)       /*!< 0x00000100 */
  5798. #define CAN_TDT1R_TGT                        CAN_TDT1R_TGT_Msk                 /*!< Transmit Global Time */
  5799. #define CAN_TDT1R_TIME_Pos                   (16U)                            
  5800. #define CAN_TDT1R_TIME_Msk                   (0xFFFFUL << CAN_TDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  5801. #define CAN_TDT1R_TIME                       CAN_TDT1R_TIME_Msk                /*!< Message Time Stamp */
  5802.  
  5803. /*******************  Bit definition for CAN_TDL1R register  ******************/
  5804. #define CAN_TDL1R_DATA0_Pos                  (0U)                              
  5805. #define CAN_TDL1R_DATA0_Msk                  (0xFFUL << CAN_TDL1R_DATA0_Pos)    /*!< 0x000000FF */
  5806. #define CAN_TDL1R_DATA0                      CAN_TDL1R_DATA0_Msk               /*!< Data byte 0 */
  5807. #define CAN_TDL1R_DATA1_Pos                  (8U)                              
  5808. #define CAN_TDL1R_DATA1_Msk                  (0xFFUL << CAN_TDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  5809. #define CAN_TDL1R_DATA1                      CAN_TDL1R_DATA1_Msk               /*!< Data byte 1 */
  5810. #define CAN_TDL1R_DATA2_Pos                  (16U)                            
  5811. #define CAN_TDL1R_DATA2_Msk                  (0xFFUL << CAN_TDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  5812. #define CAN_TDL1R_DATA2                      CAN_TDL1R_DATA2_Msk               /*!< Data byte 2 */
  5813. #define CAN_TDL1R_DATA3_Pos                  (24U)                            
  5814. #define CAN_TDL1R_DATA3_Msk                  (0xFFUL << CAN_TDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  5815. #define CAN_TDL1R_DATA3                      CAN_TDL1R_DATA3_Msk               /*!< Data byte 3 */
  5816.  
  5817. /*******************  Bit definition for CAN_TDH1R register  ******************/
  5818. #define CAN_TDH1R_DATA4_Pos                  (0U)                              
  5819. #define CAN_TDH1R_DATA4_Msk                  (0xFFUL << CAN_TDH1R_DATA4_Pos)    /*!< 0x000000FF */
  5820. #define CAN_TDH1R_DATA4                      CAN_TDH1R_DATA4_Msk               /*!< Data byte 4 */
  5821. #define CAN_TDH1R_DATA5_Pos                  (8U)                              
  5822. #define CAN_TDH1R_DATA5_Msk                  (0xFFUL << CAN_TDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  5823. #define CAN_TDH1R_DATA5                      CAN_TDH1R_DATA5_Msk               /*!< Data byte 5 */
  5824. #define CAN_TDH1R_DATA6_Pos                  (16U)                            
  5825. #define CAN_TDH1R_DATA6_Msk                  (0xFFUL << CAN_TDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  5826. #define CAN_TDH1R_DATA6                      CAN_TDH1R_DATA6_Msk               /*!< Data byte 6 */
  5827. #define CAN_TDH1R_DATA7_Pos                  (24U)                            
  5828. #define CAN_TDH1R_DATA7_Msk                  (0xFFUL << CAN_TDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  5829. #define CAN_TDH1R_DATA7                      CAN_TDH1R_DATA7_Msk               /*!< Data byte 7 */
  5830.  
  5831. /*******************  Bit definition for CAN_TI2R register  *******************/
  5832. #define CAN_TI2R_TXRQ_Pos                    (0U)                              
  5833. #define CAN_TI2R_TXRQ_Msk                    (0x1UL << CAN_TI2R_TXRQ_Pos)       /*!< 0x00000001 */
  5834. #define CAN_TI2R_TXRQ                        CAN_TI2R_TXRQ_Msk                 /*!< Transmit Mailbox Request */
  5835. #define CAN_TI2R_RTR_Pos                     (1U)                              
  5836. #define CAN_TI2R_RTR_Msk                     (0x1UL << CAN_TI2R_RTR_Pos)        /*!< 0x00000002 */
  5837. #define CAN_TI2R_RTR                         CAN_TI2R_RTR_Msk                  /*!< Remote Transmission Request */
  5838. #define CAN_TI2R_IDE_Pos                     (2U)                              
  5839. #define CAN_TI2R_IDE_Msk                     (0x1UL << CAN_TI2R_IDE_Pos)        /*!< 0x00000004 */
  5840. #define CAN_TI2R_IDE                         CAN_TI2R_IDE_Msk                  /*!< Identifier Extension */
  5841. #define CAN_TI2R_EXID_Pos                    (3U)                              
  5842. #define CAN_TI2R_EXID_Msk                    (0x3FFFFUL << CAN_TI2R_EXID_Pos)   /*!< 0x001FFFF8 */
  5843. #define CAN_TI2R_EXID                        CAN_TI2R_EXID_Msk                 /*!< Extended identifier */
  5844. #define CAN_TI2R_STID_Pos                    (21U)                            
  5845. #define CAN_TI2R_STID_Msk                    (0x7FFUL << CAN_TI2R_STID_Pos)     /*!< 0xFFE00000 */
  5846. #define CAN_TI2R_STID                        CAN_TI2R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  5847.  
  5848. /*******************  Bit definition for CAN_TDT2R register  ******************/  
  5849. #define CAN_TDT2R_DLC_Pos                    (0U)                              
  5850. #define CAN_TDT2R_DLC_Msk                    (0xFUL << CAN_TDT2R_DLC_Pos)       /*!< 0x0000000F */
  5851. #define CAN_TDT2R_DLC                        CAN_TDT2R_DLC_Msk                 /*!< Data Length Code */
  5852. #define CAN_TDT2R_TGT_Pos                    (8U)                              
  5853. #define CAN_TDT2R_TGT_Msk                    (0x1UL << CAN_TDT2R_TGT_Pos)       /*!< 0x00000100 */
  5854. #define CAN_TDT2R_TGT                        CAN_TDT2R_TGT_Msk                 /*!< Transmit Global Time */
  5855. #define CAN_TDT2R_TIME_Pos                   (16U)                            
  5856. #define CAN_TDT2R_TIME_Msk                   (0xFFFFUL << CAN_TDT2R_TIME_Pos)   /*!< 0xFFFF0000 */
  5857. #define CAN_TDT2R_TIME                       CAN_TDT2R_TIME_Msk                /*!< Message Time Stamp */
  5858.  
  5859. /*******************  Bit definition for CAN_TDL2R register  ******************/
  5860. #define CAN_TDL2R_DATA0_Pos                  (0U)                              
  5861. #define CAN_TDL2R_DATA0_Msk                  (0xFFUL << CAN_TDL2R_DATA0_Pos)    /*!< 0x000000FF */
  5862. #define CAN_TDL2R_DATA0                      CAN_TDL2R_DATA0_Msk               /*!< Data byte 0 */
  5863. #define CAN_TDL2R_DATA1_Pos                  (8U)                              
  5864. #define CAN_TDL2R_DATA1_Msk                  (0xFFUL << CAN_TDL2R_DATA1_Pos)    /*!< 0x0000FF00 */
  5865. #define CAN_TDL2R_DATA1                      CAN_TDL2R_DATA1_Msk               /*!< Data byte 1 */
  5866. #define CAN_TDL2R_DATA2_Pos                  (16U)                            
  5867. #define CAN_TDL2R_DATA2_Msk                  (0xFFUL << CAN_TDL2R_DATA2_Pos)    /*!< 0x00FF0000 */
  5868. #define CAN_TDL2R_DATA2                      CAN_TDL2R_DATA2_Msk               /*!< Data byte 2 */
  5869. #define CAN_TDL2R_DATA3_Pos                  (24U)                            
  5870. #define CAN_TDL2R_DATA3_Msk                  (0xFFUL << CAN_TDL2R_DATA3_Pos)    /*!< 0xFF000000 */
  5871. #define CAN_TDL2R_DATA3                      CAN_TDL2R_DATA3_Msk               /*!< Data byte 3 */
  5872.  
  5873. /*******************  Bit definition for CAN_TDH2R register  ******************/
  5874. #define CAN_TDH2R_DATA4_Pos                  (0U)                              
  5875. #define CAN_TDH2R_DATA4_Msk                  (0xFFUL << CAN_TDH2R_DATA4_Pos)    /*!< 0x000000FF */
  5876. #define CAN_TDH2R_DATA4                      CAN_TDH2R_DATA4_Msk               /*!< Data byte 4 */
  5877. #define CAN_TDH2R_DATA5_Pos                  (8U)                              
  5878. #define CAN_TDH2R_DATA5_Msk                  (0xFFUL << CAN_TDH2R_DATA5_Pos)    /*!< 0x0000FF00 */
  5879. #define CAN_TDH2R_DATA5                      CAN_TDH2R_DATA5_Msk               /*!< Data byte 5 */
  5880. #define CAN_TDH2R_DATA6_Pos                  (16U)                            
  5881. #define CAN_TDH2R_DATA6_Msk                  (0xFFUL << CAN_TDH2R_DATA6_Pos)    /*!< 0x00FF0000 */
  5882. #define CAN_TDH2R_DATA6                      CAN_TDH2R_DATA6_Msk               /*!< Data byte 6 */
  5883. #define CAN_TDH2R_DATA7_Pos                  (24U)                            
  5884. #define CAN_TDH2R_DATA7_Msk                  (0xFFUL << CAN_TDH2R_DATA7_Pos)    /*!< 0xFF000000 */
  5885. #define CAN_TDH2R_DATA7                      CAN_TDH2R_DATA7_Msk               /*!< Data byte 7 */
  5886.  
  5887. /*******************  Bit definition for CAN_RI0R register  *******************/
  5888. #define CAN_RI0R_RTR_Pos                     (1U)                              
  5889. #define CAN_RI0R_RTR_Msk                     (0x1UL << CAN_RI0R_RTR_Pos)        /*!< 0x00000002 */
  5890. #define CAN_RI0R_RTR                         CAN_RI0R_RTR_Msk                  /*!< Remote Transmission Request */
  5891. #define CAN_RI0R_IDE_Pos                     (2U)                              
  5892. #define CAN_RI0R_IDE_Msk                     (0x1UL << CAN_RI0R_IDE_Pos)        /*!< 0x00000004 */
  5893. #define CAN_RI0R_IDE                         CAN_RI0R_IDE_Msk                  /*!< Identifier Extension */
  5894. #define CAN_RI0R_EXID_Pos                    (3U)                              
  5895. #define CAN_RI0R_EXID_Msk                    (0x3FFFFUL << CAN_RI0R_EXID_Pos)   /*!< 0x001FFFF8 */
  5896. #define CAN_RI0R_EXID                        CAN_RI0R_EXID_Msk                 /*!< Extended Identifier */
  5897. #define CAN_RI0R_STID_Pos                    (21U)                            
  5898. #define CAN_RI0R_STID_Msk                    (0x7FFUL << CAN_RI0R_STID_Pos)     /*!< 0xFFE00000 */
  5899. #define CAN_RI0R_STID                        CAN_RI0R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  5900.  
  5901. /*******************  Bit definition for CAN_RDT0R register  ******************/
  5902. #define CAN_RDT0R_DLC_Pos                    (0U)                              
  5903. #define CAN_RDT0R_DLC_Msk                    (0xFUL << CAN_RDT0R_DLC_Pos)       /*!< 0x0000000F */
  5904. #define CAN_RDT0R_DLC                        CAN_RDT0R_DLC_Msk                 /*!< Data Length Code */
  5905. #define CAN_RDT0R_FMI_Pos                    (8U)                              
  5906. #define CAN_RDT0R_FMI_Msk                    (0xFFUL << CAN_RDT0R_FMI_Pos)      /*!< 0x0000FF00 */
  5907. #define CAN_RDT0R_FMI                        CAN_RDT0R_FMI_Msk                 /*!< Filter Match Index */
  5908. #define CAN_RDT0R_TIME_Pos                   (16U)                            
  5909. #define CAN_RDT0R_TIME_Msk                   (0xFFFFUL << CAN_RDT0R_TIME_Pos)   /*!< 0xFFFF0000 */
  5910. #define CAN_RDT0R_TIME                       CAN_RDT0R_TIME_Msk                /*!< Message Time Stamp */
  5911.  
  5912. /*******************  Bit definition for CAN_RDL0R register  ******************/
  5913. #define CAN_RDL0R_DATA0_Pos                  (0U)                              
  5914. #define CAN_RDL0R_DATA0_Msk                  (0xFFUL << CAN_RDL0R_DATA0_Pos)    /*!< 0x000000FF */
  5915. #define CAN_RDL0R_DATA0                      CAN_RDL0R_DATA0_Msk               /*!< Data byte 0 */
  5916. #define CAN_RDL0R_DATA1_Pos                  (8U)                              
  5917. #define CAN_RDL0R_DATA1_Msk                  (0xFFUL << CAN_RDL0R_DATA1_Pos)    /*!< 0x0000FF00 */
  5918. #define CAN_RDL0R_DATA1                      CAN_RDL0R_DATA1_Msk               /*!< Data byte 1 */
  5919. #define CAN_RDL0R_DATA2_Pos                  (16U)                            
  5920. #define CAN_RDL0R_DATA2_Msk                  (0xFFUL << CAN_RDL0R_DATA2_Pos)    /*!< 0x00FF0000 */
  5921. #define CAN_RDL0R_DATA2                      CAN_RDL0R_DATA2_Msk               /*!< Data byte 2 */
  5922. #define CAN_RDL0R_DATA3_Pos                  (24U)                            
  5923. #define CAN_RDL0R_DATA3_Msk                  (0xFFUL << CAN_RDL0R_DATA3_Pos)    /*!< 0xFF000000 */
  5924. #define CAN_RDL0R_DATA3                      CAN_RDL0R_DATA3_Msk               /*!< Data byte 3 */
  5925.  
  5926. /*******************  Bit definition for CAN_RDH0R register  ******************/
  5927. #define CAN_RDH0R_DATA4_Pos                  (0U)                              
  5928. #define CAN_RDH0R_DATA4_Msk                  (0xFFUL << CAN_RDH0R_DATA4_Pos)    /*!< 0x000000FF */
  5929. #define CAN_RDH0R_DATA4                      CAN_RDH0R_DATA4_Msk               /*!< Data byte 4 */
  5930. #define CAN_RDH0R_DATA5_Pos                  (8U)                              
  5931. #define CAN_RDH0R_DATA5_Msk                  (0xFFUL << CAN_RDH0R_DATA5_Pos)    /*!< 0x0000FF00 */
  5932. #define CAN_RDH0R_DATA5                      CAN_RDH0R_DATA5_Msk               /*!< Data byte 5 */
  5933. #define CAN_RDH0R_DATA6_Pos                  (16U)                            
  5934. #define CAN_RDH0R_DATA6_Msk                  (0xFFUL << CAN_RDH0R_DATA6_Pos)    /*!< 0x00FF0000 */
  5935. #define CAN_RDH0R_DATA6                      CAN_RDH0R_DATA6_Msk               /*!< Data byte 6 */
  5936. #define CAN_RDH0R_DATA7_Pos                  (24U)                            
  5937. #define CAN_RDH0R_DATA7_Msk                  (0xFFUL << CAN_RDH0R_DATA7_Pos)    /*!< 0xFF000000 */
  5938. #define CAN_RDH0R_DATA7                      CAN_RDH0R_DATA7_Msk               /*!< Data byte 7 */
  5939.  
  5940. /*******************  Bit definition for CAN_RI1R register  *******************/
  5941. #define CAN_RI1R_RTR_Pos                     (1U)                              
  5942. #define CAN_RI1R_RTR_Msk                     (0x1UL << CAN_RI1R_RTR_Pos)        /*!< 0x00000002 */
  5943. #define CAN_RI1R_RTR                         CAN_RI1R_RTR_Msk                  /*!< Remote Transmission Request */
  5944. #define CAN_RI1R_IDE_Pos                     (2U)                              
  5945. #define CAN_RI1R_IDE_Msk                     (0x1UL << CAN_RI1R_IDE_Pos)        /*!< 0x00000004 */
  5946. #define CAN_RI1R_IDE                         CAN_RI1R_IDE_Msk                  /*!< Identifier Extension */
  5947. #define CAN_RI1R_EXID_Pos                    (3U)                              
  5948. #define CAN_RI1R_EXID_Msk                    (0x3FFFFUL << CAN_RI1R_EXID_Pos)   /*!< 0x001FFFF8 */
  5949. #define CAN_RI1R_EXID                        CAN_RI1R_EXID_Msk                 /*!< Extended identifier */
  5950. #define CAN_RI1R_STID_Pos                    (21U)                            
  5951. #define CAN_RI1R_STID_Msk                    (0x7FFUL << CAN_RI1R_STID_Pos)     /*!< 0xFFE00000 */
  5952. #define CAN_RI1R_STID                        CAN_RI1R_STID_Msk                 /*!< Standard Identifier or Extended Identifier */
  5953.  
  5954. /*******************  Bit definition for CAN_RDT1R register  ******************/
  5955. #define CAN_RDT1R_DLC_Pos                    (0U)                              
  5956. #define CAN_RDT1R_DLC_Msk                    (0xFUL << CAN_RDT1R_DLC_Pos)       /*!< 0x0000000F */
  5957. #define CAN_RDT1R_DLC                        CAN_RDT1R_DLC_Msk                 /*!< Data Length Code */
  5958. #define CAN_RDT1R_FMI_Pos                    (8U)                              
  5959. #define CAN_RDT1R_FMI_Msk                    (0xFFUL << CAN_RDT1R_FMI_Pos)      /*!< 0x0000FF00 */
  5960. #define CAN_RDT1R_FMI                        CAN_RDT1R_FMI_Msk                 /*!< Filter Match Index */
  5961. #define CAN_RDT1R_TIME_Pos                   (16U)                            
  5962. #define CAN_RDT1R_TIME_Msk                   (0xFFFFUL << CAN_RDT1R_TIME_Pos)   /*!< 0xFFFF0000 */
  5963. #define CAN_RDT1R_TIME                       CAN_RDT1R_TIME_Msk                /*!< Message Time Stamp */
  5964.  
  5965. /*******************  Bit definition for CAN_RDL1R register  ******************/
  5966. #define CAN_RDL1R_DATA0_Pos                  (0U)                              
  5967. #define CAN_RDL1R_DATA0_Msk                  (0xFFUL << CAN_RDL1R_DATA0_Pos)    /*!< 0x000000FF */
  5968. #define CAN_RDL1R_DATA0                      CAN_RDL1R_DATA0_Msk               /*!< Data byte 0 */
  5969. #define CAN_RDL1R_DATA1_Pos                  (8U)                              
  5970. #define CAN_RDL1R_DATA1_Msk                  (0xFFUL << CAN_RDL1R_DATA1_Pos)    /*!< 0x0000FF00 */
  5971. #define CAN_RDL1R_DATA1                      CAN_RDL1R_DATA1_Msk               /*!< Data byte 1 */
  5972. #define CAN_RDL1R_DATA2_Pos                  (16U)                            
  5973. #define CAN_RDL1R_DATA2_Msk                  (0xFFUL << CAN_RDL1R_DATA2_Pos)    /*!< 0x00FF0000 */
  5974. #define CAN_RDL1R_DATA2                      CAN_RDL1R_DATA2_Msk               /*!< Data byte 2 */
  5975. #define CAN_RDL1R_DATA3_Pos                  (24U)                            
  5976. #define CAN_RDL1R_DATA3_Msk                  (0xFFUL << CAN_RDL1R_DATA3_Pos)    /*!< 0xFF000000 */
  5977. #define CAN_RDL1R_DATA3                      CAN_RDL1R_DATA3_Msk               /*!< Data byte 3 */
  5978.  
  5979. /*******************  Bit definition for CAN_RDH1R register  ******************/
  5980. #define CAN_RDH1R_DATA4_Pos                  (0U)                              
  5981. #define CAN_RDH1R_DATA4_Msk                  (0xFFUL << CAN_RDH1R_DATA4_Pos)    /*!< 0x000000FF */
  5982. #define CAN_RDH1R_DATA4                      CAN_RDH1R_DATA4_Msk               /*!< Data byte 4 */
  5983. #define CAN_RDH1R_DATA5_Pos                  (8U)                              
  5984. #define CAN_RDH1R_DATA5_Msk                  (0xFFUL << CAN_RDH1R_DATA5_Pos)    /*!< 0x0000FF00 */
  5985. #define CAN_RDH1R_DATA5                      CAN_RDH1R_DATA5_Msk               /*!< Data byte 5 */
  5986. #define CAN_RDH1R_DATA6_Pos                  (16U)                            
  5987. #define CAN_RDH1R_DATA6_Msk                  (0xFFUL << CAN_RDH1R_DATA6_Pos)    /*!< 0x00FF0000 */
  5988. #define CAN_RDH1R_DATA6                      CAN_RDH1R_DATA6_Msk               /*!< Data byte 6 */
  5989. #define CAN_RDH1R_DATA7_Pos                  (24U)                            
  5990. #define CAN_RDH1R_DATA7_Msk                  (0xFFUL << CAN_RDH1R_DATA7_Pos)    /*!< 0xFF000000 */
  5991. #define CAN_RDH1R_DATA7                      CAN_RDH1R_DATA7_Msk               /*!< Data byte 7 */
  5992.  
  5993. /*!< CAN filter registers */
  5994. /*******************  Bit definition for CAN_FMR register  ********************/
  5995. #define CAN_FMR_FINIT_Pos                    (0U)                              
  5996. #define CAN_FMR_FINIT_Msk                    (0x1UL << CAN_FMR_FINIT_Pos)       /*!< 0x00000001 */
  5997. #define CAN_FMR_FINIT                        CAN_FMR_FINIT_Msk                 /*!< Filter Init Mode */
  5998. #define CAN_FMR_CAN2SB_Pos                   (8U)                              
  5999. #define CAN_FMR_CAN2SB_Msk                   (0x3FUL << CAN_FMR_CAN2SB_Pos)     /*!< 0x00003F00 */
  6000. #define CAN_FMR_CAN2SB                       CAN_FMR_CAN2SB_Msk                /*!< CAN2 start bank */
  6001.  
  6002. /*******************  Bit definition for CAN_FM1R register  *******************/
  6003. #define CAN_FM1R_FBM_Pos                     (0U)                              
  6004. #define CAN_FM1R_FBM_Msk                     (0x3FFFUL << CAN_FM1R_FBM_Pos)     /*!< 0x00003FFF */
  6005. #define CAN_FM1R_FBM                         CAN_FM1R_FBM_Msk                  /*!< Filter Mode */
  6006. #define CAN_FM1R_FBM0_Pos                    (0U)                              
  6007. #define CAN_FM1R_FBM0_Msk                    (0x1UL << CAN_FM1R_FBM0_Pos)       /*!< 0x00000001 */
  6008. #define CAN_FM1R_FBM0                        CAN_FM1R_FBM0_Msk                 /*!< Filter Init Mode for filter 0 */
  6009. #define CAN_FM1R_FBM1_Pos                    (1U)                              
  6010. #define CAN_FM1R_FBM1_Msk                    (0x1UL << CAN_FM1R_FBM1_Pos)       /*!< 0x00000002 */
  6011. #define CAN_FM1R_FBM1                        CAN_FM1R_FBM1_Msk                 /*!< Filter Init Mode for filter 1 */
  6012. #define CAN_FM1R_FBM2_Pos                    (2U)                              
  6013. #define CAN_FM1R_FBM2_Msk                    (0x1UL << CAN_FM1R_FBM2_Pos)       /*!< 0x00000004 */
  6014. #define CAN_FM1R_FBM2                        CAN_FM1R_FBM2_Msk                 /*!< Filter Init Mode for filter 2 */
  6015. #define CAN_FM1R_FBM3_Pos                    (3U)                              
  6016. #define CAN_FM1R_FBM3_Msk                    (0x1UL << CAN_FM1R_FBM3_Pos)       /*!< 0x00000008 */
  6017. #define CAN_FM1R_FBM3                        CAN_FM1R_FBM3_Msk                 /*!< Filter Init Mode for filter 3 */
  6018. #define CAN_FM1R_FBM4_Pos                    (4U)                              
  6019. #define CAN_FM1R_FBM4_Msk                    (0x1UL << CAN_FM1R_FBM4_Pos)       /*!< 0x00000010 */
  6020. #define CAN_FM1R_FBM4                        CAN_FM1R_FBM4_Msk                 /*!< Filter Init Mode for filter 4 */
  6021. #define CAN_FM1R_FBM5_Pos                    (5U)                              
  6022. #define CAN_FM1R_FBM5_Msk                    (0x1UL << CAN_FM1R_FBM5_Pos)       /*!< 0x00000020 */
  6023. #define CAN_FM1R_FBM5                        CAN_FM1R_FBM5_Msk                 /*!< Filter Init Mode for filter 5 */
  6024. #define CAN_FM1R_FBM6_Pos                    (6U)                              
  6025. #define CAN_FM1R_FBM6_Msk                    (0x1UL << CAN_FM1R_FBM6_Pos)       /*!< 0x00000040 */
  6026. #define CAN_FM1R_FBM6                        CAN_FM1R_FBM6_Msk                 /*!< Filter Init Mode for filter 6 */
  6027. #define CAN_FM1R_FBM7_Pos                    (7U)                              
  6028. #define CAN_FM1R_FBM7_Msk                    (0x1UL << CAN_FM1R_FBM7_Pos)       /*!< 0x00000080 */
  6029. #define CAN_FM1R_FBM7                        CAN_FM1R_FBM7_Msk                 /*!< Filter Init Mode for filter 7 */
  6030. #define CAN_FM1R_FBM8_Pos                    (8U)                              
  6031. #define CAN_FM1R_FBM8_Msk                    (0x1UL << CAN_FM1R_FBM8_Pos)       /*!< 0x00000100 */
  6032. #define CAN_FM1R_FBM8                        CAN_FM1R_FBM8_Msk                 /*!< Filter Init Mode for filter 8 */
  6033. #define CAN_FM1R_FBM9_Pos                    (9U)                              
  6034. #define CAN_FM1R_FBM9_Msk                    (0x1UL << CAN_FM1R_FBM9_Pos)       /*!< 0x00000200 */
  6035. #define CAN_FM1R_FBM9                        CAN_FM1R_FBM9_Msk                 /*!< Filter Init Mode for filter 9 */
  6036. #define CAN_FM1R_FBM10_Pos                   (10U)                            
  6037. #define CAN_FM1R_FBM10_Msk                   (0x1UL << CAN_FM1R_FBM10_Pos)      /*!< 0x00000400 */
  6038. #define CAN_FM1R_FBM10                       CAN_FM1R_FBM10_Msk                /*!< Filter Init Mode for filter 10 */
  6039. #define CAN_FM1R_FBM11_Pos                   (11U)                            
  6040. #define CAN_FM1R_FBM11_Msk                   (0x1UL << CAN_FM1R_FBM11_Pos)      /*!< 0x00000800 */
  6041. #define CAN_FM1R_FBM11                       CAN_FM1R_FBM11_Msk                /*!< Filter Init Mode for filter 11 */
  6042. #define CAN_FM1R_FBM12_Pos                   (12U)                            
  6043. #define CAN_FM1R_FBM12_Msk                   (0x1UL << CAN_FM1R_FBM12_Pos)      /*!< 0x00001000 */
  6044. #define CAN_FM1R_FBM12                       CAN_FM1R_FBM12_Msk                /*!< Filter Init Mode for filter 12 */
  6045. #define CAN_FM1R_FBM13_Pos                   (13U)                            
  6046. #define CAN_FM1R_FBM13_Msk                   (0x1UL << CAN_FM1R_FBM13_Pos)      /*!< 0x00002000 */
  6047. #define CAN_FM1R_FBM13                       CAN_FM1R_FBM13_Msk                /*!< Filter Init Mode for filter 13 */
  6048. #define CAN_FM1R_FBM14_Pos                   (14U)                            
  6049. #define CAN_FM1R_FBM14_Msk                   (0x1UL << CAN_FM1R_FBM14_Pos)      /*!< 0x00004000 */
  6050. #define CAN_FM1R_FBM14                       CAN_FM1R_FBM14_Msk                /*!< Filter Init Mode for filter 14 */
  6051. #define CAN_FM1R_FBM15_Pos                   (15U)                            
  6052. #define CAN_FM1R_FBM15_Msk                   (0x1UL << CAN_FM1R_FBM15_Pos)      /*!< 0x00008000 */
  6053. #define CAN_FM1R_FBM15                       CAN_FM1R_FBM15_Msk                /*!< Filter Init Mode for filter 15 */
  6054. #define CAN_FM1R_FBM16_Pos                   (16U)                            
  6055. #define CAN_FM1R_FBM16_Msk                   (0x1UL << CAN_FM1R_FBM16_Pos)      /*!< 0x00010000 */
  6056. #define CAN_FM1R_FBM16                       CAN_FM1R_FBM16_Msk                /*!< Filter Init Mode for filter 16 */
  6057. #define CAN_FM1R_FBM17_Pos                   (17U)                            
  6058. #define CAN_FM1R_FBM17_Msk                   (0x1UL << CAN_FM1R_FBM17_Pos)      /*!< 0x00020000 */
  6059. #define CAN_FM1R_FBM17                       CAN_FM1R_FBM17_Msk                /*!< Filter Init Mode for filter 17 */
  6060. #define CAN_FM1R_FBM18_Pos                   (18U)                            
  6061. #define CAN_FM1R_FBM18_Msk                   (0x1UL << CAN_FM1R_FBM18_Pos)      /*!< 0x00040000 */
  6062. #define CAN_FM1R_FBM18                       CAN_FM1R_FBM18_Msk                /*!< Filter Init Mode for filter 18 */
  6063. #define CAN_FM1R_FBM19_Pos                   (19U)                            
  6064. #define CAN_FM1R_FBM19_Msk                   (0x1UL << CAN_FM1R_FBM19_Pos)      /*!< 0x00080000 */
  6065. #define CAN_FM1R_FBM19                       CAN_FM1R_FBM19_Msk                /*!< Filter Init Mode for filter 19 */
  6066. #define CAN_FM1R_FBM20_Pos                   (20U)                            
  6067. #define CAN_FM1R_FBM20_Msk                   (0x1UL << CAN_FM1R_FBM20_Pos)      /*!< 0x00100000 */
  6068. #define CAN_FM1R_FBM20                       CAN_FM1R_FBM20_Msk                /*!< Filter Init Mode for filter 20 */
  6069. #define CAN_FM1R_FBM21_Pos                   (21U)                            
  6070. #define CAN_FM1R_FBM21_Msk                   (0x1UL << CAN_FM1R_FBM21_Pos)      /*!< 0x00200000 */
  6071. #define CAN_FM1R_FBM21                       CAN_FM1R_FBM21_Msk                /*!< Filter Init Mode for filter 21 */
  6072. #define CAN_FM1R_FBM22_Pos                   (22U)                            
  6073. #define CAN_FM1R_FBM22_Msk                   (0x1UL << CAN_FM1R_FBM22_Pos)      /*!< 0x00400000 */
  6074. #define CAN_FM1R_FBM22                       CAN_FM1R_FBM22_Msk                /*!< Filter Init Mode for filter 22 */
  6075. #define CAN_FM1R_FBM23_Pos                   (23U)                            
  6076. #define CAN_FM1R_FBM23_Msk                   (0x1UL << CAN_FM1R_FBM23_Pos)      /*!< 0x00800000 */
  6077. #define CAN_FM1R_FBM23                       CAN_FM1R_FBM23_Msk                /*!< Filter Init Mode for filter 23 */
  6078. #define CAN_FM1R_FBM24_Pos                   (24U)                            
  6079. #define CAN_FM1R_FBM24_Msk                   (0x1UL << CAN_FM1R_FBM24_Pos)      /*!< 0x01000000 */
  6080. #define CAN_FM1R_FBM24                       CAN_FM1R_FBM24_Msk                /*!< Filter Init Mode for filter 24 */
  6081. #define CAN_FM1R_FBM25_Pos                   (25U)                            
  6082. #define CAN_FM1R_FBM25_Msk                   (0x1UL << CAN_FM1R_FBM25_Pos)      /*!< 0x02000000 */
  6083. #define CAN_FM1R_FBM25                       CAN_FM1R_FBM25_Msk                /*!< Filter Init Mode for filter 25 */
  6084. #define CAN_FM1R_FBM26_Pos                   (26U)                            
  6085. #define CAN_FM1R_FBM26_Msk                   (0x1UL << CAN_FM1R_FBM26_Pos)      /*!< 0x04000000 */
  6086. #define CAN_FM1R_FBM26                       CAN_FM1R_FBM26_Msk                /*!< Filter Init Mode for filter 26 */
  6087. #define CAN_FM1R_FBM27_Pos                   (27U)                            
  6088. #define CAN_FM1R_FBM27_Msk                   (0x1UL << CAN_FM1R_FBM27_Pos)      /*!< 0x08000000 */
  6089. #define CAN_FM1R_FBM27                       CAN_FM1R_FBM27_Msk                /*!< Filter Init Mode for filter 27 */
  6090.  
  6091. /*******************  Bit definition for CAN_FS1R register  *******************/
  6092. #define CAN_FS1R_FSC_Pos                     (0U)                              
  6093. #define CAN_FS1R_FSC_Msk                     (0x3FFFUL << CAN_FS1R_FSC_Pos)     /*!< 0x00003FFF */
  6094. #define CAN_FS1R_FSC                         CAN_FS1R_FSC_Msk                  /*!< Filter Scale Configuration */
  6095. #define CAN_FS1R_FSC0_Pos                    (0U)                              
  6096. #define CAN_FS1R_FSC0_Msk                    (0x1UL << CAN_FS1R_FSC0_Pos)       /*!< 0x00000001 */
  6097. #define CAN_FS1R_FSC0                        CAN_FS1R_FSC0_Msk                 /*!< Filter Scale Configuration for filter 0 */
  6098. #define CAN_FS1R_FSC1_Pos                    (1U)                              
  6099. #define CAN_FS1R_FSC1_Msk                    (0x1UL << CAN_FS1R_FSC1_Pos)       /*!< 0x00000002 */
  6100. #define CAN_FS1R_FSC1                        CAN_FS1R_FSC1_Msk                 /*!< Filter Scale Configuration for filter 1 */
  6101. #define CAN_FS1R_FSC2_Pos                    (2U)                              
  6102. #define CAN_FS1R_FSC2_Msk                    (0x1UL << CAN_FS1R_FSC2_Pos)       /*!< 0x00000004 */
  6103. #define CAN_FS1R_FSC2                        CAN_FS1R_FSC2_Msk                 /*!< Filter Scale Configuration for filter 2 */
  6104. #define CAN_FS1R_FSC3_Pos                    (3U)                              
  6105. #define CAN_FS1R_FSC3_Msk                    (0x1UL << CAN_FS1R_FSC3_Pos)       /*!< 0x00000008 */
  6106. #define CAN_FS1R_FSC3                        CAN_FS1R_FSC3_Msk                 /*!< Filter Scale Configuration for filter 3 */
  6107. #define CAN_FS1R_FSC4_Pos                    (4U)                              
  6108. #define CAN_FS1R_FSC4_Msk                    (0x1UL << CAN_FS1R_FSC4_Pos)       /*!< 0x00000010 */
  6109. #define CAN_FS1R_FSC4                        CAN_FS1R_FSC4_Msk                 /*!< Filter Scale Configuration for filter 4 */
  6110. #define CAN_FS1R_FSC5_Pos                    (5U)                              
  6111. #define CAN_FS1R_FSC5_Msk                    (0x1UL << CAN_FS1R_FSC5_Pos)       /*!< 0x00000020 */
  6112. #define CAN_FS1R_FSC5                        CAN_FS1R_FSC5_Msk                 /*!< Filter Scale Configuration for filter 5 */
  6113. #define CAN_FS1R_FSC6_Pos                    (6U)                              
  6114. #define CAN_FS1R_FSC6_Msk                    (0x1UL << CAN_FS1R_FSC6_Pos)       /*!< 0x00000040 */
  6115. #define CAN_FS1R_FSC6                        CAN_FS1R_FSC6_Msk                 /*!< Filter Scale Configuration for filter 6 */
  6116. #define CAN_FS1R_FSC7_Pos                    (7U)                              
  6117. #define CAN_FS1R_FSC7_Msk                    (0x1UL << CAN_FS1R_FSC7_Pos)       /*!< 0x00000080 */
  6118. #define CAN_FS1R_FSC7                        CAN_FS1R_FSC7_Msk                 /*!< Filter Scale Configuration for filter 7 */
  6119. #define CAN_FS1R_FSC8_Pos                    (8U)                              
  6120. #define CAN_FS1R_FSC8_Msk                    (0x1UL << CAN_FS1R_FSC8_Pos)       /*!< 0x00000100 */
  6121. #define CAN_FS1R_FSC8                        CAN_FS1R_FSC8_Msk                 /*!< Filter Scale Configuration for filter 8 */
  6122. #define CAN_FS1R_FSC9_Pos                    (9U)                              
  6123. #define CAN_FS1R_FSC9_Msk                    (0x1UL << CAN_FS1R_FSC9_Pos)       /*!< 0x00000200 */
  6124. #define CAN_FS1R_FSC9                        CAN_FS1R_FSC9_Msk                 /*!< Filter Scale Configuration for filter 9 */
  6125. #define CAN_FS1R_FSC10_Pos                   (10U)                            
  6126. #define CAN_FS1R_FSC10_Msk                   (0x1UL << CAN_FS1R_FSC10_Pos)      /*!< 0x00000400 */
  6127. #define CAN_FS1R_FSC10                       CAN_FS1R_FSC10_Msk                /*!< Filter Scale Configuration for filter 10 */
  6128. #define CAN_FS1R_FSC11_Pos                   (11U)                            
  6129. #define CAN_FS1R_FSC11_Msk                   (0x1UL << CAN_FS1R_FSC11_Pos)      /*!< 0x00000800 */
  6130. #define CAN_FS1R_FSC11                       CAN_FS1R_FSC11_Msk                /*!< Filter Scale Configuration for filter 11 */
  6131. #define CAN_FS1R_FSC12_Pos                   (12U)                            
  6132. #define CAN_FS1R_FSC12_Msk                   (0x1UL << CAN_FS1R_FSC12_Pos)      /*!< 0x00001000 */
  6133. #define CAN_FS1R_FSC12                       CAN_FS1R_FSC12_Msk                /*!< Filter Scale Configuration for filter 12 */
  6134. #define CAN_FS1R_FSC13_Pos                   (13U)                            
  6135. #define CAN_FS1R_FSC13_Msk                   (0x1UL << CAN_FS1R_FSC13_Pos)      /*!< 0x00002000 */
  6136. #define CAN_FS1R_FSC13                       CAN_FS1R_FSC13_Msk                /*!< Filter Scale Configuration for filter 13 */
  6137. #define CAN_FS1R_FSC14_Pos                   (14U)                            
  6138. #define CAN_FS1R_FSC14_Msk                   (0x1UL << CAN_FS1R_FSC14_Pos)      /*!< 0x00004000 */
  6139. #define CAN_FS1R_FSC14                       CAN_FS1R_FSC14_Msk                /*!< Filter Scale Configuration for filter 14 */
  6140. #define CAN_FS1R_FSC15_Pos                   (15U)                            
  6141. #define CAN_FS1R_FSC15_Msk                   (0x1UL << CAN_FS1R_FSC15_Pos)      /*!< 0x00008000 */
  6142. #define CAN_FS1R_FSC15                       CAN_FS1R_FSC15_Msk                /*!< Filter Scale Configuration for filter 15 */
  6143. #define CAN_FS1R_FSC16_Pos                   (16U)                            
  6144. #define CAN_FS1R_FSC16_Msk                   (0x1UL << CAN_FS1R_FSC16_Pos)      /*!< 0x00010000 */
  6145. #define CAN_FS1R_FSC16                       CAN_FS1R_FSC16_Msk                /*!< Filter Scale Configuration for filter 16 */
  6146. #define CAN_FS1R_FSC17_Pos                   (17U)                            
  6147. #define CAN_FS1R_FSC17_Msk                   (0x1UL << CAN_FS1R_FSC17_Pos)      /*!< 0x00020000 */
  6148. #define CAN_FS1R_FSC17                       CAN_FS1R_FSC17_Msk                /*!< Filter Scale Configuration for filter 17 */
  6149. #define CAN_FS1R_FSC18_Pos                   (18U)                            
  6150. #define CAN_FS1R_FSC18_Msk                   (0x1UL << CAN_FS1R_FSC18_Pos)      /*!< 0x00040000 */
  6151. #define CAN_FS1R_FSC18                       CAN_FS1R_FSC18_Msk                /*!< Filter Scale Configuration for filter 18 */
  6152. #define CAN_FS1R_FSC19_Pos                   (19U)                            
  6153. #define CAN_FS1R_FSC19_Msk                   (0x1UL << CAN_FS1R_FSC19_Pos)      /*!< 0x00080000 */
  6154. #define CAN_FS1R_FSC19                       CAN_FS1R_FSC19_Msk                /*!< Filter Scale Configuration for filter 19 */
  6155. #define CAN_FS1R_FSC20_Pos                   (20U)                            
  6156. #define CAN_FS1R_FSC20_Msk                   (0x1UL << CAN_FS1R_FSC20_Pos)      /*!< 0x00100000 */
  6157. #define CAN_FS1R_FSC20                       CAN_FS1R_FSC20_Msk                /*!< Filter Scale Configuration for filter 20 */
  6158. #define CAN_FS1R_FSC21_Pos                   (21U)                            
  6159. #define CAN_FS1R_FSC21_Msk                   (0x1UL << CAN_FS1R_FSC21_Pos)      /*!< 0x00200000 */
  6160. #define CAN_FS1R_FSC21                       CAN_FS1R_FSC21_Msk                /*!< Filter Scale Configuration for filter 21 */
  6161. #define CAN_FS1R_FSC22_Pos                   (22U)                            
  6162. #define CAN_FS1R_FSC22_Msk                   (0x1UL << CAN_FS1R_FSC22_Pos)      /*!< 0x00400000 */
  6163. #define CAN_FS1R_FSC22                       CAN_FS1R_FSC22_Msk                /*!< Filter Scale Configuration for filter 22 */
  6164. #define CAN_FS1R_FSC23_Pos                   (23U)                            
  6165. #define CAN_FS1R_FSC23_Msk                   (0x1UL << CAN_FS1R_FSC23_Pos)      /*!< 0x00800000 */
  6166. #define CAN_FS1R_FSC23                       CAN_FS1R_FSC23_Msk                /*!< Filter Scale Configuration for filter 23 */
  6167. #define CAN_FS1R_FSC24_Pos                   (24U)                            
  6168. #define CAN_FS1R_FSC24_Msk                   (0x1UL << CAN_FS1R_FSC24_Pos)      /*!< 0x01000000 */
  6169. #define CAN_FS1R_FSC24                       CAN_FS1R_FSC24_Msk                /*!< Filter Scale Configuration for filter 24 */
  6170. #define CAN_FS1R_FSC25_Pos                   (25U)                            
  6171. #define CAN_FS1R_FSC25_Msk                   (0x1UL << CAN_FS1R_FSC25_Pos)      /*!< 0x02000000 */
  6172. #define CAN_FS1R_FSC25                       CAN_FS1R_FSC25_Msk                /*!< Filter Scale Configuration for filter 25 */
  6173. #define CAN_FS1R_FSC26_Pos                   (26U)                            
  6174. #define CAN_FS1R_FSC26_Msk                   (0x1UL << CAN_FS1R_FSC26_Pos)      /*!< 0x04000000 */
  6175. #define CAN_FS1R_FSC26                       CAN_FS1R_FSC26_Msk                /*!< Filter Scale Configuration for filter 26 */
  6176. #define CAN_FS1R_FSC27_Pos                   (27U)                            
  6177. #define CAN_FS1R_FSC27_Msk                   (0x1UL << CAN_FS1R_FSC27_Pos)      /*!< 0x08000000 */
  6178. #define CAN_FS1R_FSC27                       CAN_FS1R_FSC27_Msk                /*!< Filter Scale Configuration for filter 27 */
  6179.  
  6180. /******************  Bit definition for CAN_FFA1R register  *******************/
  6181. #define CAN_FFA1R_FFA_Pos                    (0U)                              
  6182. #define CAN_FFA1R_FFA_Msk                    (0x3FFFUL << CAN_FFA1R_FFA_Pos)    /*!< 0x00003FFF */
  6183. #define CAN_FFA1R_FFA                        CAN_FFA1R_FFA_Msk                 /*!< Filter FIFO Assignment */
  6184. #define CAN_FFA1R_FFA0_Pos                   (0U)                              
  6185. #define CAN_FFA1R_FFA0_Msk                   (0x1UL << CAN_FFA1R_FFA0_Pos)      /*!< 0x00000001 */
  6186. #define CAN_FFA1R_FFA0                       CAN_FFA1R_FFA0_Msk                /*!< Filter FIFO Assignment for filter 0 */
  6187. #define CAN_FFA1R_FFA1_Pos                   (1U)                              
  6188. #define CAN_FFA1R_FFA1_Msk                   (0x1UL << CAN_FFA1R_FFA1_Pos)      /*!< 0x00000002 */
  6189. #define CAN_FFA1R_FFA1                       CAN_FFA1R_FFA1_Msk                /*!< Filter FIFO Assignment for filter 1 */
  6190. #define CAN_FFA1R_FFA2_Pos                   (2U)                              
  6191. #define CAN_FFA1R_FFA2_Msk                   (0x1UL << CAN_FFA1R_FFA2_Pos)      /*!< 0x00000004 */
  6192. #define CAN_FFA1R_FFA2                       CAN_FFA1R_FFA2_Msk                /*!< Filter FIFO Assignment for filter 2 */
  6193. #define CAN_FFA1R_FFA3_Pos                   (3U)                              
  6194. #define CAN_FFA1R_FFA3_Msk                   (0x1UL << CAN_FFA1R_FFA3_Pos)      /*!< 0x00000008 */
  6195. #define CAN_FFA1R_FFA3                       CAN_FFA1R_FFA3_Msk                /*!< Filter FIFO Assignment for filter 3 */
  6196. #define CAN_FFA1R_FFA4_Pos                   (4U)                              
  6197. #define CAN_FFA1R_FFA4_Msk                   (0x1UL << CAN_FFA1R_FFA4_Pos)      /*!< 0x00000010 */
  6198. #define CAN_FFA1R_FFA4                       CAN_FFA1R_FFA4_Msk                /*!< Filter FIFO Assignment for filter 4 */
  6199. #define CAN_FFA1R_FFA5_Pos                   (5U)                              
  6200. #define CAN_FFA1R_FFA5_Msk                   (0x1UL << CAN_FFA1R_FFA5_Pos)      /*!< 0x00000020 */
  6201. #define CAN_FFA1R_FFA5                       CAN_FFA1R_FFA5_Msk                /*!< Filter FIFO Assignment for filter 5 */
  6202. #define CAN_FFA1R_FFA6_Pos                   (6U)                              
  6203. #define CAN_FFA1R_FFA6_Msk                   (0x1UL << CAN_FFA1R_FFA6_Pos)      /*!< 0x00000040 */
  6204. #define CAN_FFA1R_FFA6                       CAN_FFA1R_FFA6_Msk                /*!< Filter FIFO Assignment for filter 6 */
  6205. #define CAN_FFA1R_FFA7_Pos                   (7U)                              
  6206. #define CAN_FFA1R_FFA7_Msk                   (0x1UL << CAN_FFA1R_FFA7_Pos)      /*!< 0x00000080 */
  6207. #define CAN_FFA1R_FFA7                       CAN_FFA1R_FFA7_Msk                /*!< Filter FIFO Assignment for filter 7 */
  6208. #define CAN_FFA1R_FFA8_Pos                   (8U)                              
  6209. #define CAN_FFA1R_FFA8_Msk                   (0x1UL << CAN_FFA1R_FFA8_Pos)      /*!< 0x00000100 */
  6210. #define CAN_FFA1R_FFA8                       CAN_FFA1R_FFA8_Msk                /*!< Filter FIFO Assignment for filter 8 */
  6211. #define CAN_FFA1R_FFA9_Pos                   (9U)                              
  6212. #define CAN_FFA1R_FFA9_Msk                   (0x1UL << CAN_FFA1R_FFA9_Pos)      /*!< 0x00000200 */
  6213. #define CAN_FFA1R_FFA9                       CAN_FFA1R_FFA9_Msk                /*!< Filter FIFO Assignment for filter 9 */
  6214. #define CAN_FFA1R_FFA10_Pos                  (10U)                            
  6215. #define CAN_FFA1R_FFA10_Msk                  (0x1UL << CAN_FFA1R_FFA10_Pos)     /*!< 0x00000400 */
  6216. #define CAN_FFA1R_FFA10                      CAN_FFA1R_FFA10_Msk               /*!< Filter FIFO Assignment for filter 10 */
  6217. #define CAN_FFA1R_FFA11_Pos                  (11U)                            
  6218. #define CAN_FFA1R_FFA11_Msk                  (0x1UL << CAN_FFA1R_FFA11_Pos)     /*!< 0x00000800 */
  6219. #define CAN_FFA1R_FFA11                      CAN_FFA1R_FFA11_Msk               /*!< Filter FIFO Assignment for filter 11 */
  6220. #define CAN_FFA1R_FFA12_Pos                  (12U)                            
  6221. #define CAN_FFA1R_FFA12_Msk                  (0x1UL << CAN_FFA1R_FFA12_Pos)     /*!< 0x00001000 */
  6222. #define CAN_FFA1R_FFA12                      CAN_FFA1R_FFA12_Msk               /*!< Filter FIFO Assignment for filter 12 */
  6223. #define CAN_FFA1R_FFA13_Pos                  (13U)                            
  6224. #define CAN_FFA1R_FFA13_Msk                  (0x1UL << CAN_FFA1R_FFA13_Pos)     /*!< 0x00002000 */
  6225. #define CAN_FFA1R_FFA13                      CAN_FFA1R_FFA13_Msk               /*!< Filter FIFO Assignment for filter 13 */
  6226. #define CAN_FFA1_FFA14_Pos                   (14U)                            
  6227. #define CAN_FFA1_FFA14_Msk                   (0x1UL << CAN_FFA1_FFA14_Pos)      /*!< 0x00004000 */
  6228. #define CAN_FFA1_FFA14                       CAN_FFA1_FFA14_Msk                /*!< Filter FIFO Assignment for filter 14 */
  6229. #define CAN_FFA1_FFA15_Pos                   (15U)                            
  6230. #define CAN_FFA1_FFA15_Msk                   (0x1UL << CAN_FFA1_FFA15_Pos)      /*!< 0x00008000 */
  6231. #define CAN_FFA1_FFA15                       CAN_FFA1_FFA15_Msk                /*!< Filter FIFO Assignment for filter 15 */
  6232. #define CAN_FFA1_FFA16_Pos                   (16U)                            
  6233. #define CAN_FFA1_FFA16_Msk                   (0x1UL << CAN_FFA1_FFA16_Pos)      /*!< 0x00010000 */
  6234. #define CAN_FFA1_FFA16                       CAN_FFA1_FFA16_Msk                /*!< Filter FIFO Assignment for filter 16 */
  6235. #define CAN_FFA1_FFA17_Pos                   (17U)                            
  6236. #define CAN_FFA1_FFA17_Msk                   (0x1UL << CAN_FFA1_FFA17_Pos)      /*!< 0x00020000 */
  6237. #define CAN_FFA1_FFA17                       CAN_FFA1_FFA17_Msk                /*!< Filter FIFO Assignment for filter 17 */
  6238. #define CAN_FFA1_FFA18_Pos                   (18U)                            
  6239. #define CAN_FFA1_FFA18_Msk                   (0x1UL << CAN_FFA1_FFA18_Pos)      /*!< 0x00040000 */
  6240. #define CAN_FFA1_FFA18                       CAN_FFA1_FFA18_Msk                /*!< Filter FIFO Assignment for filter 18 */
  6241. #define CAN_FFA1_FFA19_Pos                   (19U)                            
  6242. #define CAN_FFA1_FFA19_Msk                   (0x1UL << CAN_FFA1_FFA19_Pos)      /*!< 0x00080000 */
  6243. #define CAN_FFA1_FFA19                       CAN_FFA1_FFA19_Msk                /*!< Filter FIFO Assignment for filter 19 */
  6244. #define CAN_FFA1_FFA20_Pos                   (20U)                            
  6245. #define CAN_FFA1_FFA20_Msk                   (0x1UL << CAN_FFA1_FFA20_Pos)      /*!< 0x00100000 */
  6246. #define CAN_FFA1_FFA20                       CAN_FFA1_FFA20_Msk                /*!< Filter FIFO Assignment for filter 20 */
  6247. #define CAN_FFA1_FFA21_Pos                   (21U)                            
  6248. #define CAN_FFA1_FFA21_Msk                   (0x1UL << CAN_FFA1_FFA21_Pos)      /*!< 0x00200000 */
  6249. #define CAN_FFA1_FFA21                       CAN_FFA1_FFA21_Msk                /*!< Filter FIFO Assignment for filter 21 */
  6250. #define CAN_FFA1_FFA22_Pos                   (22U)                            
  6251. #define CAN_FFA1_FFA22_Msk                   (0x1UL << CAN_FFA1_FFA22_Pos)      /*!< 0x00400000 */
  6252. #define CAN_FFA1_FFA22                       CAN_FFA1_FFA22_Msk                /*!< Filter FIFO Assignment for filter 22 */
  6253. #define CAN_FFA1_FFA23_Pos                   (23U)                            
  6254. #define CAN_FFA1_FFA23_Msk                   (0x1UL << CAN_FFA1_FFA23_Pos)      /*!< 0x00800000 */
  6255. #define CAN_FFA1_FFA23                       CAN_FFA1_FFA23_Msk                /*!< Filter FIFO Assignment for filter 23 */
  6256. #define CAN_FFA1_FFA24_Pos                   (24U)                            
  6257. #define CAN_FFA1_FFA24_Msk                   (0x1UL << CAN_FFA1_FFA24_Pos)      /*!< 0x01000000 */
  6258. #define CAN_FFA1_FFA24                       CAN_FFA1_FFA24_Msk                /*!< Filter FIFO Assignment for filter 24 */
  6259. #define CAN_FFA1_FFA25_Pos                   (25U)                            
  6260. #define CAN_FFA1_FFA25_Msk                   (0x1UL << CAN_FFA1_FFA25_Pos)      /*!< 0x02000000 */
  6261. #define CAN_FFA1_FFA25                       CAN_FFA1_FFA25_Msk                /*!< Filter FIFO Assignment for filter 25 */
  6262. #define CAN_FFA1_FFA26_Pos                   (26U)                            
  6263. #define CAN_FFA1_FFA26_Msk                   (0x1UL << CAN_FFA1_FFA26_Pos)      /*!< 0x04000000 */
  6264. #define CAN_FFA1_FFA26                       CAN_FFA1_FFA26_Msk                /*!< Filter FIFO Assignment for filter 26 */
  6265. #define CAN_FFA1_FFA27_Pos                   (27U)                            
  6266. #define CAN_FFA1_FFA27_Msk                   (0x1UL << CAN_FFA1_FFA27_Pos)      /*!< 0x08000000 */
  6267. #define CAN_FFA1_FFA27                       CAN_FFA1_FFA27_Msk                /*!< Filter FIFO Assignment for filter 27 */
  6268.  
  6269. /*******************  Bit definition for CAN_FA1R register  *******************/
  6270. #define CAN_FA1R_FACT_Pos                    (0U)                              
  6271. #define CAN_FA1R_FACT_Msk                    (0x3FFFUL << CAN_FA1R_FACT_Pos)    /*!< 0x00003FFF */
  6272. #define CAN_FA1R_FACT                        CAN_FA1R_FACT_Msk                 /*!< Filter Active */
  6273. #define CAN_FA1R_FACT0_Pos                   (0U)                              
  6274. #define CAN_FA1R_FACT0_Msk                   (0x1UL << CAN_FA1R_FACT0_Pos)      /*!< 0x00000001 */
  6275. #define CAN_FA1R_FACT0                       CAN_FA1R_FACT0_Msk                /*!< Filter 0 Active */
  6276. #define CAN_FA1R_FACT1_Pos                   (1U)                              
  6277. #define CAN_FA1R_FACT1_Msk                   (0x1UL << CAN_FA1R_FACT1_Pos)      /*!< 0x00000002 */
  6278. #define CAN_FA1R_FACT1                       CAN_FA1R_FACT1_Msk                /*!< Filter 1 Active */
  6279. #define CAN_FA1R_FACT2_Pos                   (2U)                              
  6280. #define CAN_FA1R_FACT2_Msk                   (0x1UL << CAN_FA1R_FACT2_Pos)      /*!< 0x00000004 */
  6281. #define CAN_FA1R_FACT2                       CAN_FA1R_FACT2_Msk                /*!< Filter 2 Active */
  6282. #define CAN_FA1R_FACT3_Pos                   (3U)                              
  6283. #define CAN_FA1R_FACT3_Msk                   (0x1UL << CAN_FA1R_FACT3_Pos)      /*!< 0x00000008 */
  6284. #define CAN_FA1R_FACT3                       CAN_FA1R_FACT3_Msk                /*!< Filter 3 Active */
  6285. #define CAN_FA1R_FACT4_Pos                   (4U)                              
  6286. #define CAN_FA1R_FACT4_Msk                   (0x1UL << CAN_FA1R_FACT4_Pos)      /*!< 0x00000010 */
  6287. #define CAN_FA1R_FACT4                       CAN_FA1R_FACT4_Msk                /*!< Filter 4 Active */
  6288. #define CAN_FA1R_FACT5_Pos                   (5U)                              
  6289. #define CAN_FA1R_FACT5_Msk                   (0x1UL << CAN_FA1R_FACT5_Pos)      /*!< 0x00000020 */
  6290. #define CAN_FA1R_FACT5                       CAN_FA1R_FACT5_Msk                /*!< Filter 5 Active */
  6291. #define CAN_FA1R_FACT6_Pos                   (6U)                              
  6292. #define CAN_FA1R_FACT6_Msk                   (0x1UL << CAN_FA1R_FACT6_Pos)      /*!< 0x00000040 */
  6293. #define CAN_FA1R_FACT6                       CAN_FA1R_FACT6_Msk                /*!< Filter 6 Active */
  6294. #define CAN_FA1R_FACT7_Pos                   (7U)                              
  6295. #define CAN_FA1R_FACT7_Msk                   (0x1UL << CAN_FA1R_FACT7_Pos)      /*!< 0x00000080 */
  6296. #define CAN_FA1R_FACT7                       CAN_FA1R_FACT7_Msk                /*!< Filter 7 Active */
  6297. #define CAN_FA1R_FACT8_Pos                   (8U)                              
  6298. #define CAN_FA1R_FACT8_Msk                   (0x1UL << CAN_FA1R_FACT8_Pos)      /*!< 0x00000100 */
  6299. #define CAN_FA1R_FACT8                       CAN_FA1R_FACT8_Msk                /*!< Filter 8 Active */
  6300. #define CAN_FA1R_FACT9_Pos                   (9U)                              
  6301. #define CAN_FA1R_FACT9_Msk                   (0x1UL << CAN_FA1R_FACT9_Pos)      /*!< 0x00000200 */
  6302. #define CAN_FA1R_FACT9                       CAN_FA1R_FACT9_Msk                /*!< Filter 9 Active */
  6303. #define CAN_FA1R_FACT10_Pos                  (10U)                            
  6304. #define CAN_FA1R_FACT10_Msk                  (0x1UL << CAN_FA1R_FACT10_Pos)     /*!< 0x00000400 */
  6305. #define CAN_FA1R_FACT10                      CAN_FA1R_FACT10_Msk               /*!< Filter 10 Active */
  6306. #define CAN_FA1R_FACT11_Pos                  (11U)                            
  6307. #define CAN_FA1R_FACT11_Msk                  (0x1UL << CAN_FA1R_FACT11_Pos)     /*!< 0x00000800 */
  6308. #define CAN_FA1R_FACT11                      CAN_FA1R_FACT11_Msk               /*!< Filter 11 Active */
  6309. #define CAN_FA1R_FACT12_Pos                  (12U)                            
  6310. #define CAN_FA1R_FACT12_Msk                  (0x1UL << CAN_FA1R_FACT12_Pos)     /*!< 0x00001000 */
  6311. #define CAN_FA1R_FACT12                      CAN_FA1R_FACT12_Msk               /*!< Filter 12 Active */
  6312. #define CAN_FA1R_FACT13_Pos                  (13U)                            
  6313. #define CAN_FA1R_FACT13_Msk                  (0x1UL << CAN_FA1R_FACT13_Pos)     /*!< 0x00002000 */
  6314. #define CAN_FA1R_FACT13                      CAN_FA1R_FACT13_Msk               /*!< Filter 13 Active */
  6315. #define CAN_FA1R_FACT14_Pos                  (14U)                            
  6316. #define CAN_FA1R_FACT14_Msk                  (0x1UL << CAN_FA1R_FACT14_Pos)     /*!< 0x00004000 */
  6317. #define CAN_FA1R_FACT14                      CAN_FA1R_FACT14_Msk               /*!< Filter 14 Active */
  6318. #define CAN_FA1R_FACT15_Pos                  (15U)                            
  6319. #define CAN_FA1R_FACT15_Msk                  (0x1UL << CAN_FA1R_FACT15_Pos)     /*!< 0x00008000 */
  6320. #define CAN_FA1R_FACT15                      CAN_FA1R_FACT15_Msk               /*!< Filter 15 Active */
  6321. #define CAN_FA1R_FACT16_Pos                  (16U)                            
  6322. #define CAN_FA1R_FACT16_Msk                  (0x1UL << CAN_FA1R_FACT16_Pos)     /*!< 0x00010000 */
  6323. #define CAN_FA1R_FACT16                      CAN_FA1R_FACT16_Msk               /*!< Filter 16 Active */
  6324. #define CAN_FA1R_FACT17_Pos                  (17U)                            
  6325. #define CAN_FA1R_FACT17_Msk                  (0x1UL << CAN_FA1R_FACT17_Pos)     /*!< 0x00020000 */
  6326. #define CAN_FA1R_FACT17                      CAN_FA1R_FACT17_Msk               /*!< Filter 17 Active */
  6327. #define CAN_FA1R_FACT18_Pos                  (18U)                            
  6328. #define CAN_FA1R_FACT18_Msk                  (0x1UL << CAN_FA1R_FACT18_Pos)     /*!< 0x00040000 */
  6329. #define CAN_FA1R_FACT18                      CAN_FA1R_FACT18_Msk               /*!< Filter 18 Active */
  6330. #define CAN_FA1R_FACT19_Pos                  (19U)                            
  6331. #define CAN_FA1R_FACT19_Msk                  (0x1UL << CAN_FA1R_FACT19_Pos)     /*!< 0x00080000 */
  6332. #define CAN_FA1R_FACT19                      CAN_FA1R_FACT19_Msk               /*!< Filter 19 Active */
  6333. #define CAN_FA1R_FACT20_Pos                  (20U)                            
  6334. #define CAN_FA1R_FACT20_Msk                  (0x1UL << CAN_FA1R_FACT20_Pos)     /*!< 0x00100000 */
  6335. #define CAN_FA1R_FACT20                      CAN_FA1R_FACT20_Msk               /*!< Filter 20 Active */
  6336. #define CAN_FA1R_FACT21_Pos                  (21U)                            
  6337. #define CAN_FA1R_FACT21_Msk                  (0x1UL << CAN_FA1R_FACT21_Pos)     /*!< 0x00200000 */
  6338. #define CAN_FA1R_FACT21                      CAN_FA1R_FACT21_Msk               /*!< Filter 21 Active */
  6339. #define CAN_FA1R_FACT22_Pos                  (22U)                            
  6340. #define CAN_FA1R_FACT22_Msk                  (0x1UL << CAN_FA1R_FACT22_Pos)     /*!< 0x00400000 */
  6341. #define CAN_FA1R_FACT22                      CAN_FA1R_FACT22_Msk               /*!< Filter 22 Active */
  6342. #define CAN_FA1R_FACT23_Pos                  (23U)                            
  6343. #define CAN_FA1R_FACT23_Msk                  (0x1UL << CAN_FA1R_FACT23_Pos)     /*!< 0x00800000 */
  6344. #define CAN_FA1R_FACT23                      CAN_FA1R_FACT23_Msk               /*!< Filter 23 Active */
  6345. #define CAN_FA1R_FACT24_Pos                  (24U)                            
  6346. #define CAN_FA1R_FACT24_Msk                  (0x1UL << CAN_FA1R_FACT24_Pos)     /*!< 0x01000000 */
  6347. #define CAN_FA1R_FACT24                      CAN_FA1R_FACT24_Msk               /*!< Filter 24 Active */
  6348. #define CAN_FA1R_FACT25_Pos                  (25U)                            
  6349. #define CAN_FA1R_FACT25_Msk                  (0x1UL << CAN_FA1R_FACT25_Pos)     /*!< 0x02000000 */
  6350. #define CAN_FA1R_FACT25                      CAN_FA1R_FACT25_Msk               /*!< Filter 25 Active */
  6351. #define CAN_FA1R_FACT26_Pos                  (26U)                            
  6352. #define CAN_FA1R_FACT26_Msk                  (0x1UL << CAN_FA1R_FACT26_Pos)     /*!< 0x04000000 */
  6353. #define CAN_FA1R_FACT26                      CAN_FA1R_FACT26_Msk               /*!< Filter 26 Active */
  6354. #define CAN_FA1R_FACT27_Pos                  (27U)                            
  6355. #define CAN_FA1R_FACT27_Msk                  (0x1UL << CAN_FA1R_FACT27_Pos)     /*!< 0x08000000 */
  6356. #define CAN_FA1R_FACT27                      CAN_FA1R_FACT27_Msk               /*!< Filter 27 Active */
  6357.  
  6358. /*******************  Bit definition for CAN_F0R1 register  *******************/
  6359. #define CAN_F0R1_FB0_Pos                     (0U)                              
  6360. #define CAN_F0R1_FB0_Msk                     (0x1UL << CAN_F0R1_FB0_Pos)        /*!< 0x00000001 */
  6361. #define CAN_F0R1_FB0                         CAN_F0R1_FB0_Msk                  /*!< Filter bit 0 */
  6362. #define CAN_F0R1_FB1_Pos                     (1U)                              
  6363. #define CAN_F0R1_FB1_Msk                     (0x1UL << CAN_F0R1_FB1_Pos)        /*!< 0x00000002 */
  6364. #define CAN_F0R1_FB1                         CAN_F0R1_FB1_Msk                  /*!< Filter bit 1 */
  6365. #define CAN_F0R1_FB2_Pos                     (2U)                              
  6366. #define CAN_F0R1_FB2_Msk                     (0x1UL << CAN_F0R1_FB2_Pos)        /*!< 0x00000004 */
  6367. #define CAN_F0R1_FB2                         CAN_F0R1_FB2_Msk                  /*!< Filter bit 2 */
  6368. #define CAN_F0R1_FB3_Pos                     (3U)                              
  6369. #define CAN_F0R1_FB3_Msk                     (0x1UL << CAN_F0R1_FB3_Pos)        /*!< 0x00000008 */
  6370. #define CAN_F0R1_FB3                         CAN_F0R1_FB3_Msk                  /*!< Filter bit 3 */
  6371. #define CAN_F0R1_FB4_Pos                     (4U)                              
  6372. #define CAN_F0R1_FB4_Msk                     (0x1UL << CAN_F0R1_FB4_Pos)        /*!< 0x00000010 */
  6373. #define CAN_F0R1_FB4                         CAN_F0R1_FB4_Msk                  /*!< Filter bit 4 */
  6374. #define CAN_F0R1_FB5_Pos                     (5U)                              
  6375. #define CAN_F0R1_FB5_Msk                     (0x1UL << CAN_F0R1_FB5_Pos)        /*!< 0x00000020 */
  6376. #define CAN_F0R1_FB5                         CAN_F0R1_FB5_Msk                  /*!< Filter bit 5 */
  6377. #define CAN_F0R1_FB6_Pos                     (6U)                              
  6378. #define CAN_F0R1_FB6_Msk                     (0x1UL << CAN_F0R1_FB6_Pos)        /*!< 0x00000040 */
  6379. #define CAN_F0R1_FB6                         CAN_F0R1_FB6_Msk                  /*!< Filter bit 6 */
  6380. #define CAN_F0R1_FB7_Pos                     (7U)                              
  6381. #define CAN_F0R1_FB7_Msk                     (0x1UL << CAN_F0R1_FB7_Pos)        /*!< 0x00000080 */
  6382. #define CAN_F0R1_FB7                         CAN_F0R1_FB7_Msk                  /*!< Filter bit 7 */
  6383. #define CAN_F0R1_FB8_Pos                     (8U)                              
  6384. #define CAN_F0R1_FB8_Msk                     (0x1UL << CAN_F0R1_FB8_Pos)        /*!< 0x00000100 */
  6385. #define CAN_F0R1_FB8                         CAN_F0R1_FB8_Msk                  /*!< Filter bit 8 */
  6386. #define CAN_F0R1_FB9_Pos                     (9U)                              
  6387. #define CAN_F0R1_FB9_Msk                     (0x1UL << CAN_F0R1_FB9_Pos)        /*!< 0x00000200 */
  6388. #define CAN_F0R1_FB9                         CAN_F0R1_FB9_Msk                  /*!< Filter bit 9 */
  6389. #define CAN_F0R1_FB10_Pos                    (10U)                            
  6390. #define CAN_F0R1_FB10_Msk                    (0x1UL << CAN_F0R1_FB10_Pos)       /*!< 0x00000400 */
  6391. #define CAN_F0R1_FB10                        CAN_F0R1_FB10_Msk                 /*!< Filter bit 10 */
  6392. #define CAN_F0R1_FB11_Pos                    (11U)                            
  6393. #define CAN_F0R1_FB11_Msk                    (0x1UL << CAN_F0R1_FB11_Pos)       /*!< 0x00000800 */
  6394. #define CAN_F0R1_FB11                        CAN_F0R1_FB11_Msk                 /*!< Filter bit 11 */
  6395. #define CAN_F0R1_FB12_Pos                    (12U)                            
  6396. #define CAN_F0R1_FB12_Msk                    (0x1UL << CAN_F0R1_FB12_Pos)       /*!< 0x00001000 */
  6397. #define CAN_F0R1_FB12                        CAN_F0R1_FB12_Msk                 /*!< Filter bit 12 */
  6398. #define CAN_F0R1_FB13_Pos                    (13U)                            
  6399. #define CAN_F0R1_FB13_Msk                    (0x1UL << CAN_F0R1_FB13_Pos)       /*!< 0x00002000 */
  6400. #define CAN_F0R1_FB13                        CAN_F0R1_FB13_Msk                 /*!< Filter bit 13 */
  6401. #define CAN_F0R1_FB14_Pos                    (14U)                            
  6402. #define CAN_F0R1_FB14_Msk                    (0x1UL << CAN_F0R1_FB14_Pos)       /*!< 0x00004000 */
  6403. #define CAN_F0R1_FB14                        CAN_F0R1_FB14_Msk                 /*!< Filter bit 14 */
  6404. #define CAN_F0R1_FB15_Pos                    (15U)                            
  6405. #define CAN_F0R1_FB15_Msk                    (0x1UL << CAN_F0R1_FB15_Pos)       /*!< 0x00008000 */
  6406. #define CAN_F0R1_FB15                        CAN_F0R1_FB15_Msk                 /*!< Filter bit 15 */
  6407. #define CAN_F0R1_FB16_Pos                    (16U)                            
  6408. #define CAN_F0R1_FB16_Msk                    (0x1UL << CAN_F0R1_FB16_Pos)       /*!< 0x00010000 */
  6409. #define CAN_F0R1_FB16                        CAN_F0R1_FB16_Msk                 /*!< Filter bit 16 */
  6410. #define CAN_F0R1_FB17_Pos                    (17U)                            
  6411. #define CAN_F0R1_FB17_Msk                    (0x1UL << CAN_F0R1_FB17_Pos)       /*!< 0x00020000 */
  6412. #define CAN_F0R1_FB17                        CAN_F0R1_FB17_Msk                 /*!< Filter bit 17 */
  6413. #define CAN_F0R1_FB18_Pos                    (18U)                            
  6414. #define CAN_F0R1_FB18_Msk                    (0x1UL << CAN_F0R1_FB18_Pos)       /*!< 0x00040000 */
  6415. #define CAN_F0R1_FB18                        CAN_F0R1_FB18_Msk                 /*!< Filter bit 18 */
  6416. #define CAN_F0R1_FB19_Pos                    (19U)                            
  6417. #define CAN_F0R1_FB19_Msk                    (0x1UL << CAN_F0R1_FB19_Pos)       /*!< 0x00080000 */
  6418. #define CAN_F0R1_FB19                        CAN_F0R1_FB19_Msk                 /*!< Filter bit 19 */
  6419. #define CAN_F0R1_FB20_Pos                    (20U)                            
  6420. #define CAN_F0R1_FB20_Msk                    (0x1UL << CAN_F0R1_FB20_Pos)       /*!< 0x00100000 */
  6421. #define CAN_F0R1_FB20                        CAN_F0R1_FB20_Msk                 /*!< Filter bit 20 */
  6422. #define CAN_F0R1_FB21_Pos                    (21U)                            
  6423. #define CAN_F0R1_FB21_Msk                    (0x1UL << CAN_F0R1_FB21_Pos)       /*!< 0x00200000 */
  6424. #define CAN_F0R1_FB21                        CAN_F0R1_FB21_Msk                 /*!< Filter bit 21 */
  6425. #define CAN_F0R1_FB22_Pos                    (22U)                            
  6426. #define CAN_F0R1_FB22_Msk                    (0x1UL << CAN_F0R1_FB22_Pos)       /*!< 0x00400000 */
  6427. #define CAN_F0R1_FB22                        CAN_F0R1_FB22_Msk                 /*!< Filter bit 22 */
  6428. #define CAN_F0R1_FB23_Pos                    (23U)                            
  6429. #define CAN_F0R1_FB23_Msk                    (0x1UL << CAN_F0R1_FB23_Pos)       /*!< 0x00800000 */
  6430. #define CAN_F0R1_FB23                        CAN_F0R1_FB23_Msk                 /*!< Filter bit 23 */
  6431. #define CAN_F0R1_FB24_Pos                    (24U)                            
  6432. #define CAN_F0R1_FB24_Msk                    (0x1UL << CAN_F0R1_FB24_Pos)       /*!< 0x01000000 */
  6433. #define CAN_F0R1_FB24                        CAN_F0R1_FB24_Msk                 /*!< Filter bit 24 */
  6434. #define CAN_F0R1_FB25_Pos                    (25U)                            
  6435. #define CAN_F0R1_FB25_Msk                    (0x1UL << CAN_F0R1_FB25_Pos)       /*!< 0x02000000 */
  6436. #define CAN_F0R1_FB25                        CAN_F0R1_FB25_Msk                 /*!< Filter bit 25 */
  6437. #define CAN_F0R1_FB26_Pos                    (26U)                            
  6438. #define CAN_F0R1_FB26_Msk                    (0x1UL << CAN_F0R1_FB26_Pos)       /*!< 0x04000000 */
  6439. #define CAN_F0R1_FB26                        CAN_F0R1_FB26_Msk                 /*!< Filter bit 26 */
  6440. #define CAN_F0R1_FB27_Pos                    (27U)                            
  6441. #define CAN_F0R1_FB27_Msk                    (0x1UL << CAN_F0R1_FB27_Pos)       /*!< 0x08000000 */
  6442. #define CAN_F0R1_FB27                        CAN_F0R1_FB27_Msk                 /*!< Filter bit 27 */
  6443. #define CAN_F0R1_FB28_Pos                    (28U)                            
  6444. #define CAN_F0R1_FB28_Msk                    (0x1UL << CAN_F0R1_FB28_Pos)       /*!< 0x10000000 */
  6445. #define CAN_F0R1_FB28                        CAN_F0R1_FB28_Msk                 /*!< Filter bit 28 */
  6446. #define CAN_F0R1_FB29_Pos                    (29U)                            
  6447. #define CAN_F0R1_FB29_Msk                    (0x1UL << CAN_F0R1_FB29_Pos)       /*!< 0x20000000 */
  6448. #define CAN_F0R1_FB29                        CAN_F0R1_FB29_Msk                 /*!< Filter bit 29 */
  6449. #define CAN_F0R1_FB30_Pos                    (30U)                            
  6450. #define CAN_F0R1_FB30_Msk                    (0x1UL << CAN_F0R1_FB30_Pos)       /*!< 0x40000000 */
  6451. #define CAN_F0R1_FB30                        CAN_F0R1_FB30_Msk                 /*!< Filter bit 30 */
  6452. #define CAN_F0R1_FB31_Pos                    (31U)                            
  6453. #define CAN_F0R1_FB31_Msk                    (0x1UL << CAN_F0R1_FB31_Pos)       /*!< 0x80000000 */
  6454. #define CAN_F0R1_FB31                        CAN_F0R1_FB31_Msk                 /*!< Filter bit 31 */
  6455.  
  6456. /*******************  Bit definition for CAN_F1R1 register  *******************/
  6457. #define CAN_F1R1_FB0_Pos                     (0U)                              
  6458. #define CAN_F1R1_FB0_Msk                     (0x1UL << CAN_F1R1_FB0_Pos)        /*!< 0x00000001 */
  6459. #define CAN_F1R1_FB0                         CAN_F1R1_FB0_Msk                  /*!< Filter bit 0 */
  6460. #define CAN_F1R1_FB1_Pos                     (1U)                              
  6461. #define CAN_F1R1_FB1_Msk                     (0x1UL << CAN_F1R1_FB1_Pos)        /*!< 0x00000002 */
  6462. #define CAN_F1R1_FB1                         CAN_F1R1_FB1_Msk                  /*!< Filter bit 1 */
  6463. #define CAN_F1R1_FB2_Pos                     (2U)                              
  6464. #define CAN_F1R1_FB2_Msk                     (0x1UL << CAN_F1R1_FB2_Pos)        /*!< 0x00000004 */
  6465. #define CAN_F1R1_FB2                         CAN_F1R1_FB2_Msk                  /*!< Filter bit 2 */
  6466. #define CAN_F1R1_FB3_Pos                     (3U)                              
  6467. #define CAN_F1R1_FB3_Msk                     (0x1UL << CAN_F1R1_FB3_Pos)        /*!< 0x00000008 */
  6468. #define CAN_F1R1_FB3                         CAN_F1R1_FB3_Msk                  /*!< Filter bit 3 */
  6469. #define CAN_F1R1_FB4_Pos                     (4U)                              
  6470. #define CAN_F1R1_FB4_Msk                     (0x1UL << CAN_F1R1_FB4_Pos)        /*!< 0x00000010 */
  6471. #define CAN_F1R1_FB4                         CAN_F1R1_FB4_Msk                  /*!< Filter bit 4 */
  6472. #define CAN_F1R1_FB5_Pos                     (5U)                              
  6473. #define CAN_F1R1_FB5_Msk                     (0x1UL << CAN_F1R1_FB5_Pos)        /*!< 0x00000020 */
  6474. #define CAN_F1R1_FB5                         CAN_F1R1_FB5_Msk                  /*!< Filter bit 5 */
  6475. #define CAN_F1R1_FB6_Pos                     (6U)                              
  6476. #define CAN_F1R1_FB6_Msk                     (0x1UL << CAN_F1R1_FB6_Pos)        /*!< 0x00000040 */
  6477. #define CAN_F1R1_FB6                         CAN_F1R1_FB6_Msk                  /*!< Filter bit 6 */
  6478. #define CAN_F1R1_FB7_Pos                     (7U)                              
  6479. #define CAN_F1R1_FB7_Msk                     (0x1UL << CAN_F1R1_FB7_Pos)        /*!< 0x00000080 */
  6480. #define CAN_F1R1_FB7                         CAN_F1R1_FB7_Msk                  /*!< Filter bit 7 */
  6481. #define CAN_F1R1_FB8_Pos                     (8U)                              
  6482. #define CAN_F1R1_FB8_Msk                     (0x1UL << CAN_F1R1_FB8_Pos)        /*!< 0x00000100 */
  6483. #define CAN_F1R1_FB8                         CAN_F1R1_FB8_Msk                  /*!< Filter bit 8 */
  6484. #define CAN_F1R1_FB9_Pos                     (9U)                              
  6485. #define CAN_F1R1_FB9_Msk                     (0x1UL << CAN_F1R1_FB9_Pos)        /*!< 0x00000200 */
  6486. #define CAN_F1R1_FB9                         CAN_F1R1_FB9_Msk                  /*!< Filter bit 9 */
  6487. #define CAN_F1R1_FB10_Pos                    (10U)                            
  6488. #define CAN_F1R1_FB10_Msk                    (0x1UL << CAN_F1R1_FB10_Pos)       /*!< 0x00000400 */
  6489. #define CAN_F1R1_FB10                        CAN_F1R1_FB10_Msk                 /*!< Filter bit 10 */
  6490. #define CAN_F1R1_FB11_Pos                    (11U)                            
  6491. #define CAN_F1R1_FB11_Msk                    (0x1UL << CAN_F1R1_FB11_Pos)       /*!< 0x00000800 */
  6492. #define CAN_F1R1_FB11                        CAN_F1R1_FB11_Msk                 /*!< Filter bit 11 */
  6493. #define CAN_F1R1_FB12_Pos                    (12U)                            
  6494. #define CAN_F1R1_FB12_Msk                    (0x1UL << CAN_F1R1_FB12_Pos)       /*!< 0x00001000 */
  6495. #define CAN_F1R1_FB12                        CAN_F1R1_FB12_Msk                 /*!< Filter bit 12 */
  6496. #define CAN_F1R1_FB13_Pos                    (13U)                            
  6497. #define CAN_F1R1_FB13_Msk                    (0x1UL << CAN_F1R1_FB13_Pos)       /*!< 0x00002000 */
  6498. #define CAN_F1R1_FB13                        CAN_F1R1_FB13_Msk                 /*!< Filter bit 13 */
  6499. #define CAN_F1R1_FB14_Pos                    (14U)                            
  6500. #define CAN_F1R1_FB14_Msk                    (0x1UL << CAN_F1R1_FB14_Pos)       /*!< 0x00004000 */
  6501. #define CAN_F1R1_FB14                        CAN_F1R1_FB14_Msk                 /*!< Filter bit 14 */
  6502. #define CAN_F1R1_FB15_Pos                    (15U)                            
  6503. #define CAN_F1R1_FB15_Msk                    (0x1UL << CAN_F1R1_FB15_Pos)       /*!< 0x00008000 */
  6504. #define CAN_F1R1_FB15                        CAN_F1R1_FB15_Msk                 /*!< Filter bit 15 */
  6505. #define CAN_F1R1_FB16_Pos                    (16U)                            
  6506. #define CAN_F1R1_FB16_Msk                    (0x1UL << CAN_F1R1_FB16_Pos)       /*!< 0x00010000 */
  6507. #define CAN_F1R1_FB16                        CAN_F1R1_FB16_Msk                 /*!< Filter bit 16 */
  6508. #define CAN_F1R1_FB17_Pos                    (17U)                            
  6509. #define CAN_F1R1_FB17_Msk                    (0x1UL << CAN_F1R1_FB17_Pos)       /*!< 0x00020000 */
  6510. #define CAN_F1R1_FB17                        CAN_F1R1_FB17_Msk                 /*!< Filter bit 17 */
  6511. #define CAN_F1R1_FB18_Pos                    (18U)                            
  6512. #define CAN_F1R1_FB18_Msk                    (0x1UL << CAN_F1R1_FB18_Pos)       /*!< 0x00040000 */
  6513. #define CAN_F1R1_FB18                        CAN_F1R1_FB18_Msk                 /*!< Filter bit 18 */
  6514. #define CAN_F1R1_FB19_Pos                    (19U)                            
  6515. #define CAN_F1R1_FB19_Msk                    (0x1UL << CAN_F1R1_FB19_Pos)       /*!< 0x00080000 */
  6516. #define CAN_F1R1_FB19                        CAN_F1R1_FB19_Msk                 /*!< Filter bit 19 */
  6517. #define CAN_F1R1_FB20_Pos                    (20U)                            
  6518. #define CAN_F1R1_FB20_Msk                    (0x1UL << CAN_F1R1_FB20_Pos)       /*!< 0x00100000 */
  6519. #define CAN_F1R1_FB20                        CAN_F1R1_FB20_Msk                 /*!< Filter bit 20 */
  6520. #define CAN_F1R1_FB21_Pos                    (21U)                            
  6521. #define CAN_F1R1_FB21_Msk                    (0x1UL << CAN_F1R1_FB21_Pos)       /*!< 0x00200000 */
  6522. #define CAN_F1R1_FB21                        CAN_F1R1_FB21_Msk                 /*!< Filter bit 21 */
  6523. #define CAN_F1R1_FB22_Pos                    (22U)                            
  6524. #define CAN_F1R1_FB22_Msk                    (0x1UL << CAN_F1R1_FB22_Pos)       /*!< 0x00400000 */
  6525. #define CAN_F1R1_FB22                        CAN_F1R1_FB22_Msk                 /*!< Filter bit 22 */
  6526. #define CAN_F1R1_FB23_Pos                    (23U)                            
  6527. #define CAN_F1R1_FB23_Msk                    (0x1UL << CAN_F1R1_FB23_Pos)       /*!< 0x00800000 */
  6528. #define CAN_F1R1_FB23                        CAN_F1R1_FB23_Msk                 /*!< Filter bit 23 */
  6529. #define CAN_F1R1_FB24_Pos                    (24U)                            
  6530. #define CAN_F1R1_FB24_Msk                    (0x1UL << CAN_F1R1_FB24_Pos)       /*!< 0x01000000 */
  6531. #define CAN_F1R1_FB24                        CAN_F1R1_FB24_Msk                 /*!< Filter bit 24 */
  6532. #define CAN_F1R1_FB25_Pos                    (25U)                            
  6533. #define CAN_F1R1_FB25_Msk                    (0x1UL << CAN_F1R1_FB25_Pos)       /*!< 0x02000000 */
  6534. #define CAN_F1R1_FB25                        CAN_F1R1_FB25_Msk                 /*!< Filter bit 25 */
  6535. #define CAN_F1R1_FB26_Pos                    (26U)                            
  6536. #define CAN_F1R1_FB26_Msk                    (0x1UL << CAN_F1R1_FB26_Pos)       /*!< 0x04000000 */
  6537. #define CAN_F1R1_FB26                        CAN_F1R1_FB26_Msk                 /*!< Filter bit 26 */
  6538. #define CAN_F1R1_FB27_Pos                    (27U)                            
  6539. #define CAN_F1R1_FB27_Msk                    (0x1UL << CAN_F1R1_FB27_Pos)       /*!< 0x08000000 */
  6540. #define CAN_F1R1_FB27                        CAN_F1R1_FB27_Msk                 /*!< Filter bit 27 */
  6541. #define CAN_F1R1_FB28_Pos                    (28U)                            
  6542. #define CAN_F1R1_FB28_Msk                    (0x1UL << CAN_F1R1_FB28_Pos)       /*!< 0x10000000 */
  6543. #define CAN_F1R1_FB28                        CAN_F1R1_FB28_Msk                 /*!< Filter bit 28 */
  6544. #define CAN_F1R1_FB29_Pos                    (29U)                            
  6545. #define CAN_F1R1_FB29_Msk                    (0x1UL << CAN_F1R1_FB29_Pos)       /*!< 0x20000000 */
  6546. #define CAN_F1R1_FB29                        CAN_F1R1_FB29_Msk                 /*!< Filter bit 29 */
  6547. #define CAN_F1R1_FB30_Pos                    (30U)                            
  6548. #define CAN_F1R1_FB30_Msk                    (0x1UL << CAN_F1R1_FB30_Pos)       /*!< 0x40000000 */
  6549. #define CAN_F1R1_FB30                        CAN_F1R1_FB30_Msk                 /*!< Filter bit 30 */
  6550. #define CAN_F1R1_FB31_Pos                    (31U)                            
  6551. #define CAN_F1R1_FB31_Msk                    (0x1UL << CAN_F1R1_FB31_Pos)       /*!< 0x80000000 */
  6552. #define CAN_F1R1_FB31                        CAN_F1R1_FB31_Msk                 /*!< Filter bit 31 */
  6553.  
  6554. /*******************  Bit definition for CAN_F2R1 register  *******************/
  6555. #define CAN_F2R1_FB0_Pos                     (0U)                              
  6556. #define CAN_F2R1_FB0_Msk                     (0x1UL << CAN_F2R1_FB0_Pos)        /*!< 0x00000001 */
  6557. #define CAN_F2R1_FB0                         CAN_F2R1_FB0_Msk                  /*!< Filter bit 0 */
  6558. #define CAN_F2R1_FB1_Pos                     (1U)                              
  6559. #define CAN_F2R1_FB1_Msk                     (0x1UL << CAN_F2R1_FB1_Pos)        /*!< 0x00000002 */
  6560. #define CAN_F2R1_FB1                         CAN_F2R1_FB1_Msk                  /*!< Filter bit 1 */
  6561. #define CAN_F2R1_FB2_Pos                     (2U)                              
  6562. #define CAN_F2R1_FB2_Msk                     (0x1UL << CAN_F2R1_FB2_Pos)        /*!< 0x00000004 */
  6563. #define CAN_F2R1_FB2                         CAN_F2R1_FB2_Msk                  /*!< Filter bit 2 */
  6564. #define CAN_F2R1_FB3_Pos                     (3U)                              
  6565. #define CAN_F2R1_FB3_Msk                     (0x1UL << CAN_F2R1_FB3_Pos)        /*!< 0x00000008 */
  6566. #define CAN_F2R1_FB3                         CAN_F2R1_FB3_Msk                  /*!< Filter bit 3 */
  6567. #define CAN_F2R1_FB4_Pos                     (4U)                              
  6568. #define CAN_F2R1_FB4_Msk                     (0x1UL << CAN_F2R1_FB4_Pos)        /*!< 0x00000010 */
  6569. #define CAN_F2R1_FB4                         CAN_F2R1_FB4_Msk                  /*!< Filter bit 4 */
  6570. #define CAN_F2R1_FB5_Pos                     (5U)                              
  6571. #define CAN_F2R1_FB5_Msk                     (0x1UL << CAN_F2R1_FB5_Pos)        /*!< 0x00000020 */
  6572. #define CAN_F2R1_FB5                         CAN_F2R1_FB5_Msk                  /*!< Filter bit 5 */
  6573. #define CAN_F2R1_FB6_Pos                     (6U)                              
  6574. #define CAN_F2R1_FB6_Msk                     (0x1UL << CAN_F2R1_FB6_Pos)        /*!< 0x00000040 */
  6575. #define CAN_F2R1_FB6                         CAN_F2R1_FB6_Msk                  /*!< Filter bit 6 */
  6576. #define CAN_F2R1_FB7_Pos                     (7U)                              
  6577. #define CAN_F2R1_FB7_Msk                     (0x1UL << CAN_F2R1_FB7_Pos)        /*!< 0x00000080 */
  6578. #define CAN_F2R1_FB7                         CAN_F2R1_FB7_Msk                  /*!< Filter bit 7 */
  6579. #define CAN_F2R1_FB8_Pos                     (8U)                              
  6580. #define CAN_F2R1_FB8_Msk                     (0x1UL << CAN_F2R1_FB8_Pos)        /*!< 0x00000100 */
  6581. #define CAN_F2R1_FB8                         CAN_F2R1_FB8_Msk                  /*!< Filter bit 8 */
  6582. #define CAN_F2R1_FB9_Pos                     (9U)                              
  6583. #define CAN_F2R1_FB9_Msk                     (0x1UL << CAN_F2R1_FB9_Pos)        /*!< 0x00000200 */
  6584. #define CAN_F2R1_FB9                         CAN_F2R1_FB9_Msk                  /*!< Filter bit 9 */
  6585. #define CAN_F2R1_FB10_Pos                    (10U)                            
  6586. #define CAN_F2R1_FB10_Msk                    (0x1UL << CAN_F2R1_FB10_Pos)       /*!< 0x00000400 */
  6587. #define CAN_F2R1_FB10                        CAN_F2R1_FB10_Msk                 /*!< Filter bit 10 */
  6588. #define CAN_F2R1_FB11_Pos                    (11U)                            
  6589. #define CAN_F2R1_FB11_Msk                    (0x1UL << CAN_F2R1_FB11_Pos)       /*!< 0x00000800 */
  6590. #define CAN_F2R1_FB11                        CAN_F2R1_FB11_Msk                 /*!< Filter bit 11 */
  6591. #define CAN_F2R1_FB12_Pos                    (12U)                            
  6592. #define CAN_F2R1_FB12_Msk                    (0x1UL << CAN_F2R1_FB12_Pos)       /*!< 0x00001000 */
  6593. #define CAN_F2R1_FB12                        CAN_F2R1_FB12_Msk                 /*!< Filter bit 12 */
  6594. #define CAN_F2R1_FB13_Pos                    (13U)                            
  6595. #define CAN_F2R1_FB13_Msk                    (0x1UL << CAN_F2R1_FB13_Pos)       /*!< 0x00002000 */
  6596. #define CAN_F2R1_FB13                        CAN_F2R1_FB13_Msk                 /*!< Filter bit 13 */
  6597. #define CAN_F2R1_FB14_Pos                    (14U)                            
  6598. #define CAN_F2R1_FB14_Msk                    (0x1UL << CAN_F2R1_FB14_Pos)       /*!< 0x00004000 */
  6599. #define CAN_F2R1_FB14                        CAN_F2R1_FB14_Msk                 /*!< Filter bit 14 */
  6600. #define CAN_F2R1_FB15_Pos                    (15U)                            
  6601. #define CAN_F2R1_FB15_Msk                    (0x1UL << CAN_F2R1_FB15_Pos)       /*!< 0x00008000 */
  6602. #define CAN_F2R1_FB15                        CAN_F2R1_FB15_Msk                 /*!< Filter bit 15 */
  6603. #define CAN_F2R1_FB16_Pos                    (16U)                            
  6604. #define CAN_F2R1_FB16_Msk                    (0x1UL << CAN_F2R1_FB16_Pos)       /*!< 0x00010000 */
  6605. #define CAN_F2R1_FB16                        CAN_F2R1_FB16_Msk                 /*!< Filter bit 16 */
  6606. #define CAN_F2R1_FB17_Pos                    (17U)                            
  6607. #define CAN_F2R1_FB17_Msk                    (0x1UL << CAN_F2R1_FB17_Pos)       /*!< 0x00020000 */
  6608. #define CAN_F2R1_FB17                        CAN_F2R1_FB17_Msk                 /*!< Filter bit 17 */
  6609. #define CAN_F2R1_FB18_Pos                    (18U)                            
  6610. #define CAN_F2R1_FB18_Msk                    (0x1UL << CAN_F2R1_FB18_Pos)       /*!< 0x00040000 */
  6611. #define CAN_F2R1_FB18                        CAN_F2R1_FB18_Msk                 /*!< Filter bit 18 */
  6612. #define CAN_F2R1_FB19_Pos                    (19U)                            
  6613. #define CAN_F2R1_FB19_Msk                    (0x1UL << CAN_F2R1_FB19_Pos)       /*!< 0x00080000 */
  6614. #define CAN_F2R1_FB19                        CAN_F2R1_FB19_Msk                 /*!< Filter bit 19 */
  6615. #define CAN_F2R1_FB20_Pos                    (20U)                            
  6616. #define CAN_F2R1_FB20_Msk                    (0x1UL << CAN_F2R1_FB20_Pos)       /*!< 0x00100000 */
  6617. #define CAN_F2R1_FB20                        CAN_F2R1_FB20_Msk                 /*!< Filter bit 20 */
  6618. #define CAN_F2R1_FB21_Pos                    (21U)                            
  6619. #define CAN_F2R1_FB21_Msk                    (0x1UL << CAN_F2R1_FB21_Pos)       /*!< 0x00200000 */
  6620. #define CAN_F2R1_FB21                        CAN_F2R1_FB21_Msk                 /*!< Filter bit 21 */
  6621. #define CAN_F2R1_FB22_Pos                    (22U)                            
  6622. #define CAN_F2R1_FB22_Msk                    (0x1UL << CAN_F2R1_FB22_Pos)       /*!< 0x00400000 */
  6623. #define CAN_F2R1_FB22                        CAN_F2R1_FB22_Msk                 /*!< Filter bit 22 */
  6624. #define CAN_F2R1_FB23_Pos                    (23U)                            
  6625. #define CAN_F2R1_FB23_Msk                    (0x1UL << CAN_F2R1_FB23_Pos)       /*!< 0x00800000 */
  6626. #define CAN_F2R1_FB23                        CAN_F2R1_FB23_Msk                 /*!< Filter bit 23 */
  6627. #define CAN_F2R1_FB24_Pos                    (24U)                            
  6628. #define CAN_F2R1_FB24_Msk                    (0x1UL << CAN_F2R1_FB24_Pos)       /*!< 0x01000000 */
  6629. #define CAN_F2R1_FB24                        CAN_F2R1_FB24_Msk                 /*!< Filter bit 24 */
  6630. #define CAN_F2R1_FB25_Pos                    (25U)                            
  6631. #define CAN_F2R1_FB25_Msk                    (0x1UL << CAN_F2R1_FB25_Pos)       /*!< 0x02000000 */
  6632. #define CAN_F2R1_FB25                        CAN_F2R1_FB25_Msk                 /*!< Filter bit 25 */
  6633. #define CAN_F2R1_FB26_Pos                    (26U)                            
  6634. #define CAN_F2R1_FB26_Msk                    (0x1UL << CAN_F2R1_FB26_Pos)       /*!< 0x04000000 */
  6635. #define CAN_F2R1_FB26                        CAN_F2R1_FB26_Msk                 /*!< Filter bit 26 */
  6636. #define CAN_F2R1_FB27_Pos                    (27U)                            
  6637. #define CAN_F2R1_FB27_Msk                    (0x1UL << CAN_F2R1_FB27_Pos)       /*!< 0x08000000 */
  6638. #define CAN_F2R1_FB27                        CAN_F2R1_FB27_Msk                 /*!< Filter bit 27 */
  6639. #define CAN_F2R1_FB28_Pos                    (28U)                            
  6640. #define CAN_F2R1_FB28_Msk                    (0x1UL << CAN_F2R1_FB28_Pos)       /*!< 0x10000000 */
  6641. #define CAN_F2R1_FB28                        CAN_F2R1_FB28_Msk                 /*!< Filter bit 28 */
  6642. #define CAN_F2R1_FB29_Pos                    (29U)                            
  6643. #define CAN_F2R1_FB29_Msk                    (0x1UL << CAN_F2R1_FB29_Pos)       /*!< 0x20000000 */
  6644. #define CAN_F2R1_FB29                        CAN_F2R1_FB29_Msk                 /*!< Filter bit 29 */
  6645. #define CAN_F2R1_FB30_Pos                    (30U)                            
  6646. #define CAN_F2R1_FB30_Msk                    (0x1UL << CAN_F2R1_FB30_Pos)       /*!< 0x40000000 */
  6647. #define CAN_F2R1_FB30                        CAN_F2R1_FB30_Msk                 /*!< Filter bit 30 */
  6648. #define CAN_F2R1_FB31_Pos                    (31U)                            
  6649. #define CAN_F2R1_FB31_Msk                    (0x1UL << CAN_F2R1_FB31_Pos)       /*!< 0x80000000 */
  6650. #define CAN_F2R1_FB31                        CAN_F2R1_FB31_Msk                 /*!< Filter bit 31 */
  6651.  
  6652. /*******************  Bit definition for CAN_F3R1 register  *******************/
  6653. #define CAN_F3R1_FB0_Pos                     (0U)                              
  6654. #define CAN_F3R1_FB0_Msk                     (0x1UL << CAN_F3R1_FB0_Pos)        /*!< 0x00000001 */
  6655. #define CAN_F3R1_FB0                         CAN_F3R1_FB0_Msk                  /*!< Filter bit 0 */
  6656. #define CAN_F3R1_FB1_Pos                     (1U)                              
  6657. #define CAN_F3R1_FB1_Msk                     (0x1UL << CAN_F3R1_FB1_Pos)        /*!< 0x00000002 */
  6658. #define CAN_F3R1_FB1                         CAN_F3R1_FB1_Msk                  /*!< Filter bit 1 */
  6659. #define CAN_F3R1_FB2_Pos                     (2U)                              
  6660. #define CAN_F3R1_FB2_Msk                     (0x1UL << CAN_F3R1_FB2_Pos)        /*!< 0x00000004 */
  6661. #define CAN_F3R1_FB2                         CAN_F3R1_FB2_Msk                  /*!< Filter bit 2 */
  6662. #define CAN_F3R1_FB3_Pos                     (3U)                              
  6663. #define CAN_F3R1_FB3_Msk                     (0x1UL << CAN_F3R1_FB3_Pos)        /*!< 0x00000008 */
  6664. #define CAN_F3R1_FB3                         CAN_F3R1_FB3_Msk                  /*!< Filter bit 3 */
  6665. #define CAN_F3R1_FB4_Pos                     (4U)                              
  6666. #define CAN_F3R1_FB4_Msk                     (0x1UL << CAN_F3R1_FB4_Pos)        /*!< 0x00000010 */
  6667. #define CAN_F3R1_FB4                         CAN_F3R1_FB4_Msk                  /*!< Filter bit 4 */
  6668. #define CAN_F3R1_FB5_Pos                     (5U)                              
  6669. #define CAN_F3R1_FB5_Msk                     (0x1UL << CAN_F3R1_FB5_Pos)        /*!< 0x00000020 */
  6670. #define CAN_F3R1_FB5                         CAN_F3R1_FB5_Msk                  /*!< Filter bit 5 */
  6671. #define CAN_F3R1_FB6_Pos                     (6U)                              
  6672. #define CAN_F3R1_FB6_Msk                     (0x1UL << CAN_F3R1_FB6_Pos)        /*!< 0x00000040 */
  6673. #define CAN_F3R1_FB6                         CAN_F3R1_FB6_Msk                  /*!< Filter bit 6 */
  6674. #define CAN_F3R1_FB7_Pos                     (7U)                              
  6675. #define CAN_F3R1_FB7_Msk                     (0x1UL << CAN_F3R1_FB7_Pos)        /*!< 0x00000080 */
  6676. #define CAN_F3R1_FB7                         CAN_F3R1_FB7_Msk                  /*!< Filter bit 7 */
  6677. #define CAN_F3R1_FB8_Pos                     (8U)                              
  6678. #define CAN_F3R1_FB8_Msk                     (0x1UL << CAN_F3R1_FB8_Pos)        /*!< 0x00000100 */
  6679. #define CAN_F3R1_FB8                         CAN_F3R1_FB8_Msk                  /*!< Filter bit 8 */
  6680. #define CAN_F3R1_FB9_Pos                     (9U)                              
  6681. #define CAN_F3R1_FB9_Msk                     (0x1UL << CAN_F3R1_FB9_Pos)        /*!< 0x00000200 */
  6682. #define CAN_F3R1_FB9                         CAN_F3R1_FB9_Msk                  /*!< Filter bit 9 */
  6683. #define CAN_F3R1_FB10_Pos                    (10U)                            
  6684. #define CAN_F3R1_FB10_Msk                    (0x1UL << CAN_F3R1_FB10_Pos)       /*!< 0x00000400 */
  6685. #define CAN_F3R1_FB10                        CAN_F3R1_FB10_Msk                 /*!< Filter bit 10 */
  6686. #define CAN_F3R1_FB11_Pos                    (11U)                            
  6687. #define CAN_F3R1_FB11_Msk                    (0x1UL << CAN_F3R1_FB11_Pos)       /*!< 0x00000800 */
  6688. #define CAN_F3R1_FB11                        CAN_F3R1_FB11_Msk                 /*!< Filter bit 11 */
  6689. #define CAN_F3R1_FB12_Pos                    (12U)                            
  6690. #define CAN_F3R1_FB12_Msk                    (0x1UL << CAN_F3R1_FB12_Pos)       /*!< 0x00001000 */
  6691. #define CAN_F3R1_FB12                        CAN_F3R1_FB12_Msk                 /*!< Filter bit 12 */
  6692. #define CAN_F3R1_FB13_Pos                    (13U)                            
  6693. #define CAN_F3R1_FB13_Msk                    (0x1UL << CAN_F3R1_FB13_Pos)       /*!< 0x00002000 */
  6694. #define CAN_F3R1_FB13                        CAN_F3R1_FB13_Msk                 /*!< Filter bit 13 */
  6695. #define CAN_F3R1_FB14_Pos                    (14U)                            
  6696. #define CAN_F3R1_FB14_Msk                    (0x1UL << CAN_F3R1_FB14_Pos)       /*!< 0x00004000 */
  6697. #define CAN_F3R1_FB14                        CAN_F3R1_FB14_Msk                 /*!< Filter bit 14 */
  6698. #define CAN_F3R1_FB15_Pos                    (15U)                            
  6699. #define CAN_F3R1_FB15_Msk                    (0x1UL << CAN_F3R1_FB15_Pos)       /*!< 0x00008000 */
  6700. #define CAN_F3R1_FB15                        CAN_F3R1_FB15_Msk                 /*!< Filter bit 15 */
  6701. #define CAN_F3R1_FB16_Pos                    (16U)                            
  6702. #define CAN_F3R1_FB16_Msk                    (0x1UL << CAN_F3R1_FB16_Pos)       /*!< 0x00010000 */
  6703. #define CAN_F3R1_FB16                        CAN_F3R1_FB16_Msk                 /*!< Filter bit 16 */
  6704. #define CAN_F3R1_FB17_Pos                    (17U)                            
  6705. #define CAN_F3R1_FB17_Msk                    (0x1UL << CAN_F3R1_FB17_Pos)       /*!< 0x00020000 */
  6706. #define CAN_F3R1_FB17                        CAN_F3R1_FB17_Msk                 /*!< Filter bit 17 */
  6707. #define CAN_F3R1_FB18_Pos                    (18U)                            
  6708. #define CAN_F3R1_FB18_Msk                    (0x1UL << CAN_F3R1_FB18_Pos)       /*!< 0x00040000 */
  6709. #define CAN_F3R1_FB18                        CAN_F3R1_FB18_Msk                 /*!< Filter bit 18 */
  6710. #define CAN_F3R1_FB19_Pos                    (19U)                            
  6711. #define CAN_F3R1_FB19_Msk                    (0x1UL << CAN_F3R1_FB19_Pos)       /*!< 0x00080000 */
  6712. #define CAN_F3R1_FB19                        CAN_F3R1_FB19_Msk                 /*!< Filter bit 19 */
  6713. #define CAN_F3R1_FB20_Pos                    (20U)                            
  6714. #define CAN_F3R1_FB20_Msk                    (0x1UL << CAN_F3R1_FB20_Pos)       /*!< 0x00100000 */
  6715. #define CAN_F3R1_FB20                        CAN_F3R1_FB20_Msk                 /*!< Filter bit 20 */
  6716. #define CAN_F3R1_FB21_Pos                    (21U)                            
  6717. #define CAN_F3R1_FB21_Msk                    (0x1UL << CAN_F3R1_FB21_Pos)       /*!< 0x00200000 */
  6718. #define CAN_F3R1_FB21                        CAN_F3R1_FB21_Msk                 /*!< Filter bit 21 */
  6719. #define CAN_F3R1_FB22_Pos                    (22U)                            
  6720. #define CAN_F3R1_FB22_Msk                    (0x1UL << CAN_F3R1_FB22_Pos)       /*!< 0x00400000 */
  6721. #define CAN_F3R1_FB22                        CAN_F3R1_FB22_Msk                 /*!< Filter bit 22 */
  6722. #define CAN_F3R1_FB23_Pos                    (23U)                            
  6723. #define CAN_F3R1_FB23_Msk                    (0x1UL << CAN_F3R1_FB23_Pos)       /*!< 0x00800000 */
  6724. #define CAN_F3R1_FB23                        CAN_F3R1_FB23_Msk                 /*!< Filter bit 23 */
  6725. #define CAN_F3R1_FB24_Pos                    (24U)                            
  6726. #define CAN_F3R1_FB24_Msk                    (0x1UL << CAN_F3R1_FB24_Pos)       /*!< 0x01000000 */
  6727. #define CAN_F3R1_FB24                        CAN_F3R1_FB24_Msk                 /*!< Filter bit 24 */
  6728. #define CAN_F3R1_FB25_Pos                    (25U)                            
  6729. #define CAN_F3R1_FB25_Msk                    (0x1UL << CAN_F3R1_FB25_Pos)       /*!< 0x02000000 */
  6730. #define CAN_F3R1_FB25                        CAN_F3R1_FB25_Msk                 /*!< Filter bit 25 */
  6731. #define CAN_F3R1_FB26_Pos                    (26U)                            
  6732. #define CAN_F3R1_FB26_Msk                    (0x1UL << CAN_F3R1_FB26_Pos)       /*!< 0x04000000 */
  6733. #define CAN_F3R1_FB26                        CAN_F3R1_FB26_Msk                 /*!< Filter bit 26 */
  6734. #define CAN_F3R1_FB27_Pos                    (27U)                            
  6735. #define CAN_F3R1_FB27_Msk                    (0x1UL << CAN_F3R1_FB27_Pos)       /*!< 0x08000000 */
  6736. #define CAN_F3R1_FB27                        CAN_F3R1_FB27_Msk                 /*!< Filter bit 27 */
  6737. #define CAN_F3R1_FB28_Pos                    (28U)                            
  6738. #define CAN_F3R1_FB28_Msk                    (0x1UL << CAN_F3R1_FB28_Pos)       /*!< 0x10000000 */
  6739. #define CAN_F3R1_FB28                        CAN_F3R1_FB28_Msk                 /*!< Filter bit 28 */
  6740. #define CAN_F3R1_FB29_Pos                    (29U)                            
  6741. #define CAN_F3R1_FB29_Msk                    (0x1UL << CAN_F3R1_FB29_Pos)       /*!< 0x20000000 */
  6742. #define CAN_F3R1_FB29                        CAN_F3R1_FB29_Msk                 /*!< Filter bit 29 */
  6743. #define CAN_F3R1_FB30_Pos                    (30U)                            
  6744. #define CAN_F3R1_FB30_Msk                    (0x1UL << CAN_F3R1_FB30_Pos)       /*!< 0x40000000 */
  6745. #define CAN_F3R1_FB30                        CAN_F3R1_FB30_Msk                 /*!< Filter bit 30 */
  6746. #define CAN_F3R1_FB31_Pos                    (31U)                            
  6747. #define CAN_F3R1_FB31_Msk                    (0x1UL << CAN_F3R1_FB31_Pos)       /*!< 0x80000000 */
  6748. #define CAN_F3R1_FB31                        CAN_F3R1_FB31_Msk                 /*!< Filter bit 31 */
  6749.  
  6750. /*******************  Bit definition for CAN_F4R1 register  *******************/
  6751. #define CAN_F4R1_FB0_Pos                     (0U)                              
  6752. #define CAN_F4R1_FB0_Msk                     (0x1UL << CAN_F4R1_FB0_Pos)        /*!< 0x00000001 */
  6753. #define CAN_F4R1_FB0                         CAN_F4R1_FB0_Msk                  /*!< Filter bit 0 */
  6754. #define CAN_F4R1_FB1_Pos                     (1U)                              
  6755. #define CAN_F4R1_FB1_Msk                     (0x1UL << CAN_F4R1_FB1_Pos)        /*!< 0x00000002 */
  6756. #define CAN_F4R1_FB1                         CAN_F4R1_FB1_Msk                  /*!< Filter bit 1 */
  6757. #define CAN_F4R1_FB2_Pos                     (2U)                              
  6758. #define CAN_F4R1_FB2_Msk                     (0x1UL << CAN_F4R1_FB2_Pos)        /*!< 0x00000004 */
  6759. #define CAN_F4R1_FB2                         CAN_F4R1_FB2_Msk                  /*!< Filter bit 2 */
  6760. #define CAN_F4R1_FB3_Pos                     (3U)                              
  6761. #define CAN_F4R1_FB3_Msk                     (0x1UL << CAN_F4R1_FB3_Pos)        /*!< 0x00000008 */
  6762. #define CAN_F4R1_FB3                         CAN_F4R1_FB3_Msk                  /*!< Filter bit 3 */
  6763. #define CAN_F4R1_FB4_Pos                     (4U)                              
  6764. #define CAN_F4R1_FB4_Msk                     (0x1UL << CAN_F4R1_FB4_Pos)        /*!< 0x00000010 */
  6765. #define CAN_F4R1_FB4                         CAN_F4R1_FB4_Msk                  /*!< Filter bit 4 */
  6766. #define CAN_F4R1_FB5_Pos                     (5U)                              
  6767. #define CAN_F4R1_FB5_Msk                     (0x1UL << CAN_F4R1_FB5_Pos)        /*!< 0x00000020 */
  6768. #define CAN_F4R1_FB5                         CAN_F4R1_FB5_Msk                  /*!< Filter bit 5 */
  6769. #define CAN_F4R1_FB6_Pos                     (6U)                              
  6770. #define CAN_F4R1_FB6_Msk                     (0x1UL << CAN_F4R1_FB6_Pos)        /*!< 0x00000040 */
  6771. #define CAN_F4R1_FB6                         CAN_F4R1_FB6_Msk                  /*!< Filter bit 6 */
  6772. #define CAN_F4R1_FB7_Pos                     (7U)                              
  6773. #define CAN_F4R1_FB7_Msk                     (0x1UL << CAN_F4R1_FB7_Pos)        /*!< 0x00000080 */
  6774. #define CAN_F4R1_FB7                         CAN_F4R1_FB7_Msk                  /*!< Filter bit 7 */
  6775. #define CAN_F4R1_FB8_Pos                     (8U)                              
  6776. #define CAN_F4R1_FB8_Msk                     (0x1UL << CAN_F4R1_FB8_Pos)        /*!< 0x00000100 */
  6777. #define CAN_F4R1_FB8                         CAN_F4R1_FB8_Msk                  /*!< Filter bit 8 */
  6778. #define CAN_F4R1_FB9_Pos                     (9U)                              
  6779. #define CAN_F4R1_FB9_Msk                     (0x1UL << CAN_F4R1_FB9_Pos)        /*!< 0x00000200 */
  6780. #define CAN_F4R1_FB9                         CAN_F4R1_FB9_Msk                  /*!< Filter bit 9 */
  6781. #define CAN_F4R1_FB10_Pos                    (10U)                            
  6782. #define CAN_F4R1_FB10_Msk                    (0x1UL << CAN_F4R1_FB10_Pos)       /*!< 0x00000400 */
  6783. #define CAN_F4R1_FB10                        CAN_F4R1_FB10_Msk                 /*!< Filter bit 10 */
  6784. #define CAN_F4R1_FB11_Pos                    (11U)                            
  6785. #define CAN_F4R1_FB11_Msk                    (0x1UL << CAN_F4R1_FB11_Pos)       /*!< 0x00000800 */
  6786. #define CAN_F4R1_FB11                        CAN_F4R1_FB11_Msk                 /*!< Filter bit 11 */
  6787. #define CAN_F4R1_FB12_Pos                    (12U)                            
  6788. #define CAN_F4R1_FB12_Msk                    (0x1UL << CAN_F4R1_FB12_Pos)       /*!< 0x00001000 */
  6789. #define CAN_F4R1_FB12                        CAN_F4R1_FB12_Msk                 /*!< Filter bit 12 */
  6790. #define CAN_F4R1_FB13_Pos                    (13U)                            
  6791. #define CAN_F4R1_FB13_Msk                    (0x1UL << CAN_F4R1_FB13_Pos)       /*!< 0x00002000 */
  6792. #define CAN_F4R1_FB13                        CAN_F4R1_FB13_Msk                 /*!< Filter bit 13 */
  6793. #define CAN_F4R1_FB14_Pos                    (14U)                            
  6794. #define CAN_F4R1_FB14_Msk                    (0x1UL << CAN_F4R1_FB14_Pos)       /*!< 0x00004000 */
  6795. #define CAN_F4R1_FB14                        CAN_F4R1_FB14_Msk                 /*!< Filter bit 14 */
  6796. #define CAN_F4R1_FB15_Pos                    (15U)                            
  6797. #define CAN_F4R1_FB15_Msk                    (0x1UL << CAN_F4R1_FB15_Pos)       /*!< 0x00008000 */
  6798. #define CAN_F4R1_FB15                        CAN_F4R1_FB15_Msk                 /*!< Filter bit 15 */
  6799. #define CAN_F4R1_FB16_Pos                    (16U)                            
  6800. #define CAN_F4R1_FB16_Msk                    (0x1UL << CAN_F4R1_FB16_Pos)       /*!< 0x00010000 */
  6801. #define CAN_F4R1_FB16                        CAN_F4R1_FB16_Msk                 /*!< Filter bit 16 */
  6802. #define CAN_F4R1_FB17_Pos                    (17U)                            
  6803. #define CAN_F4R1_FB17_Msk                    (0x1UL << CAN_F4R1_FB17_Pos)       /*!< 0x00020000 */
  6804. #define CAN_F4R1_FB17                        CAN_F4R1_FB17_Msk                 /*!< Filter bit 17 */
  6805. #define CAN_F4R1_FB18_Pos                    (18U)                            
  6806. #define CAN_F4R1_FB18_Msk                    (0x1UL << CAN_F4R1_FB18_Pos)       /*!< 0x00040000 */
  6807. #define CAN_F4R1_FB18                        CAN_F4R1_FB18_Msk                 /*!< Filter bit 18 */
  6808. #define CAN_F4R1_FB19_Pos                    (19U)                            
  6809. #define CAN_F4R1_FB19_Msk                    (0x1UL << CAN_F4R1_FB19_Pos)       /*!< 0x00080000 */
  6810. #define CAN_F4R1_FB19                        CAN_F4R1_FB19_Msk                 /*!< Filter bit 19 */
  6811. #define CAN_F4R1_FB20_Pos                    (20U)                            
  6812. #define CAN_F4R1_FB20_Msk                    (0x1UL << CAN_F4R1_FB20_Pos)       /*!< 0x00100000 */
  6813. #define CAN_F4R1_FB20                        CAN_F4R1_FB20_Msk                 /*!< Filter bit 20 */
  6814. #define CAN_F4R1_FB21_Pos                    (21U)                            
  6815. #define CAN_F4R1_FB21_Msk                    (0x1UL << CAN_F4R1_FB21_Pos)       /*!< 0x00200000 */
  6816. #define CAN_F4R1_FB21                        CAN_F4R1_FB21_Msk                 /*!< Filter bit 21 */
  6817. #define CAN_F4R1_FB22_Pos                    (22U)                            
  6818. #define CAN_F4R1_FB22_Msk                    (0x1UL << CAN_F4R1_FB22_Pos)       /*!< 0x00400000 */
  6819. #define CAN_F4R1_FB22                        CAN_F4R1_FB22_Msk                 /*!< Filter bit 22 */
  6820. #define CAN_F4R1_FB23_Pos                    (23U)                            
  6821. #define CAN_F4R1_FB23_Msk                    (0x1UL << CAN_F4R1_FB23_Pos)       /*!< 0x00800000 */
  6822. #define CAN_F4R1_FB23                        CAN_F4R1_FB23_Msk                 /*!< Filter bit 23 */
  6823. #define CAN_F4R1_FB24_Pos                    (24U)                            
  6824. #define CAN_F4R1_FB24_Msk                    (0x1UL << CAN_F4R1_FB24_Pos)       /*!< 0x01000000 */
  6825. #define CAN_F4R1_FB24                        CAN_F4R1_FB24_Msk                 /*!< Filter bit 24 */
  6826. #define CAN_F4R1_FB25_Pos                    (25U)                            
  6827. #define CAN_F4R1_FB25_Msk                    (0x1UL << CAN_F4R1_FB25_Pos)       /*!< 0x02000000 */
  6828. #define CAN_F4R1_FB25                        CAN_F4R1_FB25_Msk                 /*!< Filter bit 25 */
  6829. #define CAN_F4R1_FB26_Pos                    (26U)                            
  6830. #define CAN_F4R1_FB26_Msk                    (0x1UL << CAN_F4R1_FB26_Pos)       /*!< 0x04000000 */
  6831. #define CAN_F4R1_FB26                        CAN_F4R1_FB26_Msk                 /*!< Filter bit 26 */
  6832. #define CAN_F4R1_FB27_Pos                    (27U)                            
  6833. #define CAN_F4R1_FB27_Msk                    (0x1UL << CAN_F4R1_FB27_Pos)       /*!< 0x08000000 */
  6834. #define CAN_F4R1_FB27                        CAN_F4R1_FB27_Msk                 /*!< Filter bit 27 */
  6835. #define CAN_F4R1_FB28_Pos                    (28U)                            
  6836. #define CAN_F4R1_FB28_Msk                    (0x1UL << CAN_F4R1_FB28_Pos)       /*!< 0x10000000 */
  6837. #define CAN_F4R1_FB28                        CAN_F4R1_FB28_Msk                 /*!< Filter bit 28 */
  6838. #define CAN_F4R1_FB29_Pos                    (29U)                            
  6839. #define CAN_F4R1_FB29_Msk                    (0x1UL << CAN_F4R1_FB29_Pos)       /*!< 0x20000000 */
  6840. #define CAN_F4R1_FB29                        CAN_F4R1_FB29_Msk                 /*!< Filter bit 29 */
  6841. #define CAN_F4R1_FB30_Pos                    (30U)                            
  6842. #define CAN_F4R1_FB30_Msk                    (0x1UL << CAN_F4R1_FB30_Pos)       /*!< 0x40000000 */
  6843. #define CAN_F4R1_FB30                        CAN_F4R1_FB30_Msk                 /*!< Filter bit 30 */
  6844. #define CAN_F4R1_FB31_Pos                    (31U)                            
  6845. #define CAN_F4R1_FB31_Msk                    (0x1UL << CAN_F4R1_FB31_Pos)       /*!< 0x80000000 */
  6846. #define CAN_F4R1_FB31                        CAN_F4R1_FB31_Msk                 /*!< Filter bit 31 */
  6847.  
  6848. /*******************  Bit definition for CAN_F5R1 register  *******************/
  6849. #define CAN_F5R1_FB0_Pos                     (0U)                              
  6850. #define CAN_F5R1_FB0_Msk                     (0x1UL << CAN_F5R1_FB0_Pos)        /*!< 0x00000001 */
  6851. #define CAN_F5R1_FB0                         CAN_F5R1_FB0_Msk                  /*!< Filter bit 0 */
  6852. #define CAN_F5R1_FB1_Pos                     (1U)                              
  6853. #define CAN_F5R1_FB1_Msk                     (0x1UL << CAN_F5R1_FB1_Pos)        /*!< 0x00000002 */
  6854. #define CAN_F5R1_FB1                         CAN_F5R1_FB1_Msk                  /*!< Filter bit 1 */
  6855. #define CAN_F5R1_FB2_Pos                     (2U)                              
  6856. #define CAN_F5R1_FB2_Msk                     (0x1UL << CAN_F5R1_FB2_Pos)        /*!< 0x00000004 */
  6857. #define CAN_F5R1_FB2                         CAN_F5R1_FB2_Msk                  /*!< Filter bit 2 */
  6858. #define CAN_F5R1_FB3_Pos                     (3U)                              
  6859. #define CAN_F5R1_FB3_Msk                     (0x1UL << CAN_F5R1_FB3_Pos)        /*!< 0x00000008 */
  6860. #define CAN_F5R1_FB3                         CAN_F5R1_FB3_Msk                  /*!< Filter bit 3 */
  6861. #define CAN_F5R1_FB4_Pos                     (4U)                              
  6862. #define CAN_F5R1_FB4_Msk                     (0x1UL << CAN_F5R1_FB4_Pos)        /*!< 0x00000010 */
  6863. #define CAN_F5R1_FB4                         CAN_F5R1_FB4_Msk                  /*!< Filter bit 4 */
  6864. #define CAN_F5R1_FB5_Pos                     (5U)                              
  6865. #define CAN_F5R1_FB5_Msk                     (0x1UL << CAN_F5R1_FB5_Pos)        /*!< 0x00000020 */
  6866. #define CAN_F5R1_FB5                         CAN_F5R1_FB5_Msk                  /*!< Filter bit 5 */
  6867. #define CAN_F5R1_FB6_Pos                     (6U)                              
  6868. #define CAN_F5R1_FB6_Msk                     (0x1UL << CAN_F5R1_FB6_Pos)        /*!< 0x00000040 */
  6869. #define CAN_F5R1_FB6                         CAN_F5R1_FB6_Msk                  /*!< Filter bit 6 */
  6870. #define CAN_F5R1_FB7_Pos                     (7U)                              
  6871. #define CAN_F5R1_FB7_Msk                     (0x1UL << CAN_F5R1_FB7_Pos)        /*!< 0x00000080 */
  6872. #define CAN_F5R1_FB7                         CAN_F5R1_FB7_Msk                  /*!< Filter bit 7 */
  6873. #define CAN_F5R1_FB8_Pos                     (8U)                              
  6874. #define CAN_F5R1_FB8_Msk                     (0x1UL << CAN_F5R1_FB8_Pos)        /*!< 0x00000100 */
  6875. #define CAN_F5R1_FB8                         CAN_F5R1_FB8_Msk                  /*!< Filter bit 8 */
  6876. #define CAN_F5R1_FB9_Pos                     (9U)                              
  6877. #define CAN_F5R1_FB9_Msk                     (0x1UL << CAN_F5R1_FB9_Pos)        /*!< 0x00000200 */
  6878. #define CAN_F5R1_FB9                         CAN_F5R1_FB9_Msk                  /*!< Filter bit 9 */
  6879. #define CAN_F5R1_FB10_Pos                    (10U)                            
  6880. #define CAN_F5R1_FB10_Msk                    (0x1UL << CAN_F5R1_FB10_Pos)       /*!< 0x00000400 */
  6881. #define CAN_F5R1_FB10                        CAN_F5R1_FB10_Msk                 /*!< Filter bit 10 */
  6882. #define CAN_F5R1_FB11_Pos                    (11U)                            
  6883. #define CAN_F5R1_FB11_Msk                    (0x1UL << CAN_F5R1_FB11_Pos)       /*!< 0x00000800 */
  6884. #define CAN_F5R1_FB11                        CAN_F5R1_FB11_Msk                 /*!< Filter bit 11 */
  6885. #define CAN_F5R1_FB12_Pos                    (12U)                            
  6886. #define CAN_F5R1_FB12_Msk                    (0x1UL << CAN_F5R1_FB12_Pos)       /*!< 0x00001000 */
  6887. #define CAN_F5R1_FB12                        CAN_F5R1_FB12_Msk                 /*!< Filter bit 12 */
  6888. #define CAN_F5R1_FB13_Pos                    (13U)                            
  6889. #define CAN_F5R1_FB13_Msk                    (0x1UL << CAN_F5R1_FB13_Pos)       /*!< 0x00002000 */
  6890. #define CAN_F5R1_FB13                        CAN_F5R1_FB13_Msk                 /*!< Filter bit 13 */
  6891. #define CAN_F5R1_FB14_Pos                    (14U)                            
  6892. #define CAN_F5R1_FB14_Msk                    (0x1UL << CAN_F5R1_FB14_Pos)       /*!< 0x00004000 */
  6893. #define CAN_F5R1_FB14                        CAN_F5R1_FB14_Msk                 /*!< Filter bit 14 */
  6894. #define CAN_F5R1_FB15_Pos                    (15U)                            
  6895. #define CAN_F5R1_FB15_Msk                    (0x1UL << CAN_F5R1_FB15_Pos)       /*!< 0x00008000 */
  6896. #define CAN_F5R1_FB15                        CAN_F5R1_FB15_Msk                 /*!< Filter bit 15 */
  6897. #define CAN_F5R1_FB16_Pos                    (16U)                            
  6898. #define CAN_F5R1_FB16_Msk                    (0x1UL << CAN_F5R1_FB16_Pos)       /*!< 0x00010000 */
  6899. #define CAN_F5R1_FB16                        CAN_F5R1_FB16_Msk                 /*!< Filter bit 16 */
  6900. #define CAN_F5R1_FB17_Pos                    (17U)                            
  6901. #define CAN_F5R1_FB17_Msk                    (0x1UL << CAN_F5R1_FB17_Pos)       /*!< 0x00020000 */
  6902. #define CAN_F5R1_FB17                        CAN_F5R1_FB17_Msk                 /*!< Filter bit 17 */
  6903. #define CAN_F5R1_FB18_Pos                    (18U)                            
  6904. #define CAN_F5R1_FB18_Msk                    (0x1UL << CAN_F5R1_FB18_Pos)       /*!< 0x00040000 */
  6905. #define CAN_F5R1_FB18                        CAN_F5R1_FB18_Msk                 /*!< Filter bit 18 */
  6906. #define CAN_F5R1_FB19_Pos                    (19U)                            
  6907. #define CAN_F5R1_FB19_Msk                    (0x1UL << CAN_F5R1_FB19_Pos)       /*!< 0x00080000 */
  6908. #define CAN_F5R1_FB19                        CAN_F5R1_FB19_Msk                 /*!< Filter bit 19 */
  6909. #define CAN_F5R1_FB20_Pos                    (20U)                            
  6910. #define CAN_F5R1_FB20_Msk                    (0x1UL << CAN_F5R1_FB20_Pos)       /*!< 0x00100000 */
  6911. #define CAN_F5R1_FB20                        CAN_F5R1_FB20_Msk                 /*!< Filter bit 20 */
  6912. #define CAN_F5R1_FB21_Pos                    (21U)                            
  6913. #define CAN_F5R1_FB21_Msk                    (0x1UL << CAN_F5R1_FB21_Pos)       /*!< 0x00200000 */
  6914. #define CAN_F5R1_FB21                        CAN_F5R1_FB21_Msk                 /*!< Filter bit 21 */
  6915. #define CAN_F5R1_FB22_Pos                    (22U)                            
  6916. #define CAN_F5R1_FB22_Msk                    (0x1UL << CAN_F5R1_FB22_Pos)       /*!< 0x00400000 */
  6917. #define CAN_F5R1_FB22                        CAN_F5R1_FB22_Msk                 /*!< Filter bit 22 */
  6918. #define CAN_F5R1_FB23_Pos                    (23U)                            
  6919. #define CAN_F5R1_FB23_Msk                    (0x1UL << CAN_F5R1_FB23_Pos)       /*!< 0x00800000 */
  6920. #define CAN_F5R1_FB23                        CAN_F5R1_FB23_Msk                 /*!< Filter bit 23 */
  6921. #define CAN_F5R1_FB24_Pos                    (24U)                            
  6922. #define CAN_F5R1_FB24_Msk                    (0x1UL << CAN_F5R1_FB24_Pos)       /*!< 0x01000000 */
  6923. #define CAN_F5R1_FB24                        CAN_F5R1_FB24_Msk                 /*!< Filter bit 24 */
  6924. #define CAN_F5R1_FB25_Pos                    (25U)                            
  6925. #define CAN_F5R1_FB25_Msk                    (0x1UL << CAN_F5R1_FB25_Pos)       /*!< 0x02000000 */
  6926. #define CAN_F5R1_FB25                        CAN_F5R1_FB25_Msk                 /*!< Filter bit 25 */
  6927. #define CAN_F5R1_FB26_Pos                    (26U)                            
  6928. #define CAN_F5R1_FB26_Msk                    (0x1UL << CAN_F5R1_FB26_Pos)       /*!< 0x04000000 */
  6929. #define CAN_F5R1_FB26                        CAN_F5R1_FB26_Msk                 /*!< Filter bit 26 */
  6930. #define CAN_F5R1_FB27_Pos                    (27U)                            
  6931. #define CAN_F5R1_FB27_Msk                    (0x1UL << CAN_F5R1_FB27_Pos)       /*!< 0x08000000 */
  6932. #define CAN_F5R1_FB27                        CAN_F5R1_FB27_Msk                 /*!< Filter bit 27 */
  6933. #define CAN_F5R1_FB28_Pos                    (28U)                            
  6934. #define CAN_F5R1_FB28_Msk                    (0x1UL << CAN_F5R1_FB28_Pos)       /*!< 0x10000000 */
  6935. #define CAN_F5R1_FB28                        CAN_F5R1_FB28_Msk                 /*!< Filter bit 28 */
  6936. #define CAN_F5R1_FB29_Pos                    (29U)                            
  6937. #define CAN_F5R1_FB29_Msk                    (0x1UL << CAN_F5R1_FB29_Pos)       /*!< 0x20000000 */
  6938. #define CAN_F5R1_FB29                        CAN_F5R1_FB29_Msk                 /*!< Filter bit 29 */
  6939. #define CAN_F5R1_FB30_Pos                    (30U)                            
  6940. #define CAN_F5R1_FB30_Msk                    (0x1UL << CAN_F5R1_FB30_Pos)       /*!< 0x40000000 */
  6941. #define CAN_F5R1_FB30                        CAN_F5R1_FB30_Msk                 /*!< Filter bit 30 */
  6942. #define CAN_F5R1_FB31_Pos                    (31U)                            
  6943. #define CAN_F5R1_FB31_Msk                    (0x1UL << CAN_F5R1_FB31_Pos)       /*!< 0x80000000 */
  6944. #define CAN_F5R1_FB31                        CAN_F5R1_FB31_Msk                 /*!< Filter bit 31 */
  6945.  
  6946. /*******************  Bit definition for CAN_F6R1 register  *******************/
  6947. #define CAN_F6R1_FB0_Pos                     (0U)                              
  6948. #define CAN_F6R1_FB0_Msk                     (0x1UL << CAN_F6R1_FB0_Pos)        /*!< 0x00000001 */
  6949. #define CAN_F6R1_FB0                         CAN_F6R1_FB0_Msk                  /*!< Filter bit 0 */
  6950. #define CAN_F6R1_FB1_Pos                     (1U)                              
  6951. #define CAN_F6R1_FB1_Msk                     (0x1UL << CAN_F6R1_FB1_Pos)        /*!< 0x00000002 */
  6952. #define CAN_F6R1_FB1                         CAN_F6R1_FB1_Msk                  /*!< Filter bit 1 */
  6953. #define CAN_F6R1_FB2_Pos                     (2U)                              
  6954. #define CAN_F6R1_FB2_Msk                     (0x1UL << CAN_F6R1_FB2_Pos)        /*!< 0x00000004 */
  6955. #define CAN_F6R1_FB2                         CAN_F6R1_FB2_Msk                  /*!< Filter bit 2 */
  6956. #define CAN_F6R1_FB3_Pos                     (3U)                              
  6957. #define CAN_F6R1_FB3_Msk                     (0x1UL << CAN_F6R1_FB3_Pos)        /*!< 0x00000008 */
  6958. #define CAN_F6R1_FB3                         CAN_F6R1_FB3_Msk                  /*!< Filter bit 3 */
  6959. #define CAN_F6R1_FB4_Pos                     (4U)                              
  6960. #define CAN_F6R1_FB4_Msk                     (0x1UL << CAN_F6R1_FB4_Pos)        /*!< 0x00000010 */
  6961. #define CAN_F6R1_FB4                         CAN_F6R1_FB4_Msk                  /*!< Filter bit 4 */
  6962. #define CAN_F6R1_FB5_Pos                     (5U)                              
  6963. #define CAN_F6R1_FB5_Msk                     (0x1UL << CAN_F6R1_FB5_Pos)        /*!< 0x00000020 */
  6964. #define CAN_F6R1_FB5                         CAN_F6R1_FB5_Msk                  /*!< Filter bit 5 */
  6965. #define CAN_F6R1_FB6_Pos                     (6U)                              
  6966. #define CAN_F6R1_FB6_Msk                     (0x1UL << CAN_F6R1_FB6_Pos)        /*!< 0x00000040 */
  6967. #define CAN_F6R1_FB6                         CAN_F6R1_FB6_Msk                  /*!< Filter bit 6 */
  6968. #define CAN_F6R1_FB7_Pos                     (7U)                              
  6969. #define CAN_F6R1_FB7_Msk                     (0x1UL << CAN_F6R1_FB7_Pos)        /*!< 0x00000080 */
  6970. #define CAN_F6R1_FB7                         CAN_F6R1_FB7_Msk                  /*!< Filter bit 7 */
  6971. #define CAN_F6R1_FB8_Pos                     (8U)                              
  6972. #define CAN_F6R1_FB8_Msk                     (0x1UL << CAN_F6R1_FB8_Pos)        /*!< 0x00000100 */
  6973. #define CAN_F6R1_FB8                         CAN_F6R1_FB8_Msk                  /*!< Filter bit 8 */
  6974. #define CAN_F6R1_FB9_Pos                     (9U)                              
  6975. #define CAN_F6R1_FB9_Msk                     (0x1UL << CAN_F6R1_FB9_Pos)        /*!< 0x00000200 */
  6976. #define CAN_F6R1_FB9                         CAN_F6R1_FB9_Msk                  /*!< Filter bit 9 */
  6977. #define CAN_F6R1_FB10_Pos                    (10U)                            
  6978. #define CAN_F6R1_FB10_Msk                    (0x1UL << CAN_F6R1_FB10_Pos)       /*!< 0x00000400 */
  6979. #define CAN_F6R1_FB10                        CAN_F6R1_FB10_Msk                 /*!< Filter bit 10 */
  6980. #define CAN_F6R1_FB11_Pos                    (11U)                            
  6981. #define CAN_F6R1_FB11_Msk                    (0x1UL << CAN_F6R1_FB11_Pos)       /*!< 0x00000800 */
  6982. #define CAN_F6R1_FB11                        CAN_F6R1_FB11_Msk                 /*!< Filter bit 11 */
  6983. #define CAN_F6R1_FB12_Pos                    (12U)                            
  6984. #define CAN_F6R1_FB12_Msk                    (0x1UL << CAN_F6R1_FB12_Pos)       /*!< 0x00001000 */
  6985. #define CAN_F6R1_FB12                        CAN_F6R1_FB12_Msk                 /*!< Filter bit 12 */
  6986. #define CAN_F6R1_FB13_Pos                    (13U)                            
  6987. #define CAN_F6R1_FB13_Msk                    (0x1UL << CAN_F6R1_FB13_Pos)       /*!< 0x00002000 */
  6988. #define CAN_F6R1_FB13                        CAN_F6R1_FB13_Msk                 /*!< Filter bit 13 */
  6989. #define CAN_F6R1_FB14_Pos                    (14U)                            
  6990. #define CAN_F6R1_FB14_Msk                    (0x1UL << CAN_F6R1_FB14_Pos)       /*!< 0x00004000 */
  6991. #define CAN_F6R1_FB14                        CAN_F6R1_FB14_Msk                 /*!< Filter bit 14 */
  6992. #define CAN_F6R1_FB15_Pos                    (15U)                            
  6993. #define CAN_F6R1_FB15_Msk                    (0x1UL << CAN_F6R1_FB15_Pos)       /*!< 0x00008000 */
  6994. #define CAN_F6R1_FB15                        CAN_F6R1_FB15_Msk                 /*!< Filter bit 15 */
  6995. #define CAN_F6R1_FB16_Pos                    (16U)                            
  6996. #define CAN_F6R1_FB16_Msk                    (0x1UL << CAN_F6R1_FB16_Pos)       /*!< 0x00010000 */
  6997. #define CAN_F6R1_FB16                        CAN_F6R1_FB16_Msk                 /*!< Filter bit 16 */
  6998. #define CAN_F6R1_FB17_Pos                    (17U)                            
  6999. #define CAN_F6R1_FB17_Msk                    (0x1UL << CAN_F6R1_FB17_Pos)       /*!< 0x00020000 */
  7000. #define CAN_F6R1_FB17                        CAN_F6R1_FB17_Msk                 /*!< Filter bit 17 */
  7001. #define CAN_F6R1_FB18_Pos                    (18U)                            
  7002. #define CAN_F6R1_FB18_Msk                    (0x1UL << CAN_F6R1_FB18_Pos)       /*!< 0x00040000 */
  7003. #define CAN_F6R1_FB18                        CAN_F6R1_FB18_Msk                 /*!< Filter bit 18 */
  7004. #define CAN_F6R1_FB19_Pos                    (19U)                            
  7005. #define CAN_F6R1_FB19_Msk                    (0x1UL << CAN_F6R1_FB19_Pos)       /*!< 0x00080000 */
  7006. #define CAN_F6R1_FB19                        CAN_F6R1_FB19_Msk                 /*!< Filter bit 19 */
  7007. #define CAN_F6R1_FB20_Pos                    (20U)                            
  7008. #define CAN_F6R1_FB20_Msk                    (0x1UL << CAN_F6R1_FB20_Pos)       /*!< 0x00100000 */
  7009. #define CAN_F6R1_FB20                        CAN_F6R1_FB20_Msk                 /*!< Filter bit 20 */
  7010. #define CAN_F6R1_FB21_Pos                    (21U)                            
  7011. #define CAN_F6R1_FB21_Msk                    (0x1UL << CAN_F6R1_FB21_Pos)       /*!< 0x00200000 */
  7012. #define CAN_F6R1_FB21                        CAN_F6R1_FB21_Msk                 /*!< Filter bit 21 */
  7013. #define CAN_F6R1_FB22_Pos                    (22U)                            
  7014. #define CAN_F6R1_FB22_Msk                    (0x1UL << CAN_F6R1_FB22_Pos)       /*!< 0x00400000 */
  7015. #define CAN_F6R1_FB22                        CAN_F6R1_FB22_Msk                 /*!< Filter bit 22 */
  7016. #define CAN_F6R1_FB23_Pos                    (23U)                            
  7017. #define CAN_F6R1_FB23_Msk                    (0x1UL << CAN_F6R1_FB23_Pos)       /*!< 0x00800000 */
  7018. #define CAN_F6R1_FB23                        CAN_F6R1_FB23_Msk                 /*!< Filter bit 23 */
  7019. #define CAN_F6R1_FB24_Pos                    (24U)                            
  7020. #define CAN_F6R1_FB24_Msk                    (0x1UL << CAN_F6R1_FB24_Pos)       /*!< 0x01000000 */
  7021. #define CAN_F6R1_FB24                        CAN_F6R1_FB24_Msk                 /*!< Filter bit 24 */
  7022. #define CAN_F6R1_FB25_Pos                    (25U)                            
  7023. #define CAN_F6R1_FB25_Msk                    (0x1UL << CAN_F6R1_FB25_Pos)       /*!< 0x02000000 */
  7024. #define CAN_F6R1_FB25                        CAN_F6R1_FB25_Msk                 /*!< Filter bit 25 */
  7025. #define CAN_F6R1_FB26_Pos                    (26U)                            
  7026. #define CAN_F6R1_FB26_Msk                    (0x1UL << CAN_F6R1_FB26_Pos)       /*!< 0x04000000 */
  7027. #define CAN_F6R1_FB26                        CAN_F6R1_FB26_Msk                 /*!< Filter bit 26 */
  7028. #define CAN_F6R1_FB27_Pos                    (27U)                            
  7029. #define CAN_F6R1_FB27_Msk                    (0x1UL << CAN_F6R1_FB27_Pos)       /*!< 0x08000000 */
  7030. #define CAN_F6R1_FB27                        CAN_F6R1_FB27_Msk                 /*!< Filter bit 27 */
  7031. #define CAN_F6R1_FB28_Pos                    (28U)                            
  7032. #define CAN_F6R1_FB28_Msk                    (0x1UL << CAN_F6R1_FB28_Pos)       /*!< 0x10000000 */
  7033. #define CAN_F6R1_FB28                        CAN_F6R1_FB28_Msk                 /*!< Filter bit 28 */
  7034. #define CAN_F6R1_FB29_Pos                    (29U)                            
  7035. #define CAN_F6R1_FB29_Msk                    (0x1UL << CAN_F6R1_FB29_Pos)       /*!< 0x20000000 */
  7036. #define CAN_F6R1_FB29                        CAN_F6R1_FB29_Msk                 /*!< Filter bit 29 */
  7037. #define CAN_F6R1_FB30_Pos                    (30U)                            
  7038. #define CAN_F6R1_FB30_Msk                    (0x1UL << CAN_F6R1_FB30_Pos)       /*!< 0x40000000 */
  7039. #define CAN_F6R1_FB30                        CAN_F6R1_FB30_Msk                 /*!< Filter bit 30 */
  7040. #define CAN_F6R1_FB31_Pos                    (31U)                            
  7041. #define CAN_F6R1_FB31_Msk                    (0x1UL << CAN_F6R1_FB31_Pos)       /*!< 0x80000000 */
  7042. #define CAN_F6R1_FB31                        CAN_F6R1_FB31_Msk                 /*!< Filter bit 31 */
  7043.  
  7044. /*******************  Bit definition for CAN_F7R1 register  *******************/
  7045. #define CAN_F7R1_FB0_Pos                     (0U)                              
  7046. #define CAN_F7R1_FB0_Msk                     (0x1UL << CAN_F7R1_FB0_Pos)        /*!< 0x00000001 */
  7047. #define CAN_F7R1_FB0                         CAN_F7R1_FB0_Msk                  /*!< Filter bit 0 */
  7048. #define CAN_F7R1_FB1_Pos                     (1U)                              
  7049. #define CAN_F7R1_FB1_Msk                     (0x1UL << CAN_F7R1_FB1_Pos)        /*!< 0x00000002 */
  7050. #define CAN_F7R1_FB1                         CAN_F7R1_FB1_Msk                  /*!< Filter bit 1 */
  7051. #define CAN_F7R1_FB2_Pos                     (2U)                              
  7052. #define CAN_F7R1_FB2_Msk                     (0x1UL << CAN_F7R1_FB2_Pos)        /*!< 0x00000004 */
  7053. #define CAN_F7R1_FB2                         CAN_F7R1_FB2_Msk                  /*!< Filter bit 2 */
  7054. #define CAN_F7R1_FB3_Pos                     (3U)                              
  7055. #define CAN_F7R1_FB3_Msk                     (0x1UL << CAN_F7R1_FB3_Pos)        /*!< 0x00000008 */
  7056. #define CAN_F7R1_FB3                         CAN_F7R1_FB3_Msk                  /*!< Filter bit 3 */
  7057. #define CAN_F7R1_FB4_Pos                     (4U)                              
  7058. #define CAN_F7R1_FB4_Msk                     (0x1UL << CAN_F7R1_FB4_Pos)        /*!< 0x00000010 */
  7059. #define CAN_F7R1_FB4                         CAN_F7R1_FB4_Msk                  /*!< Filter bit 4 */
  7060. #define CAN_F7R1_FB5_Pos                     (5U)                              
  7061. #define CAN_F7R1_FB5_Msk                     (0x1UL << CAN_F7R1_FB5_Pos)        /*!< 0x00000020 */
  7062. #define CAN_F7R1_FB5                         CAN_F7R1_FB5_Msk                  /*!< Filter bit 5 */
  7063. #define CAN_F7R1_FB6_Pos                     (6U)                              
  7064. #define CAN_F7R1_FB6_Msk                     (0x1UL << CAN_F7R1_FB6_Pos)        /*!< 0x00000040 */
  7065. #define CAN_F7R1_FB6                         CAN_F7R1_FB6_Msk                  /*!< Filter bit 6 */
  7066. #define CAN_F7R1_FB7_Pos                     (7U)                              
  7067. #define CAN_F7R1_FB7_Msk                     (0x1UL << CAN_F7R1_FB7_Pos)        /*!< 0x00000080 */
  7068. #define CAN_F7R1_FB7                         CAN_F7R1_FB7_Msk                  /*!< Filter bit 7 */
  7069. #define CAN_F7R1_FB8_Pos                     (8U)                              
  7070. #define CAN_F7R1_FB8_Msk                     (0x1UL << CAN_F7R1_FB8_Pos)        /*!< 0x00000100 */
  7071. #define CAN_F7R1_FB8                         CAN_F7R1_FB8_Msk                  /*!< Filter bit 8 */
  7072. #define CAN_F7R1_FB9_Pos                     (9U)                              
  7073. #define CAN_F7R1_FB9_Msk                     (0x1UL << CAN_F7R1_FB9_Pos)        /*!< 0x00000200 */
  7074. #define CAN_F7R1_FB9                         CAN_F7R1_FB9_Msk                  /*!< Filter bit 9 */
  7075. #define CAN_F7R1_FB10_Pos                    (10U)                            
  7076. #define CAN_F7R1_FB10_Msk                    (0x1UL << CAN_F7R1_FB10_Pos)       /*!< 0x00000400 */
  7077. #define CAN_F7R1_FB10                        CAN_F7R1_FB10_Msk                 /*!< Filter bit 10 */
  7078. #define CAN_F7R1_FB11_Pos                    (11U)                            
  7079. #define CAN_F7R1_FB11_Msk                    (0x1UL << CAN_F7R1_FB11_Pos)       /*!< 0x00000800 */
  7080. #define CAN_F7R1_FB11                        CAN_F7R1_FB11_Msk                 /*!< Filter bit 11 */
  7081. #define CAN_F7R1_FB12_Pos                    (12U)                            
  7082. #define CAN_F7R1_FB12_Msk                    (0x1UL << CAN_F7R1_FB12_Pos)       /*!< 0x00001000 */
  7083. #define CAN_F7R1_FB12                        CAN_F7R1_FB12_Msk                 /*!< Filter bit 12 */
  7084. #define CAN_F7R1_FB13_Pos                    (13U)                            
  7085. #define CAN_F7R1_FB13_Msk                    (0x1UL << CAN_F7R1_FB13_Pos)       /*!< 0x00002000 */
  7086. #define CAN_F7R1_FB13                        CAN_F7R1_FB13_Msk                 /*!< Filter bit 13 */
  7087. #define CAN_F7R1_FB14_Pos                    (14U)                            
  7088. #define CAN_F7R1_FB14_Msk                    (0x1UL << CAN_F7R1_FB14_Pos)       /*!< 0x00004000 */
  7089. #define CAN_F7R1_FB14                        CAN_F7R1_FB14_Msk                 /*!< Filter bit 14 */
  7090. #define CAN_F7R1_FB15_Pos                    (15U)                            
  7091. #define CAN_F7R1_FB15_Msk                    (0x1UL << CAN_F7R1_FB15_Pos)       /*!< 0x00008000 */
  7092. #define CAN_F7R1_FB15                        CAN_F7R1_FB15_Msk                 /*!< Filter bit 15 */
  7093. #define CAN_F7R1_FB16_Pos                    (16U)                            
  7094. #define CAN_F7R1_FB16_Msk                    (0x1UL << CAN_F7R1_FB16_Pos)       /*!< 0x00010000 */
  7095. #define CAN_F7R1_FB16                        CAN_F7R1_FB16_Msk                 /*!< Filter bit 16 */
  7096. #define CAN_F7R1_FB17_Pos                    (17U)                            
  7097. #define CAN_F7R1_FB17_Msk                    (0x1UL << CAN_F7R1_FB17_Pos)       /*!< 0x00020000 */
  7098. #define CAN_F7R1_FB17                        CAN_F7R1_FB17_Msk                 /*!< Filter bit 17 */
  7099. #define CAN_F7R1_FB18_Pos                    (18U)                            
  7100. #define CAN_F7R1_FB18_Msk                    (0x1UL << CAN_F7R1_FB18_Pos)       /*!< 0x00040000 */
  7101. #define CAN_F7R1_FB18                        CAN_F7R1_FB18_Msk                 /*!< Filter bit 18 */
  7102. #define CAN_F7R1_FB19_Pos                    (19U)                            
  7103. #define CAN_F7R1_FB19_Msk                    (0x1UL << CAN_F7R1_FB19_Pos)       /*!< 0x00080000 */
  7104. #define CAN_F7R1_FB19                        CAN_F7R1_FB19_Msk                 /*!< Filter bit 19 */
  7105. #define CAN_F7R1_FB20_Pos                    (20U)                            
  7106. #define CAN_F7R1_FB20_Msk                    (0x1UL << CAN_F7R1_FB20_Pos)       /*!< 0x00100000 */
  7107. #define CAN_F7R1_FB20                        CAN_F7R1_FB20_Msk                 /*!< Filter bit 20 */
  7108. #define CAN_F7R1_FB21_Pos                    (21U)                            
  7109. #define CAN_F7R1_FB21_Msk                    (0x1UL << CAN_F7R1_FB21_Pos)       /*!< 0x00200000 */
  7110. #define CAN_F7R1_FB21                        CAN_F7R1_FB21_Msk                 /*!< Filter bit 21 */
  7111. #define CAN_F7R1_FB22_Pos                    (22U)                            
  7112. #define CAN_F7R1_FB22_Msk                    (0x1UL << CAN_F7R1_FB22_Pos)       /*!< 0x00400000 */
  7113. #define CAN_F7R1_FB22                        CAN_F7R1_FB22_Msk                 /*!< Filter bit 22 */
  7114. #define CAN_F7R1_FB23_Pos                    (23U)                            
  7115. #define CAN_F7R1_FB23_Msk                    (0x1UL << CAN_F7R1_FB23_Pos)       /*!< 0x00800000 */
  7116. #define CAN_F7R1_FB23                        CAN_F7R1_FB23_Msk                 /*!< Filter bit 23 */
  7117. #define CAN_F7R1_FB24_Pos                    (24U)                            
  7118. #define CAN_F7R1_FB24_Msk                    (0x1UL << CAN_F7R1_FB24_Pos)       /*!< 0x01000000 */
  7119. #define CAN_F7R1_FB24                        CAN_F7R1_FB24_Msk                 /*!< Filter bit 24 */
  7120. #define CAN_F7R1_FB25_Pos                    (25U)                            
  7121. #define CAN_F7R1_FB25_Msk                    (0x1UL << CAN_F7R1_FB25_Pos)       /*!< 0x02000000 */
  7122. #define CAN_F7R1_FB25                        CAN_F7R1_FB25_Msk                 /*!< Filter bit 25 */
  7123. #define CAN_F7R1_FB26_Pos                    (26U)                            
  7124. #define CAN_F7R1_FB26_Msk                    (0x1UL << CAN_F7R1_FB26_Pos)       /*!< 0x04000000 */
  7125. #define CAN_F7R1_FB26                        CAN_F7R1_FB26_Msk                 /*!< Filter bit 26 */
  7126. #define CAN_F7R1_FB27_Pos                    (27U)                            
  7127. #define CAN_F7R1_FB27_Msk                    (0x1UL << CAN_F7R1_FB27_Pos)       /*!< 0x08000000 */
  7128. #define CAN_F7R1_FB27                        CAN_F7R1_FB27_Msk                 /*!< Filter bit 27 */
  7129. #define CAN_F7R1_FB28_Pos                    (28U)                            
  7130. #define CAN_F7R1_FB28_Msk                    (0x1UL << CAN_F7R1_FB28_Pos)       /*!< 0x10000000 */
  7131. #define CAN_F7R1_FB28                        CAN_F7R1_FB28_Msk                 /*!< Filter bit 28 */
  7132. #define CAN_F7R1_FB29_Pos                    (29U)                            
  7133. #define CAN_F7R1_FB29_Msk                    (0x1UL << CAN_F7R1_FB29_Pos)       /*!< 0x20000000 */
  7134. #define CAN_F7R1_FB29                        CAN_F7R1_FB29_Msk                 /*!< Filter bit 29 */
  7135. #define CAN_F7R1_FB30_Pos                    (30U)                            
  7136. #define CAN_F7R1_FB30_Msk                    (0x1UL << CAN_F7R1_FB30_Pos)       /*!< 0x40000000 */
  7137. #define CAN_F7R1_FB30                        CAN_F7R1_FB30_Msk                 /*!< Filter bit 30 */
  7138. #define CAN_F7R1_FB31_Pos                    (31U)                            
  7139. #define CAN_F7R1_FB31_Msk                    (0x1UL << CAN_F7R1_FB31_Pos)       /*!< 0x80000000 */
  7140. #define CAN_F7R1_FB31                        CAN_F7R1_FB31_Msk                 /*!< Filter bit 31 */
  7141.  
  7142. /*******************  Bit definition for CAN_F8R1 register  *******************/
  7143. #define CAN_F8R1_FB0_Pos                     (0U)                              
  7144. #define CAN_F8R1_FB0_Msk                     (0x1UL << CAN_F8R1_FB0_Pos)        /*!< 0x00000001 */
  7145. #define CAN_F8R1_FB0                         CAN_F8R1_FB0_Msk                  /*!< Filter bit 0 */
  7146. #define CAN_F8R1_FB1_Pos                     (1U)                              
  7147. #define CAN_F8R1_FB1_Msk                     (0x1UL << CAN_F8R1_FB1_Pos)        /*!< 0x00000002 */
  7148. #define CAN_F8R1_FB1                         CAN_F8R1_FB1_Msk                  /*!< Filter bit 1 */
  7149. #define CAN_F8R1_FB2_Pos                     (2U)                              
  7150. #define CAN_F8R1_FB2_Msk                     (0x1UL << CAN_F8R1_FB2_Pos)        /*!< 0x00000004 */
  7151. #define CAN_F8R1_FB2                         CAN_F8R1_FB2_Msk                  /*!< Filter bit 2 */
  7152. #define CAN_F8R1_FB3_Pos                     (3U)                              
  7153. #define CAN_F8R1_FB3_Msk                     (0x1UL << CAN_F8R1_FB3_Pos)        /*!< 0x00000008 */
  7154. #define CAN_F8R1_FB3                         CAN_F8R1_FB3_Msk                  /*!< Filter bit 3 */
  7155. #define CAN_F8R1_FB4_Pos                     (4U)                              
  7156. #define CAN_F8R1_FB4_Msk                     (0x1UL << CAN_F8R1_FB4_Pos)        /*!< 0x00000010 */
  7157. #define CAN_F8R1_FB4                         CAN_F8R1_FB4_Msk                  /*!< Filter bit 4 */
  7158. #define CAN_F8R1_FB5_Pos                     (5U)                              
  7159. #define CAN_F8R1_FB5_Msk                     (0x1UL << CAN_F8R1_FB5_Pos)        /*!< 0x00000020 */
  7160. #define CAN_F8R1_FB5                         CAN_F8R1_FB5_Msk                  /*!< Filter bit 5 */
  7161. #define CAN_F8R1_FB6_Pos                     (6U)                              
  7162. #define CAN_F8R1_FB6_Msk                     (0x1UL << CAN_F8R1_FB6_Pos)        /*!< 0x00000040 */
  7163. #define CAN_F8R1_FB6                         CAN_F8R1_FB6_Msk                  /*!< Filter bit 6 */
  7164. #define CAN_F8R1_FB7_Pos                     (7U)                              
  7165. #define CAN_F8R1_FB7_Msk                     (0x1UL << CAN_F8R1_FB7_Pos)        /*!< 0x00000080 */
  7166. #define CAN_F8R1_FB7                         CAN_F8R1_FB7_Msk                  /*!< Filter bit 7 */
  7167. #define CAN_F8R1_FB8_Pos                     (8U)                              
  7168. #define CAN_F8R1_FB8_Msk                     (0x1UL << CAN_F8R1_FB8_Pos)        /*!< 0x00000100 */
  7169. #define CAN_F8R1_FB8                         CAN_F8R1_FB8_Msk                  /*!< Filter bit 8 */
  7170. #define CAN_F8R1_FB9_Pos                     (9U)                              
  7171. #define CAN_F8R1_FB9_Msk                     (0x1UL << CAN_F8R1_FB9_Pos)        /*!< 0x00000200 */
  7172. #define CAN_F8R1_FB9                         CAN_F8R1_FB9_Msk                  /*!< Filter bit 9 */
  7173. #define CAN_F8R1_FB10_Pos                    (10U)                            
  7174. #define CAN_F8R1_FB10_Msk                    (0x1UL << CAN_F8R1_FB10_Pos)       /*!< 0x00000400 */
  7175. #define CAN_F8R1_FB10                        CAN_F8R1_FB10_Msk                 /*!< Filter bit 10 */
  7176. #define CAN_F8R1_FB11_Pos                    (11U)                            
  7177. #define CAN_F8R1_FB11_Msk                    (0x1UL << CAN_F8R1_FB11_Pos)       /*!< 0x00000800 */
  7178. #define CAN_F8R1_FB11                        CAN_F8R1_FB11_Msk                 /*!< Filter bit 11 */
  7179. #define CAN_F8R1_FB12_Pos                    (12U)                            
  7180. #define CAN_F8R1_FB12_Msk                    (0x1UL << CAN_F8R1_FB12_Pos)       /*!< 0x00001000 */
  7181. #define CAN_F8R1_FB12                        CAN_F8R1_FB12_Msk                 /*!< Filter bit 12 */
  7182. #define CAN_F8R1_FB13_Pos                    (13U)                            
  7183. #define CAN_F8R1_FB13_Msk                    (0x1UL << CAN_F8R1_FB13_Pos)       /*!< 0x00002000 */
  7184. #define CAN_F8R1_FB13                        CAN_F8R1_FB13_Msk                 /*!< Filter bit 13 */
  7185. #define CAN_F8R1_FB14_Pos                    (14U)                            
  7186. #define CAN_F8R1_FB14_Msk                    (0x1UL << CAN_F8R1_FB14_Pos)       /*!< 0x00004000 */
  7187. #define CAN_F8R1_FB14                        CAN_F8R1_FB14_Msk                 /*!< Filter bit 14 */
  7188. #define CAN_F8R1_FB15_Pos                    (15U)                            
  7189. #define CAN_F8R1_FB15_Msk                    (0x1UL << CAN_F8R1_FB15_Pos)       /*!< 0x00008000 */
  7190. #define CAN_F8R1_FB15                        CAN_F8R1_FB15_Msk                 /*!< Filter bit 15 */
  7191. #define CAN_F8R1_FB16_Pos                    (16U)                            
  7192. #define CAN_F8R1_FB16_Msk                    (0x1UL << CAN_F8R1_FB16_Pos)       /*!< 0x00010000 */
  7193. #define CAN_F8R1_FB16                        CAN_F8R1_FB16_Msk                 /*!< Filter bit 16 */
  7194. #define CAN_F8R1_FB17_Pos                    (17U)                            
  7195. #define CAN_F8R1_FB17_Msk                    (0x1UL << CAN_F8R1_FB17_Pos)       /*!< 0x00020000 */
  7196. #define CAN_F8R1_FB17                        CAN_F8R1_FB17_Msk                 /*!< Filter bit 17 */
  7197. #define CAN_F8R1_FB18_Pos                    (18U)                            
  7198. #define CAN_F8R1_FB18_Msk                    (0x1UL << CAN_F8R1_FB18_Pos)       /*!< 0x00040000 */
  7199. #define CAN_F8R1_FB18                        CAN_F8R1_FB18_Msk                 /*!< Filter bit 18 */
  7200. #define CAN_F8R1_FB19_Pos                    (19U)                            
  7201. #define CAN_F8R1_FB19_Msk                    (0x1UL << CAN_F8R1_FB19_Pos)       /*!< 0x00080000 */
  7202. #define CAN_F8R1_FB19                        CAN_F8R1_FB19_Msk                 /*!< Filter bit 19 */
  7203. #define CAN_F8R1_FB20_Pos                    (20U)                            
  7204. #define CAN_F8R1_FB20_Msk                    (0x1UL << CAN_F8R1_FB20_Pos)       /*!< 0x00100000 */
  7205. #define CAN_F8R1_FB20                        CAN_F8R1_FB20_Msk                 /*!< Filter bit 20 */
  7206. #define CAN_F8R1_FB21_Pos                    (21U)                            
  7207. #define CAN_F8R1_FB21_Msk                    (0x1UL << CAN_F8R1_FB21_Pos)       /*!< 0x00200000 */
  7208. #define CAN_F8R1_FB21                        CAN_F8R1_FB21_Msk                 /*!< Filter bit 21 */
  7209. #define CAN_F8R1_FB22_Pos                    (22U)                            
  7210. #define CAN_F8R1_FB22_Msk                    (0x1UL << CAN_F8R1_FB22_Pos)       /*!< 0x00400000 */
  7211. #define CAN_F8R1_FB22                        CAN_F8R1_FB22_Msk                 /*!< Filter bit 22 */
  7212. #define CAN_F8R1_FB23_Pos                    (23U)                            
  7213. #define CAN_F8R1_FB23_Msk                    (0x1UL << CAN_F8R1_FB23_Pos)       /*!< 0x00800000 */
  7214. #define CAN_F8R1_FB23                        CAN_F8R1_FB23_Msk                 /*!< Filter bit 23 */
  7215. #define CAN_F8R1_FB24_Pos                    (24U)                            
  7216. #define CAN_F8R1_FB24_Msk                    (0x1UL << CAN_F8R1_FB24_Pos)       /*!< 0x01000000 */
  7217. #define CAN_F8R1_FB24                        CAN_F8R1_FB24_Msk                 /*!< Filter bit 24 */
  7218. #define CAN_F8R1_FB25_Pos                    (25U)                            
  7219. #define CAN_F8R1_FB25_Msk                    (0x1UL << CAN_F8R1_FB25_Pos)       /*!< 0x02000000 */
  7220. #define CAN_F8R1_FB25                        CAN_F8R1_FB25_Msk                 /*!< Filter bit 25 */
  7221. #define CAN_F8R1_FB26_Pos                    (26U)                            
  7222. #define CAN_F8R1_FB26_Msk                    (0x1UL << CAN_F8R1_FB26_Pos)       /*!< 0x04000000 */
  7223. #define CAN_F8R1_FB26                        CAN_F8R1_FB26_Msk                 /*!< Filter bit 26 */
  7224. #define CAN_F8R1_FB27_Pos                    (27U)                            
  7225. #define CAN_F8R1_FB27_Msk                    (0x1UL << CAN_F8R1_FB27_Pos)       /*!< 0x08000000 */
  7226. #define CAN_F8R1_FB27                        CAN_F8R1_FB27_Msk                 /*!< Filter bit 27 */
  7227. #define CAN_F8R1_FB28_Pos                    (28U)                            
  7228. #define CAN_F8R1_FB28_Msk                    (0x1UL << CAN_F8R1_FB28_Pos)       /*!< 0x10000000 */
  7229. #define CAN_F8R1_FB28                        CAN_F8R1_FB28_Msk                 /*!< Filter bit 28 */
  7230. #define CAN_F8R1_FB29_Pos                    (29U)                            
  7231. #define CAN_F8R1_FB29_Msk                    (0x1UL << CAN_F8R1_FB29_Pos)       /*!< 0x20000000 */
  7232. #define CAN_F8R1_FB29                        CAN_F8R1_FB29_Msk                 /*!< Filter bit 29 */
  7233. #define CAN_F8R1_FB30_Pos                    (30U)                            
  7234. #define CAN_F8R1_FB30_Msk                    (0x1UL << CAN_F8R1_FB30_Pos)       /*!< 0x40000000 */
  7235. #define CAN_F8R1_FB30                        CAN_F8R1_FB30_Msk                 /*!< Filter bit 30 */
  7236. #define CAN_F8R1_FB31_Pos                    (31U)                            
  7237. #define CAN_F8R1_FB31_Msk                    (0x1UL << CAN_F8R1_FB31_Pos)       /*!< 0x80000000 */
  7238. #define CAN_F8R1_FB31                        CAN_F8R1_FB31_Msk                 /*!< Filter bit 31 */
  7239.  
  7240. /*******************  Bit definition for CAN_F9R1 register  *******************/
  7241. #define CAN_F9R1_FB0_Pos                     (0U)                              
  7242. #define CAN_F9R1_FB0_Msk                     (0x1UL << CAN_F9R1_FB0_Pos)        /*!< 0x00000001 */
  7243. #define CAN_F9R1_FB0                         CAN_F9R1_FB0_Msk                  /*!< Filter bit 0 */
  7244. #define CAN_F9R1_FB1_Pos                     (1U)                              
  7245. #define CAN_F9R1_FB1_Msk                     (0x1UL << CAN_F9R1_FB1_Pos)        /*!< 0x00000002 */
  7246. #define CAN_F9R1_FB1                         CAN_F9R1_FB1_Msk                  /*!< Filter bit 1 */
  7247. #define CAN_F9R1_FB2_Pos                     (2U)                              
  7248. #define CAN_F9R1_FB2_Msk                     (0x1UL << CAN_F9R1_FB2_Pos)        /*!< 0x00000004 */
  7249. #define CAN_F9R1_FB2                         CAN_F9R1_FB2_Msk                  /*!< Filter bit 2 */
  7250. #define CAN_F9R1_FB3_Pos                     (3U)                              
  7251. #define CAN_F9R1_FB3_Msk                     (0x1UL << CAN_F9R1_FB3_Pos)        /*!< 0x00000008 */
  7252. #define CAN_F9R1_FB3                         CAN_F9R1_FB3_Msk                  /*!< Filter bit 3 */
  7253. #define CAN_F9R1_FB4_Pos                     (4U)                              
  7254. #define CAN_F9R1_FB4_Msk                     (0x1UL << CAN_F9R1_FB4_Pos)        /*!< 0x00000010 */
  7255. #define CAN_F9R1_FB4                         CAN_F9R1_FB4_Msk                  /*!< Filter bit 4 */
  7256. #define CAN_F9R1_FB5_Pos                     (5U)                              
  7257. #define CAN_F9R1_FB5_Msk                     (0x1UL << CAN_F9R1_FB5_Pos)        /*!< 0x00000020 */
  7258. #define CAN_F9R1_FB5                         CAN_F9R1_FB5_Msk                  /*!< Filter bit 5 */
  7259. #define CAN_F9R1_FB6_Pos                     (6U)                              
  7260. #define CAN_F9R1_FB6_Msk                     (0x1UL << CAN_F9R1_FB6_Pos)        /*!< 0x00000040 */
  7261. #define CAN_F9R1_FB6                         CAN_F9R1_FB6_Msk                  /*!< Filter bit 6 */
  7262. #define CAN_F9R1_FB7_Pos                     (7U)                              
  7263. #define CAN_F9R1_FB7_Msk                     (0x1UL << CAN_F9R1_FB7_Pos)        /*!< 0x00000080 */
  7264. #define CAN_F9R1_FB7                         CAN_F9R1_FB7_Msk                  /*!< Filter bit 7 */
  7265. #define CAN_F9R1_FB8_Pos                     (8U)                              
  7266. #define CAN_F9R1_FB8_Msk                     (0x1UL << CAN_F9R1_FB8_Pos)        /*!< 0x00000100 */
  7267. #define CAN_F9R1_FB8                         CAN_F9R1_FB8_Msk                  /*!< Filter bit 8 */
  7268. #define CAN_F9R1_FB9_Pos                     (9U)                              
  7269. #define CAN_F9R1_FB9_Msk                     (0x1UL << CAN_F9R1_FB9_Pos)        /*!< 0x00000200 */
  7270. #define CAN_F9R1_FB9                         CAN_F9R1_FB9_Msk                  /*!< Filter bit 9 */
  7271. #define CAN_F9R1_FB10_Pos                    (10U)                            
  7272. #define CAN_F9R1_FB10_Msk                    (0x1UL << CAN_F9R1_FB10_Pos)       /*!< 0x00000400 */
  7273. #define CAN_F9R1_FB10                        CAN_F9R1_FB10_Msk                 /*!< Filter bit 10 */
  7274. #define CAN_F9R1_FB11_Pos                    (11U)                            
  7275. #define CAN_F9R1_FB11_Msk                    (0x1UL << CAN_F9R1_FB11_Pos)       /*!< 0x00000800 */
  7276. #define CAN_F9R1_FB11                        CAN_F9R1_FB11_Msk                 /*!< Filter bit 11 */
  7277. #define CAN_F9R1_FB12_Pos                    (12U)                            
  7278. #define CAN_F9R1_FB12_Msk                    (0x1UL << CAN_F9R1_FB12_Pos)       /*!< 0x00001000 */
  7279. #define CAN_F9R1_FB12                        CAN_F9R1_FB12_Msk                 /*!< Filter bit 12 */
  7280. #define CAN_F9R1_FB13_Pos                    (13U)                            
  7281. #define CAN_F9R1_FB13_Msk                    (0x1UL << CAN_F9R1_FB13_Pos)       /*!< 0x00002000 */
  7282. #define CAN_F9R1_FB13                        CAN_F9R1_FB13_Msk                 /*!< Filter bit 13 */
  7283. #define CAN_F9R1_FB14_Pos                    (14U)                            
  7284. #define CAN_F9R1_FB14_Msk                    (0x1UL << CAN_F9R1_FB14_Pos)       /*!< 0x00004000 */
  7285. #define CAN_F9R1_FB14                        CAN_F9R1_FB14_Msk                 /*!< Filter bit 14 */
  7286. #define CAN_F9R1_FB15_Pos                    (15U)                            
  7287. #define CAN_F9R1_FB15_Msk                    (0x1UL << CAN_F9R1_FB15_Pos)       /*!< 0x00008000 */
  7288. #define CAN_F9R1_FB15                        CAN_F9R1_FB15_Msk                 /*!< Filter bit 15 */
  7289. #define CAN_F9R1_FB16_Pos                    (16U)                            
  7290. #define CAN_F9R1_FB16_Msk                    (0x1UL << CAN_F9R1_FB16_Pos)       /*!< 0x00010000 */
  7291. #define CAN_F9R1_FB16                        CAN_F9R1_FB16_Msk                 /*!< Filter bit 16 */
  7292. #define CAN_F9R1_FB17_Pos                    (17U)                            
  7293. #define CAN_F9R1_FB17_Msk                    (0x1UL << CAN_F9R1_FB17_Pos)       /*!< 0x00020000 */
  7294. #define CAN_F9R1_FB17                        CAN_F9R1_FB17_Msk                 /*!< Filter bit 17 */
  7295. #define CAN_F9R1_FB18_Pos                    (18U)                            
  7296. #define CAN_F9R1_FB18_Msk                    (0x1UL << CAN_F9R1_FB18_Pos)       /*!< 0x00040000 */
  7297. #define CAN_F9R1_FB18                        CAN_F9R1_FB18_Msk                 /*!< Filter bit 18 */
  7298. #define CAN_F9R1_FB19_Pos                    (19U)                            
  7299. #define CAN_F9R1_FB19_Msk                    (0x1UL << CAN_F9R1_FB19_Pos)       /*!< 0x00080000 */
  7300. #define CAN_F9R1_FB19                        CAN_F9R1_FB19_Msk                 /*!< Filter bit 19 */
  7301. #define CAN_F9R1_FB20_Pos                    (20U)                            
  7302. #define CAN_F9R1_FB20_Msk                    (0x1UL << CAN_F9R1_FB20_Pos)       /*!< 0x00100000 */
  7303. #define CAN_F9R1_FB20                        CAN_F9R1_FB20_Msk                 /*!< Filter bit 20 */
  7304. #define CAN_F9R1_FB21_Pos                    (21U)                            
  7305. #define CAN_F9R1_FB21_Msk                    (0x1UL << CAN_F9R1_FB21_Pos)       /*!< 0x00200000 */
  7306. #define CAN_F9R1_FB21                        CAN_F9R1_FB21_Msk                 /*!< Filter bit 21 */
  7307. #define CAN_F9R1_FB22_Pos                    (22U)                            
  7308. #define CAN_F9R1_FB22_Msk                    (0x1UL << CAN_F9R1_FB22_Pos)       /*!< 0x00400000 */
  7309. #define CAN_F9R1_FB22                        CAN_F9R1_FB22_Msk                 /*!< Filter bit 22 */
  7310. #define CAN_F9R1_FB23_Pos                    (23U)                            
  7311. #define CAN_F9R1_FB23_Msk                    (0x1UL << CAN_F9R1_FB23_Pos)       /*!< 0x00800000 */
  7312. #define CAN_F9R1_FB23                        CAN_F9R1_FB23_Msk                 /*!< Filter bit 23 */
  7313. #define CAN_F9R1_FB24_Pos                    (24U)                            
  7314. #define CAN_F9R1_FB24_Msk                    (0x1UL << CAN_F9R1_FB24_Pos)       /*!< 0x01000000 */
  7315. #define CAN_F9R1_FB24                        CAN_F9R1_FB24_Msk                 /*!< Filter bit 24 */
  7316. #define CAN_F9R1_FB25_Pos                    (25U)                            
  7317. #define CAN_F9R1_FB25_Msk                    (0x1UL << CAN_F9R1_FB25_Pos)       /*!< 0x02000000 */
  7318. #define CAN_F9R1_FB25                        CAN_F9R1_FB25_Msk                 /*!< Filter bit 25 */
  7319. #define CAN_F9R1_FB26_Pos                    (26U)                            
  7320. #define CAN_F9R1_FB26_Msk                    (0x1UL << CAN_F9R1_FB26_Pos)       /*!< 0x04000000 */
  7321. #define CAN_F9R1_FB26                        CAN_F9R1_FB26_Msk                 /*!< Filter bit 26 */
  7322. #define CAN_F9R1_FB27_Pos                    (27U)                            
  7323. #define CAN_F9R1_FB27_Msk                    (0x1UL << CAN_F9R1_FB27_Pos)       /*!< 0x08000000 */
  7324. #define CAN_F9R1_FB27                        CAN_F9R1_FB27_Msk                 /*!< Filter bit 27 */
  7325. #define CAN_F9R1_FB28_Pos                    (28U)                            
  7326. #define CAN_F9R1_FB28_Msk                    (0x1UL << CAN_F9R1_FB28_Pos)       /*!< 0x10000000 */
  7327. #define CAN_F9R1_FB28                        CAN_F9R1_FB28_Msk                 /*!< Filter bit 28 */
  7328. #define CAN_F9R1_FB29_Pos                    (29U)                            
  7329. #define CAN_F9R1_FB29_Msk                    (0x1UL << CAN_F9R1_FB29_Pos)       /*!< 0x20000000 */
  7330. #define CAN_F9R1_FB29                        CAN_F9R1_FB29_Msk                 /*!< Filter bit 29 */
  7331. #define CAN_F9R1_FB30_Pos                    (30U)                            
  7332. #define CAN_F9R1_FB30_Msk                    (0x1UL << CAN_F9R1_FB30_Pos)       /*!< 0x40000000 */
  7333. #define CAN_F9R1_FB30                        CAN_F9R1_FB30_Msk                 /*!< Filter bit 30 */
  7334. #define CAN_F9R1_FB31_Pos                    (31U)                            
  7335. #define CAN_F9R1_FB31_Msk                    (0x1UL << CAN_F9R1_FB31_Pos)       /*!< 0x80000000 */
  7336. #define CAN_F9R1_FB31                        CAN_F9R1_FB31_Msk                 /*!< Filter bit 31 */
  7337.  
  7338. /*******************  Bit definition for CAN_F10R1 register  ******************/
  7339. #define CAN_F10R1_FB0_Pos                    (0U)                              
  7340. #define CAN_F10R1_FB0_Msk                    (0x1UL << CAN_F10R1_FB0_Pos)       /*!< 0x00000001 */
  7341. #define CAN_F10R1_FB0                        CAN_F10R1_FB0_Msk                 /*!< Filter bit 0 */
  7342. #define CAN_F10R1_FB1_Pos                    (1U)                              
  7343. #define CAN_F10R1_FB1_Msk                    (0x1UL << CAN_F10R1_FB1_Pos)       /*!< 0x00000002 */
  7344. #define CAN_F10R1_FB1                        CAN_F10R1_FB1_Msk                 /*!< Filter bit 1 */
  7345. #define CAN_F10R1_FB2_Pos                    (2U)                              
  7346. #define CAN_F10R1_FB2_Msk                    (0x1UL << CAN_F10R1_FB2_Pos)       /*!< 0x00000004 */
  7347. #define CAN_F10R1_FB2                        CAN_F10R1_FB2_Msk                 /*!< Filter bit 2 */
  7348. #define CAN_F10R1_FB3_Pos                    (3U)                              
  7349. #define CAN_F10R1_FB3_Msk                    (0x1UL << CAN_F10R1_FB3_Pos)       /*!< 0x00000008 */
  7350. #define CAN_F10R1_FB3                        CAN_F10R1_FB3_Msk                 /*!< Filter bit 3 */
  7351. #define CAN_F10R1_FB4_Pos                    (4U)                              
  7352. #define CAN_F10R1_FB4_Msk                    (0x1UL << CAN_F10R1_FB4_Pos)       /*!< 0x00000010 */
  7353. #define CAN_F10R1_FB4                        CAN_F10R1_FB4_Msk                 /*!< Filter bit 4 */
  7354. #define CAN_F10R1_FB5_Pos                    (5U)                              
  7355. #define CAN_F10R1_FB5_Msk                    (0x1UL << CAN_F10R1_FB5_Pos)       /*!< 0x00000020 */
  7356. #define CAN_F10R1_FB5                        CAN_F10R1_FB5_Msk                 /*!< Filter bit 5 */
  7357. #define CAN_F10R1_FB6_Pos                    (6U)                              
  7358. #define CAN_F10R1_FB6_Msk                    (0x1UL << CAN_F10R1_FB6_Pos)       /*!< 0x00000040 */
  7359. #define CAN_F10R1_FB6                        CAN_F10R1_FB6_Msk                 /*!< Filter bit 6 */
  7360. #define CAN_F10R1_FB7_Pos                    (7U)                              
  7361. #define CAN_F10R1_FB7_Msk                    (0x1UL << CAN_F10R1_FB7_Pos)       /*!< 0x00000080 */
  7362. #define CAN_F10R1_FB7                        CAN_F10R1_FB7_Msk                 /*!< Filter bit 7 */
  7363. #define CAN_F10R1_FB8_Pos                    (8U)                              
  7364. #define CAN_F10R1_FB8_Msk                    (0x1UL << CAN_F10R1_FB8_Pos)       /*!< 0x00000100 */
  7365. #define CAN_F10R1_FB8                        CAN_F10R1_FB8_Msk                 /*!< Filter bit 8 */
  7366. #define CAN_F10R1_FB9_Pos                    (9U)                              
  7367. #define CAN_F10R1_FB9_Msk                    (0x1UL << CAN_F10R1_FB9_Pos)       /*!< 0x00000200 */
  7368. #define CAN_F10R1_FB9                        CAN_F10R1_FB9_Msk                 /*!< Filter bit 9 */
  7369. #define CAN_F10R1_FB10_Pos                   (10U)                            
  7370. #define CAN_F10R1_FB10_Msk                   (0x1UL << CAN_F10R1_FB10_Pos)      /*!< 0x00000400 */
  7371. #define CAN_F10R1_FB10                       CAN_F10R1_FB10_Msk                /*!< Filter bit 10 */
  7372. #define CAN_F10R1_FB11_Pos                   (11U)                            
  7373. #define CAN_F10R1_FB11_Msk                   (0x1UL << CAN_F10R1_FB11_Pos)      /*!< 0x00000800 */
  7374. #define CAN_F10R1_FB11                       CAN_F10R1_FB11_Msk                /*!< Filter bit 11 */
  7375. #define CAN_F10R1_FB12_Pos                   (12U)                            
  7376. #define CAN_F10R1_FB12_Msk                   (0x1UL << CAN_F10R1_FB12_Pos)      /*!< 0x00001000 */
  7377. #define CAN_F10R1_FB12                       CAN_F10R1_FB12_Msk                /*!< Filter bit 12 */
  7378. #define CAN_F10R1_FB13_Pos                   (13U)                            
  7379. #define CAN_F10R1_FB13_Msk                   (0x1UL << CAN_F10R1_FB13_Pos)      /*!< 0x00002000 */
  7380. #define CAN_F10R1_FB13                       CAN_F10R1_FB13_Msk                /*!< Filter bit 13 */
  7381. #define CAN_F10R1_FB14_Pos                   (14U)                            
  7382. #define CAN_F10R1_FB14_Msk                   (0x1UL << CAN_F10R1_FB14_Pos)      /*!< 0x00004000 */
  7383. #define CAN_F10R1_FB14                       CAN_F10R1_FB14_Msk                /*!< Filter bit 14 */
  7384. #define CAN_F10R1_FB15_Pos                   (15U)                            
  7385. #define CAN_F10R1_FB15_Msk                   (0x1UL << CAN_F10R1_FB15_Pos)      /*!< 0x00008000 */
  7386. #define CAN_F10R1_FB15                       CAN_F10R1_FB15_Msk                /*!< Filter bit 15 */
  7387. #define CAN_F10R1_FB16_Pos                   (16U)                            
  7388. #define CAN_F10R1_FB16_Msk                   (0x1UL << CAN_F10R1_FB16_Pos)      /*!< 0x00010000 */
  7389. #define CAN_F10R1_FB16                       CAN_F10R1_FB16_Msk                /*!< Filter bit 16 */
  7390. #define CAN_F10R1_FB17_Pos                   (17U)                            
  7391. #define CAN_F10R1_FB17_Msk                   (0x1UL << CAN_F10R1_FB17_Pos)      /*!< 0x00020000 */
  7392. #define CAN_F10R1_FB17                       CAN_F10R1_FB17_Msk                /*!< Filter bit 17 */
  7393. #define CAN_F10R1_FB18_Pos                   (18U)                            
  7394. #define CAN_F10R1_FB18_Msk                   (0x1UL << CAN_F10R1_FB18_Pos)      /*!< 0x00040000 */
  7395. #define CAN_F10R1_FB18                       CAN_F10R1_FB18_Msk                /*!< Filter bit 18 */
  7396. #define CAN_F10R1_FB19_Pos                   (19U)                            
  7397. #define CAN_F10R1_FB19_Msk                   (0x1UL << CAN_F10R1_FB19_Pos)      /*!< 0x00080000 */
  7398. #define CAN_F10R1_FB19                       CAN_F10R1_FB19_Msk                /*!< Filter bit 19 */
  7399. #define CAN_F10R1_FB20_Pos                   (20U)                            
  7400. #define CAN_F10R1_FB20_Msk                   (0x1UL << CAN_F10R1_FB20_Pos)      /*!< 0x00100000 */
  7401. #define CAN_F10R1_FB20                       CAN_F10R1_FB20_Msk                /*!< Filter bit 20 */
  7402. #define CAN_F10R1_FB21_Pos                   (21U)                            
  7403. #define CAN_F10R1_FB21_Msk                   (0x1UL << CAN_F10R1_FB21_Pos)      /*!< 0x00200000 */
  7404. #define CAN_F10R1_FB21                       CAN_F10R1_FB21_Msk                /*!< Filter bit 21 */
  7405. #define CAN_F10R1_FB22_Pos                   (22U)                            
  7406. #define CAN_F10R1_FB22_Msk                   (0x1UL << CAN_F10R1_FB22_Pos)      /*!< 0x00400000 */
  7407. #define CAN_F10R1_FB22                       CAN_F10R1_FB22_Msk                /*!< Filter bit 22 */
  7408. #define CAN_F10R1_FB23_Pos                   (23U)                            
  7409. #define CAN_F10R1_FB23_Msk                   (0x1UL << CAN_F10R1_FB23_Pos)      /*!< 0x00800000 */
  7410. #define CAN_F10R1_FB23                       CAN_F10R1_FB23_Msk                /*!< Filter bit 23 */
  7411. #define CAN_F10R1_FB24_Pos                   (24U)                            
  7412. #define CAN_F10R1_FB24_Msk                   (0x1UL << CAN_F10R1_FB24_Pos)      /*!< 0x01000000 */
  7413. #define CAN_F10R1_FB24                       CAN_F10R1_FB24_Msk                /*!< Filter bit 24 */
  7414. #define CAN_F10R1_FB25_Pos                   (25U)                            
  7415. #define CAN_F10R1_FB25_Msk                   (0x1UL << CAN_F10R1_FB25_Pos)      /*!< 0x02000000 */
  7416. #define CAN_F10R1_FB25                       CAN_F10R1_FB25_Msk                /*!< Filter bit 25 */
  7417. #define CAN_F10R1_FB26_Pos                   (26U)                            
  7418. #define CAN_F10R1_FB26_Msk                   (0x1UL << CAN_F10R1_FB26_Pos)      /*!< 0x04000000 */
  7419. #define CAN_F10R1_FB26                       CAN_F10R1_FB26_Msk                /*!< Filter bit 26 */
  7420. #define CAN_F10R1_FB27_Pos                   (27U)                            
  7421. #define CAN_F10R1_FB27_Msk                   (0x1UL << CAN_F10R1_FB27_Pos)      /*!< 0x08000000 */
  7422. #define CAN_F10R1_FB27                       CAN_F10R1_FB27_Msk                /*!< Filter bit 27 */
  7423. #define CAN_F10R1_FB28_Pos                   (28U)                            
  7424. #define CAN_F10R1_FB28_Msk                   (0x1UL << CAN_F10R1_FB28_Pos)      /*!< 0x10000000 */
  7425. #define CAN_F10R1_FB28                       CAN_F10R1_FB28_Msk                /*!< Filter bit 28 */
  7426. #define CAN_F10R1_FB29_Pos                   (29U)                            
  7427. #define CAN_F10R1_FB29_Msk                   (0x1UL << CAN_F10R1_FB29_Pos)      /*!< 0x20000000 */
  7428. #define CAN_F10R1_FB29                       CAN_F10R1_FB29_Msk                /*!< Filter bit 29 */
  7429. #define CAN_F10R1_FB30_Pos                   (30U)                            
  7430. #define CAN_F10R1_FB30_Msk                   (0x1UL << CAN_F10R1_FB30_Pos)      /*!< 0x40000000 */
  7431. #define CAN_F10R1_FB30                       CAN_F10R1_FB30_Msk                /*!< Filter bit 30 */
  7432. #define CAN_F10R1_FB31_Pos                   (31U)                            
  7433. #define CAN_F10R1_FB31_Msk                   (0x1UL << CAN_F10R1_FB31_Pos)      /*!< 0x80000000 */
  7434. #define CAN_F10R1_FB31                       CAN_F10R1_FB31_Msk                /*!< Filter bit 31 */
  7435.  
  7436. /*******************  Bit definition for CAN_F11R1 register  ******************/
  7437. #define CAN_F11R1_FB0_Pos                    (0U)                              
  7438. #define CAN_F11R1_FB0_Msk                    (0x1UL << CAN_F11R1_FB0_Pos)       /*!< 0x00000001 */
  7439. #define CAN_F11R1_FB0                        CAN_F11R1_FB0_Msk                 /*!< Filter bit 0 */
  7440. #define CAN_F11R1_FB1_Pos                    (1U)                              
  7441. #define CAN_F11R1_FB1_Msk                    (0x1UL << CAN_F11R1_FB1_Pos)       /*!< 0x00000002 */
  7442. #define CAN_F11R1_FB1                        CAN_F11R1_FB1_Msk                 /*!< Filter bit 1 */
  7443. #define CAN_F11R1_FB2_Pos                    (2U)                              
  7444. #define CAN_F11R1_FB2_Msk                    (0x1UL << CAN_F11R1_FB2_Pos)       /*!< 0x00000004 */
  7445. #define CAN_F11R1_FB2                        CAN_F11R1_FB2_Msk                 /*!< Filter bit 2 */
  7446. #define CAN_F11R1_FB3_Pos                    (3U)                              
  7447. #define CAN_F11R1_FB3_Msk                    (0x1UL << CAN_F11R1_FB3_Pos)       /*!< 0x00000008 */
  7448. #define CAN_F11R1_FB3                        CAN_F11R1_FB3_Msk                 /*!< Filter bit 3 */
  7449. #define CAN_F11R1_FB4_Pos                    (4U)                              
  7450. #define CAN_F11R1_FB4_Msk                    (0x1UL << CAN_F11R1_FB4_Pos)       /*!< 0x00000010 */
  7451. #define CAN_F11R1_FB4                        CAN_F11R1_FB4_Msk                 /*!< Filter bit 4 */
  7452. #define CAN_F11R1_FB5_Pos                    (5U)                              
  7453. #define CAN_F11R1_FB5_Msk                    (0x1UL << CAN_F11R1_FB5_Pos)       /*!< 0x00000020 */
  7454. #define CAN_F11R1_FB5                        CAN_F11R1_FB5_Msk                 /*!< Filter bit 5 */
  7455. #define CAN_F11R1_FB6_Pos                    (6U)                              
  7456. #define CAN_F11R1_FB6_Msk                    (0x1UL << CAN_F11R1_FB6_Pos)       /*!< 0x00000040 */
  7457. #define CAN_F11R1_FB6                        CAN_F11R1_FB6_Msk                 /*!< Filter bit 6 */
  7458. #define CAN_F11R1_FB7_Pos                    (7U)                              
  7459. #define CAN_F11R1_FB7_Msk                    (0x1UL << CAN_F11R1_FB7_Pos)       /*!< 0x00000080 */
  7460. #define CAN_F11R1_FB7                        CAN_F11R1_FB7_Msk                 /*!< Filter bit 7 */
  7461. #define CAN_F11R1_FB8_Pos                    (8U)                              
  7462. #define CAN_F11R1_FB8_Msk                    (0x1UL << CAN_F11R1_FB8_Pos)       /*!< 0x00000100 */
  7463. #define CAN_F11R1_FB8                        CAN_F11R1_FB8_Msk                 /*!< Filter bit 8 */
  7464. #define CAN_F11R1_FB9_Pos                    (9U)                              
  7465. #define CAN_F11R1_FB9_Msk                    (0x1UL << CAN_F11R1_FB9_Pos)       /*!< 0x00000200 */
  7466. #define CAN_F11R1_FB9                        CAN_F11R1_FB9_Msk                 /*!< Filter bit 9 */
  7467. #define CAN_F11R1_FB10_Pos                   (10U)                            
  7468. #define CAN_F11R1_FB10_Msk                   (0x1UL << CAN_F11R1_FB10_Pos)      /*!< 0x00000400 */
  7469. #define CAN_F11R1_FB10                       CAN_F11R1_FB10_Msk                /*!< Filter bit 10 */
  7470. #define CAN_F11R1_FB11_Pos                   (11U)                            
  7471. #define CAN_F11R1_FB11_Msk                   (0x1UL << CAN_F11R1_FB11_Pos)      /*!< 0x00000800 */
  7472. #define CAN_F11R1_FB11                       CAN_F11R1_FB11_Msk                /*!< Filter bit 11 */
  7473. #define CAN_F11R1_FB12_Pos                   (12U)                            
  7474. #define CAN_F11R1_FB12_Msk                   (0x1UL << CAN_F11R1_FB12_Pos)      /*!< 0x00001000 */
  7475. #define CAN_F11R1_FB12                       CAN_F11R1_FB12_Msk                /*!< Filter bit 12 */
  7476. #define CAN_F11R1_FB13_Pos                   (13U)                            
  7477. #define CAN_F11R1_FB13_Msk                   (0x1UL << CAN_F11R1_FB13_Pos)      /*!< 0x00002000 */
  7478. #define CAN_F11R1_FB13                       CAN_F11R1_FB13_Msk                /*!< Filter bit 13 */
  7479. #define CAN_F11R1_FB14_Pos                   (14U)                            
  7480. #define CAN_F11R1_FB14_Msk                   (0x1UL << CAN_F11R1_FB14_Pos)      /*!< 0x00004000 */
  7481. #define CAN_F11R1_FB14                       CAN_F11R1_FB14_Msk                /*!< Filter bit 14 */
  7482. #define CAN_F11R1_FB15_Pos                   (15U)                            
  7483. #define CAN_F11R1_FB15_Msk                   (0x1UL << CAN_F11R1_FB15_Pos)      /*!< 0x00008000 */
  7484. #define CAN_F11R1_FB15                       CAN_F11R1_FB15_Msk                /*!< Filter bit 15 */
  7485. #define CAN_F11R1_FB16_Pos                   (16U)                            
  7486. #define CAN_F11R1_FB16_Msk                   (0x1UL << CAN_F11R1_FB16_Pos)      /*!< 0x00010000 */
  7487. #define CAN_F11R1_FB16                       CAN_F11R1_FB16_Msk                /*!< Filter bit 16 */
  7488. #define CAN_F11R1_FB17_Pos                   (17U)                            
  7489. #define CAN_F11R1_FB17_Msk                   (0x1UL << CAN_F11R1_FB17_Pos)      /*!< 0x00020000 */
  7490. #define CAN_F11R1_FB17                       CAN_F11R1_FB17_Msk                /*!< Filter bit 17 */
  7491. #define CAN_F11R1_FB18_Pos                   (18U)                            
  7492. #define CAN_F11R1_FB18_Msk                   (0x1UL << CAN_F11R1_FB18_Pos)      /*!< 0x00040000 */
  7493. #define CAN_F11R1_FB18                       CAN_F11R1_FB18_Msk                /*!< Filter bit 18 */
  7494. #define CAN_F11R1_FB19_Pos                   (19U)                            
  7495. #define CAN_F11R1_FB19_Msk                   (0x1UL << CAN_F11R1_FB19_Pos)      /*!< 0x00080000 */
  7496. #define CAN_F11R1_FB19                       CAN_F11R1_FB19_Msk                /*!< Filter bit 19 */
  7497. #define CAN_F11R1_FB20_Pos                   (20U)                            
  7498. #define CAN_F11R1_FB20_Msk                   (0x1UL << CAN_F11R1_FB20_Pos)      /*!< 0x00100000 */
  7499. #define CAN_F11R1_FB20                       CAN_F11R1_FB20_Msk                /*!< Filter bit 20 */
  7500. #define CAN_F11R1_FB21_Pos                   (21U)                            
  7501. #define CAN_F11R1_FB21_Msk                   (0x1UL << CAN_F11R1_FB21_Pos)      /*!< 0x00200000 */
  7502. #define CAN_F11R1_FB21                       CAN_F11R1_FB21_Msk                /*!< Filter bit 21 */
  7503. #define CAN_F11R1_FB22_Pos                   (22U)                            
  7504. #define CAN_F11R1_FB22_Msk                   (0x1UL << CAN_F11R1_FB22_Pos)      /*!< 0x00400000 */
  7505. #define CAN_F11R1_FB22                       CAN_F11R1_FB22_Msk                /*!< Filter bit 22 */
  7506. #define CAN_F11R1_FB23_Pos                   (23U)                            
  7507. #define CAN_F11R1_FB23_Msk                   (0x1UL << CAN_F11R1_FB23_Pos)      /*!< 0x00800000 */
  7508. #define CAN_F11R1_FB23                       CAN_F11R1_FB23_Msk                /*!< Filter bit 23 */
  7509. #define CAN_F11R1_FB24_Pos                   (24U)                            
  7510. #define CAN_F11R1_FB24_Msk                   (0x1UL << CAN_F11R1_FB24_Pos)      /*!< 0x01000000 */
  7511. #define CAN_F11R1_FB24                       CAN_F11R1_FB24_Msk                /*!< Filter bit 24 */
  7512. #define CAN_F11R1_FB25_Pos                   (25U)                            
  7513. #define CAN_F11R1_FB25_Msk                   (0x1UL << CAN_F11R1_FB25_Pos)      /*!< 0x02000000 */
  7514. #define CAN_F11R1_FB25                       CAN_F11R1_FB25_Msk                /*!< Filter bit 25 */
  7515. #define CAN_F11R1_FB26_Pos                   (26U)                            
  7516. #define CAN_F11R1_FB26_Msk                   (0x1UL << CAN_F11R1_FB26_Pos)      /*!< 0x04000000 */
  7517. #define CAN_F11R1_FB26                       CAN_F11R1_FB26_Msk                /*!< Filter bit 26 */
  7518. #define CAN_F11R1_FB27_Pos                   (27U)                            
  7519. #define CAN_F11R1_FB27_Msk                   (0x1UL << CAN_F11R1_FB27_Pos)      /*!< 0x08000000 */
  7520. #define CAN_F11R1_FB27                       CAN_F11R1_FB27_Msk                /*!< Filter bit 27 */
  7521. #define CAN_F11R1_FB28_Pos                   (28U)                            
  7522. #define CAN_F11R1_FB28_Msk                   (0x1UL << CAN_F11R1_FB28_Pos)      /*!< 0x10000000 */
  7523. #define CAN_F11R1_FB28                       CAN_F11R1_FB28_Msk                /*!< Filter bit 28 */
  7524. #define CAN_F11R1_FB29_Pos                   (29U)                            
  7525. #define CAN_F11R1_FB29_Msk                   (0x1UL << CAN_F11R1_FB29_Pos)      /*!< 0x20000000 */
  7526. #define CAN_F11R1_FB29                       CAN_F11R1_FB29_Msk                /*!< Filter bit 29 */
  7527. #define CAN_F11R1_FB30_Pos                   (30U)                            
  7528. #define CAN_F11R1_FB30_Msk                   (0x1UL << CAN_F11R1_FB30_Pos)      /*!< 0x40000000 */
  7529. #define CAN_F11R1_FB30                       CAN_F11R1_FB30_Msk                /*!< Filter bit 30 */
  7530. #define CAN_F11R1_FB31_Pos                   (31U)                            
  7531. #define CAN_F11R1_FB31_Msk                   (0x1UL << CAN_F11R1_FB31_Pos)      /*!< 0x80000000 */
  7532. #define CAN_F11R1_FB31                       CAN_F11R1_FB31_Msk                /*!< Filter bit 31 */
  7533.  
  7534. /*******************  Bit definition for CAN_F12R1 register  ******************/
  7535. #define CAN_F12R1_FB0_Pos                    (0U)                              
  7536. #define CAN_F12R1_FB0_Msk                    (0x1UL << CAN_F12R1_FB0_Pos)       /*!< 0x00000001 */
  7537. #define CAN_F12R1_FB0                        CAN_F12R1_FB0_Msk                 /*!< Filter bit 0 */
  7538. #define CAN_F12R1_FB1_Pos                    (1U)                              
  7539. #define CAN_F12R1_FB1_Msk                    (0x1UL << CAN_F12R1_FB1_Pos)       /*!< 0x00000002 */
  7540. #define CAN_F12R1_FB1                        CAN_F12R1_FB1_Msk                 /*!< Filter bit 1 */
  7541. #define CAN_F12R1_FB2_Pos                    (2U)                              
  7542. #define CAN_F12R1_FB2_Msk                    (0x1UL << CAN_F12R1_FB2_Pos)       /*!< 0x00000004 */
  7543. #define CAN_F12R1_FB2                        CAN_F12R1_FB2_Msk                 /*!< Filter bit 2 */
  7544. #define CAN_F12R1_FB3_Pos                    (3U)                              
  7545. #define CAN_F12R1_FB3_Msk                    (0x1UL << CAN_F12R1_FB3_Pos)       /*!< 0x00000008 */
  7546. #define CAN_F12R1_FB3                        CAN_F12R1_FB3_Msk                 /*!< Filter bit 3 */
  7547. #define CAN_F12R1_FB4_Pos                    (4U)                              
  7548. #define CAN_F12R1_FB4_Msk                    (0x1UL << CAN_F12R1_FB4_Pos)       /*!< 0x00000010 */
  7549. #define CAN_F12R1_FB4                        CAN_F12R1_FB4_Msk                 /*!< Filter bit 4 */
  7550. #define CAN_F12R1_FB5_Pos                    (5U)                              
  7551. #define CAN_F12R1_FB5_Msk                    (0x1UL << CAN_F12R1_FB5_Pos)       /*!< 0x00000020 */
  7552. #define CAN_F12R1_FB5                        CAN_F12R1_FB5_Msk                 /*!< Filter bit 5 */
  7553. #define CAN_F12R1_FB6_Pos                    (6U)                              
  7554. #define CAN_F12R1_FB6_Msk                    (0x1UL << CAN_F12R1_FB6_Pos)       /*!< 0x00000040 */
  7555. #define CAN_F12R1_FB6                        CAN_F12R1_FB6_Msk                 /*!< Filter bit 6 */
  7556. #define CAN_F12R1_FB7_Pos                    (7U)                              
  7557. #define CAN_F12R1_FB7_Msk                    (0x1UL << CAN_F12R1_FB7_Pos)       /*!< 0x00000080 */
  7558. #define CAN_F12R1_FB7                        CAN_F12R1_FB7_Msk                 /*!< Filter bit 7 */
  7559. #define CAN_F12R1_FB8_Pos                    (8U)                              
  7560. #define CAN_F12R1_FB8_Msk                    (0x1UL << CAN_F12R1_FB8_Pos)       /*!< 0x00000100 */
  7561. #define CAN_F12R1_FB8                        CAN_F12R1_FB8_Msk                 /*!< Filter bit 8 */
  7562. #define CAN_F12R1_FB9_Pos                    (9U)                              
  7563. #define CAN_F12R1_FB9_Msk                    (0x1UL << CAN_F12R1_FB9_Pos)       /*!< 0x00000200 */
  7564. #define CAN_F12R1_FB9                        CAN_F12R1_FB9_Msk                 /*!< Filter bit 9 */
  7565. #define CAN_F12R1_FB10_Pos                   (10U)                            
  7566. #define CAN_F12R1_FB10_Msk                   (0x1UL << CAN_F12R1_FB10_Pos)      /*!< 0x00000400 */
  7567. #define CAN_F12R1_FB10                       CAN_F12R1_FB10_Msk                /*!< Filter bit 10 */
  7568. #define CAN_F12R1_FB11_Pos                   (11U)                            
  7569. #define CAN_F12R1_FB11_Msk                   (0x1UL << CAN_F12R1_FB11_Pos)      /*!< 0x00000800 */
  7570. #define CAN_F12R1_FB11                       CAN_F12R1_FB11_Msk                /*!< Filter bit 11 */
  7571. #define CAN_F12R1_FB12_Pos                   (12U)                            
  7572. #define CAN_F12R1_FB12_Msk                   (0x1UL << CAN_F12R1_FB12_Pos)      /*!< 0x00001000 */
  7573. #define CAN_F12R1_FB12                       CAN_F12R1_FB12_Msk                /*!< Filter bit 12 */
  7574. #define CAN_F12R1_FB13_Pos                   (13U)                            
  7575. #define CAN_F12R1_FB13_Msk                   (0x1UL << CAN_F12R1_FB13_Pos)      /*!< 0x00002000 */
  7576. #define CAN_F12R1_FB13                       CAN_F12R1_FB13_Msk                /*!< Filter bit 13 */
  7577. #define CAN_F12R1_FB14_Pos                   (14U)                            
  7578. #define CAN_F12R1_FB14_Msk                   (0x1UL << CAN_F12R1_FB14_Pos)      /*!< 0x00004000 */
  7579. #define CAN_F12R1_FB14                       CAN_F12R1_FB14_Msk                /*!< Filter bit 14 */
  7580. #define CAN_F12R1_FB15_Pos                   (15U)                            
  7581. #define CAN_F12R1_FB15_Msk                   (0x1UL << CAN_F12R1_FB15_Pos)      /*!< 0x00008000 */
  7582. #define CAN_F12R1_FB15                       CAN_F12R1_FB15_Msk                /*!< Filter bit 15 */
  7583. #define CAN_F12R1_FB16_Pos                   (16U)                            
  7584. #define CAN_F12R1_FB16_Msk                   (0x1UL << CAN_F12R1_FB16_Pos)      /*!< 0x00010000 */
  7585. #define CAN_F12R1_FB16                       CAN_F12R1_FB16_Msk                /*!< Filter bit 16 */
  7586. #define CAN_F12R1_FB17_Pos                   (17U)                            
  7587. #define CAN_F12R1_FB17_Msk                   (0x1UL << CAN_F12R1_FB17_Pos)      /*!< 0x00020000 */
  7588. #define CAN_F12R1_FB17                       CAN_F12R1_FB17_Msk                /*!< Filter bit 17 */
  7589. #define CAN_F12R1_FB18_Pos                   (18U)                            
  7590. #define CAN_F12R1_FB18_Msk                   (0x1UL << CAN_F12R1_FB18_Pos)      /*!< 0x00040000 */
  7591. #define CAN_F12R1_FB18                       CAN_F12R1_FB18_Msk                /*!< Filter bit 18 */
  7592. #define CAN_F12R1_FB19_Pos                   (19U)                            
  7593. #define CAN_F12R1_FB19_Msk                   (0x1UL << CAN_F12R1_FB19_Pos)      /*!< 0x00080000 */
  7594. #define CAN_F12R1_FB19                       CAN_F12R1_FB19_Msk                /*!< Filter bit 19 */
  7595. #define CAN_F12R1_FB20_Pos                   (20U)                            
  7596. #define CAN_F12R1_FB20_Msk                   (0x1UL << CAN_F12R1_FB20_Pos)      /*!< 0x00100000 */
  7597. #define CAN_F12R1_FB20                       CAN_F12R1_FB20_Msk                /*!< Filter bit 20 */
  7598. #define CAN_F12R1_FB21_Pos                   (21U)                            
  7599. #define CAN_F12R1_FB21_Msk                   (0x1UL << CAN_F12R1_FB21_Pos)      /*!< 0x00200000 */
  7600. #define CAN_F12R1_FB21                       CAN_F12R1_FB21_Msk                /*!< Filter bit 21 */
  7601. #define CAN_F12R1_FB22_Pos                   (22U)                            
  7602. #define CAN_F12R1_FB22_Msk                   (0x1UL << CAN_F12R1_FB22_Pos)      /*!< 0x00400000 */
  7603. #define CAN_F12R1_FB22                       CAN_F12R1_FB22_Msk                /*!< Filter bit 22 */
  7604. #define CAN_F12R1_FB23_Pos                   (23U)                            
  7605. #define CAN_F12R1_FB23_Msk                   (0x1UL << CAN_F12R1_FB23_Pos)      /*!< 0x00800000 */
  7606. #define CAN_F12R1_FB23                       CAN_F12R1_FB23_Msk                /*!< Filter bit 23 */
  7607. #define CAN_F12R1_FB24_Pos                   (24U)                            
  7608. #define CAN_F12R1_FB24_Msk                   (0x1UL << CAN_F12R1_FB24_Pos)      /*!< 0x01000000 */
  7609. #define CAN_F12R1_FB24                       CAN_F12R1_FB24_Msk                /*!< Filter bit 24 */
  7610. #define CAN_F12R1_FB25_Pos                   (25U)                            
  7611. #define CAN_F12R1_FB25_Msk                   (0x1UL << CAN_F12R1_FB25_Pos)      /*!< 0x02000000 */
  7612. #define CAN_F12R1_FB25                       CAN_F12R1_FB25_Msk                /*!< Filter bit 25 */
  7613. #define CAN_F12R1_FB26_Pos                   (26U)                            
  7614. #define CAN_F12R1_FB26_Msk                   (0x1UL << CAN_F12R1_FB26_Pos)      /*!< 0x04000000 */
  7615. #define CAN_F12R1_FB26                       CAN_F12R1_FB26_Msk                /*!< Filter bit 26 */
  7616. #define CAN_F12R1_FB27_Pos                   (27U)                            
  7617. #define CAN_F12R1_FB27_Msk                   (0x1UL << CAN_F12R1_FB27_Pos)      /*!< 0x08000000 */
  7618. #define CAN_F12R1_FB27                       CAN_F12R1_FB27_Msk                /*!< Filter bit 27 */
  7619. #define CAN_F12R1_FB28_Pos                   (28U)                            
  7620. #define CAN_F12R1_FB28_Msk                   (0x1UL << CAN_F12R1_FB28_Pos)      /*!< 0x10000000 */
  7621. #define CAN_F12R1_FB28                       CAN_F12R1_FB28_Msk                /*!< Filter bit 28 */
  7622. #define CAN_F12R1_FB29_Pos                   (29U)                            
  7623. #define CAN_F12R1_FB29_Msk                   (0x1UL << CAN_F12R1_FB29_Pos)      /*!< 0x20000000 */
  7624. #define CAN_F12R1_FB29                       CAN_F12R1_FB29_Msk                /*!< Filter bit 29 */
  7625. #define CAN_F12R1_FB30_Pos                   (30U)                            
  7626. #define CAN_F12R1_FB30_Msk                   (0x1UL << CAN_F12R1_FB30_Pos)      /*!< 0x40000000 */
  7627. #define CAN_F12R1_FB30                       CAN_F12R1_FB30_Msk                /*!< Filter bit 30 */
  7628. #define CAN_F12R1_FB31_Pos                   (31U)                            
  7629. #define CAN_F12R1_FB31_Msk                   (0x1UL << CAN_F12R1_FB31_Pos)      /*!< 0x80000000 */
  7630. #define CAN_F12R1_FB31                       CAN_F12R1_FB31_Msk                /*!< Filter bit 31 */
  7631.  
  7632. /*******************  Bit definition for CAN_F13R1 register  ******************/
  7633. #define CAN_F13R1_FB0_Pos                    (0U)                              
  7634. #define CAN_F13R1_FB0_Msk                    (0x1UL << CAN_F13R1_FB0_Pos)       /*!< 0x00000001 */
  7635. #define CAN_F13R1_FB0                        CAN_F13R1_FB0_Msk                 /*!< Filter bit 0 */
  7636. #define CAN_F13R1_FB1_Pos                    (1U)                              
  7637. #define CAN_F13R1_FB1_Msk                    (0x1UL << CAN_F13R1_FB1_Pos)       /*!< 0x00000002 */
  7638. #define CAN_F13R1_FB1                        CAN_F13R1_FB1_Msk                 /*!< Filter bit 1 */
  7639. #define CAN_F13R1_FB2_Pos                    (2U)                              
  7640. #define CAN_F13R1_FB2_Msk                    (0x1UL << CAN_F13R1_FB2_Pos)       /*!< 0x00000004 */
  7641. #define CAN_F13R1_FB2                        CAN_F13R1_FB2_Msk                 /*!< Filter bit 2 */
  7642. #define CAN_F13R1_FB3_Pos                    (3U)                              
  7643. #define CAN_F13R1_FB3_Msk                    (0x1UL << CAN_F13R1_FB3_Pos)       /*!< 0x00000008 */
  7644. #define CAN_F13R1_FB3                        CAN_F13R1_FB3_Msk                 /*!< Filter bit 3 */
  7645. #define CAN_F13R1_FB4_Pos                    (4U)                              
  7646. #define CAN_F13R1_FB4_Msk                    (0x1UL << CAN_F13R1_FB4_Pos)       /*!< 0x00000010 */
  7647. #define CAN_F13R1_FB4                        CAN_F13R1_FB4_Msk                 /*!< Filter bit 4 */
  7648. #define CAN_F13R1_FB5_Pos                    (5U)                              
  7649. #define CAN_F13R1_FB5_Msk                    (0x1UL << CAN_F13R1_FB5_Pos)       /*!< 0x00000020 */
  7650. #define CAN_F13R1_FB5                        CAN_F13R1_FB5_Msk                 /*!< Filter bit 5 */
  7651. #define CAN_F13R1_FB6_Pos                    (6U)                              
  7652. #define CAN_F13R1_FB6_Msk                    (0x1UL << CAN_F13R1_FB6_Pos)       /*!< 0x00000040 */
  7653. #define CAN_F13R1_FB6                        CAN_F13R1_FB6_Msk                 /*!< Filter bit 6 */
  7654. #define CAN_F13R1_FB7_Pos                    (7U)                              
  7655. #define CAN_F13R1_FB7_Msk                    (0x1UL << CAN_F13R1_FB7_Pos)       /*!< 0x00000080 */
  7656. #define CAN_F13R1_FB7                        CAN_F13R1_FB7_Msk                 /*!< Filter bit 7 */
  7657. #define CAN_F13R1_FB8_Pos                    (8U)                              
  7658. #define CAN_F13R1_FB8_Msk                    (0x1UL << CAN_F13R1_FB8_Pos)       /*!< 0x00000100 */
  7659. #define CAN_F13R1_FB8                        CAN_F13R1_FB8_Msk                 /*!< Filter bit 8 */
  7660. #define CAN_F13R1_FB9_Pos                    (9U)                              
  7661. #define CAN_F13R1_FB9_Msk                    (0x1UL << CAN_F13R1_FB9_Pos)       /*!< 0x00000200 */
  7662. #define CAN_F13R1_FB9                        CAN_F13R1_FB9_Msk                 /*!< Filter bit 9 */
  7663. #define CAN_F13R1_FB10_Pos                   (10U)                            
  7664. #define CAN_F13R1_FB10_Msk                   (0x1UL << CAN_F13R1_FB10_Pos)      /*!< 0x00000400 */
  7665. #define CAN_F13R1_FB10                       CAN_F13R1_FB10_Msk                /*!< Filter bit 10 */
  7666. #define CAN_F13R1_FB11_Pos                   (11U)                            
  7667. #define CAN_F13R1_FB11_Msk                   (0x1UL << CAN_F13R1_FB11_Pos)      /*!< 0x00000800 */
  7668. #define CAN_F13R1_FB11                       CAN_F13R1_FB11_Msk                /*!< Filter bit 11 */
  7669. #define CAN_F13R1_FB12_Pos                   (12U)                            
  7670. #define CAN_F13R1_FB12_Msk                   (0x1UL << CAN_F13R1_FB12_Pos)      /*!< 0x00001000 */
  7671. #define CAN_F13R1_FB12                       CAN_F13R1_FB12_Msk                /*!< Filter bit 12 */
  7672. #define CAN_F13R1_FB13_Pos                   (13U)                            
  7673. #define CAN_F13R1_FB13_Msk                   (0x1UL << CAN_F13R1_FB13_Pos)      /*!< 0x00002000 */
  7674. #define CAN_F13R1_FB13                       CAN_F13R1_FB13_Msk                /*!< Filter bit 13 */
  7675. #define CAN_F13R1_FB14_Pos                   (14U)                            
  7676. #define CAN_F13R1_FB14_Msk                   (0x1UL << CAN_F13R1_FB14_Pos)      /*!< 0x00004000 */
  7677. #define CAN_F13R1_FB14                       CAN_F13R1_FB14_Msk                /*!< Filter bit 14 */
  7678. #define CAN_F13R1_FB15_Pos                   (15U)                            
  7679. #define CAN_F13R1_FB15_Msk                   (0x1UL << CAN_F13R1_FB15_Pos)      /*!< 0x00008000 */
  7680. #define CAN_F13R1_FB15                       CAN_F13R1_FB15_Msk                /*!< Filter bit 15 */
  7681. #define CAN_F13R1_FB16_Pos                   (16U)                            
  7682. #define CAN_F13R1_FB16_Msk                   (0x1UL << CAN_F13R1_FB16_Pos)      /*!< 0x00010000 */
  7683. #define CAN_F13R1_FB16                       CAN_F13R1_FB16_Msk                /*!< Filter bit 16 */
  7684. #define CAN_F13R1_FB17_Pos                   (17U)                            
  7685. #define CAN_F13R1_FB17_Msk                   (0x1UL << CAN_F13R1_FB17_Pos)      /*!< 0x00020000 */
  7686. #define CAN_F13R1_FB17                       CAN_F13R1_FB17_Msk                /*!< Filter bit 17 */
  7687. #define CAN_F13R1_FB18_Pos                   (18U)                            
  7688. #define CAN_F13R1_FB18_Msk                   (0x1UL << CAN_F13R1_FB18_Pos)      /*!< 0x00040000 */
  7689. #define CAN_F13R1_FB18                       CAN_F13R1_FB18_Msk                /*!< Filter bit 18 */
  7690. #define CAN_F13R1_FB19_Pos                   (19U)                            
  7691. #define CAN_F13R1_FB19_Msk                   (0x1UL << CAN_F13R1_FB19_Pos)      /*!< 0x00080000 */
  7692. #define CAN_F13R1_FB19                       CAN_F13R1_FB19_Msk                /*!< Filter bit 19 */
  7693. #define CAN_F13R1_FB20_Pos                   (20U)                            
  7694. #define CAN_F13R1_FB20_Msk                   (0x1UL << CAN_F13R1_FB20_Pos)      /*!< 0x00100000 */
  7695. #define CAN_F13R1_FB20                       CAN_F13R1_FB20_Msk                /*!< Filter bit 20 */
  7696. #define CAN_F13R1_FB21_Pos                   (21U)                            
  7697. #define CAN_F13R1_FB21_Msk                   (0x1UL << CAN_F13R1_FB21_Pos)      /*!< 0x00200000 */
  7698. #define CAN_F13R1_FB21                       CAN_F13R1_FB21_Msk                /*!< Filter bit 21 */
  7699. #define CAN_F13R1_FB22_Pos                   (22U)                            
  7700. #define CAN_F13R1_FB22_Msk                   (0x1UL << CAN_F13R1_FB22_Pos)      /*!< 0x00400000 */
  7701. #define CAN_F13R1_FB22                       CAN_F13R1_FB22_Msk                /*!< Filter bit 22 */
  7702. #define CAN_F13R1_FB23_Pos                   (23U)                            
  7703. #define CAN_F13R1_FB23_Msk                   (0x1UL << CAN_F13R1_FB23_Pos)      /*!< 0x00800000 */
  7704. #define CAN_F13R1_FB23                       CAN_F13R1_FB23_Msk                /*!< Filter bit 23 */
  7705. #define CAN_F13R1_FB24_Pos                   (24U)                            
  7706. #define CAN_F13R1_FB24_Msk                   (0x1UL << CAN_F13R1_FB24_Pos)      /*!< 0x01000000 */
  7707. #define CAN_F13R1_FB24                       CAN_F13R1_FB24_Msk                /*!< Filter bit 24 */
  7708. #define CAN_F13R1_FB25_Pos                   (25U)                            
  7709. #define CAN_F13R1_FB25_Msk                   (0x1UL << CAN_F13R1_FB25_Pos)      /*!< 0x02000000 */
  7710. #define CAN_F13R1_FB25                       CAN_F13R1_FB25_Msk                /*!< Filter bit 25 */
  7711. #define CAN_F13R1_FB26_Pos                   (26U)                            
  7712. #define CAN_F13R1_FB26_Msk                   (0x1UL << CAN_F13R1_FB26_Pos)      /*!< 0x04000000 */
  7713. #define CAN_F13R1_FB26                       CAN_F13R1_FB26_Msk                /*!< Filter bit 26 */
  7714. #define CAN_F13R1_FB27_Pos                   (27U)                            
  7715. #define CAN_F13R1_FB27_Msk                   (0x1UL << CAN_F13R1_FB27_Pos)      /*!< 0x08000000 */
  7716. #define CAN_F13R1_FB27                       CAN_F13R1_FB27_Msk                /*!< Filter bit 27 */
  7717. #define CAN_F13R1_FB28_Pos                   (28U)                            
  7718. #define CAN_F13R1_FB28_Msk                   (0x1UL << CAN_F13R1_FB28_Pos)      /*!< 0x10000000 */
  7719. #define CAN_F13R1_FB28                       CAN_F13R1_FB28_Msk                /*!< Filter bit 28 */
  7720. #define CAN_F13R1_FB29_Pos                   (29U)                            
  7721. #define CAN_F13R1_FB29_Msk                   (0x1UL << CAN_F13R1_FB29_Pos)      /*!< 0x20000000 */
  7722. #define CAN_F13R1_FB29                       CAN_F13R1_FB29_Msk                /*!< Filter bit 29 */
  7723. #define CAN_F13R1_FB30_Pos                   (30U)                            
  7724. #define CAN_F13R1_FB30_Msk                   (0x1UL << CAN_F13R1_FB30_Pos)      /*!< 0x40000000 */
  7725. #define CAN_F13R1_FB30                       CAN_F13R1_FB30_Msk                /*!< Filter bit 30 */
  7726. #define CAN_F13R1_FB31_Pos                   (31U)                            
  7727. #define CAN_F13R1_FB31_Msk                   (0x1UL << CAN_F13R1_FB31_Pos)      /*!< 0x80000000 */
  7728. #define CAN_F13R1_FB31                       CAN_F13R1_FB31_Msk                /*!< Filter bit 31 */
  7729.  
  7730. /*******************  Bit definition for CAN_F14R1 register  ******************/
  7731. #define CAN_F14R1_FB0_Pos                    (0U)                              
  7732. #define CAN_F14R1_FB0_Msk                    (0x1UL << CAN_F14R1_FB0_Pos)       /*!< 0x00000001 */
  7733. #define CAN_F14R1_FB0                        CAN_F14R1_FB0_Msk                 /*!< Filter bit 0 */
  7734. #define CAN_F14R1_FB1_Pos                    (1U)                              
  7735. #define CAN_F14R1_FB1_Msk                    (0x1UL << CAN_F14R1_FB1_Pos)       /*!< 0x00000002 */
  7736. #define CAN_F14R1_FB1                        CAN_F14R1_FB1_Msk                 /*!< Filter bit 1 */
  7737. #define CAN_F14R1_FB2_Pos                    (2U)                              
  7738. #define CAN_F14R1_FB2_Msk                    (0x1UL << CAN_F14R1_FB2_Pos)       /*!< 0x00000004 */
  7739. #define CAN_F14R1_FB2                        CAN_F14R1_FB2_Msk                 /*!< Filter bit 2 */
  7740. #define CAN_F14R1_FB3_Pos                    (3U)                              
  7741. #define CAN_F14R1_FB3_Msk                    (0x1UL << CAN_F14R1_FB3_Pos)       /*!< 0x00000008 */
  7742. #define CAN_F14R1_FB3                        CAN_F14R1_FB3_Msk                 /*!< Filter bit 3 */
  7743. #define CAN_F14R1_FB4_Pos                    (4U)                              
  7744. #define CAN_F14R1_FB4_Msk                    (0x1UL << CAN_F14R1_FB4_Pos)       /*!< 0x00000010 */
  7745. #define CAN_F14R1_FB4                        CAN_F14R1_FB4_Msk                 /*!< Filter bit 4 */
  7746. #define CAN_F14R1_FB5_Pos                    (5U)                              
  7747. #define CAN_F14R1_FB5_Msk                    (0x1UL << CAN_F14R1_FB5_Pos)       /*!< 0x00000020 */
  7748. #define CAN_F14R1_FB5                        CAN_F14R1_FB5_Msk                 /*!< Filter bit 5 */
  7749. #define CAN_F14R1_FB6_Pos                    (6U)                              
  7750. #define CAN_F14R1_FB6_Msk                    (0x1UL << CAN_F14R1_FB6_Pos)       /*!< 0x00000040 */
  7751. #define CAN_F14R1_FB6                        CAN_F14R1_FB6_Msk                 /*!< Filter bit 6 */
  7752. #define CAN_F14R1_FB7_Pos                    (7U)                              
  7753. #define CAN_F14R1_FB7_Msk                    (0x1UL << CAN_F14R1_FB7_Pos)       /*!< 0x00000080 */
  7754. #define CAN_F14R1_FB7                        CAN_F14R1_FB7_Msk                 /*!< Filter bit 7 */
  7755. #define CAN_F14R1_FB8_Pos                    (8U)                              
  7756. #define CAN_F14R1_FB8_Msk                    (0x1UL << CAN_F14R1_FB8_Pos)       /*!< 0x00000100 */
  7757. #define CAN_F14R1_FB8                        CAN_F14R1_FB8_Msk                 /*!< Filter bit 8 */
  7758. #define CAN_F14R1_FB9_Pos                    (9U)                              
  7759. #define CAN_F14R1_FB9_Msk                    (0x1UL << CAN_F14R1_FB9_Pos)       /*!< 0x00000200 */
  7760. #define CAN_F14R1_FB9                        CAN_F14R1_FB9_Msk                 /*!< Filter bit 9 */
  7761. #define CAN_F14R1_FB10_Pos                   (10U)                            
  7762. #define CAN_F14R1_FB10_Msk                   (0x1UL << CAN_F14R1_FB10_Pos)      /*!< 0x00000400 */
  7763. #define CAN_F14R1_FB10                       CAN_F14R1_FB10_Msk                /*!< Filter bit 10 */
  7764. #define CAN_F14R1_FB11_Pos                   (11U)                            
  7765. #define CAN_F14R1_FB11_Msk                   (0x1UL << CAN_F14R1_FB11_Pos)      /*!< 0x00000800 */
  7766. #define CAN_F14R1_FB11                       CAN_F14R1_FB11_Msk                /*!< Filter bit 11 */
  7767. #define CAN_F14R1_FB12_Pos                   (12U)                            
  7768. #define CAN_F14R1_FB12_Msk                   (0x1UL << CAN_F14R1_FB12_Pos)      /*!< 0x00001000 */
  7769. #define CAN_F14R1_FB12                       CAN_F14R1_FB12_Msk                /*!< Filter bit 12 */
  7770. #define CAN_F14R1_FB13_Pos                   (13U)                            
  7771. #define CAN_F14R1_FB13_Msk                   (0x1UL << CAN_F14R1_FB13_Pos)      /*!< 0x00002000 */
  7772. #define CAN_F14R1_FB13                       CAN_F14R1_FB13_Msk                /*!< Filter bit 13 */
  7773. #define CAN_F14R1_FB14_Pos                   (14U)                            
  7774. #define CAN_F14R1_FB14_Msk                   (0x1UL << CAN_F14R1_FB14_Pos)      /*!< 0x00004000 */
  7775. #define CAN_F14R1_FB14                       CAN_F14R1_FB14_Msk                /*!< Filter bit 14 */
  7776. #define CAN_F14R1_FB15_Pos                   (15U)                            
  7777. #define CAN_F14R1_FB15_Msk                   (0x1UL << CAN_F14R1_FB15_Pos)      /*!< 0x00008000 */
  7778. #define CAN_F14R1_FB15                       CAN_F14R1_FB15_Msk                /*!< Filter bit 15 */
  7779. #define CAN_F14R1_FB16_Pos                   (16U)                            
  7780. #define CAN_F14R1_FB16_Msk                   (0x1UL << CAN_F14R1_FB16_Pos)      /*!< 0x00010000 */
  7781. #define CAN_F14R1_FB16                       CAN_F14R1_FB16_Msk                /*!< Filter bit 16 */
  7782. #define CAN_F14R1_FB17_Pos                   (17U)                            
  7783. #define CAN_F14R1_FB17_Msk                   (0x1UL << CAN_F14R1_FB17_Pos)      /*!< 0x00020000 */
  7784. #define CAN_F14R1_FB17                       CAN_F14R1_FB17_Msk                /*!< Filter bit 17 */
  7785. #define CAN_F14R1_FB18_Pos                   (18U)                            
  7786. #define CAN_F14R1_FB18_Msk                   (0x1UL << CAN_F14R1_FB18_Pos)      /*!< 0x00040000 */
  7787. #define CAN_F14R1_FB18                       CAN_F14R1_FB18_Msk                /*!< Filter bit 18 */
  7788. #define CAN_F14R1_FB19_Pos                   (19U)                            
  7789. #define CAN_F14R1_FB19_Msk                   (0x1UL << CAN_F14R1_FB19_Pos)      /*!< 0x00080000 */
  7790. #define CAN_F14R1_FB19                       CAN_F14R1_FB19_Msk                /*!< Filter bit 19 */
  7791. #define CAN_F14R1_FB20_Pos                   (20U)                            
  7792. #define CAN_F14R1_FB20_Msk                   (0x1UL << CAN_F14R1_FB20_Pos)      /*!< 0x00100000 */
  7793. #define CAN_F14R1_FB20                       CAN_F14R1_FB20_Msk                /*!< Filter bit 20 */
  7794. #define CAN_F14R1_FB21_Pos                   (21U)                            
  7795. #define CAN_F14R1_FB21_Msk                   (0x1UL << CAN_F14R1_FB21_Pos)      /*!< 0x00200000 */
  7796. #define CAN_F14R1_FB21                       CAN_F14R1_FB21_Msk                /*!< Filter bit 21 */
  7797. #define CAN_F14R1_FB22_Pos                   (22U)                            
  7798. #define CAN_F14R1_FB22_Msk                   (0x1UL << CAN_F14R1_FB22_Pos)      /*!< 0x00400000 */
  7799. #define CAN_F14R1_FB22                       CAN_F14R1_FB22_Msk                /*!< Filter bit 22 */
  7800. #define CAN_F14R1_FB23_Pos                   (23U)                            
  7801. #define CAN_F14R1_FB23_Msk                   (0x1UL << CAN_F14R1_FB23_Pos)      /*!< 0x00800000 */
  7802. #define CAN_F14R1_FB23                       CAN_F14R1_FB23_Msk                /*!< Filter bit 23 */
  7803. #define CAN_F14R1_FB24_Pos                   (24U)                            
  7804. #define CAN_F14R1_FB24_Msk                   (0x1UL << CAN_F14R1_FB24_Pos)      /*!< 0x01000000 */
  7805. #define CAN_F14R1_FB24                       CAN_F14R1_FB24_Msk                /*!< Filter bit 24 */
  7806. #define CAN_F14R1_FB25_Pos                   (25U)                            
  7807. #define CAN_F14R1_FB25_Msk                   (0x1UL << CAN_F14R1_FB25_Pos)      /*!< 0x02000000 */
  7808. #define CAN_F14R1_FB25                       CAN_F14R1_FB25_Msk                /*!< Filter bit 25 */
  7809. #define CAN_F14R1_FB26_Pos                   (26U)                            
  7810. #define CAN_F14R1_FB26_Msk                   (0x1UL << CAN_F14R1_FB26_Pos)      /*!< 0x04000000 */
  7811. #define CAN_F14R1_FB26                       CAN_F14R1_FB26_Msk                /*!< Filter bit 26 */
  7812. #define CAN_F14R1_FB27_Pos                   (27U)                            
  7813. #define CAN_F14R1_FB27_Msk                   (0x1UL << CAN_F14R1_FB27_Pos)      /*!< 0x08000000 */
  7814. #define CAN_F14R1_FB27                       CAN_F14R1_FB27_Msk                /*!< Filter bit 27 */
  7815. #define CAN_F14R1_FB28_Pos                   (28U)                            
  7816. #define CAN_F14R1_FB28_Msk                   (0x1UL << CAN_F14R1_FB28_Pos)      /*!< 0x10000000 */
  7817. #define CAN_F14R1_FB28                       CAN_F14R1_FB28_Msk                /*!< Filter bit 28 */
  7818. #define CAN_F14R1_FB29_Pos                   (29U)                            
  7819. #define CAN_F14R1_FB29_Msk                   (0x1UL << CAN_F14R1_FB29_Pos)      /*!< 0x20000000 */
  7820. #define CAN_F14R1_FB29                       CAN_F14R1_FB29_Msk                /*!< Filter bit 29 */
  7821. #define CAN_F14R1_FB30_Pos                   (30U)                            
  7822. #define CAN_F14R1_FB30_Msk                   (0x1UL << CAN_F14R1_FB30_Pos)      /*!< 0x40000000 */
  7823. #define CAN_F14R1_FB30                       CAN_F14R1_FB30_Msk                /*!< Filter bit 30 */
  7824. #define CAN_F14R1_FB31_Pos                   (31U)                            
  7825. #define CAN_F14R1_FB31_Msk                   (0x1UL << CAN_F14R1_FB31_Pos)      /*!< 0x80000000 */
  7826. #define CAN_F14R1_FB31                       CAN_F14R1_FB31_Msk                /*!< Filter bit 31 */
  7827.  
  7828. /*******************  Bit definition for CAN_F15R1 register  ******************/
  7829. #define CAN_F15R1_FB0_Pos                    (0U)                              
  7830. #define CAN_F15R1_FB0_Msk                    (0x1UL << CAN_F15R1_FB0_Pos)       /*!< 0x00000001 */
  7831. #define CAN_F15R1_FB0                        CAN_F15R1_FB0_Msk                 /*!< Filter bit 0 */
  7832. #define CAN_F15R1_FB1_Pos                    (1U)                              
  7833. #define CAN_F15R1_FB1_Msk                    (0x1UL << CAN_F15R1_FB1_Pos)       /*!< 0x00000002 */
  7834. #define CAN_F15R1_FB1                        CAN_F15R1_FB1_Msk                 /*!< Filter bit 1 */
  7835. #define CAN_F15R1_FB2_Pos                    (2U)                              
  7836. #define CAN_F15R1_FB2_Msk                    (0x1UL << CAN_F15R1_FB2_Pos)       /*!< 0x00000004 */
  7837. #define CAN_F15R1_FB2                        CAN_F15R1_FB2_Msk                 /*!< Filter bit 2 */
  7838. #define CAN_F15R1_FB3_Pos                    (3U)                              
  7839. #define CAN_F15R1_FB3_Msk                    (0x1UL << CAN_F15R1_FB3_Pos)       /*!< 0x00000008 */
  7840. #define CAN_F15R1_FB3                        CAN_F15R1_FB3_Msk                 /*!< Filter bit 3 */
  7841. #define CAN_F15R1_FB4_Pos                    (4U)                              
  7842. #define CAN_F15R1_FB4_Msk                    (0x1UL << CAN_F15R1_FB4_Pos)       /*!< 0x00000010 */
  7843. #define CAN_F15R1_FB4                        CAN_F15R1_FB4_Msk                 /*!< Filter bit 4 */
  7844. #define CAN_F15R1_FB5_Pos                    (5U)                              
  7845. #define CAN_F15R1_FB5_Msk                    (0x1UL << CAN_F15R1_FB5_Pos)       /*!< 0x00000020 */
  7846. #define CAN_F15R1_FB5                        CAN_F15R1_FB5_Msk                 /*!< Filter bit 5 */
  7847. #define CAN_F15R1_FB6_Pos                    (6U)                              
  7848. #define CAN_F15R1_FB6_Msk                    (0x1UL << CAN_F15R1_FB6_Pos)       /*!< 0x00000040 */
  7849. #define CAN_F15R1_FB6                        CAN_F15R1_FB6_Msk                 /*!< Filter bit 6 */
  7850. #define CAN_F15R1_FB7_Pos                    (7U)                              
  7851. #define CAN_F15R1_FB7_Msk                    (0x1UL << CAN_F15R1_FB7_Pos)       /*!< 0x00000080 */
  7852. #define CAN_F15R1_FB7                        CAN_F15R1_FB7_Msk                 /*!< Filter bit 7 */
  7853. #define CAN_F15R1_FB8_Pos                    (8U)                              
  7854. #define CAN_F15R1_FB8_Msk                    (0x1UL << CAN_F15R1_FB8_Pos)       /*!< 0x00000100 */
  7855. #define CAN_F15R1_FB8                        CAN_F15R1_FB8_Msk                 /*!< Filter bit 8 */
  7856. #define CAN_F15R1_FB9_Pos                    (9U)                              
  7857. #define CAN_F15R1_FB9_Msk                    (0x1UL << CAN_F15R1_FB9_Pos)       /*!< 0x00000200 */
  7858. #define CAN_F15R1_FB9                        CAN_F15R1_FB9_Msk                 /*!< Filter bit 9 */
  7859. #define CAN_F15R1_FB10_Pos                   (10U)                            
  7860. #define CAN_F15R1_FB10_Msk                   (0x1UL << CAN_F15R1_FB10_Pos)      /*!< 0x00000400 */
  7861. #define CAN_F15R1_FB10                       CAN_F15R1_FB10_Msk                /*!< Filter bit 10 */
  7862. #define CAN_F15R1_FB11_Pos                   (11U)                            
  7863. #define CAN_F15R1_FB11_Msk                   (0x1UL << CAN_F15R1_FB11_Pos)      /*!< 0x00000800 */
  7864. #define CAN_F15R1_FB11                       CAN_F15R1_FB11_Msk                /*!< Filter bit 11 */
  7865. #define CAN_F15R1_FB12_Pos                   (12U)                            
  7866. #define CAN_F15R1_FB12_Msk                   (0x1UL << CAN_F15R1_FB12_Pos)      /*!< 0x00001000 */
  7867. #define CAN_F15R1_FB12                       CAN_F15R1_FB12_Msk                /*!< Filter bit 12 */
  7868. #define CAN_F15R1_FB13_Pos                   (13U)                            
  7869. #define CAN_F15R1_FB13_Msk                   (0x1UL << CAN_F15R1_FB13_Pos)      /*!< 0x00002000 */
  7870. #define CAN_F15R1_FB13                       CAN_F15R1_FB13_Msk                /*!< Filter bit 13 */
  7871. #define CAN_F15R1_FB14_Pos                   (14U)                            
  7872. #define CAN_F15R1_FB14_Msk                   (0x1UL << CAN_F15R1_FB14_Pos)      /*!< 0x00004000 */
  7873. #define CAN_F15R1_FB14                       CAN_F15R1_FB14_Msk                /*!< Filter bit 14 */
  7874. #define CAN_F15R1_FB15_Pos                   (15U)                            
  7875. #define CAN_F15R1_FB15_Msk                   (0x1UL << CAN_F15R1_FB15_Pos)      /*!< 0x00008000 */
  7876. #define CAN_F15R1_FB15                       CAN_F15R1_FB15_Msk                /*!< Filter bit 15 */
  7877. #define CAN_F15R1_FB16_Pos                   (16U)                            
  7878. #define CAN_F15R1_FB16_Msk                   (0x1UL << CAN_F15R1_FB16_Pos)      /*!< 0x00010000 */
  7879. #define CAN_F15R1_FB16                       CAN_F15R1_FB16_Msk                /*!< Filter bit 16 */
  7880. #define CAN_F15R1_FB17_Pos                   (17U)                            
  7881. #define CAN_F15R1_FB17_Msk                   (0x1UL << CAN_F15R1_FB17_Pos)      /*!< 0x00020000 */
  7882. #define CAN_F15R1_FB17                       CAN_F15R1_FB17_Msk                /*!< Filter bit 17 */
  7883. #define CAN_F15R1_FB18_Pos                   (18U)                            
  7884. #define CAN_F15R1_FB18_Msk                   (0x1UL << CAN_F15R1_FB18_Pos)      /*!< 0x00040000 */
  7885. #define CAN_F15R1_FB18                       CAN_F15R1_FB18_Msk                /*!< Filter bit 18 */
  7886. #define CAN_F15R1_FB19_Pos                   (19U)                            
  7887. #define CAN_F15R1_FB19_Msk                   (0x1UL << CAN_F15R1_FB19_Pos)      /*!< 0x00080000 */
  7888. #define CAN_F15R1_FB19                       CAN_F15R1_FB19_Msk                /*!< Filter bit 19 */
  7889. #define CAN_F15R1_FB20_Pos                   (20U)                            
  7890. #define CAN_F15R1_FB20_Msk                   (0x1UL << CAN_F15R1_FB20_Pos)      /*!< 0x00100000 */
  7891. #define CAN_F15R1_FB20                       CAN_F15R1_FB20_Msk                /*!< Filter bit 20 */
  7892. #define CAN_F15R1_FB21_Pos                   (21U)                            
  7893. #define CAN_F15R1_FB21_Msk                   (0x1UL << CAN_F15R1_FB21_Pos)      /*!< 0x00200000 */
  7894. #define CAN_F15R1_FB21                       CAN_F15R1_FB21_Msk                /*!< Filter bit 21 */
  7895. #define CAN_F15R1_FB22_Pos                   (22U)                            
  7896. #define CAN_F15R1_FB22_Msk                   (0x1UL << CAN_F15R1_FB22_Pos)      /*!< 0x00400000 */
  7897. #define CAN_F15R1_FB22                       CAN_F15R1_FB22_Msk                /*!< Filter bit 22 */
  7898. #define CAN_F15R1_FB23_Pos                   (23U)                            
  7899. #define CAN_F15R1_FB23_Msk                   (0x1UL << CAN_F15R1_FB23_Pos)      /*!< 0x00800000 */
  7900. #define CAN_F15R1_FB23                       CAN_F15R1_FB23_Msk                /*!< Filter bit 23 */
  7901. #define CAN_F15R1_FB24_Pos                   (24U)                            
  7902. #define CAN_F15R1_FB24_Msk                   (0x1UL << CAN_F15R1_FB24_Pos)      /*!< 0x01000000 */
  7903. #define CAN_F15R1_FB24                       CAN_F15R1_FB24_Msk                /*!< Filter bit 24 */
  7904. #define CAN_F15R1_FB25_Pos                   (25U)                            
  7905. #define CAN_F15R1_FB25_Msk                   (0x1UL << CAN_F15R1_FB25_Pos)      /*!< 0x02000000 */
  7906. #define CAN_F15R1_FB25                       CAN_F15R1_FB25_Msk                /*!< Filter bit 25 */
  7907. #define CAN_F15R1_FB26_Pos                   (26U)                            
  7908. #define CAN_F15R1_FB26_Msk                   (0x1UL << CAN_F15R1_FB26_Pos)      /*!< 0x04000000 */
  7909. #define CAN_F15R1_FB26                       CAN_F15R1_FB26_Msk                /*!< Filter bit 26 */
  7910. #define CAN_F15R1_FB27_Pos                   (27U)                            
  7911. #define CAN_F15R1_FB27_Msk                   (0x1UL << CAN_F15R1_FB27_Pos)      /*!< 0x08000000 */
  7912. #define CAN_F15R1_FB27                       CAN_F15R1_FB27_Msk                /*!< Filter bit 27 */
  7913. #define CAN_F15R1_FB28_Pos                   (28U)                            
  7914. #define CAN_F15R1_FB28_Msk                   (0x1UL << CAN_F15R1_FB28_Pos)      /*!< 0x10000000 */
  7915. #define CAN_F15R1_FB28                       CAN_F15R1_FB28_Msk                /*!< Filter bit 28 */
  7916. #define CAN_F15R1_FB29_Pos                   (29U)                            
  7917. #define CAN_F15R1_FB29_Msk                   (0x1UL << CAN_F15R1_FB29_Pos)      /*!< 0x20000000 */
  7918. #define CAN_F15R1_FB29                       CAN_F15R1_FB29_Msk                /*!< Filter bit 29 */
  7919. #define CAN_F15R1_FB30_Pos                   (30U)                            
  7920. #define CAN_F15R1_FB30_Msk                   (0x1UL << CAN_F15R1_FB30_Pos)      /*!< 0x40000000 */
  7921. #define CAN_F15R1_FB30                       CAN_F15R1_FB30_Msk                /*!< Filter bit 30 */
  7922. #define CAN_F15R1_FB31_Pos                   (31U)                            
  7923. #define CAN_F15R1_FB31_Msk                   (0x1UL << CAN_F15R1_FB31_Pos)      /*!< 0x80000000 */
  7924. #define CAN_F15R1_FB31                       CAN_F15R1_FB31_Msk                /*!< Filter bit 31 */
  7925.  
  7926. /*******************  Bit definition for CAN_F16R1 register  ******************/
  7927. #define CAN_F16R1_FB0_Pos                    (0U)                              
  7928. #define CAN_F16R1_FB0_Msk                    (0x1UL << CAN_F16R1_FB0_Pos)       /*!< 0x00000001 */
  7929. #define CAN_F16R1_FB0                        CAN_F16R1_FB0_Msk                 /*!< Filter bit 0 */
  7930. #define CAN_F16R1_FB1_Pos                    (1U)                              
  7931. #define CAN_F16R1_FB1_Msk                    (0x1UL << CAN_F16R1_FB1_Pos)       /*!< 0x00000002 */
  7932. #define CAN_F16R1_FB1                        CAN_F16R1_FB1_Msk                 /*!< Filter bit 1 */
  7933. #define CAN_F16R1_FB2_Pos                    (2U)                              
  7934. #define CAN_F16R1_FB2_Msk                    (0x1UL << CAN_F16R1_FB2_Pos)       /*!< 0x00000004 */
  7935. #define CAN_F16R1_FB2                        CAN_F16R1_FB2_Msk                 /*!< Filter bit 2 */
  7936. #define CAN_F16R1_FB3_Pos                    (3U)                              
  7937. #define CAN_F16R1_FB3_Msk                    (0x1UL << CAN_F16R1_FB3_Pos)       /*!< 0x00000008 */
  7938. #define CAN_F16R1_FB3                        CAN_F16R1_FB3_Msk                 /*!< Filter bit 3 */
  7939. #define CAN_F16R1_FB4_Pos                    (4U)                              
  7940. #define CAN_F16R1_FB4_Msk                    (0x1UL << CAN_F16R1_FB4_Pos)       /*!< 0x00000010 */
  7941. #define CAN_F16R1_FB4                        CAN_F16R1_FB4_Msk                 /*!< Filter bit 4 */
  7942. #define CAN_F16R1_FB5_Pos                    (5U)                              
  7943. #define CAN_F16R1_FB5_Msk                    (0x1UL << CAN_F16R1_FB5_Pos)       /*!< 0x00000020 */
  7944. #define CAN_F16R1_FB5                        CAN_F16R1_FB5_Msk                 /*!< Filter bit 5 */
  7945. #define CAN_F16R1_FB6_Pos                    (6U)                              
  7946. #define CAN_F16R1_FB6_Msk                    (0x1UL << CAN_F16R1_FB6_Pos)       /*!< 0x00000040 */
  7947. #define CAN_F16R1_FB6                        CAN_F16R1_FB6_Msk                 /*!< Filter bit 6 */
  7948. #define CAN_F16R1_FB7_Pos                    (7U)                              
  7949. #define CAN_F16R1_FB7_Msk                    (0x1UL << CAN_F16R1_FB7_Pos)       /*!< 0x00000080 */
  7950. #define CAN_F16R1_FB7                        CAN_F16R1_FB7_Msk                 /*!< Filter bit 7 */
  7951. #define CAN_F16R1_FB8_Pos                    (8U)                              
  7952. #define CAN_F16R1_FB8_Msk                    (0x1UL << CAN_F16R1_FB8_Pos)       /*!< 0x00000100 */
  7953. #define CAN_F16R1_FB8                        CAN_F16R1_FB8_Msk                 /*!< Filter bit 8 */
  7954. #define CAN_F16R1_FB9_Pos                    (9U)                              
  7955. #define CAN_F16R1_FB9_Msk                    (0x1UL << CAN_F16R1_FB9_Pos)       /*!< 0x00000200 */
  7956. #define CAN_F16R1_FB9                        CAN_F16R1_FB9_Msk                 /*!< Filter bit 9 */
  7957. #define CAN_F16R1_FB10_Pos                   (10U)                            
  7958. #define CAN_F16R1_FB10_Msk                   (0x1UL << CAN_F16R1_FB10_Pos)      /*!< 0x00000400 */
  7959. #define CAN_F16R1_FB10                       CAN_F16R1_FB10_Msk                /*!< Filter bit 10 */
  7960. #define CAN_F16R1_FB11_Pos                   (11U)                            
  7961. #define CAN_F16R1_FB11_Msk                   (0x1UL << CAN_F16R1_FB11_Pos)      /*!< 0x00000800 */
  7962. #define CAN_F16R1_FB11                       CAN_F16R1_FB11_Msk                /*!< Filter bit 11 */
  7963. #define CAN_F16R1_FB12_Pos                   (12U)                            
  7964. #define CAN_F16R1_FB12_Msk                   (0x1UL << CAN_F16R1_FB12_Pos)      /*!< 0x00001000 */
  7965. #define CAN_F16R1_FB12                       CAN_F16R1_FB12_Msk                /*!< Filter bit 12 */
  7966. #define CAN_F16R1_FB13_Pos                   (13U)                            
  7967. #define CAN_F16R1_FB13_Msk                   (0x1UL << CAN_F16R1_FB13_Pos)      /*!< 0x00002000 */
  7968. #define CAN_F16R1_FB13                       CAN_F16R1_FB13_Msk                /*!< Filter bit 13 */
  7969. #define CAN_F16R1_FB14_Pos                   (14U)                            
  7970. #define CAN_F16R1_FB14_Msk                   (0x1UL << CAN_F16R1_FB14_Pos)      /*!< 0x00004000 */
  7971. #define CAN_F16R1_FB14                       CAN_F16R1_FB14_Msk                /*!< Filter bit 14 */
  7972. #define CAN_F16R1_FB15_Pos                   (15U)                            
  7973. #define CAN_F16R1_FB15_Msk                   (0x1UL << CAN_F16R1_FB15_Pos)      /*!< 0x00008000 */
  7974. #define CAN_F16R1_FB15                       CAN_F16R1_FB15_Msk                /*!< Filter bit 15 */
  7975. #define CAN_F16R1_FB16_Pos                   (16U)                            
  7976. #define CAN_F16R1_FB16_Msk                   (0x1UL << CAN_F16R1_FB16_Pos)      /*!< 0x00010000 */
  7977. #define CAN_F16R1_FB16                       CAN_F16R1_FB16_Msk                /*!< Filter bit 16 */
  7978. #define CAN_F16R1_FB17_Pos                   (17U)                            
  7979. #define CAN_F16R1_FB17_Msk                   (0x1UL << CAN_F16R1_FB17_Pos)      /*!< 0x00020000 */
  7980. #define CAN_F16R1_FB17                       CAN_F16R1_FB17_Msk                /*!< Filter bit 17 */
  7981. #define CAN_F16R1_FB18_Pos                   (18U)                            
  7982. #define CAN_F16R1_FB18_Msk                   (0x1UL << CAN_F16R1_FB18_Pos)      /*!< 0x00040000 */
  7983. #define CAN_F16R1_FB18                       CAN_F16R1_FB18_Msk                /*!< Filter bit 18 */
  7984. #define CAN_F16R1_FB19_Pos                   (19U)                            
  7985. #define CAN_F16R1_FB19_Msk                   (0x1UL << CAN_F16R1_FB19_Pos)      /*!< 0x00080000 */
  7986. #define CAN_F16R1_FB19                       CAN_F16R1_FB19_Msk                /*!< Filter bit 19 */
  7987. #define CAN_F16R1_FB20_Pos                   (20U)                            
  7988. #define CAN_F16R1_FB20_Msk                   (0x1UL << CAN_F16R1_FB20_Pos)      /*!< 0x00100000 */
  7989. #define CAN_F16R1_FB20                       CAN_F16R1_FB20_Msk                /*!< Filter bit 20 */
  7990. #define CAN_F16R1_FB21_Pos                   (21U)                            
  7991. #define CAN_F16R1_FB21_Msk                   (0x1UL << CAN_F16R1_FB21_Pos)      /*!< 0x00200000 */
  7992. #define CAN_F16R1_FB21                       CAN_F16R1_FB21_Msk                /*!< Filter bit 21 */
  7993. #define CAN_F16R1_FB22_Pos                   (22U)                            
  7994. #define CAN_F16R1_FB22_Msk                   (0x1UL << CAN_F16R1_FB22_Pos)      /*!< 0x00400000 */
  7995. #define CAN_F16R1_FB22                       CAN_F16R1_FB22_Msk                /*!< Filter bit 22 */
  7996. #define CAN_F16R1_FB23_Pos                   (23U)                            
  7997. #define CAN_F16R1_FB23_Msk                   (0x1UL << CAN_F16R1_FB23_Pos)      /*!< 0x00800000 */
  7998. #define CAN_F16R1_FB23                       CAN_F16R1_FB23_Msk                /*!< Filter bit 23 */
  7999. #define CAN_F16R1_FB24_Pos                   (24U)                            
  8000. #define CAN_F16R1_FB24_Msk                   (0x1UL << CAN_F16R1_FB24_Pos)      /*!< 0x01000000 */
  8001. #define CAN_F16R1_FB24                       CAN_F16R1_FB24_Msk                /*!< Filter bit 24 */
  8002. #define CAN_F16R1_FB25_Pos                   (25U)                            
  8003. #define CAN_F16R1_FB25_Msk                   (0x1UL << CAN_F16R1_FB25_Pos)      /*!< 0x02000000 */
  8004. #define CAN_F16R1_FB25                       CAN_F16R1_FB25_Msk                /*!< Filter bit 25 */
  8005. #define CAN_F16R1_FB26_Pos                   (26U)                            
  8006. #define CAN_F16R1_FB26_Msk                   (0x1UL << CAN_F16R1_FB26_Pos)      /*!< 0x04000000 */
  8007. #define CAN_F16R1_FB26                       CAN_F16R1_FB26_Msk                /*!< Filter bit 26 */
  8008. #define CAN_F16R1_FB27_Pos                   (27U)                            
  8009. #define CAN_F16R1_FB27_Msk                   (0x1UL << CAN_F16R1_FB27_Pos)      /*!< 0x08000000 */
  8010. #define CAN_F16R1_FB27                       CAN_F16R1_FB27_Msk                /*!< Filter bit 27 */
  8011. #define CAN_F16R1_FB28_Pos                   (28U)                            
  8012. #define CAN_F16R1_FB28_Msk                   (0x1UL << CAN_F16R1_FB28_Pos)      /*!< 0x10000000 */
  8013. #define CAN_F16R1_FB28                       CAN_F16R1_FB28_Msk                /*!< Filter bit 28 */
  8014. #define CAN_F16R1_FB29_Pos                   (29U)                            
  8015. #define CAN_F16R1_FB29_Msk                   (0x1UL << CAN_F16R1_FB29_Pos)      /*!< 0x20000000 */
  8016. #define CAN_F16R1_FB29                       CAN_F16R1_FB29_Msk                /*!< Filter bit 29 */
  8017. #define CAN_F16R1_FB30_Pos                   (30U)                            
  8018. #define CAN_F16R1_FB30_Msk                   (0x1UL << CAN_F16R1_FB30_Pos)      /*!< 0x40000000 */
  8019. #define CAN_F16R1_FB30                       CAN_F16R1_FB30_Msk                /*!< Filter bit 30 */
  8020. #define CAN_F16R1_FB31_Pos                   (31U)                            
  8021. #define CAN_F16R1_FB31_Msk                   (0x1UL << CAN_F16R1_FB31_Pos)      /*!< 0x80000000 */
  8022. #define CAN_F16R1_FB31                       CAN_F16R1_FB31_Msk                /*!< Filter bit 31 */
  8023.  
  8024. /*******************  Bit definition for CAN_F17R1 register  ******************/
  8025. #define CAN_F17R1_FB0_Pos                    (0U)                              
  8026. #define CAN_F17R1_FB0_Msk                    (0x1UL << CAN_F17R1_FB0_Pos)       /*!< 0x00000001 */
  8027. #define CAN_F17R1_FB0                        CAN_F17R1_FB0_Msk                 /*!< Filter bit 0 */
  8028. #define CAN_F17R1_FB1_Pos                    (1U)                              
  8029. #define CAN_F17R1_FB1_Msk                    (0x1UL << CAN_F17R1_FB1_Pos)       /*!< 0x00000002 */
  8030. #define CAN_F17R1_FB1                        CAN_F17R1_FB1_Msk                 /*!< Filter bit 1 */
  8031. #define CAN_F17R1_FB2_Pos                    (2U)                              
  8032. #define CAN_F17R1_FB2_Msk                    (0x1UL << CAN_F17R1_FB2_Pos)       /*!< 0x00000004 */
  8033. #define CAN_F17R1_FB2                        CAN_F17R1_FB2_Msk                 /*!< Filter bit 2 */
  8034. #define CAN_F17R1_FB3_Pos                    (3U)                              
  8035. #define CAN_F17R1_FB3_Msk                    (0x1UL << CAN_F17R1_FB3_Pos)       /*!< 0x00000008 */
  8036. #define CAN_F17R1_FB3                        CAN_F17R1_FB3_Msk                 /*!< Filter bit 3 */
  8037. #define CAN_F17R1_FB4_Pos                    (4U)                              
  8038. #define CAN_F17R1_FB4_Msk                    (0x1UL << CAN_F17R1_FB4_Pos)       /*!< 0x00000010 */
  8039. #define CAN_F17R1_FB4                        CAN_F17R1_FB4_Msk                 /*!< Filter bit 4 */
  8040. #define CAN_F17R1_FB5_Pos                    (5U)                              
  8041. #define CAN_F17R1_FB5_Msk                    (0x1UL << CAN_F17R1_FB5_Pos)       /*!< 0x00000020 */
  8042. #define CAN_F17R1_FB5                        CAN_F17R1_FB5_Msk                 /*!< Filter bit 5 */
  8043. #define CAN_F17R1_FB6_Pos                    (6U)                              
  8044. #define CAN_F17R1_FB6_Msk                    (0x1UL << CAN_F17R1_FB6_Pos)       /*!< 0x00000040 */
  8045. #define CAN_F17R1_FB6                        CAN_F17R1_FB6_Msk                 /*!< Filter bit 6 */
  8046. #define CAN_F17R1_FB7_Pos                    (7U)                              
  8047. #define CAN_F17R1_FB7_Msk                    (0x1UL << CAN_F17R1_FB7_Pos)       /*!< 0x00000080 */
  8048. #define CAN_F17R1_FB7                        CAN_F17R1_FB7_Msk                 /*!< Filter bit 7 */
  8049. #define CAN_F17R1_FB8_Pos                    (8U)                              
  8050. #define CAN_F17R1_FB8_Msk                    (0x1UL << CAN_F17R1_FB8_Pos)       /*!< 0x00000100 */
  8051. #define CAN_F17R1_FB8                        CAN_F17R1_FB8_Msk                 /*!< Filter bit 8 */
  8052. #define CAN_F17R1_FB9_Pos                    (9U)                              
  8053. #define CAN_F17R1_FB9_Msk                    (0x1UL << CAN_F17R1_FB9_Pos)       /*!< 0x00000200 */
  8054. #define CAN_F17R1_FB9                        CAN_F17R1_FB9_Msk                 /*!< Filter bit 9 */
  8055. #define CAN_F17R1_FB10_Pos                   (10U)                            
  8056. #define CAN_F17R1_FB10_Msk                   (0x1UL << CAN_F17R1_FB10_Pos)      /*!< 0x00000400 */
  8057. #define CAN_F17R1_FB10                       CAN_F17R1_FB10_Msk                /*!< Filter bit 10 */
  8058. #define CAN_F17R1_FB11_Pos                   (11U)                            
  8059. #define CAN_F17R1_FB11_Msk                   (0x1UL << CAN_F17R1_FB11_Pos)      /*!< 0x00000800 */
  8060. #define CAN_F17R1_FB11                       CAN_F17R1_FB11_Msk                /*!< Filter bit 11 */
  8061. #define CAN_F17R1_FB12_Pos                   (12U)                            
  8062. #define CAN_F17R1_FB12_Msk                   (0x1UL << CAN_F17R1_FB12_Pos)      /*!< 0x00001000 */
  8063. #define CAN_F17R1_FB12                       CAN_F17R1_FB12_Msk                /*!< Filter bit 12 */
  8064. #define CAN_F17R1_FB13_Pos                   (13U)                            
  8065. #define CAN_F17R1_FB13_Msk                   (0x1UL << CAN_F17R1_FB13_Pos)      /*!< 0x00002000 */
  8066. #define CAN_F17R1_FB13                       CAN_F17R1_FB13_Msk                /*!< Filter bit 13 */
  8067. #define CAN_F17R1_FB14_Pos                   (14U)                            
  8068. #define CAN_F17R1_FB14_Msk                   (0x1UL << CAN_F17R1_FB14_Pos)      /*!< 0x00004000 */
  8069. #define CAN_F17R1_FB14                       CAN_F17R1_FB14_Msk                /*!< Filter bit 14 */
  8070. #define CAN_F17R1_FB15_Pos                   (15U)                            
  8071. #define CAN_F17R1_FB15_Msk                   (0x1UL << CAN_F17R1_FB15_Pos)      /*!< 0x00008000 */
  8072. #define CAN_F17R1_FB15                       CAN_F17R1_FB15_Msk                /*!< Filter bit 15 */
  8073. #define CAN_F17R1_FB16_Pos                   (16U)                            
  8074. #define CAN_F17R1_FB16_Msk                   (0x1UL << CAN_F17R1_FB16_Pos)      /*!< 0x00010000 */
  8075. #define CAN_F17R1_FB16                       CAN_F17R1_FB16_Msk                /*!< Filter bit 16 */
  8076. #define CAN_F17R1_FB17_Pos                   (17U)                            
  8077. #define CAN_F17R1_FB17_Msk                   (0x1UL << CAN_F17R1_FB17_Pos)      /*!< 0x00020000 */
  8078. #define CAN_F17R1_FB17                       CAN_F17R1_FB17_Msk                /*!< Filter bit 17 */
  8079. #define CAN_F17R1_FB18_Pos                   (18U)                            
  8080. #define CAN_F17R1_FB18_Msk                   (0x1UL << CAN_F17R1_FB18_Pos)      /*!< 0x00040000 */
  8081. #define CAN_F17R1_FB18                       CAN_F17R1_FB18_Msk                /*!< Filter bit 18 */
  8082. #define CAN_F17R1_FB19_Pos                   (19U)                            
  8083. #define CAN_F17R1_FB19_Msk                   (0x1UL << CAN_F17R1_FB19_Pos)      /*!< 0x00080000 */
  8084. #define CAN_F17R1_FB19                       CAN_F17R1_FB19_Msk                /*!< Filter bit 19 */
  8085. #define CAN_F17R1_FB20_Pos                   (20U)                            
  8086. #define CAN_F17R1_FB20_Msk                   (0x1UL << CAN_F17R1_FB20_Pos)      /*!< 0x00100000 */
  8087. #define CAN_F17R1_FB20                       CAN_F17R1_FB20_Msk                /*!< Filter bit 20 */
  8088. #define CAN_F17R1_FB21_Pos                   (21U)                            
  8089. #define CAN_F17R1_FB21_Msk                   (0x1UL << CAN_F17R1_FB21_Pos)      /*!< 0x00200000 */
  8090. #define CAN_F17R1_FB21                       CAN_F17R1_FB21_Msk                /*!< Filter bit 21 */
  8091. #define CAN_F17R1_FB22_Pos                   (22U)                            
  8092. #define CAN_F17R1_FB22_Msk                   (0x1UL << CAN_F17R1_FB22_Pos)      /*!< 0x00400000 */
  8093. #define CAN_F17R1_FB22                       CAN_F17R1_FB22_Msk                /*!< Filter bit 22 */
  8094. #define CAN_F17R1_FB23_Pos                   (23U)                            
  8095. #define CAN_F17R1_FB23_Msk                   (0x1UL << CAN_F17R1_FB23_Pos)      /*!< 0x00800000 */
  8096. #define CAN_F17R1_FB23                       CAN_F17R1_FB23_Msk                /*!< Filter bit 23 */
  8097. #define CAN_F17R1_FB24_Pos                   (24U)                            
  8098. #define CAN_F17R1_FB24_Msk                   (0x1UL << CAN_F17R1_FB24_Pos)      /*!< 0x01000000 */
  8099. #define CAN_F17R1_FB24                       CAN_F17R1_FB24_Msk                /*!< Filter bit 24 */
  8100. #define CAN_F17R1_FB25_Pos                   (25U)                            
  8101. #define CAN_F17R1_FB25_Msk                   (0x1UL << CAN_F17R1_FB25_Pos)      /*!< 0x02000000 */
  8102. #define CAN_F17R1_FB25                       CAN_F17R1_FB25_Msk                /*!< Filter bit 25 */
  8103. #define CAN_F17R1_FB26_Pos                   (26U)                            
  8104. #define CAN_F17R1_FB26_Msk                   (0x1UL << CAN_F17R1_FB26_Pos)      /*!< 0x04000000 */
  8105. #define CAN_F17R1_FB26                       CAN_F17R1_FB26_Msk                /*!< Filter bit 26 */
  8106. #define CAN_F17R1_FB27_Pos                   (27U)                            
  8107. #define CAN_F17R1_FB27_Msk                   (0x1UL << CAN_F17R1_FB27_Pos)      /*!< 0x08000000 */
  8108. #define CAN_F17R1_FB27                       CAN_F17R1_FB27_Msk                /*!< Filter bit 27 */
  8109. #define CAN_F17R1_FB28_Pos                   (28U)                            
  8110. #define CAN_F17R1_FB28_Msk                   (0x1UL << CAN_F17R1_FB28_Pos)      /*!< 0x10000000 */
  8111. #define CAN_F17R1_FB28                       CAN_F17R1_FB28_Msk                /*!< Filter bit 28 */
  8112. #define CAN_F17R1_FB29_Pos                   (29U)                            
  8113. #define CAN_F17R1_FB29_Msk                   (0x1UL << CAN_F17R1_FB29_Pos)      /*!< 0x20000000 */
  8114. #define CAN_F17R1_FB29                       CAN_F17R1_FB29_Msk                /*!< Filter bit 29 */
  8115. #define CAN_F17R1_FB30_Pos                   (30U)                            
  8116. #define CAN_F17R1_FB30_Msk                   (0x1UL << CAN_F17R1_FB30_Pos)      /*!< 0x40000000 */
  8117. #define CAN_F17R1_FB30                       CAN_F17R1_FB30_Msk                /*!< Filter bit 30 */
  8118. #define CAN_F17R1_FB31_Pos                   (31U)                            
  8119. #define CAN_F17R1_FB31_Msk                   (0x1UL << CAN_F17R1_FB31_Pos)      /*!< 0x80000000 */
  8120. #define CAN_F17R1_FB31                       CAN_F17R1_FB31_Msk                /*!< Filter bit 31 */
  8121.  
  8122. /*******************  Bit definition for CAN_F18R1 register  ******************/
  8123. #define CAN_F18R1_FB0_Pos                    (0U)                              
  8124. #define CAN_F18R1_FB0_Msk                    (0x1UL << CAN_F18R1_FB0_Pos)       /*!< 0x00000001 */
  8125. #define CAN_F18R1_FB0                        CAN_F18R1_FB0_Msk                 /*!< Filter bit 0 */
  8126. #define CAN_F18R1_FB1_Pos                    (1U)                              
  8127. #define CAN_F18R1_FB1_Msk                    (0x1UL << CAN_F18R1_FB1_Pos)       /*!< 0x00000002 */
  8128. #define CAN_F18R1_FB1                        CAN_F18R1_FB1_Msk                 /*!< Filter bit 1 */
  8129. #define CAN_F18R1_FB2_Pos                    (2U)                              
  8130. #define CAN_F18R1_FB2_Msk                    (0x1UL << CAN_F18R1_FB2_Pos)       /*!< 0x00000004 */
  8131. #define CAN_F18R1_FB2                        CAN_F18R1_FB2_Msk                 /*!< Filter bit 2 */
  8132. #define CAN_F18R1_FB3_Pos                    (3U)                              
  8133. #define CAN_F18R1_FB3_Msk                    (0x1UL << CAN_F18R1_FB3_Pos)       /*!< 0x00000008 */
  8134. #define CAN_F18R1_FB3                        CAN_F18R1_FB3_Msk                 /*!< Filter bit 3 */
  8135. #define CAN_F18R1_FB4_Pos                    (4U)                              
  8136. #define CAN_F18R1_FB4_Msk                    (0x1UL << CAN_F18R1_FB4_Pos)       /*!< 0x00000010 */
  8137. #define CAN_F18R1_FB4                        CAN_F18R1_FB4_Msk                 /*!< Filter bit 4 */
  8138. #define CAN_F18R1_FB5_Pos                    (5U)                              
  8139. #define CAN_F18R1_FB5_Msk                    (0x1UL << CAN_F18R1_FB5_Pos)       /*!< 0x00000020 */
  8140. #define CAN_F18R1_FB5                        CAN_F18R1_FB5_Msk                 /*!< Filter bit 5 */
  8141. #define CAN_F18R1_FB6_Pos                    (6U)                              
  8142. #define CAN_F18R1_FB6_Msk                    (0x1UL << CAN_F18R1_FB6_Pos)       /*!< 0x00000040 */
  8143. #define CAN_F18R1_FB6                        CAN_F18R1_FB6_Msk                 /*!< Filter bit 6 */
  8144. #define CAN_F18R1_FB7_Pos                    (7U)                              
  8145. #define CAN_F18R1_FB7_Msk                    (0x1UL << CAN_F18R1_FB7_Pos)       /*!< 0x00000080 */
  8146. #define CAN_F18R1_FB7                        CAN_F18R1_FB7_Msk                 /*!< Filter bit 7 */
  8147. #define CAN_F18R1_FB8_Pos                    (8U)                              
  8148. #define CAN_F18R1_FB8_Msk                    (0x1UL << CAN_F18R1_FB8_Pos)       /*!< 0x00000100 */
  8149. #define CAN_F18R1_FB8                        CAN_F18R1_FB8_Msk                 /*!< Filter bit 8 */
  8150. #define CAN_F18R1_FB9_Pos                    (9U)                              
  8151. #define CAN_F18R1_FB9_Msk                    (0x1UL << CAN_F18R1_FB9_Pos)       /*!< 0x00000200 */
  8152. #define CAN_F18R1_FB9                        CAN_F18R1_FB9_Msk                 /*!< Filter bit 9 */
  8153. #define CAN_F18R1_FB10_Pos                   (10U)                            
  8154. #define CAN_F18R1_FB10_Msk                   (0x1UL << CAN_F18R1_FB10_Pos)      /*!< 0x00000400 */
  8155. #define CAN_F18R1_FB10                       CAN_F18R1_FB10_Msk                /*!< Filter bit 10 */
  8156. #define CAN_F18R1_FB11_Pos                   (11U)                            
  8157. #define CAN_F18R1_FB11_Msk                   (0x1UL << CAN_F18R1_FB11_Pos)      /*!< 0x00000800 */
  8158. #define CAN_F18R1_FB11                       CAN_F18R1_FB11_Msk                /*!< Filter bit 11 */
  8159. #define CAN_F18R1_FB12_Pos                   (12U)                            
  8160. #define CAN_F18R1_FB12_Msk                   (0x1UL << CAN_F18R1_FB12_Pos)      /*!< 0x00001000 */
  8161. #define CAN_F18R1_FB12                       CAN_F18R1_FB12_Msk                /*!< Filter bit 12 */
  8162. #define CAN_F18R1_FB13_Pos                   (13U)                            
  8163. #define CAN_F18R1_FB13_Msk                   (0x1UL << CAN_F18R1_FB13_Pos)      /*!< 0x00002000 */
  8164. #define CAN_F18R1_FB13                       CAN_F18R1_FB13_Msk                /*!< Filter bit 13 */
  8165. #define CAN_F18R1_FB14_Pos                   (14U)                            
  8166. #define CAN_F18R1_FB14_Msk                   (0x1UL << CAN_F18R1_FB14_Pos)      /*!< 0x00004000 */
  8167. #define CAN_F18R1_FB14                       CAN_F18R1_FB14_Msk                /*!< Filter bit 14 */
  8168. #define CAN_F18R1_FB15_Pos                   (15U)                            
  8169. #define CAN_F18R1_FB15_Msk                   (0x1UL << CAN_F18R1_FB15_Pos)      /*!< 0x00008000 */
  8170. #define CAN_F18R1_FB15                       CAN_F18R1_FB15_Msk                /*!< Filter bit 15 */
  8171. #define CAN_F18R1_FB16_Pos                   (16U)                            
  8172. #define CAN_F18R1_FB16_Msk                   (0x1UL << CAN_F18R1_FB16_Pos)      /*!< 0x00010000 */
  8173. #define CAN_F18R1_FB16                       CAN_F18R1_FB16_Msk                /*!< Filter bit 16 */
  8174. #define CAN_F18R1_FB17_Pos                   (17U)                            
  8175. #define CAN_F18R1_FB17_Msk                   (0x1UL << CAN_F18R1_FB17_Pos)      /*!< 0x00020000 */
  8176. #define CAN_F18R1_FB17                       CAN_F18R1_FB17_Msk                /*!< Filter bit 17 */
  8177. #define CAN_F18R1_FB18_Pos                   (18U)                            
  8178. #define CAN_F18R1_FB18_Msk                   (0x1UL << CAN_F18R1_FB18_Pos)      /*!< 0x00040000 */
  8179. #define CAN_F18R1_FB18                       CAN_F18R1_FB18_Msk                /*!< Filter bit 18 */
  8180. #define CAN_F18R1_FB19_Pos                   (19U)                            
  8181. #define CAN_F18R1_FB19_Msk                   (0x1UL << CAN_F18R1_FB19_Pos)      /*!< 0x00080000 */
  8182. #define CAN_F18R1_FB19                       CAN_F18R1_FB19_Msk                /*!< Filter bit 19 */
  8183. #define CAN_F18R1_FB20_Pos                   (20U)                            
  8184. #define CAN_F18R1_FB20_Msk                   (0x1UL << CAN_F18R1_FB20_Pos)      /*!< 0x00100000 */
  8185. #define CAN_F18R1_FB20                       CAN_F18R1_FB20_Msk                /*!< Filter bit 20 */
  8186. #define CAN_F18R1_FB21_Pos                   (21U)                            
  8187. #define CAN_F18R1_FB21_Msk                   (0x1UL << CAN_F18R1_FB21_Pos)      /*!< 0x00200000 */
  8188. #define CAN_F18R1_FB21                       CAN_F18R1_FB21_Msk                /*!< Filter bit 21 */
  8189. #define CAN_F18R1_FB22_Pos                   (22U)                            
  8190. #define CAN_F18R1_FB22_Msk                   (0x1UL << CAN_F18R1_FB22_Pos)      /*!< 0x00400000 */
  8191. #define CAN_F18R1_FB22                       CAN_F18R1_FB22_Msk                /*!< Filter bit 22 */
  8192. #define CAN_F18R1_FB23_Pos                   (23U)                            
  8193. #define CAN_F18R1_FB23_Msk                   (0x1UL << CAN_F18R1_FB23_Pos)      /*!< 0x00800000 */
  8194. #define CAN_F18R1_FB23                       CAN_F18R1_FB23_Msk                /*!< Filter bit 23 */
  8195. #define CAN_F18R1_FB24_Pos                   (24U)                            
  8196. #define CAN_F18R1_FB24_Msk                   (0x1UL << CAN_F18R1_FB24_Pos)      /*!< 0x01000000 */
  8197. #define CAN_F18R1_FB24                       CAN_F18R1_FB24_Msk                /*!< Filter bit 24 */
  8198. #define CAN_F18R1_FB25_Pos                   (25U)                            
  8199. #define CAN_F18R1_FB25_Msk                   (0x1UL << CAN_F18R1_FB25_Pos)      /*!< 0x02000000 */
  8200. #define CAN_F18R1_FB25                       CAN_F18R1_FB25_Msk                /*!< Filter bit 25 */
  8201. #define CAN_F18R1_FB26_Pos                   (26U)                            
  8202. #define CAN_F18R1_FB26_Msk                   (0x1UL << CAN_F18R1_FB26_Pos)      /*!< 0x04000000 */
  8203. #define CAN_F18R1_FB26                       CAN_F18R1_FB26_Msk                /*!< Filter bit 26 */
  8204. #define CAN_F18R1_FB27_Pos                   (27U)                            
  8205. #define CAN_F18R1_FB27_Msk                   (0x1UL << CAN_F18R1_FB27_Pos)      /*!< 0x08000000 */
  8206. #define CAN_F18R1_FB27                       CAN_F18R1_FB27_Msk                /*!< Filter bit 27 */
  8207. #define CAN_F18R1_FB28_Pos                   (28U)                            
  8208. #define CAN_F18R1_FB28_Msk                   (0x1UL << CAN_F18R1_FB28_Pos)      /*!< 0x10000000 */
  8209. #define CAN_F18R1_FB28                       CAN_F18R1_FB28_Msk                /*!< Filter bit 28 */
  8210. #define CAN_F18R1_FB29_Pos                   (29U)                            
  8211. #define CAN_F18R1_FB29_Msk                   (0x1UL << CAN_F18R1_FB29_Pos)      /*!< 0x20000000 */
  8212. #define CAN_F18R1_FB29                       CAN_F18R1_FB29_Msk                /*!< Filter bit 29 */
  8213. #define CAN_F18R1_FB30_Pos                   (30U)                            
  8214. #define CAN_F18R1_FB30_Msk                   (0x1UL << CAN_F18R1_FB30_Pos)      /*!< 0x40000000 */
  8215. #define CAN_F18R1_FB30                       CAN_F18R1_FB30_Msk                /*!< Filter bit 30 */
  8216. #define CAN_F18R1_FB31_Pos                   (31U)                            
  8217. #define CAN_F18R1_FB31_Msk                   (0x1UL << CAN_F18R1_FB31_Pos)      /*!< 0x80000000 */
  8218. #define CAN_F18R1_FB31                       CAN_F18R1_FB31_Msk                /*!< Filter bit 31 */
  8219.  
  8220. /*******************  Bit definition for CAN_F19R1 register  ******************/
  8221. #define CAN_F19R1_FB0_Pos                    (0U)                              
  8222. #define CAN_F19R1_FB0_Msk                    (0x1UL << CAN_F19R1_FB0_Pos)       /*!< 0x00000001 */
  8223. #define CAN_F19R1_FB0                        CAN_F19R1_FB0_Msk                 /*!< Filter bit 0 */
  8224. #define CAN_F19R1_FB1_Pos                    (1U)                              
  8225. #define CAN_F19R1_FB1_Msk                    (0x1UL << CAN_F19R1_FB1_Pos)       /*!< 0x00000002 */
  8226. #define CAN_F19R1_FB1                        CAN_F19R1_FB1_Msk                 /*!< Filter bit 1 */
  8227. #define CAN_F19R1_FB2_Pos                    (2U)                              
  8228. #define CAN_F19R1_FB2_Msk                    (0x1UL << CAN_F19R1_FB2_Pos)       /*!< 0x00000004 */
  8229. #define CAN_F19R1_FB2                        CAN_F19R1_FB2_Msk                 /*!< Filter bit 2 */
  8230. #define CAN_F19R1_FB3_Pos                    (3U)                              
  8231. #define CAN_F19R1_FB3_Msk                    (0x1UL << CAN_F19R1_FB3_Pos)       /*!< 0x00000008 */
  8232. #define CAN_F19R1_FB3                        CAN_F19R1_FB3_Msk                 /*!< Filter bit 3 */
  8233. #define CAN_F19R1_FB4_Pos                    (4U)                              
  8234. #define CAN_F19R1_FB4_Msk                    (0x1UL << CAN_F19R1_FB4_Pos)       /*!< 0x00000010 */
  8235. #define CAN_F19R1_FB4                        CAN_F19R1_FB4_Msk                 /*!< Filter bit 4 */
  8236. #define CAN_F19R1_FB5_Pos                    (5U)                              
  8237. #define CAN_F19R1_FB5_Msk                    (0x1UL << CAN_F19R1_FB5_Pos)       /*!< 0x00000020 */
  8238. #define CAN_F19R1_FB5                        CAN_F19R1_FB5_Msk                 /*!< Filter bit 5 */
  8239. #define CAN_F19R1_FB6_Pos                    (6U)                              
  8240. #define CAN_F19R1_FB6_Msk                    (0x1UL << CAN_F19R1_FB6_Pos)       /*!< 0x00000040 */
  8241. #define CAN_F19R1_FB6                        CAN_F19R1_FB6_Msk                 /*!< Filter bit 6 */
  8242. #define CAN_F19R1_FB7_Pos                    (7U)                              
  8243. #define CAN_F19R1_FB7_Msk                    (0x1UL << CAN_F19R1_FB7_Pos)       /*!< 0x00000080 */
  8244. #define CAN_F19R1_FB7                        CAN_F19R1_FB7_Msk                 /*!< Filter bit 7 */
  8245. #define CAN_F19R1_FB8_Pos                    (8U)                              
  8246. #define CAN_F19R1_FB8_Msk                    (0x1UL << CAN_F19R1_FB8_Pos)       /*!< 0x00000100 */
  8247. #define CAN_F19R1_FB8                        CAN_F19R1_FB8_Msk                 /*!< Filter bit 8 */
  8248. #define CAN_F19R1_FB9_Pos                    (9U)                              
  8249. #define CAN_F19R1_FB9_Msk                    (0x1UL << CAN_F19R1_FB9_Pos)       /*!< 0x00000200 */
  8250. #define CAN_F19R1_FB9                        CAN_F19R1_FB9_Msk                 /*!< Filter bit 9 */
  8251. #define CAN_F19R1_FB10_Pos                   (10U)                            
  8252. #define CAN_F19R1_FB10_Msk                   (0x1UL << CAN_F19R1_FB10_Pos)      /*!< 0x00000400 */
  8253. #define CAN_F19R1_FB10                       CAN_F19R1_FB10_Msk                /*!< Filter bit 10 */
  8254. #define CAN_F19R1_FB11_Pos                   (11U)                            
  8255. #define CAN_F19R1_FB11_Msk                   (0x1UL << CAN_F19R1_FB11_Pos)      /*!< 0x00000800 */
  8256. #define CAN_F19R1_FB11                       CAN_F19R1_FB11_Msk                /*!< Filter bit 11 */
  8257. #define CAN_F19R1_FB12_Pos                   (12U)                            
  8258. #define CAN_F19R1_FB12_Msk                   (0x1UL << CAN_F19R1_FB12_Pos)      /*!< 0x00001000 */
  8259. #define CAN_F19R1_FB12                       CAN_F19R1_FB12_Msk                /*!< Filter bit 12 */
  8260. #define CAN_F19R1_FB13_Pos                   (13U)                            
  8261. #define CAN_F19R1_FB13_Msk                   (0x1UL << CAN_F19R1_FB13_Pos)      /*!< 0x00002000 */
  8262. #define CAN_F19R1_FB13                       CAN_F19R1_FB13_Msk                /*!< Filter bit 13 */
  8263. #define CAN_F19R1_FB14_Pos                   (14U)                            
  8264. #define CAN_F19R1_FB14_Msk                   (0x1UL << CAN_F19R1_FB14_Pos)      /*!< 0x00004000 */
  8265. #define CAN_F19R1_FB14                       CAN_F19R1_FB14_Msk                /*!< Filter bit 14 */
  8266. #define CAN_F19R1_FB15_Pos                   (15U)                            
  8267. #define CAN_F19R1_FB15_Msk                   (0x1UL << CAN_F19R1_FB15_Pos)      /*!< 0x00008000 */
  8268. #define CAN_F19R1_FB15                       CAN_F19R1_FB15_Msk                /*!< Filter bit 15 */
  8269. #define CAN_F19R1_FB16_Pos                   (16U)                            
  8270. #define CAN_F19R1_FB16_Msk                   (0x1UL << CAN_F19R1_FB16_Pos)      /*!< 0x00010000 */
  8271. #define CAN_F19R1_FB16                       CAN_F19R1_FB16_Msk                /*!< Filter bit 16 */
  8272. #define CAN_F19R1_FB17_Pos                   (17U)                            
  8273. #define CAN_F19R1_FB17_Msk                   (0x1UL << CAN_F19R1_FB17_Pos)      /*!< 0x00020000 */
  8274. #define CAN_F19R1_FB17                       CAN_F19R1_FB17_Msk                /*!< Filter bit 17 */
  8275. #define CAN_F19R1_FB18_Pos                   (18U)                            
  8276. #define CAN_F19R1_FB18_Msk                   (0x1UL << CAN_F19R1_FB18_Pos)      /*!< 0x00040000 */
  8277. #define CAN_F19R1_FB18                       CAN_F19R1_FB18_Msk                /*!< Filter bit 18 */
  8278. #define CAN_F19R1_FB19_Pos                   (19U)                            
  8279. #define CAN_F19R1_FB19_Msk                   (0x1UL << CAN_F19R1_FB19_Pos)      /*!< 0x00080000 */
  8280. #define CAN_F19R1_FB19                       CAN_F19R1_FB19_Msk                /*!< Filter bit 19 */
  8281. #define CAN_F19R1_FB20_Pos                   (20U)                            
  8282. #define CAN_F19R1_FB20_Msk                   (0x1UL << CAN_F19R1_FB20_Pos)      /*!< 0x00100000 */
  8283. #define CAN_F19R1_FB20                       CAN_F19R1_FB20_Msk                /*!< Filter bit 20 */
  8284. #define CAN_F19R1_FB21_Pos                   (21U)                            
  8285. #define CAN_F19R1_FB21_Msk                   (0x1UL << CAN_F19R1_FB21_Pos)      /*!< 0x00200000 */
  8286. #define CAN_F19R1_FB21                       CAN_F19R1_FB21_Msk                /*!< Filter bit 21 */
  8287. #define CAN_F19R1_FB22_Pos                   (22U)                            
  8288. #define CAN_F19R1_FB22_Msk                   (0x1UL << CAN_F19R1_FB22_Pos)      /*!< 0x00400000 */
  8289. #define CAN_F19R1_FB22                       CAN_F19R1_FB22_Msk                /*!< Filter bit 22 */
  8290. #define CAN_F19R1_FB23_Pos                   (23U)                            
  8291. #define CAN_F19R1_FB23_Msk                   (0x1UL << CAN_F19R1_FB23_Pos)      /*!< 0x00800000 */
  8292. #define CAN_F19R1_FB23                       CAN_F19R1_FB23_Msk                /*!< Filter bit 23 */
  8293. #define CAN_F19R1_FB24_Pos                   (24U)                            
  8294. #define CAN_F19R1_FB24_Msk                   (0x1UL << CAN_F19R1_FB24_Pos)      /*!< 0x01000000 */
  8295. #define CAN_F19R1_FB24                       CAN_F19R1_FB24_Msk                /*!< Filter bit 24 */
  8296. #define CAN_F19R1_FB25_Pos                   (25U)                            
  8297. #define CAN_F19R1_FB25_Msk                   (0x1UL << CAN_F19R1_FB25_Pos)      /*!< 0x02000000 */
  8298. #define CAN_F19R1_FB25                       CAN_F19R1_FB25_Msk                /*!< Filter bit 25 */
  8299. #define CAN_F19R1_FB26_Pos                   (26U)                            
  8300. #define CAN_F19R1_FB26_Msk                   (0x1UL << CAN_F19R1_FB26_Pos)      /*!< 0x04000000 */
  8301. #define CAN_F19R1_FB26                       CAN_F19R1_FB26_Msk                /*!< Filter bit 26 */
  8302. #define CAN_F19R1_FB27_Pos                   (27U)                            
  8303. #define CAN_F19R1_FB27_Msk                   (0x1UL << CAN_F19R1_FB27_Pos)      /*!< 0x08000000 */
  8304. #define CAN_F19R1_FB27                       CAN_F19R1_FB27_Msk                /*!< Filter bit 27 */
  8305. #define CAN_F19R1_FB28_Pos                   (28U)                            
  8306. #define CAN_F19R1_FB28_Msk                   (0x1UL << CAN_F19R1_FB28_Pos)      /*!< 0x10000000 */
  8307. #define CAN_F19R1_FB28                       CAN_F19R1_FB28_Msk                /*!< Filter bit 28 */
  8308. #define CAN_F19R1_FB29_Pos                   (29U)                            
  8309. #define CAN_F19R1_FB29_Msk                   (0x1UL << CAN_F19R1_FB29_Pos)      /*!< 0x20000000 */
  8310. #define CAN_F19R1_FB29                       CAN_F19R1_FB29_Msk                /*!< Filter bit 29 */
  8311. #define CAN_F19R1_FB30_Pos                   (30U)                            
  8312. #define CAN_F19R1_FB30_Msk                   (0x1UL << CAN_F19R1_FB30_Pos)      /*!< 0x40000000 */
  8313. #define CAN_F19R1_FB30                       CAN_F19R1_FB30_Msk                /*!< Filter bit 30 */
  8314. #define CAN_F19R1_FB31_Pos                   (31U)                            
  8315. #define CAN_F19R1_FB31_Msk                   (0x1UL << CAN_F19R1_FB31_Pos)      /*!< 0x80000000 */
  8316. #define CAN_F19R1_FB31                       CAN_F19R1_FB31_Msk                /*!< Filter bit 31 */
  8317.  
  8318. /*******************  Bit definition for CAN_F20R1 register  ******************/
  8319. #define CAN_F20R1_FB0_Pos                    (0U)                              
  8320. #define CAN_F20R1_FB0_Msk                    (0x1UL << CAN_F20R1_FB0_Pos)       /*!< 0x00000001 */
  8321. #define CAN_F20R1_FB0                        CAN_F20R1_FB0_Msk                 /*!< Filter bit 0 */
  8322. #define CAN_F20R1_FB1_Pos                    (1U)                              
  8323. #define CAN_F20R1_FB1_Msk                    (0x1UL << CAN_F20R1_FB1_Pos)       /*!< 0x00000002 */
  8324. #define CAN_F20R1_FB1                        CAN_F20R1_FB1_Msk                 /*!< Filter bit 1 */
  8325. #define CAN_F20R1_FB2_Pos                    (2U)                              
  8326. #define CAN_F20R1_FB2_Msk                    (0x1UL << CAN_F20R1_FB2_Pos)       /*!< 0x00000004 */
  8327. #define CAN_F20R1_FB2                        CAN_F20R1_FB2_Msk                 /*!< Filter bit 2 */
  8328. #define CAN_F20R1_FB3_Pos                    (3U)                              
  8329. #define CAN_F20R1_FB3_Msk                    (0x1UL << CAN_F20R1_FB3_Pos)       /*!< 0x00000008 */
  8330. #define CAN_F20R1_FB3                        CAN_F20R1_FB3_Msk                 /*!< Filter bit 3 */
  8331. #define CAN_F20R1_FB4_Pos                    (4U)                              
  8332. #define CAN_F20R1_FB4_Msk                    (0x1UL << CAN_F20R1_FB4_Pos)       /*!< 0x00000010 */
  8333. #define CAN_F20R1_FB4                        CAN_F20R1_FB4_Msk                 /*!< Filter bit 4 */
  8334. #define CAN_F20R1_FB5_Pos                    (5U)                              
  8335. #define CAN_F20R1_FB5_Msk                    (0x1UL << CAN_F20R1_FB5_Pos)       /*!< 0x00000020 */
  8336. #define CAN_F20R1_FB5                        CAN_F20R1_FB5_Msk                 /*!< Filter bit 5 */
  8337. #define CAN_F20R1_FB6_Pos                    (6U)                              
  8338. #define CAN_F20R1_FB6_Msk                    (0x1UL << CAN_F20R1_FB6_Pos)       /*!< 0x00000040 */
  8339. #define CAN_F20R1_FB6                        CAN_F20R1_FB6_Msk                 /*!< Filter bit 6 */
  8340. #define CAN_F20R1_FB7_Pos                    (7U)                              
  8341. #define CAN_F20R1_FB7_Msk                    (0x1UL << CAN_F20R1_FB7_Pos)       /*!< 0x00000080 */
  8342. #define CAN_F20R1_FB7                        CAN_F20R1_FB7_Msk                 /*!< Filter bit 7 */
  8343. #define CAN_F20R1_FB8_Pos                    (8U)                              
  8344. #define CAN_F20R1_FB8_Msk                    (0x1UL << CAN_F20R1_FB8_Pos)       /*!< 0x00000100 */
  8345. #define CAN_F20R1_FB8                        CAN_F20R1_FB8_Msk                 /*!< Filter bit 8 */
  8346. #define CAN_F20R1_FB9_Pos                    (9U)                              
  8347. #define CAN_F20R1_FB9_Msk                    (0x1UL << CAN_F20R1_FB9_Pos)       /*!< 0x00000200 */
  8348. #define CAN_F20R1_FB9                        CAN_F20R1_FB9_Msk                 /*!< Filter bit 9 */
  8349. #define CAN_F20R1_FB10_Pos                   (10U)                            
  8350. #define CAN_F20R1_FB10_Msk                   (0x1UL << CAN_F20R1_FB10_Pos)      /*!< 0x00000400 */
  8351. #define CAN_F20R1_FB10                       CAN_F20R1_FB10_Msk                /*!< Filter bit 10 */
  8352. #define CAN_F20R1_FB11_Pos                   (11U)                            
  8353. #define CAN_F20R1_FB11_Msk                   (0x1UL << CAN_F20R1_FB11_Pos)      /*!< 0x00000800 */
  8354. #define CAN_F20R1_FB11                       CAN_F20R1_FB11_Msk                /*!< Filter bit 11 */
  8355. #define CAN_F20R1_FB12_Pos                   (12U)                            
  8356. #define CAN_F20R1_FB12_Msk                   (0x1UL << CAN_F20R1_FB12_Pos)      /*!< 0x00001000 */
  8357. #define CAN_F20R1_FB12                       CAN_F20R1_FB12_Msk                /*!< Filter bit 12 */
  8358. #define CAN_F20R1_FB13_Pos                   (13U)                            
  8359. #define CAN_F20R1_FB13_Msk                   (0x1UL << CAN_F20R1_FB13_Pos)      /*!< 0x00002000 */
  8360. #define CAN_F20R1_FB13                       CAN_F20R1_FB13_Msk                /*!< Filter bit 13 */
  8361. #define CAN_F20R1_FB14_Pos                   (14U)                            
  8362. #define CAN_F20R1_FB14_Msk                   (0x1UL << CAN_F20R1_FB14_Pos)      /*!< 0x00004000 */
  8363. #define CAN_F20R1_FB14                       CAN_F20R1_FB14_Msk                /*!< Filter bit 14 */
  8364. #define CAN_F20R1_FB15_Pos                   (15U)                            
  8365. #define CAN_F20R1_FB15_Msk                   (0x1UL << CAN_F20R1_FB15_Pos)      /*!< 0x00008000 */
  8366. #define CAN_F20R1_FB15                       CAN_F20R1_FB15_Msk                /*!< Filter bit 15 */
  8367. #define CAN_F20R1_FB16_Pos                   (16U)                            
  8368. #define CAN_F20R1_FB16_Msk                   (0x1UL << CAN_F20R1_FB16_Pos)      /*!< 0x00010000 */
  8369. #define CAN_F20R1_FB16                       CAN_F20R1_FB16_Msk                /*!< Filter bit 16 */
  8370. #define CAN_F20R1_FB17_Pos                   (17U)                            
  8371. #define CAN_F20R1_FB17_Msk                   (0x1UL << CAN_F20R1_FB17_Pos)      /*!< 0x00020000 */
  8372. #define CAN_F20R1_FB17                       CAN_F20R1_FB17_Msk                /*!< Filter bit 17 */
  8373. #define CAN_F20R1_FB18_Pos                   (18U)                            
  8374. #define CAN_F20R1_FB18_Msk                   (0x1UL << CAN_F20R1_FB18_Pos)      /*!< 0x00040000 */
  8375. #define CAN_F20R1_FB18                       CAN_F20R1_FB18_Msk                /*!< Filter bit 18 */
  8376. #define CAN_F20R1_FB19_Pos                   (19U)                            
  8377. #define CAN_F20R1_FB19_Msk                   (0x1UL << CAN_F20R1_FB19_Pos)      /*!< 0x00080000 */
  8378. #define CAN_F20R1_FB19                       CAN_F20R1_FB19_Msk                /*!< Filter bit 19 */
  8379. #define CAN_F20R1_FB20_Pos                   (20U)                            
  8380. #define CAN_F20R1_FB20_Msk                   (0x1UL << CAN_F20R1_FB20_Pos)      /*!< 0x00100000 */
  8381. #define CAN_F20R1_FB20                       CAN_F20R1_FB20_Msk                /*!< Filter bit 20 */
  8382. #define CAN_F20R1_FB21_Pos                   (21U)                            
  8383. #define CAN_F20R1_FB21_Msk                   (0x1UL << CAN_F20R1_FB21_Pos)      /*!< 0x00200000 */
  8384. #define CAN_F20R1_FB21                       CAN_F20R1_FB21_Msk                /*!< Filter bit 21 */
  8385. #define CAN_F20R1_FB22_Pos                   (22U)                            
  8386. #define CAN_F20R1_FB22_Msk                   (0x1UL << CAN_F20R1_FB22_Pos)      /*!< 0x00400000 */
  8387. #define CAN_F20R1_FB22                       CAN_F20R1_FB22_Msk                /*!< Filter bit 22 */
  8388. #define CAN_F20R1_FB23_Pos                   (23U)                            
  8389. #define CAN_F20R1_FB23_Msk                   (0x1UL << CAN_F20R1_FB23_Pos)      /*!< 0x00800000 */
  8390. #define CAN_F20R1_FB23                       CAN_F20R1_FB23_Msk                /*!< Filter bit 23 */
  8391. #define CAN_F20R1_FB24_Pos                   (24U)                            
  8392. #define CAN_F20R1_FB24_Msk                   (0x1UL << CAN_F20R1_FB24_Pos)      /*!< 0x01000000 */
  8393. #define CAN_F20R1_FB24                       CAN_F20R1_FB24_Msk                /*!< Filter bit 24 */
  8394. #define CAN_F20R1_FB25_Pos                   (25U)                            
  8395. #define CAN_F20R1_FB25_Msk                   (0x1UL << CAN_F20R1_FB25_Pos)      /*!< 0x02000000 */
  8396. #define CAN_F20R1_FB25                       CAN_F20R1_FB25_Msk                /*!< Filter bit 25 */
  8397. #define CAN_F20R1_FB26_Pos                   (26U)                            
  8398. #define CAN_F20R1_FB26_Msk                   (0x1UL << CAN_F20R1_FB26_Pos)      /*!< 0x04000000 */
  8399. #define CAN_F20R1_FB26                       CAN_F20R1_FB26_Msk                /*!< Filter bit 26 */
  8400. #define CAN_F20R1_FB27_Pos                   (27U)                            
  8401. #define CAN_F20R1_FB27_Msk                   (0x1UL << CAN_F20R1_FB27_Pos)      /*!< 0x08000000 */
  8402. #define CAN_F20R1_FB27                       CAN_F20R1_FB27_Msk                /*!< Filter bit 27 */
  8403. #define CAN_F20R1_FB28_Pos                   (28U)                            
  8404. #define CAN_F20R1_FB28_Msk                   (0x1UL << CAN_F20R1_FB28_Pos)      /*!< 0x10000000 */
  8405. #define CAN_F20R1_FB28                       CAN_F20R1_FB28_Msk                /*!< Filter bit 28 */
  8406. #define CAN_F20R1_FB29_Pos                   (29U)                            
  8407. #define CAN_F20R1_FB29_Msk                   (0x1UL << CAN_F20R1_FB29_Pos)      /*!< 0x20000000 */
  8408. #define CAN_F20R1_FB29                       CAN_F20R1_FB29_Msk                /*!< Filter bit 29 */
  8409. #define CAN_F20R1_FB30_Pos                   (30U)                            
  8410. #define CAN_F20R1_FB30_Msk                   (0x1UL << CAN_F20R1_FB30_Pos)      /*!< 0x40000000 */
  8411. #define CAN_F20R1_FB30                       CAN_F20R1_FB30_Msk                /*!< Filter bit 30 */
  8412. #define CAN_F20R1_FB31_Pos                   (31U)                            
  8413. #define CAN_F20R1_FB31_Msk                   (0x1UL << CAN_F20R1_FB31_Pos)      /*!< 0x80000000 */
  8414. #define CAN_F20R1_FB31                       CAN_F20R1_FB31_Msk                /*!< Filter bit 31 */
  8415.  
  8416. /*******************  Bit definition for CAN_F21R1 register  ******************/
  8417. #define CAN_F21R1_FB0_Pos                    (0U)                              
  8418. #define CAN_F21R1_FB0_Msk                    (0x1UL << CAN_F21R1_FB0_Pos)       /*!< 0x00000001 */
  8419. #define CAN_F21R1_FB0                        CAN_F21R1_FB0_Msk                 /*!< Filter bit 0 */
  8420. #define CAN_F21R1_FB1_Pos                    (1U)                              
  8421. #define CAN_F21R1_FB1_Msk                    (0x1UL << CAN_F21R1_FB1_Pos)       /*!< 0x00000002 */
  8422. #define CAN_F21R1_FB1                        CAN_F21R1_FB1_Msk                 /*!< Filter bit 1 */
  8423. #define CAN_F21R1_FB2_Pos                    (2U)                              
  8424. #define CAN_F21R1_FB2_Msk                    (0x1UL << CAN_F21R1_FB2_Pos)       /*!< 0x00000004 */
  8425. #define CAN_F21R1_FB2                        CAN_F21R1_FB2_Msk                 /*!< Filter bit 2 */
  8426. #define CAN_F21R1_FB3_Pos                    (3U)                              
  8427. #define CAN_F21R1_FB3_Msk                    (0x1UL << CAN_F21R1_FB3_Pos)       /*!< 0x00000008 */
  8428. #define CAN_F21R1_FB3                        CAN_F21R1_FB3_Msk                 /*!< Filter bit 3 */
  8429. #define CAN_F21R1_FB4_Pos                    (4U)                              
  8430. #define CAN_F21R1_FB4_Msk                    (0x1UL << CAN_F21R1_FB4_Pos)       /*!< 0x00000010 */
  8431. #define CAN_F21R1_FB4                        CAN_F21R1_FB4_Msk                 /*!< Filter bit 4 */
  8432. #define CAN_F21R1_FB5_Pos                    (5U)                              
  8433. #define CAN_F21R1_FB5_Msk                    (0x1UL << CAN_F21R1_FB5_Pos)       /*!< 0x00000020 */
  8434. #define CAN_F21R1_FB5                        CAN_F21R1_FB5_Msk                 /*!< Filter bit 5 */
  8435. #define CAN_F21R1_FB6_Pos                    (6U)                              
  8436. #define CAN_F21R1_FB6_Msk                    (0x1UL << CAN_F21R1_FB6_Pos)       /*!< 0x00000040 */
  8437. #define CAN_F21R1_FB6                        CAN_F21R1_FB6_Msk                 /*!< Filter bit 6 */
  8438. #define CAN_F21R1_FB7_Pos                    (7U)                              
  8439. #define CAN_F21R1_FB7_Msk                    (0x1UL << CAN_F21R1_FB7_Pos)       /*!< 0x00000080 */
  8440. #define CAN_F21R1_FB7                        CAN_F21R1_FB7_Msk                 /*!< Filter bit 7 */
  8441. #define CAN_F21R1_FB8_Pos                    (8U)                              
  8442. #define CAN_F21R1_FB8_Msk                    (0x1UL << CAN_F21R1_FB8_Pos)       /*!< 0x00000100 */
  8443. #define CAN_F21R1_FB8                        CAN_F21R1_FB8_Msk                 /*!< Filter bit 8 */
  8444. #define CAN_F21R1_FB9_Pos                    (9U)                              
  8445. #define CAN_F21R1_FB9_Msk                    (0x1UL << CAN_F21R1_FB9_Pos)       /*!< 0x00000200 */
  8446. #define CAN_F21R1_FB9                        CAN_F21R1_FB9_Msk                 /*!< Filter bit 9 */
  8447. #define CAN_F21R1_FB10_Pos                   (10U)                            
  8448. #define CAN_F21R1_FB10_Msk                   (0x1UL << CAN_F21R1_FB10_Pos)      /*!< 0x00000400 */
  8449. #define CAN_F21R1_FB10                       CAN_F21R1_FB10_Msk                /*!< Filter bit 10 */
  8450. #define CAN_F21R1_FB11_Pos                   (11U)                            
  8451. #define CAN_F21R1_FB11_Msk                   (0x1UL << CAN_F21R1_FB11_Pos)      /*!< 0x00000800 */
  8452. #define CAN_F21R1_FB11                       CAN_F21R1_FB11_Msk                /*!< Filter bit 11 */
  8453. #define CAN_F21R1_FB12_Pos                   (12U)                            
  8454. #define CAN_F21R1_FB12_Msk                   (0x1UL << CAN_F21R1_FB12_Pos)      /*!< 0x00001000 */
  8455. #define CAN_F21R1_FB12                       CAN_F21R1_FB12_Msk                /*!< Filter bit 12 */
  8456. #define CAN_F21R1_FB13_Pos                   (13U)                            
  8457. #define CAN_F21R1_FB13_Msk                   (0x1UL << CAN_F21R1_FB13_Pos)      /*!< 0x00002000 */
  8458. #define CAN_F21R1_FB13                       CAN_F21R1_FB13_Msk                /*!< Filter bit 13 */
  8459. #define CAN_F21R1_FB14_Pos                   (14U)                            
  8460. #define CAN_F21R1_FB14_Msk                   (0x1UL << CAN_F21R1_FB14_Pos)      /*!< 0x00004000 */
  8461. #define CAN_F21R1_FB14                       CAN_F21R1_FB14_Msk                /*!< Filter bit 14 */
  8462. #define CAN_F21R1_FB15_Pos                   (15U)                            
  8463. #define CAN_F21R1_FB15_Msk                   (0x1UL << CAN_F21R1_FB15_Pos)      /*!< 0x00008000 */
  8464. #define CAN_F21R1_FB15                       CAN_F21R1_FB15_Msk                /*!< Filter bit 15 */
  8465. #define CAN_F21R1_FB16_Pos                   (16U)                            
  8466. #define CAN_F21R1_FB16_Msk                   (0x1UL << CAN_F21R1_FB16_Pos)      /*!< 0x00010000 */
  8467. #define CAN_F21R1_FB16                       CAN_F21R1_FB16_Msk                /*!< Filter bit 16 */
  8468. #define CAN_F21R1_FB17_Pos                   (17U)                            
  8469. #define CAN_F21R1_FB17_Msk                   (0x1UL << CAN_F21R1_FB17_Pos)      /*!< 0x00020000 */
  8470. #define CAN_F21R1_FB17                       CAN_F21R1_FB17_Msk                /*!< Filter bit 17 */
  8471. #define CAN_F21R1_FB18_Pos                   (18U)                            
  8472. #define CAN_F21R1_FB18_Msk                   (0x1UL << CAN_F21R1_FB18_Pos)      /*!< 0x00040000 */
  8473. #define CAN_F21R1_FB18                       CAN_F21R1_FB18_Msk                /*!< Filter bit 18 */
  8474. #define CAN_F21R1_FB19_Pos                   (19U)                            
  8475. #define CAN_F21R1_FB19_Msk                   (0x1UL << CAN_F21R1_FB19_Pos)      /*!< 0x00080000 */
  8476. #define CAN_F21R1_FB19                       CAN_F21R1_FB19_Msk                /*!< Filter bit 19 */
  8477. #define CAN_F21R1_FB20_Pos                   (20U)                            
  8478. #define CAN_F21R1_FB20_Msk                   (0x1UL << CAN_F21R1_FB20_Pos)      /*!< 0x00100000 */
  8479. #define CAN_F21R1_FB20                       CAN_F21R1_FB20_Msk                /*!< Filter bit 20 */
  8480. #define CAN_F21R1_FB21_Pos                   (21U)                            
  8481. #define CAN_F21R1_FB21_Msk                   (0x1UL << CAN_F21R1_FB21_Pos)      /*!< 0x00200000 */
  8482. #define CAN_F21R1_FB21                       CAN_F21R1_FB21_Msk                /*!< Filter bit 21 */
  8483. #define CAN_F21R1_FB22_Pos                   (22U)                            
  8484. #define CAN_F21R1_FB22_Msk                   (0x1UL << CAN_F21R1_FB22_Pos)      /*!< 0x00400000 */
  8485. #define CAN_F21R1_FB22                       CAN_F21R1_FB22_Msk                /*!< Filter bit 22 */
  8486. #define CAN_F21R1_FB23_Pos                   (23U)                            
  8487. #define CAN_F21R1_FB23_Msk                   (0x1UL << CAN_F21R1_FB23_Pos)      /*!< 0x00800000 */
  8488. #define CAN_F21R1_FB23                       CAN_F21R1_FB23_Msk                /*!< Filter bit 23 */
  8489. #define CAN_F21R1_FB24_Pos                   (24U)                            
  8490. #define CAN_F21R1_FB24_Msk                   (0x1UL << CAN_F21R1_FB24_Pos)      /*!< 0x01000000 */
  8491. #define CAN_F21R1_FB24                       CAN_F21R1_FB24_Msk                /*!< Filter bit 24 */
  8492. #define CAN_F21R1_FB25_Pos                   (25U)                            
  8493. #define CAN_F21R1_FB25_Msk                   (0x1UL << CAN_F21R1_FB25_Pos)      /*!< 0x02000000 */
  8494. #define CAN_F21R1_FB25                       CAN_F21R1_FB25_Msk                /*!< Filter bit 25 */
  8495. #define CAN_F21R1_FB26_Pos                   (26U)                            
  8496. #define CAN_F21R1_FB26_Msk                   (0x1UL << CAN_F21R1_FB26_Pos)      /*!< 0x04000000 */
  8497. #define CAN_F21R1_FB26                       CAN_F21R1_FB26_Msk                /*!< Filter bit 26 */
  8498. #define CAN_F21R1_FB27_Pos                   (27U)                            
  8499. #define CAN_F21R1_FB27_Msk                   (0x1UL << CAN_F21R1_FB27_Pos)      /*!< 0x08000000 */
  8500. #define CAN_F21R1_FB27                       CAN_F21R1_FB27_Msk                /*!< Filter bit 27 */
  8501. #define CAN_F21R1_FB28_Pos                   (28U)                            
  8502. #define CAN_F21R1_FB28_Msk                   (0x1UL << CAN_F21R1_FB28_Pos)      /*!< 0x10000000 */
  8503. #define CAN_F21R1_FB28                       CAN_F21R1_FB28_Msk                /*!< Filter bit 28 */
  8504. #define CAN_F21R1_FB29_Pos                   (29U)                            
  8505. #define CAN_F21R1_FB29_Msk                   (0x1UL << CAN_F21R1_FB29_Pos)      /*!< 0x20000000 */
  8506. #define CAN_F21R1_FB29                       CAN_F21R1_FB29_Msk                /*!< Filter bit 29 */
  8507. #define CAN_F21R1_FB30_Pos                   (30U)                            
  8508. #define CAN_F21R1_FB30_Msk                   (0x1UL << CAN_F21R1_FB30_Pos)      /*!< 0x40000000 */
  8509. #define CAN_F21R1_FB30                       CAN_F21R1_FB30_Msk                /*!< Filter bit 30 */
  8510. #define CAN_F21R1_FB31_Pos                   (31U)                            
  8511. #define CAN_F21R1_FB31_Msk                   (0x1UL << CAN_F21R1_FB31_Pos)      /*!< 0x80000000 */
  8512. #define CAN_F21R1_FB31                       CAN_F21R1_FB31_Msk                /*!< Filter bit 31 */
  8513.  
  8514. /*******************  Bit definition for CAN_F22R1 register  ******************/
  8515. #define CAN_F22R1_FB0_Pos                    (0U)                              
  8516. #define CAN_F22R1_FB0_Msk                    (0x1UL << CAN_F22R1_FB0_Pos)       /*!< 0x00000001 */
  8517. #define CAN_F22R1_FB0                        CAN_F22R1_FB0_Msk                 /*!< Filter bit 0 */
  8518. #define CAN_F22R1_FB1_Pos                    (1U)                              
  8519. #define CAN_F22R1_FB1_Msk                    (0x1UL << CAN_F22R1_FB1_Pos)       /*!< 0x00000002 */
  8520. #define CAN_F22R1_FB1                        CAN_F22R1_FB1_Msk                 /*!< Filter bit 1 */
  8521. #define CAN_F22R1_FB2_Pos                    (2U)                              
  8522. #define CAN_F22R1_FB2_Msk                    (0x1UL << CAN_F22R1_FB2_Pos)       /*!< 0x00000004 */
  8523. #define CAN_F22R1_FB2                        CAN_F22R1_FB2_Msk                 /*!< Filter bit 2 */
  8524. #define CAN_F22R1_FB3_Pos                    (3U)                              
  8525. #define CAN_F22R1_FB3_Msk                    (0x1UL << CAN_F22R1_FB3_Pos)       /*!< 0x00000008 */
  8526. #define CAN_F22R1_FB3                        CAN_F22R1_FB3_Msk                 /*!< Filter bit 3 */
  8527. #define CAN_F22R1_FB4_Pos                    (4U)                              
  8528. #define CAN_F22R1_FB4_Msk                    (0x1UL << CAN_F22R1_FB4_Pos)       /*!< 0x00000010 */
  8529. #define CAN_F22R1_FB4                        CAN_F22R1_FB4_Msk                 /*!< Filter bit 4 */
  8530. #define CAN_F22R1_FB5_Pos                    (5U)                              
  8531. #define CAN_F22R1_FB5_Msk                    (0x1UL << CAN_F22R1_FB5_Pos)       /*!< 0x00000020 */
  8532. #define CAN_F22R1_FB5                        CAN_F22R1_FB5_Msk                 /*!< Filter bit 5 */
  8533. #define CAN_F22R1_FB6_Pos                    (6U)                              
  8534. #define CAN_F22R1_FB6_Msk                    (0x1UL << CAN_F22R1_FB6_Pos)       /*!< 0x00000040 */
  8535. #define CAN_F22R1_FB6                        CAN_F22R1_FB6_Msk                 /*!< Filter bit 6 */
  8536. #define CAN_F22R1_FB7_Pos                    (7U)                              
  8537. #define CAN_F22R1_FB7_Msk                    (0x1UL << CAN_F22R1_FB7_Pos)       /*!< 0x00000080 */
  8538. #define CAN_F22R1_FB7                        CAN_F22R1_FB7_Msk                 /*!< Filter bit 7 */
  8539. #define CAN_F22R1_FB8_Pos                    (8U)                              
  8540. #define CAN_F22R1_FB8_Msk                    (0x1UL << CAN_F22R1_FB8_Pos)       /*!< 0x00000100 */
  8541. #define CAN_F22R1_FB8                        CAN_F22R1_FB8_Msk                 /*!< Filter bit 8 */
  8542. #define CAN_F22R1_FB9_Pos                    (9U)                              
  8543. #define CAN_F22R1_FB9_Msk                    (0x1UL << CAN_F22R1_FB9_Pos)       /*!< 0x00000200 */
  8544. #define CAN_F22R1_FB9                        CAN_F22R1_FB9_Msk                 /*!< Filter bit 9 */
  8545. #define CAN_F22R1_FB10_Pos                   (10U)                            
  8546. #define CAN_F22R1_FB10_Msk                   (0x1UL << CAN_F22R1_FB10_Pos)      /*!< 0x00000400 */
  8547. #define CAN_F22R1_FB10                       CAN_F22R1_FB10_Msk                /*!< Filter bit 10 */
  8548. #define CAN_F22R1_FB11_Pos                   (11U)                            
  8549. #define CAN_F22R1_FB11_Msk                   (0x1UL << CAN_F22R1_FB11_Pos)      /*!< 0x00000800 */
  8550. #define CAN_F22R1_FB11                       CAN_F22R1_FB11_Msk                /*!< Filter bit 11 */
  8551. #define CAN_F22R1_FB12_Pos                   (12U)                            
  8552. #define CAN_F22R1_FB12_Msk                   (0x1UL << CAN_F22R1_FB12_Pos)      /*!< 0x00001000 */
  8553. #define CAN_F22R1_FB12                       CAN_F22R1_FB12_Msk                /*!< Filter bit 12 */
  8554. #define CAN_F22R1_FB13_Pos                   (13U)                            
  8555. #define CAN_F22R1_FB13_Msk                   (0x1UL << CAN_F22R1_FB13_Pos)      /*!< 0x00002000 */
  8556. #define CAN_F22R1_FB13                       CAN_F22R1_FB13_Msk                /*!< Filter bit 13 */
  8557. #define CAN_F22R1_FB14_Pos                   (14U)                            
  8558. #define CAN_F22R1_FB14_Msk                   (0x1UL << CAN_F22R1_FB14_Pos)      /*!< 0x00004000 */
  8559. #define CAN_F22R1_FB14                       CAN_F22R1_FB14_Msk                /*!< Filter bit 14 */
  8560. #define CAN_F22R1_FB15_Pos                   (15U)                            
  8561. #define CAN_F22R1_FB15_Msk                   (0x1UL << CAN_F22R1_FB15_Pos)      /*!< 0x00008000 */
  8562. #define CAN_F22R1_FB15                       CAN_F22R1_FB15_Msk                /*!< Filter bit 15 */
  8563. #define CAN_F22R1_FB16_Pos                   (16U)                            
  8564. #define CAN_F22R1_FB16_Msk                   (0x1UL << CAN_F22R1_FB16_Pos)      /*!< 0x00010000 */
  8565. #define CAN_F22R1_FB16                       CAN_F22R1_FB16_Msk                /*!< Filter bit 16 */
  8566. #define CAN_F22R1_FB17_Pos                   (17U)                            
  8567. #define CAN_F22R1_FB17_Msk                   (0x1UL << CAN_F22R1_FB17_Pos)      /*!< 0x00020000 */
  8568. #define CAN_F22R1_FB17                       CAN_F22R1_FB17_Msk                /*!< Filter bit 17 */
  8569. #define CAN_F22R1_FB18_Pos                   (18U)                            
  8570. #define CAN_F22R1_FB18_Msk                   (0x1UL << CAN_F22R1_FB18_Pos)      /*!< 0x00040000 */
  8571. #define CAN_F22R1_FB18                       CAN_F22R1_FB18_Msk                /*!< Filter bit 18 */
  8572. #define CAN_F22R1_FB19_Pos                   (19U)                            
  8573. #define CAN_F22R1_FB19_Msk                   (0x1UL << CAN_F22R1_FB19_Pos)      /*!< 0x00080000 */
  8574. #define CAN_F22R1_FB19                       CAN_F22R1_FB19_Msk                /*!< Filter bit 19 */
  8575. #define CAN_F22R1_FB20_Pos                   (20U)                            
  8576. #define CAN_F22R1_FB20_Msk                   (0x1UL << CAN_F22R1_FB20_Pos)      /*!< 0x00100000 */
  8577. #define CAN_F22R1_FB20                       CAN_F22R1_FB20_Msk                /*!< Filter bit 20 */
  8578. #define CAN_F22R1_FB21_Pos                   (21U)                            
  8579. #define CAN_F22R1_FB21_Msk                   (0x1UL << CAN_F22R1_FB21_Pos)      /*!< 0x00200000 */
  8580. #define CAN_F22R1_FB21                       CAN_F22R1_FB21_Msk                /*!< Filter bit 21 */
  8581. #define CAN_F22R1_FB22_Pos                   (22U)                            
  8582. #define CAN_F22R1_FB22_Msk                   (0x1UL << CAN_F22R1_FB22_Pos)      /*!< 0x00400000 */
  8583. #define CAN_F22R1_FB22                       CAN_F22R1_FB22_Msk                /*!< Filter bit 22 */
  8584. #define CAN_F22R1_FB23_Pos                   (23U)                            
  8585. #define CAN_F22R1_FB23_Msk                   (0x1UL << CAN_F22R1_FB23_Pos)      /*!< 0x00800000 */
  8586. #define CAN_F22R1_FB23                       CAN_F22R1_FB23_Msk                /*!< Filter bit 23 */
  8587. #define CAN_F22R1_FB24_Pos                   (24U)                            
  8588. #define CAN_F22R1_FB24_Msk                   (0x1UL << CAN_F22R1_FB24_Pos)      /*!< 0x01000000 */
  8589. #define CAN_F22R1_FB24                       CAN_F22R1_FB24_Msk                /*!< Filter bit 24 */
  8590. #define CAN_F22R1_FB25_Pos                   (25U)                            
  8591. #define CAN_F22R1_FB25_Msk                   (0x1UL << CAN_F22R1_FB25_Pos)      /*!< 0x02000000 */
  8592. #define CAN_F22R1_FB25                       CAN_F22R1_FB25_Msk                /*!< Filter bit 25 */
  8593. #define CAN_F22R1_FB26_Pos                   (26U)                            
  8594. #define CAN_F22R1_FB26_Msk                   (0x1UL << CAN_F22R1_FB26_Pos)      /*!< 0x04000000 */
  8595. #define CAN_F22R1_FB26                       CAN_F22R1_FB26_Msk                /*!< Filter bit 26 */
  8596. #define CAN_F22R1_FB27_Pos                   (27U)                            
  8597. #define CAN_F22R1_FB27_Msk                   (0x1UL << CAN_F22R1_FB27_Pos)      /*!< 0x08000000 */
  8598. #define CAN_F22R1_FB27                       CAN_F22R1_FB27_Msk                /*!< Filter bit 27 */
  8599. #define CAN_F22R1_FB28_Pos                   (28U)                            
  8600. #define CAN_F22R1_FB28_Msk                   (0x1UL << CAN_F22R1_FB28_Pos)      /*!< 0x10000000 */
  8601. #define CAN_F22R1_FB28                       CAN_F22R1_FB28_Msk                /*!< Filter bit 28 */
  8602. #define CAN_F22R1_FB29_Pos                   (29U)                            
  8603. #define CAN_F22R1_FB29_Msk                   (0x1UL << CAN_F22R1_FB29_Pos)      /*!< 0x20000000 */
  8604. #define CAN_F22R1_FB29                       CAN_F22R1_FB29_Msk                /*!< Filter bit 29 */
  8605. #define CAN_F22R1_FB30_Pos                   (30U)                            
  8606. #define CAN_F22R1_FB30_Msk                   (0x1UL << CAN_F22R1_FB30_Pos)      /*!< 0x40000000 */
  8607. #define CAN_F22R1_FB30                       CAN_F22R1_FB30_Msk                /*!< Filter bit 30 */
  8608. #define CAN_F22R1_FB31_Pos                   (31U)                            
  8609. #define CAN_F22R1_FB31_Msk                   (0x1UL << CAN_F22R1_FB31_Pos)      /*!< 0x80000000 */
  8610. #define CAN_F22R1_FB31                       CAN_F22R1_FB31_Msk                /*!< Filter bit 31 */
  8611.  
  8612. /*******************  Bit definition for CAN_F23R1 register  ******************/
  8613. #define CAN_F23R1_FB0_Pos                    (0U)                              
  8614. #define CAN_F23R1_FB0_Msk                    (0x1UL << CAN_F23R1_FB0_Pos)       /*!< 0x00000001 */
  8615. #define CAN_F23R1_FB0                        CAN_F23R1_FB0_Msk                 /*!< Filter bit 0 */
  8616. #define CAN_F23R1_FB1_Pos                    (1U)                              
  8617. #define CAN_F23R1_FB1_Msk                    (0x1UL << CAN_F23R1_FB1_Pos)       /*!< 0x00000002 */
  8618. #define CAN_F23R1_FB1                        CAN_F23R1_FB1_Msk                 /*!< Filter bit 1 */
  8619. #define CAN_F23R1_FB2_Pos                    (2U)                              
  8620. #define CAN_F23R1_FB2_Msk                    (0x1UL << CAN_F23R1_FB2_Pos)       /*!< 0x00000004 */
  8621. #define CAN_F23R1_FB2                        CAN_F23R1_FB2_Msk                 /*!< Filter bit 2 */
  8622. #define CAN_F23R1_FB3_Pos                    (3U)                              
  8623. #define CAN_F23R1_FB3_Msk                    (0x1UL << CAN_F23R1_FB3_Pos)       /*!< 0x00000008 */
  8624. #define CAN_F23R1_FB3                        CAN_F23R1_FB3_Msk                 /*!< Filter bit 3 */
  8625. #define CAN_F23R1_FB4_Pos                    (4U)                              
  8626. #define CAN_F23R1_FB4_Msk                    (0x1UL << CAN_F23R1_FB4_Pos)       /*!< 0x00000010 */
  8627. #define CAN_F23R1_FB4                        CAN_F23R1_FB4_Msk                 /*!< Filter bit 4 */
  8628. #define CAN_F23R1_FB5_Pos                    (5U)                              
  8629. #define CAN_F23R1_FB5_Msk                    (0x1UL << CAN_F23R1_FB5_Pos)       /*!< 0x00000020 */
  8630. #define CAN_F23R1_FB5                        CAN_F23R1_FB5_Msk                 /*!< Filter bit 5 */
  8631. #define CAN_F23R1_FB6_Pos                    (6U)                              
  8632. #define CAN_F23R1_FB6_Msk                    (0x1UL << CAN_F23R1_FB6_Pos)       /*!< 0x00000040 */
  8633. #define CAN_F23R1_FB6                        CAN_F23R1_FB6_Msk                 /*!< Filter bit 6 */
  8634. #define CAN_F23R1_FB7_Pos                    (7U)                              
  8635. #define CAN_F23R1_FB7_Msk                    (0x1UL << CAN_F23R1_FB7_Pos)       /*!< 0x00000080 */
  8636. #define CAN_F23R1_FB7                        CAN_F23R1_FB7_Msk                 /*!< Filter bit 7 */
  8637. #define CAN_F23R1_FB8_Pos                    (8U)                              
  8638. #define CAN_F23R1_FB8_Msk                    (0x1UL << CAN_F23R1_FB8_Pos)       /*!< 0x00000100 */
  8639. #define CAN_F23R1_FB8                        CAN_F23R1_FB8_Msk                 /*!< Filter bit 8 */
  8640. #define CAN_F23R1_FB9_Pos                    (9U)                              
  8641. #define CAN_F23R1_FB9_Msk                    (0x1UL << CAN_F23R1_FB9_Pos)       /*!< 0x00000200 */
  8642. #define CAN_F23R1_FB9                        CAN_F23R1_FB9_Msk                 /*!< Filter bit 9 */
  8643. #define CAN_F23R1_FB10_Pos                   (10U)                            
  8644. #define CAN_F23R1_FB10_Msk                   (0x1UL << CAN_F23R1_FB10_Pos)      /*!< 0x00000400 */
  8645. #define CAN_F23R1_FB10                       CAN_F23R1_FB10_Msk                /*!< Filter bit 10 */
  8646. #define CAN_F23R1_FB11_Pos                   (11U)                            
  8647. #define CAN_F23R1_FB11_Msk                   (0x1UL << CAN_F23R1_FB11_Pos)      /*!< 0x00000800 */
  8648. #define CAN_F23R1_FB11                       CAN_F23R1_FB11_Msk                /*!< Filter bit 11 */
  8649. #define CAN_F23R1_FB12_Pos                   (12U)                            
  8650. #define CAN_F23R1_FB12_Msk                   (0x1UL << CAN_F23R1_FB12_Pos)      /*!< 0x00001000 */
  8651. #define CAN_F23R1_FB12                       CAN_F23R1_FB12_Msk                /*!< Filter bit 12 */
  8652. #define CAN_F23R1_FB13_Pos                   (13U)                            
  8653. #define CAN_F23R1_FB13_Msk                   (0x1UL << CAN_F23R1_FB13_Pos)      /*!< 0x00002000 */
  8654. #define CAN_F23R1_FB13                       CAN_F23R1_FB13_Msk                /*!< Filter bit 13 */
  8655. #define CAN_F23R1_FB14_Pos                   (14U)                            
  8656. #define CAN_F23R1_FB14_Msk                   (0x1UL << CAN_F23R1_FB14_Pos)      /*!< 0x00004000 */
  8657. #define CAN_F23R1_FB14                       CAN_F23R1_FB14_Msk                /*!< Filter bit 14 */
  8658. #define CAN_F23R1_FB15_Pos                   (15U)                            
  8659. #define CAN_F23R1_FB15_Msk                   (0x1UL << CAN_F23R1_FB15_Pos)      /*!< 0x00008000 */
  8660. #define CAN_F23R1_FB15                       CAN_F23R1_FB15_Msk                /*!< Filter bit 15 */
  8661. #define CAN_F23R1_FB16_Pos                   (16U)                            
  8662. #define CAN_F23R1_FB16_Msk                   (0x1UL << CAN_F23R1_FB16_Pos)      /*!< 0x00010000 */
  8663. #define CAN_F23R1_FB16                       CAN_F23R1_FB16_Msk                /*!< Filter bit 16 */
  8664. #define CAN_F23R1_FB17_Pos                   (17U)                            
  8665. #define CAN_F23R1_FB17_Msk                   (0x1UL << CAN_F23R1_FB17_Pos)      /*!< 0x00020000 */
  8666. #define CAN_F23R1_FB17                       CAN_F23R1_FB17_Msk                /*!< Filter bit 17 */
  8667. #define CAN_F23R1_FB18_Pos                   (18U)                            
  8668. #define CAN_F23R1_FB18_Msk                   (0x1UL << CAN_F23R1_FB18_Pos)      /*!< 0x00040000 */
  8669. #define CAN_F23R1_FB18                       CAN_F23R1_FB18_Msk                /*!< Filter bit 18 */
  8670. #define CAN_F23R1_FB19_Pos                   (19U)                            
  8671. #define CAN_F23R1_FB19_Msk                   (0x1UL << CAN_F23R1_FB19_Pos)      /*!< 0x00080000 */
  8672. #define CAN_F23R1_FB19                       CAN_F23R1_FB19_Msk                /*!< Filter bit 19 */
  8673. #define CAN_F23R1_FB20_Pos                   (20U)                            
  8674. #define CAN_F23R1_FB20_Msk                   (0x1UL << CAN_F23R1_FB20_Pos)      /*!< 0x00100000 */
  8675. #define CAN_F23R1_FB20                       CAN_F23R1_FB20_Msk                /*!< Filter bit 20 */
  8676. #define CAN_F23R1_FB21_Pos                   (21U)                            
  8677. #define CAN_F23R1_FB21_Msk                   (0x1UL << CAN_F23R1_FB21_Pos)      /*!< 0x00200000 */
  8678. #define CAN_F23R1_FB21                       CAN_F23R1_FB21_Msk                /*!< Filter bit 21 */
  8679. #define CAN_F23R1_FB22_Pos                   (22U)                            
  8680. #define CAN_F23R1_FB22_Msk                   (0x1UL << CAN_F23R1_FB22_Pos)      /*!< 0x00400000 */
  8681. #define CAN_F23R1_FB22                       CAN_F23R1_FB22_Msk                /*!< Filter bit 22 */
  8682. #define CAN_F23R1_FB23_Pos                   (23U)                            
  8683. #define CAN_F23R1_FB23_Msk                   (0x1UL << CAN_F23R1_FB23_Pos)      /*!< 0x00800000 */
  8684. #define CAN_F23R1_FB23                       CAN_F23R1_FB23_Msk                /*!< Filter bit 23 */
  8685. #define CAN_F23R1_FB24_Pos                   (24U)                            
  8686. #define CAN_F23R1_FB24_Msk                   (0x1UL << CAN_F23R1_FB24_Pos)      /*!< 0x01000000 */
  8687. #define CAN_F23R1_FB24                       CAN_F23R1_FB24_Msk                /*!< Filter bit 24 */
  8688. #define CAN_F23R1_FB25_Pos                   (25U)                            
  8689. #define CAN_F23R1_FB25_Msk                   (0x1UL << CAN_F23R1_FB25_Pos)      /*!< 0x02000000 */
  8690. #define CAN_F23R1_FB25                       CAN_F23R1_FB25_Msk                /*!< Filter bit 25 */
  8691. #define CAN_F23R1_FB26_Pos                   (26U)                            
  8692. #define CAN_F23R1_FB26_Msk                   (0x1UL << CAN_F23R1_FB26_Pos)      /*!< 0x04000000 */
  8693. #define CAN_F23R1_FB26                       CAN_F23R1_FB26_Msk                /*!< Filter bit 26 */
  8694. #define CAN_F23R1_FB27_Pos                   (27U)                            
  8695. #define CAN_F23R1_FB27_Msk                   (0x1UL << CAN_F23R1_FB27_Pos)      /*!< 0x08000000 */
  8696. #define CAN_F23R1_FB27                       CAN_F23R1_FB27_Msk                /*!< Filter bit 27 */
  8697. #define CAN_F23R1_FB28_Pos                   (28U)                            
  8698. #define CAN_F23R1_FB28_Msk                   (0x1UL << CAN_F23R1_FB28_Pos)      /*!< 0x10000000 */
  8699. #define CAN_F23R1_FB28                       CAN_F23R1_FB28_Msk                /*!< Filter bit 28 */
  8700. #define CAN_F23R1_FB29_Pos                   (29U)                            
  8701. #define CAN_F23R1_FB29_Msk                   (0x1UL << CAN_F23R1_FB29_Pos)      /*!< 0x20000000 */
  8702. #define CAN_F23R1_FB29                       CAN_F23R1_FB29_Msk                /*!< Filter bit 29 */
  8703. #define CAN_F23R1_FB30_Pos                   (30U)                            
  8704. #define CAN_F23R1_FB30_Msk                   (0x1UL << CAN_F23R1_FB30_Pos)      /*!< 0x40000000 */
  8705. #define CAN_F23R1_FB30                       CAN_F23R1_FB30_Msk                /*!< Filter bit 30 */
  8706. #define CAN_F23R1_FB31_Pos                   (31U)                            
  8707. #define CAN_F23R1_FB31_Msk                   (0x1UL << CAN_F23R1_FB31_Pos)      /*!< 0x80000000 */
  8708. #define CAN_F23R1_FB31                       CAN_F23R1_FB31_Msk                /*!< Filter bit 31 */
  8709.  
  8710. /*******************  Bit definition for CAN_F24R1 register  ******************/
  8711. #define CAN_F24R1_FB0_Pos                    (0U)                              
  8712. #define CAN_F24R1_FB0_Msk                    (0x1UL << CAN_F24R1_FB0_Pos)       /*!< 0x00000001 */
  8713. #define CAN_F24R1_FB0                        CAN_F24R1_FB0_Msk                 /*!< Filter bit 0 */
  8714. #define CAN_F24R1_FB1_Pos                    (1U)                              
  8715. #define CAN_F24R1_FB1_Msk                    (0x1UL << CAN_F24R1_FB1_Pos)       /*!< 0x00000002 */
  8716. #define CAN_F24R1_FB1                        CAN_F24R1_FB1_Msk                 /*!< Filter bit 1 */
  8717. #define CAN_F24R1_FB2_Pos                    (2U)                              
  8718. #define CAN_F24R1_FB2_Msk                    (0x1UL << CAN_F24R1_FB2_Pos)       /*!< 0x00000004 */
  8719. #define CAN_F24R1_FB2                        CAN_F24R1_FB2_Msk                 /*!< Filter bit 2 */
  8720. #define CAN_F24R1_FB3_Pos                    (3U)                              
  8721. #define CAN_F24R1_FB3_Msk                    (0x1UL << CAN_F24R1_FB3_Pos)       /*!< 0x00000008 */
  8722. #define CAN_F24R1_FB3                        CAN_F24R1_FB3_Msk                 /*!< Filter bit 3 */
  8723. #define CAN_F24R1_FB4_Pos                    (4U)                              
  8724. #define CAN_F24R1_FB4_Msk                    (0x1UL << CAN_F24R1_FB4_Pos)       /*!< 0x00000010 */
  8725. #define CAN_F24R1_FB4                        CAN_F24R1_FB4_Msk                 /*!< Filter bit 4 */
  8726. #define CAN_F24R1_FB5_Pos                    (5U)                              
  8727. #define CAN_F24R1_FB5_Msk                    (0x1UL << CAN_F24R1_FB5_Pos)       /*!< 0x00000020 */
  8728. #define CAN_F24R1_FB5                        CAN_F24R1_FB5_Msk                 /*!< Filter bit 5 */
  8729. #define CAN_F24R1_FB6_Pos                    (6U)                              
  8730. #define CAN_F24R1_FB6_Msk                    (0x1UL << CAN_F24R1_FB6_Pos)       /*!< 0x00000040 */
  8731. #define CAN_F24R1_FB6                        CAN_F24R1_FB6_Msk                 /*!< Filter bit 6 */
  8732. #define CAN_F24R1_FB7_Pos                    (7U)                              
  8733. #define CAN_F24R1_FB7_Msk                    (0x1UL << CAN_F24R1_FB7_Pos)       /*!< 0x00000080 */
  8734. #define CAN_F24R1_FB7                        CAN_F24R1_FB7_Msk                 /*!< Filter bit 7 */
  8735. #define CAN_F24R1_FB8_Pos                    (8U)                              
  8736. #define CAN_F24R1_FB8_Msk                    (0x1UL << CAN_F24R1_FB8_Pos)       /*!< 0x00000100 */
  8737. #define CAN_F24R1_FB8                        CAN_F24R1_FB8_Msk                 /*!< Filter bit 8 */
  8738. #define CAN_F24R1_FB9_Pos                    (9U)                              
  8739. #define CAN_F24R1_FB9_Msk                    (0x1UL << CAN_F24R1_FB9_Pos)       /*!< 0x00000200 */
  8740. #define CAN_F24R1_FB9                        CAN_F24R1_FB9_Msk                 /*!< Filter bit 9 */
  8741. #define CAN_F24R1_FB10_Pos                   (10U)                            
  8742. #define CAN_F24R1_FB10_Msk                   (0x1UL << CAN_F24R1_FB10_Pos)      /*!< 0x00000400 */
  8743. #define CAN_F24R1_FB10                       CAN_F24R1_FB10_Msk                /*!< Filter bit 10 */
  8744. #define CAN_F24R1_FB11_Pos                   (11U)                            
  8745. #define CAN_F24R1_FB11_Msk                   (0x1UL << CAN_F24R1_FB11_Pos)      /*!< 0x00000800 */
  8746. #define CAN_F24R1_FB11                       CAN_F24R1_FB11_Msk                /*!< Filter bit 11 */
  8747. #define CAN_F24R1_FB12_Pos                   (12U)                            
  8748. #define CAN_F24R1_FB12_Msk                   (0x1UL << CAN_F24R1_FB12_Pos)      /*!< 0x00001000 */
  8749. #define CAN_F24R1_FB12                       CAN_F24R1_FB12_Msk                /*!< Filter bit 12 */
  8750. #define CAN_F24R1_FB13_Pos                   (13U)                            
  8751. #define CAN_F24R1_FB13_Msk                   (0x1UL << CAN_F24R1_FB13_Pos)      /*!< 0x00002000 */
  8752. #define CAN_F24R1_FB13                       CAN_F24R1_FB13_Msk                /*!< Filter bit 13 */
  8753. #define CAN_F24R1_FB14_Pos                   (14U)                            
  8754. #define CAN_F24R1_FB14_Msk                   (0x1UL << CAN_F24R1_FB14_Pos)      /*!< 0x00004000 */
  8755. #define CAN_F24R1_FB14                       CAN_F24R1_FB14_Msk                /*!< Filter bit 14 */
  8756. #define CAN_F24R1_FB15_Pos                   (15U)                            
  8757. #define CAN_F24R1_FB15_Msk                   (0x1UL << CAN_F24R1_FB15_Pos)      /*!< 0x00008000 */
  8758. #define CAN_F24R1_FB15                       CAN_F24R1_FB15_Msk                /*!< Filter bit 15 */
  8759. #define CAN_F24R1_FB16_Pos                   (16U)                            
  8760. #define CAN_F24R1_FB16_Msk                   (0x1UL << CAN_F24R1_FB16_Pos)      /*!< 0x00010000 */
  8761. #define CAN_F24R1_FB16                       CAN_F24R1_FB16_Msk                /*!< Filter bit 16 */
  8762. #define CAN_F24R1_FB17_Pos                   (17U)                            
  8763. #define CAN_F24R1_FB17_Msk                   (0x1UL << CAN_F24R1_FB17_Pos)      /*!< 0x00020000 */
  8764. #define CAN_F24R1_FB17                       CAN_F24R1_FB17_Msk                /*!< Filter bit 17 */
  8765. #define CAN_F24R1_FB18_Pos                   (18U)                            
  8766. #define CAN_F24R1_FB18_Msk                   (0x1UL << CAN_F24R1_FB18_Pos)      /*!< 0x00040000 */
  8767. #define CAN_F24R1_FB18                       CAN_F24R1_FB18_Msk                /*!< Filter bit 18 */
  8768. #define CAN_F24R1_FB19_Pos                   (19U)                            
  8769. #define CAN_F24R1_FB19_Msk                   (0x1UL << CAN_F24R1_FB19_Pos)      /*!< 0x00080000 */
  8770. #define CAN_F24R1_FB19                       CAN_F24R1_FB19_Msk                /*!< Filter bit 19 */
  8771. #define CAN_F24R1_FB20_Pos                   (20U)                            
  8772. #define CAN_F24R1_FB20_Msk                   (0x1UL << CAN_F24R1_FB20_Pos)      /*!< 0x00100000 */
  8773. #define CAN_F24R1_FB20                       CAN_F24R1_FB20_Msk                /*!< Filter bit 20 */
  8774. #define CAN_F24R1_FB21_Pos                   (21U)                            
  8775. #define CAN_F24R1_FB21_Msk                   (0x1UL << CAN_F24R1_FB21_Pos)      /*!< 0x00200000 */
  8776. #define CAN_F24R1_FB21                       CAN_F24R1_FB21_Msk                /*!< Filter bit 21 */
  8777. #define CAN_F24R1_FB22_Pos                   (22U)                            
  8778. #define CAN_F24R1_FB22_Msk                   (0x1UL << CAN_F24R1_FB22_Pos)      /*!< 0x00400000 */
  8779. #define CAN_F24R1_FB22                       CAN_F24R1_FB22_Msk                /*!< Filter bit 22 */
  8780. #define CAN_F24R1_FB23_Pos                   (23U)                            
  8781. #define CAN_F24R1_FB23_Msk                   (0x1UL << CAN_F24R1_FB23_Pos)      /*!< 0x00800000 */
  8782. #define CAN_F24R1_FB23                       CAN_F24R1_FB23_Msk                /*!< Filter bit 23 */
  8783. #define CAN_F24R1_FB24_Pos                   (24U)                            
  8784. #define CAN_F24R1_FB24_Msk                   (0x1UL << CAN_F24R1_FB24_Pos)      /*!< 0x01000000 */
  8785. #define CAN_F24R1_FB24                       CAN_F24R1_FB24_Msk                /*!< Filter bit 24 */
  8786. #define CAN_F24R1_FB25_Pos                   (25U)                            
  8787. #define CAN_F24R1_FB25_Msk                   (0x1UL << CAN_F24R1_FB25_Pos)      /*!< 0x02000000 */
  8788. #define CAN_F24R1_FB25                       CAN_F24R1_FB25_Msk                /*!< Filter bit 25 */
  8789. #define CAN_F24R1_FB26_Pos                   (26U)                            
  8790. #define CAN_F24R1_FB26_Msk                   (0x1UL << CAN_F24R1_FB26_Pos)      /*!< 0x04000000 */
  8791. #define CAN_F24R1_FB26                       CAN_F24R1_FB26_Msk                /*!< Filter bit 26 */
  8792. #define CAN_F24R1_FB27_Pos                   (27U)                            
  8793. #define CAN_F24R1_FB27_Msk                   (0x1UL << CAN_F24R1_FB27_Pos)      /*!< 0x08000000 */
  8794. #define CAN_F24R1_FB27                       CAN_F24R1_FB27_Msk                /*!< Filter bit 27 */
  8795. #define CAN_F24R1_FB28_Pos                   (28U)                            
  8796. #define CAN_F24R1_FB28_Msk                   (0x1UL << CAN_F24R1_FB28_Pos)      /*!< 0x10000000 */
  8797. #define CAN_F24R1_FB28                       CAN_F24R1_FB28_Msk                /*!< Filter bit 28 */
  8798. #define CAN_F24R1_FB29_Pos                   (29U)                            
  8799. #define CAN_F24R1_FB29_Msk                   (0x1UL << CAN_F24R1_FB29_Pos)      /*!< 0x20000000 */
  8800. #define CAN_F24R1_FB29                       CAN_F24R1_FB29_Msk                /*!< Filter bit 29 */
  8801. #define CAN_F24R1_FB30_Pos                   (30U)                            
  8802. #define CAN_F24R1_FB30_Msk                   (0x1UL << CAN_F24R1_FB30_Pos)      /*!< 0x40000000 */
  8803. #define CAN_F24R1_FB30                       CAN_F24R1_FB30_Msk                /*!< Filter bit 30 */
  8804. #define CAN_F24R1_FB31_Pos                   (31U)                            
  8805. #define CAN_F24R1_FB31_Msk                   (0x1UL << CAN_F24R1_FB31_Pos)      /*!< 0x80000000 */
  8806. #define CAN_F24R1_FB31                       CAN_F24R1_FB31_Msk                /*!< Filter bit 31 */
  8807.  
  8808. /*******************  Bit definition for CAN_F25R1 register  ******************/
  8809. #define CAN_F25R1_FB0_Pos                    (0U)                              
  8810. #define CAN_F25R1_FB0_Msk                    (0x1UL << CAN_F25R1_FB0_Pos)       /*!< 0x00000001 */
  8811. #define CAN_F25R1_FB0                        CAN_F25R1_FB0_Msk                 /*!< Filter bit 0 */
  8812. #define CAN_F25R1_FB1_Pos                    (1U)                              
  8813. #define CAN_F25R1_FB1_Msk                    (0x1UL << CAN_F25R1_FB1_Pos)       /*!< 0x00000002 */
  8814. #define CAN_F25R1_FB1                        CAN_F25R1_FB1_Msk                 /*!< Filter bit 1 */
  8815. #define CAN_F25R1_FB2_Pos                    (2U)                              
  8816. #define CAN_F25R1_FB2_Msk                    (0x1UL << CAN_F25R1_FB2_Pos)       /*!< 0x00000004 */
  8817. #define CAN_F25R1_FB2                        CAN_F25R1_FB2_Msk                 /*!< Filter bit 2 */
  8818. #define CAN_F25R1_FB3_Pos                    (3U)                              
  8819. #define CAN_F25R1_FB3_Msk                    (0x1UL << CAN_F25R1_FB3_Pos)       /*!< 0x00000008 */
  8820. #define CAN_F25R1_FB3                        CAN_F25R1_FB3_Msk                 /*!< Filter bit 3 */
  8821. #define CAN_F25R1_FB4_Pos                    (4U)                              
  8822. #define CAN_F25R1_FB4_Msk                    (0x1UL << CAN_F25R1_FB4_Pos)       /*!< 0x00000010 */
  8823. #define CAN_F25R1_FB4                        CAN_F25R1_FB4_Msk                 /*!< Filter bit 4 */
  8824. #define CAN_F25R1_FB5_Pos                    (5U)                              
  8825. #define CAN_F25R1_FB5_Msk                    (0x1UL << CAN_F25R1_FB5_Pos)       /*!< 0x00000020 */
  8826. #define CAN_F25R1_FB5                        CAN_F25R1_FB5_Msk                 /*!< Filter bit 5 */
  8827. #define CAN_F25R1_FB6_Pos                    (6U)                              
  8828. #define CAN_F25R1_FB6_Msk                    (0x1UL << CAN_F25R1_FB6_Pos)       /*!< 0x00000040 */
  8829. #define CAN_F25R1_FB6                        CAN_F25R1_FB6_Msk                 /*!< Filter bit 6 */
  8830. #define CAN_F25R1_FB7_Pos                    (7U)                              
  8831. #define CAN_F25R1_FB7_Msk                    (0x1UL << CAN_F25R1_FB7_Pos)       /*!< 0x00000080 */
  8832. #define CAN_F25R1_FB7                        CAN_F25R1_FB7_Msk                 /*!< Filter bit 7 */
  8833. #define CAN_F25R1_FB8_Pos                    (8U)                              
  8834. #define CAN_F25R1_FB8_Msk                    (0x1UL << CAN_F25R1_FB8_Pos)       /*!< 0x00000100 */
  8835. #define CAN_F25R1_FB8                        CAN_F25R1_FB8_Msk                 /*!< Filter bit 8 */
  8836. #define CAN_F25R1_FB9_Pos                    (9U)                              
  8837. #define CAN_F25R1_FB9_Msk                    (0x1UL << CAN_F25R1_FB9_Pos)       /*!< 0x00000200 */
  8838. #define CAN_F25R1_FB9                        CAN_F25R1_FB9_Msk                 /*!< Filter bit 9 */
  8839. #define CAN_F25R1_FB10_Pos                   (10U)                            
  8840. #define CAN_F25R1_FB10_Msk                   (0x1UL << CAN_F25R1_FB10_Pos)      /*!< 0x00000400 */
  8841. #define CAN_F25R1_FB10                       CAN_F25R1_FB10_Msk                /*!< Filter bit 10 */
  8842. #define CAN_F25R1_FB11_Pos                   (11U)                            
  8843. #define CAN_F25R1_FB11_Msk                   (0x1UL << CAN_F25R1_FB11_Pos)      /*!< 0x00000800 */
  8844. #define CAN_F25R1_FB11                       CAN_F25R1_FB11_Msk                /*!< Filter bit 11 */
  8845. #define CAN_F25R1_FB12_Pos                   (12U)                            
  8846. #define CAN_F25R1_FB12_Msk                   (0x1UL << CAN_F25R1_FB12_Pos)      /*!< 0x00001000 */
  8847. #define CAN_F25R1_FB12                       CAN_F25R1_FB12_Msk                /*!< Filter bit 12 */
  8848. #define CAN_F25R1_FB13_Pos                   (13U)                            
  8849. #define CAN_F25R1_FB13_Msk                   (0x1UL << CAN_F25R1_FB13_Pos)      /*!< 0x00002000 */
  8850. #define CAN_F25R1_FB13                       CAN_F25R1_FB13_Msk                /*!< Filter bit 13 */
  8851. #define CAN_F25R1_FB14_Pos                   (14U)                            
  8852. #define CAN_F25R1_FB14_Msk                   (0x1UL << CAN_F25R1_FB14_Pos)      /*!< 0x00004000 */
  8853. #define CAN_F25R1_FB14                       CAN_F25R1_FB14_Msk                /*!< Filter bit 14 */
  8854. #define CAN_F25R1_FB15_Pos                   (15U)                            
  8855. #define CAN_F25R1_FB15_Msk                   (0x1UL << CAN_F25R1_FB15_Pos)      /*!< 0x00008000 */
  8856. #define CAN_F25R1_FB15                       CAN_F25R1_FB15_Msk                /*!< Filter bit 15 */
  8857. #define CAN_F25R1_FB16_Pos                   (16U)                            
  8858. #define CAN_F25R1_FB16_Msk                   (0x1UL << CAN_F25R1_FB16_Pos)      /*!< 0x00010000 */
  8859. #define CAN_F25R1_FB16                       CAN_F25R1_FB16_Msk                /*!< Filter bit 16 */
  8860. #define CAN_F25R1_FB17_Pos                   (17U)                            
  8861. #define CAN_F25R1_FB17_Msk                   (0x1UL << CAN_F25R1_FB17_Pos)      /*!< 0x00020000 */
  8862. #define CAN_F25R1_FB17                       CAN_F25R1_FB17_Msk                /*!< Filter bit 17 */
  8863. #define CAN_F25R1_FB18_Pos                   (18U)                            
  8864. #define CAN_F25R1_FB18_Msk                   (0x1UL << CAN_F25R1_FB18_Pos)      /*!< 0x00040000 */
  8865. #define CAN_F25R1_FB18                       CAN_F25R1_FB18_Msk                /*!< Filter bit 18 */
  8866. #define CAN_F25R1_FB19_Pos                   (19U)                            
  8867. #define CAN_F25R1_FB19_Msk                   (0x1UL << CAN_F25R1_FB19_Pos)      /*!< 0x00080000 */
  8868. #define CAN_F25R1_FB19                       CAN_F25R1_FB19_Msk                /*!< Filter bit 19 */
  8869. #define CAN_F25R1_FB20_Pos                   (20U)                            
  8870. #define CAN_F25R1_FB20_Msk                   (0x1UL << CAN_F25R1_FB20_Pos)      /*!< 0x00100000 */
  8871. #define CAN_F25R1_FB20                       CAN_F25R1_FB20_Msk                /*!< Filter bit 20 */
  8872. #define CAN_F25R1_FB21_Pos                   (21U)                            
  8873. #define CAN_F25R1_FB21_Msk                   (0x1UL << CAN_F25R1_FB21_Pos)      /*!< 0x00200000 */
  8874. #define CAN_F25R1_FB21                       CAN_F25R1_FB21_Msk                /*!< Filter bit 21 */
  8875. #define CAN_F25R1_FB22_Pos                   (22U)                            
  8876. #define CAN_F25R1_FB22_Msk                   (0x1UL << CAN_F25R1_FB22_Pos)      /*!< 0x00400000 */
  8877. #define CAN_F25R1_FB22                       CAN_F25R1_FB22_Msk                /*!< Filter bit 22 */
  8878. #define CAN_F25R1_FB23_Pos                   (23U)                            
  8879. #define CAN_F25R1_FB23_Msk                   (0x1UL << CAN_F25R1_FB23_Pos)      /*!< 0x00800000 */
  8880. #define CAN_F25R1_FB23                       CAN_F25R1_FB23_Msk                /*!< Filter bit 23 */
  8881. #define CAN_F25R1_FB24_Pos                   (24U)                            
  8882. #define CAN_F25R1_FB24_Msk                   (0x1UL << CAN_F25R1_FB24_Pos)      /*!< 0x01000000 */
  8883. #define CAN_F25R1_FB24                       CAN_F25R1_FB24_Msk                /*!< Filter bit 24 */
  8884. #define CAN_F25R1_FB25_Pos                   (25U)                            
  8885. #define CAN_F25R1_FB25_Msk                   (0x1UL << CAN_F25R1_FB25_Pos)      /*!< 0x02000000 */
  8886. #define CAN_F25R1_FB25                       CAN_F25R1_FB25_Msk                /*!< Filter bit 25 */
  8887. #define CAN_F25R1_FB26_Pos                   (26U)                            
  8888. #define CAN_F25R1_FB26_Msk                   (0x1UL << CAN_F25R1_FB26_Pos)      /*!< 0x04000000 */
  8889. #define CAN_F25R1_FB26                       CAN_F25R1_FB26_Msk                /*!< Filter bit 26 */
  8890. #define CAN_F25R1_FB27_Pos                   (27U)                            
  8891. #define CAN_F25R1_FB27_Msk                   (0x1UL << CAN_F25R1_FB27_Pos)      /*!< 0x08000000 */
  8892. #define CAN_F25R1_FB27                       CAN_F25R1_FB27_Msk                /*!< Filter bit 27 */
  8893. #define CAN_F25R1_FB28_Pos                   (28U)                            
  8894. #define CAN_F25R1_FB28_Msk                   (0x1UL << CAN_F25R1_FB28_Pos)      /*!< 0x10000000 */
  8895. #define CAN_F25R1_FB28                       CAN_F25R1_FB28_Msk                /*!< Filter bit 28 */
  8896. #define CAN_F25R1_FB29_Pos                   (29U)                            
  8897. #define CAN_F25R1_FB29_Msk                   (0x1UL << CAN_F25R1_FB29_Pos)      /*!< 0x20000000 */
  8898. #define CAN_F25R1_FB29                       CAN_F25R1_FB29_Msk                /*!< Filter bit 29 */
  8899. #define CAN_F25R1_FB30_Pos                   (30U)                            
  8900. #define CAN_F25R1_FB30_Msk                   (0x1UL << CAN_F25R1_FB30_Pos)      /*!< 0x40000000 */
  8901. #define CAN_F25R1_FB30                       CAN_F25R1_FB30_Msk                /*!< Filter bit 30 */
  8902. #define CAN_F25R1_FB31_Pos                   (31U)                            
  8903. #define CAN_F25R1_FB31_Msk                   (0x1UL << CAN_F25R1_FB31_Pos)      /*!< 0x80000000 */
  8904. #define CAN_F25R1_FB31                       CAN_F25R1_FB31_Msk                /*!< Filter bit 31 */
  8905.  
  8906. /*******************  Bit definition for CAN_F26R1 register  ******************/
  8907. #define CAN_F26R1_FB0_Pos                    (0U)                              
  8908. #define CAN_F26R1_FB0_Msk                    (0x1UL << CAN_F26R1_FB0_Pos)       /*!< 0x00000001 */
  8909. #define CAN_F26R1_FB0                        CAN_F26R1_FB0_Msk                 /*!< Filter bit 0 */
  8910. #define CAN_F26R1_FB1_Pos                    (1U)                              
  8911. #define CAN_F26R1_FB1_Msk                    (0x1UL << CAN_F26R1_FB1_Pos)       /*!< 0x00000002 */
  8912. #define CAN_F26R1_FB1                        CAN_F26R1_FB1_Msk                 /*!< Filter bit 1 */
  8913. #define CAN_F26R1_FB2_Pos                    (2U)                              
  8914. #define CAN_F26R1_FB2_Msk                    (0x1UL << CAN_F26R1_FB2_Pos)       /*!< 0x00000004 */
  8915. #define CAN_F26R1_FB2                        CAN_F26R1_FB2_Msk                 /*!< Filter bit 2 */
  8916. #define CAN_F26R1_FB3_Pos                    (3U)                              
  8917. #define CAN_F26R1_FB3_Msk                    (0x1UL << CAN_F26R1_FB3_Pos)       /*!< 0x00000008 */
  8918. #define CAN_F26R1_FB3                        CAN_F26R1_FB3_Msk                 /*!< Filter bit 3 */
  8919. #define CAN_F26R1_FB4_Pos                    (4U)                              
  8920. #define CAN_F26R1_FB4_Msk                    (0x1UL << CAN_F26R1_FB4_Pos)       /*!< 0x00000010 */
  8921. #define CAN_F26R1_FB4                        CAN_F26R1_FB4_Msk                 /*!< Filter bit 4 */
  8922. #define CAN_F26R1_FB5_Pos                    (5U)                              
  8923. #define CAN_F26R1_FB5_Msk                    (0x1UL << CAN_F26R1_FB5_Pos)       /*!< 0x00000020 */
  8924. #define CAN_F26R1_FB5                        CAN_F26R1_FB5_Msk                 /*!< Filter bit 5 */
  8925. #define CAN_F26R1_FB6_Pos                    (6U)                              
  8926. #define CAN_F26R1_FB6_Msk                    (0x1UL << CAN_F26R1_FB6_Pos)       /*!< 0x00000040 */
  8927. #define CAN_F26R1_FB6                        CAN_F26R1_FB6_Msk                 /*!< Filter bit 6 */
  8928. #define CAN_F26R1_FB7_Pos                    (7U)                              
  8929. #define CAN_F26R1_FB7_Msk                    (0x1UL << CAN_F26R1_FB7_Pos)       /*!< 0x00000080 */
  8930. #define CAN_F26R1_FB7                        CAN_F26R1_FB7_Msk                 /*!< Filter bit 7 */
  8931. #define CAN_F26R1_FB8_Pos                    (8U)                              
  8932. #define CAN_F26R1_FB8_Msk                    (0x1UL << CAN_F26R1_FB8_Pos)       /*!< 0x00000100 */
  8933. #define CAN_F26R1_FB8                        CAN_F26R1_FB8_Msk                 /*!< Filter bit 8 */
  8934. #define CAN_F26R1_FB9_Pos                    (9U)                              
  8935. #define CAN_F26R1_FB9_Msk                    (0x1UL << CAN_F26R1_FB9_Pos)       /*!< 0x00000200 */
  8936. #define CAN_F26R1_FB9                        CAN_F26R1_FB9_Msk                 /*!< Filter bit 9 */
  8937. #define CAN_F26R1_FB10_Pos                   (10U)                            
  8938. #define CAN_F26R1_FB10_Msk                   (0x1UL << CAN_F26R1_FB10_Pos)      /*!< 0x00000400 */
  8939. #define CAN_F26R1_FB10                       CAN_F26R1_FB10_Msk                /*!< Filter bit 10 */
  8940. #define CAN_F26R1_FB11_Pos                   (11U)                            
  8941. #define CAN_F26R1_FB11_Msk                   (0x1UL << CAN_F26R1_FB11_Pos)      /*!< 0x00000800 */
  8942. #define CAN_F26R1_FB11                       CAN_F26R1_FB11_Msk                /*!< Filter bit 11 */
  8943. #define CAN_F26R1_FB12_Pos                   (12U)                            
  8944. #define CAN_F26R1_FB12_Msk                   (0x1UL << CAN_F26R1_FB12_Pos)      /*!< 0x00001000 */
  8945. #define CAN_F26R1_FB12                       CAN_F26R1_FB12_Msk                /*!< Filter bit 12 */
  8946. #define CAN_F26R1_FB13_Pos                   (13U)                            
  8947. #define CAN_F26R1_FB13_Msk                   (0x1UL << CAN_F26R1_FB13_Pos)      /*!< 0x00002000 */
  8948. #define CAN_F26R1_FB13                       CAN_F26R1_FB13_Msk                /*!< Filter bit 13 */
  8949. #define CAN_F26R1_FB14_Pos                   (14U)                            
  8950. #define CAN_F26R1_FB14_Msk                   (0x1UL << CAN_F26R1_FB14_Pos)      /*!< 0x00004000 */
  8951. #define CAN_F26R1_FB14                       CAN_F26R1_FB14_Msk                /*!< Filter bit 14 */
  8952. #define CAN_F26R1_FB15_Pos                   (15U)                            
  8953. #define CAN_F26R1_FB15_Msk                   (0x1UL << CAN_F26R1_FB15_Pos)      /*!< 0x00008000 */
  8954. #define CAN_F26R1_FB15                       CAN_F26R1_FB15_Msk                /*!< Filter bit 15 */
  8955. #define CAN_F26R1_FB16_Pos                   (16U)                            
  8956. #define CAN_F26R1_FB16_Msk                   (0x1UL << CAN_F26R1_FB16_Pos)      /*!< 0x00010000 */
  8957. #define CAN_F26R1_FB16                       CAN_F26R1_FB16_Msk                /*!< Filter bit 16 */
  8958. #define CAN_F26R1_FB17_Pos                   (17U)                            
  8959. #define CAN_F26R1_FB17_Msk                   (0x1UL << CAN_F26R1_FB17_Pos)      /*!< 0x00020000 */
  8960. #define CAN_F26R1_FB17                       CAN_F26R1_FB17_Msk                /*!< Filter bit 17 */
  8961. #define CAN_F26R1_FB18_Pos                   (18U)                            
  8962. #define CAN_F26R1_FB18_Msk                   (0x1UL << CAN_F26R1_FB18_Pos)      /*!< 0x00040000 */
  8963. #define CAN_F26R1_FB18                       CAN_F26R1_FB18_Msk                /*!< Filter bit 18 */
  8964. #define CAN_F26R1_FB19_Pos                   (19U)                            
  8965. #define CAN_F26R1_FB19_Msk                   (0x1UL << CAN_F26R1_FB19_Pos)      /*!< 0x00080000 */
  8966. #define CAN_F26R1_FB19                       CAN_F26R1_FB19_Msk                /*!< Filter bit 19 */
  8967. #define CAN_F26R1_FB20_Pos                   (20U)                            
  8968. #define CAN_F26R1_FB20_Msk                   (0x1UL << CAN_F26R1_FB20_Pos)      /*!< 0x00100000 */
  8969. #define CAN_F26R1_FB20                       CAN_F26R1_FB20_Msk                /*!< Filter bit 20 */
  8970. #define CAN_F26R1_FB21_Pos                   (21U)                            
  8971. #define CAN_F26R1_FB21_Msk                   (0x1UL << CAN_F26R1_FB21_Pos)      /*!< 0x00200000 */
  8972. #define CAN_F26R1_FB21                       CAN_F26R1_FB21_Msk                /*!< Filter bit 21 */
  8973. #define CAN_F26R1_FB22_Pos                   (22U)                            
  8974. #define CAN_F26R1_FB22_Msk                   (0x1UL << CAN_F26R1_FB22_Pos)      /*!< 0x00400000 */
  8975. #define CAN_F26R1_FB22                       CAN_F26R1_FB22_Msk                /*!< Filter bit 22 */
  8976. #define CAN_F26R1_FB23_Pos                   (23U)                            
  8977. #define CAN_F26R1_FB23_Msk                   (0x1UL << CAN_F26R1_FB23_Pos)      /*!< 0x00800000 */
  8978. #define CAN_F26R1_FB23                       CAN_F26R1_FB23_Msk                /*!< Filter bit 23 */
  8979. #define CAN_F26R1_FB24_Pos                   (24U)                            
  8980. #define CAN_F26R1_FB24_Msk                   (0x1UL << CAN_F26R1_FB24_Pos)      /*!< 0x01000000 */
  8981. #define CAN_F26R1_FB24                       CAN_F26R1_FB24_Msk                /*!< Filter bit 24 */
  8982. #define CAN_F26R1_FB25_Pos                   (25U)                            
  8983. #define CAN_F26R1_FB25_Msk                   (0x1UL << CAN_F26R1_FB25_Pos)      /*!< 0x02000000 */
  8984. #define CAN_F26R1_FB25                       CAN_F26R1_FB25_Msk                /*!< Filter bit 25 */
  8985. #define CAN_F26R1_FB26_Pos                   (26U)                            
  8986. #define CAN_F26R1_FB26_Msk                   (0x1UL << CAN_F26R1_FB26_Pos)      /*!< 0x04000000 */
  8987. #define CAN_F26R1_FB26                       CAN_F26R1_FB26_Msk                /*!< Filter bit 26 */
  8988. #define CAN_F26R1_FB27_Pos                   (27U)                            
  8989. #define CAN_F26R1_FB27_Msk                   (0x1UL << CAN_F26R1_FB27_Pos)      /*!< 0x08000000 */
  8990. #define CAN_F26R1_FB27                       CAN_F26R1_FB27_Msk                /*!< Filter bit 27 */
  8991. #define CAN_F26R1_FB28_Pos                   (28U)                            
  8992. #define CAN_F26R1_FB28_Msk                   (0x1UL << CAN_F26R1_FB28_Pos)      /*!< 0x10000000 */
  8993. #define CAN_F26R1_FB28                       CAN_F26R1_FB28_Msk                /*!< Filter bit 28 */
  8994. #define CAN_F26R1_FB29_Pos                   (29U)                            
  8995. #define CAN_F26R1_FB29_Msk                   (0x1UL << CAN_F26R1_FB29_Pos)      /*!< 0x20000000 */
  8996. #define CAN_F26R1_FB29                       CAN_F26R1_FB29_Msk                /*!< Filter bit 29 */
  8997. #define CAN_F26R1_FB30_Pos                   (30U)                            
  8998. #define CAN_F26R1_FB30_Msk                   (0x1UL << CAN_F26R1_FB30_Pos)      /*!< 0x40000000 */
  8999. #define CAN_F26R1_FB30                       CAN_F26R1_FB30_Msk                /*!< Filter bit 30 */
  9000. #define CAN_F26R1_FB31_Pos                   (31U)                            
  9001. #define CAN_F26R1_FB31_Msk                   (0x1UL << CAN_F26R1_FB31_Pos)      /*!< 0x80000000 */
  9002. #define CAN_F26R1_FB31                       CAN_F26R1_FB31_Msk                /*!< Filter bit 31 */
  9003.  
  9004. /*******************  Bit definition for CAN_F27R1 register  ******************/
  9005. #define CAN_F27R1_FB0_Pos                    (0U)                              
  9006. #define CAN_F27R1_FB0_Msk                    (0x1UL << CAN_F27R1_FB0_Pos)       /*!< 0x00000001 */
  9007. #define CAN_F27R1_FB0                        CAN_F27R1_FB0_Msk                 /*!< Filter bit 0 */
  9008. #define CAN_F27R1_FB1_Pos                    (1U)                              
  9009. #define CAN_F27R1_FB1_Msk                    (0x1UL << CAN_F27R1_FB1_Pos)       /*!< 0x00000002 */
  9010. #define CAN_F27R1_FB1                        CAN_F27R1_FB1_Msk                 /*!< Filter bit 1 */
  9011. #define CAN_F27R1_FB2_Pos                    (2U)                              
  9012. #define CAN_F27R1_FB2_Msk                    (0x1UL << CAN_F27R1_FB2_Pos)       /*!< 0x00000004 */
  9013. #define CAN_F27R1_FB2                        CAN_F27R1_FB2_Msk                 /*!< Filter bit 2 */
  9014. #define CAN_F27R1_FB3_Pos                    (3U)                              
  9015. #define CAN_F27R1_FB3_Msk                    (0x1UL << CAN_F27R1_FB3_Pos)       /*!< 0x00000008 */
  9016. #define CAN_F27R1_FB3                        CAN_F27R1_FB3_Msk                 /*!< Filter bit 3 */
  9017. #define CAN_F27R1_FB4_Pos                    (4U)                              
  9018. #define CAN_F27R1_FB4_Msk                    (0x1UL << CAN_F27R1_FB4_Pos)       /*!< 0x00000010 */
  9019. #define CAN_F27R1_FB4                        CAN_F27R1_FB4_Msk                 /*!< Filter bit 4 */
  9020. #define CAN_F27R1_FB5_Pos                    (5U)                              
  9021. #define CAN_F27R1_FB5_Msk                    (0x1UL << CAN_F27R1_FB5_Pos)       /*!< 0x00000020 */
  9022. #define CAN_F27R1_FB5                        CAN_F27R1_FB5_Msk                 /*!< Filter bit 5 */
  9023. #define CAN_F27R1_FB6_Pos                    (6U)                              
  9024. #define CAN_F27R1_FB6_Msk                    (0x1UL << CAN_F27R1_FB6_Pos)       /*!< 0x00000040 */
  9025. #define CAN_F27R1_FB6                        CAN_F27R1_FB6_Msk                 /*!< Filter bit 6 */
  9026. #define CAN_F27R1_FB7_Pos                    (7U)                              
  9027. #define CAN_F27R1_FB7_Msk                    (0x1UL << CAN_F27R1_FB7_Pos)       /*!< 0x00000080 */
  9028. #define CAN_F27R1_FB7                        CAN_F27R1_FB7_Msk                 /*!< Filter bit 7 */
  9029. #define CAN_F27R1_FB8_Pos                    (8U)                              
  9030. #define CAN_F27R1_FB8_Msk                    (0x1UL << CAN_F27R1_FB8_Pos)       /*!< 0x00000100 */
  9031. #define CAN_F27R1_FB8                        CAN_F27R1_FB8_Msk                 /*!< Filter bit 8 */
  9032. #define CAN_F27R1_FB9_Pos                    (9U)                              
  9033. #define CAN_F27R1_FB9_Msk                    (0x1UL << CAN_F27R1_FB9_Pos)       /*!< 0x00000200 */
  9034. #define CAN_F27R1_FB9                        CAN_F27R1_FB9_Msk                 /*!< Filter bit 9 */
  9035. #define CAN_F27R1_FB10_Pos                   (10U)                            
  9036. #define CAN_F27R1_FB10_Msk                   (0x1UL << CAN_F27R1_FB10_Pos)      /*!< 0x00000400 */
  9037. #define CAN_F27R1_FB10                       CAN_F27R1_FB10_Msk                /*!< Filter bit 10 */
  9038. #define CAN_F27R1_FB11_Pos                   (11U)                            
  9039. #define CAN_F27R1_FB11_Msk                   (0x1UL << CAN_F27R1_FB11_Pos)      /*!< 0x00000800 */
  9040. #define CAN_F27R1_FB11                       CAN_F27R1_FB11_Msk                /*!< Filter bit 11 */
  9041. #define CAN_F27R1_FB12_Pos                   (12U)                            
  9042. #define CAN_F27R1_FB12_Msk                   (0x1UL << CAN_F27R1_FB12_Pos)      /*!< 0x00001000 */
  9043. #define CAN_F27R1_FB12                       CAN_F27R1_FB12_Msk                /*!< Filter bit 12 */
  9044. #define CAN_F27R1_FB13_Pos                   (13U)                            
  9045. #define CAN_F27R1_FB13_Msk                   (0x1UL << CAN_F27R1_FB13_Pos)      /*!< 0x00002000 */
  9046. #define CAN_F27R1_FB13                       CAN_F27R1_FB13_Msk                /*!< Filter bit 13 */
  9047. #define CAN_F27R1_FB14_Pos                   (14U)                            
  9048. #define CAN_F27R1_FB14_Msk                   (0x1UL << CAN_F27R1_FB14_Pos)      /*!< 0x00004000 */
  9049. #define CAN_F27R1_FB14                       CAN_F27R1_FB14_Msk                /*!< Filter bit 14 */
  9050. #define CAN_F27R1_FB15_Pos                   (15U)                            
  9051. #define CAN_F27R1_FB15_Msk                   (0x1UL << CAN_F27R1_FB15_Pos)      /*!< 0x00008000 */
  9052. #define CAN_F27R1_FB15                       CAN_F27R1_FB15_Msk                /*!< Filter bit 15 */
  9053. #define CAN_F27R1_FB16_Pos                   (16U)                            
  9054. #define CAN_F27R1_FB16_Msk                   (0x1UL << CAN_F27R1_FB16_Pos)      /*!< 0x00010000 */
  9055. #define CAN_F27R1_FB16                       CAN_F27R1_FB16_Msk                /*!< Filter bit 16 */
  9056. #define CAN_F27R1_FB17_Pos                   (17U)                            
  9057. #define CAN_F27R1_FB17_Msk                   (0x1UL << CAN_F27R1_FB17_Pos)      /*!< 0x00020000 */
  9058. #define CAN_F27R1_FB17                       CAN_F27R1_FB17_Msk                /*!< Filter bit 17 */
  9059. #define CAN_F27R1_FB18_Pos                   (18U)                            
  9060. #define CAN_F27R1_FB18_Msk                   (0x1UL << CAN_F27R1_FB18_Pos)      /*!< 0x00040000 */
  9061. #define CAN_F27R1_FB18                       CAN_F27R1_FB18_Msk                /*!< Filter bit 18 */
  9062. #define CAN_F27R1_FB19_Pos                   (19U)                            
  9063. #define CAN_F27R1_FB19_Msk                   (0x1UL << CAN_F27R1_FB19_Pos)      /*!< 0x00080000 */
  9064. #define CAN_F27R1_FB19                       CAN_F27R1_FB19_Msk                /*!< Filter bit 19 */
  9065. #define CAN_F27R1_FB20_Pos                   (20U)                            
  9066. #define CAN_F27R1_FB20_Msk                   (0x1UL << CAN_F27R1_FB20_Pos)      /*!< 0x00100000 */
  9067. #define CAN_F27R1_FB20                       CAN_F27R1_FB20_Msk                /*!< Filter bit 20 */
  9068. #define CAN_F27R1_FB21_Pos                   (21U)                            
  9069. #define CAN_F27R1_FB21_Msk                   (0x1UL << CAN_F27R1_FB21_Pos)      /*!< 0x00200000 */
  9070. #define CAN_F27R1_FB21                       CAN_F27R1_FB21_Msk                /*!< Filter bit 21 */
  9071. #define CAN_F27R1_FB22_Pos                   (22U)                            
  9072. #define CAN_F27R1_FB22_Msk                   (0x1UL << CAN_F27R1_FB22_Pos)      /*!< 0x00400000 */
  9073. #define CAN_F27R1_FB22                       CAN_F27R1_FB22_Msk                /*!< Filter bit 22 */
  9074. #define CAN_F27R1_FB23_Pos                   (23U)                            
  9075. #define CAN_F27R1_FB23_Msk                   (0x1UL << CAN_F27R1_FB23_Pos)      /*!< 0x00800000 */
  9076. #define CAN_F27R1_FB23                       CAN_F27R1_FB23_Msk                /*!< Filter bit 23 */
  9077. #define CAN_F27R1_FB24_Pos                   (24U)                            
  9078. #define CAN_F27R1_FB24_Msk                   (0x1UL << CAN_F27R1_FB24_Pos)      /*!< 0x01000000 */
  9079. #define CAN_F27R1_FB24                       CAN_F27R1_FB24_Msk                /*!< Filter bit 24 */
  9080. #define CAN_F27R1_FB25_Pos                   (25U)                            
  9081. #define CAN_F27R1_FB25_Msk                   (0x1UL << CAN_F27R1_FB25_Pos)      /*!< 0x02000000 */
  9082. #define CAN_F27R1_FB25                       CAN_F27R1_FB25_Msk                /*!< Filter bit 25 */
  9083. #define CAN_F27R1_FB26_Pos                   (26U)                            
  9084. #define CAN_F27R1_FB26_Msk                   (0x1UL << CAN_F27R1_FB26_Pos)      /*!< 0x04000000 */
  9085. #define CAN_F27R1_FB26                       CAN_F27R1_FB26_Msk                /*!< Filter bit 26 */
  9086. #define CAN_F27R1_FB27_Pos                   (27U)                            
  9087. #define CAN_F27R1_FB27_Msk                   (0x1UL << CAN_F27R1_FB27_Pos)      /*!< 0x08000000 */
  9088. #define CAN_F27R1_FB27                       CAN_F27R1_FB27_Msk                /*!< Filter bit 27 */
  9089. #define CAN_F27R1_FB28_Pos                   (28U)                            
  9090. #define CAN_F27R1_FB28_Msk                   (0x1UL << CAN_F27R1_FB28_Pos)      /*!< 0x10000000 */
  9091. #define CAN_F27R1_FB28                       CAN_F27R1_FB28_Msk                /*!< Filter bit 28 */
  9092. #define CAN_F27R1_FB29_Pos                   (29U)                            
  9093. #define CAN_F27R1_FB29_Msk                   (0x1UL << CAN_F27R1_FB29_Pos)      /*!< 0x20000000 */
  9094. #define CAN_F27R1_FB29                       CAN_F27R1_FB29_Msk                /*!< Filter bit 29 */
  9095. #define CAN_F27R1_FB30_Pos                   (30U)                            
  9096. #define CAN_F27R1_FB30_Msk                   (0x1UL << CAN_F27R1_FB30_Pos)      /*!< 0x40000000 */
  9097. #define CAN_F27R1_FB30                       CAN_F27R1_FB30_Msk                /*!< Filter bit 30 */
  9098. #define CAN_F27R1_FB31_Pos                   (31U)                            
  9099. #define CAN_F27R1_FB31_Msk                   (0x1UL << CAN_F27R1_FB31_Pos)      /*!< 0x80000000 */
  9100. #define CAN_F27R1_FB31                       CAN_F27R1_FB31_Msk                /*!< Filter bit 31 */
  9101.  
  9102. /*******************  Bit definition for CAN_F0R2 register  *******************/
  9103. #define CAN_F0R2_FB0_Pos                     (0U)                              
  9104. #define CAN_F0R2_FB0_Msk                     (0x1UL << CAN_F0R2_FB0_Pos)        /*!< 0x00000001 */
  9105. #define CAN_F0R2_FB0                         CAN_F0R2_FB0_Msk                  /*!< Filter bit 0 */
  9106. #define CAN_F0R2_FB1_Pos                     (1U)                              
  9107. #define CAN_F0R2_FB1_Msk                     (0x1UL << CAN_F0R2_FB1_Pos)        /*!< 0x00000002 */
  9108. #define CAN_F0R2_FB1                         CAN_F0R2_FB1_Msk                  /*!< Filter bit 1 */
  9109. #define CAN_F0R2_FB2_Pos                     (2U)                              
  9110. #define CAN_F0R2_FB2_Msk                     (0x1UL << CAN_F0R2_FB2_Pos)        /*!< 0x00000004 */
  9111. #define CAN_F0R2_FB2                         CAN_F0R2_FB2_Msk                  /*!< Filter bit 2 */
  9112. #define CAN_F0R2_FB3_Pos                     (3U)                              
  9113. #define CAN_F0R2_FB3_Msk                     (0x1UL << CAN_F0R2_FB3_Pos)        /*!< 0x00000008 */
  9114. #define CAN_F0R2_FB3                         CAN_F0R2_FB3_Msk                  /*!< Filter bit 3 */
  9115. #define CAN_F0R2_FB4_Pos                     (4U)                              
  9116. #define CAN_F0R2_FB4_Msk                     (0x1UL << CAN_F0R2_FB4_Pos)        /*!< 0x00000010 */
  9117. #define CAN_F0R2_FB4                         CAN_F0R2_FB4_Msk                  /*!< Filter bit 4 */
  9118. #define CAN_F0R2_FB5_Pos                     (5U)                              
  9119. #define CAN_F0R2_FB5_Msk                     (0x1UL << CAN_F0R2_FB5_Pos)        /*!< 0x00000020 */
  9120. #define CAN_F0R2_FB5                         CAN_F0R2_FB5_Msk                  /*!< Filter bit 5 */
  9121. #define CAN_F0R2_FB6_Pos                     (6U)                              
  9122. #define CAN_F0R2_FB6_Msk                     (0x1UL << CAN_F0R2_FB6_Pos)        /*!< 0x00000040 */
  9123. #define CAN_F0R2_FB6                         CAN_F0R2_FB6_Msk                  /*!< Filter bit 6 */
  9124. #define CAN_F0R2_FB7_Pos                     (7U)                              
  9125. #define CAN_F0R2_FB7_Msk                     (0x1UL << CAN_F0R2_FB7_Pos)        /*!< 0x00000080 */
  9126. #define CAN_F0R2_FB7                         CAN_F0R2_FB7_Msk                  /*!< Filter bit 7 */
  9127. #define CAN_F0R2_FB8_Pos                     (8U)                              
  9128. #define CAN_F0R2_FB8_Msk                     (0x1UL << CAN_F0R2_FB8_Pos)        /*!< 0x00000100 */
  9129. #define CAN_F0R2_FB8                         CAN_F0R2_FB8_Msk                  /*!< Filter bit 8 */
  9130. #define CAN_F0R2_FB9_Pos                     (9U)                              
  9131. #define CAN_F0R2_FB9_Msk                     (0x1UL << CAN_F0R2_FB9_Pos)        /*!< 0x00000200 */
  9132. #define CAN_F0R2_FB9                         CAN_F0R2_FB9_Msk                  /*!< Filter bit 9 */
  9133. #define CAN_F0R2_FB10_Pos                    (10U)                            
  9134. #define CAN_F0R2_FB10_Msk                    (0x1UL << CAN_F0R2_FB10_Pos)       /*!< 0x00000400 */
  9135. #define CAN_F0R2_FB10                        CAN_F0R2_FB10_Msk                 /*!< Filter bit 10 */
  9136. #define CAN_F0R2_FB11_Pos                    (11U)                            
  9137. #define CAN_F0R2_FB11_Msk                    (0x1UL << CAN_F0R2_FB11_Pos)       /*!< 0x00000800 */
  9138. #define CAN_F0R2_FB11                        CAN_F0R2_FB11_Msk                 /*!< Filter bit 11 */
  9139. #define CAN_F0R2_FB12_Pos                    (12U)                            
  9140. #define CAN_F0R2_FB12_Msk                    (0x1UL << CAN_F0R2_FB12_Pos)       /*!< 0x00001000 */
  9141. #define CAN_F0R2_FB12                        CAN_F0R2_FB12_Msk                 /*!< Filter bit 12 */
  9142. #define CAN_F0R2_FB13_Pos                    (13U)                            
  9143. #define CAN_F0R2_FB13_Msk                    (0x1UL << CAN_F0R2_FB13_Pos)       /*!< 0x00002000 */
  9144. #define CAN_F0R2_FB13                        CAN_F0R2_FB13_Msk                 /*!< Filter bit 13 */
  9145. #define CAN_F0R2_FB14_Pos                    (14U)                            
  9146. #define CAN_F0R2_FB14_Msk                    (0x1UL << CAN_F0R2_FB14_Pos)       /*!< 0x00004000 */
  9147. #define CAN_F0R2_FB14                        CAN_F0R2_FB14_Msk                 /*!< Filter bit 14 */
  9148. #define CAN_F0R2_FB15_Pos                    (15U)                            
  9149. #define CAN_F0R2_FB15_Msk                    (0x1UL << CAN_F0R2_FB15_Pos)       /*!< 0x00008000 */
  9150. #define CAN_F0R2_FB15                        CAN_F0R2_FB15_Msk                 /*!< Filter bit 15 */
  9151. #define CAN_F0R2_FB16_Pos                    (16U)                            
  9152. #define CAN_F0R2_FB16_Msk                    (0x1UL << CAN_F0R2_FB16_Pos)       /*!< 0x00010000 */
  9153. #define CAN_F0R2_FB16                        CAN_F0R2_FB16_Msk                 /*!< Filter bit 16 */
  9154. #define CAN_F0R2_FB17_Pos                    (17U)                            
  9155. #define CAN_F0R2_FB17_Msk                    (0x1UL << CAN_F0R2_FB17_Pos)       /*!< 0x00020000 */
  9156. #define CAN_F0R2_FB17                        CAN_F0R2_FB17_Msk                 /*!< Filter bit 17 */
  9157. #define CAN_F0R2_FB18_Pos                    (18U)                            
  9158. #define CAN_F0R2_FB18_Msk                    (0x1UL << CAN_F0R2_FB18_Pos)       /*!< 0x00040000 */
  9159. #define CAN_F0R2_FB18                        CAN_F0R2_FB18_Msk                 /*!< Filter bit 18 */
  9160. #define CAN_F0R2_FB19_Pos                    (19U)                            
  9161. #define CAN_F0R2_FB19_Msk                    (0x1UL << CAN_F0R2_FB19_Pos)       /*!< 0x00080000 */
  9162. #define CAN_F0R2_FB19                        CAN_F0R2_FB19_Msk                 /*!< Filter bit 19 */
  9163. #define CAN_F0R2_FB20_Pos                    (20U)                            
  9164. #define CAN_F0R2_FB20_Msk                    (0x1UL << CAN_F0R2_FB20_Pos)       /*!< 0x00100000 */
  9165. #define CAN_F0R2_FB20                        CAN_F0R2_FB20_Msk                 /*!< Filter bit 20 */
  9166. #define CAN_F0R2_FB21_Pos                    (21U)                            
  9167. #define CAN_F0R2_FB21_Msk                    (0x1UL << CAN_F0R2_FB21_Pos)       /*!< 0x00200000 */
  9168. #define CAN_F0R2_FB21                        CAN_F0R2_FB21_Msk                 /*!< Filter bit 21 */
  9169. #define CAN_F0R2_FB22_Pos                    (22U)                            
  9170. #define CAN_F0R2_FB22_Msk                    (0x1UL << CAN_F0R2_FB22_Pos)       /*!< 0x00400000 */
  9171. #define CAN_F0R2_FB22                        CAN_F0R2_FB22_Msk                 /*!< Filter bit 22 */
  9172. #define CAN_F0R2_FB23_Pos                    (23U)                            
  9173. #define CAN_F0R2_FB23_Msk                    (0x1UL << CAN_F0R2_FB23_Pos)       /*!< 0x00800000 */
  9174. #define CAN_F0R2_FB23                        CAN_F0R2_FB23_Msk                 /*!< Filter bit 23 */
  9175. #define CAN_F0R2_FB24_Pos                    (24U)                            
  9176. #define CAN_F0R2_FB24_Msk                    (0x1UL << CAN_F0R2_FB24_Pos)       /*!< 0x01000000 */
  9177. #define CAN_F0R2_FB24                        CAN_F0R2_FB24_Msk                 /*!< Filter bit 24 */
  9178. #define CAN_F0R2_FB25_Pos                    (25U)                            
  9179. #define CAN_F0R2_FB25_Msk                    (0x1UL << CAN_F0R2_FB25_Pos)       /*!< 0x02000000 */
  9180. #define CAN_F0R2_FB25                        CAN_F0R2_FB25_Msk                 /*!< Filter bit 25 */
  9181. #define CAN_F0R2_FB26_Pos                    (26U)                            
  9182. #define CAN_F0R2_FB26_Msk                    (0x1UL << CAN_F0R2_FB26_Pos)       /*!< 0x04000000 */
  9183. #define CAN_F0R2_FB26                        CAN_F0R2_FB26_Msk                 /*!< Filter bit 26 */
  9184. #define CAN_F0R2_FB27_Pos                    (27U)                            
  9185. #define CAN_F0R2_FB27_Msk                    (0x1UL << CAN_F0R2_FB27_Pos)       /*!< 0x08000000 */
  9186. #define CAN_F0R2_FB27                        CAN_F0R2_FB27_Msk                 /*!< Filter bit 27 */
  9187. #define CAN_F0R2_FB28_Pos                    (28U)                            
  9188. #define CAN_F0R2_FB28_Msk                    (0x1UL << CAN_F0R2_FB28_Pos)       /*!< 0x10000000 */
  9189. #define CAN_F0R2_FB28                        CAN_F0R2_FB28_Msk                 /*!< Filter bit 28 */
  9190. #define CAN_F0R2_FB29_Pos                    (29U)                            
  9191. #define CAN_F0R2_FB29_Msk                    (0x1UL << CAN_F0R2_FB29_Pos)       /*!< 0x20000000 */
  9192. #define CAN_F0R2_FB29                        CAN_F0R2_FB29_Msk                 /*!< Filter bit 29 */
  9193. #define CAN_F0R2_FB30_Pos                    (30U)                            
  9194. #define CAN_F0R2_FB30_Msk                    (0x1UL << CAN_F0R2_FB30_Pos)       /*!< 0x40000000 */
  9195. #define CAN_F0R2_FB30                        CAN_F0R2_FB30_Msk                 /*!< Filter bit 30 */
  9196. #define CAN_F0R2_FB31_Pos                    (31U)                            
  9197. #define CAN_F0R2_FB31_Msk                    (0x1UL << CAN_F0R2_FB31_Pos)       /*!< 0x80000000 */
  9198. #define CAN_F0R2_FB31                        CAN_F0R2_FB31_Msk                 /*!< Filter bit 31 */
  9199.  
  9200. /*******************  Bit definition for CAN_F1R2 register  *******************/
  9201. #define CAN_F1R2_FB0_Pos                     (0U)                              
  9202. #define CAN_F1R2_FB0_Msk                     (0x1UL << CAN_F1R2_FB0_Pos)        /*!< 0x00000001 */
  9203. #define CAN_F1R2_FB0                         CAN_F1R2_FB0_Msk                  /*!< Filter bit 0 */
  9204. #define CAN_F1R2_FB1_Pos                     (1U)                              
  9205. #define CAN_F1R2_FB1_Msk                     (0x1UL << CAN_F1R2_FB1_Pos)        /*!< 0x00000002 */
  9206. #define CAN_F1R2_FB1                         CAN_F1R2_FB1_Msk                  /*!< Filter bit 1 */
  9207. #define CAN_F1R2_FB2_Pos                     (2U)                              
  9208. #define CAN_F1R2_FB2_Msk                     (0x1UL << CAN_F1R2_FB2_Pos)        /*!< 0x00000004 */
  9209. #define CAN_F1R2_FB2                         CAN_F1R2_FB2_Msk                  /*!< Filter bit 2 */
  9210. #define CAN_F1R2_FB3_Pos                     (3U)                              
  9211. #define CAN_F1R2_FB3_Msk                     (0x1UL << CAN_F1R2_FB3_Pos)        /*!< 0x00000008 */
  9212. #define CAN_F1R2_FB3                         CAN_F1R2_FB3_Msk                  /*!< Filter bit 3 */
  9213. #define CAN_F1R2_FB4_Pos                     (4U)                              
  9214. #define CAN_F1R2_FB4_Msk                     (0x1UL << CAN_F1R2_FB4_Pos)        /*!< 0x00000010 */
  9215. #define CAN_F1R2_FB4                         CAN_F1R2_FB4_Msk                  /*!< Filter bit 4 */
  9216. #define CAN_F1R2_FB5_Pos                     (5U)                              
  9217. #define CAN_F1R2_FB5_Msk                     (0x1UL << CAN_F1R2_FB5_Pos)        /*!< 0x00000020 */
  9218. #define CAN_F1R2_FB5                         CAN_F1R2_FB5_Msk                  /*!< Filter bit 5 */
  9219. #define CAN_F1R2_FB6_Pos                     (6U)                              
  9220. #define CAN_F1R2_FB6_Msk                     (0x1UL << CAN_F1R2_FB6_Pos)        /*!< 0x00000040 */
  9221. #define CAN_F1R2_FB6                         CAN_F1R2_FB6_Msk                  /*!< Filter bit 6 */
  9222. #define CAN_F1R2_FB7_Pos                     (7U)                              
  9223. #define CAN_F1R2_FB7_Msk                     (0x1UL << CAN_F1R2_FB7_Pos)        /*!< 0x00000080 */
  9224. #define CAN_F1R2_FB7                         CAN_F1R2_FB7_Msk                  /*!< Filter bit 7 */
  9225. #define CAN_F1R2_FB8_Pos                     (8U)                              
  9226. #define CAN_F1R2_FB8_Msk                     (0x1UL << CAN_F1R2_FB8_Pos)        /*!< 0x00000100 */
  9227. #define CAN_F1R2_FB8                         CAN_F1R2_FB8_Msk                  /*!< Filter bit 8 */
  9228. #define CAN_F1R2_FB9_Pos                     (9U)                              
  9229. #define CAN_F1R2_FB9_Msk                     (0x1UL << CAN_F1R2_FB9_Pos)        /*!< 0x00000200 */
  9230. #define CAN_F1R2_FB9                         CAN_F1R2_FB9_Msk                  /*!< Filter bit 9 */
  9231. #define CAN_F1R2_FB10_Pos                    (10U)                            
  9232. #define CAN_F1R2_FB10_Msk                    (0x1UL << CAN_F1R2_FB10_Pos)       /*!< 0x00000400 */
  9233. #define CAN_F1R2_FB10                        CAN_F1R2_FB10_Msk                 /*!< Filter bit 10 */
  9234. #define CAN_F1R2_FB11_Pos                    (11U)                            
  9235. #define CAN_F1R2_FB11_Msk                    (0x1UL << CAN_F1R2_FB11_Pos)       /*!< 0x00000800 */
  9236. #define CAN_F1R2_FB11                        CAN_F1R2_FB11_Msk                 /*!< Filter bit 11 */
  9237. #define CAN_F1R2_FB12_Pos                    (12U)                            
  9238. #define CAN_F1R2_FB12_Msk                    (0x1UL << CAN_F1R2_FB12_Pos)       /*!< 0x00001000 */
  9239. #define CAN_F1R2_FB12                        CAN_F1R2_FB12_Msk                 /*!< Filter bit 12 */
  9240. #define CAN_F1R2_FB13_Pos                    (13U)                            
  9241. #define CAN_F1R2_FB13_Msk                    (0x1UL << CAN_F1R2_FB13_Pos)       /*!< 0x00002000 */
  9242. #define CAN_F1R2_FB13                        CAN_F1R2_FB13_Msk                 /*!< Filter bit 13 */
  9243. #define CAN_F1R2_FB14_Pos                    (14U)                            
  9244. #define CAN_F1R2_FB14_Msk                    (0x1UL << CAN_F1R2_FB14_Pos)       /*!< 0x00004000 */
  9245. #define CAN_F1R2_FB14                        CAN_F1R2_FB14_Msk                 /*!< Filter bit 14 */
  9246. #define CAN_F1R2_FB15_Pos                    (15U)                            
  9247. #define CAN_F1R2_FB15_Msk                    (0x1UL << CAN_F1R2_FB15_Pos)       /*!< 0x00008000 */
  9248. #define CAN_F1R2_FB15                        CAN_F1R2_FB15_Msk                 /*!< Filter bit 15 */
  9249. #define CAN_F1R2_FB16_Pos                    (16U)                            
  9250. #define CAN_F1R2_FB16_Msk                    (0x1UL << CAN_F1R2_FB16_Pos)       /*!< 0x00010000 */
  9251. #define CAN_F1R2_FB16                        CAN_F1R2_FB16_Msk                 /*!< Filter bit 16 */
  9252. #define CAN_F1R2_FB17_Pos                    (17U)                            
  9253. #define CAN_F1R2_FB17_Msk                    (0x1UL << CAN_F1R2_FB17_Pos)       /*!< 0x00020000 */
  9254. #define CAN_F1R2_FB17                        CAN_F1R2_FB17_Msk                 /*!< Filter bit 17 */
  9255. #define CAN_F1R2_FB18_Pos                    (18U)                            
  9256. #define CAN_F1R2_FB18_Msk                    (0x1UL << CAN_F1R2_FB18_Pos)       /*!< 0x00040000 */
  9257. #define CAN_F1R2_FB18                        CAN_F1R2_FB18_Msk                 /*!< Filter bit 18 */
  9258. #define CAN_F1R2_FB19_Pos                    (19U)                            
  9259. #define CAN_F1R2_FB19_Msk                    (0x1UL << CAN_F1R2_FB19_Pos)       /*!< 0x00080000 */
  9260. #define CAN_F1R2_FB19                        CAN_F1R2_FB19_Msk                 /*!< Filter bit 19 */
  9261. #define CAN_F1R2_FB20_Pos                    (20U)                            
  9262. #define CAN_F1R2_FB20_Msk                    (0x1UL << CAN_F1R2_FB20_Pos)       /*!< 0x00100000 */
  9263. #define CAN_F1R2_FB20                        CAN_F1R2_FB20_Msk                 /*!< Filter bit 20 */
  9264. #define CAN_F1R2_FB21_Pos                    (21U)                            
  9265. #define CAN_F1R2_FB21_Msk                    (0x1UL << CAN_F1R2_FB21_Pos)       /*!< 0x00200000 */
  9266. #define CAN_F1R2_FB21                        CAN_F1R2_FB21_Msk                 /*!< Filter bit 21 */
  9267. #define CAN_F1R2_FB22_Pos                    (22U)                            
  9268. #define CAN_F1R2_FB22_Msk                    (0x1UL << CAN_F1R2_FB22_Pos)       /*!< 0x00400000 */
  9269. #define CAN_F1R2_FB22                        CAN_F1R2_FB22_Msk                 /*!< Filter bit 22 */
  9270. #define CAN_F1R2_FB23_Pos                    (23U)                            
  9271. #define CAN_F1R2_FB23_Msk                    (0x1UL << CAN_F1R2_FB23_Pos)       /*!< 0x00800000 */
  9272. #define CAN_F1R2_FB23                        CAN_F1R2_FB23_Msk                 /*!< Filter bit 23 */
  9273. #define CAN_F1R2_FB24_Pos                    (24U)                            
  9274. #define CAN_F1R2_FB24_Msk                    (0x1UL << CAN_F1R2_FB24_Pos)       /*!< 0x01000000 */
  9275. #define CAN_F1R2_FB24                        CAN_F1R2_FB24_Msk                 /*!< Filter bit 24 */
  9276. #define CAN_F1R2_FB25_Pos                    (25U)                            
  9277. #define CAN_F1R2_FB25_Msk                    (0x1UL << CAN_F1R2_FB25_Pos)       /*!< 0x02000000 */
  9278. #define CAN_F1R2_FB25                        CAN_F1R2_FB25_Msk                 /*!< Filter bit 25 */
  9279. #define CAN_F1R2_FB26_Pos                    (26U)                            
  9280. #define CAN_F1R2_FB26_Msk                    (0x1UL << CAN_F1R2_FB26_Pos)       /*!< 0x04000000 */
  9281. #define CAN_F1R2_FB26                        CAN_F1R2_FB26_Msk                 /*!< Filter bit 26 */
  9282. #define CAN_F1R2_FB27_Pos                    (27U)                            
  9283. #define CAN_F1R2_FB27_Msk                    (0x1UL << CAN_F1R2_FB27_Pos)       /*!< 0x08000000 */
  9284. #define CAN_F1R2_FB27                        CAN_F1R2_FB27_Msk                 /*!< Filter bit 27 */
  9285. #define CAN_F1R2_FB28_Pos                    (28U)                            
  9286. #define CAN_F1R2_FB28_Msk                    (0x1UL << CAN_F1R2_FB28_Pos)       /*!< 0x10000000 */
  9287. #define CAN_F1R2_FB28                        CAN_F1R2_FB28_Msk                 /*!< Filter bit 28 */
  9288. #define CAN_F1R2_FB29_Pos                    (29U)                            
  9289. #define CAN_F1R2_FB29_Msk                    (0x1UL << CAN_F1R2_FB29_Pos)       /*!< 0x20000000 */
  9290. #define CAN_F1R2_FB29                        CAN_F1R2_FB29_Msk                 /*!< Filter bit 29 */
  9291. #define CAN_F1R2_FB30_Pos                    (30U)                            
  9292. #define CAN_F1R2_FB30_Msk                    (0x1UL << CAN_F1R2_FB30_Pos)       /*!< 0x40000000 */
  9293. #define CAN_F1R2_FB30                        CAN_F1R2_FB30_Msk                 /*!< Filter bit 30 */
  9294. #define CAN_F1R2_FB31_Pos                    (31U)                            
  9295. #define CAN_F1R2_FB31_Msk                    (0x1UL << CAN_F1R2_FB31_Pos)       /*!< 0x80000000 */
  9296. #define CAN_F1R2_FB31                        CAN_F1R2_FB31_Msk                 /*!< Filter bit 31 */
  9297.  
  9298. /*******************  Bit definition for CAN_F2R2 register  *******************/
  9299. #define CAN_F2R2_FB0_Pos                     (0U)                              
  9300. #define CAN_F2R2_FB0_Msk                     (0x1UL << CAN_F2R2_FB0_Pos)        /*!< 0x00000001 */
  9301. #define CAN_F2R2_FB0                         CAN_F2R2_FB0_Msk                  /*!< Filter bit 0 */
  9302. #define CAN_F2R2_FB1_Pos                     (1U)                              
  9303. #define CAN_F2R2_FB1_Msk                     (0x1UL << CAN_F2R2_FB1_Pos)        /*!< 0x00000002 */
  9304. #define CAN_F2R2_FB1                         CAN_F2R2_FB1_Msk                  /*!< Filter bit 1 */
  9305. #define CAN_F2R2_FB2_Pos                     (2U)                              
  9306. #define CAN_F2R2_FB2_Msk                     (0x1UL << CAN_F2R2_FB2_Pos)        /*!< 0x00000004 */
  9307. #define CAN_F2R2_FB2                         CAN_F2R2_FB2_Msk                  /*!< Filter bit 2 */
  9308. #define CAN_F2R2_FB3_Pos                     (3U)                              
  9309. #define CAN_F2R2_FB3_Msk                     (0x1UL << CAN_F2R2_FB3_Pos)        /*!< 0x00000008 */
  9310. #define CAN_F2R2_FB3                         CAN_F2R2_FB3_Msk                  /*!< Filter bit 3 */
  9311. #define CAN_F2R2_FB4_Pos                     (4U)                              
  9312. #define CAN_F2R2_FB4_Msk                     (0x1UL << CAN_F2R2_FB4_Pos)        /*!< 0x00000010 */
  9313. #define CAN_F2R2_FB4                         CAN_F2R2_FB4_Msk                  /*!< Filter bit 4 */
  9314. #define CAN_F2R2_FB5_Pos                     (5U)                              
  9315. #define CAN_F2R2_FB5_Msk                     (0x1UL << CAN_F2R2_FB5_Pos)        /*!< 0x00000020 */
  9316. #define CAN_F2R2_FB5                         CAN_F2R2_FB5_Msk                  /*!< Filter bit 5 */
  9317. #define CAN_F2R2_FB6_Pos                     (6U)                              
  9318. #define CAN_F2R2_FB6_Msk                     (0x1UL << CAN_F2R2_FB6_Pos)        /*!< 0x00000040 */
  9319. #define CAN_F2R2_FB6                         CAN_F2R2_FB6_Msk                  /*!< Filter bit 6 */
  9320. #define CAN_F2R2_FB7_Pos                     (7U)                              
  9321. #define CAN_F2R2_FB7_Msk                     (0x1UL << CAN_F2R2_FB7_Pos)        /*!< 0x00000080 */
  9322. #define CAN_F2R2_FB7                         CAN_F2R2_FB7_Msk                  /*!< Filter bit 7 */
  9323. #define CAN_F2R2_FB8_Pos                     (8U)                              
  9324. #define CAN_F2R2_FB8_Msk                     (0x1UL << CAN_F2R2_FB8_Pos)        /*!< 0x00000100 */
  9325. #define CAN_F2R2_FB8                         CAN_F2R2_FB8_Msk                  /*!< Filter bit 8 */
  9326. #define CAN_F2R2_FB9_Pos                     (9U)                              
  9327. #define CAN_F2R2_FB9_Msk                     (0x1UL << CAN_F2R2_FB9_Pos)        /*!< 0x00000200 */
  9328. #define CAN_F2R2_FB9                         CAN_F2R2_FB9_Msk                  /*!< Filter bit 9 */
  9329. #define CAN_F2R2_FB10_Pos                    (10U)                            
  9330. #define CAN_F2R2_FB10_Msk                    (0x1UL << CAN_F2R2_FB10_Pos)       /*!< 0x00000400 */
  9331. #define CAN_F2R2_FB10                        CAN_F2R2_FB10_Msk                 /*!< Filter bit 10 */
  9332. #define CAN_F2R2_FB11_Pos                    (11U)                            
  9333. #define CAN_F2R2_FB11_Msk                    (0x1UL << CAN_F2R2_FB11_Pos)       /*!< 0x00000800 */
  9334. #define CAN_F2R2_FB11                        CAN_F2R2_FB11_Msk                 /*!< Filter bit 11 */
  9335. #define CAN_F2R2_FB12_Pos                    (12U)                            
  9336. #define CAN_F2R2_FB12_Msk                    (0x1UL << CAN_F2R2_FB12_Pos)       /*!< 0x00001000 */
  9337. #define CAN_F2R2_FB12                        CAN_F2R2_FB12_Msk                 /*!< Filter bit 12 */
  9338. #define CAN_F2R2_FB13_Pos                    (13U)                            
  9339. #define CAN_F2R2_FB13_Msk                    (0x1UL << CAN_F2R2_FB13_Pos)       /*!< 0x00002000 */
  9340. #define CAN_F2R2_FB13                        CAN_F2R2_FB13_Msk                 /*!< Filter bit 13 */
  9341. #define CAN_F2R2_FB14_Pos                    (14U)                            
  9342. #define CAN_F2R2_FB14_Msk                    (0x1UL << CAN_F2R2_FB14_Pos)       /*!< 0x00004000 */
  9343. #define CAN_F2R2_FB14                        CAN_F2R2_FB14_Msk                 /*!< Filter bit 14 */
  9344. #define CAN_F2R2_FB15_Pos                    (15U)                            
  9345. #define CAN_F2R2_FB15_Msk                    (0x1UL << CAN_F2R2_FB15_Pos)       /*!< 0x00008000 */
  9346. #define CAN_F2R2_FB15                        CAN_F2R2_FB15_Msk                 /*!< Filter bit 15 */
  9347. #define CAN_F2R2_FB16_Pos                    (16U)                            
  9348. #define CAN_F2R2_FB16_Msk                    (0x1UL << CAN_F2R2_FB16_Pos)       /*!< 0x00010000 */
  9349. #define CAN_F2R2_FB16                        CAN_F2R2_FB16_Msk                 /*!< Filter bit 16 */
  9350. #define CAN_F2R2_FB17_Pos                    (17U)                            
  9351. #define CAN_F2R2_FB17_Msk                    (0x1UL << CAN_F2R2_FB17_Pos)       /*!< 0x00020000 */
  9352. #define CAN_F2R2_FB17                        CAN_F2R2_FB17_Msk                 /*!< Filter bit 17 */
  9353. #define CAN_F2R2_FB18_Pos                    (18U)                            
  9354. #define CAN_F2R2_FB18_Msk                    (0x1UL << CAN_F2R2_FB18_Pos)       /*!< 0x00040000 */
  9355. #define CAN_F2R2_FB18                        CAN_F2R2_FB18_Msk                 /*!< Filter bit 18 */
  9356. #define CAN_F2R2_FB19_Pos                    (19U)                            
  9357. #define CAN_F2R2_FB19_Msk                    (0x1UL << CAN_F2R2_FB19_Pos)       /*!< 0x00080000 */
  9358. #define CAN_F2R2_FB19                        CAN_F2R2_FB19_Msk                 /*!< Filter bit 19 */
  9359. #define CAN_F2R2_FB20_Pos                    (20U)                            
  9360. #define CAN_F2R2_FB20_Msk                    (0x1UL << CAN_F2R2_FB20_Pos)       /*!< 0x00100000 */
  9361. #define CAN_F2R2_FB20                        CAN_F2R2_FB20_Msk                 /*!< Filter bit 20 */
  9362. #define CAN_F2R2_FB21_Pos                    (21U)                            
  9363. #define CAN_F2R2_FB21_Msk                    (0x1UL << CAN_F2R2_FB21_Pos)       /*!< 0x00200000 */
  9364. #define CAN_F2R2_FB21                        CAN_F2R2_FB21_Msk                 /*!< Filter bit 21 */
  9365. #define CAN_F2R2_FB22_Pos                    (22U)                            
  9366. #define CAN_F2R2_FB22_Msk                    (0x1UL << CAN_F2R2_FB22_Pos)       /*!< 0x00400000 */
  9367. #define CAN_F2R2_FB22                        CAN_F2R2_FB22_Msk                 /*!< Filter bit 22 */
  9368. #define CAN_F2R2_FB23_Pos                    (23U)                            
  9369. #define CAN_F2R2_FB23_Msk                    (0x1UL << CAN_F2R2_FB23_Pos)       /*!< 0x00800000 */
  9370. #define CAN_F2R2_FB23                        CAN_F2R2_FB23_Msk                 /*!< Filter bit 23 */
  9371. #define CAN_F2R2_FB24_Pos                    (24U)                            
  9372. #define CAN_F2R2_FB24_Msk                    (0x1UL << CAN_F2R2_FB24_Pos)       /*!< 0x01000000 */
  9373. #define CAN_F2R2_FB24                        CAN_F2R2_FB24_Msk                 /*!< Filter bit 24 */
  9374. #define CAN_F2R2_FB25_Pos                    (25U)                            
  9375. #define CAN_F2R2_FB25_Msk                    (0x1UL << CAN_F2R2_FB25_Pos)       /*!< 0x02000000 */
  9376. #define CAN_F2R2_FB25                        CAN_F2R2_FB25_Msk                 /*!< Filter bit 25 */
  9377. #define CAN_F2R2_FB26_Pos                    (26U)                            
  9378. #define CAN_F2R2_FB26_Msk                    (0x1UL << CAN_F2R2_FB26_Pos)       /*!< 0x04000000 */
  9379. #define CAN_F2R2_FB26                        CAN_F2R2_FB26_Msk                 /*!< Filter bit 26 */
  9380. #define CAN_F2R2_FB27_Pos                    (27U)                            
  9381. #define CAN_F2R2_FB27_Msk                    (0x1UL << CAN_F2R2_FB27_Pos)       /*!< 0x08000000 */
  9382. #define CAN_F2R2_FB27                        CAN_F2R2_FB27_Msk                 /*!< Filter bit 27 */
  9383. #define CAN_F2R2_FB28_Pos                    (28U)                            
  9384. #define CAN_F2R2_FB28_Msk                    (0x1UL << CAN_F2R2_FB28_Pos)       /*!< 0x10000000 */
  9385. #define CAN_F2R2_FB28                        CAN_F2R2_FB28_Msk                 /*!< Filter bit 28 */
  9386. #define CAN_F2R2_FB29_Pos                    (29U)                            
  9387. #define CAN_F2R2_FB29_Msk                    (0x1UL << CAN_F2R2_FB29_Pos)       /*!< 0x20000000 */
  9388. #define CAN_F2R2_FB29                        CAN_F2R2_FB29_Msk                 /*!< Filter bit 29 */
  9389. #define CAN_F2R2_FB30_Pos                    (30U)                            
  9390. #define CAN_F2R2_FB30_Msk                    (0x1UL << CAN_F2R2_FB30_Pos)       /*!< 0x40000000 */
  9391. #define CAN_F2R2_FB30                        CAN_F2R2_FB30_Msk                 /*!< Filter bit 30 */
  9392. #define CAN_F2R2_FB31_Pos                    (31U)                            
  9393. #define CAN_F2R2_FB31_Msk                    (0x1UL << CAN_F2R2_FB31_Pos)       /*!< 0x80000000 */
  9394. #define CAN_F2R2_FB31                        CAN_F2R2_FB31_Msk                 /*!< Filter bit 31 */
  9395.  
  9396. /*******************  Bit definition for CAN_F3R2 register  *******************/
  9397. #define CAN_F3R2_FB0_Pos                     (0U)                              
  9398. #define CAN_F3R2_FB0_Msk                     (0x1UL << CAN_F3R2_FB0_Pos)        /*!< 0x00000001 */
  9399. #define CAN_F3R2_FB0                         CAN_F3R2_FB0_Msk                  /*!< Filter bit 0 */
  9400. #define CAN_F3R2_FB1_Pos                     (1U)                              
  9401. #define CAN_F3R2_FB1_Msk                     (0x1UL << CAN_F3R2_FB1_Pos)        /*!< 0x00000002 */
  9402. #define CAN_F3R2_FB1                         CAN_F3R2_FB1_Msk                  /*!< Filter bit 1 */
  9403. #define CAN_F3R2_FB2_Pos                     (2U)                              
  9404. #define CAN_F3R2_FB2_Msk                     (0x1UL << CAN_F3R2_FB2_Pos)        /*!< 0x00000004 */
  9405. #define CAN_F3R2_FB2                         CAN_F3R2_FB2_Msk                  /*!< Filter bit 2 */
  9406. #define CAN_F3R2_FB3_Pos                     (3U)                              
  9407. #define CAN_F3R2_FB3_Msk                     (0x1UL << CAN_F3R2_FB3_Pos)        /*!< 0x00000008 */
  9408. #define CAN_F3R2_FB3                         CAN_F3R2_FB3_Msk                  /*!< Filter bit 3 */
  9409. #define CAN_F3R2_FB4_Pos                     (4U)                              
  9410. #define CAN_F3R2_FB4_Msk                     (0x1UL << CAN_F3R2_FB4_Pos)        /*!< 0x00000010 */
  9411. #define CAN_F3R2_FB4                         CAN_F3R2_FB4_Msk                  /*!< Filter bit 4 */
  9412. #define CAN_F3R2_FB5_Pos                     (5U)                              
  9413. #define CAN_F3R2_FB5_Msk                     (0x1UL << CAN_F3R2_FB5_Pos)        /*!< 0x00000020 */
  9414. #define CAN_F3R2_FB5                         CAN_F3R2_FB5_Msk                  /*!< Filter bit 5 */
  9415. #define CAN_F3R2_FB6_Pos                     (6U)                              
  9416. #define CAN_F3R2_FB6_Msk                     (0x1UL << CAN_F3R2_FB6_Pos)        /*!< 0x00000040 */
  9417. #define CAN_F3R2_FB6                         CAN_F3R2_FB6_Msk                  /*!< Filter bit 6 */
  9418. #define CAN_F3R2_FB7_Pos                     (7U)                              
  9419. #define CAN_F3R2_FB7_Msk                     (0x1UL << CAN_F3R2_FB7_Pos)        /*!< 0x00000080 */
  9420. #define CAN_F3R2_FB7                         CAN_F3R2_FB7_Msk                  /*!< Filter bit 7 */
  9421. #define CAN_F3R2_FB8_Pos                     (8U)                              
  9422. #define CAN_F3R2_FB8_Msk                     (0x1UL << CAN_F3R2_FB8_Pos)        /*!< 0x00000100 */
  9423. #define CAN_F3R2_FB8                         CAN_F3R2_FB8_Msk                  /*!< Filter bit 8 */
  9424. #define CAN_F3R2_FB9_Pos                     (9U)                              
  9425. #define CAN_F3R2_FB9_Msk                     (0x1UL << CAN_F3R2_FB9_Pos)        /*!< 0x00000200 */
  9426. #define CAN_F3R2_FB9                         CAN_F3R2_FB9_Msk                  /*!< Filter bit 9 */
  9427. #define CAN_F3R2_FB10_Pos                    (10U)                            
  9428. #define CAN_F3R2_FB10_Msk                    (0x1UL << CAN_F3R2_FB10_Pos)       /*!< 0x00000400 */
  9429. #define CAN_F3R2_FB10                        CAN_F3R2_FB10_Msk                 /*!< Filter bit 10 */
  9430. #define CAN_F3R2_FB11_Pos                    (11U)                            
  9431. #define CAN_F3R2_FB11_Msk                    (0x1UL << CAN_F3R2_FB11_Pos)       /*!< 0x00000800 */
  9432. #define CAN_F3R2_FB11                        CAN_F3R2_FB11_Msk                 /*!< Filter bit 11 */
  9433. #define CAN_F3R2_FB12_Pos                    (12U)                            
  9434. #define CAN_F3R2_FB12_Msk                    (0x1UL << CAN_F3R2_FB12_Pos)       /*!< 0x00001000 */
  9435. #define CAN_F3R2_FB12                        CAN_F3R2_FB12_Msk                 /*!< Filter bit 12 */
  9436. #define CAN_F3R2_FB13_Pos                    (13U)                            
  9437. #define CAN_F3R2_FB13_Msk                    (0x1UL << CAN_F3R2_FB13_Pos)       /*!< 0x00002000 */
  9438. #define CAN_F3R2_FB13                        CAN_F3R2_FB13_Msk                 /*!< Filter bit 13 */
  9439. #define CAN_F3R2_FB14_Pos                    (14U)                            
  9440. #define CAN_F3R2_FB14_Msk                    (0x1UL << CAN_F3R2_FB14_Pos)       /*!< 0x00004000 */
  9441. #define CAN_F3R2_FB14                        CAN_F3R2_FB14_Msk                 /*!< Filter bit 14 */
  9442. #define CAN_F3R2_FB15_Pos                    (15U)                            
  9443. #define CAN_F3R2_FB15_Msk                    (0x1UL << CAN_F3R2_FB15_Pos)       /*!< 0x00008000 */
  9444. #define CAN_F3R2_FB15                        CAN_F3R2_FB15_Msk                 /*!< Filter bit 15 */
  9445. #define CAN_F3R2_FB16_Pos                    (16U)                            
  9446. #define CAN_F3R2_FB16_Msk                    (0x1UL << CAN_F3R2_FB16_Pos)       /*!< 0x00010000 */
  9447. #define CAN_F3R2_FB16                        CAN_F3R2_FB16_Msk                 /*!< Filter bit 16 */
  9448. #define CAN_F3R2_FB17_Pos                    (17U)                            
  9449. #define CAN_F3R2_FB17_Msk                    (0x1UL << CAN_F3R2_FB17_Pos)       /*!< 0x00020000 */
  9450. #define CAN_F3R2_FB17                        CAN_F3R2_FB17_Msk                 /*!< Filter bit 17 */
  9451. #define CAN_F3R2_FB18_Pos                    (18U)                            
  9452. #define CAN_F3R2_FB18_Msk                    (0x1UL << CAN_F3R2_FB18_Pos)       /*!< 0x00040000 */
  9453. #define CAN_F3R2_FB18                        CAN_F3R2_FB18_Msk                 /*!< Filter bit 18 */
  9454. #define CAN_F3R2_FB19_Pos                    (19U)                            
  9455. #define CAN_F3R2_FB19_Msk                    (0x1UL << CAN_F3R2_FB19_Pos)       /*!< 0x00080000 */
  9456. #define CAN_F3R2_FB19                        CAN_F3R2_FB19_Msk                 /*!< Filter bit 19 */
  9457. #define CAN_F3R2_FB20_Pos                    (20U)                            
  9458. #define CAN_F3R2_FB20_Msk                    (0x1UL << CAN_F3R2_FB20_Pos)       /*!< 0x00100000 */
  9459. #define CAN_F3R2_FB20                        CAN_F3R2_FB20_Msk                 /*!< Filter bit 20 */
  9460. #define CAN_F3R2_FB21_Pos                    (21U)                            
  9461. #define CAN_F3R2_FB21_Msk                    (0x1UL << CAN_F3R2_FB21_Pos)       /*!< 0x00200000 */
  9462. #define CAN_F3R2_FB21                        CAN_F3R2_FB21_Msk                 /*!< Filter bit 21 */
  9463. #define CAN_F3R2_FB22_Pos                    (22U)                            
  9464. #define CAN_F3R2_FB22_Msk                    (0x1UL << CAN_F3R2_FB22_Pos)       /*!< 0x00400000 */
  9465. #define CAN_F3R2_FB22                        CAN_F3R2_FB22_Msk                 /*!< Filter bit 22 */
  9466. #define CAN_F3R2_FB23_Pos                    (23U)                            
  9467. #define CAN_F3R2_FB23_Msk                    (0x1UL << CAN_F3R2_FB23_Pos)       /*!< 0x00800000 */
  9468. #define CAN_F3R2_FB23                        CAN_F3R2_FB23_Msk                 /*!< Filter bit 23 */
  9469. #define CAN_F3R2_FB24_Pos                    (24U)                            
  9470. #define CAN_F3R2_FB24_Msk                    (0x1UL << CAN_F3R2_FB24_Pos)       /*!< 0x01000000 */
  9471. #define CAN_F3R2_FB24                        CAN_F3R2_FB24_Msk                 /*!< Filter bit 24 */
  9472. #define CAN_F3R2_FB25_Pos                    (25U)                            
  9473. #define CAN_F3R2_FB25_Msk                    (0x1UL << CAN_F3R2_FB25_Pos)       /*!< 0x02000000 */
  9474. #define CAN_F3R2_FB25                        CAN_F3R2_FB25_Msk                 /*!< Filter bit 25 */
  9475. #define CAN_F3R2_FB26_Pos                    (26U)                            
  9476. #define CAN_F3R2_FB26_Msk                    (0x1UL << CAN_F3R2_FB26_Pos)       /*!< 0x04000000 */
  9477. #define CAN_F3R2_FB26                        CAN_F3R2_FB26_Msk                 /*!< Filter bit 26 */
  9478. #define CAN_F3R2_FB27_Pos                    (27U)                            
  9479. #define CAN_F3R2_FB27_Msk                    (0x1UL << CAN_F3R2_FB27_Pos)       /*!< 0x08000000 */
  9480. #define CAN_F3R2_FB27                        CAN_F3R2_FB27_Msk                 /*!< Filter bit 27 */
  9481. #define CAN_F3R2_FB28_Pos                    (28U)                            
  9482. #define CAN_F3R2_FB28_Msk                    (0x1UL << CAN_F3R2_FB28_Pos)       /*!< 0x10000000 */
  9483. #define CAN_F3R2_FB28                        CAN_F3R2_FB28_Msk                 /*!< Filter bit 28 */
  9484. #define CAN_F3R2_FB29_Pos                    (29U)                            
  9485. #define CAN_F3R2_FB29_Msk                    (0x1UL << CAN_F3R2_FB29_Pos)       /*!< 0x20000000 */
  9486. #define CAN_F3R2_FB29                        CAN_F3R2_FB29_Msk                 /*!< Filter bit 29 */
  9487. #define CAN_F3R2_FB30_Pos                    (30U)                            
  9488. #define CAN_F3R2_FB30_Msk                    (0x1UL << CAN_F3R2_FB30_Pos)       /*!< 0x40000000 */
  9489. #define CAN_F3R2_FB30                        CAN_F3R2_FB30_Msk                 /*!< Filter bit 30 */
  9490. #define CAN_F3R2_FB31_Pos                    (31U)                            
  9491. #define CAN_F3R2_FB31_Msk                    (0x1UL << CAN_F3R2_FB31_Pos)       /*!< 0x80000000 */
  9492. #define CAN_F3R2_FB31                        CAN_F3R2_FB31_Msk                 /*!< Filter bit 31 */
  9493.  
  9494. /*******************  Bit definition for CAN_F4R2 register  *******************/
  9495. #define CAN_F4R2_FB0_Pos                     (0U)                              
  9496. #define CAN_F4R2_FB0_Msk                     (0x1UL << CAN_F4R2_FB0_Pos)        /*!< 0x00000001 */
  9497. #define CAN_F4R2_FB0                         CAN_F4R2_FB0_Msk                  /*!< Filter bit 0 */
  9498. #define CAN_F4R2_FB1_Pos                     (1U)                              
  9499. #define CAN_F4R2_FB1_Msk                     (0x1UL << CAN_F4R2_FB1_Pos)        /*!< 0x00000002 */
  9500. #define CAN_F4R2_FB1                         CAN_F4R2_FB1_Msk                  /*!< Filter bit 1 */
  9501. #define CAN_F4R2_FB2_Pos                     (2U)                              
  9502. #define CAN_F4R2_FB2_Msk                     (0x1UL << CAN_F4R2_FB2_Pos)        /*!< 0x00000004 */
  9503. #define CAN_F4R2_FB2                         CAN_F4R2_FB2_Msk                  /*!< Filter bit 2 */
  9504. #define CAN_F4R2_FB3_Pos                     (3U)                              
  9505. #define CAN_F4R2_FB3_Msk                     (0x1UL << CAN_F4R2_FB3_Pos)        /*!< 0x00000008 */
  9506. #define CAN_F4R2_FB3                         CAN_F4R2_FB3_Msk                  /*!< Filter bit 3 */
  9507. #define CAN_F4R2_FB4_Pos                     (4U)                              
  9508. #define CAN_F4R2_FB4_Msk                     (0x1UL << CAN_F4R2_FB4_Pos)        /*!< 0x00000010 */
  9509. #define CAN_F4R2_FB4                         CAN_F4R2_FB4_Msk                  /*!< Filter bit 4 */
  9510. #define CAN_F4R2_FB5_Pos                     (5U)                              
  9511. #define CAN_F4R2_FB5_Msk                     (0x1UL << CAN_F4R2_FB5_Pos)        /*!< 0x00000020 */
  9512. #define CAN_F4R2_FB5                         CAN_F4R2_FB5_Msk                  /*!< Filter bit 5 */
  9513. #define CAN_F4R2_FB6_Pos                     (6U)                              
  9514. #define CAN_F4R2_FB6_Msk                     (0x1UL << CAN_F4R2_FB6_Pos)        /*!< 0x00000040 */
  9515. #define CAN_F4R2_FB6                         CAN_F4R2_FB6_Msk                  /*!< Filter bit 6 */
  9516. #define CAN_F4R2_FB7_Pos                     (7U)                              
  9517. #define CAN_F4R2_FB7_Msk                     (0x1UL << CAN_F4R2_FB7_Pos)        /*!< 0x00000080 */
  9518. #define CAN_F4R2_FB7                         CAN_F4R2_FB7_Msk                  /*!< Filter bit 7 */
  9519. #define CAN_F4R2_FB8_Pos                     (8U)                              
  9520. #define CAN_F4R2_FB8_Msk                     (0x1UL << CAN_F4R2_FB8_Pos)        /*!< 0x00000100 */
  9521. #define CAN_F4R2_FB8                         CAN_F4R2_FB8_Msk                  /*!< Filter bit 8 */
  9522. #define CAN_F4R2_FB9_Pos                     (9U)                              
  9523. #define CAN_F4R2_FB9_Msk                     (0x1UL << CAN_F4R2_FB9_Pos)        /*!< 0x00000200 */
  9524. #define CAN_F4R2_FB9                         CAN_F4R2_FB9_Msk                  /*!< Filter bit 9 */
  9525. #define CAN_F4R2_FB10_Pos                    (10U)                            
  9526. #define CAN_F4R2_FB10_Msk                    (0x1UL << CAN_F4R2_FB10_Pos)       /*!< 0x00000400 */
  9527. #define CAN_F4R2_FB10                        CAN_F4R2_FB10_Msk                 /*!< Filter bit 10 */
  9528. #define CAN_F4R2_FB11_Pos                    (11U)                            
  9529. #define CAN_F4R2_FB11_Msk                    (0x1UL << CAN_F4R2_FB11_Pos)       /*!< 0x00000800 */
  9530. #define CAN_F4R2_FB11                        CAN_F4R2_FB11_Msk                 /*!< Filter bit 11 */
  9531. #define CAN_F4R2_FB12_Pos                    (12U)                            
  9532. #define CAN_F4R2_FB12_Msk                    (0x1UL << CAN_F4R2_FB12_Pos)       /*!< 0x00001000 */
  9533. #define CAN_F4R2_FB12                        CAN_F4R2_FB12_Msk                 /*!< Filter bit 12 */
  9534. #define CAN_F4R2_FB13_Pos                    (13U)                            
  9535. #define CAN_F4R2_FB13_Msk                    (0x1UL << CAN_F4R2_FB13_Pos)       /*!< 0x00002000 */
  9536. #define CAN_F4R2_FB13                        CAN_F4R2_FB13_Msk                 /*!< Filter bit 13 */
  9537. #define CAN_F4R2_FB14_Pos                    (14U)                            
  9538. #define CAN_F4R2_FB14_Msk                    (0x1UL << CAN_F4R2_FB14_Pos)       /*!< 0x00004000 */
  9539. #define CAN_F4R2_FB14                        CAN_F4R2_FB14_Msk                 /*!< Filter bit 14 */
  9540. #define CAN_F4R2_FB15_Pos                    (15U)                            
  9541. #define CAN_F4R2_FB15_Msk                    (0x1UL << CAN_F4R2_FB15_Pos)       /*!< 0x00008000 */
  9542. #define CAN_F4R2_FB15                        CAN_F4R2_FB15_Msk                 /*!< Filter bit 15 */
  9543. #define CAN_F4R2_FB16_Pos                    (16U)                            
  9544. #define CAN_F4R2_FB16_Msk                    (0x1UL << CAN_F4R2_FB16_Pos)       /*!< 0x00010000 */
  9545. #define CAN_F4R2_FB16                        CAN_F4R2_FB16_Msk                 /*!< Filter bit 16 */
  9546. #define CAN_F4R2_FB17_Pos                    (17U)                            
  9547. #define CAN_F4R2_FB17_Msk                    (0x1UL << CAN_F4R2_FB17_Pos)       /*!< 0x00020000 */
  9548. #define CAN_F4R2_FB17                        CAN_F4R2_FB17_Msk                 /*!< Filter bit 17 */
  9549. #define CAN_F4R2_FB18_Pos                    (18U)                            
  9550. #define CAN_F4R2_FB18_Msk                    (0x1UL << CAN_F4R2_FB18_Pos)       /*!< 0x00040000 */
  9551. #define CAN_F4R2_FB18                        CAN_F4R2_FB18_Msk                 /*!< Filter bit 18 */
  9552. #define CAN_F4R2_FB19_Pos                    (19U)                            
  9553. #define CAN_F4R2_FB19_Msk                    (0x1UL << CAN_F4R2_FB19_Pos)       /*!< 0x00080000 */
  9554. #define CAN_F4R2_FB19                        CAN_F4R2_FB19_Msk                 /*!< Filter bit 19 */
  9555. #define CAN_F4R2_FB20_Pos                    (20U)                            
  9556. #define CAN_F4R2_FB20_Msk                    (0x1UL << CAN_F4R2_FB20_Pos)       /*!< 0x00100000 */
  9557. #define CAN_F4R2_FB20                        CAN_F4R2_FB20_Msk                 /*!< Filter bit 20 */
  9558. #define CAN_F4R2_FB21_Pos                    (21U)                            
  9559. #define CAN_F4R2_FB21_Msk                    (0x1UL << CAN_F4R2_FB21_Pos)       /*!< 0x00200000 */
  9560. #define CAN_F4R2_FB21                        CAN_F4R2_FB21_Msk                 /*!< Filter bit 21 */
  9561. #define CAN_F4R2_FB22_Pos                    (22U)                            
  9562. #define CAN_F4R2_FB22_Msk                    (0x1UL << CAN_F4R2_FB22_Pos)       /*!< 0x00400000 */
  9563. #define CAN_F4R2_FB22                        CAN_F4R2_FB22_Msk                 /*!< Filter bit 22 */
  9564. #define CAN_F4R2_FB23_Pos                    (23U)                            
  9565. #define CAN_F4R2_FB23_Msk                    (0x1UL << CAN_F4R2_FB23_Pos)       /*!< 0x00800000 */
  9566. #define CAN_F4R2_FB23                        CAN_F4R2_FB23_Msk                 /*!< Filter bit 23 */
  9567. #define CAN_F4R2_FB24_Pos                    (24U)                            
  9568. #define CAN_F4R2_FB24_Msk                    (0x1UL << CAN_F4R2_FB24_Pos)       /*!< 0x01000000 */
  9569. #define CAN_F4R2_FB24                        CAN_F4R2_FB24_Msk                 /*!< Filter bit 24 */
  9570. #define CAN_F4R2_FB25_Pos                    (25U)                            
  9571. #define CAN_F4R2_FB25_Msk                    (0x1UL << CAN_F4R2_FB25_Pos)       /*!< 0x02000000 */
  9572. #define CAN_F4R2_FB25                        CAN_F4R2_FB25_Msk                 /*!< Filter bit 25 */
  9573. #define CAN_F4R2_FB26_Pos                    (26U)                            
  9574. #define CAN_F4R2_FB26_Msk                    (0x1UL << CAN_F4R2_FB26_Pos)       /*!< 0x04000000 */
  9575. #define CAN_F4R2_FB26                        CAN_F4R2_FB26_Msk                 /*!< Filter bit 26 */
  9576. #define CAN_F4R2_FB27_Pos                    (27U)                            
  9577. #define CAN_F4R2_FB27_Msk                    (0x1UL << CAN_F4R2_FB27_Pos)       /*!< 0x08000000 */
  9578. #define CAN_F4R2_FB27                        CAN_F4R2_FB27_Msk                 /*!< Filter bit 27 */
  9579. #define CAN_F4R2_FB28_Pos                    (28U)                            
  9580. #define CAN_F4R2_FB28_Msk                    (0x1UL << CAN_F4R2_FB28_Pos)       /*!< 0x10000000 */
  9581. #define CAN_F4R2_FB28                        CAN_F4R2_FB28_Msk                 /*!< Filter bit 28 */
  9582. #define CAN_F4R2_FB29_Pos                    (29U)                            
  9583. #define CAN_F4R2_FB29_Msk                    (0x1UL << CAN_F4R2_FB29_Pos)       /*!< 0x20000000 */
  9584. #define CAN_F4R2_FB29                        CAN_F4R2_FB29_Msk                 /*!< Filter bit 29 */
  9585. #define CAN_F4R2_FB30_Pos                    (30U)                            
  9586. #define CAN_F4R2_FB30_Msk                    (0x1UL << CAN_F4R2_FB30_Pos)       /*!< 0x40000000 */
  9587. #define CAN_F4R2_FB30                        CAN_F4R2_FB30_Msk                 /*!< Filter bit 30 */
  9588. #define CAN_F4R2_FB31_Pos                    (31U)                            
  9589. #define CAN_F4R2_FB31_Msk                    (0x1UL << CAN_F4R2_FB31_Pos)       /*!< 0x80000000 */
  9590. #define CAN_F4R2_FB31                        CAN_F4R2_FB31_Msk                 /*!< Filter bit 31 */
  9591.  
  9592. /*******************  Bit definition for CAN_F5R2 register  *******************/
  9593. #define CAN_F5R2_FB0_Pos                     (0U)                              
  9594. #define CAN_F5R2_FB0_Msk                     (0x1UL << CAN_F5R2_FB0_Pos)        /*!< 0x00000001 */
  9595. #define CAN_F5R2_FB0                         CAN_F5R2_FB0_Msk                  /*!< Filter bit 0 */
  9596. #define CAN_F5R2_FB1_Pos                     (1U)                              
  9597. #define CAN_F5R2_FB1_Msk                     (0x1UL << CAN_F5R2_FB1_Pos)        /*!< 0x00000002 */
  9598. #define CAN_F5R2_FB1                         CAN_F5R2_FB1_Msk                  /*!< Filter bit 1 */
  9599. #define CAN_F5R2_FB2_Pos                     (2U)                              
  9600. #define CAN_F5R2_FB2_Msk                     (0x1UL << CAN_F5R2_FB2_Pos)        /*!< 0x00000004 */
  9601. #define CAN_F5R2_FB2                         CAN_F5R2_FB2_Msk                  /*!< Filter bit 2 */
  9602. #define CAN_F5R2_FB3_Pos                     (3U)                              
  9603. #define CAN_F5R2_FB3_Msk                     (0x1UL << CAN_F5R2_FB3_Pos)        /*!< 0x00000008 */
  9604. #define CAN_F5R2_FB3                         CAN_F5R2_FB3_Msk                  /*!< Filter bit 3 */
  9605. #define CAN_F5R2_FB4_Pos                     (4U)                              
  9606. #define CAN_F5R2_FB4_Msk                     (0x1UL << CAN_F5R2_FB4_Pos)        /*!< 0x00000010 */
  9607. #define CAN_F5R2_FB4                         CAN_F5R2_FB4_Msk                  /*!< Filter bit 4 */
  9608. #define CAN_F5R2_FB5_Pos                     (5U)                              
  9609. #define CAN_F5R2_FB5_Msk                     (0x1UL << CAN_F5R2_FB5_Pos)        /*!< 0x00000020 */
  9610. #define CAN_F5R2_FB5                         CAN_F5R2_FB5_Msk                  /*!< Filter bit 5 */
  9611. #define CAN_F5R2_FB6_Pos                     (6U)                              
  9612. #define CAN_F5R2_FB6_Msk                     (0x1UL << CAN_F5R2_FB6_Pos)        /*!< 0x00000040 */
  9613. #define CAN_F5R2_FB6                         CAN_F5R2_FB6_Msk                  /*!< Filter bit 6 */
  9614. #define CAN_F5R2_FB7_Pos                     (7U)                              
  9615. #define CAN_F5R2_FB7_Msk                     (0x1UL << CAN_F5R2_FB7_Pos)        /*!< 0x00000080 */
  9616. #define CAN_F5R2_FB7                         CAN_F5R2_FB7_Msk                  /*!< Filter bit 7 */
  9617. #define CAN_F5R2_FB8_Pos                     (8U)                              
  9618. #define CAN_F5R2_FB8_Msk                     (0x1UL << CAN_F5R2_FB8_Pos)        /*!< 0x00000100 */
  9619. #define CAN_F5R2_FB8                         CAN_F5R2_FB8_Msk                  /*!< Filter bit 8 */
  9620. #define CAN_F5R2_FB9_Pos                     (9U)                              
  9621. #define CAN_F5R2_FB9_Msk                     (0x1UL << CAN_F5R2_FB9_Pos)        /*!< 0x00000200 */
  9622. #define CAN_F5R2_FB9                         CAN_F5R2_FB9_Msk                  /*!< Filter bit 9 */
  9623. #define CAN_F5R2_FB10_Pos                    (10U)                            
  9624. #define CAN_F5R2_FB10_Msk                    (0x1UL << CAN_F5R2_FB10_Pos)       /*!< 0x00000400 */
  9625. #define CAN_F5R2_FB10                        CAN_F5R2_FB10_Msk                 /*!< Filter bit 10 */
  9626. #define CAN_F5R2_FB11_Pos                    (11U)                            
  9627. #define CAN_F5R2_FB11_Msk                    (0x1UL << CAN_F5R2_FB11_Pos)       /*!< 0x00000800 */
  9628. #define CAN_F5R2_FB11                        CAN_F5R2_FB11_Msk                 /*!< Filter bit 11 */
  9629. #define CAN_F5R2_FB12_Pos                    (12U)                            
  9630. #define CAN_F5R2_FB12_Msk                    (0x1UL << CAN_F5R2_FB12_Pos)       /*!< 0x00001000 */
  9631. #define CAN_F5R2_FB12                        CAN_F5R2_FB12_Msk                 /*!< Filter bit 12 */
  9632. #define CAN_F5R2_FB13_Pos                    (13U)                            
  9633. #define CAN_F5R2_FB13_Msk                    (0x1UL << CAN_F5R2_FB13_Pos)       /*!< 0x00002000 */
  9634. #define CAN_F5R2_FB13                        CAN_F5R2_FB13_Msk                 /*!< Filter bit 13 */
  9635. #define CAN_F5R2_FB14_Pos                    (14U)                            
  9636. #define CAN_F5R2_FB14_Msk                    (0x1UL << CAN_F5R2_FB14_Pos)       /*!< 0x00004000 */
  9637. #define CAN_F5R2_FB14                        CAN_F5R2_FB14_Msk                 /*!< Filter bit 14 */
  9638. #define CAN_F5R2_FB15_Pos                    (15U)                            
  9639. #define CAN_F5R2_FB15_Msk                    (0x1UL << CAN_F5R2_FB15_Pos)       /*!< 0x00008000 */
  9640. #define CAN_F5R2_FB15                        CAN_F5R2_FB15_Msk                 /*!< Filter bit 15 */
  9641. #define CAN_F5R2_FB16_Pos                    (16U)                            
  9642. #define CAN_F5R2_FB16_Msk                    (0x1UL << CAN_F5R2_FB16_Pos)       /*!< 0x00010000 */
  9643. #define CAN_F5R2_FB16                        CAN_F5R2_FB16_Msk                 /*!< Filter bit 16 */
  9644. #define CAN_F5R2_FB17_Pos                    (17U)                            
  9645. #define CAN_F5R2_FB17_Msk                    (0x1UL << CAN_F5R2_FB17_Pos)       /*!< 0x00020000 */
  9646. #define CAN_F5R2_FB17                        CAN_F5R2_FB17_Msk                 /*!< Filter bit 17 */
  9647. #define CAN_F5R2_FB18_Pos                    (18U)                            
  9648. #define CAN_F5R2_FB18_Msk                    (0x1UL << CAN_F5R2_FB18_Pos)       /*!< 0x00040000 */
  9649. #define CAN_F5R2_FB18                        CAN_F5R2_FB18_Msk                 /*!< Filter bit 18 */
  9650. #define CAN_F5R2_FB19_Pos                    (19U)                            
  9651. #define CAN_F5R2_FB19_Msk                    (0x1UL << CAN_F5R2_FB19_Pos)       /*!< 0x00080000 */
  9652. #define CAN_F5R2_FB19                        CAN_F5R2_FB19_Msk                 /*!< Filter bit 19 */
  9653. #define CAN_F5R2_FB20_Pos                    (20U)                            
  9654. #define CAN_F5R2_FB20_Msk                    (0x1UL << CAN_F5R2_FB20_Pos)       /*!< 0x00100000 */
  9655. #define CAN_F5R2_FB20                        CAN_F5R2_FB20_Msk                 /*!< Filter bit 20 */
  9656. #define CAN_F5R2_FB21_Pos                    (21U)                            
  9657. #define CAN_F5R2_FB21_Msk                    (0x1UL << CAN_F5R2_FB21_Pos)       /*!< 0x00200000 */
  9658. #define CAN_F5R2_FB21                        CAN_F5R2_FB21_Msk                 /*!< Filter bit 21 */
  9659. #define CAN_F5R2_FB22_Pos                    (22U)                            
  9660. #define CAN_F5R2_FB22_Msk                    (0x1UL << CAN_F5R2_FB22_Pos)       /*!< 0x00400000 */
  9661. #define CAN_F5R2_FB22                        CAN_F5R2_FB22_Msk                 /*!< Filter bit 22 */
  9662. #define CAN_F5R2_FB23_Pos                    (23U)                            
  9663. #define CAN_F5R2_FB23_Msk                    (0x1UL << CAN_F5R2_FB23_Pos)       /*!< 0x00800000 */
  9664. #define CAN_F5R2_FB23                        CAN_F5R2_FB23_Msk                 /*!< Filter bit 23 */
  9665. #define CAN_F5R2_FB24_Pos                    (24U)                            
  9666. #define CAN_F5R2_FB24_Msk                    (0x1UL << CAN_F5R2_FB24_Pos)       /*!< 0x01000000 */
  9667. #define CAN_F5R2_FB24                        CAN_F5R2_FB24_Msk                 /*!< Filter bit 24 */
  9668. #define CAN_F5R2_FB25_Pos                    (25U)                            
  9669. #define CAN_F5R2_FB25_Msk                    (0x1UL << CAN_F5R2_FB25_Pos)       /*!< 0x02000000 */
  9670. #define CAN_F5R2_FB25                        CAN_F5R2_FB25_Msk                 /*!< Filter bit 25 */
  9671. #define CAN_F5R2_FB26_Pos                    (26U)                            
  9672. #define CAN_F5R2_FB26_Msk                    (0x1UL << CAN_F5R2_FB26_Pos)       /*!< 0x04000000 */
  9673. #define CAN_F5R2_FB26                        CAN_F5R2_FB26_Msk                 /*!< Filter bit 26 */
  9674. #define CAN_F5R2_FB27_Pos                    (27U)                            
  9675. #define CAN_F5R2_FB27_Msk                    (0x1UL << CAN_F5R2_FB27_Pos)       /*!< 0x08000000 */
  9676. #define CAN_F5R2_FB27                        CAN_F5R2_FB27_Msk                 /*!< Filter bit 27 */
  9677. #define CAN_F5R2_FB28_Pos                    (28U)                            
  9678. #define CAN_F5R2_FB28_Msk                    (0x1UL << CAN_F5R2_FB28_Pos)       /*!< 0x10000000 */
  9679. #define CAN_F5R2_FB28                        CAN_F5R2_FB28_Msk                 /*!< Filter bit 28 */
  9680. #define CAN_F5R2_FB29_Pos                    (29U)                            
  9681. #define CAN_F5R2_FB29_Msk                    (0x1UL << CAN_F5R2_FB29_Pos)       /*!< 0x20000000 */
  9682. #define CAN_F5R2_FB29                        CAN_F5R2_FB29_Msk                 /*!< Filter bit 29 */
  9683. #define CAN_F5R2_FB30_Pos                    (30U)                            
  9684. #define CAN_F5R2_FB30_Msk                    (0x1UL << CAN_F5R2_FB30_Pos)       /*!< 0x40000000 */
  9685. #define CAN_F5R2_FB30                        CAN_F5R2_FB30_Msk                 /*!< Filter bit 30 */
  9686. #define CAN_F5R2_FB31_Pos                    (31U)                            
  9687. #define CAN_F5R2_FB31_Msk                    (0x1UL << CAN_F5R2_FB31_Pos)       /*!< 0x80000000 */
  9688. #define CAN_F5R2_FB31                        CAN_F5R2_FB31_Msk                 /*!< Filter bit 31 */
  9689.  
  9690. /*******************  Bit definition for CAN_F6R2 register  *******************/
  9691. #define CAN_F6R2_FB0_Pos                     (0U)                              
  9692. #define CAN_F6R2_FB0_Msk                     (0x1UL << CAN_F6R2_FB0_Pos)        /*!< 0x00000001 */
  9693. #define CAN_F6R2_FB0                         CAN_F6R2_FB0_Msk                  /*!< Filter bit 0 */
  9694. #define CAN_F6R2_FB1_Pos                     (1U)                              
  9695. #define CAN_F6R2_FB1_Msk                     (0x1UL << CAN_F6R2_FB1_Pos)        /*!< 0x00000002 */
  9696. #define CAN_F6R2_FB1                         CAN_F6R2_FB1_Msk                  /*!< Filter bit 1 */
  9697. #define CAN_F6R2_FB2_Pos                     (2U)                              
  9698. #define CAN_F6R2_FB2_Msk                     (0x1UL << CAN_F6R2_FB2_Pos)        /*!< 0x00000004 */
  9699. #define CAN_F6R2_FB2                         CAN_F6R2_FB2_Msk                  /*!< Filter bit 2 */
  9700. #define CAN_F6R2_FB3_Pos                     (3U)                              
  9701. #define CAN_F6R2_FB3_Msk                     (0x1UL << CAN_F6R2_FB3_Pos)        /*!< 0x00000008 */
  9702. #define CAN_F6R2_FB3                         CAN_F6R2_FB3_Msk                  /*!< Filter bit 3 */
  9703. #define CAN_F6R2_FB4_Pos                     (4U)                              
  9704. #define CAN_F6R2_FB4_Msk                     (0x1UL << CAN_F6R2_FB4_Pos)        /*!< 0x00000010 */
  9705. #define CAN_F6R2_FB4                         CAN_F6R2_FB4_Msk                  /*!< Filter bit 4 */
  9706. #define CAN_F6R2_FB5_Pos                     (5U)                              
  9707. #define CAN_F6R2_FB5_Msk                     (0x1UL << CAN_F6R2_FB5_Pos)        /*!< 0x00000020 */
  9708. #define CAN_F6R2_FB5                         CAN_F6R2_FB5_Msk                  /*!< Filter bit 5 */
  9709. #define CAN_F6R2_FB6_Pos                     (6U)                              
  9710. #define CAN_F6R2_FB6_Msk                     (0x1UL << CAN_F6R2_FB6_Pos)        /*!< 0x00000040 */
  9711. #define CAN_F6R2_FB6                         CAN_F6R2_FB6_Msk                  /*!< Filter bit 6 */
  9712. #define CAN_F6R2_FB7_Pos                     (7U)                              
  9713. #define CAN_F6R2_FB7_Msk                     (0x1UL << CAN_F6R2_FB7_Pos)        /*!< 0x00000080 */
  9714. #define CAN_F6R2_FB7                         CAN_F6R2_FB7_Msk                  /*!< Filter bit 7 */
  9715. #define CAN_F6R2_FB8_Pos                     (8U)                              
  9716. #define CAN_F6R2_FB8_Msk                     (0x1UL << CAN_F6R2_FB8_Pos)        /*!< 0x00000100 */
  9717. #define CAN_F6R2_FB8                         CAN_F6R2_FB8_Msk                  /*!< Filter bit 8 */
  9718. #define CAN_F6R2_FB9_Pos                     (9U)                              
  9719. #define CAN_F6R2_FB9_Msk                     (0x1UL << CAN_F6R2_FB9_Pos)        /*!< 0x00000200 */
  9720. #define CAN_F6R2_FB9                         CAN_F6R2_FB9_Msk                  /*!< Filter bit 9 */
  9721. #define CAN_F6R2_FB10_Pos                    (10U)                            
  9722. #define CAN_F6R2_FB10_Msk                    (0x1UL << CAN_F6R2_FB10_Pos)       /*!< 0x00000400 */
  9723. #define CAN_F6R2_FB10                        CAN_F6R2_FB10_Msk                 /*!< Filter bit 10 */
  9724. #define CAN_F6R2_FB11_Pos                    (11U)                            
  9725. #define CAN_F6R2_FB11_Msk                    (0x1UL << CAN_F6R2_FB11_Pos)       /*!< 0x00000800 */
  9726. #define CAN_F6R2_FB11                        CAN_F6R2_FB11_Msk                 /*!< Filter bit 11 */
  9727. #define CAN_F6R2_FB12_Pos                    (12U)                            
  9728. #define CAN_F6R2_FB12_Msk                    (0x1UL << CAN_F6R2_FB12_Pos)       /*!< 0x00001000 */
  9729. #define CAN_F6R2_FB12                        CAN_F6R2_FB12_Msk                 /*!< Filter bit 12 */
  9730. #define CAN_F6R2_FB13_Pos                    (13U)                            
  9731. #define CAN_F6R2_FB13_Msk                    (0x1UL << CAN_F6R2_FB13_Pos)       /*!< 0x00002000 */
  9732. #define CAN_F6R2_FB13                        CAN_F6R2_FB13_Msk                 /*!< Filter bit 13 */
  9733. #define CAN_F6R2_FB14_Pos                    (14U)                            
  9734. #define CAN_F6R2_FB14_Msk                    (0x1UL << CAN_F6R2_FB14_Pos)       /*!< 0x00004000 */
  9735. #define CAN_F6R2_FB14                        CAN_F6R2_FB14_Msk                 /*!< Filter bit 14 */
  9736. #define CAN_F6R2_FB15_Pos                    (15U)                            
  9737. #define CAN_F6R2_FB15_Msk                    (0x1UL << CAN_F6R2_FB15_Pos)       /*!< 0x00008000 */
  9738. #define CAN_F6R2_FB15                        CAN_F6R2_FB15_Msk                 /*!< Filter bit 15 */
  9739. #define CAN_F6R2_FB16_Pos                    (16U)                            
  9740. #define CAN_F6R2_FB16_Msk                    (0x1UL << CAN_F6R2_FB16_Pos)       /*!< 0x00010000 */
  9741. #define CAN_F6R2_FB16                        CAN_F6R2_FB16_Msk                 /*!< Filter bit 16 */
  9742. #define CAN_F6R2_FB17_Pos                    (17U)                            
  9743. #define CAN_F6R2_FB17_Msk                    (0x1UL << CAN_F6R2_FB17_Pos)       /*!< 0x00020000 */
  9744. #define CAN_F6R2_FB17                        CAN_F6R2_FB17_Msk                 /*!< Filter bit 17 */
  9745. #define CAN_F6R2_FB18_Pos                    (18U)                            
  9746. #define CAN_F6R2_FB18_Msk                    (0x1UL << CAN_F6R2_FB18_Pos)       /*!< 0x00040000 */
  9747. #define CAN_F6R2_FB18                        CAN_F6R2_FB18_Msk                 /*!< Filter bit 18 */
  9748. #define CAN_F6R2_FB19_Pos                    (19U)                            
  9749. #define CAN_F6R2_FB19_Msk                    (0x1UL << CAN_F6R2_FB19_Pos)       /*!< 0x00080000 */
  9750. #define CAN_F6R2_FB19                        CAN_F6R2_FB19_Msk                 /*!< Filter bit 19 */
  9751. #define CAN_F6R2_FB20_Pos                    (20U)                            
  9752. #define CAN_F6R2_FB20_Msk                    (0x1UL << CAN_F6R2_FB20_Pos)       /*!< 0x00100000 */
  9753. #define CAN_F6R2_FB20                        CAN_F6R2_FB20_Msk                 /*!< Filter bit 20 */
  9754. #define CAN_F6R2_FB21_Pos                    (21U)                            
  9755. #define CAN_F6R2_FB21_Msk                    (0x1UL << CAN_F6R2_FB21_Pos)       /*!< 0x00200000 */
  9756. #define CAN_F6R2_FB21                        CAN_F6R2_FB21_Msk                 /*!< Filter bit 21 */
  9757. #define CAN_F6R2_FB22_Pos                    (22U)                            
  9758. #define CAN_F6R2_FB22_Msk                    (0x1UL << CAN_F6R2_FB22_Pos)       /*!< 0x00400000 */
  9759. #define CAN_F6R2_FB22                        CAN_F6R2_FB22_Msk                 /*!< Filter bit 22 */
  9760. #define CAN_F6R2_FB23_Pos                    (23U)                            
  9761. #define CAN_F6R2_FB23_Msk                    (0x1UL << CAN_F6R2_FB23_Pos)       /*!< 0x00800000 */
  9762. #define CAN_F6R2_FB23                        CAN_F6R2_FB23_Msk                 /*!< Filter bit 23 */
  9763. #define CAN_F6R2_FB24_Pos                    (24U)                            
  9764. #define CAN_F6R2_FB24_Msk                    (0x1UL << CAN_F6R2_FB24_Pos)       /*!< 0x01000000 */
  9765. #define CAN_F6R2_FB24                        CAN_F6R2_FB24_Msk                 /*!< Filter bit 24 */
  9766. #define CAN_F6R2_FB25_Pos                    (25U)                            
  9767. #define CAN_F6R2_FB25_Msk                    (0x1UL << CAN_F6R2_FB25_Pos)       /*!< 0x02000000 */
  9768. #define CAN_F6R2_FB25                        CAN_F6R2_FB25_Msk                 /*!< Filter bit 25 */
  9769. #define CAN_F6R2_FB26_Pos                    (26U)                            
  9770. #define CAN_F6R2_FB26_Msk                    (0x1UL << CAN_F6R2_FB26_Pos)       /*!< 0x04000000 */
  9771. #define CAN_F6R2_FB26                        CAN_F6R2_FB26_Msk                 /*!< Filter bit 26 */
  9772. #define CAN_F6R2_FB27_Pos                    (27U)                            
  9773. #define CAN_F6R2_FB27_Msk                    (0x1UL << CAN_F6R2_FB27_Pos)       /*!< 0x08000000 */
  9774. #define CAN_F6R2_FB27                        CAN_F6R2_FB27_Msk                 /*!< Filter bit 27 */
  9775. #define CAN_F6R2_FB28_Pos                    (28U)                            
  9776. #define CAN_F6R2_FB28_Msk                    (0x1UL << CAN_F6R2_FB28_Pos)       /*!< 0x10000000 */
  9777. #define CAN_F6R2_FB28                        CAN_F6R2_FB28_Msk                 /*!< Filter bit 28 */
  9778. #define CAN_F6R2_FB29_Pos                    (29U)                            
  9779. #define CAN_F6R2_FB29_Msk                    (0x1UL << CAN_F6R2_FB29_Pos)       /*!< 0x20000000 */
  9780. #define CAN_F6R2_FB29                        CAN_F6R2_FB29_Msk                 /*!< Filter bit 29 */
  9781. #define CAN_F6R2_FB30_Pos                    (30U)                            
  9782. #define CAN_F6R2_FB30_Msk                    (0x1UL << CAN_F6R2_FB30_Pos)       /*!< 0x40000000 */
  9783. #define CAN_F6R2_FB30                        CAN_F6R2_FB30_Msk                 /*!< Filter bit 30 */
  9784. #define CAN_F6R2_FB31_Pos                    (31U)                            
  9785. #define CAN_F6R2_FB31_Msk                    (0x1UL << CAN_F6R2_FB31_Pos)       /*!< 0x80000000 */
  9786. #define CAN_F6R2_FB31                        CAN_F6R2_FB31_Msk                 /*!< Filter bit 31 */
  9787.  
  9788. /*******************  Bit definition for CAN_F7R2 register  *******************/
  9789. #define CAN_F7R2_FB0_Pos                     (0U)                              
  9790. #define CAN_F7R2_FB0_Msk                     (0x1UL << CAN_F7R2_FB0_Pos)        /*!< 0x00000001 */
  9791. #define CAN_F7R2_FB0                         CAN_F7R2_FB0_Msk                  /*!< Filter bit 0 */
  9792. #define CAN_F7R2_FB1_Pos                     (1U)                              
  9793. #define CAN_F7R2_FB1_Msk                     (0x1UL << CAN_F7R2_FB1_Pos)        /*!< 0x00000002 */
  9794. #define CAN_F7R2_FB1                         CAN_F7R2_FB1_Msk                  /*!< Filter bit 1 */
  9795. #define CAN_F7R2_FB2_Pos                     (2U)                              
  9796. #define CAN_F7R2_FB2_Msk                     (0x1UL << CAN_F7R2_FB2_Pos)        /*!< 0x00000004 */
  9797. #define CAN_F7R2_FB2                         CAN_F7R2_FB2_Msk                  /*!< Filter bit 2 */
  9798. #define CAN_F7R2_FB3_Pos                     (3U)                              
  9799. #define CAN_F7R2_FB3_Msk                     (0x1UL << CAN_F7R2_FB3_Pos)        /*!< 0x00000008 */
  9800. #define CAN_F7R2_FB3                         CAN_F7R2_FB3_Msk                  /*!< Filter bit 3 */
  9801. #define CAN_F7R2_FB4_Pos                     (4U)                              
  9802. #define CAN_F7R2_FB4_Msk                     (0x1UL << CAN_F7R2_FB4_Pos)        /*!< 0x00000010 */
  9803. #define CAN_F7R2_FB4                         CAN_F7R2_FB4_Msk                  /*!< Filter bit 4 */
  9804. #define CAN_F7R2_FB5_Pos                     (5U)                              
  9805. #define CAN_F7R2_FB5_Msk                     (0x1UL << CAN_F7R2_FB5_Pos)        /*!< 0x00000020 */
  9806. #define CAN_F7R2_FB5                         CAN_F7R2_FB5_Msk                  /*!< Filter bit 5 */
  9807. #define CAN_F7R2_FB6_Pos                     (6U)                              
  9808. #define CAN_F7R2_FB6_Msk                     (0x1UL << CAN_F7R2_FB6_Pos)        /*!< 0x00000040 */
  9809. #define CAN_F7R2_FB6                         CAN_F7R2_FB6_Msk                  /*!< Filter bit 6 */
  9810. #define CAN_F7R2_FB7_Pos                     (7U)                              
  9811. #define CAN_F7R2_FB7_Msk                     (0x1UL << CAN_F7R2_FB7_Pos)        /*!< 0x00000080 */
  9812. #define CAN_F7R2_FB7                         CAN_F7R2_FB7_Msk                  /*!< Filter bit 7 */
  9813. #define CAN_F7R2_FB8_Pos                     (8U)                              
  9814. #define CAN_F7R2_FB8_Msk                     (0x1UL << CAN_F7R2_FB8_Pos)        /*!< 0x00000100 */
  9815. #define CAN_F7R2_FB8                         CAN_F7R2_FB8_Msk                  /*!< Filter bit 8 */
  9816. #define CAN_F7R2_FB9_Pos                     (9U)                              
  9817. #define CAN_F7R2_FB9_Msk                     (0x1UL << CAN_F7R2_FB9_Pos)        /*!< 0x00000200 */
  9818. #define CAN_F7R2_FB9                         CAN_F7R2_FB9_Msk                  /*!< Filter bit 9 */
  9819. #define CAN_F7R2_FB10_Pos                    (10U)                            
  9820. #define CAN_F7R2_FB10_Msk                    (0x1UL << CAN_F7R2_FB10_Pos)       /*!< 0x00000400 */
  9821. #define CAN_F7R2_FB10                        CAN_F7R2_FB10_Msk                 /*!< Filter bit 10 */
  9822. #define CAN_F7R2_FB11_Pos                    (11U)                            
  9823. #define CAN_F7R2_FB11_Msk                    (0x1UL << CAN_F7R2_FB11_Pos)       /*!< 0x00000800 */
  9824. #define CAN_F7R2_FB11                        CAN_F7R2_FB11_Msk                 /*!< Filter bit 11 */
  9825. #define CAN_F7R2_FB12_Pos                    (12U)                            
  9826. #define CAN_F7R2_FB12_Msk                    (0x1UL << CAN_F7R2_FB12_Pos)       /*!< 0x00001000 */
  9827. #define CAN_F7R2_FB12                        CAN_F7R2_FB12_Msk                 /*!< Filter bit 12 */
  9828. #define CAN_F7R2_FB13_Pos                    (13U)                            
  9829. #define CAN_F7R2_FB13_Msk                    (0x1UL << CAN_F7R2_FB13_Pos)       /*!< 0x00002000 */
  9830. #define CAN_F7R2_FB13                        CAN_F7R2_FB13_Msk                 /*!< Filter bit 13 */
  9831. #define CAN_F7R2_FB14_Pos                    (14U)                            
  9832. #define CAN_F7R2_FB14_Msk                    (0x1UL << CAN_F7R2_FB14_Pos)       /*!< 0x00004000 */
  9833. #define CAN_F7R2_FB14                        CAN_F7R2_FB14_Msk                 /*!< Filter bit 14 */
  9834. #define CAN_F7R2_FB15_Pos                    (15U)                            
  9835. #define CAN_F7R2_FB15_Msk                    (0x1UL << CAN_F7R2_FB15_Pos)       /*!< 0x00008000 */
  9836. #define CAN_F7R2_FB15                        CAN_F7R2_FB15_Msk                 /*!< Filter bit 15 */
  9837. #define CAN_F7R2_FB16_Pos                    (16U)                            
  9838. #define CAN_F7R2_FB16_Msk                    (0x1UL << CAN_F7R2_FB16_Pos)       /*!< 0x00010000 */
  9839. #define CAN_F7R2_FB16                        CAN_F7R2_FB16_Msk                 /*!< Filter bit 16 */
  9840. #define CAN_F7R2_FB17_Pos                    (17U)                            
  9841. #define CAN_F7R2_FB17_Msk                    (0x1UL << CAN_F7R2_FB17_Pos)       /*!< 0x00020000 */
  9842. #define CAN_F7R2_FB17                        CAN_F7R2_FB17_Msk                 /*!< Filter bit 17 */
  9843. #define CAN_F7R2_FB18_Pos                    (18U)                            
  9844. #define CAN_F7R2_FB18_Msk                    (0x1UL << CAN_F7R2_FB18_Pos)       /*!< 0x00040000 */
  9845. #define CAN_F7R2_FB18                        CAN_F7R2_FB18_Msk                 /*!< Filter bit 18 */
  9846. #define CAN_F7R2_FB19_Pos                    (19U)                            
  9847. #define CAN_F7R2_FB19_Msk                    (0x1UL << CAN_F7R2_FB19_Pos)       /*!< 0x00080000 */
  9848. #define CAN_F7R2_FB19                        CAN_F7R2_FB19_Msk                 /*!< Filter bit 19 */
  9849. #define CAN_F7R2_FB20_Pos                    (20U)                            
  9850. #define CAN_F7R2_FB20_Msk                    (0x1UL << CAN_F7R2_FB20_Pos)       /*!< 0x00100000 */
  9851. #define CAN_F7R2_FB20                        CAN_F7R2_FB20_Msk                 /*!< Filter bit 20 */
  9852. #define CAN_F7R2_FB21_Pos                    (21U)                            
  9853. #define CAN_F7R2_FB21_Msk                    (0x1UL << CAN_F7R2_FB21_Pos)       /*!< 0x00200000 */
  9854. #define CAN_F7R2_FB21                        CAN_F7R2_FB21_Msk                 /*!< Filter bit 21 */
  9855. #define CAN_F7R2_FB22_Pos                    (22U)                            
  9856. #define CAN_F7R2_FB22_Msk                    (0x1UL << CAN_F7R2_FB22_Pos)       /*!< 0x00400000 */
  9857. #define CAN_F7R2_FB22                        CAN_F7R2_FB22_Msk                 /*!< Filter bit 22 */
  9858. #define CAN_F7R2_FB23_Pos                    (23U)                            
  9859. #define CAN_F7R2_FB23_Msk                    (0x1UL << CAN_F7R2_FB23_Pos)       /*!< 0x00800000 */
  9860. #define CAN_F7R2_FB23                        CAN_F7R2_FB23_Msk                 /*!< Filter bit 23 */
  9861. #define CAN_F7R2_FB24_Pos                    (24U)                            
  9862. #define CAN_F7R2_FB24_Msk                    (0x1UL << CAN_F7R2_FB24_Pos)       /*!< 0x01000000 */
  9863. #define CAN_F7R2_FB24                        CAN_F7R2_FB24_Msk                 /*!< Filter bit 24 */
  9864. #define CAN_F7R2_FB25_Pos                    (25U)                            
  9865. #define CAN_F7R2_FB25_Msk                    (0x1UL << CAN_F7R2_FB25_Pos)       /*!< 0x02000000 */
  9866. #define CAN_F7R2_FB25                        CAN_F7R2_FB25_Msk                 /*!< Filter bit 25 */
  9867. #define CAN_F7R2_FB26_Pos                    (26U)                            
  9868. #define CAN_F7R2_FB26_Msk                    (0x1UL << CAN_F7R2_FB26_Pos)       /*!< 0x04000000 */
  9869. #define CAN_F7R2_FB26                        CAN_F7R2_FB26_Msk                 /*!< Filter bit 26 */
  9870. #define CAN_F7R2_FB27_Pos                    (27U)                            
  9871. #define CAN_F7R2_FB27_Msk                    (0x1UL << CAN_F7R2_FB27_Pos)       /*!< 0x08000000 */
  9872. #define CAN_F7R2_FB27                        CAN_F7R2_FB27_Msk                 /*!< Filter bit 27 */
  9873. #define CAN_F7R2_FB28_Pos                    (28U)                            
  9874. #define CAN_F7R2_FB28_Msk                    (0x1UL << CAN_F7R2_FB28_Pos)       /*!< 0x10000000 */
  9875. #define CAN_F7R2_FB28                        CAN_F7R2_FB28_Msk                 /*!< Filter bit 28 */
  9876. #define CAN_F7R2_FB29_Pos                    (29U)                            
  9877. #define CAN_F7R2_FB29_Msk                    (0x1UL << CAN_F7R2_FB29_Pos)       /*!< 0x20000000 */
  9878. #define CAN_F7R2_FB29                        CAN_F7R2_FB29_Msk                 /*!< Filter bit 29 */
  9879. #define CAN_F7R2_FB30_Pos                    (30U)                            
  9880. #define CAN_F7R2_FB30_Msk                    (0x1UL << CAN_F7R2_FB30_Pos)       /*!< 0x40000000 */
  9881. #define CAN_F7R2_FB30                        CAN_F7R2_FB30_Msk                 /*!< Filter bit 30 */
  9882. #define CAN_F7R2_FB31_Pos                    (31U)                            
  9883. #define CAN_F7R2_FB31_Msk                    (0x1UL << CAN_F7R2_FB31_Pos)       /*!< 0x80000000 */
  9884. #define CAN_F7R2_FB31                        CAN_F7R2_FB31_Msk                 /*!< Filter bit 31 */
  9885.  
  9886. /*******************  Bit definition for CAN_F8R2 register  *******************/
  9887. #define CAN_F8R2_FB0_Pos                     (0U)                              
  9888. #define CAN_F8R2_FB0_Msk                     (0x1UL << CAN_F8R2_FB0_Pos)        /*!< 0x00000001 */
  9889. #define CAN_F8R2_FB0                         CAN_F8R2_FB0_Msk                  /*!< Filter bit 0 */
  9890. #define CAN_F8R2_FB1_Pos                     (1U)                              
  9891. #define CAN_F8R2_FB1_Msk                     (0x1UL << CAN_F8R2_FB1_Pos)        /*!< 0x00000002 */
  9892. #define CAN_F8R2_FB1                         CAN_F8R2_FB1_Msk                  /*!< Filter bit 1 */
  9893. #define CAN_F8R2_FB2_Pos                     (2U)                              
  9894. #define CAN_F8R2_FB2_Msk                     (0x1UL << CAN_F8R2_FB2_Pos)        /*!< 0x00000004 */
  9895. #define CAN_F8R2_FB2                         CAN_F8R2_FB2_Msk                  /*!< Filter bit 2 */
  9896. #define CAN_F8R2_FB3_Pos                     (3U)                              
  9897. #define CAN_F8R2_FB3_Msk                     (0x1UL << CAN_F8R2_FB3_Pos)        /*!< 0x00000008 */
  9898. #define CAN_F8R2_FB3                         CAN_F8R2_FB3_Msk                  /*!< Filter bit 3 */
  9899. #define CAN_F8R2_FB4_Pos                     (4U)                              
  9900. #define CAN_F8R2_FB4_Msk                     (0x1UL << CAN_F8R2_FB4_Pos)        /*!< 0x00000010 */
  9901. #define CAN_F8R2_FB4                         CAN_F8R2_FB4_Msk                  /*!< Filter bit 4 */
  9902. #define CAN_F8R2_FB5_Pos                     (5U)                              
  9903. #define CAN_F8R2_FB5_Msk                     (0x1UL << CAN_F8R2_FB5_Pos)        /*!< 0x00000020 */
  9904. #define CAN_F8R2_FB5                         CAN_F8R2_FB5_Msk                  /*!< Filter bit 5 */
  9905. #define CAN_F8R2_FB6_Pos                     (6U)                              
  9906. #define CAN_F8R2_FB6_Msk                     (0x1UL << CAN_F8R2_FB6_Pos)        /*!< 0x00000040 */
  9907. #define CAN_F8R2_FB6                         CAN_F8R2_FB6_Msk                  /*!< Filter bit 6 */
  9908. #define CAN_F8R2_FB7_Pos                     (7U)                              
  9909. #define CAN_F8R2_FB7_Msk                     (0x1UL << CAN_F8R2_FB7_Pos)        /*!< 0x00000080 */
  9910. #define CAN_F8R2_FB7                         CAN_F8R2_FB7_Msk                  /*!< Filter bit 7 */
  9911. #define CAN_F8R2_FB8_Pos                     (8U)                              
  9912. #define CAN_F8R2_FB8_Msk                     (0x1UL << CAN_F8R2_FB8_Pos)        /*!< 0x00000100 */
  9913. #define CAN_F8R2_FB8                         CAN_F8R2_FB8_Msk                  /*!< Filter bit 8 */
  9914. #define CAN_F8R2_FB9_Pos                     (9U)                              
  9915. #define CAN_F8R2_FB9_Msk                     (0x1UL << CAN_F8R2_FB9_Pos)        /*!< 0x00000200 */
  9916. #define CAN_F8R2_FB9                         CAN_F8R2_FB9_Msk                  /*!< Filter bit 9 */
  9917. #define CAN_F8R2_FB10_Pos                    (10U)                            
  9918. #define CAN_F8R2_FB10_Msk                    (0x1UL << CAN_F8R2_FB10_Pos)       /*!< 0x00000400 */
  9919. #define CAN_F8R2_FB10                        CAN_F8R2_FB10_Msk                 /*!< Filter bit 10 */
  9920. #define CAN_F8R2_FB11_Pos                    (11U)                            
  9921. #define CAN_F8R2_FB11_Msk                    (0x1UL << CAN_F8R2_FB11_Pos)       /*!< 0x00000800 */
  9922. #define CAN_F8R2_FB11                        CAN_F8R2_FB11_Msk                 /*!< Filter bit 11 */
  9923. #define CAN_F8R2_FB12_Pos                    (12U)                            
  9924. #define CAN_F8R2_FB12_Msk                    (0x1UL << CAN_F8R2_FB12_Pos)       /*!< 0x00001000 */
  9925. #define CAN_F8R2_FB12                        CAN_F8R2_FB12_Msk                 /*!< Filter bit 12 */
  9926. #define CAN_F8R2_FB13_Pos                    (13U)                            
  9927. #define CAN_F8R2_FB13_Msk                    (0x1UL << CAN_F8R2_FB13_Pos)       /*!< 0x00002000 */
  9928. #define CAN_F8R2_FB13                        CAN_F8R2_FB13_Msk                 /*!< Filter bit 13 */
  9929. #define CAN_F8R2_FB14_Pos                    (14U)                            
  9930. #define CAN_F8R2_FB14_Msk                    (0x1UL << CAN_F8R2_FB14_Pos)       /*!< 0x00004000 */
  9931. #define CAN_F8R2_FB14                        CAN_F8R2_FB14_Msk                 /*!< Filter bit 14 */
  9932. #define CAN_F8R2_FB15_Pos                    (15U)                            
  9933. #define CAN_F8R2_FB15_Msk                    (0x1UL << CAN_F8R2_FB15_Pos)       /*!< 0x00008000 */
  9934. #define CAN_F8R2_FB15                        CAN_F8R2_FB15_Msk                 /*!< Filter bit 15 */
  9935. #define CAN_F8R2_FB16_Pos                    (16U)                            
  9936. #define CAN_F8R2_FB16_Msk                    (0x1UL << CAN_F8R2_FB16_Pos)       /*!< 0x00010000 */
  9937. #define CAN_F8R2_FB16                        CAN_F8R2_FB16_Msk                 /*!< Filter bit 16 */
  9938. #define CAN_F8R2_FB17_Pos                    (17U)                            
  9939. #define CAN_F8R2_FB17_Msk                    (0x1UL << CAN_F8R2_FB17_Pos)       /*!< 0x00020000 */
  9940. #define CAN_F8R2_FB17                        CAN_F8R2_FB17_Msk                 /*!< Filter bit 17 */
  9941. #define CAN_F8R2_FB18_Pos                    (18U)                            
  9942. #define CAN_F8R2_FB18_Msk                    (0x1UL << CAN_F8R2_FB18_Pos)       /*!< 0x00040000 */
  9943. #define CAN_F8R2_FB18                        CAN_F8R2_FB18_Msk                 /*!< Filter bit 18 */
  9944. #define CAN_F8R2_FB19_Pos                    (19U)                            
  9945. #define CAN_F8R2_FB19_Msk                    (0x1UL << CAN_F8R2_FB19_Pos)       /*!< 0x00080000 */
  9946. #define CAN_F8R2_FB19                        CAN_F8R2_FB19_Msk                 /*!< Filter bit 19 */
  9947. #define CAN_F8R2_FB20_Pos                    (20U)                            
  9948. #define CAN_F8R2_FB20_Msk                    (0x1UL << CAN_F8R2_FB20_Pos)       /*!< 0x00100000 */
  9949. #define CAN_F8R2_FB20                        CAN_F8R2_FB20_Msk                 /*!< Filter bit 20 */
  9950. #define CAN_F8R2_FB21_Pos                    (21U)                            
  9951. #define CAN_F8R2_FB21_Msk                    (0x1UL << CAN_F8R2_FB21_Pos)       /*!< 0x00200000 */
  9952. #define CAN_F8R2_FB21                        CAN_F8R2_FB21_Msk                 /*!< Filter bit 21 */
  9953. #define CAN_F8R2_FB22_Pos                    (22U)                            
  9954. #define CAN_F8R2_FB22_Msk                    (0x1UL << CAN_F8R2_FB22_Pos)       /*!< 0x00400000 */
  9955. #define CAN_F8R2_FB22                        CAN_F8R2_FB22_Msk                 /*!< Filter bit 22 */
  9956. #define CAN_F8R2_FB23_Pos                    (23U)                            
  9957. #define CAN_F8R2_FB23_Msk                    (0x1UL << CAN_F8R2_FB23_Pos)       /*!< 0x00800000 */
  9958. #define CAN_F8R2_FB23                        CAN_F8R2_FB23_Msk                 /*!< Filter bit 23 */
  9959. #define CAN_F8R2_FB24_Pos                    (24U)                            
  9960. #define CAN_F8R2_FB24_Msk                    (0x1UL << CAN_F8R2_FB24_Pos)       /*!< 0x01000000 */
  9961. #define CAN_F8R2_FB24                        CAN_F8R2_FB24_Msk                 /*!< Filter bit 24 */
  9962. #define CAN_F8R2_FB25_Pos                    (25U)                            
  9963. #define CAN_F8R2_FB25_Msk                    (0x1UL << CAN_F8R2_FB25_Pos)       /*!< 0x02000000 */
  9964. #define CAN_F8R2_FB25                        CAN_F8R2_FB25_Msk                 /*!< Filter bit 25 */
  9965. #define CAN_F8R2_FB26_Pos                    (26U)                            
  9966. #define CAN_F8R2_FB26_Msk                    (0x1UL << CAN_F8R2_FB26_Pos)       /*!< 0x04000000 */
  9967. #define CAN_F8R2_FB26                        CAN_F8R2_FB26_Msk                 /*!< Filter bit 26 */
  9968. #define CAN_F8R2_FB27_Pos                    (27U)                            
  9969. #define CAN_F8R2_FB27_Msk                    (0x1UL << CAN_F8R2_FB27_Pos)       /*!< 0x08000000 */
  9970. #define CAN_F8R2_FB27                        CAN_F8R2_FB27_Msk                 /*!< Filter bit 27 */
  9971. #define CAN_F8R2_FB28_Pos                    (28U)                            
  9972. #define CAN_F8R2_FB28_Msk                    (0x1UL << CAN_F8R2_FB28_Pos)       /*!< 0x10000000 */
  9973. #define CAN_F8R2_FB28                        CAN_F8R2_FB28_Msk                 /*!< Filter bit 28 */
  9974. #define CAN_F8R2_FB29_Pos                    (29U)                            
  9975. #define CAN_F8R2_FB29_Msk                    (0x1UL << CAN_F8R2_FB29_Pos)       /*!< 0x20000000 */
  9976. #define CAN_F8R2_FB29                        CAN_F8R2_FB29_Msk                 /*!< Filter bit 29 */
  9977. #define CAN_F8R2_FB30_Pos                    (30U)                            
  9978. #define CAN_F8R2_FB30_Msk                    (0x1UL << CAN_F8R2_FB30_Pos)       /*!< 0x40000000 */
  9979. #define CAN_F8R2_FB30                        CAN_F8R2_FB30_Msk                 /*!< Filter bit 30 */
  9980. #define CAN_F8R2_FB31_Pos                    (31U)                            
  9981. #define CAN_F8R2_FB31_Msk                    (0x1UL << CAN_F8R2_FB31_Pos)       /*!< 0x80000000 */
  9982. #define CAN_F8R2_FB31                        CAN_F8R2_FB31_Msk                 /*!< Filter bit 31 */
  9983.  
  9984. /*******************  Bit definition for CAN_F9R2 register  *******************/
  9985. #define CAN_F9R2_FB0_Pos                     (0U)                              
  9986. #define CAN_F9R2_FB0_Msk                     (0x1UL << CAN_F9R2_FB0_Pos)        /*!< 0x00000001 */
  9987. #define CAN_F9R2_FB0                         CAN_F9R2_FB0_Msk                  /*!< Filter bit 0 */
  9988. #define CAN_F9R2_FB1_Pos                     (1U)                              
  9989. #define CAN_F9R2_FB1_Msk                     (0x1UL << CAN_F9R2_FB1_Pos)        /*!< 0x00000002 */
  9990. #define CAN_F9R2_FB1                         CAN_F9R2_FB1_Msk                  /*!< Filter bit 1 */
  9991. #define CAN_F9R2_FB2_Pos                     (2U)                              
  9992. #define CAN_F9R2_FB2_Msk                     (0x1UL << CAN_F9R2_FB2_Pos)        /*!< 0x00000004 */
  9993. #define CAN_F9R2_FB2                         CAN_F9R2_FB2_Msk                  /*!< Filter bit 2 */
  9994. #define CAN_F9R2_FB3_Pos                     (3U)                              
  9995. #define CAN_F9R2_FB3_Msk                     (0x1UL << CAN_F9R2_FB3_Pos)        /*!< 0x00000008 */
  9996. #define CAN_F9R2_FB3                         CAN_F9R2_FB3_Msk                  /*!< Filter bit 3 */
  9997. #define CAN_F9R2_FB4_Pos                     (4U)                              
  9998. #define CAN_F9R2_FB4_Msk                     (0x1UL << CAN_F9R2_FB4_Pos)        /*!< 0x00000010 */
  9999. #define CAN_F9R2_FB4                         CAN_F9R2_FB4_Msk                  /*!< Filter bit 4 */
  10000. #define CAN_F9R2_FB5_Pos                     (5U)                              
  10001. #define CAN_F9R2_FB5_Msk                     (0x1UL << CAN_F9R2_FB5_Pos)        /*!< 0x00000020 */
  10002. #define CAN_F9R2_FB5                         CAN_F9R2_FB5_Msk                  /*!< Filter bit 5 */
  10003. #define CAN_F9R2_FB6_Pos                     (6U)                              
  10004. #define CAN_F9R2_FB6_Msk                     (0x1UL << CAN_F9R2_FB6_Pos)        /*!< 0x00000040 */
  10005. #define CAN_F9R2_FB6                         CAN_F9R2_FB6_Msk                  /*!< Filter bit 6 */
  10006. #define CAN_F9R2_FB7_Pos                     (7U)                              
  10007. #define CAN_F9R2_FB7_Msk                     (0x1UL << CAN_F9R2_FB7_Pos)        /*!< 0x00000080 */
  10008. #define CAN_F9R2_FB7                         CAN_F9R2_FB7_Msk                  /*!< Filter bit 7 */
  10009. #define CAN_F9R2_FB8_Pos                     (8U)                              
  10010. #define CAN_F9R2_FB8_Msk                     (0x1UL << CAN_F9R2_FB8_Pos)        /*!< 0x00000100 */
  10011. #define CAN_F9R2_FB8                         CAN_F9R2_FB8_Msk                  /*!< Filter bit 8 */
  10012. #define CAN_F9R2_FB9_Pos                     (9U)                              
  10013. #define CAN_F9R2_FB9_Msk                     (0x1UL << CAN_F9R2_FB9_Pos)        /*!< 0x00000200 */
  10014. #define CAN_F9R2_FB9                         CAN_F9R2_FB9_Msk                  /*!< Filter bit 9 */
  10015. #define CAN_F9R2_FB10_Pos                    (10U)                            
  10016. #define CAN_F9R2_FB10_Msk                    (0x1UL << CAN_F9R2_FB10_Pos)       /*!< 0x00000400 */
  10017. #define CAN_F9R2_FB10                        CAN_F9R2_FB10_Msk                 /*!< Filter bit 10 */
  10018. #define CAN_F9R2_FB11_Pos                    (11U)                            
  10019. #define CAN_F9R2_FB11_Msk                    (0x1UL << CAN_F9R2_FB11_Pos)       /*!< 0x00000800 */
  10020. #define CAN_F9R2_FB11                        CAN_F9R2_FB11_Msk                 /*!< Filter bit 11 */
  10021. #define CAN_F9R2_FB12_Pos                    (12U)                            
  10022. #define CAN_F9R2_FB12_Msk                    (0x1UL << CAN_F9R2_FB12_Pos)       /*!< 0x00001000 */
  10023. #define CAN_F9R2_FB12                        CAN_F9R2_FB12_Msk                 /*!< Filter bit 12 */
  10024. #define CAN_F9R2_FB13_Pos                    (13U)                            
  10025. #define CAN_F9R2_FB13_Msk                    (0x1UL << CAN_F9R2_FB13_Pos)       /*!< 0x00002000 */
  10026. #define CAN_F9R2_FB13                        CAN_F9R2_FB13_Msk                 /*!< Filter bit 13 */
  10027. #define CAN_F9R2_FB14_Pos                    (14U)                            
  10028. #define CAN_F9R2_FB14_Msk                    (0x1UL << CAN_F9R2_FB14_Pos)       /*!< 0x00004000 */
  10029. #define CAN_F9R2_FB14                        CAN_F9R2_FB14_Msk                 /*!< Filter bit 14 */
  10030. #define CAN_F9R2_FB15_Pos                    (15U)                            
  10031. #define CAN_F9R2_FB15_Msk                    (0x1UL << CAN_F9R2_FB15_Pos)       /*!< 0x00008000 */
  10032. #define CAN_F9R2_FB15                        CAN_F9R2_FB15_Msk                 /*!< Filter bit 15 */
  10033. #define CAN_F9R2_FB16_Pos                    (16U)                            
  10034. #define CAN_F9R2_FB16_Msk                    (0x1UL << CAN_F9R2_FB16_Pos)       /*!< 0x00010000 */
  10035. #define CAN_F9R2_FB16                        CAN_F9R2_FB16_Msk                 /*!< Filter bit 16 */
  10036. #define CAN_F9R2_FB17_Pos                    (17U)                            
  10037. #define CAN_F9R2_FB17_Msk                    (0x1UL << CAN_F9R2_FB17_Pos)       /*!< 0x00020000 */
  10038. #define CAN_F9R2_FB17                        CAN_F9R2_FB17_Msk                 /*!< Filter bit 17 */
  10039. #define CAN_F9R2_FB18_Pos                    (18U)                            
  10040. #define CAN_F9R2_FB18_Msk                    (0x1UL << CAN_F9R2_FB18_Pos)       /*!< 0x00040000 */
  10041. #define CAN_F9R2_FB18                        CAN_F9R2_FB18_Msk                 /*!< Filter bit 18 */
  10042. #define CAN_F9R2_FB19_Pos                    (19U)                            
  10043. #define CAN_F9R2_FB19_Msk                    (0x1UL << CAN_F9R2_FB19_Pos)       /*!< 0x00080000 */
  10044. #define CAN_F9R2_FB19                        CAN_F9R2_FB19_Msk                 /*!< Filter bit 19 */
  10045. #define CAN_F9R2_FB20_Pos                    (20U)                            
  10046. #define CAN_F9R2_FB20_Msk                    (0x1UL << CAN_F9R2_FB20_Pos)       /*!< 0x00100000 */
  10047. #define CAN_F9R2_FB20                        CAN_F9R2_FB20_Msk                 /*!< Filter bit 20 */
  10048. #define CAN_F9R2_FB21_Pos                    (21U)                            
  10049. #define CAN_F9R2_FB21_Msk                    (0x1UL << CAN_F9R2_FB21_Pos)       /*!< 0x00200000 */
  10050. #define CAN_F9R2_FB21                        CAN_F9R2_FB21_Msk                 /*!< Filter bit 21 */
  10051. #define CAN_F9R2_FB22_Pos                    (22U)                            
  10052. #define CAN_F9R2_FB22_Msk                    (0x1UL << CAN_F9R2_FB22_Pos)       /*!< 0x00400000 */
  10053. #define CAN_F9R2_FB22                        CAN_F9R2_FB22_Msk                 /*!< Filter bit 22 */
  10054. #define CAN_F9R2_FB23_Pos                    (23U)                            
  10055. #define CAN_F9R2_FB23_Msk                    (0x1UL << CAN_F9R2_FB23_Pos)       /*!< 0x00800000 */
  10056. #define CAN_F9R2_FB23                        CAN_F9R2_FB23_Msk                 /*!< Filter bit 23 */
  10057. #define CAN_F9R2_FB24_Pos                    (24U)                            
  10058. #define CAN_F9R2_FB24_Msk                    (0x1UL << CAN_F9R2_FB24_Pos)       /*!< 0x01000000 */
  10059. #define CAN_F9R2_FB24                        CAN_F9R2_FB24_Msk                 /*!< Filter bit 24 */
  10060. #define CAN_F9R2_FB25_Pos                    (25U)                            
  10061. #define CAN_F9R2_FB25_Msk                    (0x1UL << CAN_F9R2_FB25_Pos)       /*!< 0x02000000 */
  10062. #define CAN_F9R2_FB25                        CAN_F9R2_FB25_Msk                 /*!< Filter bit 25 */
  10063. #define CAN_F9R2_FB26_Pos                    (26U)                            
  10064. #define CAN_F9R2_FB26_Msk                    (0x1UL << CAN_F9R2_FB26_Pos)       /*!< 0x04000000 */
  10065. #define CAN_F9R2_FB26                        CAN_F9R2_FB26_Msk                 /*!< Filter bit 26 */
  10066. #define CAN_F9R2_FB27_Pos                    (27U)                            
  10067. #define CAN_F9R2_FB27_Msk                    (0x1UL << CAN_F9R2_FB27_Pos)       /*!< 0x08000000 */
  10068. #define CAN_F9R2_FB27                        CAN_F9R2_FB27_Msk                 /*!< Filter bit 27 */
  10069. #define CAN_F9R2_FB28_Pos                    (28U)                            
  10070. #define CAN_F9R2_FB28_Msk                    (0x1UL << CAN_F9R2_FB28_Pos)       /*!< 0x10000000 */
  10071. #define CAN_F9R2_FB28                        CAN_F9R2_FB28_Msk                 /*!< Filter bit 28 */
  10072. #define CAN_F9R2_FB29_Pos                    (29U)                            
  10073. #define CAN_F9R2_FB29_Msk                    (0x1UL << CAN_F9R2_FB29_Pos)       /*!< 0x20000000 */
  10074. #define CAN_F9R2_FB29                        CAN_F9R2_FB29_Msk                 /*!< Filter bit 29 */
  10075. #define CAN_F9R2_FB30_Pos                    (30U)                            
  10076. #define CAN_F9R2_FB30_Msk                    (0x1UL << CAN_F9R2_FB30_Pos)       /*!< 0x40000000 */
  10077. #define CAN_F9R2_FB30                        CAN_F9R2_FB30_Msk                 /*!< Filter bit 30 */
  10078. #define CAN_F9R2_FB31_Pos                    (31U)                            
  10079. #define CAN_F9R2_FB31_Msk                    (0x1UL << CAN_F9R2_FB31_Pos)       /*!< 0x80000000 */
  10080. #define CAN_F9R2_FB31                        CAN_F9R2_FB31_Msk                 /*!< Filter bit 31 */
  10081.  
  10082. /*******************  Bit definition for CAN_F10R2 register  ******************/
  10083. #define CAN_F10R2_FB0_Pos                    (0U)                              
  10084. #define CAN_F10R2_FB0_Msk                    (0x1UL << CAN_F10R2_FB0_Pos)       /*!< 0x00000001 */
  10085. #define CAN_F10R2_FB0                        CAN_F10R2_FB0_Msk                 /*!< Filter bit 0 */
  10086. #define CAN_F10R2_FB1_Pos                    (1U)                              
  10087. #define CAN_F10R2_FB1_Msk                    (0x1UL << CAN_F10R2_FB1_Pos)       /*!< 0x00000002 */
  10088. #define CAN_F10R2_FB1                        CAN_F10R2_FB1_Msk                 /*!< Filter bit 1 */
  10089. #define CAN_F10R2_FB2_Pos                    (2U)                              
  10090. #define CAN_F10R2_FB2_Msk                    (0x1UL << CAN_F10R2_FB2_Pos)       /*!< 0x00000004 */
  10091. #define CAN_F10R2_FB2                        CAN_F10R2_FB2_Msk                 /*!< Filter bit 2 */
  10092. #define CAN_F10R2_FB3_Pos                    (3U)                              
  10093. #define CAN_F10R2_FB3_Msk                    (0x1UL << CAN_F10R2_FB3_Pos)       /*!< 0x00000008 */
  10094. #define CAN_F10R2_FB3                        CAN_F10R2_FB3_Msk                 /*!< Filter bit 3 */
  10095. #define CAN_F10R2_FB4_Pos                    (4U)                              
  10096. #define CAN_F10R2_FB4_Msk                    (0x1UL << CAN_F10R2_FB4_Pos)       /*!< 0x00000010 */
  10097. #define CAN_F10R2_FB4                        CAN_F10R2_FB4_Msk                 /*!< Filter bit 4 */
  10098. #define CAN_F10R2_FB5_Pos                    (5U)                              
  10099. #define CAN_F10R2_FB5_Msk                    (0x1UL << CAN_F10R2_FB5_Pos)       /*!< 0x00000020 */
  10100. #define CAN_F10R2_FB5                        CAN_F10R2_FB5_Msk                 /*!< Filter bit 5 */
  10101. #define CAN_F10R2_FB6_Pos                    (6U)                              
  10102. #define CAN_F10R2_FB6_Msk                    (0x1UL << CAN_F10R2_FB6_Pos)       /*!< 0x00000040 */
  10103. #define CAN_F10R2_FB6                        CAN_F10R2_FB6_Msk                 /*!< Filter bit 6 */
  10104. #define CAN_F10R2_FB7_Pos                    (7U)                              
  10105. #define CAN_F10R2_FB7_Msk                    (0x1UL << CAN_F10R2_FB7_Pos)       /*!< 0x00000080 */
  10106. #define CAN_F10R2_FB7                        CAN_F10R2_FB7_Msk                 /*!< Filter bit 7 */
  10107. #define CAN_F10R2_FB8_Pos                    (8U)                              
  10108. #define CAN_F10R2_FB8_Msk                    (0x1UL << CAN_F10R2_FB8_Pos)       /*!< 0x00000100 */
  10109. #define CAN_F10R2_FB8                        CAN_F10R2_FB8_Msk                 /*!< Filter bit 8 */
  10110. #define CAN_F10R2_FB9_Pos                    (9U)                              
  10111. #define CAN_F10R2_FB9_Msk                    (0x1UL << CAN_F10R2_FB9_Pos)       /*!< 0x00000200 */
  10112. #define CAN_F10R2_FB9                        CAN_F10R2_FB9_Msk                 /*!< Filter bit 9 */
  10113. #define CAN_F10R2_FB10_Pos                   (10U)                            
  10114. #define CAN_F10R2_FB10_Msk                   (0x1UL << CAN_F10R2_FB10_Pos)      /*!< 0x00000400 */
  10115. #define CAN_F10R2_FB10                       CAN_F10R2_FB10_Msk                /*!< Filter bit 10 */
  10116. #define CAN_F10R2_FB11_Pos                   (11U)                            
  10117. #define CAN_F10R2_FB11_Msk                   (0x1UL << CAN_F10R2_FB11_Pos)      /*!< 0x00000800 */
  10118. #define CAN_F10R2_FB11                       CAN_F10R2_FB11_Msk                /*!< Filter bit 11 */
  10119. #define CAN_F10R2_FB12_Pos                   (12U)                            
  10120. #define CAN_F10R2_FB12_Msk                   (0x1UL << CAN_F10R2_FB12_Pos)      /*!< 0x00001000 */
  10121. #define CAN_F10R2_FB12                       CAN_F10R2_FB12_Msk                /*!< Filter bit 12 */
  10122. #define CAN_F10R2_FB13_Pos                   (13U)                            
  10123. #define CAN_F10R2_FB13_Msk                   (0x1UL << CAN_F10R2_FB13_Pos)      /*!< 0x00002000 */
  10124. #define CAN_F10R2_FB13                       CAN_F10R2_FB13_Msk                /*!< Filter bit 13 */
  10125. #define CAN_F10R2_FB14_Pos                   (14U)                            
  10126. #define CAN_F10R2_FB14_Msk                   (0x1UL << CAN_F10R2_FB14_Pos)      /*!< 0x00004000 */
  10127. #define CAN_F10R2_FB14                       CAN_F10R2_FB14_Msk                /*!< Filter bit 14 */
  10128. #define CAN_F10R2_FB15_Pos                   (15U)                            
  10129. #define CAN_F10R2_FB15_Msk                   (0x1UL << CAN_F10R2_FB15_Pos)      /*!< 0x00008000 */
  10130. #define CAN_F10R2_FB15                       CAN_F10R2_FB15_Msk                /*!< Filter bit 15 */
  10131. #define CAN_F10R2_FB16_Pos                   (16U)                            
  10132. #define CAN_F10R2_FB16_Msk                   (0x1UL << CAN_F10R2_FB16_Pos)      /*!< 0x00010000 */
  10133. #define CAN_F10R2_FB16                       CAN_F10R2_FB16_Msk                /*!< Filter bit 16 */
  10134. #define CAN_F10R2_FB17_Pos                   (17U)                            
  10135. #define CAN_F10R2_FB17_Msk                   (0x1UL << CAN_F10R2_FB17_Pos)      /*!< 0x00020000 */
  10136. #define CAN_F10R2_FB17                       CAN_F10R2_FB17_Msk                /*!< Filter bit 17 */
  10137. #define CAN_F10R2_FB18_Pos                   (18U)                            
  10138. #define CAN_F10R2_FB18_Msk                   (0x1UL << CAN_F10R2_FB18_Pos)      /*!< 0x00040000 */
  10139. #define CAN_F10R2_FB18                       CAN_F10R2_FB18_Msk                /*!< Filter bit 18 */
  10140. #define CAN_F10R2_FB19_Pos                   (19U)                            
  10141. #define CAN_F10R2_FB19_Msk                   (0x1UL << CAN_F10R2_FB19_Pos)      /*!< 0x00080000 */
  10142. #define CAN_F10R2_FB19                       CAN_F10R2_FB19_Msk                /*!< Filter bit 19 */
  10143. #define CAN_F10R2_FB20_Pos                   (20U)                            
  10144. #define CAN_F10R2_FB20_Msk                   (0x1UL << CAN_F10R2_FB20_Pos)      /*!< 0x00100000 */
  10145. #define CAN_F10R2_FB20                       CAN_F10R2_FB20_Msk                /*!< Filter bit 20 */
  10146. #define CAN_F10R2_FB21_Pos                   (21U)                            
  10147. #define CAN_F10R2_FB21_Msk                   (0x1UL << CAN_F10R2_FB21_Pos)      /*!< 0x00200000 */
  10148. #define CAN_F10R2_FB21                       CAN_F10R2_FB21_Msk                /*!< Filter bit 21 */
  10149. #define CAN_F10R2_FB22_Pos                   (22U)                            
  10150. #define CAN_F10R2_FB22_Msk                   (0x1UL << CAN_F10R2_FB22_Pos)      /*!< 0x00400000 */
  10151. #define CAN_F10R2_FB22                       CAN_F10R2_FB22_Msk                /*!< Filter bit 22 */
  10152. #define CAN_F10R2_FB23_Pos                   (23U)                            
  10153. #define CAN_F10R2_FB23_Msk                   (0x1UL << CAN_F10R2_FB23_Pos)      /*!< 0x00800000 */
  10154. #define CAN_F10R2_FB23                       CAN_F10R2_FB23_Msk                /*!< Filter bit 23 */
  10155. #define CAN_F10R2_FB24_Pos                   (24U)                            
  10156. #define CAN_F10R2_FB24_Msk                   (0x1UL << CAN_F10R2_FB24_Pos)      /*!< 0x01000000 */
  10157. #define CAN_F10R2_FB24                       CAN_F10R2_FB24_Msk                /*!< Filter bit 24 */
  10158. #define CAN_F10R2_FB25_Pos                   (25U)                            
  10159. #define CAN_F10R2_FB25_Msk                   (0x1UL << CAN_F10R2_FB25_Pos)      /*!< 0x02000000 */
  10160. #define CAN_F10R2_FB25                       CAN_F10R2_FB25_Msk                /*!< Filter bit 25 */
  10161. #define CAN_F10R2_FB26_Pos                   (26U)                            
  10162. #define CAN_F10R2_FB26_Msk                   (0x1UL << CAN_F10R2_FB26_Pos)      /*!< 0x04000000 */
  10163. #define CAN_F10R2_FB26                       CAN_F10R2_FB26_Msk                /*!< Filter bit 26 */
  10164. #define CAN_F10R2_FB27_Pos                   (27U)                            
  10165. #define CAN_F10R2_FB27_Msk                   (0x1UL << CAN_F10R2_FB27_Pos)      /*!< 0x08000000 */
  10166. #define CAN_F10R2_FB27                       CAN_F10R2_FB27_Msk                /*!< Filter bit 27 */
  10167. #define CAN_F10R2_FB28_Pos                   (28U)                            
  10168. #define CAN_F10R2_FB28_Msk                   (0x1UL << CAN_F10R2_FB28_Pos)      /*!< 0x10000000 */
  10169. #define CAN_F10R2_FB28                       CAN_F10R2_FB28_Msk                /*!< Filter bit 28 */
  10170. #define CAN_F10R2_FB29_Pos                   (29U)                            
  10171. #define CAN_F10R2_FB29_Msk                   (0x1UL << CAN_F10R2_FB29_Pos)      /*!< 0x20000000 */
  10172. #define CAN_F10R2_FB29                       CAN_F10R2_FB29_Msk                /*!< Filter bit 29 */
  10173. #define CAN_F10R2_FB30_Pos                   (30U)                            
  10174. #define CAN_F10R2_FB30_Msk                   (0x1UL << CAN_F10R2_FB30_Pos)      /*!< 0x40000000 */
  10175. #define CAN_F10R2_FB30                       CAN_F10R2_FB30_Msk                /*!< Filter bit 30 */
  10176. #define CAN_F10R2_FB31_Pos                   (31U)                            
  10177. #define CAN_F10R2_FB31_Msk                   (0x1UL << CAN_F10R2_FB31_Pos)      /*!< 0x80000000 */
  10178. #define CAN_F10R2_FB31                       CAN_F10R2_FB31_Msk                /*!< Filter bit 31 */
  10179.  
  10180. /*******************  Bit definition for CAN_F11R2 register  ******************/
  10181. #define CAN_F11R2_FB0_Pos                    (0U)                              
  10182. #define CAN_F11R2_FB0_Msk                    (0x1UL << CAN_F11R2_FB0_Pos)       /*!< 0x00000001 */
  10183. #define CAN_F11R2_FB0                        CAN_F11R2_FB0_Msk                 /*!< Filter bit 0 */
  10184. #define CAN_F11R2_FB1_Pos                    (1U)                              
  10185. #define CAN_F11R2_FB1_Msk                    (0x1UL << CAN_F11R2_FB1_Pos)       /*!< 0x00000002 */
  10186. #define CAN_F11R2_FB1                        CAN_F11R2_FB1_Msk                 /*!< Filter bit 1 */
  10187. #define CAN_F11R2_FB2_Pos                    (2U)                              
  10188. #define CAN_F11R2_FB2_Msk                    (0x1UL << CAN_F11R2_FB2_Pos)       /*!< 0x00000004 */
  10189. #define CAN_F11R2_FB2                        CAN_F11R2_FB2_Msk                 /*!< Filter bit 2 */
  10190. #define CAN_F11R2_FB3_Pos                    (3U)                              
  10191. #define CAN_F11R2_FB3_Msk                    (0x1UL << CAN_F11R2_FB3_Pos)       /*!< 0x00000008 */
  10192. #define CAN_F11R2_FB3                        CAN_F11R2_FB3_Msk                 /*!< Filter bit 3 */
  10193. #define CAN_F11R2_FB4_Pos                    (4U)                              
  10194. #define CAN_F11R2_FB4_Msk                    (0x1UL << CAN_F11R2_FB4_Pos)       /*!< 0x00000010 */
  10195. #define CAN_F11R2_FB4                        CAN_F11R2_FB4_Msk                 /*!< Filter bit 4 */
  10196. #define CAN_F11R2_FB5_Pos                    (5U)                              
  10197. #define CAN_F11R2_FB5_Msk                    (0x1UL << CAN_F11R2_FB5_Pos)       /*!< 0x00000020 */
  10198. #define CAN_F11R2_FB5                        CAN_F11R2_FB5_Msk                 /*!< Filter bit 5 */
  10199. #define CAN_F11R2_FB6_Pos                    (6U)                              
  10200. #define CAN_F11R2_FB6_Msk                    (0x1UL << CAN_F11R2_FB6_Pos)       /*!< 0x00000040 */
  10201. #define CAN_F11R2_FB6                        CAN_F11R2_FB6_Msk                 /*!< Filter bit 6 */
  10202. #define CAN_F11R2_FB7_Pos                    (7U)                              
  10203. #define CAN_F11R2_FB7_Msk                    (0x1UL << CAN_F11R2_FB7_Pos)       /*!< 0x00000080 */
  10204. #define CAN_F11R2_FB7                        CAN_F11R2_FB7_Msk                 /*!< Filter bit 7 */
  10205. #define CAN_F11R2_FB8_Pos                    (8U)                              
  10206. #define CAN_F11R2_FB8_Msk                    (0x1UL << CAN_F11R2_FB8_Pos)       /*!< 0x00000100 */
  10207. #define CAN_F11R2_FB8                        CAN_F11R2_FB8_Msk                 /*!< Filter bit 8 */
  10208. #define CAN_F11R2_FB9_Pos                    (9U)                              
  10209. #define CAN_F11R2_FB9_Msk                    (0x1UL << CAN_F11R2_FB9_Pos)       /*!< 0x00000200 */
  10210. #define CAN_F11R2_FB9                        CAN_F11R2_FB9_Msk                 /*!< Filter bit 9 */
  10211. #define CAN_F11R2_FB10_Pos                   (10U)                            
  10212. #define CAN_F11R2_FB10_Msk                   (0x1UL << CAN_F11R2_FB10_Pos)      /*!< 0x00000400 */
  10213. #define CAN_F11R2_FB10                       CAN_F11R2_FB10_Msk                /*!< Filter bit 10 */
  10214. #define CAN_F11R2_FB11_Pos                   (11U)                            
  10215. #define CAN_F11R2_FB11_Msk                   (0x1UL << CAN_F11R2_FB11_Pos)      /*!< 0x00000800 */
  10216. #define CAN_F11R2_FB11                       CAN_F11R2_FB11_Msk                /*!< Filter bit 11 */
  10217. #define CAN_F11R2_FB12_Pos                   (12U)                            
  10218. #define CAN_F11R2_FB12_Msk                   (0x1UL << CAN_F11R2_FB12_Pos)      /*!< 0x00001000 */
  10219. #define CAN_F11R2_FB12                       CAN_F11R2_FB12_Msk                /*!< Filter bit 12 */
  10220. #define CAN_F11R2_FB13_Pos                   (13U)                            
  10221. #define CAN_F11R2_FB13_Msk                   (0x1UL << CAN_F11R2_FB13_Pos)      /*!< 0x00002000 */
  10222. #define CAN_F11R2_FB13                       CAN_F11R2_FB13_Msk                /*!< Filter bit 13 */
  10223. #define CAN_F11R2_FB14_Pos                   (14U)                            
  10224. #define CAN_F11R2_FB14_Msk                   (0x1UL << CAN_F11R2_FB14_Pos)      /*!< 0x00004000 */
  10225. #define CAN_F11R2_FB14                       CAN_F11R2_FB14_Msk                /*!< Filter bit 14 */
  10226. #define CAN_F11R2_FB15_Pos                   (15U)                            
  10227. #define CAN_F11R2_FB15_Msk                   (0x1UL << CAN_F11R2_FB15_Pos)      /*!< 0x00008000 */
  10228. #define CAN_F11R2_FB15                       CAN_F11R2_FB15_Msk                /*!< Filter bit 15 */
  10229. #define CAN_F11R2_FB16_Pos                   (16U)                            
  10230. #define CAN_F11R2_FB16_Msk                   (0x1UL << CAN_F11R2_FB16_Pos)      /*!< 0x00010000 */
  10231. #define CAN_F11R2_FB16                       CAN_F11R2_FB16_Msk                /*!< Filter bit 16 */
  10232. #define CAN_F11R2_FB17_Pos                   (17U)                            
  10233. #define CAN_F11R2_FB17_Msk                   (0x1UL << CAN_F11R2_FB17_Pos)      /*!< 0x00020000 */
  10234. #define CAN_F11R2_FB17                       CAN_F11R2_FB17_Msk                /*!< Filter bit 17 */
  10235. #define CAN_F11R2_FB18_Pos                   (18U)                            
  10236. #define CAN_F11R2_FB18_Msk                   (0x1UL << CAN_F11R2_FB18_Pos)      /*!< 0x00040000 */
  10237. #define CAN_F11R2_FB18                       CAN_F11R2_FB18_Msk                /*!< Filter bit 18 */
  10238. #define CAN_F11R2_FB19_Pos                   (19U)                            
  10239. #define CAN_F11R2_FB19_Msk                   (0x1UL << CAN_F11R2_FB19_Pos)      /*!< 0x00080000 */
  10240. #define CAN_F11R2_FB19                       CAN_F11R2_FB19_Msk                /*!< Filter bit 19 */
  10241. #define CAN_F11R2_FB20_Pos                   (20U)                            
  10242. #define CAN_F11R2_FB20_Msk                   (0x1UL << CAN_F11R2_FB20_Pos)      /*!< 0x00100000 */
  10243. #define CAN_F11R2_FB20                       CAN_F11R2_FB20_Msk                /*!< Filter bit 20 */
  10244. #define CAN_F11R2_FB21_Pos                   (21U)                            
  10245. #define CAN_F11R2_FB21_Msk                   (0x1UL << CAN_F11R2_FB21_Pos)      /*!< 0x00200000 */
  10246. #define CAN_F11R2_FB21                       CAN_F11R2_FB21_Msk                /*!< Filter bit 21 */
  10247. #define CAN_F11R2_FB22_Pos                   (22U)                            
  10248. #define CAN_F11R2_FB22_Msk                   (0x1UL << CAN_F11R2_FB22_Pos)      /*!< 0x00400000 */
  10249. #define CAN_F11R2_FB22                       CAN_F11R2_FB22_Msk                /*!< Filter bit 22 */
  10250. #define CAN_F11R2_FB23_Pos                   (23U)                            
  10251. #define CAN_F11R2_FB23_Msk                   (0x1UL << CAN_F11R2_FB23_Pos)      /*!< 0x00800000 */
  10252. #define CAN_F11R2_FB23                       CAN_F11R2_FB23_Msk                /*!< Filter bit 23 */
  10253. #define CAN_F11R2_FB24_Pos                   (24U)                            
  10254. #define CAN_F11R2_FB24_Msk                   (0x1UL << CAN_F11R2_FB24_Pos)      /*!< 0x01000000 */
  10255. #define CAN_F11R2_FB24                       CAN_F11R2_FB24_Msk                /*!< Filter bit 24 */
  10256. #define CAN_F11R2_FB25_Pos                   (25U)                            
  10257. #define CAN_F11R2_FB25_Msk                   (0x1UL << CAN_F11R2_FB25_Pos)      /*!< 0x02000000 */
  10258. #define CAN_F11R2_FB25                       CAN_F11R2_FB25_Msk                /*!< Filter bit 25 */
  10259. #define CAN_F11R2_FB26_Pos                   (26U)                            
  10260. #define CAN_F11R2_FB26_Msk                   (0x1UL << CAN_F11R2_FB26_Pos)      /*!< 0x04000000 */
  10261. #define CAN_F11R2_FB26                       CAN_F11R2_FB26_Msk                /*!< Filter bit 26 */
  10262. #define CAN_F11R2_FB27_Pos                   (27U)                            
  10263. #define CAN_F11R2_FB27_Msk                   (0x1UL << CAN_F11R2_FB27_Pos)      /*!< 0x08000000 */
  10264. #define CAN_F11R2_FB27                       CAN_F11R2_FB27_Msk                /*!< Filter bit 27 */
  10265. #define CAN_F11R2_FB28_Pos                   (28U)                            
  10266. #define CAN_F11R2_FB28_Msk                   (0x1UL << CAN_F11R2_FB28_Pos)      /*!< 0x10000000 */
  10267. #define CAN_F11R2_FB28                       CAN_F11R2_FB28_Msk                /*!< Filter bit 28 */
  10268. #define CAN_F11R2_FB29_Pos                   (29U)                            
  10269. #define CAN_F11R2_FB29_Msk                   (0x1UL << CAN_F11R2_FB29_Pos)      /*!< 0x20000000 */
  10270. #define CAN_F11R2_FB29                       CAN_F11R2_FB29_Msk                /*!< Filter bit 29 */
  10271. #define CAN_F11R2_FB30_Pos                   (30U)                            
  10272. #define CAN_F11R2_FB30_Msk                   (0x1UL << CAN_F11R2_FB30_Pos)      /*!< 0x40000000 */
  10273. #define CAN_F11R2_FB30                       CAN_F11R2_FB30_Msk                /*!< Filter bit 30 */
  10274. #define CAN_F11R2_FB31_Pos                   (31U)                            
  10275. #define CAN_F11R2_FB31_Msk                   (0x1UL << CAN_F11R2_FB31_Pos)      /*!< 0x80000000 */
  10276. #define CAN_F11R2_FB31                       CAN_F11R2_FB31_Msk                /*!< Filter bit 31 */
  10277.  
  10278. /*******************  Bit definition for CAN_F12R2 register  ******************/
  10279. #define CAN_F12R2_FB0_Pos                    (0U)                              
  10280. #define CAN_F12R2_FB0_Msk                    (0x1UL << CAN_F12R2_FB0_Pos)       /*!< 0x00000001 */
  10281. #define CAN_F12R2_FB0                        CAN_F12R2_FB0_Msk                 /*!< Filter bit 0 */
  10282. #define CAN_F12R2_FB1_Pos                    (1U)                              
  10283. #define CAN_F12R2_FB1_Msk                    (0x1UL << CAN_F12R2_FB1_Pos)       /*!< 0x00000002 */
  10284. #define CAN_F12R2_FB1                        CAN_F12R2_FB1_Msk                 /*!< Filter bit 1 */
  10285. #define CAN_F12R2_FB2_Pos                    (2U)                              
  10286. #define CAN_F12R2_FB2_Msk                    (0x1UL << CAN_F12R2_FB2_Pos)       /*!< 0x00000004 */
  10287. #define CAN_F12R2_FB2                        CAN_F12R2_FB2_Msk                 /*!< Filter bit 2 */
  10288. #define CAN_F12R2_FB3_Pos                    (3U)                              
  10289. #define CAN_F12R2_FB3_Msk                    (0x1UL << CAN_F12R2_FB3_Pos)       /*!< 0x00000008 */
  10290. #define CAN_F12R2_FB3                        CAN_F12R2_FB3_Msk                 /*!< Filter bit 3 */
  10291. #define CAN_F12R2_FB4_Pos                    (4U)                              
  10292. #define CAN_F12R2_FB4_Msk                    (0x1UL << CAN_F12R2_FB4_Pos)       /*!< 0x00000010 */
  10293. #define CAN_F12R2_FB4                        CAN_F12R2_FB4_Msk                 /*!< Filter bit 4 */
  10294. #define CAN_F12R2_FB5_Pos                    (5U)                              
  10295. #define CAN_F12R2_FB5_Msk                    (0x1UL << CAN_F12R2_FB5_Pos)       /*!< 0x00000020 */
  10296. #define CAN_F12R2_FB5                        CAN_F12R2_FB5_Msk                 /*!< Filter bit 5 */
  10297. #define CAN_F12R2_FB6_Pos                    (6U)                              
  10298. #define CAN_F12R2_FB6_Msk                    (0x1UL << CAN_F12R2_FB6_Pos)       /*!< 0x00000040 */
  10299. #define CAN_F12R2_FB6                        CAN_F12R2_FB6_Msk                 /*!< Filter bit 6 */
  10300. #define CAN_F12R2_FB7_Pos                    (7U)                              
  10301. #define CAN_F12R2_FB7_Msk                    (0x1UL << CAN_F12R2_FB7_Pos)       /*!< 0x00000080 */
  10302. #define CAN_F12R2_FB7                        CAN_F12R2_FB7_Msk                 /*!< Filter bit 7 */
  10303. #define CAN_F12R2_FB8_Pos                    (8U)                              
  10304. #define CAN_F12R2_FB8_Msk                    (0x1UL << CAN_F12R2_FB8_Pos)       /*!< 0x00000100 */
  10305. #define CAN_F12R2_FB8                        CAN_F12R2_FB8_Msk                 /*!< Filter bit 8 */
  10306. #define CAN_F12R2_FB9_Pos                    (9U)                              
  10307. #define CAN_F12R2_FB9_Msk                    (0x1UL << CAN_F12R2_FB9_Pos)       /*!< 0x00000200 */
  10308. #define CAN_F12R2_FB9                        CAN_F12R2_FB9_Msk                 /*!< Filter bit 9 */
  10309. #define CAN_F12R2_FB10_Pos                   (10U)                            
  10310. #define CAN_F12R2_FB10_Msk                   (0x1UL << CAN_F12R2_FB10_Pos)      /*!< 0x00000400 */
  10311. #define CAN_F12R2_FB10                       CAN_F12R2_FB10_Msk                /*!< Filter bit 10 */
  10312. #define CAN_F12R2_FB11_Pos                   (11U)                            
  10313. #define CAN_F12R2_FB11_Msk                   (0x1UL << CAN_F12R2_FB11_Pos)      /*!< 0x00000800 */
  10314. #define CAN_F12R2_FB11                       CAN_F12R2_FB11_Msk                /*!< Filter bit 11 */
  10315. #define CAN_F12R2_FB12_Pos                   (12U)                            
  10316. #define CAN_F12R2_FB12_Msk                   (0x1UL << CAN_F12R2_FB12_Pos)      /*!< 0x00001000 */
  10317. #define CAN_F12R2_FB12                       CAN_F12R2_FB12_Msk                /*!< Filter bit 12 */
  10318. #define CAN_F12R2_FB13_Pos                   (13U)                            
  10319. #define CAN_F12R2_FB13_Msk                   (0x1UL << CAN_F12R2_FB13_Pos)      /*!< 0x00002000 */
  10320. #define CAN_F12R2_FB13                       CAN_F12R2_FB13_Msk                /*!< Filter bit 13 */
  10321. #define CAN_F12R2_FB14_Pos                   (14U)                            
  10322. #define CAN_F12R2_FB14_Msk                   (0x1UL << CAN_F12R2_FB14_Pos)      /*!< 0x00004000 */
  10323. #define CAN_F12R2_FB14                       CAN_F12R2_FB14_Msk                /*!< Filter bit 14 */
  10324. #define CAN_F12R2_FB15_Pos                   (15U)                            
  10325. #define CAN_F12R2_FB15_Msk                   (0x1UL << CAN_F12R2_FB15_Pos)      /*!< 0x00008000 */
  10326. #define CAN_F12R2_FB15                       CAN_F12R2_FB15_Msk                /*!< Filter bit 15 */
  10327. #define CAN_F12R2_FB16_Pos                   (16U)                            
  10328. #define CAN_F12R2_FB16_Msk                   (0x1UL << CAN_F12R2_FB16_Pos)      /*!< 0x00010000 */
  10329. #define CAN_F12R2_FB16                       CAN_F12R2_FB16_Msk                /*!< Filter bit 16 */
  10330. #define CAN_F12R2_FB17_Pos                   (17U)                            
  10331. #define CAN_F12R2_FB17_Msk                   (0x1UL << CAN_F12R2_FB17_Pos)      /*!< 0x00020000 */
  10332. #define CAN_F12R2_FB17                       CAN_F12R2_FB17_Msk                /*!< Filter bit 17 */
  10333. #define CAN_F12R2_FB18_Pos                   (18U)                            
  10334. #define CAN_F12R2_FB18_Msk                   (0x1UL << CAN_F12R2_FB18_Pos)      /*!< 0x00040000 */
  10335. #define CAN_F12R2_FB18                       CAN_F12R2_FB18_Msk                /*!< Filter bit 18 */
  10336. #define CAN_F12R2_FB19_Pos                   (19U)                            
  10337. #define CAN_F12R2_FB19_Msk                   (0x1UL << CAN_F12R2_FB19_Pos)      /*!< 0x00080000 */
  10338. #define CAN_F12R2_FB19                       CAN_F12R2_FB19_Msk                /*!< Filter bit 19 */
  10339. #define CAN_F12R2_FB20_Pos                   (20U)                            
  10340. #define CAN_F12R2_FB20_Msk                   (0x1UL << CAN_F12R2_FB20_Pos)      /*!< 0x00100000 */
  10341. #define CAN_F12R2_FB20                       CAN_F12R2_FB20_Msk                /*!< Filter bit 20 */
  10342. #define CAN_F12R2_FB21_Pos                   (21U)                            
  10343. #define CAN_F12R2_FB21_Msk                   (0x1UL << CAN_F12R2_FB21_Pos)      /*!< 0x00200000 */
  10344. #define CAN_F12R2_FB21                       CAN_F12R2_FB21_Msk                /*!< Filter bit 21 */
  10345. #define CAN_F12R2_FB22_Pos                   (22U)                            
  10346. #define CAN_F12R2_FB22_Msk                   (0x1UL << CAN_F12R2_FB22_Pos)      /*!< 0x00400000 */
  10347. #define CAN_F12R2_FB22                       CAN_F12R2_FB22_Msk                /*!< Filter bit 22 */
  10348. #define CAN_F12R2_FB23_Pos                   (23U)                            
  10349. #define CAN_F12R2_FB23_Msk                   (0x1UL << CAN_F12R2_FB23_Pos)      /*!< 0x00800000 */
  10350. #define CAN_F12R2_FB23                       CAN_F12R2_FB23_Msk                /*!< Filter bit 23 */
  10351. #define CAN_F12R2_FB24_Pos                   (24U)                            
  10352. #define CAN_F12R2_FB24_Msk                   (0x1UL << CAN_F12R2_FB24_Pos)      /*!< 0x01000000 */
  10353. #define CAN_F12R2_FB24                       CAN_F12R2_FB24_Msk                /*!< Filter bit 24 */
  10354. #define CAN_F12R2_FB25_Pos                   (25U)                            
  10355. #define CAN_F12R2_FB25_Msk                   (0x1UL << CAN_F12R2_FB25_Pos)      /*!< 0x02000000 */
  10356. #define CAN_F12R2_FB25                       CAN_F12R2_FB25_Msk                /*!< Filter bit 25 */
  10357. #define CAN_F12R2_FB26_Pos                   (26U)                            
  10358. #define CAN_F12R2_FB26_Msk                   (0x1UL << CAN_F12R2_FB26_Pos)      /*!< 0x04000000 */
  10359. #define CAN_F12R2_FB26                       CAN_F12R2_FB26_Msk                /*!< Filter bit 26 */
  10360. #define CAN_F12R2_FB27_Pos                   (27U)                            
  10361. #define CAN_F12R2_FB27_Msk                   (0x1UL << CAN_F12R2_FB27_Pos)      /*!< 0x08000000 */
  10362. #define CAN_F12R2_FB27                       CAN_F12R2_FB27_Msk                /*!< Filter bit 27 */
  10363. #define CAN_F12R2_FB28_Pos                   (28U)                            
  10364. #define CAN_F12R2_FB28_Msk                   (0x1UL << CAN_F12R2_FB28_Pos)      /*!< 0x10000000 */
  10365. #define CAN_F12R2_FB28                       CAN_F12R2_FB28_Msk                /*!< Filter bit 28 */
  10366. #define CAN_F12R2_FB29_Pos                   (29U)                            
  10367. #define CAN_F12R2_FB29_Msk                   (0x1UL << CAN_F12R2_FB29_Pos)      /*!< 0x20000000 */
  10368. #define CAN_F12R2_FB29                       CAN_F12R2_FB29_Msk                /*!< Filter bit 29 */
  10369. #define CAN_F12R2_FB30_Pos                   (30U)                            
  10370. #define CAN_F12R2_FB30_Msk                   (0x1UL << CAN_F12R2_FB30_Pos)      /*!< 0x40000000 */
  10371. #define CAN_F12R2_FB30                       CAN_F12R2_FB30_Msk                /*!< Filter bit 30 */
  10372. #define CAN_F12R2_FB31_Pos                   (31U)                            
  10373. #define CAN_F12R2_FB31_Msk                   (0x1UL << CAN_F12R2_FB31_Pos)      /*!< 0x80000000 */
  10374. #define CAN_F12R2_FB31                       CAN_F12R2_FB31_Msk                /*!< Filter bit 31 */
  10375.  
  10376. /*******************  Bit definition for CAN_F13R2 register  ******************/
  10377. #define CAN_F13R2_FB0_Pos                    (0U)                              
  10378. #define CAN_F13R2_FB0_Msk                    (0x1UL << CAN_F13R2_FB0_Pos)       /*!< 0x00000001 */
  10379. #define CAN_F13R2_FB0                        CAN_F13R2_FB0_Msk                 /*!< Filter bit 0 */
  10380. #define CAN_F13R2_FB1_Pos                    (1U)                              
  10381. #define CAN_F13R2_FB1_Msk                    (0x1UL << CAN_F13R2_FB1_Pos)       /*!< 0x00000002 */
  10382. #define CAN_F13R2_FB1                        CAN_F13R2_FB1_Msk                 /*!< Filter bit 1 */
  10383. #define CAN_F13R2_FB2_Pos                    (2U)                              
  10384. #define CAN_F13R2_FB2_Msk                    (0x1UL << CAN_F13R2_FB2_Pos)       /*!< 0x00000004 */
  10385. #define CAN_F13R2_FB2                        CAN_F13R2_FB2_Msk                 /*!< Filter bit 2 */
  10386. #define CAN_F13R2_FB3_Pos                    (3U)                              
  10387. #define CAN_F13R2_FB3_Msk                    (0x1UL << CAN_F13R2_FB3_Pos)       /*!< 0x00000008 */
  10388. #define CAN_F13R2_FB3                        CAN_F13R2_FB3_Msk                 /*!< Filter bit 3 */
  10389. #define CAN_F13R2_FB4_Pos                    (4U)                              
  10390. #define CAN_F13R2_FB4_Msk                    (0x1UL << CAN_F13R2_FB4_Pos)       /*!< 0x00000010 */
  10391. #define CAN_F13R2_FB4                        CAN_F13R2_FB4_Msk                 /*!< Filter bit 4 */
  10392. #define CAN_F13R2_FB5_Pos                    (5U)                              
  10393. #define CAN_F13R2_FB5_Msk                    (0x1UL << CAN_F13R2_FB5_Pos)       /*!< 0x00000020 */
  10394. #define CAN_F13R2_FB5                        CAN_F13R2_FB5_Msk                 /*!< Filter bit 5 */
  10395. #define CAN_F13R2_FB6_Pos                    (6U)                              
  10396. #define CAN_F13R2_FB6_Msk                    (0x1UL << CAN_F13R2_FB6_Pos)       /*!< 0x00000040 */
  10397. #define CAN_F13R2_FB6                        CAN_F13R2_FB6_Msk                 /*!< Filter bit 6 */
  10398. #define CAN_F13R2_FB7_Pos                    (7U)                              
  10399. #define CAN_F13R2_FB7_Msk                    (0x1UL << CAN_F13R2_FB7_Pos)       /*!< 0x00000080 */
  10400. #define CAN_F13R2_FB7                        CAN_F13R2_FB7_Msk                 /*!< Filter bit 7 */
  10401. #define CAN_F13R2_FB8_Pos                    (8U)                              
  10402. #define CAN_F13R2_FB8_Msk                    (0x1UL << CAN_F13R2_FB8_Pos)       /*!< 0x00000100 */
  10403. #define CAN_F13R2_FB8                        CAN_F13R2_FB8_Msk                 /*!< Filter bit 8 */
  10404. #define CAN_F13R2_FB9_Pos                    (9U)                              
  10405. #define CAN_F13R2_FB9_Msk                    (0x1UL << CAN_F13R2_FB9_Pos)       /*!< 0x00000200 */
  10406. #define CAN_F13R2_FB9                        CAN_F13R2_FB9_Msk                 /*!< Filter bit 9 */
  10407. #define CAN_F13R2_FB10_Pos                   (10U)                            
  10408. #define CAN_F13R2_FB10_Msk                   (0x1UL << CAN_F13R2_FB10_Pos)      /*!< 0x00000400 */
  10409. #define CAN_F13R2_FB10                       CAN_F13R2_FB10_Msk                /*!< Filter bit 10 */
  10410. #define CAN_F13R2_FB11_Pos                   (11U)                            
  10411. #define CAN_F13R2_FB11_Msk                   (0x1UL << CAN_F13R2_FB11_Pos)      /*!< 0x00000800 */
  10412. #define CAN_F13R2_FB11                       CAN_F13R2_FB11_Msk                /*!< Filter bit 11 */
  10413. #define CAN_F13R2_FB12_Pos                   (12U)                            
  10414. #define CAN_F13R2_FB12_Msk                   (0x1UL << CAN_F13R2_FB12_Pos)      /*!< 0x00001000 */
  10415. #define CAN_F13R2_FB12                       CAN_F13R2_FB12_Msk                /*!< Filter bit 12 */
  10416. #define CAN_F13R2_FB13_Pos                   (13U)                            
  10417. #define CAN_F13R2_FB13_Msk                   (0x1UL << CAN_F13R2_FB13_Pos)      /*!< 0x00002000 */
  10418. #define CAN_F13R2_FB13                       CAN_F13R2_FB13_Msk                /*!< Filter bit 13 */
  10419. #define CAN_F13R2_FB14_Pos                   (14U)                            
  10420. #define CAN_F13R2_FB14_Msk                   (0x1UL << CAN_F13R2_FB14_Pos)      /*!< 0x00004000 */
  10421. #define CAN_F13R2_FB14                       CAN_F13R2_FB14_Msk                /*!< Filter bit 14 */
  10422. #define CAN_F13R2_FB15_Pos                   (15U)                            
  10423. #define CAN_F13R2_FB15_Msk                   (0x1UL << CAN_F13R2_FB15_Pos)      /*!< 0x00008000 */
  10424. #define CAN_F13R2_FB15                       CAN_F13R2_FB15_Msk                /*!< Filter bit 15 */
  10425. #define CAN_F13R2_FB16_Pos                   (16U)                            
  10426. #define CAN_F13R2_FB16_Msk                   (0x1UL << CAN_F13R2_FB16_Pos)      /*!< 0x00010000 */
  10427. #define CAN_F13R2_FB16                       CAN_F13R2_FB16_Msk                /*!< Filter bit 16 */
  10428. #define CAN_F13R2_FB17_Pos                   (17U)                            
  10429. #define CAN_F13R2_FB17_Msk                   (0x1UL << CAN_F13R2_FB17_Pos)      /*!< 0x00020000 */
  10430. #define CAN_F13R2_FB17                       CAN_F13R2_FB17_Msk                /*!< Filter bit 17 */
  10431. #define CAN_F13R2_FB18_Pos                   (18U)                            
  10432. #define CAN_F13R2_FB18_Msk                   (0x1UL << CAN_F13R2_FB18_Pos)      /*!< 0x00040000 */
  10433. #define CAN_F13R2_FB18                       CAN_F13R2_FB18_Msk                /*!< Filter bit 18 */
  10434. #define CAN_F13R2_FB19_Pos                   (19U)                            
  10435. #define CAN_F13R2_FB19_Msk                   (0x1UL << CAN_F13R2_FB19_Pos)      /*!< 0x00080000 */
  10436. #define CAN_F13R2_FB19                       CAN_F13R2_FB19_Msk                /*!< Filter bit 19 */
  10437. #define CAN_F13R2_FB20_Pos                   (20U)                            
  10438. #define CAN_F13R2_FB20_Msk                   (0x1UL << CAN_F13R2_FB20_Pos)      /*!< 0x00100000 */
  10439. #define CAN_F13R2_FB20                       CAN_F13R2_FB20_Msk                /*!< Filter bit 20 */
  10440. #define CAN_F13R2_FB21_Pos                   (21U)                            
  10441. #define CAN_F13R2_FB21_Msk                   (0x1UL << CAN_F13R2_FB21_Pos)      /*!< 0x00200000 */
  10442. #define CAN_F13R2_FB21                       CAN_F13R2_FB21_Msk                /*!< Filter bit 21 */
  10443. #define CAN_F13R2_FB22_Pos                   (22U)                            
  10444. #define CAN_F13R2_FB22_Msk                   (0x1UL << CAN_F13R2_FB22_Pos)      /*!< 0x00400000 */
  10445. #define CAN_F13R2_FB22                       CAN_F13R2_FB22_Msk                /*!< Filter bit 22 */
  10446. #define CAN_F13R2_FB23_Pos                   (23U)                            
  10447. #define CAN_F13R2_FB23_Msk                   (0x1UL << CAN_F13R2_FB23_Pos)      /*!< 0x00800000 */
  10448. #define CAN_F13R2_FB23                       CAN_F13R2_FB23_Msk                /*!< Filter bit 23 */
  10449. #define CAN_F13R2_FB24_Pos                   (24U)                            
  10450. #define CAN_F13R2_FB24_Msk                   (0x1UL << CAN_F13R2_FB24_Pos)      /*!< 0x01000000 */
  10451. #define CAN_F13R2_FB24                       CAN_F13R2_FB24_Msk                /*!< Filter bit 24 */
  10452. #define CAN_F13R2_FB25_Pos                   (25U)                            
  10453. #define CAN_F13R2_FB25_Msk                   (0x1UL << CAN_F13R2_FB25_Pos)      /*!< 0x02000000 */
  10454. #define CAN_F13R2_FB25                       CAN_F13R2_FB25_Msk                /*!< Filter bit 25 */
  10455. #define CAN_F13R2_FB26_Pos                   (26U)                            
  10456. #define CAN_F13R2_FB26_Msk                   (0x1UL << CAN_F13R2_FB26_Pos)      /*!< 0x04000000 */
  10457. #define CAN_F13R2_FB26                       CAN_F13R2_FB26_Msk                /*!< Filter bit 26 */
  10458. #define CAN_F13R2_FB27_Pos                   (27U)                            
  10459. #define CAN_F13R2_FB27_Msk                   (0x1UL << CAN_F13R2_FB27_Pos)      /*!< 0x08000000 */
  10460. #define CAN_F13R2_FB27                       CAN_F13R2_FB27_Msk                /*!< Filter bit 27 */
  10461. #define CAN_F13R2_FB28_Pos                   (28U)                            
  10462. #define CAN_F13R2_FB28_Msk                   (0x1UL << CAN_F13R2_FB28_Pos)      /*!< 0x10000000 */
  10463. #define CAN_F13R2_FB28                       CAN_F13R2_FB28_Msk                /*!< Filter bit 28 */
  10464. #define CAN_F13R2_FB29_Pos                   (29U)                            
  10465. #define CAN_F13R2_FB29_Msk                   (0x1UL << CAN_F13R2_FB29_Pos)      /*!< 0x20000000 */
  10466. #define CAN_F13R2_FB29                       CAN_F13R2_FB29_Msk                /*!< Filter bit 29 */
  10467. #define CAN_F13R2_FB30_Pos                   (30U)                            
  10468. #define CAN_F13R2_FB30_Msk                   (0x1UL << CAN_F13R2_FB30_Pos)      /*!< 0x40000000 */
  10469. #define CAN_F13R2_FB30                       CAN_F13R2_FB30_Msk                /*!< Filter bit 30 */
  10470. #define CAN_F13R2_FB31_Pos                   (31U)                            
  10471. #define CAN_F13R2_FB31_Msk                   (0x1UL << CAN_F13R2_FB31_Pos)      /*!< 0x80000000 */
  10472. #define CAN_F13R2_FB31                       CAN_F13R2_FB31_Msk                /*!< Filter bit 31 */
  10473.  
  10474. /*******************  Bit definition for CAN_F14R2 register  ******************/
  10475. #define CAN_F14R2_FB0_Pos                    (0U)                              
  10476. #define CAN_F14R2_FB0_Msk                    (0x1UL << CAN_F14R2_FB0_Pos)       /*!< 0x00000001 */
  10477. #define CAN_F14R2_FB0                        CAN_F14R2_FB0_Msk                 /*!< Filter bit 0 */
  10478. #define CAN_F14R2_FB1_Pos                    (1U)                              
  10479. #define CAN_F14R2_FB1_Msk                    (0x1UL << CAN_F14R2_FB1_Pos)       /*!< 0x00000002 */
  10480. #define CAN_F14R2_FB1                        CAN_F14R2_FB1_Msk                 /*!< Filter bit 1 */
  10481. #define CAN_F14R2_FB2_Pos                    (2U)                              
  10482. #define CAN_F14R2_FB2_Msk                    (0x1UL << CAN_F14R2_FB2_Pos)       /*!< 0x00000004 */
  10483. #define CAN_F14R2_FB2                        CAN_F14R2_FB2_Msk                 /*!< Filter bit 2 */
  10484. #define CAN_F14R2_FB3_Pos                    (3U)                              
  10485. #define CAN_F14R2_FB3_Msk                    (0x1UL << CAN_F14R2_FB3_Pos)       /*!< 0x00000008 */
  10486. #define CAN_F14R2_FB3                        CAN_F14R2_FB3_Msk                 /*!< Filter bit 3 */
  10487. #define CAN_F14R2_FB4_Pos                    (4U)                              
  10488. #define CAN_F14R2_FB4_Msk                    (0x1UL << CAN_F14R2_FB4_Pos)       /*!< 0x00000010 */
  10489. #define CAN_F14R2_FB4                        CAN_F14R2_FB4_Msk                 /*!< Filter bit 4 */
  10490. #define CAN_F14R2_FB5_Pos                    (5U)                              
  10491. #define CAN_F14R2_FB5_Msk                    (0x1UL << CAN_F14R2_FB5_Pos)       /*!< 0x00000020 */
  10492. #define CAN_F14R2_FB5                        CAN_F14R2_FB5_Msk                 /*!< Filter bit 5 */
  10493. #define CAN_F14R2_FB6_Pos                    (6U)                              
  10494. #define CAN_F14R2_FB6_Msk                    (0x1UL << CAN_F14R2_FB6_Pos)       /*!< 0x00000040 */
  10495. #define CAN_F14R2_FB6                        CAN_F14R2_FB6_Msk                 /*!< Filter bit 6 */
  10496. #define CAN_F14R2_FB7_Pos                    (7U)                              
  10497. #define CAN_F14R2_FB7_Msk                    (0x1UL << CAN_F14R2_FB7_Pos)       /*!< 0x00000080 */
  10498. #define CAN_F14R2_FB7                        CAN_F14R2_FB7_Msk                 /*!< Filter bit 7 */
  10499. #define CAN_F14R2_FB8_Pos                    (8U)                              
  10500. #define CAN_F14R2_FB8_Msk                    (0x1UL << CAN_F14R2_FB8_Pos)       /*!< 0x00000100 */
  10501. #define CAN_F14R2_FB8                        CAN_F14R2_FB8_Msk                 /*!< Filter bit 8 */
  10502. #define CAN_F14R2_FB9_Pos                    (9U)                              
  10503. #define CAN_F14R2_FB9_Msk                    (0x1UL << CAN_F14R2_FB9_Pos)       /*!< 0x00000200 */
  10504. #define CAN_F14R2_FB9                        CAN_F14R2_FB9_Msk                 /*!< Filter bit 9 */
  10505. #define CAN_F14R2_FB10_Pos                   (10U)                            
  10506. #define CAN_F14R2_FB10_Msk                   (0x1UL << CAN_F14R2_FB10_Pos)      /*!< 0x00000400 */
  10507. #define CAN_F14R2_FB10                       CAN_F14R2_FB10_Msk                /*!< Filter bit 10 */
  10508. #define CAN_F14R2_FB11_Pos                   (11U)                            
  10509. #define CAN_F14R2_FB11_Msk                   (0x1UL << CAN_F14R2_FB11_Pos)      /*!< 0x00000800 */
  10510. #define CAN_F14R2_FB11                       CAN_F14R2_FB11_Msk                /*!< Filter bit 11 */
  10511. #define CAN_F14R2_FB12_Pos                   (12U)                            
  10512. #define CAN_F14R2_FB12_Msk                   (0x1UL << CAN_F14R2_FB12_Pos)      /*!< 0x00001000 */
  10513. #define CAN_F14R2_FB12                       CAN_F14R2_FB12_Msk                /*!< Filter bit 12 */
  10514. #define CAN_F14R2_FB13_Pos                   (13U)                            
  10515. #define CAN_F14R2_FB13_Msk                   (0x1UL << CAN_F14R2_FB13_Pos)      /*!< 0x00002000 */
  10516. #define CAN_F14R2_FB13                       CAN_F14R2_FB13_Msk                /*!< Filter bit 13 */
  10517. #define CAN_F14R2_FB14_Pos                   (14U)                            
  10518. #define CAN_F14R2_FB14_Msk                   (0x1UL << CAN_F14R2_FB14_Pos)      /*!< 0x00004000 */
  10519. #define CAN_F14R2_FB14                       CAN_F14R2_FB14_Msk                /*!< Filter bit 14 */
  10520. #define CAN_F14R2_FB15_Pos                   (15U)                            
  10521. #define CAN_F14R2_FB15_Msk                   (0x1UL << CAN_F14R2_FB15_Pos)      /*!< 0x00008000 */
  10522. #define CAN_F14R2_FB15                       CAN_F14R2_FB15_Msk                /*!< Filter bit 15 */
  10523. #define CAN_F14R2_FB16_Pos                   (16U)                            
  10524. #define CAN_F14R2_FB16_Msk                   (0x1UL << CAN_F14R2_FB16_Pos)      /*!< 0x00010000 */
  10525. #define CAN_F14R2_FB16                       CAN_F14R2_FB16_Msk                /*!< Filter bit 16 */
  10526. #define CAN_F14R2_FB17_Pos                   (17U)                            
  10527. #define CAN_F14R2_FB17_Msk                   (0x1UL << CAN_F14R2_FB17_Pos)      /*!< 0x00020000 */
  10528. #define CAN_F14R2_FB17                       CAN_F14R2_FB17_Msk                /*!< Filter bit 17 */
  10529. #define CAN_F14R2_FB18_Pos                   (18U)                            
  10530. #define CAN_F14R2_FB18_Msk                   (0x1UL << CAN_F14R2_FB18_Pos)      /*!< 0x00040000 */
  10531. #define CAN_F14R2_FB18                       CAN_F14R2_FB18_Msk                /*!< Filter bit 18 */
  10532. #define CAN_F14R2_FB19_Pos                   (19U)                            
  10533. #define CAN_F14R2_FB19_Msk                   (0x1UL << CAN_F14R2_FB19_Pos)      /*!< 0x00080000 */
  10534. #define CAN_F14R2_FB19                       CAN_F14R2_FB19_Msk                /*!< Filter bit 19 */
  10535. #define CAN_F14R2_FB20_Pos                   (20U)                            
  10536. #define CAN_F14R2_FB20_Msk                   (0x1UL << CAN_F14R2_FB20_Pos)      /*!< 0x00100000 */
  10537. #define CAN_F14R2_FB20                       CAN_F14R2_FB20_Msk                /*!< Filter bit 20 */
  10538. #define CAN_F14R2_FB21_Pos                   (21U)                            
  10539. #define CAN_F14R2_FB21_Msk                   (0x1UL << CAN_F14R2_FB21_Pos)      /*!< 0x00200000 */
  10540. #define CAN_F14R2_FB21                       CAN_F14R2_FB21_Msk                /*!< Filter bit 21 */
  10541. #define CAN_F14R2_FB22_Pos                   (22U)                            
  10542. #define CAN_F14R2_FB22_Msk                   (0x1UL << CAN_F14R2_FB22_Pos)      /*!< 0x00400000 */
  10543. #define CAN_F14R2_FB22                       CAN_F14R2_FB22_Msk                /*!< Filter bit 22 */
  10544. #define CAN_F14R2_FB23_Pos                   (23U)                            
  10545. #define CAN_F14R2_FB23_Msk                   (0x1UL << CAN_F14R2_FB23_Pos)      /*!< 0x00800000 */
  10546. #define CAN_F14R2_FB23                       CAN_F14R2_FB23_Msk                /*!< Filter bit 23 */
  10547. #define CAN_F14R2_FB24_Pos                   (24U)                            
  10548. #define CAN_F14R2_FB24_Msk                   (0x1UL << CAN_F14R2_FB24_Pos)      /*!< 0x01000000 */
  10549. #define CAN_F14R2_FB24                       CAN_F14R2_FB24_Msk                /*!< Filter bit 24 */
  10550. #define CAN_F14R2_FB25_Pos                   (25U)                            
  10551. #define CAN_F14R2_FB25_Msk                   (0x1UL << CAN_F14R2_FB25_Pos)      /*!< 0x02000000 */
  10552. #define CAN_F14R2_FB25                       CAN_F14R2_FB25_Msk                /*!< Filter bit 25 */
  10553. #define CAN_F14R2_FB26_Pos                   (26U)                            
  10554. #define CAN_F14R2_FB26_Msk                   (0x1UL << CAN_F14R2_FB26_Pos)      /*!< 0x04000000 */
  10555. #define CAN_F14R2_FB26                       CAN_F14R2_FB26_Msk                /*!< Filter bit 26 */
  10556. #define CAN_F14R2_FB27_Pos                   (27U)                            
  10557. #define CAN_F14R2_FB27_Msk                   (0x1UL << CAN_F14R2_FB27_Pos)      /*!< 0x08000000 */
  10558. #define CAN_F14R2_FB27                       CAN_F14R2_FB27_Msk                /*!< Filter bit 27 */
  10559. #define CAN_F14R2_FB28_Pos                   (28U)                            
  10560. #define CAN_F14R2_FB28_Msk                   (0x1UL << CAN_F14R2_FB28_Pos)      /*!< 0x10000000 */
  10561. #define CAN_F14R2_FB28                       CAN_F14R2_FB28_Msk                /*!< Filter bit 28 */
  10562. #define CAN_F14R2_FB29_Pos                   (29U)                            
  10563. #define CAN_F14R2_FB29_Msk                   (0x1UL << CAN_F14R2_FB29_Pos)      /*!< 0x20000000 */
  10564. #define CAN_F14R2_FB29                       CAN_F14R2_FB29_Msk                /*!< Filter bit 29 */
  10565. #define CAN_F14R2_FB30_Pos                   (30U)                            
  10566. #define CAN_F14R2_FB30_Msk                   (0x1UL << CAN_F14R2_FB30_Pos)      /*!< 0x40000000 */
  10567. #define CAN_F14R2_FB30                       CAN_F14R2_FB30_Msk                /*!< Filter bit 30 */
  10568. #define CAN_F14R2_FB31_Pos                   (31U)                            
  10569. #define CAN_F14R2_FB31_Msk                   (0x1UL << CAN_F14R2_FB31_Pos)      /*!< 0x80000000 */
  10570. #define CAN_F14R2_FB31                       CAN_F14R2_FB31_Msk                /*!< Filter bit 31 */
  10571.  
  10572. /*******************  Bit definition for CAN_F15R2 register  ******************/
  10573. #define CAN_F15R2_FB0_Pos                    (0U)                              
  10574. #define CAN_F15R2_FB0_Msk                    (0x1UL << CAN_F15R2_FB0_Pos)       /*!< 0x00000001 */
  10575. #define CAN_F15R2_FB0                        CAN_F15R2_FB0_Msk                 /*!< Filter bit 0 */
  10576. #define CAN_F15R2_FB1_Pos                    (1U)                              
  10577. #define CAN_F15R2_FB1_Msk                    (0x1UL << CAN_F15R2_FB1_Pos)       /*!< 0x00000002 */
  10578. #define CAN_F15R2_FB1                        CAN_F15R2_FB1_Msk                 /*!< Filter bit 1 */
  10579. #define CAN_F15R2_FB2_Pos                    (2U)                              
  10580. #define CAN_F15R2_FB2_Msk                    (0x1UL << CAN_F15R2_FB2_Pos)       /*!< 0x00000004 */
  10581. #define CAN_F15R2_FB2                        CAN_F15R2_FB2_Msk                 /*!< Filter bit 2 */
  10582. #define CAN_F15R2_FB3_Pos                    (3U)                              
  10583. #define CAN_F15R2_FB3_Msk                    (0x1UL << CAN_F15R2_FB3_Pos)       /*!< 0x00000008 */
  10584. #define CAN_F15R2_FB3                        CAN_F15R2_FB3_Msk                 /*!< Filter bit 3 */
  10585. #define CAN_F15R2_FB4_Pos                    (4U)                              
  10586. #define CAN_F15R2_FB4_Msk                    (0x1UL << CAN_F15R2_FB4_Pos)       /*!< 0x00000010 */
  10587. #define CAN_F15R2_FB4                        CAN_F15R2_FB4_Msk                 /*!< Filter bit 4 */
  10588. #define CAN_F15R2_FB5_Pos                    (5U)                              
  10589. #define CAN_F15R2_FB5_Msk                    (0x1UL << CAN_F15R2_FB5_Pos)       /*!< 0x00000020 */
  10590. #define CAN_F15R2_FB5                        CAN_F15R2_FB5_Msk                 /*!< Filter bit 5 */
  10591. #define CAN_F15R2_FB6_Pos                    (6U)                              
  10592. #define CAN_F15R2_FB6_Msk                    (0x1UL << CAN_F15R2_FB6_Pos)       /*!< 0x00000040 */
  10593. #define CAN_F15R2_FB6                        CAN_F15R2_FB6_Msk                 /*!< Filter bit 6 */
  10594. #define CAN_F15R2_FB7_Pos                    (7U)                              
  10595. #define CAN_F15R2_FB7_Msk                    (0x1UL << CAN_F15R2_FB7_Pos)       /*!< 0x00000080 */
  10596. #define CAN_F15R2_FB7                        CAN_F15R2_FB7_Msk                 /*!< Filter bit 7 */
  10597. #define CAN_F15R2_FB8_Pos                    (8U)                              
  10598. #define CAN_F15R2_FB8_Msk                    (0x1UL << CAN_F15R2_FB8_Pos)       /*!< 0x00000100 */
  10599. #define CAN_F15R2_FB8                        CAN_F15R2_FB8_Msk                 /*!< Filter bit 8 */
  10600. #define CAN_F15R2_FB9_Pos                    (9U)                              
  10601. #define CAN_F15R2_FB9_Msk                    (0x1UL << CAN_F15R2_FB9_Pos)       /*!< 0x00000200 */
  10602. #define CAN_F15R2_FB9                        CAN_F15R2_FB9_Msk                 /*!< Filter bit 9 */
  10603. #define CAN_F15R2_FB10_Pos                   (10U)                            
  10604. #define CAN_F15R2_FB10_Msk                   (0x1UL << CAN_F15R2_FB10_Pos)      /*!< 0x00000400 */
  10605. #define CAN_F15R2_FB10                       CAN_F15R2_FB10_Msk                /*!< Filter bit 10 */
  10606. #define CAN_F15R2_FB11_Pos                   (11U)                            
  10607. #define CAN_F15R2_FB11_Msk                   (0x1UL << CAN_F15R2_FB11_Pos)      /*!< 0x00000800 */
  10608. #define CAN_F15R2_FB11                       CAN_F15R2_FB11_Msk                /*!< Filter bit 11 */
  10609. #define CAN_F15R2_FB12_Pos                   (12U)                            
  10610. #define CAN_F15R2_FB12_Msk                   (0x1UL << CAN_F15R2_FB12_Pos)      /*!< 0x00001000 */
  10611. #define CAN_F15R2_FB12                       CAN_F15R2_FB12_Msk                /*!< Filter bit 12 */
  10612. #define CAN_F15R2_FB13_Pos                   (13U)                            
  10613. #define CAN_F15R2_FB13_Msk                   (0x1UL << CAN_F15R2_FB13_Pos)      /*!< 0x00002000 */
  10614. #define CAN_F15R2_FB13                       CAN_F15R2_FB13_Msk                /*!< Filter bit 13 */
  10615. #define CAN_F15R2_FB14_Pos                   (14U)                            
  10616. #define CAN_F15R2_FB14_Msk                   (0x1UL << CAN_F15R2_FB14_Pos)      /*!< 0x00004000 */
  10617. #define CAN_F15R2_FB14                       CAN_F15R2_FB14_Msk                /*!< Filter bit 14 */
  10618. #define CAN_F15R2_FB15_Pos                   (15U)                            
  10619. #define CAN_F15R2_FB15_Msk                   (0x1UL << CAN_F15R2_FB15_Pos)      /*!< 0x00008000 */
  10620. #define CAN_F15R2_FB15                       CAN_F15R2_FB15_Msk                /*!< Filter bit 15 */
  10621. #define CAN_F15R2_FB16_Pos                   (16U)                            
  10622. #define CAN_F15R2_FB16_Msk                   (0x1UL << CAN_F15R2_FB16_Pos)      /*!< 0x00010000 */
  10623. #define CAN_F15R2_FB16                       CAN_F15R2_FB16_Msk                /*!< Filter bit 16 */
  10624. #define CAN_F15R2_FB17_Pos                   (17U)                            
  10625. #define CAN_F15R2_FB17_Msk                   (0x1UL << CAN_F15R2_FB17_Pos)      /*!< 0x00020000 */
  10626. #define CAN_F15R2_FB17                       CAN_F15R2_FB17_Msk                /*!< Filter bit 17 */
  10627. #define CAN_F15R2_FB18_Pos                   (18U)                            
  10628. #define CAN_F15R2_FB18_Msk                   (0x1UL << CAN_F15R2_FB18_Pos)      /*!< 0x00040000 */
  10629. #define CAN_F15R2_FB18                       CAN_F15R2_FB18_Msk                /*!< Filter bit 18 */
  10630. #define CAN_F15R2_FB19_Pos                   (19U)                            
  10631. #define CAN_F15R2_FB19_Msk                   (0x1UL << CAN_F15R2_FB19_Pos)      /*!< 0x00080000 */
  10632. #define CAN_F15R2_FB19                       CAN_F15R2_FB19_Msk                /*!< Filter bit 19 */
  10633. #define CAN_F15R2_FB20_Pos                   (20U)                            
  10634. #define CAN_F15R2_FB20_Msk                   (0x1UL << CAN_F15R2_FB20_Pos)      /*!< 0x00100000 */
  10635. #define CAN_F15R2_FB20                       CAN_F15R2_FB20_Msk                /*!< Filter bit 20 */
  10636. #define CAN_F15R2_FB21_Pos                   (21U)                            
  10637. #define CAN_F15R2_FB21_Msk                   (0x1UL << CAN_F15R2_FB21_Pos)      /*!< 0x00200000 */
  10638. #define CAN_F15R2_FB21                       CAN_F15R2_FB21_Msk                /*!< Filter bit 21 */
  10639. #define CAN_F15R2_FB22_Pos                   (22U)                            
  10640. #define CAN_F15R2_FB22_Msk                   (0x1UL << CAN_F15R2_FB22_Pos)      /*!< 0x00400000 */
  10641. #define CAN_F15R2_FB22                       CAN_F15R2_FB22_Msk                /*!< Filter bit 22 */
  10642. #define CAN_F15R2_FB23_Pos                   (23U)                            
  10643. #define CAN_F15R2_FB23_Msk                   (0x1UL << CAN_F15R2_FB23_Pos)      /*!< 0x00800000 */
  10644. #define CAN_F15R2_FB23                       CAN_F15R2_FB23_Msk                /*!< Filter bit 23 */
  10645. #define CAN_F15R2_FB24_Pos                   (24U)                            
  10646. #define CAN_F15R2_FB24_Msk                   (0x1UL << CAN_F15R2_FB24_Pos)      /*!< 0x01000000 */
  10647. #define CAN_F15R2_FB24                       CAN_F15R2_FB24_Msk                /*!< Filter bit 24 */
  10648. #define CAN_F15R2_FB25_Pos                   (25U)                            
  10649. #define CAN_F15R2_FB25_Msk                   (0x1UL << CAN_F15R2_FB25_Pos)      /*!< 0x02000000 */
  10650. #define CAN_F15R2_FB25                       CAN_F15R2_FB25_Msk                /*!< Filter bit 25 */
  10651. #define CAN_F15R2_FB26_Pos                   (26U)                            
  10652. #define CAN_F15R2_FB26_Msk                   (0x1UL << CAN_F15R2_FB26_Pos)      /*!< 0x04000000 */
  10653. #define CAN_F15R2_FB26                       CAN_F15R2_FB26_Msk                /*!< Filter bit 26 */
  10654. #define CAN_F15R2_FB27_Pos                   (27U)                            
  10655. #define CAN_F15R2_FB27_Msk                   (0x1UL << CAN_F15R2_FB27_Pos)      /*!< 0x08000000 */
  10656. #define CAN_F15R2_FB27                       CAN_F15R2_FB27_Msk                /*!< Filter bit 27 */
  10657. #define CAN_F15R2_FB28_Pos                   (28U)                            
  10658. #define CAN_F15R2_FB28_Msk                   (0x1UL << CAN_F15R2_FB28_Pos)      /*!< 0x10000000 */
  10659. #define CAN_F15R2_FB28                       CAN_F15R2_FB28_Msk                /*!< Filter bit 28 */
  10660. #define CAN_F15R2_FB29_Pos                   (29U)                            
  10661. #define CAN_F15R2_FB29_Msk                   (0x1UL << CAN_F15R2_FB29_Pos)      /*!< 0x20000000 */
  10662. #define CAN_F15R2_FB29                       CAN_F15R2_FB29_Msk                /*!< Filter bit 29 */
  10663. #define CAN_F15R2_FB30_Pos                   (30U)                            
  10664. #define CAN_F15R2_FB30_Msk                   (0x1UL << CAN_F15R2_FB30_Pos)      /*!< 0x40000000 */
  10665. #define CAN_F15R2_FB30                       CAN_F15R2_FB30_Msk                /*!< Filter bit 30 */
  10666. #define CAN_F15R2_FB31_Pos                   (31U)                            
  10667. #define CAN_F15R2_FB31_Msk                   (0x1UL << CAN_F15R2_FB31_Pos)      /*!< 0x80000000 */
  10668. #define CAN_F15R2_FB31                       CAN_F15R2_FB31_Msk                /*!< Filter bit 31 */
  10669.  
  10670. /*******************  Bit definition for CAN_F16R2 register  ******************/
  10671. #define CAN_F16R2_FB0_Pos                    (0U)                              
  10672. #define CAN_F16R2_FB0_Msk                    (0x1UL << CAN_F16R2_FB0_Pos)       /*!< 0x00000001 */
  10673. #define CAN_F16R2_FB0                        CAN_F16R2_FB0_Msk                 /*!< Filter bit 0 */
  10674. #define CAN_F16R2_FB1_Pos                    (1U)                              
  10675. #define CAN_F16R2_FB1_Msk                    (0x1UL << CAN_F16R2_FB1_Pos)       /*!< 0x00000002 */
  10676. #define CAN_F16R2_FB1                        CAN_F16R2_FB1_Msk                 /*!< Filter bit 1 */
  10677. #define CAN_F16R2_FB2_Pos                    (2U)                              
  10678. #define CAN_F16R2_FB2_Msk                    (0x1UL << CAN_F16R2_FB2_Pos)       /*!< 0x00000004 */
  10679. #define CAN_F16R2_FB2                        CAN_F16R2_FB2_Msk                 /*!< Filter bit 2 */
  10680. #define CAN_F16R2_FB3_Pos                    (3U)                              
  10681. #define CAN_F16R2_FB3_Msk                    (0x1UL << CAN_F16R2_FB3_Pos)       /*!< 0x00000008 */
  10682. #define CAN_F16R2_FB3                        CAN_F16R2_FB3_Msk                 /*!< Filter bit 3 */
  10683. #define CAN_F16R2_FB4_Pos                    (4U)                              
  10684. #define CAN_F16R2_FB4_Msk                    (0x1UL << CAN_F16R2_FB4_Pos)       /*!< 0x00000010 */
  10685. #define CAN_F16R2_FB4                        CAN_F16R2_FB4_Msk                 /*!< Filter bit 4 */
  10686. #define CAN_F16R2_FB5_Pos                    (5U)                              
  10687. #define CAN_F16R2_FB5_Msk                    (0x1UL << CAN_F16R2_FB5_Pos)       /*!< 0x00000020 */
  10688. #define CAN_F16R2_FB5                        CAN_F16R2_FB5_Msk                 /*!< Filter bit 5 */
  10689. #define CAN_F16R2_FB6_Pos                    (6U)                              
  10690. #define CAN_F16R2_FB6_Msk                    (0x1UL << CAN_F16R2_FB6_Pos)       /*!< 0x00000040 */
  10691. #define CAN_F16R2_FB6                        CAN_F16R2_FB6_Msk                 /*!< Filter bit 6 */
  10692. #define CAN_F16R2_FB7_Pos                    (7U)                              
  10693. #define CAN_F16R2_FB7_Msk                    (0x1UL << CAN_F16R2_FB7_Pos)       /*!< 0x00000080 */
  10694. #define CAN_F16R2_FB7                        CAN_F16R2_FB7_Msk                 /*!< Filter bit 7 */
  10695. #define CAN_F16R2_FB8_Pos                    (8U)                              
  10696. #define CAN_F16R2_FB8_Msk                    (0x1UL << CAN_F16R2_FB8_Pos)       /*!< 0x00000100 */
  10697. #define CAN_F16R2_FB8                        CAN_F16R2_FB8_Msk                 /*!< Filter bit 8 */
  10698. #define CAN_F16R2_FB9_Pos                    (9U)                              
  10699. #define CAN_F16R2_FB9_Msk                    (0x1UL << CAN_F16R2_FB9_Pos)       /*!< 0x00000200 */
  10700. #define CAN_F16R2_FB9                        CAN_F16R2_FB9_Msk                 /*!< Filter bit 9 */
  10701. #define CAN_F16R2_FB10_Pos                   (10U)                            
  10702. #define CAN_F16R2_FB10_Msk                   (0x1UL << CAN_F16R2_FB10_Pos)      /*!< 0x00000400 */
  10703. #define CAN_F16R2_FB10                       CAN_F16R2_FB10_Msk                /*!< Filter bit 10 */
  10704. #define CAN_F16R2_FB11_Pos                   (11U)                            
  10705. #define CAN_F16R2_FB11_Msk                   (0x1UL << CAN_F16R2_FB11_Pos)      /*!< 0x00000800 */
  10706. #define CAN_F16R2_FB11                       CAN_F16R2_FB11_Msk                /*!< Filter bit 11 */
  10707. #define CAN_F16R2_FB12_Pos                   (12U)                            
  10708. #define CAN_F16R2_FB12_Msk                   (0x1UL << CAN_F16R2_FB12_Pos)      /*!< 0x00001000 */
  10709. #define CAN_F16R2_FB12                       CAN_F16R2_FB12_Msk                /*!< Filter bit 12 */
  10710. #define CAN_F16R2_FB13_Pos                   (13U)                            
  10711. #define CAN_F16R2_FB13_Msk                   (0x1UL << CAN_F16R2_FB13_Pos)      /*!< 0x00002000 */
  10712. #define CAN_F16R2_FB13                       CAN_F16R2_FB13_Msk                /*!< Filter bit 13 */
  10713. #define CAN_F16R2_FB14_Pos                   (14U)                            
  10714. #define CAN_F16R2_FB14_Msk                   (0x1UL << CAN_F16R2_FB14_Pos)      /*!< 0x00004000 */
  10715. #define CAN_F16R2_FB14                       CAN_F16R2_FB14_Msk                /*!< Filter bit 14 */
  10716. #define CAN_F16R2_FB15_Pos                   (15U)                            
  10717. #define CAN_F16R2_FB15_Msk                   (0x1UL << CAN_F16R2_FB15_Pos)      /*!< 0x00008000 */
  10718. #define CAN_F16R2_FB15                       CAN_F16R2_FB15_Msk                /*!< Filter bit 15 */
  10719. #define CAN_F16R2_FB16_Pos                   (16U)                            
  10720. #define CAN_F16R2_FB16_Msk                   (0x1UL << CAN_F16R2_FB16_Pos)      /*!< 0x00010000 */
  10721. #define CAN_F16R2_FB16                       CAN_F16R2_FB16_Msk                /*!< Filter bit 16 */
  10722. #define CAN_F16R2_FB17_Pos                   (17U)                            
  10723. #define CAN_F16R2_FB17_Msk                   (0x1UL << CAN_F16R2_FB17_Pos)      /*!< 0x00020000 */
  10724. #define CAN_F16R2_FB17                       CAN_F16R2_FB17_Msk                /*!< Filter bit 17 */
  10725. #define CAN_F16R2_FB18_Pos                   (18U)                            
  10726. #define CAN_F16R2_FB18_Msk                   (0x1UL << CAN_F16R2_FB18_Pos)      /*!< 0x00040000 */
  10727. #define CAN_F16R2_FB18                       CAN_F16R2_FB18_Msk                /*!< Filter bit 18 */
  10728. #define CAN_F16R2_FB19_Pos                   (19U)                            
  10729. #define CAN_F16R2_FB19_Msk                   (0x1UL << CAN_F16R2_FB19_Pos)      /*!< 0x00080000 */
  10730. #define CAN_F16R2_FB19                       CAN_F16R2_FB19_Msk                /*!< Filter bit 19 */
  10731. #define CAN_F16R2_FB20_Pos                   (20U)                            
  10732. #define CAN_F16R2_FB20_Msk                   (0x1UL << CAN_F16R2_FB20_Pos)      /*!< 0x00100000 */
  10733. #define CAN_F16R2_FB20                       CAN_F16R2_FB20_Msk                /*!< Filter bit 20 */
  10734. #define CAN_F16R2_FB21_Pos                   (21U)                            
  10735. #define CAN_F16R2_FB21_Msk                   (0x1UL << CAN_F16R2_FB21_Pos)      /*!< 0x00200000 */
  10736. #define CAN_F16R2_FB21                       CAN_F16R2_FB21_Msk                /*!< Filter bit 21 */
  10737. #define CAN_F16R2_FB22_Pos                   (22U)                            
  10738. #define CAN_F16R2_FB22_Msk                   (0x1UL << CAN_F16R2_FB22_Pos)      /*!< 0x00400000 */
  10739. #define CAN_F16R2_FB22                       CAN_F16R2_FB22_Msk                /*!< Filter bit 22 */
  10740. #define CAN_F16R2_FB23_Pos                   (23U)                            
  10741. #define CAN_F16R2_FB23_Msk                   (0x1UL << CAN_F16R2_FB23_Pos)      /*!< 0x00800000 */
  10742. #define CAN_F16R2_FB23                       CAN_F16R2_FB23_Msk                /*!< Filter bit 23 */
  10743. #define CAN_F16R2_FB24_Pos                   (24U)                            
  10744. #define CAN_F16R2_FB24_Msk                   (0x1UL << CAN_F16R2_FB24_Pos)      /*!< 0x01000000 */
  10745. #define CAN_F16R2_FB24                       CAN_F16R2_FB24_Msk                /*!< Filter bit 24 */
  10746. #define CAN_F16R2_FB25_Pos                   (25U)                            
  10747. #define CAN_F16R2_FB25_Msk                   (0x1UL << CAN_F16R2_FB25_Pos)      /*!< 0x02000000 */
  10748. #define CAN_F16R2_FB25                       CAN_F16R2_FB25_Msk                /*!< Filter bit 25 */
  10749. #define CAN_F16R2_FB26_Pos                   (26U)                            
  10750. #define CAN_F16R2_FB26_Msk                   (0x1UL << CAN_F16R2_FB26_Pos)      /*!< 0x04000000 */
  10751. #define CAN_F16R2_FB26                       CAN_F16R2_FB26_Msk                /*!< Filter bit 26 */
  10752. #define CAN_F16R2_FB27_Pos                   (27U)                            
  10753. #define CAN_F16R2_FB27_Msk                   (0x1UL << CAN_F16R2_FB27_Pos)      /*!< 0x08000000 */
  10754. #define CAN_F16R2_FB27                       CAN_F16R2_FB27_Msk                /*!< Filter bit 27 */
  10755. #define CAN_F16R2_FB28_Pos                   (28U)                            
  10756. #define CAN_F16R2_FB28_Msk                   (0x1UL << CAN_F16R2_FB28_Pos)      /*!< 0x10000000 */
  10757. #define CAN_F16R2_FB28                       CAN_F16R2_FB28_Msk                /*!< Filter bit 28 */
  10758. #define CAN_F16R2_FB29_Pos                   (29U)                            
  10759. #define CAN_F16R2_FB29_Msk                   (0x1UL << CAN_F16R2_FB29_Pos)      /*!< 0x20000000 */
  10760. #define CAN_F16R2_FB29                       CAN_F16R2_FB29_Msk                /*!< Filter bit 29 */
  10761. #define CAN_F16R2_FB30_Pos                   (30U)                            
  10762. #define CAN_F16R2_FB30_Msk                   (0x1UL << CAN_F16R2_FB30_Pos)      /*!< 0x40000000 */
  10763. #define CAN_F16R2_FB30                       CAN_F16R2_FB30_Msk                /*!< Filter bit 30 */
  10764. #define CAN_F16R2_FB31_Pos                   (31U)                            
  10765. #define CAN_F16R2_FB31_Msk                   (0x1UL << CAN_F16R2_FB31_Pos)      /*!< 0x80000000 */
  10766. #define CAN_F16R2_FB31                       CAN_F16R2_FB31_Msk                /*!< Filter bit 31 */
  10767.  
  10768. /*******************  Bit definition for CAN_F17R2 register  ******************/
  10769. #define CAN_F17R2_FB0_Pos                    (0U)                              
  10770. #define CAN_F17R2_FB0_Msk                    (0x1UL << CAN_F17R2_FB0_Pos)       /*!< 0x00000001 */
  10771. #define CAN_F17R2_FB0                        CAN_F17R2_FB0_Msk                 /*!< Filter bit 0 */
  10772. #define CAN_F17R2_FB1_Pos                    (1U)                              
  10773. #define CAN_F17R2_FB1_Msk                    (0x1UL << CAN_F17R2_FB1_Pos)       /*!< 0x00000002 */
  10774. #define CAN_F17R2_FB1                        CAN_F17R2_FB1_Msk                 /*!< Filter bit 1 */
  10775. #define CAN_F17R2_FB2_Pos                    (2U)                              
  10776. #define CAN_F17R2_FB2_Msk                    (0x1UL << CAN_F17R2_FB2_Pos)       /*!< 0x00000004 */
  10777. #define CAN_F17R2_FB2                        CAN_F17R2_FB2_Msk                 /*!< Filter bit 2 */
  10778. #define CAN_F17R2_FB3_Pos                    (3U)                              
  10779. #define CAN_F17R2_FB3_Msk                    (0x1UL << CAN_F17R2_FB3_Pos)       /*!< 0x00000008 */
  10780. #define CAN_F17R2_FB3                        CAN_F17R2_FB3_Msk                 /*!< Filter bit 3 */
  10781. #define CAN_F17R2_FB4_Pos                    (4U)                              
  10782. #define CAN_F17R2_FB4_Msk                    (0x1UL << CAN_F17R2_FB4_Pos)       /*!< 0x00000010 */
  10783. #define CAN_F17R2_FB4                        CAN_F17R2_FB4_Msk                 /*!< Filter bit 4 */
  10784. #define CAN_F17R2_FB5_Pos                    (5U)                              
  10785. #define CAN_F17R2_FB5_Msk                    (0x1UL << CAN_F17R2_FB5_Pos)       /*!< 0x00000020 */
  10786. #define CAN_F17R2_FB5                        CAN_F17R2_FB5_Msk                 /*!< Filter bit 5 */
  10787. #define CAN_F17R2_FB6_Pos                    (6U)                              
  10788. #define CAN_F17R2_FB6_Msk                    (0x1UL << CAN_F17R2_FB6_Pos)       /*!< 0x00000040 */
  10789. #define CAN_F17R2_FB6                        CAN_F17R2_FB6_Msk                 /*!< Filter bit 6 */
  10790. #define CAN_F17R2_FB7_Pos                    (7U)                              
  10791. #define CAN_F17R2_FB7_Msk                    (0x1UL << CAN_F17R2_FB7_Pos)       /*!< 0x00000080 */
  10792. #define CAN_F17R2_FB7                        CAN_F17R2_FB7_Msk                 /*!< Filter bit 7 */
  10793. #define CAN_F17R2_FB8_Pos                    (8U)                              
  10794. #define CAN_F17R2_FB8_Msk                    (0x1UL << CAN_F17R2_FB8_Pos)       /*!< 0x00000100 */
  10795. #define CAN_F17R2_FB8                        CAN_F17R2_FB8_Msk                 /*!< Filter bit 8 */
  10796. #define CAN_F17R2_FB9_Pos                    (9U)                              
  10797. #define CAN_F17R2_FB9_Msk                    (0x1UL << CAN_F17R2_FB9_Pos)       /*!< 0x00000200 */
  10798. #define CAN_F17R2_FB9                        CAN_F17R2_FB9_Msk                 /*!< Filter bit 9 */
  10799. #define CAN_F17R2_FB10_Pos                   (10U)                            
  10800. #define CAN_F17R2_FB10_Msk                   (0x1UL << CAN_F17R2_FB10_Pos)      /*!< 0x00000400 */
  10801. #define CAN_F17R2_FB10                       CAN_F17R2_FB10_Msk                /*!< Filter bit 10 */
  10802. #define CAN_F17R2_FB11_Pos                   (11U)                            
  10803. #define CAN_F17R2_FB11_Msk                   (0x1UL << CAN_F17R2_FB11_Pos)      /*!< 0x00000800 */
  10804. #define CAN_F17R2_FB11                       CAN_F17R2_FB11_Msk                /*!< Filter bit 11 */
  10805. #define CAN_F17R2_FB12_Pos                   (12U)                            
  10806. #define CAN_F17R2_FB12_Msk                   (0x1UL << CAN_F17R2_FB12_Pos)      /*!< 0x00001000 */
  10807. #define CAN_F17R2_FB12                       CAN_F17R2_FB12_Msk                /*!< Filter bit 12 */
  10808. #define CAN_F17R2_FB13_Pos                   (13U)                            
  10809. #define CAN_F17R2_FB13_Msk                   (0x1UL << CAN_F17R2_FB13_Pos)      /*!< 0x00002000 */
  10810. #define CAN_F17R2_FB13                       CAN_F17R2_FB13_Msk                /*!< Filter bit 13 */
  10811. #define CAN_F17R2_FB14_Pos                   (14U)                            
  10812. #define CAN_F17R2_FB14_Msk                   (0x1UL << CAN_F17R2_FB14_Pos)      /*!< 0x00004000 */
  10813. #define CAN_F17R2_FB14                       CAN_F17R2_FB14_Msk                /*!< Filter bit 14 */
  10814. #define CAN_F17R2_FB15_Pos                   (15U)                            
  10815. #define CAN_F17R2_FB15_Msk                   (0x1UL << CAN_F17R2_FB15_Pos)      /*!< 0x00008000 */
  10816. #define CAN_F17R2_FB15                       CAN_F17R2_FB15_Msk                /*!< Filter bit 15 */
  10817. #define CAN_F17R2_FB16_Pos                   (16U)                            
  10818. #define CAN_F17R2_FB16_Msk                   (0x1UL << CAN_F17R2_FB16_Pos)      /*!< 0x00010000 */
  10819. #define CAN_F17R2_FB16                       CAN_F17R2_FB16_Msk                /*!< Filter bit 16 */
  10820. #define CAN_F17R2_FB17_Pos                   (17U)                            
  10821. #define CAN_F17R2_FB17_Msk                   (0x1UL << CAN_F17R2_FB17_Pos)      /*!< 0x00020000 */
  10822. #define CAN_F17R2_FB17                       CAN_F17R2_FB17_Msk                /*!< Filter bit 17 */
  10823. #define CAN_F17R2_FB18_Pos                   (18U)                            
  10824. #define CAN_F17R2_FB18_Msk                   (0x1UL << CAN_F17R2_FB18_Pos)      /*!< 0x00040000 */
  10825. #define CAN_F17R2_FB18                       CAN_F17R2_FB18_Msk                /*!< Filter bit 18 */
  10826. #define CAN_F17R2_FB19_Pos                   (19U)                            
  10827. #define CAN_F17R2_FB19_Msk                   (0x1UL << CAN_F17R2_FB19_Pos)      /*!< 0x00080000 */
  10828. #define CAN_F17R2_FB19                       CAN_F17R2_FB19_Msk                /*!< Filter bit 19 */
  10829. #define CAN_F17R2_FB20_Pos                   (20U)                            
  10830. #define CAN_F17R2_FB20_Msk                   (0x1UL << CAN_F17R2_FB20_Pos)      /*!< 0x00100000 */
  10831. #define CAN_F17R2_FB20                       CAN_F17R2_FB20_Msk                /*!< Filter bit 20 */
  10832. #define CAN_F17R2_FB21_Pos                   (21U)                            
  10833. #define CAN_F17R2_FB21_Msk                   (0x1UL << CAN_F17R2_FB21_Pos)      /*!< 0x00200000 */
  10834. #define CAN_F17R2_FB21                       CAN_F17R2_FB21_Msk                /*!< Filter bit 21 */
  10835. #define CAN_F17R2_FB22_Pos                   (22U)                            
  10836. #define CAN_F17R2_FB22_Msk                   (0x1UL << CAN_F17R2_FB22_Pos)      /*!< 0x00400000 */
  10837. #define CAN_F17R2_FB22                       CAN_F17R2_FB22_Msk                /*!< Filter bit 22 */
  10838. #define CAN_F17R2_FB23_Pos                   (23U)                            
  10839. #define CAN_F17R2_FB23_Msk                   (0x1UL << CAN_F17R2_FB23_Pos)      /*!< 0x00800000 */
  10840. #define CAN_F17R2_FB23                       CAN_F17R2_FB23_Msk                /*!< Filter bit 23 */
  10841. #define CAN_F17R2_FB24_Pos                   (24U)                            
  10842. #define CAN_F17R2_FB24_Msk                   (0x1UL << CAN_F17R2_FB24_Pos)      /*!< 0x01000000 */
  10843. #define CAN_F17R2_FB24                       CAN_F17R2_FB24_Msk                /*!< Filter bit 24 */
  10844. #define CAN_F17R2_FB25_Pos                   (25U)                            
  10845. #define CAN_F17R2_FB25_Msk                   (0x1UL << CAN_F17R2_FB25_Pos)      /*!< 0x02000000 */
  10846. #define CAN_F17R2_FB25                       CAN_F17R2_FB25_Msk                /*!< Filter bit 25 */
  10847. #define CAN_F17R2_FB26_Pos                   (26U)                            
  10848. #define CAN_F17R2_FB26_Msk                   (0x1UL << CAN_F17R2_FB26_Pos)      /*!< 0x04000000 */
  10849. #define CAN_F17R2_FB26                       CAN_F17R2_FB26_Msk                /*!< Filter bit 26 */
  10850. #define CAN_F17R2_FB27_Pos                   (27U)                            
  10851. #define CAN_F17R2_FB27_Msk                   (0x1UL << CAN_F17R2_FB27_Pos)      /*!< 0x08000000 */
  10852. #define CAN_F17R2_FB27                       CAN_F17R2_FB27_Msk                /*!< Filter bit 27 */
  10853. #define CAN_F17R2_FB28_Pos                   (28U)                            
  10854. #define CAN_F17R2_FB28_Msk                   (0x1UL << CAN_F17R2_FB28_Pos)      /*!< 0x10000000 */
  10855. #define CAN_F17R2_FB28                       CAN_F17R2_FB28_Msk                /*!< Filter bit 28 */
  10856. #define CAN_F17R2_FB29_Pos                   (29U)                            
  10857. #define CAN_F17R2_FB29_Msk                   (0x1UL << CAN_F17R2_FB29_Pos)      /*!< 0x20000000 */
  10858. #define CAN_F17R2_FB29                       CAN_F17R2_FB29_Msk                /*!< Filter bit 29 */
  10859. #define CAN_F17R2_FB30_Pos                   (30U)                            
  10860. #define CAN_F17R2_FB30_Msk                   (0x1UL << CAN_F17R2_FB30_Pos)      /*!< 0x40000000 */
  10861. #define CAN_F17R2_FB30                       CAN_F17R2_FB30_Msk                /*!< Filter bit 30 */
  10862. #define CAN_F17R2_FB31_Pos                   (31U)                            
  10863. #define CAN_F17R2_FB31_Msk                   (0x1UL << CAN_F17R2_FB31_Pos)      /*!< 0x80000000 */
  10864. #define CAN_F17R2_FB31                       CAN_F17R2_FB31_Msk                /*!< Filter bit 31 */
  10865.  
  10866. /*******************  Bit definition for CAN_F18R2 register  ******************/
  10867. #define CAN_F18R2_FB0_Pos                    (0U)                              
  10868. #define CAN_F18R2_FB0_Msk                    (0x1UL << CAN_F18R2_FB0_Pos)       /*!< 0x00000001 */
  10869. #define CAN_F18R2_FB0                        CAN_F18R2_FB0_Msk                 /*!< Filter bit 0 */
  10870. #define CAN_F18R2_FB1_Pos                    (1U)                              
  10871. #define CAN_F18R2_FB1_Msk                    (0x1UL << CAN_F18R2_FB1_Pos)       /*!< 0x00000002 */
  10872. #define CAN_F18R2_FB1                        CAN_F18R2_FB1_Msk                 /*!< Filter bit 1 */
  10873. #define CAN_F18R2_FB2_Pos                    (2U)                              
  10874. #define CAN_F18R2_FB2_Msk                    (0x1UL << CAN_F18R2_FB2_Pos)       /*!< 0x00000004 */
  10875. #define CAN_F18R2_FB2                        CAN_F18R2_FB2_Msk                 /*!< Filter bit 2 */
  10876. #define CAN_F18R2_FB3_Pos                    (3U)                              
  10877. #define CAN_F18R2_FB3_Msk                    (0x1UL << CAN_F18R2_FB3_Pos)       /*!< 0x00000008 */
  10878. #define CAN_F18R2_FB3                        CAN_F18R2_FB3_Msk                 /*!< Filter bit 3 */
  10879. #define CAN_F18R2_FB4_Pos                    (4U)                              
  10880. #define CAN_F18R2_FB4_Msk                    (0x1UL << CAN_F18R2_FB4_Pos)       /*!< 0x00000010 */
  10881. #define CAN_F18R2_FB4                        CAN_F18R2_FB4_Msk                 /*!< Filter bit 4 */
  10882. #define CAN_F18R2_FB5_Pos                    (5U)                              
  10883. #define CAN_F18R2_FB5_Msk                    (0x1UL << CAN_F18R2_FB5_Pos)       /*!< 0x00000020 */
  10884. #define CAN_F18R2_FB5                        CAN_F18R2_FB5_Msk                 /*!< Filter bit 5 */
  10885. #define CAN_F18R2_FB6_Pos                    (6U)                              
  10886. #define CAN_F18R2_FB6_Msk                    (0x1UL << CAN_F18R2_FB6_Pos)       /*!< 0x00000040 */
  10887. #define CAN_F18R2_FB6                        CAN_F18R2_FB6_Msk                 /*!< Filter bit 6 */
  10888. #define CAN_F18R2_FB7_Pos                    (7U)                              
  10889. #define CAN_F18R2_FB7_Msk                    (0x1UL << CAN_F18R2_FB7_Pos)       /*!< 0x00000080 */
  10890. #define CAN_F18R2_FB7                        CAN_F18R2_FB7_Msk                 /*!< Filter bit 7 */
  10891. #define CAN_F18R2_FB8_Pos                    (8U)                              
  10892. #define CAN_F18R2_FB8_Msk                    (0x1UL << CAN_F18R2_FB8_Pos)       /*!< 0x00000100 */
  10893. #define CAN_F18R2_FB8                        CAN_F18R2_FB8_Msk                 /*!< Filter bit 8 */
  10894. #define CAN_F18R2_FB9_Pos                    (9U)                              
  10895. #define CAN_F18R2_FB9_Msk                    (0x1UL << CAN_F18R2_FB9_Pos)       /*!< 0x00000200 */
  10896. #define CAN_F18R2_FB9                        CAN_F18R2_FB9_Msk                 /*!< Filter bit 9 */
  10897. #define CAN_F18R2_FB10_Pos                   (10U)                            
  10898. #define CAN_F18R2_FB10_Msk                   (0x1UL << CAN_F18R2_FB10_Pos)      /*!< 0x00000400 */
  10899. #define CAN_F18R2_FB10                       CAN_F18R2_FB10_Msk                /*!< Filter bit 10 */
  10900. #define CAN_F18R2_FB11_Pos                   (11U)                            
  10901. #define CAN_F18R2_FB11_Msk                   (0x1UL << CAN_F18R2_FB11_Pos)      /*!< 0x00000800 */
  10902. #define CAN_F18R2_FB11                       CAN_F18R2_FB11_Msk                /*!< Filter bit 11 */
  10903. #define CAN_F18R2_FB12_Pos                   (12U)                            
  10904. #define CAN_F18R2_FB12_Msk                   (0x1UL << CAN_F18R2_FB12_Pos)      /*!< 0x00001000 */
  10905. #define CAN_F18R2_FB12                       CAN_F18R2_FB12_Msk                /*!< Filter bit 12 */
  10906. #define CAN_F18R2_FB13_Pos                   (13U)                            
  10907. #define CAN_F18R2_FB13_Msk                   (0x1UL << CAN_F18R2_FB13_Pos)      /*!< 0x00002000 */
  10908. #define CAN_F18R2_FB13                       CAN_F18R2_FB13_Msk                /*!< Filter bit 13 */
  10909. #define CAN_F18R2_FB14_Pos                   (14U)                            
  10910. #define CAN_F18R2_FB14_Msk                   (0x1UL << CAN_F18R2_FB14_Pos)      /*!< 0x00004000 */
  10911. #define CAN_F18R2_FB14                       CAN_F18R2_FB14_Msk                /*!< Filter bit 14 */
  10912. #define CAN_F18R2_FB15_Pos                   (15U)                            
  10913. #define CAN_F18R2_FB15_Msk                   (0x1UL << CAN_F18R2_FB15_Pos)      /*!< 0x00008000 */
  10914. #define CAN_F18R2_FB15                       CAN_F18R2_FB15_Msk                /*!< Filter bit 15 */
  10915. #define CAN_F18R2_FB16_Pos                   (16U)                            
  10916. #define CAN_F18R2_FB16_Msk                   (0x1UL << CAN_F18R2_FB16_Pos)      /*!< 0x00010000 */
  10917. #define CAN_F18R2_FB16                       CAN_F18R2_FB16_Msk                /*!< Filter bit 16 */
  10918. #define CAN_F18R2_FB17_Pos                   (17U)                            
  10919. #define CAN_F18R2_FB17_Msk                   (0x1UL << CAN_F18R2_FB17_Pos)      /*!< 0x00020000 */
  10920. #define CAN_F18R2_FB17                       CAN_F18R2_FB17_Msk                /*!< Filter bit 17 */
  10921. #define CAN_F18R2_FB18_Pos                   (18U)                            
  10922. #define CAN_F18R2_FB18_Msk                   (0x1UL << CAN_F18R2_FB18_Pos)      /*!< 0x00040000 */
  10923. #define CAN_F18R2_FB18                       CAN_F18R2_FB18_Msk                /*!< Filter bit 18 */
  10924. #define CAN_F18R2_FB19_Pos                   (19U)                            
  10925. #define CAN_F18R2_FB19_Msk                   (0x1UL << CAN_F18R2_FB19_Pos)      /*!< 0x00080000 */
  10926. #define CAN_F18R2_FB19                       CAN_F18R2_FB19_Msk                /*!< Filter bit 19 */
  10927. #define CAN_F18R2_FB20_Pos                   (20U)                            
  10928. #define CAN_F18R2_FB20_Msk                   (0x1UL << CAN_F18R2_FB20_Pos)      /*!< 0x00100000 */
  10929. #define CAN_F18R2_FB20                       CAN_F18R2_FB20_Msk                /*!< Filter bit 20 */
  10930. #define CAN_F18R2_FB21_Pos                   (21U)                            
  10931. #define CAN_F18R2_FB21_Msk                   (0x1UL << CAN_F18R2_FB21_Pos)      /*!< 0x00200000 */
  10932. #define CAN_F18R2_FB21                       CAN_F18R2_FB21_Msk                /*!< Filter bit 21 */
  10933. #define CAN_F18R2_FB22_Pos                   (22U)                            
  10934. #define CAN_F18R2_FB22_Msk                   (0x1UL << CAN_F18R2_FB22_Pos)      /*!< 0x00400000 */
  10935. #define CAN_F18R2_FB22                       CAN_F18R2_FB22_Msk                /*!< Filter bit 22 */
  10936. #define CAN_F18R2_FB23_Pos                   (23U)                            
  10937. #define CAN_F18R2_FB23_Msk                   (0x1UL << CAN_F18R2_FB23_Pos)      /*!< 0x00800000 */
  10938. #define CAN_F18R2_FB23                       CAN_F18R2_FB23_Msk                /*!< Filter bit 23 */
  10939. #define CAN_F18R2_FB24_Pos                   (24U)                            
  10940. #define CAN_F18R2_FB24_Msk                   (0x1UL << CAN_F18R2_FB24_Pos)      /*!< 0x01000000 */
  10941. #define CAN_F18R2_FB24                       CAN_F18R2_FB24_Msk                /*!< Filter bit 24 */
  10942. #define CAN_F18R2_FB25_Pos                   (25U)                            
  10943. #define CAN_F18R2_FB25_Msk                   (0x1UL << CAN_F18R2_FB25_Pos)      /*!< 0x02000000 */
  10944. #define CAN_F18R2_FB25                       CAN_F18R2_FB25_Msk                /*!< Filter bit 25 */
  10945. #define CAN_F18R2_FB26_Pos                   (26U)                            
  10946. #define CAN_F18R2_FB26_Msk                   (0x1UL << CAN_F18R2_FB26_Pos)      /*!< 0x04000000 */
  10947. #define CAN_F18R2_FB26                       CAN_F18R2_FB26_Msk                /*!< Filter bit 26 */
  10948. #define CAN_F18R2_FB27_Pos                   (27U)                            
  10949. #define CAN_F18R2_FB27_Msk                   (0x1UL << CAN_F18R2_FB27_Pos)      /*!< 0x08000000 */
  10950. #define CAN_F18R2_FB27                       CAN_F18R2_FB27_Msk                /*!< Filter bit 27 */
  10951. #define CAN_F18R2_FB28_Pos                   (28U)                            
  10952. #define CAN_F18R2_FB28_Msk                   (0x1UL << CAN_F18R2_FB28_Pos)      /*!< 0x10000000 */
  10953. #define CAN_F18R2_FB28                       CAN_F18R2_FB28_Msk                /*!< Filter bit 28 */
  10954. #define CAN_F18R2_FB29_Pos                   (29U)                            
  10955. #define CAN_F18R2_FB29_Msk                   (0x1UL << CAN_F18R2_FB29_Pos)      /*!< 0x20000000 */
  10956. #define CAN_F18R2_FB29                       CAN_F18R2_FB29_Msk                /*!< Filter bit 29 */
  10957. #define CAN_F18R2_FB30_Pos                   (30U)                            
  10958. #define CAN_F18R2_FB30_Msk                   (0x1UL << CAN_F18R2_FB30_Pos)      /*!< 0x40000000 */
  10959. #define CAN_F18R2_FB30                       CAN_F18R2_FB30_Msk                /*!< Filter bit 30 */
  10960. #define CAN_F18R2_FB31_Pos                   (31U)                            
  10961. #define CAN_F18R2_FB31_Msk                   (0x1UL << CAN_F18R2_FB31_Pos)      /*!< 0x80000000 */
  10962. #define CAN_F18R2_FB31                       CAN_F18R2_FB31_Msk                /*!< Filter bit 31 */
  10963.  
  10964. /*******************  Bit definition for CAN_F19R2 register  ******************/
  10965. #define CAN_F19R2_FB0_Pos                    (0U)                              
  10966. #define CAN_F19R2_FB0_Msk                    (0x1UL << CAN_F19R2_FB0_Pos)       /*!< 0x00000001 */
  10967. #define CAN_F19R2_FB0                        CAN_F19R2_FB0_Msk                 /*!< Filter bit 0 */
  10968. #define CAN_F19R2_FB1_Pos                    (1U)                              
  10969. #define CAN_F19R2_FB1_Msk                    (0x1UL << CAN_F19R2_FB1_Pos)       /*!< 0x00000002 */
  10970. #define CAN_F19R2_FB1                        CAN_F19R2_FB1_Msk                 /*!< Filter bit 1 */
  10971. #define CAN_F19R2_FB2_Pos                    (2U)                              
  10972. #define CAN_F19R2_FB2_Msk                    (0x1UL << CAN_F19R2_FB2_Pos)       /*!< 0x00000004 */
  10973. #define CAN_F19R2_FB2                        CAN_F19R2_FB2_Msk                 /*!< Filter bit 2 */
  10974. #define CAN_F19R2_FB3_Pos                    (3U)                              
  10975. #define CAN_F19R2_FB3_Msk                    (0x1UL << CAN_F19R2_FB3_Pos)       /*!< 0x00000008 */
  10976. #define CAN_F19R2_FB3                        CAN_F19R2_FB3_Msk                 /*!< Filter bit 3 */
  10977. #define CAN_F19R2_FB4_Pos                    (4U)                              
  10978. #define CAN_F19R2_FB4_Msk                    (0x1UL << CAN_F19R2_FB4_Pos)       /*!< 0x00000010 */
  10979. #define CAN_F19R2_FB4                        CAN_F19R2_FB4_Msk                 /*!< Filter bit 4 */
  10980. #define CAN_F19R2_FB5_Pos                    (5U)                              
  10981. #define CAN_F19R2_FB5_Msk                    (0x1UL << CAN_F19R2_FB5_Pos)       /*!< 0x00000020 */
  10982. #define CAN_F19R2_FB5                        CAN_F19R2_FB5_Msk                 /*!< Filter bit 5 */
  10983. #define CAN_F19R2_FB6_Pos                    (6U)                              
  10984. #define CAN_F19R2_FB6_Msk                    (0x1UL << CAN_F19R2_FB6_Pos)       /*!< 0x00000040 */
  10985. #define CAN_F19R2_FB6                        CAN_F19R2_FB6_Msk                 /*!< Filter bit 6 */
  10986. #define CAN_F19R2_FB7_Pos                    (7U)                              
  10987. #define CAN_F19R2_FB7_Msk                    (0x1UL << CAN_F19R2_FB7_Pos)       /*!< 0x00000080 */
  10988. #define CAN_F19R2_FB7                        CAN_F19R2_FB7_Msk                 /*!< Filter bit 7 */
  10989. #define CAN_F19R2_FB8_Pos                    (8U)                              
  10990. #define CAN_F19R2_FB8_Msk                    (0x1UL << CAN_F19R2_FB8_Pos)       /*!< 0x00000100 */
  10991. #define CAN_F19R2_FB8                        CAN_F19R2_FB8_Msk                 /*!< Filter bit 8 */
  10992. #define CAN_F19R2_FB9_Pos                    (9U)                              
  10993. #define CAN_F19R2_FB9_Msk                    (0x1UL << CAN_F19R2_FB9_Pos)       /*!< 0x00000200 */
  10994. #define CAN_F19R2_FB9                        CAN_F19R2_FB9_Msk                 /*!< Filter bit 9 */
  10995. #define CAN_F19R2_FB10_Pos                   (10U)                            
  10996. #define CAN_F19R2_FB10_Msk                   (0x1UL << CAN_F19R2_FB10_Pos)      /*!< 0x00000400 */
  10997. #define CAN_F19R2_FB10                       CAN_F19R2_FB10_Msk                /*!< Filter bit 10 */
  10998. #define CAN_F19R2_FB11_Pos                   (11U)                            
  10999. #define CAN_F19R2_FB11_Msk                   (0x1UL << CAN_F19R2_FB11_Pos)      /*!< 0x00000800 */
  11000. #define CAN_F19R2_FB11                       CAN_F19R2_FB11_Msk                /*!< Filter bit 11 */
  11001. #define CAN_F19R2_FB12_Pos                   (12U)                            
  11002. #define CAN_F19R2_FB12_Msk                   (0x1UL << CAN_F19R2_FB12_Pos)      /*!< 0x00001000 */
  11003. #define CAN_F19R2_FB12                       CAN_F19R2_FB12_Msk                /*!< Filter bit 12 */
  11004. #define CAN_F19R2_FB13_Pos                   (13U)                            
  11005. #define CAN_F19R2_FB13_Msk                   (0x1UL << CAN_F19R2_FB13_Pos)      /*!< 0x00002000 */
  11006. #define CAN_F19R2_FB13                       CAN_F19R2_FB13_Msk                /*!< Filter bit 13 */
  11007. #define CAN_F19R2_FB14_Pos                   (14U)                            
  11008. #define CAN_F19R2_FB14_Msk                   (0x1UL << CAN_F19R2_FB14_Pos)      /*!< 0x00004000 */
  11009. #define CAN_F19R2_FB14                       CAN_F19R2_FB14_Msk                /*!< Filter bit 14 */
  11010. #define CAN_F19R2_FB15_Pos                   (15U)                            
  11011. #define CAN_F19R2_FB15_Msk                   (0x1UL << CAN_F19R2_FB15_Pos)      /*!< 0x00008000 */
  11012. #define CAN_F19R2_FB15                       CAN_F19R2_FB15_Msk                /*!< Filter bit 15 */
  11013. #define CAN_F19R2_FB16_Pos                   (16U)                            
  11014. #define CAN_F19R2_FB16_Msk                   (0x1UL << CAN_F19R2_FB16_Pos)      /*!< 0x00010000 */
  11015. #define CAN_F19R2_FB16                       CAN_F19R2_FB16_Msk                /*!< Filter bit 16 */
  11016. #define CAN_F19R2_FB17_Pos                   (17U)                            
  11017. #define CAN_F19R2_FB17_Msk                   (0x1UL << CAN_F19R2_FB17_Pos)      /*!< 0x00020000 */
  11018. #define CAN_F19R2_FB17                       CAN_F19R2_FB17_Msk                /*!< Filter bit 17 */
  11019. #define CAN_F19R2_FB18_Pos                   (18U)                            
  11020. #define CAN_F19R2_FB18_Msk                   (0x1UL << CAN_F19R2_FB18_Pos)      /*!< 0x00040000 */
  11021. #define CAN_F19R2_FB18                       CAN_F19R2_FB18_Msk                /*!< Filter bit 18 */
  11022. #define CAN_F19R2_FB19_Pos                   (19U)                            
  11023. #define CAN_F19R2_FB19_Msk                   (0x1UL << CAN_F19R2_FB19_Pos)      /*!< 0x00080000 */
  11024. #define CAN_F19R2_FB19                       CAN_F19R2_FB19_Msk                /*!< Filter bit 19 */
  11025. #define CAN_F19R2_FB20_Pos                   (20U)                            
  11026. #define CAN_F19R2_FB20_Msk                   (0x1UL << CAN_F19R2_FB20_Pos)      /*!< 0x00100000 */
  11027. #define CAN_F19R2_FB20                       CAN_F19R2_FB20_Msk                /*!< Filter bit 20 */
  11028. #define CAN_F19R2_FB21_Pos                   (21U)                            
  11029. #define CAN_F19R2_FB21_Msk                   (0x1UL << CAN_F19R2_FB21_Pos)      /*!< 0x00200000 */
  11030. #define CAN_F19R2_FB21                       CAN_F19R2_FB21_Msk                /*!< Filter bit 21 */
  11031. #define CAN_F19R2_FB22_Pos                   (22U)                            
  11032. #define CAN_F19R2_FB22_Msk                   (0x1UL << CAN_F19R2_FB22_Pos)      /*!< 0x00400000 */
  11033. #define CAN_F19R2_FB22                       CAN_F19R2_FB22_Msk                /*!< Filter bit 22 */
  11034. #define CAN_F19R2_FB23_Pos                   (23U)                            
  11035. #define CAN_F19R2_FB23_Msk                   (0x1UL << CAN_F19R2_FB23_Pos)      /*!< 0x00800000 */
  11036. #define CAN_F19R2_FB23                       CAN_F19R2_FB23_Msk                /*!< Filter bit 23 */
  11037. #define CAN_F19R2_FB24_Pos                   (24U)                            
  11038. #define CAN_F19R2_FB24_Msk                   (0x1UL << CAN_F19R2_FB24_Pos)      /*!< 0x01000000 */
  11039. #define CAN_F19R2_FB24                       CAN_F19R2_FB24_Msk                /*!< Filter bit 24 */
  11040. #define CAN_F19R2_FB25_Pos                   (25U)                            
  11041. #define CAN_F19R2_FB25_Msk                   (0x1UL << CAN_F19R2_FB25_Pos)      /*!< 0x02000000 */
  11042. #define CAN_F19R2_FB25                       CAN_F19R2_FB25_Msk                /*!< Filter bit 25 */
  11043. #define CAN_F19R2_FB26_Pos                   (26U)                            
  11044. #define CAN_F19R2_FB26_Msk                   (0x1UL << CAN_F19R2_FB26_Pos)      /*!< 0x04000000 */
  11045. #define CAN_F19R2_FB26                       CAN_F19R2_FB26_Msk                /*!< Filter bit 26 */
  11046. #define CAN_F19R2_FB27_Pos                   (27U)                            
  11047. #define CAN_F19R2_FB27_Msk                   (0x1UL << CAN_F19R2_FB27_Pos)      /*!< 0x08000000 */
  11048. #define CAN_F19R2_FB27                       CAN_F19R2_FB27_Msk                /*!< Filter bit 27 */
  11049. #define CAN_F19R2_FB28_Pos                   (28U)                            
  11050. #define CAN_F19R2_FB28_Msk                   (0x1UL << CAN_F19R2_FB28_Pos)      /*!< 0x10000000 */
  11051. #define CAN_F19R2_FB28                       CAN_F19R2_FB28_Msk                /*!< Filter bit 28 */
  11052. #define CAN_F19R2_FB29_Pos                   (29U)                            
  11053. #define CAN_F19R2_FB29_Msk                   (0x1UL << CAN_F19R2_FB29_Pos)      /*!< 0x20000000 */
  11054. #define CAN_F19R2_FB29                       CAN_F19R2_FB29_Msk                /*!< Filter bit 29 */
  11055. #define CAN_F19R2_FB30_Pos                   (30U)                            
  11056. #define CAN_F19R2_FB30_Msk                   (0x1UL << CAN_F19R2_FB30_Pos)      /*!< 0x40000000 */
  11057. #define CAN_F19R2_FB30                       CAN_F19R2_FB30_Msk                /*!< Filter bit 30 */
  11058. #define CAN_F19R2_FB31_Pos                   (31U)                            
  11059. #define CAN_F19R2_FB31_Msk                   (0x1UL << CAN_F19R2_FB31_Pos)      /*!< 0x80000000 */
  11060. #define CAN_F19R2_FB31                       CAN_F19R2_FB31_Msk                /*!< Filter bit 31 */
  11061.  
  11062. /*******************  Bit definition for CAN_F20R2 register  ******************/
  11063. #define CAN_F20R2_FB0_Pos                    (0U)                              
  11064. #define CAN_F20R2_FB0_Msk                    (0x1UL << CAN_F20R2_FB0_Pos)       /*!< 0x00000001 */
  11065. #define CAN_F20R2_FB0                        CAN_F20R2_FB0_Msk                 /*!< Filter bit 0 */
  11066. #define CAN_F20R2_FB1_Pos                    (1U)                              
  11067. #define CAN_F20R2_FB1_Msk                    (0x1UL << CAN_F20R2_FB1_Pos)       /*!< 0x00000002 */
  11068. #define CAN_F20R2_FB1                        CAN_F20R2_FB1_Msk                 /*!< Filter bit 1 */
  11069. #define CAN_F20R2_FB2_Pos                    (2U)                              
  11070. #define CAN_F20R2_FB2_Msk                    (0x1UL << CAN_F20R2_FB2_Pos)       /*!< 0x00000004 */
  11071. #define CAN_F20R2_FB2                        CAN_F20R2_FB2_Msk                 /*!< Filter bit 2 */
  11072. #define CAN_F20R2_FB3_Pos                    (3U)                              
  11073. #define CAN_F20R2_FB3_Msk                    (0x1UL << CAN_F20R2_FB3_Pos)       /*!< 0x00000008 */
  11074. #define CAN_F20R2_FB3                        CAN_F20R2_FB3_Msk                 /*!< Filter bit 3 */
  11075. #define CAN_F20R2_FB4_Pos                    (4U)                              
  11076. #define CAN_F20R2_FB4_Msk                    (0x1UL << CAN_F20R2_FB4_Pos)       /*!< 0x00000010 */
  11077. #define CAN_F20R2_FB4                        CAN_F20R2_FB4_Msk                 /*!< Filter bit 4 */
  11078. #define CAN_F20R2_FB5_Pos                    (5U)                              
  11079. #define CAN_F20R2_FB5_Msk                    (0x1UL << CAN_F20R2_FB5_Pos)       /*!< 0x00000020 */
  11080. #define CAN_F20R2_FB5                        CAN_F20R2_FB5_Msk                 /*!< Filter bit 5 */
  11081. #define CAN_F20R2_FB6_Pos                    (6U)                              
  11082. #define CAN_F20R2_FB6_Msk                    (0x1UL << CAN_F20R2_FB6_Pos)       /*!< 0x00000040 */
  11083. #define CAN_F20R2_FB6                        CAN_F20R2_FB6_Msk                 /*!< Filter bit 6 */
  11084. #define CAN_F20R2_FB7_Pos                    (7U)                              
  11085. #define CAN_F20R2_FB7_Msk                    (0x1UL << CAN_F20R2_FB7_Pos)       /*!< 0x00000080 */
  11086. #define CAN_F20R2_FB7                        CAN_F20R2_FB7_Msk                 /*!< Filter bit 7 */
  11087. #define CAN_F20R2_FB8_Pos                    (8U)                              
  11088. #define CAN_F20R2_FB8_Msk                    (0x1UL << CAN_F20R2_FB8_Pos)       /*!< 0x00000100 */
  11089. #define CAN_F20R2_FB8                        CAN_F20R2_FB8_Msk                 /*!< Filter bit 8 */
  11090. #define CAN_F20R2_FB9_Pos                    (9U)                              
  11091. #define CAN_F20R2_FB9_Msk                    (0x1UL << CAN_F20R2_FB9_Pos)       /*!< 0x00000200 */
  11092. #define CAN_F20R2_FB9                        CAN_F20R2_FB9_Msk                 /*!< Filter bit 9 */
  11093. #define CAN_F20R2_FB10_Pos                   (10U)                            
  11094. #define CAN_F20R2_FB10_Msk                   (0x1UL << CAN_F20R2_FB10_Pos)      /*!< 0x00000400 */
  11095. #define CAN_F20R2_FB10                       CAN_F20R2_FB10_Msk                /*!< Filter bit 10 */
  11096. #define CAN_F20R2_FB11_Pos                   (11U)                            
  11097. #define CAN_F20R2_FB11_Msk                   (0x1UL << CAN_F20R2_FB11_Pos)      /*!< 0x00000800 */
  11098. #define CAN_F20R2_FB11                       CAN_F20R2_FB11_Msk                /*!< Filter bit 11 */
  11099. #define CAN_F20R2_FB12_Pos                   (12U)                            
  11100. #define CAN_F20R2_FB12_Msk                   (0x1UL << CAN_F20R2_FB12_Pos)      /*!< 0x00001000 */
  11101. #define CAN_F20R2_FB12                       CAN_F20R2_FB12_Msk                /*!< Filter bit 12 */
  11102. #define CAN_F20R2_FB13_Pos                   (13U)                            
  11103. #define CAN_F20R2_FB13_Msk                   (0x1UL << CAN_F20R2_FB13_Pos)      /*!< 0x00002000 */
  11104. #define CAN_F20R2_FB13                       CAN_F20R2_FB13_Msk                /*!< Filter bit 13 */
  11105. #define CAN_F20R2_FB14_Pos                   (14U)                            
  11106. #define CAN_F20R2_FB14_Msk                   (0x1UL << CAN_F20R2_FB14_Pos)      /*!< 0x00004000 */
  11107. #define CAN_F20R2_FB14                       CAN_F20R2_FB14_Msk                /*!< Filter bit 14 */
  11108. #define CAN_F20R2_FB15_Pos                   (15U)                            
  11109. #define CAN_F20R2_FB15_Msk                   (0x1UL << CAN_F20R2_FB15_Pos)      /*!< 0x00008000 */
  11110. #define CAN_F20R2_FB15                       CAN_F20R2_FB15_Msk                /*!< Filter bit 15 */
  11111. #define CAN_F20R2_FB16_Pos                   (16U)                            
  11112. #define CAN_F20R2_FB16_Msk                   (0x1UL << CAN_F20R2_FB16_Pos)      /*!< 0x00010000 */
  11113. #define CAN_F20R2_FB16                       CAN_F20R2_FB16_Msk                /*!< Filter bit 16 */
  11114. #define CAN_F20R2_FB17_Pos                   (17U)                            
  11115. #define CAN_F20R2_FB17_Msk                   (0x1UL << CAN_F20R2_FB17_Pos)      /*!< 0x00020000 */
  11116. #define CAN_F20R2_FB17                       CAN_F20R2_FB17_Msk                /*!< Filter bit 17 */
  11117. #define CAN_F20R2_FB18_Pos                   (18U)                            
  11118. #define CAN_F20R2_FB18_Msk                   (0x1UL << CAN_F20R2_FB18_Pos)      /*!< 0x00040000 */
  11119. #define CAN_F20R2_FB18                       CAN_F20R2_FB18_Msk                /*!< Filter bit 18 */
  11120. #define CAN_F20R2_FB19_Pos                   (19U)                            
  11121. #define CAN_F20R2_FB19_Msk                   (0x1UL << CAN_F20R2_FB19_Pos)      /*!< 0x00080000 */
  11122. #define CAN_F20R2_FB19                       CAN_F20R2_FB19_Msk                /*!< Filter bit 19 */
  11123. #define CAN_F20R2_FB20_Pos                   (20U)                            
  11124. #define CAN_F20R2_FB20_Msk                   (0x1UL << CAN_F20R2_FB20_Pos)      /*!< 0x00100000 */
  11125. #define CAN_F20R2_FB20                       CAN_F20R2_FB20_Msk                /*!< Filter bit 20 */
  11126. #define CAN_F20R2_FB21_Pos                   (21U)                            
  11127. #define CAN_F20R2_FB21_Msk                   (0x1UL << CAN_F20R2_FB21_Pos)      /*!< 0x00200000 */
  11128. #define CAN_F20R2_FB21                       CAN_F20R2_FB21_Msk                /*!< Filter bit 21 */
  11129. #define CAN_F20R2_FB22_Pos                   (22U)                            
  11130. #define CAN_F20R2_FB22_Msk                   (0x1UL << CAN_F20R2_FB22_Pos)      /*!< 0x00400000 */
  11131. #define CAN_F20R2_FB22                       CAN_F20R2_FB22_Msk                /*!< Filter bit 22 */
  11132. #define CAN_F20R2_FB23_Pos                   (23U)                            
  11133. #define CAN_F20R2_FB23_Msk                   (0x1UL << CAN_F20R2_FB23_Pos)      /*!< 0x00800000 */
  11134. #define CAN_F20R2_FB23                       CAN_F20R2_FB23_Msk                /*!< Filter bit 23 */
  11135. #define CAN_F20R2_FB24_Pos                   (24U)                            
  11136. #define CAN_F20R2_FB24_Msk                   (0x1UL << CAN_F20R2_FB24_Pos)      /*!< 0x01000000 */
  11137. #define CAN_F20R2_FB24                       CAN_F20R2_FB24_Msk                /*!< Filter bit 24 */
  11138. #define CAN_F20R2_FB25_Pos                   (25U)                            
  11139. #define CAN_F20R2_FB25_Msk                   (0x1UL << CAN_F20R2_FB25_Pos)      /*!< 0x02000000 */
  11140. #define CAN_F20R2_FB25                       CAN_F20R2_FB25_Msk                /*!< Filter bit 25 */
  11141. #define CAN_F20R2_FB26_Pos                   (26U)                            
  11142. #define CAN_F20R2_FB26_Msk                   (0x1UL << CAN_F20R2_FB26_Pos)      /*!< 0x04000000 */
  11143. #define CAN_F20R2_FB26                       CAN_F20R2_FB26_Msk                /*!< Filter bit 26 */
  11144. #define CAN_F20R2_FB27_Pos                   (27U)                            
  11145. #define CAN_F20R2_FB27_Msk                   (0x1UL << CAN_F20R2_FB27_Pos)      /*!< 0x08000000 */
  11146. #define CAN_F20R2_FB27                       CAN_F20R2_FB27_Msk                /*!< Filter bit 27 */
  11147. #define CAN_F20R2_FB28_Pos                   (28U)                            
  11148. #define CAN_F20R2_FB28_Msk                   (0x1UL << CAN_F20R2_FB28_Pos)      /*!< 0x10000000 */
  11149. #define CAN_F20R2_FB28                       CAN_F20R2_FB28_Msk                /*!< Filter bit 28 */
  11150. #define CAN_F20R2_FB29_Pos                   (29U)                            
  11151. #define CAN_F20R2_FB29_Msk                   (0x1UL << CAN_F20R2_FB29_Pos)      /*!< 0x20000000 */
  11152. #define CAN_F20R2_FB29                       CAN_F20R2_FB29_Msk                /*!< Filter bit 29 */
  11153. #define CAN_F20R2_FB30_Pos                   (30U)                            
  11154. #define CAN_F20R2_FB30_Msk                   (0x1UL << CAN_F20R2_FB30_Pos)      /*!< 0x40000000 */
  11155. #define CAN_F20R2_FB30                       CAN_F20R2_FB30_Msk                /*!< Filter bit 30 */
  11156. #define CAN_F20R2_FB31_Pos                   (31U)                            
  11157. #define CAN_F20R2_FB31_Msk                   (0x1UL << CAN_F20R2_FB31_Pos)      /*!< 0x80000000 */
  11158. #define CAN_F20R2_FB31                       CAN_F20R2_FB31_Msk                /*!< Filter bit 31 */
  11159.  
  11160. /*******************  Bit definition for CAN_F21R2 register  ******************/
  11161. #define CAN_F21R2_FB0_Pos                    (0U)                              
  11162. #define CAN_F21R2_FB0_Msk                    (0x1UL << CAN_F21R2_FB0_Pos)       /*!< 0x00000001 */
  11163. #define CAN_F21R2_FB0                        CAN_F21R2_FB0_Msk                 /*!< Filter bit 0 */
  11164. #define CAN_F21R2_FB1_Pos                    (1U)                              
  11165. #define CAN_F21R2_FB1_Msk                    (0x1UL << CAN_F21R2_FB1_Pos)       /*!< 0x00000002 */
  11166. #define CAN_F21R2_FB1                        CAN_F21R2_FB1_Msk                 /*!< Filter bit 1 */
  11167. #define CAN_F21R2_FB2_Pos                    (2U)                              
  11168. #define CAN_F21R2_FB2_Msk                    (0x1UL << CAN_F21R2_FB2_Pos)       /*!< 0x00000004 */
  11169. #define CAN_F21R2_FB2                        CAN_F21R2_FB2_Msk                 /*!< Filter bit 2 */
  11170. #define CAN_F21R2_FB3_Pos                    (3U)                              
  11171. #define CAN_F21R2_FB3_Msk                    (0x1UL << CAN_F21R2_FB3_Pos)       /*!< 0x00000008 */
  11172. #define CAN_F21R2_FB3                        CAN_F21R2_FB3_Msk                 /*!< Filter bit 3 */
  11173. #define CAN_F21R2_FB4_Pos                    (4U)                              
  11174. #define CAN_F21R2_FB4_Msk                    (0x1UL << CAN_F21R2_FB4_Pos)       /*!< 0x00000010 */
  11175. #define CAN_F21R2_FB4                        CAN_F21R2_FB4_Msk                 /*!< Filter bit 4 */
  11176. #define CAN_F21R2_FB5_Pos                    (5U)                              
  11177. #define CAN_F21R2_FB5_Msk                    (0x1UL << CAN_F21R2_FB5_Pos)       /*!< 0x00000020 */
  11178. #define CAN_F21R2_FB5                        CAN_F21R2_FB5_Msk                 /*!< Filter bit 5 */
  11179. #define CAN_F21R2_FB6_Pos                    (6U)                              
  11180. #define CAN_F21R2_FB6_Msk                    (0x1UL << CAN_F21R2_FB6_Pos)       /*!< 0x00000040 */
  11181. #define CAN_F21R2_FB6                        CAN_F21R2_FB6_Msk                 /*!< Filter bit 6 */
  11182. #define CAN_F21R2_FB7_Pos                    (7U)                              
  11183. #define CAN_F21R2_FB7_Msk                    (0x1UL << CAN_F21R2_FB7_Pos)       /*!< 0x00000080 */
  11184. #define CAN_F21R2_FB7                        CAN_F21R2_FB7_Msk                 /*!< Filter bit 7 */
  11185. #define CAN_F21R2_FB8_Pos                    (8U)                              
  11186. #define CAN_F21R2_FB8_Msk                    (0x1UL << CAN_F21R2_FB8_Pos)       /*!< 0x00000100 */
  11187. #define CAN_F21R2_FB8                        CAN_F21R2_FB8_Msk                 /*!< Filter bit 8 */
  11188. #define CAN_F21R2_FB9_Pos                    (9U)                              
  11189. #define CAN_F21R2_FB9_Msk                    (0x1UL << CAN_F21R2_FB9_Pos)       /*!< 0x00000200 */
  11190. #define CAN_F21R2_FB9                        CAN_F21R2_FB9_Msk                 /*!< Filter bit 9 */
  11191. #define CAN_F21R2_FB10_Pos                   (10U)                            
  11192. #define CAN_F21R2_FB10_Msk                   (0x1UL << CAN_F21R2_FB10_Pos)      /*!< 0x00000400 */
  11193. #define CAN_F21R2_FB10                       CAN_F21R2_FB10_Msk                /*!< Filter bit 10 */
  11194. #define CAN_F21R2_FB11_Pos                   (11U)                            
  11195. #define CAN_F21R2_FB11_Msk                   (0x1UL << CAN_F21R2_FB11_Pos)      /*!< 0x00000800 */
  11196. #define CAN_F21R2_FB11                       CAN_F21R2_FB11_Msk                /*!< Filter bit 11 */
  11197. #define CAN_F21R2_FB12_Pos                   (12U)                            
  11198. #define CAN_F21R2_FB12_Msk                   (0x1UL << CAN_F21R2_FB12_Pos)      /*!< 0x00001000 */
  11199. #define CAN_F21R2_FB12                       CAN_F21R2_FB12_Msk                /*!< Filter bit 12 */
  11200. #define CAN_F21R2_FB13_Pos                   (13U)                            
  11201. #define CAN_F21R2_FB13_Msk                   (0x1UL << CAN_F21R2_FB13_Pos)      /*!< 0x00002000 */
  11202. #define CAN_F21R2_FB13                       CAN_F21R2_FB13_Msk                /*!< Filter bit 13 */
  11203. #define CAN_F21R2_FB14_Pos                   (14U)                            
  11204. #define CAN_F21R2_FB14_Msk                   (0x1UL << CAN_F21R2_FB14_Pos)      /*!< 0x00004000 */
  11205. #define CAN_F21R2_FB14                       CAN_F21R2_FB14_Msk                /*!< Filter bit 14 */
  11206. #define CAN_F21R2_FB15_Pos                   (15U)                            
  11207. #define CAN_F21R2_FB15_Msk                   (0x1UL << CAN_F21R2_FB15_Pos)      /*!< 0x00008000 */
  11208. #define CAN_F21R2_FB15                       CAN_F21R2_FB15_Msk                /*!< Filter bit 15 */
  11209. #define CAN_F21R2_FB16_Pos                   (16U)                            
  11210. #define CAN_F21R2_FB16_Msk                   (0x1UL << CAN_F21R2_FB16_Pos)      /*!< 0x00010000 */
  11211. #define CAN_F21R2_FB16                       CAN_F21R2_FB16_Msk                /*!< Filter bit 16 */
  11212. #define CAN_F21R2_FB17_Pos                   (17U)                            
  11213. #define CAN_F21R2_FB17_Msk                   (0x1UL << CAN_F21R2_FB17_Pos)      /*!< 0x00020000 */
  11214. #define CAN_F21R2_FB17                       CAN_F21R2_FB17_Msk                /*!< Filter bit 17 */
  11215. #define CAN_F21R2_FB18_Pos                   (18U)                            
  11216. #define CAN_F21R2_FB18_Msk                   (0x1UL << CAN_F21R2_FB18_Pos)      /*!< 0x00040000 */
  11217. #define CAN_F21R2_FB18                       CAN_F21R2_FB18_Msk                /*!< Filter bit 18 */
  11218. #define CAN_F21R2_FB19_Pos                   (19U)                            
  11219. #define CAN_F21R2_FB19_Msk                   (0x1UL << CAN_F21R2_FB19_Pos)      /*!< 0x00080000 */
  11220. #define CAN_F21R2_FB19                       CAN_F21R2_FB19_Msk                /*!< Filter bit 19 */
  11221. #define CAN_F21R2_FB20_Pos                   (20U)                            
  11222. #define CAN_F21R2_FB20_Msk                   (0x1UL << CAN_F21R2_FB20_Pos)      /*!< 0x00100000 */
  11223. #define CAN_F21R2_FB20                       CAN_F21R2_FB20_Msk                /*!< Filter bit 20 */
  11224. #define CAN_F21R2_FB21_Pos                   (21U)                            
  11225. #define CAN_F21R2_FB21_Msk                   (0x1UL << CAN_F21R2_FB21_Pos)      /*!< 0x00200000 */
  11226. #define CAN_F21R2_FB21                       CAN_F21R2_FB21_Msk                /*!< Filter bit 21 */
  11227. #define CAN_F21R2_FB22_Pos                   (22U)                            
  11228. #define CAN_F21R2_FB22_Msk                   (0x1UL << CAN_F21R2_FB22_Pos)      /*!< 0x00400000 */
  11229. #define CAN_F21R2_FB22                       CAN_F21R2_FB22_Msk                /*!< Filter bit 22 */
  11230. #define CAN_F21R2_FB23_Pos                   (23U)                            
  11231. #define CAN_F21R2_FB23_Msk                   (0x1UL << CAN_F21R2_FB23_Pos)      /*!< 0x00800000 */
  11232. #define CAN_F21R2_FB23                       CAN_F21R2_FB23_Msk                /*!< Filter bit 23 */
  11233. #define CAN_F21R2_FB24_Pos                   (24U)                            
  11234. #define CAN_F21R2_FB24_Msk                   (0x1UL << CAN_F21R2_FB24_Pos)      /*!< 0x01000000 */
  11235. #define CAN_F21R2_FB24                       CAN_F21R2_FB24_Msk                /*!< Filter bit 24 */
  11236. #define CAN_F21R2_FB25_Pos                   (25U)                            
  11237. #define CAN_F21R2_FB25_Msk                   (0x1UL << CAN_F21R2_FB25_Pos)      /*!< 0x02000000 */
  11238. #define CAN_F21R2_FB25                       CAN_F21R2_FB25_Msk                /*!< Filter bit 25 */
  11239. #define CAN_F21R2_FB26_Pos                   (26U)                            
  11240. #define CAN_F21R2_FB26_Msk                   (0x1UL << CAN_F21R2_FB26_Pos)      /*!< 0x04000000 */
  11241. #define CAN_F21R2_FB26                       CAN_F21R2_FB26_Msk                /*!< Filter bit 26 */
  11242. #define CAN_F21R2_FB27_Pos                   (27U)                            
  11243. #define CAN_F21R2_FB27_Msk                   (0x1UL << CAN_F21R2_FB27_Pos)      /*!< 0x08000000 */
  11244. #define CAN_F21R2_FB27                       CAN_F21R2_FB27_Msk                /*!< Filter bit 27 */
  11245. #define CAN_F21R2_FB28_Pos                   (28U)                            
  11246. #define CAN_F21R2_FB28_Msk                   (0x1UL << CAN_F21R2_FB28_Pos)      /*!< 0x10000000 */
  11247. #define CAN_F21R2_FB28                       CAN_F21R2_FB28_Msk                /*!< Filter bit 28 */
  11248. #define CAN_F21R2_FB29_Pos                   (29U)                            
  11249. #define CAN_F21R2_FB29_Msk                   (0x1UL << CAN_F21R2_FB29_Pos)      /*!< 0x20000000 */
  11250. #define CAN_F21R2_FB29                       CAN_F21R2_FB29_Msk                /*!< Filter bit 29 */
  11251. #define CAN_F21R2_FB30_Pos                   (30U)                            
  11252. #define CAN_F21R2_FB30_Msk                   (0x1UL << CAN_F21R2_FB30_Pos)      /*!< 0x40000000 */
  11253. #define CAN_F21R2_FB30                       CAN_F21R2_FB30_Msk                /*!< Filter bit 30 */
  11254. #define CAN_F21R2_FB31_Pos                   (31U)                            
  11255. #define CAN_F21R2_FB31_Msk                   (0x1UL << CAN_F21R2_FB31_Pos)      /*!< 0x80000000 */
  11256. #define CAN_F21R2_FB31                       CAN_F21R2_FB31_Msk                /*!< Filter bit 31 */
  11257.  
  11258. /*******************  Bit definition for CAN_F22R2 register  ******************/
  11259. #define CAN_F22R2_FB0_Pos                    (0U)                              
  11260. #define CAN_F22R2_FB0_Msk                    (0x1UL << CAN_F22R2_FB0_Pos)       /*!< 0x00000001 */
  11261. #define CAN_F22R2_FB0                        CAN_F22R2_FB0_Msk                 /*!< Filter bit 0 */
  11262. #define CAN_F22R2_FB1_Pos                    (1U)                              
  11263. #define CAN_F22R2_FB1_Msk                    (0x1UL << CAN_F22R2_FB1_Pos)       /*!< 0x00000002 */
  11264. #define CAN_F22R2_FB1                        CAN_F22R2_FB1_Msk                 /*!< Filter bit 1 */
  11265. #define CAN_F22R2_FB2_Pos                    (2U)                              
  11266. #define CAN_F22R2_FB2_Msk                    (0x1UL << CAN_F22R2_FB2_Pos)       /*!< 0x00000004 */
  11267. #define CAN_F22R2_FB2                        CAN_F22R2_FB2_Msk                 /*!< Filter bit 2 */
  11268. #define CAN_F22R2_FB3_Pos                    (3U)                              
  11269. #define CAN_F22R2_FB3_Msk                    (0x1UL << CAN_F22R2_FB3_Pos)       /*!< 0x00000008 */
  11270. #define CAN_F22R2_FB3                        CAN_F22R2_FB3_Msk                 /*!< Filter bit 3 */
  11271. #define CAN_F22R2_FB4_Pos                    (4U)                              
  11272. #define CAN_F22R2_FB4_Msk                    (0x1UL << CAN_F22R2_FB4_Pos)       /*!< 0x00000010 */
  11273. #define CAN_F22R2_FB4                        CAN_F22R2_FB4_Msk                 /*!< Filter bit 4 */
  11274. #define CAN_F22R2_FB5_Pos                    (5U)                              
  11275. #define CAN_F22R2_FB5_Msk                    (0x1UL << CAN_F22R2_FB5_Pos)       /*!< 0x00000020 */
  11276. #define CAN_F22R2_FB5                        CAN_F22R2_FB5_Msk                 /*!< Filter bit 5 */
  11277. #define CAN_F22R2_FB6_Pos                    (6U)                              
  11278. #define CAN_F22R2_FB6_Msk                    (0x1UL << CAN_F22R2_FB6_Pos)       /*!< 0x00000040 */
  11279. #define CAN_F22R2_FB6                        CAN_F22R2_FB6_Msk                 /*!< Filter bit 6 */
  11280. #define CAN_F22R2_FB7_Pos                    (7U)                              
  11281. #define CAN_F22R2_FB7_Msk                    (0x1UL << CAN_F22R2_FB7_Pos)       /*!< 0x00000080 */
  11282. #define CAN_F22R2_FB7                        CAN_F22R2_FB7_Msk                 /*!< Filter bit 7 */
  11283. #define CAN_F22R2_FB8_Pos                    (8U)                              
  11284. #define CAN_F22R2_FB8_Msk                    (0x1UL << CAN_F22R2_FB8_Pos)       /*!< 0x00000100 */
  11285. #define CAN_F22R2_FB8                        CAN_F22R2_FB8_Msk                 /*!< Filter bit 8 */
  11286. #define CAN_F22R2_FB9_Pos                    (9U)                              
  11287. #define CAN_F22R2_FB9_Msk                    (0x1UL << CAN_F22R2_FB9_Pos)       /*!< 0x00000200 */
  11288. #define CAN_F22R2_FB9                        CAN_F22R2_FB9_Msk                 /*!< Filter bit 9 */
  11289. #define CAN_F22R2_FB10_Pos                   (10U)                            
  11290. #define CAN_F22R2_FB10_Msk                   (0x1UL << CAN_F22R2_FB10_Pos)      /*!< 0x00000400 */
  11291. #define CAN_F22R2_FB10                       CAN_F22R2_FB10_Msk                /*!< Filter bit 10 */
  11292. #define CAN_F22R2_FB11_Pos                   (11U)                            
  11293. #define CAN_F22R2_FB11_Msk                   (0x1UL << CAN_F22R2_FB11_Pos)      /*!< 0x00000800 */
  11294. #define CAN_F22R2_FB11                       CAN_F22R2_FB11_Msk                /*!< Filter bit 11 */
  11295. #define CAN_F22R2_FB12_Pos                   (12U)                            
  11296. #define CAN_F22R2_FB12_Msk                   (0x1UL << CAN_F22R2_FB12_Pos)      /*!< 0x00001000 */
  11297. #define CAN_F22R2_FB12                       CAN_F22R2_FB12_Msk                /*!< Filter bit 12 */
  11298. #define CAN_F22R2_FB13_Pos                   (13U)                            
  11299. #define CAN_F22R2_FB13_Msk                   (0x1UL << CAN_F22R2_FB13_Pos)      /*!< 0x00002000 */
  11300. #define CAN_F22R2_FB13                       CAN_F22R2_FB13_Msk                /*!< Filter bit 13 */
  11301. #define CAN_F22R2_FB14_Pos                   (14U)                            
  11302. #define CAN_F22R2_FB14_Msk                   (0x1UL << CAN_F22R2_FB14_Pos)      /*!< 0x00004000 */
  11303. #define CAN_F22R2_FB14                       CAN_F22R2_FB14_Msk                /*!< Filter bit 14 */
  11304. #define CAN_F22R2_FB15_Pos                   (15U)                            
  11305. #define CAN_F22R2_FB15_Msk                   (0x1UL << CAN_F22R2_FB15_Pos)      /*!< 0x00008000 */
  11306. #define CAN_F22R2_FB15                       CAN_F22R2_FB15_Msk                /*!< Filter bit 15 */
  11307. #define CAN_F22R2_FB16_Pos                   (16U)                            
  11308. #define CAN_F22R2_FB16_Msk                   (0x1UL << CAN_F22R2_FB16_Pos)      /*!< 0x00010000 */
  11309. #define CAN_F22R2_FB16                       CAN_F22R2_FB16_Msk                /*!< Filter bit 16 */
  11310. #define CAN_F22R2_FB17_Pos                   (17U)                            
  11311. #define CAN_F22R2_FB17_Msk                   (0x1UL << CAN_F22R2_FB17_Pos)      /*!< 0x00020000 */
  11312. #define CAN_F22R2_FB17                       CAN_F22R2_FB17_Msk                /*!< Filter bit 17 */
  11313. #define CAN_F22R2_FB18_Pos                   (18U)                            
  11314. #define CAN_F22R2_FB18_Msk                   (0x1UL << CAN_F22R2_FB18_Pos)      /*!< 0x00040000 */
  11315. #define CAN_F22R2_FB18                       CAN_F22R2_FB18_Msk                /*!< Filter bit 18 */
  11316. #define CAN_F22R2_FB19_Pos                   (19U)                            
  11317. #define CAN_F22R2_FB19_Msk                   (0x1UL << CAN_F22R2_FB19_Pos)      /*!< 0x00080000 */
  11318. #define CAN_F22R2_FB19                       CAN_F22R2_FB19_Msk                /*!< Filter bit 19 */
  11319. #define CAN_F22R2_FB20_Pos                   (20U)                            
  11320. #define CAN_F22R2_FB20_Msk                   (0x1UL << CAN_F22R2_FB20_Pos)      /*!< 0x00100000 */
  11321. #define CAN_F22R2_FB20                       CAN_F22R2_FB20_Msk                /*!< Filter bit 20 */
  11322. #define CAN_F22R2_FB21_Pos                   (21U)                            
  11323. #define CAN_F22R2_FB21_Msk                   (0x1UL << CAN_F22R2_FB21_Pos)      /*!< 0x00200000 */
  11324. #define CAN_F22R2_FB21                       CAN_F22R2_FB21_Msk                /*!< Filter bit 21 */
  11325. #define CAN_F22R2_FB22_Pos                   (22U)                            
  11326. #define CAN_F22R2_FB22_Msk                   (0x1UL << CAN_F22R2_FB22_Pos)      /*!< 0x00400000 */
  11327. #define CAN_F22R2_FB22                       CAN_F22R2_FB22_Msk                /*!< Filter bit 22 */
  11328. #define CAN_F22R2_FB23_Pos                   (23U)                            
  11329. #define CAN_F22R2_FB23_Msk                   (0x1UL << CAN_F22R2_FB23_Pos)      /*!< 0x00800000 */
  11330. #define CAN_F22R2_FB23                       CAN_F22R2_FB23_Msk                /*!< Filter bit 23 */
  11331. #define CAN_F22R2_FB24_Pos                   (24U)                            
  11332. #define CAN_F22R2_FB24_Msk                   (0x1UL << CAN_F22R2_FB24_Pos)      /*!< 0x01000000 */
  11333. #define CAN_F22R2_FB24                       CAN_F22R2_FB24_Msk                /*!< Filter bit 24 */
  11334. #define CAN_F22R2_FB25_Pos                   (25U)                            
  11335. #define CAN_F22R2_FB25_Msk                   (0x1UL << CAN_F22R2_FB25_Pos)      /*!< 0x02000000 */
  11336. #define CAN_F22R2_FB25                       CAN_F22R2_FB25_Msk                /*!< Filter bit 25 */
  11337. #define CAN_F22R2_FB26_Pos                   (26U)                            
  11338. #define CAN_F22R2_FB26_Msk                   (0x1UL << CAN_F22R2_FB26_Pos)      /*!< 0x04000000 */
  11339. #define CAN_F22R2_FB26                       CAN_F22R2_FB26_Msk                /*!< Filter bit 26 */
  11340. #define CAN_F22R2_FB27_Pos                   (27U)                            
  11341. #define CAN_F22R2_FB27_Msk                   (0x1UL << CAN_F22R2_FB27_Pos)      /*!< 0x08000000 */
  11342. #define CAN_F22R2_FB27                       CAN_F22R2_FB27_Msk                /*!< Filter bit 27 */
  11343. #define CAN_F22R2_FB28_Pos                   (28U)                            
  11344. #define CAN_F22R2_FB28_Msk                   (0x1UL << CAN_F22R2_FB28_Pos)      /*!< 0x10000000 */
  11345. #define CAN_F22R2_FB28                       CAN_F22R2_FB28_Msk                /*!< Filter bit 28 */
  11346. #define CAN_F22R2_FB29_Pos                   (29U)                            
  11347. #define CAN_F22R2_FB29_Msk                   (0x1UL << CAN_F22R2_FB29_Pos)      /*!< 0x20000000 */
  11348. #define CAN_F22R2_FB29                       CAN_F22R2_FB29_Msk                /*!< Filter bit 29 */
  11349. #define CAN_F22R2_FB30_Pos                   (30U)                            
  11350. #define CAN_F22R2_FB30_Msk                   (0x1UL << CAN_F22R2_FB30_Pos)      /*!< 0x40000000 */
  11351. #define CAN_F22R2_FB30                       CAN_F22R2_FB30_Msk                /*!< Filter bit 30 */
  11352. #define CAN_F22R2_FB31_Pos                   (31U)                            
  11353. #define CAN_F22R2_FB31_Msk                   (0x1UL << CAN_F22R2_FB31_Pos)      /*!< 0x80000000 */
  11354. #define CAN_F22R2_FB31                       CAN_F22R2_FB31_Msk                /*!< Filter bit 31 */
  11355.  
  11356. /*******************  Bit definition for CAN_F23R2 register  ******************/
  11357. #define CAN_F23R2_FB0_Pos                    (0U)                              
  11358. #define CAN_F23R2_FB0_Msk                    (0x1UL << CAN_F23R2_FB0_Pos)       /*!< 0x00000001 */
  11359. #define CAN_F23R2_FB0                        CAN_F23R2_FB0_Msk                 /*!< Filter bit 0 */
  11360. #define CAN_F23R2_FB1_Pos                    (1U)                              
  11361. #define CAN_F23R2_FB1_Msk                    (0x1UL << CAN_F23R2_FB1_Pos)       /*!< 0x00000002 */
  11362. #define CAN_F23R2_FB1                        CAN_F23R2_FB1_Msk                 /*!< Filter bit 1 */
  11363. #define CAN_F23R2_FB2_Pos                    (2U)                              
  11364. #define CAN_F23R2_FB2_Msk                    (0x1UL << CAN_F23R2_FB2_Pos)       /*!< 0x00000004 */
  11365. #define CAN_F23R2_FB2                        CAN_F23R2_FB2_Msk                 /*!< Filter bit 2 */
  11366. #define CAN_F23R2_FB3_Pos                    (3U)                              
  11367. #define CAN_F23R2_FB3_Msk                    (0x1UL << CAN_F23R2_FB3_Pos)       /*!< 0x00000008 */
  11368. #define CAN_F23R2_FB3                        CAN_F23R2_FB3_Msk                 /*!< Filter bit 3 */
  11369. #define CAN_F23R2_FB4_Pos                    (4U)                              
  11370. #define CAN_F23R2_FB4_Msk                    (0x1UL << CAN_F23R2_FB4_Pos)       /*!< 0x00000010 */
  11371. #define CAN_F23R2_FB4                        CAN_F23R2_FB4_Msk                 /*!< Filter bit 4 */
  11372. #define CAN_F23R2_FB5_Pos                    (5U)                              
  11373. #define CAN_F23R2_FB5_Msk                    (0x1UL << CAN_F23R2_FB5_Pos)       /*!< 0x00000020 */
  11374. #define CAN_F23R2_FB5                        CAN_F23R2_FB5_Msk                 /*!< Filter bit 5 */
  11375. #define CAN_F23R2_FB6_Pos                    (6U)                              
  11376. #define CAN_F23R2_FB6_Msk                    (0x1UL << CAN_F23R2_FB6_Pos)       /*!< 0x00000040 */
  11377. #define CAN_F23R2_FB6                        CAN_F23R2_FB6_Msk                 /*!< Filter bit 6 */
  11378. #define CAN_F23R2_FB7_Pos                    (7U)                              
  11379. #define CAN_F23R2_FB7_Msk                    (0x1UL << CAN_F23R2_FB7_Pos)       /*!< 0x00000080 */
  11380. #define CAN_F23R2_FB7                        CAN_F23R2_FB7_Msk                 /*!< Filter bit 7 */
  11381. #define CAN_F23R2_FB8_Pos                    (8U)                              
  11382. #define CAN_F23R2_FB8_Msk                    (0x1UL << CAN_F23R2_FB8_Pos)       /*!< 0x00000100 */
  11383. #define CAN_F23R2_FB8                        CAN_F23R2_FB8_Msk                 /*!< Filter bit 8 */
  11384. #define CAN_F23R2_FB9_Pos                    (9U)                              
  11385. #define CAN_F23R2_FB9_Msk                    (0x1UL << CAN_F23R2_FB9_Pos)       /*!< 0x00000200 */
  11386. #define CAN_F23R2_FB9                        CAN_F23R2_FB9_Msk                 /*!< Filter bit 9 */
  11387. #define CAN_F23R2_FB10_Pos                   (10U)                            
  11388. #define CAN_F23R2_FB10_Msk                   (0x1UL << CAN_F23R2_FB10_Pos)      /*!< 0x00000400 */
  11389. #define CAN_F23R2_FB10                       CAN_F23R2_FB10_Msk                /*!< Filter bit 10 */
  11390. #define CAN_F23R2_FB11_Pos                   (11U)                            
  11391. #define CAN_F23R2_FB11_Msk                   (0x1UL << CAN_F23R2_FB11_Pos)      /*!< 0x00000800 */
  11392. #define CAN_F23R2_FB11                       CAN_F23R2_FB11_Msk                /*!< Filter bit 11 */
  11393. #define CAN_F23R2_FB12_Pos                   (12U)                            
  11394. #define CAN_F23R2_FB12_Msk                   (0x1UL << CAN_F23R2_FB12_Pos)      /*!< 0x00001000 */
  11395. #define CAN_F23R2_FB12                       CAN_F23R2_FB12_Msk                /*!< Filter bit 12 */
  11396. #define CAN_F23R2_FB13_Pos                   (13U)                            
  11397. #define CAN_F23R2_FB13_Msk                   (0x1UL << CAN_F23R2_FB13_Pos)      /*!< 0x00002000 */
  11398. #define CAN_F23R2_FB13                       CAN_F23R2_FB13_Msk                /*!< Filter bit 13 */
  11399. #define CAN_F23R2_FB14_Pos                   (14U)                            
  11400. #define CAN_F23R2_FB14_Msk                   (0x1UL << CAN_F23R2_FB14_Pos)      /*!< 0x00004000 */
  11401. #define CAN_F23R2_FB14                       CAN_F23R2_FB14_Msk                /*!< Filter bit 14 */
  11402. #define CAN_F23R2_FB15_Pos                   (15U)                            
  11403. #define CAN_F23R2_FB15_Msk                   (0x1UL << CAN_F23R2_FB15_Pos)      /*!< 0x00008000 */
  11404. #define CAN_F23R2_FB15                       CAN_F23R2_FB15_Msk                /*!< Filter bit 15 */
  11405. #define CAN_F23R2_FB16_Pos                   (16U)                            
  11406. #define CAN_F23R2_FB16_Msk                   (0x1UL << CAN_F23R2_FB16_Pos)      /*!< 0x00010000 */
  11407. #define CAN_F23R2_FB16                       CAN_F23R2_FB16_Msk                /*!< Filter bit 16 */
  11408. #define CAN_F23R2_FB17_Pos                   (17U)                            
  11409. #define CAN_F23R2_FB17_Msk                   (0x1UL << CAN_F23R2_FB17_Pos)      /*!< 0x00020000 */
  11410. #define CAN_F23R2_FB17                       CAN_F23R2_FB17_Msk                /*!< Filter bit 17 */
  11411. #define CAN_F23R2_FB18_Pos                   (18U)                            
  11412. #define CAN_F23R2_FB18_Msk                   (0x1UL << CAN_F23R2_FB18_Pos)      /*!< 0x00040000 */
  11413. #define CAN_F23R2_FB18                       CAN_F23R2_FB18_Msk                /*!< Filter bit 18 */
  11414. #define CAN_F23R2_FB19_Pos                   (19U)                            
  11415. #define CAN_F23R2_FB19_Msk                   (0x1UL << CAN_F23R2_FB19_Pos)      /*!< 0x00080000 */
  11416. #define CAN_F23R2_FB19                       CAN_F23R2_FB19_Msk                /*!< Filter bit 19 */
  11417. #define CAN_F23R2_FB20_Pos                   (20U)                            
  11418. #define CAN_F23R2_FB20_Msk                   (0x1UL << CAN_F23R2_FB20_Pos)      /*!< 0x00100000 */
  11419. #define CAN_F23R2_FB20                       CAN_F23R2_FB20_Msk                /*!< Filter bit 20 */
  11420. #define CAN_F23R2_FB21_Pos                   (21U)                            
  11421. #define CAN_F23R2_FB21_Msk                   (0x1UL << CAN_F23R2_FB21_Pos)      /*!< 0x00200000 */
  11422. #define CAN_F23R2_FB21                       CAN_F23R2_FB21_Msk                /*!< Filter bit 21 */
  11423. #define CAN_F23R2_FB22_Pos                   (22U)                            
  11424. #define CAN_F23R2_FB22_Msk                   (0x1UL << CAN_F23R2_FB22_Pos)      /*!< 0x00400000 */
  11425. #define CAN_F23R2_FB22                       CAN_F23R2_FB22_Msk                /*!< Filter bit 22 */
  11426. #define CAN_F23R2_FB23_Pos                   (23U)                            
  11427. #define CAN_F23R2_FB23_Msk                   (0x1UL << CAN_F23R2_FB23_Pos)      /*!< 0x00800000 */
  11428. #define CAN_F23R2_FB23                       CAN_F23R2_FB23_Msk                /*!< Filter bit 23 */
  11429. #define CAN_F23R2_FB24_Pos                   (24U)                            
  11430. #define CAN_F23R2_FB24_Msk                   (0x1UL << CAN_F23R2_FB24_Pos)      /*!< 0x01000000 */
  11431. #define CAN_F23R2_FB24                       CAN_F23R2_FB24_Msk                /*!< Filter bit 24 */
  11432. #define CAN_F23R2_FB25_Pos                   (25U)                            
  11433. #define CAN_F23R2_FB25_Msk                   (0x1UL << CAN_F23R2_FB25_Pos)      /*!< 0x02000000 */
  11434. #define CAN_F23R2_FB25                       CAN_F23R2_FB25_Msk                /*!< Filter bit 25 */
  11435. #define CAN_F23R2_FB26_Pos                   (26U)                            
  11436. #define CAN_F23R2_FB26_Msk                   (0x1UL << CAN_F23R2_FB26_Pos)      /*!< 0x04000000 */
  11437. #define CAN_F23R2_FB26                       CAN_F23R2_FB26_Msk                /*!< Filter bit 26 */
  11438. #define CAN_F23R2_FB27_Pos                   (27U)                            
  11439. #define CAN_F23R2_FB27_Msk                   (0x1UL << CAN_F23R2_FB27_Pos)      /*!< 0x08000000 */
  11440. #define CAN_F23R2_FB27                       CAN_F23R2_FB27_Msk                /*!< Filter bit 27 */
  11441. #define CAN_F23R2_FB28_Pos                   (28U)                            
  11442. #define CAN_F23R2_FB28_Msk                   (0x1UL << CAN_F23R2_FB28_Pos)      /*!< 0x10000000 */
  11443. #define CAN_F23R2_FB28                       CAN_F23R2_FB28_Msk                /*!< Filter bit 28 */
  11444. #define CAN_F23R2_FB29_Pos                   (29U)                            
  11445. #define CAN_F23R2_FB29_Msk                   (0x1UL << CAN_F23R2_FB29_Pos)      /*!< 0x20000000 */
  11446. #define CAN_F23R2_FB29                       CAN_F23R2_FB29_Msk                /*!< Filter bit 29 */
  11447. #define CAN_F23R2_FB30_Pos                   (30U)                            
  11448. #define CAN_F23R2_FB30_Msk                   (0x1UL << CAN_F23R2_FB30_Pos)      /*!< 0x40000000 */
  11449. #define CAN_F23R2_FB30                       CAN_F23R2_FB30_Msk                /*!< Filter bit 30 */
  11450. #define CAN_F23R2_FB31_Pos                   (31U)                            
  11451. #define CAN_F23R2_FB31_Msk                   (0x1UL << CAN_F23R2_FB31_Pos)      /*!< 0x80000000 */
  11452. #define CAN_F23R2_FB31                       CAN_F23R2_FB31_Msk                /*!< Filter bit 31 */
  11453.  
  11454. /*******************  Bit definition for CAN_F24R2 register  ******************/
  11455. #define CAN_F24R2_FB0_Pos                    (0U)                              
  11456. #define CAN_F24R2_FB0_Msk                    (0x1UL << CAN_F24R2_FB0_Pos)       /*!< 0x00000001 */
  11457. #define CAN_F24R2_FB0                        CAN_F24R2_FB0_Msk                 /*!< Filter bit 0 */
  11458. #define CAN_F24R2_FB1_Pos                    (1U)                              
  11459. #define CAN_F24R2_FB1_Msk                    (0x1UL << CAN_F24R2_FB1_Pos)       /*!< 0x00000002 */
  11460. #define CAN_F24R2_FB1                        CAN_F24R2_FB1_Msk                 /*!< Filter bit 1 */
  11461. #define CAN_F24R2_FB2_Pos                    (2U)                              
  11462. #define CAN_F24R2_FB2_Msk                    (0x1UL << CAN_F24R2_FB2_Pos)       /*!< 0x00000004 */
  11463. #define CAN_F24R2_FB2                        CAN_F24R2_FB2_Msk                 /*!< Filter bit 2 */
  11464. #define CAN_F24R2_FB3_Pos                    (3U)                              
  11465. #define CAN_F24R2_FB3_Msk                    (0x1UL << CAN_F24R2_FB3_Pos)       /*!< 0x00000008 */
  11466. #define CAN_F24R2_FB3                        CAN_F24R2_FB3_Msk                 /*!< Filter bit 3 */
  11467. #define CAN_F24R2_FB4_Pos                    (4U)                              
  11468. #define CAN_F24R2_FB4_Msk                    (0x1UL << CAN_F24R2_FB4_Pos)       /*!< 0x00000010 */
  11469. #define CAN_F24R2_FB4                        CAN_F24R2_FB4_Msk                 /*!< Filter bit 4 */
  11470. #define CAN_F24R2_FB5_Pos                    (5U)                              
  11471. #define CAN_F24R2_FB5_Msk                    (0x1UL << CAN_F24R2_FB5_Pos)       /*!< 0x00000020 */
  11472. #define CAN_F24R2_FB5                        CAN_F24R2_FB5_Msk                 /*!< Filter bit 5 */
  11473. #define CAN_F24R2_FB6_Pos                    (6U)                              
  11474. #define CAN_F24R2_FB6_Msk                    (0x1UL << CAN_F24R2_FB6_Pos)       /*!< 0x00000040 */
  11475. #define CAN_F24R2_FB6                        CAN_F24R2_FB6_Msk                 /*!< Filter bit 6 */
  11476. #define CAN_F24R2_FB7_Pos                    (7U)                              
  11477. #define CAN_F24R2_FB7_Msk                    (0x1UL << CAN_F24R2_FB7_Pos)       /*!< 0x00000080 */
  11478. #define CAN_F24R2_FB7                        CAN_F24R2_FB7_Msk                 /*!< Filter bit 7 */
  11479. #define CAN_F24R2_FB8_Pos                    (8U)                              
  11480. #define CAN_F24R2_FB8_Msk                    (0x1UL << CAN_F24R2_FB8_Pos)       /*!< 0x00000100 */
  11481. #define CAN_F24R2_FB8                        CAN_F24R2_FB8_Msk                 /*!< Filter bit 8 */
  11482. #define CAN_F24R2_FB9_Pos                    (9U)                              
  11483. #define CAN_F24R2_FB9_Msk                    (0x1UL << CAN_F24R2_FB9_Pos)       /*!< 0x00000200 */
  11484. #define CAN_F24R2_FB9                        CAN_F24R2_FB9_Msk                 /*!< Filter bit 9 */
  11485. #define CAN_F24R2_FB10_Pos                   (10U)                            
  11486. #define CAN_F24R2_FB10_Msk                   (0x1UL << CAN_F24R2_FB10_Pos)      /*!< 0x00000400 */
  11487. #define CAN_F24R2_FB10                       CAN_F24R2_FB10_Msk                /*!< Filter bit 10 */
  11488. #define CAN_F24R2_FB11_Pos                   (11U)                            
  11489. #define CAN_F24R2_FB11_Msk                   (0x1UL << CAN_F24R2_FB11_Pos)      /*!< 0x00000800 */
  11490. #define CAN_F24R2_FB11                       CAN_F24R2_FB11_Msk                /*!< Filter bit 11 */
  11491. #define CAN_F24R2_FB12_Pos                   (12U)                            
  11492. #define CAN_F24R2_FB12_Msk                   (0x1UL << CAN_F24R2_FB12_Pos)      /*!< 0x00001000 */
  11493. #define CAN_F24R2_FB12                       CAN_F24R2_FB12_Msk                /*!< Filter bit 12 */
  11494. #define CAN_F24R2_FB13_Pos                   (13U)                            
  11495. #define CAN_F24R2_FB13_Msk                   (0x1UL << CAN_F24R2_FB13_Pos)      /*!< 0x00002000 */
  11496. #define CAN_F24R2_FB13                       CAN_F24R2_FB13_Msk                /*!< Filter bit 13 */
  11497. #define CAN_F24R2_FB14_Pos                   (14U)                            
  11498. #define CAN_F24R2_FB14_Msk                   (0x1UL << CAN_F24R2_FB14_Pos)      /*!< 0x00004000 */
  11499. #define CAN_F24R2_FB14                       CAN_F24R2_FB14_Msk                /*!< Filter bit 14 */
  11500. #define CAN_F24R2_FB15_Pos                   (15U)                            
  11501. #define CAN_F24R2_FB15_Msk                   (0x1UL << CAN_F24R2_FB15_Pos)      /*!< 0x00008000 */
  11502. #define CAN_F24R2_FB15                       CAN_F24R2_FB15_Msk                /*!< Filter bit 15 */
  11503. #define CAN_F24R2_FB16_Pos                   (16U)                            
  11504. #define CAN_F24R2_FB16_Msk                   (0x1UL << CAN_F24R2_FB16_Pos)      /*!< 0x00010000 */
  11505. #define CAN_F24R2_FB16                       CAN_F24R2_FB16_Msk                /*!< Filter bit 16 */
  11506. #define CAN_F24R2_FB17_Pos                   (17U)                            
  11507. #define CAN_F24R2_FB17_Msk                   (0x1UL << CAN_F24R2_FB17_Pos)      /*!< 0x00020000 */
  11508. #define CAN_F24R2_FB17                       CAN_F24R2_FB17_Msk                /*!< Filter bit 17 */
  11509. #define CAN_F24R2_FB18_Pos                   (18U)                            
  11510. #define CAN_F24R2_FB18_Msk                   (0x1UL << CAN_F24R2_FB18_Pos)      /*!< 0x00040000 */
  11511. #define CAN_F24R2_FB18                       CAN_F24R2_FB18_Msk                /*!< Filter bit 18 */
  11512. #define CAN_F24R2_FB19_Pos                   (19U)                            
  11513. #define CAN_F24R2_FB19_Msk                   (0x1UL << CAN_F24R2_FB19_Pos)      /*!< 0x00080000 */
  11514. #define CAN_F24R2_FB19                       CAN_F24R2_FB19_Msk                /*!< Filter bit 19 */
  11515. #define CAN_F24R2_FB20_Pos                   (20U)                            
  11516. #define CAN_F24R2_FB20_Msk                   (0x1UL << CAN_F24R2_FB20_Pos)      /*!< 0x00100000 */
  11517. #define CAN_F24R2_FB20                       CAN_F24R2_FB20_Msk                /*!< Filter bit 20 */
  11518. #define CAN_F24R2_FB21_Pos                   (21U)                            
  11519. #define CAN_F24R2_FB21_Msk                   (0x1UL << CAN_F24R2_FB21_Pos)      /*!< 0x00200000 */
  11520. #define CAN_F24R2_FB21                       CAN_F24R2_FB21_Msk                /*!< Filter bit 21 */
  11521. #define CAN_F24R2_FB22_Pos                   (22U)                            
  11522. #define CAN_F24R2_FB22_Msk                   (0x1UL << CAN_F24R2_FB22_Pos)      /*!< 0x00400000 */
  11523. #define CAN_F24R2_FB22                       CAN_F24R2_FB22_Msk                /*!< Filter bit 22 */
  11524. #define CAN_F24R2_FB23_Pos                   (23U)                            
  11525. #define CAN_F24R2_FB23_Msk                   (0x1UL << CAN_F24R2_FB23_Pos)      /*!< 0x00800000 */
  11526. #define CAN_F24R2_FB23                       CAN_F24R2_FB23_Msk                /*!< Filter bit 23 */
  11527. #define CAN_F24R2_FB24_Pos                   (24U)                            
  11528. #define CAN_F24R2_FB24_Msk                   (0x1UL << CAN_F24R2_FB24_Pos)      /*!< 0x01000000 */
  11529. #define CAN_F24R2_FB24                       CAN_F24R2_FB24_Msk                /*!< Filter bit 24 */
  11530. #define CAN_F24R2_FB25_Pos                   (25U)                            
  11531. #define CAN_F24R2_FB25_Msk                   (0x1UL << CAN_F24R2_FB25_Pos)      /*!< 0x02000000 */
  11532. #define CAN_F24R2_FB25                       CAN_F24R2_FB25_Msk                /*!< Filter bit 25 */
  11533. #define CAN_F24R2_FB26_Pos                   (26U)                            
  11534. #define CAN_F24R2_FB26_Msk                   (0x1UL << CAN_F24R2_FB26_Pos)      /*!< 0x04000000 */
  11535. #define CAN_F24R2_FB26                       CAN_F24R2_FB26_Msk                /*!< Filter bit 26 */
  11536. #define CAN_F24R2_FB27_Pos                   (27U)                            
  11537. #define CAN_F24R2_FB27_Msk                   (0x1UL << CAN_F24R2_FB27_Pos)      /*!< 0x08000000 */
  11538. #define CAN_F24R2_FB27                       CAN_F24R2_FB27_Msk                /*!< Filter bit 27 */
  11539. #define CAN_F24R2_FB28_Pos                   (28U)                            
  11540. #define CAN_F24R2_FB28_Msk                   (0x1UL << CAN_F24R2_FB28_Pos)      /*!< 0x10000000 */
  11541. #define CAN_F24R2_FB28                       CAN_F24R2_FB28_Msk                /*!< Filter bit 28 */
  11542. #define CAN_F24R2_FB29_Pos                   (29U)                            
  11543. #define CAN_F24R2_FB29_Msk                   (0x1UL << CAN_F24R2_FB29_Pos)      /*!< 0x20000000 */
  11544. #define CAN_F24R2_FB29                       CAN_F24R2_FB29_Msk                /*!< Filter bit 29 */
  11545. #define CAN_F24R2_FB30_Pos                   (30U)                            
  11546. #define CAN_F24R2_FB30_Msk                   (0x1UL << CAN_F24R2_FB30_Pos)      /*!< 0x40000000 */
  11547. #define CAN_F24R2_FB30                       CAN_F24R2_FB30_Msk                /*!< Filter bit 30 */
  11548. #define CAN_F24R2_FB31_Pos                   (31U)                            
  11549. #define CAN_F24R2_FB31_Msk                   (0x1UL << CAN_F24R2_FB31_Pos)      /*!< 0x80000000 */
  11550. #define CAN_F24R2_FB31                       CAN_F24R2_FB31_Msk                /*!< Filter bit 31 */
  11551.  
  11552. /*******************  Bit definition for CAN_F25R2 register  ******************/
  11553. #define CAN_F25R2_FB0_Pos                    (0U)                              
  11554. #define CAN_F25R2_FB0_Msk                    (0x1UL << CAN_F25R2_FB0_Pos)       /*!< 0x00000001 */
  11555. #define CAN_F25R2_FB0                        CAN_F25R2_FB0_Msk                 /*!< Filter bit 0 */
  11556. #define CAN_F25R2_FB1_Pos                    (1U)                              
  11557. #define CAN_F25R2_FB1_Msk                    (0x1UL << CAN_F25R2_FB1_Pos)       /*!< 0x00000002 */
  11558. #define CAN_F25R2_FB1                        CAN_F25R2_FB1_Msk                 /*!< Filter bit 1 */
  11559. #define CAN_F25R2_FB2_Pos                    (2U)                              
  11560. #define CAN_F25R2_FB2_Msk                    (0x1UL << CAN_F25R2_FB2_Pos)       /*!< 0x00000004 */
  11561. #define CAN_F25R2_FB2                        CAN_F25R2_FB2_Msk                 /*!< Filter bit 2 */
  11562. #define CAN_F25R2_FB3_Pos                    (3U)                              
  11563. #define CAN_F25R2_FB3_Msk                    (0x1UL << CAN_F25R2_FB3_Pos)       /*!< 0x00000008 */
  11564. #define CAN_F25R2_FB3                        CAN_F25R2_FB3_Msk                 /*!< Filter bit 3 */
  11565. #define CAN_F25R2_FB4_Pos                    (4U)                              
  11566. #define CAN_F25R2_FB4_Msk                    (0x1UL << CAN_F25R2_FB4_Pos)       /*!< 0x00000010 */
  11567. #define CAN_F25R2_FB4                        CAN_F25R2_FB4_Msk                 /*!< Filter bit 4 */
  11568. #define CAN_F25R2_FB5_Pos                    (5U)                              
  11569. #define CAN_F25R2_FB5_Msk                    (0x1UL << CAN_F25R2_FB5_Pos)       /*!< 0x00000020 */
  11570. #define CAN_F25R2_FB5                        CAN_F25R2_FB5_Msk                 /*!< Filter bit 5 */
  11571. #define CAN_F25R2_FB6_Pos                    (6U)                              
  11572. #define CAN_F25R2_FB6_Msk                    (0x1UL << CAN_F25R2_FB6_Pos)       /*!< 0x00000040 */
  11573. #define CAN_F25R2_FB6                        CAN_F25R2_FB6_Msk                 /*!< Filter bit 6 */
  11574. #define CAN_F25R2_FB7_Pos                    (7U)                              
  11575. #define CAN_F25R2_FB7_Msk                    (0x1UL << CAN_F25R2_FB7_Pos)       /*!< 0x00000080 */
  11576. #define CAN_F25R2_FB7                        CAN_F25R2_FB7_Msk                 /*!< Filter bit 7 */
  11577. #define CAN_F25R2_FB8_Pos                    (8U)                              
  11578. #define CAN_F25R2_FB8_Msk                    (0x1UL << CAN_F25R2_FB8_Pos)       /*!< 0x00000100 */
  11579. #define CAN_F25R2_FB8                        CAN_F25R2_FB8_Msk                 /*!< Filter bit 8 */
  11580. #define CAN_F25R2_FB9_Pos                    (9U)                              
  11581. #define CAN_F25R2_FB9_Msk                    (0x1UL << CAN_F25R2_FB9_Pos)       /*!< 0x00000200 */
  11582. #define CAN_F25R2_FB9                        CAN_F25R2_FB9_Msk                 /*!< Filter bit 9 */
  11583. #define CAN_F25R2_FB10_Pos                   (10U)                            
  11584. #define CAN_F25R2_FB10_Msk                   (0x1UL << CAN_F25R2_FB10_Pos)      /*!< 0x00000400 */
  11585. #define CAN_F25R2_FB10                       CAN_F25R2_FB10_Msk                /*!< Filter bit 10 */
  11586. #define CAN_F25R2_FB11_Pos                   (11U)                            
  11587. #define CAN_F25R2_FB11_Msk                   (0x1UL << CAN_F25R2_FB11_Pos)      /*!< 0x00000800 */
  11588. #define CAN_F25R2_FB11                       CAN_F25R2_FB11_Msk                /*!< Filter bit 11 */
  11589. #define CAN_F25R2_FB12_Pos                   (12U)                            
  11590. #define CAN_F25R2_FB12_Msk                   (0x1UL << CAN_F25R2_FB12_Pos)      /*!< 0x00001000 */
  11591. #define CAN_F25R2_FB12                       CAN_F25R2_FB12_Msk                /*!< Filter bit 12 */
  11592. #define CAN_F25R2_FB13_Pos                   (13U)                            
  11593. #define CAN_F25R2_FB13_Msk                   (0x1UL << CAN_F25R2_FB13_Pos)      /*!< 0x00002000 */
  11594. #define CAN_F25R2_FB13                       CAN_F25R2_FB13_Msk                /*!< Filter bit 13 */
  11595. #define CAN_F25R2_FB14_Pos                   (14U)                            
  11596. #define CAN_F25R2_FB14_Msk                   (0x1UL << CAN_F25R2_FB14_Pos)      /*!< 0x00004000 */
  11597. #define CAN_F25R2_FB14                       CAN_F25R2_FB14_Msk                /*!< Filter bit 14 */
  11598. #define CAN_F25R2_FB15_Pos                   (15U)                            
  11599. #define CAN_F25R2_FB15_Msk                   (0x1UL << CAN_F25R2_FB15_Pos)      /*!< 0x00008000 */
  11600. #define CAN_F25R2_FB15                       CAN_F25R2_FB15_Msk                /*!< Filter bit 15 */
  11601. #define CAN_F25R2_FB16_Pos                   (16U)                            
  11602. #define CAN_F25R2_FB16_Msk                   (0x1UL << CAN_F25R2_FB16_Pos)      /*!< 0x00010000 */
  11603. #define CAN_F25R2_FB16                       CAN_F25R2_FB16_Msk                /*!< Filter bit 16 */
  11604. #define CAN_F25R2_FB17_Pos                   (17U)                            
  11605. #define CAN_F25R2_FB17_Msk                   (0x1UL << CAN_F25R2_FB17_Pos)      /*!< 0x00020000 */
  11606. #define CAN_F25R2_FB17                       CAN_F25R2_FB17_Msk                /*!< Filter bit 17 */
  11607. #define CAN_F25R2_FB18_Pos                   (18U)                            
  11608. #define CAN_F25R2_FB18_Msk                   (0x1UL << CAN_F25R2_FB18_Pos)      /*!< 0x00040000 */
  11609. #define CAN_F25R2_FB18                       CAN_F25R2_FB18_Msk                /*!< Filter bit 18 */
  11610. #define CAN_F25R2_FB19_Pos                   (19U)                            
  11611. #define CAN_F25R2_FB19_Msk                   (0x1UL << CAN_F25R2_FB19_Pos)      /*!< 0x00080000 */
  11612. #define CAN_F25R2_FB19                       CAN_F25R2_FB19_Msk                /*!< Filter bit 19 */
  11613. #define CAN_F25R2_FB20_Pos                   (20U)                            
  11614. #define CAN_F25R2_FB20_Msk                   (0x1UL << CAN_F25R2_FB20_Pos)      /*!< 0x00100000 */
  11615. #define CAN_F25R2_FB20                       CAN_F25R2_FB20_Msk                /*!< Filter bit 20 */
  11616. #define CAN_F25R2_FB21_Pos                   (21U)                            
  11617. #define CAN_F25R2_FB21_Msk                   (0x1UL << CAN_F25R2_FB21_Pos)      /*!< 0x00200000 */
  11618. #define CAN_F25R2_FB21                       CAN_F25R2_FB21_Msk                /*!< Filter bit 21 */
  11619. #define CAN_F25R2_FB22_Pos                   (22U)                            
  11620. #define CAN_F25R2_FB22_Msk                   (0x1UL << CAN_F25R2_FB22_Pos)      /*!< 0x00400000 */
  11621. #define CAN_F25R2_FB22                       CAN_F25R2_FB22_Msk                /*!< Filter bit 22 */
  11622. #define CAN_F25R2_FB23_Pos                   (23U)                            
  11623. #define CAN_F25R2_FB23_Msk                   (0x1UL << CAN_F25R2_FB23_Pos)      /*!< 0x00800000 */
  11624. #define CAN_F25R2_FB23                       CAN_F25R2_FB23_Msk                /*!< Filter bit 23 */
  11625. #define CAN_F25R2_FB24_Pos                   (24U)                            
  11626. #define CAN_F25R2_FB24_Msk                   (0x1UL << CAN_F25R2_FB24_Pos)      /*!< 0x01000000 */
  11627. #define CAN_F25R2_FB24                       CAN_F25R2_FB24_Msk                /*!< Filter bit 24 */
  11628. #define CAN_F25R2_FB25_Pos                   (25U)                            
  11629. #define CAN_F25R2_FB25_Msk                   (0x1UL << CAN_F25R2_FB25_Pos)      /*!< 0x02000000 */
  11630. #define CAN_F25R2_FB25                       CAN_F25R2_FB25_Msk                /*!< Filter bit 25 */
  11631. #define CAN_F25R2_FB26_Pos                   (26U)                            
  11632. #define CAN_F25R2_FB26_Msk                   (0x1UL << CAN_F25R2_FB26_Pos)      /*!< 0x04000000 */
  11633. #define CAN_F25R2_FB26                       CAN_F25R2_FB26_Msk                /*!< Filter bit 26 */
  11634. #define CAN_F25R2_FB27_Pos                   (27U)                            
  11635. #define CAN_F25R2_FB27_Msk                   (0x1UL << CAN_F25R2_FB27_Pos)      /*!< 0x08000000 */
  11636. #define CAN_F25R2_FB27                       CAN_F25R2_FB27_Msk                /*!< Filter bit 27 */
  11637. #define CAN_F25R2_FB28_Pos                   (28U)                            
  11638. #define CAN_F25R2_FB28_Msk                   (0x1UL << CAN_F25R2_FB28_Pos)      /*!< 0x10000000 */
  11639. #define CAN_F25R2_FB28                       CAN_F25R2_FB28_Msk                /*!< Filter bit 28 */
  11640. #define CAN_F25R2_FB29_Pos                   (29U)                            
  11641. #define CAN_F25R2_FB29_Msk                   (0x1UL << CAN_F25R2_FB29_Pos)      /*!< 0x20000000 */
  11642. #define CAN_F25R2_FB29                       CAN_F25R2_FB29_Msk                /*!< Filter bit 29 */
  11643. #define CAN_F25R2_FB30_Pos                   (30U)                            
  11644. #define CAN_F25R2_FB30_Msk                   (0x1UL << CAN_F25R2_FB30_Pos)      /*!< 0x40000000 */
  11645. #define CAN_F25R2_FB30                       CAN_F25R2_FB30_Msk                /*!< Filter bit 30 */
  11646. #define CAN_F25R2_FB31_Pos                   (31U)                            
  11647. #define CAN_F25R2_FB31_Msk                   (0x1UL << CAN_F25R2_FB31_Pos)      /*!< 0x80000000 */
  11648. #define CAN_F25R2_FB31                       CAN_F25R2_FB31_Msk                /*!< Filter bit 31 */
  11649.  
  11650. /*******************  Bit definition for CAN_F26R2 register  ******************/
  11651. #define CAN_F26R2_FB0_Pos                    (0U)                              
  11652. #define CAN_F26R2_FB0_Msk                    (0x1UL << CAN_F26R2_FB0_Pos)       /*!< 0x00000001 */
  11653. #define CAN_F26R2_FB0                        CAN_F26R2_FB0_Msk                 /*!< Filter bit 0 */
  11654. #define CAN_F26R2_FB1_Pos                    (1U)                              
  11655. #define CAN_F26R2_FB1_Msk                    (0x1UL << CAN_F26R2_FB1_Pos)       /*!< 0x00000002 */
  11656. #define CAN_F26R2_FB1                        CAN_F26R2_FB1_Msk                 /*!< Filter bit 1 */
  11657. #define CAN_F26R2_FB2_Pos                    (2U)                              
  11658. #define CAN_F26R2_FB2_Msk                    (0x1UL << CAN_F26R2_FB2_Pos)       /*!< 0x00000004 */
  11659. #define CAN_F26R2_FB2                        CAN_F26R2_FB2_Msk                 /*!< Filter bit 2 */
  11660. #define CAN_F26R2_FB3_Pos                    (3U)                              
  11661. #define CAN_F26R2_FB3_Msk                    (0x1UL << CAN_F26R2_FB3_Pos)       /*!< 0x00000008 */
  11662. #define CAN_F26R2_FB3                        CAN_F26R2_FB3_Msk                 /*!< Filter bit 3 */
  11663. #define CAN_F26R2_FB4_Pos                    (4U)                              
  11664. #define CAN_F26R2_FB4_Msk                    (0x1UL << CAN_F26R2_FB4_Pos)       /*!< 0x00000010 */
  11665. #define CAN_F26R2_FB4                        CAN_F26R2_FB4_Msk                 /*!< Filter bit 4 */
  11666. #define CAN_F26R2_FB5_Pos                    (5U)                              
  11667. #define CAN_F26R2_FB5_Msk                    (0x1UL << CAN_F26R2_FB5_Pos)       /*!< 0x00000020 */
  11668. #define CAN_F26R2_FB5                        CAN_F26R2_FB5_Msk                 /*!< Filter bit 5 */
  11669. #define CAN_F26R2_FB6_Pos                    (6U)                              
  11670. #define CAN_F26R2_FB6_Msk                    (0x1UL << CAN_F26R2_FB6_Pos)       /*!< 0x00000040 */
  11671. #define CAN_F26R2_FB6                        CAN_F26R2_FB6_Msk                 /*!< Filter bit 6 */
  11672. #define CAN_F26R2_FB7_Pos                    (7U)                              
  11673. #define CAN_F26R2_FB7_Msk                    (0x1UL << CAN_F26R2_FB7_Pos)       /*!< 0x00000080 */
  11674. #define CAN_F26R2_FB7                        CAN_F26R2_FB7_Msk                 /*!< Filter bit 7 */
  11675. #define CAN_F26R2_FB8_Pos                    (8U)                              
  11676. #define CAN_F26R2_FB8_Msk                    (0x1UL << CAN_F26R2_FB8_Pos)       /*!< 0x00000100 */
  11677. #define CAN_F26R2_FB8                        CAN_F26R2_FB8_Msk                 /*!< Filter bit 8 */
  11678. #define CAN_F26R2_FB9_Pos                    (9U)                              
  11679. #define CAN_F26R2_FB9_Msk                    (0x1UL << CAN_F26R2_FB9_Pos)       /*!< 0x00000200 */
  11680. #define CAN_F26R2_FB9                        CAN_F26R2_FB9_Msk                 /*!< Filter bit 9 */
  11681. #define CAN_F26R2_FB10_Pos                   (10U)                            
  11682. #define CAN_F26R2_FB10_Msk                   (0x1UL << CAN_F26R2_FB10_Pos)      /*!< 0x00000400 */
  11683. #define CAN_F26R2_FB10                       CAN_F26R2_FB10_Msk                /*!< Filter bit 10 */
  11684. #define CAN_F26R2_FB11_Pos                   (11U)                            
  11685. #define CAN_F26R2_FB11_Msk                   (0x1UL << CAN_F26R2_FB11_Pos)      /*!< 0x00000800 */
  11686. #define CAN_F26R2_FB11                       CAN_F26R2_FB11_Msk                /*!< Filter bit 11 */
  11687. #define CAN_F26R2_FB12_Pos                   (12U)                            
  11688. #define CAN_F26R2_FB12_Msk                   (0x1UL << CAN_F26R2_FB12_Pos)      /*!< 0x00001000 */
  11689. #define CAN_F26R2_FB12                       CAN_F26R2_FB12_Msk                /*!< Filter bit 12 */
  11690. #define CAN_F26R2_FB13_Pos                   (13U)                            
  11691. #define CAN_F26R2_FB13_Msk                   (0x1UL << CAN_F26R2_FB13_Pos)      /*!< 0x00002000 */
  11692. #define CAN_F26R2_FB13                       CAN_F26R2_FB13_Msk                /*!< Filter bit 13 */
  11693. #define CAN_F26R2_FB14_Pos                   (14U)                            
  11694. #define CAN_F26R2_FB14_Msk                   (0x1UL << CAN_F26R2_FB14_Pos)      /*!< 0x00004000 */
  11695. #define CAN_F26R2_FB14                       CAN_F26R2_FB14_Msk                /*!< Filter bit 14 */
  11696. #define CAN_F26R2_FB15_Pos                   (15U)                            
  11697. #define CAN_F26R2_FB15_Msk                   (0x1UL << CAN_F26R2_FB15_Pos)      /*!< 0x00008000 */
  11698. #define CAN_F26R2_FB15                       CAN_F26R2_FB15_Msk                /*!< Filter bit 15 */
  11699. #define CAN_F26R2_FB16_Pos                   (16U)                            
  11700. #define CAN_F26R2_FB16_Msk                   (0x1UL << CAN_F26R2_FB16_Pos)      /*!< 0x00010000 */
  11701. #define CAN_F26R2_FB16                       CAN_F26R2_FB16_Msk                /*!< Filter bit 16 */
  11702. #define CAN_F26R2_FB17_Pos                   (17U)                            
  11703. #define CAN_F26R2_FB17_Msk                   (0x1UL << CAN_F26R2_FB17_Pos)      /*!< 0x00020000 */
  11704. #define CAN_F26R2_FB17                       CAN_F26R2_FB17_Msk                /*!< Filter bit 17 */
  11705. #define CAN_F26R2_FB18_Pos                   (18U)                            
  11706. #define CAN_F26R2_FB18_Msk                   (0x1UL << CAN_F26R2_FB18_Pos)      /*!< 0x00040000 */
  11707. #define CAN_F26R2_FB18                       CAN_F26R2_FB18_Msk                /*!< Filter bit 18 */
  11708. #define CAN_F26R2_FB19_Pos                   (19U)                            
  11709. #define CAN_F26R2_FB19_Msk                   (0x1UL << CAN_F26R2_FB19_Pos)      /*!< 0x00080000 */
  11710. #define CAN_F26R2_FB19                       CAN_F26R2_FB19_Msk                /*!< Filter bit 19 */
  11711. #define CAN_F26R2_FB20_Pos                   (20U)                            
  11712. #define CAN_F26R2_FB20_Msk                   (0x1UL << CAN_F26R2_FB20_Pos)      /*!< 0x00100000 */
  11713. #define CAN_F26R2_FB20                       CAN_F26R2_FB20_Msk                /*!< Filter bit 20 */
  11714. #define CAN_F26R2_FB21_Pos                   (21U)                            
  11715. #define CAN_F26R2_FB21_Msk                   (0x1UL << CAN_F26R2_FB21_Pos)      /*!< 0x00200000 */
  11716. #define CAN_F26R2_FB21                       CAN_F26R2_FB21_Msk                /*!< Filter bit 21 */
  11717. #define CAN_F26R2_FB22_Pos                   (22U)                            
  11718. #define CAN_F26R2_FB22_Msk                   (0x1UL << CAN_F26R2_FB22_Pos)      /*!< 0x00400000 */
  11719. #define CAN_F26R2_FB22                       CAN_F26R2_FB22_Msk                /*!< Filter bit 22 */
  11720. #define CAN_F26R2_FB23_Pos                   (23U)                            
  11721. #define CAN_F26R2_FB23_Msk                   (0x1UL << CAN_F26R2_FB23_Pos)      /*!< 0x00800000 */
  11722. #define CAN_F26R2_FB23                       CAN_F26R2_FB23_Msk                /*!< Filter bit 23 */
  11723. #define CAN_F26R2_FB24_Pos                   (24U)                            
  11724. #define CAN_F26R2_FB24_Msk                   (0x1UL << CAN_F26R2_FB24_Pos)      /*!< 0x01000000 */
  11725. #define CAN_F26R2_FB24                       CAN_F26R2_FB24_Msk                /*!< Filter bit 24 */
  11726. #define CAN_F26R2_FB25_Pos                   (25U)                            
  11727. #define CAN_F26R2_FB25_Msk                   (0x1UL << CAN_F26R2_FB25_Pos)      /*!< 0x02000000 */
  11728. #define CAN_F26R2_FB25                       CAN_F26R2_FB25_Msk                /*!< Filter bit 25 */
  11729. #define CAN_F26R2_FB26_Pos                   (26U)                            
  11730. #define CAN_F26R2_FB26_Msk                   (0x1UL << CAN_F26R2_FB26_Pos)      /*!< 0x04000000 */
  11731. #define CAN_F26R2_FB26                       CAN_F26R2_FB26_Msk                /*!< Filter bit 26 */
  11732. #define CAN_F26R2_FB27_Pos                   (27U)                            
  11733. #define CAN_F26R2_FB27_Msk                   (0x1UL << CAN_F26R2_FB27_Pos)      /*!< 0x08000000 */
  11734. #define CAN_F26R2_FB27                       CAN_F26R2_FB27_Msk                /*!< Filter bit 27 */
  11735. #define CAN_F26R2_FB28_Pos                   (28U)                            
  11736. #define CAN_F26R2_FB28_Msk                   (0x1UL << CAN_F26R2_FB28_Pos)      /*!< 0x10000000 */
  11737. #define CAN_F26R2_FB28                       CAN_F26R2_FB28_Msk                /*!< Filter bit 28 */
  11738. #define CAN_F26R2_FB29_Pos                   (29U)                            
  11739. #define CAN_F26R2_FB29_Msk                   (0x1UL << CAN_F26R2_FB29_Pos)      /*!< 0x20000000 */
  11740. #define CAN_F26R2_FB29                       CAN_F26R2_FB29_Msk                /*!< Filter bit 29 */
  11741. #define CAN_F26R2_FB30_Pos                   (30U)                            
  11742. #define CAN_F26R2_FB30_Msk                   (0x1UL << CAN_F26R2_FB30_Pos)      /*!< 0x40000000 */
  11743. #define CAN_F26R2_FB30                       CAN_F26R2_FB30_Msk                /*!< Filter bit 30 */
  11744. #define CAN_F26R2_FB31_Pos                   (31U)                            
  11745. #define CAN_F26R2_FB31_Msk                   (0x1UL << CAN_F26R2_FB31_Pos)      /*!< 0x80000000 */
  11746. #define CAN_F26R2_FB31                       CAN_F26R2_FB31_Msk                /*!< Filter bit 31 */
  11747.  
  11748. /*******************  Bit definition for CAN_F27R2 register  ******************/
  11749. #define CAN_F27R2_FB0_Pos                    (0U)                              
  11750. #define CAN_F27R2_FB0_Msk                    (0x1UL << CAN_F27R2_FB0_Pos)       /*!< 0x00000001 */
  11751. #define CAN_F27R2_FB0                        CAN_F27R2_FB0_Msk                 /*!< Filter bit 0 */
  11752. #define CAN_F27R2_FB1_Pos                    (1U)                              
  11753. #define CAN_F27R2_FB1_Msk                    (0x1UL << CAN_F27R2_FB1_Pos)       /*!< 0x00000002 */
  11754. #define CAN_F27R2_FB1                        CAN_F27R2_FB1_Msk                 /*!< Filter bit 1 */
  11755. #define CAN_F27R2_FB2_Pos                    (2U)                              
  11756. #define CAN_F27R2_FB2_Msk                    (0x1UL << CAN_F27R2_FB2_Pos)       /*!< 0x00000004 */
  11757. #define CAN_F27R2_FB2                        CAN_F27R2_FB2_Msk                 /*!< Filter bit 2 */
  11758. #define CAN_F27R2_FB3_Pos                    (3U)                              
  11759. #define CAN_F27R2_FB3_Msk                    (0x1UL << CAN_F27R2_FB3_Pos)       /*!< 0x00000008 */
  11760. #define CAN_F27R2_FB3                        CAN_F27R2_FB3_Msk                 /*!< Filter bit 3 */
  11761. #define CAN_F27R2_FB4_Pos                    (4U)                              
  11762. #define CAN_F27R2_FB4_Msk                    (0x1UL << CAN_F27R2_FB4_Pos)       /*!< 0x00000010 */
  11763. #define CAN_F27R2_FB4                        CAN_F27R2_FB4_Msk                 /*!< Filter bit 4 */
  11764. #define CAN_F27R2_FB5_Pos                    (5U)                              
  11765. #define CAN_F27R2_FB5_Msk                    (0x1UL << CAN_F27R2_FB5_Pos)       /*!< 0x00000020 */
  11766. #define CAN_F27R2_FB5                        CAN_F27R2_FB5_Msk                 /*!< Filter bit 5 */
  11767. #define CAN_F27R2_FB6_Pos                    (6U)                              
  11768. #define CAN_F27R2_FB6_Msk                    (0x1UL << CAN_F27R2_FB6_Pos)       /*!< 0x00000040 */
  11769. #define CAN_F27R2_FB6                        CAN_F27R2_FB6_Msk                 /*!< Filter bit 6 */
  11770. #define CAN_F27R2_FB7_Pos                    (7U)                              
  11771. #define CAN_F27R2_FB7_Msk                    (0x1UL << CAN_F27R2_FB7_Pos)       /*!< 0x00000080 */
  11772. #define CAN_F27R2_FB7                        CAN_F27R2_FB7_Msk                 /*!< Filter bit 7 */
  11773. #define CAN_F27R2_FB8_Pos                    (8U)                              
  11774. #define CAN_F27R2_FB8_Msk                    (0x1UL << CAN_F27R2_FB8_Pos)       /*!< 0x00000100 */
  11775. #define CAN_F27R2_FB8                        CAN_F27R2_FB8_Msk                 /*!< Filter bit 8 */
  11776. #define CAN_F27R2_FB9_Pos                    (9U)                              
  11777. #define CAN_F27R2_FB9_Msk                    (0x1UL << CAN_F27R2_FB9_Pos)       /*!< 0x00000200 */
  11778. #define CAN_F27R2_FB9                        CAN_F27R2_FB9_Msk                 /*!< Filter bit 9 */
  11779. #define CAN_F27R2_FB10_Pos                   (10U)                            
  11780. #define CAN_F27R2_FB10_Msk                   (0x1UL << CAN_F27R2_FB10_Pos)      /*!< 0x00000400 */
  11781. #define CAN_F27R2_FB10                       CAN_F27R2_FB10_Msk                /*!< Filter bit 10 */
  11782. #define CAN_F27R2_FB11_Pos                   (11U)                            
  11783. #define CAN_F27R2_FB11_Msk                   (0x1UL << CAN_F27R2_FB11_Pos)      /*!< 0x00000800 */
  11784. #define CAN_F27R2_FB11                       CAN_F27R2_FB11_Msk                /*!< Filter bit 11 */
  11785. #define CAN_F27R2_FB12_Pos                   (12U)                            
  11786. #define CAN_F27R2_FB12_Msk                   (0x1UL << CAN_F27R2_FB12_Pos)      /*!< 0x00001000 */
  11787. #define CAN_F27R2_FB12                       CAN_F27R2_FB12_Msk                /*!< Filter bit 12 */
  11788. #define CAN_F27R2_FB13_Pos                   (13U)                            
  11789. #define CAN_F27R2_FB13_Msk                   (0x1UL << CAN_F27R2_FB13_Pos)      /*!< 0x00002000 */
  11790. #define CAN_F27R2_FB13                       CAN_F27R2_FB13_Msk                /*!< Filter bit 13 */
  11791. #define CAN_F27R2_FB14_Pos                   (14U)                            
  11792. #define CAN_F27R2_FB14_Msk                   (0x1UL << CAN_F27R2_FB14_Pos)      /*!< 0x00004000 */
  11793. #define CAN_F27R2_FB14                       CAN_F27R2_FB14_Msk                /*!< Filter bit 14 */
  11794. #define CAN_F27R2_FB15_Pos                   (15U)                            
  11795. #define CAN_F27R2_FB15_Msk                   (0x1UL << CAN_F27R2_FB15_Pos)      /*!< 0x00008000 */
  11796. #define CAN_F27R2_FB15                       CAN_F27R2_FB15_Msk                /*!< Filter bit 15 */
  11797. #define CAN_F27R2_FB16_Pos                   (16U)                            
  11798. #define CAN_F27R2_FB16_Msk                   (0x1UL << CAN_F27R2_FB16_Pos)      /*!< 0x00010000 */
  11799. #define CAN_F27R2_FB16                       CAN_F27R2_FB16_Msk                /*!< Filter bit 16 */
  11800. #define CAN_F27R2_FB17_Pos                   (17U)                            
  11801. #define CAN_F27R2_FB17_Msk                   (0x1UL << CAN_F27R2_FB17_Pos)      /*!< 0x00020000 */
  11802. #define CAN_F27R2_FB17                       CAN_F27R2_FB17_Msk                /*!< Filter bit 17 */
  11803. #define CAN_F27R2_FB18_Pos                   (18U)                            
  11804. #define CAN_F27R2_FB18_Msk                   (0x1UL << CAN_F27R2_FB18_Pos)      /*!< 0x00040000 */
  11805. #define CAN_F27R2_FB18                       CAN_F27R2_FB18_Msk                /*!< Filter bit 18 */
  11806. #define CAN_F27R2_FB19_Pos                   (19U)                            
  11807. #define CAN_F27R2_FB19_Msk                   (0x1UL << CAN_F27R2_FB19_Pos)      /*!< 0x00080000 */
  11808. #define CAN_F27R2_FB19                       CAN_F27R2_FB19_Msk                /*!< Filter bit 19 */
  11809. #define CAN_F27R2_FB20_Pos                   (20U)                            
  11810. #define CAN_F27R2_FB20_Msk                   (0x1UL << CAN_F27R2_FB20_Pos)      /*!< 0x00100000 */
  11811. #define CAN_F27R2_FB20                       CAN_F27R2_FB20_Msk                /*!< Filter bit 20 */
  11812. #define CAN_F27R2_FB21_Pos                   (21U)                            
  11813. #define CAN_F27R2_FB21_Msk                   (0x1UL << CAN_F27R2_FB21_Pos)      /*!< 0x00200000 */
  11814. #define CAN_F27R2_FB21                       CAN_F27R2_FB21_Msk                /*!< Filter bit 21 */
  11815. #define CAN_F27R2_FB22_Pos                   (22U)                            
  11816. #define CAN_F27R2_FB22_Msk                   (0x1UL << CAN_F27R2_FB22_Pos)      /*!< 0x00400000 */
  11817. #define CAN_F27R2_FB22                       CAN_F27R2_FB22_Msk                /*!< Filter bit 22 */
  11818. #define CAN_F27R2_FB23_Pos                   (23U)                            
  11819. #define CAN_F27R2_FB23_Msk                   (0x1UL << CAN_F27R2_FB23_Pos)      /*!< 0x00800000 */
  11820. #define CAN_F27R2_FB23                       CAN_F27R2_FB23_Msk                /*!< Filter bit 23 */
  11821. #define CAN_F27R2_FB24_Pos                   (24U)                            
  11822. #define CAN_F27R2_FB24_Msk                   (0x1UL << CAN_F27R2_FB24_Pos)      /*!< 0x01000000 */
  11823. #define CAN_F27R2_FB24                       CAN_F27R2_FB24_Msk                /*!< Filter bit 24 */
  11824. #define CAN_F27R2_FB25_Pos                   (25U)                            
  11825. #define CAN_F27R2_FB25_Msk                   (0x1UL << CAN_F27R2_FB25_Pos)      /*!< 0x02000000 */
  11826. #define CAN_F27R2_FB25                       CAN_F27R2_FB25_Msk                /*!< Filter bit 25 */
  11827. #define CAN_F27R2_FB26_Pos                   (26U)                            
  11828. #define CAN_F27R2_FB26_Msk                   (0x1UL << CAN_F27R2_FB26_Pos)      /*!< 0x04000000 */
  11829. #define CAN_F27R2_FB26                       CAN_F27R2_FB26_Msk                /*!< Filter bit 26 */
  11830. #define CAN_F27R2_FB27_Pos                   (27U)                            
  11831. #define CAN_F27R2_FB27_Msk                   (0x1UL << CAN_F27R2_FB27_Pos)      /*!< 0x08000000 */
  11832. #define CAN_F27R2_FB27                       CAN_F27R2_FB27_Msk                /*!< Filter bit 27 */
  11833. #define CAN_F27R2_FB28_Pos                   (28U)                            
  11834. #define CAN_F27R2_FB28_Msk                   (0x1UL << CAN_F27R2_FB28_Pos)      /*!< 0x10000000 */
  11835. #define CAN_F27R2_FB28                       CAN_F27R2_FB28_Msk                /*!< Filter bit 28 */
  11836. #define CAN_F27R2_FB29_Pos                   (29U)                            
  11837. #define CAN_F27R2_FB29_Msk                   (0x1UL << CAN_F27R2_FB29_Pos)      /*!< 0x20000000 */
  11838. #define CAN_F27R2_FB29                       CAN_F27R2_FB29_Msk                /*!< Filter bit 29 */
  11839. #define CAN_F27R2_FB30_Pos                   (30U)                            
  11840. #define CAN_F27R2_FB30_Msk                   (0x1UL << CAN_F27R2_FB30_Pos)      /*!< 0x40000000 */
  11841. #define CAN_F27R2_FB30                       CAN_F27R2_FB30_Msk                /*!< Filter bit 30 */
  11842. #define CAN_F27R2_FB31_Pos                   (31U)                            
  11843. #define CAN_F27R2_FB31_Msk                   (0x1UL << CAN_F27R2_FB31_Pos)      /*!< 0x80000000 */
  11844. #define CAN_F27R2_FB31                       CAN_F27R2_FB31_Msk                /*!< Filter bit 31 */
  11845.  
  11846. /******************************************************************************/
  11847. /*                                                                            */
  11848. /*                        Serial Peripheral Interface                         */
  11849. /*                                                                            */
  11850. /******************************************************************************/
  11851. /*
  11852.  * @brief Specific device feature definitions (not present on all devices in the STM32F1 serie)
  11853.  */
  11854. #define SPI_I2S_SUPPORT       /*!< I2S support */
  11855. #define I2S2_I2S3_CLOCK_FEATURE
  11856.  
  11857. /*******************  Bit definition for SPI_CR1 register  ********************/
  11858. #define SPI_CR1_CPHA_Pos                    (0U)                              
  11859. #define SPI_CR1_CPHA_Msk                    (0x1UL << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  11860. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  11861. #define SPI_CR1_CPOL_Pos                    (1U)                              
  11862. #define SPI_CR1_CPOL_Msk                    (0x1UL << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  11863. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  11864. #define SPI_CR1_MSTR_Pos                    (2U)                              
  11865. #define SPI_CR1_MSTR_Msk                    (0x1UL << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  11866. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  11867.  
  11868. #define SPI_CR1_BR_Pos                      (3U)                              
  11869. #define SPI_CR1_BR_Msk                      (0x7UL << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  11870. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  11871. #define SPI_CR1_BR_0                        (0x1UL << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  11872. #define SPI_CR1_BR_1                        (0x2UL << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  11873. #define SPI_CR1_BR_2                        (0x4UL << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  11874.  
  11875. #define SPI_CR1_SPE_Pos                     (6U)                              
  11876. #define SPI_CR1_SPE_Msk                     (0x1UL << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  11877. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  11878. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  11879. #define SPI_CR1_LSBFIRST_Msk                (0x1UL << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  11880. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  11881. #define SPI_CR1_SSI_Pos                     (8U)                              
  11882. #define SPI_CR1_SSI_Msk                     (0x1UL << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  11883. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  11884. #define SPI_CR1_SSM_Pos                     (9U)                              
  11885. #define SPI_CR1_SSM_Msk                     (0x1UL << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  11886. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  11887. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  11888. #define SPI_CR1_RXONLY_Msk                  (0x1UL << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  11889. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  11890. #define SPI_CR1_DFF_Pos                     (11U)                              
  11891. #define SPI_CR1_DFF_Msk                     (0x1UL << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  11892. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  11893. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  11894. #define SPI_CR1_CRCNEXT_Msk                 (0x1UL << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  11895. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  11896. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  11897. #define SPI_CR1_CRCEN_Msk                   (0x1UL << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  11898. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  11899. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  11900. #define SPI_CR1_BIDIOE_Msk                  (0x1UL << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  11901. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  11902. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  11903. #define SPI_CR1_BIDIMODE_Msk                (0x1UL << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  11904. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  11905.  
  11906. /*******************  Bit definition for SPI_CR2 register  ********************/
  11907. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  11908. #define SPI_CR2_RXDMAEN_Msk                 (0x1UL << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  11909. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  11910. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  11911. #define SPI_CR2_TXDMAEN_Msk                 (0x1UL << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  11912. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  11913. #define SPI_CR2_SSOE_Pos                    (2U)                              
  11914. #define SPI_CR2_SSOE_Msk                    (0x1UL << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  11915. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  11916. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  11917. #define SPI_CR2_ERRIE_Msk                   (0x1UL << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  11918. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  11919. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  11920. #define SPI_CR2_RXNEIE_Msk                  (0x1UL << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  11921. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  11922. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  11923. #define SPI_CR2_TXEIE_Msk                   (0x1UL << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  11924. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  11925.  
  11926. /********************  Bit definition for SPI_SR register  ********************/
  11927. #define SPI_SR_RXNE_Pos                     (0U)                              
  11928. #define SPI_SR_RXNE_Msk                     (0x1UL << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  11929. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  11930. #define SPI_SR_TXE_Pos                      (1U)                              
  11931. #define SPI_SR_TXE_Msk                      (0x1UL << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  11932. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  11933. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  11934. #define SPI_SR_CHSIDE_Msk                   (0x1UL << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  11935. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  11936. #define SPI_SR_UDR_Pos                      (3U)                              
  11937. #define SPI_SR_UDR_Msk                      (0x1UL << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  11938. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  11939. #define SPI_SR_CRCERR_Pos                   (4U)                              
  11940. #define SPI_SR_CRCERR_Msk                   (0x1UL << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  11941. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  11942. #define SPI_SR_MODF_Pos                     (5U)                              
  11943. #define SPI_SR_MODF_Msk                     (0x1UL << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  11944. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  11945. #define SPI_SR_OVR_Pos                      (6U)                              
  11946. #define SPI_SR_OVR_Msk                      (0x1UL << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  11947. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  11948. #define SPI_SR_BSY_Pos                      (7U)                              
  11949. #define SPI_SR_BSY_Msk                      (0x1UL << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  11950. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  11951.  
  11952. /********************  Bit definition for SPI_DR register  ********************/
  11953. #define SPI_DR_DR_Pos                       (0U)                              
  11954. #define SPI_DR_DR_Msk                       (0xFFFFUL << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  11955. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  11956.  
  11957. /*******************  Bit definition for SPI_CRCPR register  ******************/
  11958. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  11959. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFUL << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  11960. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  11961.  
  11962. /******************  Bit definition for SPI_RXCRCR register  ******************/
  11963. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  11964. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFUL << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  11965. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  11966.  
  11967. /******************  Bit definition for SPI_TXCRCR register  ******************/
  11968. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  11969. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFUL << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  11970. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  11971.  
  11972. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  11973. #define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
  11974. #define SPI_I2SCFGR_CHLEN_Msk               (0x1UL << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
  11975. #define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!< Channel length (number of bits per audio channel) */
  11976.  
  11977. #define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
  11978. #define SPI_I2SCFGR_DATLEN_Msk              (0x3UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
  11979. #define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!< DATLEN[1:0] bits (Data length to be transferred) */
  11980. #define SPI_I2SCFGR_DATLEN_0                (0x1UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
  11981. #define SPI_I2SCFGR_DATLEN_1                (0x2UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
  11982.  
  11983. #define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
  11984. #define SPI_I2SCFGR_CKPOL_Msk               (0x1UL << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
  11985. #define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!< steady state clock polarity */
  11986.  
  11987. #define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
  11988. #define SPI_I2SCFGR_I2SSTD_Msk              (0x3UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
  11989. #define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!< I2SSTD[1:0] bits (I2S standard selection) */
  11990. #define SPI_I2SCFGR_I2SSTD_0                (0x1UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
  11991. #define SPI_I2SCFGR_I2SSTD_1                (0x2UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
  11992.  
  11993. #define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
  11994. #define SPI_I2SCFGR_PCMSYNC_Msk             (0x1UL << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
  11995. #define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!< PCM frame synchronization */
  11996.  
  11997. #define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
  11998. #define SPI_I2SCFGR_I2SCFG_Msk              (0x3UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
  11999. #define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!< I2SCFG[1:0] bits (I2S configuration mode) */
  12000. #define SPI_I2SCFGR_I2SCFG_0                (0x1UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
  12001. #define SPI_I2SCFGR_I2SCFG_1                (0x2UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
  12002.  
  12003. #define SPI_I2SCFGR_I2SE_Pos                (10U)                              
  12004. #define SPI_I2SCFGR_I2SE_Msk                (0x1UL << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
  12005. #define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!< I2S Enable */
  12006. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  12007. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  12008. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!< I2S mode selection */
  12009.  
  12010. /******************  Bit definition for SPI_I2SPR register  *******************/
  12011. #define SPI_I2SPR_I2SDIV_Pos                (0U)                              
  12012. #define SPI_I2SPR_I2SDIV_Msk                (0xFFUL << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
  12013. #define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!< I2S Linear prescaler */
  12014. #define SPI_I2SPR_ODD_Pos                   (8U)                              
  12015. #define SPI_I2SPR_ODD_Msk                   (0x1UL << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
  12016. #define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!< Odd factor for the prescaler */
  12017. #define SPI_I2SPR_MCKOE_Pos                 (9U)                              
  12018. #define SPI_I2SPR_MCKOE_Msk                 (0x1UL << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
  12019. #define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!< Master Clock Output Enable */
  12020.  
  12021. /******************************************************************************/
  12022. /*                                                                            */
  12023. /*                      Inter-integrated Circuit Interface                    */
  12024. /*                                                                            */
  12025. /******************************************************************************/
  12026.  
  12027. /*******************  Bit definition for I2C_CR1 register  ********************/
  12028. #define I2C_CR1_PE_Pos                      (0U)                              
  12029. #define I2C_CR1_PE_Msk                      (0x1UL << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  12030. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  12031. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  12032. #define I2C_CR1_SMBUS_Msk                   (0x1UL << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  12033. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  12034. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  12035. #define I2C_CR1_SMBTYPE_Msk                 (0x1UL << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  12036. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  12037. #define I2C_CR1_ENARP_Pos                   (4U)                              
  12038. #define I2C_CR1_ENARP_Msk                   (0x1UL << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  12039. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  12040. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  12041. #define I2C_CR1_ENPEC_Msk                   (0x1UL << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  12042. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  12043. #define I2C_CR1_ENGC_Pos                    (6U)                              
  12044. #define I2C_CR1_ENGC_Msk                    (0x1UL << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  12045. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  12046. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  12047. #define I2C_CR1_NOSTRETCH_Msk               (0x1UL << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  12048. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  12049. #define I2C_CR1_START_Pos                   (8U)                              
  12050. #define I2C_CR1_START_Msk                   (0x1UL << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  12051. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  12052. #define I2C_CR1_STOP_Pos                    (9U)                              
  12053. #define I2C_CR1_STOP_Msk                    (0x1UL << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  12054. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  12055. #define I2C_CR1_ACK_Pos                     (10U)                              
  12056. #define I2C_CR1_ACK_Msk                     (0x1UL << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  12057. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  12058. #define I2C_CR1_POS_Pos                     (11U)                              
  12059. #define I2C_CR1_POS_Msk                     (0x1UL << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  12060. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  12061. #define I2C_CR1_PEC_Pos                     (12U)                              
  12062. #define I2C_CR1_PEC_Msk                     (0x1UL << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  12063. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  12064. #define I2C_CR1_ALERT_Pos                   (13U)                              
  12065. #define I2C_CR1_ALERT_Msk                   (0x1UL << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  12066. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  12067. #define I2C_CR1_SWRST_Pos                   (15U)                              
  12068. #define I2C_CR1_SWRST_Msk                   (0x1UL << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  12069. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  12070.  
  12071. /*******************  Bit definition for I2C_CR2 register  ********************/
  12072. #define I2C_CR2_FREQ_Pos                    (0U)                              
  12073. #define I2C_CR2_FREQ_Msk                    (0x3FUL << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  12074. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  12075. #define I2C_CR2_FREQ_0                      (0x01UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  12076. #define I2C_CR2_FREQ_1                      (0x02UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  12077. #define I2C_CR2_FREQ_2                      (0x04UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  12078. #define I2C_CR2_FREQ_3                      (0x08UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  12079. #define I2C_CR2_FREQ_4                      (0x10UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  12080. #define I2C_CR2_FREQ_5                      (0x20UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  12081.  
  12082. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  12083. #define I2C_CR2_ITERREN_Msk                 (0x1UL << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  12084. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  12085. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  12086. #define I2C_CR2_ITEVTEN_Msk                 (0x1UL << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  12087. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  12088. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  12089. #define I2C_CR2_ITBUFEN_Msk                 (0x1UL << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  12090. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  12091. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  12092. #define I2C_CR2_DMAEN_Msk                   (0x1UL << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  12093. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  12094. #define I2C_CR2_LAST_Pos                    (12U)                              
  12095. #define I2C_CR2_LAST_Msk                    (0x1UL << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  12096. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  12097.  
  12098. /*******************  Bit definition for I2C_OAR1 register  *******************/
  12099. #define I2C_OAR1_ADD1_7                     0x000000FEU             /*!< Interface Address */
  12100. #define I2C_OAR1_ADD8_9                     0x00000300U             /*!< Interface Address */
  12101.  
  12102. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  12103. #define I2C_OAR1_ADD0_Msk                   (0x1UL << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  12104. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  12105. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  12106. #define I2C_OAR1_ADD1_Msk                   (0x1UL << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  12107. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  12108. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  12109. #define I2C_OAR1_ADD2_Msk                   (0x1UL << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  12110. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  12111. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  12112. #define I2C_OAR1_ADD3_Msk                   (0x1UL << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  12113. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  12114. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  12115. #define I2C_OAR1_ADD4_Msk                   (0x1UL << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  12116. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  12117. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  12118. #define I2C_OAR1_ADD5_Msk                   (0x1UL << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  12119. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  12120. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  12121. #define I2C_OAR1_ADD6_Msk                   (0x1UL << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  12122. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  12123. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  12124. #define I2C_OAR1_ADD7_Msk                   (0x1UL << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  12125. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  12126. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  12127. #define I2C_OAR1_ADD8_Msk                   (0x1UL << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  12128. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  12129. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  12130. #define I2C_OAR1_ADD9_Msk                   (0x1UL << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  12131. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  12132.  
  12133. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  12134. #define I2C_OAR1_ADDMODE_Msk                (0x1UL << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  12135. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  12136.  
  12137. /*******************  Bit definition for I2C_OAR2 register  *******************/
  12138. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  12139. #define I2C_OAR2_ENDUAL_Msk                 (0x1UL << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  12140. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  12141. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  12142. #define I2C_OAR2_ADD2_Msk                   (0x7FUL << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  12143. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  12144.  
  12145. /********************  Bit definition for I2C_DR register  ********************/
  12146. #define I2C_DR_DR_Pos             (0U)                                        
  12147. #define I2C_DR_DR_Msk             (0xFFUL << I2C_DR_DR_Pos)                     /*!< 0x000000FF */
  12148. #define I2C_DR_DR                 I2C_DR_DR_Msk                                /*!< 8-bit Data Register         */
  12149.  
  12150. /*******************  Bit definition for I2C_SR1 register  ********************/
  12151. #define I2C_SR1_SB_Pos                      (0U)                              
  12152. #define I2C_SR1_SB_Msk                      (0x1UL << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  12153. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  12154. #define I2C_SR1_ADDR_Pos                    (1U)                              
  12155. #define I2C_SR1_ADDR_Msk                    (0x1UL << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  12156. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  12157. #define I2C_SR1_BTF_Pos                     (2U)                              
  12158. #define I2C_SR1_BTF_Msk                     (0x1UL << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  12159. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  12160. #define I2C_SR1_ADD10_Pos                   (3U)                              
  12161. #define I2C_SR1_ADD10_Msk                   (0x1UL << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  12162. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  12163. #define I2C_SR1_STOPF_Pos                   (4U)                              
  12164. #define I2C_SR1_STOPF_Msk                   (0x1UL << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  12165. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  12166. #define I2C_SR1_RXNE_Pos                    (6U)                              
  12167. #define I2C_SR1_RXNE_Msk                    (0x1UL << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  12168. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  12169. #define I2C_SR1_TXE_Pos                     (7U)                              
  12170. #define I2C_SR1_TXE_Msk                     (0x1UL << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  12171. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  12172. #define I2C_SR1_BERR_Pos                    (8U)                              
  12173. #define I2C_SR1_BERR_Msk                    (0x1UL << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  12174. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  12175. #define I2C_SR1_ARLO_Pos                    (9U)                              
  12176. #define I2C_SR1_ARLO_Msk                    (0x1UL << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  12177. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  12178. #define I2C_SR1_AF_Pos                      (10U)                              
  12179. #define I2C_SR1_AF_Msk                      (0x1UL << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  12180. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  12181. #define I2C_SR1_OVR_Pos                     (11U)                              
  12182. #define I2C_SR1_OVR_Msk                     (0x1UL << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  12183. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  12184. #define I2C_SR1_PECERR_Pos                  (12U)                              
  12185. #define I2C_SR1_PECERR_Msk                  (0x1UL << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  12186. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  12187. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  12188. #define I2C_SR1_TIMEOUT_Msk                 (0x1UL << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  12189. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  12190. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  12191. #define I2C_SR1_SMBALERT_Msk                (0x1UL << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  12192. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  12193.  
  12194. /*******************  Bit definition for I2C_SR2 register  ********************/
  12195. #define I2C_SR2_MSL_Pos                     (0U)                              
  12196. #define I2C_SR2_MSL_Msk                     (0x1UL << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  12197. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  12198. #define I2C_SR2_BUSY_Pos                    (1U)                              
  12199. #define I2C_SR2_BUSY_Msk                    (0x1UL << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  12200. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  12201. #define I2C_SR2_TRA_Pos                     (2U)                              
  12202. #define I2C_SR2_TRA_Msk                     (0x1UL << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  12203. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  12204. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  12205. #define I2C_SR2_GENCALL_Msk                 (0x1UL << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  12206. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  12207. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  12208. #define I2C_SR2_SMBDEFAULT_Msk              (0x1UL << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  12209. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  12210. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  12211. #define I2C_SR2_SMBHOST_Msk                 (0x1UL << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  12212. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  12213. #define I2C_SR2_DUALF_Pos                   (7U)                              
  12214. #define I2C_SR2_DUALF_Msk                   (0x1UL << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  12215. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  12216. #define I2C_SR2_PEC_Pos                     (8U)                              
  12217. #define I2C_SR2_PEC_Msk                     (0xFFUL << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  12218. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  12219.  
  12220. /*******************  Bit definition for I2C_CCR register  ********************/
  12221. #define I2C_CCR_CCR_Pos                     (0U)                              
  12222. #define I2C_CCR_CCR_Msk                     (0xFFFUL << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  12223. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  12224. #define I2C_CCR_DUTY_Pos                    (14U)                              
  12225. #define I2C_CCR_DUTY_Msk                    (0x1UL << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  12226. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  12227. #define I2C_CCR_FS_Pos                      (15U)                              
  12228. #define I2C_CCR_FS_Msk                      (0x1UL << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  12229. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  12230.  
  12231. /******************  Bit definition for I2C_TRISE register  *******************/
  12232. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  12233. #define I2C_TRISE_TRISE_Msk                 (0x3FUL << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  12234. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  12235.  
  12236. /******************************************************************************/
  12237. /*                                                                            */
  12238. /*         Universal Synchronous Asynchronous Receiver Transmitter            */
  12239. /*                                                                            */
  12240. /******************************************************************************/
  12241.  
  12242. /*******************  Bit definition for USART_SR register  *******************/
  12243. #define USART_SR_PE_Pos                     (0U)                              
  12244. #define USART_SR_PE_Msk                     (0x1UL << USART_SR_PE_Pos)          /*!< 0x00000001 */
  12245. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  12246. #define USART_SR_FE_Pos                     (1U)                              
  12247. #define USART_SR_FE_Msk                     (0x1UL << USART_SR_FE_Pos)          /*!< 0x00000002 */
  12248. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  12249. #define USART_SR_NE_Pos                     (2U)                              
  12250. #define USART_SR_NE_Msk                     (0x1UL << USART_SR_NE_Pos)          /*!< 0x00000004 */
  12251. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  12252. #define USART_SR_ORE_Pos                    (3U)                              
  12253. #define USART_SR_ORE_Msk                    (0x1UL << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  12254. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  12255. #define USART_SR_IDLE_Pos                   (4U)                              
  12256. #define USART_SR_IDLE_Msk                   (0x1UL << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  12257. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  12258. #define USART_SR_RXNE_Pos                   (5U)                              
  12259. #define USART_SR_RXNE_Msk                   (0x1UL << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  12260. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  12261. #define USART_SR_TC_Pos                     (6U)                              
  12262. #define USART_SR_TC_Msk                     (0x1UL << USART_SR_TC_Pos)          /*!< 0x00000040 */
  12263. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  12264. #define USART_SR_TXE_Pos                    (7U)                              
  12265. #define USART_SR_TXE_Msk                    (0x1UL << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  12266. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  12267. #define USART_SR_LBD_Pos                    (8U)                              
  12268. #define USART_SR_LBD_Msk                    (0x1UL << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  12269. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  12270. #define USART_SR_CTS_Pos                    (9U)                              
  12271. #define USART_SR_CTS_Msk                    (0x1UL << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  12272. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  12273.  
  12274. /*******************  Bit definition for USART_DR register  *******************/
  12275. #define USART_DR_DR_Pos                     (0U)                              
  12276. #define USART_DR_DR_Msk                     (0x1FFUL << USART_DR_DR_Pos)        /*!< 0x000001FF */
  12277. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  12278.  
  12279. /******************  Bit definition for USART_BRR register  *******************/
  12280. #define USART_BRR_DIV_Fraction_Pos          (0U)                              
  12281. #define USART_BRR_DIV_Fraction_Msk          (0xFUL << USART_BRR_DIV_Fraction_Pos) /*!< 0x0000000F */
  12282. #define USART_BRR_DIV_Fraction              USART_BRR_DIV_Fraction_Msk         /*!< Fraction of USARTDIV */
  12283. #define USART_BRR_DIV_Mantissa_Pos          (4U)                              
  12284. #define USART_BRR_DIV_Mantissa_Msk          (0xFFFUL << USART_BRR_DIV_Mantissa_Pos) /*!< 0x0000FFF0 */
  12285. #define USART_BRR_DIV_Mantissa              USART_BRR_DIV_Mantissa_Msk         /*!< Mantissa of USARTDIV */
  12286.  
  12287. /******************  Bit definition for USART_CR1 register  *******************/
  12288. #define USART_CR1_SBK_Pos                   (0U)                              
  12289. #define USART_CR1_SBK_Msk                   (0x1UL << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  12290. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  12291. #define USART_CR1_RWU_Pos                   (1U)                              
  12292. #define USART_CR1_RWU_Msk                   (0x1UL << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  12293. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  12294. #define USART_CR1_RE_Pos                    (2U)                              
  12295. #define USART_CR1_RE_Msk                    (0x1UL << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  12296. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  12297. #define USART_CR1_TE_Pos                    (3U)                              
  12298. #define USART_CR1_TE_Msk                    (0x1UL << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  12299. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  12300. #define USART_CR1_IDLEIE_Pos                (4U)                              
  12301. #define USART_CR1_IDLEIE_Msk                (0x1UL << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  12302. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  12303. #define USART_CR1_RXNEIE_Pos                (5U)                              
  12304. #define USART_CR1_RXNEIE_Msk                (0x1UL << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  12305. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  12306. #define USART_CR1_TCIE_Pos                  (6U)                              
  12307. #define USART_CR1_TCIE_Msk                  (0x1UL << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  12308. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  12309. #define USART_CR1_TXEIE_Pos                 (7U)                              
  12310. #define USART_CR1_TXEIE_Msk                 (0x1UL << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  12311. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  12312. #define USART_CR1_PEIE_Pos                  (8U)                              
  12313. #define USART_CR1_PEIE_Msk                  (0x1UL << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  12314. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  12315. #define USART_CR1_PS_Pos                    (9U)                              
  12316. #define USART_CR1_PS_Msk                    (0x1UL << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  12317. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  12318. #define USART_CR1_PCE_Pos                   (10U)                              
  12319. #define USART_CR1_PCE_Msk                   (0x1UL << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  12320. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  12321. #define USART_CR1_WAKE_Pos                  (11U)                              
  12322. #define USART_CR1_WAKE_Msk                  (0x1UL << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  12323. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  12324. #define USART_CR1_M_Pos                     (12U)                              
  12325. #define USART_CR1_M_Msk                     (0x1UL << USART_CR1_M_Pos)          /*!< 0x00001000 */
  12326. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  12327. #define USART_CR1_UE_Pos                    (13U)                              
  12328. #define USART_CR1_UE_Msk                    (0x1UL << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  12329. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  12330.  
  12331. /******************  Bit definition for USART_CR2 register  *******************/
  12332. #define USART_CR2_ADD_Pos                   (0U)                              
  12333. #define USART_CR2_ADD_Msk                   (0xFUL << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  12334. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  12335. #define USART_CR2_LBDL_Pos                  (5U)                              
  12336. #define USART_CR2_LBDL_Msk                  (0x1UL << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  12337. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  12338. #define USART_CR2_LBDIE_Pos                 (6U)                              
  12339. #define USART_CR2_LBDIE_Msk                 (0x1UL << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  12340. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  12341. #define USART_CR2_LBCL_Pos                  (8U)                              
  12342. #define USART_CR2_LBCL_Msk                  (0x1UL << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  12343. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  12344. #define USART_CR2_CPHA_Pos                  (9U)                              
  12345. #define USART_CR2_CPHA_Msk                  (0x1UL << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  12346. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  12347. #define USART_CR2_CPOL_Pos                  (10U)                              
  12348. #define USART_CR2_CPOL_Msk                  (0x1UL << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  12349. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  12350. #define USART_CR2_CLKEN_Pos                 (11U)                              
  12351. #define USART_CR2_CLKEN_Msk                 (0x1UL << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  12352. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  12353.  
  12354. #define USART_CR2_STOP_Pos                  (12U)                              
  12355. #define USART_CR2_STOP_Msk                  (0x3UL << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  12356. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  12357. #define USART_CR2_STOP_0                    (0x1UL << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  12358. #define USART_CR2_STOP_1                    (0x2UL << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  12359.  
  12360. #define USART_CR2_LINEN_Pos                 (14U)                              
  12361. #define USART_CR2_LINEN_Msk                 (0x1UL << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  12362. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  12363.  
  12364. /******************  Bit definition for USART_CR3 register  *******************/
  12365. #define USART_CR3_EIE_Pos                   (0U)                              
  12366. #define USART_CR3_EIE_Msk                   (0x1UL << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  12367. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  12368. #define USART_CR3_IREN_Pos                  (1U)                              
  12369. #define USART_CR3_IREN_Msk                  (0x1UL << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  12370. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  12371. #define USART_CR3_IRLP_Pos                  (2U)                              
  12372. #define USART_CR3_IRLP_Msk                  (0x1UL << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  12373. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  12374. #define USART_CR3_HDSEL_Pos                 (3U)                              
  12375. #define USART_CR3_HDSEL_Msk                 (0x1UL << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  12376. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  12377. #define USART_CR3_NACK_Pos                  (4U)                              
  12378. #define USART_CR3_NACK_Msk                  (0x1UL << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  12379. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  12380. #define USART_CR3_SCEN_Pos                  (5U)                              
  12381. #define USART_CR3_SCEN_Msk                  (0x1UL << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  12382. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  12383. #define USART_CR3_DMAR_Pos                  (6U)                              
  12384. #define USART_CR3_DMAR_Msk                  (0x1UL << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  12385. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  12386. #define USART_CR3_DMAT_Pos                  (7U)                              
  12387. #define USART_CR3_DMAT_Msk                  (0x1UL << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  12388. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  12389. #define USART_CR3_RTSE_Pos                  (8U)                              
  12390. #define USART_CR3_RTSE_Msk                  (0x1UL << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  12391. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  12392. #define USART_CR3_CTSE_Pos                  (9U)                              
  12393. #define USART_CR3_CTSE_Msk                  (0x1UL << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  12394. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  12395. #define USART_CR3_CTSIE_Pos                 (10U)                              
  12396. #define USART_CR3_CTSIE_Msk                 (0x1UL << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  12397. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  12398.  
  12399. /******************  Bit definition for USART_GTPR register  ******************/
  12400. #define USART_GTPR_PSC_Pos                  (0U)                              
  12401. #define USART_GTPR_PSC_Msk                  (0xFFUL << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  12402. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  12403. #define USART_GTPR_PSC_0                    (0x01UL << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  12404. #define USART_GTPR_PSC_1                    (0x02UL << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  12405. #define USART_GTPR_PSC_2                    (0x04UL << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  12406. #define USART_GTPR_PSC_3                    (0x08UL << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  12407. #define USART_GTPR_PSC_4                    (0x10UL << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  12408. #define USART_GTPR_PSC_5                    (0x20UL << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  12409. #define USART_GTPR_PSC_6                    (0x40UL << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  12410. #define USART_GTPR_PSC_7                    (0x80UL << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  12411.  
  12412. #define USART_GTPR_GT_Pos                   (8U)                              
  12413. #define USART_GTPR_GT_Msk                   (0xFFUL << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  12414. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  12415.  
  12416. /******************************************************************************/
  12417. /*                                                                            */
  12418. /*                                 Debug MCU                                  */
  12419. /*                                                                            */
  12420. /******************************************************************************/
  12421.  
  12422. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  12423. #define DBGMCU_IDCODE_DEV_ID_Pos            (0U)                              
  12424. #define DBGMCU_IDCODE_DEV_ID_Msk            (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  12425. #define DBGMCU_IDCODE_DEV_ID                DBGMCU_IDCODE_DEV_ID_Msk           /*!< Device Identifier */
  12426.  
  12427. #define DBGMCU_IDCODE_REV_ID_Pos            (16U)                              
  12428. #define DBGMCU_IDCODE_REV_ID_Msk            (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  12429. #define DBGMCU_IDCODE_REV_ID                DBGMCU_IDCODE_REV_ID_Msk           /*!< REV_ID[15:0] bits (Revision Identifier) */
  12430. #define DBGMCU_IDCODE_REV_ID_0              (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  12431. #define DBGMCU_IDCODE_REV_ID_1              (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  12432. #define DBGMCU_IDCODE_REV_ID_2              (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  12433. #define DBGMCU_IDCODE_REV_ID_3              (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  12434. #define DBGMCU_IDCODE_REV_ID_4              (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  12435. #define DBGMCU_IDCODE_REV_ID_5              (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  12436. #define DBGMCU_IDCODE_REV_ID_6              (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  12437. #define DBGMCU_IDCODE_REV_ID_7              (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  12438. #define DBGMCU_IDCODE_REV_ID_8              (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  12439. #define DBGMCU_IDCODE_REV_ID_9              (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  12440. #define DBGMCU_IDCODE_REV_ID_10             (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  12441. #define DBGMCU_IDCODE_REV_ID_11             (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  12442. #define DBGMCU_IDCODE_REV_ID_12             (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  12443. #define DBGMCU_IDCODE_REV_ID_13             (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  12444. #define DBGMCU_IDCODE_REV_ID_14             (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  12445. #define DBGMCU_IDCODE_REV_ID_15             (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  12446.  
  12447. /******************  Bit definition for DBGMCU_CR register  *******************/
  12448. #define DBGMCU_CR_DBG_SLEEP_Pos             (0U)                              
  12449. #define DBGMCU_CR_DBG_SLEEP_Msk             (0x1UL << DBGMCU_CR_DBG_SLEEP_Pos)  /*!< 0x00000001 */
  12450. #define DBGMCU_CR_DBG_SLEEP                 DBGMCU_CR_DBG_SLEEP_Msk            /*!< Debug Sleep Mode */
  12451. #define DBGMCU_CR_DBG_STOP_Pos              (1U)                              
  12452. #define DBGMCU_CR_DBG_STOP_Msk              (0x1UL << DBGMCU_CR_DBG_STOP_Pos)   /*!< 0x00000002 */
  12453. #define DBGMCU_CR_DBG_STOP                  DBGMCU_CR_DBG_STOP_Msk             /*!< Debug Stop Mode */
  12454. #define DBGMCU_CR_DBG_STANDBY_Pos           (2U)                              
  12455. #define DBGMCU_CR_DBG_STANDBY_Msk           (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  12456. #define DBGMCU_CR_DBG_STANDBY               DBGMCU_CR_DBG_STANDBY_Msk          /*!< Debug Standby mode */
  12457. #define DBGMCU_CR_TRACE_IOEN_Pos            (5U)                              
  12458. #define DBGMCU_CR_TRACE_IOEN_Msk            (0x1UL << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  12459. #define DBGMCU_CR_TRACE_IOEN                DBGMCU_CR_TRACE_IOEN_Msk           /*!< Trace Pin Assignment Control */
  12460.  
  12461. #define DBGMCU_CR_TRACE_MODE_Pos            (6U)                              
  12462. #define DBGMCU_CR_TRACE_MODE_Msk            (0x3UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  12463. #define DBGMCU_CR_TRACE_MODE                DBGMCU_CR_TRACE_MODE_Msk           /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  12464. #define DBGMCU_CR_TRACE_MODE_0              (0x1UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  12465. #define DBGMCU_CR_TRACE_MODE_1              (0x2UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  12466.  
  12467. #define DBGMCU_CR_DBG_IWDG_STOP_Pos         (8U)                              
  12468. #define DBGMCU_CR_DBG_IWDG_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_IWDG_STOP_Pos) /*!< 0x00000100 */
  12469. #define DBGMCU_CR_DBG_IWDG_STOP             DBGMCU_CR_DBG_IWDG_STOP_Msk        /*!< Debug Independent Watchdog stopped when Core is halted */
  12470. #define DBGMCU_CR_DBG_WWDG_STOP_Pos         (9U)                              
  12471. #define DBGMCU_CR_DBG_WWDG_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_WWDG_STOP_Pos) /*!< 0x00000200 */
  12472. #define DBGMCU_CR_DBG_WWDG_STOP             DBGMCU_CR_DBG_WWDG_STOP_Msk        /*!< Debug Window Watchdog stopped when Core is halted */
  12473. #define DBGMCU_CR_DBG_TIM1_STOP_Pos         (10U)                              
  12474. #define DBGMCU_CR_DBG_TIM1_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM1_STOP_Pos) /*!< 0x00000400 */
  12475. #define DBGMCU_CR_DBG_TIM1_STOP             DBGMCU_CR_DBG_TIM1_STOP_Msk        /*!< TIM1 counter stopped when core is halted */
  12476. #define DBGMCU_CR_DBG_TIM2_STOP_Pos         (11U)                              
  12477. #define DBGMCU_CR_DBG_TIM2_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM2_STOP_Pos) /*!< 0x00000800 */
  12478. #define DBGMCU_CR_DBG_TIM2_STOP             DBGMCU_CR_DBG_TIM2_STOP_Msk        /*!< TIM2 counter stopped when core is halted */
  12479. #define DBGMCU_CR_DBG_TIM3_STOP_Pos         (12U)                              
  12480. #define DBGMCU_CR_DBG_TIM3_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM3_STOP_Pos) /*!< 0x00001000 */
  12481. #define DBGMCU_CR_DBG_TIM3_STOP             DBGMCU_CR_DBG_TIM3_STOP_Msk        /*!< TIM3 counter stopped when core is halted */
  12482. #define DBGMCU_CR_DBG_TIM4_STOP_Pos         (13U)                              
  12483. #define DBGMCU_CR_DBG_TIM4_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM4_STOP_Pos) /*!< 0x00002000 */
  12484. #define DBGMCU_CR_DBG_TIM4_STOP             DBGMCU_CR_DBG_TIM4_STOP_Msk        /*!< TIM4 counter stopped when core is halted */
  12485. #define DBGMCU_CR_DBG_CAN1_STOP_Pos         (14U)                              
  12486. #define DBGMCU_CR_DBG_CAN1_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_CAN1_STOP_Pos) /*!< 0x00004000 */
  12487. #define DBGMCU_CR_DBG_CAN1_STOP             DBGMCU_CR_DBG_CAN1_STOP_Msk        /*!< Debug CAN1 stopped when Core is halted */
  12488. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos (15U)                            
  12489. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00008000 */
  12490. #define DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  12491. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos (16U)                            
  12492. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00010000 */
  12493. #define DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_CR_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  12494. #define DBGMCU_CR_DBG_TIM5_STOP_Pos         (18U)                              
  12495. #define DBGMCU_CR_DBG_TIM5_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM5_STOP_Pos) /*!< 0x00040000 */
  12496. #define DBGMCU_CR_DBG_TIM5_STOP             DBGMCU_CR_DBG_TIM5_STOP_Msk        /*!< TIM5 counter stopped when core is halted */
  12497. #define DBGMCU_CR_DBG_TIM6_STOP_Pos         (19U)                              
  12498. #define DBGMCU_CR_DBG_TIM6_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM6_STOP_Pos) /*!< 0x00080000 */
  12499. #define DBGMCU_CR_DBG_TIM6_STOP             DBGMCU_CR_DBG_TIM6_STOP_Msk        /*!< TIM6 counter stopped when core is halted */
  12500. #define DBGMCU_CR_DBG_TIM7_STOP_Pos         (20U)                              
  12501. #define DBGMCU_CR_DBG_TIM7_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM7_STOP_Pos) /*!< 0x00100000 */
  12502. #define DBGMCU_CR_DBG_TIM7_STOP             DBGMCU_CR_DBG_TIM7_STOP_Msk        /*!< TIM7 counter stopped when core is halted */
  12503. #define DBGMCU_CR_DBG_CAN2_STOP_Pos         (21U)                              
  12504. #define DBGMCU_CR_DBG_CAN2_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_CAN2_STOP_Pos) /*!< 0x00200000 */
  12505. #define DBGMCU_CR_DBG_CAN2_STOP             DBGMCU_CR_DBG_CAN2_STOP_Msk        /*!< Debug CAN2 stopped when Core is halted */
  12506. #define DBGMCU_CR_DBG_TIM9_STOP_Pos         (28U)                              
  12507. #define DBGMCU_CR_DBG_TIM9_STOP_Msk         (0x1UL << DBGMCU_CR_DBG_TIM9_STOP_Pos) /*!< 0x10000000 */
  12508. #define DBGMCU_CR_DBG_TIM9_STOP             DBGMCU_CR_DBG_TIM9_STOP_Msk        /*!< Debug TIM9 stopped when Core is halted */
  12509. #define DBGMCU_CR_DBG_TIM10_STOP_Pos        (29U)                              
  12510. #define DBGMCU_CR_DBG_TIM10_STOP_Msk        (0x1UL << DBGMCU_CR_DBG_TIM10_STOP_Pos) /*!< 0x20000000 */
  12511. #define DBGMCU_CR_DBG_TIM10_STOP            DBGMCU_CR_DBG_TIM10_STOP_Msk       /*!< Debug TIM10 stopped when Core is halted */
  12512. #define DBGMCU_CR_DBG_TIM11_STOP_Pos        (30U)                              
  12513. #define DBGMCU_CR_DBG_TIM11_STOP_Msk        (0x1UL << DBGMCU_CR_DBG_TIM11_STOP_Pos) /*!< 0x40000000 */
  12514. #define DBGMCU_CR_DBG_TIM11_STOP            DBGMCU_CR_DBG_TIM11_STOP_Msk       /*!< Debug TIM11 stopped when Core is halted */
  12515.  
  12516. /******************************************************************************/
  12517. /*                                                                            */
  12518. /*                      FLASH and Option Bytes Registers                      */
  12519. /*                                                                            */
  12520. /******************************************************************************/
  12521. /*******************  Bit definition for FLASH_ACR register  ******************/
  12522. #define FLASH_ACR_LATENCY_Pos               (0U)                              
  12523. #define FLASH_ACR_LATENCY_Msk               (0x7UL << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000007 */
  12524. #define FLASH_ACR_LATENCY                   FLASH_ACR_LATENCY_Msk              /*!< LATENCY[2:0] bits (Latency) */
  12525. #define FLASH_ACR_LATENCY_0                 (0x1UL << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000001 */
  12526. #define FLASH_ACR_LATENCY_1                 (0x2UL << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000002 */
  12527. #define FLASH_ACR_LATENCY_2                 (0x4UL << FLASH_ACR_LATENCY_Pos)    /*!< 0x00000004 */
  12528.  
  12529. #define FLASH_ACR_HLFCYA_Pos                (3U)                              
  12530. #define FLASH_ACR_HLFCYA_Msk                (0x1UL << FLASH_ACR_HLFCYA_Pos)     /*!< 0x00000008 */
  12531. #define FLASH_ACR_HLFCYA                    FLASH_ACR_HLFCYA_Msk               /*!< Flash Half Cycle Access Enable */
  12532. #define FLASH_ACR_PRFTBE_Pos                (4U)                              
  12533. #define FLASH_ACR_PRFTBE_Msk                (0x1UL << FLASH_ACR_PRFTBE_Pos)     /*!< 0x00000010 */
  12534. #define FLASH_ACR_PRFTBE                    FLASH_ACR_PRFTBE_Msk               /*!< Prefetch Buffer Enable */
  12535. #define FLASH_ACR_PRFTBS_Pos                (5U)                              
  12536. #define FLASH_ACR_PRFTBS_Msk                (0x1UL << FLASH_ACR_PRFTBS_Pos)     /*!< 0x00000020 */
  12537. #define FLASH_ACR_PRFTBS                    FLASH_ACR_PRFTBS_Msk               /*!< Prefetch Buffer Status */
  12538.  
  12539. /******************  Bit definition for FLASH_KEYR register  ******************/
  12540. #define FLASH_KEYR_FKEYR_Pos                (0U)                              
  12541. #define FLASH_KEYR_FKEYR_Msk                (0xFFFFFFFFUL << FLASH_KEYR_FKEYR_Pos) /*!< 0xFFFFFFFF */
  12542. #define FLASH_KEYR_FKEYR                    FLASH_KEYR_FKEYR_Msk               /*!< FPEC Key */
  12543.  
  12544. #define RDP_KEY_Pos                         (0U)                              
  12545. #define RDP_KEY_Msk                         (0xA5UL << RDP_KEY_Pos)             /*!< 0x000000A5 */
  12546. #define RDP_KEY                             RDP_KEY_Msk                        /*!< RDP Key */
  12547. #define FLASH_KEY1_Pos                      (0U)                              
  12548. #define FLASH_KEY1_Msk                      (0x45670123UL << FLASH_KEY1_Pos)    /*!< 0x45670123 */
  12549. #define FLASH_KEY1                          FLASH_KEY1_Msk                     /*!< FPEC Key1 */
  12550. #define FLASH_KEY2_Pos                      (0U)                              
  12551. #define FLASH_KEY2_Msk                      (0xCDEF89ABUL << FLASH_KEY2_Pos)    /*!< 0xCDEF89AB */
  12552. #define FLASH_KEY2                          FLASH_KEY2_Msk                     /*!< FPEC Key2 */
  12553.  
  12554. /*****************  Bit definition for FLASH_OPTKEYR register  ****************/
  12555. #define FLASH_OPTKEYR_OPTKEYR_Pos           (0U)                              
  12556. #define FLASH_OPTKEYR_OPTKEYR_Msk           (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  12557. #define FLASH_OPTKEYR_OPTKEYR               FLASH_OPTKEYR_OPTKEYR_Msk          /*!< Option Byte Key */
  12558.  
  12559. #define  FLASH_OPTKEY1                       FLASH_KEY1                    /*!< Option Byte Key1 */
  12560. #define  FLASH_OPTKEY2                       FLASH_KEY2                    /*!< Option Byte Key2 */
  12561.  
  12562. /******************  Bit definition for FLASH_SR register  ********************/
  12563. #define FLASH_SR_BSY_Pos                    (0U)                              
  12564. #define FLASH_SR_BSY_Msk                    (0x1UL << FLASH_SR_BSY_Pos)         /*!< 0x00000001 */
  12565. #define FLASH_SR_BSY                        FLASH_SR_BSY_Msk                   /*!< Busy */
  12566. #define FLASH_SR_PGERR_Pos                  (2U)                              
  12567. #define FLASH_SR_PGERR_Msk                  (0x1UL << FLASH_SR_PGERR_Pos)       /*!< 0x00000004 */
  12568. #define FLASH_SR_PGERR                      FLASH_SR_PGERR_Msk                 /*!< Programming Error */
  12569. #define FLASH_SR_WRPRTERR_Pos               (4U)                              
  12570. #define FLASH_SR_WRPRTERR_Msk               (0x1UL << FLASH_SR_WRPRTERR_Pos)    /*!< 0x00000010 */
  12571. #define FLASH_SR_WRPRTERR                   FLASH_SR_WRPRTERR_Msk              /*!< Write Protection Error */
  12572. #define FLASH_SR_EOP_Pos                    (5U)                              
  12573. #define FLASH_SR_EOP_Msk                    (0x1UL << FLASH_SR_EOP_Pos)         /*!< 0x00000020 */
  12574. #define FLASH_SR_EOP                        FLASH_SR_EOP_Msk                   /*!< End of operation */
  12575.  
  12576. /*******************  Bit definition for FLASH_CR register  *******************/
  12577. #define FLASH_CR_PG_Pos                     (0U)                              
  12578. #define FLASH_CR_PG_Msk                     (0x1UL << FLASH_CR_PG_Pos)          /*!< 0x00000001 */
  12579. #define FLASH_CR_PG                         FLASH_CR_PG_Msk                    /*!< Programming */
  12580. #define FLASH_CR_PER_Pos                    (1U)                              
  12581. #define FLASH_CR_PER_Msk                    (0x1UL << FLASH_CR_PER_Pos)         /*!< 0x00000002 */
  12582. #define FLASH_CR_PER                        FLASH_CR_PER_Msk                   /*!< Page Erase */
  12583. #define FLASH_CR_MER_Pos                    (2U)                              
  12584. #define FLASH_CR_MER_Msk                    (0x1UL << FLASH_CR_MER_Pos)         /*!< 0x00000004 */
  12585. #define FLASH_CR_MER                        FLASH_CR_MER_Msk                   /*!< Mass Erase */
  12586. #define FLASH_CR_OPTPG_Pos                  (4U)                              
  12587. #define FLASH_CR_OPTPG_Msk                  (0x1UL << FLASH_CR_OPTPG_Pos)       /*!< 0x00000010 */
  12588. #define FLASH_CR_OPTPG                      FLASH_CR_OPTPG_Msk                 /*!< Option Byte Programming */
  12589. #define FLASH_CR_OPTER_Pos                  (5U)                              
  12590. #define FLASH_CR_OPTER_Msk                  (0x1UL << FLASH_CR_OPTER_Pos)       /*!< 0x00000020 */
  12591. #define FLASH_CR_OPTER                      FLASH_CR_OPTER_Msk                 /*!< Option Byte Erase */
  12592. #define FLASH_CR_STRT_Pos                   (6U)                              
  12593. #define FLASH_CR_STRT_Msk                   (0x1UL << FLASH_CR_STRT_Pos)        /*!< 0x00000040 */
  12594. #define FLASH_CR_STRT                       FLASH_CR_STRT_Msk                  /*!< Start */
  12595. #define FLASH_CR_LOCK_Pos                   (7U)                              
  12596. #define FLASH_CR_LOCK_Msk                   (0x1UL << FLASH_CR_LOCK_Pos)        /*!< 0x00000080 */
  12597. #define FLASH_CR_LOCK                       FLASH_CR_LOCK_Msk                  /*!< Lock */
  12598. #define FLASH_CR_OPTWRE_Pos                 (9U)                              
  12599. #define FLASH_CR_OPTWRE_Msk                 (0x1UL << FLASH_CR_OPTWRE_Pos)      /*!< 0x00000200 */
  12600. #define FLASH_CR_OPTWRE                     FLASH_CR_OPTWRE_Msk                /*!< Option Bytes Write Enable */
  12601. #define FLASH_CR_ERRIE_Pos                  (10U)                              
  12602. #define FLASH_CR_ERRIE_Msk                  (0x1UL << FLASH_CR_ERRIE_Pos)       /*!< 0x00000400 */
  12603. #define FLASH_CR_ERRIE                      FLASH_CR_ERRIE_Msk                 /*!< Error Interrupt Enable */
  12604. #define FLASH_CR_EOPIE_Pos                  (12U)                              
  12605. #define FLASH_CR_EOPIE_Msk                  (0x1UL << FLASH_CR_EOPIE_Pos)       /*!< 0x00001000 */
  12606. #define FLASH_CR_EOPIE                      FLASH_CR_EOPIE_Msk                 /*!< End of operation interrupt enable */
  12607.  
  12608. /*******************  Bit definition for FLASH_AR register  *******************/
  12609. #define FLASH_AR_FAR_Pos                    (0U)                              
  12610. #define FLASH_AR_FAR_Msk                    (0xFFFFFFFFUL << FLASH_AR_FAR_Pos)  /*!< 0xFFFFFFFF */
  12611. #define FLASH_AR_FAR                        FLASH_AR_FAR_Msk                   /*!< Flash Address */
  12612.  
  12613. /******************  Bit definition for FLASH_OBR register  *******************/
  12614. #define FLASH_OBR_OPTERR_Pos                (0U)                              
  12615. #define FLASH_OBR_OPTERR_Msk                (0x1UL << FLASH_OBR_OPTERR_Pos)     /*!< 0x00000001 */
  12616. #define FLASH_OBR_OPTERR                    FLASH_OBR_OPTERR_Msk               /*!< Option Byte Error */
  12617. #define FLASH_OBR_RDPRT_Pos                 (1U)                              
  12618. #define FLASH_OBR_RDPRT_Msk                 (0x1UL << FLASH_OBR_RDPRT_Pos)      /*!< 0x00000002 */
  12619. #define FLASH_OBR_RDPRT                     FLASH_OBR_RDPRT_Msk                /*!< Read protection */
  12620.  
  12621. #define FLASH_OBR_IWDG_SW_Pos               (2U)                              
  12622. #define FLASH_OBR_IWDG_SW_Msk               (0x1UL << FLASH_OBR_IWDG_SW_Pos)    /*!< 0x00000004 */
  12623. #define FLASH_OBR_IWDG_SW                   FLASH_OBR_IWDG_SW_Msk              /*!< IWDG SW */
  12624. #define FLASH_OBR_nRST_STOP_Pos             (3U)                              
  12625. #define FLASH_OBR_nRST_STOP_Msk             (0x1UL << FLASH_OBR_nRST_STOP_Pos)  /*!< 0x00000008 */
  12626. #define FLASH_OBR_nRST_STOP                 FLASH_OBR_nRST_STOP_Msk            /*!< nRST_STOP */
  12627. #define FLASH_OBR_nRST_STDBY_Pos            (4U)                              
  12628. #define FLASH_OBR_nRST_STDBY_Msk            (0x1UL << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00000010 */
  12629. #define FLASH_OBR_nRST_STDBY                FLASH_OBR_nRST_STDBY_Msk           /*!< nRST_STDBY */
  12630. #define FLASH_OBR_USER_Pos                  (2U)                              
  12631. #define FLASH_OBR_USER_Msk                  (0x7UL << FLASH_OBR_USER_Pos)       /*!< 0x0000001C */
  12632. #define FLASH_OBR_USER                      FLASH_OBR_USER_Msk                 /*!< User Option Bytes */
  12633. #define FLASH_OBR_DATA0_Pos                 (10U)                              
  12634. #define FLASH_OBR_DATA0_Msk                 (0xFFUL << FLASH_OBR_DATA0_Pos)     /*!< 0x0003FC00 */
  12635. #define FLASH_OBR_DATA0                     FLASH_OBR_DATA0_Msk                /*!< Data0 */
  12636. #define FLASH_OBR_DATA1_Pos                 (18U)                              
  12637. #define FLASH_OBR_DATA1_Msk                 (0xFFUL << FLASH_OBR_DATA1_Pos)     /*!< 0x03FC0000 */
  12638. #define FLASH_OBR_DATA1                     FLASH_OBR_DATA1_Msk                /*!< Data1 */
  12639.  
  12640. /******************  Bit definition for FLASH_WRPR register  ******************/
  12641. #define FLASH_WRPR_WRP_Pos                  (0U)                              
  12642. #define FLASH_WRPR_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR_WRP_Pos) /*!< 0xFFFFFFFF */
  12643. #define FLASH_WRPR_WRP                      FLASH_WRPR_WRP_Msk                 /*!< Write Protect */
  12644.  
  12645. /*----------------------------------------------------------------------------*/
  12646.  
  12647. /******************  Bit definition for FLASH_RDP register  *******************/
  12648. #define FLASH_RDP_RDP_Pos                   (0U)                              
  12649. #define FLASH_RDP_RDP_Msk                   (0xFFUL << FLASH_RDP_RDP_Pos)       /*!< 0x000000FF */
  12650. #define FLASH_RDP_RDP                       FLASH_RDP_RDP_Msk                  /*!< Read protection option byte */
  12651. #define FLASH_RDP_nRDP_Pos                  (8U)                              
  12652. #define FLASH_RDP_nRDP_Msk                  (0xFFUL << FLASH_RDP_nRDP_Pos)      /*!< 0x0000FF00 */
  12653. #define FLASH_RDP_nRDP                      FLASH_RDP_nRDP_Msk                 /*!< Read protection complemented option byte */
  12654.  
  12655. /******************  Bit definition for FLASH_USER register  ******************/
  12656. #define FLASH_USER_USER_Pos                 (16U)                              
  12657. #define FLASH_USER_USER_Msk                 (0xFFUL << FLASH_USER_USER_Pos)     /*!< 0x00FF0000 */
  12658. #define FLASH_USER_USER                     FLASH_USER_USER_Msk                /*!< User option byte */
  12659. #define FLASH_USER_nUSER_Pos                (24U)                              
  12660. #define FLASH_USER_nUSER_Msk                (0xFFUL << FLASH_USER_nUSER_Pos)    /*!< 0xFF000000 */
  12661. #define FLASH_USER_nUSER                    FLASH_USER_nUSER_Msk               /*!< User complemented option byte */
  12662.  
  12663. /******************  Bit definition for FLASH_Data0 register  *****************/
  12664. #define FLASH_DATA0_DATA0_Pos               (0U)                              
  12665. #define FLASH_DATA0_DATA0_Msk               (0xFFUL << FLASH_DATA0_DATA0_Pos)   /*!< 0x000000FF */
  12666. #define FLASH_DATA0_DATA0                   FLASH_DATA0_DATA0_Msk              /*!< User data storage option byte */
  12667. #define FLASH_DATA0_nDATA0_Pos              (8U)                              
  12668. #define FLASH_DATA0_nDATA0_Msk              (0xFFUL << FLASH_DATA0_nDATA0_Pos)  /*!< 0x0000FF00 */
  12669. #define FLASH_DATA0_nDATA0                  FLASH_DATA0_nDATA0_Msk             /*!< User data storage complemented option byte */
  12670.  
  12671. /******************  Bit definition for FLASH_Data1 register  *****************/
  12672. #define FLASH_DATA1_DATA1_Pos               (16U)                              
  12673. #define FLASH_DATA1_DATA1_Msk               (0xFFUL << FLASH_DATA1_DATA1_Pos)   /*!< 0x00FF0000 */
  12674. #define FLASH_DATA1_DATA1                   FLASH_DATA1_DATA1_Msk              /*!< User data storage option byte */
  12675. #define FLASH_DATA1_nDATA1_Pos              (24U)                              
  12676. #define FLASH_DATA1_nDATA1_Msk              (0xFFUL << FLASH_DATA1_nDATA1_Pos)  /*!< 0xFF000000 */
  12677. #define FLASH_DATA1_nDATA1                  FLASH_DATA1_nDATA1_Msk             /*!< User data storage complemented option byte */
  12678.  
  12679. /******************  Bit definition for FLASH_WRP0 register  ******************/
  12680. #define FLASH_WRP0_WRP0_Pos                 (0U)                              
  12681. #define FLASH_WRP0_WRP0_Msk                 (0xFFUL << FLASH_WRP0_WRP0_Pos)     /*!< 0x000000FF */
  12682. #define FLASH_WRP0_WRP0                     FLASH_WRP0_WRP0_Msk                /*!< Flash memory write protection option bytes */
  12683. #define FLASH_WRP0_nWRP0_Pos                (8U)                              
  12684. #define FLASH_WRP0_nWRP0_Msk                (0xFFUL << FLASH_WRP0_nWRP0_Pos)    /*!< 0x0000FF00 */
  12685. #define FLASH_WRP0_nWRP0                    FLASH_WRP0_nWRP0_Msk               /*!< Flash memory write protection complemented option bytes */
  12686.  
  12687. /******************  Bit definition for FLASH_WRP1 register  ******************/
  12688. #define FLASH_WRP1_WRP1_Pos                 (16U)                              
  12689. #define FLASH_WRP1_WRP1_Msk                 (0xFFUL << FLASH_WRP1_WRP1_Pos)     /*!< 0x00FF0000 */
  12690. #define FLASH_WRP1_WRP1                     FLASH_WRP1_WRP1_Msk                /*!< Flash memory write protection option bytes */
  12691. #define FLASH_WRP1_nWRP1_Pos                (24U)                              
  12692. #define FLASH_WRP1_nWRP1_Msk                (0xFFUL << FLASH_WRP1_nWRP1_Pos)    /*!< 0xFF000000 */
  12693. #define FLASH_WRP1_nWRP1                    FLASH_WRP1_nWRP1_Msk               /*!< Flash memory write protection complemented option bytes */
  12694.  
  12695. /******************  Bit definition for FLASH_WRP2 register  ******************/
  12696. #define FLASH_WRP2_WRP2_Pos                 (0U)                              
  12697. #define FLASH_WRP2_WRP2_Msk                 (0xFFUL << FLASH_WRP2_WRP2_Pos)     /*!< 0x000000FF */
  12698. #define FLASH_WRP2_WRP2                     FLASH_WRP2_WRP2_Msk                /*!< Flash memory write protection option bytes */
  12699. #define FLASH_WRP2_nWRP2_Pos                (8U)                              
  12700. #define FLASH_WRP2_nWRP2_Msk                (0xFFUL << FLASH_WRP2_nWRP2_Pos)    /*!< 0x0000FF00 */
  12701. #define FLASH_WRP2_nWRP2                    FLASH_WRP2_nWRP2_Msk               /*!< Flash memory write protection complemented option bytes */
  12702.  
  12703. /******************  Bit definition for FLASH_WRP3 register  ******************/
  12704. #define FLASH_WRP3_WRP3_Pos                 (16U)                              
  12705. #define FLASH_WRP3_WRP3_Msk                 (0xFFUL << FLASH_WRP3_WRP3_Pos)     /*!< 0x00FF0000 */
  12706. #define FLASH_WRP3_WRP3                     FLASH_WRP3_WRP3_Msk                /*!< Flash memory write protection option bytes */
  12707. #define FLASH_WRP3_nWRP3_Pos                (24U)                              
  12708. #define FLASH_WRP3_nWRP3_Msk                (0xFFUL << FLASH_WRP3_nWRP3_Pos)    /*!< 0xFF000000 */
  12709. #define FLASH_WRP3_nWRP3                    FLASH_WRP3_nWRP3_Msk               /*!< Flash memory write protection complemented option bytes */
  12710.  
  12711. /******************************************************************************/
  12712. /*                Ethernet MAC Registers bits definitions                     */
  12713. /******************************************************************************/
  12714. /* Bit definition for Ethernet MAC Control Register register */
  12715. #define ETH_MACCR_WD_Pos                       (23U)                          
  12716. #define ETH_MACCR_WD_Msk                       (0x1UL << ETH_MACCR_WD_Pos)      /*!< 0x00800000 */
  12717. #define ETH_MACCR_WD                           ETH_MACCR_WD_Msk                /* Watchdog disable */
  12718. #define ETH_MACCR_JD_Pos                       (22U)                          
  12719. #define ETH_MACCR_JD_Msk                       (0x1UL << ETH_MACCR_JD_Pos)      /*!< 0x00400000 */
  12720. #define ETH_MACCR_JD                           ETH_MACCR_JD_Msk                /* Jabber disable */
  12721. #define ETH_MACCR_IFG_Pos                      (17U)                          
  12722. #define ETH_MACCR_IFG_Msk                      (0x7UL << ETH_MACCR_IFG_Pos)     /*!< 0x000E0000 */
  12723. #define ETH_MACCR_IFG                          ETH_MACCR_IFG_Msk               /* Inter-frame gap */
  12724. #define ETH_MACCR_IFG_96Bit                    0x00000000U                     /* Minimum IFG between frames during transmission is 96Bit */
  12725. #define ETH_MACCR_IFG_88Bit                    0x00020000U                     /* Minimum IFG between frames during transmission is 88Bit */
  12726. #define ETH_MACCR_IFG_80Bit                    0x00040000U                     /* Minimum IFG between frames during transmission is 80Bit */
  12727. #define ETH_MACCR_IFG_72Bit                    0x00060000U                     /* Minimum IFG between frames during transmission is 72Bit */
  12728. #define ETH_MACCR_IFG_64Bit                    0x00080000U                     /* Minimum IFG between frames during transmission is 64Bit */        
  12729. #define ETH_MACCR_IFG_56Bit                    0x000A0000U                     /* Minimum IFG between frames during transmission is 56Bit */
  12730. #define ETH_MACCR_IFG_48Bit                    0x000C0000U                     /* Minimum IFG between frames during transmission is 48Bit */
  12731. #define ETH_MACCR_IFG_40Bit                    0x000E0000U                     /* Minimum IFG between frames during transmission is 40Bit */              
  12732. #define ETH_MACCR_CSD_Pos                      (16U)                          
  12733. #define ETH_MACCR_CSD_Msk                      (0x1UL << ETH_MACCR_CSD_Pos)     /*!< 0x00010000 */
  12734. #define ETH_MACCR_CSD                          ETH_MACCR_CSD_Msk               /* Carrier sense disable (during transmission) */
  12735. #define ETH_MACCR_FES_Pos                      (14U)                          
  12736. #define ETH_MACCR_FES_Msk                      (0x1UL << ETH_MACCR_FES_Pos)     /*!< 0x00004000 */
  12737. #define ETH_MACCR_FES                          ETH_MACCR_FES_Msk               /* Fast ethernet speed */
  12738. #define ETH_MACCR_ROD_Pos                      (13U)                          
  12739. #define ETH_MACCR_ROD_Msk                      (0x1UL << ETH_MACCR_ROD_Pos)     /*!< 0x00002000 */
  12740. #define ETH_MACCR_ROD                          ETH_MACCR_ROD_Msk               /* Receive own disable */
  12741. #define ETH_MACCR_LM_Pos                       (12U)                          
  12742. #define ETH_MACCR_LM_Msk                       (0x1UL << ETH_MACCR_LM_Pos)      /*!< 0x00001000 */
  12743. #define ETH_MACCR_LM                           ETH_MACCR_LM_Msk                /* loopback mode */
  12744. #define ETH_MACCR_DM_Pos                       (11U)                          
  12745. #define ETH_MACCR_DM_Msk                       (0x1UL << ETH_MACCR_DM_Pos)      /*!< 0x00000800 */
  12746. #define ETH_MACCR_DM                           ETH_MACCR_DM_Msk                /* Duplex mode */
  12747. #define ETH_MACCR_IPCO_Pos                     (10U)                          
  12748. #define ETH_MACCR_IPCO_Msk                     (0x1UL << ETH_MACCR_IPCO_Pos)    /*!< 0x00000400 */
  12749. #define ETH_MACCR_IPCO                         ETH_MACCR_IPCO_Msk              /* IP Checksum offload */
  12750. #define ETH_MACCR_RD_Pos                       (9U)                            
  12751. #define ETH_MACCR_RD_Msk                       (0x1UL << ETH_MACCR_RD_Pos)      /*!< 0x00000200 */
  12752. #define ETH_MACCR_RD                           ETH_MACCR_RD_Msk                /* Retry disable */
  12753. #define ETH_MACCR_APCS_Pos                     (7U)                            
  12754. #define ETH_MACCR_APCS_Msk                     (0x1UL << ETH_MACCR_APCS_Pos)    /*!< 0x00000080 */
  12755. #define ETH_MACCR_APCS                         ETH_MACCR_APCS_Msk              /* Automatic Pad/CRC stripping */
  12756. #define ETH_MACCR_BL_Pos                       (5U)                            
  12757. #define ETH_MACCR_BL_Msk                       (0x3UL << ETH_MACCR_BL_Pos)      /*!< 0x00000060 */
  12758. #define ETH_MACCR_BL                           ETH_MACCR_BL_Msk                /* Back-off limit: random integer number (r) of slot time delays before rescheduling
  12759.                                                        a transmission attempt during retries after a collision: 0 =< r <2^k */
  12760. #define ETH_MACCR_BL_10                        0x00000000U                     /* k = min (n, 10) */
  12761. #define ETH_MACCR_BL_8                         0x00000020U                     /* k = min (n, 8) */
  12762. #define ETH_MACCR_BL_4                         0x00000040U                     /* k = min (n, 4) */
  12763. #define ETH_MACCR_BL_1                         0x00000060U                     /* k = min (n, 1) */
  12764. #define ETH_MACCR_DC_Pos                       (4U)                            
  12765. #define ETH_MACCR_DC_Msk                       (0x1UL << ETH_MACCR_DC_Pos)      /*!< 0x00000010 */
  12766. #define ETH_MACCR_DC                           ETH_MACCR_DC_Msk                /* Defferal check */
  12767. #define ETH_MACCR_TE_Pos                       (3U)                            
  12768. #define ETH_MACCR_TE_Msk                       (0x1UL << ETH_MACCR_TE_Pos)      /*!< 0x00000008 */
  12769. #define ETH_MACCR_TE                           ETH_MACCR_TE_Msk                /* Transmitter enable */
  12770. #define ETH_MACCR_RE_Pos                       (2U)                            
  12771. #define ETH_MACCR_RE_Msk                       (0x1UL << ETH_MACCR_RE_Pos)      /*!< 0x00000004 */
  12772. #define ETH_MACCR_RE                           ETH_MACCR_RE_Msk                /* Receiver enable */
  12773.  
  12774. /* Bit definition for Ethernet MAC Frame Filter Register */
  12775. #define ETH_MACFFR_RA_Pos                      (31U)                          
  12776. #define ETH_MACFFR_RA_Msk                      (0x1UL << ETH_MACFFR_RA_Pos)     /*!< 0x80000000 */
  12777. #define ETH_MACFFR_RA                          ETH_MACFFR_RA_Msk               /* Receive all */
  12778. #define ETH_MACFFR_HPF_Pos                     (10U)                          
  12779. #define ETH_MACFFR_HPF_Msk                     (0x1UL << ETH_MACFFR_HPF_Pos)    /*!< 0x00000400 */
  12780. #define ETH_MACFFR_HPF                         ETH_MACFFR_HPF_Msk              /* Hash or perfect filter */
  12781. #define ETH_MACFFR_SAF_Pos                     (9U)                            
  12782. #define ETH_MACFFR_SAF_Msk                     (0x1UL << ETH_MACFFR_SAF_Pos)    /*!< 0x00000200 */
  12783. #define ETH_MACFFR_SAF                         ETH_MACFFR_SAF_Msk              /* Source address filter enable */
  12784. #define ETH_MACFFR_SAIF_Pos                    (8U)                            
  12785. #define ETH_MACFFR_SAIF_Msk                    (0x1UL << ETH_MACFFR_SAIF_Pos)   /*!< 0x00000100 */
  12786. #define ETH_MACFFR_SAIF                        ETH_MACFFR_SAIF_Msk             /* SA inverse filtering */
  12787. #define ETH_MACFFR_PCF_Pos                     (6U)                            
  12788. #define ETH_MACFFR_PCF_Msk                     (0x3UL << ETH_MACFFR_PCF_Pos)    /*!< 0x000000C0 */
  12789. #define ETH_MACFFR_PCF                         ETH_MACFFR_PCF_Msk              /* Pass control frames: 3 cases */
  12790. #define ETH_MACFFR_PCF_BlockAll_Pos            (6U)                            
  12791. #define ETH_MACFFR_PCF_BlockAll_Msk            (0x1UL << ETH_MACFFR_PCF_BlockAll_Pos) /*!< 0x00000040 */
  12792. #define ETH_MACFFR_PCF_BlockAll                ETH_MACFFR_PCF_BlockAll_Msk     /* MAC filters all control frames from reaching the application */
  12793. #define ETH_MACFFR_PCF_ForwardAll_Pos          (7U)                            
  12794. #define ETH_MACFFR_PCF_ForwardAll_Msk          (0x1UL << ETH_MACFFR_PCF_ForwardAll_Pos) /*!< 0x00000080 */
  12795. #define ETH_MACFFR_PCF_ForwardAll              ETH_MACFFR_PCF_ForwardAll_Msk   /* MAC forwards all control frames to application even if they fail the Address Filter */
  12796. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter_Pos (6U)                        
  12797. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter_Msk (0x3UL << ETH_MACFFR_PCF_ForwardPassedAddrFilter_Pos) /*!< 0x000000C0 */
  12798. #define ETH_MACFFR_PCF_ForwardPassedAddrFilter ETH_MACFFR_PCF_ForwardPassedAddrFilter_Msk /* MAC forwards control frames that pass the Address Filter. */
  12799. #define ETH_MACFFR_BFD_Pos                     (5U)                            
  12800. #define ETH_MACFFR_BFD_Msk                     (0x1UL << ETH_MACFFR_BFD_Pos)    /*!< 0x00000020 */
  12801. #define ETH_MACFFR_BFD                         ETH_MACFFR_BFD_Msk              /* Broadcast frame disable */
  12802. #define ETH_MACFFR_PAM_Pos                     (4U)                            
  12803. #define ETH_MACFFR_PAM_Msk                     (0x1UL << ETH_MACFFR_PAM_Pos)    /*!< 0x00000010 */
  12804. #define ETH_MACFFR_PAM                         ETH_MACFFR_PAM_Msk              /* Pass all mutlicast */
  12805. #define ETH_MACFFR_DAIF_Pos                    (3U)                            
  12806. #define ETH_MACFFR_DAIF_Msk                    (0x1UL << ETH_MACFFR_DAIF_Pos)   /*!< 0x00000008 */
  12807. #define ETH_MACFFR_DAIF                        ETH_MACFFR_DAIF_Msk             /* DA Inverse filtering */
  12808. #define ETH_MACFFR_HM_Pos                      (2U)                            
  12809. #define ETH_MACFFR_HM_Msk                      (0x1UL << ETH_MACFFR_HM_Pos)     /*!< 0x00000004 */
  12810. #define ETH_MACFFR_HM                          ETH_MACFFR_HM_Msk               /* Hash multicast */
  12811. #define ETH_MACFFR_HU_Pos                      (1U)                            
  12812. #define ETH_MACFFR_HU_Msk                      (0x1UL << ETH_MACFFR_HU_Pos)     /*!< 0x00000002 */
  12813. #define ETH_MACFFR_HU                          ETH_MACFFR_HU_Msk               /* Hash unicast */
  12814. #define ETH_MACFFR_PM_Pos                      (0U)                            
  12815. #define ETH_MACFFR_PM_Msk                      (0x1UL << ETH_MACFFR_PM_Pos)     /*!< 0x00000001 */
  12816. #define ETH_MACFFR_PM                          ETH_MACFFR_PM_Msk               /* Promiscuous mode */
  12817.  
  12818. /* Bit definition for Ethernet MAC Hash Table High Register */
  12819. #define ETH_MACHTHR_HTH_Pos                    (0U)                            
  12820. #define ETH_MACHTHR_HTH_Msk                    (0xFFFFFFFFUL << ETH_MACHTHR_HTH_Pos) /*!< 0xFFFFFFFF */
  12821. #define ETH_MACHTHR_HTH                        ETH_MACHTHR_HTH_Msk             /* Hash table high */
  12822.  
  12823. /* Bit definition for Ethernet MAC Hash Table Low Register */
  12824. #define ETH_MACHTLR_HTL_Pos                    (0U)                            
  12825. #define ETH_MACHTLR_HTL_Msk                    (0xFFFFFFFFUL << ETH_MACHTLR_HTL_Pos) /*!< 0xFFFFFFFF */
  12826. #define ETH_MACHTLR_HTL                        ETH_MACHTLR_HTL_Msk             /* Hash table low */
  12827.  
  12828. /* Bit definition for Ethernet MAC MII Address Register */
  12829. #define ETH_MACMIIAR_PA_Pos                    (11U)                          
  12830. #define ETH_MACMIIAR_PA_Msk                    (0x1FUL << ETH_MACMIIAR_PA_Pos)  /*!< 0x0000F800 */
  12831. #define ETH_MACMIIAR_PA                        ETH_MACMIIAR_PA_Msk             /* Physical layer address */
  12832. #define ETH_MACMIIAR_MR_Pos                    (6U)                            
  12833. #define ETH_MACMIIAR_MR_Msk                    (0x1FUL << ETH_MACMIIAR_MR_Pos)  /*!< 0x000007C0 */
  12834. #define ETH_MACMIIAR_MR                        ETH_MACMIIAR_MR_Msk             /* MII register in the selected PHY */
  12835. #define ETH_MACMIIAR_CR_Pos                    (2U)                            
  12836. #define ETH_MACMIIAR_CR_Msk                    (0x7UL << ETH_MACMIIAR_CR_Pos)   /*!< 0x0000001C */
  12837. #define ETH_MACMIIAR_CR                        ETH_MACMIIAR_CR_Msk             /* CR clock range: 6 cases */
  12838. #define ETH_MACMIIAR_CR_DIV42                  0x00000000U                     /* HCLK:60-72 MHz; MDC clock= HCLK/42 */
  12839. #define ETH_MACMIIAR_CR_DIV16_Pos              (3U)                            
  12840. #define ETH_MACMIIAR_CR_DIV16_Msk              (0x1UL << ETH_MACMIIAR_CR_DIV16_Pos) /*!< 0x00000008 */
  12841. #define ETH_MACMIIAR_CR_DIV16                  ETH_MACMIIAR_CR_DIV16_Msk       /* HCLK:20-35 MHz; MDC clock= HCLK/16 */
  12842. #define ETH_MACMIIAR_CR_DIV26_Pos              (2U)                            
  12843. #define ETH_MACMIIAR_CR_DIV26_Msk              (0x3UL << ETH_MACMIIAR_CR_DIV26_Pos) /*!< 0x0000000C */
  12844. #define ETH_MACMIIAR_CR_DIV26                  ETH_MACMIIAR_CR_DIV26_Msk       /* HCLK:35-60 MHz; MDC clock= HCLK/26 */
  12845. #define ETH_MACMIIAR_MW_Pos                    (1U)                            
  12846. #define ETH_MACMIIAR_MW_Msk                    (0x1UL << ETH_MACMIIAR_MW_Pos)   /*!< 0x00000002 */
  12847. #define ETH_MACMIIAR_MW                        ETH_MACMIIAR_MW_Msk             /* MII write */
  12848. #define ETH_MACMIIAR_MB_Pos                    (0U)                            
  12849. #define ETH_MACMIIAR_MB_Msk                    (0x1UL << ETH_MACMIIAR_MB_Pos)   /*!< 0x00000001 */
  12850. #define ETH_MACMIIAR_MB                        ETH_MACMIIAR_MB_Msk             /* MII busy */
  12851.  
  12852. /* Bit definition for Ethernet MAC MII Data Register */
  12853. #define ETH_MACMIIDR_MD_Pos                    (0U)                            
  12854. #define ETH_MACMIIDR_MD_Msk                    (0xFFFFUL << ETH_MACMIIDR_MD_Pos) /*!< 0x0000FFFF */
  12855. #define ETH_MACMIIDR_MD                        ETH_MACMIIDR_MD_Msk             /* MII data: read/write data from/to PHY */
  12856.  
  12857. /* Bit definition for Ethernet MAC Flow Control Register */
  12858. #define ETH_MACFCR_PT_Pos                      (16U)                          
  12859. #define ETH_MACFCR_PT_Msk                      (0xFFFFUL << ETH_MACFCR_PT_Pos)  /*!< 0xFFFF0000 */
  12860. #define ETH_MACFCR_PT                          ETH_MACFCR_PT_Msk               /* Pause time */
  12861. #define ETH_MACFCR_ZQPD_Pos                    (7U)                            
  12862. #define ETH_MACFCR_ZQPD_Msk                    (0x1UL << ETH_MACFCR_ZQPD_Pos)   /*!< 0x00000080 */
  12863. #define ETH_MACFCR_ZQPD                        ETH_MACFCR_ZQPD_Msk             /* Zero-quanta pause disable */
  12864. #define ETH_MACFCR_PLT_Pos                     (4U)                            
  12865. #define ETH_MACFCR_PLT_Msk                     (0x3UL << ETH_MACFCR_PLT_Pos)    /*!< 0x00000030 */
  12866. #define ETH_MACFCR_PLT                         ETH_MACFCR_PLT_Msk              /* Pause low threshold: 4 cases */
  12867. #define ETH_MACFCR_PLT_Minus4                  0x00000000U                     /* Pause time minus 4 slot times */
  12868. #define ETH_MACFCR_PLT_Minus28_Pos             (4U)                            
  12869. #define ETH_MACFCR_PLT_Minus28_Msk             (0x1UL << ETH_MACFCR_PLT_Minus28_Pos) /*!< 0x00000010 */
  12870. #define ETH_MACFCR_PLT_Minus28                 ETH_MACFCR_PLT_Minus28_Msk      /* Pause time minus 28 slot times */
  12871. #define ETH_MACFCR_PLT_Minus144_Pos            (5U)                            
  12872. #define ETH_MACFCR_PLT_Minus144_Msk            (0x1UL << ETH_MACFCR_PLT_Minus144_Pos) /*!< 0x00000020 */
  12873. #define ETH_MACFCR_PLT_Minus144                ETH_MACFCR_PLT_Minus144_Msk     /* Pause time minus 144 slot times */
  12874. #define ETH_MACFCR_PLT_Minus256_Pos            (4U)                            
  12875. #define ETH_MACFCR_PLT_Minus256_Msk            (0x3UL << ETH_MACFCR_PLT_Minus256_Pos) /*!< 0x00000030 */
  12876. #define ETH_MACFCR_PLT_Minus256                ETH_MACFCR_PLT_Minus256_Msk     /* Pause time minus 256 slot times */      
  12877. #define ETH_MACFCR_UPFD_Pos                    (3U)                            
  12878. #define ETH_MACFCR_UPFD_Msk                    (0x1UL << ETH_MACFCR_UPFD_Pos)   /*!< 0x00000008 */
  12879. #define ETH_MACFCR_UPFD                        ETH_MACFCR_UPFD_Msk             /* Unicast pause frame detect */
  12880. #define ETH_MACFCR_RFCE_Pos                    (2U)                            
  12881. #define ETH_MACFCR_RFCE_Msk                    (0x1UL << ETH_MACFCR_RFCE_Pos)   /*!< 0x00000004 */
  12882. #define ETH_MACFCR_RFCE                        ETH_MACFCR_RFCE_Msk             /* Receive flow control enable */
  12883. #define ETH_MACFCR_TFCE_Pos                    (1U)                            
  12884. #define ETH_MACFCR_TFCE_Msk                    (0x1UL << ETH_MACFCR_TFCE_Pos)   /*!< 0x00000002 */
  12885. #define ETH_MACFCR_TFCE                        ETH_MACFCR_TFCE_Msk             /* Transmit flow control enable */
  12886. #define ETH_MACFCR_FCBBPA_Pos                  (0U)                            
  12887. #define ETH_MACFCR_FCBBPA_Msk                  (0x1UL << ETH_MACFCR_FCBBPA_Pos) /*!< 0x00000001 */
  12888. #define ETH_MACFCR_FCBBPA                      ETH_MACFCR_FCBBPA_Msk           /* Flow control busy/backpressure activate */
  12889.  
  12890. /* Bit definition for Ethernet MAC VLAN Tag Register */
  12891. #define ETH_MACVLANTR_VLANTC_Pos               (16U)                          
  12892. #define ETH_MACVLANTR_VLANTC_Msk               (0x1UL << ETH_MACVLANTR_VLANTC_Pos) /*!< 0x00010000 */
  12893. #define ETH_MACVLANTR_VLANTC                   ETH_MACVLANTR_VLANTC_Msk        /* 12-bit VLAN tag comparison */
  12894. #define ETH_MACVLANTR_VLANTI_Pos               (0U)                            
  12895. #define ETH_MACVLANTR_VLANTI_Msk               (0xFFFFUL << ETH_MACVLANTR_VLANTI_Pos) /*!< 0x0000FFFF */
  12896. #define ETH_MACVLANTR_VLANTI                   ETH_MACVLANTR_VLANTI_Msk        /* VLAN tag identifier (for receive frames) */
  12897.  
  12898. /* Bit definition for Ethernet MAC Remote Wake-UpFrame Filter Register */
  12899. #define ETH_MACRWUFFR_D_Pos                    (0U)                            
  12900. #define ETH_MACRWUFFR_D_Msk                    (0xFFFFFFFFUL << ETH_MACRWUFFR_D_Pos) /*!< 0xFFFFFFFF */
  12901. #define ETH_MACRWUFFR_D                        ETH_MACRWUFFR_D_Msk             /* Wake-up frame filter register data */
  12902. /* Eight sequential Writes to this address (offset 0x28) will write all Wake-UpFrame Filter Registers.
  12903.    Eight sequential Reads from this address (offset 0x28) will read all Wake-UpFrame Filter Registers. */
  12904. /* Wake-UpFrame Filter Reg0 : Filter 0 Byte Mask
  12905.    Wake-UpFrame Filter Reg1 : Filter 1 Byte Mask
  12906.    Wake-UpFrame Filter Reg2 : Filter 2 Byte Mask
  12907.    Wake-UpFrame Filter Reg3 : Filter 3 Byte Mask
  12908.    Wake-UpFrame Filter Reg4 : RSVD - Filter3 Command - RSVD - Filter2 Command -
  12909.                               RSVD - Filter1 Command - RSVD - Filter0 Command
  12910.    Wake-UpFrame Filter Re5 : Filter3 Offset - Filter2 Offset - Filter1 Offset - Filter0 Offset
  12911.    Wake-UpFrame Filter Re6 : Filter1 CRC16 - Filter0 CRC16
  12912.    Wake-UpFrame Filter Re7 : Filter3 CRC16 - Filter2 CRC16 */
  12913.  
  12914. /* Bit definition for Ethernet MAC PMT Control and Status Register */
  12915. #define ETH_MACPMTCSR_WFFRPR_Pos               (31U)                          
  12916. #define ETH_MACPMTCSR_WFFRPR_Msk               (0x1UL << ETH_MACPMTCSR_WFFRPR_Pos) /*!< 0x80000000 */
  12917. #define ETH_MACPMTCSR_WFFRPR                   ETH_MACPMTCSR_WFFRPR_Msk        /* Wake-Up Frame Filter Register Pointer Reset */
  12918. #define ETH_MACPMTCSR_GU_Pos                   (9U)                            
  12919. #define ETH_MACPMTCSR_GU_Msk                   (0x1UL << ETH_MACPMTCSR_GU_Pos)  /*!< 0x00000200 */
  12920. #define ETH_MACPMTCSR_GU                       ETH_MACPMTCSR_GU_Msk            /* Global Unicast */
  12921. #define ETH_MACPMTCSR_WFR_Pos                  (6U)                            
  12922. #define ETH_MACPMTCSR_WFR_Msk                  (0x1UL << ETH_MACPMTCSR_WFR_Pos) /*!< 0x00000040 */
  12923. #define ETH_MACPMTCSR_WFR                      ETH_MACPMTCSR_WFR_Msk           /* Wake-Up Frame Received */
  12924. #define ETH_MACPMTCSR_MPR_Pos                  (5U)                            
  12925. #define ETH_MACPMTCSR_MPR_Msk                  (0x1UL << ETH_MACPMTCSR_MPR_Pos) /*!< 0x00000020 */
  12926. #define ETH_MACPMTCSR_MPR                      ETH_MACPMTCSR_MPR_Msk           /* Magic Packet Received */
  12927. #define ETH_MACPMTCSR_WFE_Pos                  (2U)                            
  12928. #define ETH_MACPMTCSR_WFE_Msk                  (0x1UL << ETH_MACPMTCSR_WFE_Pos) /*!< 0x00000004 */
  12929. #define ETH_MACPMTCSR_WFE                      ETH_MACPMTCSR_WFE_Msk           /* Wake-Up Frame Enable */
  12930. #define ETH_MACPMTCSR_MPE_Pos                  (1U)                            
  12931. #define ETH_MACPMTCSR_MPE_Msk                  (0x1UL << ETH_MACPMTCSR_MPE_Pos) /*!< 0x00000002 */
  12932. #define ETH_MACPMTCSR_MPE                      ETH_MACPMTCSR_MPE_Msk           /* Magic Packet Enable */
  12933. #define ETH_MACPMTCSR_PD_Pos                   (0U)                            
  12934. #define ETH_MACPMTCSR_PD_Msk                   (0x1UL << ETH_MACPMTCSR_PD_Pos)  /*!< 0x00000001 */
  12935. #define ETH_MACPMTCSR_PD                       ETH_MACPMTCSR_PD_Msk            /* Power Down */
  12936.  
  12937. /* Bit definition for Ethernet MAC Status Register */
  12938. #define ETH_MACSR_TSTS_Pos                     (9U)                            
  12939. #define ETH_MACSR_TSTS_Msk                     (0x1UL << ETH_MACSR_TSTS_Pos)    /*!< 0x00000200 */
  12940. #define ETH_MACSR_TSTS                         ETH_MACSR_TSTS_Msk              /* Time stamp trigger status */
  12941. #define ETH_MACSR_MMCTS_Pos                    (6U)                            
  12942. #define ETH_MACSR_MMCTS_Msk                    (0x1UL << ETH_MACSR_MMCTS_Pos)   /*!< 0x00000040 */
  12943. #define ETH_MACSR_MMCTS                        ETH_MACSR_MMCTS_Msk             /* MMC transmit status */
  12944. #define ETH_MACSR_MMMCRS_Pos                   (5U)                            
  12945. #define ETH_MACSR_MMMCRS_Msk                   (0x1UL << ETH_MACSR_MMMCRS_Pos)  /*!< 0x00000020 */
  12946. #define ETH_MACSR_MMMCRS                       ETH_MACSR_MMMCRS_Msk            /* MMC receive status */
  12947. #define ETH_MACSR_MMCS_Pos                     (4U)                            
  12948. #define ETH_MACSR_MMCS_Msk                     (0x1UL << ETH_MACSR_MMCS_Pos)    /*!< 0x00000010 */
  12949. #define ETH_MACSR_MMCS                         ETH_MACSR_MMCS_Msk              /* MMC status */
  12950. #define ETH_MACSR_PMTS_Pos                     (3U)                            
  12951. #define ETH_MACSR_PMTS_Msk                     (0x1UL << ETH_MACSR_PMTS_Pos)    /*!< 0x00000008 */
  12952. #define ETH_MACSR_PMTS                         ETH_MACSR_PMTS_Msk              /* PMT status */
  12953.  
  12954. /* Bit definition for Ethernet MAC Interrupt Mask Register */
  12955. #define ETH_MACIMR_TSTIM_Pos                   (9U)                            
  12956. #define ETH_MACIMR_TSTIM_Msk                   (0x1UL << ETH_MACIMR_TSTIM_Pos)  /*!< 0x00000200 */
  12957. #define ETH_MACIMR_TSTIM                       ETH_MACIMR_TSTIM_Msk            /* Time stamp trigger interrupt mask */
  12958. #define ETH_MACIMR_PMTIM_Pos                   (3U)                            
  12959. #define ETH_MACIMR_PMTIM_Msk                   (0x1UL << ETH_MACIMR_PMTIM_Pos)  /*!< 0x00000008 */
  12960. #define ETH_MACIMR_PMTIM                       ETH_MACIMR_PMTIM_Msk            /* PMT interrupt mask */
  12961.  
  12962. /* Bit definition for Ethernet MAC Address0 High Register */
  12963. #define ETH_MACA0HR_MACA0H_Pos                 (0U)                            
  12964. #define ETH_MACA0HR_MACA0H_Msk                 (0xFFFFUL << ETH_MACA0HR_MACA0H_Pos) /*!< 0x0000FFFF */
  12965. #define ETH_MACA0HR_MACA0H                     ETH_MACA0HR_MACA0H_Msk          /* MAC address0 high */
  12966.  
  12967. /* Bit definition for Ethernet MAC Address0 Low Register */
  12968. #define ETH_MACA0LR_MACA0L_Pos                 (0U)                            
  12969. #define ETH_MACA0LR_MACA0L_Msk                 (0xFFFFFFFFUL << ETH_MACA0LR_MACA0L_Pos) /*!< 0xFFFFFFFF */
  12970. #define ETH_MACA0LR_MACA0L                     ETH_MACA0LR_MACA0L_Msk          /* MAC address0 low */
  12971.  
  12972. /* Bit definition for Ethernet MAC Address1 High Register */
  12973. #define ETH_MACA1HR_AE_Pos                     (31U)                          
  12974. #define ETH_MACA1HR_AE_Msk                     (0x1UL << ETH_MACA1HR_AE_Pos)    /*!< 0x80000000 */
  12975. #define ETH_MACA1HR_AE                         ETH_MACA1HR_AE_Msk              /* Address enable */
  12976. #define ETH_MACA1HR_SA_Pos                     (30U)                          
  12977. #define ETH_MACA1HR_SA_Msk                     (0x1UL << ETH_MACA1HR_SA_Pos)    /*!< 0x40000000 */
  12978. #define ETH_MACA1HR_SA                         ETH_MACA1HR_SA_Msk              /* Source address */
  12979. #define ETH_MACA1HR_MBC_Pos                    (24U)                          
  12980. #define ETH_MACA1HR_MBC_Msk                    (0x3FUL << ETH_MACA1HR_MBC_Pos)  /*!< 0x3F000000 */
  12981. #define ETH_MACA1HR_MBC                        ETH_MACA1HR_MBC_Msk             /* Mask byte control: bits to mask for comparison of the MAC Address bytes */
  12982. #define ETH_MACA1HR_MBC_HBits15_8              0x20000000U                     /* Mask MAC Address high reg bits [15:8] */
  12983. #define ETH_MACA1HR_MBC_HBits7_0               0x10000000U                     /* Mask MAC Address high reg bits [7:0] */
  12984. #define ETH_MACA1HR_MBC_LBits31_24             0x08000000U                     /* Mask MAC Address low reg bits [31:24] */
  12985. #define ETH_MACA1HR_MBC_LBits23_16             0x04000000U                     /* Mask MAC Address low reg bits [23:16] */
  12986. #define ETH_MACA1HR_MBC_LBits15_8              0x02000000U                     /* Mask MAC Address low reg bits [15:8] */
  12987. #define ETH_MACA1HR_MBC_LBits7_0               0x01000000U                     /* Mask MAC Address low reg bits [7:0] */
  12988. #define ETH_MACA1HR_MACA1H_Pos                 (0U)                            
  12989. #define ETH_MACA1HR_MACA1H_Msk                 (0xFFFFUL << ETH_MACA1HR_MACA1H_Pos) /*!< 0x0000FFFF */
  12990. #define ETH_MACA1HR_MACA1H                     ETH_MACA1HR_MACA1H_Msk          /* MAC address1 high */
  12991.  
  12992. /* Bit definition for Ethernet MAC Address1 Low Register */
  12993. #define ETH_MACA1LR_MACA1L_Pos                 (0U)                            
  12994. #define ETH_MACA1LR_MACA1L_Msk                 (0xFFFFFFFFUL << ETH_MACA1LR_MACA1L_Pos) /*!< 0xFFFFFFFF */
  12995. #define ETH_MACA1LR_MACA1L                     ETH_MACA1LR_MACA1L_Msk          /* MAC address1 low */
  12996.  
  12997. /* Bit definition for Ethernet MAC Address2 High Register */
  12998. #define ETH_MACA2HR_AE_Pos                     (31U)                          
  12999. #define ETH_MACA2HR_AE_Msk                     (0x1UL << ETH_MACA2HR_AE_Pos)    /*!< 0x80000000 */
  13000. #define ETH_MACA2HR_AE                         ETH_MACA2HR_AE_Msk              /* Address enable */
  13001. #define ETH_MACA2HR_SA_Pos                     (30U)                          
  13002. #define ETH_MACA2HR_SA_Msk                     (0x1UL << ETH_MACA2HR_SA_Pos)    /*!< 0x40000000 */
  13003. #define ETH_MACA2HR_SA                         ETH_MACA2HR_SA_Msk              /* Source address */
  13004. #define ETH_MACA2HR_MBC_Pos                    (24U)                          
  13005. #define ETH_MACA2HR_MBC_Msk                    (0x3FUL << ETH_MACA2HR_MBC_Pos)  /*!< 0x3F000000 */
  13006. #define ETH_MACA2HR_MBC                        ETH_MACA2HR_MBC_Msk             /* Mask byte control */
  13007. #define ETH_MACA2HR_MBC_HBits15_8              0x20000000U                     /* Mask MAC Address high reg bits [15:8] */
  13008. #define ETH_MACA2HR_MBC_HBits7_0               0x10000000U                     /* Mask MAC Address high reg bits [7:0] */
  13009. #define ETH_MACA2HR_MBC_LBits31_24             0x08000000U                     /* Mask MAC Address low reg bits [31:24] */
  13010. #define ETH_MACA2HR_MBC_LBits23_16             0x04000000U                     /* Mask MAC Address low reg bits [23:16] */
  13011. #define ETH_MACA2HR_MBC_LBits15_8              0x02000000U                     /* Mask MAC Address low reg bits [15:8] */
  13012. #define ETH_MACA2HR_MBC_LBits7_0               0x01000000U                     /* Mask MAC Address low reg bits [70] */
  13013. #define ETH_MACA2HR_MACA2H_Pos                 (0U)                            
  13014. #define ETH_MACA2HR_MACA2H_Msk                 (0xFFFFUL << ETH_MACA2HR_MACA2H_Pos) /*!< 0x0000FFFF */
  13015. #define ETH_MACA2HR_MACA2H                     ETH_MACA2HR_MACA2H_Msk          /* MAC address1 high */
  13016.  
  13017. /* Bit definition for Ethernet MAC Address2 Low Register */
  13018. #define ETH_MACA2LR_MACA2L_Pos                 (0U)                            
  13019. #define ETH_MACA2LR_MACA2L_Msk                 (0xFFFFFFFFUL << ETH_MACA2LR_MACA2L_Pos) /*!< 0xFFFFFFFF */
  13020. #define ETH_MACA2LR_MACA2L                     ETH_MACA2LR_MACA2L_Msk          /* MAC address2 low */
  13021.  
  13022. /* Bit definition for Ethernet MAC Address3 High Register */
  13023. #define ETH_MACA3HR_AE_Pos                     (31U)                          
  13024. #define ETH_MACA3HR_AE_Msk                     (0x1UL << ETH_MACA3HR_AE_Pos)    /*!< 0x80000000 */
  13025. #define ETH_MACA3HR_AE                         ETH_MACA3HR_AE_Msk              /* Address enable */
  13026. #define ETH_MACA3HR_SA_Pos                     (30U)                          
  13027. #define ETH_MACA3HR_SA_Msk                     (0x1UL << ETH_MACA3HR_SA_Pos)    /*!< 0x40000000 */
  13028. #define ETH_MACA3HR_SA                         ETH_MACA3HR_SA_Msk              /* Source address */
  13029. #define ETH_MACA3HR_MBC_Pos                    (24U)                          
  13030. #define ETH_MACA3HR_MBC_Msk                    (0x3FUL << ETH_MACA3HR_MBC_Pos)  /*!< 0x3F000000 */
  13031. #define ETH_MACA3HR_MBC                        ETH_MACA3HR_MBC_Msk             /* Mask byte control */
  13032. #define ETH_MACA3HR_MBC_HBits15_8              0x20000000U                     /* Mask MAC Address high reg bits [15:8] */
  13033. #define ETH_MACA3HR_MBC_HBits7_0               0x10000000U                     /* Mask MAC Address high reg bits [7:0] */
  13034. #define ETH_MACA3HR_MBC_LBits31_24             0x08000000U                     /* Mask MAC Address low reg bits [31:24] */
  13035. #define ETH_MACA3HR_MBC_LBits23_16             0x04000000U                     /* Mask MAC Address low reg bits [23:16] */
  13036. #define ETH_MACA3HR_MBC_LBits15_8              0x02000000U                     /* Mask MAC Address low reg bits [15:8] */
  13037. #define ETH_MACA3HR_MBC_LBits7_0               0x01000000U                     /* Mask MAC Address low reg bits [70] */
  13038. #define ETH_MACA3HR_MACA3H_Pos                 (0U)                            
  13039. #define ETH_MACA3HR_MACA3H_Msk                 (0xFFFFUL << ETH_MACA3HR_MACA3H_Pos) /*!< 0x0000FFFF */
  13040. #define ETH_MACA3HR_MACA3H                     ETH_MACA3HR_MACA3H_Msk          /* MAC address3 high */
  13041.  
  13042. /* Bit definition for Ethernet MAC Address3 Low Register */
  13043. #define ETH_MACA3LR_MACA3L_Pos                 (0U)                            
  13044. #define ETH_MACA3LR_MACA3L_Msk                 (0xFFFFFFFFUL << ETH_MACA3LR_MACA3L_Pos) /*!< 0xFFFFFFFF */
  13045. #define ETH_MACA3LR_MACA3L                     ETH_MACA3LR_MACA3L_Msk          /* MAC address3 low */
  13046.  
  13047. /******************************************************************************/
  13048. /*                Ethernet MMC Registers bits definition                      */
  13049. /******************************************************************************/
  13050.  
  13051. /* Bit definition for Ethernet MMC Contol Register */
  13052. #define ETH_MMCCR_MCF_Pos                      (3U)                            
  13053. #define ETH_MMCCR_MCF_Msk                      (0x1UL << ETH_MMCCR_MCF_Pos)     /*!< 0x00000008 */
  13054. #define ETH_MMCCR_MCF                          ETH_MMCCR_MCF_Msk               /* MMC Counter Freeze */
  13055. #define ETH_MMCCR_ROR_Pos                      (2U)                            
  13056. #define ETH_MMCCR_ROR_Msk                      (0x1UL << ETH_MMCCR_ROR_Pos)     /*!< 0x00000004 */
  13057. #define ETH_MMCCR_ROR                          ETH_MMCCR_ROR_Msk               /* Reset on Read */
  13058. #define ETH_MMCCR_CSR_Pos                      (1U)                            
  13059. #define ETH_MMCCR_CSR_Msk                      (0x1UL << ETH_MMCCR_CSR_Pos)     /*!< 0x00000002 */
  13060. #define ETH_MMCCR_CSR                          ETH_MMCCR_CSR_Msk               /* Counter Stop Rollover */
  13061. #define ETH_MMCCR_CR_Pos                       (0U)                            
  13062. #define ETH_MMCCR_CR_Msk                       (0x1UL << ETH_MMCCR_CR_Pos)      /*!< 0x00000001 */
  13063. #define ETH_MMCCR_CR                           ETH_MMCCR_CR_Msk                /* Counters Reset */
  13064.  
  13065. /* Bit definition for Ethernet MMC Receive Interrupt Register */
  13066. #define ETH_MMCRIR_RGUFS_Pos                   (17U)                          
  13067. #define ETH_MMCRIR_RGUFS_Msk                   (0x1UL << ETH_MMCRIR_RGUFS_Pos)  /*!< 0x00020000 */
  13068. #define ETH_MMCRIR_RGUFS                       ETH_MMCRIR_RGUFS_Msk            /* Set when Rx good unicast frames counter reaches half the maximum value */
  13069. #define ETH_MMCRIR_RFAES_Pos                   (6U)                            
  13070. #define ETH_MMCRIR_RFAES_Msk                   (0x1UL << ETH_MMCRIR_RFAES_Pos)  /*!< 0x00000040 */
  13071. #define ETH_MMCRIR_RFAES                       ETH_MMCRIR_RFAES_Msk            /* Set when Rx alignment error counter reaches half the maximum value */
  13072. #define ETH_MMCRIR_RFCES_Pos                   (5U)                            
  13073. #define ETH_MMCRIR_RFCES_Msk                   (0x1UL << ETH_MMCRIR_RFCES_Pos)  /*!< 0x00000020 */
  13074. #define ETH_MMCRIR_RFCES                       ETH_MMCRIR_RFCES_Msk            /* Set when Rx crc error counter reaches half the maximum value */
  13075.  
  13076. /* Bit definition for Ethernet MMC Transmit Interrupt Register */
  13077. #define ETH_MMCTIR_TGFS_Pos                    (21U)                          
  13078. #define ETH_MMCTIR_TGFS_Msk                    (0x1UL << ETH_MMCTIR_TGFS_Pos)   /*!< 0x00200000 */
  13079. #define ETH_MMCTIR_TGFS                        ETH_MMCTIR_TGFS_Msk             /* Set when Tx good frame count counter reaches half the maximum value */
  13080. #define ETH_MMCTIR_TGFMSCS_Pos                 (15U)                          
  13081. #define ETH_MMCTIR_TGFMSCS_Msk                 (0x1UL << ETH_MMCTIR_TGFMSCS_Pos) /*!< 0x00008000 */
  13082. #define ETH_MMCTIR_TGFMSCS                     ETH_MMCTIR_TGFMSCS_Msk          /* Set when Tx good multi col counter reaches half the maximum value */
  13083. #define ETH_MMCTIR_TGFSCS_Pos                  (14U)                          
  13084. #define ETH_MMCTIR_TGFSCS_Msk                  (0x1UL << ETH_MMCTIR_TGFSCS_Pos) /*!< 0x00004000 */
  13085. #define ETH_MMCTIR_TGFSCS                      ETH_MMCTIR_TGFSCS_Msk           /* Set when Tx good single col counter reaches half the maximum value */
  13086.  
  13087. /* Bit definition for Ethernet MMC Receive Interrupt Mask Register */
  13088. #define ETH_MMCRIMR_RGUFM_Pos                  (17U)                          
  13089. #define ETH_MMCRIMR_RGUFM_Msk                  (0x1UL << ETH_MMCRIMR_RGUFM_Pos) /*!< 0x00020000 */
  13090. #define ETH_MMCRIMR_RGUFM                      ETH_MMCRIMR_RGUFM_Msk           /* Mask the interrupt when Rx good unicast frames counter reaches half the maximum value */
  13091. #define ETH_MMCRIMR_RFAEM_Pos                  (6U)                            
  13092. #define ETH_MMCRIMR_RFAEM_Msk                  (0x1UL << ETH_MMCRIMR_RFAEM_Pos) /*!< 0x00000040 */
  13093. #define ETH_MMCRIMR_RFAEM                      ETH_MMCRIMR_RFAEM_Msk           /* Mask the interrupt when when Rx alignment error counter reaches half the maximum value */
  13094. #define ETH_MMCRIMR_RFCEM_Pos                  (5U)                            
  13095. #define ETH_MMCRIMR_RFCEM_Msk                  (0x1UL << ETH_MMCRIMR_RFCEM_Pos) /*!< 0x00000020 */
  13096. #define ETH_MMCRIMR_RFCEM                      ETH_MMCRIMR_RFCEM_Msk           /* Mask the interrupt when Rx crc error counter reaches half the maximum value */
  13097.  
  13098. /* Bit definition for Ethernet MMC Transmit Interrupt Mask Register */
  13099. #define ETH_MMCTIMR_TGFM_Pos                   (21U)                          
  13100. #define ETH_MMCTIMR_TGFM_Msk                   (0x1UL << ETH_MMCTIMR_TGFM_Pos)  /*!< 0x00200000 */
  13101. #define ETH_MMCTIMR_TGFM                       ETH_MMCTIMR_TGFM_Msk            /* Mask the interrupt when Tx good frame count counter reaches half the maximum value */
  13102. #define ETH_MMCTIMR_TGFMSCM_Pos                (15U)                          
  13103. #define ETH_MMCTIMR_TGFMSCM_Msk                (0x1UL << ETH_MMCTIMR_TGFMSCM_Pos) /*!< 0x00008000 */
  13104. #define ETH_MMCTIMR_TGFMSCM                    ETH_MMCTIMR_TGFMSCM_Msk         /* Mask the interrupt when Tx good multi col counter reaches half the maximum value */
  13105. #define ETH_MMCTIMR_TGFSCM_Pos                 (14U)                          
  13106. #define ETH_MMCTIMR_TGFSCM_Msk                 (0x1UL << ETH_MMCTIMR_TGFSCM_Pos) /*!< 0x00004000 */
  13107. #define ETH_MMCTIMR_TGFSCM                     ETH_MMCTIMR_TGFSCM_Msk          /* Mask the interrupt when Tx good single col counter reaches half the maximum value */
  13108.  
  13109. /* Bit definition for Ethernet MMC Transmitted Good Frames after Single Collision Counter Register */
  13110. #define ETH_MMCTGFSCCR_TGFSCC_Pos              (0U)                            
  13111. #define ETH_MMCTGFSCCR_TGFSCC_Msk              (0xFFFFFFFFUL << ETH_MMCTGFSCCR_TGFSCC_Pos) /*!< 0xFFFFFFFF */
  13112. #define ETH_MMCTGFSCCR_TGFSCC                  ETH_MMCTGFSCCR_TGFSCC_Msk       /* Number of successfully transmitted frames after a single collision in Half-duplex mode. */
  13113.  
  13114. /* Bit definition for Ethernet MMC Transmitted Good Frames after More than a Single Collision Counter Register */
  13115. #define ETH_MMCTGFMSCCR_TGFMSCC_Pos            (0U)                            
  13116. #define ETH_MMCTGFMSCCR_TGFMSCC_Msk            (0xFFFFFFFFUL << ETH_MMCTGFMSCCR_TGFMSCC_Pos) /*!< 0xFFFFFFFF */
  13117. #define ETH_MMCTGFMSCCR_TGFMSCC                ETH_MMCTGFMSCCR_TGFMSCC_Msk     /* Number of successfully transmitted frames after more than a single collision in Half-duplex mode. */
  13118.  
  13119. /* Bit definition for Ethernet MMC Transmitted Good Frames Counter Register */
  13120. #define ETH_MMCTGFCR_TGFC_Pos                  (0U)                            
  13121. #define ETH_MMCTGFCR_TGFC_Msk                  (0xFFFFFFFFUL << ETH_MMCTGFCR_TGFC_Pos) /*!< 0xFFFFFFFF */
  13122. #define ETH_MMCTGFCR_TGFC                      ETH_MMCTGFCR_TGFC_Msk           /* Number of good frames transmitted. */
  13123.  
  13124. /* Bit definition for Ethernet MMC Received Frames with CRC Error Counter Register */
  13125. #define ETH_MMCRFCECR_RFCEC_Pos                (0U)                            
  13126. #define ETH_MMCRFCECR_RFCEC_Msk                (0xFFFFFFFFUL << ETH_MMCRFCECR_RFCEC_Pos) /*!< 0xFFFFFFFF */
  13127. #define ETH_MMCRFCECR_RFCEC                    ETH_MMCRFCECR_RFCEC_Msk         /* Number of frames received with CRC error. */
  13128.  
  13129. /* Bit definition for Ethernet MMC Received Frames with Alignement Error Counter Register */
  13130. #define ETH_MMCRFAECR_RFAEC_Pos                (0U)                            
  13131. #define ETH_MMCRFAECR_RFAEC_Msk                (0xFFFFFFFFUL << ETH_MMCRFAECR_RFAEC_Pos) /*!< 0xFFFFFFFF */
  13132. #define ETH_MMCRFAECR_RFAEC                    ETH_MMCRFAECR_RFAEC_Msk         /* Number of frames received with alignment (dribble) error */
  13133.  
  13134. /* Bit definition for Ethernet MMC Received Good Unicast Frames Counter Register */
  13135. #define ETH_MMCRGUFCR_RGUFC_Pos                (0U)                            
  13136. #define ETH_MMCRGUFCR_RGUFC_Msk                (0xFFFFFFFFUL << ETH_MMCRGUFCR_RGUFC_Pos) /*!< 0xFFFFFFFF */
  13137. #define ETH_MMCRGUFCR_RGUFC                    ETH_MMCRGUFCR_RGUFC_Msk         /* Number of good unicast frames received. */
  13138.  
  13139. /******************************************************************************/
  13140. /*               Ethernet PTP Registers bits definition                       */
  13141. /******************************************************************************/
  13142.  
  13143. /* Bit definition for Ethernet PTP Time Stamp Contol Register */
  13144. #define ETH_PTPTSCR_TSARU_Pos                  (5U)                            
  13145. #define ETH_PTPTSCR_TSARU_Msk                  (0x1UL << ETH_PTPTSCR_TSARU_Pos) /*!< 0x00000020 */
  13146. #define ETH_PTPTSCR_TSARU                      ETH_PTPTSCR_TSARU_Msk           /* Addend register update */
  13147. #define ETH_PTPTSCR_TSITE_Pos                  (4U)                            
  13148. #define ETH_PTPTSCR_TSITE_Msk                  (0x1UL << ETH_PTPTSCR_TSITE_Pos) /*!< 0x00000010 */
  13149. #define ETH_PTPTSCR_TSITE                      ETH_PTPTSCR_TSITE_Msk           /* Time stamp interrupt trigger enable */
  13150. #define ETH_PTPTSCR_TSSTU_Pos                  (3U)                            
  13151. #define ETH_PTPTSCR_TSSTU_Msk                  (0x1UL << ETH_PTPTSCR_TSSTU_Pos) /*!< 0x00000008 */
  13152. #define ETH_PTPTSCR_TSSTU                      ETH_PTPTSCR_TSSTU_Msk           /* Time stamp update */
  13153. #define ETH_PTPTSCR_TSSTI_Pos                  (2U)                            
  13154. #define ETH_PTPTSCR_TSSTI_Msk                  (0x1UL << ETH_PTPTSCR_TSSTI_Pos) /*!< 0x00000004 */
  13155. #define ETH_PTPTSCR_TSSTI                      ETH_PTPTSCR_TSSTI_Msk           /* Time stamp initialize */
  13156. #define ETH_PTPTSCR_TSFCU_Pos                  (1U)                            
  13157. #define ETH_PTPTSCR_TSFCU_Msk                  (0x1UL << ETH_PTPTSCR_TSFCU_Pos) /*!< 0x00000002 */
  13158. #define ETH_PTPTSCR_TSFCU                      ETH_PTPTSCR_TSFCU_Msk           /* Time stamp fine or coarse update */
  13159. #define ETH_PTPTSCR_TSE_Pos                    (0U)                            
  13160. #define ETH_PTPTSCR_TSE_Msk                    (0x1UL << ETH_PTPTSCR_TSE_Pos)   /*!< 0x00000001 */
  13161. #define ETH_PTPTSCR_TSE                        ETH_PTPTSCR_TSE_Msk             /* Time stamp enable */
  13162.  
  13163. /* Bit definition for Ethernet PTP Sub-Second Increment Register */
  13164. #define ETH_PTPSSIR_STSSI_Pos                  (0U)                            
  13165. #define ETH_PTPSSIR_STSSI_Msk                  (0xFFUL << ETH_PTPSSIR_STSSI_Pos) /*!< 0x000000FF */
  13166. #define ETH_PTPSSIR_STSSI                      ETH_PTPSSIR_STSSI_Msk           /* System time Sub-second increment value */
  13167.  
  13168. /* Bit definition for Ethernet PTP Time Stamp High Register */
  13169. #define ETH_PTPTSHR_STS_Pos                    (0U)                            
  13170. #define ETH_PTPTSHR_STS_Msk                    (0xFFFFFFFFUL << ETH_PTPTSHR_STS_Pos) /*!< 0xFFFFFFFF */
  13171. #define ETH_PTPTSHR_STS                        ETH_PTPTSHR_STS_Msk             /* System Time second */
  13172.  
  13173. /* Bit definition for Ethernet PTP Time Stamp Low Register */
  13174. #define ETH_PTPTSLR_STPNS_Pos                  (31U)                          
  13175. #define ETH_PTPTSLR_STPNS_Msk                  (0x1UL << ETH_PTPTSLR_STPNS_Pos) /*!< 0x80000000 */
  13176. #define ETH_PTPTSLR_STPNS                      ETH_PTPTSLR_STPNS_Msk           /* System Time Positive or negative time */
  13177. #define ETH_PTPTSLR_STSS_Pos                   (0U)                            
  13178. #define ETH_PTPTSLR_STSS_Msk                   (0x7FFFFFFFUL << ETH_PTPTSLR_STSS_Pos) /*!< 0x7FFFFFFF */
  13179. #define ETH_PTPTSLR_STSS                       ETH_PTPTSLR_STSS_Msk            /* System Time sub-seconds */
  13180.  
  13181. /* Bit definition for Ethernet PTP Time Stamp High Update Register */
  13182. #define ETH_PTPTSHUR_TSUS_Pos                  (0U)                            
  13183. #define ETH_PTPTSHUR_TSUS_Msk                  (0xFFFFFFFFUL << ETH_PTPTSHUR_TSUS_Pos) /*!< 0xFFFFFFFF */
  13184. #define ETH_PTPTSHUR_TSUS                      ETH_PTPTSHUR_TSUS_Msk           /* Time stamp update seconds */
  13185.  
  13186. /* Bit definition for Ethernet PTP Time Stamp Low Update Register */
  13187. #define ETH_PTPTSLUR_TSUPNS_Pos                (31U)                          
  13188. #define ETH_PTPTSLUR_TSUPNS_Msk                (0x1UL << ETH_PTPTSLUR_TSUPNS_Pos) /*!< 0x80000000 */
  13189. #define ETH_PTPTSLUR_TSUPNS                    ETH_PTPTSLUR_TSUPNS_Msk         /* Time stamp update Positive or negative time */
  13190. #define ETH_PTPTSLUR_TSUSS_Pos                 (0U)                            
  13191. #define ETH_PTPTSLUR_TSUSS_Msk                 (0x7FFFFFFFUL << ETH_PTPTSLUR_TSUSS_Pos) /*!< 0x7FFFFFFF */
  13192. #define ETH_PTPTSLUR_TSUSS                     ETH_PTPTSLUR_TSUSS_Msk          /* Time stamp update sub-seconds */
  13193.  
  13194. /* Bit definition for Ethernet PTP Time Stamp Addend Register */
  13195. #define ETH_PTPTSAR_TSA_Pos                    (0U)                            
  13196. #define ETH_PTPTSAR_TSA_Msk                    (0xFFFFFFFFUL << ETH_PTPTSAR_TSA_Pos) /*!< 0xFFFFFFFF */
  13197. #define ETH_PTPTSAR_TSA                        ETH_PTPTSAR_TSA_Msk             /* Time stamp addend */
  13198.  
  13199. /* Bit definition for Ethernet PTP Target Time High Register */
  13200. #define ETH_PTPTTHR_TTSH_Pos                   (0U)                            
  13201. #define ETH_PTPTTHR_TTSH_Msk                   (0xFFFFFFFFUL << ETH_PTPTTHR_TTSH_Pos) /*!< 0xFFFFFFFF */
  13202. #define ETH_PTPTTHR_TTSH                       ETH_PTPTTHR_TTSH_Msk            /* Target time stamp high */
  13203.  
  13204. /* Bit definition for Ethernet PTP Target Time Low Register */
  13205. #define ETH_PTPTTLR_TTSL_Pos                   (0U)                            
  13206. #define ETH_PTPTTLR_TTSL_Msk                   (0xFFFFFFFFUL << ETH_PTPTTLR_TTSL_Pos) /*!< 0xFFFFFFFF */
  13207. #define ETH_PTPTTLR_TTSL                       ETH_PTPTTLR_TTSL_Msk            /* Target time stamp low */
  13208.  
  13209. /******************************************************************************/
  13210. /*                 Ethernet DMA Registers bits definition                     */
  13211. /******************************************************************************/
  13212.  
  13213. /* Bit definition for Ethernet DMA Bus Mode Register */
  13214. #define ETH_DMABMR_AAB_Pos                     (25U)                          
  13215. #define ETH_DMABMR_AAB_Msk                     (0x1UL << ETH_DMABMR_AAB_Pos)    /*!< 0x02000000 */
  13216. #define ETH_DMABMR_AAB                         ETH_DMABMR_AAB_Msk              /* Address-Aligned beats */
  13217. #define ETH_DMABMR_FPM_Pos                     (24U)                          
  13218. #define ETH_DMABMR_FPM_Msk                     (0x1UL << ETH_DMABMR_FPM_Pos)    /*!< 0x01000000 */
  13219. #define ETH_DMABMR_FPM                         ETH_DMABMR_FPM_Msk              /* 4xPBL mode */
  13220. #define ETH_DMABMR_USP_Pos                     (23U)                          
  13221. #define ETH_DMABMR_USP_Msk                     (0x1UL << ETH_DMABMR_USP_Pos)    /*!< 0x00800000 */
  13222. #define ETH_DMABMR_USP                         ETH_DMABMR_USP_Msk              /* Use separate PBL */
  13223. #define ETH_DMABMR_RDP_Pos                     (17U)                          
  13224. #define ETH_DMABMR_RDP_Msk                     (0x3FUL << ETH_DMABMR_RDP_Pos)   /*!< 0x007E0000 */
  13225. #define ETH_DMABMR_RDP                         ETH_DMABMR_RDP_Msk              /* RxDMA PBL */
  13226. #define ETH_DMABMR_RDP_1Beat                   0x00020000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 1 */
  13227. #define ETH_DMABMR_RDP_2Beat                   0x00040000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 2 */
  13228. #define ETH_DMABMR_RDP_4Beat                   0x00080000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
  13229. #define ETH_DMABMR_RDP_8Beat                   0x00100000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
  13230. #define ETH_DMABMR_RDP_16Beat                  0x00200000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
  13231. #define ETH_DMABMR_RDP_32Beat                  0x00400000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 32 */                
  13232. #define ETH_DMABMR_RDP_4xPBL_4Beat             0x01020000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
  13233. #define ETH_DMABMR_RDP_4xPBL_8Beat             0x01040000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
  13234. #define ETH_DMABMR_RDP_4xPBL_16Beat            0x01080000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
  13235. #define ETH_DMABMR_RDP_4xPBL_32Beat            0x01100000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
  13236. #define ETH_DMABMR_RDP_4xPBL_64Beat            0x01200000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 64 */
  13237. #define ETH_DMABMR_RDP_4xPBL_128Beat           0x01400000U                     /* maximum number of beats to be transferred in one RxDMA transaction is 128 */  
  13238. #define ETH_DMABMR_FB_Pos                      (16U)                          
  13239. #define ETH_DMABMR_FB_Msk                      (0x1UL << ETH_DMABMR_FB_Pos)     /*!< 0x00010000 */
  13240. #define ETH_DMABMR_FB                          ETH_DMABMR_FB_Msk               /* Fixed Burst */
  13241. #define ETH_DMABMR_RTPR_Pos                    (14U)                          
  13242. #define ETH_DMABMR_RTPR_Msk                    (0x3UL << ETH_DMABMR_RTPR_Pos)   /*!< 0x0000C000 */
  13243. #define ETH_DMABMR_RTPR                        ETH_DMABMR_RTPR_Msk             /* Rx Tx priority ratio */
  13244. #define ETH_DMABMR_RTPR_1_1                    0x00000000U                     /* Rx Tx priority ratio */
  13245. #define ETH_DMABMR_RTPR_2_1                    0x00004000U                     /* Rx Tx priority ratio */
  13246. #define ETH_DMABMR_RTPR_3_1                    0x00008000U                     /* Rx Tx priority ratio */
  13247. #define ETH_DMABMR_RTPR_4_1                    0x0000C000U                     /* Rx Tx priority ratio */  
  13248. #define ETH_DMABMR_PBL_Pos                     (8U)                            
  13249. #define ETH_DMABMR_PBL_Msk                     (0x3FUL << ETH_DMABMR_PBL_Pos)   /*!< 0x00003F00 */
  13250. #define ETH_DMABMR_PBL                         ETH_DMABMR_PBL_Msk              /* Programmable burst length */
  13251. #define ETH_DMABMR_PBL_1Beat                   0x00000100U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 1 */
  13252. #define ETH_DMABMR_PBL_2Beat                   0x00000200U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 2 */
  13253. #define ETH_DMABMR_PBL_4Beat                   0x00000400U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
  13254. #define ETH_DMABMR_PBL_8Beat                   0x00000800U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
  13255. #define ETH_DMABMR_PBL_16Beat                  0x00001000U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
  13256. #define ETH_DMABMR_PBL_32Beat                  0x00002000U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */                
  13257. #define ETH_DMABMR_PBL_4xPBL_4Beat             0x01000100U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
  13258. #define ETH_DMABMR_PBL_4xPBL_8Beat             0x01000200U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
  13259. #define ETH_DMABMR_PBL_4xPBL_16Beat            0x01000400U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
  13260. #define ETH_DMABMR_PBL_4xPBL_32Beat            0x01000800U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
  13261. #define ETH_DMABMR_PBL_4xPBL_64Beat            0x01001000U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 64 */
  13262. #define ETH_DMABMR_PBL_4xPBL_128Beat           0x01002000U                     /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 128 */
  13263. #define ETH_DMABMR_DSL_Pos                     (2U)                            
  13264. #define ETH_DMABMR_DSL_Msk                     (0x1FUL << ETH_DMABMR_DSL_Pos)   /*!< 0x0000007C */
  13265. #define ETH_DMABMR_DSL                         ETH_DMABMR_DSL_Msk              /* Descriptor Skip Length */
  13266. #define ETH_DMABMR_DA_Pos                      (1U)                            
  13267. #define ETH_DMABMR_DA_Msk                      (0x1UL << ETH_DMABMR_DA_Pos)     /*!< 0x00000002 */
  13268. #define ETH_DMABMR_DA                          ETH_DMABMR_DA_Msk               /* DMA arbitration scheme */
  13269. #define ETH_DMABMR_SR_Pos                      (0U)                            
  13270. #define ETH_DMABMR_SR_Msk                      (0x1UL << ETH_DMABMR_SR_Pos)     /*!< 0x00000001 */
  13271. #define ETH_DMABMR_SR                          ETH_DMABMR_SR_Msk               /* Software reset */
  13272.  
  13273. /* Bit definition for Ethernet DMA Transmit Poll Demand Register */
  13274. #define ETH_DMATPDR_TPD_Pos                    (0U)                            
  13275. #define ETH_DMATPDR_TPD_Msk                    (0xFFFFFFFFUL << ETH_DMATPDR_TPD_Pos) /*!< 0xFFFFFFFF */
  13276. #define ETH_DMATPDR_TPD                        ETH_DMATPDR_TPD_Msk             /* Transmit poll demand */
  13277.  
  13278. /* Bit definition for Ethernet DMA Receive Poll Demand Register */
  13279. #define ETH_DMARPDR_RPD_Pos                    (0U)                            
  13280. #define ETH_DMARPDR_RPD_Msk                    (0xFFFFFFFFUL << ETH_DMARPDR_RPD_Pos) /*!< 0xFFFFFFFF */
  13281. #define ETH_DMARPDR_RPD                        ETH_DMARPDR_RPD_Msk             /* Receive poll demand  */
  13282.  
  13283. /* Bit definition for Ethernet DMA Receive Descriptor List Address Register */
  13284. #define ETH_DMARDLAR_SRL_Pos                   (0U)                            
  13285. #define ETH_DMARDLAR_SRL_Msk                   (0xFFFFFFFFUL << ETH_DMARDLAR_SRL_Pos) /*!< 0xFFFFFFFF */
  13286. #define ETH_DMARDLAR_SRL                       ETH_DMARDLAR_SRL_Msk            /* Start of receive list */
  13287.  
  13288. /* Bit definition for Ethernet DMA Transmit Descriptor List Address Register */
  13289. #define ETH_DMATDLAR_STL_Pos                   (0U)                            
  13290. #define ETH_DMATDLAR_STL_Msk                   (0xFFFFFFFFUL << ETH_DMATDLAR_STL_Pos) /*!< 0xFFFFFFFF */
  13291. #define ETH_DMATDLAR_STL                       ETH_DMATDLAR_STL_Msk            /* Start of transmit list */
  13292.  
  13293. /* Bit definition for Ethernet DMA Status Register */
  13294. #define ETH_DMASR_TSTS_Pos                     (29U)                          
  13295. #define ETH_DMASR_TSTS_Msk                     (0x1UL << ETH_DMASR_TSTS_Pos)    /*!< 0x20000000 */
  13296. #define ETH_DMASR_TSTS                         ETH_DMASR_TSTS_Msk              /* Time-stamp trigger status */
  13297. #define ETH_DMASR_PMTS_Pos                     (28U)                          
  13298. #define ETH_DMASR_PMTS_Msk                     (0x1UL << ETH_DMASR_PMTS_Pos)    /*!< 0x10000000 */
  13299. #define ETH_DMASR_PMTS                         ETH_DMASR_PMTS_Msk              /* PMT status */
  13300. #define ETH_DMASR_MMCS_Pos                     (27U)                          
  13301. #define ETH_DMASR_MMCS_Msk                     (0x1UL << ETH_DMASR_MMCS_Pos)    /*!< 0x08000000 */
  13302. #define ETH_DMASR_MMCS                         ETH_DMASR_MMCS_Msk              /* MMC status */
  13303. #define ETH_DMASR_EBS_Pos                      (23U)                          
  13304. #define ETH_DMASR_EBS_Msk                      (0x7UL << ETH_DMASR_EBS_Pos)     /*!< 0x03800000 */
  13305. #define ETH_DMASR_EBS                          ETH_DMASR_EBS_Msk               /* Error bits status */
  13306.   /* combination with EBS[2:0] for GetFlagStatus function */
  13307. #define ETH_DMASR_EBS_DescAccess_Pos           (25U)                          
  13308. #define ETH_DMASR_EBS_DescAccess_Msk           (0x1UL << ETH_DMASR_EBS_DescAccess_Pos) /*!< 0x02000000 */
  13309. #define ETH_DMASR_EBS_DescAccess               ETH_DMASR_EBS_DescAccess_Msk    /* Error bits 0-data buffer, 1-desc. access */
  13310. #define ETH_DMASR_EBS_ReadTransf_Pos           (24U)                          
  13311. #define ETH_DMASR_EBS_ReadTransf_Msk           (0x1UL << ETH_DMASR_EBS_ReadTransf_Pos) /*!< 0x01000000 */
  13312. #define ETH_DMASR_EBS_ReadTransf               ETH_DMASR_EBS_ReadTransf_Msk    /* Error bits 0-write trnsf, 1-read transfr */
  13313. #define ETH_DMASR_EBS_DataTransfTx_Pos         (23U)                          
  13314. #define ETH_DMASR_EBS_DataTransfTx_Msk         (0x1UL << ETH_DMASR_EBS_DataTransfTx_Pos) /*!< 0x00800000 */
  13315. #define ETH_DMASR_EBS_DataTransfTx             ETH_DMASR_EBS_DataTransfTx_Msk  /* Error bits 0-Rx DMA, 1-Tx DMA */
  13316. #define ETH_DMASR_TPS_Pos                      (20U)                          
  13317. #define ETH_DMASR_TPS_Msk                      (0x7UL << ETH_DMASR_TPS_Pos)     /*!< 0x00700000 */
  13318. #define ETH_DMASR_TPS                          ETH_DMASR_TPS_Msk               /* Transmit process state */
  13319. #define ETH_DMASR_TPS_Stopped                  0x00000000U                     /* Stopped - Reset or Stop Tx Command issued  */
  13320. #define ETH_DMASR_TPS_Fetching_Pos             (20U)                          
  13321. #define ETH_DMASR_TPS_Fetching_Msk             (0x1UL << ETH_DMASR_TPS_Fetching_Pos) /*!< 0x00100000 */
  13322. #define ETH_DMASR_TPS_Fetching                 ETH_DMASR_TPS_Fetching_Msk      /* Running - fetching the Tx descriptor */
  13323. #define ETH_DMASR_TPS_Waiting_Pos              (21U)                          
  13324. #define ETH_DMASR_TPS_Waiting_Msk              (0x1UL << ETH_DMASR_TPS_Waiting_Pos) /*!< 0x00200000 */
  13325. #define ETH_DMASR_TPS_Waiting                  ETH_DMASR_TPS_Waiting_Msk       /* Running - waiting for status */
  13326. #define ETH_DMASR_TPS_Reading_Pos              (20U)                          
  13327. #define ETH_DMASR_TPS_Reading_Msk              (0x3UL << ETH_DMASR_TPS_Reading_Pos) /*!< 0x00300000 */
  13328. #define ETH_DMASR_TPS_Reading                  ETH_DMASR_TPS_Reading_Msk       /* Running - reading the data from host memory */
  13329. #define ETH_DMASR_TPS_Suspended_Pos            (21U)                          
  13330. #define ETH_DMASR_TPS_Suspended_Msk            (0x3UL << ETH_DMASR_TPS_Suspended_Pos) /*!< 0x00600000 */
  13331. #define ETH_DMASR_TPS_Suspended                ETH_DMASR_TPS_Suspended_Msk     /* Suspended - Tx Descriptor unavailabe */
  13332. #define ETH_DMASR_TPS_Closing_Pos              (20U)                          
  13333. #define ETH_DMASR_TPS_Closing_Msk              (0x7UL << ETH_DMASR_TPS_Closing_Pos) /*!< 0x00700000 */
  13334. #define ETH_DMASR_TPS_Closing                  ETH_DMASR_TPS_Closing_Msk       /* Running - closing Rx descriptor */
  13335. #define ETH_DMASR_RPS_Pos                      (17U)                          
  13336. #define ETH_DMASR_RPS_Msk                      (0x7UL << ETH_DMASR_RPS_Pos)     /*!< 0x000E0000 */
  13337. #define ETH_DMASR_RPS                          ETH_DMASR_RPS_Msk               /* Receive process state */
  13338. #define ETH_DMASR_RPS_Stopped                  0x00000000U                     /* Stopped - Reset or Stop Rx Command issued */
  13339. #define ETH_DMASR_RPS_Fetching_Pos             (17U)                          
  13340. #define ETH_DMASR_RPS_Fetching_Msk             (0x1UL << ETH_DMASR_RPS_Fetching_Pos) /*!< 0x00020000 */
  13341. #define ETH_DMASR_RPS_Fetching                 ETH_DMASR_RPS_Fetching_Msk      /* Running - fetching the Rx descriptor */
  13342. #define ETH_DMASR_RPS_Waiting_Pos              (17U)                          
  13343. #define ETH_DMASR_RPS_Waiting_Msk              (0x3UL << ETH_DMASR_RPS_Waiting_Pos) /*!< 0x00060000 */
  13344. #define ETH_DMASR_RPS_Waiting                  ETH_DMASR_RPS_Waiting_Msk       /* Running - waiting for packet */
  13345. #define ETH_DMASR_RPS_Suspended_Pos            (19U)                          
  13346. #define ETH_DMASR_RPS_Suspended_Msk            (0x1UL << ETH_DMASR_RPS_Suspended_Pos) /*!< 0x00080000 */
  13347. #define ETH_DMASR_RPS_Suspended                ETH_DMASR_RPS_Suspended_Msk     /* Suspended - Rx Descriptor unavailable */
  13348. #define ETH_DMASR_RPS_Closing_Pos              (17U)                          
  13349. #define ETH_DMASR_RPS_Closing_Msk              (0x5UL << ETH_DMASR_RPS_Closing_Pos) /*!< 0x000A0000 */
  13350. #define ETH_DMASR_RPS_Closing                  ETH_DMASR_RPS_Closing_Msk       /* Running - closing descriptor */
  13351. #define ETH_DMASR_RPS_Queuing_Pos              (17U)                          
  13352. #define ETH_DMASR_RPS_Queuing_Msk              (0x7UL << ETH_DMASR_RPS_Queuing_Pos) /*!< 0x000E0000 */
  13353. #define ETH_DMASR_RPS_Queuing                  ETH_DMASR_RPS_Queuing_Msk       /* Running - queuing the recieve frame into host memory */
  13354. #define ETH_DMASR_NIS_Pos                      (16U)                          
  13355. #define ETH_DMASR_NIS_Msk                      (0x1UL << ETH_DMASR_NIS_Pos)     /*!< 0x00010000 */
  13356. #define ETH_DMASR_NIS                          ETH_DMASR_NIS_Msk               /* Normal interrupt summary */
  13357. #define ETH_DMASR_AIS_Pos                      (15U)                          
  13358. #define ETH_DMASR_AIS_Msk                      (0x1UL << ETH_DMASR_AIS_Pos)     /*!< 0x00008000 */
  13359. #define ETH_DMASR_AIS                          ETH_DMASR_AIS_Msk               /* Abnormal interrupt summary */
  13360. #define ETH_DMASR_ERS_Pos                      (14U)                          
  13361. #define ETH_DMASR_ERS_Msk                      (0x1UL << ETH_DMASR_ERS_Pos)     /*!< 0x00004000 */
  13362. #define ETH_DMASR_ERS                          ETH_DMASR_ERS_Msk               /* Early receive status */
  13363. #define ETH_DMASR_FBES_Pos                     (13U)                          
  13364. #define ETH_DMASR_FBES_Msk                     (0x1UL << ETH_DMASR_FBES_Pos)    /*!< 0x00002000 */
  13365. #define ETH_DMASR_FBES                         ETH_DMASR_FBES_Msk              /* Fatal bus error status */
  13366. #define ETH_DMASR_ETS_Pos                      (10U)                          
  13367. #define ETH_DMASR_ETS_Msk                      (0x1UL << ETH_DMASR_ETS_Pos)     /*!< 0x00000400 */
  13368. #define ETH_DMASR_ETS                          ETH_DMASR_ETS_Msk               /* Early transmit status */
  13369. #define ETH_DMASR_RWTS_Pos                     (9U)                            
  13370. #define ETH_DMASR_RWTS_Msk                     (0x1UL << ETH_DMASR_RWTS_Pos)    /*!< 0x00000200 */
  13371. #define ETH_DMASR_RWTS                         ETH_DMASR_RWTS_Msk              /* Receive watchdog timeout status */
  13372. #define ETH_DMASR_RPSS_Pos                     (8U)                            
  13373. #define ETH_DMASR_RPSS_Msk                     (0x1UL << ETH_DMASR_RPSS_Pos)    /*!< 0x00000100 */
  13374. #define ETH_DMASR_RPSS                         ETH_DMASR_RPSS_Msk              /* Receive process stopped status */
  13375. #define ETH_DMASR_RBUS_Pos                     (7U)                            
  13376. #define ETH_DMASR_RBUS_Msk                     (0x1UL << ETH_DMASR_RBUS_Pos)    /*!< 0x00000080 */
  13377. #define ETH_DMASR_RBUS                         ETH_DMASR_RBUS_Msk              /* Receive buffer unavailable status */
  13378. #define ETH_DMASR_RS_Pos                       (6U)                            
  13379. #define ETH_DMASR_RS_Msk                       (0x1UL << ETH_DMASR_RS_Pos)      /*!< 0x00000040 */
  13380. #define ETH_DMASR_RS                           ETH_DMASR_RS_Msk                /* Receive status */
  13381. #define ETH_DMASR_TUS_Pos                      (5U)                            
  13382. #define ETH_DMASR_TUS_Msk                      (0x1UL << ETH_DMASR_TUS_Pos)     /*!< 0x00000020 */
  13383. #define ETH_DMASR_TUS                          ETH_DMASR_TUS_Msk               /* Transmit underflow status */
  13384. #define ETH_DMASR_ROS_Pos                      (4U)                            
  13385. #define ETH_DMASR_ROS_Msk                      (0x1UL << ETH_DMASR_ROS_Pos)     /*!< 0x00000010 */
  13386. #define ETH_DMASR_ROS                          ETH_DMASR_ROS_Msk               /* Receive overflow status */
  13387. #define ETH_DMASR_TJTS_Pos                     (3U)                            
  13388. #define ETH_DMASR_TJTS_Msk                     (0x1UL << ETH_DMASR_TJTS_Pos)    /*!< 0x00000008 */
  13389. #define ETH_DMASR_TJTS                         ETH_DMASR_TJTS_Msk              /* Transmit jabber timeout status */
  13390. #define ETH_DMASR_TBUS_Pos                     (2U)                            
  13391. #define ETH_DMASR_TBUS_Msk                     (0x1UL << ETH_DMASR_TBUS_Pos)    /*!< 0x00000004 */
  13392. #define ETH_DMASR_TBUS                         ETH_DMASR_TBUS_Msk              /* Transmit buffer unavailable status */
  13393. #define ETH_DMASR_TPSS_Pos                     (1U)                            
  13394. #define ETH_DMASR_TPSS_Msk                     (0x1UL << ETH_DMASR_TPSS_Pos)    /*!< 0x00000002 */
  13395. #define ETH_DMASR_TPSS                         ETH_DMASR_TPSS_Msk              /* Transmit process stopped status */
  13396. #define ETH_DMASR_TS_Pos                       (0U)                            
  13397. #define ETH_DMASR_TS_Msk                       (0x1UL << ETH_DMASR_TS_Pos)      /*!< 0x00000001 */
  13398. #define ETH_DMASR_TS                           ETH_DMASR_TS_Msk                /* Transmit status */
  13399.  
  13400. /* Bit definition for Ethernet DMA Operation Mode Register */
  13401. #define ETH_DMAOMR_DTCEFD_Pos                  (26U)                          
  13402. #define ETH_DMAOMR_DTCEFD_Msk                  (0x1UL << ETH_DMAOMR_DTCEFD_Pos) /*!< 0x04000000 */
  13403. #define ETH_DMAOMR_DTCEFD                      ETH_DMAOMR_DTCEFD_Msk           /* Disable Dropping of TCP/IP checksum error frames */
  13404. #define ETH_DMAOMR_RSF_Pos                     (25U)                          
  13405. #define ETH_DMAOMR_RSF_Msk                     (0x1UL << ETH_DMAOMR_RSF_Pos)    /*!< 0x02000000 */
  13406. #define ETH_DMAOMR_RSF                         ETH_DMAOMR_RSF_Msk              /* Receive store and forward */
  13407. #define ETH_DMAOMR_DFRF_Pos                    (24U)                          
  13408. #define ETH_DMAOMR_DFRF_Msk                    (0x1UL << ETH_DMAOMR_DFRF_Pos)   /*!< 0x01000000 */
  13409. #define ETH_DMAOMR_DFRF                        ETH_DMAOMR_DFRF_Msk             /* Disable flushing of received frames */
  13410. #define ETH_DMAOMR_TSF_Pos                     (21U)                          
  13411. #define ETH_DMAOMR_TSF_Msk                     (0x1UL << ETH_DMAOMR_TSF_Pos)    /*!< 0x00200000 */
  13412. #define ETH_DMAOMR_TSF                         ETH_DMAOMR_TSF_Msk              /* Transmit store and forward */
  13413. #define ETH_DMAOMR_FTF_Pos                     (20U)                          
  13414. #define ETH_DMAOMR_FTF_Msk                     (0x1UL << ETH_DMAOMR_FTF_Pos)    /*!< 0x00100000 */
  13415. #define ETH_DMAOMR_FTF                         ETH_DMAOMR_FTF_Msk              /* Flush transmit FIFO */
  13416. #define ETH_DMAOMR_TTC_Pos                     (14U)                          
  13417. #define ETH_DMAOMR_TTC_Msk                     (0x7UL << ETH_DMAOMR_TTC_Pos)    /*!< 0x0001C000 */
  13418. #define ETH_DMAOMR_TTC                         ETH_DMAOMR_TTC_Msk              /* Transmit threshold control */
  13419. #define ETH_DMAOMR_TTC_64Bytes                 0x00000000U                     /* threshold level of the MTL Transmit FIFO is 64 Bytes */
  13420. #define ETH_DMAOMR_TTC_128Bytes                0x00004000U                     /* threshold level of the MTL Transmit FIFO is 128 Bytes */
  13421. #define ETH_DMAOMR_TTC_192Bytes                0x00008000U                     /* threshold level of the MTL Transmit FIFO is 192 Bytes */
  13422. #define ETH_DMAOMR_TTC_256Bytes                0x0000C000U                     /* threshold level of the MTL Transmit FIFO is 256 Bytes */
  13423. #define ETH_DMAOMR_TTC_40Bytes                 0x00010000U                     /* threshold level of the MTL Transmit FIFO is 40 Bytes */
  13424. #define ETH_DMAOMR_TTC_32Bytes                 0x00014000U                     /* threshold level of the MTL Transmit FIFO is 32 Bytes */
  13425. #define ETH_DMAOMR_TTC_24Bytes                 0x00018000U                     /* threshold level of the MTL Transmit FIFO is 24 Bytes */
  13426. #define ETH_DMAOMR_TTC_16Bytes                 0x0001C000U                     /* threshold level of the MTL Transmit FIFO is 16 Bytes */
  13427. #define ETH_DMAOMR_ST_Pos                      (13U)                          
  13428. #define ETH_DMAOMR_ST_Msk                      (0x1UL << ETH_DMAOMR_ST_Pos)     /*!< 0x00002000 */
  13429. #define ETH_DMAOMR_ST                          ETH_DMAOMR_ST_Msk               /* Start/stop transmission command */
  13430. #define ETH_DMAOMR_FEF_Pos                     (7U)                            
  13431. #define ETH_DMAOMR_FEF_Msk                     (0x1UL << ETH_DMAOMR_FEF_Pos)    /*!< 0x00000080 */
  13432. #define ETH_DMAOMR_FEF                         ETH_DMAOMR_FEF_Msk              /* Forward error frames */
  13433. #define ETH_DMAOMR_FUGF_Pos                    (6U)                            
  13434. #define ETH_DMAOMR_FUGF_Msk                    (0x1UL << ETH_DMAOMR_FUGF_Pos)   /*!< 0x00000040 */
  13435. #define ETH_DMAOMR_FUGF                        ETH_DMAOMR_FUGF_Msk             /* Forward undersized good frames */
  13436. #define ETH_DMAOMR_RTC_Pos                     (3U)                            
  13437. #define ETH_DMAOMR_RTC_Msk                     (0x3UL << ETH_DMAOMR_RTC_Pos)    /*!< 0x00000018 */
  13438. #define ETH_DMAOMR_RTC                         ETH_DMAOMR_RTC_Msk              /* receive threshold control */
  13439. #define ETH_DMAOMR_RTC_64Bytes                 0x00000000U                     /* threshold level of the MTL Receive FIFO is 64 Bytes */
  13440. #define ETH_DMAOMR_RTC_32Bytes                 0x00000008U                     /* threshold level of the MTL Receive FIFO is 32 Bytes */
  13441. #define ETH_DMAOMR_RTC_96Bytes                 0x00000010U                     /* threshold level of the MTL Receive FIFO is 96 Bytes */
  13442. #define ETH_DMAOMR_RTC_128Bytes                0x00000018U                     /* threshold level of the MTL Receive FIFO is 128 Bytes */
  13443. #define ETH_DMAOMR_OSF_Pos                     (2U)                            
  13444. #define ETH_DMAOMR_OSF_Msk                     (0x1UL << ETH_DMAOMR_OSF_Pos)    /*!< 0x00000004 */
  13445. #define ETH_DMAOMR_OSF                         ETH_DMAOMR_OSF_Msk              /* operate on second frame */
  13446. #define ETH_DMAOMR_SR_Pos                      (1U)                            
  13447. #define ETH_DMAOMR_SR_Msk                      (0x1UL << ETH_DMAOMR_SR_Pos)     /*!< 0x00000002 */
  13448. #define ETH_DMAOMR_SR                          ETH_DMAOMR_SR_Msk               /* Start/stop receive */
  13449.  
  13450. /* Bit definition for Ethernet DMA Interrupt Enable Register */
  13451. #define ETH_DMAIER_NISE_Pos                    (16U)                          
  13452. #define ETH_DMAIER_NISE_Msk                    (0x1UL << ETH_DMAIER_NISE_Pos)   /*!< 0x00010000 */
  13453. #define ETH_DMAIER_NISE                        ETH_DMAIER_NISE_Msk             /* Normal interrupt summary enable */
  13454. #define ETH_DMAIER_AISE_Pos                    (15U)                          
  13455. #define ETH_DMAIER_AISE_Msk                    (0x1UL << ETH_DMAIER_AISE_Pos)   /*!< 0x00008000 */
  13456. #define ETH_DMAIER_AISE                        ETH_DMAIER_AISE_Msk             /* Abnormal interrupt summary enable */
  13457. #define ETH_DMAIER_ERIE_Pos                    (14U)                          
  13458. #define ETH_DMAIER_ERIE_Msk                    (0x1UL << ETH_DMAIER_ERIE_Pos)   /*!< 0x00004000 */
  13459. #define ETH_DMAIER_ERIE                        ETH_DMAIER_ERIE_Msk             /* Early receive interrupt enable */
  13460. #define ETH_DMAIER_FBEIE_Pos                   (13U)                          
  13461. #define ETH_DMAIER_FBEIE_Msk                   (0x1UL << ETH_DMAIER_FBEIE_Pos)  /*!< 0x00002000 */
  13462. #define ETH_DMAIER_FBEIE                       ETH_DMAIER_FBEIE_Msk            /* Fatal bus error interrupt enable */
  13463. #define ETH_DMAIER_ETIE_Pos                    (10U)                          
  13464. #define ETH_DMAIER_ETIE_Msk                    (0x1UL << ETH_DMAIER_ETIE_Pos)   /*!< 0x00000400 */
  13465. #define ETH_DMAIER_ETIE                        ETH_DMAIER_ETIE_Msk             /* Early transmit interrupt enable */
  13466. #define ETH_DMAIER_RWTIE_Pos                   (9U)                            
  13467. #define ETH_DMAIER_RWTIE_Msk                   (0x1UL << ETH_DMAIER_RWTIE_Pos)  /*!< 0x00000200 */
  13468. #define ETH_DMAIER_RWTIE                       ETH_DMAIER_RWTIE_Msk            /* Receive watchdog timeout interrupt enable */
  13469. #define ETH_DMAIER_RPSIE_Pos                   (8U)                            
  13470. #define ETH_DMAIER_RPSIE_Msk                   (0x1UL << ETH_DMAIER_RPSIE_Pos)  /*!< 0x00000100 */
  13471. #define ETH_DMAIER_RPSIE                       ETH_DMAIER_RPSIE_Msk            /* Receive process stopped interrupt enable */
  13472. #define ETH_DMAIER_RBUIE_Pos                   (7U)                            
  13473. #define ETH_DMAIER_RBUIE_Msk                   (0x1UL << ETH_DMAIER_RBUIE_Pos)  /*!< 0x00000080 */
  13474. #define ETH_DMAIER_RBUIE                       ETH_DMAIER_RBUIE_Msk            /* Receive buffer unavailable interrupt enable */
  13475. #define ETH_DMAIER_RIE_Pos                     (6U)                            
  13476. #define ETH_DMAIER_RIE_Msk                     (0x1UL << ETH_DMAIER_RIE_Pos)    /*!< 0x00000040 */
  13477. #define ETH_DMAIER_RIE                         ETH_DMAIER_RIE_Msk              /* Receive interrupt enable */
  13478. #define ETH_DMAIER_TUIE_Pos                    (5U)                            
  13479. #define ETH_DMAIER_TUIE_Msk                    (0x1UL << ETH_DMAIER_TUIE_Pos)   /*!< 0x00000020 */
  13480. #define ETH_DMAIER_TUIE                        ETH_DMAIER_TUIE_Msk             /* Transmit Underflow interrupt enable */
  13481. #define ETH_DMAIER_ROIE_Pos                    (4U)                            
  13482. #define ETH_DMAIER_ROIE_Msk                    (0x1UL << ETH_DMAIER_ROIE_Pos)   /*!< 0x00000010 */
  13483. #define ETH_DMAIER_ROIE                        ETH_DMAIER_ROIE_Msk             /* Receive Overflow interrupt enable */
  13484. #define ETH_DMAIER_TJTIE_Pos                   (3U)                            
  13485. #define ETH_DMAIER_TJTIE_Msk                   (0x1UL << ETH_DMAIER_TJTIE_Pos)  /*!< 0x00000008 */
  13486. #define ETH_DMAIER_TJTIE                       ETH_DMAIER_TJTIE_Msk            /* Transmit jabber timeout interrupt enable */
  13487. #define ETH_DMAIER_TBUIE_Pos                   (2U)                            
  13488. #define ETH_DMAIER_TBUIE_Msk                   (0x1UL << ETH_DMAIER_TBUIE_Pos)  /*!< 0x00000004 */
  13489. #define ETH_DMAIER_TBUIE                       ETH_DMAIER_TBUIE_Msk            /* Transmit buffer unavailable interrupt enable */
  13490. #define ETH_DMAIER_TPSIE_Pos                   (1U)                            
  13491. #define ETH_DMAIER_TPSIE_Msk                   (0x1UL << ETH_DMAIER_TPSIE_Pos)  /*!< 0x00000002 */
  13492. #define ETH_DMAIER_TPSIE                       ETH_DMAIER_TPSIE_Msk            /* Transmit process stopped interrupt enable */
  13493. #define ETH_DMAIER_TIE_Pos                     (0U)                            
  13494. #define ETH_DMAIER_TIE_Msk                     (0x1UL << ETH_DMAIER_TIE_Pos)    /*!< 0x00000001 */
  13495. #define ETH_DMAIER_TIE                         ETH_DMAIER_TIE_Msk              /* Transmit interrupt enable */
  13496.  
  13497. /* Bit definition for Ethernet DMA Missed Frame and Buffer Overflow Counter Register */
  13498. #define ETH_DMAMFBOCR_OFOC_Pos                 (28U)                          
  13499. #define ETH_DMAMFBOCR_OFOC_Msk                 (0x1UL << ETH_DMAMFBOCR_OFOC_Pos) /*!< 0x10000000 */
  13500. #define ETH_DMAMFBOCR_OFOC                     ETH_DMAMFBOCR_OFOC_Msk          /* Overflow bit for FIFO overflow counter */
  13501. #define ETH_DMAMFBOCR_MFA_Pos                  (17U)                          
  13502. #define ETH_DMAMFBOCR_MFA_Msk                  (0x7FFUL << ETH_DMAMFBOCR_MFA_Pos) /*!< 0x0FFE0000 */
  13503. #define ETH_DMAMFBOCR_MFA                      ETH_DMAMFBOCR_MFA_Msk           /* Number of frames missed by the application */
  13504. #define ETH_DMAMFBOCR_OMFC_Pos                 (16U)                          
  13505. #define ETH_DMAMFBOCR_OMFC_Msk                 (0x1UL << ETH_DMAMFBOCR_OMFC_Pos) /*!< 0x00010000 */
  13506. #define ETH_DMAMFBOCR_OMFC                     ETH_DMAMFBOCR_OMFC_Msk          /* Overflow bit for missed frame counter */
  13507. #define ETH_DMAMFBOCR_MFC_Pos                  (0U)                            
  13508. #define ETH_DMAMFBOCR_MFC_Msk                  (0xFFFFUL << ETH_DMAMFBOCR_MFC_Pos) /*!< 0x0000FFFF */
  13509. #define ETH_DMAMFBOCR_MFC                      ETH_DMAMFBOCR_MFC_Msk           /* Number of frames missed by the controller */
  13510.  
  13511. /* Bit definition for Ethernet DMA Current Host Transmit Descriptor Register */
  13512. #define ETH_DMACHTDR_HTDAP_Pos                 (0U)                            
  13513. #define ETH_DMACHTDR_HTDAP_Msk                 (0xFFFFFFFFUL << ETH_DMACHTDR_HTDAP_Pos) /*!< 0xFFFFFFFF */
  13514. #define ETH_DMACHTDR_HTDAP                     ETH_DMACHTDR_HTDAP_Msk          /* Host transmit descriptor address pointer */
  13515.  
  13516. /* Bit definition for Ethernet DMA Current Host Receive Descriptor Register */
  13517. #define ETH_DMACHRDR_HRDAP_Pos                 (0U)                            
  13518. #define ETH_DMACHRDR_HRDAP_Msk                 (0xFFFFFFFFUL << ETH_DMACHRDR_HRDAP_Pos) /*!< 0xFFFFFFFF */
  13519. #define ETH_DMACHRDR_HRDAP                     ETH_DMACHRDR_HRDAP_Msk          /* Host receive descriptor address pointer */
  13520.  
  13521. /* Bit definition for Ethernet DMA Current Host Transmit Buffer Address Register */
  13522. #define ETH_DMACHTBAR_HTBAP_Pos                (0U)                            
  13523. #define ETH_DMACHTBAR_HTBAP_Msk                (0xFFFFFFFFUL << ETH_DMACHTBAR_HTBAP_Pos) /*!< 0xFFFFFFFF */
  13524. #define ETH_DMACHTBAR_HTBAP                    ETH_DMACHTBAR_HTBAP_Msk         /* Host transmit buffer address pointer */
  13525.  
  13526. /* Bit definition for Ethernet DMA Current Host Receive Buffer Address Register */
  13527. #define ETH_DMACHRBAR_HRBAP_Pos                (0U)                            
  13528. #define ETH_DMACHRBAR_HRBAP_Msk                (0xFFFFFFFFUL << ETH_DMACHRBAR_HRBAP_Pos) /*!< 0xFFFFFFFF */
  13529. #define ETH_DMACHRBAR_HRBAP                    ETH_DMACHRBAR_HRBAP_Msk         /* Host receive buffer address pointer */
  13530.  
  13531. /******************************************************************************/
  13532. /*                                                                            */
  13533. /*                                 USB_OTG                                    */
  13534. /*                                                                            */
  13535. /******************************************************************************/
  13536. /********************  Bit definition for USB_OTG_GOTGCTL register  ***********/
  13537. #define USB_OTG_GOTGCTL_SRQSCS_Pos              (0U)                          
  13538. #define USB_OTG_GOTGCTL_SRQSCS_Msk              (0x1UL << USB_OTG_GOTGCTL_SRQSCS_Pos) /*!< 0x00000001 */
  13539. #define USB_OTG_GOTGCTL_SRQSCS                  USB_OTG_GOTGCTL_SRQSCS_Msk     /*!< Session request success */
  13540. #define USB_OTG_GOTGCTL_SRQ_Pos                 (1U)                          
  13541. #define USB_OTG_GOTGCTL_SRQ_Msk                 (0x1UL << USB_OTG_GOTGCTL_SRQ_Pos) /*!< 0x00000002 */
  13542. #define USB_OTG_GOTGCTL_SRQ                     USB_OTG_GOTGCTL_SRQ_Msk        /*!< Session request */
  13543. #define USB_OTG_GOTGCTL_HNGSCS_Pos              (8U)                          
  13544. #define USB_OTG_GOTGCTL_HNGSCS_Msk              (0x1UL << USB_OTG_GOTGCTL_HNGSCS_Pos) /*!< 0x00000100 */
  13545. #define USB_OTG_GOTGCTL_HNGSCS                   USB_OTG_GOTGCTL_HNGSCS_Msk    /*!< Host set HNP enable */
  13546. #define USB_OTG_GOTGCTL_HNPRQ_Pos               (9U)                          
  13547. #define USB_OTG_GOTGCTL_HNPRQ_Msk               (0x1UL << USB_OTG_GOTGCTL_HNPRQ_Pos) /*!< 0x00000200 */
  13548. #define USB_OTG_GOTGCTL_HNPRQ                   USB_OTG_GOTGCTL_HNPRQ_Msk      /*!< HNP request */
  13549. #define USB_OTG_GOTGCTL_HSHNPEN_Pos             (10U)                          
  13550. #define USB_OTG_GOTGCTL_HSHNPEN_Msk             (0x1UL << USB_OTG_GOTGCTL_HSHNPEN_Pos) /*!< 0x00000400 */
  13551. #define USB_OTG_GOTGCTL_HSHNPEN                 USB_OTG_GOTGCTL_HSHNPEN_Msk    /*!< Host set HNP enable */
  13552. #define USB_OTG_GOTGCTL_DHNPEN_Pos              (11U)                          
  13553. #define USB_OTG_GOTGCTL_DHNPEN_Msk              (0x1UL << USB_OTG_GOTGCTL_DHNPEN_Pos) /*!< 0x00000800 */
  13554. #define USB_OTG_GOTGCTL_DHNPEN                  USB_OTG_GOTGCTL_DHNPEN_Msk     /*!< Device HNP enabled */
  13555. #define USB_OTG_GOTGCTL_CIDSTS_Pos              (16U)                          
  13556. #define USB_OTG_GOTGCTL_CIDSTS_Msk              (0x1UL << USB_OTG_GOTGCTL_CIDSTS_Pos) /*!< 0x00010000 */
  13557. #define USB_OTG_GOTGCTL_CIDSTS                  USB_OTG_GOTGCTL_CIDSTS_Msk     /*!< Connector ID status */
  13558. #define USB_OTG_GOTGCTL_DBCT_Pos                (17U)                          
  13559. #define USB_OTG_GOTGCTL_DBCT_Msk                (0x1UL << USB_OTG_GOTGCTL_DBCT_Pos) /*!< 0x00020000 */
  13560. #define USB_OTG_GOTGCTL_DBCT                    USB_OTG_GOTGCTL_DBCT_Msk       /*!< Long/short debounce time */
  13561. #define USB_OTG_GOTGCTL_ASVLD_Pos               (18U)                          
  13562. #define USB_OTG_GOTGCTL_ASVLD_Msk               (0x1UL << USB_OTG_GOTGCTL_ASVLD_Pos) /*!< 0x00040000 */
  13563. #define USB_OTG_GOTGCTL_ASVLD                   USB_OTG_GOTGCTL_ASVLD_Msk      /*!< A-session valid */
  13564. #define USB_OTG_GOTGCTL_BSVLD_Pos               (19U)                          
  13565. #define USB_OTG_GOTGCTL_BSVLD_Msk               (0x1UL << USB_OTG_GOTGCTL_BSVLD_Pos) /*!< 0x00080000 */
  13566. #define USB_OTG_GOTGCTL_BSVLD                   USB_OTG_GOTGCTL_BSVLD_Msk      /*!< B-session valid */
  13567.  
  13568. /********************  Bit definition for USB_OTG_HCFG register  ********************/
  13569.  
  13570. #define USB_OTG_HCFG_FSLSPCS_Pos                (0U)                          
  13571. #define USB_OTG_HCFG_FSLSPCS_Msk                (0x3UL << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000003 */
  13572. #define USB_OTG_HCFG_FSLSPCS                    USB_OTG_HCFG_FSLSPCS_Msk       /*!< FS/LS PHY clock select */
  13573. #define USB_OTG_HCFG_FSLSPCS_0                  (0x1UL << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000001 */
  13574. #define USB_OTG_HCFG_FSLSPCS_1                  (0x2UL << USB_OTG_HCFG_FSLSPCS_Pos) /*!< 0x00000002 */
  13575. #define USB_OTG_HCFG_FSLSS_Pos                  (2U)                          
  13576. #define USB_OTG_HCFG_FSLSS_Msk                  (0x1UL << USB_OTG_HCFG_FSLSS_Pos) /*!< 0x00000004 */
  13577. #define USB_OTG_HCFG_FSLSS                      USB_OTG_HCFG_FSLSS_Msk         /*!< FS- and LS-only support */
  13578.  
  13579. /********************  Bit definition for USB_OTG_DCFG register  ********************/
  13580.  
  13581. #define USB_OTG_DCFG_DSPD_Pos                   (0U)                          
  13582. #define USB_OTG_DCFG_DSPD_Msk                   (0x3UL << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000003 */
  13583. #define USB_OTG_DCFG_DSPD                       USB_OTG_DCFG_DSPD_Msk          /*!< Device speed */
  13584. #define USB_OTG_DCFG_DSPD_0                     (0x1UL << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000001 */
  13585. #define USB_OTG_DCFG_DSPD_1                     (0x2UL << USB_OTG_DCFG_DSPD_Pos) /*!< 0x00000002 */
  13586. #define USB_OTG_DCFG_NZLSOHSK_Pos               (2U)                          
  13587. #define USB_OTG_DCFG_NZLSOHSK_Msk               (0x1UL << USB_OTG_DCFG_NZLSOHSK_Pos) /*!< 0x00000004 */
  13588. #define USB_OTG_DCFG_NZLSOHSK                   USB_OTG_DCFG_NZLSOHSK_Msk      /*!< Nonzero-length status OUT handshake */
  13589.  
  13590. #define USB_OTG_DCFG_DAD_Pos                    (4U)                          
  13591. #define USB_OTG_DCFG_DAD_Msk                    (0x7FUL << USB_OTG_DCFG_DAD_Pos) /*!< 0x000007F0 */
  13592. #define USB_OTG_DCFG_DAD                        USB_OTG_DCFG_DAD_Msk           /*!< Device address */
  13593. #define USB_OTG_DCFG_DAD_0                      (0x01UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000010 */
  13594. #define USB_OTG_DCFG_DAD_1                      (0x02UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000020 */
  13595. #define USB_OTG_DCFG_DAD_2                      (0x04UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000040 */
  13596. #define USB_OTG_DCFG_DAD_3                      (0x08UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000080 */
  13597. #define USB_OTG_DCFG_DAD_4                      (0x10UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000100 */
  13598. #define USB_OTG_DCFG_DAD_5                      (0x20UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000200 */
  13599. #define USB_OTG_DCFG_DAD_6                      (0x40UL << USB_OTG_DCFG_DAD_Pos) /*!< 0x00000400 */
  13600.  
  13601. #define USB_OTG_DCFG_PFIVL_Pos                  (11U)                          
  13602. #define USB_OTG_DCFG_PFIVL_Msk                  (0x3UL << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00001800 */
  13603. #define USB_OTG_DCFG_PFIVL                      USB_OTG_DCFG_PFIVL_Msk         /*!< Periodic (micro)frame interval */
  13604. #define USB_OTG_DCFG_PFIVL_0                    (0x1UL << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00000800 */
  13605. #define USB_OTG_DCFG_PFIVL_1                    (0x2UL << USB_OTG_DCFG_PFIVL_Pos) /*!< 0x00001000 */
  13606.  
  13607. #define USB_OTG_DCFG_PERSCHIVL_Pos              (24U)                          
  13608. #define USB_OTG_DCFG_PERSCHIVL_Msk              (0x3UL << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x03000000 */
  13609. #define USB_OTG_DCFG_PERSCHIVL                  USB_OTG_DCFG_PERSCHIVL_Msk     /*!< Periodic scheduling interval */
  13610. #define USB_OTG_DCFG_PERSCHIVL_0                (0x1UL << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x01000000 */
  13611. #define USB_OTG_DCFG_PERSCHIVL_1                (0x2UL << USB_OTG_DCFG_PERSCHIVL_Pos) /*!< 0x02000000 */
  13612.  
  13613. /********************  Bit definition for USB_OTG_PCGCR register  ********************/
  13614. #define USB_OTG_PCGCR_STPPCLK_Pos               (0U)                          
  13615. #define USB_OTG_PCGCR_STPPCLK_Msk               (0x1UL << USB_OTG_PCGCR_STPPCLK_Pos) /*!< 0x00000001 */
  13616. #define USB_OTG_PCGCR_STPPCLK                   USB_OTG_PCGCR_STPPCLK_Msk      /*!< Stop PHY clock */
  13617. #define USB_OTG_PCGCR_GATEHCLK_Pos              (1U)                          
  13618. #define USB_OTG_PCGCR_GATEHCLK_Msk              (0x1UL << USB_OTG_PCGCR_GATEHCLK_Pos) /*!< 0x00000002 */
  13619. #define USB_OTG_PCGCR_GATEHCLK                  USB_OTG_PCGCR_GATEHCLK_Msk     /*!< Gate HCLK */
  13620. #define USB_OTG_PCGCR_PHYSUSP_Pos               (4U)                          
  13621. #define USB_OTG_PCGCR_PHYSUSP_Msk               (0x1UL << USB_OTG_PCGCR_PHYSUSP_Pos) /*!< 0x00000010 */
  13622. #define USB_OTG_PCGCR_PHYSUSP                   USB_OTG_PCGCR_PHYSUSP_Msk      /*!< PHY suspended */
  13623.  
  13624. /********************  Bit definition for USB_OTG_GOTGINT register  ********************/
  13625. #define USB_OTG_GOTGINT_SEDET_Pos               (2U)                          
  13626. #define USB_OTG_GOTGINT_SEDET_Msk               (0x1UL << USB_OTG_GOTGINT_SEDET_Pos) /*!< 0x00000004 */
  13627. #define USB_OTG_GOTGINT_SEDET                   USB_OTG_GOTGINT_SEDET_Msk      /*!< Session end detected */
  13628. #define USB_OTG_GOTGINT_SRSSCHG_Pos             (8U)                          
  13629. #define USB_OTG_GOTGINT_SRSSCHG_Msk             (0x1UL << USB_OTG_GOTGINT_SRSSCHG_Pos) /*!< 0x00000100 */
  13630. #define USB_OTG_GOTGINT_SRSSCHG                 USB_OTG_GOTGINT_SRSSCHG_Msk    /*!< Session request success status change */
  13631. #define USB_OTG_GOTGINT_HNSSCHG_Pos             (9U)                          
  13632. #define USB_OTG_GOTGINT_HNSSCHG_Msk             (0x1UL << USB_OTG_GOTGINT_HNSSCHG_Pos) /*!< 0x00000200 */
  13633. #define USB_OTG_GOTGINT_HNSSCHG                 USB_OTG_GOTGINT_HNSSCHG_Msk    /*!< Host negotiation success status change */
  13634. #define USB_OTG_GOTGINT_HNGDET_Pos              (17U)                          
  13635. #define USB_OTG_GOTGINT_HNGDET_Msk              (0x1UL << USB_OTG_GOTGINT_HNGDET_Pos) /*!< 0x00020000 */
  13636. #define USB_OTG_GOTGINT_HNGDET                  USB_OTG_GOTGINT_HNGDET_Msk     /*!< Host negotiation detected */
  13637. #define USB_OTG_GOTGINT_ADTOCHG_Pos             (18U)                          
  13638. #define USB_OTG_GOTGINT_ADTOCHG_Msk             (0x1UL << USB_OTG_GOTGINT_ADTOCHG_Pos) /*!< 0x00040000 */
  13639. #define USB_OTG_GOTGINT_ADTOCHG                 USB_OTG_GOTGINT_ADTOCHG_Msk    /*!< A-device timeout change */
  13640. #define USB_OTG_GOTGINT_DBCDNE_Pos              (19U)                          
  13641. #define USB_OTG_GOTGINT_DBCDNE_Msk              (0x1UL << USB_OTG_GOTGINT_DBCDNE_Pos) /*!< 0x00080000 */
  13642. #define USB_OTG_GOTGINT_DBCDNE                  USB_OTG_GOTGINT_DBCDNE_Msk     /*!< Debounce done */
  13643.  
  13644. /********************  Bit definition for USB_OTG_DCTL register  ********************/
  13645. #define USB_OTG_DCTL_RWUSIG_Pos                 (0U)                          
  13646. #define USB_OTG_DCTL_RWUSIG_Msk                 (0x1UL << USB_OTG_DCTL_RWUSIG_Pos) /*!< 0x00000001 */
  13647. #define USB_OTG_DCTL_RWUSIG                     USB_OTG_DCTL_RWUSIG_Msk        /*!< Remote wakeup signaling */
  13648. #define USB_OTG_DCTL_SDIS_Pos                   (1U)                          
  13649. #define USB_OTG_DCTL_SDIS_Msk                   (0x1UL << USB_OTG_DCTL_SDIS_Pos) /*!< 0x00000002 */
  13650. #define USB_OTG_DCTL_SDIS                       USB_OTG_DCTL_SDIS_Msk          /*!< Soft disconnect */
  13651. #define USB_OTG_DCTL_GINSTS_Pos                 (2U)                          
  13652. #define USB_OTG_DCTL_GINSTS_Msk                 (0x1UL << USB_OTG_DCTL_GINSTS_Pos) /*!< 0x00000004 */
  13653. #define USB_OTG_DCTL_GINSTS                     USB_OTG_DCTL_GINSTS_Msk        /*!< Global IN NAK status */
  13654. #define USB_OTG_DCTL_GONSTS_Pos                 (3U)                          
  13655. #define USB_OTG_DCTL_GONSTS_Msk                 (0x1UL << USB_OTG_DCTL_GONSTS_Pos) /*!< 0x00000008 */
  13656. #define USB_OTG_DCTL_GONSTS                     USB_OTG_DCTL_GONSTS_Msk        /*!< Global OUT NAK status */
  13657.  
  13658. #define USB_OTG_DCTL_TCTL_Pos                   (4U)                          
  13659. #define USB_OTG_DCTL_TCTL_Msk                   (0x7UL << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000070 */
  13660. #define USB_OTG_DCTL_TCTL                       USB_OTG_DCTL_TCTL_Msk          /*!< Test control */
  13661. #define USB_OTG_DCTL_TCTL_0                     (0x1UL << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000010 */
  13662. #define USB_OTG_DCTL_TCTL_1                     (0x2UL << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000020 */
  13663. #define USB_OTG_DCTL_TCTL_2                     (0x4UL << USB_OTG_DCTL_TCTL_Pos) /*!< 0x00000040 */
  13664. #define USB_OTG_DCTL_SGINAK_Pos                 (7U)                          
  13665. #define USB_OTG_DCTL_SGINAK_Msk                 (0x1UL << USB_OTG_DCTL_SGINAK_Pos) /*!< 0x00000080 */
  13666. #define USB_OTG_DCTL_SGINAK                     USB_OTG_DCTL_SGINAK_Msk        /*!< Set global IN NAK */
  13667. #define USB_OTG_DCTL_CGINAK_Pos                 (8U)                          
  13668. #define USB_OTG_DCTL_CGINAK_Msk                 (0x1UL << USB_OTG_DCTL_CGINAK_Pos) /*!< 0x00000100 */
  13669. #define USB_OTG_DCTL_CGINAK                     USB_OTG_DCTL_CGINAK_Msk        /*!< Clear global IN NAK */
  13670. #define USB_OTG_DCTL_SGONAK_Pos                 (9U)                          
  13671. #define USB_OTG_DCTL_SGONAK_Msk                 (0x1UL << USB_OTG_DCTL_SGONAK_Pos) /*!< 0x00000200 */
  13672. #define USB_OTG_DCTL_SGONAK                     USB_OTG_DCTL_SGONAK_Msk        /*!< Set global OUT NAK */
  13673. #define USB_OTG_DCTL_CGONAK_Pos                 (10U)                          
  13674. #define USB_OTG_DCTL_CGONAK_Msk                 (0x1UL << USB_OTG_DCTL_CGONAK_Pos) /*!< 0x00000400 */
  13675. #define USB_OTG_DCTL_CGONAK                     USB_OTG_DCTL_CGONAK_Msk        /*!< Clear global OUT NAK */
  13676. #define USB_OTG_DCTL_POPRGDNE_Pos               (11U)                          
  13677. #define USB_OTG_DCTL_POPRGDNE_Msk               (0x1UL << USB_OTG_DCTL_POPRGDNE_Pos) /*!< 0x00000800 */
  13678. #define USB_OTG_DCTL_POPRGDNE                   USB_OTG_DCTL_POPRGDNE_Msk      /*!< Power-on programming done */
  13679.  
  13680. /********************  Bit definition for USB_OTG_HFIR register  ********************/
  13681. #define USB_OTG_HFIR_FRIVL_Pos                  (0U)                          
  13682. #define USB_OTG_HFIR_FRIVL_Msk                  (0xFFFFUL << USB_OTG_HFIR_FRIVL_Pos) /*!< 0x0000FFFF */
  13683. #define USB_OTG_HFIR_FRIVL                      USB_OTG_HFIR_FRIVL_Msk         /*!< Frame interval */
  13684.  
  13685. /********************  Bit definition for USB_OTG_HFNUM register  ********************/
  13686. #define USB_OTG_HFNUM_FRNUM_Pos                 (0U)                          
  13687. #define USB_OTG_HFNUM_FRNUM_Msk                 (0xFFFFUL << USB_OTG_HFNUM_FRNUM_Pos) /*!< 0x0000FFFF */
  13688. #define USB_OTG_HFNUM_FRNUM                     USB_OTG_HFNUM_FRNUM_Msk        /*!< Frame number */
  13689. #define USB_OTG_HFNUM_FTREM_Pos                 (16U)                          
  13690. #define USB_OTG_HFNUM_FTREM_Msk                 (0xFFFFUL << USB_OTG_HFNUM_FTREM_Pos) /*!< 0xFFFF0000 */
  13691. #define USB_OTG_HFNUM_FTREM                     USB_OTG_HFNUM_FTREM_Msk        /*!< Frame time remaining */
  13692.  
  13693. /********************  Bit definition for USB_OTG_DSTS register  ********************/
  13694. #define USB_OTG_DSTS_SUSPSTS_Pos                (0U)                          
  13695. #define USB_OTG_DSTS_SUSPSTS_Msk                (0x1UL << USB_OTG_DSTS_SUSPSTS_Pos) /*!< 0x00000001 */
  13696. #define USB_OTG_DSTS_SUSPSTS                    USB_OTG_DSTS_SUSPSTS_Msk       /*!< Suspend status */
  13697.  
  13698. #define USB_OTG_DSTS_ENUMSPD_Pos                (1U)                          
  13699. #define USB_OTG_DSTS_ENUMSPD_Msk                (0x3UL << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000006 */
  13700. #define USB_OTG_DSTS_ENUMSPD                    USB_OTG_DSTS_ENUMSPD_Msk       /*!< Enumerated speed */
  13701. #define USB_OTG_DSTS_ENUMSPD_0                  (0x1UL << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000002 */
  13702. #define USB_OTG_DSTS_ENUMSPD_1                  (0x2UL << USB_OTG_DSTS_ENUMSPD_Pos) /*!< 0x00000004 */
  13703. #define USB_OTG_DSTS_EERR_Pos                   (3U)                          
  13704. #define USB_OTG_DSTS_EERR_Msk                   (0x1UL << USB_OTG_DSTS_EERR_Pos) /*!< 0x00000008 */
  13705. #define USB_OTG_DSTS_EERR                       USB_OTG_DSTS_EERR_Msk          /*!< Erratic error */
  13706. #define USB_OTG_DSTS_FNSOF_Pos                  (8U)                          
  13707. #define USB_OTG_DSTS_FNSOF_Msk                  (0x3FFFUL << USB_OTG_DSTS_FNSOF_Pos) /*!< 0x003FFF00 */
  13708. #define USB_OTG_DSTS_FNSOF                      USB_OTG_DSTS_FNSOF_Msk         /*!< Frame number of the received SOF */
  13709.  
  13710. /********************  Bit definition for USB_OTG_GAHBCFG register  ********************/
  13711. #define USB_OTG_GAHBCFG_GINT_Pos                (0U)                          
  13712. #define USB_OTG_GAHBCFG_GINT_Msk                (0x1UL << USB_OTG_GAHBCFG_GINT_Pos) /*!< 0x00000001 */
  13713. #define USB_OTG_GAHBCFG_GINT                    USB_OTG_GAHBCFG_GINT_Msk       /*!< Global interrupt mask */
  13714. #define USB_OTG_GAHBCFG_HBSTLEN_Pos             (1U)                          
  13715. #define USB_OTG_GAHBCFG_HBSTLEN_Msk             (0xFUL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< 0x0000001E */
  13716. #define USB_OTG_GAHBCFG_HBSTLEN                 USB_OTG_GAHBCFG_HBSTLEN_Msk    /*!< Burst length/type */
  13717. #define USB_OTG_GAHBCFG_HBSTLEN_0                (0x0UL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< Single */
  13718. #define USB_OTG_GAHBCFG_HBSTLEN_1                (0x1UL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< INCR */
  13719. #define USB_OTG_GAHBCFG_HBSTLEN_2                (0x3UL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< INCR4 */
  13720. #define USB_OTG_GAHBCFG_HBSTLEN_3                (0x5UL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< INCR8 */
  13721. #define USB_OTG_GAHBCFG_HBSTLEN_4                (0x7UL << USB_OTG_GAHBCFG_HBSTLEN_Pos) /*!< INCR16 */
  13722. #define USB_OTG_GAHBCFG_DMAEN_Pos               (5U)                          
  13723. #define USB_OTG_GAHBCFG_DMAEN_Msk               (0x1UL << USB_OTG_GAHBCFG_DMAEN_Pos) /*!< 0x00000020 */
  13724. #define USB_OTG_GAHBCFG_DMAEN                   USB_OTG_GAHBCFG_DMAEN_Msk      /*!< DMA enable */
  13725. #define USB_OTG_GAHBCFG_TXFELVL_Pos             (7U)                          
  13726. #define USB_OTG_GAHBCFG_TXFELVL_Msk             (0x1UL << USB_OTG_GAHBCFG_TXFELVL_Pos) /*!< 0x00000080 */
  13727. #define USB_OTG_GAHBCFG_TXFELVL                 USB_OTG_GAHBCFG_TXFELVL_Msk    /*!< TxFIFO empty level */
  13728. #define USB_OTG_GAHBCFG_PTXFELVL_Pos            (8U)                          
  13729. #define USB_OTG_GAHBCFG_PTXFELVL_Msk            (0x1UL << USB_OTG_GAHBCFG_PTXFELVL_Pos) /*!< 0x00000100 */
  13730. #define USB_OTG_GAHBCFG_PTXFELVL                USB_OTG_GAHBCFG_PTXFELVL_Msk   /*!< Periodic TxFIFO empty level */
  13731.  
  13732. /********************  Bit definition for USB_OTG_GUSBCFG register  ********************/
  13733.  
  13734. #define USB_OTG_GUSBCFG_TOCAL_Pos               (0U)                          
  13735. #define USB_OTG_GUSBCFG_TOCAL_Msk               (0x7UL << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000007 */
  13736. #define USB_OTG_GUSBCFG_TOCAL                   USB_OTG_GUSBCFG_TOCAL_Msk      /*!< FS timeout calibration */
  13737. #define USB_OTG_GUSBCFG_TOCAL_0                 (0x1UL << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000001 */
  13738. #define USB_OTG_GUSBCFG_TOCAL_1                 (0x2UL << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000002 */
  13739. #define USB_OTG_GUSBCFG_TOCAL_2                 (0x4UL << USB_OTG_GUSBCFG_TOCAL_Pos) /*!< 0x00000004 */
  13740. #define USB_OTG_GUSBCFG_PHYSEL_Pos              (6U)                          
  13741. #define USB_OTG_GUSBCFG_PHYSEL_Msk              (0x1UL << USB_OTG_GUSBCFG_PHYSEL_Pos) /*!< 0x00000040 */
  13742. #define USB_OTG_GUSBCFG_PHYSEL                  USB_OTG_GUSBCFG_PHYSEL_Msk     /*!< USB 2.0 high-speed ULPI PHY or USB 1.1 full-speed serial transceiver select */
  13743. #define USB_OTG_GUSBCFG_SRPCAP_Pos              (8U)                          
  13744. #define USB_OTG_GUSBCFG_SRPCAP_Msk              (0x1UL << USB_OTG_GUSBCFG_SRPCAP_Pos) /*!< 0x00000100 */
  13745. #define USB_OTG_GUSBCFG_SRPCAP                  USB_OTG_GUSBCFG_SRPCAP_Msk     /*!< SRP-capable */
  13746. #define USB_OTG_GUSBCFG_HNPCAP_Pos              (9U)                          
  13747. #define USB_OTG_GUSBCFG_HNPCAP_Msk              (0x1UL << USB_OTG_GUSBCFG_HNPCAP_Pos) /*!< 0x00000200 */
  13748. #define USB_OTG_GUSBCFG_HNPCAP                  USB_OTG_GUSBCFG_HNPCAP_Msk     /*!< HNP-capable */
  13749. #define USB_OTG_GUSBCFG_TRDT_Pos                (10U)                          
  13750. #define USB_OTG_GUSBCFG_TRDT_Msk                (0xFUL << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00003C00 */
  13751. #define USB_OTG_GUSBCFG_TRDT                    USB_OTG_GUSBCFG_TRDT_Msk       /*!< USB turnaround time */
  13752. #define USB_OTG_GUSBCFG_TRDT_0                  (0x1UL << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00000400 */
  13753. #define USB_OTG_GUSBCFG_TRDT_1                  (0x2UL << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00000800 */
  13754. #define USB_OTG_GUSBCFG_TRDT_2                  (0x4UL << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00001000 */
  13755. #define USB_OTG_GUSBCFG_TRDT_3                  (0x8UL << USB_OTG_GUSBCFG_TRDT_Pos) /*!< 0x00002000 */
  13756. #define USB_OTG_GUSBCFG_PHYLPCS_Pos             (15U)                          
  13757. #define USB_OTG_GUSBCFG_PHYLPCS_Msk             (0x1UL << USB_OTG_GUSBCFG_PHYLPCS_Pos) /*!< 0x00008000 */
  13758. #define USB_OTG_GUSBCFG_PHYLPCS                 USB_OTG_GUSBCFG_PHYLPCS_Msk    /*!< PHY Low-power clock select */
  13759. #define USB_OTG_GUSBCFG_ULPIFSLS_Pos            (17U)                          
  13760. #define USB_OTG_GUSBCFG_ULPIFSLS_Msk            (0x1UL << USB_OTG_GUSBCFG_ULPIFSLS_Pos) /*!< 0x00020000 */
  13761. #define USB_OTG_GUSBCFG_ULPIFSLS                USB_OTG_GUSBCFG_ULPIFSLS_Msk   /*!< ULPI FS/LS select */
  13762. #define USB_OTG_GUSBCFG_ULPIAR_Pos              (18U)                          
  13763. #define USB_OTG_GUSBCFG_ULPIAR_Msk              (0x1UL << USB_OTG_GUSBCFG_ULPIAR_Pos) /*!< 0x00040000 */
  13764. #define USB_OTG_GUSBCFG_ULPIAR                  USB_OTG_GUSBCFG_ULPIAR_Msk     /*!< ULPI Auto-resume */
  13765. #define USB_OTG_GUSBCFG_ULPICSM_Pos             (19U)                          
  13766. #define USB_OTG_GUSBCFG_ULPICSM_Msk             (0x1UL << USB_OTG_GUSBCFG_ULPICSM_Pos) /*!< 0x00080000 */
  13767. #define USB_OTG_GUSBCFG_ULPICSM                 USB_OTG_GUSBCFG_ULPICSM_Msk    /*!< ULPI Clock SuspendM */
  13768. #define USB_OTG_GUSBCFG_ULPIEVBUSD_Pos          (20U)                          
  13769. #define USB_OTG_GUSBCFG_ULPIEVBUSD_Msk          (0x1UL << USB_OTG_GUSBCFG_ULPIEVBUSD_Pos) /*!< 0x00100000 */
  13770. #define USB_OTG_GUSBCFG_ULPIEVBUSD              USB_OTG_GUSBCFG_ULPIEVBUSD_Msk /*!< ULPI External VBUS Drive */
  13771. #define USB_OTG_GUSBCFG_ULPIEVBUSI_Pos          (21U)                          
  13772. #define USB_OTG_GUSBCFG_ULPIEVBUSI_Msk          (0x1UL << USB_OTG_GUSBCFG_ULPIEVBUSI_Pos) /*!< 0x00200000 */
  13773. #define USB_OTG_GUSBCFG_ULPIEVBUSI              USB_OTG_GUSBCFG_ULPIEVBUSI_Msk /*!< ULPI external VBUS indicator */
  13774. #define USB_OTG_GUSBCFG_TSDPS_Pos               (22U)                          
  13775. #define USB_OTG_GUSBCFG_TSDPS_Msk               (0x1UL << USB_OTG_GUSBCFG_TSDPS_Pos) /*!< 0x00400000 */
  13776. #define USB_OTG_GUSBCFG_TSDPS                   USB_OTG_GUSBCFG_TSDPS_Msk      /*!< TermSel DLine pulsing selection */
  13777. #define USB_OTG_GUSBCFG_PCCI_Pos                (23U)                          
  13778. #define USB_OTG_GUSBCFG_PCCI_Msk                (0x1UL << USB_OTG_GUSBCFG_PCCI_Pos) /*!< 0x00800000 */
  13779. #define USB_OTG_GUSBCFG_PCCI                    USB_OTG_GUSBCFG_PCCI_Msk       /*!< Indicator complement */
  13780. #define USB_OTG_GUSBCFG_PTCI_Pos                (24U)                          
  13781. #define USB_OTG_GUSBCFG_PTCI_Msk                (0x1UL << USB_OTG_GUSBCFG_PTCI_Pos) /*!< 0x01000000 */
  13782. #define USB_OTG_GUSBCFG_PTCI                    USB_OTG_GUSBCFG_PTCI_Msk       /*!< Indicator pass through */
  13783. #define USB_OTG_GUSBCFG_ULPIIPD_Pos             (25U)                          
  13784. #define USB_OTG_GUSBCFG_ULPIIPD_Msk             (0x1UL << USB_OTG_GUSBCFG_ULPIIPD_Pos) /*!< 0x02000000 */
  13785. #define USB_OTG_GUSBCFG_ULPIIPD                 USB_OTG_GUSBCFG_ULPIIPD_Msk    /*!< ULPI interface protect disable */
  13786. #define USB_OTG_GUSBCFG_FHMOD_Pos               (29U)                          
  13787. #define USB_OTG_GUSBCFG_FHMOD_Msk               (0x1UL << USB_OTG_GUSBCFG_FHMOD_Pos) /*!< 0x20000000 */
  13788. #define USB_OTG_GUSBCFG_FHMOD                   USB_OTG_GUSBCFG_FHMOD_Msk      /*!< Forced host mode */
  13789. #define USB_OTG_GUSBCFG_FDMOD_Pos               (30U)                          
  13790. #define USB_OTG_GUSBCFG_FDMOD_Msk               (0x1UL << USB_OTG_GUSBCFG_FDMOD_Pos) /*!< 0x40000000 */
  13791. #define USB_OTG_GUSBCFG_FDMOD                   USB_OTG_GUSBCFG_FDMOD_Msk      /*!< Forced peripheral mode */
  13792. #define USB_OTG_GUSBCFG_CTXPKT_Pos              (31U)                          
  13793. #define USB_OTG_GUSBCFG_CTXPKT_Msk              (0x1UL << USB_OTG_GUSBCFG_CTXPKT_Pos) /*!< 0x80000000 */
  13794. #define USB_OTG_GUSBCFG_CTXPKT                  USB_OTG_GUSBCFG_CTXPKT_Msk     /*!< Corrupt Tx packet */
  13795.  
  13796. /********************  Bit definition for USB_OTG_GRSTCTL register  ********************/
  13797. #define USB_OTG_GRSTCTL_CSRST_Pos               (0U)                          
  13798. #define USB_OTG_GRSTCTL_CSRST_Msk               (0x1UL << USB_OTG_GRSTCTL_CSRST_Pos) /*!< 0x00000001 */
  13799. #define USB_OTG_GRSTCTL_CSRST                   USB_OTG_GRSTCTL_CSRST_Msk      /*!< Core soft reset */
  13800. #define USB_OTG_GRSTCTL_HSRST_Pos               (1U)                          
  13801. #define USB_OTG_GRSTCTL_HSRST_Msk               (0x1UL << USB_OTG_GRSTCTL_HSRST_Pos) /*!< 0x00000002 */
  13802. #define USB_OTG_GRSTCTL_HSRST                   USB_OTG_GRSTCTL_HSRST_Msk      /*!< HCLK soft reset */
  13803. #define USB_OTG_GRSTCTL_FCRST_Pos               (2U)                          
  13804. #define USB_OTG_GRSTCTL_FCRST_Msk               (0x1UL << USB_OTG_GRSTCTL_FCRST_Pos) /*!< 0x00000004 */
  13805. #define USB_OTG_GRSTCTL_FCRST                   USB_OTG_GRSTCTL_FCRST_Msk      /*!< Host frame counter reset */
  13806. #define USB_OTG_GRSTCTL_RXFFLSH_Pos             (4U)                          
  13807. #define USB_OTG_GRSTCTL_RXFFLSH_Msk             (0x1UL << USB_OTG_GRSTCTL_RXFFLSH_Pos) /*!< 0x00000010 */
  13808. #define USB_OTG_GRSTCTL_RXFFLSH                 USB_OTG_GRSTCTL_RXFFLSH_Msk    /*!< RxFIFO flush */
  13809. #define USB_OTG_GRSTCTL_TXFFLSH_Pos             (5U)                          
  13810. #define USB_OTG_GRSTCTL_TXFFLSH_Msk             (0x1UL << USB_OTG_GRSTCTL_TXFFLSH_Pos) /*!< 0x00000020 */
  13811. #define USB_OTG_GRSTCTL_TXFFLSH                 USB_OTG_GRSTCTL_TXFFLSH_Msk    /*!< TxFIFO flush */
  13812.  
  13813.  
  13814. #define USB_OTG_GRSTCTL_TXFNUM_Pos              (6U)                          
  13815. #define USB_OTG_GRSTCTL_TXFNUM_Msk              (0x1FUL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x000007C0 */
  13816. #define USB_OTG_GRSTCTL_TXFNUM                  USB_OTG_GRSTCTL_TXFNUM_Msk     /*!< TxFIFO number */
  13817. #define USB_OTG_GRSTCTL_TXFNUM_0                (0x01UL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000040 */
  13818. #define USB_OTG_GRSTCTL_TXFNUM_1                (0x02UL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000080 */
  13819. #define USB_OTG_GRSTCTL_TXFNUM_2                (0x04UL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000100 */
  13820. #define USB_OTG_GRSTCTL_TXFNUM_3                (0x08UL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000200 */
  13821. #define USB_OTG_GRSTCTL_TXFNUM_4                (0x10UL << USB_OTG_GRSTCTL_TXFNUM_Pos) /*!< 0x00000400 */
  13822. #define USB_OTG_GRSTCTL_DMAREQ_Pos              (30U)                          
  13823. #define USB_OTG_GRSTCTL_DMAREQ_Msk              (0x1UL << USB_OTG_GRSTCTL_DMAREQ_Pos) /*!< 0x40000000 */
  13824. #define USB_OTG_GRSTCTL_DMAREQ                  USB_OTG_GRSTCTL_DMAREQ_Msk     /*!< DMA request signal */
  13825. #define USB_OTG_GRSTCTL_AHBIDL_Pos              (31U)                          
  13826. #define USB_OTG_GRSTCTL_AHBIDL_Msk              (0x1UL << USB_OTG_GRSTCTL_AHBIDL_Pos) /*!< 0x80000000 */
  13827. #define USB_OTG_GRSTCTL_AHBIDL                  USB_OTG_GRSTCTL_AHBIDL_Msk     /*!< AHB master idle */
  13828.  
  13829. /********************  Bit definition for USB_OTG_DIEPMSK register  ********************/
  13830. #define USB_OTG_DIEPMSK_XFRCM_Pos               (0U)                          
  13831. #define USB_OTG_DIEPMSK_XFRCM_Msk               (0x1UL << USB_OTG_DIEPMSK_XFRCM_Pos) /*!< 0x00000001 */
  13832. #define USB_OTG_DIEPMSK_XFRCM                   USB_OTG_DIEPMSK_XFRCM_Msk      /*!< Transfer completed interrupt mask */
  13833. #define USB_OTG_DIEPMSK_EPDM_Pos                (1U)                          
  13834. #define USB_OTG_DIEPMSK_EPDM_Msk                (0x1UL << USB_OTG_DIEPMSK_EPDM_Pos) /*!< 0x00000002 */
  13835. #define USB_OTG_DIEPMSK_EPDM                    USB_OTG_DIEPMSK_EPDM_Msk       /*!< Endpoint disabled interrupt mask */
  13836. #define USB_OTG_DIEPMSK_TOM_Pos                 (3U)                          
  13837. #define USB_OTG_DIEPMSK_TOM_Msk                 (0x1UL << USB_OTG_DIEPMSK_TOM_Pos) /*!< 0x00000008 */
  13838. #define USB_OTG_DIEPMSK_TOM                     USB_OTG_DIEPMSK_TOM_Msk        /*!< Timeout condition mask (nonisochronous endpoints) */
  13839. #define USB_OTG_DIEPMSK_ITTXFEMSK_Pos           (4U)                          
  13840. #define USB_OTG_DIEPMSK_ITTXFEMSK_Msk           (0x1UL << USB_OTG_DIEPMSK_ITTXFEMSK_Pos) /*!< 0x00000010 */
  13841. #define USB_OTG_DIEPMSK_ITTXFEMSK               USB_OTG_DIEPMSK_ITTXFEMSK_Msk  /*!< IN token received when TxFIFO empty mask */
  13842. #define USB_OTG_DIEPMSK_INEPNMM_Pos             (5U)                          
  13843. #define USB_OTG_DIEPMSK_INEPNMM_Msk             (0x1UL << USB_OTG_DIEPMSK_INEPNMM_Pos) /*!< 0x00000020 */
  13844. #define USB_OTG_DIEPMSK_INEPNMM                 USB_OTG_DIEPMSK_INEPNMM_Msk    /*!< IN token received with EP mismatch mask */
  13845. #define USB_OTG_DIEPMSK_INEPNEM_Pos             (6U)                          
  13846. #define USB_OTG_DIEPMSK_INEPNEM_Msk             (0x1UL << USB_OTG_DIEPMSK_INEPNEM_Pos) /*!< 0x00000040 */
  13847. #define USB_OTG_DIEPMSK_INEPNEM                 USB_OTG_DIEPMSK_INEPNEM_Msk    /*!< IN endpoint NAK effective mask */
  13848. #define USB_OTG_DIEPMSK_TXFURM_Pos              (8U)                          
  13849. #define USB_OTG_DIEPMSK_TXFURM_Msk              (0x1UL << USB_OTG_DIEPMSK_TXFURM_Pos) /*!< 0x00000100 */
  13850. #define USB_OTG_DIEPMSK_TXFURM                  USB_OTG_DIEPMSK_TXFURM_Msk     /*!< FIFO underrun mask */
  13851. #define USB_OTG_DIEPMSK_BIM_Pos                 (9U)                          
  13852. #define USB_OTG_DIEPMSK_BIM_Msk                 (0x1UL << USB_OTG_DIEPMSK_BIM_Pos) /*!< 0x00000200 */
  13853. #define USB_OTG_DIEPMSK_BIM                     USB_OTG_DIEPMSK_BIM_Msk        /*!< BNA interrupt mask */
  13854.  
  13855. /********************  Bit definition for USB_OTG_HPTXSTS register  ********************/
  13856. #define USB_OTG_HPTXSTS_PTXFSAVL_Pos            (0U)                          
  13857. #define USB_OTG_HPTXSTS_PTXFSAVL_Msk            (0xFFFFUL << USB_OTG_HPTXSTS_PTXFSAVL_Pos) /*!< 0x0000FFFF */
  13858. #define USB_OTG_HPTXSTS_PTXFSAVL                USB_OTG_HPTXSTS_PTXFSAVL_Msk   /*!< Periodic transmit data FIFO space available */
  13859. #define USB_OTG_HPTXSTS_PTXQSAV_Pos             (16U)                          
  13860. #define USB_OTG_HPTXSTS_PTXQSAV_Msk             (0xFFUL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00FF0000 */
  13861. #define USB_OTG_HPTXSTS_PTXQSAV                 USB_OTG_HPTXSTS_PTXQSAV_Msk    /*!< Periodic transmit request queue space available */
  13862. #define USB_OTG_HPTXSTS_PTXQSAV_0               (0x01UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00010000 */
  13863. #define USB_OTG_HPTXSTS_PTXQSAV_1               (0x02UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00020000 */
  13864. #define USB_OTG_HPTXSTS_PTXQSAV_2               (0x04UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00040000 */
  13865. #define USB_OTG_HPTXSTS_PTXQSAV_3               (0x08UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00080000 */
  13866. #define USB_OTG_HPTXSTS_PTXQSAV_4               (0x10UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00100000 */
  13867. #define USB_OTG_HPTXSTS_PTXQSAV_5               (0x20UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00200000 */
  13868. #define USB_OTG_HPTXSTS_PTXQSAV_6               (0x40UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00400000 */
  13869. #define USB_OTG_HPTXSTS_PTXQSAV_7               (0x80UL << USB_OTG_HPTXSTS_PTXQSAV_Pos) /*!< 0x00800000 */
  13870.  
  13871. #define USB_OTG_HPTXSTS_PTXQTOP_Pos             (24U)                          
  13872. #define USB_OTG_HPTXSTS_PTXQTOP_Msk             (0xFFUL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0xFF000000 */
  13873. #define USB_OTG_HPTXSTS_PTXQTOP                 USB_OTG_HPTXSTS_PTXQTOP_Msk    /*!< Top of the periodic transmit request queue */
  13874. #define USB_OTG_HPTXSTS_PTXQTOP_0               (0x01UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x01000000 */
  13875. #define USB_OTG_HPTXSTS_PTXQTOP_1               (0x02UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x02000000 */
  13876. #define USB_OTG_HPTXSTS_PTXQTOP_2               (0x04UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x04000000 */
  13877. #define USB_OTG_HPTXSTS_PTXQTOP_3               (0x08UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x08000000 */
  13878. #define USB_OTG_HPTXSTS_PTXQTOP_4               (0x10UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x10000000 */
  13879. #define USB_OTG_HPTXSTS_PTXQTOP_5               (0x20UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x20000000 */
  13880. #define USB_OTG_HPTXSTS_PTXQTOP_6               (0x40UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x40000000 */
  13881. #define USB_OTG_HPTXSTS_PTXQTOP_7               (0x80UL << USB_OTG_HPTXSTS_PTXQTOP_Pos) /*!< 0x80000000 */
  13882.  
  13883. /********************  Bit definition for USB_OTG_HAINT register  ********************/
  13884. #define USB_OTG_HAINT_HAINT_Pos                 (0U)                          
  13885. #define USB_OTG_HAINT_HAINT_Msk                 (0xFFFFUL << USB_OTG_HAINT_HAINT_Pos) /*!< 0x0000FFFF */
  13886. #define USB_OTG_HAINT_HAINT                     USB_OTG_HAINT_HAINT_Msk        /*!< Channel interrupts */
  13887.  
  13888. /********************  Bit definition for USB_OTG_DOEPMSK register  ********************/
  13889. #define USB_OTG_DOEPMSK_XFRCM_Pos               (0U)                          
  13890. #define USB_OTG_DOEPMSK_XFRCM_Msk               (0x1UL << USB_OTG_DOEPMSK_XFRCM_Pos) /*!< 0x00000001 */
  13891. #define USB_OTG_DOEPMSK_XFRCM                   USB_OTG_DOEPMSK_XFRCM_Msk      /*!< Transfer completed interrupt mask */
  13892. #define USB_OTG_DOEPMSK_EPDM_Pos                (1U)                          
  13893. #define USB_OTG_DOEPMSK_EPDM_Msk                (0x1UL << USB_OTG_DOEPMSK_EPDM_Pos) /*!< 0x00000002 */
  13894. #define USB_OTG_DOEPMSK_EPDM                    USB_OTG_DOEPMSK_EPDM_Msk       /*!< Endpoint disabled interrupt mask */
  13895. #define USB_OTG_DOEPMSK_AHBERRM_Pos              (2U)
  13896. #define USB_OTG_DOEPMSK_AHBERRM_Msk              (0x1UL << USB_OTG_DOEPMSK_AHBERRM_Pos) /*!< 0x00000004 */
  13897. #define USB_OTG_DOEPMSK_AHBERRM                  USB_OTG_DOEPMSK_AHBERRM_Msk   /*!< OUT transaction AHB Error interrupt mask       */
  13898. #define USB_OTG_DOEPMSK_STUPM_Pos               (3U)                          
  13899. #define USB_OTG_DOEPMSK_STUPM_Msk               (0x1UL << USB_OTG_DOEPMSK_STUPM_Pos) /*!< 0x00000008 */
  13900. #define USB_OTG_DOEPMSK_STUPM                   USB_OTG_DOEPMSK_STUPM_Msk      /*!< SETUP phase done mask */
  13901. #define USB_OTG_DOEPMSK_OTEPDM_Pos              (4U)                          
  13902. #define USB_OTG_DOEPMSK_OTEPDM_Msk              (0x1UL << USB_OTG_DOEPMSK_OTEPDM_Pos) /*!< 0x00000010 */
  13903. #define USB_OTG_DOEPMSK_OTEPDM                  USB_OTG_DOEPMSK_OTEPDM_Msk     /*!< OUT token received when endpoint disabled mask */
  13904. #define USB_OTG_DOEPMSK_OTEPSPRM_Pos             (5U)                          
  13905. #define USB_OTG_DOEPMSK_OTEPSPRM_Msk             (0x1UL << USB_OTG_DOEPMSK_OTEPSPRM_Pos) /*!< 0x00000020 */
  13906. #define USB_OTG_DOEPMSK_OTEPSPRM                 USB_OTG_DOEPMSK_OTEPSPRM_Msk  /*!< Status Phase Received mask                     */
  13907. #define USB_OTG_DOEPMSK_B2BSTUP_Pos             (6U)                          
  13908. #define USB_OTG_DOEPMSK_B2BSTUP_Msk             (0x1UL << USB_OTG_DOEPMSK_B2BSTUP_Pos) /*!< 0x00000040 */
  13909. #define USB_OTG_DOEPMSK_B2BSTUP                 USB_OTG_DOEPMSK_B2BSTUP_Msk    /*!< Back-to-back SETUP packets received mask */
  13910. #define USB_OTG_DOEPMSK_OPEM_Pos                (8U)                          
  13911. #define USB_OTG_DOEPMSK_OPEM_Msk                (0x1UL << USB_OTG_DOEPMSK_OPEM_Pos) /*!< 0x00000100 */
  13912. #define USB_OTG_DOEPMSK_OPEM                    USB_OTG_DOEPMSK_OPEM_Msk       /*!< OUT packet error mask */
  13913. #define USB_OTG_DOEPMSK_BOIM_Pos                (9U)                          
  13914. #define USB_OTG_DOEPMSK_BOIM_Msk                (0x1UL << USB_OTG_DOEPMSK_BOIM_Pos) /*!< 0x00000200 */
  13915. #define USB_OTG_DOEPMSK_BOIM                    USB_OTG_DOEPMSK_BOIM_Msk       /*!< BNA interrupt mask */
  13916. #define USB_OTG_DOEPMSK_BERRM_Pos                (12U)
  13917. #define USB_OTG_DOEPMSK_BERRM_Msk                (0x1UL << USB_OTG_DOEPMSK_BERRM_Pos) /*!< 0x00001000 */
  13918. #define USB_OTG_DOEPMSK_BERRM                    USB_OTG_DOEPMSK_BERRM_Msk      /*!< Babble error interrupt mask                   */
  13919. #define USB_OTG_DOEPMSK_NAKM_Pos                 (13U)
  13920. #define USB_OTG_DOEPMSK_NAKM_Msk                 (0x1UL << USB_OTG_DOEPMSK_NAKM_Pos) /*!< 0x00002000 */
  13921. #define USB_OTG_DOEPMSK_NAKM                     USB_OTG_DOEPMSK_NAKM_Msk      /*!< OUT Packet NAK interrupt mask                  */
  13922. #define USB_OTG_DOEPMSK_NYETM_Pos                (14U)
  13923. #define USB_OTG_DOEPMSK_NYETM_Msk                (0x1UL << USB_OTG_DOEPMSK_NYETM_Pos) /*!< 0x00004000 */
  13924. #define USB_OTG_DOEPMSK_NYETM                    USB_OTG_DOEPMSK_NYETM_Msk     /*!< NYET interrupt mask                            */
  13925. /********************  Bit definition for USB_OTG_GINTSTS register  ********************/
  13926. #define USB_OTG_GINTSTS_CMOD_Pos                (0U)                          
  13927. #define USB_OTG_GINTSTS_CMOD_Msk                (0x1UL << USB_OTG_GINTSTS_CMOD_Pos) /*!< 0x00000001 */
  13928. #define USB_OTG_GINTSTS_CMOD                    USB_OTG_GINTSTS_CMOD_Msk       /*!< Current mode of operation */
  13929. #define USB_OTG_GINTSTS_MMIS_Pos                (1U)                          
  13930. #define USB_OTG_GINTSTS_MMIS_Msk                (0x1UL << USB_OTG_GINTSTS_MMIS_Pos) /*!< 0x00000002 */
  13931. #define USB_OTG_GINTSTS_MMIS                    USB_OTG_GINTSTS_MMIS_Msk       /*!< Mode mismatch interrupt */
  13932. #define USB_OTG_GINTSTS_OTGINT_Pos              (2U)                          
  13933. #define USB_OTG_GINTSTS_OTGINT_Msk              (0x1UL << USB_OTG_GINTSTS_OTGINT_Pos) /*!< 0x00000004 */
  13934. #define USB_OTG_GINTSTS_OTGINT                  USB_OTG_GINTSTS_OTGINT_Msk     /*!< OTG interrupt */
  13935. #define USB_OTG_GINTSTS_SOF_Pos                 (3U)                          
  13936. #define USB_OTG_GINTSTS_SOF_Msk                 (0x1UL << USB_OTG_GINTSTS_SOF_Pos) /*!< 0x00000008 */
  13937. #define USB_OTG_GINTSTS_SOF                     USB_OTG_GINTSTS_SOF_Msk        /*!< Start of frame */
  13938. #define USB_OTG_GINTSTS_RXFLVL_Pos              (4U)                          
  13939. #define USB_OTG_GINTSTS_RXFLVL_Msk              (0x1UL << USB_OTG_GINTSTS_RXFLVL_Pos) /*!< 0x00000010 */
  13940. #define USB_OTG_GINTSTS_RXFLVL                  USB_OTG_GINTSTS_RXFLVL_Msk     /*!< RxFIFO nonempty */
  13941. #define USB_OTG_GINTSTS_NPTXFE_Pos              (5U)                          
  13942. #define USB_OTG_GINTSTS_NPTXFE_Msk              (0x1UL << USB_OTG_GINTSTS_NPTXFE_Pos) /*!< 0x00000020 */
  13943. #define USB_OTG_GINTSTS_NPTXFE                  USB_OTG_GINTSTS_NPTXFE_Msk     /*!< Nonperiodic TxFIFO empty */
  13944. #define USB_OTG_GINTSTS_GINAKEFF_Pos            (6U)                          
  13945. #define USB_OTG_GINTSTS_GINAKEFF_Msk            (0x1UL << USB_OTG_GINTSTS_GINAKEFF_Pos) /*!< 0x00000040 */
  13946. #define USB_OTG_GINTSTS_GINAKEFF                USB_OTG_GINTSTS_GINAKEFF_Msk   /*!< Global IN nonperiodic NAK effective */
  13947. #define USB_OTG_GINTSTS_BOUTNAKEFF_Pos          (7U)                          
  13948. #define USB_OTG_GINTSTS_BOUTNAKEFF_Msk          (0x1UL << USB_OTG_GINTSTS_BOUTNAKEFF_Pos) /*!< 0x00000080 */
  13949. #define USB_OTG_GINTSTS_BOUTNAKEFF              USB_OTG_GINTSTS_BOUTNAKEFF_Msk /*!< Global OUT NAK effective */
  13950. #define USB_OTG_GINTSTS_ESUSP_Pos               (10U)                          
  13951. #define USB_OTG_GINTSTS_ESUSP_Msk               (0x1UL << USB_OTG_GINTSTS_ESUSP_Pos) /*!< 0x00000400 */
  13952. #define USB_OTG_GINTSTS_ESUSP                   USB_OTG_GINTSTS_ESUSP_Msk      /*!< Early suspend */
  13953. #define USB_OTG_GINTSTS_USBSUSP_Pos             (11U)                          
  13954. #define USB_OTG_GINTSTS_USBSUSP_Msk             (0x1UL << USB_OTG_GINTSTS_USBSUSP_Pos) /*!< 0x00000800 */
  13955. #define USB_OTG_GINTSTS_USBSUSP                 USB_OTG_GINTSTS_USBSUSP_Msk    /*!< USB suspend */
  13956. #define USB_OTG_GINTSTS_USBRST_Pos              (12U)                          
  13957. #define USB_OTG_GINTSTS_USBRST_Msk              (0x1UL << USB_OTG_GINTSTS_USBRST_Pos) /*!< 0x00001000 */
  13958. #define USB_OTG_GINTSTS_USBRST                  USB_OTG_GINTSTS_USBRST_Msk     /*!< USB reset */
  13959. #define USB_OTG_GINTSTS_ENUMDNE_Pos             (13U)                          
  13960. #define USB_OTG_GINTSTS_ENUMDNE_Msk             (0x1UL << USB_OTG_GINTSTS_ENUMDNE_Pos) /*!< 0x00002000 */
  13961. #define USB_OTG_GINTSTS_ENUMDNE                 USB_OTG_GINTSTS_ENUMDNE_Msk    /*!< Enumeration done */
  13962. #define USB_OTG_GINTSTS_ISOODRP_Pos             (14U)                          
  13963. #define USB_OTG_GINTSTS_ISOODRP_Msk             (0x1UL << USB_OTG_GINTSTS_ISOODRP_Pos) /*!< 0x00004000 */
  13964. #define USB_OTG_GINTSTS_ISOODRP                 USB_OTG_GINTSTS_ISOODRP_Msk    /*!< Isochronous OUT packet dropped interrupt */
  13965. #define USB_OTG_GINTSTS_EOPF_Pos                (15U)                          
  13966. #define USB_OTG_GINTSTS_EOPF_Msk                (0x1UL << USB_OTG_GINTSTS_EOPF_Pos) /*!< 0x00008000 */
  13967. #define USB_OTG_GINTSTS_EOPF                    USB_OTG_GINTSTS_EOPF_Msk       /*!< End of periodic frame interrupt */
  13968. #define USB_OTG_GINTSTS_IEPINT_Pos              (18U)                          
  13969. #define USB_OTG_GINTSTS_IEPINT_Msk              (0x1UL << USB_OTG_GINTSTS_IEPINT_Pos) /*!< 0x00040000 */
  13970. #define USB_OTG_GINTSTS_IEPINT                  USB_OTG_GINTSTS_IEPINT_Msk     /*!< IN endpoint interrupt */
  13971. #define USB_OTG_GINTSTS_OEPINT_Pos              (19U)                          
  13972. #define USB_OTG_GINTSTS_OEPINT_Msk              (0x1UL << USB_OTG_GINTSTS_OEPINT_Pos) /*!< 0x00080000 */
  13973. #define USB_OTG_GINTSTS_OEPINT                  USB_OTG_GINTSTS_OEPINT_Msk     /*!< OUT endpoint interrupt */
  13974. #define USB_OTG_GINTSTS_IISOIXFR_Pos            (20U)                          
  13975. #define USB_OTG_GINTSTS_IISOIXFR_Msk            (0x1UL << USB_OTG_GINTSTS_IISOIXFR_Pos) /*!< 0x00100000 */
  13976. #define USB_OTG_GINTSTS_IISOIXFR                USB_OTG_GINTSTS_IISOIXFR_Msk   /*!< Incomplete isochronous IN transfer */
  13977. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Pos   (21U)                          
  13978. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Msk   (0x1UL << USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Pos) /*!< 0x00200000 */
  13979. #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT       USB_OTG_GINTSTS_PXFR_INCOMPISOOUT_Msk /*!< Incomplete periodic transfer */
  13980. #define USB_OTG_GINTSTS_DATAFSUSP_Pos           (22U)                          
  13981. #define USB_OTG_GINTSTS_DATAFSUSP_Msk           (0x1UL << USB_OTG_GINTSTS_DATAFSUSP_Pos) /*!< 0x00400000 */
  13982. #define USB_OTG_GINTSTS_DATAFSUSP               USB_OTG_GINTSTS_DATAFSUSP_Msk  /*!< Data fetch suspended */
  13983. #define USB_OTG_GINTSTS_HPRTINT_Pos             (24U)                          
  13984. #define USB_OTG_GINTSTS_HPRTINT_Msk             (0x1UL << USB_OTG_GINTSTS_HPRTINT_Pos) /*!< 0x01000000 */
  13985. #define USB_OTG_GINTSTS_HPRTINT                 USB_OTG_GINTSTS_HPRTINT_Msk    /*!< Host port interrupt */
  13986. #define USB_OTG_GINTSTS_HCINT_Pos               (25U)                          
  13987. #define USB_OTG_GINTSTS_HCINT_Msk               (0x1UL << USB_OTG_GINTSTS_HCINT_Pos) /*!< 0x02000000 */
  13988. #define USB_OTG_GINTSTS_HCINT                   USB_OTG_GINTSTS_HCINT_Msk      /*!< Host channels interrupt */
  13989. #define USB_OTG_GINTSTS_PTXFE_Pos               (26U)                          
  13990. #define USB_OTG_GINTSTS_PTXFE_Msk               (0x1UL << USB_OTG_GINTSTS_PTXFE_Pos) /*!< 0x04000000 */
  13991. #define USB_OTG_GINTSTS_PTXFE                   USB_OTG_GINTSTS_PTXFE_Msk      /*!< Periodic TxFIFO empty */
  13992. #define USB_OTG_GINTSTS_CIDSCHG_Pos             (28U)                          
  13993. #define USB_OTG_GINTSTS_CIDSCHG_Msk             (0x1UL << USB_OTG_GINTSTS_CIDSCHG_Pos) /*!< 0x10000000 */
  13994. #define USB_OTG_GINTSTS_CIDSCHG                 USB_OTG_GINTSTS_CIDSCHG_Msk    /*!< Connector ID status change */
  13995. #define USB_OTG_GINTSTS_DISCINT_Pos             (29U)                          
  13996. #define USB_OTG_GINTSTS_DISCINT_Msk             (0x1UL << USB_OTG_GINTSTS_DISCINT_Pos) /*!< 0x20000000 */
  13997. #define USB_OTG_GINTSTS_DISCINT                 USB_OTG_GINTSTS_DISCINT_Msk    /*!< Disconnect detected interrupt */
  13998. #define USB_OTG_GINTSTS_SRQINT_Pos              (30U)                          
  13999. #define USB_OTG_GINTSTS_SRQINT_Msk              (0x1UL << USB_OTG_GINTSTS_SRQINT_Pos) /*!< 0x40000000 */
  14000. #define USB_OTG_GINTSTS_SRQINT                  USB_OTG_GINTSTS_SRQINT_Msk     /*!< Session request/new session detected interrupt */
  14001. #define USB_OTG_GINTSTS_WKUINT_Pos              (31U)                          
  14002. #define USB_OTG_GINTSTS_WKUINT_Msk              (0x1UL << USB_OTG_GINTSTS_WKUINT_Pos) /*!< 0x80000000 */
  14003. #define USB_OTG_GINTSTS_WKUINT                  USB_OTG_GINTSTS_WKUINT_Msk     /*!< Resume/remote wakeup detected interrupt */
  14004.  
  14005. /********************  Bit definition for USB_OTG_GINTMSK register  ********************/
  14006. #define USB_OTG_GINTMSK_MMISM_Pos               (1U)                          
  14007. #define USB_OTG_GINTMSK_MMISM_Msk               (0x1UL << USB_OTG_GINTMSK_MMISM_Pos) /*!< 0x00000002 */
  14008. #define USB_OTG_GINTMSK_MMISM                   USB_OTG_GINTMSK_MMISM_Msk      /*!< Mode mismatch interrupt mask */
  14009. #define USB_OTG_GINTMSK_OTGINT_Pos              (2U)                          
  14010. #define USB_OTG_GINTMSK_OTGINT_Msk              (0x1UL << USB_OTG_GINTMSK_OTGINT_Pos) /*!< 0x00000004 */
  14011. #define USB_OTG_GINTMSK_OTGINT                  USB_OTG_GINTMSK_OTGINT_Msk     /*!< OTG interrupt mask */
  14012. #define USB_OTG_GINTMSK_SOFM_Pos                (3U)                          
  14013. #define USB_OTG_GINTMSK_SOFM_Msk                (0x1UL << USB_OTG_GINTMSK_SOFM_Pos) /*!< 0x00000008 */
  14014. #define USB_OTG_GINTMSK_SOFM                    USB_OTG_GINTMSK_SOFM_Msk       /*!< Start of frame mask */
  14015. #define USB_OTG_GINTMSK_RXFLVLM_Pos             (4U)                          
  14016. #define USB_OTG_GINTMSK_RXFLVLM_Msk             (0x1UL << USB_OTG_GINTMSK_RXFLVLM_Pos) /*!< 0x00000010 */
  14017. #define USB_OTG_GINTMSK_RXFLVLM                 USB_OTG_GINTMSK_RXFLVLM_Msk    /*!< Receive FIFO nonempty mask */
  14018. #define USB_OTG_GINTMSK_NPTXFEM_Pos             (5U)                          
  14019. #define USB_OTG_GINTMSK_NPTXFEM_Msk             (0x1UL << USB_OTG_GINTMSK_NPTXFEM_Pos) /*!< 0x00000020 */
  14020. #define USB_OTG_GINTMSK_NPTXFEM                 USB_OTG_GINTMSK_NPTXFEM_Msk    /*!< Nonperiodic TxFIFO empty mask */
  14021. #define USB_OTG_GINTMSK_GINAKEFFM_Pos           (6U)                          
  14022. #define USB_OTG_GINTMSK_GINAKEFFM_Msk           (0x1UL << USB_OTG_GINTMSK_GINAKEFFM_Pos) /*!< 0x00000040 */
  14023. #define USB_OTG_GINTMSK_GINAKEFFM               USB_OTG_GINTMSK_GINAKEFFM_Msk  /*!< Global nonperiodic IN NAK effective mask */
  14024. #define USB_OTG_GINTMSK_GONAKEFFM_Pos           (7U)                          
  14025. #define USB_OTG_GINTMSK_GONAKEFFM_Msk           (0x1UL << USB_OTG_GINTMSK_GONAKEFFM_Pos) /*!< 0x00000080 */
  14026. #define USB_OTG_GINTMSK_GONAKEFFM               USB_OTG_GINTMSK_GONAKEFFM_Msk  /*!< Global OUT NAK effective mask */
  14027. #define USB_OTG_GINTMSK_ESUSPM_Pos              (10U)                          
  14028. #define USB_OTG_GINTMSK_ESUSPM_Msk              (0x1UL << USB_OTG_GINTMSK_ESUSPM_Pos) /*!< 0x00000400 */
  14029. #define USB_OTG_GINTMSK_ESUSPM                  USB_OTG_GINTMSK_ESUSPM_Msk     /*!< Early suspend mask */
  14030. #define USB_OTG_GINTMSK_USBSUSPM_Pos            (11U)                          
  14031. #define USB_OTG_GINTMSK_USBSUSPM_Msk            (0x1UL << USB_OTG_GINTMSK_USBSUSPM_Pos) /*!< 0x00000800 */
  14032. #define USB_OTG_GINTMSK_USBSUSPM                USB_OTG_GINTMSK_USBSUSPM_Msk   /*!< USB suspend mask */
  14033. #define USB_OTG_GINTMSK_USBRST_Pos              (12U)                          
  14034. #define USB_OTG_GINTMSK_USBRST_Msk              (0x1UL << USB_OTG_GINTMSK_USBRST_Pos) /*!< 0x00001000 */
  14035. #define USB_OTG_GINTMSK_USBRST                  USB_OTG_GINTMSK_USBRST_Msk     /*!< USB reset mask */
  14036. #define USB_OTG_GINTMSK_ENUMDNEM_Pos            (13U)                          
  14037. #define USB_OTG_GINTMSK_ENUMDNEM_Msk            (0x1UL << USB_OTG_GINTMSK_ENUMDNEM_Pos) /*!< 0x00002000 */
  14038. #define USB_OTG_GINTMSK_ENUMDNEM                USB_OTG_GINTMSK_ENUMDNEM_Msk   /*!< Enumeration done mask */
  14039. #define USB_OTG_GINTMSK_ISOODRPM_Pos            (14U)                          
  14040. #define USB_OTG_GINTMSK_ISOODRPM_Msk            (0x1UL << USB_OTG_GINTMSK_ISOODRPM_Pos) /*!< 0x00004000 */
  14041. #define USB_OTG_GINTMSK_ISOODRPM                USB_OTG_GINTMSK_ISOODRPM_Msk   /*!< Isochronous OUT packet dropped interrupt mask */
  14042. #define USB_OTG_GINTMSK_EOPFM_Pos               (15U)                          
  14043. #define USB_OTG_GINTMSK_EOPFM_Msk               (0x1UL << USB_OTG_GINTMSK_EOPFM_Pos) /*!< 0x00008000 */
  14044. #define USB_OTG_GINTMSK_EOPFM                   USB_OTG_GINTMSK_EOPFM_Msk      /*!< End of periodic frame interrupt mask */
  14045. #define USB_OTG_GINTMSK_EPMISM_Pos              (17U)                          
  14046. #define USB_OTG_GINTMSK_EPMISM_Msk              (0x1UL << USB_OTG_GINTMSK_EPMISM_Pos) /*!< 0x00020000 */
  14047. #define USB_OTG_GINTMSK_EPMISM                  USB_OTG_GINTMSK_EPMISM_Msk     /*!< Endpoint mismatch interrupt mask */
  14048. #define USB_OTG_GINTMSK_IEPINT_Pos              (18U)                          
  14049. #define USB_OTG_GINTMSK_IEPINT_Msk              (0x1UL << USB_OTG_GINTMSK_IEPINT_Pos) /*!< 0x00040000 */
  14050. #define USB_OTG_GINTMSK_IEPINT                  USB_OTG_GINTMSK_IEPINT_Msk     /*!< IN endpoints interrupt mask */
  14051. #define USB_OTG_GINTMSK_OEPINT_Pos              (19U)                          
  14052. #define USB_OTG_GINTMSK_OEPINT_Msk              (0x1UL << USB_OTG_GINTMSK_OEPINT_Pos) /*!< 0x00080000 */
  14053. #define USB_OTG_GINTMSK_OEPINT                  USB_OTG_GINTMSK_OEPINT_Msk     /*!< OUT endpoints interrupt mask */
  14054. #define USB_OTG_GINTMSK_IISOIXFRM_Pos           (20U)                          
  14055. #define USB_OTG_GINTMSK_IISOIXFRM_Msk           (0x1UL << USB_OTG_GINTMSK_IISOIXFRM_Pos) /*!< 0x00100000 */
  14056. #define USB_OTG_GINTMSK_IISOIXFRM               USB_OTG_GINTMSK_IISOIXFRM_Msk  /*!< Incomplete isochronous IN transfer mask */
  14057. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Pos     (21U)                          
  14058. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Msk     (0x1UL << USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Pos) /*!< 0x00200000 */
  14059. #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM         USB_OTG_GINTMSK_PXFRM_IISOOXFRM_Msk /*!< Incomplete periodic transfer mask */
  14060. #define USB_OTG_GINTMSK_FSUSPM_Pos              (22U)                          
  14061. #define USB_OTG_GINTMSK_FSUSPM_Msk              (0x1UL << USB_OTG_GINTMSK_FSUSPM_Pos) /*!< 0x00400000 */
  14062. #define USB_OTG_GINTMSK_FSUSPM                  USB_OTG_GINTMSK_FSUSPM_Msk     /*!< Data fetch suspended mask */
  14063. #define USB_OTG_GINTMSK_PRTIM_Pos               (24U)                          
  14064. #define USB_OTG_GINTMSK_PRTIM_Msk               (0x1UL << USB_OTG_GINTMSK_PRTIM_Pos) /*!< 0x01000000 */
  14065. #define USB_OTG_GINTMSK_PRTIM                   USB_OTG_GINTMSK_PRTIM_Msk      /*!< Host port interrupt mask */
  14066. #define USB_OTG_GINTMSK_HCIM_Pos                (25U)                          
  14067. #define USB_OTG_GINTMSK_HCIM_Msk                (0x1UL << USB_OTG_GINTMSK_HCIM_Pos) /*!< 0x02000000 */
  14068. #define USB_OTG_GINTMSK_HCIM                    USB_OTG_GINTMSK_HCIM_Msk       /*!< Host channels interrupt mask */
  14069. #define USB_OTG_GINTMSK_PTXFEM_Pos              (26U)                          
  14070. #define USB_OTG_GINTMSK_PTXFEM_Msk              (0x1UL << USB_OTG_GINTMSK_PTXFEM_Pos) /*!< 0x04000000 */
  14071. #define USB_OTG_GINTMSK_PTXFEM                  USB_OTG_GINTMSK_PTXFEM_Msk     /*!< Periodic TxFIFO empty mask */
  14072. #define USB_OTG_GINTMSK_CIDSCHGM_Pos            (28U)                          
  14073. #define USB_OTG_GINTMSK_CIDSCHGM_Msk            (0x1UL << USB_OTG_GINTMSK_CIDSCHGM_Pos) /*!< 0x10000000 */
  14074. #define USB_OTG_GINTMSK_CIDSCHGM                USB_OTG_GINTMSK_CIDSCHGM_Msk   /*!< Connector ID status change mask */
  14075. #define USB_OTG_GINTMSK_DISCINT_Pos             (29U)                          
  14076. #define USB_OTG_GINTMSK_DISCINT_Msk             (0x1UL << USB_OTG_GINTMSK_DISCINT_Pos) /*!< 0x20000000 */
  14077. #define USB_OTG_GINTMSK_DISCINT                 USB_OTG_GINTMSK_DISCINT_Msk    /*!< Disconnect detected interrupt mask */
  14078. #define USB_OTG_GINTMSK_SRQIM_Pos               (30U)                          
  14079. #define USB_OTG_GINTMSK_SRQIM_Msk               (0x1UL << USB_OTG_GINTMSK_SRQIM_Pos) /*!< 0x40000000 */
  14080. #define USB_OTG_GINTMSK_SRQIM                   USB_OTG_GINTMSK_SRQIM_Msk      /*!< Session request/new session detected interrupt mask */
  14081. #define USB_OTG_GINTMSK_WUIM_Pos                (31U)                          
  14082. #define USB_OTG_GINTMSK_WUIM_Msk                (0x1UL << USB_OTG_GINTMSK_WUIM_Pos) /*!< 0x80000000 */
  14083. #define USB_OTG_GINTMSK_WUIM                    USB_OTG_GINTMSK_WUIM_Msk       /*!< Resume/remote wakeup detected interrupt mask */
  14084.  
  14085. /********************  Bit definition for USB_OTG_DAINT register  ********************/
  14086. #define USB_OTG_DAINT_IEPINT_Pos                (0U)                          
  14087. #define USB_OTG_DAINT_IEPINT_Msk                (0xFFFFUL << USB_OTG_DAINT_IEPINT_Pos) /*!< 0x0000FFFF */
  14088. #define USB_OTG_DAINT_IEPINT                    USB_OTG_DAINT_IEPINT_Msk       /*!< IN endpoint interrupt bits */
  14089. #define USB_OTG_DAINT_OEPINT_Pos                (16U)                          
  14090. #define USB_OTG_DAINT_OEPINT_Msk                (0xFFFFUL << USB_OTG_DAINT_OEPINT_Pos) /*!< 0xFFFF0000 */
  14091. #define USB_OTG_DAINT_OEPINT                    USB_OTG_DAINT_OEPINT_Msk       /*!< OUT endpoint interrupt bits */
  14092.  
  14093. /********************  Bit definition for USB_OTG_HAINTMSK register  ********************/
  14094. #define USB_OTG_HAINTMSK_HAINTM_Pos             (0U)                          
  14095. #define USB_OTG_HAINTMSK_HAINTM_Msk             (0xFFFFUL << USB_OTG_HAINTMSK_HAINTM_Pos) /*!< 0x0000FFFF */
  14096. #define USB_OTG_HAINTMSK_HAINTM                 USB_OTG_HAINTMSK_HAINTM_Msk    /*!< Channel interrupt mask */
  14097.  
  14098. /********************  Bit definition for USB_OTG_GRXSTSP register  ********************/
  14099. #define USB_OTG_GRXSTSP_EPNUM_Pos               (0U)                          
  14100. #define USB_OTG_GRXSTSP_EPNUM_Msk               (0xFUL << USB_OTG_GRXSTSP_EPNUM_Pos) /*!< 0x0000000F */
  14101. #define USB_OTG_GRXSTSP_EPNUM                   USB_OTG_GRXSTSP_EPNUM_Msk      /*!< IN EP interrupt mask bits */
  14102. #define USB_OTG_GRXSTSP_BCNT_Pos                (4U)                          
  14103. #define USB_OTG_GRXSTSP_BCNT_Msk                (0x7FFUL << USB_OTG_GRXSTSP_BCNT_Pos) /*!< 0x00007FF0 */
  14104. #define USB_OTG_GRXSTSP_BCNT                    USB_OTG_GRXSTSP_BCNT_Msk       /*!< OUT EP interrupt mask bits */
  14105. #define USB_OTG_GRXSTSP_DPID_Pos                (15U)                          
  14106. #define USB_OTG_GRXSTSP_DPID_Msk                (0x3UL << USB_OTG_GRXSTSP_DPID_Pos) /*!< 0x00018000 */
  14107. #define USB_OTG_GRXSTSP_DPID                    USB_OTG_GRXSTSP_DPID_Msk       /*!< OUT EP interrupt mask bits */
  14108. #define USB_OTG_GRXSTSP_PKTSTS_Pos              (17U)                          
  14109. #define USB_OTG_GRXSTSP_PKTSTS_Msk              (0xFUL << USB_OTG_GRXSTSP_PKTSTS_Pos) /*!< 0x001E0000 */
  14110. #define USB_OTG_GRXSTSP_PKTSTS                  USB_OTG_GRXSTSP_PKTSTS_Msk     /*!< OUT EP interrupt mask bits */
  14111.  
  14112. /********************  Bit definition for USB_OTG_DAINTMSK register  ********************/
  14113. #define USB_OTG_DAINTMSK_IEPM_Pos               (0U)                          
  14114. #define USB_OTG_DAINTMSK_IEPM_Msk               (0xFFFFUL << USB_OTG_DAINTMSK_IEPM_Pos) /*!< 0x0000FFFF */
  14115. #define USB_OTG_DAINTMSK_IEPM                   USB_OTG_DAINTMSK_IEPM_Msk      /*!< IN EP interrupt mask bits */
  14116. #define USB_OTG_DAINTMSK_OEPM_Pos               (16U)                          
  14117. #define USB_OTG_DAINTMSK_OEPM_Msk               (0xFFFFUL << USB_OTG_DAINTMSK_OEPM_Pos) /*!< 0xFFFF0000 */
  14118. #define USB_OTG_DAINTMSK_OEPM                   USB_OTG_DAINTMSK_OEPM_Msk      /*!< OUT EP interrupt mask bits */
  14119.  
  14120. /********************  Bit definition for USB_OTG_GRXFSIZ register  ********************/
  14121. #define USB_OTG_GRXFSIZ_RXFD_Pos                (0U)                          
  14122. #define USB_OTG_GRXFSIZ_RXFD_Msk                (0xFFFFUL << USB_OTG_GRXFSIZ_RXFD_Pos) /*!< 0x0000FFFF */
  14123. #define USB_OTG_GRXFSIZ_RXFD                    USB_OTG_GRXFSIZ_RXFD_Msk       /*!< RxFIFO depth */
  14124.  
  14125. /********************  Bit definition for USB_OTG_DVBUSDIS register  ********************/
  14126. #define USB_OTG_DVBUSDIS_VBUSDT_Pos             (0U)                          
  14127. #define USB_OTG_DVBUSDIS_VBUSDT_Msk             (0xFFFFUL << USB_OTG_DVBUSDIS_VBUSDT_Pos) /*!< 0x0000FFFF */
  14128. #define USB_OTG_DVBUSDIS_VBUSDT                 USB_OTG_DVBUSDIS_VBUSDT_Msk    /*!< Device VBUS discharge time */
  14129.  
  14130. /********************  Bit definition for OTG register  ********************/
  14131. #define USB_OTG_NPTXFSA_Pos                     (0U)                          
  14132. #define USB_OTG_NPTXFSA_Msk                     (0xFFFFUL << USB_OTG_NPTXFSA_Pos) /*!< 0x0000FFFF */
  14133. #define USB_OTG_NPTXFSA                         USB_OTG_NPTXFSA_Msk            /*!< Nonperiodic transmit RAM start address */
  14134. #define USB_OTG_NPTXFD_Pos                      (16U)                          
  14135. #define USB_OTG_NPTXFD_Msk                      (0xFFFFUL << USB_OTG_NPTXFD_Pos) /*!< 0xFFFF0000 */
  14136. #define USB_OTG_NPTXFD                          USB_OTG_NPTXFD_Msk             /*!< Nonperiodic TxFIFO depth */
  14137. #define USB_OTG_TX0FSA_Pos                      (0U)                          
  14138. #define USB_OTG_TX0FSA_Msk                      (0xFFFFUL << USB_OTG_TX0FSA_Pos) /*!< 0x0000FFFF */
  14139. #define USB_OTG_TX0FSA                          USB_OTG_TX0FSA_Msk             /*!< Endpoint 0 transmit RAM start address */
  14140. #define USB_OTG_TX0FD_Pos                       (16U)                          
  14141. #define USB_OTG_TX0FD_Msk                       (0xFFFFUL << USB_OTG_TX0FD_Pos) /*!< 0xFFFF0000 */
  14142. #define USB_OTG_TX0FD                           USB_OTG_TX0FD_Msk              /*!< Endpoint 0 TxFIFO depth */
  14143.  
  14144. /********************  Bit definition for USB_OTG_DVBUSPULSE register  ********************/
  14145. #define USB_OTG_DVBUSPULSE_DVBUSP_Pos           (0U)                          
  14146. #define USB_OTG_DVBUSPULSE_DVBUSP_Msk           (0xFFFUL << USB_OTG_DVBUSPULSE_DVBUSP_Pos) /*!< 0x00000FFF */
  14147. #define USB_OTG_DVBUSPULSE_DVBUSP               USB_OTG_DVBUSPULSE_DVBUSP_Msk  /*!< Device VBUS pulsing time */
  14148.  
  14149. /********************  Bit definition for USB_OTG_GNPTXSTS register  ********************/
  14150. #define USB_OTG_GNPTXSTS_NPTXFSAV_Pos           (0U)                          
  14151. #define USB_OTG_GNPTXSTS_NPTXFSAV_Msk           (0xFFFFUL << USB_OTG_GNPTXSTS_NPTXFSAV_Pos) /*!< 0x0000FFFF */
  14152. #define USB_OTG_GNPTXSTS_NPTXFSAV               USB_OTG_GNPTXSTS_NPTXFSAV_Msk  /*!< Nonperiodic TxFIFO space available */
  14153.  
  14154. #define USB_OTG_GNPTXSTS_NPTQXSAV_Pos           (16U)                          
  14155. #define USB_OTG_GNPTXSTS_NPTQXSAV_Msk           (0xFFUL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00FF0000 */
  14156. #define USB_OTG_GNPTXSTS_NPTQXSAV               USB_OTG_GNPTXSTS_NPTQXSAV_Msk  /*!< Nonperiodic transmit request queue space available */
  14157. #define USB_OTG_GNPTXSTS_NPTQXSAV_0             (0x01UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00010000 */
  14158. #define USB_OTG_GNPTXSTS_NPTQXSAV_1             (0x02UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00020000 */
  14159. #define USB_OTG_GNPTXSTS_NPTQXSAV_2             (0x04UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00040000 */
  14160. #define USB_OTG_GNPTXSTS_NPTQXSAV_3             (0x08UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00080000 */
  14161. #define USB_OTG_GNPTXSTS_NPTQXSAV_4             (0x10UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00100000 */
  14162. #define USB_OTG_GNPTXSTS_NPTQXSAV_5             (0x20UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00200000 */
  14163. #define USB_OTG_GNPTXSTS_NPTQXSAV_6             (0x40UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00400000 */
  14164. #define USB_OTG_GNPTXSTS_NPTQXSAV_7             (0x80UL << USB_OTG_GNPTXSTS_NPTQXSAV_Pos) /*!< 0x00800000 */
  14165.  
  14166. #define USB_OTG_GNPTXSTS_NPTXQTOP_Pos           (24U)                          
  14167. #define USB_OTG_GNPTXSTS_NPTXQTOP_Msk           (0x7FUL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x7F000000 */
  14168. #define USB_OTG_GNPTXSTS_NPTXQTOP               USB_OTG_GNPTXSTS_NPTXQTOP_Msk  /*!< Top of the nonperiodic transmit request queue */
  14169. #define USB_OTG_GNPTXSTS_NPTXQTOP_0             (0x01UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x01000000 */
  14170. #define USB_OTG_GNPTXSTS_NPTXQTOP_1             (0x02UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x02000000 */
  14171. #define USB_OTG_GNPTXSTS_NPTXQTOP_2             (0x04UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x04000000 */
  14172. #define USB_OTG_GNPTXSTS_NPTXQTOP_3             (0x08UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x08000000 */
  14173. #define USB_OTG_GNPTXSTS_NPTXQTOP_4             (0x10UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x10000000 */
  14174. #define USB_OTG_GNPTXSTS_NPTXQTOP_5             (0x20UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x20000000 */
  14175. #define USB_OTG_GNPTXSTS_NPTXQTOP_6             (0x40UL << USB_OTG_GNPTXSTS_NPTXQTOP_Pos) /*!< 0x40000000 */
  14176.  
  14177. /********************  Bit definition for USB_OTG_DTHRCTL register  ********************/
  14178. #define USB_OTG_DTHRCTL_NONISOTHREN_Pos         (0U)                          
  14179. #define USB_OTG_DTHRCTL_NONISOTHREN_Msk         (0x1UL << USB_OTG_DTHRCTL_NONISOTHREN_Pos) /*!< 0x00000001 */
  14180. #define USB_OTG_DTHRCTL_NONISOTHREN             USB_OTG_DTHRCTL_NONISOTHREN_Msk /*!< Nonisochronous IN endpoints threshold enable */
  14181. #define USB_OTG_DTHRCTL_ISOTHREN_Pos            (1U)                          
  14182. #define USB_OTG_DTHRCTL_ISOTHREN_Msk            (0x1UL << USB_OTG_DTHRCTL_ISOTHREN_Pos) /*!< 0x00000002 */
  14183. #define USB_OTG_DTHRCTL_ISOTHREN                USB_OTG_DTHRCTL_ISOTHREN_Msk   /*!< ISO IN endpoint threshold enable */
  14184.  
  14185. #define USB_OTG_DTHRCTL_TXTHRLEN_Pos            (2U)                          
  14186. #define USB_OTG_DTHRCTL_TXTHRLEN_Msk            (0x1FFUL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x000007FC */
  14187. #define USB_OTG_DTHRCTL_TXTHRLEN                USB_OTG_DTHRCTL_TXTHRLEN_Msk   /*!< Transmit threshold length */
  14188. #define USB_OTG_DTHRCTL_TXTHRLEN_0              (0x001UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000004 */
  14189. #define USB_OTG_DTHRCTL_TXTHRLEN_1              (0x002UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000008 */
  14190. #define USB_OTG_DTHRCTL_TXTHRLEN_2              (0x004UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000010 */
  14191. #define USB_OTG_DTHRCTL_TXTHRLEN_3              (0x008UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000020 */
  14192. #define USB_OTG_DTHRCTL_TXTHRLEN_4              (0x010UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000040 */
  14193. #define USB_OTG_DTHRCTL_TXTHRLEN_5              (0x020UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000080 */
  14194. #define USB_OTG_DTHRCTL_TXTHRLEN_6              (0x040UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000100 */
  14195. #define USB_OTG_DTHRCTL_TXTHRLEN_7              (0x080UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000200 */
  14196. #define USB_OTG_DTHRCTL_TXTHRLEN_8              (0x100UL << USB_OTG_DTHRCTL_TXTHRLEN_Pos) /*!< 0x00000400 */
  14197. #define USB_OTG_DTHRCTL_RXTHREN_Pos             (16U)                          
  14198. #define USB_OTG_DTHRCTL_RXTHREN_Msk             (0x1UL << USB_OTG_DTHRCTL_RXTHREN_Pos) /*!< 0x00010000 */
  14199. #define USB_OTG_DTHRCTL_RXTHREN                 USB_OTG_DTHRCTL_RXTHREN_Msk    /*!< Receive threshold enable */
  14200.  
  14201. #define USB_OTG_DTHRCTL_RXTHRLEN_Pos            (17U)                          
  14202. #define USB_OTG_DTHRCTL_RXTHRLEN_Msk            (0x1FFUL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x03FE0000 */
  14203. #define USB_OTG_DTHRCTL_RXTHRLEN                USB_OTG_DTHRCTL_RXTHRLEN_Msk   /*!< Receive threshold length */
  14204. #define USB_OTG_DTHRCTL_RXTHRLEN_0              (0x001UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00020000 */
  14205. #define USB_OTG_DTHRCTL_RXTHRLEN_1              (0x002UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00040000 */
  14206. #define USB_OTG_DTHRCTL_RXTHRLEN_2              (0x004UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00080000 */
  14207. #define USB_OTG_DTHRCTL_RXTHRLEN_3              (0x008UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00100000 */
  14208. #define USB_OTG_DTHRCTL_RXTHRLEN_4              (0x010UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00200000 */
  14209. #define USB_OTG_DTHRCTL_RXTHRLEN_5              (0x020UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00400000 */
  14210. #define USB_OTG_DTHRCTL_RXTHRLEN_6              (0x040UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x00800000 */
  14211. #define USB_OTG_DTHRCTL_RXTHRLEN_7              (0x080UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x01000000 */
  14212. #define USB_OTG_DTHRCTL_RXTHRLEN_8              (0x100UL << USB_OTG_DTHRCTL_RXTHRLEN_Pos) /*!< 0x02000000 */
  14213. #define USB_OTG_DTHRCTL_ARPEN_Pos               (27U)                          
  14214. #define USB_OTG_DTHRCTL_ARPEN_Msk               (0x1UL << USB_OTG_DTHRCTL_ARPEN_Pos) /*!< 0x08000000 */
  14215. #define USB_OTG_DTHRCTL_ARPEN                   USB_OTG_DTHRCTL_ARPEN_Msk      /*!< Arbiter parking enable */
  14216.  
  14217. /********************  Bit definition for USB_OTG_DIEPEMPMSK register  ********************/
  14218. #define USB_OTG_DIEPEMPMSK_INEPTXFEM_Pos        (0U)                          
  14219. #define USB_OTG_DIEPEMPMSK_INEPTXFEM_Msk        (0xFFFFUL << USB_OTG_DIEPEMPMSK_INEPTXFEM_Pos) /*!< 0x0000FFFF */
  14220. #define USB_OTG_DIEPEMPMSK_INEPTXFEM            USB_OTG_DIEPEMPMSK_INEPTXFEM_Msk /*!< IN EP Tx FIFO empty interrupt mask bits */
  14221.  
  14222. /********************  Bit definition for USB_OTG_DEACHINT register  ********************/
  14223. #define USB_OTG_DEACHINT_IEP1INT_Pos            (1U)                          
  14224. #define USB_OTG_DEACHINT_IEP1INT_Msk            (0x1UL << USB_OTG_DEACHINT_IEP1INT_Pos) /*!< 0x00000002 */
  14225. #define USB_OTG_DEACHINT_IEP1INT                USB_OTG_DEACHINT_IEP1INT_Msk   /*!< IN endpoint 1interrupt bit */
  14226. #define USB_OTG_DEACHINT_OEP1INT_Pos            (17U)                          
  14227. #define USB_OTG_DEACHINT_OEP1INT_Msk            (0x1UL << USB_OTG_DEACHINT_OEP1INT_Pos) /*!< 0x00020000 */
  14228. #define USB_OTG_DEACHINT_OEP1INT                USB_OTG_DEACHINT_OEP1INT_Msk   /*!< OUT endpoint 1 interrupt bit */
  14229.  
  14230. /********************  Bit definition for USB_OTG_GCCFG register  ********************/
  14231. #define USB_OTG_GCCFG_PWRDWN_Pos                (16U)                          
  14232. #define USB_OTG_GCCFG_PWRDWN_Msk                (0x1UL << USB_OTG_GCCFG_PWRDWN_Pos) /*!< 0x00010000 */
  14233. #define USB_OTG_GCCFG_PWRDWN                    USB_OTG_GCCFG_PWRDWN_Msk       /*!< Power down */
  14234. #define USB_OTG_GCCFG_VBUSASEN_Pos              (18U)                          
  14235. #define USB_OTG_GCCFG_VBUSASEN_Msk              (0x1UL << USB_OTG_GCCFG_VBUSASEN_Pos) /*!< 0x00040000 */
  14236. #define USB_OTG_GCCFG_VBUSASEN                  USB_OTG_GCCFG_VBUSASEN_Msk     /*!< Enable the VBUS sensing device */
  14237. #define USB_OTG_GCCFG_VBUSBSEN_Pos              (19U)                          
  14238. #define USB_OTG_GCCFG_VBUSBSEN_Msk              (0x1UL << USB_OTG_GCCFG_VBUSBSEN_Pos) /*!< 0x00080000 */
  14239. #define USB_OTG_GCCFG_VBUSBSEN                  USB_OTG_GCCFG_VBUSBSEN_Msk     /*!< Enable the VBUS sensing device */
  14240. #define USB_OTG_GCCFG_SOFOUTEN_Pos              (20U)                          
  14241. #define USB_OTG_GCCFG_SOFOUTEN_Msk              (0x1UL << USB_OTG_GCCFG_SOFOUTEN_Pos) /*!< 0x00100000 */
  14242. #define USB_OTG_GCCFG_SOFOUTEN                  USB_OTG_GCCFG_SOFOUTEN_Msk     /*!< SOF output enable */
  14243.  
  14244. /********************  Bit definition for USB_OTG_DEACHINTMSK register  ********************/
  14245. #define USB_OTG_DEACHINTMSK_IEP1INTM_Pos        (1U)                          
  14246. #define USB_OTG_DEACHINTMSK_IEP1INTM_Msk        (0x1UL << USB_OTG_DEACHINTMSK_IEP1INTM_Pos) /*!< 0x00000002 */
  14247. #define USB_OTG_DEACHINTMSK_IEP1INTM            USB_OTG_DEACHINTMSK_IEP1INTM_Msk /*!< IN Endpoint 1 interrupt mask bit */
  14248. #define USB_OTG_DEACHINTMSK_OEP1INTM_Pos        (17U)                          
  14249. #define USB_OTG_DEACHINTMSK_OEP1INTM_Msk        (0x1UL << USB_OTG_DEACHINTMSK_OEP1INTM_Pos) /*!< 0x00020000 */
  14250. #define USB_OTG_DEACHINTMSK_OEP1INTM            USB_OTG_DEACHINTMSK_OEP1INTM_Msk /*!< OUT Endpoint 1 interrupt mask bit */
  14251.  
  14252. /********************  Bit definition for USB_OTG_CID register  ********************/
  14253. #define USB_OTG_CID_PRODUCT_ID_Pos              (0U)                          
  14254. #define USB_OTG_CID_PRODUCT_ID_Msk              (0xFFFFFFFFUL << USB_OTG_CID_PRODUCT_ID_Pos) /*!< 0xFFFFFFFF */
  14255. #define USB_OTG_CID_PRODUCT_ID                  USB_OTG_CID_PRODUCT_ID_Msk     /*!< Product ID field */
  14256.  
  14257. /********************  Bit definition for USB_OTG_DIEPEACHMSK1 register  ********************/
  14258. #define USB_OTG_DIEPEACHMSK1_XFRCM_Pos          (0U)                          
  14259. #define USB_OTG_DIEPEACHMSK1_XFRCM_Msk          (0x1UL << USB_OTG_DIEPEACHMSK1_XFRCM_Pos) /*!< 0x00000001 */
  14260. #define USB_OTG_DIEPEACHMSK1_XFRCM              USB_OTG_DIEPEACHMSK1_XFRCM_Msk /*!< Transfer completed interrupt mask */
  14261. #define USB_OTG_DIEPEACHMSK1_EPDM_Pos           (1U)                          
  14262. #define USB_OTG_DIEPEACHMSK1_EPDM_Msk           (0x1UL << USB_OTG_DIEPEACHMSK1_EPDM_Pos) /*!< 0x00000002 */
  14263. #define USB_OTG_DIEPEACHMSK1_EPDM               USB_OTG_DIEPEACHMSK1_EPDM_Msk  /*!< Endpoint disabled interrupt mask */
  14264. #define USB_OTG_DIEPEACHMSK1_TOM_Pos            (3U)                          
  14265. #define USB_OTG_DIEPEACHMSK1_TOM_Msk            (0x1UL << USB_OTG_DIEPEACHMSK1_TOM_Pos) /*!< 0x00000008 */
  14266. #define USB_OTG_DIEPEACHMSK1_TOM                USB_OTG_DIEPEACHMSK1_TOM_Msk   /*!< Timeout condition mask (nonisochronous endpoints) */
  14267. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Pos      (4U)                          
  14268. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Msk      (0x1UL << USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Pos) /*!< 0x00000010 */
  14269. #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK          USB_OTG_DIEPEACHMSK1_ITTXFEMSK_Msk /*!< IN token received when TxFIFO empty mask */
  14270. #define USB_OTG_DIEPEACHMSK1_INEPNMM_Pos        (5U)                          
  14271. #define USB_OTG_DIEPEACHMSK1_INEPNMM_Msk        (0x1UL << USB_OTG_DIEPEACHMSK1_INEPNMM_Pos) /*!< 0x00000020 */
  14272. #define USB_OTG_DIEPEACHMSK1_INEPNMM            USB_OTG_DIEPEACHMSK1_INEPNMM_Msk /*!< IN token received with EP mismatch mask */
  14273. #define USB_OTG_DIEPEACHMSK1_INEPNEM_Pos        (6U)                          
  14274. #define USB_OTG_DIEPEACHMSK1_INEPNEM_Msk        (0x1UL << USB_OTG_DIEPEACHMSK1_INEPNEM_Pos) /*!< 0x00000040 */
  14275. #define USB_OTG_DIEPEACHMSK1_INEPNEM            USB_OTG_DIEPEACHMSK1_INEPNEM_Msk /*!< IN endpoint NAK effective mask */
  14276. #define USB_OTG_DIEPEACHMSK1_TXFURM_Pos         (8U)                          
  14277. #define USB_OTG_DIEPEACHMSK1_TXFURM_Msk         (0x1UL << USB_OTG_DIEPEACHMSK1_TXFURM_Pos) /*!< 0x00000100 */
  14278. #define USB_OTG_DIEPEACHMSK1_TXFURM             USB_OTG_DIEPEACHMSK1_TXFURM_Msk /*!< FIFO underrun mask */
  14279. #define USB_OTG_DIEPEACHMSK1_BIM_Pos            (9U)                          
  14280. #define USB_OTG_DIEPEACHMSK1_BIM_Msk            (0x1UL << USB_OTG_DIEPEACHMSK1_BIM_Pos) /*!< 0x00000200 */
  14281. #define USB_OTG_DIEPEACHMSK1_BIM                USB_OTG_DIEPEACHMSK1_BIM_Msk   /*!< BNA interrupt mask */
  14282. #define USB_OTG_DIEPEACHMSK1_NAKM_Pos           (13U)                          
  14283. #define USB_OTG_DIEPEACHMSK1_NAKM_Msk           (0x1UL << USB_OTG_DIEPEACHMSK1_NAKM_Pos) /*!< 0x00002000 */
  14284. #define USB_OTG_DIEPEACHMSK1_NAKM               USB_OTG_DIEPEACHMSK1_NAKM_Msk  /*!< NAK interrupt mask */
  14285.  
  14286. /********************  Bit definition for USB_OTG_HPRT register  ********************/
  14287. #define USB_OTG_HPRT_PCSTS_Pos                  (0U)                          
  14288. #define USB_OTG_HPRT_PCSTS_Msk                  (0x1UL << USB_OTG_HPRT_PCSTS_Pos) /*!< 0x00000001 */
  14289. #define USB_OTG_HPRT_PCSTS                      USB_OTG_HPRT_PCSTS_Msk         /*!< Port connect status */
  14290. #define USB_OTG_HPRT_PCDET_Pos                  (1U)                          
  14291. #define USB_OTG_HPRT_PCDET_Msk                  (0x1UL << USB_OTG_HPRT_PCDET_Pos) /*!< 0x00000002 */
  14292. #define USB_OTG_HPRT_PCDET                      USB_OTG_HPRT_PCDET_Msk         /*!< Port connect detected */
  14293. #define USB_OTG_HPRT_PENA_Pos                   (2U)                          
  14294. #define USB_OTG_HPRT_PENA_Msk                   (0x1UL << USB_OTG_HPRT_PENA_Pos) /*!< 0x00000004 */
  14295. #define USB_OTG_HPRT_PENA                       USB_OTG_HPRT_PENA_Msk          /*!< Port enable */
  14296. #define USB_OTG_HPRT_PENCHNG_Pos                (3U)                          
  14297. #define USB_OTG_HPRT_PENCHNG_Msk                (0x1UL << USB_OTG_HPRT_PENCHNG_Pos) /*!< 0x00000008 */
  14298. #define USB_OTG_HPRT_PENCHNG                    USB_OTG_HPRT_PENCHNG_Msk       /*!< Port enable/disable change */
  14299. #define USB_OTG_HPRT_POCA_Pos                   (4U)                          
  14300. #define USB_OTG_HPRT_POCA_Msk                   (0x1UL << USB_OTG_HPRT_POCA_Pos) /*!< 0x00000010 */
  14301. #define USB_OTG_HPRT_POCA                       USB_OTG_HPRT_POCA_Msk          /*!< Port overcurrent active */
  14302. #define USB_OTG_HPRT_POCCHNG_Pos                (5U)                          
  14303. #define USB_OTG_HPRT_POCCHNG_Msk                (0x1UL << USB_OTG_HPRT_POCCHNG_Pos) /*!< 0x00000020 */
  14304. #define USB_OTG_HPRT_POCCHNG                    USB_OTG_HPRT_POCCHNG_Msk       /*!< Port overcurrent change */
  14305. #define USB_OTG_HPRT_PRES_Pos                   (6U)                          
  14306. #define USB_OTG_HPRT_PRES_Msk                   (0x1UL << USB_OTG_HPRT_PRES_Pos) /*!< 0x00000040 */
  14307. #define USB_OTG_HPRT_PRES                       USB_OTG_HPRT_PRES_Msk          /*!< Port resume */
  14308. #define USB_OTG_HPRT_PSUSP_Pos                  (7U)                          
  14309. #define USB_OTG_HPRT_PSUSP_Msk                  (0x1UL << USB_OTG_HPRT_PSUSP_Pos) /*!< 0x00000080 */
  14310. #define USB_OTG_HPRT_PSUSP                      USB_OTG_HPRT_PSUSP_Msk         /*!< Port suspend */
  14311. #define USB_OTG_HPRT_PRST_Pos                   (8U)                          
  14312. #define USB_OTG_HPRT_PRST_Msk                   (0x1UL << USB_OTG_HPRT_PRST_Pos) /*!< 0x00000100 */
  14313. #define USB_OTG_HPRT_PRST                       USB_OTG_HPRT_PRST_Msk          /*!< Port reset */
  14314.  
  14315. #define USB_OTG_HPRT_PLSTS_Pos                  (10U)                          
  14316. #define USB_OTG_HPRT_PLSTS_Msk                  (0x3UL << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000C00 */
  14317. #define USB_OTG_HPRT_PLSTS                      USB_OTG_HPRT_PLSTS_Msk         /*!< Port line status */
  14318. #define USB_OTG_HPRT_PLSTS_0                    (0x1UL << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000400 */
  14319. #define USB_OTG_HPRT_PLSTS_1                    (0x2UL << USB_OTG_HPRT_PLSTS_Pos) /*!< 0x00000800 */
  14320. #define USB_OTG_HPRT_PPWR_Pos                   (12U)                          
  14321. #define USB_OTG_HPRT_PPWR_Msk                   (0x1UL << USB_OTG_HPRT_PPWR_Pos) /*!< 0x00001000 */
  14322. #define USB_OTG_HPRT_PPWR                       USB_OTG_HPRT_PPWR_Msk          /*!< Port power */
  14323.  
  14324. #define USB_OTG_HPRT_PTCTL_Pos                  (13U)                          
  14325. #define USB_OTG_HPRT_PTCTL_Msk                  (0xFUL << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x0001E000 */
  14326. #define USB_OTG_HPRT_PTCTL                      USB_OTG_HPRT_PTCTL_Msk         /*!< Port test control */
  14327. #define USB_OTG_HPRT_PTCTL_0                    (0x1UL << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00002000 */
  14328. #define USB_OTG_HPRT_PTCTL_1                    (0x2UL << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00004000 */
  14329. #define USB_OTG_HPRT_PTCTL_2                    (0x4UL << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00008000 */
  14330. #define USB_OTG_HPRT_PTCTL_3                    (0x8UL << USB_OTG_HPRT_PTCTL_Pos) /*!< 0x00010000 */
  14331.  
  14332. #define USB_OTG_HPRT_PSPD_Pos                   (17U)                          
  14333. #define USB_OTG_HPRT_PSPD_Msk                   (0x3UL << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00060000 */
  14334. #define USB_OTG_HPRT_PSPD                       USB_OTG_HPRT_PSPD_Msk          /*!< Port speed */
  14335. #define USB_OTG_HPRT_PSPD_0                     (0x1UL << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00020000 */
  14336. #define USB_OTG_HPRT_PSPD_1                     (0x2UL << USB_OTG_HPRT_PSPD_Pos) /*!< 0x00040000 */
  14337.  
  14338. /********************  Bit definition for USB_OTG_DOEPEACHMSK1 register  ********************/
  14339. #define USB_OTG_DOEPEACHMSK1_XFRCM_Pos          (0U)                          
  14340. #define USB_OTG_DOEPEACHMSK1_XFRCM_Msk          (0x1UL << USB_OTG_DOEPEACHMSK1_XFRCM_Pos) /*!< 0x00000001 */
  14341. #define USB_OTG_DOEPEACHMSK1_XFRCM              USB_OTG_DOEPEACHMSK1_XFRCM_Msk /*!< Transfer completed interrupt mask */
  14342. #define USB_OTG_DOEPEACHMSK1_EPDM_Pos           (1U)                          
  14343. #define USB_OTG_DOEPEACHMSK1_EPDM_Msk           (0x1UL << USB_OTG_DOEPEACHMSK1_EPDM_Pos) /*!< 0x00000002 */
  14344. #define USB_OTG_DOEPEACHMSK1_EPDM               USB_OTG_DOEPEACHMSK1_EPDM_Msk  /*!< Endpoint disabled interrupt mask */
  14345. #define USB_OTG_DOEPEACHMSK1_TOM_Pos            (3U)                          
  14346. #define USB_OTG_DOEPEACHMSK1_TOM_Msk            (0x1UL << USB_OTG_DOEPEACHMSK1_TOM_Pos) /*!< 0x00000008 */
  14347. #define USB_OTG_DOEPEACHMSK1_TOM                USB_OTG_DOEPEACHMSK1_TOM_Msk   /*!< Timeout condition mask */
  14348. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Pos      (4U)                          
  14349. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Msk      (0x1UL << USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Pos) /*!< 0x00000010 */
  14350. #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK          USB_OTG_DOEPEACHMSK1_ITTXFEMSK_Msk /*!< IN token received when TxFIFO empty mask */
  14351. #define USB_OTG_DOEPEACHMSK1_INEPNMM_Pos        (5U)                          
  14352. #define USB_OTG_DOEPEACHMSK1_INEPNMM_Msk        (0x1UL << USB_OTG_DOEPEACHMSK1_INEPNMM_Pos) /*!< 0x00000020 */
  14353. #define USB_OTG_DOEPEACHMSK1_INEPNMM            USB_OTG_DOEPEACHMSK1_INEPNMM_Msk /*!< IN token received with EP mismatch mask */
  14354. #define USB_OTG_DOEPEACHMSK1_INEPNEM_Pos        (6U)                          
  14355. #define USB_OTG_DOEPEACHMSK1_INEPNEM_Msk        (0x1UL << USB_OTG_DOEPEACHMSK1_INEPNEM_Pos) /*!< 0x00000040 */
  14356. #define USB_OTG_DOEPEACHMSK1_INEPNEM            USB_OTG_DOEPEACHMSK1_INEPNEM_Msk /*!< IN endpoint NAK effective mask */
  14357. #define USB_OTG_DOEPEACHMSK1_TXFURM_Pos         (8U)                          
  14358. #define USB_OTG_DOEPEACHMSK1_TXFURM_Msk         (0x1UL << USB_OTG_DOEPEACHMSK1_TXFURM_Pos) /*!< 0x00000100 */
  14359. #define USB_OTG_DOEPEACHMSK1_TXFURM             USB_OTG_DOEPEACHMSK1_TXFURM_Msk /*!< OUT packet error mask */
  14360. #define USB_OTG_DOEPEACHMSK1_BIM_Pos            (9U)                          
  14361. #define USB_OTG_DOEPEACHMSK1_BIM_Msk            (0x1UL << USB_OTG_DOEPEACHMSK1_BIM_Pos) /*!< 0x00000200 */
  14362. #define USB_OTG_DOEPEACHMSK1_BIM                USB_OTG_DOEPEACHMSK1_BIM_Msk   /*!< BNA interrupt mask */
  14363. #define USB_OTG_DOEPEACHMSK1_BERRM_Pos          (12U)                          
  14364. #define USB_OTG_DOEPEACHMSK1_BERRM_Msk          (0x1UL << USB_OTG_DOEPEACHMSK1_BERRM_Pos) /*!< 0x00001000 */
  14365. #define USB_OTG_DOEPEACHMSK1_BERRM              USB_OTG_DOEPEACHMSK1_BERRM_Msk /*!< Bubble error interrupt mask */
  14366. #define USB_OTG_DOEPEACHMSK1_NAKM_Pos           (13U)                          
  14367. #define USB_OTG_DOEPEACHMSK1_NAKM_Msk           (0x1UL << USB_OTG_DOEPEACHMSK1_NAKM_Pos) /*!< 0x00002000 */
  14368. #define USB_OTG_DOEPEACHMSK1_NAKM               USB_OTG_DOEPEACHMSK1_NAKM_Msk  /*!< NAK interrupt mask */
  14369. #define USB_OTG_DOEPEACHMSK1_NYETM_Pos          (14U)                          
  14370. #define USB_OTG_DOEPEACHMSK1_NYETM_Msk          (0x1UL << USB_OTG_DOEPEACHMSK1_NYETM_Pos) /*!< 0x00004000 */
  14371. #define USB_OTG_DOEPEACHMSK1_NYETM              USB_OTG_DOEPEACHMSK1_NYETM_Msk /*!< NYET interrupt mask */
  14372.  
  14373. /********************  Bit definition for USB_OTG_HPTXFSIZ register  ********************/
  14374. #define USB_OTG_HPTXFSIZ_PTXSA_Pos              (0U)                          
  14375. #define USB_OTG_HPTXFSIZ_PTXSA_Msk              (0xFFFFUL << USB_OTG_HPTXFSIZ_PTXSA_Pos) /*!< 0x0000FFFF */
  14376. #define USB_OTG_HPTXFSIZ_PTXSA                  USB_OTG_HPTXFSIZ_PTXSA_Msk     /*!< Host periodic TxFIFO start address */
  14377. #define USB_OTG_HPTXFSIZ_PTXFD_Pos              (16U)                          
  14378. #define USB_OTG_HPTXFSIZ_PTXFD_Msk              (0xFFFFUL << USB_OTG_HPTXFSIZ_PTXFD_Pos) /*!< 0xFFFF0000 */
  14379. #define USB_OTG_HPTXFSIZ_PTXFD                  USB_OTG_HPTXFSIZ_PTXFD_Msk     /*!< Host periodic TxFIFO depth */
  14380.  
  14381. /********************  Bit definition for USB_OTG_DIEPCTL register  ********************/
  14382. #define USB_OTG_DIEPCTL_MPSIZ_Pos               (0U)                          
  14383. #define USB_OTG_DIEPCTL_MPSIZ_Msk               (0x7FFUL << USB_OTG_DIEPCTL_MPSIZ_Pos) /*!< 0x000007FF */
  14384. #define USB_OTG_DIEPCTL_MPSIZ                   USB_OTG_DIEPCTL_MPSIZ_Msk      /*!< Maximum packet size */
  14385. #define USB_OTG_DIEPCTL_USBAEP_Pos              (15U)                          
  14386. #define USB_OTG_DIEPCTL_USBAEP_Msk              (0x1UL << USB_OTG_DIEPCTL_USBAEP_Pos) /*!< 0x00008000 */
  14387. #define USB_OTG_DIEPCTL_USBAEP                  USB_OTG_DIEPCTL_USBAEP_Msk     /*!< USB active endpoint */
  14388. #define USB_OTG_DIEPCTL_EONUM_DPID_Pos          (16U)                          
  14389. #define USB_OTG_DIEPCTL_EONUM_DPID_Msk          (0x1UL << USB_OTG_DIEPCTL_EONUM_DPID_Pos) /*!< 0x00010000 */
  14390. #define USB_OTG_DIEPCTL_EONUM_DPID              USB_OTG_DIEPCTL_EONUM_DPID_Msk /*!< Even/odd frame */
  14391. #define USB_OTG_DIEPCTL_NAKSTS_Pos              (17U)                          
  14392. #define USB_OTG_DIEPCTL_NAKSTS_Msk              (0x1UL << USB_OTG_DIEPCTL_NAKSTS_Pos) /*!< 0x00020000 */
  14393. #define USB_OTG_DIEPCTL_NAKSTS                  USB_OTG_DIEPCTL_NAKSTS_Msk     /*!< NAK status */
  14394.  
  14395. #define USB_OTG_DIEPCTL_EPTYP_Pos               (18U)                          
  14396. #define USB_OTG_DIEPCTL_EPTYP_Msk               (0x3UL << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x000C0000 */
  14397. #define USB_OTG_DIEPCTL_EPTYP                   USB_OTG_DIEPCTL_EPTYP_Msk      /*!< Endpoint type */
  14398. #define USB_OTG_DIEPCTL_EPTYP_0                 (0x1UL << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x00040000 */
  14399. #define USB_OTG_DIEPCTL_EPTYP_1                 (0x2UL << USB_OTG_DIEPCTL_EPTYP_Pos) /*!< 0x00080000 */
  14400. #define USB_OTG_DIEPCTL_STALL_Pos               (21U)                          
  14401. #define USB_OTG_DIEPCTL_STALL_Msk               (0x1UL << USB_OTG_DIEPCTL_STALL_Pos) /*!< 0x00200000 */
  14402. #define USB_OTG_DIEPCTL_STALL                   USB_OTG_DIEPCTL_STALL_Msk      /*!< STALL handshake */
  14403.  
  14404. #define USB_OTG_DIEPCTL_TXFNUM_Pos              (22U)                          
  14405. #define USB_OTG_DIEPCTL_TXFNUM_Msk              (0xFUL << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x03C00000 */
  14406. #define USB_OTG_DIEPCTL_TXFNUM                  USB_OTG_DIEPCTL_TXFNUM_Msk     /*!< TxFIFO number */
  14407. #define USB_OTG_DIEPCTL_TXFNUM_0                (0x1UL << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x00400000 */
  14408. #define USB_OTG_DIEPCTL_TXFNUM_1                (0x2UL << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x00800000 */
  14409. #define USB_OTG_DIEPCTL_TXFNUM_2                (0x4UL << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x01000000 */
  14410. #define USB_OTG_DIEPCTL_TXFNUM_3                (0x8UL << USB_OTG_DIEPCTL_TXFNUM_Pos) /*!< 0x02000000 */
  14411. #define USB_OTG_DIEPCTL_CNAK_Pos                (26U)                          
  14412. #define USB_OTG_DIEPCTL_CNAK_Msk                (0x1UL << USB_OTG_DIEPCTL_CNAK_Pos) /*!< 0x04000000 */
  14413. #define USB_OTG_DIEPCTL_CNAK                    USB_OTG_DIEPCTL_CNAK_Msk       /*!< Clear NAK */
  14414. #define USB_OTG_DIEPCTL_SNAK_Pos                (27U)                          
  14415. #define USB_OTG_DIEPCTL_SNAK_Msk                (0x1UL << USB_OTG_DIEPCTL_SNAK_Pos) /*!< 0x08000000 */
  14416. #define USB_OTG_DIEPCTL_SNAK                    USB_OTG_DIEPCTL_SNAK_Msk       /*!< Set NAK */
  14417. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Pos      (28U)                          
  14418. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Msk      (0x1UL << USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Pos) /*!< 0x10000000 */
  14419. #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM          USB_OTG_DIEPCTL_SD0PID_SEVNFRM_Msk /*!< Set DATA0 PID */
  14420. #define USB_OTG_DIEPCTL_SODDFRM_Pos             (29U)                          
  14421. #define USB_OTG_DIEPCTL_SODDFRM_Msk             (0x1UL << USB_OTG_DIEPCTL_SODDFRM_Pos) /*!< 0x20000000 */
  14422. #define USB_OTG_DIEPCTL_SODDFRM                 USB_OTG_DIEPCTL_SODDFRM_Msk    /*!< Set odd frame */
  14423. #define USB_OTG_DIEPCTL_EPDIS_Pos               (30U)                          
  14424. #define USB_OTG_DIEPCTL_EPDIS_Msk               (0x1UL << USB_OTG_DIEPCTL_EPDIS_Pos) /*!< 0x40000000 */
  14425. #define USB_OTG_DIEPCTL_EPDIS                   USB_OTG_DIEPCTL_EPDIS_Msk      /*!< Endpoint disable */
  14426. #define USB_OTG_DIEPCTL_EPENA_Pos               (31U)                          
  14427. #define USB_OTG_DIEPCTL_EPENA_Msk               (0x1UL << USB_OTG_DIEPCTL_EPENA_Pos) /*!< 0x80000000 */
  14428. #define USB_OTG_DIEPCTL_EPENA                   USB_OTG_DIEPCTL_EPENA_Msk      /*!< Endpoint enable */
  14429.  
  14430. /********************  Bit definition for USB_OTG_HCCHAR register  ********************/
  14431. #define USB_OTG_HCCHAR_MPSIZ_Pos                (0U)                          
  14432. #define USB_OTG_HCCHAR_MPSIZ_Msk                (0x7FFUL << USB_OTG_HCCHAR_MPSIZ_Pos) /*!< 0x000007FF */
  14433. #define USB_OTG_HCCHAR_MPSIZ                    USB_OTG_HCCHAR_MPSIZ_Msk       /*!< Maximum packet size */
  14434.  
  14435. #define USB_OTG_HCCHAR_EPNUM_Pos                (11U)                          
  14436. #define USB_OTG_HCCHAR_EPNUM_Msk                (0xFUL << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00007800 */
  14437. #define USB_OTG_HCCHAR_EPNUM                    USB_OTG_HCCHAR_EPNUM_Msk       /*!< Endpoint number */
  14438. #define USB_OTG_HCCHAR_EPNUM_0                  (0x1UL << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00000800 */
  14439. #define USB_OTG_HCCHAR_EPNUM_1                  (0x2UL << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00001000 */
  14440. #define USB_OTG_HCCHAR_EPNUM_2                  (0x4UL << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00002000 */
  14441. #define USB_OTG_HCCHAR_EPNUM_3                  (0x8UL << USB_OTG_HCCHAR_EPNUM_Pos) /*!< 0x00004000 */
  14442. #define USB_OTG_HCCHAR_EPDIR_Pos                (15U)                          
  14443. #define USB_OTG_HCCHAR_EPDIR_Msk                (0x1UL << USB_OTG_HCCHAR_EPDIR_Pos) /*!< 0x00008000 */
  14444. #define USB_OTG_HCCHAR_EPDIR                    USB_OTG_HCCHAR_EPDIR_Msk       /*!< Endpoint direction */
  14445. #define USB_OTG_HCCHAR_LSDEV_Pos                (17U)                          
  14446. #define USB_OTG_HCCHAR_LSDEV_Msk                (0x1UL << USB_OTG_HCCHAR_LSDEV_Pos) /*!< 0x00020000 */
  14447. #define USB_OTG_HCCHAR_LSDEV                    USB_OTG_HCCHAR_LSDEV_Msk       /*!< Low-speed device */
  14448.  
  14449. #define USB_OTG_HCCHAR_EPTYP_Pos                (18U)                          
  14450. #define USB_OTG_HCCHAR_EPTYP_Msk                (0x3UL << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x000C0000 */
  14451. #define USB_OTG_HCCHAR_EPTYP                    USB_OTG_HCCHAR_EPTYP_Msk       /*!< Endpoint type */
  14452. #define USB_OTG_HCCHAR_EPTYP_0                  (0x1UL << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x00040000 */
  14453. #define USB_OTG_HCCHAR_EPTYP_1                  (0x2UL << USB_OTG_HCCHAR_EPTYP_Pos) /*!< 0x00080000 */
  14454.                                      
  14455. #define USB_OTG_HCCHAR_MC_Pos                   (20U)                          
  14456. #define USB_OTG_HCCHAR_MC_Msk                   (0x3UL << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00300000 */
  14457. #define USB_OTG_HCCHAR_MC                       USB_OTG_HCCHAR_MC_Msk          /*!< Multi Count (MC) / Error Count (EC) */
  14458. #define USB_OTG_HCCHAR_MC_0                     (0x1UL << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00100000 */
  14459. #define USB_OTG_HCCHAR_MC_1                     (0x2UL << USB_OTG_HCCHAR_MC_Pos) /*!< 0x00200000 */
  14460.  
  14461. #define USB_OTG_HCCHAR_DAD_Pos                  (22U)                          
  14462. #define USB_OTG_HCCHAR_DAD_Msk                  (0x7FUL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x1FC00000 */
  14463. #define USB_OTG_HCCHAR_DAD                      USB_OTG_HCCHAR_DAD_Msk         /*!< Device address */
  14464. #define USB_OTG_HCCHAR_DAD_0                    (0x01UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x00400000 */
  14465. #define USB_OTG_HCCHAR_DAD_1                    (0x02UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x00800000 */
  14466. #define USB_OTG_HCCHAR_DAD_2                    (0x04UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x01000000 */
  14467. #define USB_OTG_HCCHAR_DAD_3                    (0x08UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x02000000 */
  14468. #define USB_OTG_HCCHAR_DAD_4                    (0x10UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x04000000 */
  14469. #define USB_OTG_HCCHAR_DAD_5                    (0x20UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x08000000 */
  14470. #define USB_OTG_HCCHAR_DAD_6                    (0x40UL << USB_OTG_HCCHAR_DAD_Pos) /*!< 0x10000000 */
  14471. #define USB_OTG_HCCHAR_ODDFRM_Pos               (29U)                          
  14472. #define USB_OTG_HCCHAR_ODDFRM_Msk               (0x1UL << USB_OTG_HCCHAR_ODDFRM_Pos) /*!< 0x20000000 */
  14473. #define USB_OTG_HCCHAR_ODDFRM                   USB_OTG_HCCHAR_ODDFRM_Msk      /*!< Odd frame */
  14474. #define USB_OTG_HCCHAR_CHDIS_Pos                (30U)                          
  14475. #define USB_OTG_HCCHAR_CHDIS_Msk                (0x1UL << USB_OTG_HCCHAR_CHDIS_Pos) /*!< 0x40000000 */
  14476. #define USB_OTG_HCCHAR_CHDIS                    USB_OTG_HCCHAR_CHDIS_Msk       /*!< Channel disable */
  14477. #define USB_OTG_HCCHAR_CHENA_Pos                (31U)                          
  14478. #define USB_OTG_HCCHAR_CHENA_Msk                (0x1UL << USB_OTG_HCCHAR_CHENA_Pos) /*!< 0x80000000 */
  14479. #define USB_OTG_HCCHAR_CHENA                    USB_OTG_HCCHAR_CHENA_Msk       /*!< Channel enable */
  14480.  
  14481. /********************  Bit definition for USB_OTG_HCSPLT register  ********************/
  14482.  
  14483. #define USB_OTG_HCSPLT_PRTADDR_Pos              (0U)                          
  14484. #define USB_OTG_HCSPLT_PRTADDR_Msk              (0x7FUL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x0000007F */
  14485. #define USB_OTG_HCSPLT_PRTADDR                  USB_OTG_HCSPLT_PRTADDR_Msk     /*!< Port address */
  14486. #define USB_OTG_HCSPLT_PRTADDR_0                (0x01UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000001 */
  14487. #define USB_OTG_HCSPLT_PRTADDR_1                (0x02UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000002 */
  14488. #define USB_OTG_HCSPLT_PRTADDR_2                (0x04UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000004 */
  14489. #define USB_OTG_HCSPLT_PRTADDR_3                (0x08UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000008 */
  14490. #define USB_OTG_HCSPLT_PRTADDR_4                (0x10UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000010 */
  14491. #define USB_OTG_HCSPLT_PRTADDR_5                (0x20UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000020 */
  14492. #define USB_OTG_HCSPLT_PRTADDR_6                (0x40UL << USB_OTG_HCSPLT_PRTADDR_Pos) /*!< 0x00000040 */
  14493.  
  14494. #define USB_OTG_HCSPLT_HUBADDR_Pos              (7U)                          
  14495. #define USB_OTG_HCSPLT_HUBADDR_Msk              (0x7FUL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00003F80 */
  14496. #define USB_OTG_HCSPLT_HUBADDR                  USB_OTG_HCSPLT_HUBADDR_Msk     /*!< Hub address */
  14497. #define USB_OTG_HCSPLT_HUBADDR_0                (0x01UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000080 */
  14498. #define USB_OTG_HCSPLT_HUBADDR_1                (0x02UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000100 */
  14499. #define USB_OTG_HCSPLT_HUBADDR_2                (0x04UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000200 */
  14500. #define USB_OTG_HCSPLT_HUBADDR_3                (0x08UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000400 */
  14501. #define USB_OTG_HCSPLT_HUBADDR_4                (0x10UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00000800 */
  14502. #define USB_OTG_HCSPLT_HUBADDR_5                (0x20UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00001000 */
  14503. #define USB_OTG_HCSPLT_HUBADDR_6                (0x40UL << USB_OTG_HCSPLT_HUBADDR_Pos) /*!< 0x00002000 */
  14504.  
  14505. #define USB_OTG_HCSPLT_XACTPOS_Pos              (14U)                          
  14506. #define USB_OTG_HCSPLT_XACTPOS_Msk              (0x3UL << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x0000C000 */
  14507. #define USB_OTG_HCSPLT_XACTPOS                  USB_OTG_HCSPLT_XACTPOS_Msk     /*!< XACTPOS */
  14508. #define USB_OTG_HCSPLT_XACTPOS_0                (0x1UL << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x00004000 */
  14509. #define USB_OTG_HCSPLT_XACTPOS_1                (0x2UL << USB_OTG_HCSPLT_XACTPOS_Pos) /*!< 0x00008000 */
  14510. #define USB_OTG_HCSPLT_COMPLSPLT_Pos            (16U)                          
  14511. #define USB_OTG_HCSPLT_COMPLSPLT_Msk            (0x1UL << USB_OTG_HCSPLT_COMPLSPLT_Pos) /*!< 0x00010000 */
  14512. #define USB_OTG_HCSPLT_COMPLSPLT                USB_OTG_HCSPLT_COMPLSPLT_Msk   /*!< Do complete split */
  14513. #define USB_OTG_HCSPLT_SPLITEN_Pos              (31U)                          
  14514. #define USB_OTG_HCSPLT_SPLITEN_Msk              (0x1UL << USB_OTG_HCSPLT_SPLITEN_Pos) /*!< 0x80000000 */
  14515. #define USB_OTG_HCSPLT_SPLITEN                  USB_OTG_HCSPLT_SPLITEN_Msk     /*!< Split enable */
  14516.  
  14517. /********************  Bit definition for USB_OTG_HCINT register  ********************/
  14518. #define USB_OTG_HCINT_XFRC_Pos                  (0U)                          
  14519. #define USB_OTG_HCINT_XFRC_Msk                  (0x1UL << USB_OTG_HCINT_XFRC_Pos) /*!< 0x00000001 */
  14520. #define USB_OTG_HCINT_XFRC                      USB_OTG_HCINT_XFRC_Msk         /*!< Transfer completed */
  14521. #define USB_OTG_HCINT_CHH_Pos                   (1U)                          
  14522. #define USB_OTG_HCINT_CHH_Msk                   (0x1UL << USB_OTG_HCINT_CHH_Pos) /*!< 0x00000002 */
  14523. #define USB_OTG_HCINT_CHH                       USB_OTG_HCINT_CHH_Msk          /*!< Channel halted */
  14524. #define USB_OTG_HCINT_AHBERR_Pos                (2U)                          
  14525. #define USB_OTG_HCINT_AHBERR_Msk                (0x1UL << USB_OTG_HCINT_AHBERR_Pos) /*!< 0x00000004 */
  14526. #define USB_OTG_HCINT_AHBERR                    USB_OTG_HCINT_AHBERR_Msk       /*!< AHB error */
  14527. #define USB_OTG_HCINT_STALL_Pos                 (3U)                          
  14528. #define USB_OTG_HCINT_STALL_Msk                 (0x1UL << USB_OTG_HCINT_STALL_Pos) /*!< 0x00000008 */
  14529. #define USB_OTG_HCINT_STALL                     USB_OTG_HCINT_STALL_Msk        /*!< STALL response received interrupt */
  14530. #define USB_OTG_HCINT_NAK_Pos                   (4U)                          
  14531. #define USB_OTG_HCINT_NAK_Msk                   (0x1UL << USB_OTG_HCINT_NAK_Pos) /*!< 0x00000010 */
  14532. #define USB_OTG_HCINT_NAK                       USB_OTG_HCINT_NAK_Msk          /*!< NAK response received interrupt */
  14533. #define USB_OTG_HCINT_ACK_Pos                   (5U)                          
  14534. #define USB_OTG_HCINT_ACK_Msk                   (0x1UL << USB_OTG_HCINT_ACK_Pos) /*!< 0x00000020 */
  14535. #define USB_OTG_HCINT_ACK                       USB_OTG_HCINT_ACK_Msk          /*!< ACK response received/transmitted interrupt */
  14536. #define USB_OTG_HCINT_NYET_Pos                  (6U)                          
  14537. #define USB_OTG_HCINT_NYET_Msk                  (0x1UL << USB_OTG_HCINT_NYET_Pos) /*!< 0x00000040 */
  14538. #define USB_OTG_HCINT_NYET                      USB_OTG_HCINT_NYET_Msk         /*!< Response received interrupt */
  14539. #define USB_OTG_HCINT_TXERR_Pos                 (7U)                          
  14540. #define USB_OTG_HCINT_TXERR_Msk                 (0x1UL << USB_OTG_HCINT_TXERR_Pos) /*!< 0x00000080 */
  14541. #define USB_OTG_HCINT_TXERR                     USB_OTG_HCINT_TXERR_Msk        /*!< Transaction error */
  14542. #define USB_OTG_HCINT_BBERR_Pos                 (8U)                          
  14543. #define USB_OTG_HCINT_BBERR_Msk                 (0x1UL << USB_OTG_HCINT_BBERR_Pos) /*!< 0x00000100 */
  14544. #define USB_OTG_HCINT_BBERR                     USB_OTG_HCINT_BBERR_Msk        /*!< Babble error */
  14545. #define USB_OTG_HCINT_FRMOR_Pos                 (9U)                          
  14546. #define USB_OTG_HCINT_FRMOR_Msk                 (0x1UL << USB_OTG_HCINT_FRMOR_Pos) /*!< 0x00000200 */
  14547. #define USB_OTG_HCINT_FRMOR                     USB_OTG_HCINT_FRMOR_Msk        /*!< Frame overrun */
  14548. #define USB_OTG_HCINT_DTERR_Pos                 (10U)                          
  14549. #define USB_OTG_HCINT_DTERR_Msk                 (0x1UL << USB_OTG_HCINT_DTERR_Pos) /*!< 0x00000400 */
  14550. #define USB_OTG_HCINT_DTERR                     USB_OTG_HCINT_DTERR_Msk        /*!< Data toggle error */
  14551.  
  14552. /********************  Bit definition for USB_OTG_DIEPINT register  ********************/
  14553. #define USB_OTG_DIEPINT_XFRC_Pos                (0U)                          
  14554. #define USB_OTG_DIEPINT_XFRC_Msk                (0x1UL << USB_OTG_DIEPINT_XFRC_Pos) /*!< 0x00000001 */
  14555. #define USB_OTG_DIEPINT_XFRC                    USB_OTG_DIEPINT_XFRC_Msk       /*!< Transfer completed interrupt */
  14556. #define USB_OTG_DIEPINT_EPDISD_Pos              (1U)                          
  14557. #define USB_OTG_DIEPINT_EPDISD_Msk              (0x1UL << USB_OTG_DIEPINT_EPDISD_Pos) /*!< 0x00000002 */
  14558. #define USB_OTG_DIEPINT_EPDISD                  USB_OTG_DIEPINT_EPDISD_Msk     /*!< Endpoint disabled interrupt */
  14559. #define USB_OTG_DIEPINT_AHBERR_Pos               (2U)
  14560. #define USB_OTG_DIEPINT_AHBERR_Msk               (0x1UL << USB_OTG_DIEPINT_AHBERR_Pos) /*!< 0x00000004 */
  14561. #define USB_OTG_DIEPINT_AHBERR                   USB_OTG_DIEPINT_AHBERR_Msk   /*!< AHB Error (AHBErr) during an IN transaction */
  14562. #define USB_OTG_DIEPINT_TOC_Pos                 (3U)                          
  14563. #define USB_OTG_DIEPINT_TOC_Msk                 (0x1UL << USB_OTG_DIEPINT_TOC_Pos) /*!< 0x00000008 */
  14564. #define USB_OTG_DIEPINT_TOC                     USB_OTG_DIEPINT_TOC_Msk        /*!< Timeout condition */
  14565. #define USB_OTG_DIEPINT_ITTXFE_Pos              (4U)                          
  14566. #define USB_OTG_DIEPINT_ITTXFE_Msk              (0x1UL << USB_OTG_DIEPINT_ITTXFE_Pos) /*!< 0x00000010 */
  14567. #define USB_OTG_DIEPINT_ITTXFE                  USB_OTG_DIEPINT_ITTXFE_Msk     /*!< IN token received when TxFIFO is empty */
  14568. #define USB_OTG_DIEPINT_INEPNM_Pos               (5U)
  14569. #define USB_OTG_DIEPINT_INEPNM_Msk               (0x1UL << USB_OTG_DIEPINT_INEPNM_Pos) /*!< 0x00000004 */
  14570. #define USB_OTG_DIEPINT_INEPNM                   USB_OTG_DIEPINT_INEPNM_Msk   /*!< IN token received with EP mismatch */
  14571. #define USB_OTG_DIEPINT_INEPNE_Pos              (6U)                          
  14572. #define USB_OTG_DIEPINT_INEPNE_Msk              (0x1UL << USB_OTG_DIEPINT_INEPNE_Pos) /*!< 0x00000040 */
  14573. #define USB_OTG_DIEPINT_INEPNE                  USB_OTG_DIEPINT_INEPNE_Msk     /*!< IN endpoint NAK effective */
  14574. #define USB_OTG_DIEPINT_TXFE_Pos                (7U)                          
  14575. #define USB_OTG_DIEPINT_TXFE_Msk                (0x1UL << USB_OTG_DIEPINT_TXFE_Pos) /*!< 0x00000080 */
  14576. #define USB_OTG_DIEPINT_TXFE                    USB_OTG_DIEPINT_TXFE_Msk       /*!< Transmit FIFO empty */
  14577. #define USB_OTG_DIEPINT_TXFIFOUDRN_Pos          (8U)                          
  14578. #define USB_OTG_DIEPINT_TXFIFOUDRN_Msk          (0x1UL << USB_OTG_DIEPINT_TXFIFOUDRN_Pos) /*!< 0x00000100 */
  14579. #define USB_OTG_DIEPINT_TXFIFOUDRN              USB_OTG_DIEPINT_TXFIFOUDRN_Msk /*!< Transmit Fifo Underrun */
  14580. #define USB_OTG_DIEPINT_BNA_Pos                 (9U)                          
  14581. #define USB_OTG_DIEPINT_BNA_Msk                 (0x1UL << USB_OTG_DIEPINT_BNA_Pos) /*!< 0x00000200 */
  14582. #define USB_OTG_DIEPINT_BNA                     USB_OTG_DIEPINT_BNA_Msk        /*!< Buffer not available interrupt */
  14583. #define USB_OTG_DIEPINT_PKTDRPSTS_Pos           (11U)                          
  14584. #define USB_OTG_DIEPINT_PKTDRPSTS_Msk           (0x1UL << USB_OTG_DIEPINT_PKTDRPSTS_Pos) /*!< 0x00000800 */
  14585. #define USB_OTG_DIEPINT_PKTDRPSTS               USB_OTG_DIEPINT_PKTDRPSTS_Msk  /*!< Packet dropped status */
  14586. #define USB_OTG_DIEPINT_BERR_Pos                (12U)                          
  14587. #define USB_OTG_DIEPINT_BERR_Msk                (0x1UL << USB_OTG_DIEPINT_BERR_Pos) /*!< 0x00001000 */
  14588. #define USB_OTG_DIEPINT_BERR                    USB_OTG_DIEPINT_BERR_Msk       /*!< Babble error interrupt */
  14589. #define USB_OTG_DIEPINT_NAK_Pos                 (13U)                          
  14590. #define USB_OTG_DIEPINT_NAK_Msk                 (0x1UL << USB_OTG_DIEPINT_NAK_Pos) /*!< 0x00002000 */
  14591. #define USB_OTG_DIEPINT_NAK                     USB_OTG_DIEPINT_NAK_Msk        /*!< NAK interrupt */
  14592.  
  14593. /********************  Bit definition for USB_OTG_HCINTMSK register  ********************/
  14594. #define USB_OTG_HCINTMSK_XFRCM_Pos              (0U)                          
  14595. #define USB_OTG_HCINTMSK_XFRCM_Msk              (0x1UL << USB_OTG_HCINTMSK_XFRCM_Pos) /*!< 0x00000001 */
  14596. #define USB_OTG_HCINTMSK_XFRCM                  USB_OTG_HCINTMSK_XFRCM_Msk     /*!< Transfer completed mask */
  14597. #define USB_OTG_HCINTMSK_CHHM_Pos               (1U)                          
  14598. #define USB_OTG_HCINTMSK_CHHM_Msk               (0x1UL << USB_OTG_HCINTMSK_CHHM_Pos) /*!< 0x00000002 */
  14599. #define USB_OTG_HCINTMSK_CHHM                   USB_OTG_HCINTMSK_CHHM_Msk      /*!< Channel halted mask */
  14600. #define USB_OTG_HCINTMSK_AHBERR_Pos             (2U)                          
  14601. #define USB_OTG_HCINTMSK_AHBERR_Msk             (0x1UL << USB_OTG_HCINTMSK_AHBERR_Pos) /*!< 0x00000004 */
  14602. #define USB_OTG_HCINTMSK_AHBERR                 USB_OTG_HCINTMSK_AHBERR_Msk    /*!< AHB error */
  14603. #define USB_OTG_HCINTMSK_STALLM_Pos             (3U)                          
  14604. #define USB_OTG_HCINTMSK_STALLM_Msk             (0x1UL << USB_OTG_HCINTMSK_STALLM_Pos) /*!< 0x00000008 */
  14605. #define USB_OTG_HCINTMSK_STALLM                 USB_OTG_HCINTMSK_STALLM_Msk    /*!< STALL response received interrupt mask */
  14606. #define USB_OTG_HCINTMSK_NAKM_Pos               (4U)                          
  14607. #define USB_OTG_HCINTMSK_NAKM_Msk               (0x1UL << USB_OTG_HCINTMSK_NAKM_Pos) /*!< 0x00000010 */
  14608. #define USB_OTG_HCINTMSK_NAKM                   USB_OTG_HCINTMSK_NAKM_Msk      /*!< NAK response received interrupt mask */
  14609. #define USB_OTG_HCINTMSK_ACKM_Pos               (5U)                          
  14610. #define USB_OTG_HCINTMSK_ACKM_Msk               (0x1UL << USB_OTG_HCINTMSK_ACKM_Pos) /*!< 0x00000020 */
  14611. #define USB_OTG_HCINTMSK_ACKM                   USB_OTG_HCINTMSK_ACKM_Msk      /*!< ACK response received/transmitted interrupt mask */
  14612. #define USB_OTG_HCINTMSK_NYET_Pos               (6U)                          
  14613. #define USB_OTG_HCINTMSK_NYET_Msk               (0x1UL << USB_OTG_HCINTMSK_NYET_Pos) /*!< 0x00000040 */
  14614. #define USB_OTG_HCINTMSK_NYET                   USB_OTG_HCINTMSK_NYET_Msk      /*!< response received interrupt mask */
  14615. #define USB_OTG_HCINTMSK_TXERRM_Pos             (7U)                          
  14616. #define USB_OTG_HCINTMSK_TXERRM_Msk             (0x1UL << USB_OTG_HCINTMSK_TXERRM_Pos) /*!< 0x00000080 */
  14617. #define USB_OTG_HCINTMSK_TXERRM                 USB_OTG_HCINTMSK_TXERRM_Msk    /*!< Transaction error mask */
  14618. #define USB_OTG_HCINTMSK_BBERRM_Pos             (8U)                          
  14619. #define USB_OTG_HCINTMSK_BBERRM_Msk             (0x1UL << USB_OTG_HCINTMSK_BBERRM_Pos) /*!< 0x00000100 */
  14620. #define USB_OTG_HCINTMSK_BBERRM                 USB_OTG_HCINTMSK_BBERRM_Msk    /*!< Babble error mask */
  14621. #define USB_OTG_HCINTMSK_FRMORM_Pos             (9U)                          
  14622. #define USB_OTG_HCINTMSK_FRMORM_Msk             (0x1UL << USB_OTG_HCINTMSK_FRMORM_Pos) /*!< 0x00000200 */
  14623. #define USB_OTG_HCINTMSK_FRMORM                 USB_OTG_HCINTMSK_FRMORM_Msk    /*!< Frame overrun mask */
  14624. #define USB_OTG_HCINTMSK_DTERRM_Pos             (10U)                          
  14625. #define USB_OTG_HCINTMSK_DTERRM_Msk             (0x1UL << USB_OTG_HCINTMSK_DTERRM_Pos) /*!< 0x00000400 */
  14626. #define USB_OTG_HCINTMSK_DTERRM                 USB_OTG_HCINTMSK_DTERRM_Msk    /*!< Data toggle error mask */
  14627.  
  14628. /********************  Bit definition for USB_OTG_DIEPTSIZ register  ********************/
  14629.  
  14630. #define USB_OTG_DIEPTSIZ_XFRSIZ_Pos             (0U)                          
  14631. #define USB_OTG_DIEPTSIZ_XFRSIZ_Msk             (0x7FFFFUL << USB_OTG_DIEPTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  14632. #define USB_OTG_DIEPTSIZ_XFRSIZ                 USB_OTG_DIEPTSIZ_XFRSIZ_Msk    /*!< Transfer size */
  14633. #define USB_OTG_DIEPTSIZ_PKTCNT_Pos             (19U)                          
  14634. #define USB_OTG_DIEPTSIZ_PKTCNT_Msk             (0x3FFUL << USB_OTG_DIEPTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  14635. #define USB_OTG_DIEPTSIZ_PKTCNT                 USB_OTG_DIEPTSIZ_PKTCNT_Msk    /*!< Packet count */
  14636. #define USB_OTG_DIEPTSIZ_MULCNT_Pos             (29U)                          
  14637. #define USB_OTG_DIEPTSIZ_MULCNT_Msk             (0x3UL << USB_OTG_DIEPTSIZ_MULCNT_Pos) /*!< 0x60000000 */
  14638. #define USB_OTG_DIEPTSIZ_MULCNT                 USB_OTG_DIEPTSIZ_MULCNT_Msk    /*!< Packet count */
  14639. /********************  Bit definition for USB_OTG_HCTSIZ register  ********************/
  14640. #define USB_OTG_HCTSIZ_XFRSIZ_Pos               (0U)                          
  14641. #define USB_OTG_HCTSIZ_XFRSIZ_Msk               (0x7FFFFUL << USB_OTG_HCTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  14642. #define USB_OTG_HCTSIZ_XFRSIZ                   USB_OTG_HCTSIZ_XFRSIZ_Msk      /*!< Transfer size */
  14643. #define USB_OTG_HCTSIZ_PKTCNT_Pos               (19U)                          
  14644. #define USB_OTG_HCTSIZ_PKTCNT_Msk               (0x3FFUL << USB_OTG_HCTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  14645. #define USB_OTG_HCTSIZ_PKTCNT                   USB_OTG_HCTSIZ_PKTCNT_Msk      /*!< Packet count */
  14646. #define USB_OTG_HCTSIZ_DOPING_Pos               (31U)                          
  14647. #define USB_OTG_HCTSIZ_DOPING_Msk               (0x1UL << USB_OTG_HCTSIZ_DOPING_Pos) /*!< 0x80000000 */
  14648. #define USB_OTG_HCTSIZ_DOPING                   USB_OTG_HCTSIZ_DOPING_Msk      /*!< Do PING */
  14649. #define USB_OTG_HCTSIZ_DPID_Pos                 (29U)                          
  14650. #define USB_OTG_HCTSIZ_DPID_Msk                 (0x3UL << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x60000000 */
  14651. #define USB_OTG_HCTSIZ_DPID                     USB_OTG_HCTSIZ_DPID_Msk        /*!< Data PID */
  14652. #define USB_OTG_HCTSIZ_DPID_0                   (0x1UL << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x20000000 */
  14653. #define USB_OTG_HCTSIZ_DPID_1                   (0x2UL << USB_OTG_HCTSIZ_DPID_Pos) /*!< 0x40000000 */
  14654.  
  14655. /********************  Bit definition for USB_OTG_DIEPDMA register  ********************/
  14656. #define USB_OTG_DIEPDMA_DMAADDR_Pos             (0U)                          
  14657. #define USB_OTG_DIEPDMA_DMAADDR_Msk             (0xFFFFFFFFUL << USB_OTG_DIEPDMA_DMAADDR_Pos) /*!< 0xFFFFFFFF */
  14658. #define USB_OTG_DIEPDMA_DMAADDR                 USB_OTG_DIEPDMA_DMAADDR_Msk    /*!< DMA address */
  14659.  
  14660. /********************  Bit definition for USB_OTG_HCDMA register  ********************/
  14661. #define USB_OTG_HCDMA_DMAADDR_Pos               (0U)                          
  14662. #define USB_OTG_HCDMA_DMAADDR_Msk               (0xFFFFFFFFUL << USB_OTG_HCDMA_DMAADDR_Pos) /*!< 0xFFFFFFFF */
  14663. #define USB_OTG_HCDMA_DMAADDR                   USB_OTG_HCDMA_DMAADDR_Msk      /*!< DMA address */
  14664.  
  14665. /********************  Bit definition for USB_OTG_DTXFSTS register  ********************/
  14666. #define USB_OTG_DTXFSTS_INEPTFSAV_Pos           (0U)                          
  14667. #define USB_OTG_DTXFSTS_INEPTFSAV_Msk           (0xFFFFUL << USB_OTG_DTXFSTS_INEPTFSAV_Pos) /*!< 0x0000FFFF */
  14668. #define USB_OTG_DTXFSTS_INEPTFSAV                USB_OTG_DTXFSTS_INEPTFSAV_Msk /*!< IN endpoint TxFIFO space available */
  14669.  
  14670. /********************  Bit definition for USB_OTG_DIEPTXF register  ********************/
  14671. #define USB_OTG_DIEPTXF_INEPTXSA_Pos            (0U)                          
  14672. #define USB_OTG_DIEPTXF_INEPTXSA_Msk            (0xFFFFUL << USB_OTG_DIEPTXF_INEPTXSA_Pos) /*!< 0x0000FFFF */
  14673. #define USB_OTG_DIEPTXF_INEPTXSA                USB_OTG_DIEPTXF_INEPTXSA_Msk   /*!< IN endpoint FIFOx transmit RAM start address */
  14674. #define USB_OTG_DIEPTXF_INEPTXFD_Pos            (16U)                          
  14675. #define USB_OTG_DIEPTXF_INEPTXFD_Msk            (0xFFFFUL << USB_OTG_DIEPTXF_INEPTXFD_Pos) /*!< 0xFFFF0000 */
  14676. #define USB_OTG_DIEPTXF_INEPTXFD                USB_OTG_DIEPTXF_INEPTXFD_Msk   /*!< IN endpoint TxFIFO depth */
  14677.  
  14678. /********************  Bit definition for USB_OTG_DOEPCTL register  ********************/
  14679.  
  14680. #define USB_OTG_DOEPCTL_MPSIZ_Pos               (0U)                          
  14681. #define USB_OTG_DOEPCTL_MPSIZ_Msk               (0x7FFUL << USB_OTG_DOEPCTL_MPSIZ_Pos) /*!< 0x000007FF */
  14682. #define USB_OTG_DOEPCTL_MPSIZ                    USB_OTG_DOEPCTL_MPSIZ_Msk     /*!< Maximum packet size */          /*!<Bit 1 */
  14683. #define USB_OTG_DOEPCTL_USBAEP_Pos              (15U)                          
  14684. #define USB_OTG_DOEPCTL_USBAEP_Msk              (0x1UL << USB_OTG_DOEPCTL_USBAEP_Pos) /*!< 0x00008000 */
  14685. #define USB_OTG_DOEPCTL_USBAEP                  USB_OTG_DOEPCTL_USBAEP_Msk     /*!< USB active endpoint */
  14686. #define USB_OTG_DOEPCTL_NAKSTS_Pos              (17U)                          
  14687. #define USB_OTG_DOEPCTL_NAKSTS_Msk              (0x1UL << USB_OTG_DOEPCTL_NAKSTS_Pos) /*!< 0x00020000 */
  14688. #define USB_OTG_DOEPCTL_NAKSTS                  USB_OTG_DOEPCTL_NAKSTS_Msk     /*!< NAK status */
  14689. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Pos      (28U)                          
  14690. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Msk      (0x1UL << USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Pos) /*!< 0x10000000 */
  14691. #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM          USB_OTG_DOEPCTL_SD0PID_SEVNFRM_Msk /*!< Set DATA0 PID */
  14692. #define USB_OTG_DOEPCTL_SODDFRM_Pos             (29U)                          
  14693. #define USB_OTG_DOEPCTL_SODDFRM_Msk             (0x1UL << USB_OTG_DOEPCTL_SODDFRM_Pos) /*!< 0x20000000 */
  14694. #define USB_OTG_DOEPCTL_SODDFRM                 USB_OTG_DOEPCTL_SODDFRM_Msk    /*!< Set odd frame */
  14695. #define USB_OTG_DOEPCTL_EPTYP_Pos               (18U)                          
  14696. #define USB_OTG_DOEPCTL_EPTYP_Msk               (0x3UL << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x000C0000 */
  14697. #define USB_OTG_DOEPCTL_EPTYP                   USB_OTG_DOEPCTL_EPTYP_Msk      /*!< Endpoint type */
  14698. #define USB_OTG_DOEPCTL_EPTYP_0                 (0x1UL << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x00040000 */
  14699. #define USB_OTG_DOEPCTL_EPTYP_1                 (0x2UL << USB_OTG_DOEPCTL_EPTYP_Pos) /*!< 0x00080000 */
  14700. #define USB_OTG_DOEPCTL_SNPM_Pos                (20U)                          
  14701. #define USB_OTG_DOEPCTL_SNPM_Msk                (0x1UL << USB_OTG_DOEPCTL_SNPM_Pos) /*!< 0x00100000 */
  14702. #define USB_OTG_DOEPCTL_SNPM                    USB_OTG_DOEPCTL_SNPM_Msk       /*!< Snoop mode */
  14703. #define USB_OTG_DOEPCTL_STALL_Pos               (21U)                          
  14704. #define USB_OTG_DOEPCTL_STALL_Msk               (0x1UL << USB_OTG_DOEPCTL_STALL_Pos) /*!< 0x00200000 */
  14705. #define USB_OTG_DOEPCTL_STALL                   USB_OTG_DOEPCTL_STALL_Msk      /*!< STALL handshake */
  14706. #define USB_OTG_DOEPCTL_CNAK_Pos                (26U)                          
  14707. #define USB_OTG_DOEPCTL_CNAK_Msk                (0x1UL << USB_OTG_DOEPCTL_CNAK_Pos) /*!< 0x04000000 */
  14708. #define USB_OTG_DOEPCTL_CNAK                    USB_OTG_DOEPCTL_CNAK_Msk       /*!< Clear NAK */
  14709. #define USB_OTG_DOEPCTL_SNAK_Pos                (27U)                          
  14710. #define USB_OTG_DOEPCTL_SNAK_Msk                (0x1UL << USB_OTG_DOEPCTL_SNAK_Pos) /*!< 0x08000000 */
  14711. #define USB_OTG_DOEPCTL_SNAK                    USB_OTG_DOEPCTL_SNAK_Msk       /*!< Set NAK */
  14712. #define USB_OTG_DOEPCTL_EPDIS_Pos               (30U)                          
  14713. #define USB_OTG_DOEPCTL_EPDIS_Msk               (0x1UL << USB_OTG_DOEPCTL_EPDIS_Pos) /*!< 0x40000000 */
  14714. #define USB_OTG_DOEPCTL_EPDIS                   USB_OTG_DOEPCTL_EPDIS_Msk      /*!< Endpoint disable */
  14715. #define USB_OTG_DOEPCTL_EPENA_Pos               (31U)                          
  14716. #define USB_OTG_DOEPCTL_EPENA_Msk               (0x1UL << USB_OTG_DOEPCTL_EPENA_Pos) /*!< 0x80000000 */
  14717. #define USB_OTG_DOEPCTL_EPENA                   USB_OTG_DOEPCTL_EPENA_Msk      /*!< Endpoint enable */
  14718.  
  14719. /********************  Bit definition for USB_OTG_DOEPINT register  ********************/
  14720. #define USB_OTG_DOEPINT_XFRC_Pos                (0U)                          
  14721. #define USB_OTG_DOEPINT_XFRC_Msk                (0x1UL << USB_OTG_DOEPINT_XFRC_Pos) /*!< 0x00000001 */
  14722. #define USB_OTG_DOEPINT_XFRC                    USB_OTG_DOEPINT_XFRC_Msk       /*!< Transfer completed interrupt */
  14723. #define USB_OTG_DOEPINT_EPDISD_Pos              (1U)                          
  14724. #define USB_OTG_DOEPINT_EPDISD_Msk              (0x1UL << USB_OTG_DOEPINT_EPDISD_Pos) /*!< 0x00000002 */
  14725. #define USB_OTG_DOEPINT_EPDISD                  USB_OTG_DOEPINT_EPDISD_Msk     /*!< Endpoint disabled interrupt */
  14726. #define USB_OTG_DOEPINT_AHBERR_Pos               (2U)
  14727. #define USB_OTG_DOEPINT_AHBERR_Msk               (0x1UL << USB_OTG_DOEPINT_AHBERR_Pos) /*!< 0x00000004 */
  14728. #define USB_OTG_DOEPINT_AHBERR                   USB_OTG_DOEPINT_AHBERR_Msk   /*!< AHB Error (AHBErr) during an OUT transaction */
  14729. #define USB_OTG_DOEPINT_STUP_Pos                (3U)                          
  14730. #define USB_OTG_DOEPINT_STUP_Msk                (0x1UL << USB_OTG_DOEPINT_STUP_Pos) /*!< 0x00000008 */
  14731. #define USB_OTG_DOEPINT_STUP                    USB_OTG_DOEPINT_STUP_Msk       /*!< SETUP phase done */
  14732. #define USB_OTG_DOEPINT_OTEPDIS_Pos             (4U)                          
  14733. #define USB_OTG_DOEPINT_OTEPDIS_Msk             (0x1UL << USB_OTG_DOEPINT_OTEPDIS_Pos) /*!< 0x00000010 */
  14734. #define USB_OTG_DOEPINT_OTEPDIS                 USB_OTG_DOEPINT_OTEPDIS_Msk    /*!< OUT token received when endpoint disabled */
  14735. #define USB_OTG_DOEPINT_OTEPSPR_Pos              (5U)                          
  14736. #define USB_OTG_DOEPINT_OTEPSPR_Msk              (0x1UL << USB_OTG_DOEPINT_OTEPSPR_Pos) /*!< 0x00000020 */
  14737. #define USB_OTG_DOEPINT_OTEPSPR                  USB_OTG_DOEPINT_OTEPSPR_Msk   /*!< Status Phase Received For Control Write */
  14738. #define USB_OTG_DOEPINT_B2BSTUP_Pos             (6U)                          
  14739. #define USB_OTG_DOEPINT_B2BSTUP_Msk             (0x1UL << USB_OTG_DOEPINT_B2BSTUP_Pos) /*!< 0x00000040 */
  14740. #define USB_OTG_DOEPINT_B2BSTUP                 USB_OTG_DOEPINT_B2BSTUP_Msk    /*!< Back-to-back SETUP packets received */
  14741. #define USB_OTG_DOEPINT_OUTPKTERR_Pos            (8U)
  14742. #define USB_OTG_DOEPINT_OUTPKTERR_Msk            (0x1UL << USB_OTG_DOEPINT_OUTPKTERR_Pos) /*!< 0x00000100 */
  14743. #define USB_OTG_DOEPINT_OUTPKTERR                USB_OTG_DOEPINT_OUTPKTERR_Msk   /*!< OUT packet error */
  14744. #define USB_OTG_DOEPINT_NAK_Pos                  (13U)
  14745. #define USB_OTG_DOEPINT_NAK_Msk                  (0x1UL << USB_OTG_DOEPINT_NAK_Pos) /*!< 0x00002000 */
  14746. #define USB_OTG_DOEPINT_NAK                      USB_OTG_DOEPINT_NAK_Msk   /*!< NAK Packet is transmitted by the device */
  14747. #define USB_OTG_DOEPINT_NYET_Pos                (14U)                          
  14748. #define USB_OTG_DOEPINT_NYET_Msk                (0x1UL << USB_OTG_DOEPINT_NYET_Pos) /*!< 0x00004000 */
  14749. #define USB_OTG_DOEPINT_NYET                    USB_OTG_DOEPINT_NYET_Msk       /*!< NYET interrupt */
  14750. #define USB_OTG_DOEPINT_STPKTRX_Pos              (15U)
  14751. #define USB_OTG_DOEPINT_STPKTRX_Msk              (0x1UL << USB_OTG_DOEPINT_STPKTRX_Pos) /*!< 0x00008000 */
  14752. #define USB_OTG_DOEPINT_STPKTRX                  USB_OTG_DOEPINT_STPKTRX_Msk   /*!< Setup Packet Received */
  14753. /********************  Bit definition for USB_OTG_DOEPTSIZ register  ********************/
  14754.  
  14755. #define USB_OTG_DOEPTSIZ_XFRSIZ_Pos             (0U)                          
  14756. #define USB_OTG_DOEPTSIZ_XFRSIZ_Msk             (0x7FFFFUL << USB_OTG_DOEPTSIZ_XFRSIZ_Pos) /*!< 0x0007FFFF */
  14757. #define USB_OTG_DOEPTSIZ_XFRSIZ                 USB_OTG_DOEPTSIZ_XFRSIZ_Msk    /*!< Transfer size */
  14758. #define USB_OTG_DOEPTSIZ_PKTCNT_Pos             (19U)                          
  14759. #define USB_OTG_DOEPTSIZ_PKTCNT_Msk             (0x3FFUL << USB_OTG_DOEPTSIZ_PKTCNT_Pos) /*!< 0x1FF80000 */
  14760. #define USB_OTG_DOEPTSIZ_PKTCNT                 USB_OTG_DOEPTSIZ_PKTCNT_Msk    /*!< Packet count */
  14761.  
  14762. #define USB_OTG_DOEPTSIZ_STUPCNT_Pos            (29U)                          
  14763. #define USB_OTG_DOEPTSIZ_STUPCNT_Msk            (0x3UL << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x60000000 */
  14764. #define USB_OTG_DOEPTSIZ_STUPCNT                USB_OTG_DOEPTSIZ_STUPCNT_Msk   /*!< SETUP packet count */
  14765. #define USB_OTG_DOEPTSIZ_STUPCNT_0              (0x1UL << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x20000000 */
  14766. #define USB_OTG_DOEPTSIZ_STUPCNT_1              (0x2UL << USB_OTG_DOEPTSIZ_STUPCNT_Pos) /*!< 0x40000000 */
  14767.  
  14768. /********************  Bit definition for PCGCCTL register  ********************/
  14769. #define USB_OTG_PCGCCTL_STOPCLK_Pos             (0U)                          
  14770. #define USB_OTG_PCGCCTL_STOPCLK_Msk             (0x1UL << USB_OTG_PCGCCTL_STOPCLK_Pos) /*!< 0x00000001 */
  14771. #define USB_OTG_PCGCCTL_STOPCLK                 USB_OTG_PCGCCTL_STOPCLK_Msk    /*!< SETUP packet count */
  14772. #define USB_OTG_PCGCCTL_GATECLK_Pos             (1U)                          
  14773. #define USB_OTG_PCGCCTL_GATECLK_Msk             (0x1UL << USB_OTG_PCGCCTL_GATECLK_Pos) /*!< 0x00000002 */
  14774. #define USB_OTG_PCGCCTL_GATECLK                 USB_OTG_PCGCCTL_GATECLK_Msk    /*!<Bit 0 */
  14775. #define USB_OTG_PCGCCTL_PHYSUSP_Pos             (4U)                          
  14776. #define USB_OTG_PCGCCTL_PHYSUSP_Msk             (0x1UL << USB_OTG_PCGCCTL_PHYSUSP_Pos) /*!< 0x00000010 */
  14777. #define USB_OTG_PCGCCTL_PHYSUSP                 USB_OTG_PCGCCTL_PHYSUSP_Msk    /*!<Bit 1 */
  14778.  
  14779. /* Legacy define */
  14780. /********************  Bit definition for OTG register  ********************/
  14781. #define USB_OTG_CHNUM_Pos                       (0U)                          
  14782. #define USB_OTG_CHNUM_Msk                       (0xFUL << USB_OTG_CHNUM_Pos)    /*!< 0x0000000F */
  14783. #define USB_OTG_CHNUM                           USB_OTG_CHNUM_Msk              /*!< Channel number */
  14784. #define USB_OTG_CHNUM_0                         (0x1UL << USB_OTG_CHNUM_Pos)    /*!< 0x00000001 */
  14785. #define USB_OTG_CHNUM_1                         (0x2UL << USB_OTG_CHNUM_Pos)    /*!< 0x00000002 */
  14786. #define USB_OTG_CHNUM_2                         (0x4UL << USB_OTG_CHNUM_Pos)    /*!< 0x00000004 */
  14787. #define USB_OTG_CHNUM_3                         (0x8UL << USB_OTG_CHNUM_Pos)    /*!< 0x00000008 */
  14788. #define USB_OTG_BCNT_Pos                        (4U)                          
  14789. #define USB_OTG_BCNT_Msk                        (0x7FFUL << USB_OTG_BCNT_Pos)   /*!< 0x00007FF0 */
  14790. #define USB_OTG_BCNT                            USB_OTG_BCNT_Msk               /*!< Byte count */
  14791.  
  14792. #define USB_OTG_DPID_Pos                        (15U)                          
  14793. #define USB_OTG_DPID_Msk                        (0x3UL << USB_OTG_DPID_Pos)     /*!< 0x00018000 */
  14794. #define USB_OTG_DPID                            USB_OTG_DPID_Msk               /*!< Data PID */
  14795. #define USB_OTG_DPID_0                          (0x1UL << USB_OTG_DPID_Pos)     /*!< 0x00008000 */
  14796. #define USB_OTG_DPID_1                          (0x2UL << USB_OTG_DPID_Pos)     /*!< 0x00010000 */
  14797.  
  14798. #define USB_OTG_PKTSTS_Pos                      (17U)                          
  14799. #define USB_OTG_PKTSTS_Msk                      (0xFUL << USB_OTG_PKTSTS_Pos)   /*!< 0x001E0000 */
  14800. #define USB_OTG_PKTSTS                          USB_OTG_PKTSTS_Msk             /*!< Packet status */
  14801. #define USB_OTG_PKTSTS_0                        (0x1UL << USB_OTG_PKTSTS_Pos)   /*!< 0x00020000 */
  14802. #define USB_OTG_PKTSTS_1                        (0x2UL << USB_OTG_PKTSTS_Pos)   /*!< 0x00040000 */
  14803. #define USB_OTG_PKTSTS_2                        (0x4UL << USB_OTG_PKTSTS_Pos)   /*!< 0x00080000 */
  14804. #define USB_OTG_PKTSTS_3                        (0x8UL << USB_OTG_PKTSTS_Pos)   /*!< 0x00100000 */
  14805.  
  14806. #define USB_OTG_EPNUM_Pos                       (0U)                          
  14807. #define USB_OTG_EPNUM_Msk                       (0xFUL << USB_OTG_EPNUM_Pos)    /*!< 0x0000000F */
  14808. #define USB_OTG_EPNUM                           USB_OTG_EPNUM_Msk              /*!< Endpoint number */
  14809. #define USB_OTG_EPNUM_0                         (0x1UL << USB_OTG_EPNUM_Pos)    /*!< 0x00000001 */
  14810. #define USB_OTG_EPNUM_1                         (0x2UL << USB_OTG_EPNUM_Pos)    /*!< 0x00000002 */
  14811. #define USB_OTG_EPNUM_2                         (0x4UL << USB_OTG_EPNUM_Pos)    /*!< 0x00000004 */
  14812. #define USB_OTG_EPNUM_3                         (0x8UL << USB_OTG_EPNUM_Pos)    /*!< 0x00000008 */
  14813.  
  14814. #define USB_OTG_FRMNUM_Pos                      (21U)                          
  14815. #define USB_OTG_FRMNUM_Msk                      (0xFUL << USB_OTG_FRMNUM_Pos)   /*!< 0x01E00000 */
  14816. #define USB_OTG_FRMNUM                          USB_OTG_FRMNUM_Msk             /*!< Frame number */
  14817. #define USB_OTG_FRMNUM_0                        (0x1UL << USB_OTG_FRMNUM_Pos)   /*!< 0x00200000 */
  14818. #define USB_OTG_FRMNUM_1                        (0x2UL << USB_OTG_FRMNUM_Pos)   /*!< 0x00400000 */
  14819. #define USB_OTG_FRMNUM_2                        (0x4UL << USB_OTG_FRMNUM_Pos)   /*!< 0x00800000 */
  14820. #define USB_OTG_FRMNUM_3                        (0x8UL << USB_OTG_FRMNUM_Pos)   /*!< 0x01000000 */
  14821.  
  14822. /**
  14823.   * @}
  14824. */
  14825.  
  14826. /**
  14827.   * @}
  14828. */
  14829.  
  14830. /** @addtogroup Exported_macro
  14831.   * @{
  14832.   */
  14833.  
  14834. /****************************** ADC Instances *********************************/
  14835. #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
  14836.                                        ((INSTANCE) == ADC2))
  14837.  
  14838. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC12_COMMON)
  14839.  
  14840. #define IS_ADC_MULTIMODE_MASTER_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  14841.  
  14842. #define IS_ADC_DMA_CAPABILITY_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  14843.  
  14844. /****************************** CAN Instances *********************************/  
  14845. #define IS_CAN_ALL_INSTANCE(INSTANCE) (((INSTANCE) == CAN1) || \
  14846.                                        ((INSTANCE) == CAN2))
  14847.  
  14848. /****************************** CRC Instances *********************************/
  14849. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  14850.  
  14851. /****************************** DAC Instances *********************************/
  14852. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC1)
  14853.  
  14854. /****************************** DMA Instances *********************************/
  14855. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  14856.                                        ((INSTANCE) == DMA1_Channel2) || \
  14857.                                        ((INSTANCE) == DMA1_Channel3) || \
  14858.                                        ((INSTANCE) == DMA1_Channel4) || \
  14859.                                        ((INSTANCE) == DMA1_Channel5) || \
  14860.                                        ((INSTANCE) == DMA1_Channel6) || \
  14861.                                        ((INSTANCE) == DMA1_Channel7) || \
  14862.                                        ((INSTANCE) == DMA2_Channel1) || \
  14863.                                        ((INSTANCE) == DMA2_Channel2) || \
  14864.                                        ((INSTANCE) == DMA2_Channel3) || \
  14865.                                        ((INSTANCE) == DMA2_Channel4) || \
  14866.                                        ((INSTANCE) == DMA2_Channel5))
  14867.  
  14868. /******************************* GPIO Instances *******************************/
  14869. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  14870.                                         ((INSTANCE) == GPIOB) || \
  14871.                                         ((INSTANCE) == GPIOC) || \
  14872.                                         ((INSTANCE) == GPIOD) || \
  14873.                                         ((INSTANCE) == GPIOE))
  14874.  
  14875. /**************************** GPIO Alternate Function Instances ***************/
  14876. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  14877.  
  14878. /**************************** GPIO Lock Instances *****************************/
  14879. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  14880.  
  14881. /******************************** I2C Instances *******************************/
  14882. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  14883.                                        ((INSTANCE) == I2C2))
  14884.  
  14885. /******************************* SMBUS Instances ******************************/
  14886. #define IS_SMBUS_ALL_INSTANCE         IS_I2C_ALL_INSTANCE
  14887.  
  14888. /******************************** I2S Instances *******************************/
  14889. #define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
  14890.                                        ((INSTANCE) == SPI3))
  14891.  
  14892. /****************************** IWDG Instances ********************************/
  14893. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  14894.  
  14895. /******************************** SPI Instances *******************************/
  14896. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  14897.                                        ((INSTANCE) == SPI2) || \
  14898.                                        ((INSTANCE) == SPI3))
  14899.  
  14900. /****************************** START TIM Instances ***************************/
  14901. /****************************** TIM Instances *********************************/
  14902. #define IS_TIM_INSTANCE(INSTANCE)\
  14903.   (((INSTANCE) == TIM1)    || \
  14904.    ((INSTANCE) == TIM2)    || \
  14905.    ((INSTANCE) == TIM3)    || \
  14906.    ((INSTANCE) == TIM4)    || \
  14907.    ((INSTANCE) == TIM5)    || \
  14908.    ((INSTANCE) == TIM6)    || \
  14909.    ((INSTANCE) == TIM7))
  14910.  
  14911. #define IS_TIM_ADVANCED_INSTANCE(INSTANCE)  ((INSTANCE) == TIM1)
  14912.  
  14913. #define IS_TIM_CC1_INSTANCE(INSTANCE)\
  14914.   (((INSTANCE) == TIM1)    || \
  14915.    ((INSTANCE) == TIM2)    || \
  14916.    ((INSTANCE) == TIM3)    || \
  14917.    ((INSTANCE) == TIM4)    || \
  14918.    ((INSTANCE) == TIM5))
  14919.  
  14920. #define IS_TIM_CC2_INSTANCE(INSTANCE)\
  14921.   (((INSTANCE) == TIM1)    || \
  14922.    ((INSTANCE) == TIM2)    || \
  14923.    ((INSTANCE) == TIM3)    || \
  14924.    ((INSTANCE) == TIM4)    || \
  14925.    ((INSTANCE) == TIM5))
  14926.  
  14927. #define IS_TIM_CC3_INSTANCE(INSTANCE)\
  14928.   (((INSTANCE) == TIM1)    || \
  14929.    ((INSTANCE) == TIM2)    || \
  14930.    ((INSTANCE) == TIM3)    || \
  14931.    ((INSTANCE) == TIM4)    || \
  14932.    ((INSTANCE) == TIM5))
  14933.  
  14934. #define IS_TIM_CC4_INSTANCE(INSTANCE)\
  14935.   (((INSTANCE) == TIM1)    || \
  14936.    ((INSTANCE) == TIM2)    || \
  14937.    ((INSTANCE) == TIM3)    || \
  14938.    ((INSTANCE) == TIM4)    || \
  14939.    ((INSTANCE) == TIM5))
  14940.  
  14941. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE)\
  14942.   (((INSTANCE) == TIM1)    || \
  14943.    ((INSTANCE) == TIM2)    || \
  14944.    ((INSTANCE) == TIM3)    || \
  14945.    ((INSTANCE) == TIM4)    || \
  14946.    ((INSTANCE) == TIM5))
  14947.  
  14948. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE)\
  14949.   (((INSTANCE) == TIM1)    || \
  14950.    ((INSTANCE) == TIM2)    || \
  14951.    ((INSTANCE) == TIM3)    || \
  14952.    ((INSTANCE) == TIM4)    || \
  14953.    ((INSTANCE) == TIM5))
  14954.  
  14955. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE)\
  14956.   (((INSTANCE) == TIM1)    || \
  14957.    ((INSTANCE) == TIM2)    || \
  14958.    ((INSTANCE) == TIM3)    || \
  14959.    ((INSTANCE) == TIM4)    || \
  14960.    ((INSTANCE) == TIM5))
  14961.  
  14962. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE)\
  14963.   (((INSTANCE) == TIM1)    || \
  14964.    ((INSTANCE) == TIM2)    || \
  14965.    ((INSTANCE) == TIM3)    || \
  14966.    ((INSTANCE) == TIM4)    || \
  14967.    ((INSTANCE) == TIM5))
  14968.  
  14969. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE)\
  14970.   (((INSTANCE) == TIM1)    || \
  14971.    ((INSTANCE) == TIM2)    || \
  14972.    ((INSTANCE) == TIM3)    || \
  14973.    ((INSTANCE) == TIM4)    || \
  14974.    ((INSTANCE) == TIM5))
  14975.  
  14976. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE)\
  14977.   (((INSTANCE) == TIM1)    || \
  14978.    ((INSTANCE) == TIM2)    || \
  14979.    ((INSTANCE) == TIM3)    || \
  14980.    ((INSTANCE) == TIM4)    || \
  14981.    ((INSTANCE) == TIM5))
  14982.  
  14983. #define IS_TIM_XOR_INSTANCE(INSTANCE)\
  14984.   (((INSTANCE) == TIM1)    || \
  14985.    ((INSTANCE) == TIM2)    || \
  14986.    ((INSTANCE) == TIM3)    || \
  14987.    ((INSTANCE) == TIM4)    || \
  14988.    ((INSTANCE) == TIM5))
  14989.  
  14990. #define IS_TIM_MASTER_INSTANCE(INSTANCE)\
  14991.   (((INSTANCE) == TIM1)    || \
  14992.    ((INSTANCE) == TIM2)    || \
  14993.    ((INSTANCE) == TIM3)    || \
  14994.    ((INSTANCE) == TIM4)    || \
  14995.    ((INSTANCE) == TIM5)    || \
  14996.    ((INSTANCE) == TIM6)    || \
  14997.    ((INSTANCE) == TIM7))
  14998.  
  14999. #define IS_TIM_SLAVE_INSTANCE(INSTANCE)\
  15000.   (((INSTANCE) == TIM1)    || \
  15001.    ((INSTANCE) == TIM2)    || \
  15002.    ((INSTANCE) == TIM3)    || \
  15003.    ((INSTANCE) == TIM4)    || \
  15004.    ((INSTANCE) == TIM5))
  15005.  
  15006. #define IS_TIM_SYNCHRO_INSTANCE(INSTANCE)  IS_TIM_MASTER_INSTANCE(INSTANCE)
  15007.  
  15008. #define IS_TIM_DMABURST_INSTANCE(INSTANCE)\
  15009.   (((INSTANCE) == TIM1)    || \
  15010.    ((INSTANCE) == TIM2)    || \
  15011.    ((INSTANCE) == TIM3)    || \
  15012.    ((INSTANCE) == TIM4)    || \
  15013.    ((INSTANCE) == TIM5))
  15014.  
  15015. #define IS_TIM_BREAK_INSTANCE(INSTANCE)\
  15016.   ((INSTANCE) == TIM1)
  15017.  
  15018. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  15019.    ((((INSTANCE) == TIM1) &&                  \
  15020.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15021.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15022.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15023.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15024.     ||                                         \
  15025.     (((INSTANCE) == TIM2) &&                   \
  15026.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15027.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15028.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15029.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15030.     ||                                         \
  15031.     (((INSTANCE) == TIM3) &&                   \
  15032.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15033.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15034.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15035.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15036.     ||                                         \
  15037.     (((INSTANCE) == TIM4) &&                   \
  15038.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15039.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15040.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15041.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  15042.     ||                                         \
  15043.     (((INSTANCE) == TIM5) &&                   \
  15044.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  15045.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  15046.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  15047.       ((CHANNEL) == TIM_CHANNEL_4))))
  15048.  
  15049. #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
  15050.     (((INSTANCE) == TIM1) &&                    \
  15051.      (((CHANNEL) == TIM_CHANNEL_1) ||           \
  15052.       ((CHANNEL) == TIM_CHANNEL_2) ||           \
  15053.       ((CHANNEL) == TIM_CHANNEL_3)))
  15054.  
  15055. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE)\
  15056.   (((INSTANCE) == TIM1)    || \
  15057.    ((INSTANCE) == TIM2)    || \
  15058.    ((INSTANCE) == TIM3)    || \
  15059.    ((INSTANCE) == TIM4)    || \
  15060.    ((INSTANCE) == TIM5))
  15061.  
  15062. #define IS_TIM_REPETITION_COUNTER_INSTANCE(INSTANCE)\
  15063.   ((INSTANCE) == TIM1)
  15064.  
  15065. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE)\
  15066.   (((INSTANCE) == TIM1)    || \
  15067.    ((INSTANCE) == TIM2)    || \
  15068.    ((INSTANCE) == TIM3)    || \
  15069.    ((INSTANCE) == TIM4)    || \
  15070.    ((INSTANCE) == TIM5))
  15071.  
  15072. #define IS_TIM_DMA_INSTANCE(INSTANCE)\
  15073.   (((INSTANCE) == TIM1)    || \
  15074.    ((INSTANCE) == TIM2)    || \
  15075.    ((INSTANCE) == TIM3)    || \
  15076.    ((INSTANCE) == TIM4)    || \
  15077.    ((INSTANCE) == TIM5)    || \
  15078.    ((INSTANCE) == TIM6)    || \
  15079.    ((INSTANCE) == TIM7))
  15080.    
  15081. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE)\
  15082.   (((INSTANCE) == TIM1)    || \
  15083.    ((INSTANCE) == TIM2)    || \
  15084.    ((INSTANCE) == TIM3)    || \
  15085.    ((INSTANCE) == TIM4)    || \
  15086.    ((INSTANCE) == TIM5))
  15087.    
  15088. #define IS_TIM_COMMUTATION_EVENT_INSTANCE(INSTANCE)\
  15089.   ((INSTANCE) == TIM1)
  15090.  
  15091. #define IS_TIM_ETR_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1)    || \
  15092.                                         ((INSTANCE) == TIM2)    || \
  15093.                                         ((INSTANCE) == TIM3)    || \
  15094.                                         ((INSTANCE) == TIM4)    || \
  15095.                                         ((INSTANCE) == TIM5))
  15096.  
  15097. #define IS_TIM_HALL_SENSOR_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM1)    || \
  15098.                                                          ((INSTANCE) == TIM2)    || \
  15099.                                                          ((INSTANCE) == TIM3)    || \
  15100.                                                          ((INSTANCE) == TIM4)    || \
  15101.                                                          ((INSTANCE) == TIM5))
  15102.  
  15103. #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE)           0U
  15104.  
  15105. /****************************** END TIM Instances *****************************/
  15106.  
  15107.  
  15108. /******************** USART Instances : Synchronous mode **********************/                                          
  15109. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15110.                                      ((INSTANCE) == USART2) || \
  15111.                                      ((INSTANCE) == USART3))
  15112.  
  15113. /******************** UART Instances : Asynchronous mode **********************/
  15114. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15115.                                     ((INSTANCE) == USART2) || \
  15116.                                     ((INSTANCE) == USART3) || \
  15117.                                     ((INSTANCE) == UART4)  || \
  15118.                                     ((INSTANCE) == UART5))
  15119.  
  15120. /******************** UART Instances : Half-Duplex mode **********************/
  15121. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15122.                                                ((INSTANCE) == USART2) || \
  15123.                                                ((INSTANCE) == USART3) || \
  15124.                                                ((INSTANCE) == UART4)  || \
  15125.                                                ((INSTANCE) == UART5))
  15126.  
  15127. /******************** UART Instances : LIN mode **********************/
  15128. #define IS_UART_LIN_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15129.                                         ((INSTANCE) == USART2) || \
  15130.                                         ((INSTANCE) == USART3) || \
  15131.                                         ((INSTANCE) == UART4)  || \
  15132.                                         ((INSTANCE) == UART5))
  15133.  
  15134. /****************** UART Instances : Hardware Flow control ********************/                                    
  15135. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15136.                                            ((INSTANCE) == USART2) || \
  15137.                                            ((INSTANCE) == USART3))
  15138.  
  15139. /********************* UART Instances : Smard card mode ***********************/
  15140. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15141.                                          ((INSTANCE) == USART2) || \
  15142.                                          ((INSTANCE) == USART3))
  15143.  
  15144. /*********************** UART Instances : IRDA mode ***************************/
  15145. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15146.                                     ((INSTANCE) == USART2) || \
  15147.                                     ((INSTANCE) == USART3) || \
  15148.                                     ((INSTANCE) == UART4)  || \
  15149.                                     ((INSTANCE) == UART5))
  15150.  
  15151. /***************** UART Instances : Multi-Processor mode **********************/
  15152. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15153.                                                    ((INSTANCE) == USART2) || \
  15154.                                                    ((INSTANCE) == USART3) || \
  15155.                                                    ((INSTANCE) == UART4)  || \
  15156.                                                    ((INSTANCE) == UART5))
  15157.  
  15158. /***************** UART Instances : DMA mode available **********************/
  15159. #define IS_UART_DMA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  15160.                                         ((INSTANCE) == USART2) || \
  15161.                                         ((INSTANCE) == USART3) || \
  15162.                                         ((INSTANCE) == UART4))
  15163.  
  15164. /****************************** RTC Instances *********************************/
  15165. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  15166.  
  15167. /**************************** WWDG Instances *****************************/
  15168. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  15169.  
  15170.  
  15171. /*********************** PCD Instances ****************************************/
  15172. #define IS_PCD_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB_OTG_FS)
  15173.  
  15174. /*********************** HCD Instances ****************************************/
  15175. #define IS_HCD_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB_OTG_FS)
  15176.  
  15177. /****************************** ETH Instances ********************************/
  15178. #define IS_ETH_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ETH)
  15179.  
  15180. #define RCC_HSE_MIN         3000000U
  15181. #define RCC_HSE_MAX        25000000U
  15182.  
  15183. #define RCC_MAX_FREQUENCY  72000000U
  15184.  
  15185. /**
  15186.   * @}
  15187.   */
  15188. /******************************************************************************/
  15189. /*  For a painless codes migration between the STM32F1xx device product       */
  15190. /*  lines, the aliases defined below are put in place to overcome the         */
  15191. /*  differences in the interrupt handlers and IRQn definitions.               */
  15192. /*  No need to update developed interrupt code when moving across             */
  15193. /*  product lines within the same STM32F1 Family                              */
  15194. /******************************************************************************/
  15195.  
  15196. /* Aliases for __IRQn */
  15197. #define ADC1_IRQn               ADC1_2_IRQn
  15198. #define USB_LP_CAN1_RX0_IRQn    CAN1_RX0_IRQn
  15199. #define USB_LP_IRQn             CAN1_RX0_IRQn
  15200. #define USB_HP_CAN1_TX_IRQn     CAN1_TX_IRQn
  15201. #define USB_HP_IRQn             CAN1_TX_IRQn
  15202. #define DMA2_Channel4_5_IRQn    DMA2_Channel4_IRQn
  15203. #define USBWakeUp_IRQn          OTG_FS_WKUP_IRQn
  15204. #define CEC_IRQn                OTG_FS_WKUP_IRQn
  15205. #define TIM1_BRK_TIM15_IRQn     TIM1_BRK_IRQn
  15206. #define TIM9_IRQn               TIM1_BRK_IRQn
  15207. #define TIM1_BRK_TIM9_IRQn      TIM1_BRK_IRQn
  15208. #define TIM1_TRG_COM_TIM17_IRQn TIM1_TRG_COM_IRQn
  15209. #define TIM1_TRG_COM_TIM11_IRQn TIM1_TRG_COM_IRQn
  15210. #define TIM11_IRQn              TIM1_TRG_COM_IRQn
  15211. #define TIM1_UP_TIM10_IRQn      TIM1_UP_IRQn
  15212. #define TIM1_UP_TIM16_IRQn      TIM1_UP_IRQn
  15213. #define TIM10_IRQn              TIM1_UP_IRQn
  15214. #define TIM6_DAC_IRQn           TIM6_IRQn
  15215.  
  15216.  
  15217. /* Aliases for __IRQHandler */
  15218. #define ADC1_IRQHandler               ADC1_2_IRQHandler
  15219. #define USB_LP_CAN1_RX0_IRQHandler    CAN1_RX0_IRQHandler
  15220. #define USB_LP_IRQHandler             CAN1_RX0_IRQHandler
  15221. #define USB_HP_CAN1_TX_IRQHandler     CAN1_TX_IRQHandler
  15222. #define USB_HP_IRQHandler             CAN1_TX_IRQHandler
  15223. #define DMA2_Channel4_5_IRQHandler    DMA2_Channel4_IRQHandler
  15224. #define USBWakeUp_IRQHandler          OTG_FS_WKUP_IRQHandler
  15225. #define CEC_IRQHandler                OTG_FS_WKUP_IRQHandler
  15226. #define TIM1_BRK_TIM15_IRQHandler     TIM1_BRK_IRQHandler
  15227. #define TIM9_IRQHandler               TIM1_BRK_IRQHandler
  15228. #define TIM1_BRK_TIM9_IRQHandler      TIM1_BRK_IRQHandler
  15229. #define TIM1_TRG_COM_TIM17_IRQHandler TIM1_TRG_COM_IRQHandler
  15230. #define TIM1_TRG_COM_TIM11_IRQHandler TIM1_TRG_COM_IRQHandler
  15231. #define TIM11_IRQHandler              TIM1_TRG_COM_IRQHandler
  15232. #define TIM1_UP_TIM10_IRQHandler      TIM1_UP_IRQHandler
  15233. #define TIM1_UP_TIM16_IRQHandler      TIM1_UP_IRQHandler
  15234. #define TIM10_IRQHandler              TIM1_UP_IRQHandler
  15235. #define TIM6_DAC_IRQHandler           TIM6_IRQHandler
  15236.  
  15237.  
  15238. /**
  15239.   * @}
  15240.   */
  15241.  
  15242. /**
  15243.   * @}
  15244.   */
  15245.  
  15246.  
  15247. #ifdef __cplusplus
  15248.   }
  15249. #endif /* __cplusplus */
  15250.  
  15251. #endif /* __STM32F107xC_H */
  15252.  
  15253.  
  15254.  
  15255.   /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  15256.