Subversion Repositories DashDisplay

Rev

Rev 49 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32l151xd.h
  4.   * @author  MCD Application Team
  5.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  6.   *          This file contains all the peripheral register's definitions, bits
  7.   *          definitions and memory mapping for STM32L1xx devices.            
  8.   *            
  9.   *          This file contains:
  10.   *           - Data structures and the address mapping for all peripherals
  11.   *           - Peripheral's registers declarations and bits definition
  12.   *           - Macros to access peripheralÂ’s registers hardware
  13.   *  
  14.   ******************************************************************************
  15.   * @attention
  16.   *
  17.   * <h2><center>&copy; Copyright (c) 2017 STMicroelectronics.
  18.   * All rights reserved.</center></h2>
  19.   *
  20.   * This software component is licensed by ST under BSD 3-Clause license,
  21.   * the "License"; You may not use this file except in compliance with the
  22.   * License. You may obtain a copy of the License at:
  23.   *                        opensource.org/licenses/BSD-3-Clause
  24.   *
  25.   ******************************************************************************
  26.   */
  27.  
  28. /** @addtogroup CMSIS
  29.   * @{
  30.   */
  31.  
  32. /** @addtogroup stm32l151xd
  33.   * @{
  34.   */
  35.    
  36. #ifndef __STM32L151xD_H
  37. #define __STM32L151xD_H
  38.  
  39. #ifdef __cplusplus
  40.  extern "C" {
  41. #endif
  42.  
  43.  
  44.   /** @addtogroup Configuration_section_for_CMSIS
  45.   * @{
  46.   */
  47. /**
  48.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  49.  */
  50. #define __CM3_REV                 0x200U /*!< Cortex-M3 Revision r2p0                  */
  51. #define __MPU_PRESENT             1U     /*!< STM32L1xx provides MPU                          */
  52. #define __NVIC_PRIO_BITS          4U     /*!< STM32L1xx uses 4 Bits for the Priority Levels    */
  53. #define __Vendor_SysTickConfig    0U     /*!< Set to 1 if different SysTick Config is used */
  54.  
  55. /**
  56.   * @}
  57.   */
  58.    
  59. /** @addtogroup Peripheral_interrupt_number_definition
  60.   * @{
  61.   */
  62.  
  63. /**
  64.  * @brief STM32L1xx Interrupt Number Definition, according to the selected device
  65.  *        in @ref Library_configuration_section
  66.  */
  67.  
  68.  /*!< Interrupt Number Definition */
  69. typedef enum
  70. {
  71. /******  Cortex-M3 Processor Exceptions Numbers ******************************************************/
  72.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                */
  73.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                        */
  74.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt                 */
  75.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                         */
  76.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                       */
  77.   SVC_IRQn                    = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                          */
  78.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                    */
  79.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                          */
  80.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                      */
  81.  
  82. /******  STM32L specific Interrupt Numbers ***********************************************************/
  83.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                               */
  84.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt               */
  85.   TAMPER_STAMP_IRQn           = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line   */
  86.   RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup Timer through EXTI Line Interrupt            */
  87.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                  */
  88.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                    */
  89.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                    */
  90.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                    */
  91.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                    */
  92.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                    */
  93.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                    */
  94.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                         */
  95.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                         */
  96.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                         */
  97.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                         */
  98.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                         */
  99.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                         */
  100.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                         */
  101.   ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                   */
  102.   USB_HP_IRQn                 = 19,     /*!< USB High Priority Interrupt                             */
  103.   USB_LP_IRQn                 = 20,     /*!< USB Low Priority Interrupt                              */
  104.   DAC_IRQn                    = 21,     /*!< DAC Interrupt                                           */
  105.   COMP_IRQn                   = 22,     /*!< Comparator through EXTI Line Interrupt                  */
  106.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                           */
  107.   TIM9_IRQn                   = 25,     /*!< TIM9 global Interrupt                                   */
  108.   TIM10_IRQn                  = 26,     /*!< TIM10 global Interrupt                                  */
  109.   TIM11_IRQn                  = 27,     /*!< TIM11 global Interrupt                                  */
  110.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                   */
  111.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                   */
  112.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                   */
  113.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                    */
  114.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                    */
  115.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                    */
  116.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                    */
  117.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                   */
  118.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                   */
  119.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                 */
  120.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                 */
  121.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                 */
  122.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                         */
  123.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                   */
  124.   USB_FS_WKUP_IRQn            = 42,     /*!< USB FS WakeUp from suspend through EXTI Line Interrupt  */
  125.   TIM6_IRQn                   = 43,     /*!< TIM6 global Interrupt                                   */
  126.   TIM7_IRQn                   = 44,     /*!< TIM7 global Interrupt                                   */
  127.   SDIO_IRQn                   = 45,     /*!< SDIO global Interrupt                                   */
  128.   TIM5_IRQn                   = 46,     /*!< TIM5 global Interrupt                                   */
  129.   SPI3_IRQn                   = 47,     /*!< SPI3 global Interrupt                                   */
  130.   UART4_IRQn                  = 48,     /*!< UART4 global Interrupt                                  */
  131.   UART5_IRQn                  = 49,     /*!< UART5 global Interrupt                                  */
  132.   DMA2_Channel1_IRQn          = 50,     /*!< DMA2 Channel 1 global Interrupt                         */
  133.   DMA2_Channel2_IRQn          = 51,     /*!< DMA2 Channel 2 global Interrupt                         */
  134.   DMA2_Channel3_IRQn          = 52,     /*!< DMA2 Channel 3 global Interrupt                         */
  135.   DMA2_Channel4_IRQn          = 53,     /*!< DMA2 Channel 4 global Interrupt                         */
  136.   DMA2_Channel5_IRQn          = 54,     /*!< DMA2 Channel 5 global Interrupt                         */
  137.   COMP_ACQ_IRQn               = 56      /*!< Comparator Channel Acquisition global Interrupt         */
  138. } IRQn_Type;
  139.  
  140. /**
  141.   * @}
  142.   */
  143.  
  144. #include "core_cm3.h"
  145. #include "system_stm32l1xx.h"
  146. #include <stdint.h>
  147.  
  148. /** @addtogroup Peripheral_registers_structures
  149.   * @{
  150.   */  
  151.  
  152. /**
  153.   * @brief Analog to Digital Converter
  154.   */
  155.  
  156. typedef struct
  157. {
  158.   __IO uint32_t SR;           /*!< ADC status register,                         Address offset: 0x00 */
  159.   __IO uint32_t CR1;          /*!< ADC control register 1,                      Address offset: 0x04 */
  160.   __IO uint32_t CR2;          /*!< ADC control register 2,                      Address offset: 0x08 */
  161.   __IO uint32_t SMPR1;        /*!< ADC sample time register 1,                  Address offset: 0x0C */
  162.   __IO uint32_t SMPR2;        /*!< ADC sample time register 2,                  Address offset: 0x10 */
  163.   __IO uint32_t SMPR3;        /*!< ADC sample time register 3,                  Address offset: 0x14 */
  164.   __IO uint32_t JOFR1;        /*!< ADC injected channel data offset register 1, Address offset: 0x18 */
  165.   __IO uint32_t JOFR2;        /*!< ADC injected channel data offset register 2, Address offset: 0x1C */
  166.   __IO uint32_t JOFR3;        /*!< ADC injected channel data offset register 3, Address offset: 0x20 */
  167.   __IO uint32_t JOFR4;        /*!< ADC injected channel data offset register 4, Address offset: 0x24 */
  168.   __IO uint32_t HTR;          /*!< ADC watchdog higher threshold register,      Address offset: 0x28 */
  169.   __IO uint32_t LTR;          /*!< ADC watchdog lower threshold register,       Address offset: 0x2C */
  170.   __IO uint32_t SQR1;         /*!< ADC regular sequence register 1,             Address offset: 0x30 */
  171.   __IO uint32_t SQR2;         /*!< ADC regular sequence register 2,             Address offset: 0x34 */
  172.   __IO uint32_t SQR3;         /*!< ADC regular sequence register 3,             Address offset: 0x38 */
  173.   __IO uint32_t SQR4;         /*!< ADC regular sequence register 4,             Address offset: 0x3C */
  174.   __IO uint32_t SQR5;         /*!< ADC regular sequence register 5,             Address offset: 0x40 */
  175.   __IO uint32_t JSQR;         /*!< ADC injected sequence register,              Address offset: 0x44 */
  176.   __IO uint32_t JDR1;         /*!< ADC injected data register 1,                Address offset: 0x48 */
  177.   __IO uint32_t JDR2;         /*!< ADC injected data register 2,                Address offset: 0x4C */
  178.   __IO uint32_t JDR3;         /*!< ADC injected data register 3,                Address offset: 0x50 */
  179.   __IO uint32_t JDR4;         /*!< ADC injected data register 4,                Address offset: 0x54 */
  180.   __IO uint32_t DR;           /*!< ADC regular data register,                   Address offset: 0x58 */
  181.   __IO uint32_t SMPR0;        /*!< ADC sample time register 0,                  Address offset: 0x5C */
  182. } ADC_TypeDef;
  183.  
  184. typedef struct
  185. {
  186.   __IO uint32_t CSR;          /*!< ADC common status register,                  Address offset: ADC1 base address + 0x300 */
  187.   __IO uint32_t CCR;          /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */
  188. } ADC_Common_TypeDef;
  189.  
  190. /**
  191.   * @brief Comparator
  192.   */
  193.  
  194. typedef struct
  195. {
  196.   __IO uint32_t CSR;         /*!< COMP control and status register, Address offset: 0x00 */
  197. } COMP_TypeDef;
  198.  
  199. typedef struct
  200. {
  201.   __IO uint32_t CSR;         /*!< COMP control and status register, used for bits common to several COMP instances, Address offset: 0x00 */
  202. } COMP_Common_TypeDef;
  203.  
  204. /**
  205.   * @brief CRC calculation unit
  206.   */
  207.  
  208. typedef struct
  209. {
  210.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  211.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  212.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  213.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */
  214.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  215. } CRC_TypeDef;
  216.  
  217. /**
  218.   * @brief Digital to Analog Converter
  219.   */
  220.  
  221. typedef struct
  222. {
  223.   __IO uint32_t CR;           /*!< DAC control register,                                     Address offset: 0x00 */
  224.   __IO uint32_t SWTRIGR;      /*!< DAC software trigger register,                            Address offset: 0x04 */
  225.   __IO uint32_t DHR12R1;      /*!< DAC channel1 12-bit right-aligned data holding register,  Address offset: 0x08 */
  226.   __IO uint32_t DHR12L1;      /*!< DAC channel1 12-bit left aligned data holding register,   Address offset: 0x0C */
  227.   __IO uint32_t DHR8R1;       /*!< DAC channel1 8-bit right aligned data holding register,   Address offset: 0x10 */
  228.   __IO uint32_t DHR12R2;      /*!< DAC channel2 12-bit right aligned data holding register,  Address offset: 0x14 */
  229.   __IO uint32_t DHR12L2;      /*!< DAC channel2 12-bit left aligned data holding register,   Address offset: 0x18 */
  230.   __IO uint32_t DHR8R2;       /*!< DAC channel2 8-bit right-aligned data holding register,   Address offset: 0x1C */
  231.   __IO uint32_t DHR12RD;      /*!< Dual DAC 12-bit right-aligned data holding register,      Address offset: 0x20 */
  232.   __IO uint32_t DHR12LD;      /*!< DUAL DAC 12-bit left aligned data holding register,       Address offset: 0x24 */
  233.   __IO uint32_t DHR8RD;       /*!< DUAL DAC 8-bit right aligned data holding register,       Address offset: 0x28 */
  234.   __IO uint32_t DOR1;         /*!< DAC channel1 data output register,                        Address offset: 0x2C */
  235.   __IO uint32_t DOR2;         /*!< DAC channel2 data output register,                        Address offset: 0x30 */
  236.   __IO uint32_t SR;           /*!< DAC status register,                                      Address offset: 0x34 */
  237. } DAC_TypeDef;
  238.  
  239. /**
  240.   * @brief Debug MCU
  241.   */
  242.  
  243. typedef struct
  244. {
  245.   __IO uint32_t IDCODE;       /*!< MCU device ID code,                          Address offset: 0x00 */
  246.   __IO uint32_t CR;           /*!< Debug MCU configuration register,            Address offset: 0x04 */
  247.   __IO uint32_t APB1FZ;       /*!< Debug MCU APB1 freeze register,              Address offset: 0x08 */
  248.   __IO uint32_t APB2FZ;       /*!< Debug MCU APB2 freeze register,              Address offset: 0x0C */
  249. }DBGMCU_TypeDef;
  250.  
  251. /**
  252.   * @brief DMA Controller
  253.   */
  254.  
  255. typedef struct
  256. {
  257.   __IO uint32_t CCR;          /*!< DMA channel x configuration register        */
  258.   __IO uint32_t CNDTR;        /*!< DMA channel x number of data register       */
  259.   __IO uint32_t CPAR;         /*!< DMA channel x peripheral address register   */
  260.   __IO uint32_t CMAR;         /*!< DMA channel x memory address register       */
  261. } DMA_Channel_TypeDef;
  262.  
  263. typedef struct
  264. {
  265.   __IO uint32_t ISR;          /*!< DMA interrupt status register,               Address offset: 0x00 */
  266.   __IO uint32_t IFCR;         /*!< DMA interrupt flag clear register,           Address offset: 0x04 */
  267. } DMA_TypeDef;
  268.  
  269. /**
  270.   * @brief External Interrupt/Event Controller
  271.   */
  272.  
  273. typedef struct
  274. {
  275.   __IO uint32_t IMR;          /*!<EXTI Interrupt mask register,                 Address offset: 0x00 */
  276.   __IO uint32_t EMR;          /*!<EXTI Event mask register,                     Address offset: 0x04 */
  277.   __IO uint32_t RTSR;         /*!<EXTI Rising trigger selection register ,      Address offset: 0x08 */
  278.   __IO uint32_t FTSR;         /*!<EXTI Falling trigger selection register,      Address offset: 0x0C */
  279.   __IO uint32_t SWIER;        /*!<EXTI Software interrupt event register,       Address offset: 0x10 */
  280.   __IO uint32_t PR;           /*!<EXTI Pending register,                        Address offset: 0x14 */
  281. } EXTI_TypeDef;
  282.  
  283. /**
  284.   * @brief FLASH Registers
  285.   */
  286. typedef struct
  287. {
  288.   __IO uint32_t ACR;          /*!< Access control register,                     Address offset: 0x00 */
  289.   __IO uint32_t PECR;         /*!< Program/erase control register,              Address offset: 0x04 */
  290.   __IO uint32_t PDKEYR;       /*!< Power down key register,                     Address offset: 0x08 */
  291.   __IO uint32_t PEKEYR;       /*!< Program/erase key register,                  Address offset: 0x0c */
  292.   __IO uint32_t PRGKEYR;      /*!< Program memory key register,                 Address offset: 0x10 */
  293.   __IO uint32_t OPTKEYR;      /*!< Option byte key register,                    Address offset: 0x14 */
  294.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x18 */
  295.   __IO uint32_t OBR;          /*!< Option byte register,                        Address offset: 0x1c */
  296.   __IO uint32_t WRPR1;        /*!< Write protection register 1,                 Address offset: 0x20 */
  297.   uint32_t   RESERVED[23];    /*!< Reserved,                                    Address offset: 0x24 */
  298.   __IO uint32_t WRPR2;        /*!< Write protection register 2,                 Address offset: 0x80 */
  299.   __IO uint32_t WRPR3;        /*!< Write protection register 3,                 Address offset: 0x84 */
  300. } FLASH_TypeDef;
  301.  
  302. /**
  303.   * @brief Option Bytes Registers
  304.   */
  305. typedef struct
  306. {
  307.   __IO uint32_t RDP;              /*!< Read protection register,               Address offset: 0x00 */
  308.   __IO uint32_t USER;             /*!< user register,                          Address offset: 0x04 */
  309.   __IO uint32_t WRP01;            /*!< write protection register 0 1,          Address offset: 0x08 */
  310.   __IO uint32_t WRP23;            /*!< write protection register 2 3,          Address offset: 0x0C */
  311.   __IO uint32_t WRP45;            /*!< write protection register 4 5,          Address offset: 0x10 */
  312.   __IO uint32_t WRP67;            /*!< write protection register 6 7,          Address offset: 0x14 */
  313.   __IO uint32_t WRP89;            /*!< write protection register 8 9,          Address offset: 0x18 */
  314.   __IO uint32_t WRP1011;          /*!< write protection register 10 11,        Address offset: 0x1C */
  315. } OB_TypeDef;
  316.  
  317. /**
  318.   * @brief Operational Amplifier (OPAMP)
  319.   */
  320. typedef struct
  321. {
  322.   __IO uint32_t CSR;          /*!< OPAMP control and status register,                 Address offset: 0x00 */
  323.   __IO uint32_t OTR;          /*!< OPAMP offset trimming register for normal mode,    Address offset: 0x04 */
  324.   __IO uint32_t LPOTR;        /*!< OPAMP offset trimming register for low power mode, Address offset: 0x08 */
  325. } OPAMP_TypeDef;
  326.  
  327. typedef struct
  328. {
  329.   __IO uint32_t CSR;          /*!< OPAMP control and status register, used for bits common to several OPAMP instances,              Address offset: 0x00 */
  330.   __IO uint32_t OTR;          /*!< OPAMP offset trimming register for normal mode, used for bits common to several OPAMP instances, Address offset: 0x04 */
  331. } OPAMP_Common_TypeDef;
  332.  
  333. /**
  334.   * @brief Flexible Static Memory Controller
  335.   */
  336.  
  337. typedef struct
  338. {
  339.   __IO uint32_t BTCR[8];      /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */
  340. } FSMC_Bank1_TypeDef;
  341.  
  342. /**
  343.   * @brief Flexible Static Memory Controller Bank1E
  344.   */
  345.  
  346. typedef struct
  347. {
  348.   __IO uint32_t BWTR[7];      /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
  349. } FSMC_Bank1E_TypeDef;
  350.  
  351. /**
  352.   * @brief General Purpose IO
  353.   */
  354.  
  355. typedef struct
  356. {
  357.   __IO uint32_t MODER;        /*!< GPIO port mode register,                     Address offset: 0x00      */
  358.   __IO uint32_t OTYPER;       /*!< GPIO port output type register,              Address offset: 0x04      */
  359.   __IO uint32_t OSPEEDR;      /*!< GPIO port output speed register,             Address offset: 0x08      */
  360.   __IO uint32_t PUPDR;        /*!< GPIO port pull-up/pull-down register,        Address offset: 0x0C      */
  361.   __IO uint32_t IDR;          /*!< GPIO port input data register,               Address offset: 0x10      */
  362.   __IO uint32_t ODR;          /*!< GPIO port output data register,              Address offset: 0x14      */
  363.   __IO uint32_t BSRR;         /*!< GPIO port bit set/reset registerBSRR,        Address offset: 0x18      */
  364.   __IO uint32_t LCKR;         /*!< GPIO port configuration lock register,       Address offset: 0x1C      */
  365.   __IO uint32_t AFR[2];       /*!< GPIO alternate function register,            Address offset: 0x20-0x24 */
  366.   __IO uint32_t BRR;          /*!< GPIO bit reset register,                     Address offset: 0x28      */
  367. } GPIO_TypeDef;
  368.  
  369. /**
  370.   * @brief SysTem Configuration
  371.   */
  372.  
  373. typedef struct
  374. {
  375.   __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */
  376.   __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */
  377.   __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */
  378. } SYSCFG_TypeDef;
  379.  
  380. /**
  381.   * @brief Inter-integrated Circuit Interface
  382.   */
  383.  
  384. typedef struct
  385. {
  386.   __IO uint32_t CR1;          /*!< I2C Control register 1,                      Address offset: 0x00 */
  387.   __IO uint32_t CR2;          /*!< I2C Control register 2,                      Address offset: 0x04 */
  388.   __IO uint32_t OAR1;         /*!< I2C Own address register 1,                  Address offset: 0x08 */
  389.   __IO uint32_t OAR2;         /*!< I2C Own address register 2,                  Address offset: 0x0C */
  390.   __IO uint32_t DR;           /*!< I2C Data register,                           Address offset: 0x10 */
  391.   __IO uint32_t SR1;          /*!< I2C Status register 1,                       Address offset: 0x14 */
  392.   __IO uint32_t SR2;          /*!< I2C Status register 2,                       Address offset: 0x18 */
  393.   __IO uint32_t CCR;          /*!< I2C Clock control register,                  Address offset: 0x1C */
  394.   __IO uint32_t TRISE;        /*!< I2C TRISE register,                          Address offset: 0x20 */
  395. } I2C_TypeDef;
  396.  
  397. /**
  398.   * @brief Independent WATCHDOG
  399.   */
  400.  
  401. typedef struct
  402. {
  403.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  404.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  405.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  406.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  407. } IWDG_TypeDef;
  408.  
  409. /**
  410.   * @brief Power Control
  411.   */
  412.  
  413. typedef struct
  414. {
  415.   __IO uint32_t CR;   /*!< PWR power control register,                          Address offset: 0x00 */
  416.   __IO uint32_t CSR;  /*!< PWR power control/status register,                   Address offset: 0x04 */
  417. } PWR_TypeDef;
  418.  
  419. /**
  420.   * @brief Reset and Clock Control
  421.   */
  422.  
  423. typedef struct
  424. {
  425.   __IO uint32_t CR;            /*!< RCC clock control register,                                   Address offset: 0x00 */
  426.   __IO uint32_t ICSCR;         /*!< RCC Internal clock sources calibration register,              Address offset: 0x04 */
  427.   __IO uint32_t CFGR;          /*!< RCC Clock configuration register,                             Address offset: 0x08 */
  428.   __IO uint32_t CIR;           /*!< RCC Clock interrupt register,                                 Address offset: 0x0C */
  429.   __IO uint32_t AHBRSTR;       /*!< RCC AHB peripheral reset register,                            Address offset: 0x10 */
  430.   __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                           Address offset: 0x14 */
  431.   __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                           Address offset: 0x18 */
  432.   __IO uint32_t AHBENR;        /*!< RCC AHB peripheral clock enable register,                     Address offset: 0x1C */
  433.   __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                    Address offset: 0x20 */
  434.   __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                    Address offset: 0x24 */
  435.   __IO uint32_t AHBLPENR;      /*!< RCC AHB peripheral clock enable in low power mode register,   Address offset: 0x28 */
  436.   __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register,  Address offset: 0x2C */
  437.   __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register,  Address offset: 0x30 */
  438.   __IO uint32_t CSR;           /*!< RCC Control/status register,                                  Address offset: 0x34 */
  439. } RCC_TypeDef;
  440.  
  441. /**
  442.   * @brief Routing Interface
  443.   */
  444.  
  445. typedef struct
  446. {
  447.   __IO uint32_t ICR;        /*!< RI input capture register,                     Address offset: 0x00 */
  448.   __IO uint32_t ASCR1;      /*!< RI analog switches control register,           Address offset: 0x04 */
  449.   __IO uint32_t ASCR2;      /*!< RI analog switch control register 2,           Address offset: 0x08 */
  450.   __IO uint32_t HYSCR1;     /*!< RI hysteresis control register,                Address offset: 0x0C */
  451.   __IO uint32_t HYSCR2;     /*!< RI Hysteresis control register,                Address offset: 0x10 */
  452.   __IO uint32_t HYSCR3;     /*!< RI Hysteresis control register,                Address offset: 0x14 */
  453.   __IO uint32_t HYSCR4;     /*!< RI Hysteresis control register,                Address offset: 0x18 */
  454.   __IO uint32_t ASMR1;      /*!< RI Analog switch mode register 1,              Address offset: 0x1C */
  455.   __IO uint32_t CMR1;       /*!< RI Channel mask register 1,                    Address offset: 0x20 */
  456.   __IO uint32_t CICR1;      /*!< RI Channel Iden for capture register 1,        Address offset: 0x24 */
  457.   __IO uint32_t ASMR2;      /*!< RI Analog switch mode register 2,              Address offset: 0x28 */
  458.   __IO uint32_t CMR2;       /*!< RI Channel mask register 2,                    Address offset: 0x2C */
  459.   __IO uint32_t CICR2;      /*!< RI Channel Iden for capture register 2,        Address offset: 0x30 */
  460.   __IO uint32_t ASMR3;      /*!< RI Analog switch mode register 3,              Address offset: 0x34 */
  461.   __IO uint32_t CMR3;       /*!< RI Channel mask register 3,                    Address offset: 0x38 */
  462.   __IO uint32_t CICR3;      /*!< RI Channel Iden for capture register 3,        Address offset: 0x3C */
  463.   __IO uint32_t ASMR4;      /*!< RI Analog switch mode register 4,              Address offset: 0x40 */
  464.   __IO uint32_t CMR4;       /*!< RI Channel mask register 4,                    Address offset: 0x44 */
  465.   __IO uint32_t CICR4;      /*!< RI Channel Iden for capture register 4,        Address offset: 0x48 */
  466.   __IO uint32_t ASMR5;      /*!< RI Analog switch mode register 5,              Address offset: 0x4C */
  467.   __IO uint32_t CMR5;       /*!< RI Channel mask register 5,                    Address offset: 0x50 */
  468.   __IO uint32_t CICR5;      /*!< RI Channel Iden for capture register 5,        Address offset: 0x54 */
  469. } RI_TypeDef;
  470.  
  471. /**
  472.   * @brief Real-Time Clock
  473.   */
  474. typedef struct
  475. {
  476.   __IO uint32_t TR;         /*!< RTC time register,                                         Address offset: 0x00 */
  477.   __IO uint32_t DR;         /*!< RTC date register,                                         Address offset: 0x04 */
  478.   __IO uint32_t CR;         /*!< RTC control register,                                      Address offset: 0x08 */                                                                                            
  479.   __IO uint32_t ISR;        /*!< RTC initialization and status register,                    Address offset: 0x0C */
  480.   __IO uint32_t PRER;       /*!< RTC prescaler register,                                    Address offset: 0x10 */
  481.   __IO uint32_t WUTR;       /*!< RTC wakeup timer register,                                 Address offset: 0x14 */
  482.   __IO uint32_t CALIBR;     /*!< RTC calibration register,                                  Address offset: 0x18 */
  483.   __IO uint32_t ALRMAR;     /*!< RTC alarm A register,                                      Address offset: 0x1C */
  484.   __IO uint32_t ALRMBR;     /*!< RTC alarm B register,                                      Address offset: 0x20 */
  485.   __IO uint32_t WPR;        /*!< RTC write protection register,                             Address offset: 0x24 */
  486.   __IO uint32_t SSR;        /*!< RTC sub second register,                                   Address offset: 0x28 */
  487.   __IO uint32_t SHIFTR;     /*!< RTC shift control register,                                Address offset: 0x2C */
  488.   __IO uint32_t TSTR;       /*!< RTC time stamp time register,                              Address offset: 0x30 */
  489.   __IO uint32_t TSDR;       /*!< RTC time stamp date register,                              Address offset: 0x34 */
  490.   __IO uint32_t TSSSR;      /*!< RTC time-stamp sub second register,                        Address offset: 0x38 */
  491.   __IO uint32_t CALR;       /*!< RRTC calibration register,                                 Address offset: 0x3C */
  492.   __IO uint32_t TAFCR;      /*!< RTC tamper and alternate function configuration register,  Address offset: 0x40 */
  493.   __IO uint32_t ALRMASSR;   /*!< RTC alarm A sub second register,                           Address offset: 0x44 */
  494.   __IO uint32_t ALRMBSSR;   /*!< RTC alarm B sub second register,                           Address offset: 0x48 */
  495.   uint32_t RESERVED7;       /*!< Reserved, 0x4C                                                                  */
  496.   __IO uint32_t BKP0R;      /*!< RTC backup register 0,                                     Address offset: 0x50 */
  497.   __IO uint32_t BKP1R;      /*!< RTC backup register 1,                                     Address offset: 0x54 */
  498.   __IO uint32_t BKP2R;      /*!< RTC backup register 2,                                     Address offset: 0x58 */
  499.   __IO uint32_t BKP3R;      /*!< RTC backup register 3,                                     Address offset: 0x5C */
  500.   __IO uint32_t BKP4R;      /*!< RTC backup register 4,                                     Address offset: 0x60 */
  501.   __IO uint32_t BKP5R;      /*!< RTC backup register 5,                                     Address offset: 0x64 */
  502.   __IO uint32_t BKP6R;      /*!< RTC backup register 6,                                     Address offset: 0x68 */
  503.   __IO uint32_t BKP7R;      /*!< RTC backup register 7,                                     Address offset: 0x6C */
  504.   __IO uint32_t BKP8R;      /*!< RTC backup register 8,                                     Address offset: 0x70 */
  505.   __IO uint32_t BKP9R;      /*!< RTC backup register 9,                                     Address offset: 0x74 */
  506.   __IO uint32_t BKP10R;     /*!< RTC backup register 10,                                    Address offset: 0x78 */
  507.   __IO uint32_t BKP11R;     /*!< RTC backup register 11,                                    Address offset: 0x7C */
  508.   __IO uint32_t BKP12R;     /*!< RTC backup register 12,                                    Address offset: 0x80 */
  509.   __IO uint32_t BKP13R;     /*!< RTC backup register 13,                                    Address offset: 0x84 */
  510.   __IO uint32_t BKP14R;     /*!< RTC backup register 14,                                    Address offset: 0x88 */
  511.   __IO uint32_t BKP15R;     /*!< RTC backup register 15,                                    Address offset: 0x8C */
  512.   __IO uint32_t BKP16R;     /*!< RTC backup register 16,                                    Address offset: 0x90 */
  513.   __IO uint32_t BKP17R;     /*!< RTC backup register 17,                                    Address offset: 0x94 */
  514.   __IO uint32_t BKP18R;     /*!< RTC backup register 18,                                    Address offset: 0x98 */
  515.   __IO uint32_t BKP19R;     /*!< RTC backup register 19,                                    Address offset: 0x9C */
  516.   __IO uint32_t BKP20R;     /*!< RTC backup register 20,                                    Address offset: 0xA0 */
  517.   __IO uint32_t BKP21R;     /*!< RTC backup register 21,                                    Address offset: 0xA4 */
  518.   __IO uint32_t BKP22R;     /*!< RTC backup register 22,                                    Address offset: 0xA8 */
  519.   __IO uint32_t BKP23R;     /*!< RTC backup register 23,                                    Address offset: 0xAC */
  520.   __IO uint32_t BKP24R;     /*!< RTC backup register 24,                                    Address offset: 0xB0 */
  521.   __IO uint32_t BKP25R;     /*!< RTC backup register 25,                                    Address offset: 0xB4 */
  522.   __IO uint32_t BKP26R;     /*!< RTC backup register 26,                                    Address offset: 0xB8 */
  523.   __IO uint32_t BKP27R;     /*!< RTC backup register 27,                                    Address offset: 0xBC */
  524.   __IO uint32_t BKP28R;     /*!< RTC backup register 28,                                    Address offset: 0xC0 */
  525.   __IO uint32_t BKP29R;     /*!< RTC backup register 29,                                    Address offset: 0xC4 */
  526.   __IO uint32_t BKP30R;     /*!< RTC backup register 30,                                    Address offset: 0xC8 */
  527.   __IO uint32_t BKP31R;     /*!< RTC backup register 31,                                    Address offset: 0xCC */
  528. } RTC_TypeDef;
  529.  
  530. /**
  531.   * @brief SD host Interface
  532.   */
  533.  
  534. typedef struct
  535. {
  536.   __IO uint32_t POWER;          /*!< SDIO power control register,    Address offset: 0x00 */
  537.   __IO uint32_t CLKCR;          /*!< SDI clock control register,     Address offset: 0x04 */
  538.   __IO uint32_t ARG;            /*!< SDIO argument register,         Address offset: 0x08 */
  539.   __IO uint32_t CMD;            /*!< SDIO command register,          Address offset: 0x0C */
  540.   __I uint32_t  RESPCMD;  /*!< SDIO command response register, Address offset: 0x10 */
  541.   __I uint32_t  RESP1;    /*!< SDIO response 1 register,       Address offset: 0x14 */
  542.   __I uint32_t  RESP2;    /*!< SDIO response 2 register,       Address offset: 0x18 */
  543.   __I uint32_t  RESP3;    /*!< SDIO response 3 register,       Address offset: 0x1C */
  544.   __I uint32_t  RESP4;    /*!< SDIO response 4 register,       Address offset: 0x20 */
  545.   __IO uint32_t DTIMER;         /*!< SDIO data timer register,       Address offset: 0x24 */
  546.   __IO uint32_t DLEN;           /*!< SDIO data length register,      Address offset: 0x28 */
  547.   __IO uint32_t DCTRL;          /*!< SDIO data control register,     Address offset: 0x2C */
  548.   __I uint32_t  DCOUNT;   /*!< SDIO data counter register,     Address offset: 0x30 */
  549.   __I uint32_t  STA;      /*!< SDIO status register,           Address offset: 0x34 */
  550.   __IO uint32_t ICR;            /*!< SDIO interrupt clear register,  Address offset: 0x38 */
  551.   __IO uint32_t MASK;           /*!< SDIO mask register,             Address offset: 0x3C */
  552.   uint32_t      RESERVED0[2];   /*!< Reserved, 0x40-0x44                                  */
  553.   __I uint32_t  FIFOCNT; /*!< SDIO FIFO counter register,     Address offset: 0x48 */
  554.   uint32_t      RESERVED1[13];  /*!< Reserved, 0x4C-0x7C                                  */
  555.   __IO uint32_t FIFO;           /*!< SDIO data FIFO register,        Address offset: 0x80 */
  556. } SDIO_TypeDef;
  557.  
  558. /**
  559.   * @brief Serial Peripheral Interface
  560.   */
  561.  
  562. typedef struct
  563. {
  564.   __IO uint32_t CR1;        /*!< SPI Control register 1 (not used in I2S mode),      Address offset: 0x00 */
  565.   __IO uint32_t CR2;        /*!< SPI Control register 2,                             Address offset: 0x04 */
  566.   __IO uint32_t SR;         /*!< SPI Status register,                                Address offset: 0x08 */
  567.   __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
  568.   __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */
  569.   __IO uint32_t RXCRCR;     /*!< SPI Rx CRC register (not used in I2S mode),         Address offset: 0x14 */
  570.   __IO uint32_t TXCRCR;     /*!< SPI Tx CRC register (not used in I2S mode),         Address offset: 0x18 */
  571.   __IO uint32_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */
  572.   __IO uint32_t I2SPR;      /*!< SPI_I2S prescaler register,                         Address offset: 0x20 */
  573. } SPI_TypeDef;
  574.  
  575. /**
  576.   * @brief TIM
  577.   */
  578. typedef struct
  579. {
  580.   __IO uint32_t CR1;          /*!< TIM control register 1,              Address offset: 0x00 */
  581.   __IO uint32_t CR2;          /*!< TIM control register 2,              Address offset: 0x04 */
  582.   __IO uint32_t SMCR;         /*!< TIM slave Mode Control register,     Address offset: 0x08 */
  583.   __IO uint32_t DIER;         /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
  584.   __IO uint32_t SR;           /*!< TIM status register,                 Address offset: 0x10 */
  585.   __IO uint32_t EGR;          /*!< TIM event generation register,       Address offset: 0x14 */
  586.   __IO uint32_t CCMR1;        /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
  587.   __IO uint32_t CCMR2;        /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
  588.   __IO uint32_t CCER;         /*!< TIM capture/compare enable register, Address offset: 0x20 */
  589.   __IO uint32_t CNT;          /*!< TIM counter register,                Address offset: 0x24 */
  590.   __IO uint32_t PSC;          /*!< TIM prescaler register,              Address offset: 0x28 */
  591.   __IO uint32_t ARR;          /*!< TIM auto-reload register,            Address offset: 0x2C */
  592.   uint32_t      RESERVED12;   /*!< Reserved, 0x30                                            */    
  593.   __IO uint32_t CCR1;         /*!< TIM capture/compare register 1,      Address offset: 0x34 */    
  594.   __IO uint32_t CCR2;         /*!< TIM capture/compare register 2,      Address offset: 0x38 */    
  595.   __IO uint32_t CCR3;         /*!< TIM capture/compare register 3,      Address offset: 0x3C */
  596.   __IO uint32_t CCR4;         /*!< TIM capture/compare register 4,      Address offset: 0x40 */
  597.   uint32_t      RESERVED17;   /*!< Reserved, 0x44                                            */
  598.   __IO uint32_t DCR;          /*!< TIM DMA control register,            Address offset: 0x48 */
  599.   __IO uint32_t DMAR;         /*!< TIM DMA address for full transfer,   Address offset: 0x4C */
  600.   __IO uint32_t OR;           /*!< TIM option register,                 Address offset: 0x50 */
  601. } TIM_TypeDef;
  602. /**
  603.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  604.   */
  605.  
  606. typedef struct
  607. {
  608.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  609.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  610.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  611.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  612.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  613.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  614.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  615. } USART_TypeDef;
  616.  
  617. /**
  618.   * @brief Universal Serial Bus Full Speed Device
  619.   */
  620.  
  621. typedef struct
  622. {
  623.   __IO uint16_t EP0R;            /*!< USB Endpoint 0 register,                Address offset: 0x00 */
  624.   __IO uint16_t RESERVED0;       /*!< Reserved */    
  625.   __IO uint16_t EP1R;            /*!< USB Endpoint 1 register,                Address offset: 0x04 */
  626.   __IO uint16_t RESERVED1;       /*!< Reserved */      
  627.   __IO uint16_t EP2R;            /*!< USB Endpoint 2 register,                Address offset: 0x08 */
  628.   __IO uint16_t RESERVED2;       /*!< Reserved */      
  629.   __IO uint16_t EP3R;            /*!< USB Endpoint 3 register,                Address offset: 0x0C */
  630.   __IO uint16_t RESERVED3;       /*!< Reserved */      
  631.   __IO uint16_t EP4R;            /*!< USB Endpoint 4 register,                Address offset: 0x10 */
  632.   __IO uint16_t RESERVED4;       /*!< Reserved */      
  633.   __IO uint16_t EP5R;            /*!< USB Endpoint 5 register,                Address offset: 0x14 */
  634.   __IO uint16_t RESERVED5;       /*!< Reserved */      
  635.   __IO uint16_t EP6R;            /*!< USB Endpoint 6 register,                Address offset: 0x18 */
  636.   __IO uint16_t RESERVED6;       /*!< Reserved */      
  637.   __IO uint16_t EP7R;            /*!< USB Endpoint 7 register,                Address offset: 0x1C */
  638.   __IO uint16_t RESERVED7[17];   /*!< Reserved */    
  639.   __IO uint16_t CNTR;            /*!< Control register,                       Address offset: 0x40 */
  640.   __IO uint16_t RESERVED8;       /*!< Reserved */      
  641.   __IO uint16_t ISTR;            /*!< Interrupt status register,              Address offset: 0x44 */
  642.   __IO uint16_t RESERVED9;       /*!< Reserved */      
  643.   __IO uint16_t FNR;             /*!< Frame number register,                  Address offset: 0x48 */
  644.   __IO uint16_t RESERVEDA;       /*!< Reserved */      
  645.   __IO uint16_t DADDR;           /*!< Device address register,                Address offset: 0x4C */
  646.   __IO uint16_t RESERVEDB;       /*!< Reserved */      
  647.   __IO uint16_t BTABLE;          /*!< Buffer Table address register,          Address offset: 0x50 */
  648.   __IO uint16_t RESERVEDC;       /*!< Reserved */      
  649. } USB_TypeDef;
  650.  
  651. /**
  652.   * @brief Window WATCHDOG
  653.   */
  654. typedef struct
  655. {
  656.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  657.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  658.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  659. } WWDG_TypeDef;
  660.  
  661. /**
  662.   * @brief Universal Serial Bus Full Speed Device
  663.   */
  664. /**
  665.   * @}
  666.   */
  667.  
  668. /** @addtogroup Peripheral_memory_map
  669.   * @{
  670.   */
  671.  
  672. #define FLASH_BASE            (0x08000000UL)              /*!< FLASH base address in the alias region */
  673. #define FLASH_EEPROM_BASE     (FLASH_BASE + 0x80000UL)    /*!< FLASH EEPROM base address in the alias region */
  674. #define SRAM_BASE             (0x20000000UL)              /*!< SRAM base address in the alias region */
  675. #define PERIPH_BASE           (0x40000000UL)              /*!< Peripheral base address in the alias region */
  676. #define FSMC_BASE             (0x60000000UL)              /*!< FSMC base address */
  677. #define FSMC_R_BASE           (0xA0000000UL)              /*!< FSMC registers base address */
  678. #define SRAM_BB_BASE          (0x22000000UL)              /*!< SRAM base address in the bit-band region */
  679. #define PERIPH_BB_BASE        (0x42000000UL)              /*!< Peripheral base address in the bit-band region */
  680. #define FLASH_BANK2_BASE      (0x08030000UL)              /*!< FLASH BANK2 base address in the alias region */
  681. #define FLASH_BANK1_END       (0x0802FFFFUL)              /*!< Program end FLASH BANK1 address */
  682. #define FLASH_BANK2_END       (0x0805FFFFUL)              /*!< Program end FLASH BANK2 address */
  683. #define FLASH_EEPROM_END      (0x08082FFFUL)              /*!< FLASH EEPROM end address  (12KB) */
  684.  
  685. /*!< Peripheral memory map */
  686. #define APB1PERIPH_BASE       PERIPH_BASE
  687. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000UL)
  688. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)
  689.  
  690. /*!< APB1 peripherals */
  691. #define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000UL)
  692. #define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400UL)
  693. #define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800UL)
  694. #define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00UL)
  695. #define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000UL)
  696. #define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400UL)
  697. #define RTC_BASE              (APB1PERIPH_BASE + 0x00002800UL)
  698. #define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00UL)
  699. #define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000UL)
  700. #define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800UL)
  701. #define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00UL)
  702. #define USART2_BASE           (APB1PERIPH_BASE + 0x00004400UL)
  703. #define USART3_BASE           (APB1PERIPH_BASE + 0x00004800UL)
  704. #define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00UL)
  705. #define UART5_BASE            (APB1PERIPH_BASE + 0x00005000UL)
  706. #define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400UL)
  707. #define I2C2_BASE             (APB1PERIPH_BASE + 0x00005800UL)
  708.  
  709. /* USB device FS */
  710. #define USB_BASE              (APB1PERIPH_BASE + 0x00005C00UL) /*!< USB_IP Peripheral Registers base address */
  711. #define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000UL) /*!< USB_IP Packet Memory Area base address */
  712.  
  713. /* USB device FS SRAM */
  714. #define PWR_BASE              (APB1PERIPH_BASE + 0x00007000UL)
  715. #define DAC_BASE              (APB1PERIPH_BASE + 0x00007400UL)
  716. #define COMP_BASE             (APB1PERIPH_BASE + 0x00007C00UL)
  717. #define RI_BASE               (APB1PERIPH_BASE + 0x00007C04UL)
  718. #define OPAMP_BASE            (APB1PERIPH_BASE + 0x00007C5CUL)
  719.  
  720. /*!< APB2 peripherals */
  721. #define SYSCFG_BASE           (APB2PERIPH_BASE + 0x00000000UL)
  722. #define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400UL)
  723. #define TIM9_BASE             (APB2PERIPH_BASE + 0x00000800UL)
  724. #define TIM10_BASE            (APB2PERIPH_BASE + 0x00000C00UL)
  725. #define TIM11_BASE            (APB2PERIPH_BASE + 0x00001000UL)
  726. #define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400UL)
  727. #define ADC_BASE              (APB2PERIPH_BASE + 0x00002700UL)
  728. #define SDIO_BASE             (APB2PERIPH_BASE + 0x00002C00UL)
  729. #define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000UL)
  730. #define USART1_BASE           (APB2PERIPH_BASE + 0x00003800UL)
  731.  
  732. /*!< AHB peripherals */
  733. #define GPIOA_BASE            (AHBPERIPH_BASE + 0x00000000UL)
  734. #define GPIOB_BASE            (AHBPERIPH_BASE + 0x00000400UL)
  735. #define GPIOC_BASE            (AHBPERIPH_BASE + 0x00000800UL)
  736. #define GPIOD_BASE            (AHBPERIPH_BASE + 0x00000C00UL)
  737. #define GPIOE_BASE            (AHBPERIPH_BASE + 0x00001000UL)
  738. #define GPIOH_BASE            (AHBPERIPH_BASE + 0x00001400UL)
  739. #define GPIOF_BASE            (AHBPERIPH_BASE + 0x00001800UL)
  740. #define GPIOG_BASE            (AHBPERIPH_BASE + 0x00001C00UL)
  741. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)
  742. #define RCC_BASE              (AHBPERIPH_BASE + 0x00003800UL)
  743. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00003C00UL) /*!< FLASH registers base address */
  744. #define OB_BASE               (0x1FF80000UL)                  /*!< FLASH Option Bytes base address */
  745. #define FLASHSIZE_BASE        (0x1FF800CCUL)                  /*!< FLASH Size register base address for Cat.3, Cat.4, Cat.5 and Cat.6 devices */
  746. #define UID_BASE              (0x1FF800D0UL)                  /*!< Unique device ID register base address for Cat.3, Cat.4, Cat.5 and Cat.6 devices */
  747. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00006000UL)
  748. #define DMA1_Channel1_BASE    (DMA1_BASE + 0x00000008UL)
  749. #define DMA1_Channel2_BASE    (DMA1_BASE + 0x0000001CUL)
  750. #define DMA1_Channel3_BASE    (DMA1_BASE + 0x00000030UL)
  751. #define DMA1_Channel4_BASE    (DMA1_BASE + 0x00000044UL)
  752. #define DMA1_Channel5_BASE    (DMA1_BASE + 0x00000058UL)
  753. #define DMA1_Channel6_BASE    (DMA1_BASE + 0x0000006CUL)
  754. #define DMA1_Channel7_BASE    (DMA1_BASE + 0x00000080UL)
  755. #define DMA2_BASE             (AHBPERIPH_BASE + 0x00006400UL)
  756. #define DMA2_Channel1_BASE    (DMA2_BASE + 0x00000008UL)
  757. #define DMA2_Channel2_BASE    (DMA2_BASE + 0x0000001CUL)
  758. #define DMA2_Channel3_BASE    (DMA2_BASE + 0x00000030UL)
  759. #define DMA2_Channel4_BASE    (DMA2_BASE + 0x00000044UL)
  760. #define DMA2_Channel5_BASE    (DMA2_BASE + 0x00000058UL)
  761. #define FSMC_BANK1            (FSMC_BASE)                 /*!< FSMC Bank1 base address */
  762. #define FSMC_BANK1_1          (FSMC_BANK1)                /*!< FSMC Bank1_1 base address */
  763. #define FSMC_BANK1_2          (FSMC_BANK1 + 0x04000000UL) /*!< FSMC Bank1_2 base address */
  764. #define FSMC_BANK1_3          (FSMC_BANK1 + 0x08000000UL) /*!< FSMC Bank1_3 base address */
  765. #define FSMC_BANK1_4          (FSMC_BANK1 + 0x0C000000UL) /*!< FSMC Bank1_4 base address */
  766. #define FSMC_BANK1_R_BASE     (FSMC_R_BASE + 0x0000UL)    /*!< FSMC Bank1 registers base address */
  767. #define FSMC_BANK1E_R_BASE    (FSMC_R_BASE + 0x0104UL)    /*!< FSMC Bank1E registers base address */
  768. #define DBGMCU_BASE           (0xE0042000UL)     /*!< Debug MCU registers base address */
  769.  
  770. /**
  771.   * @}
  772.   */
  773.  
  774. /** @addtogroup Peripheral_declaration
  775.   * @{
  776.   */  
  777.  
  778. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  779. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  780. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  781. #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
  782. #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
  783. #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
  784. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  785. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  786. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  787. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  788. #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
  789. #define USART2              ((USART_TypeDef *) USART2_BASE)
  790. #define USART3              ((USART_TypeDef *) USART3_BASE)
  791. #define UART4               ((USART_TypeDef *) UART4_BASE)
  792. #define UART5               ((USART_TypeDef *) UART5_BASE)
  793. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  794. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  795. /* USB device FS */
  796. #define USB                   ((USB_TypeDef *) USB_BASE)
  797. /* USB device FS SRAM */
  798. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  799.  
  800. #define DAC1                ((DAC_TypeDef *) DAC_BASE)
  801. /* Legacy define */
  802. #define DAC                 DAC1
  803.  
  804. #define COMP                ((COMP_TypeDef *) COMP_BASE)                 /* COMP generic instance include bits of COMP1 and COMP2 mixed in the same register */
  805. #define COMP1               ((COMP_TypeDef *) COMP_BASE)                 /* COMP1 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
  806. #define COMP2               ((COMP_TypeDef *) (COMP_BASE + 0x00000001U)) /* COMP2 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
  807. #define COMP12_COMMON       ((COMP_Common_TypeDef *) COMP_BASE)          /* COMP common instance definition to access comparator register bits used by both comparator instances (window mode) */
  808.  
  809. #define RI                  ((RI_TypeDef *) RI_BASE)
  810.  
  811. #define OPAMP               ((OPAMP_TypeDef *) OPAMP_BASE)
  812. #define OPAMP1              ((OPAMP_TypeDef *) OPAMP_BASE)
  813. #define OPAMP2              ((OPAMP_TypeDef *) (OPAMP_BASE + 0x00000001U))
  814. #define OPAMP3              ((OPAMP_TypeDef *) (OPAMP_BASE + 0x00000002U))
  815. #define OPAMP123_COMMON     ((OPAMP_Common_TypeDef *) OPAMP_BASE)
  816. #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
  817. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  818. #define TIM9                ((TIM_TypeDef *) TIM9_BASE)
  819. #define TIM10               ((TIM_TypeDef *) TIM10_BASE)
  820. #define TIM11               ((TIM_TypeDef *) TIM11_BASE)
  821.  
  822. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  823. #define ADC1_COMMON         ((ADC_Common_TypeDef *) ADC_BASE)
  824. /* Legacy defines */
  825. #define ADC                 ADC1_COMMON
  826.  
  827. #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
  828. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  829. #define USART1              ((USART_TypeDef *) USART1_BASE)
  830. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  831. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  832. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  833. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  834. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  835. #define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)
  836. #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
  837. #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
  838. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  839. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  840. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  841. #define OB                  ((OB_TypeDef *) OB_BASE)
  842. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  843. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  844. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  845. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  846. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  847. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  848. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  849. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  850. #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
  851. #define DMA2_Channel1       ((DMA_Channel_TypeDef *) DMA2_Channel1_BASE)
  852. #define DMA2_Channel2       ((DMA_Channel_TypeDef *) DMA2_Channel2_BASE)
  853. #define DMA2_Channel3       ((DMA_Channel_TypeDef *) DMA2_Channel3_BASE)
  854. #define DMA2_Channel4       ((DMA_Channel_TypeDef *) DMA2_Channel4_BASE)
  855. #define DMA2_Channel5       ((DMA_Channel_TypeDef *) DMA2_Channel5_BASE)
  856. #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *) FSMC_BANK1_R_BASE)
  857. #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *) FSMC_BANK1E_R_BASE)
  858. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  859.  
  860.  /**
  861.   * @}
  862.   */
  863.  
  864. /** @addtogroup Exported_constants
  865.   * @{
  866.   */
  867.  
  868. /** @addtogroup Peripheral_Registers_Bits_Definition
  869.   * @{
  870.   */
  871.    
  872. /******************************************************************************/
  873. /*                         Peripheral Registers Bits Definition               */
  874. /******************************************************************************/
  875. /******************************************************************************/
  876. /*                                                                            */
  877. /*                      Analog to Digital Converter (ADC)                     */
  878. /*                                                                            */
  879. /******************************************************************************/
  880. #define VREFINT_CAL_ADDR_CMSIS                    0x1FF800F8      /*!<Internal voltage reference, address of parameter VREFINT_CAL: VrefInt ADC raw data acquired at temperature 30 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV).                      */
  881. #define TEMPSENSOR_CAL1_ADDR_CMSIS                0x1FF800FA      /*!<Internal temperature sensor, address of parameter TS_CAL1: On STM32L1, temperature sensor ADC raw data acquired at temperature  30 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV). */
  882. #define TEMPSENSOR_CAL2_ADDR_CMSIS                0x1FF800FE      /*!<Internal temperature sensor, address of parameter TS_CAL2: On STM32L1, temperature sensor ADC raw data acquired at temperature 110 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV). */
  883.  
  884. /********************  Bit definition for ADC_SR register  ********************/
  885. #define ADC_SR_AWD_Pos                       (0U)                              
  886. #define ADC_SR_AWD_Msk                       (0x1UL << ADC_SR_AWD_Pos)          /*!< 0x00000001 */
  887. #define ADC_SR_AWD                           ADC_SR_AWD_Msk                    /*!< ADC analog watchdog 1 flag */
  888. #define ADC_SR_EOCS_Pos                      (1U)                              
  889. #define ADC_SR_EOCS_Msk                      (0x1UL << ADC_SR_EOCS_Pos)         /*!< 0x00000002 */
  890. #define ADC_SR_EOCS                          ADC_SR_EOCS_Msk                   /*!< ADC group regular end of unitary conversion or end of sequence conversions flag */
  891. #define ADC_SR_JEOS_Pos                      (2U)                              
  892. #define ADC_SR_JEOS_Msk                      (0x1UL << ADC_SR_JEOS_Pos)         /*!< 0x00000004 */
  893. #define ADC_SR_JEOS                          ADC_SR_JEOS_Msk                   /*!< ADC group injected end of sequence conversions flag */
  894. #define ADC_SR_JSTRT_Pos                     (3U)                              
  895. #define ADC_SR_JSTRT_Msk                     (0x1UL << ADC_SR_JSTRT_Pos)        /*!< 0x00000008 */
  896. #define ADC_SR_JSTRT                         ADC_SR_JSTRT_Msk                  /*!< ADC group injected conversion start flag */
  897. #define ADC_SR_STRT_Pos                      (4U)                              
  898. #define ADC_SR_STRT_Msk                      (0x1UL << ADC_SR_STRT_Pos)         /*!< 0x00000010 */
  899. #define ADC_SR_STRT                          ADC_SR_STRT_Msk                   /*!< ADC group regular conversion start flag */
  900. #define ADC_SR_OVR_Pos                       (5U)                              
  901. #define ADC_SR_OVR_Msk                       (0x1UL << ADC_SR_OVR_Pos)          /*!< 0x00000020 */
  902. #define ADC_SR_OVR                           ADC_SR_OVR_Msk                    /*!< ADC group regular overrun flag */
  903. #define ADC_SR_ADONS_Pos                     (6U)                              
  904. #define ADC_SR_ADONS_Msk                     (0x1UL << ADC_SR_ADONS_Pos)        /*!< 0x00000040 */
  905. #define ADC_SR_ADONS                         ADC_SR_ADONS_Msk                  /*!< ADC ready flag */
  906. #define ADC_SR_RCNR_Pos                      (8U)                              
  907. #define ADC_SR_RCNR_Msk                      (0x1UL << ADC_SR_RCNR_Pos)         /*!< 0x00000100 */
  908. #define ADC_SR_RCNR                          ADC_SR_RCNR_Msk                   /*!< ADC group regular not ready flag */
  909. #define ADC_SR_JCNR_Pos                      (9U)                              
  910. #define ADC_SR_JCNR_Msk                      (0x1UL << ADC_SR_JCNR_Pos)         /*!< 0x00000200 */
  911. #define ADC_SR_JCNR                          ADC_SR_JCNR_Msk                   /*!< ADC group injected not ready flag */
  912.  
  913. /* Legacy defines */
  914. #define  ADC_SR_EOC                          (ADC_SR_EOCS)
  915. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  916.  
  917. /*******************  Bit definition for ADC_CR1 register  ********************/
  918. #define ADC_CR1_AWDCH_Pos                    (0U)                              
  919. #define ADC_CR1_AWDCH_Msk                    (0x1FUL << ADC_CR1_AWDCH_Pos)      /*!< 0x0000001F */
  920. #define ADC_CR1_AWDCH                        ADC_CR1_AWDCH_Msk                 /*!< ADC analog watchdog 1 monitored channel selection */
  921. #define ADC_CR1_AWDCH_0                      (0x01UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000001 */
  922. #define ADC_CR1_AWDCH_1                      (0x02UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000002 */
  923. #define ADC_CR1_AWDCH_2                      (0x04UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000004 */
  924. #define ADC_CR1_AWDCH_3                      (0x08UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000008 */
  925. #define ADC_CR1_AWDCH_4                      (0x10UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000010 */
  926.  
  927. #define ADC_CR1_EOCSIE_Pos                   (5U)                              
  928. #define ADC_CR1_EOCSIE_Msk                   (0x1UL << ADC_CR1_EOCSIE_Pos)      /*!< 0x00000020 */
  929. #define ADC_CR1_EOCSIE                       ADC_CR1_EOCSIE_Msk                /*!< ADC group regular end of unitary conversion or end of sequence conversions interrupt */
  930. #define ADC_CR1_AWDIE_Pos                    (6U)                              
  931. #define ADC_CR1_AWDIE_Msk                    (0x1UL << ADC_CR1_AWDIE_Pos)       /*!< 0x00000040 */
  932. #define ADC_CR1_AWDIE                        ADC_CR1_AWDIE_Msk                 /*!< ADC analog watchdog 1 interrupt */
  933. #define ADC_CR1_JEOSIE_Pos                   (7U)                              
  934. #define ADC_CR1_JEOSIE_Msk                   (0x1UL << ADC_CR1_JEOSIE_Pos)      /*!< 0x00000080 */
  935. #define ADC_CR1_JEOSIE                       ADC_CR1_JEOSIE_Msk                /*!< ADC group injected end of sequence conversions interrupt */
  936. #define ADC_CR1_SCAN_Pos                     (8U)                              
  937. #define ADC_CR1_SCAN_Msk                     (0x1UL << ADC_CR1_SCAN_Pos)        /*!< 0x00000100 */
  938. #define ADC_CR1_SCAN                         ADC_CR1_SCAN_Msk                  /*!< ADC scan mode */
  939. #define ADC_CR1_AWDSGL_Pos                   (9U)                              
  940. #define ADC_CR1_AWDSGL_Msk                   (0x1UL << ADC_CR1_AWDSGL_Pos)      /*!< 0x00000200 */
  941. #define ADC_CR1_AWDSGL                       ADC_CR1_AWDSGL_Msk                /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  942. #define ADC_CR1_JAUTO_Pos                    (10U)                            
  943. #define ADC_CR1_JAUTO_Msk                    (0x1UL << ADC_CR1_JAUTO_Pos)       /*!< 0x00000400 */
  944. #define ADC_CR1_JAUTO                        ADC_CR1_JAUTO_Msk                 /*!< ADC group injected automatic trigger mode */
  945. #define ADC_CR1_DISCEN_Pos                   (11U)                            
  946. #define ADC_CR1_DISCEN_Msk                   (0x1UL << ADC_CR1_DISCEN_Pos)      /*!< 0x00000800 */
  947. #define ADC_CR1_DISCEN                       ADC_CR1_DISCEN_Msk                /*!< ADC group regular sequencer discontinuous mode */
  948. #define ADC_CR1_JDISCEN_Pos                  (12U)                            
  949. #define ADC_CR1_JDISCEN_Msk                  (0x1UL << ADC_CR1_JDISCEN_Pos)     /*!< 0x00001000 */
  950. #define ADC_CR1_JDISCEN                      ADC_CR1_JDISCEN_Msk               /*!< ADC group injected sequencer discontinuous mode */
  951.  
  952. #define ADC_CR1_DISCNUM_Pos                  (13U)                            
  953. #define ADC_CR1_DISCNUM_Msk                  (0x7UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x0000E000 */
  954. #define ADC_CR1_DISCNUM                      ADC_CR1_DISCNUM_Msk               /*!< ADC group regular sequencer discontinuous number of ranks */
  955. #define ADC_CR1_DISCNUM_0                    (0x1UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00002000 */
  956. #define ADC_CR1_DISCNUM_1                    (0x2UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00004000 */
  957. #define ADC_CR1_DISCNUM_2                    (0x4UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00008000 */
  958.  
  959. #define ADC_CR1_PDD_Pos                      (16U)                            
  960. #define ADC_CR1_PDD_Msk                      (0x1UL << ADC_CR1_PDD_Pos)         /*!< 0x00010000 */
  961. #define ADC_CR1_PDD                          ADC_CR1_PDD_Msk                   /*!< ADC power down during auto delay phase */
  962. #define ADC_CR1_PDI_Pos                      (17U)                            
  963. #define ADC_CR1_PDI_Msk                      (0x1UL << ADC_CR1_PDI_Pos)         /*!< 0x00020000 */
  964. #define ADC_CR1_PDI                          ADC_CR1_PDI_Msk                   /*!< ADC power down during idle phase */
  965.  
  966. #define ADC_CR1_JAWDEN_Pos                   (22U)                            
  967. #define ADC_CR1_JAWDEN_Msk                   (0x1UL << ADC_CR1_JAWDEN_Pos)      /*!< 0x00400000 */
  968. #define ADC_CR1_JAWDEN                       ADC_CR1_JAWDEN_Msk                /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  969. #define ADC_CR1_AWDEN_Pos                    (23U)                            
  970. #define ADC_CR1_AWDEN_Msk                    (0x1UL << ADC_CR1_AWDEN_Pos)       /*!< 0x00800000 */
  971. #define ADC_CR1_AWDEN                        ADC_CR1_AWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  972.  
  973. #define ADC_CR1_RES_Pos                      (24U)                            
  974. #define ADC_CR1_RES_Msk                      (0x3UL << ADC_CR1_RES_Pos)         /*!< 0x03000000 */
  975. #define ADC_CR1_RES                          ADC_CR1_RES_Msk                   /*!< ADC resolution */
  976. #define ADC_CR1_RES_0                        (0x1UL << ADC_CR1_RES_Pos)         /*!< 0x01000000 */
  977. #define ADC_CR1_RES_1                        (0x2UL << ADC_CR1_RES_Pos)         /*!< 0x02000000 */
  978.  
  979. #define ADC_CR1_OVRIE_Pos                    (26U)                            
  980. #define ADC_CR1_OVRIE_Msk                    (0x1UL << ADC_CR1_OVRIE_Pos)       /*!< 0x04000000 */
  981. #define ADC_CR1_OVRIE                        ADC_CR1_OVRIE_Msk                 /*!< ADC group regular overrun interrupt */
  982.  
  983. /* Legacy defines */
  984. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOCSIE)
  985. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  986.  
  987. /*******************  Bit definition for ADC_CR2 register  ********************/
  988. #define ADC_CR2_ADON_Pos                     (0U)                              
  989. #define ADC_CR2_ADON_Msk                     (0x1UL << ADC_CR2_ADON_Pos)        /*!< 0x00000001 */
  990. #define ADC_CR2_ADON                         ADC_CR2_ADON_Msk                  /*!< ADC enable */
  991. #define ADC_CR2_CONT_Pos                     (1U)                              
  992. #define ADC_CR2_CONT_Msk                     (0x1UL << ADC_CR2_CONT_Pos)        /*!< 0x00000002 */
  993. #define ADC_CR2_CONT                         ADC_CR2_CONT_Msk                  /*!< ADC group regular continuous conversion mode */
  994. #define ADC_CR2_CFG_Pos                      (2U)                              
  995. #define ADC_CR2_CFG_Msk                      (0x1UL << ADC_CR2_CFG_Pos)         /*!< 0x00000004 */
  996. #define ADC_CR2_CFG                          ADC_CR2_CFG_Msk                   /*!< ADC channels bank selection */
  997.  
  998. #define ADC_CR2_DELS_Pos                     (4U)                              
  999. #define ADC_CR2_DELS_Msk                     (0x7UL << ADC_CR2_DELS_Pos)        /*!< 0x00000070 */
  1000. #define ADC_CR2_DELS                         ADC_CR2_DELS_Msk                  /*!< ADC auto delay selection */
  1001. #define ADC_CR2_DELS_0                       (0x1UL << ADC_CR2_DELS_Pos)        /*!< 0x00000010 */
  1002. #define ADC_CR2_DELS_1                       (0x2UL << ADC_CR2_DELS_Pos)        /*!< 0x00000020 */
  1003. #define ADC_CR2_DELS_2                       (0x4UL << ADC_CR2_DELS_Pos)        /*!< 0x00000040 */
  1004.  
  1005. #define ADC_CR2_DMA_Pos                      (8U)                              
  1006. #define ADC_CR2_DMA_Msk                      (0x1UL << ADC_CR2_DMA_Pos)         /*!< 0x00000100 */
  1007. #define ADC_CR2_DMA                          ADC_CR2_DMA_Msk                   /*!< ADC DMA transfer enable */
  1008. #define ADC_CR2_DDS_Pos                      (9U)                              
  1009. #define ADC_CR2_DDS_Msk                      (0x1UL << ADC_CR2_DDS_Pos)         /*!< 0x00000200 */
  1010. #define ADC_CR2_DDS                          ADC_CR2_DDS_Msk                   /*!< ADC DMA transfer configuration */
  1011. #define ADC_CR2_EOCS_Pos                     (10U)                            
  1012. #define ADC_CR2_EOCS_Msk                     (0x1UL << ADC_CR2_EOCS_Pos)        /*!< 0x00000400 */
  1013. #define ADC_CR2_EOCS                         ADC_CR2_EOCS_Msk                  /*!< ADC end of unitary or end of sequence conversions selection */
  1014. #define ADC_CR2_ALIGN_Pos                    (11U)                            
  1015. #define ADC_CR2_ALIGN_Msk                    (0x1UL << ADC_CR2_ALIGN_Pos)       /*!< 0x00000800 */
  1016. #define ADC_CR2_ALIGN                        ADC_CR2_ALIGN_Msk                 /*!< ADC data alignement */
  1017.  
  1018. #define ADC_CR2_JEXTSEL_Pos                  (16U)                            
  1019. #define ADC_CR2_JEXTSEL_Msk                  (0xFUL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x000F0000 */
  1020. #define ADC_CR2_JEXTSEL                      ADC_CR2_JEXTSEL_Msk               /*!< ADC group injected external trigger source */
  1021. #define ADC_CR2_JEXTSEL_0                    (0x1UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00010000 */
  1022. #define ADC_CR2_JEXTSEL_1                    (0x2UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00020000 */
  1023. #define ADC_CR2_JEXTSEL_2                    (0x4UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00040000 */
  1024. #define ADC_CR2_JEXTSEL_3                    (0x8UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00080000 */
  1025.  
  1026. #define ADC_CR2_JEXTEN_Pos                   (20U)                            
  1027. #define ADC_CR2_JEXTEN_Msk                   (0x3UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00300000 */
  1028. #define ADC_CR2_JEXTEN                       ADC_CR2_JEXTEN_Msk                /*!< ADC group injected external trigger polarity */
  1029. #define ADC_CR2_JEXTEN_0                     (0x1UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00100000 */
  1030. #define ADC_CR2_JEXTEN_1                     (0x2UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00200000 */
  1031.  
  1032. #define ADC_CR2_JSWSTART_Pos                 (22U)                            
  1033. #define ADC_CR2_JSWSTART_Msk                 (0x1UL << ADC_CR2_JSWSTART_Pos)    /*!< 0x00400000 */
  1034. #define ADC_CR2_JSWSTART                     ADC_CR2_JSWSTART_Msk              /*!< ADC group injected conversion start */
  1035.  
  1036. #define ADC_CR2_EXTSEL_Pos                   (24U)                            
  1037. #define ADC_CR2_EXTSEL_Msk                   (0xFUL << ADC_CR2_EXTSEL_Pos)      /*!< 0x0F000000 */
  1038. #define ADC_CR2_EXTSEL                       ADC_CR2_EXTSEL_Msk                /*!< ADC group regular external trigger source */
  1039. #define ADC_CR2_EXTSEL_0                     (0x1UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x01000000 */
  1040. #define ADC_CR2_EXTSEL_1                     (0x2UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x02000000 */
  1041. #define ADC_CR2_EXTSEL_2                     (0x4UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x04000000 */
  1042. #define ADC_CR2_EXTSEL_3                     (0x8UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x08000000 */
  1043.  
  1044. #define ADC_CR2_EXTEN_Pos                    (28U)                            
  1045. #define ADC_CR2_EXTEN_Msk                    (0x3UL << ADC_CR2_EXTEN_Pos)       /*!< 0x30000000 */
  1046. #define ADC_CR2_EXTEN                        ADC_CR2_EXTEN_Msk                 /*!< ADC group regular external trigger polarity */
  1047. #define ADC_CR2_EXTEN_0                      (0x1UL << ADC_CR2_EXTEN_Pos)       /*!< 0x10000000 */
  1048. #define ADC_CR2_EXTEN_1                      (0x2UL << ADC_CR2_EXTEN_Pos)       /*!< 0x20000000 */
  1049.  
  1050. #define ADC_CR2_SWSTART_Pos                  (30U)                            
  1051. #define ADC_CR2_SWSTART_Msk                  (0x1UL << ADC_CR2_SWSTART_Pos)     /*!< 0x40000000 */
  1052. #define ADC_CR2_SWSTART                      ADC_CR2_SWSTART_Msk               /*!< ADC group regular conversion start */
  1053.  
  1054. /******************  Bit definition for ADC_SMPR1 register  *******************/
  1055. #define ADC_SMPR1_SMP20_Pos                  (0U)                              
  1056. #define ADC_SMPR1_SMP20_Msk                  (0x7UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000007 */
  1057. #define ADC_SMPR1_SMP20                      ADC_SMPR1_SMP20_Msk               /*!< ADC channel 20 sampling time selection */
  1058. #define ADC_SMPR1_SMP20_0                    (0x1UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000001 */
  1059. #define ADC_SMPR1_SMP20_1                    (0x2UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000002 */
  1060. #define ADC_SMPR1_SMP20_2                    (0x4UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000004 */
  1061.  
  1062. #define ADC_SMPR1_SMP21_Pos                  (3U)                              
  1063. #define ADC_SMPR1_SMP21_Msk                  (0x7UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000038 */
  1064. #define ADC_SMPR1_SMP21                      ADC_SMPR1_SMP21_Msk               /*!< ADC channel 21 sampling time selection */
  1065. #define ADC_SMPR1_SMP21_0                    (0x1UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000008 */
  1066. #define ADC_SMPR1_SMP21_1                    (0x2UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000010 */
  1067. #define ADC_SMPR1_SMP21_2                    (0x4UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000020 */
  1068.  
  1069. #define ADC_SMPR1_SMP22_Pos                  (6U)                              
  1070. #define ADC_SMPR1_SMP22_Msk                  (0x7UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x000001C0 */
  1071. #define ADC_SMPR1_SMP22                      ADC_SMPR1_SMP22_Msk               /*!< ADC channel 22 sampling time selection */
  1072. #define ADC_SMPR1_SMP22_0                    (0x1UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000040 */
  1073. #define ADC_SMPR1_SMP22_1                    (0x2UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000080 */
  1074. #define ADC_SMPR1_SMP22_2                    (0x4UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000100 */
  1075.  
  1076. #define ADC_SMPR1_SMP23_Pos                  (9U)                              
  1077. #define ADC_SMPR1_SMP23_Msk                  (0x7UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000E00 */
  1078. #define ADC_SMPR1_SMP23                      ADC_SMPR1_SMP23_Msk               /*!< ADC channel 23 sampling time selection */
  1079. #define ADC_SMPR1_SMP23_0                    (0x1UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000200 */
  1080. #define ADC_SMPR1_SMP23_1                    (0x2UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000400 */
  1081. #define ADC_SMPR1_SMP23_2                    (0x4UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000800 */
  1082.  
  1083. #define ADC_SMPR1_SMP24_Pos                  (12U)                            
  1084. #define ADC_SMPR1_SMP24_Msk                  (0x7UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00007000 */
  1085. #define ADC_SMPR1_SMP24                      ADC_SMPR1_SMP24_Msk               /*!< ADC channel 24 sampling time selection */
  1086. #define ADC_SMPR1_SMP24_0                    (0x1UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00001000 */
  1087. #define ADC_SMPR1_SMP24_1                    (0x2UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00002000 */
  1088. #define ADC_SMPR1_SMP24_2                    (0x4UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00004000 */
  1089.  
  1090. #define ADC_SMPR1_SMP25_Pos                  (15U)                            
  1091. #define ADC_SMPR1_SMP25_Msk                  (0x7UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00038000 */
  1092. #define ADC_SMPR1_SMP25                      ADC_SMPR1_SMP25_Msk               /*!< ADC channel 25 sampling time selection */
  1093. #define ADC_SMPR1_SMP25_0                    (0x1UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00008000 */
  1094. #define ADC_SMPR1_SMP25_1                    (0x2UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00010000 */
  1095. #define ADC_SMPR1_SMP25_2                    (0x4UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00020000 */
  1096.  
  1097. #define ADC_SMPR1_SMP26_Pos                  (18U)                            
  1098. #define ADC_SMPR1_SMP26_Msk                  (0x7UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x001C0000 */
  1099. #define ADC_SMPR1_SMP26                      ADC_SMPR1_SMP26_Msk               /*!< ADC channel 26 sampling time selection */
  1100. #define ADC_SMPR1_SMP26_0                    (0x1UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00040000 */
  1101. #define ADC_SMPR1_SMP26_1                    (0x2UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00080000 */
  1102. #define ADC_SMPR1_SMP26_2                    (0x4UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00100000 */
  1103.  
  1104. #define ADC_SMPR1_SMP27_Pos                  (21U)                            
  1105. #define ADC_SMPR1_SMP27_Msk                  (0x7UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00E00000 */
  1106. #define ADC_SMPR1_SMP27                      ADC_SMPR1_SMP27_Msk               /*!< ADC channel 27 sampling time selection */
  1107. #define ADC_SMPR1_SMP27_0                    (0x1UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00200000 */
  1108. #define ADC_SMPR1_SMP27_1                    (0x2UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00400000 */
  1109. #define ADC_SMPR1_SMP27_2                    (0x4UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00800000 */
  1110.  
  1111. #define ADC_SMPR1_SMP28_Pos                  (24U)                            
  1112. #define ADC_SMPR1_SMP28_Msk                  (0x7UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x07000000 */
  1113. #define ADC_SMPR1_SMP28                      ADC_SMPR1_SMP28_Msk               /*!< ADC channel 28 sampling time selection */
  1114. #define ADC_SMPR1_SMP28_0                    (0x1UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x01000000 */
  1115. #define ADC_SMPR1_SMP28_1                    (0x2UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x02000000 */
  1116. #define ADC_SMPR1_SMP28_2                    (0x4UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x04000000 */
  1117.  
  1118. #define ADC_SMPR1_SMP29_Pos                  (27U)                            
  1119. #define ADC_SMPR1_SMP29_Msk                  (0x7UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x38000000 */
  1120. #define ADC_SMPR1_SMP29                      ADC_SMPR1_SMP29_Msk               /*!< ADC channel 29 sampling time selection */
  1121. #define ADC_SMPR1_SMP29_0                    (0x1UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x08000000 */
  1122. #define ADC_SMPR1_SMP29_1                    (0x2UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x10000000 */
  1123. #define ADC_SMPR1_SMP29_2                    (0x4UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x20000000 */
  1124.  
  1125. /******************  Bit definition for ADC_SMPR2 register  *******************/
  1126. #define ADC_SMPR2_SMP10_Pos                  (0U)                              
  1127. #define ADC_SMPR2_SMP10_Msk                  (0x7UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000007 */
  1128. #define ADC_SMPR2_SMP10                      ADC_SMPR2_SMP10_Msk               /*!< ADC channel 10 sampling time selection */
  1129. #define ADC_SMPR2_SMP10_0                    (0x1UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000001 */
  1130. #define ADC_SMPR2_SMP10_1                    (0x2UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000002 */
  1131. #define ADC_SMPR2_SMP10_2                    (0x4UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000004 */
  1132.  
  1133. #define ADC_SMPR2_SMP11_Pos                  (3U)                              
  1134. #define ADC_SMPR2_SMP11_Msk                  (0x7UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000038 */
  1135. #define ADC_SMPR2_SMP11                      ADC_SMPR2_SMP11_Msk               /*!< ADC channel 11 sampling time selection */
  1136. #define ADC_SMPR2_SMP11_0                    (0x1UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000008 */
  1137. #define ADC_SMPR2_SMP11_1                    (0x2UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000010 */
  1138. #define ADC_SMPR2_SMP11_2                    (0x4UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000020 */
  1139.  
  1140. #define ADC_SMPR2_SMP12_Pos                  (6U)                              
  1141. #define ADC_SMPR2_SMP12_Msk                  (0x7UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x000001C0 */
  1142. #define ADC_SMPR2_SMP12                      ADC_SMPR2_SMP12_Msk               /*!< ADC channel 12 sampling time selection */
  1143. #define ADC_SMPR2_SMP12_0                    (0x1UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000040 */
  1144. #define ADC_SMPR2_SMP12_1                    (0x2UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000080 */
  1145. #define ADC_SMPR2_SMP12_2                    (0x4UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000100 */
  1146.  
  1147. #define ADC_SMPR2_SMP13_Pos                  (9U)                              
  1148. #define ADC_SMPR2_SMP13_Msk                  (0x7UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000E00 */
  1149. #define ADC_SMPR2_SMP13                      ADC_SMPR2_SMP13_Msk               /*!< ADC channel 13 sampling time selection */
  1150. #define ADC_SMPR2_SMP13_0                    (0x1UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000200 */
  1151. #define ADC_SMPR2_SMP13_1                    (0x2UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000400 */
  1152. #define ADC_SMPR2_SMP13_2                    (0x4UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000800 */
  1153.  
  1154. #define ADC_SMPR2_SMP14_Pos                  (12U)                            
  1155. #define ADC_SMPR2_SMP14_Msk                  (0x7UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00007000 */
  1156. #define ADC_SMPR2_SMP14                      ADC_SMPR2_SMP14_Msk               /*!< ADC channel 14 sampling time selection */
  1157. #define ADC_SMPR2_SMP14_0                    (0x1UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00001000 */
  1158. #define ADC_SMPR2_SMP14_1                    (0x2UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00002000 */
  1159. #define ADC_SMPR2_SMP14_2                    (0x4UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00004000 */
  1160.  
  1161. #define ADC_SMPR2_SMP15_Pos                  (15U)                            
  1162. #define ADC_SMPR2_SMP15_Msk                  (0x7UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00038000 */
  1163. #define ADC_SMPR2_SMP15                      ADC_SMPR2_SMP15_Msk               /*!< ADC channel 5 sampling time selection */
  1164. #define ADC_SMPR2_SMP15_0                    (0x1UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00008000 */
  1165. #define ADC_SMPR2_SMP15_1                    (0x2UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00010000 */
  1166. #define ADC_SMPR2_SMP15_2                    (0x4UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00020000 */
  1167.  
  1168. #define ADC_SMPR2_SMP16_Pos                  (18U)                            
  1169. #define ADC_SMPR2_SMP16_Msk                  (0x7UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x001C0000 */
  1170. #define ADC_SMPR2_SMP16                      ADC_SMPR2_SMP16_Msk               /*!< ADC channel 16 sampling time selection */
  1171. #define ADC_SMPR2_SMP16_0                    (0x1UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00040000 */
  1172. #define ADC_SMPR2_SMP16_1                    (0x2UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00080000 */
  1173. #define ADC_SMPR2_SMP16_2                    (0x4UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00100000 */
  1174.  
  1175. #define ADC_SMPR2_SMP17_Pos                  (21U)                            
  1176. #define ADC_SMPR2_SMP17_Msk                  (0x7UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00E00000 */
  1177. #define ADC_SMPR2_SMP17                      ADC_SMPR2_SMP17_Msk               /*!< ADC channel 17 sampling time selection */
  1178. #define ADC_SMPR2_SMP17_0                    (0x1UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00200000 */
  1179. #define ADC_SMPR2_SMP17_1                    (0x2UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00400000 */
  1180. #define ADC_SMPR2_SMP17_2                    (0x4UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00800000 */
  1181.  
  1182. #define ADC_SMPR2_SMP18_Pos                  (24U)                            
  1183. #define ADC_SMPR2_SMP18_Msk                  (0x7UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x07000000 */
  1184. #define ADC_SMPR2_SMP18                      ADC_SMPR2_SMP18_Msk               /*!< ADC channel 18 sampling time selection */
  1185. #define ADC_SMPR2_SMP18_0                    (0x1UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x01000000 */
  1186. #define ADC_SMPR2_SMP18_1                    (0x2UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x02000000 */
  1187. #define ADC_SMPR2_SMP18_2                    (0x4UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x04000000 */
  1188.  
  1189. #define ADC_SMPR2_SMP19_Pos                  (27U)                            
  1190. #define ADC_SMPR2_SMP19_Msk                  (0x7UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x38000000 */
  1191. #define ADC_SMPR2_SMP19                      ADC_SMPR2_SMP19_Msk               /*!< ADC channel 19 sampling time selection */
  1192. #define ADC_SMPR2_SMP19_0                    (0x1UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x08000000 */
  1193. #define ADC_SMPR2_SMP19_1                    (0x2UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x10000000 */
  1194. #define ADC_SMPR2_SMP19_2                    (0x4UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x20000000 */
  1195.  
  1196. /******************  Bit definition for ADC_SMPR3 register  *******************/
  1197. #define ADC_SMPR3_SMP0_Pos                   (0U)                              
  1198. #define ADC_SMPR3_SMP0_Msk                   (0x7UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000007 */
  1199. #define ADC_SMPR3_SMP0                       ADC_SMPR3_SMP0_Msk                /*!< ADC channel 0 sampling time selection */
  1200. #define ADC_SMPR3_SMP0_0                     (0x1UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000001 */
  1201. #define ADC_SMPR3_SMP0_1                     (0x2UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000002 */
  1202. #define ADC_SMPR3_SMP0_2                     (0x4UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000004 */
  1203.  
  1204. #define ADC_SMPR3_SMP1_Pos                   (3U)                              
  1205. #define ADC_SMPR3_SMP1_Msk                   (0x7UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000038 */
  1206. #define ADC_SMPR3_SMP1                       ADC_SMPR3_SMP1_Msk                /*!< ADC channel 1 sampling time selection */
  1207. #define ADC_SMPR3_SMP1_0                     (0x1UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000008 */
  1208. #define ADC_SMPR3_SMP1_1                     (0x2UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000010 */
  1209. #define ADC_SMPR3_SMP1_2                     (0x4UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000020 */
  1210.  
  1211. #define ADC_SMPR3_SMP2_Pos                   (6U)                              
  1212. #define ADC_SMPR3_SMP2_Msk                   (0x7UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x000001C0 */
  1213. #define ADC_SMPR3_SMP2                       ADC_SMPR3_SMP2_Msk                /*!< ADC channel 2 sampling time selection */
  1214. #define ADC_SMPR3_SMP2_0                     (0x1UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000040 */
  1215. #define ADC_SMPR3_SMP2_1                     (0x2UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000080 */
  1216. #define ADC_SMPR3_SMP2_2                     (0x4UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000100 */
  1217.  
  1218. #define ADC_SMPR3_SMP3_Pos                   (9U)                              
  1219. #define ADC_SMPR3_SMP3_Msk                   (0x7UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000E00 */
  1220. #define ADC_SMPR3_SMP3                       ADC_SMPR3_SMP3_Msk                /*!< ADC channel 3 sampling time selection */
  1221. #define ADC_SMPR3_SMP3_0                     (0x1UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000200 */
  1222. #define ADC_SMPR3_SMP3_1                     (0x2UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000400 */
  1223. #define ADC_SMPR3_SMP3_2                     (0x4UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000800 */
  1224.  
  1225. #define ADC_SMPR3_SMP4_Pos                   (12U)                            
  1226. #define ADC_SMPR3_SMP4_Msk                   (0x7UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00007000 */
  1227. #define ADC_SMPR3_SMP4                       ADC_SMPR3_SMP4_Msk                /*!< ADC channel 4 sampling time selection */
  1228. #define ADC_SMPR3_SMP4_0                     (0x1UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00001000 */
  1229. #define ADC_SMPR3_SMP4_1                     (0x2UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00002000 */
  1230. #define ADC_SMPR3_SMP4_2                     (0x4UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00004000 */
  1231.  
  1232. #define ADC_SMPR3_SMP5_Pos                   (15U)                            
  1233. #define ADC_SMPR3_SMP5_Msk                   (0x7UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00038000 */
  1234. #define ADC_SMPR3_SMP5                       ADC_SMPR3_SMP5_Msk                /*!< ADC channel 5 sampling time selection */
  1235. #define ADC_SMPR3_SMP5_0                     (0x1UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00008000 */
  1236. #define ADC_SMPR3_SMP5_1                     (0x2UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00010000 */
  1237. #define ADC_SMPR3_SMP5_2                     (0x4UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00020000 */
  1238.  
  1239. #define ADC_SMPR3_SMP6_Pos                   (18U)                            
  1240. #define ADC_SMPR3_SMP6_Msk                   (0x7UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x001C0000 */
  1241. #define ADC_SMPR3_SMP6                       ADC_SMPR3_SMP6_Msk                /*!< ADC channel 6 sampling time selection */
  1242. #define ADC_SMPR3_SMP6_0                     (0x1UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00040000 */
  1243. #define ADC_SMPR3_SMP6_1                     (0x2UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00080000 */
  1244. #define ADC_SMPR3_SMP6_2                     (0x4UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00100000 */
  1245.  
  1246. #define ADC_SMPR3_SMP7_Pos                   (21U)                            
  1247. #define ADC_SMPR3_SMP7_Msk                   (0x7UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00E00000 */
  1248. #define ADC_SMPR3_SMP7                       ADC_SMPR3_SMP7_Msk                /*!< ADC channel 7 sampling time selection */
  1249. #define ADC_SMPR3_SMP7_0                     (0x1UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00200000 */
  1250. #define ADC_SMPR3_SMP7_1                     (0x2UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00400000 */
  1251. #define ADC_SMPR3_SMP7_2                     (0x4UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00800000 */
  1252.  
  1253. #define ADC_SMPR3_SMP8_Pos                   (24U)                            
  1254. #define ADC_SMPR3_SMP8_Msk                   (0x7UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x07000000 */
  1255. #define ADC_SMPR3_SMP8                       ADC_SMPR3_SMP8_Msk                /*!< ADC channel 8 sampling time selection */
  1256. #define ADC_SMPR3_SMP8_0                     (0x1UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x01000000 */
  1257. #define ADC_SMPR3_SMP8_1                     (0x2UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x02000000 */
  1258. #define ADC_SMPR3_SMP8_2                     (0x4UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x04000000 */
  1259.  
  1260. #define ADC_SMPR3_SMP9_Pos                   (27U)                            
  1261. #define ADC_SMPR3_SMP9_Msk                   (0x7UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x38000000 */
  1262. #define ADC_SMPR3_SMP9                       ADC_SMPR3_SMP9_Msk                /*!< ADC channel 9 sampling time selection */
  1263. #define ADC_SMPR3_SMP9_0                     (0x1UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x08000000 */
  1264. #define ADC_SMPR3_SMP9_1                     (0x2UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x10000000 */
  1265. #define ADC_SMPR3_SMP9_2                     (0x4UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x20000000 */
  1266.  
  1267. /******************  Bit definition for ADC_JOFR1 register  *******************/
  1268. #define ADC_JOFR1_JOFFSET1_Pos               (0U)                              
  1269. #define ADC_JOFR1_JOFFSET1_Msk               (0xFFFUL << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  1270. #define ADC_JOFR1_JOFFSET1                   ADC_JOFR1_JOFFSET1_Msk            /*!< ADC group injected sequencer rank 1 offset value */
  1271.  
  1272. /******************  Bit definition for ADC_JOFR2 register  *******************/
  1273. #define ADC_JOFR2_JOFFSET2_Pos               (0U)                              
  1274. #define ADC_JOFR2_JOFFSET2_Msk               (0xFFFUL << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  1275. #define ADC_JOFR2_JOFFSET2                   ADC_JOFR2_JOFFSET2_Msk            /*!< ADC group injected sequencer rank 2 offset value */
  1276.  
  1277. /******************  Bit definition for ADC_JOFR3 register  *******************/
  1278. #define ADC_JOFR3_JOFFSET3_Pos               (0U)                              
  1279. #define ADC_JOFR3_JOFFSET3_Msk               (0xFFFUL << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  1280. #define ADC_JOFR3_JOFFSET3                   ADC_JOFR3_JOFFSET3_Msk            /*!< ADC group injected sequencer rank 3 offset value */
  1281.  
  1282. /******************  Bit definition for ADC_JOFR4 register  *******************/
  1283. #define ADC_JOFR4_JOFFSET4_Pos               (0U)                              
  1284. #define ADC_JOFR4_JOFFSET4_Msk               (0xFFFUL << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  1285. #define ADC_JOFR4_JOFFSET4                   ADC_JOFR4_JOFFSET4_Msk            /*!< ADC group injected sequencer rank 4 offset value */
  1286.  
  1287. /*******************  Bit definition for ADC_HTR register  ********************/
  1288. #define ADC_HTR_HT_Pos                       (0U)                              
  1289. #define ADC_HTR_HT_Msk                       (0xFFFUL << ADC_HTR_HT_Pos)        /*!< 0x00000FFF */
  1290. #define ADC_HTR_HT                           ADC_HTR_HT_Msk                    /*!< ADC analog watchdog 1 threshold high */
  1291.  
  1292. /*******************  Bit definition for ADC_LTR register  ********************/
  1293. #define ADC_LTR_LT_Pos                       (0U)                              
  1294. #define ADC_LTR_LT_Msk                       (0xFFFUL << ADC_LTR_LT_Pos)        /*!< 0x00000FFF */
  1295. #define ADC_LTR_LT                           ADC_LTR_LT_Msk                    /*!< ADC analog watchdog 1 threshold low */
  1296.  
  1297. /*******************  Bit definition for ADC_SQR1 register  *******************/
  1298. #define ADC_SQR1_L_Pos                       (20U)                            
  1299. #define ADC_SQR1_L_Msk                       (0x1FUL << ADC_SQR1_L_Pos)         /*!< 0x01F00000 */
  1300. #define ADC_SQR1_L                           ADC_SQR1_L_Msk                    /*!< ADC group regular sequencer scan length */
  1301. #define ADC_SQR1_L_0                         (0x01UL << ADC_SQR1_L_Pos)         /*!< 0x00100000 */
  1302. #define ADC_SQR1_L_1                         (0x02UL << ADC_SQR1_L_Pos)         /*!< 0x00200000 */
  1303. #define ADC_SQR1_L_2                         (0x04UL << ADC_SQR1_L_Pos)         /*!< 0x00400000 */
  1304. #define ADC_SQR1_L_3                         (0x08UL << ADC_SQR1_L_Pos)         /*!< 0x00800000 */
  1305. #define ADC_SQR1_L_4                         (0x10UL << ADC_SQR1_L_Pos)         /*!< 0x01000000 */
  1306.  
  1307. #define ADC_SQR1_SQ28_Pos                    (15U)                            
  1308. #define ADC_SQR1_SQ28_Msk                    (0x1FUL << ADC_SQR1_SQ28_Pos)      /*!< 0x000F8000 */
  1309. #define ADC_SQR1_SQ28                        ADC_SQR1_SQ28_Msk                 /*!< ADC group regular sequencer rank 28 */
  1310. #define ADC_SQR1_SQ28_0                      (0x01UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00008000 */
  1311. #define ADC_SQR1_SQ28_1                      (0x02UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00010000 */
  1312. #define ADC_SQR1_SQ28_2                      (0x04UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00020000 */
  1313. #define ADC_SQR1_SQ28_3                      (0x08UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00040000 */
  1314. #define ADC_SQR1_SQ28_4                      (0x10UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00080000 */
  1315.  
  1316. #define ADC_SQR1_SQ27_Pos                    (10U)                            
  1317. #define ADC_SQR1_SQ27_Msk                    (0x1FUL << ADC_SQR1_SQ27_Pos)      /*!< 0x00007C00 */
  1318. #define ADC_SQR1_SQ27                        ADC_SQR1_SQ27_Msk                 /*!< ADC group regular sequencer rank 27 */
  1319. #define ADC_SQR1_SQ27_0                      (0x01UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00000400 */
  1320. #define ADC_SQR1_SQ27_1                      (0x02UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00000800 */
  1321. #define ADC_SQR1_SQ27_2                      (0x04UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00001000 */
  1322. #define ADC_SQR1_SQ27_3                      (0x08UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00002000 */
  1323. #define ADC_SQR1_SQ27_4                      (0x10UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00004000 */
  1324.  
  1325. #define ADC_SQR1_SQ26_Pos                    (5U)                              
  1326. #define ADC_SQR1_SQ26_Msk                    (0x1FUL << ADC_SQR1_SQ26_Pos)      /*!< 0x000003E0 */
  1327. #define ADC_SQR1_SQ26                        ADC_SQR1_SQ26_Msk                 /*!< ADC group regular sequencer rank 26 */
  1328. #define ADC_SQR1_SQ26_0                      (0x01UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000020 */
  1329. #define ADC_SQR1_SQ26_1                      (0x02UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000040 */
  1330. #define ADC_SQR1_SQ26_2                      (0x04UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000080 */
  1331. #define ADC_SQR1_SQ26_3                      (0x08UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000100 */
  1332. #define ADC_SQR1_SQ26_4                      (0x10UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000200 */
  1333.  
  1334. #define ADC_SQR1_SQ25_Pos                    (0U)                              
  1335. #define ADC_SQR1_SQ25_Msk                    (0x1FUL << ADC_SQR1_SQ25_Pos)      /*!< 0x0000001F */
  1336. #define ADC_SQR1_SQ25                        ADC_SQR1_SQ25_Msk                 /*!< ADC group regular sequencer rank 25 */
  1337. #define ADC_SQR1_SQ25_0                      (0x01UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000001 */
  1338. #define ADC_SQR1_SQ25_1                      (0x02UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000002 */
  1339. #define ADC_SQR1_SQ25_2                      (0x04UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000004 */
  1340. #define ADC_SQR1_SQ25_3                      (0x08UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000008 */
  1341. #define ADC_SQR1_SQ25_4                      (0x10UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000010 */
  1342.  
  1343. /*******************  Bit definition for ADC_SQR2 register  *******************/
  1344. #define ADC_SQR2_SQ19_Pos                    (0U)                              
  1345. #define ADC_SQR2_SQ19_Msk                    (0x1FUL << ADC_SQR2_SQ19_Pos)      /*!< 0x0000001F */
  1346. #define ADC_SQR2_SQ19                        ADC_SQR2_SQ19_Msk                 /*!< ADC group regular sequencer rank 19 */
  1347. #define ADC_SQR2_SQ19_0                      (0x01UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000001 */
  1348. #define ADC_SQR2_SQ19_1                      (0x02UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000002 */
  1349. #define ADC_SQR2_SQ19_2                      (0x04UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000004 */
  1350. #define ADC_SQR2_SQ19_3                      (0x08UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000008 */
  1351. #define ADC_SQR2_SQ19_4                      (0x10UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000010 */
  1352.  
  1353. #define ADC_SQR2_SQ20_Pos                    (5U)                              
  1354. #define ADC_SQR2_SQ20_Msk                    (0x1FUL << ADC_SQR2_SQ20_Pos)      /*!< 0x000003E0 */
  1355. #define ADC_SQR2_SQ20                        ADC_SQR2_SQ20_Msk                 /*!< ADC group regular sequencer rank 20 */
  1356. #define ADC_SQR2_SQ20_0                      (0x01UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000020 */
  1357. #define ADC_SQR2_SQ20_1                      (0x02UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000040 */
  1358. #define ADC_SQR2_SQ20_2                      (0x04UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000080 */
  1359. #define ADC_SQR2_SQ20_3                      (0x08UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000100 */
  1360. #define ADC_SQR2_SQ20_4                      (0x10UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000200 */
  1361.  
  1362. #define ADC_SQR2_SQ21_Pos                    (10U)                            
  1363. #define ADC_SQR2_SQ21_Msk                    (0x1FUL << ADC_SQR2_SQ21_Pos)      /*!< 0x00007C00 */
  1364. #define ADC_SQR2_SQ21                        ADC_SQR2_SQ21_Msk                 /*!< ADC group regular sequencer rank 21 */
  1365. #define ADC_SQR2_SQ21_0                      (0x01UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00000400 */
  1366. #define ADC_SQR2_SQ21_1                      (0x02UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00000800 */
  1367. #define ADC_SQR2_SQ21_2                      (0x04UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00001000 */
  1368. #define ADC_SQR2_SQ21_3                      (0x08UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00002000 */
  1369. #define ADC_SQR2_SQ21_4                      (0x10UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00004000 */
  1370.  
  1371. #define ADC_SQR2_SQ22_Pos                    (15U)                            
  1372. #define ADC_SQR2_SQ22_Msk                    (0x1FUL << ADC_SQR2_SQ22_Pos)      /*!< 0x000F8000 */
  1373. #define ADC_SQR2_SQ22                        ADC_SQR2_SQ22_Msk                 /*!< ADC group regular sequencer rank 22 */
  1374. #define ADC_SQR2_SQ22_0                      (0x01UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00008000 */
  1375. #define ADC_SQR2_SQ22_1                      (0x02UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00010000 */
  1376. #define ADC_SQR2_SQ22_2                      (0x04UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00020000 */
  1377. #define ADC_SQR2_SQ22_3                      (0x08UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00040000 */
  1378. #define ADC_SQR2_SQ22_4                      (0x10UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00080000 */
  1379.  
  1380. #define ADC_SQR2_SQ23_Pos                    (20U)                            
  1381. #define ADC_SQR2_SQ23_Msk                    (0x1FUL << ADC_SQR2_SQ23_Pos)      /*!< 0x01F00000 */
  1382. #define ADC_SQR2_SQ23                        ADC_SQR2_SQ23_Msk                 /*!< ADC group regular sequencer rank 23 */
  1383. #define ADC_SQR2_SQ23_0                      (0x01UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00100000 */
  1384. #define ADC_SQR2_SQ23_1                      (0x02UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00200000 */
  1385. #define ADC_SQR2_SQ23_2                      (0x04UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00400000 */
  1386. #define ADC_SQR2_SQ23_3                      (0x08UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00800000 */
  1387. #define ADC_SQR2_SQ23_4                      (0x10UL << ADC_SQR2_SQ23_Pos)      /*!< 0x01000000 */
  1388.  
  1389. #define ADC_SQR2_SQ24_Pos                    (25U)                            
  1390. #define ADC_SQR2_SQ24_Msk                    (0x1FUL << ADC_SQR2_SQ24_Pos)      /*!< 0x3E000000 */
  1391. #define ADC_SQR2_SQ24                        ADC_SQR2_SQ24_Msk                 /*!< ADC group regular sequencer rank 24 */
  1392. #define ADC_SQR2_SQ24_0                      (0x01UL << ADC_SQR2_SQ24_Pos)      /*!< 0x02000000 */
  1393. #define ADC_SQR2_SQ24_1                      (0x02UL << ADC_SQR2_SQ24_Pos)      /*!< 0x04000000 */
  1394. #define ADC_SQR2_SQ24_2                      (0x04UL << ADC_SQR2_SQ24_Pos)      /*!< 0x08000000 */
  1395. #define ADC_SQR2_SQ24_3                      (0x08UL << ADC_SQR2_SQ24_Pos)      /*!< 0x10000000 */
  1396. #define ADC_SQR2_SQ24_4                      (0x10UL << ADC_SQR2_SQ24_Pos)      /*!< 0x20000000 */
  1397.  
  1398. /*******************  Bit definition for ADC_SQR3 register  *******************/
  1399. #define ADC_SQR3_SQ13_Pos                    (0U)                              
  1400. #define ADC_SQR3_SQ13_Msk                    (0x1FUL << ADC_SQR3_SQ13_Pos)      /*!< 0x0000001F */
  1401. #define ADC_SQR3_SQ13                        ADC_SQR3_SQ13_Msk                 /*!< ADC group regular sequencer rank 13 */
  1402. #define ADC_SQR3_SQ13_0                      (0x01UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000001 */
  1403. #define ADC_SQR3_SQ13_1                      (0x02UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000002 */
  1404. #define ADC_SQR3_SQ13_2                      (0x04UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000004 */
  1405. #define ADC_SQR3_SQ13_3                      (0x08UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000008 */
  1406. #define ADC_SQR3_SQ13_4                      (0x10UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000010 */
  1407.  
  1408. #define ADC_SQR3_SQ14_Pos                    (5U)                              
  1409. #define ADC_SQR3_SQ14_Msk                    (0x1FUL << ADC_SQR3_SQ14_Pos)      /*!< 0x000003E0 */
  1410. #define ADC_SQR3_SQ14                        ADC_SQR3_SQ14_Msk                 /*!< ADC group regular sequencer rank 14 */
  1411. #define ADC_SQR3_SQ14_0                      (0x01UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000020 */
  1412. #define ADC_SQR3_SQ14_1                      (0x02UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000040 */
  1413. #define ADC_SQR3_SQ14_2                      (0x04UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000080 */
  1414. #define ADC_SQR3_SQ14_3                      (0x08UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000100 */
  1415. #define ADC_SQR3_SQ14_4                      (0x10UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000200 */
  1416.  
  1417. #define ADC_SQR3_SQ15_Pos                    (10U)                            
  1418. #define ADC_SQR3_SQ15_Msk                    (0x1FUL << ADC_SQR3_SQ15_Pos)      /*!< 0x00007C00 */
  1419. #define ADC_SQR3_SQ15                        ADC_SQR3_SQ15_Msk                 /*!< ADC group regular sequencer rank 15 */
  1420. #define ADC_SQR3_SQ15_0                      (0x01UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00000400 */
  1421. #define ADC_SQR3_SQ15_1                      (0x02UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00000800 */
  1422. #define ADC_SQR3_SQ15_2                      (0x04UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00001000 */
  1423. #define ADC_SQR3_SQ15_3                      (0x08UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00002000 */
  1424. #define ADC_SQR3_SQ15_4                      (0x10UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00004000 */
  1425.  
  1426. #define ADC_SQR3_SQ16_Pos                    (15U)                            
  1427. #define ADC_SQR3_SQ16_Msk                    (0x1FUL << ADC_SQR3_SQ16_Pos)      /*!< 0x000F8000 */
  1428. #define ADC_SQR3_SQ16                        ADC_SQR3_SQ16_Msk                 /*!< ADC group regular sequencer rank 16 */
  1429. #define ADC_SQR3_SQ16_0                      (0x01UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00008000 */
  1430. #define ADC_SQR3_SQ16_1                      (0x02UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00010000 */
  1431. #define ADC_SQR3_SQ16_2                      (0x04UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00020000 */
  1432. #define ADC_SQR3_SQ16_3                      (0x08UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00040000 */
  1433. #define ADC_SQR3_SQ16_4                      (0x10UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00080000 */
  1434.  
  1435. #define ADC_SQR3_SQ17_Pos                    (20U)                            
  1436. #define ADC_SQR3_SQ17_Msk                    (0x1FUL << ADC_SQR3_SQ17_Pos)      /*!< 0x01F00000 */
  1437. #define ADC_SQR3_SQ17                        ADC_SQR3_SQ17_Msk                 /*!< ADC group regular sequencer rank 17 */
  1438. #define ADC_SQR3_SQ17_0                      (0x01UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00100000 */
  1439. #define ADC_SQR3_SQ17_1                      (0x02UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00200000 */
  1440. #define ADC_SQR3_SQ17_2                      (0x04UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00400000 */
  1441. #define ADC_SQR3_SQ17_3                      (0x08UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00800000 */
  1442. #define ADC_SQR3_SQ17_4                      (0x10UL << ADC_SQR3_SQ17_Pos)      /*!< 0x01000000 */
  1443.  
  1444. #define ADC_SQR3_SQ18_Pos                    (25U)                            
  1445. #define ADC_SQR3_SQ18_Msk                    (0x1FUL << ADC_SQR3_SQ18_Pos)      /*!< 0x3E000000 */
  1446. #define ADC_SQR3_SQ18                        ADC_SQR3_SQ18_Msk                 /*!< ADC group regular sequencer rank 18 */
  1447. #define ADC_SQR3_SQ18_0                      (0x01UL << ADC_SQR3_SQ18_Pos)      /*!< 0x02000000 */
  1448. #define ADC_SQR3_SQ18_1                      (0x02UL << ADC_SQR3_SQ18_Pos)      /*!< 0x04000000 */
  1449. #define ADC_SQR3_SQ18_2                      (0x04UL << ADC_SQR3_SQ18_Pos)      /*!< 0x08000000 */
  1450. #define ADC_SQR3_SQ18_3                      (0x08UL << ADC_SQR3_SQ18_Pos)      /*!< 0x10000000 */
  1451. #define ADC_SQR3_SQ18_4                      (0x10UL << ADC_SQR3_SQ18_Pos)      /*!< 0x20000000 */
  1452.  
  1453. /*******************  Bit definition for ADC_SQR4 register  *******************/
  1454. #define ADC_SQR4_SQ7_Pos                     (0U)                              
  1455. #define ADC_SQR4_SQ7_Msk                     (0x1FUL << ADC_SQR4_SQ7_Pos)       /*!< 0x0000001F */
  1456. #define ADC_SQR4_SQ7                         ADC_SQR4_SQ7_Msk                  /*!< ADC group regular sequencer rank 7 */
  1457. #define ADC_SQR4_SQ7_0                       (0x01UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000001 */
  1458. #define ADC_SQR4_SQ7_1                       (0x02UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000002 */
  1459. #define ADC_SQR4_SQ7_2                       (0x04UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000004 */
  1460. #define ADC_SQR4_SQ7_3                       (0x08UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000008 */
  1461. #define ADC_SQR4_SQ7_4                       (0x10UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000010 */
  1462.  
  1463. #define ADC_SQR4_SQ8_Pos                     (5U)                              
  1464. #define ADC_SQR4_SQ8_Msk                     (0x1FUL << ADC_SQR4_SQ8_Pos)       /*!< 0x000003E0 */
  1465. #define ADC_SQR4_SQ8                         ADC_SQR4_SQ8_Msk                  /*!< ADC group regular sequencer rank 8 */
  1466. #define ADC_SQR4_SQ8_0                       (0x01UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000020 */
  1467. #define ADC_SQR4_SQ8_1                       (0x02UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000040 */
  1468. #define ADC_SQR4_SQ8_2                       (0x04UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000080 */
  1469. #define ADC_SQR4_SQ8_3                       (0x08UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000100 */
  1470. #define ADC_SQR4_SQ8_4                       (0x10UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000200 */
  1471.  
  1472. #define ADC_SQR4_SQ9_Pos                     (10U)                            
  1473. #define ADC_SQR4_SQ9_Msk                     (0x1FUL << ADC_SQR4_SQ9_Pos)       /*!< 0x00007C00 */
  1474. #define ADC_SQR4_SQ9                         ADC_SQR4_SQ9_Msk                  /*!< ADC group regular sequencer rank 9 */
  1475. #define ADC_SQR4_SQ9_0                       (0x01UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00000400 */
  1476. #define ADC_SQR4_SQ9_1                       (0x02UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00000800 */
  1477. #define ADC_SQR4_SQ9_2                       (0x04UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00001000 */
  1478. #define ADC_SQR4_SQ9_3                       (0x08UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00002000 */
  1479. #define ADC_SQR4_SQ9_4                       (0x10UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00004000 */
  1480.  
  1481. #define ADC_SQR4_SQ10_Pos                    (15U)                            
  1482. #define ADC_SQR4_SQ10_Msk                    (0x1FUL << ADC_SQR4_SQ10_Pos)      /*!< 0x000F8000 */
  1483. #define ADC_SQR4_SQ10                        ADC_SQR4_SQ10_Msk                 /*!< ADC group regular sequencer rank 10 */
  1484. #define ADC_SQR4_SQ10_0                      (0x01UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00008000 */
  1485. #define ADC_SQR4_SQ10_1                      (0x02UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00010000 */
  1486. #define ADC_SQR4_SQ10_2                      (0x04UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00020000 */
  1487. #define ADC_SQR4_SQ10_3                      (0x08UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00040000 */
  1488. #define ADC_SQR4_SQ10_4                      (0x10UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00080000 */
  1489.  
  1490. #define ADC_SQR4_SQ11_Pos                    (20U)                            
  1491. #define ADC_SQR4_SQ11_Msk                    (0x1FUL << ADC_SQR4_SQ11_Pos)      /*!< 0x01F00000 */
  1492. #define ADC_SQR4_SQ11                        ADC_SQR4_SQ11_Msk                 /*!< ADC group regular sequencer rank 11 */
  1493. #define ADC_SQR4_SQ11_0                      (0x01UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00100000 */
  1494. #define ADC_SQR4_SQ11_1                      (0x02UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00200000 */
  1495. #define ADC_SQR4_SQ11_2                      (0x04UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00400000 */
  1496. #define ADC_SQR4_SQ11_3                      (0x08UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00800000 */
  1497. #define ADC_SQR4_SQ11_4                      (0x10UL << ADC_SQR4_SQ11_Pos)      /*!< 0x01000000 */
  1498.  
  1499. #define ADC_SQR4_SQ12_Pos                    (25U)                            
  1500. #define ADC_SQR4_SQ12_Msk                    (0x1FUL << ADC_SQR4_SQ12_Pos)      /*!< 0x3E000000 */
  1501. #define ADC_SQR4_SQ12                        ADC_SQR4_SQ12_Msk                 /*!< ADC group regular sequencer rank 12 */
  1502. #define ADC_SQR4_SQ12_0                      (0x01UL << ADC_SQR4_SQ12_Pos)      /*!< 0x02000000 */
  1503. #define ADC_SQR4_SQ12_1                      (0x02UL << ADC_SQR4_SQ12_Pos)      /*!< 0x04000000 */
  1504. #define ADC_SQR4_SQ12_2                      (0x04UL << ADC_SQR4_SQ12_Pos)      /*!< 0x08000000 */
  1505. #define ADC_SQR4_SQ12_3                      (0x08UL << ADC_SQR4_SQ12_Pos)      /*!< 0x10000000 */
  1506. #define ADC_SQR4_SQ12_4                      (0x10UL << ADC_SQR4_SQ12_Pos)      /*!< 0x20000000 */
  1507.  
  1508. /*******************  Bit definition for ADC_SQR5 register  *******************/
  1509. #define ADC_SQR5_SQ1_Pos                     (0U)                              
  1510. #define ADC_SQR5_SQ1_Msk                     (0x1FUL << ADC_SQR5_SQ1_Pos)       /*!< 0x0000001F */
  1511. #define ADC_SQR5_SQ1                         ADC_SQR5_SQ1_Msk                  /*!< ADC group regular sequencer rank 1 */
  1512. #define ADC_SQR5_SQ1_0                       (0x01UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000001 */
  1513. #define ADC_SQR5_SQ1_1                       (0x02UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000002 */
  1514. #define ADC_SQR5_SQ1_2                       (0x04UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000004 */
  1515. #define ADC_SQR5_SQ1_3                       (0x08UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000008 */
  1516. #define ADC_SQR5_SQ1_4                       (0x10UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000010 */
  1517.  
  1518. #define ADC_SQR5_SQ2_Pos                     (5U)                              
  1519. #define ADC_SQR5_SQ2_Msk                     (0x1FUL << ADC_SQR5_SQ2_Pos)       /*!< 0x000003E0 */
  1520. #define ADC_SQR5_SQ2                         ADC_SQR5_SQ2_Msk                  /*!< ADC group regular sequencer rank 2 */
  1521. #define ADC_SQR5_SQ2_0                       (0x01UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000020 */
  1522. #define ADC_SQR5_SQ2_1                       (0x02UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000040 */
  1523. #define ADC_SQR5_SQ2_2                       (0x04UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000080 */
  1524. #define ADC_SQR5_SQ2_3                       (0x08UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000100 */
  1525. #define ADC_SQR5_SQ2_4                       (0x10UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000200 */
  1526.  
  1527. #define ADC_SQR5_SQ3_Pos                     (10U)                            
  1528. #define ADC_SQR5_SQ3_Msk                     (0x1FUL << ADC_SQR5_SQ3_Pos)       /*!< 0x00007C00 */
  1529. #define ADC_SQR5_SQ3                         ADC_SQR5_SQ3_Msk                  /*!< ADC group regular sequencer rank 3 */
  1530. #define ADC_SQR5_SQ3_0                       (0x01UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00000400 */
  1531. #define ADC_SQR5_SQ3_1                       (0x02UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00000800 */
  1532. #define ADC_SQR5_SQ3_2                       (0x04UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00001000 */
  1533. #define ADC_SQR5_SQ3_3                       (0x08UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00002000 */
  1534. #define ADC_SQR5_SQ3_4                       (0x10UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00004000 */
  1535.  
  1536. #define ADC_SQR5_SQ4_Pos                     (15U)                            
  1537. #define ADC_SQR5_SQ4_Msk                     (0x1FUL << ADC_SQR5_SQ4_Pos)       /*!< 0x000F8000 */
  1538. #define ADC_SQR5_SQ4                         ADC_SQR5_SQ4_Msk                  /*!< ADC group regular sequencer rank 4 */
  1539. #define ADC_SQR5_SQ4_0                       (0x01UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00008000 */
  1540. #define ADC_SQR5_SQ4_1                       (0x02UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00010000 */
  1541. #define ADC_SQR5_SQ4_2                       (0x04UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00020000 */
  1542. #define ADC_SQR5_SQ4_3                       (0x08UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00040000 */
  1543. #define ADC_SQR5_SQ4_4                       (0x10UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00080000 */
  1544.  
  1545. #define ADC_SQR5_SQ5_Pos                     (20U)                            
  1546. #define ADC_SQR5_SQ5_Msk                     (0x1FUL << ADC_SQR5_SQ5_Pos)       /*!< 0x01F00000 */
  1547. #define ADC_SQR5_SQ5                         ADC_SQR5_SQ5_Msk                  /*!< ADC group regular sequencer rank 5 */
  1548. #define ADC_SQR5_SQ5_0                       (0x01UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00100000 */
  1549. #define ADC_SQR5_SQ5_1                       (0x02UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00200000 */
  1550. #define ADC_SQR5_SQ5_2                       (0x04UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00400000 */
  1551. #define ADC_SQR5_SQ5_3                       (0x08UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00800000 */
  1552. #define ADC_SQR5_SQ5_4                       (0x10UL << ADC_SQR5_SQ5_Pos)       /*!< 0x01000000 */
  1553.  
  1554. #define ADC_SQR5_SQ6_Pos                     (25U)                            
  1555. #define ADC_SQR5_SQ6_Msk                     (0x1FUL << ADC_SQR5_SQ6_Pos)       /*!< 0x3E000000 */
  1556. #define ADC_SQR5_SQ6                         ADC_SQR5_SQ6_Msk                  /*!< ADC group regular sequencer rank 6 */
  1557. #define ADC_SQR5_SQ6_0                       (0x01UL << ADC_SQR5_SQ6_Pos)       /*!< 0x02000000 */
  1558. #define ADC_SQR5_SQ6_1                       (0x02UL << ADC_SQR5_SQ6_Pos)       /*!< 0x04000000 */
  1559. #define ADC_SQR5_SQ6_2                       (0x04UL << ADC_SQR5_SQ6_Pos)       /*!< 0x08000000 */
  1560. #define ADC_SQR5_SQ6_3                       (0x08UL << ADC_SQR5_SQ6_Pos)       /*!< 0x10000000 */
  1561. #define ADC_SQR5_SQ6_4                       (0x10UL << ADC_SQR5_SQ6_Pos)       /*!< 0x20000000 */
  1562.  
  1563.  
  1564. /*******************  Bit definition for ADC_JSQR register  *******************/
  1565. #define ADC_JSQR_JSQ1_Pos                    (0U)                              
  1566. #define ADC_JSQR_JSQ1_Msk                    (0x1FUL << ADC_JSQR_JSQ1_Pos)      /*!< 0x0000001F */
  1567. #define ADC_JSQR_JSQ1                        ADC_JSQR_JSQ1_Msk                 /*!< ADC group injected sequencer rank 1 */
  1568. #define ADC_JSQR_JSQ1_0                      (0x01UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000001 */
  1569. #define ADC_JSQR_JSQ1_1                      (0x02UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000002 */
  1570. #define ADC_JSQR_JSQ1_2                      (0x04UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000004 */
  1571. #define ADC_JSQR_JSQ1_3                      (0x08UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000008 */
  1572. #define ADC_JSQR_JSQ1_4                      (0x10UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000010 */
  1573.  
  1574. #define ADC_JSQR_JSQ2_Pos                    (5U)                              
  1575. #define ADC_JSQR_JSQ2_Msk                    (0x1FUL << ADC_JSQR_JSQ2_Pos)      /*!< 0x000003E0 */
  1576. #define ADC_JSQR_JSQ2                        ADC_JSQR_JSQ2_Msk                 /*!< ADC group injected sequencer rank 2 */
  1577. #define ADC_JSQR_JSQ2_0                      (0x01UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000020 */
  1578. #define ADC_JSQR_JSQ2_1                      (0x02UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000040 */
  1579. #define ADC_JSQR_JSQ2_2                      (0x04UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000080 */
  1580. #define ADC_JSQR_JSQ2_3                      (0x08UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000100 */
  1581. #define ADC_JSQR_JSQ2_4                      (0x10UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000200 */
  1582.  
  1583. #define ADC_JSQR_JSQ3_Pos                    (10U)                            
  1584. #define ADC_JSQR_JSQ3_Msk                    (0x1FUL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00007C00 */
  1585. #define ADC_JSQR_JSQ3                        ADC_JSQR_JSQ3_Msk                 /*!< ADC group injected sequencer rank 3 */
  1586. #define ADC_JSQR_JSQ3_0                      (0x01UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000400 */
  1587. #define ADC_JSQR_JSQ3_1                      (0x02UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000800 */
  1588. #define ADC_JSQR_JSQ3_2                      (0x04UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00001000 */
  1589. #define ADC_JSQR_JSQ3_3                      (0x08UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00002000 */
  1590. #define ADC_JSQR_JSQ3_4                      (0x10UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00004000 */
  1591.  
  1592. #define ADC_JSQR_JSQ4_Pos                    (15U)                            
  1593. #define ADC_JSQR_JSQ4_Msk                    (0x1FUL << ADC_JSQR_JSQ4_Pos)      /*!< 0x000F8000 */
  1594. #define ADC_JSQR_JSQ4                        ADC_JSQR_JSQ4_Msk                 /*!< ADC group injected sequencer rank 4 */
  1595. #define ADC_JSQR_JSQ4_0                      (0x01UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00008000 */
  1596. #define ADC_JSQR_JSQ4_1                      (0x02UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00010000 */
  1597. #define ADC_JSQR_JSQ4_2                      (0x04UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00020000 */
  1598. #define ADC_JSQR_JSQ4_3                      (0x08UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00040000 */
  1599. #define ADC_JSQR_JSQ4_4                      (0x10UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00080000 */
  1600.  
  1601. #define ADC_JSQR_JL_Pos                      (20U)                            
  1602. #define ADC_JSQR_JL_Msk                      (0x3UL << ADC_JSQR_JL_Pos)         /*!< 0x00300000 */
  1603. #define ADC_JSQR_JL                          ADC_JSQR_JL_Msk                   /*!< ADC group injected sequencer scan length */
  1604. #define ADC_JSQR_JL_0                        (0x1UL << ADC_JSQR_JL_Pos)         /*!< 0x00100000 */
  1605. #define ADC_JSQR_JL_1                        (0x2UL << ADC_JSQR_JL_Pos)         /*!< 0x00200000 */
  1606.  
  1607. /*******************  Bit definition for ADC_JDR1 register  *******************/
  1608. #define ADC_JDR1_JDATA_Pos                   (0U)                              
  1609. #define ADC_JDR1_JDATA_Msk                   (0xFFFFUL << ADC_JDR1_JDATA_Pos)   /*!< 0x0000FFFF */
  1610. #define ADC_JDR1_JDATA                       ADC_JDR1_JDATA_Msk                /*!< ADC group injected sequencer rank 1 conversion data */
  1611.  
  1612. /*******************  Bit definition for ADC_JDR2 register  *******************/
  1613. #define ADC_JDR2_JDATA_Pos                   (0U)                              
  1614. #define ADC_JDR2_JDATA_Msk                   (0xFFFFUL << ADC_JDR2_JDATA_Pos)   /*!< 0x0000FFFF */
  1615. #define ADC_JDR2_JDATA                       ADC_JDR2_JDATA_Msk                /*!< ADC group injected sequencer rank 2 conversion data */
  1616.  
  1617. /*******************  Bit definition for ADC_JDR3 register  *******************/
  1618. #define ADC_JDR3_JDATA_Pos                   (0U)                              
  1619. #define ADC_JDR3_JDATA_Msk                   (0xFFFFUL << ADC_JDR3_JDATA_Pos)   /*!< 0x0000FFFF */
  1620. #define ADC_JDR3_JDATA                       ADC_JDR3_JDATA_Msk                /*!< ADC group injected sequencer rank 3 conversion data */
  1621.  
  1622. /*******************  Bit definition for ADC_JDR4 register  *******************/
  1623. #define ADC_JDR4_JDATA_Pos                   (0U)                              
  1624. #define ADC_JDR4_JDATA_Msk                   (0xFFFFUL << ADC_JDR4_JDATA_Pos)   /*!< 0x0000FFFF */
  1625. #define ADC_JDR4_JDATA                       ADC_JDR4_JDATA_Msk                /*!< ADC group injected sequencer rank 4 conversion data */
  1626.  
  1627. /********************  Bit definition for ADC_DR register  ********************/
  1628. #define ADC_DR_DATA_Pos                      (0U)                              
  1629. #define ADC_DR_DATA_Msk                      (0xFFFFUL << ADC_DR_DATA_Pos)      /*!< 0x0000FFFF */
  1630. #define ADC_DR_DATA                          ADC_DR_DATA_Msk                   /*!< ADC group regular conversion data */
  1631.  
  1632. /******************  Bit definition for ADC_SMPR0 register  *******************/
  1633. #define ADC_SMPR0_SMP30_Pos                  (0U)                              
  1634. #define ADC_SMPR0_SMP30_Msk                  (0x7UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000007 */
  1635. #define ADC_SMPR0_SMP30                      ADC_SMPR0_SMP30_Msk               /*!< ADC channel 30 sampling time selection */
  1636. #define ADC_SMPR0_SMP30_0                    (0x1UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000001 */
  1637. #define ADC_SMPR0_SMP30_1                    (0x2UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000002 */
  1638. #define ADC_SMPR0_SMP30_2                    (0x4UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000004 */
  1639.  
  1640. #define ADC_SMPR0_SMP31_Pos                  (3U)                              
  1641. #define ADC_SMPR0_SMP31_Msk                  (0x7UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000038 */
  1642. #define ADC_SMPR0_SMP31                      ADC_SMPR0_SMP31_Msk               /*!< ADC channel 31 sampling time selection */
  1643. #define ADC_SMPR0_SMP31_0                    (0x1UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000008 */
  1644. #define ADC_SMPR0_SMP31_1                    (0x2UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000010 */
  1645. #define ADC_SMPR0_SMP31_2                    (0x4UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000020 */
  1646.  
  1647. /*******************  Bit definition for ADC_CSR register  ********************/
  1648. #define ADC_CSR_AWD1_Pos                     (0U)                              
  1649. #define ADC_CSR_AWD1_Msk                     (0x1UL << ADC_CSR_AWD1_Pos)        /*!< 0x00000001 */
  1650. #define ADC_CSR_AWD1                         ADC_CSR_AWD1_Msk                  /*!< ADC multimode master analog watchdog 1 flag */
  1651. #define ADC_CSR_EOCS1_Pos                    (1U)                              
  1652. #define ADC_CSR_EOCS1_Msk                    (0x1UL << ADC_CSR_EOCS1_Pos)       /*!< 0x00000002 */
  1653. #define ADC_CSR_EOCS1                        ADC_CSR_EOCS1_Msk                 /*!< ADC multimode master group regular end of unitary conversion or end of sequence conversions flag */
  1654. #define ADC_CSR_JEOS1_Pos                    (2U)                              
  1655. #define ADC_CSR_JEOS1_Msk                    (0x1UL << ADC_CSR_JEOS1_Pos)       /*!< 0x00000004 */
  1656. #define ADC_CSR_JEOS1                        ADC_CSR_JEOS1_Msk                 /*!< ADC multimode master group injected end of sequence conversions flag */
  1657. #define ADC_CSR_JSTRT1_Pos                   (3U)                              
  1658. #define ADC_CSR_JSTRT1_Msk                   (0x1UL << ADC_CSR_JSTRT1_Pos)      /*!< 0x00000008 */
  1659. #define ADC_CSR_JSTRT1                       ADC_CSR_JSTRT1_Msk                /*!< ADC multimode master group injected conversion start flag */
  1660. #define ADC_CSR_STRT1_Pos                    (4U)                              
  1661. #define ADC_CSR_STRT1_Msk                    (0x1UL << ADC_CSR_STRT1_Pos)       /*!< 0x00000010 */
  1662. #define ADC_CSR_STRT1                        ADC_CSR_STRT1_Msk                 /*!< ADC multimode master group regular conversion start flag */
  1663. #define ADC_CSR_OVR1_Pos                     (5U)                              
  1664. #define ADC_CSR_OVR1_Msk                     (0x1UL << ADC_CSR_OVR1_Pos)        /*!< 0x00000020 */
  1665. #define ADC_CSR_OVR1                         ADC_CSR_OVR1_Msk                  /*!< ADC multimode master group regular overrun flag */
  1666. #define ADC_CSR_ADONS1_Pos                   (6U)                              
  1667. #define ADC_CSR_ADONS1_Msk                   (0x1UL << ADC_CSR_ADONS1_Pos)      /*!< 0x00000040 */
  1668. #define ADC_CSR_ADONS1                       ADC_CSR_ADONS1_Msk                /*!< ADC multimode master ready flag */
  1669.  
  1670. /* Legacy defines */
  1671. #define  ADC_CSR_EOC1                        (ADC_CSR_EOCS1)
  1672. #define  ADC_CSR_JEOC1                       (ADC_CSR_JEOS1)
  1673.  
  1674. /*******************  Bit definition for ADC_CCR register  ********************/
  1675. #define ADC_CCR_ADCPRE_Pos                   (16U)                            
  1676. #define ADC_CCR_ADCPRE_Msk                   (0x3UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00030000 */
  1677. #define ADC_CCR_ADCPRE                       ADC_CCR_ADCPRE_Msk                /*!< ADC clock source asynchronous prescaler */
  1678. #define ADC_CCR_ADCPRE_0                     (0x1UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00010000 */
  1679. #define ADC_CCR_ADCPRE_1                     (0x2UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00020000 */
  1680. #define ADC_CCR_TSVREFE_Pos                  (23U)                            
  1681. #define ADC_CCR_TSVREFE_Msk                  (0x1UL << ADC_CCR_TSVREFE_Pos)     /*!< 0x00800000 */
  1682. #define ADC_CCR_TSVREFE                      ADC_CCR_TSVREFE_Msk               /*!< ADC internal path to VrefInt and temperature sensor enable */
  1683.  
  1684. /******************************************************************************/
  1685. /*                                                                            */
  1686. /*                      Analog Comparators (COMP)                             */
  1687. /*                                                                            */
  1688. /******************************************************************************/
  1689.  
  1690. /******************  Bit definition for COMP_CSR register  ********************/
  1691. #define COMP_CSR_10KPU                      (0x00000001U)                      /*!< Comparator 1 input plus 10K pull-up resistor */
  1692. #define COMP_CSR_400KPU                     (0x00000002U)                      /*!< Comparator 1 input plus 400K pull-up resistor */
  1693. #define COMP_CSR_10KPD                      (0x00000004U)                      /*!< Comparator 1 input plus 10K pull-down resistor */
  1694. #define COMP_CSR_400KPD                     (0x00000008U)                      /*!< Comparator 1 input plus 400K pull-down resistor */
  1695. #define COMP_CSR_CMP1EN_Pos                 (4U)                              
  1696. #define COMP_CSR_CMP1EN_Msk                 (0x1UL << COMP_CSR_CMP1EN_Pos)      /*!< 0x00000010 */
  1697. #define COMP_CSR_CMP1EN                     COMP_CSR_CMP1EN_Msk                /*!< Comparator 1 enable */
  1698. #define COMP_CSR_CMP1OUT_Pos                (7U)                              
  1699. #define COMP_CSR_CMP1OUT_Msk                (0x1UL << COMP_CSR_CMP1OUT_Pos)     /*!< 0x00000080 */
  1700. #define COMP_CSR_CMP1OUT                    COMP_CSR_CMP1OUT_Msk               /*!< Comparator 1 output level */
  1701. #define COMP_CSR_SPEED_Pos                  (12U)                              
  1702. #define COMP_CSR_SPEED_Msk                  (0x1UL << COMP_CSR_SPEED_Pos)       /*!< 0x00001000 */
  1703. #define COMP_CSR_SPEED                      COMP_CSR_SPEED_Msk                 /*!< Comparator 2 power mode */
  1704. #define COMP_CSR_CMP2OUT_Pos                (13U)                              
  1705. #define COMP_CSR_CMP2OUT_Msk                (0x1UL << COMP_CSR_CMP2OUT_Pos)     /*!< 0x00002000 */
  1706. #define COMP_CSR_CMP2OUT                    COMP_CSR_CMP2OUT_Msk               /*!< Comparator 2 output level */
  1707.  
  1708. #define COMP_CSR_WNDWE_Pos                  (17U)                              
  1709. #define COMP_CSR_WNDWE_Msk                  (0x1UL << COMP_CSR_WNDWE_Pos)       /*!< 0x00020000 */
  1710. #define COMP_CSR_WNDWE                      COMP_CSR_WNDWE_Msk                 /*!< Pair of comparators window mode. Bit intended to be used with COMP common instance (COMP_Common_TypeDef)  */
  1711.  
  1712. #define COMP_CSR_INSEL_Pos                  (18U)                              
  1713. #define COMP_CSR_INSEL_Msk                  (0x7UL << COMP_CSR_INSEL_Pos)       /*!< 0x001C0000 */
  1714. #define COMP_CSR_INSEL                      COMP_CSR_INSEL_Msk                 /*!< Comparator 2 input minus selection */
  1715. #define COMP_CSR_INSEL_0                    (0x1UL << COMP_CSR_INSEL_Pos)       /*!< 0x00040000 */
  1716. #define COMP_CSR_INSEL_1                    (0x2UL << COMP_CSR_INSEL_Pos)       /*!< 0x00080000 */
  1717. #define COMP_CSR_INSEL_2                    (0x4UL << COMP_CSR_INSEL_Pos)       /*!< 0x00100000 */
  1718. #define COMP_CSR_OUTSEL_Pos                 (21U)                              
  1719. #define COMP_CSR_OUTSEL_Msk                 (0x7UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00E00000 */
  1720. #define COMP_CSR_OUTSEL                     COMP_CSR_OUTSEL_Msk                /*!< Comparator 2 output redirection */
  1721. #define COMP_CSR_OUTSEL_0                   (0x1UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00200000 */
  1722. #define COMP_CSR_OUTSEL_1                   (0x2UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00400000 */
  1723. #define COMP_CSR_OUTSEL_2                   (0x4UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00800000 */
  1724.  
  1725. /* Bits present in COMP register but not related to comparator */
  1726. /* (or partially related to comparator, in addition to other peripherals) */
  1727. #define COMP_CSR_SW1_Pos                    (5U)                              
  1728. #define COMP_CSR_SW1_Msk                    (0x1UL << COMP_CSR_SW1_Pos)         /*!< 0x00000020 */
  1729. #define COMP_CSR_SW1                        COMP_CSR_SW1_Msk                   /*!< SW1 analog switch enable */
  1730. #define COMP_CSR_VREFOUTEN_Pos              (16U)                              
  1731. #define COMP_CSR_VREFOUTEN_Msk              (0x1UL << COMP_CSR_VREFOUTEN_Pos)   /*!< 0x00010000 */
  1732. #define COMP_CSR_VREFOUTEN                  COMP_CSR_VREFOUTEN_Msk             /*!< VrefInt output enable on GPIO group 3 */
  1733.  
  1734. #define COMP_CSR_FCH3_Pos                   (26U)                              
  1735. #define COMP_CSR_FCH3_Msk                   (0x1UL << COMP_CSR_FCH3_Pos)        /*!< 0x04000000 */
  1736. #define COMP_CSR_FCH3                       COMP_CSR_FCH3_Msk                  /*!< Bit 26 */
  1737. #define COMP_CSR_FCH8_Pos                   (27U)                              
  1738. #define COMP_CSR_FCH8_Msk                   (0x1UL << COMP_CSR_FCH8_Pos)        /*!< 0x08000000 */
  1739. #define COMP_CSR_FCH8                       COMP_CSR_FCH8_Msk                  /*!< Bit 27 */
  1740. #define COMP_CSR_RCH13_Pos                  (28U)                              
  1741. #define COMP_CSR_RCH13_Msk                  (0x1UL << COMP_CSR_RCH13_Pos)       /*!< 0x10000000 */
  1742. #define COMP_CSR_RCH13                      COMP_CSR_RCH13_Msk                 /*!< Bit 28 */
  1743.  
  1744. #define COMP_CSR_CAIE_Pos                   (29U)                              
  1745. #define COMP_CSR_CAIE_Msk                   (0x1UL << COMP_CSR_CAIE_Pos)        /*!< 0x20000000 */
  1746. #define COMP_CSR_CAIE                       COMP_CSR_CAIE_Msk                  /*!< Bit 29 */
  1747. #define COMP_CSR_CAIF_Pos                   (30U)                              
  1748. #define COMP_CSR_CAIF_Msk                   (0x1UL << COMP_CSR_CAIF_Pos)        /*!< 0x40000000 */
  1749. #define COMP_CSR_CAIF                       COMP_CSR_CAIF_Msk                  /*!< Bit 30 */
  1750. #define COMP_CSR_TSUSP_Pos                  (31U)                              
  1751. #define COMP_CSR_TSUSP_Msk                  (0x1UL << COMP_CSR_TSUSP_Pos)       /*!< 0x80000000 */
  1752. #define COMP_CSR_TSUSP                      COMP_CSR_TSUSP_Msk                 /*!< Bit 31 */
  1753.  
  1754. /******************************************************************************/
  1755. /*                                                                            */
  1756. /*                         Operational Amplifier (OPAMP)                      */
  1757. /*                                                                            */
  1758. /******************************************************************************/
  1759. /*******************  Bit definition for OPAMP_CSR register  ******************/
  1760. #define OPAMP_CSR_OPA1PD_Pos                  (0U)                            
  1761. #define OPAMP_CSR_OPA1PD_Msk                  (0x1UL << OPAMP_CSR_OPA1PD_Pos)   /*!< 0x00000001 */
  1762. #define OPAMP_CSR_OPA1PD                      OPAMP_CSR_OPA1PD_Msk             /*!< OPAMP1 disable */
  1763. #define OPAMP_CSR_S3SEL1_Pos                  (1U)                            
  1764. #define OPAMP_CSR_S3SEL1_Msk                  (0x1UL << OPAMP_CSR_S3SEL1_Pos)   /*!< 0x00000002 */
  1765. #define OPAMP_CSR_S3SEL1                      OPAMP_CSR_S3SEL1_Msk             /*!< Switch 3 for OPAMP1 Enable */
  1766. #define OPAMP_CSR_S4SEL1_Pos                  (2U)                            
  1767. #define OPAMP_CSR_S4SEL1_Msk                  (0x1UL << OPAMP_CSR_S4SEL1_Pos)   /*!< 0x00000004 */
  1768. #define OPAMP_CSR_S4SEL1                      OPAMP_CSR_S4SEL1_Msk             /*!< Switch 4 for OPAMP1 Enable */
  1769. #define OPAMP_CSR_S5SEL1_Pos                  (3U)                            
  1770. #define OPAMP_CSR_S5SEL1_Msk                  (0x1UL << OPAMP_CSR_S5SEL1_Pos)   /*!< 0x00000008 */
  1771. #define OPAMP_CSR_S5SEL1                      OPAMP_CSR_S5SEL1_Msk             /*!< Switch 5 for OPAMP1 Enable */
  1772. #define OPAMP_CSR_S6SEL1_Pos                  (4U)                            
  1773. #define OPAMP_CSR_S6SEL1_Msk                  (0x1UL << OPAMP_CSR_S6SEL1_Pos)   /*!< 0x00000010 */
  1774. #define OPAMP_CSR_S6SEL1                      OPAMP_CSR_S6SEL1_Msk             /*!< Switch 6 for OPAMP1 Enable */
  1775. #define OPAMP_CSR_OPA1CAL_L_Pos               (5U)                            
  1776. #define OPAMP_CSR_OPA1CAL_L_Msk               (0x1UL << OPAMP_CSR_OPA1CAL_L_Pos) /*!< 0x00000020 */
  1777. #define OPAMP_CSR_OPA1CAL_L                   OPAMP_CSR_OPA1CAL_L_Msk          /*!< OPAMP1 Offset calibration for P differential pair */
  1778. #define OPAMP_CSR_OPA1CAL_H_Pos               (6U)                            
  1779. #define OPAMP_CSR_OPA1CAL_H_Msk               (0x1UL << OPAMP_CSR_OPA1CAL_H_Pos) /*!< 0x00000040 */
  1780. #define OPAMP_CSR_OPA1CAL_H                   OPAMP_CSR_OPA1CAL_H_Msk          /*!< OPAMP1 Offset calibration for N differential pair */
  1781. #define OPAMP_CSR_OPA1LPM_Pos                 (7U)                            
  1782. #define OPAMP_CSR_OPA1LPM_Msk                 (0x1UL << OPAMP_CSR_OPA1LPM_Pos)  /*!< 0x00000080 */
  1783. #define OPAMP_CSR_OPA1LPM                     OPAMP_CSR_OPA1LPM_Msk            /*!< OPAMP1 Low power enable */
  1784. #define OPAMP_CSR_OPA2PD_Pos                  (8U)                            
  1785. #define OPAMP_CSR_OPA2PD_Msk                  (0x1UL << OPAMP_CSR_OPA2PD_Pos)   /*!< 0x00000100 */
  1786. #define OPAMP_CSR_OPA2PD                      OPAMP_CSR_OPA2PD_Msk             /*!< OPAMP2 disable */
  1787. #define OPAMP_CSR_S3SEL2_Pos                  (9U)                            
  1788. #define OPAMP_CSR_S3SEL2_Msk                  (0x1UL << OPAMP_CSR_S3SEL2_Pos)   /*!< 0x00000200 */
  1789. #define OPAMP_CSR_S3SEL2                      OPAMP_CSR_S3SEL2_Msk             /*!< Switch 3 for OPAMP2 Enable */
  1790. #define OPAMP_CSR_S4SEL2_Pos                  (10U)                            
  1791. #define OPAMP_CSR_S4SEL2_Msk                  (0x1UL << OPAMP_CSR_S4SEL2_Pos)   /*!< 0x00000400 */
  1792. #define OPAMP_CSR_S4SEL2                      OPAMP_CSR_S4SEL2_Msk             /*!< Switch 4 for OPAMP2 Enable */
  1793. #define OPAMP_CSR_S5SEL2_Pos                  (11U)                            
  1794. #define OPAMP_CSR_S5SEL2_Msk                  (0x1UL << OPAMP_CSR_S5SEL2_Pos)   /*!< 0x00000800 */
  1795. #define OPAMP_CSR_S5SEL2                      OPAMP_CSR_S5SEL2_Msk             /*!< Switch 5 for OPAMP2 Enable */
  1796. #define OPAMP_CSR_S6SEL2_Pos                  (12U)                            
  1797. #define OPAMP_CSR_S6SEL2_Msk                  (0x1UL << OPAMP_CSR_S6SEL2_Pos)   /*!< 0x00001000 */
  1798. #define OPAMP_CSR_S6SEL2                      OPAMP_CSR_S6SEL2_Msk             /*!< Switch 6 for OPAMP2 Enable */
  1799. #define OPAMP_CSR_OPA2CAL_L_Pos               (13U)                            
  1800. #define OPAMP_CSR_OPA2CAL_L_Msk               (0x1UL << OPAMP_CSR_OPA2CAL_L_Pos) /*!< 0x00002000 */
  1801. #define OPAMP_CSR_OPA2CAL_L                   OPAMP_CSR_OPA2CAL_L_Msk          /*!< OPAMP2 Offset calibration for P differential pair */
  1802. #define OPAMP_CSR_OPA2CAL_H_Pos               (14U)                            
  1803. #define OPAMP_CSR_OPA2CAL_H_Msk               (0x1UL << OPAMP_CSR_OPA2CAL_H_Pos) /*!< 0x00004000 */
  1804. #define OPAMP_CSR_OPA2CAL_H                   OPAMP_CSR_OPA2CAL_H_Msk          /*!< OPAMP2 Offset calibration for N differential pair */
  1805. #define OPAMP_CSR_OPA2LPM_Pos                 (15U)                            
  1806. #define OPAMP_CSR_OPA2LPM_Msk                 (0x1UL << OPAMP_CSR_OPA2LPM_Pos)  /*!< 0x00008000 */
  1807. #define OPAMP_CSR_OPA2LPM                     OPAMP_CSR_OPA2LPM_Msk            /*!< OPAMP2 Low power enable */
  1808. #define OPAMP_CSR_OPA3PD_Pos                  (16U)                            
  1809. #define OPAMP_CSR_OPA3PD_Msk                  (0x1UL << OPAMP_CSR_OPA3PD_Pos)   /*!< 0x00010000 */
  1810. #define OPAMP_CSR_OPA3PD                      OPAMP_CSR_OPA3PD_Msk             /*!< OPAMP3 disable */
  1811. #define OPAMP_CSR_S3SEL3_Pos                  (17U)                            
  1812. #define OPAMP_CSR_S3SEL3_Msk                  (0x1UL << OPAMP_CSR_S3SEL3_Pos)   /*!< 0x00020000 */
  1813. #define OPAMP_CSR_S3SEL3                      OPAMP_CSR_S3SEL3_Msk             /*!< Switch 3 for OPAMP3 Enable */
  1814. #define OPAMP_CSR_S4SEL3_Pos                  (18U)                            
  1815. #define OPAMP_CSR_S4SEL3_Msk                  (0x1UL << OPAMP_CSR_S4SEL3_Pos)   /*!< 0x00040000 */
  1816. #define OPAMP_CSR_S4SEL3                      OPAMP_CSR_S4SEL3_Msk             /*!< Switch 4 for OPAMP3 Enable */
  1817. #define OPAMP_CSR_S5SEL3_Pos                  (19U)                            
  1818. #define OPAMP_CSR_S5SEL3_Msk                  (0x1UL << OPAMP_CSR_S5SEL3_Pos)   /*!< 0x00080000 */
  1819. #define OPAMP_CSR_S5SEL3                      OPAMP_CSR_S5SEL3_Msk             /*!< Switch 5 for OPAMP3 Enable */
  1820. #define OPAMP_CSR_S6SEL3_Pos                  (20U)                            
  1821. #define OPAMP_CSR_S6SEL3_Msk                  (0x1UL << OPAMP_CSR_S6SEL3_Pos)   /*!< 0x00100000 */
  1822. #define OPAMP_CSR_S6SEL3                      OPAMP_CSR_S6SEL3_Msk             /*!< Switch 6 for OPAMP3 Enable */
  1823. #define OPAMP_CSR_OPA3CAL_L_Pos               (21U)                            
  1824. #define OPAMP_CSR_OPA3CAL_L_Msk               (0x1UL << OPAMP_CSR_OPA3CAL_L_Pos) /*!< 0x00200000 */
  1825. #define OPAMP_CSR_OPA3CAL_L                   OPAMP_CSR_OPA3CAL_L_Msk          /*!< OPAMP3 Offset calibration for P differential pair */
  1826. #define OPAMP_CSR_OPA3CAL_H_Pos               (22U)                            
  1827. #define OPAMP_CSR_OPA3CAL_H_Msk               (0x1UL << OPAMP_CSR_OPA3CAL_H_Pos) /*!< 0x00400000 */
  1828. #define OPAMP_CSR_OPA3CAL_H                   OPAMP_CSR_OPA3CAL_H_Msk          /*!< OPAMP3 Offset calibration for N differential pair */
  1829. #define OPAMP_CSR_OPA3LPM_Pos                 (23U)                            
  1830. #define OPAMP_CSR_OPA3LPM_Msk                 (0x1UL << OPAMP_CSR_OPA3LPM_Pos)  /*!< 0x00800000 */
  1831. #define OPAMP_CSR_OPA3LPM                     OPAMP_CSR_OPA3LPM_Msk            /*!< OPAMP3 Low power enable */
  1832. #define OPAMP_CSR_ANAWSEL1_Pos                (24U)                            
  1833. #define OPAMP_CSR_ANAWSEL1_Msk                (0x1UL << OPAMP_CSR_ANAWSEL1_Pos) /*!< 0x01000000 */
  1834. #define OPAMP_CSR_ANAWSEL1                    OPAMP_CSR_ANAWSEL1_Msk           /*!< Switch ANA Enable for OPAMP1 */
  1835. #define OPAMP_CSR_ANAWSEL2_Pos                (25U)                            
  1836. #define OPAMP_CSR_ANAWSEL2_Msk                (0x1UL << OPAMP_CSR_ANAWSEL2_Pos) /*!< 0x02000000 */
  1837. #define OPAMP_CSR_ANAWSEL2                    OPAMP_CSR_ANAWSEL2_Msk           /*!< Switch ANA Enable for OPAMP2 */
  1838. #define OPAMP_CSR_ANAWSEL3_Pos                (26U)                            
  1839. #define OPAMP_CSR_ANAWSEL3_Msk                (0x1UL << OPAMP_CSR_ANAWSEL3_Pos) /*!< 0x04000000 */
  1840. #define OPAMP_CSR_ANAWSEL3                    OPAMP_CSR_ANAWSEL3_Msk           /*!< Switch ANA Enable for OPAMP3 */
  1841. #define OPAMP_CSR_S7SEL2_Pos                  (27U)                            
  1842. #define OPAMP_CSR_S7SEL2_Msk                  (0x1UL << OPAMP_CSR_S7SEL2_Pos)   /*!< 0x08000000 */
  1843. #define OPAMP_CSR_S7SEL2                      OPAMP_CSR_S7SEL2_Msk             /*!< Switch 7 for OPAMP2 Enable */
  1844. #define OPAMP_CSR_AOP_RANGE_Pos               (28U)                            
  1845. #define OPAMP_CSR_AOP_RANGE_Msk               (0x1UL << OPAMP_CSR_AOP_RANGE_Pos) /*!< 0x10000000 */
  1846. #define OPAMP_CSR_AOP_RANGE                   OPAMP_CSR_AOP_RANGE_Msk          /*!< Common to several OPAMP instances: Operational amplifier voltage supply range. Bit intended to be used with OPAMP common instance (OPAMP_Common_TypeDef) */
  1847. #define OPAMP_CSR_OPA1CALOUT_Pos              (29U)                            
  1848. #define OPAMP_CSR_OPA1CALOUT_Msk              (0x1UL << OPAMP_CSR_OPA1CALOUT_Pos) /*!< 0x20000000 */
  1849. #define OPAMP_CSR_OPA1CALOUT                  OPAMP_CSR_OPA1CALOUT_Msk         /*!< OPAMP1 calibration output */
  1850. #define OPAMP_CSR_OPA2CALOUT_Pos              (30U)                            
  1851. #define OPAMP_CSR_OPA2CALOUT_Msk              (0x1UL << OPAMP_CSR_OPA2CALOUT_Pos) /*!< 0x40000000 */
  1852. #define OPAMP_CSR_OPA2CALOUT                  OPAMP_CSR_OPA2CALOUT_Msk         /*!< OPAMP2 calibration output */
  1853. #define OPAMP_CSR_OPA3CALOUT_Pos              (31U)                            
  1854. #define OPAMP_CSR_OPA3CALOUT_Msk              (0x1UL << OPAMP_CSR_OPA3CALOUT_Pos) /*!< 0x80000000 */
  1855. #define OPAMP_CSR_OPA3CALOUT                  OPAMP_CSR_OPA3CALOUT_Msk         /*!< OPAMP3 calibration output */
  1856.  
  1857. /*******************  Bit definition for OPAMP_OTR register  ******************/
  1858. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Pos (0U)                            
  1859. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Pos) /*!< 0x0000001F */
  1860. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW     OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP1 */
  1861. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Pos (5U)                            
  1862. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Pos) /*!< 0x000003E0 */
  1863. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH    OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP1 */
  1864. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Pos (10U)                            
  1865. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Pos) /*!< 0x00007C00 */
  1866. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW     OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP2 */
  1867. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Pos (15U)                          
  1868. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Pos) /*!< 0x000F8000 */
  1869. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH    OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP2 */
  1870. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LOW_Pos (20U)                            
  1871. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LOW_Msk (0x1FUL << OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LOW_Pos) /*!< 0x01F00000 */
  1872. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LOW     OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP3 */
  1873. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_HIGH_Pos (25U)                          
  1874. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_HIGH_Msk (0x1FUL << OPAMP_OTR_AO3_OPT_OFFSET_TRIM_HIGH_Pos) /*!< 0x3E000000 */
  1875. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_HIGH    OPAMP_OTR_AO3_OPT_OFFSET_TRIM_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP3 */
  1876. #define OPAMP_OTR_OT_USER_Pos                 (31U)                            
  1877. #define OPAMP_OTR_OT_USER_Msk                 (0x1UL << OPAMP_OTR_OT_USER_Pos)  /*!< 0x80000000 */
  1878. #define OPAMP_OTR_OT_USER                     OPAMP_OTR_OT_USER_Msk            /*!< Switch to OPAMP offset user trimmed values */
  1879.  
  1880. /*******************  Bit definition for OPAMP_LPOTR register  ****************/
  1881. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Pos (0U)                          
  1882. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Pos) /*!< 0x0000001F */
  1883. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW  OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP1 */
  1884. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Pos (5U)                        
  1885. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Pos) /*!< 0x000003E0 */
  1886. #define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP1 */
  1887. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Pos (10U)                        
  1888. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Pos) /*!< 0x00007C00 */
  1889. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW  OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP2 */
  1890. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Pos (15U)                        
  1891. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Pos) /*!< 0x000F8000 */
  1892. #define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP2 */
  1893. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_LOW_Pos (20U)                        
  1894. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_LOW_Msk (0x1FUL << OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_LOW_Pos) /*!< 0x01F00000 */
  1895. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_LOW  OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP3 */
  1896. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_HIGH_Pos (25U)                        
  1897. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_HIGH_Msk (0x1FUL << OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_HIGH_Pos) /*!< 0x3E000000 */
  1898. #define OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_HIGH OPAMP_OTR_AO3_OPT_OFFSET_TRIM_LP_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP3 */
  1899.  
  1900. /******************************************************************************/
  1901. /*                                                                            */
  1902. /*                       CRC calculation unit (CRC)                           */
  1903. /*                                                                            */
  1904. /******************************************************************************/
  1905.  
  1906. /*******************  Bit definition for CRC_DR register  *********************/
  1907. #define CRC_DR_DR_Pos                       (0U)                              
  1908. #define CRC_DR_DR_Msk                       (0xFFFFFFFFUL << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  1909. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  1910.  
  1911. /*******************  Bit definition for CRC_IDR register  ********************/
  1912. #define CRC_IDR_IDR_Pos                     (0U)                              
  1913. #define CRC_IDR_IDR_Msk                     (0xFFUL << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  1914. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  1915.  
  1916. /********************  Bit definition for CRC_CR register  ********************/
  1917. #define CRC_CR_RESET_Pos                    (0U)                              
  1918. #define CRC_CR_RESET_Msk                    (0x1UL << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  1919. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  1920.  
  1921. /******************************************************************************/
  1922. /*                                                                            */
  1923. /*                    Digital to Analog Converter (DAC)                       */
  1924. /*                                                                            */
  1925. /******************************************************************************/
  1926.  
  1927. /********************  Bit definition for DAC_CR register  ********************/
  1928. #define DAC_CR_EN1_Pos                      (0U)                              
  1929. #define DAC_CR_EN1_Msk                      (0x1UL << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  1930. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!<DAC channel1 enable */
  1931. #define DAC_CR_BOFF1_Pos                    (1U)                              
  1932. #define DAC_CR_BOFF1_Msk                    (0x1UL << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  1933. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!<DAC channel1 output buffer disable */
  1934. #define DAC_CR_TEN1_Pos                     (2U)                              
  1935. #define DAC_CR_TEN1_Msk                     (0x1UL << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  1936. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!<DAC channel1 Trigger enable */
  1937.  
  1938. #define DAC_CR_TSEL1_Pos                    (3U)                              
  1939. #define DAC_CR_TSEL1_Msk                    (0x7UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  1940. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */
  1941. #define DAC_CR_TSEL1_0                      (0x1UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  1942. #define DAC_CR_TSEL1_1                      (0x2UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  1943. #define DAC_CR_TSEL1_2                      (0x4UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  1944.  
  1945. #define DAC_CR_WAVE1_Pos                    (6U)                              
  1946. #define DAC_CR_WAVE1_Msk                    (0x3UL << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  1947. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  1948. #define DAC_CR_WAVE1_0                      (0x1UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  1949. #define DAC_CR_WAVE1_1                      (0x2UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  1950.  
  1951. #define DAC_CR_MAMP1_Pos                    (8U)                              
  1952. #define DAC_CR_MAMP1_Msk                    (0xFUL << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  1953. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  1954. #define DAC_CR_MAMP1_0                      (0x1UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  1955. #define DAC_CR_MAMP1_1                      (0x2UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  1956. #define DAC_CR_MAMP1_2                      (0x4UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  1957. #define DAC_CR_MAMP1_3                      (0x8UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  1958.  
  1959. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  1960. #define DAC_CR_DMAEN1_Msk                   (0x1UL << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  1961. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!<DAC channel1 DMA enable */
  1962. #define DAC_CR_DMAUDRIE1_Pos                (13U)                              
  1963. #define DAC_CR_DMAUDRIE1_Msk                (0x1UL << DAC_CR_DMAUDRIE1_Pos)     /*!< 0x00002000 */
  1964. #define DAC_CR_DMAUDRIE1                    DAC_CR_DMAUDRIE1_Msk               /*!<DAC channel1 DMA Interrupt enable */
  1965. #define DAC_CR_EN2_Pos                      (16U)                              
  1966. #define DAC_CR_EN2_Msk                      (0x1UL << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  1967. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!<DAC channel2 enable */
  1968. #define DAC_CR_BOFF2_Pos                    (17U)                              
  1969. #define DAC_CR_BOFF2_Msk                    (0x1UL << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  1970. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!<DAC channel2 output buffer disable */
  1971. #define DAC_CR_TEN2_Pos                     (18U)                              
  1972. #define DAC_CR_TEN2_Msk                     (0x1UL << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  1973. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!<DAC channel2 Trigger enable */
  1974.  
  1975. #define DAC_CR_TSEL2_Pos                    (19U)                              
  1976. #define DAC_CR_TSEL2_Msk                    (0x7UL << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  1977. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */
  1978. #define DAC_CR_TSEL2_0                      (0x1UL << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  1979. #define DAC_CR_TSEL2_1                      (0x2UL << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  1980. #define DAC_CR_TSEL2_2                      (0x4UL << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  1981.  
  1982. #define DAC_CR_WAVE2_Pos                    (22U)                              
  1983. #define DAC_CR_WAVE2_Msk                    (0x3UL << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  1984. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  1985. #define DAC_CR_WAVE2_0                      (0x1UL << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  1986. #define DAC_CR_WAVE2_1                      (0x2UL << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  1987.  
  1988. #define DAC_CR_MAMP2_Pos                    (24U)                              
  1989. #define DAC_CR_MAMP2_Msk                    (0xFUL << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  1990. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  1991. #define DAC_CR_MAMP2_0                      (0x1UL << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  1992. #define DAC_CR_MAMP2_1                      (0x2UL << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  1993. #define DAC_CR_MAMP2_2                      (0x4UL << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  1994. #define DAC_CR_MAMP2_3                      (0x8UL << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  1995.  
  1996. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  1997. #define DAC_CR_DMAEN2_Msk                   (0x1UL << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  1998. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!<DAC channel2 DMA enabled */
  1999. #define DAC_CR_DMAUDRIE2_Pos                (29U)                              
  2000. #define DAC_CR_DMAUDRIE2_Msk                (0x1UL << DAC_CR_DMAUDRIE2_Pos)     /*!< 0x20000000 */
  2001. #define DAC_CR_DMAUDRIE2                    DAC_CR_DMAUDRIE2_Msk               /*!<DAC channel2 DMA underrun interrupt enable */
  2002. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  2003. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  2004. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  2005. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!<DAC channel1 software trigger */
  2006. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  2007. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  2008. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!<DAC channel2 software trigger */
  2009.  
  2010. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  2011. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  2012. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  2013. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
  2014.  
  2015. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  2016. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  2017. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  2018. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
  2019.  
  2020. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  2021. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  2022. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFUL << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  2023. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
  2024.  
  2025. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  2026. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  2027. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  2028. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
  2029.  
  2030. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  2031. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  2032. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  2033. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
  2034.  
  2035. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  2036. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  2037. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFUL << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  2038. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
  2039.  
  2040. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  2041. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  2042. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  2043. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
  2044. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  2045. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  2046. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
  2047.  
  2048. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  2049. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  2050. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  2051. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
  2052. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  2053. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  2054. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
  2055.  
  2056. /******************  Bit definition for DAC_DHR8RD register  ******************/
  2057. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  2058. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  2059. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
  2060. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  2061. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  2062. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
  2063.  
  2064. /*******************  Bit definition for DAC_DOR1 register  *******************/
  2065. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  2066. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFUL << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  2067. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!<DAC channel1 data output */
  2068.  
  2069. /*******************  Bit definition for DAC_DOR2 register  *******************/
  2070. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  2071. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFUL << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  2072. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!<DAC channel2 data output */
  2073.  
  2074. /********************  Bit definition for DAC_SR register  ********************/
  2075. #define DAC_SR_DMAUDR1_Pos                  (13U)                              
  2076. #define DAC_SR_DMAUDR1_Msk                  (0x1UL << DAC_SR_DMAUDR1_Pos)       /*!< 0x00002000 */
  2077. #define DAC_SR_DMAUDR1                      DAC_SR_DMAUDR1_Msk                 /*!<DAC channel1 DMA underrun flag */
  2078. #define DAC_SR_DMAUDR2_Pos                  (29U)                              
  2079. #define DAC_SR_DMAUDR2_Msk                  (0x1UL << DAC_SR_DMAUDR2_Pos)       /*!< 0x20000000 */
  2080. #define DAC_SR_DMAUDR2                      DAC_SR_DMAUDR2_Msk                 /*!<DAC channel2 DMA underrun flag */
  2081.  
  2082. /******************************************************************************/
  2083. /*                                                                            */
  2084. /*                           Debug MCU (DBGMCU)                               */
  2085. /*                                                                            */
  2086. /******************************************************************************/
  2087.  
  2088. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  2089. #define DBGMCU_IDCODE_DEV_ID_Pos                 (0U)                          
  2090. #define DBGMCU_IDCODE_DEV_ID_Msk                 (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  2091. #define DBGMCU_IDCODE_DEV_ID                     DBGMCU_IDCODE_DEV_ID_Msk      /*!< Device Identifier */
  2092.  
  2093. #define DBGMCU_IDCODE_REV_ID_Pos                 (16U)                        
  2094. #define DBGMCU_IDCODE_REV_ID_Msk                 (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  2095. #define DBGMCU_IDCODE_REV_ID                     DBGMCU_IDCODE_REV_ID_Msk      /*!< REV_ID[15:0] bits (Revision Identifier) */
  2096. #define DBGMCU_IDCODE_REV_ID_0                   (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  2097. #define DBGMCU_IDCODE_REV_ID_1                   (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  2098. #define DBGMCU_IDCODE_REV_ID_2                   (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  2099. #define DBGMCU_IDCODE_REV_ID_3                   (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  2100. #define DBGMCU_IDCODE_REV_ID_4                   (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  2101. #define DBGMCU_IDCODE_REV_ID_5                   (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  2102. #define DBGMCU_IDCODE_REV_ID_6                   (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  2103. #define DBGMCU_IDCODE_REV_ID_7                   (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  2104. #define DBGMCU_IDCODE_REV_ID_8                   (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  2105. #define DBGMCU_IDCODE_REV_ID_9                   (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  2106. #define DBGMCU_IDCODE_REV_ID_10                  (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  2107. #define DBGMCU_IDCODE_REV_ID_11                  (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  2108. #define DBGMCU_IDCODE_REV_ID_12                  (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  2109. #define DBGMCU_IDCODE_REV_ID_13                  (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  2110. #define DBGMCU_IDCODE_REV_ID_14                  (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  2111. #define DBGMCU_IDCODE_REV_ID_15                  (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  2112.  
  2113. /******************  Bit definition for DBGMCU_CR register  *******************/
  2114. #define DBGMCU_CR_DBG_SLEEP_Pos                  (0U)                          
  2115. #define DBGMCU_CR_DBG_SLEEP_Msk                  (0x1UL << DBGMCU_CR_DBG_SLEEP_Pos) /*!< 0x00000001 */
  2116. #define DBGMCU_CR_DBG_SLEEP                      DBGMCU_CR_DBG_SLEEP_Msk       /*!< Debug Sleep Mode */
  2117. #define DBGMCU_CR_DBG_STOP_Pos                   (1U)                          
  2118. #define DBGMCU_CR_DBG_STOP_Msk                   (0x1UL << DBGMCU_CR_DBG_STOP_Pos) /*!< 0x00000002 */
  2119. #define DBGMCU_CR_DBG_STOP                       DBGMCU_CR_DBG_STOP_Msk        /*!< Debug Stop Mode */
  2120. #define DBGMCU_CR_DBG_STANDBY_Pos                (2U)                          
  2121. #define DBGMCU_CR_DBG_STANDBY_Msk                (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  2122. #define DBGMCU_CR_DBG_STANDBY                    DBGMCU_CR_DBG_STANDBY_Msk     /*!< Debug Standby mode */
  2123. #define DBGMCU_CR_TRACE_IOEN_Pos                 (5U)                          
  2124. #define DBGMCU_CR_TRACE_IOEN_Msk                 (0x1UL << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  2125. #define DBGMCU_CR_TRACE_IOEN                     DBGMCU_CR_TRACE_IOEN_Msk      /*!< Trace Pin Assignment Control */
  2126.  
  2127. #define DBGMCU_CR_TRACE_MODE_Pos                 (6U)                          
  2128. #define DBGMCU_CR_TRACE_MODE_Msk                 (0x3UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  2129. #define DBGMCU_CR_TRACE_MODE                     DBGMCU_CR_TRACE_MODE_Msk      /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  2130. #define DBGMCU_CR_TRACE_MODE_0                   (0x1UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  2131. #define DBGMCU_CR_TRACE_MODE_1                   (0x2UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  2132.  
  2133. /******************  Bit definition for DBGMCU_APB1_FZ register  **************/
  2134.  
  2135. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos         (0U)                          
  2136. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos) /*!< 0x00000001 */
  2137. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP             DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk /*!< TIM2 counter stopped when core is halted */
  2138. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos         (1U)                          
  2139. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos) /*!< 0x00000002 */
  2140. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP             DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk /*!< TIM3 counter stopped when core is halted */
  2141. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos         (2U)                          
  2142. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos) /*!< 0x00000004 */
  2143. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP             DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk /*!< TIM4 counter stopped when core is halted */
  2144. #define DBGMCU_APB1_FZ_DBG_TIM5_STOP_Pos         (3U)                          
  2145. #define DBGMCU_APB1_FZ_DBG_TIM5_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM5_STOP_Pos) /*!< 0x00000008 */
  2146. #define DBGMCU_APB1_FZ_DBG_TIM5_STOP             DBGMCU_APB1_FZ_DBG_TIM5_STOP_Msk /*!< TIM5 counter stopped when core is halted */
  2147. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos         (4U)                          
  2148. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos) /*!< 0x00000010 */
  2149. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP             DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk /*!< TIM6 counter stopped when core is halted */
  2150. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos         (5U)                          
  2151. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos) /*!< 0x00000020 */
  2152. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP             DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk /*!< TIM7 counter stopped when core is halted */
  2153. #define DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos          (10U)                        
  2154. #define DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk          (0x1UL << DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos) /*!< 0x00000400 */
  2155. #define DBGMCU_APB1_FZ_DBG_RTC_STOP              DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk /*!< RTC Counter stopped when Core is halted */
  2156. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos         (11U)                        
  2157. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos) /*!< 0x00000800 */
  2158. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP             DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk /*!< Debug Window Watchdog stopped when Core is halted */
  2159. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos         (12U)                        
  2160. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos) /*!< 0x00001000 */
  2161. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP             DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk /*!< Debug Independent Watchdog stopped when Core is halted */
  2162. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos (21U)                        
  2163. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00200000 */
  2164. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  2165. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos (22U)                        
  2166. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00400000 */
  2167. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  2168.  
  2169. /******************  Bit definition for DBGMCU_APB2_FZ register  **************/
  2170.  
  2171. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos         (2U)                          
  2172. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk         (0x1UL << DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos) /*!< 0x00000004 */
  2173. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP             DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk /*!< TIM9 counter stopped when core is halted */
  2174. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos        (3U)                          
  2175. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk        (0x1UL << DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos) /*!< 0x00000008 */
  2176. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP            DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk /*!< TIM10 counter stopped when core is halted */
  2177. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos        (4U)                          
  2178. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk        (0x1UL << DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos) /*!< 0x00000010 */
  2179. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP            DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk /*!< TIM11 counter stopped when core is halted */
  2180.  
  2181. /******************************************************************************/
  2182. /*                                                                            */
  2183. /*                           DMA Controller (DMA)                             */
  2184. /*                                                                            */
  2185. /******************************************************************************/
  2186.  
  2187. /*******************  Bit definition for DMA_ISR register  ********************/
  2188. #define DMA_ISR_GIF1_Pos                    (0U)                              
  2189. #define DMA_ISR_GIF1_Msk                    (0x1UL << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  2190. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  2191. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  2192. #define DMA_ISR_TCIF1_Msk                   (0x1UL << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  2193. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  2194. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  2195. #define DMA_ISR_HTIF1_Msk                   (0x1UL << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  2196. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  2197. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  2198. #define DMA_ISR_TEIF1_Msk                   (0x1UL << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  2199. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  2200. #define DMA_ISR_GIF2_Pos                    (4U)                              
  2201. #define DMA_ISR_GIF2_Msk                    (0x1UL << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  2202. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  2203. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  2204. #define DMA_ISR_TCIF2_Msk                   (0x1UL << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  2205. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  2206. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  2207. #define DMA_ISR_HTIF2_Msk                   (0x1UL << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  2208. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  2209. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  2210. #define DMA_ISR_TEIF2_Msk                   (0x1UL << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  2211. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  2212. #define DMA_ISR_GIF3_Pos                    (8U)                              
  2213. #define DMA_ISR_GIF3_Msk                    (0x1UL << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  2214. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  2215. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  2216. #define DMA_ISR_TCIF3_Msk                   (0x1UL << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  2217. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  2218. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  2219. #define DMA_ISR_HTIF3_Msk                   (0x1UL << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  2220. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  2221. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  2222. #define DMA_ISR_TEIF3_Msk                   (0x1UL << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  2223. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  2224. #define DMA_ISR_GIF4_Pos                    (12U)                              
  2225. #define DMA_ISR_GIF4_Msk                    (0x1UL << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  2226. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  2227. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  2228. #define DMA_ISR_TCIF4_Msk                   (0x1UL << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  2229. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  2230. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  2231. #define DMA_ISR_HTIF4_Msk                   (0x1UL << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  2232. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  2233. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  2234. #define DMA_ISR_TEIF4_Msk                   (0x1UL << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  2235. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  2236. #define DMA_ISR_GIF5_Pos                    (16U)                              
  2237. #define DMA_ISR_GIF5_Msk                    (0x1UL << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  2238. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  2239. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  2240. #define DMA_ISR_TCIF5_Msk                   (0x1UL << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  2241. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  2242. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  2243. #define DMA_ISR_HTIF5_Msk                   (0x1UL << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  2244. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  2245. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  2246. #define DMA_ISR_TEIF5_Msk                   (0x1UL << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  2247. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  2248. #define DMA_ISR_GIF6_Pos                    (20U)                              
  2249. #define DMA_ISR_GIF6_Msk                    (0x1UL << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  2250. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  2251. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  2252. #define DMA_ISR_TCIF6_Msk                   (0x1UL << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  2253. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  2254. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  2255. #define DMA_ISR_HTIF6_Msk                   (0x1UL << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  2256. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  2257. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  2258. #define DMA_ISR_TEIF6_Msk                   (0x1UL << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  2259. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  2260. #define DMA_ISR_GIF7_Pos                    (24U)                              
  2261. #define DMA_ISR_GIF7_Msk                    (0x1UL << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  2262. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  2263. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  2264. #define DMA_ISR_TCIF7_Msk                   (0x1UL << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  2265. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  2266. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  2267. #define DMA_ISR_HTIF7_Msk                   (0x1UL << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  2268. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  2269. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  2270. #define DMA_ISR_TEIF7_Msk                   (0x1UL << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  2271. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  2272.  
  2273. /*******************  Bit definition for DMA_IFCR register  *******************/
  2274. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  2275. #define DMA_IFCR_CGIF1_Msk                  (0x1UL << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  2276. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  2277. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  2278. #define DMA_IFCR_CTCIF1_Msk                 (0x1UL << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  2279. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  2280. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  2281. #define DMA_IFCR_CHTIF1_Msk                 (0x1UL << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  2282. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  2283. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  2284. #define DMA_IFCR_CTEIF1_Msk                 (0x1UL << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  2285. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  2286. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  2287. #define DMA_IFCR_CGIF2_Msk                  (0x1UL << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  2288. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  2289. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  2290. #define DMA_IFCR_CTCIF2_Msk                 (0x1UL << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  2291. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  2292. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  2293. #define DMA_IFCR_CHTIF2_Msk                 (0x1UL << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  2294. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  2295. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  2296. #define DMA_IFCR_CTEIF2_Msk                 (0x1UL << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  2297. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  2298. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  2299. #define DMA_IFCR_CGIF3_Msk                  (0x1UL << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  2300. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  2301. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  2302. #define DMA_IFCR_CTCIF3_Msk                 (0x1UL << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  2303. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  2304. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  2305. #define DMA_IFCR_CHTIF3_Msk                 (0x1UL << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  2306. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  2307. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  2308. #define DMA_IFCR_CTEIF3_Msk                 (0x1UL << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  2309. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  2310. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  2311. #define DMA_IFCR_CGIF4_Msk                  (0x1UL << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  2312. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  2313. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  2314. #define DMA_IFCR_CTCIF4_Msk                 (0x1UL << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  2315. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  2316. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  2317. #define DMA_IFCR_CHTIF4_Msk                 (0x1UL << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  2318. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  2319. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  2320. #define DMA_IFCR_CTEIF4_Msk                 (0x1UL << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  2321. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  2322. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  2323. #define DMA_IFCR_CGIF5_Msk                  (0x1UL << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  2324. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  2325. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  2326. #define DMA_IFCR_CTCIF5_Msk                 (0x1UL << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  2327. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  2328. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  2329. #define DMA_IFCR_CHTIF5_Msk                 (0x1UL << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  2330. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  2331. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  2332. #define DMA_IFCR_CTEIF5_Msk                 (0x1UL << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  2333. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  2334. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  2335. #define DMA_IFCR_CGIF6_Msk                  (0x1UL << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  2336. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  2337. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  2338. #define DMA_IFCR_CTCIF6_Msk                 (0x1UL << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  2339. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  2340. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  2341. #define DMA_IFCR_CHTIF6_Msk                 (0x1UL << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  2342. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  2343. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  2344. #define DMA_IFCR_CTEIF6_Msk                 (0x1UL << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  2345. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  2346. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  2347. #define DMA_IFCR_CGIF7_Msk                  (0x1UL << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  2348. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  2349. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  2350. #define DMA_IFCR_CTCIF7_Msk                 (0x1UL << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  2351. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  2352. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  2353. #define DMA_IFCR_CHTIF7_Msk                 (0x1UL << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  2354. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  2355. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  2356. #define DMA_IFCR_CTEIF7_Msk                 (0x1UL << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  2357. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  2358.  
  2359. /*******************  Bit definition for DMA_CCR register  *******************/
  2360. #define DMA_CCR_EN_Pos                      (0U)                              
  2361. #define DMA_CCR_EN_Msk                      (0x1UL << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  2362. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable*/
  2363. #define DMA_CCR_TCIE_Pos                    (1U)                              
  2364. #define DMA_CCR_TCIE_Msk                    (0x1UL << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  2365. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  2366. #define DMA_CCR_HTIE_Pos                    (2U)                              
  2367. #define DMA_CCR_HTIE_Msk                    (0x1UL << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  2368. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  2369. #define DMA_CCR_TEIE_Pos                    (3U)                              
  2370. #define DMA_CCR_TEIE_Msk                    (0x1UL << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  2371. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  2372. #define DMA_CCR_DIR_Pos                     (4U)                              
  2373. #define DMA_CCR_DIR_Msk                     (0x1UL << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  2374. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  2375. #define DMA_CCR_CIRC_Pos                    (5U)                              
  2376. #define DMA_CCR_CIRC_Msk                    (0x1UL << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  2377. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  2378. #define DMA_CCR_PINC_Pos                    (6U)                              
  2379. #define DMA_CCR_PINC_Msk                    (0x1UL << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  2380. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  2381. #define DMA_CCR_MINC_Pos                    (7U)                              
  2382. #define DMA_CCR_MINC_Msk                    (0x1UL << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  2383. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  2384.  
  2385. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  2386. #define DMA_CCR_PSIZE_Msk                   (0x3UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  2387. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  2388. #define DMA_CCR_PSIZE_0                     (0x1UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  2389. #define DMA_CCR_PSIZE_1                     (0x2UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  2390.  
  2391. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  2392. #define DMA_CCR_MSIZE_Msk                   (0x3UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  2393. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  2394. #define DMA_CCR_MSIZE_0                     (0x1UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  2395. #define DMA_CCR_MSIZE_1                     (0x2UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  2396.  
  2397. #define DMA_CCR_PL_Pos                      (12U)                              
  2398. #define DMA_CCR_PL_Msk                      (0x3UL << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  2399. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  2400. #define DMA_CCR_PL_0                        (0x1UL << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  2401. #define DMA_CCR_PL_1                        (0x2UL << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  2402.  
  2403. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  2404. #define DMA_CCR_MEM2MEM_Msk                 (0x1UL << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  2405. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  2406.  
  2407. /******************  Bit definition generic for DMA_CNDTR register  *******************/
  2408. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  2409. #define DMA_CNDTR_NDT_Msk                   (0xFFFFUL << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  2410. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  2411.  
  2412. /******************  Bit definition for DMA_CNDTR1 register  ******************/
  2413. #define DMA_CNDTR1_NDT_Pos                  (0U)                              
  2414. #define DMA_CNDTR1_NDT_Msk                  (0xFFFFUL << DMA_CNDTR1_NDT_Pos)    /*!< 0x0000FFFF */
  2415. #define DMA_CNDTR1_NDT                      DMA_CNDTR1_NDT_Msk                 /*!< Number of data to Transfer */
  2416.  
  2417. /******************  Bit definition for DMA_CNDTR2 register  ******************/
  2418. #define DMA_CNDTR2_NDT_Pos                  (0U)                              
  2419. #define DMA_CNDTR2_NDT_Msk                  (0xFFFFUL << DMA_CNDTR2_NDT_Pos)    /*!< 0x0000FFFF */
  2420. #define DMA_CNDTR2_NDT                      DMA_CNDTR2_NDT_Msk                 /*!< Number of data to Transfer */
  2421.  
  2422. /******************  Bit definition for DMA_CNDTR3 register  ******************/
  2423. #define DMA_CNDTR3_NDT_Pos                  (0U)                              
  2424. #define DMA_CNDTR3_NDT_Msk                  (0xFFFFUL << DMA_CNDTR3_NDT_Pos)    /*!< 0x0000FFFF */
  2425. #define DMA_CNDTR3_NDT                      DMA_CNDTR3_NDT_Msk                 /*!< Number of data to Transfer */
  2426.  
  2427. /******************  Bit definition for DMA_CNDTR4 register  ******************/
  2428. #define DMA_CNDTR4_NDT_Pos                  (0U)                              
  2429. #define DMA_CNDTR4_NDT_Msk                  (0xFFFFUL << DMA_CNDTR4_NDT_Pos)    /*!< 0x0000FFFF */
  2430. #define DMA_CNDTR4_NDT                      DMA_CNDTR4_NDT_Msk                 /*!< Number of data to Transfer */
  2431.  
  2432. /******************  Bit definition for DMA_CNDTR5 register  ******************/
  2433. #define DMA_CNDTR5_NDT_Pos                  (0U)                              
  2434. #define DMA_CNDTR5_NDT_Msk                  (0xFFFFUL << DMA_CNDTR5_NDT_Pos)    /*!< 0x0000FFFF */
  2435. #define DMA_CNDTR5_NDT                      DMA_CNDTR5_NDT_Msk                 /*!< Number of data to Transfer */
  2436.  
  2437. /******************  Bit definition for DMA_CNDTR6 register  ******************/
  2438. #define DMA_CNDTR6_NDT_Pos                  (0U)                              
  2439. #define DMA_CNDTR6_NDT_Msk                  (0xFFFFUL << DMA_CNDTR6_NDT_Pos)    /*!< 0x0000FFFF */
  2440. #define DMA_CNDTR6_NDT                      DMA_CNDTR6_NDT_Msk                 /*!< Number of data to Transfer */
  2441.  
  2442. /******************  Bit definition for DMA_CNDTR7 register  ******************/
  2443. #define DMA_CNDTR7_NDT_Pos                  (0U)                              
  2444. #define DMA_CNDTR7_NDT_Msk                  (0xFFFFUL << DMA_CNDTR7_NDT_Pos)    /*!< 0x0000FFFF */
  2445. #define DMA_CNDTR7_NDT                      DMA_CNDTR7_NDT_Msk                 /*!< Number of data to Transfer */
  2446.  
  2447. /******************  Bit definition generic for DMA_CPAR register  ********************/
  2448. #define DMA_CPAR_PA_Pos                     (0U)                              
  2449. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  2450. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  2451.  
  2452. /******************  Bit definition for DMA_CPAR1 register  *******************/
  2453. #define DMA_CPAR1_PA_Pos                    (0U)                              
  2454. #define DMA_CPAR1_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR1_PA_Pos)  /*!< 0xFFFFFFFF */
  2455. #define DMA_CPAR1_PA                        DMA_CPAR1_PA_Msk                   /*!< Peripheral Address */
  2456.  
  2457. /******************  Bit definition for DMA_CPAR2 register  *******************/
  2458. #define DMA_CPAR2_PA_Pos                    (0U)                              
  2459. #define DMA_CPAR2_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR2_PA_Pos)  /*!< 0xFFFFFFFF */
  2460. #define DMA_CPAR2_PA                        DMA_CPAR2_PA_Msk                   /*!< Peripheral Address */
  2461.  
  2462. /******************  Bit definition for DMA_CPAR3 register  *******************/
  2463. #define DMA_CPAR3_PA_Pos                    (0U)                              
  2464. #define DMA_CPAR3_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR3_PA_Pos)  /*!< 0xFFFFFFFF */
  2465. #define DMA_CPAR3_PA                        DMA_CPAR3_PA_Msk                   /*!< Peripheral Address */
  2466.  
  2467.  
  2468. /******************  Bit definition for DMA_CPAR4 register  *******************/
  2469. #define DMA_CPAR4_PA_Pos                    (0U)                              
  2470. #define DMA_CPAR4_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR4_PA_Pos)  /*!< 0xFFFFFFFF */
  2471. #define DMA_CPAR4_PA                        DMA_CPAR4_PA_Msk                   /*!< Peripheral Address */
  2472.  
  2473. /******************  Bit definition for DMA_CPAR5 register  *******************/
  2474. #define DMA_CPAR5_PA_Pos                    (0U)                              
  2475. #define DMA_CPAR5_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR5_PA_Pos)  /*!< 0xFFFFFFFF */
  2476. #define DMA_CPAR5_PA                        DMA_CPAR5_PA_Msk                   /*!< Peripheral Address */
  2477.  
  2478. /******************  Bit definition for DMA_CPAR6 register  *******************/
  2479. #define DMA_CPAR6_PA_Pos                    (0U)                              
  2480. #define DMA_CPAR6_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR6_PA_Pos)  /*!< 0xFFFFFFFF */
  2481. #define DMA_CPAR6_PA                        DMA_CPAR6_PA_Msk                   /*!< Peripheral Address */
  2482.  
  2483.  
  2484. /******************  Bit definition for DMA_CPAR7 register  *******************/
  2485. #define DMA_CPAR7_PA_Pos                    (0U)                              
  2486. #define DMA_CPAR7_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR7_PA_Pos)  /*!< 0xFFFFFFFF */
  2487. #define DMA_CPAR7_PA                        DMA_CPAR7_PA_Msk                   /*!< Peripheral Address */
  2488.  
  2489. /******************  Bit definition generic for DMA_CMAR register  ********************/
  2490. #define DMA_CMAR_MA_Pos                     (0U)                              
  2491. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  2492. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  2493.  
  2494. /******************  Bit definition for DMA_CMAR1 register  *******************/
  2495. #define DMA_CMAR1_MA_Pos                    (0U)                              
  2496. #define DMA_CMAR1_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR1_MA_Pos)  /*!< 0xFFFFFFFF */
  2497. #define DMA_CMAR1_MA                        DMA_CMAR1_MA_Msk                   /*!< Memory Address */
  2498.  
  2499. /******************  Bit definition for DMA_CMAR2 register  *******************/
  2500. #define DMA_CMAR2_MA_Pos                    (0U)                              
  2501. #define DMA_CMAR2_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR2_MA_Pos)  /*!< 0xFFFFFFFF */
  2502. #define DMA_CMAR2_MA                        DMA_CMAR2_MA_Msk                   /*!< Memory Address */
  2503.  
  2504. /******************  Bit definition for DMA_CMAR3 register  *******************/
  2505. #define DMA_CMAR3_MA_Pos                    (0U)                              
  2506. #define DMA_CMAR3_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR3_MA_Pos)  /*!< 0xFFFFFFFF */
  2507. #define DMA_CMAR3_MA                        DMA_CMAR3_MA_Msk                   /*!< Memory Address */
  2508.  
  2509.  
  2510. /******************  Bit definition for DMA_CMAR4 register  *******************/
  2511. #define DMA_CMAR4_MA_Pos                    (0U)                              
  2512. #define DMA_CMAR4_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR4_MA_Pos)  /*!< 0xFFFFFFFF */
  2513. #define DMA_CMAR4_MA                        DMA_CMAR4_MA_Msk                   /*!< Memory Address */
  2514.  
  2515. /******************  Bit definition for DMA_CMAR5 register  *******************/
  2516. #define DMA_CMAR5_MA_Pos                    (0U)                              
  2517. #define DMA_CMAR5_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR5_MA_Pos)  /*!< 0xFFFFFFFF */
  2518. #define DMA_CMAR5_MA                        DMA_CMAR5_MA_Msk                   /*!< Memory Address */
  2519.  
  2520. /******************  Bit definition for DMA_CMAR6 register  *******************/
  2521. #define DMA_CMAR6_MA_Pos                    (0U)                              
  2522. #define DMA_CMAR6_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR6_MA_Pos)  /*!< 0xFFFFFFFF */
  2523. #define DMA_CMAR6_MA                        DMA_CMAR6_MA_Msk                   /*!< Memory Address */
  2524.  
  2525. /******************  Bit definition for DMA_CMAR7 register  *******************/
  2526. #define DMA_CMAR7_MA_Pos                    (0U)                              
  2527. #define DMA_CMAR7_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR7_MA_Pos)  /*!< 0xFFFFFFFF */
  2528. #define DMA_CMAR7_MA                        DMA_CMAR7_MA_Msk                   /*!< Memory Address */
  2529.  
  2530. /******************************************************************************/
  2531. /*                                                                            */
  2532. /*                  External Interrupt/Event Controller (EXTI)                */
  2533. /*                                                                            */
  2534. /******************************************************************************/
  2535.  
  2536. /*******************  Bit definition for EXTI_IMR register  *******************/
  2537. #define EXTI_IMR_MR0_Pos                    (0U)                              
  2538. #define EXTI_IMR_MR0_Msk                    (0x1UL << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  2539. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  2540. #define EXTI_IMR_MR1_Pos                    (1U)                              
  2541. #define EXTI_IMR_MR1_Msk                    (0x1UL << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  2542. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  2543. #define EXTI_IMR_MR2_Pos                    (2U)                              
  2544. #define EXTI_IMR_MR2_Msk                    (0x1UL << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  2545. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  2546. #define EXTI_IMR_MR3_Pos                    (3U)                              
  2547. #define EXTI_IMR_MR3_Msk                    (0x1UL << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  2548. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  2549. #define EXTI_IMR_MR4_Pos                    (4U)                              
  2550. #define EXTI_IMR_MR4_Msk                    (0x1UL << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  2551. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  2552. #define EXTI_IMR_MR5_Pos                    (5U)                              
  2553. #define EXTI_IMR_MR5_Msk                    (0x1UL << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  2554. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  2555. #define EXTI_IMR_MR6_Pos                    (6U)                              
  2556. #define EXTI_IMR_MR6_Msk                    (0x1UL << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  2557. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  2558. #define EXTI_IMR_MR7_Pos                    (7U)                              
  2559. #define EXTI_IMR_MR7_Msk                    (0x1UL << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  2560. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  2561. #define EXTI_IMR_MR8_Pos                    (8U)                              
  2562. #define EXTI_IMR_MR8_Msk                    (0x1UL << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  2563. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  2564. #define EXTI_IMR_MR9_Pos                    (9U)                              
  2565. #define EXTI_IMR_MR9_Msk                    (0x1UL << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  2566. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  2567. #define EXTI_IMR_MR10_Pos                   (10U)                              
  2568. #define EXTI_IMR_MR10_Msk                   (0x1UL << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  2569. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  2570. #define EXTI_IMR_MR11_Pos                   (11U)                              
  2571. #define EXTI_IMR_MR11_Msk                   (0x1UL << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  2572. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  2573. #define EXTI_IMR_MR12_Pos                   (12U)                              
  2574. #define EXTI_IMR_MR12_Msk                   (0x1UL << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  2575. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  2576. #define EXTI_IMR_MR13_Pos                   (13U)                              
  2577. #define EXTI_IMR_MR13_Msk                   (0x1UL << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  2578. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  2579. #define EXTI_IMR_MR14_Pos                   (14U)                              
  2580. #define EXTI_IMR_MR14_Msk                   (0x1UL << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  2581. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  2582. #define EXTI_IMR_MR15_Pos                   (15U)                              
  2583. #define EXTI_IMR_MR15_Msk                   (0x1UL << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  2584. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  2585. #define EXTI_IMR_MR16_Pos                   (16U)                              
  2586. #define EXTI_IMR_MR16_Msk                   (0x1UL << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  2587. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  2588. #define EXTI_IMR_MR17_Pos                   (17U)                              
  2589. #define EXTI_IMR_MR17_Msk                   (0x1UL << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  2590. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  2591. #define EXTI_IMR_MR18_Pos                   (18U)                              
  2592. #define EXTI_IMR_MR18_Msk                   (0x1UL << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  2593. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  2594. #define EXTI_IMR_MR19_Pos                   (19U)                              
  2595. #define EXTI_IMR_MR19_Msk                   (0x1UL << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  2596. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  2597. #define EXTI_IMR_MR20_Pos                   (20U)                              
  2598. #define EXTI_IMR_MR20_Msk                   (0x1UL << EXTI_IMR_MR20_Pos)        /*!< 0x00100000 */
  2599. #define EXTI_IMR_MR20                       EXTI_IMR_MR20_Msk                  /*!< Interrupt Mask on line 20 */
  2600. #define EXTI_IMR_MR21_Pos                   (21U)                              
  2601. #define EXTI_IMR_MR21_Msk                   (0x1UL << EXTI_IMR_MR21_Pos)        /*!< 0x00200000 */
  2602. #define EXTI_IMR_MR21                       EXTI_IMR_MR21_Msk                  /*!< Interrupt Mask on line 21 */
  2603. #define EXTI_IMR_MR22_Pos                   (22U)                              
  2604. #define EXTI_IMR_MR22_Msk                   (0x1UL << EXTI_IMR_MR22_Pos)        /*!< 0x00400000 */
  2605. #define EXTI_IMR_MR22                       EXTI_IMR_MR22_Msk                  /*!< Interrupt Mask on line 22 */
  2606. #define EXTI_IMR_MR23_Pos                   (23U)                              
  2607. #define EXTI_IMR_MR23_Msk                   (0x1UL << EXTI_IMR_MR23_Pos)        /*!< 0x00800000 */
  2608. #define EXTI_IMR_MR23                       EXTI_IMR_MR23_Msk                  /*!< Interrupt Mask on line 23 */
  2609.  
  2610. /* References Defines */
  2611. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  2612. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  2613. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  2614. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  2615. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  2616. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  2617. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  2618. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  2619. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  2620. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  2621. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  2622. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  2623. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  2624. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  2625. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  2626. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  2627. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  2628. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  2629. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  2630. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  2631. #define  EXTI_IMR_IM20 EXTI_IMR_MR20
  2632. #define  EXTI_IMR_IM21 EXTI_IMR_MR21
  2633. #define  EXTI_IMR_IM22 EXTI_IMR_MR22
  2634. /* Category 3, 4 & 5 */
  2635. #define  EXTI_IMR_IM23 EXTI_IMR_MR23
  2636. #define EXTI_IMR_IM_Pos                     (0U)                              
  2637. #define EXTI_IMR_IM_Msk                     (0xFFFFFFUL << EXTI_IMR_IM_Pos)     /*!< 0x00FFFFFF */
  2638. #define EXTI_IMR_IM                         EXTI_IMR_IM_Msk                    /*!< Interrupt Mask All */
  2639.  
  2640. /*******************  Bit definition for EXTI_EMR register  *******************/
  2641. #define EXTI_EMR_MR0_Pos                    (0U)                              
  2642. #define EXTI_EMR_MR0_Msk                    (0x1UL << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  2643. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  2644. #define EXTI_EMR_MR1_Pos                    (1U)                              
  2645. #define EXTI_EMR_MR1_Msk                    (0x1UL << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  2646. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  2647. #define EXTI_EMR_MR2_Pos                    (2U)                              
  2648. #define EXTI_EMR_MR2_Msk                    (0x1UL << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  2649. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  2650. #define EXTI_EMR_MR3_Pos                    (3U)                              
  2651. #define EXTI_EMR_MR3_Msk                    (0x1UL << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  2652. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  2653. #define EXTI_EMR_MR4_Pos                    (4U)                              
  2654. #define EXTI_EMR_MR4_Msk                    (0x1UL << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  2655. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  2656. #define EXTI_EMR_MR5_Pos                    (5U)                              
  2657. #define EXTI_EMR_MR5_Msk                    (0x1UL << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  2658. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  2659. #define EXTI_EMR_MR6_Pos                    (6U)                              
  2660. #define EXTI_EMR_MR6_Msk                    (0x1UL << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  2661. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  2662. #define EXTI_EMR_MR7_Pos                    (7U)                              
  2663. #define EXTI_EMR_MR7_Msk                    (0x1UL << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  2664. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  2665. #define EXTI_EMR_MR8_Pos                    (8U)                              
  2666. #define EXTI_EMR_MR8_Msk                    (0x1UL << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  2667. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  2668. #define EXTI_EMR_MR9_Pos                    (9U)                              
  2669. #define EXTI_EMR_MR9_Msk                    (0x1UL << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  2670. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  2671. #define EXTI_EMR_MR10_Pos                   (10U)                              
  2672. #define EXTI_EMR_MR10_Msk                   (0x1UL << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  2673. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  2674. #define EXTI_EMR_MR11_Pos                   (11U)                              
  2675. #define EXTI_EMR_MR11_Msk                   (0x1UL << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  2676. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  2677. #define EXTI_EMR_MR12_Pos                   (12U)                              
  2678. #define EXTI_EMR_MR12_Msk                   (0x1UL << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  2679. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  2680. #define EXTI_EMR_MR13_Pos                   (13U)                              
  2681. #define EXTI_EMR_MR13_Msk                   (0x1UL << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  2682. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  2683. #define EXTI_EMR_MR14_Pos                   (14U)                              
  2684. #define EXTI_EMR_MR14_Msk                   (0x1UL << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  2685. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  2686. #define EXTI_EMR_MR15_Pos                   (15U)                              
  2687. #define EXTI_EMR_MR15_Msk                   (0x1UL << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  2688. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  2689. #define EXTI_EMR_MR16_Pos                   (16U)                              
  2690. #define EXTI_EMR_MR16_Msk                   (0x1UL << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  2691. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  2692. #define EXTI_EMR_MR17_Pos                   (17U)                              
  2693. #define EXTI_EMR_MR17_Msk                   (0x1UL << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  2694. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  2695. #define EXTI_EMR_MR18_Pos                   (18U)                              
  2696. #define EXTI_EMR_MR18_Msk                   (0x1UL << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  2697. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  2698. #define EXTI_EMR_MR19_Pos                   (19U)                              
  2699. #define EXTI_EMR_MR19_Msk                   (0x1UL << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  2700. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  2701. #define EXTI_EMR_MR20_Pos                   (20U)                              
  2702. #define EXTI_EMR_MR20_Msk                   (0x1UL << EXTI_EMR_MR20_Pos)        /*!< 0x00100000 */
  2703. #define EXTI_EMR_MR20                       EXTI_EMR_MR20_Msk                  /*!< Event Mask on line 20 */
  2704. #define EXTI_EMR_MR21_Pos                   (21U)                              
  2705. #define EXTI_EMR_MR21_Msk                   (0x1UL << EXTI_EMR_MR21_Pos)        /*!< 0x00200000 */
  2706. #define EXTI_EMR_MR21                       EXTI_EMR_MR21_Msk                  /*!< Event Mask on line 21 */
  2707. #define EXTI_EMR_MR22_Pos                   (22U)                              
  2708. #define EXTI_EMR_MR22_Msk                   (0x1UL << EXTI_EMR_MR22_Pos)        /*!< 0x00400000 */
  2709. #define EXTI_EMR_MR22                       EXTI_EMR_MR22_Msk                  /*!< Event Mask on line 22 */
  2710. #define EXTI_EMR_MR23_Pos                   (23U)                              
  2711. #define EXTI_EMR_MR23_Msk                   (0x1UL << EXTI_EMR_MR23_Pos)        /*!< 0x00800000 */
  2712. #define EXTI_EMR_MR23                       EXTI_EMR_MR23_Msk                  /*!< Event Mask on line 23 */
  2713.  
  2714. /* References Defines */
  2715. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  2716. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  2717. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  2718. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  2719. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  2720. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  2721. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  2722. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  2723. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  2724. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  2725. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  2726. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  2727. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  2728. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  2729. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  2730. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  2731. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  2732. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  2733. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  2734. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  2735. #define  EXTI_EMR_EM20 EXTI_EMR_MR20
  2736. #define  EXTI_EMR_EM21 EXTI_EMR_MR21
  2737. #define  EXTI_EMR_EM22 EXTI_EMR_MR22
  2738. #define  EXTI_EMR_EM23 EXTI_EMR_MR23
  2739.  
  2740. /******************  Bit definition for EXTI_RTSR register  *******************/
  2741. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  2742. #define EXTI_RTSR_TR0_Msk                   (0x1UL << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  2743. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  2744. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  2745. #define EXTI_RTSR_TR1_Msk                   (0x1UL << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  2746. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  2747. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  2748. #define EXTI_RTSR_TR2_Msk                   (0x1UL << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  2749. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  2750. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  2751. #define EXTI_RTSR_TR3_Msk                   (0x1UL << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  2752. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  2753. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  2754. #define EXTI_RTSR_TR4_Msk                   (0x1UL << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  2755. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  2756. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  2757. #define EXTI_RTSR_TR5_Msk                   (0x1UL << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  2758. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  2759. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  2760. #define EXTI_RTSR_TR6_Msk                   (0x1UL << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  2761. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  2762. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  2763. #define EXTI_RTSR_TR7_Msk                   (0x1UL << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  2764. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  2765. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  2766. #define EXTI_RTSR_TR8_Msk                   (0x1UL << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  2767. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  2768. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  2769. #define EXTI_RTSR_TR9_Msk                   (0x1UL << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  2770. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  2771. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  2772. #define EXTI_RTSR_TR10_Msk                  (0x1UL << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  2773. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  2774. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  2775. #define EXTI_RTSR_TR11_Msk                  (0x1UL << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  2776. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  2777. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  2778. #define EXTI_RTSR_TR12_Msk                  (0x1UL << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  2779. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  2780. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  2781. #define EXTI_RTSR_TR13_Msk                  (0x1UL << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  2782. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  2783. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  2784. #define EXTI_RTSR_TR14_Msk                  (0x1UL << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  2785. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  2786. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  2787. #define EXTI_RTSR_TR15_Msk                  (0x1UL << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  2788. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  2789. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  2790. #define EXTI_RTSR_TR16_Msk                  (0x1UL << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  2791. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  2792. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  2793. #define EXTI_RTSR_TR17_Msk                  (0x1UL << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  2794. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  2795. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  2796. #define EXTI_RTSR_TR18_Msk                  (0x1UL << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  2797. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  2798. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  2799. #define EXTI_RTSR_TR19_Msk                  (0x1UL << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  2800. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  2801. #define EXTI_RTSR_TR20_Pos                  (20U)                              
  2802. #define EXTI_RTSR_TR20_Msk                  (0x1UL << EXTI_RTSR_TR20_Pos)       /*!< 0x00100000 */
  2803. #define EXTI_RTSR_TR20                      EXTI_RTSR_TR20_Msk                 /*!< Rising trigger event configuration bit of line 20 */
  2804. #define EXTI_RTSR_TR21_Pos                  (21U)                              
  2805. #define EXTI_RTSR_TR21_Msk                  (0x1UL << EXTI_RTSR_TR21_Pos)       /*!< 0x00200000 */
  2806. #define EXTI_RTSR_TR21                      EXTI_RTSR_TR21_Msk                 /*!< Rising trigger event configuration bit of line 21 */
  2807. #define EXTI_RTSR_TR22_Pos                  (22U)                              
  2808. #define EXTI_RTSR_TR22_Msk                  (0x1UL << EXTI_RTSR_TR22_Pos)       /*!< 0x00400000 */
  2809. #define EXTI_RTSR_TR22                      EXTI_RTSR_TR22_Msk                 /*!< Rising trigger event configuration bit of line 22 */
  2810. #define EXTI_RTSR_TR23_Pos                  (23U)                              
  2811. #define EXTI_RTSR_TR23_Msk                  (0x1UL << EXTI_RTSR_TR23_Pos)       /*!< 0x00800000 */
  2812. #define EXTI_RTSR_TR23                      EXTI_RTSR_TR23_Msk                 /*!< Rising trigger event configuration bit of line 23 */
  2813.  
  2814. /* References Defines */
  2815. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  2816. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  2817. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  2818. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  2819. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  2820. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  2821. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  2822. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  2823. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  2824. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  2825. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  2826. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  2827. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  2828. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  2829. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  2830. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  2831. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  2832. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  2833. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  2834. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  2835. #define  EXTI_RTSR_RT20 EXTI_RTSR_TR20
  2836. #define  EXTI_RTSR_RT21 EXTI_RTSR_TR21
  2837. #define  EXTI_RTSR_RT22 EXTI_RTSR_TR22
  2838. #define  EXTI_RTSR_RT23 EXTI_RTSR_TR23
  2839.  
  2840. /******************  Bit definition for EXTI_FTSR register  *******************/
  2841. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  2842. #define EXTI_FTSR_TR0_Msk                   (0x1UL << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  2843. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  2844. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  2845. #define EXTI_FTSR_TR1_Msk                   (0x1UL << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  2846. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  2847. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  2848. #define EXTI_FTSR_TR2_Msk                   (0x1UL << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  2849. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  2850. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  2851. #define EXTI_FTSR_TR3_Msk                   (0x1UL << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  2852. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  2853. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  2854. #define EXTI_FTSR_TR4_Msk                   (0x1UL << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  2855. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  2856. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  2857. #define EXTI_FTSR_TR5_Msk                   (0x1UL << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  2858. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  2859. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  2860. #define EXTI_FTSR_TR6_Msk                   (0x1UL << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  2861. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  2862. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  2863. #define EXTI_FTSR_TR7_Msk                   (0x1UL << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  2864. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  2865. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  2866. #define EXTI_FTSR_TR8_Msk                   (0x1UL << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  2867. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  2868. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  2869. #define EXTI_FTSR_TR9_Msk                   (0x1UL << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  2870. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  2871. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  2872. #define EXTI_FTSR_TR10_Msk                  (0x1UL << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  2873. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  2874. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  2875. #define EXTI_FTSR_TR11_Msk                  (0x1UL << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  2876. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  2877. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  2878. #define EXTI_FTSR_TR12_Msk                  (0x1UL << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  2879. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  2880. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  2881. #define EXTI_FTSR_TR13_Msk                  (0x1UL << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  2882. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  2883. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  2884. #define EXTI_FTSR_TR14_Msk                  (0x1UL << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  2885. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  2886. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  2887. #define EXTI_FTSR_TR15_Msk                  (0x1UL << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  2888. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  2889. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  2890. #define EXTI_FTSR_TR16_Msk                  (0x1UL << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  2891. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  2892. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  2893. #define EXTI_FTSR_TR17_Msk                  (0x1UL << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  2894. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  2895. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  2896. #define EXTI_FTSR_TR18_Msk                  (0x1UL << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  2897. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  2898. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  2899. #define EXTI_FTSR_TR19_Msk                  (0x1UL << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  2900. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  2901. #define EXTI_FTSR_TR20_Pos                  (20U)                              
  2902. #define EXTI_FTSR_TR20_Msk                  (0x1UL << EXTI_FTSR_TR20_Pos)       /*!< 0x00100000 */
  2903. #define EXTI_FTSR_TR20                      EXTI_FTSR_TR20_Msk                 /*!< Falling trigger event configuration bit of line 20 */
  2904. #define EXTI_FTSR_TR21_Pos                  (21U)                              
  2905. #define EXTI_FTSR_TR21_Msk                  (0x1UL << EXTI_FTSR_TR21_Pos)       /*!< 0x00200000 */
  2906. #define EXTI_FTSR_TR21                      EXTI_FTSR_TR21_Msk                 /*!< Falling trigger event configuration bit of line 21 */
  2907. #define EXTI_FTSR_TR22_Pos                  (22U)                              
  2908. #define EXTI_FTSR_TR22_Msk                  (0x1UL << EXTI_FTSR_TR22_Pos)       /*!< 0x00400000 */
  2909. #define EXTI_FTSR_TR22                      EXTI_FTSR_TR22_Msk                 /*!< Falling trigger event configuration bit of line 22 */
  2910. #define EXTI_FTSR_TR23_Pos                  (23U)                              
  2911. #define EXTI_FTSR_TR23_Msk                  (0x1UL << EXTI_FTSR_TR23_Pos)       /*!< 0x00800000 */
  2912. #define EXTI_FTSR_TR23                      EXTI_FTSR_TR23_Msk                 /*!< Falling trigger event configuration bit of line 23 */
  2913.  
  2914. /* References Defines */
  2915. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  2916. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  2917. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  2918. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  2919. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  2920. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  2921. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  2922. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  2923. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  2924. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  2925. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  2926. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  2927. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  2928. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  2929. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  2930. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  2931. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  2932. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  2933. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  2934. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  2935. #define  EXTI_FTSR_FT20 EXTI_FTSR_TR20
  2936. #define  EXTI_FTSR_FT21 EXTI_FTSR_TR21
  2937. #define  EXTI_FTSR_FT22 EXTI_FTSR_TR22
  2938. #define  EXTI_FTSR_FT23 EXTI_FTSR_TR23
  2939.  
  2940. /******************  Bit definition for EXTI_SWIER register  ******************/
  2941. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  2942. #define EXTI_SWIER_SWIER0_Msk               (0x1UL << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  2943. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  2944. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  2945. #define EXTI_SWIER_SWIER1_Msk               (0x1UL << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  2946. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  2947. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  2948. #define EXTI_SWIER_SWIER2_Msk               (0x1UL << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  2949. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  2950. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  2951. #define EXTI_SWIER_SWIER3_Msk               (0x1UL << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  2952. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  2953. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  2954. #define EXTI_SWIER_SWIER4_Msk               (0x1UL << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  2955. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  2956. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  2957. #define EXTI_SWIER_SWIER5_Msk               (0x1UL << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  2958. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  2959. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  2960. #define EXTI_SWIER_SWIER6_Msk               (0x1UL << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  2961. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  2962. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  2963. #define EXTI_SWIER_SWIER7_Msk               (0x1UL << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  2964. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  2965. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  2966. #define EXTI_SWIER_SWIER8_Msk               (0x1UL << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  2967. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  2968. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  2969. #define EXTI_SWIER_SWIER9_Msk               (0x1UL << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  2970. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  2971. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  2972. #define EXTI_SWIER_SWIER10_Msk              (0x1UL << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  2973. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  2974. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  2975. #define EXTI_SWIER_SWIER11_Msk              (0x1UL << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  2976. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  2977. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  2978. #define EXTI_SWIER_SWIER12_Msk              (0x1UL << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  2979. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  2980. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  2981. #define EXTI_SWIER_SWIER13_Msk              (0x1UL << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  2982. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  2983. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  2984. #define EXTI_SWIER_SWIER14_Msk              (0x1UL << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  2985. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  2986. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  2987. #define EXTI_SWIER_SWIER15_Msk              (0x1UL << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  2988. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  2989. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  2990. #define EXTI_SWIER_SWIER16_Msk              (0x1UL << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  2991. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  2992. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  2993. #define EXTI_SWIER_SWIER17_Msk              (0x1UL << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  2994. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  2995. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  2996. #define EXTI_SWIER_SWIER18_Msk              (0x1UL << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  2997. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  2998. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  2999. #define EXTI_SWIER_SWIER19_Msk              (0x1UL << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  3000. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  3001. #define EXTI_SWIER_SWIER20_Pos              (20U)                              
  3002. #define EXTI_SWIER_SWIER20_Msk              (0x1UL << EXTI_SWIER_SWIER20_Pos)   /*!< 0x00100000 */
  3003. #define EXTI_SWIER_SWIER20                  EXTI_SWIER_SWIER20_Msk             /*!< Software Interrupt on line 20 */
  3004. #define EXTI_SWIER_SWIER21_Pos              (21U)                              
  3005. #define EXTI_SWIER_SWIER21_Msk              (0x1UL << EXTI_SWIER_SWIER21_Pos)   /*!< 0x00200000 */
  3006. #define EXTI_SWIER_SWIER21                  EXTI_SWIER_SWIER21_Msk             /*!< Software Interrupt on line 21 */
  3007. #define EXTI_SWIER_SWIER22_Pos              (22U)                              
  3008. #define EXTI_SWIER_SWIER22_Msk              (0x1UL << EXTI_SWIER_SWIER22_Pos)   /*!< 0x00400000 */
  3009. #define EXTI_SWIER_SWIER22                  EXTI_SWIER_SWIER22_Msk             /*!< Software Interrupt on line 22 */
  3010. #define EXTI_SWIER_SWIER23_Pos              (23U)                              
  3011. #define EXTI_SWIER_SWIER23_Msk              (0x1UL << EXTI_SWIER_SWIER23_Pos)   /*!< 0x00800000 */
  3012. #define EXTI_SWIER_SWIER23                  EXTI_SWIER_SWIER23_Msk             /*!< Software Interrupt on line 23 */
  3013.  
  3014. /* References Defines */
  3015. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  3016. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  3017. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  3018. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  3019. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  3020. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  3021. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  3022. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  3023. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  3024. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  3025. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  3026. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  3027. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  3028. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  3029. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  3030. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  3031. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  3032. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  3033. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  3034. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  3035. #define  EXTI_SWIER_SWI20 EXTI_SWIER_SWIER20
  3036. #define  EXTI_SWIER_SWI21 EXTI_SWIER_SWIER21
  3037. #define  EXTI_SWIER_SWI22 EXTI_SWIER_SWIER22
  3038. #define  EXTI_SWIER_SWI23 EXTI_SWIER_SWIER23
  3039.  
  3040. /*******************  Bit definition for EXTI_PR register  ********************/
  3041. #define EXTI_PR_PR0_Pos                     (0U)                              
  3042. #define EXTI_PR_PR0_Msk                     (0x1UL << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  3043. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  3044. #define EXTI_PR_PR1_Pos                     (1U)                              
  3045. #define EXTI_PR_PR1_Msk                     (0x1UL << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  3046. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  3047. #define EXTI_PR_PR2_Pos                     (2U)                              
  3048. #define EXTI_PR_PR2_Msk                     (0x1UL << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  3049. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  3050. #define EXTI_PR_PR3_Pos                     (3U)                              
  3051. #define EXTI_PR_PR3_Msk                     (0x1UL << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  3052. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  3053. #define EXTI_PR_PR4_Pos                     (4U)                              
  3054. #define EXTI_PR_PR4_Msk                     (0x1UL << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  3055. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  3056. #define EXTI_PR_PR5_Pos                     (5U)                              
  3057. #define EXTI_PR_PR5_Msk                     (0x1UL << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  3058. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  3059. #define EXTI_PR_PR6_Pos                     (6U)                              
  3060. #define EXTI_PR_PR6_Msk                     (0x1UL << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  3061. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  3062. #define EXTI_PR_PR7_Pos                     (7U)                              
  3063. #define EXTI_PR_PR7_Msk                     (0x1UL << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  3064. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  3065. #define EXTI_PR_PR8_Pos                     (8U)                              
  3066. #define EXTI_PR_PR8_Msk                     (0x1UL << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  3067. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  3068. #define EXTI_PR_PR9_Pos                     (9U)                              
  3069. #define EXTI_PR_PR9_Msk                     (0x1UL << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  3070. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  3071. #define EXTI_PR_PR10_Pos                    (10U)                              
  3072. #define EXTI_PR_PR10_Msk                    (0x1UL << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  3073. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  3074. #define EXTI_PR_PR11_Pos                    (11U)                              
  3075. #define EXTI_PR_PR11_Msk                    (0x1UL << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  3076. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  3077. #define EXTI_PR_PR12_Pos                    (12U)                              
  3078. #define EXTI_PR_PR12_Msk                    (0x1UL << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  3079. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  3080. #define EXTI_PR_PR13_Pos                    (13U)                              
  3081. #define EXTI_PR_PR13_Msk                    (0x1UL << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  3082. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  3083. #define EXTI_PR_PR14_Pos                    (14U)                              
  3084. #define EXTI_PR_PR14_Msk                    (0x1UL << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  3085. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  3086. #define EXTI_PR_PR15_Pos                    (15U)                              
  3087. #define EXTI_PR_PR15_Msk                    (0x1UL << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  3088. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  3089. #define EXTI_PR_PR16_Pos                    (16U)                              
  3090. #define EXTI_PR_PR16_Msk                    (0x1UL << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  3091. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  3092. #define EXTI_PR_PR17_Pos                    (17U)                              
  3093. #define EXTI_PR_PR17_Msk                    (0x1UL << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  3094. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  3095. #define EXTI_PR_PR18_Pos                    (18U)                              
  3096. #define EXTI_PR_PR18_Msk                    (0x1UL << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  3097. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  3098. #define EXTI_PR_PR19_Pos                    (19U)                              
  3099. #define EXTI_PR_PR19_Msk                    (0x1UL << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  3100. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  3101. #define EXTI_PR_PR20_Pos                    (20U)                              
  3102. #define EXTI_PR_PR20_Msk                    (0x1UL << EXTI_PR_PR20_Pos)         /*!< 0x00100000 */
  3103. #define EXTI_PR_PR20                        EXTI_PR_PR20_Msk                   /*!< Pending bit for line 20 */
  3104. #define EXTI_PR_PR21_Pos                    (21U)                              
  3105. #define EXTI_PR_PR21_Msk                    (0x1UL << EXTI_PR_PR21_Pos)         /*!< 0x00200000 */
  3106. #define EXTI_PR_PR21                        EXTI_PR_PR21_Msk                   /*!< Pending bit for line 21 */
  3107. #define EXTI_PR_PR22_Pos                    (22U)                              
  3108. #define EXTI_PR_PR22_Msk                    (0x1UL << EXTI_PR_PR22_Pos)         /*!< 0x00400000 */
  3109. #define EXTI_PR_PR22                        EXTI_PR_PR22_Msk                   /*!< Pending bit for line 22 */
  3110. #define EXTI_PR_PR23_Pos                    (23U)                              
  3111. #define EXTI_PR_PR23_Msk                    (0x1UL << EXTI_PR_PR23_Pos)         /*!< 0x00800000 */
  3112. #define EXTI_PR_PR23                        EXTI_PR_PR23_Msk                   /*!< Pending bit for line 23 */
  3113.  
  3114. /* References Defines */
  3115. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  3116. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  3117. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  3118. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  3119. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  3120. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  3121. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  3122. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  3123. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  3124. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  3125. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  3126. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  3127. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  3128. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  3129. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  3130. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  3131. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  3132. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  3133. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  3134. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  3135. #define  EXTI_PR_PIF20 EXTI_PR_PR20
  3136. #define  EXTI_PR_PIF21 EXTI_PR_PR21
  3137. #define  EXTI_PR_PIF22 EXTI_PR_PR22
  3138. #define  EXTI_PR_PIF23 EXTI_PR_PR23
  3139.  
  3140. /******************************************************************************/
  3141. /*                                                                            */
  3142. /*                FLASH, DATA EEPROM and Option Bytes Registers               */
  3143. /*                        (FLASH, DATA_EEPROM, OB)                            */
  3144. /*                                                                            */
  3145. /******************************************************************************/
  3146.  
  3147. /*******************  Bit definition for FLASH_ACR register  ******************/
  3148. #define FLASH_ACR_LATENCY_Pos                (0U)                              
  3149. #define FLASH_ACR_LATENCY_Msk                (0x1UL << FLASH_ACR_LATENCY_Pos)   /*!< 0x00000001 */
  3150. #define FLASH_ACR_LATENCY                    FLASH_ACR_LATENCY_Msk             /*!< Latency */
  3151. #define FLASH_ACR_PRFTEN_Pos                 (1U)                              
  3152. #define FLASH_ACR_PRFTEN_Msk                 (0x1UL << FLASH_ACR_PRFTEN_Pos)    /*!< 0x00000002 */
  3153. #define FLASH_ACR_PRFTEN                     FLASH_ACR_PRFTEN_Msk              /*!< Prefetch Buffer Enable */
  3154. #define FLASH_ACR_ACC64_Pos                  (2U)                              
  3155. #define FLASH_ACR_ACC64_Msk                  (0x1UL << FLASH_ACR_ACC64_Pos)     /*!< 0x00000004 */
  3156. #define FLASH_ACR_ACC64                      FLASH_ACR_ACC64_Msk               /*!< Access 64 bits */
  3157. #define FLASH_ACR_SLEEP_PD_Pos               (3U)                              
  3158. #define FLASH_ACR_SLEEP_PD_Msk               (0x1UL << FLASH_ACR_SLEEP_PD_Pos)  /*!< 0x00000008 */
  3159. #define FLASH_ACR_SLEEP_PD                   FLASH_ACR_SLEEP_PD_Msk            /*!< Flash mode during sleep mode */
  3160. #define FLASH_ACR_RUN_PD_Pos                 (4U)                              
  3161. #define FLASH_ACR_RUN_PD_Msk                 (0x1UL << FLASH_ACR_RUN_PD_Pos)    /*!< 0x00000010 */
  3162. #define FLASH_ACR_RUN_PD                     FLASH_ACR_RUN_PD_Msk              /*!< Flash mode during RUN mode */
  3163.  
  3164. /*******************  Bit definition for FLASH_PECR register  ******************/
  3165. #define FLASH_PECR_PELOCK_Pos                (0U)                              
  3166. #define FLASH_PECR_PELOCK_Msk                (0x1UL << FLASH_PECR_PELOCK_Pos)   /*!< 0x00000001 */
  3167. #define FLASH_PECR_PELOCK                    FLASH_PECR_PELOCK_Msk             /*!< FLASH_PECR and Flash data Lock */
  3168. #define FLASH_PECR_PRGLOCK_Pos               (1U)                              
  3169. #define FLASH_PECR_PRGLOCK_Msk               (0x1UL << FLASH_PECR_PRGLOCK_Pos)  /*!< 0x00000002 */
  3170. #define FLASH_PECR_PRGLOCK                   FLASH_PECR_PRGLOCK_Msk            /*!< Program matrix Lock */
  3171. #define FLASH_PECR_OPTLOCK_Pos               (2U)                              
  3172. #define FLASH_PECR_OPTLOCK_Msk               (0x1UL << FLASH_PECR_OPTLOCK_Pos)  /*!< 0x00000004 */
  3173. #define FLASH_PECR_OPTLOCK                   FLASH_PECR_OPTLOCK_Msk            /*!< Option byte matrix Lock */
  3174. #define FLASH_PECR_PROG_Pos                  (3U)                              
  3175. #define FLASH_PECR_PROG_Msk                  (0x1UL << FLASH_PECR_PROG_Pos)     /*!< 0x00000008 */
  3176. #define FLASH_PECR_PROG                      FLASH_PECR_PROG_Msk               /*!< Program matrix selection */
  3177. #define FLASH_PECR_DATA_Pos                  (4U)                              
  3178. #define FLASH_PECR_DATA_Msk                  (0x1UL << FLASH_PECR_DATA_Pos)     /*!< 0x00000010 */
  3179. #define FLASH_PECR_DATA                      FLASH_PECR_DATA_Msk               /*!< Data matrix selection */
  3180. #define FLASH_PECR_FTDW_Pos                  (8U)                              
  3181. #define FLASH_PECR_FTDW_Msk                  (0x1UL << FLASH_PECR_FTDW_Pos)     /*!< 0x00000100 */
  3182. #define FLASH_PECR_FTDW                      FLASH_PECR_FTDW_Msk               /*!< Fixed Time Data write for Word/Half Word/Byte programming */
  3183. #define FLASH_PECR_ERASE_Pos                 (9U)                              
  3184. #define FLASH_PECR_ERASE_Msk                 (0x1UL << FLASH_PECR_ERASE_Pos)    /*!< 0x00000200 */
  3185. #define FLASH_PECR_ERASE                     FLASH_PECR_ERASE_Msk              /*!< Page erasing mode */
  3186. #define FLASH_PECR_FPRG_Pos                  (10U)                            
  3187. #define FLASH_PECR_FPRG_Msk                  (0x1UL << FLASH_PECR_FPRG_Pos)     /*!< 0x00000400 */
  3188. #define FLASH_PECR_FPRG                      FLASH_PECR_FPRG_Msk               /*!< Fast Page/Half Page programming mode */
  3189. #define FLASH_PECR_PARALLBANK_Pos            (15U)                            
  3190. #define FLASH_PECR_PARALLBANK_Msk            (0x1UL << FLASH_PECR_PARALLBANK_Pos) /*!< 0x00008000 */
  3191. #define FLASH_PECR_PARALLBANK                FLASH_PECR_PARALLBANK_Msk         /*!< Parallel Bank mode */
  3192. #define FLASH_PECR_EOPIE_Pos                 (16U)                            
  3193. #define FLASH_PECR_EOPIE_Msk                 (0x1UL << FLASH_PECR_EOPIE_Pos)    /*!< 0x00010000 */
  3194. #define FLASH_PECR_EOPIE                     FLASH_PECR_EOPIE_Msk              /*!< End of programming interrupt */
  3195. #define FLASH_PECR_ERRIE_Pos                 (17U)                            
  3196. #define FLASH_PECR_ERRIE_Msk                 (0x1UL << FLASH_PECR_ERRIE_Pos)    /*!< 0x00020000 */
  3197. #define FLASH_PECR_ERRIE                     FLASH_PECR_ERRIE_Msk              /*!< Error interrupt */
  3198. #define FLASH_PECR_OBL_LAUNCH_Pos            (18U)                            
  3199. #define FLASH_PECR_OBL_LAUNCH_Msk            (0x1UL << FLASH_PECR_OBL_LAUNCH_Pos) /*!< 0x00040000 */
  3200. #define FLASH_PECR_OBL_LAUNCH                FLASH_PECR_OBL_LAUNCH_Msk         /*!< Launch the option byte loading */
  3201.  
  3202. /******************  Bit definition for FLASH_PDKEYR register  ******************/
  3203. #define FLASH_PDKEYR_PDKEYR_Pos              (0U)                              
  3204. #define FLASH_PDKEYR_PDKEYR_Msk              (0xFFFFFFFFUL << FLASH_PDKEYR_PDKEYR_Pos) /*!< 0xFFFFFFFF */
  3205. #define FLASH_PDKEYR_PDKEYR                  FLASH_PDKEYR_PDKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
  3206.  
  3207. /******************  Bit definition for FLASH_PEKEYR register  ******************/
  3208. #define FLASH_PEKEYR_PEKEYR_Pos              (0U)                              
  3209. #define FLASH_PEKEYR_PEKEYR_Msk              (0xFFFFFFFFUL << FLASH_PEKEYR_PEKEYR_Pos) /*!< 0xFFFFFFFF */
  3210. #define FLASH_PEKEYR_PEKEYR                  FLASH_PEKEYR_PEKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
  3211.  
  3212. /******************  Bit definition for FLASH_PRGKEYR register  ******************/
  3213. #define FLASH_PRGKEYR_PRGKEYR_Pos            (0U)                              
  3214. #define FLASH_PRGKEYR_PRGKEYR_Msk            (0xFFFFFFFFUL << FLASH_PRGKEYR_PRGKEYR_Pos) /*!< 0xFFFFFFFF */
  3215. #define FLASH_PRGKEYR_PRGKEYR                FLASH_PRGKEYR_PRGKEYR_Msk         /*!< Program matrix Key */
  3216.  
  3217. /******************  Bit definition for FLASH_OPTKEYR register  ******************/
  3218. #define FLASH_OPTKEYR_OPTKEYR_Pos            (0U)                              
  3219. #define FLASH_OPTKEYR_OPTKEYR_Msk            (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  3220. #define FLASH_OPTKEYR_OPTKEYR                FLASH_OPTKEYR_OPTKEYR_Msk         /*!< Option bytes matrix Key */
  3221.  
  3222. /******************  Bit definition for FLASH_SR register  *******************/
  3223. #define FLASH_SR_BSY_Pos                     (0U)                              
  3224. #define FLASH_SR_BSY_Msk                     (0x1UL << FLASH_SR_BSY_Pos)        /*!< 0x00000001 */
  3225. #define FLASH_SR_BSY                         FLASH_SR_BSY_Msk                  /*!< Busy */
  3226. #define FLASH_SR_EOP_Pos                     (1U)                              
  3227. #define FLASH_SR_EOP_Msk                     (0x1UL << FLASH_SR_EOP_Pos)        /*!< 0x00000002 */
  3228. #define FLASH_SR_EOP                         FLASH_SR_EOP_Msk                  /*!< End Of Programming*/
  3229. #define FLASH_SR_ENDHV_Pos                   (2U)                              
  3230. #define FLASH_SR_ENDHV_Msk                   (0x1UL << FLASH_SR_ENDHV_Pos)      /*!< 0x00000004 */
  3231. #define FLASH_SR_ENDHV                       FLASH_SR_ENDHV_Msk                /*!< End of high voltage */
  3232. #define FLASH_SR_READY_Pos                   (3U)                              
  3233. #define FLASH_SR_READY_Msk                   (0x1UL << FLASH_SR_READY_Pos)      /*!< 0x00000008 */
  3234. #define FLASH_SR_READY                       FLASH_SR_READY_Msk                /*!< Flash ready after low power mode */
  3235.  
  3236. #define FLASH_SR_WRPERR_Pos                  (8U)                              
  3237. #define FLASH_SR_WRPERR_Msk                  (0x1UL << FLASH_SR_WRPERR_Pos)     /*!< 0x00000100 */
  3238. #define FLASH_SR_WRPERR                      FLASH_SR_WRPERR_Msk               /*!< Write protected error */
  3239. #define FLASH_SR_PGAERR_Pos                  (9U)                              
  3240. #define FLASH_SR_PGAERR_Msk                  (0x1UL << FLASH_SR_PGAERR_Pos)     /*!< 0x00000200 */
  3241. #define FLASH_SR_PGAERR                      FLASH_SR_PGAERR_Msk               /*!< Programming Alignment Error */
  3242. #define FLASH_SR_SIZERR_Pos                  (10U)                            
  3243. #define FLASH_SR_SIZERR_Msk                  (0x1UL << FLASH_SR_SIZERR_Pos)     /*!< 0x00000400 */
  3244. #define FLASH_SR_SIZERR                      FLASH_SR_SIZERR_Msk               /*!< Size error */
  3245. #define FLASH_SR_OPTVERR_Pos                 (11U)                            
  3246. #define FLASH_SR_OPTVERR_Msk                 (0x1UL << FLASH_SR_OPTVERR_Pos)    /*!< 0x00000800 */
  3247. #define FLASH_SR_OPTVERR                     FLASH_SR_OPTVERR_Msk              /*!< Option validity error */
  3248. #define FLASH_SR_OPTVERRUSR_Pos              (12U)                            
  3249. #define FLASH_SR_OPTVERRUSR_Msk              (0x1UL << FLASH_SR_OPTVERRUSR_Pos) /*!< 0x00001000 */
  3250. #define FLASH_SR_OPTVERRUSR                  FLASH_SR_OPTVERRUSR_Msk           /*!< Option User validity error */
  3251.  
  3252. /******************  Bit definition for FLASH_OBR register  *******************/
  3253. #define FLASH_OBR_RDPRT_Pos                  (0U)                              
  3254. #define FLASH_OBR_RDPRT_Msk                  (0xFFUL << FLASH_OBR_RDPRT_Pos)    /*!< 0x000000FF */
  3255. #define FLASH_OBR_RDPRT                      FLASH_OBR_RDPRT_Msk               /*!< Read Protection */
  3256. #define FLASH_OBR_BOR_LEV_Pos                (16U)                            
  3257. #define FLASH_OBR_BOR_LEV_Msk                (0xFUL << FLASH_OBR_BOR_LEV_Pos)   /*!< 0x000F0000 */
  3258. #define FLASH_OBR_BOR_LEV                    FLASH_OBR_BOR_LEV_Msk             /*!< BOR_LEV[3:0] Brown Out Reset Threshold Level*/
  3259. #define FLASH_OBR_USER_Pos                   (20U)                            
  3260. #define FLASH_OBR_USER_Msk                   (0xFUL << FLASH_OBR_USER_Pos)      /*!< 0x00F00000 */
  3261. #define FLASH_OBR_USER                       FLASH_OBR_USER_Msk                /*!< User Option Bytes */
  3262. #define FLASH_OBR_IWDG_SW_Pos                (20U)                            
  3263. #define FLASH_OBR_IWDG_SW_Msk                (0x1UL << FLASH_OBR_IWDG_SW_Pos)   /*!< 0x00100000 */
  3264. #define FLASH_OBR_IWDG_SW                    FLASH_OBR_IWDG_SW_Msk             /*!< IWDG_SW */
  3265. #define FLASH_OBR_nRST_STOP_Pos              (21U)                            
  3266. #define FLASH_OBR_nRST_STOP_Msk              (0x1UL << FLASH_OBR_nRST_STOP_Pos) /*!< 0x00200000 */
  3267. #define FLASH_OBR_nRST_STOP                  FLASH_OBR_nRST_STOP_Msk           /*!< nRST_STOP */
  3268. #define FLASH_OBR_nRST_STDBY_Pos             (22U)                            
  3269. #define FLASH_OBR_nRST_STDBY_Msk             (0x1UL << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00400000 */
  3270. #define FLASH_OBR_nRST_STDBY                 FLASH_OBR_nRST_STDBY_Msk          /*!< nRST_STDBY */
  3271. #define FLASH_OBR_nRST_BFB2_Pos              (23U)                            
  3272. #define FLASH_OBR_nRST_BFB2_Msk              (0x1UL << FLASH_OBR_nRST_BFB2_Pos) /*!< 0x00800000 */
  3273. #define FLASH_OBR_nRST_BFB2                  FLASH_OBR_nRST_BFB2_Msk           /*!< BFB2 */
  3274.  
  3275. /******************  Bit definition for FLASH_WRPR register  ******************/
  3276. #define FLASH_WRPR1_WRP_Pos                  (0U)                              
  3277. #define FLASH_WRPR1_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR1_WRP_Pos) /*!< 0xFFFFFFFF */
  3278. #define FLASH_WRPR1_WRP                      FLASH_WRPR1_WRP_Msk               /*!< Write Protect sectors 0  to 31  */
  3279. #define FLASH_WRPR2_WRP_Pos                  (0U)                              
  3280. #define FLASH_WRPR2_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR2_WRP_Pos) /*!< 0xFFFFFFFF */
  3281. #define FLASH_WRPR2_WRP                      FLASH_WRPR2_WRP_Msk               /*!< Write Protect sectors 32 to 63  */            
  3282. #define FLASH_WRPR3_WRP_Pos                  (0U)                              
  3283. #define FLASH_WRPR3_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR3_WRP_Pos) /*!< 0xFFFFFFFF */
  3284. #define FLASH_WRPR3_WRP                      FLASH_WRPR3_WRP_Msk               /*!< Write Protect sectors 64 to 95  */
  3285.  
  3286. /******************************************************************************/
  3287. /*                                                                            */
  3288. /*                       Flexible Static Memory Controller                    */
  3289. /*                                                                            */
  3290. /******************************************************************************/
  3291. /******************  Bit definition for FSMC_BCRx register (x=1..4) *******************/
  3292. #define FSMC_BCRx_MBKEN_Pos                 (0U)                              
  3293. #define FSMC_BCRx_MBKEN_Msk                 (0x1UL << FSMC_BCRx_MBKEN_Pos)      /*!< 0x00000001 */
  3294. #define FSMC_BCRx_MBKEN                     FSMC_BCRx_MBKEN_Msk                /*!< Memory bank enable bit */
  3295. #define FSMC_BCRx_MUXEN_Pos                 (1U)                              
  3296. #define FSMC_BCRx_MUXEN_Msk                 (0x1UL << FSMC_BCRx_MUXEN_Pos)      /*!< 0x00000002 */
  3297. #define FSMC_BCRx_MUXEN                     FSMC_BCRx_MUXEN_Msk                /*!< Address/data multiplexing enable bit */
  3298.  
  3299. #define FSMC_BCRx_MTYP_Pos                  (2U)                              
  3300. #define FSMC_BCRx_MTYP_Msk                  (0x3UL << FSMC_BCRx_MTYP_Pos)       /*!< 0x0000000C */
  3301. #define FSMC_BCRx_MTYP                      FSMC_BCRx_MTYP_Msk                 /*!< MTYP[1:0] bits (Memory type) */
  3302. #define FSMC_BCRx_MTYP_0                    (0x1UL << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000004 */
  3303. #define FSMC_BCRx_MTYP_1                    (0x2UL << FSMC_BCRx_MTYP_Pos)       /*!< 0x00000008 */
  3304.  
  3305. #define FSMC_BCRx_MWID_Pos                  (4U)                              
  3306. #define FSMC_BCRx_MWID_Msk                  (0x3UL << FSMC_BCRx_MWID_Pos)       /*!< 0x00000030 */
  3307. #define FSMC_BCRx_MWID                      FSMC_BCRx_MWID_Msk                 /*!< MWID[1:0] bits (Memory data bus width) */
  3308. #define FSMC_BCRx_MWID_0                    (0x1UL << FSMC_BCRx_MWID_Pos)       /*!< 0x00000010 */
  3309. #define FSMC_BCRx_MWID_1                    (0x2UL << FSMC_BCRx_MWID_Pos)       /*!< 0x00000020 */
  3310.  
  3311. #define FSMC_BCRx_FACCEN_Pos                (6U)                              
  3312. #define FSMC_BCRx_FACCEN_Msk                (0x1UL << FSMC_BCRx_FACCEN_Pos)     /*!< 0x00000040 */
  3313. #define FSMC_BCRx_FACCEN                    FSMC_BCRx_FACCEN_Msk               /*!< Flash access enable */
  3314. #define FSMC_BCRx_BURSTEN_Pos               (8U)                              
  3315. #define FSMC_BCRx_BURSTEN_Msk               (0x1UL << FSMC_BCRx_BURSTEN_Pos)    /*!< 0x00000100 */
  3316. #define FSMC_BCRx_BURSTEN                   FSMC_BCRx_BURSTEN_Msk              /*!< Burst enable bit */
  3317. #define FSMC_BCRx_WAITPOL_Pos               (9U)                              
  3318. #define FSMC_BCRx_WAITPOL_Msk               (0x1UL << FSMC_BCRx_WAITPOL_Pos)    /*!< 0x00000200 */
  3319. #define FSMC_BCRx_WAITPOL                   FSMC_BCRx_WAITPOL_Msk              /*!< Wait signal polarity bit */
  3320. #define FSMC_BCRx_WRAPMOD_Pos               (10U)                              
  3321. #define FSMC_BCRx_WRAPMOD_Msk               (0x1UL << FSMC_BCRx_WRAPMOD_Pos)    /*!< 0x00000400 */
  3322. #define FSMC_BCRx_WRAPMOD                   FSMC_BCRx_WRAPMOD_Msk              /*!< Wrapped burst mode support */
  3323. #define FSMC_BCRx_WAITCFG_Pos               (11U)                              
  3324. #define FSMC_BCRx_WAITCFG_Msk               (0x1UL << FSMC_BCRx_WAITCFG_Pos)    /*!< 0x00000800 */
  3325. #define FSMC_BCRx_WAITCFG                   FSMC_BCRx_WAITCFG_Msk              /*!< Wait timing configuration */
  3326. #define FSMC_BCRx_WREN_Pos                  (12U)                              
  3327. #define FSMC_BCRx_WREN_Msk                  (0x1UL << FSMC_BCRx_WREN_Pos)       /*!< 0x00001000 */
  3328. #define FSMC_BCRx_WREN                      FSMC_BCRx_WREN_Msk                 /*!< Write enable bit */
  3329. #define FSMC_BCRx_WAITEN_Pos                (13U)                              
  3330. #define FSMC_BCRx_WAITEN_Msk                (0x1UL << FSMC_BCRx_WAITEN_Pos)     /*!< 0x00002000 */
  3331. #define FSMC_BCRx_WAITEN                    FSMC_BCRx_WAITEN_Msk               /*!< Wait enable bit */
  3332. #define FSMC_BCRx_EXTMOD_Pos                (14U)                              
  3333. #define FSMC_BCRx_EXTMOD_Msk                (0x1UL << FSMC_BCRx_EXTMOD_Pos)     /*!< 0x00004000 */
  3334. #define FSMC_BCRx_EXTMOD                    FSMC_BCRx_EXTMOD_Msk               /*!< Extended mode enable */
  3335. #define FSMC_BCRx_ASYNCWAIT_Pos             (15U)                              
  3336. #define FSMC_BCRx_ASYNCWAIT_Msk             (0x1UL << FSMC_BCRx_ASYNCWAIT_Pos)  /*!< 0x00008000 */
  3337. #define FSMC_BCRx_ASYNCWAIT                 FSMC_BCRx_ASYNCWAIT_Msk            /*!< Asynchronous wait */
  3338. #define FSMC_BCRx_CBURSTRW_Pos              (19U)                              
  3339. #define FSMC_BCRx_CBURSTRW_Msk              (0x1UL << FSMC_BCRx_CBURSTRW_Pos)   /*!< 0x00080000 */
  3340. #define FSMC_BCRx_CBURSTRW                  FSMC_BCRx_CBURSTRW_Msk             /*!< Write burst enable */
  3341.  
  3342. /******************  Bit definition for FSMC_BTRx register (x=1..4)  ******************/
  3343. #define FSMC_BTRx_ADDSET_Pos                (0U)                              
  3344. #define FSMC_BTRx_ADDSET_Msk                (0xFUL << FSMC_BTRx_ADDSET_Pos)     /*!< 0x0000000F */
  3345. #define FSMC_BTRx_ADDSET                    FSMC_BTRx_ADDSET_Msk               /*!< ADDSET[3:0] bits (Address setup phase duration) */
  3346. #define FSMC_BTRx_ADDSET_0                  (0x1UL << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000001 */
  3347. #define FSMC_BTRx_ADDSET_1                  (0x2UL << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000002 */
  3348. #define FSMC_BTRx_ADDSET_2                  (0x4UL << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000004 */
  3349. #define FSMC_BTRx_ADDSET_3                  (0x8UL << FSMC_BTRx_ADDSET_Pos)     /*!< 0x00000008 */
  3350.  
  3351. #define FSMC_BTRx_ADDHLD_Pos                (4U)                              
  3352. #define FSMC_BTRx_ADDHLD_Msk                (0xFUL << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x000000F0 */
  3353. #define FSMC_BTRx_ADDHLD                    FSMC_BTRx_ADDHLD_Msk               /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  3354. #define FSMC_BTRx_ADDHLD_0                  (0x1UL << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000010 */
  3355. #define FSMC_BTRx_ADDHLD_1                  (0x2UL << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000020 */
  3356. #define FSMC_BTRx_ADDHLD_2                  (0x4UL << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000040 */
  3357. #define FSMC_BTRx_ADDHLD_3                  (0x8UL << FSMC_BTRx_ADDHLD_Pos)     /*!< 0x00000080 */
  3358.  
  3359. #define FSMC_BTRx_DATAST_Pos                (8U)                              
  3360. #define FSMC_BTRx_DATAST_Msk                (0xFFUL << FSMC_BTRx_DATAST_Pos)    /*!< 0x0000FF00 */
  3361. #define FSMC_BTRx_DATAST                    FSMC_BTRx_DATAST_Msk               /*!< DATAST [7:0] bits (Data-phase duration) */
  3362. #define FSMC_BTRx_DATAST_0                  (0x01UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000100 */
  3363. #define FSMC_BTRx_DATAST_1                  (0x02UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000200 */
  3364. #define FSMC_BTRx_DATAST_2                  (0x04UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000400 */
  3365. #define FSMC_BTRx_DATAST_3                  (0x08UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00000800 */
  3366. #define FSMC_BTRx_DATAST_4                  (0x10UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00001000 */
  3367. #define FSMC_BTRx_DATAST_5                  (0x20UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00002000 */
  3368. #define FSMC_BTRx_DATAST_6                  (0x40UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00004000 */
  3369. #define FSMC_BTRx_DATAST_7                  (0x80UL << FSMC_BTRx_DATAST_Pos)    /*!< 0x00008000 */
  3370.  
  3371. #define FSMC_BTRx_BUSTURN_Pos               (16U)                              
  3372. #define FSMC_BTRx_BUSTURN_Msk               (0xFUL << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x000F0000 */
  3373. #define FSMC_BTRx_BUSTURN                   FSMC_BTRx_BUSTURN_Msk              /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  3374. #define FSMC_BTRx_BUSTURN_0                 (0x1UL << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00010000 */
  3375. #define FSMC_BTRx_BUSTURN_1                 (0x2UL << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00020000 */
  3376. #define FSMC_BTRx_BUSTURN_2                 (0x4UL << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00040000 */
  3377. #define FSMC_BTRx_BUSTURN_3                 (0x8UL << FSMC_BTRx_BUSTURN_Pos)    /*!< 0x00080000 */
  3378.  
  3379. #define FSMC_BTRx_CLKDIV_Pos                (20U)                              
  3380. #define FSMC_BTRx_CLKDIV_Msk                (0xFUL << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00F00000 */
  3381. #define FSMC_BTRx_CLKDIV                    FSMC_BTRx_CLKDIV_Msk               /*!< CLKDIV[3:0] bits (Clock divide ratio) */
  3382. #define FSMC_BTRx_CLKDIV_0                  (0x1UL << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00100000 */
  3383. #define FSMC_BTRx_CLKDIV_1                  (0x2UL << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00200000 */
  3384. #define FSMC_BTRx_CLKDIV_2                  (0x4UL << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00400000 */
  3385. #define FSMC_BTRx_CLKDIV_3                  (0x8UL << FSMC_BTRx_CLKDIV_Pos)     /*!< 0x00800000 */
  3386.  
  3387. #define FSMC_BTRx_DATLAT_Pos                (24U)                              
  3388. #define FSMC_BTRx_DATLAT_Msk                (0xFUL << FSMC_BTRx_DATLAT_Pos)     /*!< 0x0F000000 */
  3389. #define FSMC_BTRx_DATLAT                    FSMC_BTRx_DATLAT_Msk               /*!< DATLA[3:0] bits (Data latency) */
  3390. #define FSMC_BTRx_DATLAT_0                  (0x1UL << FSMC_BTRx_DATLAT_Pos)     /*!< 0x01000000 */
  3391. #define FSMC_BTRx_DATLAT_1                  (0x2UL << FSMC_BTRx_DATLAT_Pos)     /*!< 0x02000000 */
  3392. #define FSMC_BTRx_DATLAT_2                  (0x4UL << FSMC_BTRx_DATLAT_Pos)     /*!< 0x04000000 */
  3393. #define FSMC_BTRx_DATLAT_3                  (0x8UL << FSMC_BTRx_DATLAT_Pos)     /*!< 0x08000000 */
  3394.  
  3395. #define FSMC_BTRx_ACCMOD_Pos                (28U)                              
  3396. #define FSMC_BTRx_ACCMOD_Msk                (0x3UL << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x30000000 */
  3397. #define FSMC_BTRx_ACCMOD                    FSMC_BTRx_ACCMOD_Msk               /*!< ACCMOD[1:0] bits (Access mode) */
  3398. #define FSMC_BTRx_ACCMOD_0                  (0x1UL << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x10000000 */
  3399. #define FSMC_BTRx_ACCMOD_1                  (0x2UL << FSMC_BTRx_ACCMOD_Pos)     /*!< 0x20000000 */
  3400.  
  3401. /******************  Bit definition for FSMC_BWTRx register (x=1..4) ******************/
  3402. #define FSMC_BWTRx_ADDSET_Pos               (0U)                              
  3403. #define FSMC_BWTRx_ADDSET_Msk               (0xFUL << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x0000000F */
  3404. #define FSMC_BWTRx_ADDSET                   FSMC_BWTRx_ADDSET_Msk              /*!< ADDSET[3:0] bits (Address setup phase duration) */
  3405. #define FSMC_BWTRx_ADDSET_0                 (0x1UL << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000001 */
  3406. #define FSMC_BWTRx_ADDSET_1                 (0x2UL << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000002 */
  3407. #define FSMC_BWTRx_ADDSET_2                 (0x4UL << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000004 */
  3408. #define FSMC_BWTRx_ADDSET_3                 (0x8UL << FSMC_BWTRx_ADDSET_Pos)    /*!< 0x00000008 */
  3409.  
  3410. #define FSMC_BWTRx_ADDHLD_Pos               (4U)                              
  3411. #define FSMC_BWTRx_ADDHLD_Msk               (0xFUL << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x000000F0 */
  3412. #define FSMC_BWTRx_ADDHLD                   FSMC_BWTRx_ADDHLD_Msk              /*!< ADDHLD[3:0] bits (Address-hold phase duration) */
  3413. #define FSMC_BWTRx_ADDHLD_0                 (0x1UL << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000010 */
  3414. #define FSMC_BWTRx_ADDHLD_1                 (0x2UL << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000020 */
  3415. #define FSMC_BWTRx_ADDHLD_2                 (0x4UL << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000040 */
  3416. #define FSMC_BWTRx_ADDHLD_3                 (0x8UL << FSMC_BWTRx_ADDHLD_Pos)    /*!< 0x00000080 */
  3417.  
  3418. #define FSMC_BWTRx_DATAST_Pos               (8U)                              
  3419. #define FSMC_BWTRx_DATAST_Msk               (0xFFUL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x0000FF00 */
  3420. #define FSMC_BWTRx_DATAST                   FSMC_BWTRx_DATAST_Msk              /*!< DATAST [7:0] bits (Data-phase duration) */
  3421. #define FSMC_BWTRx_DATAST_0                 (0x01UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000100 */
  3422. #define FSMC_BWTRx_DATAST_1                 (0x02UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000200 */
  3423. #define FSMC_BWTRx_DATAST_2                 (0x04UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000400 */
  3424. #define FSMC_BWTRx_DATAST_3                 (0x08UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00000800 */
  3425. #define FSMC_BWTRx_DATAST_4                 (0x10UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00001000 */
  3426. #define FSMC_BWTRx_DATAST_5                 (0x20UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00002000 */
  3427. #define FSMC_BWTRx_DATAST_6                 (0x40UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00004000 */
  3428. #define FSMC_BWTRx_DATAST_7                 (0x80UL << FSMC_BWTRx_DATAST_Pos)   /*!< 0x00008000 */
  3429.  
  3430. #define FSMC_BWTRx_BUSTURN_Pos              (16U)                              
  3431. #define FSMC_BWTRx_BUSTURN_Msk              (0xFUL << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x000F0000 */
  3432. #define FSMC_BWTRx_BUSTURN                  FSMC_BWTRx_BUSTURN_Msk             /*!< BUSTURN[3:0] bits (Bus turnaround phase duration) */
  3433. #define FSMC_BWTRx_BUSTURN_0                (0x1UL << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00010000 */
  3434. #define FSMC_BWTRx_BUSTURN_1                (0x2UL << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00020000 */
  3435. #define FSMC_BWTRx_BUSTURN_2                (0x4UL << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00040000 */
  3436. #define FSMC_BWTRx_BUSTURN_3                (0x8UL << FSMC_BWTRx_BUSTURN_Pos)   /*!< 0x00080000 */
  3437.  
  3438. #define FSMC_BWTRx_ACCMOD_Pos               (28U)                              
  3439. #define FSMC_BWTRx_ACCMOD_Msk               (0x3UL << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x30000000 */
  3440. #define FSMC_BWTRx_ACCMOD                   FSMC_BWTRx_ACCMOD_Msk              /*!< ACCMOD[1:0] bits (Access mode) */
  3441. #define FSMC_BWTRx_ACCMOD_0                 (0x1UL << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x10000000 */
  3442. #define FSMC_BWTRx_ACCMOD_1                 (0x2UL << FSMC_BWTRx_ACCMOD_Pos)    /*!< 0x20000000 */
  3443.  
  3444. /******************************************************************************/
  3445. /*                                                                            */
  3446. /*                            General Purpose I/O                             */
  3447. /*                                                                            */
  3448. /******************************************************************************/
  3449. /******************  Bits definition for GPIO_MODER register  *****************/
  3450. #define GPIO_MODER_MODER0_Pos                (0U)                              
  3451. #define GPIO_MODER_MODER0_Msk                (0x3UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000003 */
  3452. #define GPIO_MODER_MODER0                    GPIO_MODER_MODER0_Msk            
  3453. #define GPIO_MODER_MODER0_0                  (0x1UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000001 */
  3454. #define GPIO_MODER_MODER0_1                  (0x2UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000002 */
  3455.  
  3456. #define GPIO_MODER_MODER1_Pos                (2U)                              
  3457. #define GPIO_MODER_MODER1_Msk                (0x3UL << GPIO_MODER_MODER1_Pos)   /*!< 0x0000000C */
  3458. #define GPIO_MODER_MODER1                    GPIO_MODER_MODER1_Msk            
  3459. #define GPIO_MODER_MODER1_0                  (0x1UL << GPIO_MODER_MODER1_Pos)   /*!< 0x00000004 */
  3460. #define GPIO_MODER_MODER1_1                  (0x2UL << GPIO_MODER_MODER1_Pos)   /*!< 0x00000008 */
  3461.  
  3462. #define GPIO_MODER_MODER2_Pos                (4U)                              
  3463. #define GPIO_MODER_MODER2_Msk                (0x3UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000030 */
  3464. #define GPIO_MODER_MODER2                    GPIO_MODER_MODER2_Msk            
  3465. #define GPIO_MODER_MODER2_0                  (0x1UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000010 */
  3466. #define GPIO_MODER_MODER2_1                  (0x2UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000020 */
  3467.  
  3468. #define GPIO_MODER_MODER3_Pos                (6U)                              
  3469. #define GPIO_MODER_MODER3_Msk                (0x3UL << GPIO_MODER_MODER3_Pos)   /*!< 0x000000C0 */
  3470. #define GPIO_MODER_MODER3                    GPIO_MODER_MODER3_Msk            
  3471. #define GPIO_MODER_MODER3_0                  (0x1UL << GPIO_MODER_MODER3_Pos)   /*!< 0x00000040 */
  3472. #define GPIO_MODER_MODER3_1                  (0x2UL << GPIO_MODER_MODER3_Pos)   /*!< 0x00000080 */
  3473.  
  3474. #define GPIO_MODER_MODER4_Pos                (8U)                              
  3475. #define GPIO_MODER_MODER4_Msk                (0x3UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000300 */
  3476. #define GPIO_MODER_MODER4                    GPIO_MODER_MODER4_Msk            
  3477. #define GPIO_MODER_MODER4_0                  (0x1UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000100 */
  3478. #define GPIO_MODER_MODER4_1                  (0x2UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000200 */
  3479.  
  3480. #define GPIO_MODER_MODER5_Pos                (10U)                            
  3481. #define GPIO_MODER_MODER5_Msk                (0x3UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000C00 */
  3482. #define GPIO_MODER_MODER5                    GPIO_MODER_MODER5_Msk            
  3483. #define GPIO_MODER_MODER5_0                  (0x1UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000400 */
  3484. #define GPIO_MODER_MODER5_1                  (0x2UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000800 */
  3485.  
  3486. #define GPIO_MODER_MODER6_Pos                (12U)                            
  3487. #define GPIO_MODER_MODER6_Msk                (0x3UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00003000 */
  3488. #define GPIO_MODER_MODER6                    GPIO_MODER_MODER6_Msk            
  3489. #define GPIO_MODER_MODER6_0                  (0x1UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00001000 */
  3490. #define GPIO_MODER_MODER6_1                  (0x2UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00002000 */
  3491.  
  3492. #define GPIO_MODER_MODER7_Pos                (14U)                            
  3493. #define GPIO_MODER_MODER7_Msk                (0x3UL << GPIO_MODER_MODER7_Pos)   /*!< 0x0000C000 */
  3494. #define GPIO_MODER_MODER7                    GPIO_MODER_MODER7_Msk            
  3495. #define GPIO_MODER_MODER7_0                  (0x1UL << GPIO_MODER_MODER7_Pos)   /*!< 0x00004000 */
  3496. #define GPIO_MODER_MODER7_1                  (0x2UL << GPIO_MODER_MODER7_Pos)   /*!< 0x00008000 */
  3497.  
  3498. #define GPIO_MODER_MODER8_Pos                (16U)                            
  3499. #define GPIO_MODER_MODER8_Msk                (0x3UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00030000 */
  3500. #define GPIO_MODER_MODER8                    GPIO_MODER_MODER8_Msk            
  3501. #define GPIO_MODER_MODER8_0                  (0x1UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00010000 */
  3502. #define GPIO_MODER_MODER8_1                  (0x2UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00020000 */
  3503.  
  3504. #define GPIO_MODER_MODER9_Pos                (18U)                            
  3505. #define GPIO_MODER_MODER9_Msk                (0x3UL << GPIO_MODER_MODER9_Pos)   /*!< 0x000C0000 */
  3506. #define GPIO_MODER_MODER9                    GPIO_MODER_MODER9_Msk            
  3507. #define GPIO_MODER_MODER9_0                  (0x1UL << GPIO_MODER_MODER9_Pos)   /*!< 0x00040000 */
  3508. #define GPIO_MODER_MODER9_1                  (0x2UL << GPIO_MODER_MODER9_Pos)   /*!< 0x00080000 */
  3509.  
  3510. #define GPIO_MODER_MODER10_Pos               (20U)                            
  3511. #define GPIO_MODER_MODER10_Msk               (0x3UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00300000 */
  3512. #define GPIO_MODER_MODER10                   GPIO_MODER_MODER10_Msk            
  3513. #define GPIO_MODER_MODER10_0                 (0x1UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00100000 */
  3514. #define GPIO_MODER_MODER10_1                 (0x2UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00200000 */
  3515.  
  3516. #define GPIO_MODER_MODER11_Pos               (22U)                            
  3517. #define GPIO_MODER_MODER11_Msk               (0x3UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00C00000 */
  3518. #define GPIO_MODER_MODER11                   GPIO_MODER_MODER11_Msk            
  3519. #define GPIO_MODER_MODER11_0                 (0x1UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00400000 */
  3520. #define GPIO_MODER_MODER11_1                 (0x2UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00800000 */
  3521.  
  3522. #define GPIO_MODER_MODER12_Pos               (24U)                            
  3523. #define GPIO_MODER_MODER12_Msk               (0x3UL << GPIO_MODER_MODER12_Pos)  /*!< 0x03000000 */
  3524. #define GPIO_MODER_MODER12                   GPIO_MODER_MODER12_Msk            
  3525. #define GPIO_MODER_MODER12_0                 (0x1UL << GPIO_MODER_MODER12_Pos)  /*!< 0x01000000 */
  3526. #define GPIO_MODER_MODER12_1                 (0x2UL << GPIO_MODER_MODER12_Pos)  /*!< 0x02000000 */
  3527.  
  3528. #define GPIO_MODER_MODER13_Pos               (26U)                            
  3529. #define GPIO_MODER_MODER13_Msk               (0x3UL << GPIO_MODER_MODER13_Pos)  /*!< 0x0C000000 */
  3530. #define GPIO_MODER_MODER13                   GPIO_MODER_MODER13_Msk            
  3531. #define GPIO_MODER_MODER13_0                 (0x1UL << GPIO_MODER_MODER13_Pos)  /*!< 0x04000000 */
  3532. #define GPIO_MODER_MODER13_1                 (0x2UL << GPIO_MODER_MODER13_Pos)  /*!< 0x08000000 */
  3533.  
  3534. #define GPIO_MODER_MODER14_Pos               (28U)                            
  3535. #define GPIO_MODER_MODER14_Msk               (0x3UL << GPIO_MODER_MODER14_Pos)  /*!< 0x30000000 */
  3536. #define GPIO_MODER_MODER14                   GPIO_MODER_MODER14_Msk            
  3537. #define GPIO_MODER_MODER14_0                 (0x1UL << GPIO_MODER_MODER14_Pos)  /*!< 0x10000000 */
  3538. #define GPIO_MODER_MODER14_1                 (0x2UL << GPIO_MODER_MODER14_Pos)  /*!< 0x20000000 */
  3539.  
  3540. #define GPIO_MODER_MODER15_Pos               (30U)                            
  3541. #define GPIO_MODER_MODER15_Msk               (0x3UL << GPIO_MODER_MODER15_Pos)  /*!< 0xC0000000 */
  3542. #define GPIO_MODER_MODER15                   GPIO_MODER_MODER15_Msk            
  3543. #define GPIO_MODER_MODER15_0                 (0x1UL << GPIO_MODER_MODER15_Pos)  /*!< 0x40000000 */
  3544. #define GPIO_MODER_MODER15_1                 (0x2UL << GPIO_MODER_MODER15_Pos)  /*!< 0x80000000 */
  3545.  
  3546. /******************  Bits definition for GPIO_OTYPER register  ****************/
  3547. #define GPIO_OTYPER_OT_0                     (0x00000001U)                    
  3548. #define GPIO_OTYPER_OT_1                     (0x00000002U)                    
  3549. #define GPIO_OTYPER_OT_2                     (0x00000004U)                    
  3550. #define GPIO_OTYPER_OT_3                     (0x00000008U)                    
  3551. #define GPIO_OTYPER_OT_4                     (0x00000010U)                    
  3552. #define GPIO_OTYPER_OT_5                     (0x00000020U)                    
  3553. #define GPIO_OTYPER_OT_6                     (0x00000040U)                    
  3554. #define GPIO_OTYPER_OT_7                     (0x00000080U)                    
  3555. #define GPIO_OTYPER_OT_8                     (0x00000100U)                    
  3556. #define GPIO_OTYPER_OT_9                     (0x00000200U)                    
  3557. #define GPIO_OTYPER_OT_10                    (0x00000400U)                    
  3558. #define GPIO_OTYPER_OT_11                    (0x00000800U)                    
  3559. #define GPIO_OTYPER_OT_12                    (0x00001000U)                    
  3560. #define GPIO_OTYPER_OT_13                    (0x00002000U)                    
  3561. #define GPIO_OTYPER_OT_14                    (0x00004000U)                    
  3562. #define GPIO_OTYPER_OT_15                    (0x00008000U)                    
  3563.  
  3564. /******************  Bits definition for GPIO_OSPEEDR register  ***************/
  3565. #define GPIO_OSPEEDER_OSPEEDR0_Pos           (0U)                              
  3566. #define GPIO_OSPEEDER_OSPEEDR0_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000003 */
  3567. #define GPIO_OSPEEDER_OSPEEDR0               GPIO_OSPEEDER_OSPEEDR0_Msk        
  3568. #define GPIO_OSPEEDER_OSPEEDR0_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000001 */
  3569. #define GPIO_OSPEEDER_OSPEEDR0_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000002 */
  3570.  
  3571. #define GPIO_OSPEEDER_OSPEEDR1_Pos           (2U)                              
  3572. #define GPIO_OSPEEDER_OSPEEDR1_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x0000000C */
  3573. #define GPIO_OSPEEDER_OSPEEDR1               GPIO_OSPEEDER_OSPEEDR1_Msk        
  3574. #define GPIO_OSPEEDER_OSPEEDR1_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000004 */
  3575. #define GPIO_OSPEEDER_OSPEEDR1_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000008 */
  3576.  
  3577. #define GPIO_OSPEEDER_OSPEEDR2_Pos           (4U)                              
  3578. #define GPIO_OSPEEDER_OSPEEDR2_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000030 */
  3579. #define GPIO_OSPEEDER_OSPEEDR2               GPIO_OSPEEDER_OSPEEDR2_Msk        
  3580. #define GPIO_OSPEEDER_OSPEEDR2_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000010 */
  3581. #define GPIO_OSPEEDER_OSPEEDR2_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000020 */
  3582.  
  3583. #define GPIO_OSPEEDER_OSPEEDR3_Pos           (6U)                              
  3584. #define GPIO_OSPEEDER_OSPEEDR3_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x000000C0 */
  3585. #define GPIO_OSPEEDER_OSPEEDR3               GPIO_OSPEEDER_OSPEEDR3_Msk        
  3586. #define GPIO_OSPEEDER_OSPEEDR3_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000040 */
  3587. #define GPIO_OSPEEDER_OSPEEDR3_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000080 */
  3588.  
  3589. #define GPIO_OSPEEDER_OSPEEDR4_Pos           (8U)                              
  3590. #define GPIO_OSPEEDER_OSPEEDR4_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000300 */
  3591. #define GPIO_OSPEEDER_OSPEEDR4               GPIO_OSPEEDER_OSPEEDR4_Msk        
  3592. #define GPIO_OSPEEDER_OSPEEDR4_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000100 */
  3593. #define GPIO_OSPEEDER_OSPEEDR4_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000200 */
  3594.  
  3595. #define GPIO_OSPEEDER_OSPEEDR5_Pos           (10U)                            
  3596. #define GPIO_OSPEEDER_OSPEEDR5_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000C00 */
  3597. #define GPIO_OSPEEDER_OSPEEDR5               GPIO_OSPEEDER_OSPEEDR5_Msk        
  3598. #define GPIO_OSPEEDER_OSPEEDR5_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000400 */
  3599. #define GPIO_OSPEEDER_OSPEEDR5_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000800 */
  3600.  
  3601. #define GPIO_OSPEEDER_OSPEEDR6_Pos           (12U)                            
  3602. #define GPIO_OSPEEDER_OSPEEDR6_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00003000 */
  3603. #define GPIO_OSPEEDER_OSPEEDR6               GPIO_OSPEEDER_OSPEEDR6_Msk        
  3604. #define GPIO_OSPEEDER_OSPEEDR6_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00001000 */
  3605. #define GPIO_OSPEEDER_OSPEEDR6_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00002000 */
  3606.  
  3607. #define GPIO_OSPEEDER_OSPEEDR7_Pos           (14U)                            
  3608. #define GPIO_OSPEEDER_OSPEEDR7_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x0000C000 */
  3609. #define GPIO_OSPEEDER_OSPEEDR7               GPIO_OSPEEDER_OSPEEDR7_Msk        
  3610. #define GPIO_OSPEEDER_OSPEEDR7_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00004000 */
  3611. #define GPIO_OSPEEDER_OSPEEDR7_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00008000 */
  3612.  
  3613. #define GPIO_OSPEEDER_OSPEEDR8_Pos           (16U)                            
  3614. #define GPIO_OSPEEDER_OSPEEDR8_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00030000 */
  3615. #define GPIO_OSPEEDER_OSPEEDR8               GPIO_OSPEEDER_OSPEEDR8_Msk        
  3616. #define GPIO_OSPEEDER_OSPEEDR8_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00010000 */
  3617. #define GPIO_OSPEEDER_OSPEEDR8_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00020000 */
  3618.  
  3619. #define GPIO_OSPEEDER_OSPEEDR9_Pos           (18U)                            
  3620. #define GPIO_OSPEEDER_OSPEEDR9_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x000C0000 */
  3621. #define GPIO_OSPEEDER_OSPEEDR9               GPIO_OSPEEDER_OSPEEDR9_Msk        
  3622. #define GPIO_OSPEEDER_OSPEEDR9_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00040000 */
  3623. #define GPIO_OSPEEDER_OSPEEDR9_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00080000 */
  3624.  
  3625. #define GPIO_OSPEEDER_OSPEEDR10_Pos          (20U)                            
  3626. #define GPIO_OSPEEDER_OSPEEDR10_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00300000 */
  3627. #define GPIO_OSPEEDER_OSPEEDR10              GPIO_OSPEEDER_OSPEEDR10_Msk      
  3628. #define GPIO_OSPEEDER_OSPEEDR10_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00100000 */
  3629. #define GPIO_OSPEEDER_OSPEEDR10_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00200000 */
  3630.  
  3631. #define GPIO_OSPEEDER_OSPEEDR11_Pos          (22U)                            
  3632. #define GPIO_OSPEEDER_OSPEEDR11_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00C00000 */
  3633. #define GPIO_OSPEEDER_OSPEEDR11              GPIO_OSPEEDER_OSPEEDR11_Msk      
  3634. #define GPIO_OSPEEDER_OSPEEDR11_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00400000 */
  3635. #define GPIO_OSPEEDER_OSPEEDR11_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00800000 */
  3636.  
  3637. #define GPIO_OSPEEDER_OSPEEDR12_Pos          (24U)                            
  3638. #define GPIO_OSPEEDER_OSPEEDR12_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x03000000 */
  3639. #define GPIO_OSPEEDER_OSPEEDR12              GPIO_OSPEEDER_OSPEEDR12_Msk      
  3640. #define GPIO_OSPEEDER_OSPEEDR12_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x01000000 */
  3641. #define GPIO_OSPEEDER_OSPEEDR12_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x02000000 */
  3642.  
  3643. #define GPIO_OSPEEDER_OSPEEDR13_Pos          (26U)                            
  3644. #define GPIO_OSPEEDER_OSPEEDR13_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x0C000000 */
  3645. #define GPIO_OSPEEDER_OSPEEDR13              GPIO_OSPEEDER_OSPEEDR13_Msk      
  3646. #define GPIO_OSPEEDER_OSPEEDR13_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x04000000 */
  3647. #define GPIO_OSPEEDER_OSPEEDR13_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x08000000 */
  3648.  
  3649. #define GPIO_OSPEEDER_OSPEEDR14_Pos          (28U)                            
  3650. #define GPIO_OSPEEDER_OSPEEDR14_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x30000000 */
  3651. #define GPIO_OSPEEDER_OSPEEDR14              GPIO_OSPEEDER_OSPEEDR14_Msk      
  3652. #define GPIO_OSPEEDER_OSPEEDR14_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x10000000 */
  3653. #define GPIO_OSPEEDER_OSPEEDR14_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x20000000 */
  3654.  
  3655. #define GPIO_OSPEEDER_OSPEEDR15_Pos          (30U)                            
  3656. #define GPIO_OSPEEDER_OSPEEDR15_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0xC0000000 */
  3657. #define GPIO_OSPEEDER_OSPEEDR15              GPIO_OSPEEDER_OSPEEDR15_Msk      
  3658. #define GPIO_OSPEEDER_OSPEEDR15_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x40000000 */
  3659. #define GPIO_OSPEEDER_OSPEEDR15_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x80000000 */
  3660.  
  3661. /******************  Bits definition for GPIO_PUPDR register  *****************/
  3662. #define GPIO_PUPDR_PUPDR0_Pos                (0U)                              
  3663. #define GPIO_PUPDR_PUPDR0_Msk                (0x3UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000003 */
  3664. #define GPIO_PUPDR_PUPDR0                    GPIO_PUPDR_PUPDR0_Msk            
  3665. #define GPIO_PUPDR_PUPDR0_0                  (0x1UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000001 */
  3666. #define GPIO_PUPDR_PUPDR0_1                  (0x2UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000002 */
  3667.  
  3668. #define GPIO_PUPDR_PUPDR1_Pos                (2U)                              
  3669. #define GPIO_PUPDR_PUPDR1_Msk                (0x3UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x0000000C */
  3670. #define GPIO_PUPDR_PUPDR1                    GPIO_PUPDR_PUPDR1_Msk            
  3671. #define GPIO_PUPDR_PUPDR1_0                  (0x1UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000004 */
  3672. #define GPIO_PUPDR_PUPDR1_1                  (0x2UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000008 */
  3673.  
  3674. #define GPIO_PUPDR_PUPDR2_Pos                (4U)                              
  3675. #define GPIO_PUPDR_PUPDR2_Msk                (0x3UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000030 */
  3676. #define GPIO_PUPDR_PUPDR2                    GPIO_PUPDR_PUPDR2_Msk            
  3677. #define GPIO_PUPDR_PUPDR2_0                  (0x1UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000010 */
  3678. #define GPIO_PUPDR_PUPDR2_1                  (0x2UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000020 */
  3679.  
  3680. #define GPIO_PUPDR_PUPDR3_Pos                (6U)                              
  3681. #define GPIO_PUPDR_PUPDR3_Msk                (0x3UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x000000C0 */
  3682. #define GPIO_PUPDR_PUPDR3                    GPIO_PUPDR_PUPDR3_Msk            
  3683. #define GPIO_PUPDR_PUPDR3_0                  (0x1UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000040 */
  3684. #define GPIO_PUPDR_PUPDR3_1                  (0x2UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000080 */
  3685.  
  3686. #define GPIO_PUPDR_PUPDR4_Pos                (8U)                              
  3687. #define GPIO_PUPDR_PUPDR4_Msk                (0x3UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000300 */
  3688. #define GPIO_PUPDR_PUPDR4                    GPIO_PUPDR_PUPDR4_Msk            
  3689. #define GPIO_PUPDR_PUPDR4_0                  (0x1UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000100 */
  3690. #define GPIO_PUPDR_PUPDR4_1                  (0x2UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000200 */
  3691.  
  3692. #define GPIO_PUPDR_PUPDR5_Pos                (10U)                            
  3693. #define GPIO_PUPDR_PUPDR5_Msk                (0x3UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000C00 */
  3694. #define GPIO_PUPDR_PUPDR5                    GPIO_PUPDR_PUPDR5_Msk            
  3695. #define GPIO_PUPDR_PUPDR5_0                  (0x1UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000400 */
  3696. #define GPIO_PUPDR_PUPDR5_1                  (0x2UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000800 */
  3697.  
  3698. #define GPIO_PUPDR_PUPDR6_Pos                (12U)                            
  3699. #define GPIO_PUPDR_PUPDR6_Msk                (0x3UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00003000 */
  3700. #define GPIO_PUPDR_PUPDR6                    GPIO_PUPDR_PUPDR6_Msk            
  3701. #define GPIO_PUPDR_PUPDR6_0                  (0x1UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00001000 */
  3702. #define GPIO_PUPDR_PUPDR6_1                  (0x2UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00002000 */
  3703.  
  3704. #define GPIO_PUPDR_PUPDR7_Pos                (14U)                            
  3705. #define GPIO_PUPDR_PUPDR7_Msk                (0x3UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x0000C000 */
  3706. #define GPIO_PUPDR_PUPDR7                    GPIO_PUPDR_PUPDR7_Msk            
  3707. #define GPIO_PUPDR_PUPDR7_0                  (0x1UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00004000 */
  3708. #define GPIO_PUPDR_PUPDR7_1                  (0x2UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00008000 */
  3709.  
  3710. #define GPIO_PUPDR_PUPDR8_Pos                (16U)                            
  3711. #define GPIO_PUPDR_PUPDR8_Msk                (0x3UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00030000 */
  3712. #define GPIO_PUPDR_PUPDR8                    GPIO_PUPDR_PUPDR8_Msk            
  3713. #define GPIO_PUPDR_PUPDR8_0                  (0x1UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00010000 */
  3714. #define GPIO_PUPDR_PUPDR8_1                  (0x2UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00020000 */
  3715.  
  3716. #define GPIO_PUPDR_PUPDR9_Pos                (18U)                            
  3717. #define GPIO_PUPDR_PUPDR9_Msk                (0x3UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x000C0000 */
  3718. #define GPIO_PUPDR_PUPDR9                    GPIO_PUPDR_PUPDR9_Msk            
  3719. #define GPIO_PUPDR_PUPDR9_0                  (0x1UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00040000 */
  3720. #define GPIO_PUPDR_PUPDR9_1                  (0x2UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00080000 */
  3721.  
  3722. #define GPIO_PUPDR_PUPDR10_Pos               (20U)                            
  3723. #define GPIO_PUPDR_PUPDR10_Msk               (0x3UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00300000 */
  3724. #define GPIO_PUPDR_PUPDR10                   GPIO_PUPDR_PUPDR10_Msk            
  3725. #define GPIO_PUPDR_PUPDR10_0                 (0x1UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00100000 */
  3726. #define GPIO_PUPDR_PUPDR10_1                 (0x2UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00200000 */
  3727.  
  3728. #define GPIO_PUPDR_PUPDR11_Pos               (22U)                            
  3729. #define GPIO_PUPDR_PUPDR11_Msk               (0x3UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00C00000 */
  3730. #define GPIO_PUPDR_PUPDR11                   GPIO_PUPDR_PUPDR11_Msk            
  3731. #define GPIO_PUPDR_PUPDR11_0                 (0x1UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00400000 */
  3732. #define GPIO_PUPDR_PUPDR11_1                 (0x2UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00800000 */
  3733.  
  3734. #define GPIO_PUPDR_PUPDR12_Pos               (24U)                            
  3735. #define GPIO_PUPDR_PUPDR12_Msk               (0x3UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x03000000 */
  3736. #define GPIO_PUPDR_PUPDR12                   GPIO_PUPDR_PUPDR12_Msk            
  3737. #define GPIO_PUPDR_PUPDR12_0                 (0x1UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x01000000 */
  3738. #define GPIO_PUPDR_PUPDR12_1                 (0x2UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x02000000 */
  3739.  
  3740. #define GPIO_PUPDR_PUPDR13_Pos               (26U)                            
  3741. #define GPIO_PUPDR_PUPDR13_Msk               (0x3UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x0C000000 */
  3742. #define GPIO_PUPDR_PUPDR13                   GPIO_PUPDR_PUPDR13_Msk            
  3743. #define GPIO_PUPDR_PUPDR13_0                 (0x1UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x04000000 */
  3744. #define GPIO_PUPDR_PUPDR13_1                 (0x2UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x08000000 */
  3745.  
  3746. #define GPIO_PUPDR_PUPDR14_Pos               (28U)                            
  3747. #define GPIO_PUPDR_PUPDR14_Msk               (0x3UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x30000000 */
  3748. #define GPIO_PUPDR_PUPDR14                   GPIO_PUPDR_PUPDR14_Msk            
  3749. #define GPIO_PUPDR_PUPDR14_0                 (0x1UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x10000000 */
  3750. #define GPIO_PUPDR_PUPDR14_1                 (0x2UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x20000000 */
  3751. #define GPIO_PUPDR_PUPDR15_Pos               (30U)                            
  3752. #define GPIO_PUPDR_PUPDR15_Msk               (0x3UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0xC0000000 */
  3753. #define GPIO_PUPDR_PUPDR15                   GPIO_PUPDR_PUPDR15_Msk            
  3754. #define GPIO_PUPDR_PUPDR15_0                 (0x1UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x40000000 */
  3755. #define GPIO_PUPDR_PUPDR15_1                 (0x2UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x80000000 */
  3756.  
  3757. /******************  Bits definition for GPIO_IDR register  *******************/
  3758. #define GPIO_IDR_IDR_0                       (0x00000001U)                    
  3759. #define GPIO_IDR_IDR_1                       (0x00000002U)                    
  3760. #define GPIO_IDR_IDR_2                       (0x00000004U)                    
  3761. #define GPIO_IDR_IDR_3                       (0x00000008U)                    
  3762. #define GPIO_IDR_IDR_4                       (0x00000010U)                    
  3763. #define GPIO_IDR_IDR_5                       (0x00000020U)                    
  3764. #define GPIO_IDR_IDR_6                       (0x00000040U)                    
  3765. #define GPIO_IDR_IDR_7                       (0x00000080U)                    
  3766. #define GPIO_IDR_IDR_8                       (0x00000100U)                    
  3767. #define GPIO_IDR_IDR_9                       (0x00000200U)                    
  3768. #define GPIO_IDR_IDR_10                      (0x00000400U)                    
  3769. #define GPIO_IDR_IDR_11                      (0x00000800U)                    
  3770. #define GPIO_IDR_IDR_12                      (0x00001000U)                    
  3771. #define GPIO_IDR_IDR_13                      (0x00002000U)                    
  3772. #define GPIO_IDR_IDR_14                      (0x00004000U)                    
  3773. #define GPIO_IDR_IDR_15                      (0x00008000U)                    
  3774.  
  3775. /******************  Bits definition for GPIO_ODR register  *******************/
  3776. #define GPIO_ODR_ODR_0                       (0x00000001U)                    
  3777. #define GPIO_ODR_ODR_1                       (0x00000002U)                    
  3778. #define GPIO_ODR_ODR_2                       (0x00000004U)                    
  3779. #define GPIO_ODR_ODR_3                       (0x00000008U)                    
  3780. #define GPIO_ODR_ODR_4                       (0x00000010U)                    
  3781. #define GPIO_ODR_ODR_5                       (0x00000020U)                    
  3782. #define GPIO_ODR_ODR_6                       (0x00000040U)                    
  3783. #define GPIO_ODR_ODR_7                       (0x00000080U)                    
  3784. #define GPIO_ODR_ODR_8                       (0x00000100U)                    
  3785. #define GPIO_ODR_ODR_9                       (0x00000200U)                    
  3786. #define GPIO_ODR_ODR_10                      (0x00000400U)                    
  3787. #define GPIO_ODR_ODR_11                      (0x00000800U)                    
  3788. #define GPIO_ODR_ODR_12                      (0x00001000U)                    
  3789. #define GPIO_ODR_ODR_13                      (0x00002000U)                    
  3790. #define GPIO_ODR_ODR_14                      (0x00004000U)                    
  3791. #define GPIO_ODR_ODR_15                      (0x00008000U)                    
  3792.  
  3793. /******************  Bits definition for GPIO_BSRR register  ******************/
  3794. #define GPIO_BSRR_BS_0                       (0x00000001U)                    
  3795. #define GPIO_BSRR_BS_1                       (0x00000002U)                    
  3796. #define GPIO_BSRR_BS_2                       (0x00000004U)                    
  3797. #define GPIO_BSRR_BS_3                       (0x00000008U)                    
  3798. #define GPIO_BSRR_BS_4                       (0x00000010U)                    
  3799. #define GPIO_BSRR_BS_5                       (0x00000020U)                    
  3800. #define GPIO_BSRR_BS_6                       (0x00000040U)                    
  3801. #define GPIO_BSRR_BS_7                       (0x00000080U)                    
  3802. #define GPIO_BSRR_BS_8                       (0x00000100U)                    
  3803. #define GPIO_BSRR_BS_9                       (0x00000200U)                    
  3804. #define GPIO_BSRR_BS_10                      (0x00000400U)                    
  3805. #define GPIO_BSRR_BS_11                      (0x00000800U)                    
  3806. #define GPIO_BSRR_BS_12                      (0x00001000U)                    
  3807. #define GPIO_BSRR_BS_13                      (0x00002000U)                    
  3808. #define GPIO_BSRR_BS_14                      (0x00004000U)                    
  3809. #define GPIO_BSRR_BS_15                      (0x00008000U)                    
  3810. #define GPIO_BSRR_BR_0                       (0x00010000U)                    
  3811. #define GPIO_BSRR_BR_1                       (0x00020000U)                    
  3812. #define GPIO_BSRR_BR_2                       (0x00040000U)                    
  3813. #define GPIO_BSRR_BR_3                       (0x00080000U)                    
  3814. #define GPIO_BSRR_BR_4                       (0x00100000U)                    
  3815. #define GPIO_BSRR_BR_5                       (0x00200000U)                    
  3816. #define GPIO_BSRR_BR_6                       (0x00400000U)                    
  3817. #define GPIO_BSRR_BR_7                       (0x00800000U)                    
  3818. #define GPIO_BSRR_BR_8                       (0x01000000U)                    
  3819. #define GPIO_BSRR_BR_9                       (0x02000000U)                    
  3820. #define GPIO_BSRR_BR_10                      (0x04000000U)                    
  3821. #define GPIO_BSRR_BR_11                      (0x08000000U)                    
  3822. #define GPIO_BSRR_BR_12                      (0x10000000U)                    
  3823. #define GPIO_BSRR_BR_13                      (0x20000000U)                    
  3824. #define GPIO_BSRR_BR_14                      (0x40000000U)                    
  3825. #define GPIO_BSRR_BR_15                      (0x80000000U)                    
  3826.  
  3827. /****************** Bit definition for GPIO_LCKR register  ********************/
  3828. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  3829. #define GPIO_LCKR_LCK0_Msk                   (0x1UL << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  3830. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                
  3831. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  3832. #define GPIO_LCKR_LCK1_Msk                   (0x1UL << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  3833. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                
  3834. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  3835. #define GPIO_LCKR_LCK2_Msk                   (0x1UL << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  3836. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                
  3837. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  3838. #define GPIO_LCKR_LCK3_Msk                   (0x1UL << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  3839. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                
  3840. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  3841. #define GPIO_LCKR_LCK4_Msk                   (0x1UL << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  3842. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                
  3843. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  3844. #define GPIO_LCKR_LCK5_Msk                   (0x1UL << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  3845. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                
  3846. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  3847. #define GPIO_LCKR_LCK6_Msk                   (0x1UL << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  3848. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                
  3849. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  3850. #define GPIO_LCKR_LCK7_Msk                   (0x1UL << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  3851. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                
  3852. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  3853. #define GPIO_LCKR_LCK8_Msk                   (0x1UL << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  3854. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                
  3855. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  3856. #define GPIO_LCKR_LCK9_Msk                   (0x1UL << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  3857. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                
  3858. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  3859. #define GPIO_LCKR_LCK10_Msk                  (0x1UL << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  3860. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk              
  3861. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  3862. #define GPIO_LCKR_LCK11_Msk                  (0x1UL << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  3863. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk              
  3864. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  3865. #define GPIO_LCKR_LCK12_Msk                  (0x1UL << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  3866. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk              
  3867. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  3868. #define GPIO_LCKR_LCK13_Msk                  (0x1UL << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  3869. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk              
  3870. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  3871. #define GPIO_LCKR_LCK14_Msk                  (0x1UL << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  3872. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk              
  3873. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  3874. #define GPIO_LCKR_LCK15_Msk                  (0x1UL << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  3875. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk              
  3876. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  3877. #define GPIO_LCKR_LCKK_Msk                   (0x1UL << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  3878. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                
  3879.  
  3880. /****************** Bit definition for GPIO_AFRL register  ********************/
  3881. #define GPIO_AFRL_AFSEL0_Pos                  (0U)                              
  3882. #define GPIO_AFRL_AFSEL0_Msk                  (0xFUL << GPIO_AFRL_AFSEL0_Pos)     /*!< 0x0000000F */
  3883. #define GPIO_AFRL_AFSEL0                      GPIO_AFRL_AFSEL0_Msk              
  3884. #define GPIO_AFRL_AFSEL1_Pos                  (4U)                              
  3885. #define GPIO_AFRL_AFSEL1_Msk                  (0xFUL << GPIO_AFRL_AFSEL1_Pos)     /*!< 0x000000F0 */
  3886. #define GPIO_AFRL_AFSEL1                      GPIO_AFRL_AFSEL1_Msk              
  3887. #define GPIO_AFRL_AFSEL2_Pos                  (8U)                              
  3888. #define GPIO_AFRL_AFSEL2_Msk                  (0xFUL << GPIO_AFRL_AFSEL2_Pos)     /*!< 0x00000F00 */
  3889. #define GPIO_AFRL_AFSEL2                      GPIO_AFRL_AFSEL2_Msk              
  3890. #define GPIO_AFRL_AFSEL3_Pos                  (12U)                            
  3891. #define GPIO_AFRL_AFSEL3_Msk                  (0xFUL << GPIO_AFRL_AFSEL3_Pos)     /*!< 0x0000F000 */
  3892. #define GPIO_AFRL_AFSEL3                      GPIO_AFRL_AFSEL3_Msk              
  3893. #define GPIO_AFRL_AFSEL4_Pos                  (16U)                            
  3894. #define GPIO_AFRL_AFSEL4_Msk                  (0xFUL << GPIO_AFRL_AFSEL4_Pos)     /*!< 0x000F0000 */
  3895. #define GPIO_AFRL_AFSEL4                      GPIO_AFRL_AFSEL4_Msk              
  3896. #define GPIO_AFRL_AFSEL5_Pos                  (20U)                            
  3897. #define GPIO_AFRL_AFSEL5_Msk                  (0xFUL << GPIO_AFRL_AFSEL5_Pos)     /*!< 0x00F00000 */
  3898. #define GPIO_AFRL_AFSEL5                      GPIO_AFRL_AFSEL5_Msk              
  3899. #define GPIO_AFRL_AFSEL6_Pos                  (24U)                            
  3900. #define GPIO_AFRL_AFSEL6_Msk                  (0xFUL << GPIO_AFRL_AFSEL6_Pos)     /*!< 0x0F000000 */
  3901. #define GPIO_AFRL_AFSEL6                      GPIO_AFRL_AFSEL6_Msk              
  3902. #define GPIO_AFRL_AFSEL7_Pos                  (28U)                            
  3903. #define GPIO_AFRL_AFSEL7_Msk                  (0xFUL << GPIO_AFRL_AFSEL7_Pos)     /*!< 0xF0000000 */
  3904. #define GPIO_AFRL_AFSEL7                      GPIO_AFRL_AFSEL7_Msk              
  3905.  
  3906. /****************** Bit definition for GPIO_AFRH register  ********************/
  3907. #define GPIO_AFRH_AFSEL8_Pos                  (0U)                              
  3908. #define GPIO_AFRH_AFSEL8_Msk                  (0xFUL << GPIO_AFRH_AFSEL8_Pos)     /*!< 0x0000000F */
  3909. #define GPIO_AFRH_AFSEL8                      GPIO_AFRH_AFSEL8_Msk              
  3910. #define GPIO_AFRH_AFSEL9_Pos                  (4U)                              
  3911. #define GPIO_AFRH_AFSEL9_Msk                  (0xFUL << GPIO_AFRH_AFSEL9_Pos)     /*!< 0x000000F0 */
  3912. #define GPIO_AFRH_AFSEL9                      GPIO_AFRH_AFSEL9_Msk              
  3913. #define GPIO_AFRH_AFSEL10_Pos                  (8U)                              
  3914. #define GPIO_AFRH_AFSEL10_Msk                  (0xFUL << GPIO_AFRH_AFSEL10_Pos)     /*!< 0x00000F00 */
  3915. #define GPIO_AFRH_AFSEL10                      GPIO_AFRH_AFSEL10_Msk              
  3916. #define GPIO_AFRH_AFSEL11_Pos                  (12U)                            
  3917. #define GPIO_AFRH_AFSEL11_Msk                  (0xFUL << GPIO_AFRH_AFSEL11_Pos)     /*!< 0x0000F000 */
  3918. #define GPIO_AFRH_AFSEL11                      GPIO_AFRH_AFSEL11_Msk              
  3919. #define GPIO_AFRH_AFSEL12_Pos                  (16U)                            
  3920. #define GPIO_AFRH_AFSEL12_Msk                  (0xFUL << GPIO_AFRH_AFSEL12_Pos)     /*!< 0x000F0000 */
  3921. #define GPIO_AFRH_AFSEL12                      GPIO_AFRH_AFSEL12_Msk              
  3922. #define GPIO_AFRH_AFSEL13_Pos                  (20U)                            
  3923. #define GPIO_AFRH_AFSEL13_Msk                  (0xFUL << GPIO_AFRH_AFSEL13_Pos)     /*!< 0x00F00000 */
  3924. #define GPIO_AFRH_AFSEL13                      GPIO_AFRH_AFSEL13_Msk              
  3925. #define GPIO_AFRH_AFSEL14_Pos                  (24U)                            
  3926. #define GPIO_AFRH_AFSEL14_Msk                  (0xFUL << GPIO_AFRH_AFSEL14_Pos)     /*!< 0x0F000000 */
  3927. #define GPIO_AFRH_AFSEL14                      GPIO_AFRH_AFSEL14_Msk              
  3928. #define GPIO_AFRH_AFSEL15_Pos                  (28U)                            
  3929. #define GPIO_AFRH_AFSEL15_Msk                  (0xFUL << GPIO_AFRH_AFSEL15_Pos)     /*!< 0xF0000000 */
  3930. #define GPIO_AFRH_AFSEL15                      GPIO_AFRH_AFSEL15_Msk              
  3931.  
  3932. /****************** Bit definition for GPIO_BRR register  *********************/
  3933. #define GPIO_BRR_BR_0                        (0x00000001U)                    
  3934. #define GPIO_BRR_BR_1                        (0x00000002U)                    
  3935. #define GPIO_BRR_BR_2                        (0x00000004U)                    
  3936. #define GPIO_BRR_BR_3                        (0x00000008U)                    
  3937. #define GPIO_BRR_BR_4                        (0x00000010U)                    
  3938. #define GPIO_BRR_BR_5                        (0x00000020U)                    
  3939. #define GPIO_BRR_BR_6                        (0x00000040U)                    
  3940. #define GPIO_BRR_BR_7                        (0x00000080U)                    
  3941. #define GPIO_BRR_BR_8                        (0x00000100U)                    
  3942. #define GPIO_BRR_BR_9                        (0x00000200U)                    
  3943. #define GPIO_BRR_BR_10                       (0x00000400U)                    
  3944. #define GPIO_BRR_BR_11                       (0x00000800U)                    
  3945. #define GPIO_BRR_BR_12                       (0x00001000U)                    
  3946. #define GPIO_BRR_BR_13                       (0x00002000U)                    
  3947. #define GPIO_BRR_BR_14                       (0x00004000U)                    
  3948. #define GPIO_BRR_BR_15                       (0x00008000U)                    
  3949.  
  3950. /******************************************************************************/
  3951. /*                                                                            */
  3952. /*                   Inter-integrated Circuit Interface (I2C)                 */
  3953. /*                                                                            */
  3954. /******************************************************************************/
  3955.  
  3956. /*******************  Bit definition for I2C_CR1 register  ********************/
  3957. #define I2C_CR1_PE_Pos                      (0U)                              
  3958. #define I2C_CR1_PE_Msk                      (0x1UL << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  3959. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  3960. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  3961. #define I2C_CR1_SMBUS_Msk                   (0x1UL << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  3962. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  3963. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  3964. #define I2C_CR1_SMBTYPE_Msk                 (0x1UL << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  3965. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  3966. #define I2C_CR1_ENARP_Pos                   (4U)                              
  3967. #define I2C_CR1_ENARP_Msk                   (0x1UL << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  3968. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  3969. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  3970. #define I2C_CR1_ENPEC_Msk                   (0x1UL << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  3971. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  3972. #define I2C_CR1_ENGC_Pos                    (6U)                              
  3973. #define I2C_CR1_ENGC_Msk                    (0x1UL << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  3974. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  3975. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  3976. #define I2C_CR1_NOSTRETCH_Msk               (0x1UL << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  3977. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  3978. #define I2C_CR1_START_Pos                   (8U)                              
  3979. #define I2C_CR1_START_Msk                   (0x1UL << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  3980. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  3981. #define I2C_CR1_STOP_Pos                    (9U)                              
  3982. #define I2C_CR1_STOP_Msk                    (0x1UL << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  3983. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  3984. #define I2C_CR1_ACK_Pos                     (10U)                              
  3985. #define I2C_CR1_ACK_Msk                     (0x1UL << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  3986. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  3987. #define I2C_CR1_POS_Pos                     (11U)                              
  3988. #define I2C_CR1_POS_Msk                     (0x1UL << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  3989. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  3990. #define I2C_CR1_PEC_Pos                     (12U)                              
  3991. #define I2C_CR1_PEC_Msk                     (0x1UL << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  3992. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  3993. #define I2C_CR1_ALERT_Pos                   (13U)                              
  3994. #define I2C_CR1_ALERT_Msk                   (0x1UL << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  3995. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  3996. #define I2C_CR1_SWRST_Pos                   (15U)                              
  3997. #define I2C_CR1_SWRST_Msk                   (0x1UL << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  3998. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  3999.  
  4000. /*******************  Bit definition for I2C_CR2 register  ********************/
  4001. #define I2C_CR2_FREQ_Pos                    (0U)                              
  4002. #define I2C_CR2_FREQ_Msk                    (0x3FUL << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  4003. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  4004. #define I2C_CR2_FREQ_0                      (0x01UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  4005. #define I2C_CR2_FREQ_1                      (0x02UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  4006. #define I2C_CR2_FREQ_2                      (0x04UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  4007. #define I2C_CR2_FREQ_3                      (0x08UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  4008. #define I2C_CR2_FREQ_4                      (0x10UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  4009. #define I2C_CR2_FREQ_5                      (0x20UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  4010.  
  4011. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  4012. #define I2C_CR2_ITERREN_Msk                 (0x1UL << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  4013. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  4014. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  4015. #define I2C_CR2_ITEVTEN_Msk                 (0x1UL << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  4016. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  4017. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  4018. #define I2C_CR2_ITBUFEN_Msk                 (0x1UL << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  4019. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  4020. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  4021. #define I2C_CR2_DMAEN_Msk                   (0x1UL << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  4022. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  4023. #define I2C_CR2_LAST_Pos                    (12U)                              
  4024. #define I2C_CR2_LAST_Msk                    (0x1UL << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  4025. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  4026.  
  4027. /*******************  Bit definition for I2C_OAR1 register  *******************/
  4028. #define I2C_OAR1_ADD1_7                     (0x000000FEU)                      /*!< Interface Address */
  4029. #define I2C_OAR1_ADD8_9                     (0x00000300U)                      /*!< Interface Address */
  4030.  
  4031. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  4032. #define I2C_OAR1_ADD0_Msk                   (0x1UL << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  4033. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  4034. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  4035. #define I2C_OAR1_ADD1_Msk                   (0x1UL << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  4036. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  4037. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  4038. #define I2C_OAR1_ADD2_Msk                   (0x1UL << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  4039. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  4040. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  4041. #define I2C_OAR1_ADD3_Msk                   (0x1UL << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  4042. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  4043. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  4044. #define I2C_OAR1_ADD4_Msk                   (0x1UL << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  4045. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  4046. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  4047. #define I2C_OAR1_ADD5_Msk                   (0x1UL << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  4048. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  4049. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  4050. #define I2C_OAR1_ADD6_Msk                   (0x1UL << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  4051. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  4052. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  4053. #define I2C_OAR1_ADD7_Msk                   (0x1UL << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  4054. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  4055. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  4056. #define I2C_OAR1_ADD8_Msk                   (0x1UL << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  4057. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  4058. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  4059. #define I2C_OAR1_ADD9_Msk                   (0x1UL << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  4060. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  4061.  
  4062. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  4063. #define I2C_OAR1_ADDMODE_Msk                (0x1UL << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  4064. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  4065.  
  4066. /*******************  Bit definition for I2C_OAR2 register  *******************/
  4067. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  4068. #define I2C_OAR2_ENDUAL_Msk                 (0x1UL << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  4069. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  4070. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  4071. #define I2C_OAR2_ADD2_Msk                   (0x7FUL << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  4072. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  4073.  
  4074. /********************  Bit definition for I2C_DR register  ********************/
  4075. #define I2C_DR_DR_Pos                       (0U)                              
  4076. #define I2C_DR_DR_Msk                       (0xFFUL << I2C_DR_DR_Pos)           /*!< 0x000000FF */
  4077. #define I2C_DR_DR                           I2C_DR_DR_Msk                      /*!< 8-bit Data Register */
  4078.  
  4079. /*******************  Bit definition for I2C_SR1 register  ********************/
  4080. #define I2C_SR1_SB_Pos                      (0U)                              
  4081. #define I2C_SR1_SB_Msk                      (0x1UL << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  4082. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  4083. #define I2C_SR1_ADDR_Pos                    (1U)                              
  4084. #define I2C_SR1_ADDR_Msk                    (0x1UL << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  4085. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  4086. #define I2C_SR1_BTF_Pos                     (2U)                              
  4087. #define I2C_SR1_BTF_Msk                     (0x1UL << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  4088. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  4089. #define I2C_SR1_ADD10_Pos                   (3U)                              
  4090. #define I2C_SR1_ADD10_Msk                   (0x1UL << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  4091. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  4092. #define I2C_SR1_STOPF_Pos                   (4U)                              
  4093. #define I2C_SR1_STOPF_Msk                   (0x1UL << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  4094. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  4095. #define I2C_SR1_RXNE_Pos                    (6U)                              
  4096. #define I2C_SR1_RXNE_Msk                    (0x1UL << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  4097. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  4098. #define I2C_SR1_TXE_Pos                     (7U)                              
  4099. #define I2C_SR1_TXE_Msk                     (0x1UL << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  4100. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  4101. #define I2C_SR1_BERR_Pos                    (8U)                              
  4102. #define I2C_SR1_BERR_Msk                    (0x1UL << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  4103. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  4104. #define I2C_SR1_ARLO_Pos                    (9U)                              
  4105. #define I2C_SR1_ARLO_Msk                    (0x1UL << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  4106. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  4107. #define I2C_SR1_AF_Pos                      (10U)                              
  4108. #define I2C_SR1_AF_Msk                      (0x1UL << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  4109. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  4110. #define I2C_SR1_OVR_Pos                     (11U)                              
  4111. #define I2C_SR1_OVR_Msk                     (0x1UL << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  4112. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  4113. #define I2C_SR1_PECERR_Pos                  (12U)                              
  4114. #define I2C_SR1_PECERR_Msk                  (0x1UL << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  4115. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  4116. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  4117. #define I2C_SR1_TIMEOUT_Msk                 (0x1UL << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  4118. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  4119. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  4120. #define I2C_SR1_SMBALERT_Msk                (0x1UL << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  4121. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  4122.  
  4123. /*******************  Bit definition for I2C_SR2 register  ********************/
  4124. #define I2C_SR2_MSL_Pos                     (0U)                              
  4125. #define I2C_SR2_MSL_Msk                     (0x1UL << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  4126. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  4127. #define I2C_SR2_BUSY_Pos                    (1U)                              
  4128. #define I2C_SR2_BUSY_Msk                    (0x1UL << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  4129. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  4130. #define I2C_SR2_TRA_Pos                     (2U)                              
  4131. #define I2C_SR2_TRA_Msk                     (0x1UL << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  4132. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  4133. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  4134. #define I2C_SR2_GENCALL_Msk                 (0x1UL << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  4135. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  4136. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  4137. #define I2C_SR2_SMBDEFAULT_Msk              (0x1UL << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  4138. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  4139. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  4140. #define I2C_SR2_SMBHOST_Msk                 (0x1UL << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  4141. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  4142. #define I2C_SR2_DUALF_Pos                   (7U)                              
  4143. #define I2C_SR2_DUALF_Msk                   (0x1UL << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  4144. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  4145. #define I2C_SR2_PEC_Pos                     (8U)                              
  4146. #define I2C_SR2_PEC_Msk                     (0xFFUL << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  4147. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  4148.  
  4149. /*******************  Bit definition for I2C_CCR register  ********************/
  4150. #define I2C_CCR_CCR_Pos                     (0U)                              
  4151. #define I2C_CCR_CCR_Msk                     (0xFFFUL << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  4152. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  4153. #define I2C_CCR_DUTY_Pos                    (14U)                              
  4154. #define I2C_CCR_DUTY_Msk                    (0x1UL << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  4155. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  4156. #define I2C_CCR_FS_Pos                      (15U)                              
  4157. #define I2C_CCR_FS_Msk                      (0x1UL << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  4158. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  4159.  
  4160. /******************  Bit definition for I2C_TRISE register  *******************/
  4161. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  4162. #define I2C_TRISE_TRISE_Msk                 (0x3FUL << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  4163. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  4164.  
  4165. /******************************************************************************/
  4166. /*                                                                            */
  4167. /*                        Independent WATCHDOG (IWDG)                         */
  4168. /*                                                                            */
  4169. /******************************************************************************/
  4170.  
  4171. /*******************  Bit definition for IWDG_KR register  ********************/
  4172. #define IWDG_KR_KEY_Pos                     (0U)                              
  4173. #define IWDG_KR_KEY_Msk                     (0xFFFFUL << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  4174. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  4175.  
  4176. /*******************  Bit definition for IWDG_PR register  ********************/
  4177. #define IWDG_PR_PR_Pos                      (0U)                              
  4178. #define IWDG_PR_PR_Msk                      (0x7UL << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  4179. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  4180. #define IWDG_PR_PR_0                        (0x1UL << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  4181. #define IWDG_PR_PR_1                        (0x2UL << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  4182. #define IWDG_PR_PR_2                        (0x4UL << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  4183.  
  4184. /*******************  Bit definition for IWDG_RLR register  *******************/
  4185. #define IWDG_RLR_RL_Pos                     (0U)                              
  4186. #define IWDG_RLR_RL_Msk                     (0xFFFUL << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  4187. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  4188.  
  4189. /*******************  Bit definition for IWDG_SR register  ********************/
  4190. #define IWDG_SR_PVU_Pos                     (0U)                              
  4191. #define IWDG_SR_PVU_Msk                     (0x1UL << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  4192. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  4193. #define IWDG_SR_RVU_Pos                     (1U)                              
  4194. #define IWDG_SR_RVU_Msk                     (0x1UL << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  4195. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  4196.  
  4197. /******************************************************************************/
  4198. /*                                                                            */
  4199. /*                          Power Control (PWR)                               */
  4200. /*                                                                            */
  4201. /******************************************************************************/
  4202.  
  4203. #define PWR_PVD_SUPPORT                       /*!< PWR feature available only on specific devices: Power Voltage Detection feature */
  4204.  
  4205. /********************  Bit definition for PWR_CR register  ********************/
  4206. #define PWR_CR_LPSDSR_Pos                   (0U)                              
  4207. #define PWR_CR_LPSDSR_Msk                   (0x1UL << PWR_CR_LPSDSR_Pos)        /*!< 0x00000001 */
  4208. #define PWR_CR_LPSDSR                       PWR_CR_LPSDSR_Msk                  /*!< Low-power deepsleep/sleep/low power run */
  4209. #define PWR_CR_PDDS_Pos                     (1U)                              
  4210. #define PWR_CR_PDDS_Msk                     (0x1UL << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  4211. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  4212. #define PWR_CR_CWUF_Pos                     (2U)                              
  4213. #define PWR_CR_CWUF_Msk                     (0x1UL << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  4214. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  4215. #define PWR_CR_CSBF_Pos                     (3U)                              
  4216. #define PWR_CR_CSBF_Msk                     (0x1UL << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  4217. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  4218. #define PWR_CR_PVDE_Pos                     (4U)                              
  4219. #define PWR_CR_PVDE_Msk                     (0x1UL << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  4220. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  4221.  
  4222. #define PWR_CR_PLS_Pos                      (5U)                              
  4223. #define PWR_CR_PLS_Msk                      (0x7UL << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  4224. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  4225. #define PWR_CR_PLS_0                        (0x1UL << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  4226. #define PWR_CR_PLS_1                        (0x2UL << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  4227. #define PWR_CR_PLS_2                        (0x4UL << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  4228.  
  4229. /*!< PVD level configuration */
  4230. #define PWR_CR_PLS_LEV0                     (0x00000000U)                      /*!< PVD level 0 */
  4231. #define PWR_CR_PLS_LEV1                     (0x00000020U)                      /*!< PVD level 1 */
  4232. #define PWR_CR_PLS_LEV2                     (0x00000040U)                      /*!< PVD level 2 */
  4233. #define PWR_CR_PLS_LEV3                     (0x00000060U)                      /*!< PVD level 3 */
  4234. #define PWR_CR_PLS_LEV4                     (0x00000080U)                      /*!< PVD level 4 */
  4235. #define PWR_CR_PLS_LEV5                     (0x000000A0U)                      /*!< PVD level 5 */
  4236. #define PWR_CR_PLS_LEV6                     (0x000000C0U)                      /*!< PVD level 6 */
  4237. #define PWR_CR_PLS_LEV7                     (0x000000E0U)                      /*!< PVD level 7 */
  4238.  
  4239. #define PWR_CR_DBP_Pos                      (8U)                              
  4240. #define PWR_CR_DBP_Msk                      (0x1UL << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  4241. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  4242. #define PWR_CR_ULP_Pos                      (9U)                              
  4243. #define PWR_CR_ULP_Msk                      (0x1UL << PWR_CR_ULP_Pos)           /*!< 0x00000200 */
  4244. #define PWR_CR_ULP                          PWR_CR_ULP_Msk                     /*!< Ultra Low Power mode */
  4245. #define PWR_CR_FWU_Pos                      (10U)                              
  4246. #define PWR_CR_FWU_Msk                      (0x1UL << PWR_CR_FWU_Pos)           /*!< 0x00000400 */
  4247. #define PWR_CR_FWU                          PWR_CR_FWU_Msk                     /*!< Fast wakeup */
  4248.  
  4249. #define PWR_CR_VOS_Pos                      (11U)                              
  4250. #define PWR_CR_VOS_Msk                      (0x3UL << PWR_CR_VOS_Pos)           /*!< 0x00001800 */
  4251. #define PWR_CR_VOS                          PWR_CR_VOS_Msk                     /*!< VOS[1:0] bits (Voltage scaling range selection) */
  4252. #define PWR_CR_VOS_0                        (0x1UL << PWR_CR_VOS_Pos)           /*!< 0x00000800 */
  4253. #define PWR_CR_VOS_1                        (0x2UL << PWR_CR_VOS_Pos)           /*!< 0x00001000 */
  4254. #define PWR_CR_LPRUN_Pos                    (14U)                              
  4255. #define PWR_CR_LPRUN_Msk                    (0x1UL << PWR_CR_LPRUN_Pos)         /*!< 0x00004000 */
  4256. #define PWR_CR_LPRUN                        PWR_CR_LPRUN_Msk                   /*!< Low power run mode */
  4257.  
  4258. /*******************  Bit definition for PWR_CSR register  ********************/
  4259. #define PWR_CSR_WUF_Pos                     (0U)                              
  4260. #define PWR_CSR_WUF_Msk                     (0x1UL << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  4261. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  4262. #define PWR_CSR_SBF_Pos                     (1U)                              
  4263. #define PWR_CSR_SBF_Msk                     (0x1UL << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  4264. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  4265. #define PWR_CSR_PVDO_Pos                    (2U)                              
  4266. #define PWR_CSR_PVDO_Msk                    (0x1UL << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  4267. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  4268. #define PWR_CSR_VREFINTRDYF_Pos             (3U)                              
  4269. #define PWR_CSR_VREFINTRDYF_Msk             (0x1UL << PWR_CSR_VREFINTRDYF_Pos)  /*!< 0x00000008 */
  4270. #define PWR_CSR_VREFINTRDYF                 PWR_CSR_VREFINTRDYF_Msk            /*!< Internal voltage reference (VREFINT) ready flag */
  4271. #define PWR_CSR_VOSF_Pos                    (4U)                              
  4272. #define PWR_CSR_VOSF_Msk                    (0x1UL << PWR_CSR_VOSF_Pos)         /*!< 0x00000010 */
  4273. #define PWR_CSR_VOSF                        PWR_CSR_VOSF_Msk                   /*!< Voltage Scaling select flag */
  4274. #define PWR_CSR_REGLPF_Pos                  (5U)                              
  4275. #define PWR_CSR_REGLPF_Msk                  (0x1UL << PWR_CSR_REGLPF_Pos)       /*!< 0x00000020 */
  4276. #define PWR_CSR_REGLPF                      PWR_CSR_REGLPF_Msk                 /*!< Regulator LP flag */
  4277.  
  4278. #define PWR_CSR_EWUP1_Pos                   (8U)                              
  4279. #define PWR_CSR_EWUP1_Msk                   (0x1UL << PWR_CSR_EWUP1_Pos)        /*!< 0x00000100 */
  4280. #define PWR_CSR_EWUP1                       PWR_CSR_EWUP1_Msk                  /*!< Enable WKUP pin 1 */
  4281. #define PWR_CSR_EWUP2_Pos                   (9U)                              
  4282. #define PWR_CSR_EWUP2_Msk                   (0x1UL << PWR_CSR_EWUP2_Pos)        /*!< 0x00000200 */
  4283. #define PWR_CSR_EWUP2                       PWR_CSR_EWUP2_Msk                  /*!< Enable WKUP pin 2 */
  4284. #define PWR_CSR_EWUP3_Pos                   (10U)                              
  4285. #define PWR_CSR_EWUP3_Msk                   (0x1UL << PWR_CSR_EWUP3_Pos)        /*!< 0x00000400 */
  4286. #define PWR_CSR_EWUP3                       PWR_CSR_EWUP3_Msk                  /*!< Enable WKUP pin 3 */
  4287.  
  4288. /******************************************************************************/
  4289. /*                                                                            */
  4290. /*                      Reset and Clock Control (RCC)                         */
  4291. /*                                                                            */
  4292. /******************************************************************************/
  4293. /*
  4294. * @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
  4295. */
  4296. #define RCC_LSECSS_SUPPORT          /*!< LSE CSS feature support */
  4297.  
  4298. /********************  Bit definition for RCC_CR register  ********************/
  4299. #define RCC_CR_HSION_Pos                    (0U)                              
  4300. #define RCC_CR_HSION_Msk                    (0x1UL << RCC_CR_HSION_Pos)         /*!< 0x00000001 */
  4301. #define RCC_CR_HSION                        RCC_CR_HSION_Msk                   /*!< Internal High Speed clock enable */
  4302. #define RCC_CR_HSIRDY_Pos                   (1U)                              
  4303. #define RCC_CR_HSIRDY_Msk                   (0x1UL << RCC_CR_HSIRDY_Pos)        /*!< 0x00000002 */
  4304. #define RCC_CR_HSIRDY                       RCC_CR_HSIRDY_Msk                  /*!< Internal High Speed clock ready flag */
  4305.  
  4306. #define RCC_CR_MSION_Pos                    (8U)                              
  4307. #define RCC_CR_MSION_Msk                    (0x1UL << RCC_CR_MSION_Pos)         /*!< 0x00000100 */
  4308. #define RCC_CR_MSION                        RCC_CR_MSION_Msk                   /*!< Internal Multi Speed clock enable */
  4309. #define RCC_CR_MSIRDY_Pos                   (9U)                              
  4310. #define RCC_CR_MSIRDY_Msk                   (0x1UL << RCC_CR_MSIRDY_Pos)        /*!< 0x00000200 */
  4311. #define RCC_CR_MSIRDY                       RCC_CR_MSIRDY_Msk                  /*!< Internal Multi Speed clock ready flag */
  4312.  
  4313. #define RCC_CR_HSEON_Pos                    (16U)                              
  4314. #define RCC_CR_HSEON_Msk                    (0x1UL << RCC_CR_HSEON_Pos)         /*!< 0x00010000 */
  4315. #define RCC_CR_HSEON                        RCC_CR_HSEON_Msk                   /*!< External High Speed clock enable */
  4316. #define RCC_CR_HSERDY_Pos                   (17U)                              
  4317. #define RCC_CR_HSERDY_Msk                   (0x1UL << RCC_CR_HSERDY_Pos)        /*!< 0x00020000 */
  4318. #define RCC_CR_HSERDY                       RCC_CR_HSERDY_Msk                  /*!< External High Speed clock ready flag */
  4319. #define RCC_CR_HSEBYP_Pos                   (18U)                              
  4320. #define RCC_CR_HSEBYP_Msk                   (0x1UL << RCC_CR_HSEBYP_Pos)        /*!< 0x00040000 */
  4321. #define RCC_CR_HSEBYP                       RCC_CR_HSEBYP_Msk                  /*!< External High Speed clock Bypass */
  4322.  
  4323. #define RCC_CR_PLLON_Pos                    (24U)                              
  4324. #define RCC_CR_PLLON_Msk                    (0x1UL << RCC_CR_PLLON_Pos)         /*!< 0x01000000 */
  4325. #define RCC_CR_PLLON                        RCC_CR_PLLON_Msk                   /*!< PLL enable */
  4326. #define RCC_CR_PLLRDY_Pos                   (25U)                              
  4327. #define RCC_CR_PLLRDY_Msk                   (0x1UL << RCC_CR_PLLRDY_Pos)        /*!< 0x02000000 */
  4328. #define RCC_CR_PLLRDY                       RCC_CR_PLLRDY_Msk                  /*!< PLL clock ready flag */
  4329. #define RCC_CR_CSSON_Pos                    (28U)                              
  4330. #define RCC_CR_CSSON_Msk                    (0x1UL << RCC_CR_CSSON_Pos)         /*!< 0x10000000 */
  4331. #define RCC_CR_CSSON                        RCC_CR_CSSON_Msk                   /*!< Clock Security System enable */
  4332.  
  4333. #define RCC_CR_RTCPRE_Pos                   (29U)                              
  4334. #define RCC_CR_RTCPRE_Msk                   (0x3UL << RCC_CR_RTCPRE_Pos)        /*!< 0x60000000 */
  4335. #define RCC_CR_RTCPRE                       RCC_CR_RTCPRE_Msk                  /*!< RTC Prescaler */
  4336. #define RCC_CR_RTCPRE_0                     (0x20000000U)                      /*!< Bit0 */
  4337. #define RCC_CR_RTCPRE_1                     (0x40000000U)                      /*!< Bit1 */
  4338.  
  4339. /********************  Bit definition for RCC_ICSCR register  *****************/
  4340. #define RCC_ICSCR_HSICAL_Pos                (0U)                              
  4341. #define RCC_ICSCR_HSICAL_Msk                (0xFFUL << RCC_ICSCR_HSICAL_Pos)    /*!< 0x000000FF */
  4342. #define RCC_ICSCR_HSICAL                    RCC_ICSCR_HSICAL_Msk               /*!< Internal High Speed clock Calibration */
  4343. #define RCC_ICSCR_HSITRIM_Pos               (8U)                              
  4344. #define RCC_ICSCR_HSITRIM_Msk               (0x1FUL << RCC_ICSCR_HSITRIM_Pos)   /*!< 0x00001F00 */
  4345. #define RCC_ICSCR_HSITRIM                   RCC_ICSCR_HSITRIM_Msk              /*!< Internal High Speed clock trimming */
  4346.  
  4347. #define RCC_ICSCR_MSIRANGE_Pos              (13U)                              
  4348. #define RCC_ICSCR_MSIRANGE_Msk              (0x7UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000E000 */
  4349. #define RCC_ICSCR_MSIRANGE                  RCC_ICSCR_MSIRANGE_Msk             /*!< Internal Multi Speed clock Range */
  4350. #define RCC_ICSCR_MSIRANGE_0                (0x0UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00000000 */
  4351. #define RCC_ICSCR_MSIRANGE_1                (0x1UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00002000 */
  4352. #define RCC_ICSCR_MSIRANGE_2                (0x2UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00004000 */
  4353. #define RCC_ICSCR_MSIRANGE_3                (0x3UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00006000 */
  4354. #define RCC_ICSCR_MSIRANGE_4                (0x4UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00008000 */
  4355. #define RCC_ICSCR_MSIRANGE_5                (0x5UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000A000 */
  4356. #define RCC_ICSCR_MSIRANGE_6                (0x6UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000C000 */
  4357. #define RCC_ICSCR_MSICAL_Pos                (16U)                              
  4358. #define RCC_ICSCR_MSICAL_Msk                (0xFFUL << RCC_ICSCR_MSICAL_Pos)    /*!< 0x00FF0000 */
  4359. #define RCC_ICSCR_MSICAL                    RCC_ICSCR_MSICAL_Msk               /*!< Internal Multi Speed clock Calibration */
  4360. #define RCC_ICSCR_MSITRIM_Pos               (24U)                              
  4361. #define RCC_ICSCR_MSITRIM_Msk               (0xFFUL << RCC_ICSCR_MSITRIM_Pos)   /*!< 0xFF000000 */
  4362. #define RCC_ICSCR_MSITRIM                   RCC_ICSCR_MSITRIM_Msk              /*!< Internal Multi Speed clock trimming */
  4363.  
  4364. /********************  Bit definition for RCC_CFGR register  ******************/
  4365. #define RCC_CFGR_SW_Pos                     (0U)                              
  4366. #define RCC_CFGR_SW_Msk                     (0x3UL << RCC_CFGR_SW_Pos)          /*!< 0x00000003 */
  4367. #define RCC_CFGR_SW                         RCC_CFGR_SW_Msk                    /*!< SW[1:0] bits (System clock Switch) */
  4368. #define RCC_CFGR_SW_0                       (0x1UL << RCC_CFGR_SW_Pos)          /*!< 0x00000001 */
  4369. #define RCC_CFGR_SW_1                       (0x2UL << RCC_CFGR_SW_Pos)          /*!< 0x00000002 */
  4370.  
  4371. /*!< SW configuration */
  4372. #define RCC_CFGR_SW_MSI                     (0x00000000U)                      /*!< MSI selected as system clock */
  4373. #define RCC_CFGR_SW_HSI                     (0x00000001U)                      /*!< HSI selected as system clock */
  4374. #define RCC_CFGR_SW_HSE                     (0x00000002U)                      /*!< HSE selected as system clock */
  4375. #define RCC_CFGR_SW_PLL                     (0x00000003U)                      /*!< PLL selected as system clock */
  4376.  
  4377. #define RCC_CFGR_SWS_Pos                    (2U)                              
  4378. #define RCC_CFGR_SWS_Msk                    (0x3UL << RCC_CFGR_SWS_Pos)         /*!< 0x0000000C */
  4379. #define RCC_CFGR_SWS                        RCC_CFGR_SWS_Msk                   /*!< SWS[1:0] bits (System Clock Switch Status) */
  4380. #define RCC_CFGR_SWS_0                      (0x1UL << RCC_CFGR_SWS_Pos)         /*!< 0x00000004 */
  4381. #define RCC_CFGR_SWS_1                      (0x2UL << RCC_CFGR_SWS_Pos)         /*!< 0x00000008 */
  4382.  
  4383. /*!< SWS configuration */
  4384. #define RCC_CFGR_SWS_MSI                    (0x00000000U)                      /*!< MSI oscillator used as system clock */
  4385. #define RCC_CFGR_SWS_HSI                    (0x00000004U)                      /*!< HSI oscillator used as system clock */
  4386. #define RCC_CFGR_SWS_HSE                    (0x00000008U)                      /*!< HSE oscillator used as system clock */
  4387. #define RCC_CFGR_SWS_PLL                    (0x0000000CU)                      /*!< PLL used as system clock */
  4388.  
  4389. #define RCC_CFGR_HPRE_Pos                   (4U)                              
  4390. #define RCC_CFGR_HPRE_Msk                   (0xFUL << RCC_CFGR_HPRE_Pos)        /*!< 0x000000F0 */
  4391. #define RCC_CFGR_HPRE                       RCC_CFGR_HPRE_Msk                  /*!< HPRE[3:0] bits (AHB prescaler) */
  4392. #define RCC_CFGR_HPRE_0                     (0x1UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000010 */
  4393. #define RCC_CFGR_HPRE_1                     (0x2UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000020 */
  4394. #define RCC_CFGR_HPRE_2                     (0x4UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000040 */
  4395. #define RCC_CFGR_HPRE_3                     (0x8UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000080 */
  4396.  
  4397. /*!< HPRE configuration */
  4398. #define RCC_CFGR_HPRE_DIV1                  (0x00000000U)                      /*!< SYSCLK not divided */
  4399. #define RCC_CFGR_HPRE_DIV2                  (0x00000080U)                      /*!< SYSCLK divided by 2 */
  4400. #define RCC_CFGR_HPRE_DIV4                  (0x00000090U)                      /*!< SYSCLK divided by 4 */
  4401. #define RCC_CFGR_HPRE_DIV8                  (0x000000A0U)                      /*!< SYSCLK divided by 8 */
  4402. #define RCC_CFGR_HPRE_DIV16                 (0x000000B0U)                      /*!< SYSCLK divided by 16 */
  4403. #define RCC_CFGR_HPRE_DIV64                 (0x000000C0U)                      /*!< SYSCLK divided by 64 */
  4404. #define RCC_CFGR_HPRE_DIV128                (0x000000D0U)                      /*!< SYSCLK divided by 128 */
  4405. #define RCC_CFGR_HPRE_DIV256                (0x000000E0U)                      /*!< SYSCLK divided by 256 */
  4406. #define RCC_CFGR_HPRE_DIV512                (0x000000F0U)                      /*!< SYSCLK divided by 512 */
  4407.  
  4408. #define RCC_CFGR_PPRE1_Pos                  (8U)                              
  4409. #define RCC_CFGR_PPRE1_Msk                  (0x7UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000700 */
  4410. #define RCC_CFGR_PPRE1                      RCC_CFGR_PPRE1_Msk                 /*!< PRE1[2:0] bits (APB1 prescaler) */
  4411. #define RCC_CFGR_PPRE1_0                    (0x1UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000100 */
  4412. #define RCC_CFGR_PPRE1_1                    (0x2UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000200 */
  4413. #define RCC_CFGR_PPRE1_2                    (0x4UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000400 */
  4414.  
  4415. /*!< PPRE1 configuration */
  4416. #define RCC_CFGR_PPRE1_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
  4417. #define RCC_CFGR_PPRE1_DIV2                 (0x00000400U)                      /*!< HCLK divided by 2 */
  4418. #define RCC_CFGR_PPRE1_DIV4                 (0x00000500U)                      /*!< HCLK divided by 4 */
  4419. #define RCC_CFGR_PPRE1_DIV8                 (0x00000600U)                      /*!< HCLK divided by 8 */
  4420. #define RCC_CFGR_PPRE1_DIV16                (0x00000700U)                      /*!< HCLK divided by 16 */
  4421.  
  4422. #define RCC_CFGR_PPRE2_Pos                  (11U)                              
  4423. #define RCC_CFGR_PPRE2_Msk                  (0x7UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00003800 */
  4424. #define RCC_CFGR_PPRE2                      RCC_CFGR_PPRE2_Msk                 /*!< PRE2[2:0] bits (APB2 prescaler) */
  4425. #define RCC_CFGR_PPRE2_0                    (0x1UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00000800 */
  4426. #define RCC_CFGR_PPRE2_1                    (0x2UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00001000 */
  4427. #define RCC_CFGR_PPRE2_2                    (0x4UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00002000 */
  4428.  
  4429. /*!< PPRE2 configuration */
  4430. #define RCC_CFGR_PPRE2_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
  4431. #define RCC_CFGR_PPRE2_DIV2                 (0x00002000U)                      /*!< HCLK divided by 2 */
  4432. #define RCC_CFGR_PPRE2_DIV4                 (0x00002800U)                      /*!< HCLK divided by 4 */
  4433. #define RCC_CFGR_PPRE2_DIV8                 (0x00003000U)                      /*!< HCLK divided by 8 */
  4434. #define RCC_CFGR_PPRE2_DIV16                (0x00003800U)                      /*!< HCLK divided by 16 */
  4435.  
  4436. /*!< PLL entry clock source*/
  4437. #define RCC_CFGR_PLLSRC_Pos                 (16U)                              
  4438. #define RCC_CFGR_PLLSRC_Msk                 (0x1UL << RCC_CFGR_PLLSRC_Pos)      /*!< 0x00010000 */
  4439. #define RCC_CFGR_PLLSRC                     RCC_CFGR_PLLSRC_Msk                /*!< PLL entry clock source */
  4440.  
  4441. #define RCC_CFGR_PLLSRC_HSI                 (0x00000000U)                      /*!< HSI as PLL entry clock source */
  4442. #define RCC_CFGR_PLLSRC_HSE                 (0x00010000U)                      /*!< HSE as PLL entry clock source */
  4443.  
  4444.  
  4445. /*!< PLLMUL configuration */
  4446. #define RCC_CFGR_PLLMUL_Pos                 (18U)                              
  4447. #define RCC_CFGR_PLLMUL_Msk                 (0xFUL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x003C0000 */
  4448. #define RCC_CFGR_PLLMUL                     RCC_CFGR_PLLMUL_Msk                /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  4449. #define RCC_CFGR_PLLMUL_0                   (0x1UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00040000 */
  4450. #define RCC_CFGR_PLLMUL_1                   (0x2UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00080000 */
  4451. #define RCC_CFGR_PLLMUL_2                   (0x4UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00100000 */
  4452. #define RCC_CFGR_PLLMUL_3                   (0x8UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00200000 */
  4453.  
  4454. /*!< PLLMUL configuration */
  4455. #define RCC_CFGR_PLLMUL3                    (0x00000000U)                      /*!< PLL input clock * 3 */
  4456. #define RCC_CFGR_PLLMUL4                    (0x00040000U)                      /*!< PLL input clock * 4 */
  4457. #define RCC_CFGR_PLLMUL6                    (0x00080000U)                      /*!< PLL input clock * 6 */
  4458. #define RCC_CFGR_PLLMUL8                    (0x000C0000U)                      /*!< PLL input clock * 8 */
  4459. #define RCC_CFGR_PLLMUL12                   (0x00100000U)                      /*!< PLL input clock * 12 */
  4460. #define RCC_CFGR_PLLMUL16                   (0x00140000U)                      /*!< PLL input clock * 16 */
  4461. #define RCC_CFGR_PLLMUL24                   (0x00180000U)                      /*!< PLL input clock * 24 */
  4462. #define RCC_CFGR_PLLMUL32                   (0x001C0000U)                      /*!< PLL input clock * 32 */
  4463. #define RCC_CFGR_PLLMUL48                   (0x00200000U)                      /*!< PLL input clock * 48 */
  4464.  
  4465. /*!< PLLDIV configuration */
  4466. #define RCC_CFGR_PLLDIV_Pos                 (22U)                              
  4467. #define RCC_CFGR_PLLDIV_Msk                 (0x3UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00C00000 */
  4468. #define RCC_CFGR_PLLDIV                     RCC_CFGR_PLLDIV_Msk                /*!< PLLDIV[1:0] bits (PLL Output Division) */
  4469. #define RCC_CFGR_PLLDIV_0                   (0x1UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00400000 */
  4470. #define RCC_CFGR_PLLDIV_1                   (0x2UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00800000 */
  4471.  
  4472.  
  4473. /*!< PLLDIV configuration */
  4474. #define RCC_CFGR_PLLDIV1                    (0x00000000U)                      /*!< PLL clock output = CKVCO / 1 */
  4475. #define RCC_CFGR_PLLDIV2_Pos                (22U)                              
  4476. #define RCC_CFGR_PLLDIV2_Msk                (0x1UL << RCC_CFGR_PLLDIV2_Pos)     /*!< 0x00400000 */
  4477. #define RCC_CFGR_PLLDIV2                    RCC_CFGR_PLLDIV2_Msk               /*!< PLL clock output = CKVCO / 2 */
  4478. #define RCC_CFGR_PLLDIV3_Pos                (23U)                              
  4479. #define RCC_CFGR_PLLDIV3_Msk                (0x1UL << RCC_CFGR_PLLDIV3_Pos)     /*!< 0x00800000 */
  4480. #define RCC_CFGR_PLLDIV3                    RCC_CFGR_PLLDIV3_Msk               /*!< PLL clock output = CKVCO / 3 */
  4481. #define RCC_CFGR_PLLDIV4_Pos                (22U)                              
  4482. #define RCC_CFGR_PLLDIV4_Msk                (0x3UL << RCC_CFGR_PLLDIV4_Pos)     /*!< 0x00C00000 */
  4483. #define RCC_CFGR_PLLDIV4                    RCC_CFGR_PLLDIV4_Msk               /*!< PLL clock output = CKVCO / 4 */
  4484.  
  4485.  
  4486. #define RCC_CFGR_MCOSEL_Pos                 (24U)                              
  4487. #define RCC_CFGR_MCOSEL_Msk                 (0x7UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x07000000 */
  4488. #define RCC_CFGR_MCOSEL                     RCC_CFGR_MCOSEL_Msk                /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  4489. #define RCC_CFGR_MCOSEL_0                   (0x1UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x01000000 */
  4490. #define RCC_CFGR_MCOSEL_1                   (0x2UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x02000000 */
  4491. #define RCC_CFGR_MCOSEL_2                   (0x4UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x04000000 */
  4492.  
  4493. /*!< MCO configuration */
  4494. #define RCC_CFGR_MCOSEL_NOCLOCK             (0x00000000U)                      /*!< No clock */
  4495. #define RCC_CFGR_MCOSEL_SYSCLK_Pos          (24U)                              
  4496. #define RCC_CFGR_MCOSEL_SYSCLK_Msk          (0x1UL << RCC_CFGR_MCOSEL_SYSCLK_Pos) /*!< 0x01000000 */
  4497. #define RCC_CFGR_MCOSEL_SYSCLK              RCC_CFGR_MCOSEL_SYSCLK_Msk         /*!< System clock selected */
  4498. #define RCC_CFGR_MCOSEL_HSI_Pos             (25U)                              
  4499. #define RCC_CFGR_MCOSEL_HSI_Msk             (0x1UL << RCC_CFGR_MCOSEL_HSI_Pos)  /*!< 0x02000000 */
  4500. #define RCC_CFGR_MCOSEL_HSI                 RCC_CFGR_MCOSEL_HSI_Msk            /*!< Internal 16 MHz RC oscillator clock selected */
  4501. #define RCC_CFGR_MCOSEL_MSI_Pos             (24U)                              
  4502. #define RCC_CFGR_MCOSEL_MSI_Msk             (0x3UL << RCC_CFGR_MCOSEL_MSI_Pos)  /*!< 0x03000000 */
  4503. #define RCC_CFGR_MCOSEL_MSI                 RCC_CFGR_MCOSEL_MSI_Msk            /*!< Internal Medium Speed RC oscillator clock selected */
  4504. #define RCC_CFGR_MCOSEL_HSE_Pos             (26U)                              
  4505. #define RCC_CFGR_MCOSEL_HSE_Msk             (0x1UL << RCC_CFGR_MCOSEL_HSE_Pos)  /*!< 0x04000000 */
  4506. #define RCC_CFGR_MCOSEL_HSE                 RCC_CFGR_MCOSEL_HSE_Msk            /*!< External 1-25 MHz oscillator clock selected */
  4507. #define RCC_CFGR_MCOSEL_PLL_Pos             (24U)                              
  4508. #define RCC_CFGR_MCOSEL_PLL_Msk             (0x5UL << RCC_CFGR_MCOSEL_PLL_Pos)  /*!< 0x05000000 */
  4509. #define RCC_CFGR_MCOSEL_PLL                 RCC_CFGR_MCOSEL_PLL_Msk            /*!< PLL clock divided */
  4510. #define RCC_CFGR_MCOSEL_LSI_Pos             (25U)                              
  4511. #define RCC_CFGR_MCOSEL_LSI_Msk             (0x3UL << RCC_CFGR_MCOSEL_LSI_Pos)  /*!< 0x06000000 */
  4512. #define RCC_CFGR_MCOSEL_LSI                 RCC_CFGR_MCOSEL_LSI_Msk            /*!< LSI selected */
  4513. #define RCC_CFGR_MCOSEL_LSE_Pos             (24U)                              
  4514. #define RCC_CFGR_MCOSEL_LSE_Msk             (0x7UL << RCC_CFGR_MCOSEL_LSE_Pos)  /*!< 0x07000000 */
  4515. #define RCC_CFGR_MCOSEL_LSE                 RCC_CFGR_MCOSEL_LSE_Msk            /*!< LSE selected */
  4516.  
  4517. #define RCC_CFGR_MCOPRE_Pos                 (28U)                              
  4518. #define RCC_CFGR_MCOPRE_Msk                 (0x7UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x70000000 */
  4519. #define RCC_CFGR_MCOPRE                     RCC_CFGR_MCOPRE_Msk                /*!< MCOPRE[2:0] bits (Microcontroller Clock Output Prescaler) */
  4520. #define RCC_CFGR_MCOPRE_0                   (0x1UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x10000000 */
  4521. #define RCC_CFGR_MCOPRE_1                   (0x2UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x20000000 */
  4522. #define RCC_CFGR_MCOPRE_2                   (0x4UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x40000000 */
  4523.  
  4524. /*!< MCO Prescaler configuration */
  4525. #define RCC_CFGR_MCOPRE_DIV1                (0x00000000U)                      /*!< MCO is divided by 1 */
  4526. #define RCC_CFGR_MCOPRE_DIV2                (0x10000000U)                      /*!< MCO is divided by 2 */
  4527. #define RCC_CFGR_MCOPRE_DIV4                (0x20000000U)                      /*!< MCO is divided by 4 */
  4528. #define RCC_CFGR_MCOPRE_DIV8                (0x30000000U)                      /*!< MCO is divided by 8 */
  4529. #define RCC_CFGR_MCOPRE_DIV16               (0x40000000U)                      /*!< MCO is divided by 16 */
  4530.  
  4531. /* Legacy aliases */
  4532. #define  RCC_CFGR_MCO_DIV1                  RCC_CFGR_MCOPRE_DIV1
  4533. #define  RCC_CFGR_MCO_DIV2                  RCC_CFGR_MCOPRE_DIV2
  4534. #define  RCC_CFGR_MCO_DIV4                  RCC_CFGR_MCOPRE_DIV4
  4535. #define  RCC_CFGR_MCO_DIV8                  RCC_CFGR_MCOPRE_DIV8
  4536. #define  RCC_CFGR_MCO_DIV16                 RCC_CFGR_MCOPRE_DIV16
  4537. #define  RCC_CFGR_MCO_NOCLOCK               RCC_CFGR_MCOSEL_NOCLOCK
  4538. #define  RCC_CFGR_MCO_SYSCLK                RCC_CFGR_MCOSEL_SYSCLK
  4539. #define  RCC_CFGR_MCO_HSI                   RCC_CFGR_MCOSEL_HSI
  4540. #define  RCC_CFGR_MCO_MSI                   RCC_CFGR_MCOSEL_MSI
  4541. #define  RCC_CFGR_MCO_HSE                   RCC_CFGR_MCOSEL_HSE
  4542. #define  RCC_CFGR_MCO_PLL                   RCC_CFGR_MCOSEL_PLL
  4543. #define  RCC_CFGR_MCO_LSI                   RCC_CFGR_MCOSEL_LSI
  4544. #define  RCC_CFGR_MCO_LSE                   RCC_CFGR_MCOSEL_LSE
  4545.  
  4546. /*!<******************  Bit definition for RCC_CIR register  ********************/
  4547. #define RCC_CIR_LSIRDYF_Pos                 (0U)                              
  4548. #define RCC_CIR_LSIRDYF_Msk                 (0x1UL << RCC_CIR_LSIRDYF_Pos)      /*!< 0x00000001 */
  4549. #define RCC_CIR_LSIRDYF                     RCC_CIR_LSIRDYF_Msk                /*!< LSI Ready Interrupt flag */
  4550. #define RCC_CIR_LSERDYF_Pos                 (1U)                              
  4551. #define RCC_CIR_LSERDYF_Msk                 (0x1UL << RCC_CIR_LSERDYF_Pos)      /*!< 0x00000002 */
  4552. #define RCC_CIR_LSERDYF                     RCC_CIR_LSERDYF_Msk                /*!< LSE Ready Interrupt flag */
  4553. #define RCC_CIR_HSIRDYF_Pos                 (2U)                              
  4554. #define RCC_CIR_HSIRDYF_Msk                 (0x1UL << RCC_CIR_HSIRDYF_Pos)      /*!< 0x00000004 */
  4555. #define RCC_CIR_HSIRDYF                     RCC_CIR_HSIRDYF_Msk                /*!< HSI Ready Interrupt flag */
  4556. #define RCC_CIR_HSERDYF_Pos                 (3U)                              
  4557. #define RCC_CIR_HSERDYF_Msk                 (0x1UL << RCC_CIR_HSERDYF_Pos)      /*!< 0x00000008 */
  4558. #define RCC_CIR_HSERDYF                     RCC_CIR_HSERDYF_Msk                /*!< HSE Ready Interrupt flag */
  4559. #define RCC_CIR_PLLRDYF_Pos                 (4U)                              
  4560. #define RCC_CIR_PLLRDYF_Msk                 (0x1UL << RCC_CIR_PLLRDYF_Pos)      /*!< 0x00000010 */
  4561. #define RCC_CIR_PLLRDYF                     RCC_CIR_PLLRDYF_Msk                /*!< PLL Ready Interrupt flag */
  4562. #define RCC_CIR_MSIRDYF_Pos                 (5U)                              
  4563. #define RCC_CIR_MSIRDYF_Msk                 (0x1UL << RCC_CIR_MSIRDYF_Pos)      /*!< 0x00000020 */
  4564. #define RCC_CIR_MSIRDYF                     RCC_CIR_MSIRDYF_Msk                /*!< MSI Ready Interrupt flag */
  4565. #define RCC_CIR_LSECSSF_Pos                 (6U)                              
  4566. #define RCC_CIR_LSECSSF_Msk                 (0x1UL << RCC_CIR_LSECSSF_Pos)      /*!< 0x00000040 */
  4567. #define RCC_CIR_LSECSSF                     RCC_CIR_LSECSSF_Msk                /*!< LSE CSS Interrupt flag */
  4568. #define RCC_CIR_CSSF_Pos                    (7U)                              
  4569. #define RCC_CIR_CSSF_Msk                    (0x1UL << RCC_CIR_CSSF_Pos)         /*!< 0x00000080 */
  4570. #define RCC_CIR_CSSF                        RCC_CIR_CSSF_Msk                   /*!< Clock Security System Interrupt flag */
  4571.  
  4572. #define RCC_CIR_LSIRDYIE_Pos                (8U)                              
  4573. #define RCC_CIR_LSIRDYIE_Msk                (0x1UL << RCC_CIR_LSIRDYIE_Pos)     /*!< 0x00000100 */
  4574. #define RCC_CIR_LSIRDYIE                    RCC_CIR_LSIRDYIE_Msk               /*!< LSI Ready Interrupt Enable */
  4575. #define RCC_CIR_LSERDYIE_Pos                (9U)                              
  4576. #define RCC_CIR_LSERDYIE_Msk                (0x1UL << RCC_CIR_LSERDYIE_Pos)     /*!< 0x00000200 */
  4577. #define RCC_CIR_LSERDYIE                    RCC_CIR_LSERDYIE_Msk               /*!< LSE Ready Interrupt Enable */
  4578. #define RCC_CIR_HSIRDYIE_Pos                (10U)                              
  4579. #define RCC_CIR_HSIRDYIE_Msk                (0x1UL << RCC_CIR_HSIRDYIE_Pos)     /*!< 0x00000400 */
  4580. #define RCC_CIR_HSIRDYIE                    RCC_CIR_HSIRDYIE_Msk               /*!< HSI Ready Interrupt Enable */
  4581. #define RCC_CIR_HSERDYIE_Pos                (11U)                              
  4582. #define RCC_CIR_HSERDYIE_Msk                (0x1UL << RCC_CIR_HSERDYIE_Pos)     /*!< 0x00000800 */
  4583. #define RCC_CIR_HSERDYIE                    RCC_CIR_HSERDYIE_Msk               /*!< HSE Ready Interrupt Enable */
  4584. #define RCC_CIR_PLLRDYIE_Pos                (12U)                              
  4585. #define RCC_CIR_PLLRDYIE_Msk                (0x1UL << RCC_CIR_PLLRDYIE_Pos)     /*!< 0x00001000 */
  4586. #define RCC_CIR_PLLRDYIE                    RCC_CIR_PLLRDYIE_Msk               /*!< PLL Ready Interrupt Enable */
  4587. #define RCC_CIR_MSIRDYIE_Pos                (13U)                              
  4588. #define RCC_CIR_MSIRDYIE_Msk                (0x1UL << RCC_CIR_MSIRDYIE_Pos)     /*!< 0x00002000 */
  4589. #define RCC_CIR_MSIRDYIE                    RCC_CIR_MSIRDYIE_Msk               /*!< MSI Ready Interrupt Enable */
  4590. #define RCC_CIR_LSECSSIE_Pos                (14U)                              
  4591. #define RCC_CIR_LSECSSIE_Msk                (0x1UL << RCC_CIR_LSECSSIE_Pos)     /*!< 0x00004000 */
  4592. #define RCC_CIR_LSECSSIE                    RCC_CIR_LSECSSIE_Msk               /*!< LSE CSS Interrupt Enable */
  4593.  
  4594. #define RCC_CIR_LSIRDYC_Pos                 (16U)                              
  4595. #define RCC_CIR_LSIRDYC_Msk                 (0x1UL << RCC_CIR_LSIRDYC_Pos)      /*!< 0x00010000 */
  4596. #define RCC_CIR_LSIRDYC                     RCC_CIR_LSIRDYC_Msk                /*!< LSI Ready Interrupt Clear */
  4597. #define RCC_CIR_LSERDYC_Pos                 (17U)                              
  4598. #define RCC_CIR_LSERDYC_Msk                 (0x1UL << RCC_CIR_LSERDYC_Pos)      /*!< 0x00020000 */
  4599. #define RCC_CIR_LSERDYC                     RCC_CIR_LSERDYC_Msk                /*!< LSE Ready Interrupt Clear */
  4600. #define RCC_CIR_HSIRDYC_Pos                 (18U)                              
  4601. #define RCC_CIR_HSIRDYC_Msk                 (0x1UL << RCC_CIR_HSIRDYC_Pos)      /*!< 0x00040000 */
  4602. #define RCC_CIR_HSIRDYC                     RCC_CIR_HSIRDYC_Msk                /*!< HSI Ready Interrupt Clear */
  4603. #define RCC_CIR_HSERDYC_Pos                 (19U)                              
  4604. #define RCC_CIR_HSERDYC_Msk                 (0x1UL << RCC_CIR_HSERDYC_Pos)      /*!< 0x00080000 */
  4605. #define RCC_CIR_HSERDYC                     RCC_CIR_HSERDYC_Msk                /*!< HSE Ready Interrupt Clear */
  4606. #define RCC_CIR_PLLRDYC_Pos                 (20U)                              
  4607. #define RCC_CIR_PLLRDYC_Msk                 (0x1UL << RCC_CIR_PLLRDYC_Pos)      /*!< 0x00100000 */
  4608. #define RCC_CIR_PLLRDYC                     RCC_CIR_PLLRDYC_Msk                /*!< PLL Ready Interrupt Clear */
  4609. #define RCC_CIR_MSIRDYC_Pos                 (21U)                              
  4610. #define RCC_CIR_MSIRDYC_Msk                 (0x1UL << RCC_CIR_MSIRDYC_Pos)      /*!< 0x00200000 */
  4611. #define RCC_CIR_MSIRDYC                     RCC_CIR_MSIRDYC_Msk                /*!< MSI Ready Interrupt Clear */
  4612. #define RCC_CIR_LSECSSC_Pos                 (22U)                              
  4613. #define RCC_CIR_LSECSSC_Msk                 (0x1UL << RCC_CIR_LSECSSC_Pos)      /*!< 0x00400000 */
  4614. #define RCC_CIR_LSECSSC                     RCC_CIR_LSECSSC_Msk                /*!< LSE CSS Interrupt Clear */
  4615. #define RCC_CIR_CSSC_Pos                    (23U)                              
  4616. #define RCC_CIR_CSSC_Msk                    (0x1UL << RCC_CIR_CSSC_Pos)         /*!< 0x00800000 */
  4617. #define RCC_CIR_CSSC                        RCC_CIR_CSSC_Msk                   /*!< Clock Security System Interrupt Clear */
  4618.  
  4619. /*****************  Bit definition for RCC_AHBRSTR register  ******************/
  4620. #define RCC_AHBRSTR_GPIOARST_Pos            (0U)                              
  4621. #define RCC_AHBRSTR_GPIOARST_Msk            (0x1UL << RCC_AHBRSTR_GPIOARST_Pos) /*!< 0x00000001 */
  4622. #define RCC_AHBRSTR_GPIOARST                RCC_AHBRSTR_GPIOARST_Msk           /*!< GPIO port A reset */
  4623. #define RCC_AHBRSTR_GPIOBRST_Pos            (1U)                              
  4624. #define RCC_AHBRSTR_GPIOBRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOBRST_Pos) /*!< 0x00000002 */
  4625. #define RCC_AHBRSTR_GPIOBRST                RCC_AHBRSTR_GPIOBRST_Msk           /*!< GPIO port B reset */
  4626. #define RCC_AHBRSTR_GPIOCRST_Pos            (2U)                              
  4627. #define RCC_AHBRSTR_GPIOCRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOCRST_Pos) /*!< 0x00000004 */
  4628. #define RCC_AHBRSTR_GPIOCRST                RCC_AHBRSTR_GPIOCRST_Msk           /*!< GPIO port C reset */
  4629. #define RCC_AHBRSTR_GPIODRST_Pos            (3U)                              
  4630. #define RCC_AHBRSTR_GPIODRST_Msk            (0x1UL << RCC_AHBRSTR_GPIODRST_Pos) /*!< 0x00000008 */
  4631. #define RCC_AHBRSTR_GPIODRST                RCC_AHBRSTR_GPIODRST_Msk           /*!< GPIO port D reset */
  4632. #define RCC_AHBRSTR_GPIOERST_Pos            (4U)                              
  4633. #define RCC_AHBRSTR_GPIOERST_Msk            (0x1UL << RCC_AHBRSTR_GPIOERST_Pos) /*!< 0x00000010 */
  4634. #define RCC_AHBRSTR_GPIOERST                RCC_AHBRSTR_GPIOERST_Msk           /*!< GPIO port E reset */
  4635. #define RCC_AHBRSTR_GPIOHRST_Pos            (5U)                              
  4636. #define RCC_AHBRSTR_GPIOHRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOHRST_Pos) /*!< 0x00000020 */
  4637. #define RCC_AHBRSTR_GPIOHRST                RCC_AHBRSTR_GPIOHRST_Msk           /*!< GPIO port H reset */
  4638. #define RCC_AHBRSTR_GPIOFRST_Pos            (6U)                              
  4639. #define RCC_AHBRSTR_GPIOFRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOFRST_Pos) /*!< 0x00000040 */
  4640. #define RCC_AHBRSTR_GPIOFRST                RCC_AHBRSTR_GPIOFRST_Msk           /*!< GPIO port F reset */
  4641. #define RCC_AHBRSTR_GPIOGRST_Pos            (7U)                              
  4642. #define RCC_AHBRSTR_GPIOGRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOGRST_Pos) /*!< 0x00000080 */
  4643. #define RCC_AHBRSTR_GPIOGRST                RCC_AHBRSTR_GPIOGRST_Msk           /*!< GPIO port G reset */
  4644. #define RCC_AHBRSTR_CRCRST_Pos              (12U)                              
  4645. #define RCC_AHBRSTR_CRCRST_Msk              (0x1UL << RCC_AHBRSTR_CRCRST_Pos)   /*!< 0x00001000 */
  4646. #define RCC_AHBRSTR_CRCRST                  RCC_AHBRSTR_CRCRST_Msk             /*!< CRC reset */
  4647. #define RCC_AHBRSTR_FLITFRST_Pos            (15U)                              
  4648. #define RCC_AHBRSTR_FLITFRST_Msk            (0x1UL << RCC_AHBRSTR_FLITFRST_Pos) /*!< 0x00008000 */
  4649. #define RCC_AHBRSTR_FLITFRST                RCC_AHBRSTR_FLITFRST_Msk           /*!< FLITF reset */
  4650. #define RCC_AHBRSTR_DMA1RST_Pos             (24U)                              
  4651. #define RCC_AHBRSTR_DMA1RST_Msk             (0x1UL << RCC_AHBRSTR_DMA1RST_Pos)  /*!< 0x01000000 */
  4652. #define RCC_AHBRSTR_DMA1RST                 RCC_AHBRSTR_DMA1RST_Msk            /*!< DMA1 reset */
  4653. #define RCC_AHBRSTR_DMA2RST_Pos             (25U)                              
  4654. #define RCC_AHBRSTR_DMA2RST_Msk             (0x1UL << RCC_AHBRSTR_DMA2RST_Pos)  /*!< 0x02000000 */
  4655. #define RCC_AHBRSTR_DMA2RST                 RCC_AHBRSTR_DMA2RST_Msk            /*!< DMA2 reset */
  4656. #define RCC_AHBRSTR_FSMCRST_Pos             (30U)                              
  4657. #define RCC_AHBRSTR_FSMCRST_Msk             (0x1UL << RCC_AHBRSTR_FSMCRST_Pos)  /*!< 0x40000000 */
  4658. #define RCC_AHBRSTR_FSMCRST                 RCC_AHBRSTR_FSMCRST_Msk            /*!< FSMC reset */
  4659.  
  4660. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  4661. #define RCC_APB2RSTR_SYSCFGRST_Pos          (0U)                              
  4662. #define RCC_APB2RSTR_SYSCFGRST_Msk          (0x1UL << RCC_APB2RSTR_SYSCFGRST_Pos) /*!< 0x00000001 */
  4663. #define RCC_APB2RSTR_SYSCFGRST              RCC_APB2RSTR_SYSCFGRST_Msk         /*!< System Configuration SYSCFG reset */
  4664. #define RCC_APB2RSTR_TIM9RST_Pos            (2U)                              
  4665. #define RCC_APB2RSTR_TIM9RST_Msk            (0x1UL << RCC_APB2RSTR_TIM9RST_Pos) /*!< 0x00000004 */
  4666. #define RCC_APB2RSTR_TIM9RST                RCC_APB2RSTR_TIM9RST_Msk           /*!< TIM9 reset */
  4667. #define RCC_APB2RSTR_TIM10RST_Pos           (3U)                              
  4668. #define RCC_APB2RSTR_TIM10RST_Msk           (0x1UL << RCC_APB2RSTR_TIM10RST_Pos) /*!< 0x00000008 */
  4669. #define RCC_APB2RSTR_TIM10RST               RCC_APB2RSTR_TIM10RST_Msk          /*!< TIM10 reset */
  4670. #define RCC_APB2RSTR_TIM11RST_Pos           (4U)                              
  4671. #define RCC_APB2RSTR_TIM11RST_Msk           (0x1UL << RCC_APB2RSTR_TIM11RST_Pos) /*!< 0x00000010 */
  4672. #define RCC_APB2RSTR_TIM11RST               RCC_APB2RSTR_TIM11RST_Msk          /*!< TIM11 reset */
  4673. #define RCC_APB2RSTR_ADC1RST_Pos            (9U)                              
  4674. #define RCC_APB2RSTR_ADC1RST_Msk            (0x1UL << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  4675. #define RCC_APB2RSTR_ADC1RST                RCC_APB2RSTR_ADC1RST_Msk           /*!< ADC1 reset */
  4676. #define RCC_APB2RSTR_SDIORST_Pos            (11U)                              
  4677. #define RCC_APB2RSTR_SDIORST_Msk            (0x1UL << RCC_APB2RSTR_SDIORST_Pos) /*!< 0x00000800 */
  4678. #define RCC_APB2RSTR_SDIORST                RCC_APB2RSTR_SDIORST_Msk           /*!< SDIO reset */
  4679. #define RCC_APB2RSTR_SPI1RST_Pos            (12U)                              
  4680. #define RCC_APB2RSTR_SPI1RST_Msk            (0x1UL << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  4681. #define RCC_APB2RSTR_SPI1RST                RCC_APB2RSTR_SPI1RST_Msk           /*!< SPI1 reset */
  4682. #define RCC_APB2RSTR_USART1RST_Pos          (14U)                              
  4683. #define RCC_APB2RSTR_USART1RST_Msk          (0x1UL << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  4684. #define RCC_APB2RSTR_USART1RST              RCC_APB2RSTR_USART1RST_Msk         /*!< USART1 reset */
  4685.  
  4686. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  4687. #define RCC_APB1RSTR_TIM2RST_Pos            (0U)                              
  4688. #define RCC_APB1RSTR_TIM2RST_Msk            (0x1UL << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  4689. #define RCC_APB1RSTR_TIM2RST                RCC_APB1RSTR_TIM2RST_Msk           /*!< Timer 2 reset */
  4690. #define RCC_APB1RSTR_TIM3RST_Pos            (1U)                              
  4691. #define RCC_APB1RSTR_TIM3RST_Msk            (0x1UL << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  4692. #define RCC_APB1RSTR_TIM3RST                RCC_APB1RSTR_TIM3RST_Msk           /*!< Timer 3 reset */
  4693. #define RCC_APB1RSTR_TIM4RST_Pos            (2U)                              
  4694. #define RCC_APB1RSTR_TIM4RST_Msk            (0x1UL << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  4695. #define RCC_APB1RSTR_TIM4RST                RCC_APB1RSTR_TIM4RST_Msk           /*!< Timer 4 reset */
  4696. #define RCC_APB1RSTR_TIM5RST_Pos            (3U)                              
  4697. #define RCC_APB1RSTR_TIM5RST_Msk            (0x1UL << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
  4698. #define RCC_APB1RSTR_TIM5RST                RCC_APB1RSTR_TIM5RST_Msk           /*!< Timer 5 reset */
  4699. #define RCC_APB1RSTR_TIM6RST_Pos            (4U)                              
  4700. #define RCC_APB1RSTR_TIM6RST_Msk            (0x1UL << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  4701. #define RCC_APB1RSTR_TIM6RST                RCC_APB1RSTR_TIM6RST_Msk           /*!< Timer 6 reset */
  4702. #define RCC_APB1RSTR_TIM7RST_Pos            (5U)                              
  4703. #define RCC_APB1RSTR_TIM7RST_Msk            (0x1UL << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  4704. #define RCC_APB1RSTR_TIM7RST                RCC_APB1RSTR_TIM7RST_Msk           /*!< Timer 7 reset */
  4705. #define RCC_APB1RSTR_WWDGRST_Pos            (11U)                              
  4706. #define RCC_APB1RSTR_WWDGRST_Msk            (0x1UL << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  4707. #define RCC_APB1RSTR_WWDGRST                RCC_APB1RSTR_WWDGRST_Msk           /*!< Window Watchdog reset */
  4708. #define RCC_APB1RSTR_SPI2RST_Pos            (14U)                              
  4709. #define RCC_APB1RSTR_SPI2RST_Msk            (0x1UL << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  4710. #define RCC_APB1RSTR_SPI2RST                RCC_APB1RSTR_SPI2RST_Msk           /*!< SPI 2 reset */
  4711. #define RCC_APB1RSTR_SPI3RST_Pos            (15U)                              
  4712. #define RCC_APB1RSTR_SPI3RST_Msk            (0x1UL << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
  4713. #define RCC_APB1RSTR_SPI3RST                RCC_APB1RSTR_SPI3RST_Msk           /*!< SPI 3 reset */
  4714. #define RCC_APB1RSTR_USART2RST_Pos          (17U)                              
  4715. #define RCC_APB1RSTR_USART2RST_Msk          (0x1UL << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  4716. #define RCC_APB1RSTR_USART2RST              RCC_APB1RSTR_USART2RST_Msk         /*!< USART 2 reset */
  4717. #define RCC_APB1RSTR_USART3RST_Pos          (18U)                              
  4718. #define RCC_APB1RSTR_USART3RST_Msk          (0x1UL << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  4719. #define RCC_APB1RSTR_USART3RST              RCC_APB1RSTR_USART3RST_Msk         /*!< USART 3 reset */
  4720. #define RCC_APB1RSTR_UART4RST_Pos           (19U)                              
  4721. #define RCC_APB1RSTR_UART4RST_Msk           (0x1UL << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
  4722. #define RCC_APB1RSTR_UART4RST               RCC_APB1RSTR_UART4RST_Msk          /*!< UART 4 reset */
  4723. #define RCC_APB1RSTR_UART5RST_Pos           (20U)                              
  4724. #define RCC_APB1RSTR_UART5RST_Msk           (0x1UL << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
  4725. #define RCC_APB1RSTR_UART5RST               RCC_APB1RSTR_UART5RST_Msk          /*!< UART 5 reset */
  4726. #define RCC_APB1RSTR_I2C1RST_Pos            (21U)                              
  4727. #define RCC_APB1RSTR_I2C1RST_Msk            (0x1UL << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  4728. #define RCC_APB1RSTR_I2C1RST                RCC_APB1RSTR_I2C1RST_Msk           /*!< I2C 1 reset */
  4729. #define RCC_APB1RSTR_I2C2RST_Pos            (22U)                              
  4730. #define RCC_APB1RSTR_I2C2RST_Msk            (0x1UL << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  4731. #define RCC_APB1RSTR_I2C2RST                RCC_APB1RSTR_I2C2RST_Msk           /*!< I2C 2 reset */
  4732. #define RCC_APB1RSTR_USBRST_Pos             (23U)                              
  4733. #define RCC_APB1RSTR_USBRST_Msk             (0x1UL << RCC_APB1RSTR_USBRST_Pos)  /*!< 0x00800000 */
  4734. #define RCC_APB1RSTR_USBRST                 RCC_APB1RSTR_USBRST_Msk            /*!< USB reset */
  4735. #define RCC_APB1RSTR_PWRRST_Pos             (28U)                              
  4736. #define RCC_APB1RSTR_PWRRST_Msk             (0x1UL << RCC_APB1RSTR_PWRRST_Pos)  /*!< 0x10000000 */
  4737. #define RCC_APB1RSTR_PWRRST                 RCC_APB1RSTR_PWRRST_Msk            /*!< Power interface reset */
  4738. #define RCC_APB1RSTR_DACRST_Pos             (29U)                              
  4739. #define RCC_APB1RSTR_DACRST_Msk             (0x1UL << RCC_APB1RSTR_DACRST_Pos)  /*!< 0x20000000 */
  4740. #define RCC_APB1RSTR_DACRST                 RCC_APB1RSTR_DACRST_Msk            /*!< DAC interface reset */
  4741. #define RCC_APB1RSTR_COMPRST_Pos            (31U)                              
  4742. #define RCC_APB1RSTR_COMPRST_Msk            (0x1UL << RCC_APB1RSTR_COMPRST_Pos) /*!< 0x80000000 */
  4743. #define RCC_APB1RSTR_COMPRST                RCC_APB1RSTR_COMPRST_Msk           /*!< Comparator interface reset */
  4744.  
  4745. /******************  Bit definition for RCC_AHBENR register  ******************/
  4746. #define RCC_AHBENR_GPIOAEN_Pos              (0U)                              
  4747. #define RCC_AHBENR_GPIOAEN_Msk              (0x1UL << RCC_AHBENR_GPIOAEN_Pos)   /*!< 0x00000001 */
  4748. #define RCC_AHBENR_GPIOAEN                  RCC_AHBENR_GPIOAEN_Msk             /*!< GPIO port A clock enable */
  4749. #define RCC_AHBENR_GPIOBEN_Pos              (1U)                              
  4750. #define RCC_AHBENR_GPIOBEN_Msk              (0x1UL << RCC_AHBENR_GPIOBEN_Pos)   /*!< 0x00000002 */
  4751. #define RCC_AHBENR_GPIOBEN                  RCC_AHBENR_GPIOBEN_Msk             /*!< GPIO port B clock enable */
  4752. #define RCC_AHBENR_GPIOCEN_Pos              (2U)                              
  4753. #define RCC_AHBENR_GPIOCEN_Msk              (0x1UL << RCC_AHBENR_GPIOCEN_Pos)   /*!< 0x00000004 */
  4754. #define RCC_AHBENR_GPIOCEN                  RCC_AHBENR_GPIOCEN_Msk             /*!< GPIO port C clock enable */
  4755. #define RCC_AHBENR_GPIODEN_Pos              (3U)                              
  4756. #define RCC_AHBENR_GPIODEN_Msk              (0x1UL << RCC_AHBENR_GPIODEN_Pos)   /*!< 0x00000008 */
  4757. #define RCC_AHBENR_GPIODEN                  RCC_AHBENR_GPIODEN_Msk             /*!< GPIO port D clock enable */
  4758. #define RCC_AHBENR_GPIOEEN_Pos              (4U)                              
  4759. #define RCC_AHBENR_GPIOEEN_Msk              (0x1UL << RCC_AHBENR_GPIOEEN_Pos)   /*!< 0x00000010 */
  4760. #define RCC_AHBENR_GPIOEEN                  RCC_AHBENR_GPIOEEN_Msk             /*!< GPIO port E clock enable */
  4761. #define RCC_AHBENR_GPIOHEN_Pos              (5U)                              
  4762. #define RCC_AHBENR_GPIOHEN_Msk              (0x1UL << RCC_AHBENR_GPIOHEN_Pos)   /*!< 0x00000020 */
  4763. #define RCC_AHBENR_GPIOHEN                  RCC_AHBENR_GPIOHEN_Msk             /*!< GPIO port H clock enable */
  4764. #define RCC_AHBENR_GPIOFEN_Pos              (6U)                              
  4765. #define RCC_AHBENR_GPIOFEN_Msk              (0x1UL << RCC_AHBENR_GPIOFEN_Pos)   /*!< 0x00000040 */
  4766. #define RCC_AHBENR_GPIOFEN                  RCC_AHBENR_GPIOFEN_Msk             /*!< GPIO port F clock enable */
  4767. #define RCC_AHBENR_GPIOGEN_Pos              (7U)                              
  4768. #define RCC_AHBENR_GPIOGEN_Msk              (0x1UL << RCC_AHBENR_GPIOGEN_Pos)   /*!< 0x00000080 */
  4769. #define RCC_AHBENR_GPIOGEN                  RCC_AHBENR_GPIOGEN_Msk             /*!< GPIO port G clock enable */
  4770. #define RCC_AHBENR_CRCEN_Pos                (12U)                              
  4771. #define RCC_AHBENR_CRCEN_Msk                (0x1UL << RCC_AHBENR_CRCEN_Pos)     /*!< 0x00001000 */
  4772. #define RCC_AHBENR_CRCEN                    RCC_AHBENR_CRCEN_Msk               /*!< CRC clock enable */
  4773. #define RCC_AHBENR_FLITFEN_Pos              (15U)                              
  4774. #define RCC_AHBENR_FLITFEN_Msk              (0x1UL << RCC_AHBENR_FLITFEN_Pos)   /*!< 0x00008000 */
  4775. #define RCC_AHBENR_FLITFEN                  RCC_AHBENR_FLITFEN_Msk             /*!< FLITF clock enable (has effect only when
  4776.                                                                                 the Flash memory is in power down mode) */
  4777. #define RCC_AHBENR_DMA1EN_Pos               (24U)                              
  4778. #define RCC_AHBENR_DMA1EN_Msk               (0x1UL << RCC_AHBENR_DMA1EN_Pos)    /*!< 0x01000000 */
  4779. #define RCC_AHBENR_DMA1EN                   RCC_AHBENR_DMA1EN_Msk              /*!< DMA1 clock enable */
  4780. #define RCC_AHBENR_DMA2EN_Pos               (25U)                              
  4781. #define RCC_AHBENR_DMA2EN_Msk               (0x1UL << RCC_AHBENR_DMA2EN_Pos)    /*!< 0x02000000 */
  4782. #define RCC_AHBENR_DMA2EN                   RCC_AHBENR_DMA2EN_Msk              /*!< DMA2 clock enable */
  4783. #define RCC_AHBENR_FSMCEN_Pos               (30U)                              
  4784. #define RCC_AHBENR_FSMCEN_Msk               (0x1UL << RCC_AHBENR_FSMCEN_Pos)    /*!< 0x40000000 */
  4785. #define RCC_AHBENR_FSMCEN                   RCC_AHBENR_FSMCEN_Msk              /*!< FSMC clock enable */
  4786.  
  4787. /******************  Bit definition for RCC_APB2ENR register  *****************/
  4788. #define RCC_APB2ENR_SYSCFGEN_Pos            (0U)                              
  4789. #define RCC_APB2ENR_SYSCFGEN_Msk            (0x1UL << RCC_APB2ENR_SYSCFGEN_Pos) /*!< 0x00000001 */
  4790. #define RCC_APB2ENR_SYSCFGEN                RCC_APB2ENR_SYSCFGEN_Msk           /*!< System Configuration SYSCFG clock enable */
  4791. #define RCC_APB2ENR_TIM9EN_Pos              (2U)                              
  4792. #define RCC_APB2ENR_TIM9EN_Msk              (0x1UL << RCC_APB2ENR_TIM9EN_Pos)   /*!< 0x00000004 */
  4793. #define RCC_APB2ENR_TIM9EN                  RCC_APB2ENR_TIM9EN_Msk             /*!< TIM9 interface clock enable */
  4794. #define RCC_APB2ENR_TIM10EN_Pos             (3U)                              
  4795. #define RCC_APB2ENR_TIM10EN_Msk             (0x1UL << RCC_APB2ENR_TIM10EN_Pos)  /*!< 0x00000008 */
  4796. #define RCC_APB2ENR_TIM10EN                 RCC_APB2ENR_TIM10EN_Msk            /*!< TIM10 interface clock enable */
  4797. #define RCC_APB2ENR_TIM11EN_Pos             (4U)                              
  4798. #define RCC_APB2ENR_TIM11EN_Msk             (0x1UL << RCC_APB2ENR_TIM11EN_Pos)  /*!< 0x00000010 */
  4799. #define RCC_APB2ENR_TIM11EN                 RCC_APB2ENR_TIM11EN_Msk            /*!< TIM11 Timer clock enable */
  4800. #define RCC_APB2ENR_ADC1EN_Pos              (9U)                              
  4801. #define RCC_APB2ENR_ADC1EN_Msk              (0x1UL << RCC_APB2ENR_ADC1EN_Pos)   /*!< 0x00000200 */
  4802. #define RCC_APB2ENR_ADC1EN                  RCC_APB2ENR_ADC1EN_Msk             /*!< ADC1 clock enable */
  4803. #define RCC_APB2ENR_SDIOEN_Pos              (11U)                              
  4804. #define RCC_APB2ENR_SDIOEN_Msk              (0x1UL << RCC_APB2ENR_SDIOEN_Pos)   /*!< 0x00000800 */
  4805. #define RCC_APB2ENR_SDIOEN                  RCC_APB2ENR_SDIOEN_Msk             /*!< SDIO clock enable */
  4806. #define RCC_APB2ENR_SPI1EN_Pos              (12U)                              
  4807. #define RCC_APB2ENR_SPI1EN_Msk              (0x1UL << RCC_APB2ENR_SPI1EN_Pos)   /*!< 0x00001000 */
  4808. #define RCC_APB2ENR_SPI1EN                  RCC_APB2ENR_SPI1EN_Msk             /*!< SPI1 clock enable */
  4809. #define RCC_APB2ENR_USART1EN_Pos            (14U)                              
  4810. #define RCC_APB2ENR_USART1EN_Msk            (0x1UL << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  4811. #define RCC_APB2ENR_USART1EN                RCC_APB2ENR_USART1EN_Msk           /*!< USART1 clock enable */
  4812.  
  4813. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  4814. #define RCC_APB1ENR_TIM2EN_Pos              (0U)                              
  4815. #define RCC_APB1ENR_TIM2EN_Msk              (0x1UL << RCC_APB1ENR_TIM2EN_Pos)   /*!< 0x00000001 */
  4816. #define RCC_APB1ENR_TIM2EN                  RCC_APB1ENR_TIM2EN_Msk             /*!< Timer 2 clock enabled*/
  4817. #define RCC_APB1ENR_TIM3EN_Pos              (1U)                              
  4818. #define RCC_APB1ENR_TIM3EN_Msk              (0x1UL << RCC_APB1ENR_TIM3EN_Pos)   /*!< 0x00000002 */
  4819. #define RCC_APB1ENR_TIM3EN                  RCC_APB1ENR_TIM3EN_Msk             /*!< Timer 3 clock enable */
  4820. #define RCC_APB1ENR_TIM4EN_Pos              (2U)                              
  4821. #define RCC_APB1ENR_TIM4EN_Msk              (0x1UL << RCC_APB1ENR_TIM4EN_Pos)   /*!< 0x00000004 */
  4822. #define RCC_APB1ENR_TIM4EN                  RCC_APB1ENR_TIM4EN_Msk             /*!< Timer 4 clock enable */
  4823. #define RCC_APB1ENR_TIM5EN_Pos              (3U)                              
  4824. #define RCC_APB1ENR_TIM5EN_Msk              (0x1UL << RCC_APB1ENR_TIM5EN_Pos)   /*!< 0x00000008 */
  4825. #define RCC_APB1ENR_TIM5EN                  RCC_APB1ENR_TIM5EN_Msk             /*!< Timer 5 clock enable */
  4826. #define RCC_APB1ENR_TIM6EN_Pos              (4U)                              
  4827. #define RCC_APB1ENR_TIM6EN_Msk              (0x1UL << RCC_APB1ENR_TIM6EN_Pos)   /*!< 0x00000010 */
  4828. #define RCC_APB1ENR_TIM6EN                  RCC_APB1ENR_TIM6EN_Msk             /*!< Timer 6 clock enable */
  4829. #define RCC_APB1ENR_TIM7EN_Pos              (5U)                              
  4830. #define RCC_APB1ENR_TIM7EN_Msk              (0x1UL << RCC_APB1ENR_TIM7EN_Pos)   /*!< 0x00000020 */
  4831. #define RCC_APB1ENR_TIM7EN                  RCC_APB1ENR_TIM7EN_Msk             /*!< Timer 7 clock enable */
  4832. #define RCC_APB1ENR_WWDGEN_Pos              (11U)                              
  4833. #define RCC_APB1ENR_WWDGEN_Msk              (0x1UL << RCC_APB1ENR_WWDGEN_Pos)   /*!< 0x00000800 */
  4834. #define RCC_APB1ENR_WWDGEN                  RCC_APB1ENR_WWDGEN_Msk             /*!< Window Watchdog clock enable */
  4835. #define RCC_APB1ENR_SPI2EN_Pos              (14U)                              
  4836. #define RCC_APB1ENR_SPI2EN_Msk              (0x1UL << RCC_APB1ENR_SPI2EN_Pos)   /*!< 0x00004000 */
  4837. #define RCC_APB1ENR_SPI2EN                  RCC_APB1ENR_SPI2EN_Msk             /*!< SPI 2 clock enable */
  4838. #define RCC_APB1ENR_SPI3EN_Pos              (15U)                              
  4839. #define RCC_APB1ENR_SPI3EN_Msk              (0x1UL << RCC_APB1ENR_SPI3EN_Pos)   /*!< 0x00008000 */
  4840. #define RCC_APB1ENR_SPI3EN                  RCC_APB1ENR_SPI3EN_Msk             /*!< SPI 3 clock enable */
  4841. #define RCC_APB1ENR_USART2EN_Pos            (17U)                              
  4842. #define RCC_APB1ENR_USART2EN_Msk            (0x1UL << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  4843. #define RCC_APB1ENR_USART2EN                RCC_APB1ENR_USART2EN_Msk           /*!< USART 2 clock enable */
  4844. #define RCC_APB1ENR_USART3EN_Pos            (18U)                              
  4845. #define RCC_APB1ENR_USART3EN_Msk            (0x1UL << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  4846. #define RCC_APB1ENR_USART3EN                RCC_APB1ENR_USART3EN_Msk           /*!< USART 3 clock enable */
  4847. #define RCC_APB1ENR_UART4EN_Pos             (19U)                              
  4848. #define RCC_APB1ENR_UART4EN_Msk             (0x1UL << RCC_APB1ENR_UART4EN_Pos)  /*!< 0x00080000 */
  4849. #define RCC_APB1ENR_UART4EN                 RCC_APB1ENR_UART4EN_Msk            /*!< UART 4 clock enable */
  4850. #define RCC_APB1ENR_UART5EN_Pos             (20U)                              
  4851. #define RCC_APB1ENR_UART5EN_Msk             (0x1UL << RCC_APB1ENR_UART5EN_Pos)  /*!< 0x00100000 */
  4852. #define RCC_APB1ENR_UART5EN                 RCC_APB1ENR_UART5EN_Msk            /*!< UART 5 clock enable */
  4853. #define RCC_APB1ENR_I2C1EN_Pos              (21U)                              
  4854. #define RCC_APB1ENR_I2C1EN_Msk              (0x1UL << RCC_APB1ENR_I2C1EN_Pos)   /*!< 0x00200000 */
  4855. #define RCC_APB1ENR_I2C1EN                  RCC_APB1ENR_I2C1EN_Msk             /*!< I2C 1 clock enable */
  4856. #define RCC_APB1ENR_I2C2EN_Pos              (22U)                              
  4857. #define RCC_APB1ENR_I2C2EN_Msk              (0x1UL << RCC_APB1ENR_I2C2EN_Pos)   /*!< 0x00400000 */
  4858. #define RCC_APB1ENR_I2C2EN                  RCC_APB1ENR_I2C2EN_Msk             /*!< I2C 2 clock enable */
  4859. #define RCC_APB1ENR_USBEN_Pos               (23U)                              
  4860. #define RCC_APB1ENR_USBEN_Msk               (0x1UL << RCC_APB1ENR_USBEN_Pos)    /*!< 0x00800000 */
  4861. #define RCC_APB1ENR_USBEN                   RCC_APB1ENR_USBEN_Msk              /*!< USB clock enable */
  4862. #define RCC_APB1ENR_PWREN_Pos               (28U)                              
  4863. #define RCC_APB1ENR_PWREN_Msk               (0x1UL << RCC_APB1ENR_PWREN_Pos)    /*!< 0x10000000 */
  4864. #define RCC_APB1ENR_PWREN                   RCC_APB1ENR_PWREN_Msk              /*!< Power interface clock enable */
  4865. #define RCC_APB1ENR_DACEN_Pos               (29U)                              
  4866. #define RCC_APB1ENR_DACEN_Msk               (0x1UL << RCC_APB1ENR_DACEN_Pos)    /*!< 0x20000000 */
  4867. #define RCC_APB1ENR_DACEN                   RCC_APB1ENR_DACEN_Msk              /*!< DAC interface clock enable */
  4868. #define RCC_APB1ENR_COMPEN_Pos              (31U)                              
  4869. #define RCC_APB1ENR_COMPEN_Msk              (0x1UL << RCC_APB1ENR_COMPEN_Pos)   /*!< 0x80000000 */
  4870. #define RCC_APB1ENR_COMPEN                  RCC_APB1ENR_COMPEN_Msk             /*!< Comparator interface clock enable */
  4871.  
  4872. /******************  Bit definition for RCC_AHBLPENR register  ****************/
  4873. #define RCC_AHBLPENR_GPIOALPEN_Pos          (0U)                              
  4874. #define RCC_AHBLPENR_GPIOALPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOALPEN_Pos) /*!< 0x00000001 */
  4875. #define RCC_AHBLPENR_GPIOALPEN              RCC_AHBLPENR_GPIOALPEN_Msk         /*!< GPIO port A clock enabled in sleep mode */
  4876. #define RCC_AHBLPENR_GPIOBLPEN_Pos          (1U)                              
  4877. #define RCC_AHBLPENR_GPIOBLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOBLPEN_Pos) /*!< 0x00000002 */
  4878. #define RCC_AHBLPENR_GPIOBLPEN              RCC_AHBLPENR_GPIOBLPEN_Msk         /*!< GPIO port B clock enabled in sleep mode */
  4879. #define RCC_AHBLPENR_GPIOCLPEN_Pos          (2U)                              
  4880. #define RCC_AHBLPENR_GPIOCLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOCLPEN_Pos) /*!< 0x00000004 */
  4881. #define RCC_AHBLPENR_GPIOCLPEN              RCC_AHBLPENR_GPIOCLPEN_Msk         /*!< GPIO port C clock enabled in sleep mode */
  4882. #define RCC_AHBLPENR_GPIODLPEN_Pos          (3U)                              
  4883. #define RCC_AHBLPENR_GPIODLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIODLPEN_Pos) /*!< 0x00000008 */
  4884. #define RCC_AHBLPENR_GPIODLPEN              RCC_AHBLPENR_GPIODLPEN_Msk         /*!< GPIO port D clock enabled in sleep mode */
  4885. #define RCC_AHBLPENR_GPIOELPEN_Pos          (4U)                              
  4886. #define RCC_AHBLPENR_GPIOELPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOELPEN_Pos) /*!< 0x00000010 */
  4887. #define RCC_AHBLPENR_GPIOELPEN              RCC_AHBLPENR_GPIOELPEN_Msk         /*!< GPIO port E clock enabled in sleep mode */
  4888. #define RCC_AHBLPENR_GPIOHLPEN_Pos          (5U)                              
  4889. #define RCC_AHBLPENR_GPIOHLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOHLPEN_Pos) /*!< 0x00000020 */
  4890. #define RCC_AHBLPENR_GPIOHLPEN              RCC_AHBLPENR_GPIOHLPEN_Msk         /*!< GPIO port H clock enabled in sleep mode */
  4891. #define RCC_AHBLPENR_GPIOFLPEN_Pos          (6U)                              
  4892. #define RCC_AHBLPENR_GPIOFLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOFLPEN_Pos) /*!< 0x00000040 */
  4893. #define RCC_AHBLPENR_GPIOFLPEN              RCC_AHBLPENR_GPIOFLPEN_Msk         /*!< GPIO port F clock enabled in sleep mode */
  4894. #define RCC_AHBLPENR_GPIOGLPEN_Pos          (7U)                              
  4895. #define RCC_AHBLPENR_GPIOGLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOGLPEN_Pos) /*!< 0x00000080 */
  4896. #define RCC_AHBLPENR_GPIOGLPEN              RCC_AHBLPENR_GPIOGLPEN_Msk         /*!< GPIO port G clock enabled in sleep mode */
  4897. #define RCC_AHBLPENR_CRCLPEN_Pos            (12U)                              
  4898. #define RCC_AHBLPENR_CRCLPEN_Msk            (0x1UL << RCC_AHBLPENR_CRCLPEN_Pos) /*!< 0x00001000 */
  4899. #define RCC_AHBLPENR_CRCLPEN                RCC_AHBLPENR_CRCLPEN_Msk           /*!< CRC clock enabled in sleep mode */
  4900. #define RCC_AHBLPENR_FLITFLPEN_Pos          (15U)                              
  4901. #define RCC_AHBLPENR_FLITFLPEN_Msk          (0x1UL << RCC_AHBLPENR_FLITFLPEN_Pos) /*!< 0x00008000 */
  4902. #define RCC_AHBLPENR_FLITFLPEN              RCC_AHBLPENR_FLITFLPEN_Msk         /*!< Flash Interface clock enabled in sleep mode
  4903.                                                                                 (has effect only when the Flash memory is
  4904.                                                                                  in power down mode) */
  4905. #define RCC_AHBLPENR_SRAMLPEN_Pos           (16U)                              
  4906. #define RCC_AHBLPENR_SRAMLPEN_Msk           (0x1UL << RCC_AHBLPENR_SRAMLPEN_Pos) /*!< 0x00010000 */
  4907. #define RCC_AHBLPENR_SRAMLPEN               RCC_AHBLPENR_SRAMLPEN_Msk          /*!< SRAM clock enabled in sleep mode */
  4908. #define RCC_AHBLPENR_DMA1LPEN_Pos           (24U)                              
  4909. #define RCC_AHBLPENR_DMA1LPEN_Msk           (0x1UL << RCC_AHBLPENR_DMA1LPEN_Pos) /*!< 0x01000000 */
  4910. #define RCC_AHBLPENR_DMA1LPEN               RCC_AHBLPENR_DMA1LPEN_Msk          /*!< DMA1 clock enabled in sleep mode */
  4911. #define RCC_AHBLPENR_DMA2LPEN_Pos           (25U)                              
  4912. #define RCC_AHBLPENR_DMA2LPEN_Msk           (0x1UL << RCC_AHBLPENR_DMA2LPEN_Pos) /*!< 0x02000000 */
  4913. #define RCC_AHBLPENR_DMA2LPEN               RCC_AHBLPENR_DMA2LPEN_Msk          /*!< DMA2 clock enabled in sleep mode */
  4914. #define RCC_AHBLPENR_FSMCLPEN_Pos           (30U)                              
  4915. #define RCC_AHBLPENR_FSMCLPEN_Msk           (0x1UL << RCC_AHBLPENR_FSMCLPEN_Pos) /*!< 0x40000000 */
  4916. #define RCC_AHBLPENR_FSMCLPEN               RCC_AHBLPENR_FSMCLPEN_Msk          /*!< FSMC clock enabled in sleep mode */
  4917.  
  4918. /******************  Bit definition for RCC_APB2LPENR register  ***************/
  4919. #define RCC_APB2LPENR_SYSCFGLPEN_Pos        (0U)                              
  4920. #define RCC_APB2LPENR_SYSCFGLPEN_Msk        (0x1UL << RCC_APB2LPENR_SYSCFGLPEN_Pos) /*!< 0x00000001 */
  4921. #define RCC_APB2LPENR_SYSCFGLPEN            RCC_APB2LPENR_SYSCFGLPEN_Msk       /*!< System Configuration SYSCFG clock enabled in sleep mode */
  4922. #define RCC_APB2LPENR_TIM9LPEN_Pos          (2U)                              
  4923. #define RCC_APB2LPENR_TIM9LPEN_Msk          (0x1UL << RCC_APB2LPENR_TIM9LPEN_Pos) /*!< 0x00000004 */
  4924. #define RCC_APB2LPENR_TIM9LPEN              RCC_APB2LPENR_TIM9LPEN_Msk         /*!< TIM9 interface clock enabled in sleep mode */
  4925. #define RCC_APB2LPENR_TIM10LPEN_Pos         (3U)                              
  4926. #define RCC_APB2LPENR_TIM10LPEN_Msk         (0x1UL << RCC_APB2LPENR_TIM10LPEN_Pos) /*!< 0x00000008 */
  4927. #define RCC_APB2LPENR_TIM10LPEN             RCC_APB2LPENR_TIM10LPEN_Msk        /*!< TIM10 interface clock enabled in sleep mode */
  4928. #define RCC_APB2LPENR_TIM11LPEN_Pos         (4U)                              
  4929. #define RCC_APB2LPENR_TIM11LPEN_Msk         (0x1UL << RCC_APB2LPENR_TIM11LPEN_Pos) /*!< 0x00000010 */
  4930. #define RCC_APB2LPENR_TIM11LPEN             RCC_APB2LPENR_TIM11LPEN_Msk        /*!< TIM11 Timer clock enabled in sleep mode */
  4931. #define RCC_APB2LPENR_ADC1LPEN_Pos          (9U)                              
  4932. #define RCC_APB2LPENR_ADC1LPEN_Msk          (0x1UL << RCC_APB2LPENR_ADC1LPEN_Pos) /*!< 0x00000200 */
  4933. #define RCC_APB2LPENR_ADC1LPEN              RCC_APB2LPENR_ADC1LPEN_Msk         /*!< ADC1 clock enabled in sleep mode */
  4934. #define RCC_APB2LPENR_SDIOLPEN_Pos          (11U)                              
  4935. #define RCC_APB2LPENR_SDIOLPEN_Msk          (0x1UL << RCC_APB2LPENR_SDIOLPEN_Pos) /*!< 0x00000800 */
  4936. #define RCC_APB2LPENR_SDIOLPEN              RCC_APB2LPENR_SDIOLPEN_Msk         /*!< SDIO clock enabled in sleep mode */
  4937. #define RCC_APB2LPENR_SPI1LPEN_Pos          (12U)                              
  4938. #define RCC_APB2LPENR_SPI1LPEN_Msk          (0x1UL << RCC_APB2LPENR_SPI1LPEN_Pos) /*!< 0x00001000 */
  4939. #define RCC_APB2LPENR_SPI1LPEN              RCC_APB2LPENR_SPI1LPEN_Msk         /*!< SPI1 clock enabled in sleep mode */
  4940. #define RCC_APB2LPENR_USART1LPEN_Pos        (14U)                              
  4941. #define RCC_APB2LPENR_USART1LPEN_Msk        (0x1UL << RCC_APB2LPENR_USART1LPEN_Pos) /*!< 0x00004000 */
  4942. #define RCC_APB2LPENR_USART1LPEN            RCC_APB2LPENR_USART1LPEN_Msk       /*!< USART1 clock enabled in sleep mode */
  4943.  
  4944. /*****************  Bit definition for RCC_APB1LPENR register  ****************/
  4945. #define RCC_APB1LPENR_TIM2LPEN_Pos          (0U)                              
  4946. #define RCC_APB1LPENR_TIM2LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM2LPEN_Pos) /*!< 0x00000001 */
  4947. #define RCC_APB1LPENR_TIM2LPEN              RCC_APB1LPENR_TIM2LPEN_Msk         /*!< Timer 2 clock enabled in sleep mode */
  4948. #define RCC_APB1LPENR_TIM3LPEN_Pos          (1U)                              
  4949. #define RCC_APB1LPENR_TIM3LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM3LPEN_Pos) /*!< 0x00000002 */
  4950. #define RCC_APB1LPENR_TIM3LPEN              RCC_APB1LPENR_TIM3LPEN_Msk         /*!< Timer 3 clock enabled in sleep mode */
  4951. #define RCC_APB1LPENR_TIM4LPEN_Pos          (2U)                              
  4952. #define RCC_APB1LPENR_TIM4LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM4LPEN_Pos) /*!< 0x00000004 */
  4953. #define RCC_APB1LPENR_TIM4LPEN              RCC_APB1LPENR_TIM4LPEN_Msk         /*!< Timer 4 clock enabled in sleep mode */
  4954. #define RCC_APB1LPENR_TIM5LPEN_Pos          (3U)                              
  4955. #define RCC_APB1LPENR_TIM5LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM5LPEN_Pos) /*!< 0x00000008 */
  4956. #define RCC_APB1LPENR_TIM5LPEN              RCC_APB1LPENR_TIM5LPEN_Msk         /*!< Timer 5 clock enabled in sleep mode */
  4957. #define RCC_APB1LPENR_TIM6LPEN_Pos          (4U)                              
  4958. #define RCC_APB1LPENR_TIM6LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM6LPEN_Pos) /*!< 0x00000010 */
  4959. #define RCC_APB1LPENR_TIM6LPEN              RCC_APB1LPENR_TIM6LPEN_Msk         /*!< Timer 6 clock enabled in sleep mode */
  4960. #define RCC_APB1LPENR_TIM7LPEN_Pos          (5U)                              
  4961. #define RCC_APB1LPENR_TIM7LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM7LPEN_Pos) /*!< 0x00000020 */
  4962. #define RCC_APB1LPENR_TIM7LPEN              RCC_APB1LPENR_TIM7LPEN_Msk         /*!< Timer 7 clock enabled in sleep mode */
  4963. #define RCC_APB1LPENR_WWDGLPEN_Pos          (11U)                              
  4964. #define RCC_APB1LPENR_WWDGLPEN_Msk          (0x1UL << RCC_APB1LPENR_WWDGLPEN_Pos) /*!< 0x00000800 */
  4965. #define RCC_APB1LPENR_WWDGLPEN              RCC_APB1LPENR_WWDGLPEN_Msk         /*!< Window Watchdog clock enabled in sleep mode */
  4966. #define RCC_APB1LPENR_SPI2LPEN_Pos          (14U)                              
  4967. #define RCC_APB1LPENR_SPI2LPEN_Msk          (0x1UL << RCC_APB1LPENR_SPI2LPEN_Pos) /*!< 0x00004000 */
  4968. #define RCC_APB1LPENR_SPI2LPEN              RCC_APB1LPENR_SPI2LPEN_Msk         /*!< SPI 2 clock enabled in sleep mode */
  4969. #define RCC_APB1LPENR_SPI3LPEN_Pos          (15U)                              
  4970. #define RCC_APB1LPENR_SPI3LPEN_Msk          (0x1UL << RCC_APB1LPENR_SPI3LPEN_Pos) /*!< 0x00008000 */
  4971. #define RCC_APB1LPENR_SPI3LPEN              RCC_APB1LPENR_SPI3LPEN_Msk         /*!< SPI 3 clock enabled in sleep mode */
  4972. #define RCC_APB1LPENR_USART2LPEN_Pos        (17U)                              
  4973. #define RCC_APB1LPENR_USART2LPEN_Msk        (0x1UL << RCC_APB1LPENR_USART2LPEN_Pos) /*!< 0x00020000 */
  4974. #define RCC_APB1LPENR_USART2LPEN            RCC_APB1LPENR_USART2LPEN_Msk       /*!< USART 2 clock enabled in sleep mode */
  4975. #define RCC_APB1LPENR_USART3LPEN_Pos        (18U)                              
  4976. #define RCC_APB1LPENR_USART3LPEN_Msk        (0x1UL << RCC_APB1LPENR_USART3LPEN_Pos) /*!< 0x00040000 */
  4977. #define RCC_APB1LPENR_USART3LPEN            RCC_APB1LPENR_USART3LPEN_Msk       /*!< USART 3 clock enabled in sleep mode */
  4978. #define RCC_APB1LPENR_UART4LPEN_Pos         (19U)                              
  4979. #define RCC_APB1LPENR_UART4LPEN_Msk         (0x1UL << RCC_APB1LPENR_UART4LPEN_Pos) /*!< 0x00080000 */
  4980. #define RCC_APB1LPENR_UART4LPEN             RCC_APB1LPENR_UART4LPEN_Msk        /*!< UART 4 clock enabled in sleep mode */
  4981. #define RCC_APB1LPENR_UART5LPEN_Pos         (20U)                              
  4982. #define RCC_APB1LPENR_UART5LPEN_Msk         (0x1UL << RCC_APB1LPENR_UART5LPEN_Pos) /*!< 0x00100000 */
  4983. #define RCC_APB1LPENR_UART5LPEN             RCC_APB1LPENR_UART5LPEN_Msk        /*!< UART 5 clock enabled in sleep mode */
  4984. #define RCC_APB1LPENR_I2C1LPEN_Pos          (21U)                              
  4985. #define RCC_APB1LPENR_I2C1LPEN_Msk          (0x1UL << RCC_APB1LPENR_I2C1LPEN_Pos) /*!< 0x00200000 */
  4986. #define RCC_APB1LPENR_I2C1LPEN              RCC_APB1LPENR_I2C1LPEN_Msk         /*!< I2C 1 clock enabled in sleep mode */
  4987. #define RCC_APB1LPENR_I2C2LPEN_Pos          (22U)                              
  4988. #define RCC_APB1LPENR_I2C2LPEN_Msk          (0x1UL << RCC_APB1LPENR_I2C2LPEN_Pos) /*!< 0x00400000 */
  4989. #define RCC_APB1LPENR_I2C2LPEN              RCC_APB1LPENR_I2C2LPEN_Msk         /*!< I2C 2 clock enabled in sleep mode */
  4990. #define RCC_APB1LPENR_USBLPEN_Pos           (23U)                              
  4991. #define RCC_APB1LPENR_USBLPEN_Msk           (0x1UL << RCC_APB1LPENR_USBLPEN_Pos) /*!< 0x00800000 */
  4992. #define RCC_APB1LPENR_USBLPEN               RCC_APB1LPENR_USBLPEN_Msk          /*!< USB clock enabled in sleep mode */
  4993. #define RCC_APB1LPENR_PWRLPEN_Pos           (28U)                              
  4994. #define RCC_APB1LPENR_PWRLPEN_Msk           (0x1UL << RCC_APB1LPENR_PWRLPEN_Pos) /*!< 0x10000000 */
  4995. #define RCC_APB1LPENR_PWRLPEN               RCC_APB1LPENR_PWRLPEN_Msk          /*!< Power interface clock enabled in sleep mode */
  4996. #define RCC_APB1LPENR_DACLPEN_Pos           (29U)                              
  4997. #define RCC_APB1LPENR_DACLPEN_Msk           (0x1UL << RCC_APB1LPENR_DACLPEN_Pos) /*!< 0x20000000 */
  4998. #define RCC_APB1LPENR_DACLPEN               RCC_APB1LPENR_DACLPEN_Msk          /*!< DAC interface clock enabled in sleep mode */
  4999. #define RCC_APB1LPENR_COMPLPEN_Pos          (31U)                              
  5000. #define RCC_APB1LPENR_COMPLPEN_Msk          (0x1UL << RCC_APB1LPENR_COMPLPEN_Pos) /*!< 0x80000000 */
  5001. #define RCC_APB1LPENR_COMPLPEN              RCC_APB1LPENR_COMPLPEN_Msk         /*!< Comparator interface clock enabled in sleep mode*/
  5002.  
  5003. /*******************  Bit definition for RCC_CSR register  ********************/
  5004. #define RCC_CSR_LSION_Pos                   (0U)                              
  5005. #define RCC_CSR_LSION_Msk                   (0x1UL << RCC_CSR_LSION_Pos)        /*!< 0x00000001 */
  5006. #define RCC_CSR_LSION                       RCC_CSR_LSION_Msk                  /*!< Internal Low Speed oscillator enable */
  5007. #define RCC_CSR_LSIRDY_Pos                  (1U)                              
  5008. #define RCC_CSR_LSIRDY_Msk                  (0x1UL << RCC_CSR_LSIRDY_Pos)       /*!< 0x00000002 */
  5009. #define RCC_CSR_LSIRDY                      RCC_CSR_LSIRDY_Msk                 /*!< Internal Low Speed oscillator Ready */
  5010.  
  5011. #define RCC_CSR_LSEON_Pos                   (8U)                              
  5012. #define RCC_CSR_LSEON_Msk                   (0x1UL << RCC_CSR_LSEON_Pos)        /*!< 0x00000100 */
  5013. #define RCC_CSR_LSEON                       RCC_CSR_LSEON_Msk                  /*!< External Low Speed oscillator enable */
  5014. #define RCC_CSR_LSERDY_Pos                  (9U)                              
  5015. #define RCC_CSR_LSERDY_Msk                  (0x1UL << RCC_CSR_LSERDY_Pos)       /*!< 0x00000200 */
  5016. #define RCC_CSR_LSERDY                      RCC_CSR_LSERDY_Msk                 /*!< External Low Speed oscillator Ready */
  5017. #define RCC_CSR_LSEBYP_Pos                  (10U)                              
  5018. #define RCC_CSR_LSEBYP_Msk                  (0x1UL << RCC_CSR_LSEBYP_Pos)       /*!< 0x00000400 */
  5019. #define RCC_CSR_LSEBYP                      RCC_CSR_LSEBYP_Msk                 /*!< External Low Speed oscillator Bypass */
  5020.  
  5021. #define RCC_CSR_LSECSSON_Pos                (11U)                              
  5022. #define RCC_CSR_LSECSSON_Msk                (0x1UL << RCC_CSR_LSECSSON_Pos)     /*!< 0x00000800 */
  5023. #define RCC_CSR_LSECSSON                    RCC_CSR_LSECSSON_Msk               /*!< External Low Speed oscillator CSS Enable */
  5024. #define RCC_CSR_LSECSSD_Pos                 (12U)                              
  5025. #define RCC_CSR_LSECSSD_Msk                 (0x1UL << RCC_CSR_LSECSSD_Pos)      /*!< 0x00001000 */
  5026. #define RCC_CSR_LSECSSD                     RCC_CSR_LSECSSD_Msk                /*!< External Low Speed oscillator CSS Detected */
  5027.  
  5028. #define RCC_CSR_RTCSEL_Pos                  (16U)                              
  5029. #define RCC_CSR_RTCSEL_Msk                  (0x3UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00030000 */
  5030. #define RCC_CSR_RTCSEL                      RCC_CSR_RTCSEL_Msk                 /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  5031. #define RCC_CSR_RTCSEL_0                    (0x1UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00010000 */
  5032. #define RCC_CSR_RTCSEL_1                    (0x2UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00020000 */
  5033.  
  5034. /*!< RTC congiguration */
  5035. #define RCC_CSR_RTCSEL_NOCLOCK              (0x00000000U)                      /*!< No clock */
  5036. #define RCC_CSR_RTCSEL_LSE_Pos              (16U)                              
  5037. #define RCC_CSR_RTCSEL_LSE_Msk              (0x1UL << RCC_CSR_RTCSEL_LSE_Pos)   /*!< 0x00010000 */
  5038. #define RCC_CSR_RTCSEL_LSE                  RCC_CSR_RTCSEL_LSE_Msk             /*!< LSE oscillator clock used as RTC clock */
  5039. #define RCC_CSR_RTCSEL_LSI_Pos              (17U)                              
  5040. #define RCC_CSR_RTCSEL_LSI_Msk              (0x1UL << RCC_CSR_RTCSEL_LSI_Pos)   /*!< 0x00020000 */
  5041. #define RCC_CSR_RTCSEL_LSI                  RCC_CSR_RTCSEL_LSI_Msk             /*!< LSI oscillator clock used as RTC clock */
  5042. #define RCC_CSR_RTCSEL_HSE_Pos              (16U)                              
  5043. #define RCC_CSR_RTCSEL_HSE_Msk              (0x3UL << RCC_CSR_RTCSEL_HSE_Pos)   /*!< 0x00030000 */
  5044. #define RCC_CSR_RTCSEL_HSE                  RCC_CSR_RTCSEL_HSE_Msk             /*!< HSE oscillator clock divided by 2, 4, 8 or 16 by RTCPRE used as RTC clock */
  5045.  
  5046. #define RCC_CSR_RTCEN_Pos                   (22U)                              
  5047. #define RCC_CSR_RTCEN_Msk                   (0x1UL << RCC_CSR_RTCEN_Pos)        /*!< 0x00400000 */
  5048. #define RCC_CSR_RTCEN                       RCC_CSR_RTCEN_Msk                  /*!< RTC clock enable */
  5049. #define RCC_CSR_RTCRST_Pos                  (23U)                              
  5050. #define RCC_CSR_RTCRST_Msk                  (0x1UL << RCC_CSR_RTCRST_Pos)       /*!< 0x00800000 */
  5051. #define RCC_CSR_RTCRST                      RCC_CSR_RTCRST_Msk                 /*!< RTC reset  */
  5052.  
  5053. #define RCC_CSR_RMVF_Pos                    (24U)                              
  5054. #define RCC_CSR_RMVF_Msk                    (0x1UL << RCC_CSR_RMVF_Pos)         /*!< 0x01000000 */
  5055. #define RCC_CSR_RMVF                        RCC_CSR_RMVF_Msk                   /*!< Remove reset flag */
  5056. #define RCC_CSR_OBLRSTF_Pos                 (25U)                              
  5057. #define RCC_CSR_OBLRSTF_Msk                 (0x1UL << RCC_CSR_OBLRSTF_Pos)      /*!< 0x02000000 */
  5058. #define RCC_CSR_OBLRSTF                     RCC_CSR_OBLRSTF_Msk                /*!< Option Bytes Loader reset flag */
  5059. #define RCC_CSR_PINRSTF_Pos                 (26U)                              
  5060. #define RCC_CSR_PINRSTF_Msk                 (0x1UL << RCC_CSR_PINRSTF_Pos)      /*!< 0x04000000 */
  5061. #define RCC_CSR_PINRSTF                     RCC_CSR_PINRSTF_Msk                /*!< PIN reset flag */
  5062. #define RCC_CSR_PORRSTF_Pos                 (27U)                              
  5063. #define RCC_CSR_PORRSTF_Msk                 (0x1UL << RCC_CSR_PORRSTF_Pos)      /*!< 0x08000000 */
  5064. #define RCC_CSR_PORRSTF                     RCC_CSR_PORRSTF_Msk                /*!< POR/PDR reset flag */
  5065. #define RCC_CSR_SFTRSTF_Pos                 (28U)                              
  5066. #define RCC_CSR_SFTRSTF_Msk                 (0x1UL << RCC_CSR_SFTRSTF_Pos)      /*!< 0x10000000 */
  5067. #define RCC_CSR_SFTRSTF                     RCC_CSR_SFTRSTF_Msk                /*!< Software Reset flag */
  5068. #define RCC_CSR_IWDGRSTF_Pos                (29U)                              
  5069. #define RCC_CSR_IWDGRSTF_Msk                (0x1UL << RCC_CSR_IWDGRSTF_Pos)     /*!< 0x20000000 */
  5070. #define RCC_CSR_IWDGRSTF                    RCC_CSR_IWDGRSTF_Msk               /*!< Independent Watchdog reset flag */
  5071. #define RCC_CSR_WWDGRSTF_Pos                (30U)                              
  5072. #define RCC_CSR_WWDGRSTF_Msk                (0x1UL << RCC_CSR_WWDGRSTF_Pos)     /*!< 0x40000000 */
  5073. #define RCC_CSR_WWDGRSTF                    RCC_CSR_WWDGRSTF_Msk               /*!< Window watchdog reset flag */
  5074. #define RCC_CSR_LPWRRSTF_Pos                (31U)                              
  5075. #define RCC_CSR_LPWRRSTF_Msk                (0x1UL << RCC_CSR_LPWRRSTF_Pos)     /*!< 0x80000000 */
  5076. #define RCC_CSR_LPWRRSTF                    RCC_CSR_LPWRRSTF_Msk               /*!< Low-Power reset flag */
  5077.  
  5078. /******************************************************************************/
  5079. /*                                                                            */
  5080. /*                           Real-Time Clock (RTC)                            */
  5081. /*                                                                            */
  5082. /******************************************************************************/
  5083. /*
  5084. * @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
  5085. */
  5086. #define RTC_TAMPER1_SUPPORT       /*!< TAMPER 1 feature support */
  5087. #define RTC_TAMPER2_SUPPORT       /*!< TAMPER 2 feature support */
  5088. #define RTC_TAMPER3_SUPPORT       /*!< TAMPER 3 feature support */
  5089. #define RTC_BACKUP_SUPPORT        /*!< BACKUP register feature support */
  5090. #define RTC_WAKEUP_SUPPORT        /*!< WAKEUP feature support */
  5091. #define RTC_SMOOTHCALIB_SUPPORT   /*!< Smooth digital calibration feature support */
  5092. #define RTC_SUBSECOND_SUPPORT     /*!< Sub-second feature support */
  5093.  
  5094. /********************  Bits definition for RTC_TR register  *******************/
  5095. #define RTC_TR_PM_Pos                        (22U)                            
  5096. #define RTC_TR_PM_Msk                        (0x1UL << RTC_TR_PM_Pos)           /*!< 0x00400000 */
  5097. #define RTC_TR_PM                            RTC_TR_PM_Msk                    
  5098. #define RTC_TR_HT_Pos                        (20U)                            
  5099. #define RTC_TR_HT_Msk                        (0x3UL << RTC_TR_HT_Pos)           /*!< 0x00300000 */
  5100. #define RTC_TR_HT                            RTC_TR_HT_Msk                    
  5101. #define RTC_TR_HT_0                          (0x1UL << RTC_TR_HT_Pos)           /*!< 0x00100000 */
  5102. #define RTC_TR_HT_1                          (0x2UL << RTC_TR_HT_Pos)           /*!< 0x00200000 */
  5103. #define RTC_TR_HU_Pos                        (16U)                            
  5104. #define RTC_TR_HU_Msk                        (0xFUL << RTC_TR_HU_Pos)           /*!< 0x000F0000 */
  5105. #define RTC_TR_HU                            RTC_TR_HU_Msk                    
  5106. #define RTC_TR_HU_0                          (0x1UL << RTC_TR_HU_Pos)           /*!< 0x00010000 */
  5107. #define RTC_TR_HU_1                          (0x2UL << RTC_TR_HU_Pos)           /*!< 0x00020000 */
  5108. #define RTC_TR_HU_2                          (0x4UL << RTC_TR_HU_Pos)           /*!< 0x00040000 */
  5109. #define RTC_TR_HU_3                          (0x8UL << RTC_TR_HU_Pos)           /*!< 0x00080000 */
  5110. #define RTC_TR_MNT_Pos                       (12U)                            
  5111. #define RTC_TR_MNT_Msk                       (0x7UL << RTC_TR_MNT_Pos)          /*!< 0x00007000 */
  5112. #define RTC_TR_MNT                           RTC_TR_MNT_Msk                    
  5113. #define RTC_TR_MNT_0                         (0x1UL << RTC_TR_MNT_Pos)          /*!< 0x00001000 */
  5114. #define RTC_TR_MNT_1                         (0x2UL << RTC_TR_MNT_Pos)          /*!< 0x00002000 */
  5115. #define RTC_TR_MNT_2                         (0x4UL << RTC_TR_MNT_Pos)          /*!< 0x00004000 */
  5116. #define RTC_TR_MNU_Pos                       (8U)                              
  5117. #define RTC_TR_MNU_Msk                       (0xFUL << RTC_TR_MNU_Pos)          /*!< 0x00000F00 */
  5118. #define RTC_TR_MNU                           RTC_TR_MNU_Msk                    
  5119. #define RTC_TR_MNU_0                         (0x1UL << RTC_TR_MNU_Pos)          /*!< 0x00000100 */
  5120. #define RTC_TR_MNU_1                         (0x2UL << RTC_TR_MNU_Pos)          /*!< 0x00000200 */
  5121. #define RTC_TR_MNU_2                         (0x4UL << RTC_TR_MNU_Pos)          /*!< 0x00000400 */
  5122. #define RTC_TR_MNU_3                         (0x8UL << RTC_TR_MNU_Pos)          /*!< 0x00000800 */
  5123. #define RTC_TR_ST_Pos                        (4U)                              
  5124. #define RTC_TR_ST_Msk                        (0x7UL << RTC_TR_ST_Pos)           /*!< 0x00000070 */
  5125. #define RTC_TR_ST                            RTC_TR_ST_Msk                    
  5126. #define RTC_TR_ST_0                          (0x1UL << RTC_TR_ST_Pos)           /*!< 0x00000010 */
  5127. #define RTC_TR_ST_1                          (0x2UL << RTC_TR_ST_Pos)           /*!< 0x00000020 */
  5128. #define RTC_TR_ST_2                          (0x4UL << RTC_TR_ST_Pos)           /*!< 0x00000040 */
  5129. #define RTC_TR_SU_Pos                        (0U)                              
  5130. #define RTC_TR_SU_Msk                        (0xFUL << RTC_TR_SU_Pos)           /*!< 0x0000000F */
  5131. #define RTC_TR_SU                            RTC_TR_SU_Msk                    
  5132. #define RTC_TR_SU_0                          (0x1UL << RTC_TR_SU_Pos)           /*!< 0x00000001 */
  5133. #define RTC_TR_SU_1                          (0x2UL << RTC_TR_SU_Pos)           /*!< 0x00000002 */
  5134. #define RTC_TR_SU_2                          (0x4UL << RTC_TR_SU_Pos)           /*!< 0x00000004 */
  5135. #define RTC_TR_SU_3                          (0x8UL << RTC_TR_SU_Pos)           /*!< 0x00000008 */
  5136.  
  5137. /********************  Bits definition for RTC_DR register  *******************/
  5138. #define RTC_DR_YT_Pos                        (20U)                            
  5139. #define RTC_DR_YT_Msk                        (0xFUL << RTC_DR_YT_Pos)           /*!< 0x00F00000 */
  5140. #define RTC_DR_YT                            RTC_DR_YT_Msk                    
  5141. #define RTC_DR_YT_0                          (0x1UL << RTC_DR_YT_Pos)           /*!< 0x00100000 */
  5142. #define RTC_DR_YT_1                          (0x2UL << RTC_DR_YT_Pos)           /*!< 0x00200000 */
  5143. #define RTC_DR_YT_2                          (0x4UL << RTC_DR_YT_Pos)           /*!< 0x00400000 */
  5144. #define RTC_DR_YT_3                          (0x8UL << RTC_DR_YT_Pos)           /*!< 0x00800000 */
  5145. #define RTC_DR_YU_Pos                        (16U)                            
  5146. #define RTC_DR_YU_Msk                        (0xFUL << RTC_DR_YU_Pos)           /*!< 0x000F0000 */
  5147. #define RTC_DR_YU                            RTC_DR_YU_Msk                    
  5148. #define RTC_DR_YU_0                          (0x1UL << RTC_DR_YU_Pos)           /*!< 0x00010000 */
  5149. #define RTC_DR_YU_1                          (0x2UL << RTC_DR_YU_Pos)           /*!< 0x00020000 */
  5150. #define RTC_DR_YU_2                          (0x4UL << RTC_DR_YU_Pos)           /*!< 0x00040000 */
  5151. #define RTC_DR_YU_3                          (0x8UL << RTC_DR_YU_Pos)           /*!< 0x00080000 */
  5152. #define RTC_DR_WDU_Pos                       (13U)                            
  5153. #define RTC_DR_WDU_Msk                       (0x7UL << RTC_DR_WDU_Pos)          /*!< 0x0000E000 */
  5154. #define RTC_DR_WDU                           RTC_DR_WDU_Msk                    
  5155. #define RTC_DR_WDU_0                         (0x1UL << RTC_DR_WDU_Pos)          /*!< 0x00002000 */
  5156. #define RTC_DR_WDU_1                         (0x2UL << RTC_DR_WDU_Pos)          /*!< 0x00004000 */
  5157. #define RTC_DR_WDU_2                         (0x4UL << RTC_DR_WDU_Pos)          /*!< 0x00008000 */
  5158. #define RTC_DR_MT_Pos                        (12U)                            
  5159. #define RTC_DR_MT_Msk                        (0x1UL << RTC_DR_MT_Pos)           /*!< 0x00001000 */
  5160. #define RTC_DR_MT                            RTC_DR_MT_Msk                    
  5161. #define RTC_DR_MU_Pos                        (8U)                              
  5162. #define RTC_DR_MU_Msk                        (0xFUL << RTC_DR_MU_Pos)           /*!< 0x00000F00 */
  5163. #define RTC_DR_MU                            RTC_DR_MU_Msk                    
  5164. #define RTC_DR_MU_0                          (0x1UL << RTC_DR_MU_Pos)           /*!< 0x00000100 */
  5165. #define RTC_DR_MU_1                          (0x2UL << RTC_DR_MU_Pos)           /*!< 0x00000200 */
  5166. #define RTC_DR_MU_2                          (0x4UL << RTC_DR_MU_Pos)           /*!< 0x00000400 */
  5167. #define RTC_DR_MU_3                          (0x8UL << RTC_DR_MU_Pos)           /*!< 0x00000800 */
  5168. #define RTC_DR_DT_Pos                        (4U)                              
  5169. #define RTC_DR_DT_Msk                        (0x3UL << RTC_DR_DT_Pos)           /*!< 0x00000030 */
  5170. #define RTC_DR_DT                            RTC_DR_DT_Msk                    
  5171. #define RTC_DR_DT_0                          (0x1UL << RTC_DR_DT_Pos)           /*!< 0x00000010 */
  5172. #define RTC_DR_DT_1                          (0x2UL << RTC_DR_DT_Pos)           /*!< 0x00000020 */
  5173. #define RTC_DR_DU_Pos                        (0U)                              
  5174. #define RTC_DR_DU_Msk                        (0xFUL << RTC_DR_DU_Pos)           /*!< 0x0000000F */
  5175. #define RTC_DR_DU                            RTC_DR_DU_Msk                    
  5176. #define RTC_DR_DU_0                          (0x1UL << RTC_DR_DU_Pos)           /*!< 0x00000001 */
  5177. #define RTC_DR_DU_1                          (0x2UL << RTC_DR_DU_Pos)           /*!< 0x00000002 */
  5178. #define RTC_DR_DU_2                          (0x4UL << RTC_DR_DU_Pos)           /*!< 0x00000004 */
  5179. #define RTC_DR_DU_3                          (0x8UL << RTC_DR_DU_Pos)           /*!< 0x00000008 */
  5180.  
  5181. /********************  Bits definition for RTC_CR register  *******************/
  5182. #define RTC_CR_COE_Pos                       (23U)                            
  5183. #define RTC_CR_COE_Msk                       (0x1UL << RTC_CR_COE_Pos)          /*!< 0x00800000 */
  5184. #define RTC_CR_COE                           RTC_CR_COE_Msk                    
  5185. #define RTC_CR_OSEL_Pos                      (21U)                            
  5186. #define RTC_CR_OSEL_Msk                      (0x3UL << RTC_CR_OSEL_Pos)         /*!< 0x00600000 */
  5187. #define RTC_CR_OSEL                          RTC_CR_OSEL_Msk                  
  5188. #define RTC_CR_OSEL_0                        (0x1UL << RTC_CR_OSEL_Pos)         /*!< 0x00200000 */
  5189. #define RTC_CR_OSEL_1                        (0x2UL << RTC_CR_OSEL_Pos)         /*!< 0x00400000 */
  5190. #define RTC_CR_POL_Pos                       (20U)                            
  5191. #define RTC_CR_POL_Msk                       (0x1UL << RTC_CR_POL_Pos)          /*!< 0x00100000 */
  5192. #define RTC_CR_POL                           RTC_CR_POL_Msk                    
  5193. #define RTC_CR_COSEL_Pos                     (19U)                            
  5194. #define RTC_CR_COSEL_Msk                     (0x1UL << RTC_CR_COSEL_Pos)        /*!< 0x00080000 */
  5195. #define RTC_CR_COSEL                         RTC_CR_COSEL_Msk                  
  5196. #define RTC_CR_BKP_Pos                       (18U)                            
  5197. #define RTC_CR_BKP_Msk                       (0x1UL << RTC_CR_BKP_Pos)          /*!< 0x00040000 */
  5198. #define RTC_CR_BKP                           RTC_CR_BKP_Msk                    
  5199. #define RTC_CR_SUB1H_Pos                     (17U)                            
  5200. #define RTC_CR_SUB1H_Msk                     (0x1UL << RTC_CR_SUB1H_Pos)        /*!< 0x00020000 */
  5201. #define RTC_CR_SUB1H                         RTC_CR_SUB1H_Msk                  
  5202. #define RTC_CR_ADD1H_Pos                     (16U)                            
  5203. #define RTC_CR_ADD1H_Msk                     (0x1UL << RTC_CR_ADD1H_Pos)        /*!< 0x00010000 */
  5204. #define RTC_CR_ADD1H                         RTC_CR_ADD1H_Msk                  
  5205. #define RTC_CR_TSIE_Pos                      (15U)                            
  5206. #define RTC_CR_TSIE_Msk                      (0x1UL << RTC_CR_TSIE_Pos)         /*!< 0x00008000 */
  5207. #define RTC_CR_TSIE                          RTC_CR_TSIE_Msk                  
  5208. #define RTC_CR_WUTIE_Pos                     (14U)                            
  5209. #define RTC_CR_WUTIE_Msk                     (0x1UL << RTC_CR_WUTIE_Pos)        /*!< 0x00004000 */
  5210. #define RTC_CR_WUTIE                         RTC_CR_WUTIE_Msk                  
  5211. #define RTC_CR_ALRBIE_Pos                    (13U)                            
  5212. #define RTC_CR_ALRBIE_Msk                    (0x1UL << RTC_CR_ALRBIE_Pos)       /*!< 0x00002000 */
  5213. #define RTC_CR_ALRBIE                        RTC_CR_ALRBIE_Msk                
  5214. #define RTC_CR_ALRAIE_Pos                    (12U)                            
  5215. #define RTC_CR_ALRAIE_Msk                    (0x1UL << RTC_CR_ALRAIE_Pos)       /*!< 0x00001000 */
  5216. #define RTC_CR_ALRAIE                        RTC_CR_ALRAIE_Msk                
  5217. #define RTC_CR_TSE_Pos                       (11U)                            
  5218. #define RTC_CR_TSE_Msk                       (0x1UL << RTC_CR_TSE_Pos)          /*!< 0x00000800 */
  5219. #define RTC_CR_TSE                           RTC_CR_TSE_Msk                    
  5220. #define RTC_CR_WUTE_Pos                      (10U)                            
  5221. #define RTC_CR_WUTE_Msk                      (0x1UL << RTC_CR_WUTE_Pos)         /*!< 0x00000400 */
  5222. #define RTC_CR_WUTE                          RTC_CR_WUTE_Msk                  
  5223. #define RTC_CR_ALRBE_Pos                     (9U)                              
  5224. #define RTC_CR_ALRBE_Msk                     (0x1UL << RTC_CR_ALRBE_Pos)        /*!< 0x00000200 */
  5225. #define RTC_CR_ALRBE                         RTC_CR_ALRBE_Msk                  
  5226. #define RTC_CR_ALRAE_Pos                     (8U)                              
  5227. #define RTC_CR_ALRAE_Msk                     (0x1UL << RTC_CR_ALRAE_Pos)        /*!< 0x00000100 */
  5228. #define RTC_CR_ALRAE                         RTC_CR_ALRAE_Msk                  
  5229. #define RTC_CR_DCE_Pos                       (7U)                              
  5230. #define RTC_CR_DCE_Msk                       (0x1UL << RTC_CR_DCE_Pos)          /*!< 0x00000080 */
  5231. #define RTC_CR_DCE                           RTC_CR_DCE_Msk                    
  5232. #define RTC_CR_FMT_Pos                       (6U)                              
  5233. #define RTC_CR_FMT_Msk                       (0x1UL << RTC_CR_FMT_Pos)          /*!< 0x00000040 */
  5234. #define RTC_CR_FMT                           RTC_CR_FMT_Msk                    
  5235. #define RTC_CR_BYPSHAD_Pos                   (5U)                              
  5236. #define RTC_CR_BYPSHAD_Msk                   (0x1UL << RTC_CR_BYPSHAD_Pos)      /*!< 0x00000020 */
  5237. #define RTC_CR_BYPSHAD                       RTC_CR_BYPSHAD_Msk                
  5238. #define RTC_CR_REFCKON_Pos                   (4U)                              
  5239. #define RTC_CR_REFCKON_Msk                   (0x1UL << RTC_CR_REFCKON_Pos)      /*!< 0x00000010 */
  5240. #define RTC_CR_REFCKON                       RTC_CR_REFCKON_Msk                
  5241. #define RTC_CR_TSEDGE_Pos                    (3U)                              
  5242. #define RTC_CR_TSEDGE_Msk                    (0x1UL << RTC_CR_TSEDGE_Pos)       /*!< 0x00000008 */
  5243. #define RTC_CR_TSEDGE                        RTC_CR_TSEDGE_Msk                
  5244. #define RTC_CR_WUCKSEL_Pos                   (0U)                              
  5245. #define RTC_CR_WUCKSEL_Msk                   (0x7UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000007 */
  5246. #define RTC_CR_WUCKSEL                       RTC_CR_WUCKSEL_Msk                
  5247. #define RTC_CR_WUCKSEL_0                     (0x1UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000001 */
  5248. #define RTC_CR_WUCKSEL_1                     (0x2UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000002 */
  5249. #define RTC_CR_WUCKSEL_2                     (0x4UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000004 */
  5250.  
  5251. /* Legacy defines */
  5252. #define  RTC_CR_BCK_Pos RTC_CR_BKP_Pos
  5253. #define  RTC_CR_BCK_Msk RTC_CR_BKP_Msk
  5254. #define  RTC_CR_BCK     RTC_CR_BKP
  5255.  
  5256. /********************  Bits definition for RTC_ISR register  ******************/
  5257. #define RTC_ISR_RECALPF_Pos                  (16U)                            
  5258. #define RTC_ISR_RECALPF_Msk                  (0x1UL << RTC_ISR_RECALPF_Pos)     /*!< 0x00010000 */
  5259. #define RTC_ISR_RECALPF                      RTC_ISR_RECALPF_Msk              
  5260. #define RTC_ISR_TAMP3F_Pos                   (15U)                            
  5261. #define RTC_ISR_TAMP3F_Msk                   (0x1UL << RTC_ISR_TAMP3F_Pos)      /*!< 0x00008000 */
  5262. #define RTC_ISR_TAMP3F                       RTC_ISR_TAMP3F_Msk                
  5263. #define RTC_ISR_TAMP2F_Pos                   (14U)                            
  5264. #define RTC_ISR_TAMP2F_Msk                   (0x1UL << RTC_ISR_TAMP2F_Pos)      /*!< 0x00004000 */
  5265. #define RTC_ISR_TAMP2F                       RTC_ISR_TAMP2F_Msk                
  5266. #define RTC_ISR_TAMP1F_Pos                   (13U)                            
  5267. #define RTC_ISR_TAMP1F_Msk                   (0x1UL << RTC_ISR_TAMP1F_Pos)      /*!< 0x00002000 */
  5268. #define RTC_ISR_TAMP1F                       RTC_ISR_TAMP1F_Msk                
  5269. #define RTC_ISR_TSOVF_Pos                    (12U)                            
  5270. #define RTC_ISR_TSOVF_Msk                    (0x1UL << RTC_ISR_TSOVF_Pos)       /*!< 0x00001000 */
  5271. #define RTC_ISR_TSOVF                        RTC_ISR_TSOVF_Msk                
  5272. #define RTC_ISR_TSF_Pos                      (11U)                            
  5273. #define RTC_ISR_TSF_Msk                      (0x1UL << RTC_ISR_TSF_Pos)         /*!< 0x00000800 */
  5274. #define RTC_ISR_TSF                          RTC_ISR_TSF_Msk                  
  5275. #define RTC_ISR_WUTF_Pos                     (10U)                            
  5276. #define RTC_ISR_WUTF_Msk                     (0x1UL << RTC_ISR_WUTF_Pos)        /*!< 0x00000400 */
  5277. #define RTC_ISR_WUTF                         RTC_ISR_WUTF_Msk                  
  5278. #define RTC_ISR_ALRBF_Pos                    (9U)                              
  5279. #define RTC_ISR_ALRBF_Msk                    (0x1UL << RTC_ISR_ALRBF_Pos)       /*!< 0x00000200 */
  5280. #define RTC_ISR_ALRBF                        RTC_ISR_ALRBF_Msk                
  5281. #define RTC_ISR_ALRAF_Pos                    (8U)                              
  5282. #define RTC_ISR_ALRAF_Msk                    (0x1UL << RTC_ISR_ALRAF_Pos)       /*!< 0x00000100 */
  5283. #define RTC_ISR_ALRAF                        RTC_ISR_ALRAF_Msk                
  5284. #define RTC_ISR_INIT_Pos                     (7U)                              
  5285. #define RTC_ISR_INIT_Msk                     (0x1UL << RTC_ISR_INIT_Pos)        /*!< 0x00000080 */
  5286. #define RTC_ISR_INIT                         RTC_ISR_INIT_Msk                  
  5287. #define RTC_ISR_INITF_Pos                    (6U)                              
  5288. #define RTC_ISR_INITF_Msk                    (0x1UL << RTC_ISR_INITF_Pos)       /*!< 0x00000040 */
  5289. #define RTC_ISR_INITF                        RTC_ISR_INITF_Msk                
  5290. #define RTC_ISR_RSF_Pos                      (5U)                              
  5291. #define RTC_ISR_RSF_Msk                      (0x1UL << RTC_ISR_RSF_Pos)         /*!< 0x00000020 */
  5292. #define RTC_ISR_RSF                          RTC_ISR_RSF_Msk                  
  5293. #define RTC_ISR_INITS_Pos                    (4U)                              
  5294. #define RTC_ISR_INITS_Msk                    (0x1UL << RTC_ISR_INITS_Pos)       /*!< 0x00000010 */
  5295. #define RTC_ISR_INITS                        RTC_ISR_INITS_Msk                
  5296. #define RTC_ISR_SHPF_Pos                     (3U)                              
  5297. #define RTC_ISR_SHPF_Msk                     (0x1UL << RTC_ISR_SHPF_Pos)        /*!< 0x00000008 */
  5298. #define RTC_ISR_SHPF                         RTC_ISR_SHPF_Msk                  
  5299. #define RTC_ISR_WUTWF_Pos                    (2U)                              
  5300. #define RTC_ISR_WUTWF_Msk                    (0x1UL << RTC_ISR_WUTWF_Pos)       /*!< 0x00000004 */
  5301. #define RTC_ISR_WUTWF                        RTC_ISR_WUTWF_Msk                
  5302. #define RTC_ISR_ALRBWF_Pos                   (1U)                              
  5303. #define RTC_ISR_ALRBWF_Msk                   (0x1UL << RTC_ISR_ALRBWF_Pos)      /*!< 0x00000002 */
  5304. #define RTC_ISR_ALRBWF                       RTC_ISR_ALRBWF_Msk                
  5305. #define RTC_ISR_ALRAWF_Pos                   (0U)                              
  5306. #define RTC_ISR_ALRAWF_Msk                   (0x1UL << RTC_ISR_ALRAWF_Pos)      /*!< 0x00000001 */
  5307. #define RTC_ISR_ALRAWF                       RTC_ISR_ALRAWF_Msk                
  5308.  
  5309. /********************  Bits definition for RTC_PRER register  *****************/
  5310. #define RTC_PRER_PREDIV_A_Pos                (16U)                            
  5311. #define RTC_PRER_PREDIV_A_Msk                (0x7FUL << RTC_PRER_PREDIV_A_Pos)  /*!< 0x007F0000 */
  5312. #define RTC_PRER_PREDIV_A                    RTC_PRER_PREDIV_A_Msk            
  5313. #define RTC_PRER_PREDIV_S_Pos                (0U)                              
  5314. #define RTC_PRER_PREDIV_S_Msk                (0x7FFFUL << RTC_PRER_PREDIV_S_Pos) /*!< 0x00007FFF */
  5315. #define RTC_PRER_PREDIV_S                    RTC_PRER_PREDIV_S_Msk            
  5316.  
  5317. /********************  Bits definition for RTC_WUTR register  *****************/
  5318. #define RTC_WUTR_WUT_Pos                     (0U)                              
  5319. #define RTC_WUTR_WUT_Msk                     (0xFFFFUL << RTC_WUTR_WUT_Pos)     /*!< 0x0000FFFF */
  5320. #define RTC_WUTR_WUT                         RTC_WUTR_WUT_Msk                  
  5321.  
  5322. /********************  Bits definition for RTC_CALIBR register  ***************/
  5323. #define RTC_CALIBR_DCS_Pos                   (7U)                              
  5324. #define RTC_CALIBR_DCS_Msk                   (0x1UL << RTC_CALIBR_DCS_Pos)      /*!< 0x00000080 */
  5325. #define RTC_CALIBR_DCS                       RTC_CALIBR_DCS_Msk                
  5326. #define RTC_CALIBR_DC_Pos                    (0U)                              
  5327. #define RTC_CALIBR_DC_Msk                    (0x1FUL << RTC_CALIBR_DC_Pos)      /*!< 0x0000001F */
  5328. #define RTC_CALIBR_DC                        RTC_CALIBR_DC_Msk                
  5329.  
  5330. /********************  Bits definition for RTC_ALRMAR register  ***************/
  5331. #define RTC_ALRMAR_MSK4_Pos                  (31U)                            
  5332. #define RTC_ALRMAR_MSK4_Msk                  (0x1UL << RTC_ALRMAR_MSK4_Pos)     /*!< 0x80000000 */
  5333. #define RTC_ALRMAR_MSK4                      RTC_ALRMAR_MSK4_Msk              
  5334. #define RTC_ALRMAR_WDSEL_Pos                 (30U)                            
  5335. #define RTC_ALRMAR_WDSEL_Msk                 (0x1UL << RTC_ALRMAR_WDSEL_Pos)    /*!< 0x40000000 */
  5336. #define RTC_ALRMAR_WDSEL                     RTC_ALRMAR_WDSEL_Msk              
  5337. #define RTC_ALRMAR_DT_Pos                    (28U)                            
  5338. #define RTC_ALRMAR_DT_Msk                    (0x3UL << RTC_ALRMAR_DT_Pos)       /*!< 0x30000000 */
  5339. #define RTC_ALRMAR_DT                        RTC_ALRMAR_DT_Msk                
  5340. #define RTC_ALRMAR_DT_0                      (0x1UL << RTC_ALRMAR_DT_Pos)       /*!< 0x10000000 */
  5341. #define RTC_ALRMAR_DT_1                      (0x2UL << RTC_ALRMAR_DT_Pos)       /*!< 0x20000000 */
  5342. #define RTC_ALRMAR_DU_Pos                    (24U)                            
  5343. #define RTC_ALRMAR_DU_Msk                    (0xFUL << RTC_ALRMAR_DU_Pos)       /*!< 0x0F000000 */
  5344. #define RTC_ALRMAR_DU                        RTC_ALRMAR_DU_Msk                
  5345. #define RTC_ALRMAR_DU_0                      (0x1UL << RTC_ALRMAR_DU_Pos)       /*!< 0x01000000 */
  5346. #define RTC_ALRMAR_DU_1                      (0x2UL << RTC_ALRMAR_DU_Pos)       /*!< 0x02000000 */
  5347. #define RTC_ALRMAR_DU_2                      (0x4UL << RTC_ALRMAR_DU_Pos)       /*!< 0x04000000 */
  5348. #define RTC_ALRMAR_DU_3                      (0x8UL << RTC_ALRMAR_DU_Pos)       /*!< 0x08000000 */
  5349. #define RTC_ALRMAR_MSK3_Pos                  (23U)                            
  5350. #define RTC_ALRMAR_MSK3_Msk                  (0x1UL << RTC_ALRMAR_MSK3_Pos)     /*!< 0x00800000 */
  5351. #define RTC_ALRMAR_MSK3                      RTC_ALRMAR_MSK3_Msk              
  5352. #define RTC_ALRMAR_PM_Pos                    (22U)                            
  5353. #define RTC_ALRMAR_PM_Msk                    (0x1UL << RTC_ALRMAR_PM_Pos)       /*!< 0x00400000 */
  5354. #define RTC_ALRMAR_PM                        RTC_ALRMAR_PM_Msk                
  5355. #define RTC_ALRMAR_HT_Pos                    (20U)                            
  5356. #define RTC_ALRMAR_HT_Msk                    (0x3UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00300000 */
  5357. #define RTC_ALRMAR_HT                        RTC_ALRMAR_HT_Msk                
  5358. #define RTC_ALRMAR_HT_0                      (0x1UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00100000 */
  5359. #define RTC_ALRMAR_HT_1                      (0x2UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00200000 */
  5360. #define RTC_ALRMAR_HU_Pos                    (16U)                            
  5361. #define RTC_ALRMAR_HU_Msk                    (0xFUL << RTC_ALRMAR_HU_Pos)       /*!< 0x000F0000 */
  5362. #define RTC_ALRMAR_HU                        RTC_ALRMAR_HU_Msk                
  5363. #define RTC_ALRMAR_HU_0                      (0x1UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00010000 */
  5364. #define RTC_ALRMAR_HU_1                      (0x2UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00020000 */
  5365. #define RTC_ALRMAR_HU_2                      (0x4UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00040000 */
  5366. #define RTC_ALRMAR_HU_3                      (0x8UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00080000 */
  5367. #define RTC_ALRMAR_MSK2_Pos                  (15U)                            
  5368. #define RTC_ALRMAR_MSK2_Msk                  (0x1UL << RTC_ALRMAR_MSK2_Pos)     /*!< 0x00008000 */
  5369. #define RTC_ALRMAR_MSK2                      RTC_ALRMAR_MSK2_Msk              
  5370. #define RTC_ALRMAR_MNT_Pos                   (12U)                            
  5371. #define RTC_ALRMAR_MNT_Msk                   (0x7UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00007000 */
  5372. #define RTC_ALRMAR_MNT                       RTC_ALRMAR_MNT_Msk                
  5373. #define RTC_ALRMAR_MNT_0                     (0x1UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00001000 */
  5374. #define RTC_ALRMAR_MNT_1                     (0x2UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00002000 */
  5375. #define RTC_ALRMAR_MNT_2                     (0x4UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00004000 */
  5376. #define RTC_ALRMAR_MNU_Pos                   (8U)                              
  5377. #define RTC_ALRMAR_MNU_Msk                   (0xFUL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000F00 */
  5378. #define RTC_ALRMAR_MNU                       RTC_ALRMAR_MNU_Msk                
  5379. #define RTC_ALRMAR_MNU_0                     (0x1UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000100 */
  5380. #define RTC_ALRMAR_MNU_1                     (0x2UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000200 */
  5381. #define RTC_ALRMAR_MNU_2                     (0x4UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000400 */
  5382. #define RTC_ALRMAR_MNU_3                     (0x8UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000800 */
  5383. #define RTC_ALRMAR_MSK1_Pos                  (7U)                              
  5384. #define RTC_ALRMAR_MSK1_Msk                  (0x1UL << RTC_ALRMAR_MSK1_Pos)     /*!< 0x00000080 */
  5385. #define RTC_ALRMAR_MSK1                      RTC_ALRMAR_MSK1_Msk              
  5386. #define RTC_ALRMAR_ST_Pos                    (4U)                              
  5387. #define RTC_ALRMAR_ST_Msk                    (0x7UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000070 */
  5388. #define RTC_ALRMAR_ST                        RTC_ALRMAR_ST_Msk                
  5389. #define RTC_ALRMAR_ST_0                      (0x1UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000010 */
  5390. #define RTC_ALRMAR_ST_1                      (0x2UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000020 */
  5391. #define RTC_ALRMAR_ST_2                      (0x4UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000040 */
  5392. #define RTC_ALRMAR_SU_Pos                    (0U)                              
  5393. #define RTC_ALRMAR_SU_Msk                    (0xFUL << RTC_ALRMAR_SU_Pos)       /*!< 0x0000000F */
  5394. #define RTC_ALRMAR_SU                        RTC_ALRMAR_SU_Msk                
  5395. #define RTC_ALRMAR_SU_0                      (0x1UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000001 */
  5396. #define RTC_ALRMAR_SU_1                      (0x2UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000002 */
  5397. #define RTC_ALRMAR_SU_2                      (0x4UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000004 */
  5398. #define RTC_ALRMAR_SU_3                      (0x8UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000008 */
  5399.  
  5400. /********************  Bits definition for RTC_ALRMBR register  ***************/
  5401. #define RTC_ALRMBR_MSK4_Pos                  (31U)                            
  5402. #define RTC_ALRMBR_MSK4_Msk                  (0x1UL << RTC_ALRMBR_MSK4_Pos)     /*!< 0x80000000 */
  5403. #define RTC_ALRMBR_MSK4                      RTC_ALRMBR_MSK4_Msk              
  5404. #define RTC_ALRMBR_WDSEL_Pos                 (30U)                            
  5405. #define RTC_ALRMBR_WDSEL_Msk                 (0x1UL << RTC_ALRMBR_WDSEL_Pos)    /*!< 0x40000000 */
  5406. #define RTC_ALRMBR_WDSEL                     RTC_ALRMBR_WDSEL_Msk              
  5407. #define RTC_ALRMBR_DT_Pos                    (28U)                            
  5408. #define RTC_ALRMBR_DT_Msk                    (0x3UL << RTC_ALRMBR_DT_Pos)       /*!< 0x30000000 */
  5409. #define RTC_ALRMBR_DT                        RTC_ALRMBR_DT_Msk                
  5410. #define RTC_ALRMBR_DT_0                      (0x1UL << RTC_ALRMBR_DT_Pos)       /*!< 0x10000000 */
  5411. #define RTC_ALRMBR_DT_1                      (0x2UL << RTC_ALRMBR_DT_Pos)       /*!< 0x20000000 */
  5412. #define RTC_ALRMBR_DU_Pos                    (24U)                            
  5413. #define RTC_ALRMBR_DU_Msk                    (0xFUL << RTC_ALRMBR_DU_Pos)       /*!< 0x0F000000 */
  5414. #define RTC_ALRMBR_DU                        RTC_ALRMBR_DU_Msk                
  5415. #define RTC_ALRMBR_DU_0                      (0x1UL << RTC_ALRMBR_DU_Pos)       /*!< 0x01000000 */
  5416. #define RTC_ALRMBR_DU_1                      (0x2UL << RTC_ALRMBR_DU_Pos)       /*!< 0x02000000 */
  5417. #define RTC_ALRMBR_DU_2                      (0x4UL << RTC_ALRMBR_DU_Pos)       /*!< 0x04000000 */
  5418. #define RTC_ALRMBR_DU_3                      (0x8UL << RTC_ALRMBR_DU_Pos)       /*!< 0x08000000 */
  5419. #define RTC_ALRMBR_MSK3_Pos                  (23U)                            
  5420. #define RTC_ALRMBR_MSK3_Msk                  (0x1UL << RTC_ALRMBR_MSK3_Pos)     /*!< 0x00800000 */
  5421. #define RTC_ALRMBR_MSK3                      RTC_ALRMBR_MSK3_Msk              
  5422. #define RTC_ALRMBR_PM_Pos                    (22U)                            
  5423. #define RTC_ALRMBR_PM_Msk                    (0x1UL << RTC_ALRMBR_PM_Pos)       /*!< 0x00400000 */
  5424. #define RTC_ALRMBR_PM                        RTC_ALRMBR_PM_Msk                
  5425. #define RTC_ALRMBR_HT_Pos                    (20U)                            
  5426. #define RTC_ALRMBR_HT_Msk                    (0x3UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00300000 */
  5427. #define RTC_ALRMBR_HT                        RTC_ALRMBR_HT_Msk                
  5428. #define RTC_ALRMBR_HT_0                      (0x1UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00100000 */
  5429. #define RTC_ALRMBR_HT_1                      (0x2UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00200000 */
  5430. #define RTC_ALRMBR_HU_Pos                    (16U)                            
  5431. #define RTC_ALRMBR_HU_Msk                    (0xFUL << RTC_ALRMBR_HU_Pos)       /*!< 0x000F0000 */
  5432. #define RTC_ALRMBR_HU                        RTC_ALRMBR_HU_Msk                
  5433. #define RTC_ALRMBR_HU_0                      (0x1UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00010000 */
  5434. #define RTC_ALRMBR_HU_1                      (0x2UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00020000 */
  5435. #define RTC_ALRMBR_HU_2                      (0x4UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00040000 */
  5436. #define RTC_ALRMBR_HU_3                      (0x8UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00080000 */
  5437. #define RTC_ALRMBR_MSK2_Pos                  (15U)                            
  5438. #define RTC_ALRMBR_MSK2_Msk                  (0x1UL << RTC_ALRMBR_MSK2_Pos)     /*!< 0x00008000 */
  5439. #define RTC_ALRMBR_MSK2                      RTC_ALRMBR_MSK2_Msk              
  5440. #define RTC_ALRMBR_MNT_Pos                   (12U)                            
  5441. #define RTC_ALRMBR_MNT_Msk                   (0x7UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00007000 */
  5442. #define RTC_ALRMBR_MNT                       RTC_ALRMBR_MNT_Msk                
  5443. #define RTC_ALRMBR_MNT_0                     (0x1UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00001000 */
  5444. #define RTC_ALRMBR_MNT_1                     (0x2UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00002000 */
  5445. #define RTC_ALRMBR_MNT_2                     (0x4UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00004000 */
  5446. #define RTC_ALRMBR_MNU_Pos                   (8U)                              
  5447. #define RTC_ALRMBR_MNU_Msk                   (0xFUL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000F00 */
  5448. #define RTC_ALRMBR_MNU                       RTC_ALRMBR_MNU_Msk                
  5449. #define RTC_ALRMBR_MNU_0                     (0x1UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000100 */
  5450. #define RTC_ALRMBR_MNU_1                     (0x2UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000200 */
  5451. #define RTC_ALRMBR_MNU_2                     (0x4UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000400 */
  5452. #define RTC_ALRMBR_MNU_3                     (0x8UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000800 */
  5453. #define RTC_ALRMBR_MSK1_Pos                  (7U)                              
  5454. #define RTC_ALRMBR_MSK1_Msk                  (0x1UL << RTC_ALRMBR_MSK1_Pos)     /*!< 0x00000080 */
  5455. #define RTC_ALRMBR_MSK1                      RTC_ALRMBR_MSK1_Msk              
  5456. #define RTC_ALRMBR_ST_Pos                    (4U)                              
  5457. #define RTC_ALRMBR_ST_Msk                    (0x7UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000070 */
  5458. #define RTC_ALRMBR_ST                        RTC_ALRMBR_ST_Msk                
  5459. #define RTC_ALRMBR_ST_0                      (0x1UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000010 */
  5460. #define RTC_ALRMBR_ST_1                      (0x2UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000020 */
  5461. #define RTC_ALRMBR_ST_2                      (0x4UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000040 */
  5462. #define RTC_ALRMBR_SU_Pos                    (0U)                              
  5463. #define RTC_ALRMBR_SU_Msk                    (0xFUL << RTC_ALRMBR_SU_Pos)       /*!< 0x0000000F */
  5464. #define RTC_ALRMBR_SU                        RTC_ALRMBR_SU_Msk                
  5465. #define RTC_ALRMBR_SU_0                      (0x1UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000001 */
  5466. #define RTC_ALRMBR_SU_1                      (0x2UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000002 */
  5467. #define RTC_ALRMBR_SU_2                      (0x4UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000004 */
  5468. #define RTC_ALRMBR_SU_3                      (0x8UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000008 */
  5469.  
  5470. /********************  Bits definition for RTC_WPR register  ******************/
  5471. #define RTC_WPR_KEY_Pos                      (0U)                              
  5472. #define RTC_WPR_KEY_Msk                      (0xFFUL << RTC_WPR_KEY_Pos)        /*!< 0x000000FF */
  5473. #define RTC_WPR_KEY                          RTC_WPR_KEY_Msk                  
  5474.  
  5475. /********************  Bits definition for RTC_SSR register  ******************/
  5476. #define RTC_SSR_SS_Pos                       (0U)                              
  5477. #define RTC_SSR_SS_Msk                       (0xFFFFUL << RTC_SSR_SS_Pos)       /*!< 0x0000FFFF */
  5478. #define RTC_SSR_SS                           RTC_SSR_SS_Msk                    
  5479.  
  5480. /********************  Bits definition for RTC_SHIFTR register  ***************/
  5481. #define RTC_SHIFTR_SUBFS_Pos                 (0U)                              
  5482. #define RTC_SHIFTR_SUBFS_Msk                 (0x7FFFUL << RTC_SHIFTR_SUBFS_Pos) /*!< 0x00007FFF */
  5483. #define RTC_SHIFTR_SUBFS                     RTC_SHIFTR_SUBFS_Msk              
  5484. #define RTC_SHIFTR_ADD1S_Pos                 (31U)                            
  5485. #define RTC_SHIFTR_ADD1S_Msk                 (0x1UL << RTC_SHIFTR_ADD1S_Pos)    /*!< 0x80000000 */
  5486. #define RTC_SHIFTR_ADD1S                     RTC_SHIFTR_ADD1S_Msk              
  5487.  
  5488. /********************  Bits definition for RTC_TSTR register  *****************/
  5489. #define RTC_TSTR_PM_Pos                      (22U)                            
  5490. #define RTC_TSTR_PM_Msk                      (0x1UL << RTC_TSTR_PM_Pos)         /*!< 0x00400000 */
  5491. #define RTC_TSTR_PM                          RTC_TSTR_PM_Msk                  
  5492. #define RTC_TSTR_HT_Pos                      (20U)                            
  5493. #define RTC_TSTR_HT_Msk                      (0x3UL << RTC_TSTR_HT_Pos)         /*!< 0x00300000 */
  5494. #define RTC_TSTR_HT                          RTC_TSTR_HT_Msk                  
  5495. #define RTC_TSTR_HT_0                        (0x1UL << RTC_TSTR_HT_Pos)         /*!< 0x00100000 */
  5496. #define RTC_TSTR_HT_1                        (0x2UL << RTC_TSTR_HT_Pos)         /*!< 0x00200000 */
  5497. #define RTC_TSTR_HU_Pos                      (16U)                            
  5498. #define RTC_TSTR_HU_Msk                      (0xFUL << RTC_TSTR_HU_Pos)         /*!< 0x000F0000 */
  5499. #define RTC_TSTR_HU                          RTC_TSTR_HU_Msk                  
  5500. #define RTC_TSTR_HU_0                        (0x1UL << RTC_TSTR_HU_Pos)         /*!< 0x00010000 */
  5501. #define RTC_TSTR_HU_1                        (0x2UL << RTC_TSTR_HU_Pos)         /*!< 0x00020000 */
  5502. #define RTC_TSTR_HU_2                        (0x4UL << RTC_TSTR_HU_Pos)         /*!< 0x00040000 */
  5503. #define RTC_TSTR_HU_3                        (0x8UL << RTC_TSTR_HU_Pos)         /*!< 0x00080000 */
  5504. #define RTC_TSTR_MNT_Pos                     (12U)                            
  5505. #define RTC_TSTR_MNT_Msk                     (0x7UL << RTC_TSTR_MNT_Pos)        /*!< 0x00007000 */
  5506. #define RTC_TSTR_MNT                         RTC_TSTR_MNT_Msk                  
  5507. #define RTC_TSTR_MNT_0                       (0x1UL << RTC_TSTR_MNT_Pos)        /*!< 0x00001000 */
  5508. #define RTC_TSTR_MNT_1                       (0x2UL << RTC_TSTR_MNT_Pos)        /*!< 0x00002000 */
  5509. #define RTC_TSTR_MNT_2                       (0x4UL << RTC_TSTR_MNT_Pos)        /*!< 0x00004000 */
  5510. #define RTC_TSTR_MNU_Pos                     (8U)                              
  5511. #define RTC_TSTR_MNU_Msk                     (0xFUL << RTC_TSTR_MNU_Pos)        /*!< 0x00000F00 */
  5512. #define RTC_TSTR_MNU                         RTC_TSTR_MNU_Msk                  
  5513. #define RTC_TSTR_MNU_0                       (0x1UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000100 */
  5514. #define RTC_TSTR_MNU_1                       (0x2UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000200 */
  5515. #define RTC_TSTR_MNU_2                       (0x4UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000400 */
  5516. #define RTC_TSTR_MNU_3                       (0x8UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000800 */
  5517. #define RTC_TSTR_ST_Pos                      (4U)                              
  5518. #define RTC_TSTR_ST_Msk                      (0x7UL << RTC_TSTR_ST_Pos)         /*!< 0x00000070 */
  5519. #define RTC_TSTR_ST                          RTC_TSTR_ST_Msk                  
  5520. #define RTC_TSTR_ST_0                        (0x1UL << RTC_TSTR_ST_Pos)         /*!< 0x00000010 */
  5521. #define RTC_TSTR_ST_1                        (0x2UL << RTC_TSTR_ST_Pos)         /*!< 0x00000020 */
  5522. #define RTC_TSTR_ST_2                        (0x4UL << RTC_TSTR_ST_Pos)         /*!< 0x00000040 */
  5523. #define RTC_TSTR_SU_Pos                      (0U)                              
  5524. #define RTC_TSTR_SU_Msk                      (0xFUL << RTC_TSTR_SU_Pos)         /*!< 0x0000000F */
  5525. #define RTC_TSTR_SU                          RTC_TSTR_SU_Msk                  
  5526. #define RTC_TSTR_SU_0                        (0x1UL << RTC_TSTR_SU_Pos)         /*!< 0x00000001 */
  5527. #define RTC_TSTR_SU_1                        (0x2UL << RTC_TSTR_SU_Pos)         /*!< 0x00000002 */
  5528. #define RTC_TSTR_SU_2                        (0x4UL << RTC_TSTR_SU_Pos)         /*!< 0x00000004 */
  5529. #define RTC_TSTR_SU_3                        (0x8UL << RTC_TSTR_SU_Pos)         /*!< 0x00000008 */
  5530.  
  5531. /********************  Bits definition for RTC_TSDR register  *****************/
  5532. #define RTC_TSDR_WDU_Pos                     (13U)                            
  5533. #define RTC_TSDR_WDU_Msk                     (0x7UL << RTC_TSDR_WDU_Pos)        /*!< 0x0000E000 */
  5534. #define RTC_TSDR_WDU                         RTC_TSDR_WDU_Msk                  
  5535. #define RTC_TSDR_WDU_0                       (0x1UL << RTC_TSDR_WDU_Pos)        /*!< 0x00002000 */
  5536. #define RTC_TSDR_WDU_1                       (0x2UL << RTC_TSDR_WDU_Pos)        /*!< 0x00004000 */
  5537. #define RTC_TSDR_WDU_2                       (0x4UL << RTC_TSDR_WDU_Pos)        /*!< 0x00008000 */
  5538. #define RTC_TSDR_MT_Pos                      (12U)                            
  5539. #define RTC_TSDR_MT_Msk                      (0x1UL << RTC_TSDR_MT_Pos)         /*!< 0x00001000 */
  5540. #define RTC_TSDR_MT                          RTC_TSDR_MT_Msk                  
  5541. #define RTC_TSDR_MU_Pos                      (8U)                              
  5542. #define RTC_TSDR_MU_Msk                      (0xFUL << RTC_TSDR_MU_Pos)         /*!< 0x00000F00 */
  5543. #define RTC_TSDR_MU                          RTC_TSDR_MU_Msk                  
  5544. #define RTC_TSDR_MU_0                        (0x1UL << RTC_TSDR_MU_Pos)         /*!< 0x00000100 */
  5545. #define RTC_TSDR_MU_1                        (0x2UL << RTC_TSDR_MU_Pos)         /*!< 0x00000200 */
  5546. #define RTC_TSDR_MU_2                        (0x4UL << RTC_TSDR_MU_Pos)         /*!< 0x00000400 */
  5547. #define RTC_TSDR_MU_3                        (0x8UL << RTC_TSDR_MU_Pos)         /*!< 0x00000800 */
  5548. #define RTC_TSDR_DT_Pos                      (4U)                              
  5549. #define RTC_TSDR_DT_Msk                      (0x3UL << RTC_TSDR_DT_Pos)         /*!< 0x00000030 */
  5550. #define RTC_TSDR_DT                          RTC_TSDR_DT_Msk                  
  5551. #define RTC_TSDR_DT_0                        (0x1UL << RTC_TSDR_DT_Pos)         /*!< 0x00000010 */
  5552. #define RTC_TSDR_DT_1                        (0x2UL << RTC_TSDR_DT_Pos)         /*!< 0x00000020 */
  5553. #define RTC_TSDR_DU_Pos                      (0U)                              
  5554. #define RTC_TSDR_DU_Msk                      (0xFUL << RTC_TSDR_DU_Pos)         /*!< 0x0000000F */
  5555. #define RTC_TSDR_DU                          RTC_TSDR_DU_Msk                  
  5556. #define RTC_TSDR_DU_0                        (0x1UL << RTC_TSDR_DU_Pos)         /*!< 0x00000001 */
  5557. #define RTC_TSDR_DU_1                        (0x2UL << RTC_TSDR_DU_Pos)         /*!< 0x00000002 */
  5558. #define RTC_TSDR_DU_2                        (0x4UL << RTC_TSDR_DU_Pos)         /*!< 0x00000004 */
  5559. #define RTC_TSDR_DU_3                        (0x8UL << RTC_TSDR_DU_Pos)         /*!< 0x00000008 */
  5560.  
  5561. /********************  Bits definition for RTC_TSSSR register  ****************/
  5562. #define RTC_TSSSR_SS_Pos                     (0U)                              
  5563. #define RTC_TSSSR_SS_Msk                     (0xFFFFUL << RTC_TSSSR_SS_Pos)     /*!< 0x0000FFFF */
  5564. #define RTC_TSSSR_SS                         RTC_TSSSR_SS_Msk                  
  5565.  
  5566. /********************  Bits definition for RTC_CAL register  *****************/
  5567. #define RTC_CALR_CALP_Pos                    (15U)                            
  5568. #define RTC_CALR_CALP_Msk                    (0x1UL << RTC_CALR_CALP_Pos)       /*!< 0x00008000 */
  5569. #define RTC_CALR_CALP                        RTC_CALR_CALP_Msk                
  5570. #define RTC_CALR_CALW8_Pos                   (14U)                            
  5571. #define RTC_CALR_CALW8_Msk                   (0x1UL << RTC_CALR_CALW8_Pos)      /*!< 0x00004000 */
  5572. #define RTC_CALR_CALW8                       RTC_CALR_CALW8_Msk                
  5573. #define RTC_CALR_CALW16_Pos                  (13U)                            
  5574. #define RTC_CALR_CALW16_Msk                  (0x1UL << RTC_CALR_CALW16_Pos)     /*!< 0x00002000 */
  5575. #define RTC_CALR_CALW16                      RTC_CALR_CALW16_Msk              
  5576. #define RTC_CALR_CALM_Pos                    (0U)                              
  5577. #define RTC_CALR_CALM_Msk                    (0x1FFUL << RTC_CALR_CALM_Pos)     /*!< 0x000001FF */
  5578. #define RTC_CALR_CALM                        RTC_CALR_CALM_Msk                
  5579. #define RTC_CALR_CALM_0                      (0x001UL << RTC_CALR_CALM_Pos)     /*!< 0x00000001 */
  5580. #define RTC_CALR_CALM_1                      (0x002UL << RTC_CALR_CALM_Pos)     /*!< 0x00000002 */
  5581. #define RTC_CALR_CALM_2                      (0x004UL << RTC_CALR_CALM_Pos)     /*!< 0x00000004 */
  5582. #define RTC_CALR_CALM_3                      (0x008UL << RTC_CALR_CALM_Pos)     /*!< 0x00000008 */
  5583. #define RTC_CALR_CALM_4                      (0x010UL << RTC_CALR_CALM_Pos)     /*!< 0x00000010 */
  5584. #define RTC_CALR_CALM_5                      (0x020UL << RTC_CALR_CALM_Pos)     /*!< 0x00000020 */
  5585. #define RTC_CALR_CALM_6                      (0x040UL << RTC_CALR_CALM_Pos)     /*!< 0x00000040 */
  5586. #define RTC_CALR_CALM_7                      (0x080UL << RTC_CALR_CALM_Pos)     /*!< 0x00000080 */
  5587. #define RTC_CALR_CALM_8                      (0x100UL << RTC_CALR_CALM_Pos)     /*!< 0x00000100 */
  5588.  
  5589. /********************  Bits definition for RTC_TAFCR register  ****************/
  5590. #define RTC_TAFCR_ALARMOUTTYPE_Pos           (18U)                            
  5591. #define RTC_TAFCR_ALARMOUTTYPE_Msk           (0x1UL << RTC_TAFCR_ALARMOUTTYPE_Pos) /*!< 0x00040000 */
  5592. #define RTC_TAFCR_ALARMOUTTYPE               RTC_TAFCR_ALARMOUTTYPE_Msk        
  5593. #define RTC_TAFCR_TAMPPUDIS_Pos              (15U)                            
  5594. #define RTC_TAFCR_TAMPPUDIS_Msk              (0x1UL << RTC_TAFCR_TAMPPUDIS_Pos) /*!< 0x00008000 */
  5595. #define RTC_TAFCR_TAMPPUDIS                  RTC_TAFCR_TAMPPUDIS_Msk          
  5596. #define RTC_TAFCR_TAMPPRCH_Pos               (13U)                            
  5597. #define RTC_TAFCR_TAMPPRCH_Msk               (0x3UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00006000 */
  5598. #define RTC_TAFCR_TAMPPRCH                   RTC_TAFCR_TAMPPRCH_Msk            
  5599. #define RTC_TAFCR_TAMPPRCH_0                 (0x1UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00002000 */
  5600. #define RTC_TAFCR_TAMPPRCH_1                 (0x2UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00004000 */
  5601. #define RTC_TAFCR_TAMPFLT_Pos                (11U)                            
  5602. #define RTC_TAFCR_TAMPFLT_Msk                (0x3UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00001800 */
  5603. #define RTC_TAFCR_TAMPFLT                    RTC_TAFCR_TAMPFLT_Msk            
  5604. #define RTC_TAFCR_TAMPFLT_0                  (0x1UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00000800 */
  5605. #define RTC_TAFCR_TAMPFLT_1                  (0x2UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00001000 */
  5606. #define RTC_TAFCR_TAMPFREQ_Pos               (8U)                              
  5607. #define RTC_TAFCR_TAMPFREQ_Msk               (0x7UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000700 */
  5608. #define RTC_TAFCR_TAMPFREQ                   RTC_TAFCR_TAMPFREQ_Msk            
  5609. #define RTC_TAFCR_TAMPFREQ_0                 (0x1UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000100 */
  5610. #define RTC_TAFCR_TAMPFREQ_1                 (0x2UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000200 */
  5611. #define RTC_TAFCR_TAMPFREQ_2                 (0x4UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000400 */
  5612. #define RTC_TAFCR_TAMPTS_Pos                 (7U)                              
  5613. #define RTC_TAFCR_TAMPTS_Msk                 (0x1UL << RTC_TAFCR_TAMPTS_Pos)    /*!< 0x00000080 */
  5614. #define RTC_TAFCR_TAMPTS                     RTC_TAFCR_TAMPTS_Msk              
  5615. #define RTC_TAFCR_TAMP3TRG_Pos               (6U)                              
  5616. #define RTC_TAFCR_TAMP3TRG_Msk               (0x1UL << RTC_TAFCR_TAMP3TRG_Pos)  /*!< 0x00000040 */
  5617. #define RTC_TAFCR_TAMP3TRG                   RTC_TAFCR_TAMP3TRG_Msk            
  5618. #define RTC_TAFCR_TAMP3E_Pos                 (5U)                              
  5619. #define RTC_TAFCR_TAMP3E_Msk                 (0x1UL << RTC_TAFCR_TAMP3E_Pos)    /*!< 0x00000020 */
  5620. #define RTC_TAFCR_TAMP3E                     RTC_TAFCR_TAMP3E_Msk              
  5621. #define RTC_TAFCR_TAMP2TRG_Pos               (4U)                              
  5622. #define RTC_TAFCR_TAMP2TRG_Msk               (0x1UL << RTC_TAFCR_TAMP2TRG_Pos)  /*!< 0x00000010 */
  5623. #define RTC_TAFCR_TAMP2TRG                   RTC_TAFCR_TAMP2TRG_Msk            
  5624. #define RTC_TAFCR_TAMP2E_Pos                 (3U)                              
  5625. #define RTC_TAFCR_TAMP2E_Msk                 (0x1UL << RTC_TAFCR_TAMP2E_Pos)    /*!< 0x00000008 */
  5626. #define RTC_TAFCR_TAMP2E                     RTC_TAFCR_TAMP2E_Msk              
  5627. #define RTC_TAFCR_TAMPIE_Pos                 (2U)                              
  5628. #define RTC_TAFCR_TAMPIE_Msk                 (0x1UL << RTC_TAFCR_TAMPIE_Pos)    /*!< 0x00000004 */
  5629. #define RTC_TAFCR_TAMPIE                     RTC_TAFCR_TAMPIE_Msk              
  5630. #define RTC_TAFCR_TAMP1TRG_Pos               (1U)                              
  5631. #define RTC_TAFCR_TAMP1TRG_Msk               (0x1UL << RTC_TAFCR_TAMP1TRG_Pos)  /*!< 0x00000002 */
  5632. #define RTC_TAFCR_TAMP1TRG                   RTC_TAFCR_TAMP1TRG_Msk            
  5633. #define RTC_TAFCR_TAMP1E_Pos                 (0U)                              
  5634. #define RTC_TAFCR_TAMP1E_Msk                 (0x1UL << RTC_TAFCR_TAMP1E_Pos)    /*!< 0x00000001 */
  5635. #define RTC_TAFCR_TAMP1E                     RTC_TAFCR_TAMP1E_Msk              
  5636.  
  5637. /********************  Bits definition for RTC_ALRMASSR register  *************/
  5638. #define RTC_ALRMASSR_MASKSS_Pos              (24U)                            
  5639. #define RTC_ALRMASSR_MASKSS_Msk              (0xFUL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x0F000000 */
  5640. #define RTC_ALRMASSR_MASKSS                  RTC_ALRMASSR_MASKSS_Msk          
  5641. #define RTC_ALRMASSR_MASKSS_0                (0x1UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x01000000 */
  5642. #define RTC_ALRMASSR_MASKSS_1                (0x2UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x02000000 */
  5643. #define RTC_ALRMASSR_MASKSS_2                (0x4UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x04000000 */
  5644. #define RTC_ALRMASSR_MASKSS_3                (0x8UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x08000000 */
  5645. #define RTC_ALRMASSR_SS_Pos                  (0U)                              
  5646. #define RTC_ALRMASSR_SS_Msk                  (0x7FFFUL << RTC_ALRMASSR_SS_Pos)  /*!< 0x00007FFF */
  5647. #define RTC_ALRMASSR_SS                      RTC_ALRMASSR_SS_Msk              
  5648.  
  5649. /********************  Bits definition for RTC_ALRMBSSR register  *************/
  5650. #define RTC_ALRMBSSR_MASKSS_Pos              (24U)                            
  5651. #define RTC_ALRMBSSR_MASKSS_Msk              (0xFUL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x0F000000 */
  5652. #define RTC_ALRMBSSR_MASKSS                  RTC_ALRMBSSR_MASKSS_Msk          
  5653. #define RTC_ALRMBSSR_MASKSS_0                (0x1UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x01000000 */
  5654. #define RTC_ALRMBSSR_MASKSS_1                (0x2UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x02000000 */
  5655. #define RTC_ALRMBSSR_MASKSS_2                (0x4UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x04000000 */
  5656. #define RTC_ALRMBSSR_MASKSS_3                (0x8UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x08000000 */
  5657. #define RTC_ALRMBSSR_SS_Pos                  (0U)                              
  5658. #define RTC_ALRMBSSR_SS_Msk                  (0x7FFFUL << RTC_ALRMBSSR_SS_Pos)  /*!< 0x00007FFF */
  5659. #define RTC_ALRMBSSR_SS                      RTC_ALRMBSSR_SS_Msk              
  5660.  
  5661. /********************  Bits definition for RTC_BKP0R register  ****************/
  5662. #define RTC_BKP0R_Pos                        (0U)                              
  5663. #define RTC_BKP0R_Msk                        (0xFFFFFFFFUL << RTC_BKP0R_Pos)    /*!< 0xFFFFFFFF */
  5664. #define RTC_BKP0R                            RTC_BKP0R_Msk                    
  5665.  
  5666. /********************  Bits definition for RTC_BKP1R register  ****************/
  5667. #define RTC_BKP1R_Pos                        (0U)                              
  5668. #define RTC_BKP1R_Msk                        (0xFFFFFFFFUL << RTC_BKP1R_Pos)    /*!< 0xFFFFFFFF */
  5669. #define RTC_BKP1R                            RTC_BKP1R_Msk                    
  5670.  
  5671. /********************  Bits definition for RTC_BKP2R register  ****************/
  5672. #define RTC_BKP2R_Pos                        (0U)                              
  5673. #define RTC_BKP2R_Msk                        (0xFFFFFFFFUL << RTC_BKP2R_Pos)    /*!< 0xFFFFFFFF */
  5674. #define RTC_BKP2R                            RTC_BKP2R_Msk                    
  5675.  
  5676. /********************  Bits definition for RTC_BKP3R register  ****************/
  5677. #define RTC_BKP3R_Pos                        (0U)                              
  5678. #define RTC_BKP3R_Msk                        (0xFFFFFFFFUL << RTC_BKP3R_Pos)    /*!< 0xFFFFFFFF */
  5679. #define RTC_BKP3R                            RTC_BKP3R_Msk                    
  5680.  
  5681. /********************  Bits definition for RTC_BKP4R register  ****************/
  5682. #define RTC_BKP4R_Pos                        (0U)                              
  5683. #define RTC_BKP4R_Msk                        (0xFFFFFFFFUL << RTC_BKP4R_Pos)    /*!< 0xFFFFFFFF */
  5684. #define RTC_BKP4R                            RTC_BKP4R_Msk                    
  5685.  
  5686. /********************  Bits definition for RTC_BKP5R register  ****************/
  5687. #define RTC_BKP5R_Pos                        (0U)                              
  5688. #define RTC_BKP5R_Msk                        (0xFFFFFFFFUL << RTC_BKP5R_Pos)    /*!< 0xFFFFFFFF */
  5689. #define RTC_BKP5R                            RTC_BKP5R_Msk                    
  5690.  
  5691. /********************  Bits definition for RTC_BKP6R register  ****************/
  5692. #define RTC_BKP6R_Pos                        (0U)                              
  5693. #define RTC_BKP6R_Msk                        (0xFFFFFFFFUL << RTC_BKP6R_Pos)    /*!< 0xFFFFFFFF */
  5694. #define RTC_BKP6R                            RTC_BKP6R_Msk                    
  5695.  
  5696. /********************  Bits definition for RTC_BKP7R register  ****************/
  5697. #define RTC_BKP7R_Pos                        (0U)                              
  5698. #define RTC_BKP7R_Msk                        (0xFFFFFFFFUL << RTC_BKP7R_Pos)    /*!< 0xFFFFFFFF */
  5699. #define RTC_BKP7R                            RTC_BKP7R_Msk                    
  5700.  
  5701. /********************  Bits definition for RTC_BKP8R register  ****************/
  5702. #define RTC_BKP8R_Pos                        (0U)                              
  5703. #define RTC_BKP8R_Msk                        (0xFFFFFFFFUL << RTC_BKP8R_Pos)    /*!< 0xFFFFFFFF */
  5704. #define RTC_BKP8R                            RTC_BKP8R_Msk                    
  5705.  
  5706. /********************  Bits definition for RTC_BKP9R register  ****************/
  5707. #define RTC_BKP9R_Pos                        (0U)                              
  5708. #define RTC_BKP9R_Msk                        (0xFFFFFFFFUL << RTC_BKP9R_Pos)    /*!< 0xFFFFFFFF */
  5709. #define RTC_BKP9R                            RTC_BKP9R_Msk                    
  5710.  
  5711. /********************  Bits definition for RTC_BKP10R register  ***************/
  5712. #define RTC_BKP10R_Pos                       (0U)                              
  5713. #define RTC_BKP10R_Msk                       (0xFFFFFFFFUL << RTC_BKP10R_Pos)   /*!< 0xFFFFFFFF */
  5714. #define RTC_BKP10R                           RTC_BKP10R_Msk                    
  5715.  
  5716. /********************  Bits definition for RTC_BKP11R register  ***************/
  5717. #define RTC_BKP11R_Pos                       (0U)                              
  5718. #define RTC_BKP11R_Msk                       (0xFFFFFFFFUL << RTC_BKP11R_Pos)   /*!< 0xFFFFFFFF */
  5719. #define RTC_BKP11R                           RTC_BKP11R_Msk                    
  5720.  
  5721. /********************  Bits definition for RTC_BKP12R register  ***************/
  5722. #define RTC_BKP12R_Pos                       (0U)                              
  5723. #define RTC_BKP12R_Msk                       (0xFFFFFFFFUL << RTC_BKP12R_Pos)   /*!< 0xFFFFFFFF */
  5724. #define RTC_BKP12R                           RTC_BKP12R_Msk                    
  5725.  
  5726. /********************  Bits definition for RTC_BKP13R register  ***************/
  5727. #define RTC_BKP13R_Pos                       (0U)                              
  5728. #define RTC_BKP13R_Msk                       (0xFFFFFFFFUL << RTC_BKP13R_Pos)   /*!< 0xFFFFFFFF */
  5729. #define RTC_BKP13R                           RTC_BKP13R_Msk                    
  5730.  
  5731. /********************  Bits definition for RTC_BKP14R register  ***************/
  5732. #define RTC_BKP14R_Pos                       (0U)                              
  5733. #define RTC_BKP14R_Msk                       (0xFFFFFFFFUL << RTC_BKP14R_Pos)   /*!< 0xFFFFFFFF */
  5734. #define RTC_BKP14R                           RTC_BKP14R_Msk                    
  5735.  
  5736. /********************  Bits definition for RTC_BKP15R register  ***************/
  5737. #define RTC_BKP15R_Pos                       (0U)                              
  5738. #define RTC_BKP15R_Msk                       (0xFFFFFFFFUL << RTC_BKP15R_Pos)   /*!< 0xFFFFFFFF */
  5739. #define RTC_BKP15R                           RTC_BKP15R_Msk                    
  5740.  
  5741. /********************  Bits definition for RTC_BKP16R register  ***************/
  5742. #define RTC_BKP16R_Pos                       (0U)                              
  5743. #define RTC_BKP16R_Msk                       (0xFFFFFFFFUL << RTC_BKP16R_Pos)   /*!< 0xFFFFFFFF */
  5744. #define RTC_BKP16R                           RTC_BKP16R_Msk                    
  5745.  
  5746. /********************  Bits definition for RTC_BKP17R register  ***************/
  5747. #define RTC_BKP17R_Pos                       (0U)                              
  5748. #define RTC_BKP17R_Msk                       (0xFFFFFFFFUL << RTC_BKP17R_Pos)   /*!< 0xFFFFFFFF */
  5749. #define RTC_BKP17R                           RTC_BKP17R_Msk                    
  5750.  
  5751. /********************  Bits definition for RTC_BKP18R register  ***************/
  5752. #define RTC_BKP18R_Pos                       (0U)                              
  5753. #define RTC_BKP18R_Msk                       (0xFFFFFFFFUL << RTC_BKP18R_Pos)   /*!< 0xFFFFFFFF */
  5754. #define RTC_BKP18R                           RTC_BKP18R_Msk                    
  5755.  
  5756. /********************  Bits definition for RTC_BKP19R register  ***************/
  5757. #define RTC_BKP19R_Pos                       (0U)                              
  5758. #define RTC_BKP19R_Msk                       (0xFFFFFFFFUL << RTC_BKP19R_Pos)   /*!< 0xFFFFFFFF */
  5759. #define RTC_BKP19R                           RTC_BKP19R_Msk                    
  5760.  
  5761. /********************  Bits definition for RTC_BKP20R register  ***************/
  5762. #define RTC_BKP20R_Pos                       (0U)                              
  5763. #define RTC_BKP20R_Msk                       (0xFFFFFFFFUL << RTC_BKP20R_Pos)   /*!< 0xFFFFFFFF */
  5764. #define RTC_BKP20R                           RTC_BKP20R_Msk                    
  5765.  
  5766. /********************  Bits definition for RTC_BKP21R register  ***************/
  5767. #define RTC_BKP21R_Pos                       (0U)                              
  5768. #define RTC_BKP21R_Msk                       (0xFFFFFFFFUL << RTC_BKP21R_Pos)   /*!< 0xFFFFFFFF */
  5769. #define RTC_BKP21R                           RTC_BKP21R_Msk                    
  5770.  
  5771. /********************  Bits definition for RTC_BKP22R register  ***************/
  5772. #define RTC_BKP22R_Pos                       (0U)                              
  5773. #define RTC_BKP22R_Msk                       (0xFFFFFFFFUL << RTC_BKP22R_Pos)   /*!< 0xFFFFFFFF */
  5774. #define RTC_BKP22R                           RTC_BKP22R_Msk                    
  5775.  
  5776. /********************  Bits definition for RTC_BKP23R register  ***************/
  5777. #define RTC_BKP23R_Pos                       (0U)                              
  5778. #define RTC_BKP23R_Msk                       (0xFFFFFFFFUL << RTC_BKP23R_Pos)   /*!< 0xFFFFFFFF */
  5779. #define RTC_BKP23R                           RTC_BKP23R_Msk                    
  5780.  
  5781. /********************  Bits definition for RTC_BKP24R register  ***************/
  5782. #define RTC_BKP24R_Pos                       (0U)                              
  5783. #define RTC_BKP24R_Msk                       (0xFFFFFFFFUL << RTC_BKP24R_Pos)   /*!< 0xFFFFFFFF */
  5784. #define RTC_BKP24R                           RTC_BKP24R_Msk                    
  5785.  
  5786. /********************  Bits definition for RTC_BKP25R register  ***************/
  5787. #define RTC_BKP25R_Pos                       (0U)                              
  5788. #define RTC_BKP25R_Msk                       (0xFFFFFFFFUL << RTC_BKP25R_Pos)   /*!< 0xFFFFFFFF */
  5789. #define RTC_BKP25R                           RTC_BKP25R_Msk                    
  5790.  
  5791. /********************  Bits definition for RTC_BKP26R register  ***************/
  5792. #define RTC_BKP26R_Pos                       (0U)                              
  5793. #define RTC_BKP26R_Msk                       (0xFFFFFFFFUL << RTC_BKP26R_Pos)   /*!< 0xFFFFFFFF */
  5794. #define RTC_BKP26R                           RTC_BKP26R_Msk                    
  5795.  
  5796. /********************  Bits definition for RTC_BKP27R register  ***************/
  5797. #define RTC_BKP27R_Pos                       (0U)                              
  5798. #define RTC_BKP27R_Msk                       (0xFFFFFFFFUL << RTC_BKP27R_Pos)   /*!< 0xFFFFFFFF */
  5799. #define RTC_BKP27R                           RTC_BKP27R_Msk                    
  5800.  
  5801. /********************  Bits definition for RTC_BKP28R register  ***************/
  5802. #define RTC_BKP28R_Pos                       (0U)                              
  5803. #define RTC_BKP28R_Msk                       (0xFFFFFFFFUL << RTC_BKP28R_Pos)   /*!< 0xFFFFFFFF */
  5804. #define RTC_BKP28R                           RTC_BKP28R_Msk                    
  5805.  
  5806. /********************  Bits definition for RTC_BKP29R register  ***************/
  5807. #define RTC_BKP29R_Pos                       (0U)                              
  5808. #define RTC_BKP29R_Msk                       (0xFFFFFFFFUL << RTC_BKP29R_Pos)   /*!< 0xFFFFFFFF */
  5809. #define RTC_BKP29R                           RTC_BKP29R_Msk                    
  5810.  
  5811. /********************  Bits definition for RTC_BKP30R register  ***************/
  5812. #define RTC_BKP30R_Pos                       (0U)                              
  5813. #define RTC_BKP30R_Msk                       (0xFFFFFFFFUL << RTC_BKP30R_Pos)   /*!< 0xFFFFFFFF */
  5814. #define RTC_BKP30R                           RTC_BKP30R_Msk                    
  5815.  
  5816. /********************  Bits definition for RTC_BKP31R register  ***************/
  5817. #define RTC_BKP31R_Pos                       (0U)                              
  5818. #define RTC_BKP31R_Msk                       (0xFFFFFFFFUL << RTC_BKP31R_Pos)   /*!< 0xFFFFFFFF */
  5819. #define RTC_BKP31R                           RTC_BKP31R_Msk                    
  5820.  
  5821. /******************** Number of backup registers ******************************/
  5822. #define RTC_BKP_NUMBER 32
  5823.  
  5824. /******************************************************************************/
  5825. /*                                                                            */
  5826. /*                          SD host Interface                                 */
  5827. /*                                                                            */
  5828. /******************************************************************************/
  5829.  
  5830. /******************  Bit definition for SDIO_POWER register  ******************/
  5831. #define SDIO_POWER_PWRCTRL_Pos              (0U)                              
  5832. #define SDIO_POWER_PWRCTRL_Msk              (0x3UL << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000003 */
  5833. #define SDIO_POWER_PWRCTRL                  SDIO_POWER_PWRCTRL_Msk             /*!< PWRCTRL[1:0] bits (Power supply control bits) */
  5834. #define SDIO_POWER_PWRCTRL_0                (0x1UL << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000001 */
  5835. #define SDIO_POWER_PWRCTRL_1                (0x2UL << SDIO_POWER_PWRCTRL_Pos)   /*!< 0x00000002 */
  5836.  
  5837. /******************  Bit definition for SDIO_CLKCR register  ******************/
  5838. #define SDIO_CLKCR_CLKDIV_Pos               (0U)                              
  5839. #define SDIO_CLKCR_CLKDIV_Msk               (0xFFUL << SDIO_CLKCR_CLKDIV_Pos)   /*!< 0x000000FF */
  5840. #define SDIO_CLKCR_CLKDIV                   SDIO_CLKCR_CLKDIV_Msk              /*!< Clock divide factor */
  5841. #define SDIO_CLKCR_CLKEN_Pos                (8U)                              
  5842. #define SDIO_CLKCR_CLKEN_Msk                (0x1UL << SDIO_CLKCR_CLKEN_Pos)     /*!< 0x00000100 */
  5843. #define SDIO_CLKCR_CLKEN                    SDIO_CLKCR_CLKEN_Msk               /*!< Clock enable bit */
  5844. #define SDIO_CLKCR_PWRSAV_Pos               (9U)                              
  5845. #define SDIO_CLKCR_PWRSAV_Msk               (0x1UL << SDIO_CLKCR_PWRSAV_Pos)    /*!< 0x00000200 */
  5846. #define SDIO_CLKCR_PWRSAV                   SDIO_CLKCR_PWRSAV_Msk              /*!< Power saving configuration bit */
  5847. #define SDIO_CLKCR_BYPASS_Pos               (10U)                              
  5848. #define SDIO_CLKCR_BYPASS_Msk               (0x1UL << SDIO_CLKCR_BYPASS_Pos)    /*!< 0x00000400 */
  5849. #define SDIO_CLKCR_BYPASS                   SDIO_CLKCR_BYPASS_Msk              /*!< Clock divider bypass enable bit */
  5850.  
  5851. #define SDIO_CLKCR_WIDBUS_Pos               (11U)                              
  5852. #define SDIO_CLKCR_WIDBUS_Msk               (0x3UL << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001800 */
  5853. #define SDIO_CLKCR_WIDBUS                   SDIO_CLKCR_WIDBUS_Msk              /*!< WIDBUS[1:0] bits (Wide bus mode enable bit) */
  5854. #define SDIO_CLKCR_WIDBUS_0                 (0x1UL << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00000800 */
  5855. #define SDIO_CLKCR_WIDBUS_1                 (0x2UL << SDIO_CLKCR_WIDBUS_Pos)    /*!< 0x00001000 */
  5856.  
  5857. #define SDIO_CLKCR_NEGEDGE_Pos              (13U)                              
  5858. #define SDIO_CLKCR_NEGEDGE_Msk              (0x1UL << SDIO_CLKCR_NEGEDGE_Pos)   /*!< 0x00002000 */
  5859. #define SDIO_CLKCR_NEGEDGE                  SDIO_CLKCR_NEGEDGE_Msk             /*!< SDIO_CK dephasing selection bit */
  5860. #define SDIO_CLKCR_HWFC_EN_Pos              (14U)                              
  5861. #define SDIO_CLKCR_HWFC_EN_Msk              (0x1UL << SDIO_CLKCR_HWFC_EN_Pos)   /*!< 0x00004000 */
  5862. #define SDIO_CLKCR_HWFC_EN                  SDIO_CLKCR_HWFC_EN_Msk             /*!< HW Flow Control enable */
  5863.  
  5864. /*******************  Bit definition for SDIO_ARG register  *******************/
  5865. #define SDIO_ARG_CMDARG_Pos                 (0U)                              
  5866. #define SDIO_ARG_CMDARG_Msk                 (0xFFFFFFFFUL << SDIO_ARG_CMDARG_Pos) /*!< 0xFFFFFFFF */
  5867. #define SDIO_ARG_CMDARG                     SDIO_ARG_CMDARG_Msk                /*!< Command argument */
  5868.  
  5869. /*******************  Bit definition for SDIO_CMD register  *******************/
  5870. #define SDIO_CMD_CMDINDEX_Pos               (0U)                              
  5871. #define SDIO_CMD_CMDINDEX_Msk               (0x3FUL << SDIO_CMD_CMDINDEX_Pos)   /*!< 0x0000003F */
  5872. #define SDIO_CMD_CMDINDEX                   SDIO_CMD_CMDINDEX_Msk              /*!< Command Index */
  5873.  
  5874. #define SDIO_CMD_WAITRESP_Pos               (6U)                              
  5875. #define SDIO_CMD_WAITRESP_Msk               (0x3UL << SDIO_CMD_WAITRESP_Pos)    /*!< 0x000000C0 */
  5876. #define SDIO_CMD_WAITRESP                   SDIO_CMD_WAITRESP_Msk              /*!< WAITRESP[1:0] bits (Wait for response bits) */
  5877. #define SDIO_CMD_WAITRESP_0                 (0x1UL << SDIO_CMD_WAITRESP_Pos)    /*!< 0x00000040 */
  5878. #define SDIO_CMD_WAITRESP_1                 (0x2UL << SDIO_CMD_WAITRESP_Pos)    /*!< 0x00000080 */
  5879.  
  5880. #define SDIO_CMD_WAITINT_Pos                (8U)                              
  5881. #define SDIO_CMD_WAITINT_Msk                (0x1UL << SDIO_CMD_WAITINT_Pos)     /*!< 0x00000100 */
  5882. #define SDIO_CMD_WAITINT                    SDIO_CMD_WAITINT_Msk               /*!< CPSM Waits for Interrupt Request */
  5883. #define SDIO_CMD_WAITPEND_Pos               (9U)                              
  5884. #define SDIO_CMD_WAITPEND_Msk               (0x1UL << SDIO_CMD_WAITPEND_Pos)    /*!< 0x00000200 */
  5885. #define SDIO_CMD_WAITPEND                   SDIO_CMD_WAITPEND_Msk              /*!< CPSM Waits for ends of data transfer (CmdPend internal signal) */
  5886. #define SDIO_CMD_CPSMEN_Pos                 (10U)                              
  5887. #define SDIO_CMD_CPSMEN_Msk                 (0x1UL << SDIO_CMD_CPSMEN_Pos)      /*!< 0x00000400 */
  5888. #define SDIO_CMD_CPSMEN                     SDIO_CMD_CPSMEN_Msk                /*!< Command path state machine (CPSM) Enable bit */
  5889. #define SDIO_CMD_SDIOSUSPEND_Pos            (11U)                              
  5890. #define SDIO_CMD_SDIOSUSPEND_Msk            (0x1UL << SDIO_CMD_SDIOSUSPEND_Pos) /*!< 0x00000800 */
  5891. #define SDIO_CMD_SDIOSUSPEND                SDIO_CMD_SDIOSUSPEND_Msk           /*!< SD I/O suspend command */
  5892. #define SDIO_CMD_ENCMDCOMPL_Pos             (12U)                              
  5893. #define SDIO_CMD_ENCMDCOMPL_Msk             (0x1UL << SDIO_CMD_ENCMDCOMPL_Pos)  /*!< 0x00001000 */
  5894. #define SDIO_CMD_ENCMDCOMPL                 SDIO_CMD_ENCMDCOMPL_Msk            /*!< Enable CMD completion */
  5895. #define SDIO_CMD_NIEN_Pos                   (13U)                              
  5896. #define SDIO_CMD_NIEN_Msk                   (0x1UL << SDIO_CMD_NIEN_Pos)        /*!< 0x00002000 */
  5897. #define SDIO_CMD_NIEN                       SDIO_CMD_NIEN_Msk                  /*!< Not Interrupt Enable */
  5898. #define SDIO_CMD_CEATACMD_Pos               (14U)                              
  5899. #define SDIO_CMD_CEATACMD_Msk               (0x1UL << SDIO_CMD_CEATACMD_Pos)    /*!< 0x00004000 */
  5900. #define SDIO_CMD_CEATACMD                   SDIO_CMD_CEATACMD_Msk              /*!< CE-ATA command */
  5901.  
  5902. /*****************  Bit definition for SDIO_RESPCMD register  *****************/
  5903. #define SDIO_RESPCMD_RESPCMD_Pos            (0U)                              
  5904. #define SDIO_RESPCMD_RESPCMD_Msk            (0x3FUL << SDIO_RESPCMD_RESPCMD_Pos) /*!< 0x0000003F */
  5905. #define SDIO_RESPCMD_RESPCMD                SDIO_RESPCMD_RESPCMD_Msk           /*!< Response command index */
  5906.  
  5907. /******************  Bit definition for SDIO_RESP0 register  ******************/
  5908. #define SDIO_RESP0_CARDSTATUS0_Pos          (0U)                              
  5909. #define SDIO_RESP0_CARDSTATUS0_Msk          (0xFFFFFFFFUL << SDIO_RESP0_CARDSTATUS0_Pos) /*!< 0xFFFFFFFF */
  5910. #define SDIO_RESP0_CARDSTATUS0              SDIO_RESP0_CARDSTATUS0_Msk         /*!< Card Status */
  5911.  
  5912. /******************  Bit definition for SDIO_RESP1 register  ******************/
  5913. #define SDIO_RESP1_CARDSTATUS1_Pos          (0U)                              
  5914. #define SDIO_RESP1_CARDSTATUS1_Msk          (0xFFFFFFFFUL << SDIO_RESP1_CARDSTATUS1_Pos) /*!< 0xFFFFFFFF */
  5915. #define SDIO_RESP1_CARDSTATUS1              SDIO_RESP1_CARDSTATUS1_Msk         /*!< Card Status */
  5916.  
  5917. /******************  Bit definition for SDIO_RESP2 register  ******************/
  5918. #define SDIO_RESP2_CARDSTATUS2_Pos          (0U)                              
  5919. #define SDIO_RESP2_CARDSTATUS2_Msk          (0xFFFFFFFFUL << SDIO_RESP2_CARDSTATUS2_Pos) /*!< 0xFFFFFFFF */
  5920. #define SDIO_RESP2_CARDSTATUS2              SDIO_RESP2_CARDSTATUS2_Msk         /*!< Card Status */
  5921.  
  5922. /******************  Bit definition for SDIO_RESP3 register  ******************/
  5923. #define SDIO_RESP3_CARDSTATUS3_Pos          (0U)                              
  5924. #define SDIO_RESP3_CARDSTATUS3_Msk          (0xFFFFFFFFUL << SDIO_RESP3_CARDSTATUS3_Pos) /*!< 0xFFFFFFFF */
  5925. #define SDIO_RESP3_CARDSTATUS3              SDIO_RESP3_CARDSTATUS3_Msk         /*!< Card Status */
  5926.  
  5927. /******************  Bit definition for SDIO_RESP4 register  ******************/
  5928. #define SDIO_RESP4_CARDSTATUS4_Pos          (0U)                              
  5929. #define SDIO_RESP4_CARDSTATUS4_Msk          (0xFFFFFFFFUL << SDIO_RESP4_CARDSTATUS4_Pos) /*!< 0xFFFFFFFF */
  5930. #define SDIO_RESP4_CARDSTATUS4              SDIO_RESP4_CARDSTATUS4_Msk         /*!< Card Status */
  5931.  
  5932. /******************  Bit definition for SDIO_DTIMER register  *****************/
  5933. #define SDIO_DTIMER_DATATIME_Pos            (0U)                              
  5934. #define SDIO_DTIMER_DATATIME_Msk            (0xFFFFFFFFUL << SDIO_DTIMER_DATATIME_Pos) /*!< 0xFFFFFFFF */
  5935. #define SDIO_DTIMER_DATATIME                SDIO_DTIMER_DATATIME_Msk           /*!< Data timeout period. */
  5936.  
  5937. /******************  Bit definition for SDIO_DLEN register  *******************/
  5938. #define SDIO_DLEN_DATALENGTH_Pos            (0U)                              
  5939. #define SDIO_DLEN_DATALENGTH_Msk            (0x1FFFFFFUL << SDIO_DLEN_DATALENGTH_Pos) /*!< 0x01FFFFFF */
  5940. #define SDIO_DLEN_DATALENGTH                SDIO_DLEN_DATALENGTH_Msk           /*!< Data length value */
  5941.  
  5942. /******************  Bit definition for SDIO_DCTRL register  ******************/
  5943. #define SDIO_DCTRL_DTEN_Pos                 (0U)                              
  5944. #define SDIO_DCTRL_DTEN_Msk                 (0x1UL << SDIO_DCTRL_DTEN_Pos)      /*!< 0x00000001 */
  5945. #define SDIO_DCTRL_DTEN                     SDIO_DCTRL_DTEN_Msk                /*!< Data transfer enabled bit */
  5946. #define SDIO_DCTRL_DTDIR_Pos                (1U)                              
  5947. #define SDIO_DCTRL_DTDIR_Msk                (0x1UL << SDIO_DCTRL_DTDIR_Pos)     /*!< 0x00000002 */
  5948. #define SDIO_DCTRL_DTDIR                    SDIO_DCTRL_DTDIR_Msk               /*!< Data transfer direction selection */
  5949. #define SDIO_DCTRL_DTMODE_Pos               (2U)                              
  5950. #define SDIO_DCTRL_DTMODE_Msk               (0x1UL << SDIO_DCTRL_DTMODE_Pos)    /*!< 0x00000004 */
  5951. #define SDIO_DCTRL_DTMODE                   SDIO_DCTRL_DTMODE_Msk              /*!< Data transfer mode selection */
  5952. #define SDIO_DCTRL_DMAEN_Pos                (3U)                              
  5953. #define SDIO_DCTRL_DMAEN_Msk                (0x1UL << SDIO_DCTRL_DMAEN_Pos)     /*!< 0x00000008 */
  5954. #define SDIO_DCTRL_DMAEN                    SDIO_DCTRL_DMAEN_Msk               /*!< DMA enabled bit */
  5955.  
  5956. #define SDIO_DCTRL_DBLOCKSIZE_Pos           (4U)                              
  5957. #define SDIO_DCTRL_DBLOCKSIZE_Msk           (0xFUL << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x000000F0 */
  5958. #define SDIO_DCTRL_DBLOCKSIZE               SDIO_DCTRL_DBLOCKSIZE_Msk          /*!< DBLOCKSIZE[3:0] bits (Data block size) */
  5959. #define SDIO_DCTRL_DBLOCKSIZE_0             (0x1UL << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x00000010 */
  5960. #define SDIO_DCTRL_DBLOCKSIZE_1             (0x2UL << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x00000020 */
  5961. #define SDIO_DCTRL_DBLOCKSIZE_2             (0x4UL << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x00000040 */
  5962. #define SDIO_DCTRL_DBLOCKSIZE_3             (0x8UL << SDIO_DCTRL_DBLOCKSIZE_Pos) /*!< 0x00000080 */
  5963.  
  5964. #define SDIO_DCTRL_RWSTART_Pos              (8U)                              
  5965. #define SDIO_DCTRL_RWSTART_Msk              (0x1UL << SDIO_DCTRL_RWSTART_Pos)   /*!< 0x00000100 */
  5966. #define SDIO_DCTRL_RWSTART                  SDIO_DCTRL_RWSTART_Msk             /*!< Read wait start */
  5967. #define SDIO_DCTRL_RWSTOP_Pos               (9U)                              
  5968. #define SDIO_DCTRL_RWSTOP_Msk               (0x1UL << SDIO_DCTRL_RWSTOP_Pos)    /*!< 0x00000200 */
  5969. #define SDIO_DCTRL_RWSTOP                   SDIO_DCTRL_RWSTOP_Msk              /*!< Read wait stop */
  5970. #define SDIO_DCTRL_RWMOD_Pos                (10U)                              
  5971. #define SDIO_DCTRL_RWMOD_Msk                (0x1UL << SDIO_DCTRL_RWMOD_Pos)     /*!< 0x00000400 */
  5972. #define SDIO_DCTRL_RWMOD                    SDIO_DCTRL_RWMOD_Msk               /*!< Read wait mode */
  5973. #define SDIO_DCTRL_SDIOEN_Pos               (11U)                              
  5974. #define SDIO_DCTRL_SDIOEN_Msk               (0x1UL << SDIO_DCTRL_SDIOEN_Pos)    /*!< 0x00000800 */
  5975. #define SDIO_DCTRL_SDIOEN                   SDIO_DCTRL_SDIOEN_Msk              /*!< SD I/O enable functions */
  5976.  
  5977. /******************  Bit definition for SDIO_DCOUNT register  *****************/
  5978. #define SDIO_DCOUNT_DATACOUNT_Pos           (0U)                              
  5979. #define SDIO_DCOUNT_DATACOUNT_Msk           (0x1FFFFFFUL << SDIO_DCOUNT_DATACOUNT_Pos) /*!< 0x01FFFFFF */
  5980. #define SDIO_DCOUNT_DATACOUNT               SDIO_DCOUNT_DATACOUNT_Msk          /*!< Data count value */
  5981.  
  5982. /******************  Bit definition for SDIO_STA register  ********************/
  5983. #define SDIO_STA_CCRCFAIL_Pos               (0U)                              
  5984. #define SDIO_STA_CCRCFAIL_Msk               (0x1UL << SDIO_STA_CCRCFAIL_Pos)    /*!< 0x00000001 */
  5985. #define SDIO_STA_CCRCFAIL                   SDIO_STA_CCRCFAIL_Msk              /*!< Command response received (CRC check failed) */
  5986. #define SDIO_STA_DCRCFAIL_Pos               (1U)                              
  5987. #define SDIO_STA_DCRCFAIL_Msk               (0x1UL << SDIO_STA_DCRCFAIL_Pos)    /*!< 0x00000002 */
  5988. #define SDIO_STA_DCRCFAIL                   SDIO_STA_DCRCFAIL_Msk              /*!< Data block sent/received (CRC check failed) */
  5989. #define SDIO_STA_CTIMEOUT_Pos               (2U)                              
  5990. #define SDIO_STA_CTIMEOUT_Msk               (0x1UL << SDIO_STA_CTIMEOUT_Pos)    /*!< 0x00000004 */
  5991. #define SDIO_STA_CTIMEOUT                   SDIO_STA_CTIMEOUT_Msk              /*!< Command response timeout */
  5992. #define SDIO_STA_DTIMEOUT_Pos               (3U)                              
  5993. #define SDIO_STA_DTIMEOUT_Msk               (0x1UL << SDIO_STA_DTIMEOUT_Pos)    /*!< 0x00000008 */
  5994. #define SDIO_STA_DTIMEOUT                   SDIO_STA_DTIMEOUT_Msk              /*!< Data timeout */
  5995. #define SDIO_STA_TXUNDERR_Pos               (4U)                              
  5996. #define SDIO_STA_TXUNDERR_Msk               (0x1UL << SDIO_STA_TXUNDERR_Pos)    /*!< 0x00000010 */
  5997. #define SDIO_STA_TXUNDERR                   SDIO_STA_TXUNDERR_Msk              /*!< Transmit FIFO underrun error */
  5998. #define SDIO_STA_RXOVERR_Pos                (5U)                              
  5999. #define SDIO_STA_RXOVERR_Msk                (0x1UL << SDIO_STA_RXOVERR_Pos)     /*!< 0x00000020 */
  6000. #define SDIO_STA_RXOVERR                    SDIO_STA_RXOVERR_Msk               /*!< Received FIFO overrun error */
  6001. #define SDIO_STA_CMDREND_Pos                (6U)                              
  6002. #define SDIO_STA_CMDREND_Msk                (0x1UL << SDIO_STA_CMDREND_Pos)     /*!< 0x00000040 */
  6003. #define SDIO_STA_CMDREND                    SDIO_STA_CMDREND_Msk               /*!< Command response received (CRC check passed) */
  6004. #define SDIO_STA_CMDSENT_Pos                (7U)                              
  6005. #define SDIO_STA_CMDSENT_Msk                (0x1UL << SDIO_STA_CMDSENT_Pos)     /*!< 0x00000080 */
  6006. #define SDIO_STA_CMDSENT                    SDIO_STA_CMDSENT_Msk               /*!< Command sent (no response required) */
  6007. #define SDIO_STA_DATAEND_Pos                (8U)                              
  6008. #define SDIO_STA_DATAEND_Msk                (0x1UL << SDIO_STA_DATAEND_Pos)     /*!< 0x00000100 */
  6009. #define SDIO_STA_DATAEND                    SDIO_STA_DATAEND_Msk               /*!< Data end (data counter, SDIDCOUNT, is zero) */
  6010. #define SDIO_STA_STBITERR_Pos               (9U)                              
  6011. #define SDIO_STA_STBITERR_Msk               (0x1UL << SDIO_STA_STBITERR_Pos)    /*!< 0x00000200 */
  6012. #define SDIO_STA_STBITERR                   SDIO_STA_STBITERR_Msk              /*!< Start bit not detected on all data signals in wide bus mode */
  6013. #define SDIO_STA_DBCKEND_Pos                (10U)                              
  6014. #define SDIO_STA_DBCKEND_Msk                (0x1UL << SDIO_STA_DBCKEND_Pos)     /*!< 0x00000400 */
  6015. #define SDIO_STA_DBCKEND                    SDIO_STA_DBCKEND_Msk               /*!< Data block sent/received (CRC check passed) */
  6016. #define SDIO_STA_CMDACT_Pos                 (11U)                              
  6017. #define SDIO_STA_CMDACT_Msk                 (0x1UL << SDIO_STA_CMDACT_Pos)      /*!< 0x00000800 */
  6018. #define SDIO_STA_CMDACT                     SDIO_STA_CMDACT_Msk                /*!< Command transfer in progress */
  6019. #define SDIO_STA_TXACT_Pos                  (12U)                              
  6020. #define SDIO_STA_TXACT_Msk                  (0x1UL << SDIO_STA_TXACT_Pos)       /*!< 0x00001000 */
  6021. #define SDIO_STA_TXACT                      SDIO_STA_TXACT_Msk                 /*!< Data transmit in progress */
  6022. #define SDIO_STA_RXACT_Pos                  (13U)                              
  6023. #define SDIO_STA_RXACT_Msk                  (0x1UL << SDIO_STA_RXACT_Pos)       /*!< 0x00002000 */
  6024. #define SDIO_STA_RXACT                      SDIO_STA_RXACT_Msk                 /*!< Data receive in progress */
  6025. #define SDIO_STA_TXFIFOHE_Pos               (14U)                              
  6026. #define SDIO_STA_TXFIFOHE_Msk               (0x1UL << SDIO_STA_TXFIFOHE_Pos)    /*!< 0x00004000 */
  6027. #define SDIO_STA_TXFIFOHE                   SDIO_STA_TXFIFOHE_Msk              /*!< Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
  6028. #define SDIO_STA_RXFIFOHF_Pos               (15U)                              
  6029. #define SDIO_STA_RXFIFOHF_Msk               (0x1UL << SDIO_STA_RXFIFOHF_Pos)    /*!< 0x00008000 */
  6030. #define SDIO_STA_RXFIFOHF                   SDIO_STA_RXFIFOHF_Msk              /*!< Receive FIFO Half Full: there are at least 8 words in the FIFO */
  6031. #define SDIO_STA_TXFIFOF_Pos                (16U)                              
  6032. #define SDIO_STA_TXFIFOF_Msk                (0x1UL << SDIO_STA_TXFIFOF_Pos)     /*!< 0x00010000 */
  6033. #define SDIO_STA_TXFIFOF                    SDIO_STA_TXFIFOF_Msk               /*!< Transmit FIFO full */
  6034. #define SDIO_STA_RXFIFOF_Pos                (17U)                              
  6035. #define SDIO_STA_RXFIFOF_Msk                (0x1UL << SDIO_STA_RXFIFOF_Pos)     /*!< 0x00020000 */
  6036. #define SDIO_STA_RXFIFOF                    SDIO_STA_RXFIFOF_Msk               /*!< Receive FIFO full */
  6037. #define SDIO_STA_TXFIFOE_Pos                (18U)                              
  6038. #define SDIO_STA_TXFIFOE_Msk                (0x1UL << SDIO_STA_TXFIFOE_Pos)     /*!< 0x00040000 */
  6039. #define SDIO_STA_TXFIFOE                    SDIO_STA_TXFIFOE_Msk               /*!< Transmit FIFO empty */
  6040. #define SDIO_STA_RXFIFOE_Pos                (19U)                              
  6041. #define SDIO_STA_RXFIFOE_Msk                (0x1UL << SDIO_STA_RXFIFOE_Pos)     /*!< 0x00080000 */
  6042. #define SDIO_STA_RXFIFOE                    SDIO_STA_RXFIFOE_Msk               /*!< Receive FIFO empty */
  6043. #define SDIO_STA_TXDAVL_Pos                 (20U)                              
  6044. #define SDIO_STA_TXDAVL_Msk                 (0x1UL << SDIO_STA_TXDAVL_Pos)      /*!< 0x00100000 */
  6045. #define SDIO_STA_TXDAVL                     SDIO_STA_TXDAVL_Msk                /*!< Data available in transmit FIFO */
  6046. #define SDIO_STA_RXDAVL_Pos                 (21U)                              
  6047. #define SDIO_STA_RXDAVL_Msk                 (0x1UL << SDIO_STA_RXDAVL_Pos)      /*!< 0x00200000 */
  6048. #define SDIO_STA_RXDAVL                     SDIO_STA_RXDAVL_Msk                /*!< Data available in receive FIFO */
  6049. #define SDIO_STA_SDIOIT_Pos                 (22U)                              
  6050. #define SDIO_STA_SDIOIT_Msk                 (0x1UL << SDIO_STA_SDIOIT_Pos)      /*!< 0x00400000 */
  6051. #define SDIO_STA_SDIOIT                     SDIO_STA_SDIOIT_Msk                /*!< SDIO interrupt received */
  6052. #define SDIO_STA_CEATAEND_Pos               (23U)                              
  6053. #define SDIO_STA_CEATAEND_Msk               (0x1UL << SDIO_STA_CEATAEND_Pos)    /*!< 0x00800000 */
  6054. #define SDIO_STA_CEATAEND                   SDIO_STA_CEATAEND_Msk              /*!< CE-ATA command completion signal received for CMD61 */
  6055.  
  6056. /*******************  Bit definition for SDIO_ICR register  *******************/
  6057. #define SDIO_ICR_CCRCFAILC_Pos              (0U)                              
  6058. #define SDIO_ICR_CCRCFAILC_Msk              (0x1UL << SDIO_ICR_CCRCFAILC_Pos)   /*!< 0x00000001 */
  6059. #define SDIO_ICR_CCRCFAILC                  SDIO_ICR_CCRCFAILC_Msk             /*!< CCRCFAIL flag clear bit */
  6060. #define SDIO_ICR_DCRCFAILC_Pos              (1U)                              
  6061. #define SDIO_ICR_DCRCFAILC_Msk              (0x1UL << SDIO_ICR_DCRCFAILC_Pos)   /*!< 0x00000002 */
  6062. #define SDIO_ICR_DCRCFAILC                  SDIO_ICR_DCRCFAILC_Msk             /*!< DCRCFAIL flag clear bit */
  6063. #define SDIO_ICR_CTIMEOUTC_Pos              (2U)                              
  6064. #define SDIO_ICR_CTIMEOUTC_Msk              (0x1UL << SDIO_ICR_CTIMEOUTC_Pos)   /*!< 0x00000004 */
  6065. #define SDIO_ICR_CTIMEOUTC                  SDIO_ICR_CTIMEOUTC_Msk             /*!< CTIMEOUT flag clear bit */
  6066. #define SDIO_ICR_DTIMEOUTC_Pos              (3U)                              
  6067. #define SDIO_ICR_DTIMEOUTC_Msk              (0x1UL << SDIO_ICR_DTIMEOUTC_Pos)   /*!< 0x00000008 */
  6068. #define SDIO_ICR_DTIMEOUTC                  SDIO_ICR_DTIMEOUTC_Msk             /*!< DTIMEOUT flag clear bit */
  6069. #define SDIO_ICR_TXUNDERRC_Pos              (4U)                              
  6070. #define SDIO_ICR_TXUNDERRC_Msk              (0x1UL << SDIO_ICR_TXUNDERRC_Pos)   /*!< 0x00000010 */
  6071. #define SDIO_ICR_TXUNDERRC                  SDIO_ICR_TXUNDERRC_Msk             /*!< TXUNDERR flag clear bit */
  6072. #define SDIO_ICR_RXOVERRC_Pos               (5U)                              
  6073. #define SDIO_ICR_RXOVERRC_Msk               (0x1UL << SDIO_ICR_RXOVERRC_Pos)    /*!< 0x00000020 */
  6074. #define SDIO_ICR_RXOVERRC                   SDIO_ICR_RXOVERRC_Msk              /*!< RXOVERR flag clear bit */
  6075. #define SDIO_ICR_CMDRENDC_Pos               (6U)                              
  6076. #define SDIO_ICR_CMDRENDC_Msk               (0x1UL << SDIO_ICR_CMDRENDC_Pos)    /*!< 0x00000040 */
  6077. #define SDIO_ICR_CMDRENDC                   SDIO_ICR_CMDRENDC_Msk              /*!< CMDREND flag clear bit */
  6078. #define SDIO_ICR_CMDSENTC_Pos               (7U)                              
  6079. #define SDIO_ICR_CMDSENTC_Msk               (0x1UL << SDIO_ICR_CMDSENTC_Pos)    /*!< 0x00000080 */
  6080. #define SDIO_ICR_CMDSENTC                   SDIO_ICR_CMDSENTC_Msk              /*!< CMDSENT flag clear bit */
  6081. #define SDIO_ICR_DATAENDC_Pos               (8U)                              
  6082. #define SDIO_ICR_DATAENDC_Msk               (0x1UL << SDIO_ICR_DATAENDC_Pos)    /*!< 0x00000100 */
  6083. #define SDIO_ICR_DATAENDC                   SDIO_ICR_DATAENDC_Msk              /*!< DATAEND flag clear bit */
  6084. #define SDIO_ICR_STBITERRC_Pos              (9U)                              
  6085. #define SDIO_ICR_STBITERRC_Msk              (0x1UL << SDIO_ICR_STBITERRC_Pos)   /*!< 0x00000200 */
  6086. #define SDIO_ICR_STBITERRC                  SDIO_ICR_STBITERRC_Msk             /*!< STBITERR flag clear bit */
  6087. #define SDIO_ICR_DBCKENDC_Pos               (10U)                              
  6088. #define SDIO_ICR_DBCKENDC_Msk               (0x1UL << SDIO_ICR_DBCKENDC_Pos)    /*!< 0x00000400 */
  6089. #define SDIO_ICR_DBCKENDC                   SDIO_ICR_DBCKENDC_Msk              /*!< DBCKEND flag clear bit */
  6090. #define SDIO_ICR_SDIOITC_Pos                (22U)                              
  6091. #define SDIO_ICR_SDIOITC_Msk                (0x1UL << SDIO_ICR_SDIOITC_Pos)     /*!< 0x00400000 */
  6092. #define SDIO_ICR_SDIOITC                    SDIO_ICR_SDIOITC_Msk               /*!< SDIOIT flag clear bit */
  6093. #define SDIO_ICR_CEATAENDC_Pos              (23U)                              
  6094. #define SDIO_ICR_CEATAENDC_Msk              (0x1UL << SDIO_ICR_CEATAENDC_Pos)   /*!< 0x00800000 */
  6095. #define SDIO_ICR_CEATAENDC                  SDIO_ICR_CEATAENDC_Msk             /*!< CEATAEND flag clear bit */
  6096.  
  6097. /******************  Bit definition for SDIO_MASK register  *******************/
  6098. #define SDIO_MASK_CCRCFAILIE_Pos            (0U)                              
  6099. #define SDIO_MASK_CCRCFAILIE_Msk            (0x1UL << SDIO_MASK_CCRCFAILIE_Pos) /*!< 0x00000001 */
  6100. #define SDIO_MASK_CCRCFAILIE                SDIO_MASK_CCRCFAILIE_Msk           /*!< Command CRC Fail Interrupt Enable */
  6101. #define SDIO_MASK_DCRCFAILIE_Pos            (1U)                              
  6102. #define SDIO_MASK_DCRCFAILIE_Msk            (0x1UL << SDIO_MASK_DCRCFAILIE_Pos) /*!< 0x00000002 */
  6103. #define SDIO_MASK_DCRCFAILIE                SDIO_MASK_DCRCFAILIE_Msk           /*!< Data CRC Fail Interrupt Enable */
  6104. #define SDIO_MASK_CTIMEOUTIE_Pos            (2U)                              
  6105. #define SDIO_MASK_CTIMEOUTIE_Msk            (0x1UL << SDIO_MASK_CTIMEOUTIE_Pos) /*!< 0x00000004 */
  6106. #define SDIO_MASK_CTIMEOUTIE                SDIO_MASK_CTIMEOUTIE_Msk           /*!< Command TimeOut Interrupt Enable */
  6107. #define SDIO_MASK_DTIMEOUTIE_Pos            (3U)                              
  6108. #define SDIO_MASK_DTIMEOUTIE_Msk            (0x1UL << SDIO_MASK_DTIMEOUTIE_Pos) /*!< 0x00000008 */
  6109. #define SDIO_MASK_DTIMEOUTIE                SDIO_MASK_DTIMEOUTIE_Msk           /*!< Data TimeOut Interrupt Enable */
  6110. #define SDIO_MASK_TXUNDERRIE_Pos            (4U)                              
  6111. #define SDIO_MASK_TXUNDERRIE_Msk            (0x1UL << SDIO_MASK_TXUNDERRIE_Pos) /*!< 0x00000010 */
  6112. #define SDIO_MASK_TXUNDERRIE                SDIO_MASK_TXUNDERRIE_Msk           /*!< Tx FIFO UnderRun Error Interrupt Enable */
  6113. #define SDIO_MASK_RXOVERRIE_Pos             (5U)                              
  6114. #define SDIO_MASK_RXOVERRIE_Msk             (0x1UL << SDIO_MASK_RXOVERRIE_Pos)  /*!< 0x00000020 */
  6115. #define SDIO_MASK_RXOVERRIE                 SDIO_MASK_RXOVERRIE_Msk            /*!< Rx FIFO OverRun Error Interrupt Enable */
  6116. #define SDIO_MASK_CMDRENDIE_Pos             (6U)                              
  6117. #define SDIO_MASK_CMDRENDIE_Msk             (0x1UL << SDIO_MASK_CMDRENDIE_Pos)  /*!< 0x00000040 */
  6118. #define SDIO_MASK_CMDRENDIE                 SDIO_MASK_CMDRENDIE_Msk            /*!< Command Response Received Interrupt Enable */
  6119. #define SDIO_MASK_CMDSENTIE_Pos             (7U)                              
  6120. #define SDIO_MASK_CMDSENTIE_Msk             (0x1UL << SDIO_MASK_CMDSENTIE_Pos)  /*!< 0x00000080 */
  6121. #define SDIO_MASK_CMDSENTIE                 SDIO_MASK_CMDSENTIE_Msk            /*!< Command Sent Interrupt Enable */
  6122. #define SDIO_MASK_DATAENDIE_Pos             (8U)                              
  6123. #define SDIO_MASK_DATAENDIE_Msk             (0x1UL << SDIO_MASK_DATAENDIE_Pos)  /*!< 0x00000100 */
  6124. #define SDIO_MASK_DATAENDIE                 SDIO_MASK_DATAENDIE_Msk            /*!< Data End Interrupt Enable */
  6125. #define SDIO_MASK_STBITERRIE_Pos            (9U)                              
  6126. #define SDIO_MASK_STBITERRIE_Msk            (0x1UL << SDIO_MASK_STBITERRIE_Pos) /*!< 0x00000200 */
  6127. #define SDIO_MASK_STBITERRIE                SDIO_MASK_STBITERRIE_Msk           /*!< Start Bit Error Interrupt Enable */
  6128. #define SDIO_MASK_DBCKENDIE_Pos             (10U)                              
  6129. #define SDIO_MASK_DBCKENDIE_Msk             (0x1UL << SDIO_MASK_DBCKENDIE_Pos)  /*!< 0x00000400 */
  6130. #define SDIO_MASK_DBCKENDIE                 SDIO_MASK_DBCKENDIE_Msk            /*!< Data Block End Interrupt Enable */
  6131. #define SDIO_MASK_CMDACTIE_Pos              (11U)                              
  6132. #define SDIO_MASK_CMDACTIE_Msk              (0x1UL << SDIO_MASK_CMDACTIE_Pos)   /*!< 0x00000800 */
  6133. #define SDIO_MASK_CMDACTIE                  SDIO_MASK_CMDACTIE_Msk             /*!< Command Acting Interrupt Enable */
  6134. #define SDIO_MASK_TXACTIE_Pos               (12U)                              
  6135. #define SDIO_MASK_TXACTIE_Msk               (0x1UL << SDIO_MASK_TXACTIE_Pos)    /*!< 0x00001000 */
  6136. #define SDIO_MASK_TXACTIE                   SDIO_MASK_TXACTIE_Msk              /*!< Data Transmit Acting Interrupt Enable */
  6137. #define SDIO_MASK_RXACTIE_Pos               (13U)                              
  6138. #define SDIO_MASK_RXACTIE_Msk               (0x1UL << SDIO_MASK_RXACTIE_Pos)    /*!< 0x00002000 */
  6139. #define SDIO_MASK_RXACTIE                   SDIO_MASK_RXACTIE_Msk              /*!< Data receive acting interrupt enabled */
  6140. #define SDIO_MASK_TXFIFOHEIE_Pos            (14U)                              
  6141. #define SDIO_MASK_TXFIFOHEIE_Msk            (0x1UL << SDIO_MASK_TXFIFOHEIE_Pos) /*!< 0x00004000 */
  6142. #define SDIO_MASK_TXFIFOHEIE                SDIO_MASK_TXFIFOHEIE_Msk           /*!< Tx FIFO Half Empty interrupt Enable */
  6143. #define SDIO_MASK_RXFIFOHFIE_Pos            (15U)                              
  6144. #define SDIO_MASK_RXFIFOHFIE_Msk            (0x1UL << SDIO_MASK_RXFIFOHFIE_Pos) /*!< 0x00008000 */
  6145. #define SDIO_MASK_RXFIFOHFIE                SDIO_MASK_RXFIFOHFIE_Msk           /*!< Rx FIFO Half Full interrupt Enable */
  6146. #define SDIO_MASK_TXFIFOFIE_Pos             (16U)                              
  6147. #define SDIO_MASK_TXFIFOFIE_Msk             (0x1UL << SDIO_MASK_TXFIFOFIE_Pos)  /*!< 0x00010000 */
  6148. #define SDIO_MASK_TXFIFOFIE                 SDIO_MASK_TXFIFOFIE_Msk            /*!< Tx FIFO Full interrupt Enable */
  6149. #define SDIO_MASK_RXFIFOFIE_Pos             (17U)                              
  6150. #define SDIO_MASK_RXFIFOFIE_Msk             (0x1UL << SDIO_MASK_RXFIFOFIE_Pos)  /*!< 0x00020000 */
  6151. #define SDIO_MASK_RXFIFOFIE                 SDIO_MASK_RXFIFOFIE_Msk            /*!< Rx FIFO Full interrupt Enable */
  6152. #define SDIO_MASK_TXFIFOEIE_Pos             (18U)                              
  6153. #define SDIO_MASK_TXFIFOEIE_Msk             (0x1UL << SDIO_MASK_TXFIFOEIE_Pos)  /*!< 0x00040000 */
  6154. #define SDIO_MASK_TXFIFOEIE                 SDIO_MASK_TXFIFOEIE_Msk            /*!< Tx FIFO Empty interrupt Enable */
  6155. #define SDIO_MASK_RXFIFOEIE_Pos             (19U)                              
  6156. #define SDIO_MASK_RXFIFOEIE_Msk             (0x1UL << SDIO_MASK_RXFIFOEIE_Pos)  /*!< 0x00080000 */
  6157. #define SDIO_MASK_RXFIFOEIE                 SDIO_MASK_RXFIFOEIE_Msk            /*!< Rx FIFO Empty interrupt Enable */
  6158. #define SDIO_MASK_TXDAVLIE_Pos              (20U)                              
  6159. #define SDIO_MASK_TXDAVLIE_Msk              (0x1UL << SDIO_MASK_TXDAVLIE_Pos)   /*!< 0x00100000 */
  6160. #define SDIO_MASK_TXDAVLIE                  SDIO_MASK_TXDAVLIE_Msk             /*!< Data available in Tx FIFO interrupt Enable */
  6161. #define SDIO_MASK_RXDAVLIE_Pos              (21U)                              
  6162. #define SDIO_MASK_RXDAVLIE_Msk              (0x1UL << SDIO_MASK_RXDAVLIE_Pos)   /*!< 0x00200000 */
  6163. #define SDIO_MASK_RXDAVLIE                  SDIO_MASK_RXDAVLIE_Msk             /*!< Data available in Rx FIFO interrupt Enable */
  6164. #define SDIO_MASK_SDIOITIE_Pos              (22U)                              
  6165. #define SDIO_MASK_SDIOITIE_Msk              (0x1UL << SDIO_MASK_SDIOITIE_Pos)   /*!< 0x00400000 */
  6166. #define SDIO_MASK_SDIOITIE                  SDIO_MASK_SDIOITIE_Msk             /*!< SDIO Mode Interrupt Received interrupt Enable */
  6167. #define SDIO_MASK_CEATAENDIE_Pos            (23U)                              
  6168. #define SDIO_MASK_CEATAENDIE_Msk            (0x1UL << SDIO_MASK_CEATAENDIE_Pos) /*!< 0x00800000 */
  6169. #define SDIO_MASK_CEATAENDIE                SDIO_MASK_CEATAENDIE_Msk           /*!< CE-ATA command completion signal received Interrupt Enable */
  6170.  
  6171. /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
  6172. #define SDIO_FIFOCNT_FIFOCOUNT_Pos          (0U)                              
  6173. #define SDIO_FIFOCNT_FIFOCOUNT_Msk          (0xFFFFFFUL << SDIO_FIFOCNT_FIFOCOUNT_Pos) /*!< 0x00FFFFFF */
  6174. #define SDIO_FIFOCNT_FIFOCOUNT              SDIO_FIFOCNT_FIFOCOUNT_Msk         /*!< Remaining number of words to be written to or read from the FIFO */
  6175.  
  6176. /******************  Bit definition for SDIO_FIFO register  *******************/
  6177. #define SDIO_FIFO_FIFODATA_Pos              (0U)                              
  6178. #define SDIO_FIFO_FIFODATA_Msk              (0xFFFFFFFFUL << SDIO_FIFO_FIFODATA_Pos) /*!< 0xFFFFFFFF */
  6179. #define SDIO_FIFO_FIFODATA                  SDIO_FIFO_FIFODATA_Msk             /*!< Receive and transmit FIFO data */
  6180.  
  6181. /******************************************************************************/
  6182. /*                                                                            */
  6183. /*                     Serial Peripheral Interface (SPI)                      */
  6184. /*                                                                            */
  6185. /******************************************************************************/
  6186.  
  6187. /*
  6188.  * @brief Specific device feature definitions (not present on all devices in the STM32F3 serie)
  6189.  */
  6190. #define SPI_I2S_SUPPORT    
  6191.  
  6192. /*******************  Bit definition for SPI_CR1 register  ********************/
  6193. #define SPI_CR1_CPHA_Pos                    (0U)                              
  6194. #define SPI_CR1_CPHA_Msk                    (0x1UL << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  6195. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  6196. #define SPI_CR1_CPOL_Pos                    (1U)                              
  6197. #define SPI_CR1_CPOL_Msk                    (0x1UL << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  6198. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  6199. #define SPI_CR1_MSTR_Pos                    (2U)                              
  6200. #define SPI_CR1_MSTR_Msk                    (0x1UL << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  6201. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  6202.  
  6203. #define SPI_CR1_BR_Pos                      (3U)                              
  6204. #define SPI_CR1_BR_Msk                      (0x7UL << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  6205. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  6206. #define SPI_CR1_BR_0                        (0x1UL << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  6207. #define SPI_CR1_BR_1                        (0x2UL << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  6208. #define SPI_CR1_BR_2                        (0x4UL << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  6209.  
  6210. #define SPI_CR1_SPE_Pos                     (6U)                              
  6211. #define SPI_CR1_SPE_Msk                     (0x1UL << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  6212. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  6213. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  6214. #define SPI_CR1_LSBFIRST_Msk                (0x1UL << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  6215. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  6216. #define SPI_CR1_SSI_Pos                     (8U)                              
  6217. #define SPI_CR1_SSI_Msk                     (0x1UL << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  6218. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  6219. #define SPI_CR1_SSM_Pos                     (9U)                              
  6220. #define SPI_CR1_SSM_Msk                     (0x1UL << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  6221. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  6222. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  6223. #define SPI_CR1_RXONLY_Msk                  (0x1UL << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  6224. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  6225. #define SPI_CR1_DFF_Pos                     (11U)                              
  6226. #define SPI_CR1_DFF_Msk                     (0x1UL << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  6227. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  6228. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  6229. #define SPI_CR1_CRCNEXT_Msk                 (0x1UL << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  6230. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  6231. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  6232. #define SPI_CR1_CRCEN_Msk                   (0x1UL << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  6233. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  6234. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  6235. #define SPI_CR1_BIDIOE_Msk                  (0x1UL << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  6236. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  6237. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  6238. #define SPI_CR1_BIDIMODE_Msk                (0x1UL << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  6239. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  6240.  
  6241. /*******************  Bit definition for SPI_CR2 register  ********************/
  6242. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  6243. #define SPI_CR2_RXDMAEN_Msk                 (0x1UL << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  6244. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  6245. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  6246. #define SPI_CR2_TXDMAEN_Msk                 (0x1UL << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  6247. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  6248. #define SPI_CR2_SSOE_Pos                    (2U)                              
  6249. #define SPI_CR2_SSOE_Msk                    (0x1UL << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  6250. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  6251. #define SPI_CR2_FRF_Pos                     (4U)                              
  6252. #define SPI_CR2_FRF_Msk                     (0x1UL << SPI_CR2_FRF_Pos)          /*!< 0x00000010 */
  6253. #define SPI_CR2_FRF                         SPI_CR2_FRF_Msk                    /*!< Frame format */
  6254. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  6255. #define SPI_CR2_ERRIE_Msk                   (0x1UL << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  6256. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  6257. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  6258. #define SPI_CR2_RXNEIE_Msk                  (0x1UL << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  6259. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  6260. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  6261. #define SPI_CR2_TXEIE_Msk                   (0x1UL << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  6262. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  6263.  
  6264. /********************  Bit definition for SPI_SR register  ********************/
  6265. #define SPI_SR_RXNE_Pos                     (0U)                              
  6266. #define SPI_SR_RXNE_Msk                     (0x1UL << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  6267. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  6268. #define SPI_SR_TXE_Pos                      (1U)                              
  6269. #define SPI_SR_TXE_Msk                      (0x1UL << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  6270. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  6271. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  6272. #define SPI_SR_CHSIDE_Msk                   (0x1UL << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  6273. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  6274. #define SPI_SR_UDR_Pos                      (3U)                              
  6275. #define SPI_SR_UDR_Msk                      (0x1UL << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  6276. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  6277. #define SPI_SR_CRCERR_Pos                   (4U)                              
  6278. #define SPI_SR_CRCERR_Msk                   (0x1UL << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  6279. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  6280. #define SPI_SR_MODF_Pos                     (5U)                              
  6281. #define SPI_SR_MODF_Msk                     (0x1UL << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  6282. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  6283. #define SPI_SR_OVR_Pos                      (6U)                              
  6284. #define SPI_SR_OVR_Msk                      (0x1UL << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  6285. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  6286. #define SPI_SR_BSY_Pos                      (7U)                              
  6287. #define SPI_SR_BSY_Msk                      (0x1UL << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  6288. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  6289. #define SPI_SR_FRE_Pos                      (8U)                              
  6290. #define SPI_SR_FRE_Msk                      (0x1UL << SPI_SR_FRE_Pos)           /*!< 0x00000100 */
  6291. #define SPI_SR_FRE                          SPI_SR_FRE_Msk                     /*!<Frame format error flag  */
  6292.  
  6293. /********************  Bit definition for SPI_DR register  ********************/
  6294. #define SPI_DR_DR_Pos                       (0U)                              
  6295. #define SPI_DR_DR_Msk                       (0xFFFFUL << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  6296. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  6297.  
  6298. /*******************  Bit definition for SPI_CRCPR register  ******************/
  6299. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  6300. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFUL << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  6301. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  6302.  
  6303. /******************  Bit definition for SPI_RXCRCR register  ******************/
  6304. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  6305. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFUL << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  6306. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  6307.  
  6308. /******************  Bit definition for SPI_TXCRCR register  ******************/
  6309. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  6310. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFUL << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  6311. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  6312.  
  6313. /******************  Bit definition for SPI_I2SCFGR register  *****************/
  6314. #define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
  6315. #define SPI_I2SCFGR_CHLEN_Msk               (0x1UL << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
  6316. #define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!<Channel length (number of bits per audio channel) */
  6317.  
  6318. #define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
  6319. #define SPI_I2SCFGR_DATLEN_Msk              (0x3UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
  6320. #define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!<DATLEN[1:0] bits (Data length to be transferred) */
  6321. #define SPI_I2SCFGR_DATLEN_0                (0x1UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
  6322. #define SPI_I2SCFGR_DATLEN_1                (0x2UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
  6323.  
  6324. #define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
  6325. #define SPI_I2SCFGR_CKPOL_Msk               (0x1UL << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
  6326. #define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!<steady state clock polarity */
  6327.  
  6328. #define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
  6329. #define SPI_I2SCFGR_I2SSTD_Msk              (0x3UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
  6330. #define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!<I2SSTD[1:0] bits (I2S standard selection) */
  6331. #define SPI_I2SCFGR_I2SSTD_0                (0x1UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
  6332. #define SPI_I2SCFGR_I2SSTD_1                (0x2UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
  6333.  
  6334. #define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
  6335. #define SPI_I2SCFGR_PCMSYNC_Msk             (0x1UL << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
  6336. #define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!<PCM frame synchronization */
  6337.  
  6338. #define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
  6339. #define SPI_I2SCFGR_I2SCFG_Msk              (0x3UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
  6340. #define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!<I2SCFG[1:0] bits (I2S configuration mode) */
  6341. #define SPI_I2SCFGR_I2SCFG_0                (0x1UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
  6342. #define SPI_I2SCFGR_I2SCFG_1                (0x2UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
  6343.  
  6344. #define SPI_I2SCFGR_I2SE_Pos                (10U)                              
  6345. #define SPI_I2SCFGR_I2SE_Msk                (0x1UL << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
  6346. #define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!<I2S Enable */
  6347. #define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
  6348. #define SPI_I2SCFGR_I2SMOD_Msk              (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
  6349. #define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!<I2S mode selection */
  6350.  
  6351. /******************  Bit definition for SPI_I2SPR register  *******************/
  6352. #define SPI_I2SPR_I2SDIV_Pos                (0U)                              
  6353. #define SPI_I2SPR_I2SDIV_Msk                (0xFFUL << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
  6354. #define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!<I2S Linear prescaler */
  6355. #define SPI_I2SPR_ODD_Pos                   (8U)                              
  6356. #define SPI_I2SPR_ODD_Msk                   (0x1UL << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
  6357. #define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!<Odd factor for the prescaler */
  6358. #define SPI_I2SPR_MCKOE_Pos                 (9U)                              
  6359. #define SPI_I2SPR_MCKOE_Msk                 (0x1UL << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
  6360. #define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!<Master Clock Output Enable */
  6361.  
  6362. /******************************************************************************/
  6363. /*                                                                            */
  6364. /*                       System Configuration (SYSCFG)                        */
  6365. /*                                                                            */
  6366. /******************************************************************************/
  6367. /*****************  Bit definition for SYSCFG_MEMRMP register  ****************/
  6368. #define SYSCFG_MEMRMP_MEM_MODE_Pos      (0U)                                  
  6369. #define SYSCFG_MEMRMP_MEM_MODE_Msk      (0x3UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000003 */
  6370. #define SYSCFG_MEMRMP_MEM_MODE          SYSCFG_MEMRMP_MEM_MODE_Msk             /*!< SYSCFG_Memory Remap Config */
  6371. #define SYSCFG_MEMRMP_MEM_MODE_0        (0x1UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000001 */
  6372. #define SYSCFG_MEMRMP_MEM_MODE_1        (0x2UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000002 */
  6373. #define SYSCFG_MEMRMP_BOOT_MODE_Pos     (8U)                                  
  6374. #define SYSCFG_MEMRMP_BOOT_MODE_Msk     (0x3UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000300 */
  6375. #define SYSCFG_MEMRMP_BOOT_MODE         SYSCFG_MEMRMP_BOOT_MODE_Msk            /*!< Boot mode Config */
  6376. #define SYSCFG_MEMRMP_BOOT_MODE_0       (0x1UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000100 */
  6377. #define SYSCFG_MEMRMP_BOOT_MODE_1       (0x2UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000200 */
  6378.  
  6379. /*****************  Bit definition for SYSCFG_PMC register  *******************/
  6380. #define SYSCFG_PMC_USB_PU_Pos           (0U)                                  
  6381. #define SYSCFG_PMC_USB_PU_Msk           (0x1UL << SYSCFG_PMC_USB_PU_Pos)        /*!< 0x00000001 */
  6382. #define SYSCFG_PMC_USB_PU               SYSCFG_PMC_USB_PU_Msk                  /*!< SYSCFG PMC */
  6383.  
  6384. /*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/
  6385. #define SYSCFG_EXTICR1_EXTI0_Pos        (0U)                                  
  6386. #define SYSCFG_EXTICR1_EXTI0_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI0_Pos)     /*!< 0x0000000F */
  6387. #define SYSCFG_EXTICR1_EXTI0            SYSCFG_EXTICR1_EXTI0_Msk               /*!< EXTI 0 configuration */
  6388. #define SYSCFG_EXTICR1_EXTI1_Pos        (4U)                                  
  6389. #define SYSCFG_EXTICR1_EXTI1_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI1_Pos)     /*!< 0x000000F0 */
  6390. #define SYSCFG_EXTICR1_EXTI1            SYSCFG_EXTICR1_EXTI1_Msk               /*!< EXTI 1 configuration */
  6391. #define SYSCFG_EXTICR1_EXTI2_Pos        (8U)                                  
  6392. #define SYSCFG_EXTICR1_EXTI2_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI2_Pos)     /*!< 0x00000F00 */
  6393. #define SYSCFG_EXTICR1_EXTI2            SYSCFG_EXTICR1_EXTI2_Msk               /*!< EXTI 2 configuration */
  6394. #define SYSCFG_EXTICR1_EXTI3_Pos        (12U)                                  
  6395. #define SYSCFG_EXTICR1_EXTI3_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI3_Pos)     /*!< 0x0000F000 */
  6396. #define SYSCFG_EXTICR1_EXTI3            SYSCFG_EXTICR1_EXTI3_Msk               /*!< EXTI 3 configuration */
  6397.  
  6398. /**
  6399.   * @brief  EXTI0 configuration  
  6400.   */
  6401. #define SYSCFG_EXTICR1_EXTI0_PA         (0x00000000U)                          /*!< PA[0] pin */
  6402. #define SYSCFG_EXTICR1_EXTI0_PB         (0x00000001U)                          /*!< PB[0] pin */
  6403. #define SYSCFG_EXTICR1_EXTI0_PC         (0x00000002U)                          /*!< PC[0] pin */
  6404. #define SYSCFG_EXTICR1_EXTI0_PD         (0x00000003U)                          /*!< PD[0] pin */
  6405. #define SYSCFG_EXTICR1_EXTI0_PE         (0x00000004U)                          /*!< PE[0] pin */
  6406. #define SYSCFG_EXTICR1_EXTI0_PH         (0x00000005U)                          /*!< PH[0] pin */
  6407. #define SYSCFG_EXTICR1_EXTI0_PF         (0x00000006U)                          /*!< PF[0] pin */
  6408. #define SYSCFG_EXTICR1_EXTI0_PG         (0x00000007U)                          /*!< PG[0] pin */
  6409.  
  6410. /**
  6411.   * @brief  EXTI1 configuration  
  6412.   */
  6413. #define SYSCFG_EXTICR1_EXTI1_PA         (0x00000000U)                          /*!< PA[1] pin */
  6414. #define SYSCFG_EXTICR1_EXTI1_PB         (0x00000010U)                          /*!< PB[1] pin */
  6415. #define SYSCFG_EXTICR1_EXTI1_PC         (0x00000020U)                          /*!< PC[1] pin */
  6416. #define SYSCFG_EXTICR1_EXTI1_PD         (0x00000030U)                          /*!< PD[1] pin */
  6417. #define SYSCFG_EXTICR1_EXTI1_PE         (0x00000040U)                          /*!< PE[1] pin */
  6418. #define SYSCFG_EXTICR1_EXTI1_PH         (0x00000050U)                          /*!< PH[1] pin */
  6419. #define SYSCFG_EXTICR1_EXTI1_PF         (0x00000060U)                          /*!< PF[1] pin */
  6420. #define SYSCFG_EXTICR1_EXTI1_PG         (0x00000070U)                          /*!< PG[1] pin */
  6421.  
  6422. /**
  6423.   * @brief  EXTI2 configuration  
  6424.   */
  6425. #define SYSCFG_EXTICR1_EXTI2_PA         (0x00000000U)                          /*!< PA[2] pin */
  6426. #define SYSCFG_EXTICR1_EXTI2_PB         (0x00000100U)                          /*!< PB[2] pin */
  6427. #define SYSCFG_EXTICR1_EXTI2_PC         (0x00000200U)                          /*!< PC[2] pin */
  6428. #define SYSCFG_EXTICR1_EXTI2_PD         (0x00000300U)                          /*!< PD[2] pin */
  6429. #define SYSCFG_EXTICR1_EXTI2_PE         (0x00000400U)                          /*!< PE[2] pin */
  6430. #define SYSCFG_EXTICR1_EXTI2_PH         (0x00000500U)                          /*!< PH[2] pin */
  6431. #define SYSCFG_EXTICR1_EXTI2_PF         (0x00000600U)                          /*!< PF[2] pin */
  6432. #define SYSCFG_EXTICR1_EXTI2_PG         (0x00000700U)                          /*!< PG[2] pin */
  6433.  
  6434. /**
  6435.   * @brief  EXTI3 configuration  
  6436.   */
  6437. #define SYSCFG_EXTICR1_EXTI3_PA         (0x00000000U)                          /*!< PA[3] pin */
  6438. #define SYSCFG_EXTICR1_EXTI3_PB         (0x00001000U)                          /*!< PB[3] pin */
  6439. #define SYSCFG_EXTICR1_EXTI3_PC         (0x00002000U)                          /*!< PC[3] pin */
  6440. #define SYSCFG_EXTICR1_EXTI3_PD         (0x00003000U)                          /*!< PD[3] pin */
  6441. #define SYSCFG_EXTICR1_EXTI3_PE         (0x00004000U)                          /*!< PE[3] pin */
  6442. #define SYSCFG_EXTICR1_EXTI3_PF         (0x00003000U)                          /*!< PF[3] pin */
  6443. #define SYSCFG_EXTICR1_EXTI3_PG         (0x00004000U)                          /*!< PG[3] pin */
  6444.  
  6445. /*****************  Bit definition for SYSCFG_EXTICR2 register  *****************/
  6446. #define SYSCFG_EXTICR2_EXTI4_Pos        (0U)                                  
  6447. #define SYSCFG_EXTICR2_EXTI4_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI4_Pos)     /*!< 0x0000000F */
  6448. #define SYSCFG_EXTICR2_EXTI4            SYSCFG_EXTICR2_EXTI4_Msk               /*!< EXTI 4 configuration */
  6449. #define SYSCFG_EXTICR2_EXTI5_Pos        (4U)                                  
  6450. #define SYSCFG_EXTICR2_EXTI5_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI5_Pos)     /*!< 0x000000F0 */
  6451. #define SYSCFG_EXTICR2_EXTI5            SYSCFG_EXTICR2_EXTI5_Msk               /*!< EXTI 5 configuration */
  6452. #define SYSCFG_EXTICR2_EXTI6_Pos        (8U)                                  
  6453. #define SYSCFG_EXTICR2_EXTI6_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI6_Pos)     /*!< 0x00000F00 */
  6454. #define SYSCFG_EXTICR2_EXTI6            SYSCFG_EXTICR2_EXTI6_Msk               /*!< EXTI 6 configuration */
  6455. #define SYSCFG_EXTICR2_EXTI7_Pos        (12U)                                  
  6456. #define SYSCFG_EXTICR2_EXTI7_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI7_Pos)     /*!< 0x0000F000 */
  6457. #define SYSCFG_EXTICR2_EXTI7            SYSCFG_EXTICR2_EXTI7_Msk               /*!< EXTI 7 configuration */
  6458.  
  6459. /**
  6460.   * @brief  EXTI4 configuration  
  6461.   */
  6462. #define SYSCFG_EXTICR2_EXTI4_PA         (0x00000000U)                          /*!< PA[4] pin */
  6463. #define SYSCFG_EXTICR2_EXTI4_PB         (0x00000001U)                          /*!< PB[4] pin */
  6464. #define SYSCFG_EXTICR2_EXTI4_PC         (0x00000002U)                          /*!< PC[4] pin */
  6465. #define SYSCFG_EXTICR2_EXTI4_PD         (0x00000003U)                          /*!< PD[4] pin */
  6466. #define SYSCFG_EXTICR2_EXTI4_PE         (0x00000004U)                          /*!< PE[4] pin */
  6467. #define SYSCFG_EXTICR2_EXTI4_PF         (0x00000006U)                          /*!< PF[4] pin */
  6468. #define SYSCFG_EXTICR2_EXTI4_PG         (0x00000007U)                          /*!< PG[4] pin */
  6469.  
  6470. /**
  6471.   * @brief  EXTI5 configuration  
  6472.   */
  6473. #define SYSCFG_EXTICR2_EXTI5_PA         (0x00000000U)                          /*!< PA[5] pin */
  6474. #define SYSCFG_EXTICR2_EXTI5_PB         (0x00000010U)                          /*!< PB[5] pin */
  6475. #define SYSCFG_EXTICR2_EXTI5_PC         (0x00000020U)                          /*!< PC[5] pin */
  6476. #define SYSCFG_EXTICR2_EXTI5_PD         (0x00000030U)                          /*!< PD[5] pin */
  6477. #define SYSCFG_EXTICR2_EXTI5_PE         (0x00000040U)                          /*!< PE[5] pin */
  6478. #define SYSCFG_EXTICR2_EXTI5_PF         (0x00000060U)                          /*!< PF[5] pin */
  6479. #define SYSCFG_EXTICR2_EXTI5_PG         (0x00000070U)                          /*!< PG[5] pin */
  6480.  
  6481. /**
  6482.   * @brief  EXTI6 configuration  
  6483.   */
  6484. #define SYSCFG_EXTICR2_EXTI6_PA         (0x00000000U)                          /*!< PA[6] pin */
  6485. #define SYSCFG_EXTICR2_EXTI6_PB         (0x00000100U)                          /*!< PB[6] pin */
  6486. #define SYSCFG_EXTICR2_EXTI6_PC         (0x00000200U)                          /*!< PC[6] pin */
  6487. #define SYSCFG_EXTICR2_EXTI6_PD         (0x00000300U)                          /*!< PD[6] pin */
  6488. #define SYSCFG_EXTICR2_EXTI6_PE         (0x00000400U)                          /*!< PE[6] pin */
  6489. #define SYSCFG_EXTICR2_EXTI6_PF         (0x00000600U)                          /*!< PF[6] pin */
  6490. #define SYSCFG_EXTICR2_EXTI6_PG         (0x00000700U)                          /*!< PG[6] pin */
  6491.  
  6492. /**
  6493.   * @brief  EXTI7 configuration  
  6494.   */
  6495. #define SYSCFG_EXTICR2_EXTI7_PA         (0x00000000U)                          /*!< PA[7] pin */
  6496. #define SYSCFG_EXTICR2_EXTI7_PB         (0x00001000U)                          /*!< PB[7] pin */
  6497. #define SYSCFG_EXTICR2_EXTI7_PC         (0x00002000U)                          /*!< PC[7] pin */
  6498. #define SYSCFG_EXTICR2_EXTI7_PD         (0x00003000U)                          /*!< PD[7] pin */
  6499. #define SYSCFG_EXTICR2_EXTI7_PE         (0x00004000U)                          /*!< PE[7] pin */
  6500. #define SYSCFG_EXTICR2_EXTI7_PF         (0x00006000U)                          /*!< PF[7] pin */
  6501. #define SYSCFG_EXTICR2_EXTI7_PG         (0x00007000U)                          /*!< PG[7] pin */
  6502.  
  6503. /*****************  Bit definition for SYSCFG_EXTICR3 register  *****************/
  6504. #define SYSCFG_EXTICR3_EXTI8_Pos        (0U)                                  
  6505. #define SYSCFG_EXTICR3_EXTI8_Msk        (0xFUL << SYSCFG_EXTICR3_EXTI8_Pos)     /*!< 0x0000000F */
  6506. #define SYSCFG_EXTICR3_EXTI8            SYSCFG_EXTICR3_EXTI8_Msk               /*!< EXTI 8 configuration */
  6507. #define SYSCFG_EXTICR3_EXTI9_Pos        (4U)                                  
  6508. #define SYSCFG_EXTICR3_EXTI9_Msk        (0xFUL << SYSCFG_EXTICR3_EXTI9_Pos)     /*!< 0x000000F0 */
  6509. #define SYSCFG_EXTICR3_EXTI9            SYSCFG_EXTICR3_EXTI9_Msk               /*!< EXTI 9 configuration */
  6510. #define SYSCFG_EXTICR3_EXTI10_Pos       (8U)                                  
  6511. #define SYSCFG_EXTICR3_EXTI10_Msk       (0xFUL << SYSCFG_EXTICR3_EXTI10_Pos)    /*!< 0x00000F00 */
  6512. #define SYSCFG_EXTICR3_EXTI10           SYSCFG_EXTICR3_EXTI10_Msk              /*!< EXTI 10 configuration */
  6513. #define SYSCFG_EXTICR3_EXTI11_Pos       (12U)                                  
  6514. #define SYSCFG_EXTICR3_EXTI11_Msk       (0xFUL << SYSCFG_EXTICR3_EXTI11_Pos)    /*!< 0x0000F000 */
  6515. #define SYSCFG_EXTICR3_EXTI11           SYSCFG_EXTICR3_EXTI11_Msk              /*!< EXTI 11 configuration */
  6516.  
  6517. /**
  6518.   * @brief  EXTI8 configuration  
  6519.   */
  6520. #define SYSCFG_EXTICR3_EXTI8_PA         (0x00000000U)                          /*!< PA[8] pin */
  6521. #define SYSCFG_EXTICR3_EXTI8_PB         (0x00000001U)                          /*!< PB[8] pin */
  6522. #define SYSCFG_EXTICR3_EXTI8_PC         (0x00000002U)                          /*!< PC[8] pin */
  6523. #define SYSCFG_EXTICR3_EXTI8_PD         (0x00000003U)                          /*!< PD[8] pin */
  6524. #define SYSCFG_EXTICR3_EXTI8_PE         (0x00000004U)                          /*!< PE[8] pin */
  6525. #define SYSCFG_EXTICR3_EXTI8_PF         (0x00000006U)                          /*!< PF[8] pin */
  6526. #define SYSCFG_EXTICR3_EXTI8_PG         (0x00000007U)                          /*!< PG[8] pin */
  6527.  
  6528. /**
  6529.   * @brief  EXTI9 configuration  
  6530.   */
  6531. #define SYSCFG_EXTICR3_EXTI9_PA         (0x00000000U)                          /*!< PA[9] pin */
  6532. #define SYSCFG_EXTICR3_EXTI9_PB         (0x00000010U)                          /*!< PB[9] pin */
  6533. #define SYSCFG_EXTICR3_EXTI9_PC         (0x00000020U)                          /*!< PC[9] pin */
  6534. #define SYSCFG_EXTICR3_EXTI9_PD         (0x00000030U)                          /*!< PD[9] pin */
  6535. #define SYSCFG_EXTICR3_EXTI9_PE         (0x00000040U)                          /*!< PE[9] pin */
  6536. #define SYSCFG_EXTICR3_EXTI9_PF         (0x00000060U)                          /*!< PF[9] pin */
  6537. #define SYSCFG_EXTICR3_EXTI9_PG         (0x00000070U)                          /*!< PG[9] pin */
  6538.  
  6539. /**
  6540.   * @brief  EXTI10 configuration  
  6541.   */
  6542. #define SYSCFG_EXTICR3_EXTI10_PA        (0x00000000U)                          /*!< PA[10] pin */
  6543. #define SYSCFG_EXTICR3_EXTI10_PB        (0x00000100U)                          /*!< PB[10] pin */
  6544. #define SYSCFG_EXTICR3_EXTI10_PC        (0x00000200U)                          /*!< PC[10] pin */
  6545. #define SYSCFG_EXTICR3_EXTI10_PD        (0x00000300U)                          /*!< PD[10] pin */
  6546. #define SYSCFG_EXTICR3_EXTI10_PE        (0x00000400U)                          /*!< PE[10] pin */
  6547. #define SYSCFG_EXTICR3_EXTI10_PF        (0x00000600U)                          /*!< PF[10] pin */
  6548. #define SYSCFG_EXTICR3_EXTI10_PG        (0x00000700U)                          /*!< PG[10] pin */
  6549.  
  6550. /**
  6551.   * @brief  EXTI11 configuration  
  6552.   */
  6553. #define SYSCFG_EXTICR3_EXTI11_PA        (0x00000000U)                          /*!< PA[11] pin */
  6554. #define SYSCFG_EXTICR3_EXTI11_PB        (0x00001000U)                          /*!< PB[11] pin */
  6555. #define SYSCFG_EXTICR3_EXTI11_PC        (0x00002000U)                          /*!< PC[11] pin */
  6556. #define SYSCFG_EXTICR3_EXTI11_PD        (0x00003000U)                          /*!< PD[11] pin */
  6557. #define SYSCFG_EXTICR3_EXTI11_PE        (0x00004000U)                          /*!< PE[11] pin */
  6558. #define SYSCFG_EXTICR3_EXTI11_PF        (0x00006000U)                          /*!< PF[11] pin */
  6559. #define SYSCFG_EXTICR3_EXTI11_PG        (0x00007000U)                          /*!< PG[11] pin */
  6560.  
  6561. /*****************  Bit definition for SYSCFG_EXTICR4 register  *****************/
  6562. #define SYSCFG_EXTICR4_EXTI12_Pos       (0U)                                  
  6563. #define SYSCFG_EXTICR4_EXTI12_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI12_Pos)    /*!< 0x0000000F */
  6564. #define SYSCFG_EXTICR4_EXTI12           SYSCFG_EXTICR4_EXTI12_Msk              /*!< EXTI 12 configuration */
  6565. #define SYSCFG_EXTICR4_EXTI13_Pos       (4U)                                  
  6566. #define SYSCFG_EXTICR4_EXTI13_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI13_Pos)    /*!< 0x000000F0 */
  6567. #define SYSCFG_EXTICR4_EXTI13           SYSCFG_EXTICR4_EXTI13_Msk              /*!< EXTI 13 configuration */
  6568. #define SYSCFG_EXTICR4_EXTI14_Pos       (8U)                                  
  6569. #define SYSCFG_EXTICR4_EXTI14_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI14_Pos)    /*!< 0x00000F00 */
  6570. #define SYSCFG_EXTICR4_EXTI14           SYSCFG_EXTICR4_EXTI14_Msk              /*!< EXTI 14 configuration */
  6571. #define SYSCFG_EXTICR4_EXTI15_Pos       (12U)                                  
  6572. #define SYSCFG_EXTICR4_EXTI15_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI15_Pos)    /*!< 0x0000F000 */
  6573. #define SYSCFG_EXTICR4_EXTI15           SYSCFG_EXTICR4_EXTI15_Msk              /*!< EXTI 15 configuration */
  6574.  
  6575. /**
  6576.   * @brief  EXTI12 configuration  
  6577.   */
  6578. #define SYSCFG_EXTICR4_EXTI12_PA        (0x00000000U)                          /*!< PA[12] pin */
  6579. #define SYSCFG_EXTICR4_EXTI12_PB        (0x00000001U)                          /*!< PB[12] pin */
  6580. #define SYSCFG_EXTICR4_EXTI12_PC        (0x00000002U)                          /*!< PC[12] pin */
  6581. #define SYSCFG_EXTICR4_EXTI12_PD        (0x00000003U)                          /*!< PD[12] pin */
  6582. #define SYSCFG_EXTICR4_EXTI12_PE        (0x00000004U)                          /*!< PE[12] pin */
  6583. #define SYSCFG_EXTICR4_EXTI12_PF        (0x00000006U)                          /*!< PF[12] pin */
  6584. #define SYSCFG_EXTICR4_EXTI12_PG        (0x00000007U)                          /*!< PG[12] pin */
  6585.  
  6586. /**
  6587.   * @brief  EXTI13 configuration  
  6588.   */
  6589. #define SYSCFG_EXTICR4_EXTI13_PA        (0x00000000U)                          /*!< PA[13] pin */
  6590. #define SYSCFG_EXTICR4_EXTI13_PB        (0x00000010U)                          /*!< PB[13] pin */
  6591. #define SYSCFG_EXTICR4_EXTI13_PC        (0x00000020U)                          /*!< PC[13] pin */
  6592. #define SYSCFG_EXTICR4_EXTI13_PD        (0x00000030U)                          /*!< PD[13] pin */
  6593. #define SYSCFG_EXTICR4_EXTI13_PE        (0x00000040U)                          /*!< PE[13] pin */
  6594. #define SYSCFG_EXTICR4_EXTI13_PF        (0x00000060U)                          /*!< PF[13] pin */
  6595. #define SYSCFG_EXTICR4_EXTI13_PG        (0x00000070U)                          /*!< PG[13] pin */
  6596.  
  6597. /**
  6598.   * @brief  EXTI14 configuration  
  6599.   */
  6600. #define SYSCFG_EXTICR4_EXTI14_PA        (0x00000000U)                          /*!< PA[14] pin */
  6601. #define SYSCFG_EXTICR4_EXTI14_PB        (0x00000100U)                          /*!< PB[14] pin */
  6602. #define SYSCFG_EXTICR4_EXTI14_PC        (0x00000200U)                          /*!< PC[14] pin */
  6603. #define SYSCFG_EXTICR4_EXTI14_PD        (0x00000300U)                          /*!< PD[14] pin */
  6604. #define SYSCFG_EXTICR4_EXTI14_PE        (0x00000400U)                          /*!< PE[14] pin */
  6605. #define SYSCFG_EXTICR4_EXTI14_PF        (0x00000600U)                          /*!< PF[14] pin */
  6606. #define SYSCFG_EXTICR4_EXTI14_PG        (0x00000700U)                          /*!< PG[14] pin */
  6607.  
  6608. /**
  6609.   * @brief  EXTI15 configuration  
  6610.   */
  6611. #define SYSCFG_EXTICR4_EXTI15_PA        (0x00000000U)                          /*!< PA[15] pin */
  6612. #define SYSCFG_EXTICR4_EXTI15_PB        (0x00001000U)                          /*!< PB[15] pin */
  6613. #define SYSCFG_EXTICR4_EXTI15_PC        (0x00002000U)                          /*!< PC[15] pin */
  6614. #define SYSCFG_EXTICR4_EXTI15_PD        (0x00003000U)                          /*!< PD[15] pin */
  6615. #define SYSCFG_EXTICR4_EXTI15_PE        (0x00004000U)                          /*!< PE[15] pin */
  6616. #define SYSCFG_EXTICR4_EXTI15_PF        (0x00006000U)                          /*!< PF[15] pin */
  6617. #define SYSCFG_EXTICR4_EXTI15_PG        (0x00007000U)                          /*!< PG[15] pin */
  6618.  
  6619. /******************************************************************************/
  6620. /*                                                                            */
  6621. /*                       Routing Interface (RI)                               */
  6622. /*                                                                            */
  6623. /******************************************************************************/
  6624.  
  6625. /********************  Bit definition for RI_ICR register  ********************/
  6626. #define RI_ICR_IC1OS_Pos                (0U)                                  
  6627. #define RI_ICR_IC1OS_Msk                (0xFUL << RI_ICR_IC1OS_Pos)             /*!< 0x0000000F */
  6628. #define RI_ICR_IC1OS                    RI_ICR_IC1OS_Msk                       /*!< IC1OS[3:0] bits (Input Capture 1 select bits) */
  6629. #define RI_ICR_IC1OS_0                  (0x1UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000001 */
  6630. #define RI_ICR_IC1OS_1                  (0x2UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000002 */
  6631. #define RI_ICR_IC1OS_2                  (0x4UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000004 */
  6632. #define RI_ICR_IC1OS_3                  (0x8UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000008 */
  6633.  
  6634. #define RI_ICR_IC2OS_Pos                (4U)                                  
  6635. #define RI_ICR_IC2OS_Msk                (0xFUL << RI_ICR_IC2OS_Pos)             /*!< 0x000000F0 */
  6636. #define RI_ICR_IC2OS                    RI_ICR_IC2OS_Msk                       /*!< IC2OS[3:0] bits (Input Capture 2 select bits) */
  6637. #define RI_ICR_IC2OS_0                  (0x1UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000010 */
  6638. #define RI_ICR_IC2OS_1                  (0x2UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000020 */
  6639. #define RI_ICR_IC2OS_2                  (0x4UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000040 */
  6640. #define RI_ICR_IC2OS_3                  (0x8UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000080 */
  6641.  
  6642. #define RI_ICR_IC3OS_Pos                (8U)                                  
  6643. #define RI_ICR_IC3OS_Msk                (0xFUL << RI_ICR_IC3OS_Pos)             /*!< 0x00000F00 */
  6644. #define RI_ICR_IC3OS                    RI_ICR_IC3OS_Msk                       /*!< IC3OS[3:0] bits (Input Capture 3 select bits) */
  6645. #define RI_ICR_IC3OS_0                  (0x1UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000100 */
  6646. #define RI_ICR_IC3OS_1                  (0x2UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000200 */
  6647. #define RI_ICR_IC3OS_2                  (0x4UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000400 */
  6648. #define RI_ICR_IC3OS_3                  (0x8UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000800 */
  6649.  
  6650. #define RI_ICR_IC4OS_Pos                (12U)                                  
  6651. #define RI_ICR_IC4OS_Msk                (0xFUL << RI_ICR_IC4OS_Pos)             /*!< 0x0000F000 */
  6652. #define RI_ICR_IC4OS                    RI_ICR_IC4OS_Msk                       /*!< IC4OS[3:0] bits (Input Capture 4 select bits) */
  6653. #define RI_ICR_IC4OS_0                  (0x1UL << RI_ICR_IC4OS_Pos)             /*!< 0x00001000 */
  6654. #define RI_ICR_IC4OS_1                  (0x2UL << RI_ICR_IC4OS_Pos)             /*!< 0x00002000 */
  6655. #define RI_ICR_IC4OS_2                  (0x4UL << RI_ICR_IC4OS_Pos)             /*!< 0x00004000 */
  6656. #define RI_ICR_IC4OS_3                  (0x8UL << RI_ICR_IC4OS_Pos)             /*!< 0x00008000 */
  6657.  
  6658. #define RI_ICR_TIM_Pos                  (16U)                                  
  6659. #define RI_ICR_TIM_Msk                  (0x3UL << RI_ICR_TIM_Pos)               /*!< 0x00030000 */
  6660. #define RI_ICR_TIM                      RI_ICR_TIM_Msk                         /*!< TIM[3:0] bits (Timers select bits) */
  6661. #define RI_ICR_TIM_0                    (0x1UL << RI_ICR_TIM_Pos)               /*!< 0x00010000 */
  6662. #define RI_ICR_TIM_1                    (0x2UL << RI_ICR_TIM_Pos)               /*!< 0x00020000 */
  6663.  
  6664. #define RI_ICR_IC1_Pos                  (18U)                                  
  6665. #define RI_ICR_IC1_Msk                  (0x1UL << RI_ICR_IC1_Pos)               /*!< 0x00040000 */
  6666. #define RI_ICR_IC1                      RI_ICR_IC1_Msk                         /*!< Input capture 1 */
  6667. #define RI_ICR_IC2_Pos                  (19U)                                  
  6668. #define RI_ICR_IC2_Msk                  (0x1UL << RI_ICR_IC2_Pos)               /*!< 0x00080000 */
  6669. #define RI_ICR_IC2                      RI_ICR_IC2_Msk                         /*!< Input capture 2 */
  6670. #define RI_ICR_IC3_Pos                  (20U)                                  
  6671. #define RI_ICR_IC3_Msk                  (0x1UL << RI_ICR_IC3_Pos)               /*!< 0x00100000 */
  6672. #define RI_ICR_IC3                      RI_ICR_IC3_Msk                         /*!< Input capture 3 */
  6673. #define RI_ICR_IC4_Pos                  (21U)                                  
  6674. #define RI_ICR_IC4_Msk                  (0x1UL << RI_ICR_IC4_Pos)               /*!< 0x00200000 */
  6675. #define RI_ICR_IC4                      RI_ICR_IC4_Msk                         /*!< Input capture 4 */
  6676.  
  6677. /********************  Bit definition for RI_ASCR1 register  ********************/
  6678. #define RI_ASCR1_CH_Pos                 (0U)                                  
  6679. #define RI_ASCR1_CH_Msk                 (0x7BFDFFFFUL << RI_ASCR1_CH_Pos)       /*!< 0x7BFDFFFF */
  6680. #define RI_ASCR1_CH                     RI_ASCR1_CH_Msk                        /*!< AS_CH[25:18] & AS_CH[15:0] bits ( Analog switches selection bits) */
  6681. #define RI_ASCR1_CH_0                   (0x00000001U)                          /*!< Bit 0 */
  6682. #define RI_ASCR1_CH_1                   (0x00000002U)                          /*!< Bit 1 */
  6683. #define RI_ASCR1_CH_2                   (0x00000004U)                          /*!< Bit 2 */
  6684. #define RI_ASCR1_CH_3                   (0x00000008U)                          /*!< Bit 3 */
  6685. #define RI_ASCR1_CH_4                   (0x00000010U)                          /*!< Bit 4 */
  6686. #define RI_ASCR1_CH_5                   (0x00000020U)                          /*!< Bit 5 */
  6687. #define RI_ASCR1_CH_6                   (0x00000040U)                          /*!< Bit 6 */
  6688. #define RI_ASCR1_CH_7                   (0x00000080U)                          /*!< Bit 7 */
  6689. #define RI_ASCR1_CH_8                   (0x00000100U)                          /*!< Bit 8 */
  6690. #define RI_ASCR1_CH_9                   (0x00000200U)                          /*!< Bit 9 */
  6691. #define RI_ASCR1_CH_10                  (0x00000400U)                          /*!< Bit 10 */
  6692. #define RI_ASCR1_CH_11                  (0x00000800U)                          /*!< Bit 11 */
  6693. #define RI_ASCR1_CH_12                  (0x00001000U)                          /*!< Bit 12 */
  6694. #define RI_ASCR1_CH_13                  (0x00002000U)                          /*!< Bit 13 */
  6695. #define RI_ASCR1_CH_14                  (0x00004000U)                          /*!< Bit 14 */
  6696. #define RI_ASCR1_CH_15                  (0x00008000U)                          /*!< Bit 15 */
  6697. #define RI_ASCR1_CH_31                  (0x00010000U)                          /*!< Bit 16 */
  6698. #define RI_ASCR1_CH_18                  (0x00040000U)                          /*!< Bit 18 */
  6699. #define RI_ASCR1_CH_19                  (0x00080000U)                          /*!< Bit 19 */
  6700. #define RI_ASCR1_CH_20                  (0x00100000U)                          /*!< Bit 20 */
  6701. #define RI_ASCR1_CH_21                  (0x00200000U)                          /*!< Bit 21 */
  6702. #define RI_ASCR1_CH_22                  (0x00400000U)                          /*!< Bit 22 */
  6703. #define RI_ASCR1_CH_23                  (0x00800000U)                          /*!< Bit 23 */
  6704. #define RI_ASCR1_CH_24                  (0x01000000U)                          /*!< Bit 24 */
  6705. #define RI_ASCR1_CH_25                  (0x02000000U)                          /*!< Bit 25 */
  6706. #define RI_ASCR1_VCOMP_Pos              (26U)                                  
  6707. #define RI_ASCR1_VCOMP_Msk              (0x1UL << RI_ASCR1_VCOMP_Pos)           /*!< 0x04000000 */
  6708. #define RI_ASCR1_VCOMP                  RI_ASCR1_VCOMP_Msk                     /*!< ADC analog switch selection for internal node to COMP1 */
  6709. #define RI_ASCR1_CH_27                  (0x08000000U)                          /*!< Bit 27 */
  6710. #define RI_ASCR1_CH_28                  (0x10000000U)                          /*!< Bit 28 */
  6711. #define RI_ASCR1_CH_29                  (0x20000000U)                          /*!< Bit 29 */
  6712. #define RI_ASCR1_CH_30                  (0x40000000U)                          /*!< Bit 30 */
  6713. #define RI_ASCR1_SCM_Pos                (31U)                                  
  6714. #define RI_ASCR1_SCM_Msk                (0x1UL << RI_ASCR1_SCM_Pos)             /*!< 0x80000000 */
  6715. #define RI_ASCR1_SCM                    RI_ASCR1_SCM_Msk                       /*!< I/O Switch control mode */
  6716.  
  6717. /********************  Bit definition for RI_ASCR2 register  ********************/
  6718. #define RI_ASCR2_GR10_1                 (0x00000001U)                          /*!< GR10-1 selection bit */
  6719. #define RI_ASCR2_GR10_2                 (0x00000002U)                          /*!< GR10-2 selection bit */
  6720. #define RI_ASCR2_GR10_3                 (0x00000004U)                          /*!< GR10-3 selection bit */
  6721. #define RI_ASCR2_GR10_4                 (0x00000008U)                          /*!< GR10-4 selection bit */
  6722. #define RI_ASCR2_GR6_Pos                (4U)                                  
  6723. #define RI_ASCR2_GR6_Msk                (0x1800003UL << RI_ASCR2_GR6_Pos)       /*!< 0x18000030 */
  6724. #define RI_ASCR2_GR6                    RI_ASCR2_GR6_Msk                       /*!< GR6 selection bits */
  6725. #define RI_ASCR2_GR6_1                  (0x0000001UL << RI_ASCR2_GR6_Pos)       /*!< 0x00000010 */
  6726. #define RI_ASCR2_GR6_2                  (0x0000002UL << RI_ASCR2_GR6_Pos)       /*!< 0x00000020 */
  6727. #define RI_ASCR2_GR6_3                  (0x0800000UL << RI_ASCR2_GR6_Pos)       /*!< 0x08000000 */
  6728. #define RI_ASCR2_GR6_4                  (0x1000000UL << RI_ASCR2_GR6_Pos)       /*!< 0x10000000 */
  6729. #define RI_ASCR2_GR5_1                  (0x00000040U)                          /*!< GR5-1 selection bit */
  6730. #define RI_ASCR2_GR5_2                  (0x00000080U)                          /*!< GR5-2 selection bit */
  6731. #define RI_ASCR2_GR5_3                  (0x00000100U)                          /*!< GR5-3 selection bit */
  6732. #define RI_ASCR2_GR4_1                  (0x00000200U)                          /*!< GR4-1 selection bit */
  6733. #define RI_ASCR2_GR4_2                  (0x00000400U)                          /*!< GR4-2 selection bit */
  6734. #define RI_ASCR2_GR4_3                  (0x00000800U)                          /*!< GR4-3 selection bit */
  6735. #define RI_ASCR2_GR4_4                  (0x00008000U)                          /*!< GR4-4 selection bit */
  6736. #define RI_ASCR2_CH0b_Pos               (16U)                                  
  6737. #define RI_ASCR2_CH0b_Msk               (0x1UL << RI_ASCR2_CH0b_Pos)            /*!< 0x00010000 */
  6738. #define RI_ASCR2_CH0b                   RI_ASCR2_CH0b_Msk                      /*!< CH0b selection bit */
  6739. #define RI_ASCR2_CH1b_Pos               (17U)                                  
  6740. #define RI_ASCR2_CH1b_Msk               (0x1UL << RI_ASCR2_CH1b_Pos)            /*!< 0x00020000 */
  6741. #define RI_ASCR2_CH1b                   RI_ASCR2_CH1b_Msk                      /*!< CH1b selection bit */
  6742. #define RI_ASCR2_CH2b_Pos               (18U)                                  
  6743. #define RI_ASCR2_CH2b_Msk               (0x1UL << RI_ASCR2_CH2b_Pos)            /*!< 0x00040000 */
  6744. #define RI_ASCR2_CH2b                   RI_ASCR2_CH2b_Msk                      /*!< CH2b selection bit */
  6745. #define RI_ASCR2_CH3b_Pos               (19U)                                  
  6746. #define RI_ASCR2_CH3b_Msk               (0x1UL << RI_ASCR2_CH3b_Pos)            /*!< 0x00080000 */
  6747. #define RI_ASCR2_CH3b                   RI_ASCR2_CH3b_Msk                      /*!< CH3b selection bit */
  6748. #define RI_ASCR2_CH6b_Pos               (20U)                                  
  6749. #define RI_ASCR2_CH6b_Msk               (0x1UL << RI_ASCR2_CH6b_Pos)            /*!< 0x00100000 */
  6750. #define RI_ASCR2_CH6b                   RI_ASCR2_CH6b_Msk                      /*!< CH6b selection bit */
  6751. #define RI_ASCR2_CH7b_Pos               (21U)                                  
  6752. #define RI_ASCR2_CH7b_Msk               (0x1UL << RI_ASCR2_CH7b_Pos)            /*!< 0x00200000 */
  6753. #define RI_ASCR2_CH7b                   RI_ASCR2_CH7b_Msk                      /*!< CH7b selection bit */
  6754. #define RI_ASCR2_CH8b_Pos               (22U)                                  
  6755. #define RI_ASCR2_CH8b_Msk               (0x1UL << RI_ASCR2_CH8b_Pos)            /*!< 0x00400000 */
  6756. #define RI_ASCR2_CH8b                   RI_ASCR2_CH8b_Msk                      /*!< CH8b selection bit */
  6757. #define RI_ASCR2_CH9b_Pos               (23U)                                  
  6758. #define RI_ASCR2_CH9b_Msk               (0x1UL << RI_ASCR2_CH9b_Pos)            /*!< 0x00800000 */
  6759. #define RI_ASCR2_CH9b                   RI_ASCR2_CH9b_Msk                      /*!< CH9b selection bit */
  6760. #define RI_ASCR2_CH10b_Pos              (24U)                                  
  6761. #define RI_ASCR2_CH10b_Msk              (0x1UL << RI_ASCR2_CH10b_Pos)           /*!< 0x01000000 */
  6762. #define RI_ASCR2_CH10b                  RI_ASCR2_CH10b_Msk                     /*!< CH10b selection bit */
  6763. #define RI_ASCR2_CH11b_Pos              (25U)                                  
  6764. #define RI_ASCR2_CH11b_Msk              (0x1UL << RI_ASCR2_CH11b_Pos)           /*!< 0x02000000 */
  6765. #define RI_ASCR2_CH11b                  RI_ASCR2_CH11b_Msk                     /*!< CH11b selection bit */
  6766. #define RI_ASCR2_CH12b_Pos              (26U)                                  
  6767. #define RI_ASCR2_CH12b_Msk              (0x1UL << RI_ASCR2_CH12b_Pos)           /*!< 0x04000000 */
  6768. #define RI_ASCR2_CH12b                  RI_ASCR2_CH12b_Msk                     /*!< CH12b selection bit */
  6769.  
  6770. /********************  Bit definition for RI_HYSCR1 register  ********************/
  6771. #define RI_HYSCR1_PA_Pos                (0U)                                  
  6772. #define RI_HYSCR1_PA_Msk                (0xFFFFUL << RI_HYSCR1_PA_Pos)          /*!< 0x0000FFFF */
  6773. #define RI_HYSCR1_PA                    RI_HYSCR1_PA_Msk                       /*!< PA[15:0] Port A Hysteresis selection */
  6774. #define RI_HYSCR1_PA_0                  (0x0001UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000001 */
  6775. #define RI_HYSCR1_PA_1                  (0x0002UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000002 */
  6776. #define RI_HYSCR1_PA_2                  (0x0004UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000004 */
  6777. #define RI_HYSCR1_PA_3                  (0x0008UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000008 */
  6778. #define RI_HYSCR1_PA_4                  (0x0010UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000010 */
  6779. #define RI_HYSCR1_PA_5                  (0x0020UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000020 */
  6780. #define RI_HYSCR1_PA_6                  (0x0040UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000040 */
  6781. #define RI_HYSCR1_PA_7                  (0x0080UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000080 */
  6782. #define RI_HYSCR1_PA_8                  (0x0100UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000100 */
  6783. #define RI_HYSCR1_PA_9                  (0x0200UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000200 */
  6784. #define RI_HYSCR1_PA_10                 (0x0400UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000400 */
  6785. #define RI_HYSCR1_PA_11                 (0x0800UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000800 */
  6786. #define RI_HYSCR1_PA_12                 (0x1000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00001000 */
  6787. #define RI_HYSCR1_PA_13                 (0x2000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00002000 */
  6788. #define RI_HYSCR1_PA_14                 (0x4000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00004000 */
  6789. #define RI_HYSCR1_PA_15                 (0x8000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00008000 */
  6790.  
  6791. #define RI_HYSCR1_PB_Pos                (16U)                                  
  6792. #define RI_HYSCR1_PB_Msk                (0xFFFFUL << RI_HYSCR1_PB_Pos)          /*!< 0xFFFF0000 */
  6793. #define RI_HYSCR1_PB                    RI_HYSCR1_PB_Msk                       /*!< PB[15:0] Port B Hysteresis selection */
  6794. #define RI_HYSCR1_PB_0                  (0x0001UL << RI_HYSCR1_PB_Pos)          /*!< 0x00010000 */
  6795. #define RI_HYSCR1_PB_1                  (0x0002UL << RI_HYSCR1_PB_Pos)          /*!< 0x00020000 */
  6796. #define RI_HYSCR1_PB_2                  (0x0004UL << RI_HYSCR1_PB_Pos)          /*!< 0x00040000 */
  6797. #define RI_HYSCR1_PB_3                  (0x0008UL << RI_HYSCR1_PB_Pos)          /*!< 0x00080000 */
  6798. #define RI_HYSCR1_PB_4                  (0x0010UL << RI_HYSCR1_PB_Pos)          /*!< 0x00100000 */
  6799. #define RI_HYSCR1_PB_5                  (0x0020UL << RI_HYSCR1_PB_Pos)          /*!< 0x00200000 */
  6800. #define RI_HYSCR1_PB_6                  (0x0040UL << RI_HYSCR1_PB_Pos)          /*!< 0x00400000 */
  6801. #define RI_HYSCR1_PB_7                  (0x0080UL << RI_HYSCR1_PB_Pos)          /*!< 0x00800000 */
  6802. #define RI_HYSCR1_PB_8                  (0x0100UL << RI_HYSCR1_PB_Pos)          /*!< 0x01000000 */
  6803. #define RI_HYSCR1_PB_9                  (0x0200UL << RI_HYSCR1_PB_Pos)          /*!< 0x02000000 */
  6804. #define RI_HYSCR1_PB_10                 (0x0400UL << RI_HYSCR1_PB_Pos)          /*!< 0x04000000 */
  6805. #define RI_HYSCR1_PB_11                 (0x0800UL << RI_HYSCR1_PB_Pos)          /*!< 0x08000000 */
  6806. #define RI_HYSCR1_PB_12                 (0x1000UL << RI_HYSCR1_PB_Pos)          /*!< 0x10000000 */
  6807. #define RI_HYSCR1_PB_13                 (0x2000UL << RI_HYSCR1_PB_Pos)          /*!< 0x20000000 */
  6808. #define RI_HYSCR1_PB_14                 (0x4000UL << RI_HYSCR1_PB_Pos)          /*!< 0x40000000 */
  6809. #define RI_HYSCR1_PB_15                 (0x8000UL << RI_HYSCR1_PB_Pos)          /*!< 0x80000000 */
  6810.  
  6811. /********************  Bit definition for RI_HYSCR2 register  ********************/
  6812. #define RI_HYSCR2_PC_Pos                (0U)                                  
  6813. #define RI_HYSCR2_PC_Msk                (0xFFFFUL << RI_HYSCR2_PC_Pos)          /*!< 0x0000FFFF */
  6814. #define RI_HYSCR2_PC                    RI_HYSCR2_PC_Msk                       /*!< PC[15:0] Port C Hysteresis selection */
  6815. #define RI_HYSCR2_PC_0                  (0x0001UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000001 */
  6816. #define RI_HYSCR2_PC_1                  (0x0002UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000002 */
  6817. #define RI_HYSCR2_PC_2                  (0x0004UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000004 */
  6818. #define RI_HYSCR2_PC_3                  (0x0008UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000008 */
  6819. #define RI_HYSCR2_PC_4                  (0x0010UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000010 */
  6820. #define RI_HYSCR2_PC_5                  (0x0020UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000020 */
  6821. #define RI_HYSCR2_PC_6                  (0x0040UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000040 */
  6822. #define RI_HYSCR2_PC_7                  (0x0080UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000080 */
  6823. #define RI_HYSCR2_PC_8                  (0x0100UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000100 */
  6824. #define RI_HYSCR2_PC_9                  (0x0200UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000200 */
  6825. #define RI_HYSCR2_PC_10                 (0x0400UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000400 */
  6826. #define RI_HYSCR2_PC_11                 (0x0800UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000800 */
  6827. #define RI_HYSCR2_PC_12                 (0x1000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00001000 */
  6828. #define RI_HYSCR2_PC_13                 (0x2000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00002000 */
  6829. #define RI_HYSCR2_PC_14                 (0x4000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00004000 */
  6830. #define RI_HYSCR2_PC_15                 (0x8000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00008000 */
  6831.  
  6832. #define RI_HYSCR2_PD_Pos                (16U)                                  
  6833. #define RI_HYSCR2_PD_Msk                (0xFFFFUL << RI_HYSCR2_PD_Pos)          /*!< 0xFFFF0000 */
  6834. #define RI_HYSCR2_PD                    RI_HYSCR2_PD_Msk                       /*!< PD[15:0] Port D Hysteresis selection */
  6835. #define RI_HYSCR2_PD_0                  (0x0001UL << RI_HYSCR2_PD_Pos)          /*!< 0x00010000 */
  6836. #define RI_HYSCR2_PD_1                  (0x0002UL << RI_HYSCR2_PD_Pos)          /*!< 0x00020000 */
  6837. #define RI_HYSCR2_PD_2                  (0x0004UL << RI_HYSCR2_PD_Pos)          /*!< 0x00040000 */
  6838. #define RI_HYSCR2_PD_3                  (0x0008UL << RI_HYSCR2_PD_Pos)          /*!< 0x00080000 */
  6839. #define RI_HYSCR2_PD_4                  (0x0010UL << RI_HYSCR2_PD_Pos)          /*!< 0x00100000 */
  6840. #define RI_HYSCR2_PD_5                  (0x0020UL << RI_HYSCR2_PD_Pos)          /*!< 0x00200000 */
  6841. #define RI_HYSCR2_PD_6                  (0x0040UL << RI_HYSCR2_PD_Pos)          /*!< 0x00400000 */
  6842. #define RI_HYSCR2_PD_7                  (0x0080UL << RI_HYSCR2_PD_Pos)          /*!< 0x00800000 */
  6843. #define RI_HYSCR2_PD_8                  (0x0100UL << RI_HYSCR2_PD_Pos)          /*!< 0x01000000 */
  6844. #define RI_HYSCR2_PD_9                  (0x0200UL << RI_HYSCR2_PD_Pos)          /*!< 0x02000000 */
  6845. #define RI_HYSCR2_PD_10                 (0x0400UL << RI_HYSCR2_PD_Pos)          /*!< 0x04000000 */
  6846. #define RI_HYSCR2_PD_11                 (0x0800UL << RI_HYSCR2_PD_Pos)          /*!< 0x08000000 */
  6847. #define RI_HYSCR2_PD_12                 (0x1000UL << RI_HYSCR2_PD_Pos)          /*!< 0x10000000 */
  6848. #define RI_HYSCR2_PD_13                 (0x2000UL << RI_HYSCR2_PD_Pos)          /*!< 0x20000000 */
  6849. #define RI_HYSCR2_PD_14                 (0x4000UL << RI_HYSCR2_PD_Pos)          /*!< 0x40000000 */
  6850. #define RI_HYSCR2_PD_15                 (0x8000UL << RI_HYSCR2_PD_Pos)          /*!< 0x80000000 */
  6851.  
  6852. /********************  Bit definition for RI_HYSCR3 register  ********************/
  6853. #define RI_HYSCR3_PE_Pos                (0U)                                  
  6854. #define RI_HYSCR3_PE_Msk                (0xFFFFUL << RI_HYSCR3_PE_Pos)          /*!< 0x0000FFFF */
  6855. #define RI_HYSCR3_PE                    RI_HYSCR3_PE_Msk                       /*!< PE[15:0] Port E Hysteresis selection */
  6856. #define RI_HYSCR3_PE_0                  (0x0001UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000001 */
  6857. #define RI_HYSCR3_PE_1                  (0x0002UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000002 */
  6858. #define RI_HYSCR3_PE_2                  (0x0004UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000004 */
  6859. #define RI_HYSCR3_PE_3                  (0x0008UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000008 */
  6860. #define RI_HYSCR3_PE_4                  (0x0010UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000010 */
  6861. #define RI_HYSCR3_PE_5                  (0x0020UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000020 */
  6862. #define RI_HYSCR3_PE_6                  (0x0040UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000040 */
  6863. #define RI_HYSCR3_PE_7                  (0x0080UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000080 */
  6864. #define RI_HYSCR3_PE_8                  (0x0100UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000100 */
  6865. #define RI_HYSCR3_PE_9                  (0x0200UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000200 */
  6866. #define RI_HYSCR3_PE_10                 (0x0400UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000400 */
  6867. #define RI_HYSCR3_PE_11                 (0x0800UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000800 */
  6868. #define RI_HYSCR3_PE_12                 (0x1000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00001000 */
  6869. #define RI_HYSCR3_PE_13                 (0x2000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00002000 */
  6870. #define RI_HYSCR3_PE_14                 (0x4000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00004000 */
  6871. #define RI_HYSCR3_PE_15                 (0x8000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00008000 */
  6872. #define RI_HYSCR3_PF_Pos                (16U)                                  
  6873. #define RI_HYSCR3_PF_Msk                (0xFFFFUL << RI_HYSCR3_PF_Pos)          /*!< 0xFFFF0000 */
  6874. #define RI_HYSCR3_PF                    RI_HYSCR3_PF_Msk                       /*!< PF[15:0] Port F Hysteresis selection */
  6875. #define RI_HYSCR3_PF_0                  (0x0001UL << RI_HYSCR3_PF_Pos)          /*!< 0x00010000 */
  6876. #define RI_HYSCR3_PF_1                  (0x0002UL << RI_HYSCR3_PF_Pos)          /*!< 0x00020000 */
  6877. #define RI_HYSCR3_PF_2                  (0x0004UL << RI_HYSCR3_PF_Pos)          /*!< 0x00040000 */
  6878. #define RI_HYSCR3_PF_3                  (0x0008UL << RI_HYSCR3_PF_Pos)          /*!< 0x00080000 */
  6879. #define RI_HYSCR3_PF_4                  (0x0010UL << RI_HYSCR3_PF_Pos)          /*!< 0x00100000 */
  6880. #define RI_HYSCR3_PF_5                  (0x0020UL << RI_HYSCR3_PF_Pos)          /*!< 0x00200000 */
  6881. #define RI_HYSCR3_PF_6                  (0x0040UL << RI_HYSCR3_PF_Pos)          /*!< 0x00400000 */
  6882. #define RI_HYSCR3_PF_7                  (0x0080UL << RI_HYSCR3_PF_Pos)          /*!< 0x00800000 */
  6883. #define RI_HYSCR3_PF_8                  (0x0100UL << RI_HYSCR3_PF_Pos)          /*!< 0x01000000 */
  6884. #define RI_HYSCR3_PF_9                  (0x0200UL << RI_HYSCR3_PF_Pos)          /*!< 0x02000000 */
  6885. #define RI_HYSCR3_PF_10                 (0x0400UL << RI_HYSCR3_PF_Pos)          /*!< 0x04000000 */
  6886. #define RI_HYSCR3_PF_11                 (0x0800UL << RI_HYSCR3_PF_Pos)          /*!< 0x08000000 */
  6887. #define RI_HYSCR3_PF_12                 (0x1000UL << RI_HYSCR3_PF_Pos)          /*!< 0x10000000 */
  6888. #define RI_HYSCR3_PF_13                 (0x2000UL << RI_HYSCR3_PF_Pos)          /*!< 0x20000000 */
  6889. #define RI_HYSCR3_PF_14                 (0x4000UL << RI_HYSCR3_PF_Pos)          /*!< 0x40000000 */
  6890. #define RI_HYSCR3_PF_15                 (0x8000UL << RI_HYSCR3_PF_Pos)          /*!< 0x80000000 */
  6891. /********************  Bit definition for RI_HYSCR4 register  ********************/
  6892. #define RI_HYSCR4_PG_Pos                (0U)                                  
  6893. #define RI_HYSCR4_PG_Msk                (0xFFFFUL << RI_HYSCR4_PG_Pos)          /*!< 0x0000FFFF */
  6894. #define RI_HYSCR4_PG                    RI_HYSCR4_PG_Msk                       /*!< PG[15:0] Port G Hysteresis selection */
  6895. #define RI_HYSCR4_PG_0                  (0x0001UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000001 */
  6896. #define RI_HYSCR4_PG_1                  (0x0002UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000002 */
  6897. #define RI_HYSCR4_PG_2                  (0x0004UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000004 */
  6898. #define RI_HYSCR4_PG_3                  (0x0008UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000008 */
  6899. #define RI_HYSCR4_PG_4                  (0x0010UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000010 */
  6900. #define RI_HYSCR4_PG_5                  (0x0020UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000020 */
  6901. #define RI_HYSCR4_PG_6                  (0x0040UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000040 */
  6902. #define RI_HYSCR4_PG_7                  (0x0080UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000080 */
  6903. #define RI_HYSCR4_PG_8                  (0x0100UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000100 */
  6904. #define RI_HYSCR4_PG_9                  (0x0200UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000200 */
  6905. #define RI_HYSCR4_PG_10                 (0x0400UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000400 */
  6906. #define RI_HYSCR4_PG_11                 (0x0800UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000800 */
  6907. #define RI_HYSCR4_PG_12                 (0x1000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00001000 */
  6908. #define RI_HYSCR4_PG_13                 (0x2000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00002000 */
  6909. #define RI_HYSCR4_PG_14                 (0x4000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00004000 */
  6910. #define RI_HYSCR4_PG_15                 (0x8000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00008000 */
  6911.  
  6912. /********************  Bit definition for RI_ASMR1 register  ********************/
  6913. #define RI_ASMR1_PA_Pos                 (0U)                                  
  6914. #define RI_ASMR1_PA_Msk                 (0xFFFFUL << RI_ASMR1_PA_Pos)           /*!< 0x0000FFFF */
  6915. #define RI_ASMR1_PA                     RI_ASMR1_PA_Msk                        /*!< PA[15:0] Port A selection*/
  6916. #define RI_ASMR1_PA_0                   (0x0001UL << RI_ASMR1_PA_Pos)           /*!< 0x00000001 */
  6917. #define RI_ASMR1_PA_1                   (0x0002UL << RI_ASMR1_PA_Pos)           /*!< 0x00000002 */
  6918. #define RI_ASMR1_PA_2                   (0x0004UL << RI_ASMR1_PA_Pos)           /*!< 0x00000004 */
  6919. #define RI_ASMR1_PA_3                   (0x0008UL << RI_ASMR1_PA_Pos)           /*!< 0x00000008 */
  6920. #define RI_ASMR1_PA_4                   (0x0010UL << RI_ASMR1_PA_Pos)           /*!< 0x00000010 */
  6921. #define RI_ASMR1_PA_5                   (0x0020UL << RI_ASMR1_PA_Pos)           /*!< 0x00000020 */
  6922. #define RI_ASMR1_PA_6                   (0x0040UL << RI_ASMR1_PA_Pos)           /*!< 0x00000040 */
  6923. #define RI_ASMR1_PA_7                   (0x0080UL << RI_ASMR1_PA_Pos)           /*!< 0x00000080 */
  6924. #define RI_ASMR1_PA_8                   (0x0100UL << RI_ASMR1_PA_Pos)           /*!< 0x00000100 */
  6925. #define RI_ASMR1_PA_9                   (0x0200UL << RI_ASMR1_PA_Pos)           /*!< 0x00000200 */
  6926. #define RI_ASMR1_PA_10                  (0x0400UL << RI_ASMR1_PA_Pos)           /*!< 0x00000400 */
  6927. #define RI_ASMR1_PA_11                  (0x0800UL << RI_ASMR1_PA_Pos)           /*!< 0x00000800 */
  6928. #define RI_ASMR1_PA_12                  (0x1000UL << RI_ASMR1_PA_Pos)           /*!< 0x00001000 */
  6929. #define RI_ASMR1_PA_13                  (0x2000UL << RI_ASMR1_PA_Pos)           /*!< 0x00002000 */
  6930. #define RI_ASMR1_PA_14                  (0x4000UL << RI_ASMR1_PA_Pos)           /*!< 0x00004000 */
  6931. #define RI_ASMR1_PA_15                  (0x8000UL << RI_ASMR1_PA_Pos)           /*!< 0x00008000 */
  6932.  
  6933. /********************  Bit definition for RI_CMR1 register  ********************/
  6934. #define RI_CMR1_PA_Pos                  (0U)                                  
  6935. #define RI_CMR1_PA_Msk                  (0xFFFFUL << RI_CMR1_PA_Pos)            /*!< 0x0000FFFF */
  6936. #define RI_CMR1_PA                      RI_CMR1_PA_Msk                         /*!< PA[15:0] Port A selection*/
  6937. #define RI_CMR1_PA_0                    (0x0001UL << RI_CMR1_PA_Pos)            /*!< 0x00000001 */
  6938. #define RI_CMR1_PA_1                    (0x0002UL << RI_CMR1_PA_Pos)            /*!< 0x00000002 */
  6939. #define RI_CMR1_PA_2                    (0x0004UL << RI_CMR1_PA_Pos)            /*!< 0x00000004 */
  6940. #define RI_CMR1_PA_3                    (0x0008UL << RI_CMR1_PA_Pos)            /*!< 0x00000008 */
  6941. #define RI_CMR1_PA_4                    (0x0010UL << RI_CMR1_PA_Pos)            /*!< 0x00000010 */
  6942. #define RI_CMR1_PA_5                    (0x0020UL << RI_CMR1_PA_Pos)            /*!< 0x00000020 */
  6943. #define RI_CMR1_PA_6                    (0x0040UL << RI_CMR1_PA_Pos)            /*!< 0x00000040 */
  6944. #define RI_CMR1_PA_7                    (0x0080UL << RI_CMR1_PA_Pos)            /*!< 0x00000080 */
  6945. #define RI_CMR1_PA_8                    (0x0100UL << RI_CMR1_PA_Pos)            /*!< 0x00000100 */
  6946. #define RI_CMR1_PA_9                    (0x0200UL << RI_CMR1_PA_Pos)            /*!< 0x00000200 */
  6947. #define RI_CMR1_PA_10                   (0x0400UL << RI_CMR1_PA_Pos)            /*!< 0x00000400 */
  6948. #define RI_CMR1_PA_11                   (0x0800UL << RI_CMR1_PA_Pos)            /*!< 0x00000800 */
  6949. #define RI_CMR1_PA_12                   (0x1000UL << RI_CMR1_PA_Pos)            /*!< 0x00001000 */
  6950. #define RI_CMR1_PA_13                   (0x2000UL << RI_CMR1_PA_Pos)            /*!< 0x00002000 */
  6951. #define RI_CMR1_PA_14                   (0x4000UL << RI_CMR1_PA_Pos)            /*!< 0x00004000 */
  6952. #define RI_CMR1_PA_15                   (0x8000UL << RI_CMR1_PA_Pos)            /*!< 0x00008000 */
  6953.  
  6954. /********************  Bit definition for RI_CICR1 register  ********************/
  6955. #define RI_CICR1_PA_Pos                 (0U)                                  
  6956. #define RI_CICR1_PA_Msk                 (0xFFFFUL << RI_CICR1_PA_Pos)           /*!< 0x0000FFFF */
  6957. #define RI_CICR1_PA                     RI_CICR1_PA_Msk                        /*!< PA[15:0] Port A selection*/
  6958. #define RI_CICR1_PA_0                   (0x0001UL << RI_CICR1_PA_Pos)           /*!< 0x00000001 */
  6959. #define RI_CICR1_PA_1                   (0x0002UL << RI_CICR1_PA_Pos)           /*!< 0x00000002 */
  6960. #define RI_CICR1_PA_2                   (0x0004UL << RI_CICR1_PA_Pos)           /*!< 0x00000004 */
  6961. #define RI_CICR1_PA_3                   (0x0008UL << RI_CICR1_PA_Pos)           /*!< 0x00000008 */
  6962. #define RI_CICR1_PA_4                   (0x0010UL << RI_CICR1_PA_Pos)           /*!< 0x00000010 */
  6963. #define RI_CICR1_PA_5                   (0x0020UL << RI_CICR1_PA_Pos)           /*!< 0x00000020 */
  6964. #define RI_CICR1_PA_6                   (0x0040UL << RI_CICR1_PA_Pos)           /*!< 0x00000040 */
  6965. #define RI_CICR1_PA_7                   (0x0080UL << RI_CICR1_PA_Pos)           /*!< 0x00000080 */
  6966. #define RI_CICR1_PA_8                   (0x0100UL << RI_CICR1_PA_Pos)           /*!< 0x00000100 */
  6967. #define RI_CICR1_PA_9                   (0x0200UL << RI_CICR1_PA_Pos)           /*!< 0x00000200 */
  6968. #define RI_CICR1_PA_10                  (0x0400UL << RI_CICR1_PA_Pos)           /*!< 0x00000400 */
  6969. #define RI_CICR1_PA_11                  (0x0800UL << RI_CICR1_PA_Pos)           /*!< 0x00000800 */
  6970. #define RI_CICR1_PA_12                  (0x1000UL << RI_CICR1_PA_Pos)           /*!< 0x00001000 */
  6971. #define RI_CICR1_PA_13                  (0x2000UL << RI_CICR1_PA_Pos)           /*!< 0x00002000 */
  6972. #define RI_CICR1_PA_14                  (0x4000UL << RI_CICR1_PA_Pos)           /*!< 0x00004000 */
  6973. #define RI_CICR1_PA_15                  (0x8000UL << RI_CICR1_PA_Pos)           /*!< 0x00008000 */
  6974.  
  6975. /********************  Bit definition for RI_ASMR2 register  ********************/
  6976. #define RI_ASMR2_PB_Pos                 (0U)                                  
  6977. #define RI_ASMR2_PB_Msk                 (0xFFFFUL << RI_ASMR2_PB_Pos)           /*!< 0x0000FFFF */
  6978. #define RI_ASMR2_PB                     RI_ASMR2_PB_Msk                        /*!< PB[15:0] Port B selection */
  6979. #define RI_ASMR2_PB_0                   (0x0001UL << RI_ASMR2_PB_Pos)           /*!< 0x00000001 */
  6980. #define RI_ASMR2_PB_1                   (0x0002UL << RI_ASMR2_PB_Pos)           /*!< 0x00000002 */
  6981. #define RI_ASMR2_PB_2                   (0x0004UL << RI_ASMR2_PB_Pos)           /*!< 0x00000004 */
  6982. #define RI_ASMR2_PB_3                   (0x0008UL << RI_ASMR2_PB_Pos)           /*!< 0x00000008 */
  6983. #define RI_ASMR2_PB_4                   (0x0010UL << RI_ASMR2_PB_Pos)           /*!< 0x00000010 */
  6984. #define RI_ASMR2_PB_5                   (0x0020UL << RI_ASMR2_PB_Pos)           /*!< 0x00000020 */
  6985. #define RI_ASMR2_PB_6                   (0x0040UL << RI_ASMR2_PB_Pos)           /*!< 0x00000040 */
  6986. #define RI_ASMR2_PB_7                   (0x0080UL << RI_ASMR2_PB_Pos)           /*!< 0x00000080 */
  6987. #define RI_ASMR2_PB_8                   (0x0100UL << RI_ASMR2_PB_Pos)           /*!< 0x00000100 */
  6988. #define RI_ASMR2_PB_9                   (0x0200UL << RI_ASMR2_PB_Pos)           /*!< 0x00000200 */
  6989. #define RI_ASMR2_PB_10                  (0x0400UL << RI_ASMR2_PB_Pos)           /*!< 0x00000400 */
  6990. #define RI_ASMR2_PB_11                  (0x0800UL << RI_ASMR2_PB_Pos)           /*!< 0x00000800 */
  6991. #define RI_ASMR2_PB_12                  (0x1000UL << RI_ASMR2_PB_Pos)           /*!< 0x00001000 */
  6992. #define RI_ASMR2_PB_13                  (0x2000UL << RI_ASMR2_PB_Pos)           /*!< 0x00002000 */
  6993. #define RI_ASMR2_PB_14                  (0x4000UL << RI_ASMR2_PB_Pos)           /*!< 0x00004000 */
  6994. #define RI_ASMR2_PB_15                  (0x8000UL << RI_ASMR2_PB_Pos)           /*!< 0x00008000 */
  6995.  
  6996. /********************  Bit definition for RI_CMR2 register  ********************/
  6997. #define RI_CMR2_PB_Pos                  (0U)                                  
  6998. #define RI_CMR2_PB_Msk                  (0xFFFFUL << RI_CMR2_PB_Pos)            /*!< 0x0000FFFF */
  6999. #define RI_CMR2_PB                      RI_CMR2_PB_Msk                         /*!< PB[15:0] Port B selection */
  7000. #define RI_CMR2_PB_0                    (0x0001UL << RI_CMR2_PB_Pos)            /*!< 0x00000001 */
  7001. #define RI_CMR2_PB_1                    (0x0002UL << RI_CMR2_PB_Pos)            /*!< 0x00000002 */
  7002. #define RI_CMR2_PB_2                    (0x0004UL << RI_CMR2_PB_Pos)            /*!< 0x00000004 */
  7003. #define RI_CMR2_PB_3                    (0x0008UL << RI_CMR2_PB_Pos)            /*!< 0x00000008 */
  7004. #define RI_CMR2_PB_4                    (0x0010UL << RI_CMR2_PB_Pos)            /*!< 0x00000010 */
  7005. #define RI_CMR2_PB_5                    (0x0020UL << RI_CMR2_PB_Pos)            /*!< 0x00000020 */
  7006. #define RI_CMR2_PB_6                    (0x0040UL << RI_CMR2_PB_Pos)            /*!< 0x00000040 */
  7007. #define RI_CMR2_PB_7                    (0x0080UL << RI_CMR2_PB_Pos)            /*!< 0x00000080 */
  7008. #define RI_CMR2_PB_8                    (0x0100UL << RI_CMR2_PB_Pos)            /*!< 0x00000100 */
  7009. #define RI_CMR2_PB_9                    (0x0200UL << RI_CMR2_PB_Pos)            /*!< 0x00000200 */
  7010. #define RI_CMR2_PB_10                   (0x0400UL << RI_CMR2_PB_Pos)            /*!< 0x00000400 */
  7011. #define RI_CMR2_PB_11                   (0x0800UL << RI_CMR2_PB_Pos)            /*!< 0x00000800 */
  7012. #define RI_CMR2_PB_12                   (0x1000UL << RI_CMR2_PB_Pos)            /*!< 0x00001000 */
  7013. #define RI_CMR2_PB_13                   (0x2000UL << RI_CMR2_PB_Pos)            /*!< 0x00002000 */
  7014. #define RI_CMR2_PB_14                   (0x4000UL << RI_CMR2_PB_Pos)            /*!< 0x00004000 */
  7015. #define RI_CMR2_PB_15                   (0x8000UL << RI_CMR2_PB_Pos)            /*!< 0x00008000 */
  7016.  
  7017. /********************  Bit definition for RI_CICR2 register  ********************/
  7018. #define RI_CICR2_PB_Pos                 (0U)                                  
  7019. #define RI_CICR2_PB_Msk                 (0xFFFFUL << RI_CICR2_PB_Pos)           /*!< 0x0000FFFF */
  7020. #define RI_CICR2_PB                     RI_CICR2_PB_Msk                        /*!< PB[15:0] Port B selection */
  7021. #define RI_CICR2_PB_0                   (0x0001UL << RI_CICR2_PB_Pos)           /*!< 0x00000001 */
  7022. #define RI_CICR2_PB_1                   (0x0002UL << RI_CICR2_PB_Pos)           /*!< 0x00000002 */
  7023. #define RI_CICR2_PB_2                   (0x0004UL << RI_CICR2_PB_Pos)           /*!< 0x00000004 */
  7024. #define RI_CICR2_PB_3                   (0x0008UL << RI_CICR2_PB_Pos)           /*!< 0x00000008 */
  7025. #define RI_CICR2_PB_4                   (0x0010UL << RI_CICR2_PB_Pos)           /*!< 0x00000010 */
  7026. #define RI_CICR2_PB_5                   (0x0020UL << RI_CICR2_PB_Pos)           /*!< 0x00000020 */
  7027. #define RI_CICR2_PB_6                   (0x0040UL << RI_CICR2_PB_Pos)           /*!< 0x00000040 */
  7028. #define RI_CICR2_PB_7                   (0x0080UL << RI_CICR2_PB_Pos)           /*!< 0x00000080 */
  7029. #define RI_CICR2_PB_8                   (0x0100UL << RI_CICR2_PB_Pos)           /*!< 0x00000100 */
  7030. #define RI_CICR2_PB_9                   (0x0200UL << RI_CICR2_PB_Pos)           /*!< 0x00000200 */
  7031. #define RI_CICR2_PB_10                  (0x0400UL << RI_CICR2_PB_Pos)           /*!< 0x00000400 */
  7032. #define RI_CICR2_PB_11                  (0x0800UL << RI_CICR2_PB_Pos)           /*!< 0x00000800 */
  7033. #define RI_CICR2_PB_12                  (0x1000UL << RI_CICR2_PB_Pos)           /*!< 0x00001000 */
  7034. #define RI_CICR2_PB_13                  (0x2000UL << RI_CICR2_PB_Pos)           /*!< 0x00002000 */
  7035. #define RI_CICR2_PB_14                  (0x4000UL << RI_CICR2_PB_Pos)           /*!< 0x00004000 */
  7036. #define RI_CICR2_PB_15                  (0x8000UL << RI_CICR2_PB_Pos)           /*!< 0x00008000 */
  7037.  
  7038. /********************  Bit definition for RI_ASMR3 register  ********************/
  7039. #define RI_ASMR3_PC_Pos                 (0U)                                  
  7040. #define RI_ASMR3_PC_Msk                 (0xFFFFUL << RI_ASMR3_PC_Pos)           /*!< 0x0000FFFF */
  7041. #define RI_ASMR3_PC                     RI_ASMR3_PC_Msk                        /*!< PC[15:0] Port C selection */
  7042. #define RI_ASMR3_PC_0                   (0x0001UL << RI_ASMR3_PC_Pos)           /*!< 0x00000001 */
  7043. #define RI_ASMR3_PC_1                   (0x0002UL << RI_ASMR3_PC_Pos)           /*!< 0x00000002 */
  7044. #define RI_ASMR3_PC_2                   (0x0004UL << RI_ASMR3_PC_Pos)           /*!< 0x00000004 */
  7045. #define RI_ASMR3_PC_3                   (0x0008UL << RI_ASMR3_PC_Pos)           /*!< 0x00000008 */
  7046. #define RI_ASMR3_PC_4                   (0x0010UL << RI_ASMR3_PC_Pos)           /*!< 0x00000010 */
  7047. #define RI_ASMR3_PC_5                   (0x0020UL << RI_ASMR3_PC_Pos)           /*!< 0x00000020 */
  7048. #define RI_ASMR3_PC_6                   (0x0040UL << RI_ASMR3_PC_Pos)           /*!< 0x00000040 */
  7049. #define RI_ASMR3_PC_7                   (0x0080UL << RI_ASMR3_PC_Pos)           /*!< 0x00000080 */
  7050. #define RI_ASMR3_PC_8                   (0x0100UL << RI_ASMR3_PC_Pos)           /*!< 0x00000100 */
  7051. #define RI_ASMR3_PC_9                   (0x0200UL << RI_ASMR3_PC_Pos)           /*!< 0x00000200 */
  7052. #define RI_ASMR3_PC_10                  (0x0400UL << RI_ASMR3_PC_Pos)           /*!< 0x00000400 */
  7053. #define RI_ASMR3_PC_11                  (0x0800UL << RI_ASMR3_PC_Pos)           /*!< 0x00000800 */
  7054. #define RI_ASMR3_PC_12                  (0x1000UL << RI_ASMR3_PC_Pos)           /*!< 0x00001000 */
  7055. #define RI_ASMR3_PC_13                  (0x2000UL << RI_ASMR3_PC_Pos)           /*!< 0x00002000 */
  7056. #define RI_ASMR3_PC_14                  (0x4000UL << RI_ASMR3_PC_Pos)           /*!< 0x00004000 */
  7057. #define RI_ASMR3_PC_15                  (0x8000UL << RI_ASMR3_PC_Pos)           /*!< 0x00008000 */
  7058.  
  7059. /********************  Bit definition for RI_CMR3 register  ********************/
  7060. #define RI_CMR3_PC_Pos                  (0U)                                  
  7061. #define RI_CMR3_PC_Msk                  (0xFFFFUL << RI_CMR3_PC_Pos)            /*!< 0x0000FFFF */
  7062. #define RI_CMR3_PC                      RI_CMR3_PC_Msk                         /*!< PC[15:0] Port C selection */
  7063. #define RI_CMR3_PC_0                    (0x0001UL << RI_CMR3_PC_Pos)            /*!< 0x00000001 */
  7064. #define RI_CMR3_PC_1                    (0x0002UL << RI_CMR3_PC_Pos)            /*!< 0x00000002 */
  7065. #define RI_CMR3_PC_2                    (0x0004UL << RI_CMR3_PC_Pos)            /*!< 0x00000004 */
  7066. #define RI_CMR3_PC_3                    (0x0008UL << RI_CMR3_PC_Pos)            /*!< 0x00000008 */
  7067. #define RI_CMR3_PC_4                    (0x0010UL << RI_CMR3_PC_Pos)            /*!< 0x00000010 */
  7068. #define RI_CMR3_PC_5                    (0x0020UL << RI_CMR3_PC_Pos)            /*!< 0x00000020 */
  7069. #define RI_CMR3_PC_6                    (0x0040UL << RI_CMR3_PC_Pos)            /*!< 0x00000040 */
  7070. #define RI_CMR3_PC_7                    (0x0080UL << RI_CMR3_PC_Pos)            /*!< 0x00000080 */
  7071. #define RI_CMR3_PC_8                    (0x0100UL << RI_CMR3_PC_Pos)            /*!< 0x00000100 */
  7072. #define RI_CMR3_PC_9                    (0x0200UL << RI_CMR3_PC_Pos)            /*!< 0x00000200 */
  7073. #define RI_CMR3_PC_10                   (0x0400UL << RI_CMR3_PC_Pos)            /*!< 0x00000400 */
  7074. #define RI_CMR3_PC_11                   (0x0800UL << RI_CMR3_PC_Pos)            /*!< 0x00000800 */
  7075. #define RI_CMR3_PC_12                   (0x1000UL << RI_CMR3_PC_Pos)            /*!< 0x00001000 */
  7076. #define RI_CMR3_PC_13                   (0x2000UL << RI_CMR3_PC_Pos)            /*!< 0x00002000 */
  7077. #define RI_CMR3_PC_14                   (0x4000UL << RI_CMR3_PC_Pos)            /*!< 0x00004000 */
  7078. #define RI_CMR3_PC_15                   (0x8000UL << RI_CMR3_PC_Pos)            /*!< 0x00008000 */
  7079.  
  7080. /********************  Bit definition for RI_CICR3 register  ********************/
  7081. #define RI_CICR3_PC_Pos                 (0U)                                  
  7082. #define RI_CICR3_PC_Msk                 (0xFFFFUL << RI_CICR3_PC_Pos)           /*!< 0x0000FFFF */
  7083. #define RI_CICR3_PC                     RI_CICR3_PC_Msk                        /*!< PC[15:0] Port C selection */
  7084. #define RI_CICR3_PC_0                   (0x0001UL << RI_CICR3_PC_Pos)           /*!< 0x00000001 */
  7085. #define RI_CICR3_PC_1                   (0x0002UL << RI_CICR3_PC_Pos)           /*!< 0x00000002 */
  7086. #define RI_CICR3_PC_2                   (0x0004UL << RI_CICR3_PC_Pos)           /*!< 0x00000004 */
  7087. #define RI_CICR3_PC_3                   (0x0008UL << RI_CICR3_PC_Pos)           /*!< 0x00000008 */
  7088. #define RI_CICR3_PC_4                   (0x0010UL << RI_CICR3_PC_Pos)           /*!< 0x00000010 */
  7089. #define RI_CICR3_PC_5                   (0x0020UL << RI_CICR3_PC_Pos)           /*!< 0x00000020 */
  7090. #define RI_CICR3_PC_6                   (0x0040UL << RI_CICR3_PC_Pos)           /*!< 0x00000040 */
  7091. #define RI_CICR3_PC_7                   (0x0080UL << RI_CICR3_PC_Pos)           /*!< 0x00000080 */
  7092. #define RI_CICR3_PC_8                   (0x0100UL << RI_CICR3_PC_Pos)           /*!< 0x00000100 */
  7093. #define RI_CICR3_PC_9                   (0x0200UL << RI_CICR3_PC_Pos)           /*!< 0x00000200 */
  7094. #define RI_CICR3_PC_10                  (0x0400UL << RI_CICR3_PC_Pos)           /*!< 0x00000400 */
  7095. #define RI_CICR3_PC_11                  (0x0800UL << RI_CICR3_PC_Pos)           /*!< 0x00000800 */
  7096. #define RI_CICR3_PC_12                  (0x1000UL << RI_CICR3_PC_Pos)           /*!< 0x00001000 */
  7097. #define RI_CICR3_PC_13                  (0x2000UL << RI_CICR3_PC_Pos)           /*!< 0x00002000 */
  7098. #define RI_CICR3_PC_14                  (0x4000UL << RI_CICR3_PC_Pos)           /*!< 0x00004000 */
  7099. #define RI_CICR3_PC_15                  (0x8000UL << RI_CICR3_PC_Pos)           /*!< 0x00008000 */
  7100.  
  7101. /********************  Bit definition for RI_ASMR4 register  ********************/
  7102. #define RI_ASMR4_PF_Pos                 (0U)                                  
  7103. #define RI_ASMR4_PF_Msk                 (0xFFFFUL << RI_ASMR4_PF_Pos)           /*!< 0x0000FFFF */
  7104. #define RI_ASMR4_PF                     RI_ASMR4_PF_Msk                        /*!< PF[15:0] Port F selection */
  7105. #define RI_ASMR4_PF_0                   (0x0001UL << RI_ASMR4_PF_Pos)           /*!< 0x00000001 */
  7106. #define RI_ASMR4_PF_1                   (0x0002UL << RI_ASMR4_PF_Pos)           /*!< 0x00000002 */
  7107. #define RI_ASMR4_PF_2                   (0x0004UL << RI_ASMR4_PF_Pos)           /*!< 0x00000004 */
  7108. #define RI_ASMR4_PF_3                   (0x0008UL << RI_ASMR4_PF_Pos)           /*!< 0x00000008 */
  7109. #define RI_ASMR4_PF_4                   (0x0010UL << RI_ASMR4_PF_Pos)           /*!< 0x00000010 */
  7110. #define RI_ASMR4_PF_5                   (0x0020UL << RI_ASMR4_PF_Pos)           /*!< 0x00000020 */
  7111. #define RI_ASMR4_PF_6                   (0x0040UL << RI_ASMR4_PF_Pos)           /*!< 0x00000040 */
  7112. #define RI_ASMR4_PF_7                   (0x0080UL << RI_ASMR4_PF_Pos)           /*!< 0x00000080 */
  7113. #define RI_ASMR4_PF_8                   (0x0100UL << RI_ASMR4_PF_Pos)           /*!< 0x00000100 */
  7114. #define RI_ASMR4_PF_9                   (0x0200UL << RI_ASMR4_PF_Pos)           /*!< 0x00000200 */
  7115. #define RI_ASMR4_PF_10                  (0x0400UL << RI_ASMR4_PF_Pos)           /*!< 0x00000400 */
  7116. #define RI_ASMR4_PF_11                  (0x0800UL << RI_ASMR4_PF_Pos)           /*!< 0x00000800 */
  7117. #define RI_ASMR4_PF_12                  (0x1000UL << RI_ASMR4_PF_Pos)           /*!< 0x00001000 */
  7118. #define RI_ASMR4_PF_13                  (0x2000UL << RI_ASMR4_PF_Pos)           /*!< 0x00002000 */
  7119. #define RI_ASMR4_PF_14                  (0x4000UL << RI_ASMR4_PF_Pos)           /*!< 0x00004000 */
  7120. #define RI_ASMR4_PF_15                  (0x8000UL << RI_ASMR4_PF_Pos)           /*!< 0x00008000 */
  7121.  
  7122. /********************  Bit definition for RI_CMR4 register  ********************/
  7123. #define RI_CMR4_PF_Pos                  (0U)                                  
  7124. #define RI_CMR4_PF_Msk                  (0xFFFFUL << RI_CMR4_PF_Pos)            /*!< 0x0000FFFF */
  7125. #define RI_CMR4_PF                      RI_CMR4_PF_Msk                         /*!< PF[15:0] Port F selection */
  7126. #define RI_CMR4_PF_0                    (0x0001UL << RI_CMR4_PF_Pos)            /*!< 0x00000001 */
  7127. #define RI_CMR4_PF_1                    (0x0002UL << RI_CMR4_PF_Pos)            /*!< 0x00000002 */
  7128. #define RI_CMR4_PF_2                    (0x0004UL << RI_CMR4_PF_Pos)            /*!< 0x00000004 */
  7129. #define RI_CMR4_PF_3                    (0x0008UL << RI_CMR4_PF_Pos)            /*!< 0x00000008 */
  7130. #define RI_CMR4_PF_4                    (0x0010UL << RI_CMR4_PF_Pos)            /*!< 0x00000010 */
  7131. #define RI_CMR4_PF_5                    (0x0020UL << RI_CMR4_PF_Pos)            /*!< 0x00000020 */
  7132. #define RI_CMR4_PF_6                    (0x0040UL << RI_CMR4_PF_Pos)            /*!< 0x00000040 */
  7133. #define RI_CMR4_PF_7                    (0x0080UL << RI_CMR4_PF_Pos)            /*!< 0x00000080 */
  7134. #define RI_CMR4_PF_8                    (0x0100UL << RI_CMR4_PF_Pos)            /*!< 0x00000100 */
  7135. #define RI_CMR4_PF_9                    (0x0200UL << RI_CMR4_PF_Pos)            /*!< 0x00000200 */
  7136. #define RI_CMR4_PF_10                   (0x0400UL << RI_CMR4_PF_Pos)            /*!< 0x00000400 */
  7137. #define RI_CMR4_PF_11                   (0x0800UL << RI_CMR4_PF_Pos)            /*!< 0x00000800 */
  7138. #define RI_CMR4_PF_12                   (0x1000UL << RI_CMR4_PF_Pos)            /*!< 0x00001000 */
  7139. #define RI_CMR4_PF_13                   (0x2000UL << RI_CMR4_PF_Pos)            /*!< 0x00002000 */
  7140. #define RI_CMR4_PF_14                   (0x4000UL << RI_CMR4_PF_Pos)            /*!< 0x00004000 */
  7141. #define RI_CMR4_PF_15                   (0x8000UL << RI_CMR4_PF_Pos)            /*!< 0x00008000 */
  7142.  
  7143. /********************  Bit definition for RI_CICR4 register  ********************/
  7144. #define RI_CICR4_PF_Pos                 (0U)                                  
  7145. #define RI_CICR4_PF_Msk                 (0xFFFFUL << RI_CICR4_PF_Pos)           /*!< 0x0000FFFF */
  7146. #define RI_CICR4_PF                     RI_CICR4_PF_Msk                        /*!< PF[15:0] Port F selection */
  7147. #define RI_CICR4_PF_0                   (0x0001UL << RI_CICR4_PF_Pos)           /*!< 0x00000001 */
  7148. #define RI_CICR4_PF_1                   (0x0002UL << RI_CICR4_PF_Pos)           /*!< 0x00000002 */
  7149. #define RI_CICR4_PF_2                   (0x0004UL << RI_CICR4_PF_Pos)           /*!< 0x00000004 */
  7150. #define RI_CICR4_PF_3                   (0x0008UL << RI_CICR4_PF_Pos)           /*!< 0x00000008 */
  7151. #define RI_CICR4_PF_4                   (0x0010UL << RI_CICR4_PF_Pos)           /*!< 0x00000010 */
  7152. #define RI_CICR4_PF_5                   (0x0020UL << RI_CICR4_PF_Pos)           /*!< 0x00000020 */
  7153. #define RI_CICR4_PF_6                   (0x0040UL << RI_CICR4_PF_Pos)           /*!< 0x00000040 */
  7154. #define RI_CICR4_PF_7                   (0x0080UL << RI_CICR4_PF_Pos)           /*!< 0x00000080 */
  7155. #define RI_CICR4_PF_8                   (0x0100UL << RI_CICR4_PF_Pos)           /*!< 0x00000100 */
  7156. #define RI_CICR4_PF_9                   (0x0200UL << RI_CICR4_PF_Pos)           /*!< 0x00000200 */
  7157. #define RI_CICR4_PF_10                  (0x0400UL << RI_CICR4_PF_Pos)           /*!< 0x00000400 */
  7158. #define RI_CICR4_PF_11                  (0x0800UL << RI_CICR4_PF_Pos)           /*!< 0x00000800 */
  7159. #define RI_CICR4_PF_12                  (0x1000UL << RI_CICR4_PF_Pos)           /*!< 0x00001000 */
  7160. #define RI_CICR4_PF_13                  (0x2000UL << RI_CICR4_PF_Pos)           /*!< 0x00002000 */
  7161. #define RI_CICR4_PF_14                  (0x4000UL << RI_CICR4_PF_Pos)           /*!< 0x00004000 */
  7162. #define RI_CICR4_PF_15                  (0x8000UL << RI_CICR4_PF_Pos)           /*!< 0x00008000 */
  7163.  
  7164. /********************  Bit definition for RI_ASMR5 register  ********************/
  7165. #define RI_ASMR5_PG_Pos                 (0U)                                  
  7166. #define RI_ASMR5_PG_Msk                 (0xFFFFUL << RI_ASMR5_PG_Pos)           /*!< 0x0000FFFF */
  7167. #define RI_ASMR5_PG                     RI_ASMR5_PG_Msk                        /*!< PG[15:0] Port G selection */
  7168. #define RI_ASMR5_PG_0                   (0x0001UL << RI_ASMR5_PG_Pos)           /*!< 0x00000001 */
  7169. #define RI_ASMR5_PG_1                   (0x0002UL << RI_ASMR5_PG_Pos)           /*!< 0x00000002 */
  7170. #define RI_ASMR5_PG_2                   (0x0004UL << RI_ASMR5_PG_Pos)           /*!< 0x00000004 */
  7171. #define RI_ASMR5_PG_3                   (0x0008UL << RI_ASMR5_PG_Pos)           /*!< 0x00000008 */
  7172. #define RI_ASMR5_PG_4                   (0x0010UL << RI_ASMR5_PG_Pos)           /*!< 0x00000010 */
  7173. #define RI_ASMR5_PG_5                   (0x0020UL << RI_ASMR5_PG_Pos)           /*!< 0x00000020 */
  7174. #define RI_ASMR5_PG_6                   (0x0040UL << RI_ASMR5_PG_Pos)           /*!< 0x00000040 */
  7175. #define RI_ASMR5_PG_7                   (0x0080UL << RI_ASMR5_PG_Pos)           /*!< 0x00000080 */
  7176. #define RI_ASMR5_PG_8                   (0x0100UL << RI_ASMR5_PG_Pos)           /*!< 0x00000100 */
  7177. #define RI_ASMR5_PG_9                   (0x0200UL << RI_ASMR5_PG_Pos)           /*!< 0x00000200 */
  7178. #define RI_ASMR5_PG_10                  (0x0400UL << RI_ASMR5_PG_Pos)           /*!< 0x00000400 */
  7179. #define RI_ASMR5_PG_11                  (0x0800UL << RI_ASMR5_PG_Pos)           /*!< 0x00000800 */
  7180. #define RI_ASMR5_PG_12                  (0x1000UL << RI_ASMR5_PG_Pos)           /*!< 0x00001000 */
  7181. #define RI_ASMR5_PG_13                  (0x2000UL << RI_ASMR5_PG_Pos)           /*!< 0x00002000 */
  7182. #define RI_ASMR5_PG_14                  (0x4000UL << RI_ASMR5_PG_Pos)           /*!< 0x00004000 */
  7183. #define RI_ASMR5_PG_15                  (0x8000UL << RI_ASMR5_PG_Pos)           /*!< 0x00008000 */
  7184.  
  7185. /********************  Bit definition for RI_CMR5 register  ********************/
  7186. #define RI_CMR5_PG_Pos                  (0U)                                  
  7187. #define RI_CMR5_PG_Msk                  (0xFFFFUL << RI_CMR5_PG_Pos)            /*!< 0x0000FFFF */
  7188. #define RI_CMR5_PG                      RI_CMR5_PG_Msk                         /*!< PG[15:0] Port G selection */
  7189. #define RI_CMR5_PG_0                    (0x0001UL << RI_CMR5_PG_Pos)            /*!< 0x00000001 */
  7190. #define RI_CMR5_PG_1                    (0x0002UL << RI_CMR5_PG_Pos)            /*!< 0x00000002 */
  7191. #define RI_CMR5_PG_2                    (0x0004UL << RI_CMR5_PG_Pos)            /*!< 0x00000004 */
  7192. #define RI_CMR5_PG_3                    (0x0008UL << RI_CMR5_PG_Pos)            /*!< 0x00000008 */
  7193. #define RI_CMR5_PG_4                    (0x0010UL << RI_CMR5_PG_Pos)            /*!< 0x00000010 */
  7194. #define RI_CMR5_PG_5                    (0x0020UL << RI_CMR5_PG_Pos)            /*!< 0x00000020 */
  7195. #define RI_CMR5_PG_6                    (0x0040UL << RI_CMR5_PG_Pos)            /*!< 0x00000040 */
  7196. #define RI_CMR5_PG_7                    (0x0080UL << RI_CMR5_PG_Pos)            /*!< 0x00000080 */
  7197. #define RI_CMR5_PG_8                    (0x0100UL << RI_CMR5_PG_Pos)            /*!< 0x00000100 */
  7198. #define RI_CMR5_PG_9                    (0x0200UL << RI_CMR5_PG_Pos)            /*!< 0x00000200 */
  7199. #define RI_CMR5_PG_10                   (0x0400UL << RI_CMR5_PG_Pos)            /*!< 0x00000400 */
  7200. #define RI_CMR5_PG_11                   (0x0800UL << RI_CMR5_PG_Pos)            /*!< 0x00000800 */
  7201. #define RI_CMR5_PG_12                   (0x1000UL << RI_CMR5_PG_Pos)            /*!< 0x00001000 */
  7202. #define RI_CMR5_PG_13                   (0x2000UL << RI_CMR5_PG_Pos)            /*!< 0x00002000 */
  7203. #define RI_CMR5_PG_14                   (0x4000UL << RI_CMR5_PG_Pos)            /*!< 0x00004000 */
  7204. #define RI_CMR5_PG_15                   (0x8000UL << RI_CMR5_PG_Pos)            /*!< 0x00008000 */
  7205.  
  7206. /********************  Bit definition for RI_CICR5 register  ********************/
  7207. #define RI_CICR5_PG_Pos                 (0U)                                  
  7208. #define RI_CICR5_PG_Msk                 (0xFFFFUL << RI_CICR5_PG_Pos)           /*!< 0x0000FFFF */
  7209. #define RI_CICR5_PG                     RI_CICR5_PG_Msk                        /*!< PG[15:0] Port G selection */
  7210. #define RI_CICR5_PG_0                   (0x0001UL << RI_CICR5_PG_Pos)           /*!< 0x00000001 */
  7211. #define RI_CICR5_PG_1                   (0x0002UL << RI_CICR5_PG_Pos)           /*!< 0x00000002 */
  7212. #define RI_CICR5_PG_2                   (0x0004UL << RI_CICR5_PG_Pos)           /*!< 0x00000004 */
  7213. #define RI_CICR5_PG_3                   (0x0008UL << RI_CICR5_PG_Pos)           /*!< 0x00000008 */
  7214. #define RI_CICR5_PG_4                   (0x0010UL << RI_CICR5_PG_Pos)           /*!< 0x00000010 */
  7215. #define RI_CICR5_PG_5                   (0x0020UL << RI_CICR5_PG_Pos)           /*!< 0x00000020 */
  7216. #define RI_CICR5_PG_6                   (0x0040UL << RI_CICR5_PG_Pos)           /*!< 0x00000040 */
  7217. #define RI_CICR5_PG_7                   (0x0080UL << RI_CICR5_PG_Pos)           /*!< 0x00000080 */
  7218. #define RI_CICR5_PG_8                   (0x0100UL << RI_CICR5_PG_Pos)           /*!< 0x00000100 */
  7219. #define RI_CICR5_PG_9                   (0x0200UL << RI_CICR5_PG_Pos)           /*!< 0x00000200 */
  7220. #define RI_CICR5_PG_10                  (0x0400UL << RI_CICR5_PG_Pos)           /*!< 0x00000400 */
  7221. #define RI_CICR5_PG_11                  (0x0800UL << RI_CICR5_PG_Pos)           /*!< 0x00000800 */
  7222. #define RI_CICR5_PG_12                  (0x1000UL << RI_CICR5_PG_Pos)           /*!< 0x00001000 */
  7223. #define RI_CICR5_PG_13                  (0x2000UL << RI_CICR5_PG_Pos)           /*!< 0x00002000 */
  7224. #define RI_CICR5_PG_14                  (0x4000UL << RI_CICR5_PG_Pos)           /*!< 0x00004000 */
  7225. #define RI_CICR5_PG_15                  (0x8000UL << RI_CICR5_PG_Pos)           /*!< 0x00008000 */
  7226.  
  7227. /******************************************************************************/
  7228. /*                                                                            */
  7229. /*                               Timers (TIM)                                 */
  7230. /*                                                                            */
  7231. /******************************************************************************/
  7232.  
  7233. /*******************  Bit definition for TIM_CR1 register  ********************/
  7234. #define TIM_CR1_CEN_Pos                     (0U)                              
  7235. #define TIM_CR1_CEN_Msk                     (0x1UL << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  7236. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  7237. #define TIM_CR1_UDIS_Pos                    (1U)                              
  7238. #define TIM_CR1_UDIS_Msk                    (0x1UL << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  7239. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  7240. #define TIM_CR1_URS_Pos                     (2U)                              
  7241. #define TIM_CR1_URS_Msk                     (0x1UL << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  7242. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  7243. #define TIM_CR1_OPM_Pos                     (3U)                              
  7244. #define TIM_CR1_OPM_Msk                     (0x1UL << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  7245. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  7246. #define TIM_CR1_DIR_Pos                     (4U)                              
  7247. #define TIM_CR1_DIR_Msk                     (0x1UL << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  7248. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  7249.  
  7250. #define TIM_CR1_CMS_Pos                     (5U)                              
  7251. #define TIM_CR1_CMS_Msk                     (0x3UL << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  7252. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  7253. #define TIM_CR1_CMS_0                       (0x1UL << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  7254. #define TIM_CR1_CMS_1                       (0x2UL << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  7255.  
  7256. #define TIM_CR1_ARPE_Pos                    (7U)                              
  7257. #define TIM_CR1_ARPE_Msk                    (0x1UL << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  7258. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  7259.  
  7260. #define TIM_CR1_CKD_Pos                     (8U)                              
  7261. #define TIM_CR1_CKD_Msk                     (0x3UL << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  7262. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  7263. #define TIM_CR1_CKD_0                       (0x1UL << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  7264. #define TIM_CR1_CKD_1                       (0x2UL << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  7265.  
  7266. /*******************  Bit definition for TIM_CR2 register  ********************/
  7267. #define TIM_CR2_CCDS_Pos                    (3U)                              
  7268. #define TIM_CR2_CCDS_Msk                    (0x1UL << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  7269. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  7270.  
  7271. #define TIM_CR2_MMS_Pos                     (4U)                              
  7272. #define TIM_CR2_MMS_Msk                     (0x7UL << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  7273. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  7274. #define TIM_CR2_MMS_0                       (0x1UL << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  7275. #define TIM_CR2_MMS_1                       (0x2UL << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  7276. #define TIM_CR2_MMS_2                       (0x4UL << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  7277.  
  7278. #define TIM_CR2_TI1S_Pos                    (7U)                              
  7279. #define TIM_CR2_TI1S_Msk                    (0x1UL << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  7280. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  7281.  
  7282. /*******************  Bit definition for TIM_SMCR register  *******************/
  7283. #define TIM_SMCR_SMS_Pos                    (0U)                              
  7284. #define TIM_SMCR_SMS_Msk                    (0x7UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  7285. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  7286. #define TIM_SMCR_SMS_0                      (0x1UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  7287. #define TIM_SMCR_SMS_1                      (0x2UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  7288. #define TIM_SMCR_SMS_2                      (0x4UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  7289.  
  7290. #define TIM_SMCR_OCCS_Pos                   (3U)                              
  7291. #define TIM_SMCR_OCCS_Msk                   (0x1UL << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
  7292. #define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
  7293.  
  7294. #define TIM_SMCR_TS_Pos                     (4U)                              
  7295. #define TIM_SMCR_TS_Msk                     (0x7UL << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  7296. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  7297. #define TIM_SMCR_TS_0                       (0x1UL << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  7298. #define TIM_SMCR_TS_1                       (0x2UL << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  7299. #define TIM_SMCR_TS_2                       (0x4UL << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  7300.  
  7301. #define TIM_SMCR_MSM_Pos                    (7U)                              
  7302. #define TIM_SMCR_MSM_Msk                    (0x1UL << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  7303. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  7304.  
  7305. #define TIM_SMCR_ETF_Pos                    (8U)                              
  7306. #define TIM_SMCR_ETF_Msk                    (0xFUL << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  7307. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  7308. #define TIM_SMCR_ETF_0                      (0x1UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  7309. #define TIM_SMCR_ETF_1                      (0x2UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  7310. #define TIM_SMCR_ETF_2                      (0x4UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  7311. #define TIM_SMCR_ETF_3                      (0x8UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  7312.  
  7313. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  7314. #define TIM_SMCR_ETPS_Msk                   (0x3UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  7315. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  7316. #define TIM_SMCR_ETPS_0                     (0x1UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  7317. #define TIM_SMCR_ETPS_1                     (0x2UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  7318.  
  7319. #define TIM_SMCR_ECE_Pos                    (14U)                              
  7320. #define TIM_SMCR_ECE_Msk                    (0x1UL << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  7321. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  7322. #define TIM_SMCR_ETP_Pos                    (15U)                              
  7323. #define TIM_SMCR_ETP_Msk                    (0x1UL << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  7324. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  7325.  
  7326. /*******************  Bit definition for TIM_DIER register  *******************/
  7327. #define TIM_DIER_UIE_Pos                    (0U)                              
  7328. #define TIM_DIER_UIE_Msk                    (0x1UL << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  7329. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  7330. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  7331. #define TIM_DIER_CC1IE_Msk                  (0x1UL << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  7332. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  7333. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  7334. #define TIM_DIER_CC2IE_Msk                  (0x1UL << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  7335. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  7336. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  7337. #define TIM_DIER_CC3IE_Msk                  (0x1UL << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  7338. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  7339. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  7340. #define TIM_DIER_CC4IE_Msk                  (0x1UL << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  7341. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  7342. #define TIM_DIER_TIE_Pos                    (6U)                              
  7343. #define TIM_DIER_TIE_Msk                    (0x1UL << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  7344. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  7345. #define TIM_DIER_UDE_Pos                    (8U)                              
  7346. #define TIM_DIER_UDE_Msk                    (0x1UL << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  7347. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  7348. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  7349. #define TIM_DIER_CC1DE_Msk                  (0x1UL << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  7350. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  7351. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  7352. #define TIM_DIER_CC2DE_Msk                  (0x1UL << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  7353. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  7354. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  7355. #define TIM_DIER_CC3DE_Msk                  (0x1UL << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  7356. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  7357. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  7358. #define TIM_DIER_CC4DE_Msk                  (0x1UL << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  7359. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  7360. #define TIM_DIER_COMDE                      ((uint16_t)0x2000U)                /*!<COM DMA request enable */
  7361. #define TIM_DIER_TDE_Pos                    (14U)                              
  7362. #define TIM_DIER_TDE_Msk                    (0x1UL << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  7363. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  7364.  
  7365. /********************  Bit definition for TIM_SR register  ********************/
  7366. #define TIM_SR_UIF_Pos                      (0U)                              
  7367. #define TIM_SR_UIF_Msk                      (0x1UL << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  7368. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  7369. #define TIM_SR_CC1IF_Pos                    (1U)                              
  7370. #define TIM_SR_CC1IF_Msk                    (0x1UL << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  7371. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  7372. #define TIM_SR_CC2IF_Pos                    (2U)                              
  7373. #define TIM_SR_CC2IF_Msk                    (0x1UL << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  7374. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  7375. #define TIM_SR_CC3IF_Pos                    (3U)                              
  7376. #define TIM_SR_CC3IF_Msk                    (0x1UL << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  7377. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  7378. #define TIM_SR_CC4IF_Pos                    (4U)                              
  7379. #define TIM_SR_CC4IF_Msk                    (0x1UL << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  7380. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  7381. #define TIM_SR_TIF_Pos                      (6U)                              
  7382. #define TIM_SR_TIF_Msk                      (0x1UL << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  7383. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  7384. #define TIM_SR_CC1OF_Pos                    (9U)                              
  7385. #define TIM_SR_CC1OF_Msk                    (0x1UL << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  7386. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  7387. #define TIM_SR_CC2OF_Pos                    (10U)                              
  7388. #define TIM_SR_CC2OF_Msk                    (0x1UL << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  7389. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  7390. #define TIM_SR_CC3OF_Pos                    (11U)                              
  7391. #define TIM_SR_CC3OF_Msk                    (0x1UL << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  7392. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  7393. #define TIM_SR_CC4OF_Pos                    (12U)                              
  7394. #define TIM_SR_CC4OF_Msk                    (0x1UL << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  7395. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  7396.  
  7397. /*******************  Bit definition for TIM_EGR register  ********************/
  7398. #define TIM_EGR_UG_Pos                      (0U)                              
  7399. #define TIM_EGR_UG_Msk                      (0x1UL << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  7400. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  7401. #define TIM_EGR_CC1G_Pos                    (1U)                              
  7402. #define TIM_EGR_CC1G_Msk                    (0x1UL << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  7403. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  7404. #define TIM_EGR_CC2G_Pos                    (2U)                              
  7405. #define TIM_EGR_CC2G_Msk                    (0x1UL << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  7406. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  7407. #define TIM_EGR_CC3G_Pos                    (3U)                              
  7408. #define TIM_EGR_CC3G_Msk                    (0x1UL << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  7409. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  7410. #define TIM_EGR_CC4G_Pos                    (4U)                              
  7411. #define TIM_EGR_CC4G_Msk                    (0x1UL << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  7412. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  7413. #define TIM_EGR_TG_Pos                      (6U)                              
  7414. #define TIM_EGR_TG_Msk                      (0x1UL << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  7415. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  7416.                    
  7417. /******************  Bit definition for TIM_CCMR1 register  *******************/
  7418. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  7419. #define TIM_CCMR1_CC1S_Msk                  (0x3UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  7420. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  7421. #define TIM_CCMR1_CC1S_0                    (0x1UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  7422. #define TIM_CCMR1_CC1S_1                    (0x2UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  7423.  
  7424. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  7425. #define TIM_CCMR1_OC1FE_Msk                 (0x1UL << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  7426. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  7427. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  7428. #define TIM_CCMR1_OC1PE_Msk                 (0x1UL << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  7429. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  7430.  
  7431. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  7432. #define TIM_CCMR1_OC1M_Msk                  (0x7UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  7433. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  7434. #define TIM_CCMR1_OC1M_0                    (0x1UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  7435. #define TIM_CCMR1_OC1M_1                    (0x2UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  7436. #define TIM_CCMR1_OC1M_2                    (0x4UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  7437.  
  7438. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  7439. #define TIM_CCMR1_OC1CE_Msk                 (0x1UL << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  7440. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  7441.  
  7442. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  7443. #define TIM_CCMR1_CC2S_Msk                  (0x3UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  7444. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  7445. #define TIM_CCMR1_CC2S_0                    (0x1UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  7446. #define TIM_CCMR1_CC2S_1                    (0x2UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  7447.  
  7448. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  7449. #define TIM_CCMR1_OC2FE_Msk                 (0x1UL << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  7450. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  7451. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  7452. #define TIM_CCMR1_OC2PE_Msk                 (0x1UL << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  7453. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  7454.  
  7455. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  7456. #define TIM_CCMR1_OC2M_Msk                  (0x7UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  7457. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  7458. #define TIM_CCMR1_OC2M_0                    (0x1UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  7459. #define TIM_CCMR1_OC2M_1                    (0x2UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  7460. #define TIM_CCMR1_OC2M_2                    (0x4UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  7461.  
  7462. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  7463. #define TIM_CCMR1_OC2CE_Msk                 (0x1UL << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  7464. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  7465.  
  7466. /*----------------------------------------------------------------------------*/
  7467.  
  7468. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  7469. #define TIM_CCMR1_IC1PSC_Msk                (0x3UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  7470. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  7471. #define TIM_CCMR1_IC1PSC_0                  (0x1UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  7472. #define TIM_CCMR1_IC1PSC_1                  (0x2UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  7473.  
  7474. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  7475. #define TIM_CCMR1_IC1F_Msk                  (0xFUL << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  7476. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  7477. #define TIM_CCMR1_IC1F_0                    (0x1UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  7478. #define TIM_CCMR1_IC1F_1                    (0x2UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  7479. #define TIM_CCMR1_IC1F_2                    (0x4UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  7480. #define TIM_CCMR1_IC1F_3                    (0x8UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  7481.  
  7482. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  7483. #define TIM_CCMR1_IC2PSC_Msk                (0x3UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  7484. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  7485. #define TIM_CCMR1_IC2PSC_0                  (0x1UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  7486. #define TIM_CCMR1_IC2PSC_1                  (0x2UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  7487.  
  7488. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  7489. #define TIM_CCMR1_IC2F_Msk                  (0xFUL << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  7490. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  7491. #define TIM_CCMR1_IC2F_0                    (0x1UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  7492. #define TIM_CCMR1_IC2F_1                    (0x2UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  7493. #define TIM_CCMR1_IC2F_2                    (0x4UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  7494. #define TIM_CCMR1_IC2F_3                    (0x8UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  7495.  
  7496. /******************  Bit definition for TIM_CCMR2 register  *******************/
  7497. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  7498. #define TIM_CCMR2_CC3S_Msk                  (0x3UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  7499. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  7500. #define TIM_CCMR2_CC3S_0                    (0x1UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  7501. #define TIM_CCMR2_CC3S_1                    (0x2UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  7502.  
  7503. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  7504. #define TIM_CCMR2_OC3FE_Msk                 (0x1UL << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  7505. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  7506. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  7507. #define TIM_CCMR2_OC3PE_Msk                 (0x1UL << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  7508. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  7509.  
  7510. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  7511. #define TIM_CCMR2_OC3M_Msk                  (0x7UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  7512. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  7513. #define TIM_CCMR2_OC3M_0                    (0x1UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  7514. #define TIM_CCMR2_OC3M_1                    (0x2UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  7515. #define TIM_CCMR2_OC3M_2                    (0x4UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  7516.  
  7517. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  7518. #define TIM_CCMR2_OC3CE_Msk                 (0x1UL << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  7519. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  7520.  
  7521. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  7522. #define TIM_CCMR2_CC4S_Msk                  (0x3UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  7523. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  7524. #define TIM_CCMR2_CC4S_0                    (0x1UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  7525. #define TIM_CCMR2_CC4S_1                    (0x2UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  7526.  
  7527. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  7528. #define TIM_CCMR2_OC4FE_Msk                 (0x1UL << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  7529. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  7530. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  7531. #define TIM_CCMR2_OC4PE_Msk                 (0x1UL << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  7532. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  7533.  
  7534. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  7535. #define TIM_CCMR2_OC4M_Msk                  (0x7UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  7536. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  7537. #define TIM_CCMR2_OC4M_0                    (0x1UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  7538. #define TIM_CCMR2_OC4M_1                    (0x2UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  7539. #define TIM_CCMR2_OC4M_2                    (0x4UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  7540.  
  7541. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  7542. #define TIM_CCMR2_OC4CE_Msk                 (0x1UL << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  7543. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  7544.  
  7545. /*----------------------------------------------------------------------------*/
  7546.  
  7547. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  7548. #define TIM_CCMR2_IC3PSC_Msk                (0x3UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  7549. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  7550. #define TIM_CCMR2_IC3PSC_0                  (0x1UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  7551. #define TIM_CCMR2_IC3PSC_1                  (0x2UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  7552.  
  7553. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  7554. #define TIM_CCMR2_IC3F_Msk                  (0xFUL << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  7555. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  7556. #define TIM_CCMR2_IC3F_0                    (0x1UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  7557. #define TIM_CCMR2_IC3F_1                    (0x2UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  7558. #define TIM_CCMR2_IC3F_2                    (0x4UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  7559. #define TIM_CCMR2_IC3F_3                    (0x8UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  7560.  
  7561. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  7562. #define TIM_CCMR2_IC4PSC_Msk                (0x3UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  7563. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  7564. #define TIM_CCMR2_IC4PSC_0                  (0x1UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  7565. #define TIM_CCMR2_IC4PSC_1                  (0x2UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  7566.  
  7567. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  7568. #define TIM_CCMR2_IC4F_Msk                  (0xFUL << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  7569. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  7570. #define TIM_CCMR2_IC4F_0                    (0x1UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  7571. #define TIM_CCMR2_IC4F_1                    (0x2UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  7572. #define TIM_CCMR2_IC4F_2                    (0x4UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  7573. #define TIM_CCMR2_IC4F_3                    (0x8UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  7574.  
  7575. /*******************  Bit definition for TIM_CCER register  *******************/
  7576. #define TIM_CCER_CC1E_Pos                   (0U)                              
  7577. #define TIM_CCER_CC1E_Msk                   (0x1UL << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  7578. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  7579. #define TIM_CCER_CC1P_Pos                   (1U)                              
  7580. #define TIM_CCER_CC1P_Msk                   (0x1UL << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  7581. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  7582. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  7583. #define TIM_CCER_CC1NP_Msk                  (0x1UL << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  7584. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  7585. #define TIM_CCER_CC2E_Pos                   (4U)                              
  7586. #define TIM_CCER_CC2E_Msk                   (0x1UL << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  7587. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  7588. #define TIM_CCER_CC2P_Pos                   (5U)                              
  7589. #define TIM_CCER_CC2P_Msk                   (0x1UL << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  7590. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  7591. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  7592. #define TIM_CCER_CC2NP_Msk                  (0x1UL << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  7593. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  7594. #define TIM_CCER_CC3E_Pos                   (8U)                              
  7595. #define TIM_CCER_CC3E_Msk                   (0x1UL << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  7596. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  7597. #define TIM_CCER_CC3P_Pos                   (9U)                              
  7598. #define TIM_CCER_CC3P_Msk                   (0x1UL << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  7599. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  7600. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  7601. #define TIM_CCER_CC3NP_Msk                  (0x1UL << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  7602. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  7603. #define TIM_CCER_CC4E_Pos                   (12U)                              
  7604. #define TIM_CCER_CC4E_Msk                   (0x1UL << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  7605. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  7606. #define TIM_CCER_CC4P_Pos                   (13U)                              
  7607. #define TIM_CCER_CC4P_Msk                   (0x1UL << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  7608. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  7609. #define TIM_CCER_CC4NP_Pos                  (15U)                              
  7610. #define TIM_CCER_CC4NP_Msk                  (0x1UL << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
  7611. #define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
  7612.  
  7613. /*******************  Bit definition for TIM_CNT register  ********************/
  7614. #define TIM_CNT_CNT_Pos                     (0U)                              
  7615. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFUL << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  7616. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  7617.  
  7618. /*******************  Bit definition for TIM_PSC register  ********************/
  7619. #define TIM_PSC_PSC_Pos                     (0U)                              
  7620. #define TIM_PSC_PSC_Msk                     (0xFFFFUL << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  7621. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  7622.  
  7623. /*******************  Bit definition for TIM_ARR register  ********************/
  7624. #define TIM_ARR_ARR_Pos                     (0U)                              
  7625. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFUL << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  7626. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  7627.            
  7628. /*******************  Bit definition for TIM_CCR1 register  *******************/
  7629. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  7630. #define TIM_CCR1_CCR1_Msk                   (0xFFFFUL << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  7631. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  7632.  
  7633. /*******************  Bit definition for TIM_CCR2 register  *******************/
  7634. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  7635. #define TIM_CCR2_CCR2_Msk                   (0xFFFFUL << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  7636. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  7637.  
  7638. /*******************  Bit definition for TIM_CCR3 register  *******************/
  7639. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  7640. #define TIM_CCR3_CCR3_Msk                   (0xFFFFUL << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  7641. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  7642.  
  7643. /*******************  Bit definition for TIM_CCR4 register  *******************/
  7644. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  7645. #define TIM_CCR4_CCR4_Msk                   (0xFFFFUL << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  7646. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  7647.  
  7648. /*******************  Bit definition for TIM_DCR register  ********************/
  7649. #define TIM_DCR_DBA_Pos                     (0U)                              
  7650. #define TIM_DCR_DBA_Msk                     (0x1FUL << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  7651. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  7652. #define TIM_DCR_DBA_0                       (0x01UL << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  7653. #define TIM_DCR_DBA_1                       (0x02UL << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  7654. #define TIM_DCR_DBA_2                       (0x04UL << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  7655. #define TIM_DCR_DBA_3                       (0x08UL << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  7656. #define TIM_DCR_DBA_4                       (0x10UL << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  7657.  
  7658. #define TIM_DCR_DBL_Pos                     (8U)                              
  7659. #define TIM_DCR_DBL_Msk                     (0x1FUL << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  7660. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  7661. #define TIM_DCR_DBL_0                       (0x01UL << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  7662. #define TIM_DCR_DBL_1                       (0x02UL << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  7663. #define TIM_DCR_DBL_2                       (0x04UL << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  7664. #define TIM_DCR_DBL_3                       (0x08UL << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  7665. #define TIM_DCR_DBL_4                       (0x10UL << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  7666.  
  7667. /*******************  Bit definition for TIM_DMAR register  *******************/
  7668. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  7669. #define TIM_DMAR_DMAB_Msk                   (0xFFFFUL << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  7670. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  7671.  
  7672. /*******************  Bit definition for TIM_OR register  *********************/
  7673. #define TIM_OR_TI1RMP_Pos                   (0U)                              
  7674. #define TIM_OR_TI1RMP_Msk                   (0x3UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000003 */
  7675. #define TIM_OR_TI1RMP                       TIM_OR_TI1RMP_Msk                  /*!<TI1_RMP[1:0] bits (TIM Input 1 remap) */
  7676. #define TIM_OR_TI1RMP_0                     (0x1UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000001 */
  7677. #define TIM_OR_TI1RMP_1                     (0x2UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000002 */
  7678.  
  7679. #define TIM_OR_ETR_RMP_Pos                  (2U)                              
  7680. #define TIM_OR_ETR_RMP_Msk                  (0x1UL << TIM_OR_ETR_RMP_Pos)       /*!< 0x00000004 */
  7681. #define TIM_OR_ETR_RMP                      TIM_OR_ETR_RMP_Msk                 /*!<ETR_RMP bit (TIM10/11 ETR remap)*/
  7682. #define TIM_OR_TI1_RMP_RI_Pos               (3U)                              
  7683. #define TIM_OR_TI1_RMP_RI_Msk               (0x1UL << TIM_OR_TI1_RMP_RI_Pos)    /*!< 0x00000008 */
  7684. #define TIM_OR_TI1_RMP_RI                   TIM_OR_TI1_RMP_RI_Msk              /*!<TI1_RMP_RI bit (TIM10/11 Input 1 remap for Routing interface) */
  7685.  
  7686. /*----------------------------------------------------------------------------*/
  7687. #define TIM9_OR_ITR1_RMP_Pos                (2U)                              
  7688. #define TIM9_OR_ITR1_RMP_Msk                (0x1UL << TIM9_OR_ITR1_RMP_Pos)     /*!< 0x00000004 */
  7689. #define TIM9_OR_ITR1_RMP                    TIM9_OR_ITR1_RMP_Msk               /*!<ITR1_RMP bit (TIM9 Internal trigger 1 remap) */
  7690.  
  7691. /*----------------------------------------------------------------------------*/
  7692. #define TIM2_OR_ITR1_RMP_Pos                (0U)                              
  7693. #define TIM2_OR_ITR1_RMP_Msk                (0x1UL << TIM2_OR_ITR1_RMP_Pos)     /*!< 0x00000001 */
  7694. #define TIM2_OR_ITR1_RMP                    TIM2_OR_ITR1_RMP_Msk               /*!<ITR1_RMP bit (TIM2 Internal trigger 1 remap) */
  7695.  
  7696. /*----------------------------------------------------------------------------*/
  7697. #define TIM3_OR_ITR2_RMP_Pos                (0U)                              
  7698. #define TIM3_OR_ITR2_RMP_Msk                (0x1UL << TIM3_OR_ITR2_RMP_Pos)     /*!< 0x00000001 */
  7699. #define TIM3_OR_ITR2_RMP                    TIM3_OR_ITR2_RMP_Msk               /*!<ITR2_RMP bit (TIM3 Internal trigger 2 remap) */
  7700.  
  7701. /*----------------------------------------------------------------------------*/
  7702.  
  7703. /******************************************************************************/
  7704. /*                                                                            */
  7705. /*      Universal Synchronous Asynchronous Receiver Transmitter (USART)       */
  7706. /*                                                                            */
  7707. /******************************************************************************/
  7708.  
  7709. /*******************  Bit definition for USART_SR register  *******************/
  7710. #define USART_SR_PE_Pos                     (0U)                              
  7711. #define USART_SR_PE_Msk                     (0x1UL << USART_SR_PE_Pos)          /*!< 0x00000001 */
  7712. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  7713. #define USART_SR_FE_Pos                     (1U)                              
  7714. #define USART_SR_FE_Msk                     (0x1UL << USART_SR_FE_Pos)          /*!< 0x00000002 */
  7715. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  7716. #define USART_SR_NE_Pos                     (2U)                              
  7717. #define USART_SR_NE_Msk                     (0x1UL << USART_SR_NE_Pos)          /*!< 0x00000004 */
  7718. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  7719. #define USART_SR_ORE_Pos                    (3U)                              
  7720. #define USART_SR_ORE_Msk                    (0x1UL << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  7721. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  7722. #define USART_SR_IDLE_Pos                   (4U)                              
  7723. #define USART_SR_IDLE_Msk                   (0x1UL << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  7724. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  7725. #define USART_SR_RXNE_Pos                   (5U)                              
  7726. #define USART_SR_RXNE_Msk                   (0x1UL << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  7727. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  7728. #define USART_SR_TC_Pos                     (6U)                              
  7729. #define USART_SR_TC_Msk                     (0x1UL << USART_SR_TC_Pos)          /*!< 0x00000040 */
  7730. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  7731. #define USART_SR_TXE_Pos                    (7U)                              
  7732. #define USART_SR_TXE_Msk                    (0x1UL << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  7733. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  7734. #define USART_SR_LBD_Pos                    (8U)                              
  7735. #define USART_SR_LBD_Msk                    (0x1UL << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  7736. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  7737. #define USART_SR_CTS_Pos                    (9U)                              
  7738. #define USART_SR_CTS_Msk                    (0x1UL << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  7739. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  7740.  
  7741. /*******************  Bit definition for USART_DR register  *******************/
  7742. #define USART_DR_DR_Pos                     (0U)                              
  7743. #define USART_DR_DR_Msk                     (0x1FFUL << USART_DR_DR_Pos)        /*!< 0x000001FF */
  7744. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  7745.  
  7746. /******************  Bit definition for USART_BRR register  *******************/
  7747. #define USART_BRR_DIV_FRACTION_Pos          (0U)                              
  7748. #define USART_BRR_DIV_FRACTION_Msk          (0xFUL << USART_BRR_DIV_FRACTION_Pos) /*!< 0x0000000F */
  7749. #define USART_BRR_DIV_FRACTION              USART_BRR_DIV_FRACTION_Msk         /*!< Fraction of USARTDIV */
  7750. #define USART_BRR_DIV_MANTISSA_Pos          (4U)                              
  7751. #define USART_BRR_DIV_MANTISSA_Msk          (0xFFFUL << USART_BRR_DIV_MANTISSA_Pos) /*!< 0x0000FFF0 */
  7752. #define USART_BRR_DIV_MANTISSA              USART_BRR_DIV_MANTISSA_Msk         /*!< Mantissa of USARTDIV */
  7753.  
  7754. /******************  Bit definition for USART_CR1 register  *******************/
  7755. #define USART_CR1_SBK_Pos                   (0U)                              
  7756. #define USART_CR1_SBK_Msk                   (0x1UL << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  7757. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  7758. #define USART_CR1_RWU_Pos                   (1U)                              
  7759. #define USART_CR1_RWU_Msk                   (0x1UL << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  7760. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  7761. #define USART_CR1_RE_Pos                    (2U)                              
  7762. #define USART_CR1_RE_Msk                    (0x1UL << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  7763. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  7764. #define USART_CR1_TE_Pos                    (3U)                              
  7765. #define USART_CR1_TE_Msk                    (0x1UL << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  7766. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  7767. #define USART_CR1_IDLEIE_Pos                (4U)                              
  7768. #define USART_CR1_IDLEIE_Msk                (0x1UL << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  7769. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  7770. #define USART_CR1_RXNEIE_Pos                (5U)                              
  7771. #define USART_CR1_RXNEIE_Msk                (0x1UL << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  7772. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  7773. #define USART_CR1_TCIE_Pos                  (6U)                              
  7774. #define USART_CR1_TCIE_Msk                  (0x1UL << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  7775. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  7776. #define USART_CR1_TXEIE_Pos                 (7U)                              
  7777. #define USART_CR1_TXEIE_Msk                 (0x1UL << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  7778. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  7779. #define USART_CR1_PEIE_Pos                  (8U)                              
  7780. #define USART_CR1_PEIE_Msk                  (0x1UL << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  7781. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  7782. #define USART_CR1_PS_Pos                    (9U)                              
  7783. #define USART_CR1_PS_Msk                    (0x1UL << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  7784. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  7785. #define USART_CR1_PCE_Pos                   (10U)                              
  7786. #define USART_CR1_PCE_Msk                   (0x1UL << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  7787. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  7788. #define USART_CR1_WAKE_Pos                  (11U)                              
  7789. #define USART_CR1_WAKE_Msk                  (0x1UL << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  7790. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  7791. #define USART_CR1_M_Pos                     (12U)                              
  7792. #define USART_CR1_M_Msk                     (0x1UL << USART_CR1_M_Pos)          /*!< 0x00001000 */
  7793. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  7794. #define USART_CR1_UE_Pos                    (13U)                              
  7795. #define USART_CR1_UE_Msk                    (0x1UL << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  7796. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  7797. #define USART_CR1_OVER8_Pos                 (15U)                              
  7798. #define USART_CR1_OVER8_Msk                 (0x1UL << USART_CR1_OVER8_Pos)      /*!< 0x00008000 */
  7799. #define USART_CR1_OVER8                     USART_CR1_OVER8_Msk                /*!< Oversampling by 8-bit mode */
  7800.  
  7801. /******************  Bit definition for USART_CR2 register  *******************/
  7802. #define USART_CR2_ADD_Pos                   (0U)                              
  7803. #define USART_CR2_ADD_Msk                   (0xFUL << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  7804. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  7805. #define USART_CR2_LBDL_Pos                  (5U)                              
  7806. #define USART_CR2_LBDL_Msk                  (0x1UL << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  7807. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  7808. #define USART_CR2_LBDIE_Pos                 (6U)                              
  7809. #define USART_CR2_LBDIE_Msk                 (0x1UL << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  7810. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  7811. #define USART_CR2_LBCL_Pos                  (8U)                              
  7812. #define USART_CR2_LBCL_Msk                  (0x1UL << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  7813. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  7814. #define USART_CR2_CPHA_Pos                  (9U)                              
  7815. #define USART_CR2_CPHA_Msk                  (0x1UL << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  7816. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  7817. #define USART_CR2_CPOL_Pos                  (10U)                              
  7818. #define USART_CR2_CPOL_Msk                  (0x1UL << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  7819. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  7820. #define USART_CR2_CLKEN_Pos                 (11U)                              
  7821. #define USART_CR2_CLKEN_Msk                 (0x1UL << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  7822. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  7823.  
  7824. #define USART_CR2_STOP_Pos                  (12U)                              
  7825. #define USART_CR2_STOP_Msk                  (0x3UL << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  7826. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  7827. #define USART_CR2_STOP_0                    (0x1UL << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  7828. #define USART_CR2_STOP_1                    (0x2UL << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  7829.  
  7830. #define USART_CR2_LINEN_Pos                 (14U)                              
  7831. #define USART_CR2_LINEN_Msk                 (0x1UL << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  7832. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  7833.  
  7834. /******************  Bit definition for USART_CR3 register  *******************/
  7835. #define USART_CR3_EIE_Pos                   (0U)                              
  7836. #define USART_CR3_EIE_Msk                   (0x1UL << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  7837. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  7838. #define USART_CR3_IREN_Pos                  (1U)                              
  7839. #define USART_CR3_IREN_Msk                  (0x1UL << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  7840. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  7841. #define USART_CR3_IRLP_Pos                  (2U)                              
  7842. #define USART_CR3_IRLP_Msk                  (0x1UL << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  7843. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  7844. #define USART_CR3_HDSEL_Pos                 (3U)                              
  7845. #define USART_CR3_HDSEL_Msk                 (0x1UL << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  7846. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  7847. #define USART_CR3_NACK_Pos                  (4U)                              
  7848. #define USART_CR3_NACK_Msk                  (0x1UL << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  7849. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  7850. #define USART_CR3_SCEN_Pos                  (5U)                              
  7851. #define USART_CR3_SCEN_Msk                  (0x1UL << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  7852. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  7853. #define USART_CR3_DMAR_Pos                  (6U)                              
  7854. #define USART_CR3_DMAR_Msk                  (0x1UL << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  7855. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  7856. #define USART_CR3_DMAT_Pos                  (7U)                              
  7857. #define USART_CR3_DMAT_Msk                  (0x1UL << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  7858. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  7859. #define USART_CR3_RTSE_Pos                  (8U)                              
  7860. #define USART_CR3_RTSE_Msk                  (0x1UL << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  7861. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  7862. #define USART_CR3_CTSE_Pos                  (9U)                              
  7863. #define USART_CR3_CTSE_Msk                  (0x1UL << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  7864. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  7865. #define USART_CR3_CTSIE_Pos                 (10U)                              
  7866. #define USART_CR3_CTSIE_Msk                 (0x1UL << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  7867. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  7868. #define USART_CR3_ONEBIT_Pos                (11U)                              
  7869. #define USART_CR3_ONEBIT_Msk                (0x1UL << USART_CR3_ONEBIT_Pos)     /*!< 0x00000800 */
  7870. #define USART_CR3_ONEBIT                    USART_CR3_ONEBIT_Msk               /*!< One sample bit method enable */
  7871.  
  7872. /******************  Bit definition for USART_GTPR register  ******************/
  7873. #define USART_GTPR_PSC_Pos                  (0U)                              
  7874. #define USART_GTPR_PSC_Msk                  (0xFFUL << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  7875. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  7876. #define USART_GTPR_PSC_0                    (0x01UL << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  7877. #define USART_GTPR_PSC_1                    (0x02UL << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  7878. #define USART_GTPR_PSC_2                    (0x04UL << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  7879. #define USART_GTPR_PSC_3                    (0x08UL << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  7880. #define USART_GTPR_PSC_4                    (0x10UL << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  7881. #define USART_GTPR_PSC_5                    (0x20UL << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  7882. #define USART_GTPR_PSC_6                    (0x40UL << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  7883. #define USART_GTPR_PSC_7                    (0x80UL << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  7884.  
  7885. #define USART_GTPR_GT_Pos                   (8U)                              
  7886. #define USART_GTPR_GT_Msk                   (0xFFUL << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  7887. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  7888.  
  7889. /******************************************************************************/
  7890. /*                                                                            */
  7891. /*                     Universal Serial Bus (USB)                             */
  7892. /*                                                                            */
  7893. /******************************************************************************/
  7894.  
  7895. /*!<Endpoint-specific registers */
  7896.  
  7897. #define  USB_EP0R                              USB_BASE                        /*!< endpoint 0 register address */
  7898. #define  USB_EP1R                             (USB_BASE + 0x00000004U)         /*!< endpoint 1 register address */
  7899. #define  USB_EP2R                             (USB_BASE + 0x00000008U)         /*!< endpoint 2 register address */
  7900. #define  USB_EP3R                             (USB_BASE + 0x0000000CU)         /*!< endpoint 3 register address */
  7901. #define  USB_EP4R                             (USB_BASE + 0x00000010U)         /*!< endpoint 4 register address */
  7902. #define  USB_EP5R                             (USB_BASE + 0x00000014U)         /*!< endpoint 5 register address */
  7903. #define  USB_EP6R                             (USB_BASE + 0x00000018U)         /*!< endpoint 6 register address */
  7904. #define  USB_EP7R                             (USB_BASE + 0x0000001CU)         /*!< endpoint 7 register address */
  7905.  
  7906. /* bit positions */
  7907. #define USB_EP_CTR_RX_Pos                     (15U)                            
  7908. #define USB_EP_CTR_RX_Msk                     (0x1UL << USB_EP_CTR_RX_Pos)      /*!< 0x00008000 */
  7909. #define USB_EP_CTR_RX                         USB_EP_CTR_RX_Msk                /*!<  EndPoint Correct TRansfer RX */
  7910. #define USB_EP_DTOG_RX_Pos                    (14U)                            
  7911. #define USB_EP_DTOG_RX_Msk                    (0x1UL << USB_EP_DTOG_RX_Pos)     /*!< 0x00004000 */
  7912. #define USB_EP_DTOG_RX                        USB_EP_DTOG_RX_Msk               /*!<  EndPoint Data TOGGLE RX */
  7913. #define USB_EPRX_STAT_Pos                     (12U)                            
  7914. #define USB_EPRX_STAT_Msk                     (0x3UL << USB_EPRX_STAT_Pos)      /*!< 0x00003000 */
  7915. #define USB_EPRX_STAT                         USB_EPRX_STAT_Msk                /*!<  EndPoint RX STATus bit field */
  7916. #define USB_EP_SETUP_Pos                      (11U)                            
  7917. #define USB_EP_SETUP_Msk                      (0x1UL << USB_EP_SETUP_Pos)       /*!< 0x00000800 */
  7918. #define USB_EP_SETUP                          USB_EP_SETUP_Msk                 /*!<  EndPoint SETUP */
  7919. #define USB_EP_T_FIELD_Pos                    (9U)                            
  7920. #define USB_EP_T_FIELD_Msk                    (0x3UL << USB_EP_T_FIELD_Pos)     /*!< 0x00000600 */
  7921. #define USB_EP_T_FIELD                        USB_EP_T_FIELD_Msk               /*!<  EndPoint TYPE */
  7922. #define USB_EP_KIND_Pos                       (8U)                            
  7923. #define USB_EP_KIND_Msk                       (0x1UL << USB_EP_KIND_Pos)        /*!< 0x00000100 */
  7924. #define USB_EP_KIND                           USB_EP_KIND_Msk                  /*!<  EndPoint KIND */
  7925. #define USB_EP_CTR_TX_Pos                     (7U)                            
  7926. #define USB_EP_CTR_TX_Msk                     (0x1UL << USB_EP_CTR_TX_Pos)      /*!< 0x00000080 */
  7927. #define USB_EP_CTR_TX                         USB_EP_CTR_TX_Msk                /*!<  EndPoint Correct TRansfer TX */
  7928. #define USB_EP_DTOG_TX_Pos                    (6U)                            
  7929. #define USB_EP_DTOG_TX_Msk                    (0x1UL << USB_EP_DTOG_TX_Pos)     /*!< 0x00000040 */
  7930. #define USB_EP_DTOG_TX                        USB_EP_DTOG_TX_Msk               /*!<  EndPoint Data TOGGLE TX */
  7931. #define USB_EPTX_STAT_Pos                     (4U)                            
  7932. #define USB_EPTX_STAT_Msk                     (0x3UL << USB_EPTX_STAT_Pos)      /*!< 0x00000030 */
  7933. #define USB_EPTX_STAT                         USB_EPTX_STAT_Msk                /*!<  EndPoint TX STATus bit field */
  7934. #define USB_EPADDR_FIELD_Pos                  (0U)                            
  7935. #define USB_EPADDR_FIELD_Msk                  (0xFUL << USB_EPADDR_FIELD_Pos)   /*!< 0x0000000F */
  7936. #define USB_EPADDR_FIELD                      USB_EPADDR_FIELD_Msk             /*!<  EndPoint ADDRess FIELD */
  7937.  
  7938. /* EndPoint REGister MASK (no toggle fields) */
  7939. #define  USB_EPREG_MASK     (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
  7940.                                                                                /*!< EP_TYPE[1:0] EndPoint TYPE */
  7941. #define USB_EP_TYPE_MASK_Pos                  (9U)                            
  7942. #define USB_EP_TYPE_MASK_Msk                  (0x3UL << USB_EP_TYPE_MASK_Pos)   /*!< 0x00000600 */
  7943. #define USB_EP_TYPE_MASK                      USB_EP_TYPE_MASK_Msk             /*!< EndPoint TYPE Mask */
  7944. #define USB_EP_BULK                           (0x00000000U)                    /*!< EndPoint BULK */
  7945. #define USB_EP_CONTROL                        (0x00000200U)                    /*!< EndPoint CONTROL */
  7946. #define USB_EP_ISOCHRONOUS                    (0x00000400U)                    /*!< EndPoint ISOCHRONOUS */
  7947. #define USB_EP_INTERRUPT                      (0x00000600U)                    /*!< EndPoint INTERRUPT */
  7948. #define  USB_EP_T_MASK      (~USB_EP_T_FIELD & USB_EPREG_MASK)
  7949.                                                                  
  7950. #define  USB_EPKIND_MASK    (~USB_EP_KIND & USB_EPREG_MASK)            /*!< EP_KIND EndPoint KIND */
  7951.                                                                                /*!< STAT_TX[1:0] STATus for TX transfer */
  7952. #define USB_EP_TX_DIS                         (0x00000000U)                    /*!< EndPoint TX DISabled */
  7953. #define USB_EP_TX_STALL                       (0x00000010U)                    /*!< EndPoint TX STALLed */
  7954. #define USB_EP_TX_NAK                         (0x00000020U)                    /*!< EndPoint TX NAKed */
  7955. #define USB_EP_TX_VALID                       (0x00000030U)                    /*!< EndPoint TX VALID */
  7956. #define USB_EPTX_DTOG1                        (0x00000010U)                    /*!< EndPoint TX Data TOGgle bit1 */
  7957. #define USB_EPTX_DTOG2                        (0x00000020U)                    /*!< EndPoint TX Data TOGgle bit2 */
  7958. #define  USB_EPTX_DTOGMASK  (USB_EPTX_STAT|USB_EPREG_MASK)
  7959.                                                                                /*!< STAT_RX[1:0] STATus for RX transfer */
  7960. #define USB_EP_RX_DIS                         (0x00000000U)                    /*!< EndPoint RX DISabled */
  7961. #define USB_EP_RX_STALL                       (0x00001000U)                    /*!< EndPoint RX STALLed */
  7962. #define USB_EP_RX_NAK                         (0x00002000U)                    /*!< EndPoint RX NAKed */
  7963. #define USB_EP_RX_VALID                       (0x00003000U)                    /*!< EndPoint RX VALID */
  7964. #define USB_EPRX_DTOG1                        (0x00001000U)                    /*!< EndPoint RX Data TOGgle bit1 */
  7965. #define USB_EPRX_DTOG2                        (0x00002000U)                    /*!< EndPoint RX Data TOGgle bit1 */
  7966. #define  USB_EPRX_DTOGMASK  (USB_EPRX_STAT|USB_EPREG_MASK)
  7967.  
  7968. /*******************  Bit definition for USB_EP0R register  *******************/
  7969. #define USB_EP0R_EA_Pos                       (0U)                            
  7970. #define USB_EP0R_EA_Msk                       (0xFUL << USB_EP0R_EA_Pos)        /*!< 0x0000000F */
  7971. #define USB_EP0R_EA                           USB_EP0R_EA_Msk                  /*!<Endpoint Address */
  7972.  
  7973. #define USB_EP0R_STAT_TX_Pos                  (4U)                            
  7974. #define USB_EP0R_STAT_TX_Msk                  (0x3UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000030 */
  7975. #define USB_EP0R_STAT_TX                      USB_EP0R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  7976. #define USB_EP0R_STAT_TX_0                    (0x1UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000010 */
  7977. #define USB_EP0R_STAT_TX_1                    (0x2UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000020 */
  7978.  
  7979. #define USB_EP0R_DTOG_TX_Pos                  (6U)                            
  7980. #define USB_EP0R_DTOG_TX_Msk                  (0x1UL << USB_EP0R_DTOG_TX_Pos)   /*!< 0x00000040 */
  7981. #define USB_EP0R_DTOG_TX                      USB_EP0R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  7982. #define USB_EP0R_CTR_TX_Pos                   (7U)                            
  7983. #define USB_EP0R_CTR_TX_Msk                   (0x1UL << USB_EP0R_CTR_TX_Pos)    /*!< 0x00000080 */
  7984. #define USB_EP0R_CTR_TX                       USB_EP0R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  7985. #define USB_EP0R_EP_KIND_Pos                  (8U)                            
  7986. #define USB_EP0R_EP_KIND_Msk                  (0x1UL << USB_EP0R_EP_KIND_Pos)   /*!< 0x00000100 */
  7987. #define USB_EP0R_EP_KIND                      USB_EP0R_EP_KIND_Msk             /*!<Endpoint Kind */
  7988.  
  7989. #define USB_EP0R_EP_TYPE_Pos                  (9U)                            
  7990. #define USB_EP0R_EP_TYPE_Msk                  (0x3UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000600 */
  7991. #define USB_EP0R_EP_TYPE                      USB_EP0R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  7992. #define USB_EP0R_EP_TYPE_0                    (0x1UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000200 */
  7993. #define USB_EP0R_EP_TYPE_1                    (0x2UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000400 */
  7994.  
  7995. #define USB_EP0R_SETUP_Pos                    (11U)                            
  7996. #define USB_EP0R_SETUP_Msk                    (0x1UL << USB_EP0R_SETUP_Pos)     /*!< 0x00000800 */
  7997. #define USB_EP0R_SETUP                        USB_EP0R_SETUP_Msk               /*!<Setup transaction completed */
  7998.  
  7999. #define USB_EP0R_STAT_RX_Pos                  (12U)                            
  8000. #define USB_EP0R_STAT_RX_Msk                  (0x3UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00003000 */
  8001. #define USB_EP0R_STAT_RX                      USB_EP0R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8002. #define USB_EP0R_STAT_RX_0                    (0x1UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00001000 */
  8003. #define USB_EP0R_STAT_RX_1                    (0x2UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00002000 */
  8004.  
  8005. #define USB_EP0R_DTOG_RX_Pos                  (14U)                            
  8006. #define USB_EP0R_DTOG_RX_Msk                  (0x1UL << USB_EP0R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8007. #define USB_EP0R_DTOG_RX                      USB_EP0R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8008. #define USB_EP0R_CTR_RX_Pos                   (15U)                            
  8009. #define USB_EP0R_CTR_RX_Msk                   (0x1UL << USB_EP0R_CTR_RX_Pos)    /*!< 0x00008000 */
  8010. #define USB_EP0R_CTR_RX                       USB_EP0R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8011.  
  8012. /*******************  Bit definition for USB_EP1R register  *******************/
  8013. #define USB_EP1R_EA_Pos                       (0U)                            
  8014. #define USB_EP1R_EA_Msk                       (0xFUL << USB_EP1R_EA_Pos)        /*!< 0x0000000F */
  8015. #define USB_EP1R_EA                           USB_EP1R_EA_Msk                  /*!<Endpoint Address */
  8016.  
  8017. #define USB_EP1R_STAT_TX_Pos                  (4U)                            
  8018. #define USB_EP1R_STAT_TX_Msk                  (0x3UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000030 */
  8019. #define USB_EP1R_STAT_TX                      USB_EP1R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8020. #define USB_EP1R_STAT_TX_0                    (0x1UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000010 */
  8021. #define USB_EP1R_STAT_TX_1                    (0x2UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000020 */
  8022.  
  8023. #define USB_EP1R_DTOG_TX_Pos                  (6U)                            
  8024. #define USB_EP1R_DTOG_TX_Msk                  (0x1UL << USB_EP1R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8025. #define USB_EP1R_DTOG_TX                      USB_EP1R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8026. #define USB_EP1R_CTR_TX_Pos                   (7U)                            
  8027. #define USB_EP1R_CTR_TX_Msk                   (0x1UL << USB_EP1R_CTR_TX_Pos)    /*!< 0x00000080 */
  8028. #define USB_EP1R_CTR_TX                       USB_EP1R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8029. #define USB_EP1R_EP_KIND_Pos                  (8U)                            
  8030. #define USB_EP1R_EP_KIND_Msk                  (0x1UL << USB_EP1R_EP_KIND_Pos)   /*!< 0x00000100 */
  8031. #define USB_EP1R_EP_KIND                      USB_EP1R_EP_KIND_Msk             /*!<Endpoint Kind */
  8032.  
  8033. #define USB_EP1R_EP_TYPE_Pos                  (9U)                            
  8034. #define USB_EP1R_EP_TYPE_Msk                  (0x3UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8035. #define USB_EP1R_EP_TYPE                      USB_EP1R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8036. #define USB_EP1R_EP_TYPE_0                    (0x1UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8037. #define USB_EP1R_EP_TYPE_1                    (0x2UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8038.  
  8039. #define USB_EP1R_SETUP_Pos                    (11U)                            
  8040. #define USB_EP1R_SETUP_Msk                    (0x1UL << USB_EP1R_SETUP_Pos)     /*!< 0x00000800 */
  8041. #define USB_EP1R_SETUP                        USB_EP1R_SETUP_Msk               /*!<Setup transaction completed */
  8042.  
  8043. #define USB_EP1R_STAT_RX_Pos                  (12U)                            
  8044. #define USB_EP1R_STAT_RX_Msk                  (0x3UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00003000 */
  8045. #define USB_EP1R_STAT_RX                      USB_EP1R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8046. #define USB_EP1R_STAT_RX_0                    (0x1UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00001000 */
  8047. #define USB_EP1R_STAT_RX_1                    (0x2UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00002000 */
  8048.  
  8049. #define USB_EP1R_DTOG_RX_Pos                  (14U)                            
  8050. #define USB_EP1R_DTOG_RX_Msk                  (0x1UL << USB_EP1R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8051. #define USB_EP1R_DTOG_RX                      USB_EP1R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8052. #define USB_EP1R_CTR_RX_Pos                   (15U)                            
  8053. #define USB_EP1R_CTR_RX_Msk                   (0x1UL << USB_EP1R_CTR_RX_Pos)    /*!< 0x00008000 */
  8054. #define USB_EP1R_CTR_RX                       USB_EP1R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8055.  
  8056. /*******************  Bit definition for USB_EP2R register  *******************/
  8057. #define USB_EP2R_EA_Pos                       (0U)                            
  8058. #define USB_EP2R_EA_Msk                       (0xFUL << USB_EP2R_EA_Pos)        /*!< 0x0000000F */
  8059. #define USB_EP2R_EA                           USB_EP2R_EA_Msk                  /*!<Endpoint Address */
  8060.  
  8061. #define USB_EP2R_STAT_TX_Pos                  (4U)                            
  8062. #define USB_EP2R_STAT_TX_Msk                  (0x3UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000030 */
  8063. #define USB_EP2R_STAT_TX                      USB_EP2R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8064. #define USB_EP2R_STAT_TX_0                    (0x1UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000010 */
  8065. #define USB_EP2R_STAT_TX_1                    (0x2UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000020 */
  8066.  
  8067. #define USB_EP2R_DTOG_TX_Pos                  (6U)                            
  8068. #define USB_EP2R_DTOG_TX_Msk                  (0x1UL << USB_EP2R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8069. #define USB_EP2R_DTOG_TX                      USB_EP2R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8070. #define USB_EP2R_CTR_TX_Pos                   (7U)                            
  8071. #define USB_EP2R_CTR_TX_Msk                   (0x1UL << USB_EP2R_CTR_TX_Pos)    /*!< 0x00000080 */
  8072. #define USB_EP2R_CTR_TX                       USB_EP2R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8073. #define USB_EP2R_EP_KIND_Pos                  (8U)                            
  8074. #define USB_EP2R_EP_KIND_Msk                  (0x1UL << USB_EP2R_EP_KIND_Pos)   /*!< 0x00000100 */
  8075. #define USB_EP2R_EP_KIND                      USB_EP2R_EP_KIND_Msk             /*!<Endpoint Kind */
  8076.  
  8077. #define USB_EP2R_EP_TYPE_Pos                  (9U)                            
  8078. #define USB_EP2R_EP_TYPE_Msk                  (0x3UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8079. #define USB_EP2R_EP_TYPE                      USB_EP2R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8080. #define USB_EP2R_EP_TYPE_0                    (0x1UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8081. #define USB_EP2R_EP_TYPE_1                    (0x2UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8082.  
  8083. #define USB_EP2R_SETUP_Pos                    (11U)                            
  8084. #define USB_EP2R_SETUP_Msk                    (0x1UL << USB_EP2R_SETUP_Pos)     /*!< 0x00000800 */
  8085. #define USB_EP2R_SETUP                        USB_EP2R_SETUP_Msk               /*!<Setup transaction completed */
  8086.  
  8087. #define USB_EP2R_STAT_RX_Pos                  (12U)                            
  8088. #define USB_EP2R_STAT_RX_Msk                  (0x3UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00003000 */
  8089. #define USB_EP2R_STAT_RX                      USB_EP2R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8090. #define USB_EP2R_STAT_RX_0                    (0x1UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00001000 */
  8091. #define USB_EP2R_STAT_RX_1                    (0x2UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00002000 */
  8092.  
  8093. #define USB_EP2R_DTOG_RX_Pos                  (14U)                            
  8094. #define USB_EP2R_DTOG_RX_Msk                  (0x1UL << USB_EP2R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8095. #define USB_EP2R_DTOG_RX                      USB_EP2R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8096. #define USB_EP2R_CTR_RX_Pos                   (15U)                            
  8097. #define USB_EP2R_CTR_RX_Msk                   (0x1UL << USB_EP2R_CTR_RX_Pos)    /*!< 0x00008000 */
  8098. #define USB_EP2R_CTR_RX                       USB_EP2R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8099.  
  8100. /*******************  Bit definition for USB_EP3R register  *******************/
  8101. #define USB_EP3R_EA_Pos                       (0U)                            
  8102. #define USB_EP3R_EA_Msk                       (0xFUL << USB_EP3R_EA_Pos)        /*!< 0x0000000F */
  8103. #define USB_EP3R_EA                           USB_EP3R_EA_Msk                  /*!<Endpoint Address */
  8104.  
  8105. #define USB_EP3R_STAT_TX_Pos                  (4U)                            
  8106. #define USB_EP3R_STAT_TX_Msk                  (0x3UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000030 */
  8107. #define USB_EP3R_STAT_TX                      USB_EP3R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8108. #define USB_EP3R_STAT_TX_0                    (0x1UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000010 */
  8109. #define USB_EP3R_STAT_TX_1                    (0x2UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000020 */
  8110.  
  8111. #define USB_EP3R_DTOG_TX_Pos                  (6U)                            
  8112. #define USB_EP3R_DTOG_TX_Msk                  (0x1UL << USB_EP3R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8113. #define USB_EP3R_DTOG_TX                      USB_EP3R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8114. #define USB_EP3R_CTR_TX_Pos                   (7U)                            
  8115. #define USB_EP3R_CTR_TX_Msk                   (0x1UL << USB_EP3R_CTR_TX_Pos)    /*!< 0x00000080 */
  8116. #define USB_EP3R_CTR_TX                       USB_EP3R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8117. #define USB_EP3R_EP_KIND_Pos                  (8U)                            
  8118. #define USB_EP3R_EP_KIND_Msk                  (0x1UL << USB_EP3R_EP_KIND_Pos)   /*!< 0x00000100 */
  8119. #define USB_EP3R_EP_KIND                      USB_EP3R_EP_KIND_Msk             /*!<Endpoint Kind */
  8120.  
  8121. #define USB_EP3R_EP_TYPE_Pos                  (9U)                            
  8122. #define USB_EP3R_EP_TYPE_Msk                  (0x3UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8123. #define USB_EP3R_EP_TYPE                      USB_EP3R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8124. #define USB_EP3R_EP_TYPE_0                    (0x1UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8125. #define USB_EP3R_EP_TYPE_1                    (0x2UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8126.  
  8127. #define USB_EP3R_SETUP_Pos                    (11U)                            
  8128. #define USB_EP3R_SETUP_Msk                    (0x1UL << USB_EP3R_SETUP_Pos)     /*!< 0x00000800 */
  8129. #define USB_EP3R_SETUP                        USB_EP3R_SETUP_Msk               /*!<Setup transaction completed */
  8130.  
  8131. #define USB_EP3R_STAT_RX_Pos                  (12U)                            
  8132. #define USB_EP3R_STAT_RX_Msk                  (0x3UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00003000 */
  8133. #define USB_EP3R_STAT_RX                      USB_EP3R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8134. #define USB_EP3R_STAT_RX_0                    (0x1UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00001000 */
  8135. #define USB_EP3R_STAT_RX_1                    (0x2UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00002000 */
  8136.  
  8137. #define USB_EP3R_DTOG_RX_Pos                  (14U)                            
  8138. #define USB_EP3R_DTOG_RX_Msk                  (0x1UL << USB_EP3R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8139. #define USB_EP3R_DTOG_RX                      USB_EP3R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8140. #define USB_EP3R_CTR_RX_Pos                   (15U)                            
  8141. #define USB_EP3R_CTR_RX_Msk                   (0x1UL << USB_EP3R_CTR_RX_Pos)    /*!< 0x00008000 */
  8142. #define USB_EP3R_CTR_RX                       USB_EP3R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8143.  
  8144. /*******************  Bit definition for USB_EP4R register  *******************/
  8145. #define USB_EP4R_EA_Pos                       (0U)                            
  8146. #define USB_EP4R_EA_Msk                       (0xFUL << USB_EP4R_EA_Pos)        /*!< 0x0000000F */
  8147. #define USB_EP4R_EA                           USB_EP4R_EA_Msk                  /*!<Endpoint Address */
  8148.  
  8149. #define USB_EP4R_STAT_TX_Pos                  (4U)                            
  8150. #define USB_EP4R_STAT_TX_Msk                  (0x3UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000030 */
  8151. #define USB_EP4R_STAT_TX                      USB_EP4R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8152. #define USB_EP4R_STAT_TX_0                    (0x1UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000010 */
  8153. #define USB_EP4R_STAT_TX_1                    (0x2UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000020 */
  8154.  
  8155. #define USB_EP4R_DTOG_TX_Pos                  (6U)                            
  8156. #define USB_EP4R_DTOG_TX_Msk                  (0x1UL << USB_EP4R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8157. #define USB_EP4R_DTOG_TX                      USB_EP4R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8158. #define USB_EP4R_CTR_TX_Pos                   (7U)                            
  8159. #define USB_EP4R_CTR_TX_Msk                   (0x1UL << USB_EP4R_CTR_TX_Pos)    /*!< 0x00000080 */
  8160. #define USB_EP4R_CTR_TX                       USB_EP4R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8161. #define USB_EP4R_EP_KIND_Pos                  (8U)                            
  8162. #define USB_EP4R_EP_KIND_Msk                  (0x1UL << USB_EP4R_EP_KIND_Pos)   /*!< 0x00000100 */
  8163. #define USB_EP4R_EP_KIND                      USB_EP4R_EP_KIND_Msk             /*!<Endpoint Kind */
  8164.  
  8165. #define USB_EP4R_EP_TYPE_Pos                  (9U)                            
  8166. #define USB_EP4R_EP_TYPE_Msk                  (0x3UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8167. #define USB_EP4R_EP_TYPE                      USB_EP4R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8168. #define USB_EP4R_EP_TYPE_0                    (0x1UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8169. #define USB_EP4R_EP_TYPE_1                    (0x2UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8170.  
  8171. #define USB_EP4R_SETUP_Pos                    (11U)                            
  8172. #define USB_EP4R_SETUP_Msk                    (0x1UL << USB_EP4R_SETUP_Pos)     /*!< 0x00000800 */
  8173. #define USB_EP4R_SETUP                        USB_EP4R_SETUP_Msk               /*!<Setup transaction completed */
  8174.  
  8175. #define USB_EP4R_STAT_RX_Pos                  (12U)                            
  8176. #define USB_EP4R_STAT_RX_Msk                  (0x3UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00003000 */
  8177. #define USB_EP4R_STAT_RX                      USB_EP4R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8178. #define USB_EP4R_STAT_RX_0                    (0x1UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00001000 */
  8179. #define USB_EP4R_STAT_RX_1                    (0x2UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00002000 */
  8180.  
  8181. #define USB_EP4R_DTOG_RX_Pos                  (14U)                            
  8182. #define USB_EP4R_DTOG_RX_Msk                  (0x1UL << USB_EP4R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8183. #define USB_EP4R_DTOG_RX                      USB_EP4R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8184. #define USB_EP4R_CTR_RX_Pos                   (15U)                            
  8185. #define USB_EP4R_CTR_RX_Msk                   (0x1UL << USB_EP4R_CTR_RX_Pos)    /*!< 0x00008000 */
  8186. #define USB_EP4R_CTR_RX                       USB_EP4R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8187.  
  8188. /*******************  Bit definition for USB_EP5R register  *******************/
  8189. #define USB_EP5R_EA_Pos                       (0U)                            
  8190. #define USB_EP5R_EA_Msk                       (0xFUL << USB_EP5R_EA_Pos)        /*!< 0x0000000F */
  8191. #define USB_EP5R_EA                           USB_EP5R_EA_Msk                  /*!<Endpoint Address */
  8192.  
  8193. #define USB_EP5R_STAT_TX_Pos                  (4U)                            
  8194. #define USB_EP5R_STAT_TX_Msk                  (0x3UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000030 */
  8195. #define USB_EP5R_STAT_TX                      USB_EP5R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8196. #define USB_EP5R_STAT_TX_0                    (0x1UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000010 */
  8197. #define USB_EP5R_STAT_TX_1                    (0x2UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000020 */
  8198.  
  8199. #define USB_EP5R_DTOG_TX_Pos                  (6U)                            
  8200. #define USB_EP5R_DTOG_TX_Msk                  (0x1UL << USB_EP5R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8201. #define USB_EP5R_DTOG_TX                      USB_EP5R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8202. #define USB_EP5R_CTR_TX_Pos                   (7U)                            
  8203. #define USB_EP5R_CTR_TX_Msk                   (0x1UL << USB_EP5R_CTR_TX_Pos)    /*!< 0x00000080 */
  8204. #define USB_EP5R_CTR_TX                       USB_EP5R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8205. #define USB_EP5R_EP_KIND_Pos                  (8U)                            
  8206. #define USB_EP5R_EP_KIND_Msk                  (0x1UL << USB_EP5R_EP_KIND_Pos)   /*!< 0x00000100 */
  8207. #define USB_EP5R_EP_KIND                      USB_EP5R_EP_KIND_Msk             /*!<Endpoint Kind */
  8208.  
  8209. #define USB_EP5R_EP_TYPE_Pos                  (9U)                            
  8210. #define USB_EP5R_EP_TYPE_Msk                  (0x3UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8211. #define USB_EP5R_EP_TYPE                      USB_EP5R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8212. #define USB_EP5R_EP_TYPE_0                    (0x1UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8213. #define USB_EP5R_EP_TYPE_1                    (0x2UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8214.  
  8215. #define USB_EP5R_SETUP_Pos                    (11U)                            
  8216. #define USB_EP5R_SETUP_Msk                    (0x1UL << USB_EP5R_SETUP_Pos)     /*!< 0x00000800 */
  8217. #define USB_EP5R_SETUP                        USB_EP5R_SETUP_Msk               /*!<Setup transaction completed */
  8218.  
  8219. #define USB_EP5R_STAT_RX_Pos                  (12U)                            
  8220. #define USB_EP5R_STAT_RX_Msk                  (0x3UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00003000 */
  8221. #define USB_EP5R_STAT_RX                      USB_EP5R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8222. #define USB_EP5R_STAT_RX_0                    (0x1UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00001000 */
  8223. #define USB_EP5R_STAT_RX_1                    (0x2UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00002000 */
  8224.  
  8225. #define USB_EP5R_DTOG_RX_Pos                  (14U)                            
  8226. #define USB_EP5R_DTOG_RX_Msk                  (0x1UL << USB_EP5R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8227. #define USB_EP5R_DTOG_RX                      USB_EP5R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8228. #define USB_EP5R_CTR_RX_Pos                   (15U)                            
  8229. #define USB_EP5R_CTR_RX_Msk                   (0x1UL << USB_EP5R_CTR_RX_Pos)    /*!< 0x00008000 */
  8230. #define USB_EP5R_CTR_RX                       USB_EP5R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8231.  
  8232. /*******************  Bit definition for USB_EP6R register  *******************/
  8233. #define USB_EP6R_EA_Pos                       (0U)                            
  8234. #define USB_EP6R_EA_Msk                       (0xFUL << USB_EP6R_EA_Pos)        /*!< 0x0000000F */
  8235. #define USB_EP6R_EA                           USB_EP6R_EA_Msk                  /*!<Endpoint Address */
  8236.  
  8237. #define USB_EP6R_STAT_TX_Pos                  (4U)                            
  8238. #define USB_EP6R_STAT_TX_Msk                  (0x3UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000030 */
  8239. #define USB_EP6R_STAT_TX                      USB_EP6R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8240. #define USB_EP6R_STAT_TX_0                    (0x1UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000010 */
  8241. #define USB_EP6R_STAT_TX_1                    (0x2UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000020 */
  8242.  
  8243. #define USB_EP6R_DTOG_TX_Pos                  (6U)                            
  8244. #define USB_EP6R_DTOG_TX_Msk                  (0x1UL << USB_EP6R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8245. #define USB_EP6R_DTOG_TX                      USB_EP6R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8246. #define USB_EP6R_CTR_TX_Pos                   (7U)                            
  8247. #define USB_EP6R_CTR_TX_Msk                   (0x1UL << USB_EP6R_CTR_TX_Pos)    /*!< 0x00000080 */
  8248. #define USB_EP6R_CTR_TX                       USB_EP6R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8249. #define USB_EP6R_EP_KIND_Pos                  (8U)                            
  8250. #define USB_EP6R_EP_KIND_Msk                  (0x1UL << USB_EP6R_EP_KIND_Pos)   /*!< 0x00000100 */
  8251. #define USB_EP6R_EP_KIND                      USB_EP6R_EP_KIND_Msk             /*!<Endpoint Kind */
  8252.  
  8253. #define USB_EP6R_EP_TYPE_Pos                  (9U)                            
  8254. #define USB_EP6R_EP_TYPE_Msk                  (0x3UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8255. #define USB_EP6R_EP_TYPE                      USB_EP6R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8256. #define USB_EP6R_EP_TYPE_0                    (0x1UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8257. #define USB_EP6R_EP_TYPE_1                    (0x2UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8258.  
  8259. #define USB_EP6R_SETUP_Pos                    (11U)                            
  8260. #define USB_EP6R_SETUP_Msk                    (0x1UL << USB_EP6R_SETUP_Pos)     /*!< 0x00000800 */
  8261. #define USB_EP6R_SETUP                        USB_EP6R_SETUP_Msk               /*!<Setup transaction completed */
  8262.  
  8263. #define USB_EP6R_STAT_RX_Pos                  (12U)                            
  8264. #define USB_EP6R_STAT_RX_Msk                  (0x3UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00003000 */
  8265. #define USB_EP6R_STAT_RX                      USB_EP6R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8266. #define USB_EP6R_STAT_RX_0                    (0x1UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00001000 */
  8267. #define USB_EP6R_STAT_RX_1                    (0x2UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00002000 */
  8268.  
  8269. #define USB_EP6R_DTOG_RX_Pos                  (14U)                            
  8270. #define USB_EP6R_DTOG_RX_Msk                  (0x1UL << USB_EP6R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8271. #define USB_EP6R_DTOG_RX                      USB_EP6R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8272. #define USB_EP6R_CTR_RX_Pos                   (15U)                            
  8273. #define USB_EP6R_CTR_RX_Msk                   (0x1UL << USB_EP6R_CTR_RX_Pos)    /*!< 0x00008000 */
  8274. #define USB_EP6R_CTR_RX                       USB_EP6R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8275.  
  8276. /*******************  Bit definition for USB_EP7R register  *******************/
  8277. #define USB_EP7R_EA_Pos                       (0U)                            
  8278. #define USB_EP7R_EA_Msk                       (0xFUL << USB_EP7R_EA_Pos)        /*!< 0x0000000F */
  8279. #define USB_EP7R_EA                           USB_EP7R_EA_Msk                  /*!<Endpoint Address */
  8280.  
  8281. #define USB_EP7R_STAT_TX_Pos                  (4U)                            
  8282. #define USB_EP7R_STAT_TX_Msk                  (0x3UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000030 */
  8283. #define USB_EP7R_STAT_TX                      USB_EP7R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  8284. #define USB_EP7R_STAT_TX_0                    (0x1UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000010 */
  8285. #define USB_EP7R_STAT_TX_1                    (0x2UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000020 */
  8286.  
  8287. #define USB_EP7R_DTOG_TX_Pos                  (6U)                            
  8288. #define USB_EP7R_DTOG_TX_Msk                  (0x1UL << USB_EP7R_DTOG_TX_Pos)   /*!< 0x00000040 */
  8289. #define USB_EP7R_DTOG_TX                      USB_EP7R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  8290. #define USB_EP7R_CTR_TX_Pos                   (7U)                            
  8291. #define USB_EP7R_CTR_TX_Msk                   (0x1UL << USB_EP7R_CTR_TX_Pos)    /*!< 0x00000080 */
  8292. #define USB_EP7R_CTR_TX                       USB_EP7R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  8293. #define USB_EP7R_EP_KIND_Pos                  (8U)                            
  8294. #define USB_EP7R_EP_KIND_Msk                  (0x1UL << USB_EP7R_EP_KIND_Pos)   /*!< 0x00000100 */
  8295. #define USB_EP7R_EP_KIND                      USB_EP7R_EP_KIND_Msk             /*!<Endpoint Kind */
  8296.  
  8297. #define USB_EP7R_EP_TYPE_Pos                  (9U)                            
  8298. #define USB_EP7R_EP_TYPE_Msk                  (0x3UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000600 */
  8299. #define USB_EP7R_EP_TYPE                      USB_EP7R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  8300. #define USB_EP7R_EP_TYPE_0                    (0x1UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000200 */
  8301. #define USB_EP7R_EP_TYPE_1                    (0x2UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000400 */
  8302.  
  8303. #define USB_EP7R_SETUP_Pos                    (11U)                            
  8304. #define USB_EP7R_SETUP_Msk                    (0x1UL << USB_EP7R_SETUP_Pos)     /*!< 0x00000800 */
  8305. #define USB_EP7R_SETUP                        USB_EP7R_SETUP_Msk               /*!<Setup transaction completed */
  8306.  
  8307. #define USB_EP7R_STAT_RX_Pos                  (12U)                            
  8308. #define USB_EP7R_STAT_RX_Msk                  (0x3UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00003000 */
  8309. #define USB_EP7R_STAT_RX                      USB_EP7R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  8310. #define USB_EP7R_STAT_RX_0                    (0x1UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00001000 */
  8311. #define USB_EP7R_STAT_RX_1                    (0x2UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00002000 */
  8312.  
  8313. #define USB_EP7R_DTOG_RX_Pos                  (14U)                            
  8314. #define USB_EP7R_DTOG_RX_Msk                  (0x1UL << USB_EP7R_DTOG_RX_Pos)   /*!< 0x00004000 */
  8315. #define USB_EP7R_DTOG_RX                      USB_EP7R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  8316. #define USB_EP7R_CTR_RX_Pos                   (15U)                            
  8317. #define USB_EP7R_CTR_RX_Msk                   (0x1UL << USB_EP7R_CTR_RX_Pos)    /*!< 0x00008000 */
  8318. #define USB_EP7R_CTR_RX                       USB_EP7R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  8319.  
  8320. /*!<Common registers */
  8321.  
  8322. #define  USB_CNTR                             (USB_BASE + 0x00000040U)          /*!< Control register */
  8323. #define  USB_ISTR                             (USB_BASE + 0x00000044U)          /*!< Interrupt status register */
  8324. #define  USB_FNR                              (USB_BASE + 0x00000048U)          /*!< Frame number register */
  8325. #define  USB_DADDR                            (USB_BASE + 0x0000004CU)          /*!< Device address register */
  8326. #define  USB_BTABLE                           (USB_BASE + 0x00000050U)          /*!< Buffer Table address register */
  8327.  
  8328.  
  8329.  
  8330. /*******************  Bit definition for USB_CNTR register  *******************/
  8331. #define USB_CNTR_FRES_Pos                     (0U)                            
  8332. #define USB_CNTR_FRES_Msk                     (0x1UL << USB_CNTR_FRES_Pos)      /*!< 0x00000001 */
  8333. #define USB_CNTR_FRES                         USB_CNTR_FRES_Msk                /*!<Force USB Reset */
  8334. #define USB_CNTR_PDWN_Pos                     (1U)                            
  8335. #define USB_CNTR_PDWN_Msk                     (0x1UL << USB_CNTR_PDWN_Pos)      /*!< 0x00000002 */
  8336. #define USB_CNTR_PDWN                         USB_CNTR_PDWN_Msk                /*!<Power down */
  8337. #define USB_CNTR_LPMODE_Pos                   (2U)                            
  8338. #define USB_CNTR_LPMODE_Msk                   (0x1UL << USB_CNTR_LPMODE_Pos)    /*!< 0x00000004 */
  8339. #define USB_CNTR_LPMODE                       USB_CNTR_LPMODE_Msk              /*!<Low-power mode */
  8340. #define USB_CNTR_FSUSP_Pos                    (3U)                            
  8341. #define USB_CNTR_FSUSP_Msk                    (0x1UL << USB_CNTR_FSUSP_Pos)     /*!< 0x00000008 */
  8342. #define USB_CNTR_FSUSP                        USB_CNTR_FSUSP_Msk               /*!<Force suspend */
  8343. #define USB_CNTR_RESUME_Pos                   (4U)                            
  8344. #define USB_CNTR_RESUME_Msk                   (0x1UL << USB_CNTR_RESUME_Pos)    /*!< 0x00000010 */
  8345. #define USB_CNTR_RESUME                       USB_CNTR_RESUME_Msk              /*!<Resume request */
  8346. #define USB_CNTR_ESOFM_Pos                    (8U)                            
  8347. #define USB_CNTR_ESOFM_Msk                    (0x1UL << USB_CNTR_ESOFM_Pos)     /*!< 0x00000100 */
  8348. #define USB_CNTR_ESOFM                        USB_CNTR_ESOFM_Msk               /*!<Expected Start Of Frame Interrupt Mask */
  8349. #define USB_CNTR_SOFM_Pos                     (9U)                            
  8350. #define USB_CNTR_SOFM_Msk                     (0x1UL << USB_CNTR_SOFM_Pos)      /*!< 0x00000200 */
  8351. #define USB_CNTR_SOFM                         USB_CNTR_SOFM_Msk                /*!<Start Of Frame Interrupt Mask */
  8352. #define USB_CNTR_RESETM_Pos                   (10U)                            
  8353. #define USB_CNTR_RESETM_Msk                   (0x1UL << USB_CNTR_RESETM_Pos)    /*!< 0x00000400 */
  8354. #define USB_CNTR_RESETM                       USB_CNTR_RESETM_Msk              /*!<RESET Interrupt Mask */
  8355. #define USB_CNTR_SUSPM_Pos                    (11U)                            
  8356. #define USB_CNTR_SUSPM_Msk                    (0x1UL << USB_CNTR_SUSPM_Pos)     /*!< 0x00000800 */
  8357. #define USB_CNTR_SUSPM                        USB_CNTR_SUSPM_Msk               /*!<Suspend mode Interrupt Mask */
  8358. #define USB_CNTR_WKUPM_Pos                    (12U)                            
  8359. #define USB_CNTR_WKUPM_Msk                    (0x1UL << USB_CNTR_WKUPM_Pos)     /*!< 0x00001000 */
  8360. #define USB_CNTR_WKUPM                        USB_CNTR_WKUPM_Msk               /*!<Wakeup Interrupt Mask */
  8361. #define USB_CNTR_ERRM_Pos                     (13U)                            
  8362. #define USB_CNTR_ERRM_Msk                     (0x1UL << USB_CNTR_ERRM_Pos)      /*!< 0x00002000 */
  8363. #define USB_CNTR_ERRM                         USB_CNTR_ERRM_Msk                /*!<Error Interrupt Mask */
  8364. #define USB_CNTR_PMAOVRM_Pos                  (14U)                            
  8365. #define USB_CNTR_PMAOVRM_Msk                  (0x1UL << USB_CNTR_PMAOVRM_Pos)   /*!< 0x00004000 */
  8366. #define USB_CNTR_PMAOVRM                      USB_CNTR_PMAOVRM_Msk             /*!<Packet Memory Area Over / Underrun Interrupt Mask */
  8367. #define USB_CNTR_CTRM_Pos                     (15U)                            
  8368. #define USB_CNTR_CTRM_Msk                     (0x1UL << USB_CNTR_CTRM_Pos)      /*!< 0x00008000 */
  8369. #define USB_CNTR_CTRM                         USB_CNTR_CTRM_Msk                /*!<Correct Transfer Interrupt Mask */
  8370.  
  8371. /*******************  Bit definition for USB_ISTR register  *******************/
  8372. #define USB_ISTR_EP_ID_Pos                    (0U)                            
  8373. #define USB_ISTR_EP_ID_Msk                    (0xFUL << USB_ISTR_EP_ID_Pos)     /*!< 0x0000000F */
  8374. #define USB_ISTR_EP_ID                        USB_ISTR_EP_ID_Msk               /*!<Endpoint Identifier */
  8375. #define USB_ISTR_DIR_Pos                      (4U)                            
  8376. #define USB_ISTR_DIR_Msk                      (0x1UL << USB_ISTR_DIR_Pos)       /*!< 0x00000010 */
  8377. #define USB_ISTR_DIR                          USB_ISTR_DIR_Msk                 /*!<Direction of transaction */
  8378. #define USB_ISTR_ESOF_Pos                     (8U)                            
  8379. #define USB_ISTR_ESOF_Msk                     (0x1UL << USB_ISTR_ESOF_Pos)      /*!< 0x00000100 */
  8380. #define USB_ISTR_ESOF                         USB_ISTR_ESOF_Msk                /*!<Expected Start Of Frame */
  8381. #define USB_ISTR_SOF_Pos                      (9U)                            
  8382. #define USB_ISTR_SOF_Msk                      (0x1UL << USB_ISTR_SOF_Pos)       /*!< 0x00000200 */
  8383. #define USB_ISTR_SOF                          USB_ISTR_SOF_Msk                 /*!<Start Of Frame */
  8384. #define USB_ISTR_RESET_Pos                    (10U)                            
  8385. #define USB_ISTR_RESET_Msk                    (0x1UL << USB_ISTR_RESET_Pos)     /*!< 0x00000400 */
  8386. #define USB_ISTR_RESET                        USB_ISTR_RESET_Msk               /*!<USB RESET request */
  8387. #define USB_ISTR_SUSP_Pos                     (11U)                            
  8388. #define USB_ISTR_SUSP_Msk                     (0x1UL << USB_ISTR_SUSP_Pos)      /*!< 0x00000800 */
  8389. #define USB_ISTR_SUSP                         USB_ISTR_SUSP_Msk                /*!<Suspend mode request */
  8390. #define USB_ISTR_WKUP_Pos                     (12U)                            
  8391. #define USB_ISTR_WKUP_Msk                     (0x1UL << USB_ISTR_WKUP_Pos)      /*!< 0x00001000 */
  8392. #define USB_ISTR_WKUP                         USB_ISTR_WKUP_Msk                /*!<Wake up */
  8393. #define USB_ISTR_ERR_Pos                      (13U)                            
  8394. #define USB_ISTR_ERR_Msk                      (0x1UL << USB_ISTR_ERR_Pos)       /*!< 0x00002000 */
  8395. #define USB_ISTR_ERR                          USB_ISTR_ERR_Msk                 /*!<Error */
  8396. #define USB_ISTR_PMAOVR_Pos                   (14U)                            
  8397. #define USB_ISTR_PMAOVR_Msk                   (0x1UL << USB_ISTR_PMAOVR_Pos)    /*!< 0x00004000 */
  8398. #define USB_ISTR_PMAOVR                       USB_ISTR_PMAOVR_Msk              /*!<Packet Memory Area Over / Underrun */
  8399. #define USB_ISTR_CTR_Pos                      (15U)                            
  8400. #define USB_ISTR_CTR_Msk                      (0x1UL << USB_ISTR_CTR_Pos)       /*!< 0x00008000 */
  8401. #define USB_ISTR_CTR                          USB_ISTR_CTR_Msk                 /*!<Correct Transfer */
  8402.  
  8403. #define  USB_CLR_CTR                          (~USB_ISTR_CTR)                  /*!< clear Correct TRansfer bit */
  8404. #define  USB_CLR_PMAOVRM                      (~USB_ISTR_PMAOVR)               /*!< clear DMA OVeR/underrun bit*/
  8405. #define  USB_CLR_ERR                          (~USB_ISTR_ERR)                  /*!< clear ERRor bit */
  8406. #define  USB_CLR_WKUP                         (~USB_ISTR_WKUP)                 /*!< clear WaKe UP bit */
  8407. #define  USB_CLR_SUSP                         (~USB_ISTR_SUSP)                 /*!< clear SUSPend bit */
  8408. #define  USB_CLR_RESET                        (~USB_ISTR_RESET)                /*!< clear RESET bit */
  8409. #define  USB_CLR_SOF                          (~USB_ISTR_SOF)                  /*!< clear Start Of Frame bit */
  8410. #define  USB_CLR_ESOF                         (~USB_ISTR_ESOF)                 /*!< clear Expected Start Of Frame bit */
  8411.  
  8412.  
  8413. /*******************  Bit definition for USB_FNR register  ********************/
  8414. #define USB_FNR_FN_Pos                        (0U)                            
  8415. #define USB_FNR_FN_Msk                        (0x7FFUL << USB_FNR_FN_Pos)       /*!< 0x000007FF */
  8416. #define USB_FNR_FN                            USB_FNR_FN_Msk                   /*!<Frame Number */
  8417. #define USB_FNR_LSOF_Pos                      (11U)                            
  8418. #define USB_FNR_LSOF_Msk                      (0x3UL << USB_FNR_LSOF_Pos)       /*!< 0x00001800 */
  8419. #define USB_FNR_LSOF                          USB_FNR_LSOF_Msk                 /*!<Lost SOF */
  8420. #define USB_FNR_LCK_Pos                       (13U)                            
  8421. #define USB_FNR_LCK_Msk                       (0x1UL << USB_FNR_LCK_Pos)        /*!< 0x00002000 */
  8422. #define USB_FNR_LCK                           USB_FNR_LCK_Msk                  /*!<Locked */
  8423. #define USB_FNR_RXDM_Pos                      (14U)                            
  8424. #define USB_FNR_RXDM_Msk                      (0x1UL << USB_FNR_RXDM_Pos)       /*!< 0x00004000 */
  8425. #define USB_FNR_RXDM                          USB_FNR_RXDM_Msk                 /*!<Receive Data - Line Status */
  8426. #define USB_FNR_RXDP_Pos                      (15U)                            
  8427. #define USB_FNR_RXDP_Msk                      (0x1UL << USB_FNR_RXDP_Pos)       /*!< 0x00008000 */
  8428. #define USB_FNR_RXDP                          USB_FNR_RXDP_Msk                 /*!<Receive Data + Line Status */
  8429.  
  8430. /******************  Bit definition for USB_DADDR register  *******************/
  8431. #define USB_DADDR_ADD_Pos                     (0U)                            
  8432. #define USB_DADDR_ADD_Msk                     (0x7FUL << USB_DADDR_ADD_Pos)     /*!< 0x0000007F */
  8433. #define USB_DADDR_ADD                         USB_DADDR_ADD_Msk                /*!<ADD[6:0] bits (Device Address) */
  8434. #define USB_DADDR_ADD0_Pos                    (0U)                            
  8435. #define USB_DADDR_ADD0_Msk                    (0x1UL << USB_DADDR_ADD0_Pos)     /*!< 0x00000001 */
  8436. #define USB_DADDR_ADD0                        USB_DADDR_ADD0_Msk               /*!<Bit 0 */
  8437. #define USB_DADDR_ADD1_Pos                    (1U)                            
  8438. #define USB_DADDR_ADD1_Msk                    (0x1UL << USB_DADDR_ADD1_Pos)     /*!< 0x00000002 */
  8439. #define USB_DADDR_ADD1                        USB_DADDR_ADD1_Msk               /*!<Bit 1 */
  8440. #define USB_DADDR_ADD2_Pos                    (2U)                            
  8441. #define USB_DADDR_ADD2_Msk                    (0x1UL << USB_DADDR_ADD2_Pos)     /*!< 0x00000004 */
  8442. #define USB_DADDR_ADD2                        USB_DADDR_ADD2_Msk               /*!<Bit 2 */
  8443. #define USB_DADDR_ADD3_Pos                    (3U)                            
  8444. #define USB_DADDR_ADD3_Msk                    (0x1UL << USB_DADDR_ADD3_Pos)     /*!< 0x00000008 */
  8445. #define USB_DADDR_ADD3                        USB_DADDR_ADD3_Msk               /*!<Bit 3 */
  8446. #define USB_DADDR_ADD4_Pos                    (4U)                            
  8447. #define USB_DADDR_ADD4_Msk                    (0x1UL << USB_DADDR_ADD4_Pos)     /*!< 0x00000010 */
  8448. #define USB_DADDR_ADD4                        USB_DADDR_ADD4_Msk               /*!<Bit 4 */
  8449. #define USB_DADDR_ADD5_Pos                    (5U)                            
  8450. #define USB_DADDR_ADD5_Msk                    (0x1UL << USB_DADDR_ADD5_Pos)     /*!< 0x00000020 */
  8451. #define USB_DADDR_ADD5                        USB_DADDR_ADD5_Msk               /*!<Bit 5 */
  8452. #define USB_DADDR_ADD6_Pos                    (6U)                            
  8453. #define USB_DADDR_ADD6_Msk                    (0x1UL << USB_DADDR_ADD6_Pos)     /*!< 0x00000040 */
  8454. #define USB_DADDR_ADD6                        USB_DADDR_ADD6_Msk               /*!<Bit 6 */
  8455.  
  8456. #define USB_DADDR_EF_Pos                      (7U)                            
  8457. #define USB_DADDR_EF_Msk                      (0x1UL << USB_DADDR_EF_Pos)       /*!< 0x00000080 */
  8458. #define USB_DADDR_EF                          USB_DADDR_EF_Msk                 /*!<Enable Function */
  8459.  
  8460. /******************  Bit definition for USB_BTABLE register  ******************/    
  8461. #define USB_BTABLE_BTABLE_Pos                 (3U)                            
  8462. #define USB_BTABLE_BTABLE_Msk                 (0x1FFFUL << USB_BTABLE_BTABLE_Pos) /*!< 0x0000FFF8 */
  8463. #define USB_BTABLE_BTABLE                     USB_BTABLE_BTABLE_Msk            /*!<Buffer Table */
  8464.  
  8465. /*!< Buffer descriptor table */
  8466. /*****************  Bit definition for USB_ADDR0_TX register  *****************/
  8467. #define USB_ADDR0_TX_ADDR0_TX_Pos             (1U)                            
  8468. #define USB_ADDR0_TX_ADDR0_TX_Msk             (0x7FFFUL << USB_ADDR0_TX_ADDR0_TX_Pos) /*!< 0x0000FFFE */
  8469. #define USB_ADDR0_TX_ADDR0_TX                 USB_ADDR0_TX_ADDR0_TX_Msk        /*!< Transmission Buffer Address 0 */
  8470.  
  8471. /*****************  Bit definition for USB_ADDR1_TX register  *****************/
  8472. #define USB_ADDR1_TX_ADDR1_TX_Pos             (1U)                            
  8473. #define USB_ADDR1_TX_ADDR1_TX_Msk             (0x7FFFUL << USB_ADDR1_TX_ADDR1_TX_Pos) /*!< 0x0000FFFE */
  8474. #define USB_ADDR1_TX_ADDR1_TX                 USB_ADDR1_TX_ADDR1_TX_Msk        /*!< Transmission Buffer Address 1 */
  8475.  
  8476. /*****************  Bit definition for USB_ADDR2_TX register  *****************/
  8477. #define USB_ADDR2_TX_ADDR2_TX_Pos             (1U)                            
  8478. #define USB_ADDR2_TX_ADDR2_TX_Msk             (0x7FFFUL << USB_ADDR2_TX_ADDR2_TX_Pos) /*!< 0x0000FFFE */
  8479. #define USB_ADDR2_TX_ADDR2_TX                 USB_ADDR2_TX_ADDR2_TX_Msk        /*!< Transmission Buffer Address 2 */
  8480.  
  8481. /*****************  Bit definition for USB_ADDR3_TX register  *****************/
  8482. #define USB_ADDR3_TX_ADDR3_TX_Pos             (1U)                            
  8483. #define USB_ADDR3_TX_ADDR3_TX_Msk             (0x7FFFUL << USB_ADDR3_TX_ADDR3_TX_Pos) /*!< 0x0000FFFE */
  8484. #define USB_ADDR3_TX_ADDR3_TX                 USB_ADDR3_TX_ADDR3_TX_Msk        /*!< Transmission Buffer Address 3 */
  8485.  
  8486. /*****************  Bit definition for USB_ADDR4_TX register  *****************/
  8487. #define USB_ADDR4_TX_ADDR4_TX_Pos             (1U)                            
  8488. #define USB_ADDR4_TX_ADDR4_TX_Msk             (0x7FFFUL << USB_ADDR4_TX_ADDR4_TX_Pos) /*!< 0x0000FFFE */
  8489. #define USB_ADDR4_TX_ADDR4_TX                 USB_ADDR4_TX_ADDR4_TX_Msk        /*!< Transmission Buffer Address 4 */
  8490.  
  8491. /*****************  Bit definition for USB_ADDR5_TX register  *****************/
  8492. #define USB_ADDR5_TX_ADDR5_TX_Pos             (1U)                            
  8493. #define USB_ADDR5_TX_ADDR5_TX_Msk             (0x7FFFUL << USB_ADDR5_TX_ADDR5_TX_Pos) /*!< 0x0000FFFE */
  8494. #define USB_ADDR5_TX_ADDR5_TX                 USB_ADDR5_TX_ADDR5_TX_Msk        /*!< Transmission Buffer Address 5 */
  8495.  
  8496. /*****************  Bit definition for USB_ADDR6_TX register  *****************/
  8497. #define USB_ADDR6_TX_ADDR6_TX_Pos             (1U)                            
  8498. #define USB_ADDR6_TX_ADDR6_TX_Msk             (0x7FFFUL << USB_ADDR6_TX_ADDR6_TX_Pos) /*!< 0x0000FFFE */
  8499. #define USB_ADDR6_TX_ADDR6_TX                 USB_ADDR6_TX_ADDR6_TX_Msk        /*!< Transmission Buffer Address 6 */
  8500.  
  8501. /*****************  Bit definition for USB_ADDR7_TX register  *****************/
  8502. #define USB_ADDR7_TX_ADDR7_TX_Pos             (1U)                            
  8503. #define USB_ADDR7_TX_ADDR7_TX_Msk             (0x7FFFUL << USB_ADDR7_TX_ADDR7_TX_Pos) /*!< 0x0000FFFE */
  8504. #define USB_ADDR7_TX_ADDR7_TX                 USB_ADDR7_TX_ADDR7_TX_Msk        /*!< Transmission Buffer Address 7 */
  8505.  
  8506. /*----------------------------------------------------------------------------*/
  8507.  
  8508. /*****************  Bit definition for USB_COUNT0_TX register  ****************/
  8509. #define USB_COUNT0_TX_COUNT0_TX_Pos           (0U)                            
  8510. #define USB_COUNT0_TX_COUNT0_TX_Msk           (0x3FFUL << USB_COUNT0_TX_COUNT0_TX_Pos) /*!< 0x000003FF */
  8511. #define USB_COUNT0_TX_COUNT0_TX               USB_COUNT0_TX_COUNT0_TX_Msk      /*!< Transmission Byte Count 0 */
  8512.  
  8513. /*****************  Bit definition for USB_COUNT1_TX register  ****************/
  8514. #define USB_COUNT1_TX_COUNT1_TX_Pos           (0U)                            
  8515. #define USB_COUNT1_TX_COUNT1_TX_Msk           (0x3FFUL << USB_COUNT1_TX_COUNT1_TX_Pos) /*!< 0x000003FF */
  8516. #define USB_COUNT1_TX_COUNT1_TX               USB_COUNT1_TX_COUNT1_TX_Msk      /*!< Transmission Byte Count 1 */
  8517.  
  8518. /*****************  Bit definition for USB_COUNT2_TX register  ****************/
  8519. #define USB_COUNT2_TX_COUNT2_TX_Pos           (0U)                            
  8520. #define USB_COUNT2_TX_COUNT2_TX_Msk           (0x3FFUL << USB_COUNT2_TX_COUNT2_TX_Pos) /*!< 0x000003FF */
  8521. #define USB_COUNT2_TX_COUNT2_TX               USB_COUNT2_TX_COUNT2_TX_Msk      /*!< Transmission Byte Count 2 */
  8522.  
  8523. /*****************  Bit definition for USB_COUNT3_TX register  ****************/
  8524. #define USB_COUNT3_TX_COUNT3_TX_Pos           (0U)                            
  8525. #define USB_COUNT3_TX_COUNT3_TX_Msk           (0x3FFUL << USB_COUNT3_TX_COUNT3_TX_Pos) /*!< 0x000003FF */
  8526. #define USB_COUNT3_TX_COUNT3_TX               USB_COUNT3_TX_COUNT3_TX_Msk      /*!< Transmission Byte Count 3 */
  8527.  
  8528. /*****************  Bit definition for USB_COUNT4_TX register  ****************/
  8529. #define USB_COUNT4_TX_COUNT4_TX_Pos           (0U)                            
  8530. #define USB_COUNT4_TX_COUNT4_TX_Msk           (0x3FFUL << USB_COUNT4_TX_COUNT4_TX_Pos) /*!< 0x000003FF */
  8531. #define USB_COUNT4_TX_COUNT4_TX               USB_COUNT4_TX_COUNT4_TX_Msk      /*!< Transmission Byte Count 4 */
  8532.  
  8533. /*****************  Bit definition for USB_COUNT5_TX register  ****************/
  8534. #define USB_COUNT5_TX_COUNT5_TX_Pos           (0U)                            
  8535. #define USB_COUNT5_TX_COUNT5_TX_Msk           (0x3FFUL << USB_COUNT5_TX_COUNT5_TX_Pos) /*!< 0x000003FF */
  8536. #define USB_COUNT5_TX_COUNT5_TX               USB_COUNT5_TX_COUNT5_TX_Msk      /*!< Transmission Byte Count 5 */
  8537.  
  8538. /*****************  Bit definition for USB_COUNT6_TX register  ****************/
  8539. #define USB_COUNT6_TX_COUNT6_TX_Pos           (0U)                            
  8540. #define USB_COUNT6_TX_COUNT6_TX_Msk           (0x3FFUL << USB_COUNT6_TX_COUNT6_TX_Pos) /*!< 0x000003FF */
  8541. #define USB_COUNT6_TX_COUNT6_TX               USB_COUNT6_TX_COUNT6_TX_Msk      /*!< Transmission Byte Count 6 */
  8542.  
  8543. /*****************  Bit definition for USB_COUNT7_TX register  ****************/
  8544. #define USB_COUNT7_TX_COUNT7_TX_Pos           (0U)                            
  8545. #define USB_COUNT7_TX_COUNT7_TX_Msk           (0x3FFUL << USB_COUNT7_TX_COUNT7_TX_Pos) /*!< 0x000003FF */
  8546. #define USB_COUNT7_TX_COUNT7_TX               USB_COUNT7_TX_COUNT7_TX_Msk      /*!< Transmission Byte Count 7 */
  8547.  
  8548. /*----------------------------------------------------------------------------*/
  8549.  
  8550. /****************  Bit definition for USB_COUNT0_TX_0 register  ***************/
  8551. #define USB_COUNT0_TX_0_COUNT0_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 0 (low) */
  8552.  
  8553. /****************  Bit definition for USB_COUNT0_TX_1 register  ***************/
  8554. #define USB_COUNT0_TX_1_COUNT0_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 0 (high) */
  8555.  
  8556. /****************  Bit definition for USB_COUNT1_TX_0 register  ***************/
  8557. #define USB_COUNT1_TX_0_COUNT1_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 1 (low) */
  8558.  
  8559. /****************  Bit definition for USB_COUNT1_TX_1 register  ***************/
  8560. #define USB_COUNT1_TX_1_COUNT1_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 1 (high) */
  8561.  
  8562. /****************  Bit definition for USB_COUNT2_TX_0 register  ***************/
  8563. #define USB_COUNT2_TX_0_COUNT2_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 2 (low) */
  8564.  
  8565. /****************  Bit definition for USB_COUNT2_TX_1 register  ***************/
  8566. #define USB_COUNT2_TX_1_COUNT2_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 2 (high) */
  8567.  
  8568. /****************  Bit definition for USB_COUNT3_TX_0 register  ***************/
  8569. #define USB_COUNT3_TX_0_COUNT3_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 3 (low) */
  8570.  
  8571. /****************  Bit definition for USB_COUNT3_TX_1 register  ***************/
  8572. #define USB_COUNT3_TX_1_COUNT3_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 3 (high) */
  8573.  
  8574. /****************  Bit definition for USB_COUNT4_TX_0 register  ***************/
  8575. #define USB_COUNT4_TX_0_COUNT4_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 4 (low) */
  8576.  
  8577. /****************  Bit definition for USB_COUNT4_TX_1 register  ***************/
  8578. #define USB_COUNT4_TX_1_COUNT4_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 4 (high) */
  8579.  
  8580. /****************  Bit definition for USB_COUNT5_TX_0 register  ***************/
  8581. #define USB_COUNT5_TX_0_COUNT5_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 5 (low) */
  8582.  
  8583. /****************  Bit definition for USB_COUNT5_TX_1 register  ***************/
  8584. #define USB_COUNT5_TX_1_COUNT5_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 5 (high) */
  8585.  
  8586. /****************  Bit definition for USB_COUNT6_TX_0 register  ***************/
  8587. #define USB_COUNT6_TX_0_COUNT6_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 6 (low) */
  8588.  
  8589. /****************  Bit definition for USB_COUNT6_TX_1 register  ***************/
  8590. #define USB_COUNT6_TX_1_COUNT6_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 6 (high) */
  8591.  
  8592. /****************  Bit definition for USB_COUNT7_TX_0 register  ***************/
  8593. #define USB_COUNT7_TX_0_COUNT7_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 7 (low) */
  8594.  
  8595. /****************  Bit definition for USB_COUNT7_TX_1 register  ***************/
  8596. #define USB_COUNT7_TX_1_COUNT7_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 7 (high) */
  8597.  
  8598. /*----------------------------------------------------------------------------*/
  8599.  
  8600. /*****************  Bit definition for USB_ADDR0_RX register  *****************/
  8601. #define USB_ADDR0_RX_ADDR0_RX_Pos             (1U)                            
  8602. #define USB_ADDR0_RX_ADDR0_RX_Msk             (0x7FFFUL << USB_ADDR0_RX_ADDR0_RX_Pos) /*!< 0x0000FFFE */
  8603. #define USB_ADDR0_RX_ADDR0_RX                 USB_ADDR0_RX_ADDR0_RX_Msk        /*!< Reception Buffer Address 0 */
  8604.  
  8605. /*****************  Bit definition for USB_ADDR1_RX register  *****************/
  8606. #define USB_ADDR1_RX_ADDR1_RX_Pos             (1U)                            
  8607. #define USB_ADDR1_RX_ADDR1_RX_Msk             (0x7FFFUL << USB_ADDR1_RX_ADDR1_RX_Pos) /*!< 0x0000FFFE */
  8608. #define USB_ADDR1_RX_ADDR1_RX                 USB_ADDR1_RX_ADDR1_RX_Msk        /*!< Reception Buffer Address 1 */
  8609.  
  8610. /*****************  Bit definition for USB_ADDR2_RX register  *****************/
  8611. #define USB_ADDR2_RX_ADDR2_RX_Pos             (1U)                            
  8612. #define USB_ADDR2_RX_ADDR2_RX_Msk             (0x7FFFUL << USB_ADDR2_RX_ADDR2_RX_Pos) /*!< 0x0000FFFE */
  8613. #define USB_ADDR2_RX_ADDR2_RX                 USB_ADDR2_RX_ADDR2_RX_Msk        /*!< Reception Buffer Address 2 */
  8614.  
  8615. /*****************  Bit definition for USB_ADDR3_RX register  *****************/
  8616. #define USB_ADDR3_RX_ADDR3_RX_Pos             (1U)                            
  8617. #define USB_ADDR3_RX_ADDR3_RX_Msk             (0x7FFFUL << USB_ADDR3_RX_ADDR3_RX_Pos) /*!< 0x0000FFFE */
  8618. #define USB_ADDR3_RX_ADDR3_RX                 USB_ADDR3_RX_ADDR3_RX_Msk        /*!< Reception Buffer Address 3 */
  8619.  
  8620. /*****************  Bit definition for USB_ADDR4_RX register  *****************/
  8621. #define USB_ADDR4_RX_ADDR4_RX_Pos             (1U)                            
  8622. #define USB_ADDR4_RX_ADDR4_RX_Msk             (0x7FFFUL << USB_ADDR4_RX_ADDR4_RX_Pos) /*!< 0x0000FFFE */
  8623. #define USB_ADDR4_RX_ADDR4_RX                 USB_ADDR4_RX_ADDR4_RX_Msk        /*!< Reception Buffer Address 4 */
  8624.  
  8625. /*****************  Bit definition for USB_ADDR5_RX register  *****************/
  8626. #define USB_ADDR5_RX_ADDR5_RX_Pos             (1U)                            
  8627. #define USB_ADDR5_RX_ADDR5_RX_Msk             (0x7FFFUL << USB_ADDR5_RX_ADDR5_RX_Pos) /*!< 0x0000FFFE */
  8628. #define USB_ADDR5_RX_ADDR5_RX                 USB_ADDR5_RX_ADDR5_RX_Msk        /*!< Reception Buffer Address 5 */
  8629.  
  8630. /*****************  Bit definition for USB_ADDR6_RX register  *****************/
  8631. #define USB_ADDR6_RX_ADDR6_RX_Pos             (1U)                            
  8632. #define USB_ADDR6_RX_ADDR6_RX_Msk             (0x7FFFUL << USB_ADDR6_RX_ADDR6_RX_Pos) /*!< 0x0000FFFE */
  8633. #define USB_ADDR6_RX_ADDR6_RX                 USB_ADDR6_RX_ADDR6_RX_Msk        /*!< Reception Buffer Address 6 */
  8634.  
  8635. /*****************  Bit definition for USB_ADDR7_RX register  *****************/
  8636. #define USB_ADDR7_RX_ADDR7_RX_Pos             (1U)                            
  8637. #define USB_ADDR7_RX_ADDR7_RX_Msk             (0x7FFFUL << USB_ADDR7_RX_ADDR7_RX_Pos) /*!< 0x0000FFFE */
  8638. #define USB_ADDR7_RX_ADDR7_RX                 USB_ADDR7_RX_ADDR7_RX_Msk        /*!< Reception Buffer Address 7 */
  8639.  
  8640. /*----------------------------------------------------------------------------*/
  8641.  
  8642. /*****************  Bit definition for USB_COUNT0_RX register  ****************/
  8643. #define USB_COUNT0_RX_COUNT0_RX_Pos           (0U)                            
  8644. #define USB_COUNT0_RX_COUNT0_RX_Msk           (0x3FFUL << USB_COUNT0_RX_COUNT0_RX_Pos) /*!< 0x000003FF */
  8645. #define USB_COUNT0_RX_COUNT0_RX               USB_COUNT0_RX_COUNT0_RX_Msk      /*!< Reception Byte Count */
  8646.  
  8647. #define USB_COUNT0_RX_NUM_BLOCK_Pos           (10U)                            
  8648. #define USB_COUNT0_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8649. #define USB_COUNT0_RX_NUM_BLOCK               USB_COUNT0_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8650. #define USB_COUNT0_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8651. #define USB_COUNT0_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8652. #define USB_COUNT0_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8653. #define USB_COUNT0_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8654. #define USB_COUNT0_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8655.  
  8656. #define USB_COUNT0_RX_BLSIZE_Pos              (15U)                            
  8657. #define USB_COUNT0_RX_BLSIZE_Msk              (0x1UL << USB_COUNT0_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8658. #define USB_COUNT0_RX_BLSIZE                  USB_COUNT0_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8659.  
  8660. /*****************  Bit definition for USB_COUNT1_RX register  ****************/
  8661. #define USB_COUNT1_RX_COUNT1_RX_Pos           (0U)                            
  8662. #define USB_COUNT1_RX_COUNT1_RX_Msk           (0x3FFUL << USB_COUNT1_RX_COUNT1_RX_Pos) /*!< 0x000003FF */
  8663. #define USB_COUNT1_RX_COUNT1_RX               USB_COUNT1_RX_COUNT1_RX_Msk      /*!< Reception Byte Count */
  8664.  
  8665. #define USB_COUNT1_RX_NUM_BLOCK_Pos           (10U)                            
  8666. #define USB_COUNT1_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8667. #define USB_COUNT1_RX_NUM_BLOCK               USB_COUNT1_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8668. #define USB_COUNT1_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8669. #define USB_COUNT1_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8670. #define USB_COUNT1_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8671. #define USB_COUNT1_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8672. #define USB_COUNT1_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8673.  
  8674. #define USB_COUNT1_RX_BLSIZE_Pos              (15U)                            
  8675. #define USB_COUNT1_RX_BLSIZE_Msk              (0x1UL << USB_COUNT1_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8676. #define USB_COUNT1_RX_BLSIZE                  USB_COUNT1_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8677.  
  8678. /*****************  Bit definition for USB_COUNT2_RX register  ****************/
  8679. #define USB_COUNT2_RX_COUNT2_RX_Pos           (0U)                            
  8680. #define USB_COUNT2_RX_COUNT2_RX_Msk           (0x3FFUL << USB_COUNT2_RX_COUNT2_RX_Pos) /*!< 0x000003FF */
  8681. #define USB_COUNT2_RX_COUNT2_RX               USB_COUNT2_RX_COUNT2_RX_Msk      /*!< Reception Byte Count */
  8682.  
  8683. #define USB_COUNT2_RX_NUM_BLOCK_Pos           (10U)                            
  8684. #define USB_COUNT2_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8685. #define USB_COUNT2_RX_NUM_BLOCK               USB_COUNT2_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8686. #define USB_COUNT2_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8687. #define USB_COUNT2_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8688. #define USB_COUNT2_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8689. #define USB_COUNT2_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8690. #define USB_COUNT2_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8691.  
  8692. #define USB_COUNT2_RX_BLSIZE_Pos              (15U)                            
  8693. #define USB_COUNT2_RX_BLSIZE_Msk              (0x1UL << USB_COUNT2_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8694. #define USB_COUNT2_RX_BLSIZE                  USB_COUNT2_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8695.  
  8696. /*****************  Bit definition for USB_COUNT3_RX register  ****************/
  8697. #define USB_COUNT3_RX_COUNT3_RX_Pos           (0U)                            
  8698. #define USB_COUNT3_RX_COUNT3_RX_Msk           (0x3FFUL << USB_COUNT3_RX_COUNT3_RX_Pos) /*!< 0x000003FF */
  8699. #define USB_COUNT3_RX_COUNT3_RX               USB_COUNT3_RX_COUNT3_RX_Msk      /*!< Reception Byte Count */
  8700.  
  8701. #define USB_COUNT3_RX_NUM_BLOCK_Pos           (10U)                            
  8702. #define USB_COUNT3_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8703. #define USB_COUNT3_RX_NUM_BLOCK               USB_COUNT3_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8704. #define USB_COUNT3_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8705. #define USB_COUNT3_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8706. #define USB_COUNT3_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8707. #define USB_COUNT3_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8708. #define USB_COUNT3_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8709.  
  8710. #define USB_COUNT3_RX_BLSIZE_Pos              (15U)                            
  8711. #define USB_COUNT3_RX_BLSIZE_Msk              (0x1UL << USB_COUNT3_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8712. #define USB_COUNT3_RX_BLSIZE                  USB_COUNT3_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8713.  
  8714. /*****************  Bit definition for USB_COUNT4_RX register  ****************/
  8715. #define USB_COUNT4_RX_COUNT4_RX_Pos           (0U)                            
  8716. #define USB_COUNT4_RX_COUNT4_RX_Msk           (0x3FFUL << USB_COUNT4_RX_COUNT4_RX_Pos) /*!< 0x000003FF */
  8717. #define USB_COUNT4_RX_COUNT4_RX               USB_COUNT4_RX_COUNT4_RX_Msk      /*!< Reception Byte Count */
  8718.  
  8719. #define USB_COUNT4_RX_NUM_BLOCK_Pos           (10U)                            
  8720. #define USB_COUNT4_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8721. #define USB_COUNT4_RX_NUM_BLOCK               USB_COUNT4_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8722. #define USB_COUNT4_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8723. #define USB_COUNT4_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8724. #define USB_COUNT4_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8725. #define USB_COUNT4_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8726. #define USB_COUNT4_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8727.  
  8728. #define USB_COUNT4_RX_BLSIZE_Pos              (15U)                            
  8729. #define USB_COUNT4_RX_BLSIZE_Msk              (0x1UL << USB_COUNT4_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8730. #define USB_COUNT4_RX_BLSIZE                  USB_COUNT4_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8731.  
  8732. /*****************  Bit definition for USB_COUNT5_RX register  ****************/
  8733. #define USB_COUNT5_RX_COUNT5_RX_Pos           (0U)                            
  8734. #define USB_COUNT5_RX_COUNT5_RX_Msk           (0x3FFUL << USB_COUNT5_RX_COUNT5_RX_Pos) /*!< 0x000003FF */
  8735. #define USB_COUNT5_RX_COUNT5_RX               USB_COUNT5_RX_COUNT5_RX_Msk      /*!< Reception Byte Count */
  8736.  
  8737. #define USB_COUNT5_RX_NUM_BLOCK_Pos           (10U)                            
  8738. #define USB_COUNT5_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8739. #define USB_COUNT5_RX_NUM_BLOCK               USB_COUNT5_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8740. #define USB_COUNT5_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8741. #define USB_COUNT5_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8742. #define USB_COUNT5_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8743. #define USB_COUNT5_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8744. #define USB_COUNT5_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8745.  
  8746. #define USB_COUNT5_RX_BLSIZE_Pos              (15U)                            
  8747. #define USB_COUNT5_RX_BLSIZE_Msk              (0x1UL << USB_COUNT5_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8748. #define USB_COUNT5_RX_BLSIZE                  USB_COUNT5_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8749.  
  8750. /*****************  Bit definition for USB_COUNT6_RX register  ****************/
  8751. #define USB_COUNT6_RX_COUNT6_RX_Pos           (0U)                            
  8752. #define USB_COUNT6_RX_COUNT6_RX_Msk           (0x3FFUL << USB_COUNT6_RX_COUNT6_RX_Pos) /*!< 0x000003FF */
  8753. #define USB_COUNT6_RX_COUNT6_RX               USB_COUNT6_RX_COUNT6_RX_Msk      /*!< Reception Byte Count */
  8754.  
  8755. #define USB_COUNT6_RX_NUM_BLOCK_Pos           (10U)                            
  8756. #define USB_COUNT6_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8757. #define USB_COUNT6_RX_NUM_BLOCK               USB_COUNT6_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8758. #define USB_COUNT6_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8759. #define USB_COUNT6_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8760. #define USB_COUNT6_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8761. #define USB_COUNT6_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8762. #define USB_COUNT6_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8763.  
  8764. #define USB_COUNT6_RX_BLSIZE_Pos              (15U)                            
  8765. #define USB_COUNT6_RX_BLSIZE_Msk              (0x1UL << USB_COUNT6_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8766. #define USB_COUNT6_RX_BLSIZE                  USB_COUNT6_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8767.  
  8768. /*****************  Bit definition for USB_COUNT7_RX register  ****************/
  8769. #define USB_COUNT7_RX_COUNT7_RX_Pos           (0U)                            
  8770. #define USB_COUNT7_RX_COUNT7_RX_Msk           (0x3FFUL << USB_COUNT7_RX_COUNT7_RX_Pos) /*!< 0x000003FF */
  8771. #define USB_COUNT7_RX_COUNT7_RX               USB_COUNT7_RX_COUNT7_RX_Msk      /*!< Reception Byte Count */
  8772.  
  8773. #define USB_COUNT7_RX_NUM_BLOCK_Pos           (10U)                            
  8774. #define USB_COUNT7_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  8775. #define USB_COUNT7_RX_NUM_BLOCK               USB_COUNT7_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  8776. #define USB_COUNT7_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  8777. #define USB_COUNT7_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  8778. #define USB_COUNT7_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  8779. #define USB_COUNT7_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  8780. #define USB_COUNT7_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  8781.  
  8782. #define USB_COUNT7_RX_BLSIZE_Pos              (15U)                            
  8783. #define USB_COUNT7_RX_BLSIZE_Msk              (0x1UL << USB_COUNT7_RX_BLSIZE_Pos) /*!< 0x00008000 */
  8784. #define USB_COUNT7_RX_BLSIZE                  USB_COUNT7_RX_BLSIZE_Msk         /*!< BLock SIZE */
  8785.  
  8786. /*----------------------------------------------------------------------------*/
  8787.  
  8788. /****************  Bit definition for USB_COUNT0_RX_0 register  ***************/
  8789. #define USB_COUNT0_RX_0_COUNT0_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8790.  
  8791. #define USB_COUNT0_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8792. #define USB_COUNT0_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8793. #define USB_COUNT0_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8794. #define USB_COUNT0_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8795. #define USB_COUNT0_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8796. #define USB_COUNT0_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8797.  
  8798. #define USB_COUNT0_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8799.  
  8800. /****************  Bit definition for USB_COUNT0_RX_1 register  ***************/
  8801. #define USB_COUNT0_RX_1_COUNT0_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8802.  
  8803. #define USB_COUNT0_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8804. #define USB_COUNT0_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 1 */
  8805. #define USB_COUNT0_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8806. #define USB_COUNT0_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8807. #define USB_COUNT0_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8808. #define USB_COUNT0_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8809.  
  8810. #define USB_COUNT0_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8811.  
  8812. /****************  Bit definition for USB_COUNT1_RX_0 register  ***************/
  8813. #define USB_COUNT1_RX_0_COUNT1_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8814.  
  8815. #define USB_COUNT1_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8816. #define USB_COUNT1_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8817. #define USB_COUNT1_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8818. #define USB_COUNT1_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8819. #define USB_COUNT1_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8820. #define USB_COUNT1_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8821.  
  8822. #define USB_COUNT1_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8823.  
  8824. /****************  Bit definition for USB_COUNT1_RX_1 register  ***************/
  8825. #define USB_COUNT1_RX_1_COUNT1_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8826.  
  8827. #define USB_COUNT1_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8828. #define USB_COUNT1_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8829. #define USB_COUNT1_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8830. #define USB_COUNT1_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8831. #define USB_COUNT1_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8832. #define USB_COUNT1_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8833.  
  8834. #define USB_COUNT1_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8835.  
  8836. /****************  Bit definition for USB_COUNT2_RX_0 register  ***************/
  8837. #define USB_COUNT2_RX_0_COUNT2_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8838.  
  8839. #define USB_COUNT2_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8840. #define USB_COUNT2_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8841. #define USB_COUNT2_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8842. #define USB_COUNT2_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8843. #define USB_COUNT2_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8844. #define USB_COUNT2_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8845.  
  8846. #define USB_COUNT2_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8847.  
  8848. /****************  Bit definition for USB_COUNT2_RX_1 register  ***************/
  8849. #define USB_COUNT2_RX_1_COUNT2_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8850.  
  8851. #define USB_COUNT2_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8852. #define USB_COUNT2_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8853. #define USB_COUNT2_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8854. #define USB_COUNT2_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8855. #define USB_COUNT2_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8856. #define USB_COUNT2_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8857.  
  8858. #define USB_COUNT2_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8859.  
  8860. /****************  Bit definition for USB_COUNT3_RX_0 register  ***************/
  8861. #define USB_COUNT3_RX_0_COUNT3_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8862.  
  8863. #define USB_COUNT3_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8864. #define USB_COUNT3_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8865. #define USB_COUNT3_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8866. #define USB_COUNT3_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8867. #define USB_COUNT3_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8868. #define USB_COUNT3_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8869.  
  8870. #define USB_COUNT3_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8871.  
  8872. /****************  Bit definition for USB_COUNT3_RX_1 register  ***************/
  8873. #define USB_COUNT3_RX_1_COUNT3_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8874.  
  8875. #define USB_COUNT3_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8876. #define USB_COUNT3_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8877. #define USB_COUNT3_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8878. #define USB_COUNT3_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8879. #define USB_COUNT3_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8880. #define USB_COUNT3_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8881.  
  8882. #define USB_COUNT3_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8883.  
  8884. /****************  Bit definition for USB_COUNT4_RX_0 register  ***************/
  8885. #define USB_COUNT4_RX_0_COUNT4_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8886.  
  8887. #define USB_COUNT4_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8888. #define USB_COUNT4_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8889. #define USB_COUNT4_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8890. #define USB_COUNT4_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8891. #define USB_COUNT4_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8892. #define USB_COUNT4_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8893.  
  8894. #define USB_COUNT4_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8895.  
  8896. /****************  Bit definition for USB_COUNT4_RX_1 register  ***************/
  8897. #define USB_COUNT4_RX_1_COUNT4_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8898.  
  8899. #define USB_COUNT4_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8900. #define USB_COUNT4_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8901. #define USB_COUNT4_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8902. #define USB_COUNT4_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8903. #define USB_COUNT4_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8904. #define USB_COUNT4_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8905.  
  8906. #define USB_COUNT4_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8907.  
  8908. /****************  Bit definition for USB_COUNT5_RX_0 register  ***************/
  8909. #define USB_COUNT5_RX_0_COUNT5_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8910.  
  8911. #define USB_COUNT5_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8912. #define USB_COUNT5_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8913. #define USB_COUNT5_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8914. #define USB_COUNT5_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8915. #define USB_COUNT5_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8916. #define USB_COUNT5_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8917.  
  8918. #define USB_COUNT5_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8919.  
  8920. /****************  Bit definition for USB_COUNT5_RX_1 register  ***************/
  8921. #define USB_COUNT5_RX_1_COUNT5_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8922.  
  8923. #define USB_COUNT5_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8924. #define USB_COUNT5_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8925. #define USB_COUNT5_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8926. #define USB_COUNT5_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8927. #define USB_COUNT5_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8928. #define USB_COUNT5_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8929.  
  8930. #define USB_COUNT5_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8931.  
  8932. /***************  Bit definition for USB_COUNT6_RX_0  register  ***************/
  8933. #define USB_COUNT6_RX_0_COUNT6_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8934.  
  8935. #define USB_COUNT6_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8936. #define USB_COUNT6_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8937. #define USB_COUNT6_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8938. #define USB_COUNT6_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8939. #define USB_COUNT6_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8940. #define USB_COUNT6_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8941.  
  8942. #define USB_COUNT6_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8943.  
  8944. /****************  Bit definition for USB_COUNT6_RX_1 register  ***************/
  8945. #define USB_COUNT6_RX_1_COUNT6_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8946.  
  8947. #define USB_COUNT6_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8948. #define USB_COUNT6_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8949. #define USB_COUNT6_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8950. #define USB_COUNT6_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8951. #define USB_COUNT6_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8952. #define USB_COUNT6_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8953.  
  8954. #define USB_COUNT6_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8955.  
  8956. /***************  Bit definition for USB_COUNT7_RX_0 register  ****************/
  8957. #define USB_COUNT7_RX_0_COUNT7_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  8958.  
  8959. #define USB_COUNT7_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  8960. #define USB_COUNT7_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  8961. #define USB_COUNT7_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  8962. #define USB_COUNT7_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  8963. #define USB_COUNT7_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  8964. #define USB_COUNT7_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  8965.  
  8966. #define USB_COUNT7_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  8967.  
  8968. /***************  Bit definition for USB_COUNT7_RX_1 register  ****************/
  8969. #define USB_COUNT7_RX_1_COUNT7_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  8970.  
  8971. #define USB_COUNT7_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  8972. #define USB_COUNT7_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  8973. #define USB_COUNT7_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  8974. #define USB_COUNT7_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  8975. #define USB_COUNT7_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  8976. #define USB_COUNT7_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  8977.  
  8978. #define USB_COUNT7_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  8979.  
  8980. /******************************************************************************/
  8981. /*                                                                            */
  8982. /*                         Window WATCHDOG (WWDG)                             */
  8983. /*                                                                            */
  8984. /******************************************************************************/
  8985.  
  8986. /*******************  Bit definition for WWDG_CR register  ********************/
  8987. #define WWDG_CR_T_Pos                       (0U)                              
  8988. #define WWDG_CR_T_Msk                       (0x7FUL << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  8989. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  8990. #define WWDG_CR_T_0                         (0x01UL << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  8991. #define WWDG_CR_T_1                         (0x02UL << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  8992. #define WWDG_CR_T_2                         (0x04UL << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  8993. #define WWDG_CR_T_3                         (0x08UL << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  8994. #define WWDG_CR_T_4                         (0x10UL << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  8995. #define WWDG_CR_T_5                         (0x20UL << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  8996. #define WWDG_CR_T_6                         (0x40UL << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  8997.  
  8998. /* Legacy defines */
  8999. #define  WWDG_CR_T0 WWDG_CR_T_0
  9000. #define  WWDG_CR_T1 WWDG_CR_T_1
  9001. #define  WWDG_CR_T2 WWDG_CR_T_2
  9002. #define  WWDG_CR_T3 WWDG_CR_T_3
  9003. #define  WWDG_CR_T4 WWDG_CR_T_4
  9004. #define  WWDG_CR_T5 WWDG_CR_T_5
  9005. #define  WWDG_CR_T6 WWDG_CR_T_6
  9006.  
  9007. #define WWDG_CR_WDGA_Pos                    (7U)                              
  9008. #define WWDG_CR_WDGA_Msk                    (0x1UL << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  9009. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  9010.  
  9011. /*******************  Bit definition for WWDG_CFR register  *******************/
  9012. #define WWDG_CFR_W_Pos                      (0U)                              
  9013. #define WWDG_CFR_W_Msk                      (0x7FUL << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  9014. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  9015. #define WWDG_CFR_W_0                        (0x01UL << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  9016. #define WWDG_CFR_W_1                        (0x02UL << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  9017. #define WWDG_CFR_W_2                        (0x04UL << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  9018. #define WWDG_CFR_W_3                        (0x08UL << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  9019. #define WWDG_CFR_W_4                        (0x10UL << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  9020. #define WWDG_CFR_W_5                        (0x20UL << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  9021. #define WWDG_CFR_W_6                        (0x40UL << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  9022.  
  9023. /* Legacy defines */
  9024. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  9025. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  9026. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  9027. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  9028. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  9029. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  9030. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  9031.  
  9032. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  9033. #define WWDG_CFR_WDGTB_Msk                  (0x3UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  9034. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  9035. #define WWDG_CFR_WDGTB_0                    (0x1UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  9036. #define WWDG_CFR_WDGTB_1                    (0x2UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  9037.  
  9038. /* Legacy defines */
  9039. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  9040. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  9041.  
  9042. #define WWDG_CFR_EWI_Pos                    (9U)                              
  9043. #define WWDG_CFR_EWI_Msk                    (0x1UL << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  9044. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  9045.  
  9046. /*******************  Bit definition for WWDG_SR register  ********************/
  9047. #define WWDG_SR_EWIF_Pos                    (0U)                              
  9048. #define WWDG_SR_EWIF_Msk                    (0x1UL << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  9049. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  9050.  
  9051.  /**
  9052.   * @}
  9053.   */
  9054. /** @addtogroup Exported_macro
  9055.   * @{
  9056.   */
  9057.      
  9058. /****************************** ADC Instances *********************************/
  9059. #define IS_ADC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  9060.  
  9061. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC1_COMMON)
  9062.  
  9063. /******************************** COMP Instances ******************************/
  9064. #define IS_COMP_ALL_INSTANCE(INSTANCE) (((INSTANCE) == COMP1) || \
  9065.                                         ((INSTANCE) == COMP2))
  9066.  
  9067. #define IS_COMP_COMMON_INSTANCE(COMMON_INSTANCE) ((COMMON_INSTANCE) == COMP12_COMMON)
  9068.  
  9069. /****************************** CRC Instances *********************************/
  9070. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  9071.  
  9072. /****************************** DAC Instances *********************************/
  9073. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
  9074.  
  9075. /****************************** DMA Instances *********************************/
  9076. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  9077.                                        ((INSTANCE) == DMA1_Channel2) || \
  9078.                                        ((INSTANCE) == DMA1_Channel3) || \
  9079.                                        ((INSTANCE) == DMA1_Channel4) || \
  9080.                                        ((INSTANCE) == DMA1_Channel5) || \
  9081.                                        ((INSTANCE) == DMA1_Channel6) || \
  9082.                                        ((INSTANCE) == DMA1_Channel7) || \
  9083.                                        ((INSTANCE) == DMA2_Channel1) || \
  9084.                                        ((INSTANCE) == DMA2_Channel2) || \
  9085.                                        ((INSTANCE) == DMA2_Channel3) || \
  9086.                                        ((INSTANCE) == DMA2_Channel4) || \
  9087.                                        ((INSTANCE) == DMA2_Channel5))
  9088.  
  9089. /******************************* GPIO Instances *******************************/
  9090. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  9091.                                         ((INSTANCE) == GPIOB) || \
  9092.                                         ((INSTANCE) == GPIOC) || \
  9093.                                         ((INSTANCE) == GPIOD) || \
  9094.                                         ((INSTANCE) == GPIOE) || \
  9095.                                         ((INSTANCE) == GPIOF) || \
  9096.                                         ((INSTANCE) == GPIOG) || \
  9097.                                         ((INSTANCE) == GPIOH))
  9098.  
  9099. /**************************** GPIO Alternate Function Instances ***************/
  9100. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  9101.  
  9102. /**************************** GPIO Lock Instances *****************************/
  9103. /* On L1, all GPIO Bank support the Lock mechanism */
  9104. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  9105.  
  9106. /******************************** I2C Instances *******************************/
  9107. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  9108.                                        ((INSTANCE) == I2C2))
  9109.  
  9110. /****************************** SMBUS Instances *******************************/
  9111. #define IS_SMBUS_ALL_INSTANCE(INSTANCE) IS_I2C_ALL_INSTANCE(INSTANCE)
  9112.  
  9113. /******************************** I2S Instances *******************************/
  9114. #define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
  9115.                                        ((INSTANCE) == SPI3))
  9116. /****************************** IWDG Instances ********************************/
  9117. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  9118.  
  9119. /****************************** OPAMP Instances *******************************/
  9120. #define IS_OPAMP_ALL_INSTANCE(INSTANCE) (((INSTANCE) == OPAMP1) || \
  9121.                                          ((INSTANCE) == OPAMP2) || \
  9122.                                          ((INSTANCE) == OPAMP3))
  9123.  
  9124. #define IS_OPAMP_COMMON_INSTANCE(COMMON_INSTANCE) ((COMMON_INSTANCE) == OPAMP123_COMMON)
  9125.  
  9126. /****************************** RTC Instances *********************************/
  9127. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  9128.  
  9129. /****************************** SDIO Instances *********************************/
  9130. #define IS_SDIO_ALL_INSTANCE(INSTANCE) ((INSTANCE) == SDIO)
  9131.  
  9132. /******************************** SPI Instances *******************************/
  9133. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  9134.                                        ((INSTANCE) == SPI2) || \
  9135.                                        ((INSTANCE) == SPI3))
  9136.  
  9137. /****************************** TIM Instances *********************************/
  9138. #define IS_TIM_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  9139.                                    ((INSTANCE) == TIM3)    || \
  9140.                                    ((INSTANCE) == TIM4)    || \
  9141.                                    ((INSTANCE) == TIM5)    || \
  9142.                                    ((INSTANCE) == TIM6)    || \
  9143.                                    ((INSTANCE) == TIM7)    || \
  9144.                                    ((INSTANCE) == TIM9)    || \
  9145.                                    ((INSTANCE) == TIM10)   || \
  9146.                                    ((INSTANCE) == TIM11))
  9147.  
  9148. #define IS_TIM_CC1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9149.                                        ((INSTANCE) == TIM3)  || \
  9150.                                        ((INSTANCE) == TIM4)  || \
  9151.                                        ((INSTANCE) == TIM5)  || \
  9152.                                        ((INSTANCE) == TIM9)  || \
  9153.                                        ((INSTANCE) == TIM10) || \
  9154.                                        ((INSTANCE) == TIM11))
  9155.  
  9156. #define IS_TIM_CC2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9157.                                        ((INSTANCE) == TIM3)  || \
  9158.                                        ((INSTANCE) == TIM4)  || \
  9159.                                        ((INSTANCE) == TIM5)  || \
  9160.                                        ((INSTANCE) == TIM9))
  9161.  
  9162. #define IS_TIM_CC3_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9163.                                        ((INSTANCE) == TIM3)  || \
  9164.                                        ((INSTANCE) == TIM4)  || \
  9165.                                        ((INSTANCE) == TIM5))
  9166.  
  9167. #define IS_TIM_CC4_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9168.                                        ((INSTANCE) == TIM3)  || \
  9169.                                        ((INSTANCE) == TIM4)  || \
  9170.                                        ((INSTANCE) == TIM5))
  9171.  
  9172. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9173.                                                         ((INSTANCE) == TIM3)  || \
  9174.                                                         ((INSTANCE) == TIM4)  || \
  9175.                                                         ((INSTANCE) == TIM5)  || \
  9176.                                                         ((INSTANCE) == TIM9))
  9177.  
  9178. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9179.                                                         ((INSTANCE) == TIM3)  || \
  9180.                                                         ((INSTANCE) == TIM4)  || \
  9181.                                                         ((INSTANCE) == TIM5)  || \
  9182.                                                         ((INSTANCE) == TIM9)  || \
  9183.                                                         ((INSTANCE) == TIM10) || \
  9184.                                                         ((INSTANCE) == TIM11))
  9185.  
  9186. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9187.                                                    ((INSTANCE) == TIM3)  || \
  9188.                                                    ((INSTANCE) == TIM4)  || \
  9189.                                                    ((INSTANCE) == TIM5)  || \
  9190.                                                    ((INSTANCE) == TIM9))
  9191.  
  9192. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9193.                                                     ((INSTANCE) == TIM3)  || \
  9194.                                                     ((INSTANCE) == TIM4)  || \
  9195.                                                     ((INSTANCE) == TIM5)  || \
  9196.                                                     ((INSTANCE) == TIM9))
  9197.  
  9198. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9199.                                                 ((INSTANCE) == TIM3)  || \
  9200.                                                 ((INSTANCE) == TIM4))
  9201.  
  9202. #define IS_TIM_XOR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9203.                                        ((INSTANCE) == TIM3)  || \
  9204.                                        ((INSTANCE) == TIM4)  || \
  9205.                                        ((INSTANCE) == TIM5))
  9206.                                        
  9207. #define IS_TIM_ETR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9208.                                        ((INSTANCE) == TIM3)  || \
  9209.                                        ((INSTANCE) == TIM4)  || \
  9210.                                        ((INSTANCE) == TIM5)  || \
  9211.                                        ((INSTANCE) == TIM9))
  9212.  
  9213.  
  9214. #define IS_TIM_MASTER_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9215.                                           ((INSTANCE) == TIM3)  || \
  9216.                                           ((INSTANCE) == TIM4)  || \
  9217.                                           ((INSTANCE) == TIM5)  || \
  9218.                                           ((INSTANCE) == TIM6)  || \
  9219.                                           ((INSTANCE) == TIM7)  || \
  9220.                                           ((INSTANCE) == TIM9))
  9221.  
  9222. #define IS_TIM_SLAVE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9223.                                          ((INSTANCE) == TIM3)  || \
  9224.                                          ((INSTANCE) == TIM4)  || \
  9225.                                          ((INSTANCE) == TIM9))
  9226.  
  9227. #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE) ((INSTANCE) == TIM5)
  9228.  
  9229. #define IS_TIM_DMABURST_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9230.                                             ((INSTANCE) == TIM3)  || \
  9231.                                             ((INSTANCE) == TIM4)  || \
  9232.                                             ((INSTANCE) == TIM5))
  9233.  
  9234. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  9235.     ((((INSTANCE) == TIM2) &&                   \
  9236.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  9237.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  9238.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  9239.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  9240.     ||                                         \
  9241.     (((INSTANCE) == TIM3) &&                   \
  9242.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  9243.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  9244.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  9245.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  9246.     ||                                         \
  9247.     (((INSTANCE) == TIM4) &&                   \
  9248.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  9249.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  9250.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  9251.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  9252.     ||                                         \
  9253.     (((INSTANCE) == TIM5) &&                   \
  9254.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  9255.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  9256.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  9257.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  9258.     ||                                         \
  9259.     (((INSTANCE) == TIM9) &&                  \
  9260.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  9261.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  9262.     ||                                         \
  9263.     (((INSTANCE) == TIM10) &&                  \
  9264.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  9265.     ||                                         \
  9266.     (((INSTANCE) == TIM11) &&                  \
  9267.      (((CHANNEL) == TIM_CHANNEL_1))))
  9268.  
  9269. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9270.                                                   ((INSTANCE) == TIM3)  || \
  9271.                                                   ((INSTANCE) == TIM4)  || \
  9272.                                                   ((INSTANCE) == TIM5)  || \
  9273.                                                   ((INSTANCE) == TIM9)  || \
  9274.                                                   ((INSTANCE) == TIM10) || \
  9275.                                                   ((INSTANCE) == TIM11))
  9276.  
  9277. #define IS_TIM_DMA_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  9278.                                        ((INSTANCE) == TIM3)    || \
  9279.                                        ((INSTANCE) == TIM4)    || \
  9280.                                        ((INSTANCE) == TIM5)    || \
  9281.                                        ((INSTANCE) == TIM6)    || \
  9282.                                        ((INSTANCE) == TIM7))
  9283.    
  9284. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9285.                                           ((INSTANCE) == TIM3)  || \
  9286.                                           ((INSTANCE) == TIM4)  || \
  9287.                                           ((INSTANCE) == TIM5))
  9288.  
  9289. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  9290.                                                        ((INSTANCE) == TIM3)    || \
  9291.                                                        ((INSTANCE) == TIM4)    || \
  9292.                                                        ((INSTANCE) == TIM5)    || \
  9293.                                                        ((INSTANCE) == TIM9))
  9294.  
  9295. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  9296.                                                      ((INSTANCE) == TIM3)  || \
  9297.                                                      ((INSTANCE) == TIM4)  || \
  9298.                                                      ((INSTANCE) == TIM5)  || \
  9299.                                                      ((INSTANCE) == TIM9))
  9300.  
  9301. #define IS_TIM_REMAP_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  9302.                                          ((INSTANCE) == TIM3)    || \
  9303.                                          ((INSTANCE) == TIM9)    || \
  9304.                                          ((INSTANCE) == TIM10)   || \
  9305.                                          ((INSTANCE) == TIM11))
  9306.  
  9307. /******************** USART Instances : Synchronous mode **********************/                                          
  9308. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  9309.                                      ((INSTANCE) == USART2) || \
  9310.                                      ((INSTANCE) == USART3))
  9311.  
  9312. /******************** UART Instances : Asynchronous mode **********************/
  9313. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  9314.                                     ((INSTANCE) == USART2) || \
  9315.                                     ((INSTANCE) == USART3) || \
  9316.                                     ((INSTANCE) == UART4)  || \
  9317.                                     ((INSTANCE) == UART5))
  9318.  
  9319. /******************** UART Instances : Half-Duplex mode **********************/
  9320. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  9321.                                                  ((INSTANCE) == USART2) || \
  9322.                                                  ((INSTANCE) == USART3) || \
  9323.                                                  ((INSTANCE) == UART4)  || \
  9324.                                                  ((INSTANCE) == UART5))                                      
  9325.  
  9326. /******************** UART Instances : LIN mode **********************/
  9327. #define IS_UART_LIN_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  9328.                                           ((INSTANCE) == USART2) || \
  9329.                                           ((INSTANCE) == USART3) || \
  9330.                                           ((INSTANCE) == UART4)  || \
  9331.                                           ((INSTANCE) == UART5))
  9332.  
  9333. /****************** UART Instances : Hardware Flow control ********************/                                    
  9334. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  9335.                                            ((INSTANCE) == USART2) || \
  9336.                                            ((INSTANCE) == USART3))
  9337.  
  9338. /********************* UART Instances : Smard card mode ***********************/
  9339. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  9340.                                          ((INSTANCE) == USART2) || \
  9341.                                          ((INSTANCE) == USART3))
  9342.  
  9343. /*********************** UART Instances : IRDA mode ***************************/
  9344. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  9345.                                     ((INSTANCE) == USART2) || \
  9346.                                     ((INSTANCE) == USART3) || \
  9347.                                     ((INSTANCE) == UART4)  || \
  9348.                                     ((INSTANCE) == UART5))
  9349.  
  9350. /***************** UART Instances : Multi-Processor mode **********************/
  9351. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  9352.                                                      ((INSTANCE) == USART2) || \
  9353.                                                      ((INSTANCE) == USART3) || \
  9354.                                                      ((INSTANCE) == UART4)  || \
  9355.                                                      ((INSTANCE) == UART5))
  9356.  
  9357. /****************************** WWDG Instances ********************************/
  9358. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  9359.  
  9360. /****************************** USB Instances ********************************/
  9361. #define IS_USB_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB)
  9362. #define IS_PCD_ALL_INSTANCE           IS_USB_ALL_INSTANCE
  9363.  
  9364. /**
  9365.   * @}
  9366.   */
  9367.  
  9368. /******************************************************************************/
  9369. /*  For a painless codes migration between the STM32L1xx device product       */
  9370. /*  lines, the aliases defined below are put in place to overcome the         */
  9371. /*  differences in the interrupt handlers and IRQn definitions.               */
  9372. /*  No need to update developed interrupt code when moving across             */
  9373. /*  product lines within the same STM32L1 Family                              */
  9374. /******************************************************************************/
  9375.  
  9376. /* Aliases for __IRQn */
  9377.  
  9378. /* Aliases for __IRQHandler */
  9379.  
  9380. /**
  9381.   * @}
  9382.   */
  9383.  
  9384. /**
  9385.   * @}
  9386.   */
  9387.  
  9388. #ifdef __cplusplus
  9389. }
  9390. #endif /* __cplusplus */
  9391.  
  9392. #endif /* __STM32L151xD_H */
  9393.  
  9394.  
  9395.  
  9396. /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  9397.