Subversion Repositories DashDisplay

Rev

Blame | Last modification | View Log | Download | RSS feed

  1. /**
  2.   ******************************************************************************
  3.   * @file    stm32l152xb.h
  4.   * @author  MCD Application Team
  5.   * @version V2.2.0
  6.   * @date    01-July-2016
  7.   * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
  8.   *          This file contains all the peripheral register's definitions, bits
  9.   *          definitions and memory mapping for STM32L1xx devices.            
  10.   *            
  11.   *          This file contains:
  12.   *           - Data structures and the address mapping for all peripherals
  13.   *           - Peripheral's registers declarations and bits definition
  14.   *           - Macros to access peripheralÂ’s registers hardware
  15.   *  
  16.   ******************************************************************************
  17.   * @attention
  18.   *
  19.   * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
  20.   *
  21.   * Redistribution and use in source and binary forms, with or without modification,
  22.   * are permitted provided that the following conditions are met:
  23.   *   1. Redistributions of source code must retain the above copyright notice,
  24.   *      this list of conditions and the following disclaimer.
  25.   *   2. Redistributions in binary form must reproduce the above copyright notice,
  26.   *      this list of conditions and the following disclaimer in the documentation
  27.   *      and/or other materials provided with the distribution.
  28.   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  29.   *      may be used to endorse or promote products derived from this software
  30.   *      without specific prior written permission.
  31.   *                                                                              
  32.   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  33.   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  34.   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  35.   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  36.   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  37.   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  38.   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  39.   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  40.   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  41.   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  42.   *
  43.   ******************************************************************************
  44.   */
  45.  
  46. /** @addtogroup CMSIS
  47.   * @{
  48.   */
  49.  
  50. /** @addtogroup stm32l152xb
  51.   * @{
  52.   */
  53.    
  54. #ifndef __STM32L152xB_H
  55. #define __STM32L152xB_H
  56.  
  57. #ifdef __cplusplus
  58.  extern "C" {
  59. #endif
  60.  
  61.  
  62.   /** @addtogroup Configuration_section_for_CMSIS
  63.   * @{
  64.   */
  65. /**
  66.   * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
  67.  */
  68. #define __CM3_REV                 0x200U /*!< Cortex-M3 Revision r2p0                  */
  69. #define __MPU_PRESENT             1U     /*!< STM32L1xx provides MPU                          */
  70. #define __NVIC_PRIO_BITS          4U     /*!< STM32L1xx uses 4 Bits for the Priority Levels    */
  71. #define __Vendor_SysTickConfig    0U     /*!< Set to 1 if different SysTick Config is used */
  72.  
  73. /**
  74.   * @}
  75.   */
  76.    
  77. /** @addtogroup Peripheral_interrupt_number_definition
  78.   * @{
  79.   */
  80.  
  81. /**
  82.  * @brief STM32L1xx Interrupt Number Definition, according to the selected device
  83.  *        in @ref Library_configuration_section
  84.  */
  85.  
  86.  /*!< Interrupt Number Definition */
  87. typedef enum
  88. {
  89. /******  Cortex-M3 Processor Exceptions Numbers ******************************************************/
  90.   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                */
  91.   HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                        */
  92.   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt                 */
  93.   BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                         */
  94.   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                       */
  95.   SVC_IRQn                    = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                          */
  96.   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                    */
  97.   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                          */
  98.   SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                      */
  99.  
  100. /******  STM32L specific Interrupt Numbers ***********************************************************/
  101.   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                               */
  102.   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt               */
  103.   TAMPER_STAMP_IRQn           = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line   */
  104.   RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup Timer through EXTI Line Interrupt            */
  105.   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                  */
  106.   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                    */
  107.   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                    */
  108.   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                    */
  109.   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                    */
  110.   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                    */
  111.   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                    */
  112.   DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                         */
  113.   DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                         */
  114.   DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                         */
  115.   DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                         */
  116.   DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                         */
  117.   DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                         */
  118.   DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                         */
  119.   ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                   */
  120.   USB_HP_IRQn                 = 19,     /*!< USB High Priority Interrupt                             */
  121.   USB_LP_IRQn                 = 20,     /*!< USB Low Priority Interrupt                              */
  122.   DAC_IRQn                    = 21,     /*!< DAC Interrupt                                           */
  123.   COMP_IRQn                   = 22,     /*!< Comparator through EXTI Line Interrupt                  */
  124.   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                           */
  125.   LCD_IRQn                    = 24,     /*!< LCD Interrupt                                           */
  126.   TIM9_IRQn                   = 25,     /*!< TIM9 global Interrupt                                   */
  127.   TIM10_IRQn                  = 26,     /*!< TIM10 global Interrupt                                  */
  128.   TIM11_IRQn                  = 27,     /*!< TIM11 global Interrupt                                  */
  129.   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                   */
  130.   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                   */
  131.   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                   */
  132.   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                    */
  133.   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                    */
  134.   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                    */
  135.   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                    */
  136.   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                   */
  137.   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                   */
  138.   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                 */
  139.   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                 */
  140.   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                 */
  141.   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                         */
  142.   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                   */
  143.   USB_FS_WKUP_IRQn            = 42,     /*!< USB FS WakeUp from suspend through EXTI Line Interrupt  */
  144.   TIM6_IRQn                   = 43,     /*!< TIM6 global Interrupt                                   */
  145.   TIM7_IRQn                   = 44,     /*!< TIM7 global Interrupt                                   */
  146. } IRQn_Type;
  147.  
  148. /**
  149.   * @}
  150.   */
  151.  
  152. #include "core_cm3.h"
  153. #include "system_stm32l1xx.h"
  154. #include <stdint.h>
  155.  
  156. /** @addtogroup Peripheral_registers_structures
  157.   * @{
  158.   */  
  159.  
  160. /**
  161.   * @brief Analog to Digital Converter
  162.   */
  163.  
  164. typedef struct
  165. {
  166.   __IO uint32_t SR;           /*!< ADC status register,                         Address offset: 0x00 */
  167.   __IO uint32_t CR1;          /*!< ADC control register 1,                      Address offset: 0x04 */
  168.   __IO uint32_t CR2;          /*!< ADC control register 2,                      Address offset: 0x08 */
  169.   __IO uint32_t SMPR1;        /*!< ADC sample time register 1,                  Address offset: 0x0C */
  170.   __IO uint32_t SMPR2;        /*!< ADC sample time register 2,                  Address offset: 0x10 */
  171.   __IO uint32_t SMPR3;        /*!< ADC sample time register 3,                  Address offset: 0x14 */
  172.   __IO uint32_t JOFR1;        /*!< ADC injected channel data offset register 1, Address offset: 0x18 */
  173.   __IO uint32_t JOFR2;        /*!< ADC injected channel data offset register 2, Address offset: 0x1C */
  174.   __IO uint32_t JOFR3;        /*!< ADC injected channel data offset register 3, Address offset: 0x20 */
  175.   __IO uint32_t JOFR4;        /*!< ADC injected channel data offset register 4, Address offset: 0x24 */
  176.   __IO uint32_t HTR;          /*!< ADC watchdog higher threshold register,      Address offset: 0x28 */
  177.   __IO uint32_t LTR;          /*!< ADC watchdog lower threshold register,       Address offset: 0x2C */
  178.   __IO uint32_t SQR1;         /*!< ADC regular sequence register 1,             Address offset: 0x30 */
  179.   __IO uint32_t SQR2;         /*!< ADC regular sequence register 2,             Address offset: 0x34 */
  180.   __IO uint32_t SQR3;         /*!< ADC regular sequence register 3,             Address offset: 0x38 */
  181.   __IO uint32_t SQR4;         /*!< ADC regular sequence register 4,             Address offset: 0x3C */
  182.   __IO uint32_t SQR5;         /*!< ADC regular sequence register 5,             Address offset: 0x40 */
  183.   __IO uint32_t JSQR;         /*!< ADC injected sequence register,              Address offset: 0x44 */
  184.   __IO uint32_t JDR1;         /*!< ADC injected data register 1,                Address offset: 0x48 */
  185.   __IO uint32_t JDR2;         /*!< ADC injected data register 2,                Address offset: 0x4C */
  186.   __IO uint32_t JDR3;         /*!< ADC injected data register 3,                Address offset: 0x50 */
  187.   __IO uint32_t JDR4;         /*!< ADC injected data register 4,                Address offset: 0x54 */
  188.   __IO uint32_t DR;           /*!< ADC regular data register,                   Address offset: 0x58 */
  189.   uint32_t RESERVED;          /*!< Reserved,                                    Address offset: 0x5C */
  190. } ADC_TypeDef;
  191.  
  192. typedef struct
  193. {
  194.   __IO uint32_t CSR;          /*!< ADC common status register,                  Address offset: ADC1 base address + 0x300 */
  195.   __IO uint32_t CCR;          /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */
  196. } ADC_Common_TypeDef;
  197.  
  198. /**
  199.   * @brief Comparator
  200.   */
  201.  
  202. typedef struct
  203. {
  204.   __IO uint32_t CSR;         /*!< COMP control and status register, Address offset: 0x00 */
  205. } COMP_TypeDef;
  206.  
  207. typedef struct
  208. {
  209.   __IO uint32_t CSR;         /*!< COMP control and status register, used for bits common to several COMP instances, Address offset: 0x00 */
  210. } COMP_Common_TypeDef;
  211.  
  212. /**
  213.   * @brief CRC calculation unit
  214.   */
  215.  
  216. typedef struct
  217. {
  218.   __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
  219.   __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
  220.   uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
  221.   uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */
  222.   __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
  223. } CRC_TypeDef;
  224.  
  225. /**
  226.   * @brief Digital to Analog Converter
  227.   */
  228.  
  229. typedef struct
  230. {
  231.   __IO uint32_t CR;           /*!< DAC control register,                                     Address offset: 0x00 */
  232.   __IO uint32_t SWTRIGR;      /*!< DAC software trigger register,                            Address offset: 0x04 */
  233.   __IO uint32_t DHR12R1;      /*!< DAC channel1 12-bit right-aligned data holding register,  Address offset: 0x08 */
  234.   __IO uint32_t DHR12L1;      /*!< DAC channel1 12-bit left aligned data holding register,   Address offset: 0x0C */
  235.   __IO uint32_t DHR8R1;       /*!< DAC channel1 8-bit right aligned data holding register,   Address offset: 0x10 */
  236.   __IO uint32_t DHR12R2;      /*!< DAC channel2 12-bit right aligned data holding register,  Address offset: 0x14 */
  237.   __IO uint32_t DHR12L2;      /*!< DAC channel2 12-bit left aligned data holding register,   Address offset: 0x18 */
  238.   __IO uint32_t DHR8R2;       /*!< DAC channel2 8-bit right-aligned data holding register,   Address offset: 0x1C */
  239.   __IO uint32_t DHR12RD;      /*!< Dual DAC 12-bit right-aligned data holding register,      Address offset: 0x20 */
  240.   __IO uint32_t DHR12LD;      /*!< DUAL DAC 12-bit left aligned data holding register,       Address offset: 0x24 */
  241.   __IO uint32_t DHR8RD;       /*!< DUAL DAC 8-bit right aligned data holding register,       Address offset: 0x28 */
  242.   __IO uint32_t DOR1;         /*!< DAC channel1 data output register,                        Address offset: 0x2C */
  243.   __IO uint32_t DOR2;         /*!< DAC channel2 data output register,                        Address offset: 0x30 */
  244.   __IO uint32_t SR;           /*!< DAC status register,                                      Address offset: 0x34 */
  245. } DAC_TypeDef;
  246.  
  247. /**
  248.   * @brief Debug MCU
  249.   */
  250.  
  251. typedef struct
  252. {
  253.   __IO uint32_t IDCODE;       /*!< MCU device ID code,                          Address offset: 0x00 */
  254.   __IO uint32_t CR;           /*!< Debug MCU configuration register,            Address offset: 0x04 */
  255.   __IO uint32_t APB1FZ;       /*!< Debug MCU APB1 freeze register,              Address offset: 0x08 */
  256.   __IO uint32_t APB2FZ;       /*!< Debug MCU APB2 freeze register,              Address offset: 0x0C */
  257. }DBGMCU_TypeDef;
  258.  
  259. /**
  260.   * @brief DMA Controller
  261.   */
  262.  
  263. typedef struct
  264. {
  265.   __IO uint32_t CCR;          /*!< DMA channel x configuration register        */
  266.   __IO uint32_t CNDTR;        /*!< DMA channel x number of data register       */
  267.   __IO uint32_t CPAR;         /*!< DMA channel x peripheral address register   */
  268.   __IO uint32_t CMAR;         /*!< DMA channel x memory address register       */
  269. } DMA_Channel_TypeDef;
  270.  
  271. typedef struct
  272. {
  273.   __IO uint32_t ISR;          /*!< DMA interrupt status register,               Address offset: 0x00 */
  274.   __IO uint32_t IFCR;         /*!< DMA interrupt flag clear register,           Address offset: 0x04 */
  275. } DMA_TypeDef;
  276.  
  277. /**
  278.   * @brief External Interrupt/Event Controller
  279.   */
  280.  
  281. typedef struct
  282. {
  283.   __IO uint32_t IMR;          /*!<EXTI Interrupt mask register,                 Address offset: 0x00 */
  284.   __IO uint32_t EMR;          /*!<EXTI Event mask register,                     Address offset: 0x04 */
  285.   __IO uint32_t RTSR;         /*!<EXTI Rising trigger selection register ,      Address offset: 0x08 */
  286.   __IO uint32_t FTSR;         /*!<EXTI Falling trigger selection register,      Address offset: 0x0C */
  287.   __IO uint32_t SWIER;        /*!<EXTI Software interrupt event register,       Address offset: 0x10 */
  288.   __IO uint32_t PR;           /*!<EXTI Pending register,                        Address offset: 0x14 */
  289. } EXTI_TypeDef;
  290.  
  291. /**
  292.   * @brief FLASH Registers
  293.   */
  294. typedef struct
  295. {
  296.   __IO uint32_t ACR;          /*!< Access control register,                     Address offset: 0x00 */
  297.   __IO uint32_t PECR;         /*!< Program/erase control register,              Address offset: 0x04 */
  298.   __IO uint32_t PDKEYR;       /*!< Power down key register,                     Address offset: 0x08 */
  299.   __IO uint32_t PEKEYR;       /*!< Program/erase key register,                  Address offset: 0x0c */
  300.   __IO uint32_t PRGKEYR;      /*!< Program memory key register,                 Address offset: 0x10 */
  301.   __IO uint32_t OPTKEYR;      /*!< Option byte key register,                    Address offset: 0x14 */
  302.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x18 */
  303.   __IO uint32_t OBR;          /*!< Option byte register,                        Address offset: 0x1c */
  304.   __IO uint32_t WRPR1;        /*!< Write protection register 1,                 Address offset: 0x20 */
  305. } FLASH_TypeDef;
  306.  
  307. /**
  308.   * @brief Option Bytes Registers
  309.   */
  310. typedef struct
  311. {
  312.   __IO uint32_t RDP;              /*!< Read protection register,               Address offset: 0x00 */
  313.   __IO uint32_t USER;             /*!< user register,                          Address offset: 0x04 */
  314.   __IO uint32_t WRP01;            /*!< write protection register 0 1,          Address offset: 0x08 */
  315.   __IO uint32_t WRP23;            /*!< write protection register 2 3,          Address offset: 0x0C */
  316. } OB_TypeDef;
  317.  
  318. /**
  319.   * @brief General Purpose IO
  320.   */
  321.  
  322. typedef struct
  323. {
  324.   __IO uint32_t MODER;        /*!< GPIO port mode register,                     Address offset: 0x00      */
  325.   __IO uint32_t OTYPER;       /*!< GPIO port output type register,              Address offset: 0x04      */
  326.   __IO uint32_t OSPEEDR;      /*!< GPIO port output speed register,             Address offset: 0x08      */
  327.   __IO uint32_t PUPDR;        /*!< GPIO port pull-up/pull-down register,        Address offset: 0x0C      */
  328.   __IO uint32_t IDR;          /*!< GPIO port input data register,               Address offset: 0x10      */
  329.   __IO uint32_t ODR;          /*!< GPIO port output data register,              Address offset: 0x14      */
  330.   __IO uint32_t BSRR;         /*!< GPIO port bit set/reset registerBSRR,        Address offset: 0x18      */
  331.   __IO uint32_t LCKR;         /*!< GPIO port configuration lock register,       Address offset: 0x1C      */
  332.   __IO uint32_t AFR[2];       /*!< GPIO alternate function register,            Address offset: 0x20-0x24 */
  333. } GPIO_TypeDef;
  334.  
  335. /**
  336.   * @brief SysTem Configuration
  337.   */
  338.  
  339. typedef struct
  340. {
  341.   __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */
  342.   __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */
  343.   __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */
  344. } SYSCFG_TypeDef;
  345.  
  346. /**
  347.   * @brief Inter-integrated Circuit Interface
  348.   */
  349.  
  350. typedef struct
  351. {
  352.   __IO uint32_t CR1;          /*!< I2C Control register 1,                      Address offset: 0x00 */
  353.   __IO uint32_t CR2;          /*!< I2C Control register 2,                      Address offset: 0x04 */
  354.   __IO uint32_t OAR1;         /*!< I2C Own address register 1,                  Address offset: 0x08 */
  355.   __IO uint32_t OAR2;         /*!< I2C Own address register 2,                  Address offset: 0x0C */
  356.   __IO uint32_t DR;           /*!< I2C Data register,                           Address offset: 0x10 */
  357.   __IO uint32_t SR1;          /*!< I2C Status register 1,                       Address offset: 0x14 */
  358.   __IO uint32_t SR2;          /*!< I2C Status register 2,                       Address offset: 0x18 */
  359.   __IO uint32_t CCR;          /*!< I2C Clock control register,                  Address offset: 0x1C */
  360.   __IO uint32_t TRISE;        /*!< I2C TRISE register,                          Address offset: 0x20 */
  361. } I2C_TypeDef;
  362.  
  363. /**
  364.   * @brief Independent WATCHDOG
  365.   */
  366.  
  367. typedef struct
  368. {
  369.   __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
  370.   __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
  371.   __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
  372.   __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
  373. } IWDG_TypeDef;
  374.  
  375. /**
  376.   * @brief LCD
  377.   */
  378.  
  379. typedef struct
  380. {
  381.   __IO uint32_t CR;        /*!< LCD control register,                           Address offset: 0x00 */
  382.   __IO uint32_t FCR;       /*!< LCD frame control register,                     Address offset: 0x04 */
  383.   __IO uint32_t SR;        /*!< LCD status register,                            Address offset: 0x08 */
  384.   __IO uint32_t CLR;       /*!< LCD clear register,                             Address offset: 0x0C */
  385.   uint32_t RESERVED;       /*!< Reserved,                                       Address offset: 0x10 */
  386.   __IO uint32_t RAM[16];   /*!< LCD display memory,                             Address offset: 0x14-0x50 */
  387. } LCD_TypeDef;
  388.  
  389. /**
  390.   * @brief Power Control
  391.   */
  392.  
  393. typedef struct
  394. {
  395.   __IO uint32_t CR;   /*!< PWR power control register,                          Address offset: 0x00 */
  396.   __IO uint32_t CSR;  /*!< PWR power control/status register,                   Address offset: 0x04 */
  397. } PWR_TypeDef;
  398.  
  399. /**
  400.   * @brief Reset and Clock Control
  401.   */
  402.  
  403. typedef struct
  404. {
  405.   __IO uint32_t CR;            /*!< RCC clock control register,                                   Address offset: 0x00 */
  406.   __IO uint32_t ICSCR;         /*!< RCC Internal clock sources calibration register,              Address offset: 0x04 */
  407.   __IO uint32_t CFGR;          /*!< RCC Clock configuration register,                             Address offset: 0x08 */
  408.   __IO uint32_t CIR;           /*!< RCC Clock interrupt register,                                 Address offset: 0x0C */
  409.   __IO uint32_t AHBRSTR;       /*!< RCC AHB peripheral reset register,                            Address offset: 0x10 */
  410.   __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                           Address offset: 0x14 */
  411.   __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                           Address offset: 0x18 */
  412.   __IO uint32_t AHBENR;        /*!< RCC AHB peripheral clock enable register,                     Address offset: 0x1C */
  413.   __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                    Address offset: 0x20 */
  414.   __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                    Address offset: 0x24 */
  415.   __IO uint32_t AHBLPENR;      /*!< RCC AHB peripheral clock enable in low power mode register,   Address offset: 0x28 */
  416.   __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register,  Address offset: 0x2C */
  417.   __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register,  Address offset: 0x30 */
  418.   __IO uint32_t CSR;           /*!< RCC Control/status register,                                  Address offset: 0x34 */
  419. } RCC_TypeDef;
  420.  
  421. /**
  422.   * @brief Routing Interface
  423.   */
  424.  
  425. typedef struct
  426. {
  427.   __IO uint32_t ICR;        /*!< RI input capture register,                     Address offset: 0x00 */
  428.   __IO uint32_t ASCR1;      /*!< RI analog switches control register,       Address offset: 0x04 */
  429.   __IO uint32_t ASCR2;      /*!< RI analog switch control register 2,        Address offset: 0x08 */
  430.   __IO uint32_t HYSCR1;     /*!< RI hysteresis control register,                Address offset: 0x0C */
  431.   __IO uint32_t HYSCR2;     /*!< RI Hysteresis control register,               Address offset: 0x10 */
  432.   __IO uint32_t HYSCR3;     /*!< RI Hysteresis control register,               Address offset: 0x14 */
  433. } RI_TypeDef;
  434.  
  435. /**
  436.   * @brief Real-Time Clock
  437.   */
  438. typedef struct
  439. {
  440.   __IO uint32_t TR;         /*!< RTC time register,                                         Address offset: 0x00 */
  441.   __IO uint32_t DR;         /*!< RTC date register,                                         Address offset: 0x04 */
  442.   __IO uint32_t CR;         /*!< RTC control register,                                      Address offset: 0x08 */                                                                                            
  443.   __IO uint32_t ISR;        /*!< RTC initialization and status register,                    Address offset: 0x0C */
  444.   __IO uint32_t PRER;       /*!< RTC prescaler register,                                    Address offset: 0x10 */
  445.   __IO uint32_t WUTR;       /*!< RTC wakeup timer register,                                 Address offset: 0x14 */
  446.   __IO uint32_t CALIBR;     /*!< RTC calibration register,                                  Address offset: 0x18 */
  447.   __IO uint32_t ALRMAR;     /*!< RTC alarm A register,                                      Address offset: 0x1C */
  448.   __IO uint32_t ALRMBR;     /*!< RTC alarm B register,                                      Address offset: 0x20 */
  449.   __IO uint32_t WPR;        /*!< RTC write protection register,                             Address offset: 0x24 */
  450.   uint32_t RESERVED1;       /*!< Reserved, 0x28                                                                  */
  451.   uint32_t RESERVED2;       /*!< Reserved, 0x2C                                                                  */
  452.   __IO uint32_t TSTR;       /*!< RTC time stamp time register,                              Address offset: 0x30 */
  453.   __IO uint32_t TSDR;       /*!< RTC time stamp date register,                              Address offset: 0x34 */
  454.   uint32_t RESERVED3;       /*!< Reserved, 0x38                                                                  */
  455.   uint32_t RESERVED4;       /*!< Reserved, 0x3C                                                                  */
  456.   __IO uint32_t TAFCR;      /*!< RTC tamper and alternate function configuration register,  Address offset: 0x40 */
  457.   uint32_t RESERVED5;       /*!< Reserved, 0x44                                                                  */
  458.   uint32_t RESERVED6;       /*!< Reserved, 0x48                                                                  */
  459.   uint32_t RESERVED7;       /*!< Reserved, 0x4C                                                                  */
  460.   __IO uint32_t BKP0R;      /*!< RTC backup register 0,                                     Address offset: 0x50 */
  461.   __IO uint32_t BKP1R;      /*!< RTC backup register 1,                                     Address offset: 0x54 */
  462.   __IO uint32_t BKP2R;      /*!< RTC backup register 2,                                     Address offset: 0x58 */
  463.   __IO uint32_t BKP3R;      /*!< RTC backup register 3,                                     Address offset: 0x5C */
  464.   __IO uint32_t BKP4R;      /*!< RTC backup register 4,                                     Address offset: 0x60 */
  465.   __IO uint32_t BKP5R;      /*!< RTC backup register 5,                                     Address offset: 0x64 */
  466.   __IO uint32_t BKP6R;      /*!< RTC backup register 6,                                     Address offset: 0x68 */
  467.   __IO uint32_t BKP7R;      /*!< RTC backup register 7,                                     Address offset: 0x6C */
  468.   __IO uint32_t BKP8R;      /*!< RTC backup register 8,                                     Address offset: 0x70 */
  469.   __IO uint32_t BKP9R;      /*!< RTC backup register 9,                                     Address offset: 0x74 */
  470.   __IO uint32_t BKP10R;     /*!< RTC backup register 10,                                    Address offset: 0x78 */
  471.   __IO uint32_t BKP11R;     /*!< RTC backup register 11,                                    Address offset: 0x7C */
  472.   __IO uint32_t BKP12R;     /*!< RTC backup register 12,                                    Address offset: 0x80 */
  473.   __IO uint32_t BKP13R;     /*!< RTC backup register 13,                                    Address offset: 0x84 */
  474.   __IO uint32_t BKP14R;     /*!< RTC backup register 14,                                    Address offset: 0x88 */
  475.   __IO uint32_t BKP15R;     /*!< RTC backup register 15,                                    Address offset: 0x8C */
  476.   __IO uint32_t BKP16R;     /*!< RTC backup register 16,                                    Address offset: 0x90 */
  477.   __IO uint32_t BKP17R;     /*!< RTC backup register 17,                                    Address offset: 0x94 */
  478.   __IO uint32_t BKP18R;     /*!< RTC backup register 18,                                    Address offset: 0x98 */
  479.   __IO uint32_t BKP19R;     /*!< RTC backup register 19,                                    Address offset: 0x9C */
  480. } RTC_TypeDef;
  481.  
  482. /**
  483.   * @brief Serial Peripheral Interface
  484.   */
  485.  
  486. typedef struct
  487. {
  488.   __IO uint32_t CR1;        /*!< SPI Control register 1                              Address offset: 0x00 */
  489.   __IO uint32_t CR2;        /*!< SPI Control register 2,                             Address offset: 0x04 */
  490.   __IO uint32_t SR;         /*!< SPI Status register,                                Address offset: 0x08 */
  491.   __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
  492.   __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register                         Address offset: 0x10 */
  493.   __IO uint32_t RXCRCR;     /*!< SPI Rx CRC register                                 Address offset: 0x14 */
  494.   __IO uint32_t TXCRCR;     /*!< SPI Tx CRC register                                 Address offset: 0x18 */
  495. } SPI_TypeDef;
  496.  
  497. /**
  498.   * @brief TIM
  499.   */
  500. typedef struct
  501. {
  502.   __IO uint32_t CR1;          /*!< TIM control register 1,              Address offset: 0x00 */
  503.   __IO uint32_t CR2;          /*!< TIM control register 2,              Address offset: 0x04 */
  504.   __IO uint32_t SMCR;         /*!< TIM slave Mode Control register,     Address offset: 0x08 */
  505.   __IO uint32_t DIER;         /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
  506.   __IO uint32_t SR;           /*!< TIM status register,                 Address offset: 0x10 */
  507.   __IO uint32_t EGR;          /*!< TIM event generation register,       Address offset: 0x14 */
  508.   __IO uint32_t CCMR1;        /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
  509.   __IO uint32_t CCMR2;        /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
  510.   __IO uint32_t CCER;         /*!< TIM capture/compare enable register, Address offset: 0x20 */
  511.   __IO uint32_t CNT;          /*!< TIM counter register,                Address offset: 0x24 */
  512.   __IO uint32_t PSC;          /*!< TIM prescaler register,              Address offset: 0x28 */
  513.   __IO uint32_t ARR;          /*!< TIM auto-reload register,            Address offset: 0x2C */
  514.   uint32_t      RESERVED12;   /*!< Reserved, 0x30                                            */    
  515.   __IO uint32_t CCR1;         /*!< TIM capture/compare register 1,      Address offset: 0x34 */    
  516.   __IO uint32_t CCR2;         /*!< TIM capture/compare register 2,      Address offset: 0x38 */    
  517.   __IO uint32_t CCR3;         /*!< TIM capture/compare register 3,      Address offset: 0x3C */
  518.   __IO uint32_t CCR4;         /*!< TIM capture/compare register 4,      Address offset: 0x40 */
  519.   uint32_t      RESERVED17;   /*!< Reserved, 0x44                                            */
  520.   __IO uint32_t DCR;          /*!< TIM DMA control register,            Address offset: 0x48 */
  521.   __IO uint32_t DMAR;         /*!< TIM DMA address for full transfer,   Address offset: 0x4C */
  522.   __IO uint32_t OR;           /*!< TIM option register,                 Address offset: 0x50 */
  523. } TIM_TypeDef;
  524. /**
  525.   * @brief Universal Synchronous Asynchronous Receiver Transmitter
  526.   */
  527.  
  528. typedef struct
  529. {
  530.   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
  531.   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
  532.   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
  533.   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
  534.   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
  535.   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
  536.   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
  537. } USART_TypeDef;
  538.  
  539. /**
  540.   * @brief Universal Serial Bus Full Speed Device
  541.   */
  542.  
  543. typedef struct
  544. {
  545.   __IO uint16_t EP0R;            /*!< USB Endpoint 0 register,                Address offset: 0x00 */
  546.   __IO uint16_t RESERVED0;       /*!< Reserved */    
  547.   __IO uint16_t EP1R;            /*!< USB Endpoint 1 register,                Address offset: 0x04 */
  548.   __IO uint16_t RESERVED1;       /*!< Reserved */      
  549.   __IO uint16_t EP2R;            /*!< USB Endpoint 2 register,                Address offset: 0x08 */
  550.   __IO uint16_t RESERVED2;       /*!< Reserved */      
  551.   __IO uint16_t EP3R;            /*!< USB Endpoint 3 register,                Address offset: 0x0C */
  552.   __IO uint16_t RESERVED3;       /*!< Reserved */      
  553.   __IO uint16_t EP4R;            /*!< USB Endpoint 4 register,                Address offset: 0x10 */
  554.   __IO uint16_t RESERVED4;       /*!< Reserved */      
  555.   __IO uint16_t EP5R;            /*!< USB Endpoint 5 register,                Address offset: 0x14 */
  556.   __IO uint16_t RESERVED5;       /*!< Reserved */      
  557.   __IO uint16_t EP6R;            /*!< USB Endpoint 6 register,                Address offset: 0x18 */
  558.   __IO uint16_t RESERVED6;       /*!< Reserved */      
  559.   __IO uint16_t EP7R;            /*!< USB Endpoint 7 register,                Address offset: 0x1C */
  560.   __IO uint16_t RESERVED7[17];   /*!< Reserved */    
  561.   __IO uint16_t CNTR;            /*!< Control register,                       Address offset: 0x40 */
  562.   __IO uint16_t RESERVED8;       /*!< Reserved */      
  563.   __IO uint16_t ISTR;            /*!< Interrupt status register,              Address offset: 0x44 */
  564.   __IO uint16_t RESERVED9;       /*!< Reserved */      
  565.   __IO uint16_t FNR;             /*!< Frame number register,                  Address offset: 0x48 */
  566.   __IO uint16_t RESERVEDA;       /*!< Reserved */      
  567.   __IO uint16_t DADDR;           /*!< Device address register,                Address offset: 0x4C */
  568.   __IO uint16_t RESERVEDB;       /*!< Reserved */      
  569.   __IO uint16_t BTABLE;          /*!< Buffer Table address register,          Address offset: 0x50 */
  570.   __IO uint16_t RESERVEDC;       /*!< Reserved */      
  571. } USB_TypeDef;
  572.  
  573. /**
  574.   * @brief Window WATCHDOG
  575.   */
  576. typedef struct
  577. {
  578.   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
  579.   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
  580.   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
  581. } WWDG_TypeDef;
  582.  
  583. /**
  584.   * @brief Universal Serial Bus Full Speed Device
  585.   */
  586. /**
  587.   * @}
  588.   */
  589.  
  590. /** @addtogroup Peripheral_memory_map
  591.   * @{
  592.   */
  593.  
  594. #define FLASH_BASE            ((uint32_t)0x08000000U)              /*!< FLASH base address in the alias region */
  595. #define FLASH_EEPROM_BASE     ((uint32_t)(FLASH_BASE + 0x80000U))  /*!< FLASH EEPROM base address in the alias region */
  596. #define SRAM_BASE             ((uint32_t)0x20000000U)              /*!< SRAM base address in the alias region */
  597. #define PERIPH_BASE           ((uint32_t)0x40000000U)              /*!< Peripheral base address in the alias region */
  598. #define SRAM_BB_BASE          ((uint32_t)0x22000000U)              /*!< SRAM base address in the bit-band region */
  599. #define PERIPH_BB_BASE        ((uint32_t)0x42000000U)              /*!< Peripheral base address in the bit-band region */
  600. #define FLASH_END             ((uint32_t)0x0801FFFFU)              /*!< Program end FLASH address for Cat1 & Cat2 */
  601. #define FLASH_EEPROM_END      ((uint32_t)0x08080FFFU)              /*!< FLASH EEPROM end address (4KB) */
  602.  
  603. /*!< Peripheral memory map */
  604. #define APB1PERIPH_BASE       PERIPH_BASE
  605. #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000U)
  606. #define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000U)
  607.  
  608. /*!< APB1 peripherals */
  609. #define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000U)
  610. #define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400U)
  611. #define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800U)
  612. #define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000U)
  613. #define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400U)
  614. #define LCD_BASE              (APB1PERIPH_BASE + 0x00002400U)
  615. #define RTC_BASE              (APB1PERIPH_BASE + 0x00002800U)
  616. #define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00U)
  617. #define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000U)
  618. #define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800U)
  619. #define USART2_BASE           (APB1PERIPH_BASE + 0x00004400U)
  620. #define USART3_BASE           (APB1PERIPH_BASE + 0x00004800U)
  621. #define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400U)
  622. #define I2C2_BASE             (APB1PERIPH_BASE + 0x00005800U)
  623.  
  624. /* USB device FS */
  625. #define USB_BASE              (APB1PERIPH_BASE + 0x00005C00U) /*!< USB_IP Peripheral Registers base address */
  626. #define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000U) /*!< USB_IP Packet Memory Area base address */
  627.  
  628. /* USB device FS SRAM */
  629. #define PWR_BASE              (APB1PERIPH_BASE + 0x00007000U)
  630. #define DAC_BASE              (APB1PERIPH_BASE + 0x00007400U)
  631. #define COMP_BASE             (APB1PERIPH_BASE + 0x00007C00U)
  632. #define RI_BASE               (APB1PERIPH_BASE + 0x00007C04U)
  633.  
  634. /*!< APB2 peripherals */
  635. #define SYSCFG_BASE           (APB2PERIPH_BASE + 0x00000000U)
  636. #define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400U)
  637. #define TIM9_BASE             (APB2PERIPH_BASE + 0x00000800U)
  638. #define TIM10_BASE            (APB2PERIPH_BASE + 0x00000C00U)
  639. #define TIM11_BASE            (APB2PERIPH_BASE + 0x00001000U)
  640. #define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400U)
  641. #define ADC_BASE              (APB2PERIPH_BASE + 0x00002700U)
  642. #define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000U)
  643. #define USART1_BASE           (APB2PERIPH_BASE + 0x00003800U)
  644.  
  645. /*!< AHB peripherals */
  646. #define GPIOA_BASE            (AHBPERIPH_BASE + 0x00000000U)
  647. #define GPIOB_BASE            (AHBPERIPH_BASE + 0x00000400U)
  648. #define GPIOC_BASE            (AHBPERIPH_BASE + 0x00000800U)
  649. #define GPIOD_BASE            (AHBPERIPH_BASE + 0x00000C00U)
  650. #define GPIOE_BASE            (AHBPERIPH_BASE + 0x00001000U)
  651. #define GPIOH_BASE            (AHBPERIPH_BASE + 0x00001400U)
  652. #define CRC_BASE              (AHBPERIPH_BASE + 0x00003000U)
  653. #define RCC_BASE              (AHBPERIPH_BASE + 0x00003800U)
  654. #define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00003C00U) /*!< FLASH registers base address */
  655. #define OB_BASE               ((uint32_t)0x1FF80000U)        /*!< FLASH Option Bytes base address */
  656. #define FLASHSIZE_BASE        ((uint32_t)0x1FF8004CU)        /*!< FLASH Size register base address for Cat.1 and Cat.2 devices */
  657. #define UID_BASE              ((uint32_t)0x1FF80050U)        /*!< Unique device ID register base address for Cat.1 and Cat.2 devices */
  658. #define DMA1_BASE             (AHBPERIPH_BASE + 0x00006000U)
  659. #define DMA1_Channel1_BASE    (DMA1_BASE + 0x00000008U)
  660. #define DMA1_Channel2_BASE    (DMA1_BASE + 0x0000001CU)
  661. #define DMA1_Channel3_BASE    (DMA1_BASE + 0x00000030U)
  662. #define DMA1_Channel4_BASE    (DMA1_BASE + 0x00000044U)
  663. #define DMA1_Channel5_BASE    (DMA1_BASE + 0x00000058U)
  664. #define DMA1_Channel6_BASE    (DMA1_BASE + 0x0000006CU)
  665. #define DMA1_Channel7_BASE    (DMA1_BASE + 0x00000080U)
  666. #define DBGMCU_BASE           ((uint32_t)0xE0042000U)     /*!< Debug MCU registers base address */
  667.  
  668. /**
  669.   * @}
  670.   */
  671.  
  672. /** @addtogroup Peripheral_declaration
  673.   * @{
  674.   */  
  675.  
  676. #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
  677. #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
  678. #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
  679. #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
  680. #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
  681. #define LCD                 ((LCD_TypeDef *) LCD_BASE)
  682. #define RTC                 ((RTC_TypeDef *) RTC_BASE)
  683. #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
  684. #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
  685. #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
  686. #define USART2              ((USART_TypeDef *) USART2_BASE)
  687. #define USART3              ((USART_TypeDef *) USART3_BASE)
  688. #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
  689. #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
  690. /* USB device FS */
  691. #define USB                   ((USB_TypeDef *) USB_BASE)
  692. /* USB device FS SRAM */
  693. #define PWR                 ((PWR_TypeDef *) PWR_BASE)
  694.  
  695. #define DAC1                ((DAC_TypeDef *) DAC_BASE)
  696. /* Legacy define */
  697. #define DAC                 DAC1
  698.  
  699. #define COMP                ((COMP_TypeDef *) COMP_BASE)                 /* COMP generic instance include bits of COMP1 and COMP2 mixed in the same register */
  700. #define COMP1               ((COMP_TypeDef *) COMP_BASE)                 /* COMP1 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
  701. #define COMP2               ((COMP_TypeDef *) (COMP_BASE + 0x00000001U)) /* COMP2 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
  702. #define COMP12_COMMON       ((COMP_Common_TypeDef *) COMP_BASE)          /* COMP common instance definition to access comparator register bits used by both comparator instances (window mode) */
  703.  
  704. #define RI                  ((RI_TypeDef *) RI_BASE)
  705.  
  706. #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
  707. #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
  708. #define TIM9                ((TIM_TypeDef *) TIM9_BASE)
  709. #define TIM10               ((TIM_TypeDef *) TIM10_BASE)
  710. #define TIM11               ((TIM_TypeDef *) TIM11_BASE)
  711.  
  712. #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
  713. #define ADC1_COMMON         ((ADC_Common_TypeDef *) ADC_BASE)
  714. /* Legacy defines */
  715. #define ADC                 ADC1_COMMON
  716.  
  717. #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
  718. #define USART1              ((USART_TypeDef *) USART1_BASE)
  719. #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
  720. #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
  721. #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
  722. #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
  723. #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
  724. #define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)
  725. #define CRC                 ((CRC_TypeDef *) CRC_BASE)
  726. #define RCC                 ((RCC_TypeDef *) RCC_BASE)
  727. #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
  728. #define OB                  ((OB_TypeDef *) OB_BASE)
  729. #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
  730. #define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
  731. #define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
  732. #define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
  733. #define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
  734. #define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
  735. #define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
  736. #define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
  737. #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
  738.  
  739.  /**
  740.   * @}
  741.   */
  742.  
  743. /** @addtogroup Exported_constants
  744.   * @{
  745.   */
  746.  
  747. /** @addtogroup Peripheral_Registers_Bits_Definition
  748.   * @{
  749.   */
  750.    
  751. /******************************************************************************/
  752. /*                         Peripheral Registers Bits Definition               */
  753. /******************************************************************************/
  754. /******************************************************************************/
  755. /*                                                                            */
  756. /*                      Analog to Digital Converter (ADC)                     */
  757. /*                                                                            */
  758. /******************************************************************************/
  759.  
  760. /********************  Bit definition for ADC_SR register  ********************/
  761. #define ADC_SR_AWD_Pos                       (0U)                              
  762. #define ADC_SR_AWD_Msk                       (0x1U << ADC_SR_AWD_Pos)          /*!< 0x00000001 */
  763. #define ADC_SR_AWD                           ADC_SR_AWD_Msk                    /*!< ADC analog watchdog 1 flag */
  764. #define ADC_SR_EOCS_Pos                      (1U)                              
  765. #define ADC_SR_EOCS_Msk                      (0x1U << ADC_SR_EOCS_Pos)         /*!< 0x00000002 */
  766. #define ADC_SR_EOCS                          ADC_SR_EOCS_Msk                   /*!< ADC group regular end of unitary conversion or end of sequence conversions flag */
  767. #define ADC_SR_JEOS_Pos                      (2U)                              
  768. #define ADC_SR_JEOS_Msk                      (0x1U << ADC_SR_JEOS_Pos)         /*!< 0x00000004 */
  769. #define ADC_SR_JEOS                          ADC_SR_JEOS_Msk                   /*!< ADC group injected end of sequence conversions flag */
  770. #define ADC_SR_JSTRT_Pos                     (3U)                              
  771. #define ADC_SR_JSTRT_Msk                     (0x1U << ADC_SR_JSTRT_Pos)        /*!< 0x00000008 */
  772. #define ADC_SR_JSTRT                         ADC_SR_JSTRT_Msk                  /*!< ADC group injected conversion start flag */
  773. #define ADC_SR_STRT_Pos                      (4U)                              
  774. #define ADC_SR_STRT_Msk                      (0x1U << ADC_SR_STRT_Pos)         /*!< 0x00000010 */
  775. #define ADC_SR_STRT                          ADC_SR_STRT_Msk                   /*!< ADC group regular conversion start flag */
  776. #define ADC_SR_OVR_Pos                       (5U)                              
  777. #define ADC_SR_OVR_Msk                       (0x1U << ADC_SR_OVR_Pos)          /*!< 0x00000020 */
  778. #define ADC_SR_OVR                           ADC_SR_OVR_Msk                    /*!< ADC group regular overrun flag */
  779. #define ADC_SR_ADONS_Pos                     (6U)                              
  780. #define ADC_SR_ADONS_Msk                     (0x1U << ADC_SR_ADONS_Pos)        /*!< 0x00000040 */
  781. #define ADC_SR_ADONS                         ADC_SR_ADONS_Msk                  /*!< ADC ready flag */
  782. #define ADC_SR_RCNR_Pos                      (8U)                              
  783. #define ADC_SR_RCNR_Msk                      (0x1U << ADC_SR_RCNR_Pos)         /*!< 0x00000100 */
  784. #define ADC_SR_RCNR                          ADC_SR_RCNR_Msk                   /*!< ADC group regular not ready flag */
  785. #define ADC_SR_JCNR_Pos                      (9U)                              
  786. #define ADC_SR_JCNR_Msk                      (0x1U << ADC_SR_JCNR_Pos)         /*!< 0x00000200 */
  787. #define ADC_SR_JCNR                          ADC_SR_JCNR_Msk                   /*!< ADC group injected not ready flag */
  788.  
  789. /* Legacy defines */
  790. #define  ADC_SR_EOC                          (ADC_SR_EOCS)
  791. #define  ADC_SR_JEOC                         (ADC_SR_JEOS)
  792.  
  793. /*******************  Bit definition for ADC_CR1 register  ********************/
  794. #define ADC_CR1_AWDCH_Pos                    (0U)                              
  795. #define ADC_CR1_AWDCH_Msk                    (0x1FU << ADC_CR1_AWDCH_Pos)      /*!< 0x0000001F */
  796. #define ADC_CR1_AWDCH                        ADC_CR1_AWDCH_Msk                 /*!< ADC analog watchdog 1 monitored channel selection */
  797. #define ADC_CR1_AWDCH_0                      (0x01U << ADC_CR1_AWDCH_Pos)      /*!< 0x00000001 */
  798. #define ADC_CR1_AWDCH_1                      (0x02U << ADC_CR1_AWDCH_Pos)      /*!< 0x00000002 */
  799. #define ADC_CR1_AWDCH_2                      (0x04U << ADC_CR1_AWDCH_Pos)      /*!< 0x00000004 */
  800. #define ADC_CR1_AWDCH_3                      (0x08U << ADC_CR1_AWDCH_Pos)      /*!< 0x00000008 */
  801. #define ADC_CR1_AWDCH_4                      (0x10U << ADC_CR1_AWDCH_Pos)      /*!< 0x00000010 */
  802.  
  803. #define ADC_CR1_EOCSIE_Pos                   (5U)                              
  804. #define ADC_CR1_EOCSIE_Msk                   (0x1U << ADC_CR1_EOCSIE_Pos)      /*!< 0x00000020 */
  805. #define ADC_CR1_EOCSIE                       ADC_CR1_EOCSIE_Msk                /*!< ADC group regular end of unitary conversion or end of sequence conversions interrupt */
  806. #define ADC_CR1_AWDIE_Pos                    (6U)                              
  807. #define ADC_CR1_AWDIE_Msk                    (0x1U << ADC_CR1_AWDIE_Pos)       /*!< 0x00000040 */
  808. #define ADC_CR1_AWDIE                        ADC_CR1_AWDIE_Msk                 /*!< ADC analog watchdog 1 interrupt */
  809. #define ADC_CR1_JEOSIE_Pos                   (7U)                              
  810. #define ADC_CR1_JEOSIE_Msk                   (0x1U << ADC_CR1_JEOSIE_Pos)      /*!< 0x00000080 */
  811. #define ADC_CR1_JEOSIE                       ADC_CR1_JEOSIE_Msk                /*!< ADC group injected end of sequence conversions interrupt */
  812. #define ADC_CR1_SCAN_Pos                     (8U)                              
  813. #define ADC_CR1_SCAN_Msk                     (0x1U << ADC_CR1_SCAN_Pos)        /*!< 0x00000100 */
  814. #define ADC_CR1_SCAN                         ADC_CR1_SCAN_Msk                  /*!< ADC scan mode */
  815. #define ADC_CR1_AWDSGL_Pos                   (9U)                              
  816. #define ADC_CR1_AWDSGL_Msk                   (0x1U << ADC_CR1_AWDSGL_Pos)      /*!< 0x00000200 */
  817. #define ADC_CR1_AWDSGL                       ADC_CR1_AWDSGL_Msk                /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
  818. #define ADC_CR1_JAUTO_Pos                    (10U)                            
  819. #define ADC_CR1_JAUTO_Msk                    (0x1U << ADC_CR1_JAUTO_Pos)       /*!< 0x00000400 */
  820. #define ADC_CR1_JAUTO                        ADC_CR1_JAUTO_Msk                 /*!< ADC group injected automatic trigger mode */
  821. #define ADC_CR1_DISCEN_Pos                   (11U)                            
  822. #define ADC_CR1_DISCEN_Msk                   (0x1U << ADC_CR1_DISCEN_Pos)      /*!< 0x00000800 */
  823. #define ADC_CR1_DISCEN                       ADC_CR1_DISCEN_Msk                /*!< ADC group regular sequencer discontinuous mode */
  824. #define ADC_CR1_JDISCEN_Pos                  (12U)                            
  825. #define ADC_CR1_JDISCEN_Msk                  (0x1U << ADC_CR1_JDISCEN_Pos)     /*!< 0x00001000 */
  826. #define ADC_CR1_JDISCEN                      ADC_CR1_JDISCEN_Msk               /*!< ADC group injected sequencer discontinuous mode */
  827.  
  828. #define ADC_CR1_DISCNUM_Pos                  (13U)                            
  829. #define ADC_CR1_DISCNUM_Msk                  (0x7U << ADC_CR1_DISCNUM_Pos)     /*!< 0x0000E000 */
  830. #define ADC_CR1_DISCNUM                      ADC_CR1_DISCNUM_Msk               /*!< ADC group regular sequencer discontinuous number of ranks */
  831. #define ADC_CR1_DISCNUM_0                    (0x1U << ADC_CR1_DISCNUM_Pos)     /*!< 0x00002000 */
  832. #define ADC_CR1_DISCNUM_1                    (0x2U << ADC_CR1_DISCNUM_Pos)     /*!< 0x00004000 */
  833. #define ADC_CR1_DISCNUM_2                    (0x4U << ADC_CR1_DISCNUM_Pos)     /*!< 0x00008000 */
  834.  
  835. #define ADC_CR1_PDD_Pos                      (16U)                            
  836. #define ADC_CR1_PDD_Msk                      (0x1U << ADC_CR1_PDD_Pos)         /*!< 0x00010000 */
  837. #define ADC_CR1_PDD                          ADC_CR1_PDD_Msk                   /*!< ADC power down during auto delay phase */
  838. #define ADC_CR1_PDI_Pos                      (17U)                            
  839. #define ADC_CR1_PDI_Msk                      (0x1U << ADC_CR1_PDI_Pos)         /*!< 0x00020000 */
  840. #define ADC_CR1_PDI                          ADC_CR1_PDI_Msk                   /*!< ADC power down during idle phase */
  841.  
  842. #define ADC_CR1_JAWDEN_Pos                   (22U)                            
  843. #define ADC_CR1_JAWDEN_Msk                   (0x1U << ADC_CR1_JAWDEN_Pos)      /*!< 0x00400000 */
  844. #define ADC_CR1_JAWDEN                       ADC_CR1_JAWDEN_Msk                /*!< ADC analog watchdog 1 enable on scope ADC group injected */
  845. #define ADC_CR1_AWDEN_Pos                    (23U)                            
  846. #define ADC_CR1_AWDEN_Msk                    (0x1U << ADC_CR1_AWDEN_Pos)       /*!< 0x00800000 */
  847. #define ADC_CR1_AWDEN                        ADC_CR1_AWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group regular */
  848.  
  849. #define ADC_CR1_RES_Pos                      (24U)                            
  850. #define ADC_CR1_RES_Msk                      (0x3U << ADC_CR1_RES_Pos)         /*!< 0x03000000 */
  851. #define ADC_CR1_RES                          ADC_CR1_RES_Msk                   /*!< ADC resolution */
  852. #define ADC_CR1_RES_0                        (0x1U << ADC_CR1_RES_Pos)         /*!< 0x01000000 */
  853. #define ADC_CR1_RES_1                        (0x2U << ADC_CR1_RES_Pos)         /*!< 0x02000000 */
  854.  
  855. #define ADC_CR1_OVRIE_Pos                    (26U)                            
  856. #define ADC_CR1_OVRIE_Msk                    (0x1U << ADC_CR1_OVRIE_Pos)       /*!< 0x04000000 */
  857. #define ADC_CR1_OVRIE                        ADC_CR1_OVRIE_Msk                 /*!< ADC group regular overrun interrupt */
  858.  
  859. /* Legacy defines */
  860. #define  ADC_CR1_EOCIE                       (ADC_CR1_EOCSIE)
  861. #define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
  862.  
  863. /*******************  Bit definition for ADC_CR2 register  ********************/
  864. #define ADC_CR2_ADON_Pos                     (0U)                              
  865. #define ADC_CR2_ADON_Msk                     (0x1U << ADC_CR2_ADON_Pos)        /*!< 0x00000001 */
  866. #define ADC_CR2_ADON                         ADC_CR2_ADON_Msk                  /*!< ADC enable */
  867. #define ADC_CR2_CONT_Pos                     (1U)                              
  868. #define ADC_CR2_CONT_Msk                     (0x1U << ADC_CR2_CONT_Pos)        /*!< 0x00000002 */
  869. #define ADC_CR2_CONT                         ADC_CR2_CONT_Msk                  /*!< ADC group regular continuous conversion mode */
  870.  
  871. #define ADC_CR2_DELS_Pos                     (4U)                              
  872. #define ADC_CR2_DELS_Msk                     (0x7U << ADC_CR2_DELS_Pos)        /*!< 0x00000070 */
  873. #define ADC_CR2_DELS                         ADC_CR2_DELS_Msk                  /*!< ADC auto delay selection */
  874. #define ADC_CR2_DELS_0                       (0x1U << ADC_CR2_DELS_Pos)        /*!< 0x00000010 */
  875. #define ADC_CR2_DELS_1                       (0x2U << ADC_CR2_DELS_Pos)        /*!< 0x00000020 */
  876. #define ADC_CR2_DELS_2                       (0x4U << ADC_CR2_DELS_Pos)        /*!< 0x00000040 */
  877.  
  878. #define ADC_CR2_DMA_Pos                      (8U)                              
  879. #define ADC_CR2_DMA_Msk                      (0x1U << ADC_CR2_DMA_Pos)         /*!< 0x00000100 */
  880. #define ADC_CR2_DMA                          ADC_CR2_DMA_Msk                   /*!< ADC DMA transfer enable */
  881. #define ADC_CR2_DDS_Pos                      (9U)                              
  882. #define ADC_CR2_DDS_Msk                      (0x1U << ADC_CR2_DDS_Pos)         /*!< 0x00000200 */
  883. #define ADC_CR2_DDS                          ADC_CR2_DDS_Msk                   /*!< ADC DMA transfer configuration */
  884. #define ADC_CR2_EOCS_Pos                     (10U)                            
  885. #define ADC_CR2_EOCS_Msk                     (0x1U << ADC_CR2_EOCS_Pos)        /*!< 0x00000400 */
  886. #define ADC_CR2_EOCS                         ADC_CR2_EOCS_Msk                  /*!< ADC end of unitary or end of sequence conversions selection */
  887. #define ADC_CR2_ALIGN_Pos                    (11U)                            
  888. #define ADC_CR2_ALIGN_Msk                    (0x1U << ADC_CR2_ALIGN_Pos)       /*!< 0x00000800 */
  889. #define ADC_CR2_ALIGN                        ADC_CR2_ALIGN_Msk                 /*!< ADC data alignement */
  890.  
  891. #define ADC_CR2_JEXTSEL_Pos                  (16U)                            
  892. #define ADC_CR2_JEXTSEL_Msk                  (0xFU << ADC_CR2_JEXTSEL_Pos)     /*!< 0x000F0000 */
  893. #define ADC_CR2_JEXTSEL                      ADC_CR2_JEXTSEL_Msk               /*!< ADC group injected external trigger source */
  894. #define ADC_CR2_JEXTSEL_0                    (0x1U << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00010000 */
  895. #define ADC_CR2_JEXTSEL_1                    (0x2U << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00020000 */
  896. #define ADC_CR2_JEXTSEL_2                    (0x4U << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00040000 */
  897. #define ADC_CR2_JEXTSEL_3                    (0x8U << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00080000 */
  898.  
  899. #define ADC_CR2_JEXTEN_Pos                   (20U)                            
  900. #define ADC_CR2_JEXTEN_Msk                   (0x3U << ADC_CR2_JEXTEN_Pos)      /*!< 0x00300000 */
  901. #define ADC_CR2_JEXTEN                       ADC_CR2_JEXTEN_Msk                /*!< ADC group injected external trigger polarity */
  902. #define ADC_CR2_JEXTEN_0                     (0x1U << ADC_CR2_JEXTEN_Pos)      /*!< 0x00100000 */
  903. #define ADC_CR2_JEXTEN_1                     (0x2U << ADC_CR2_JEXTEN_Pos)      /*!< 0x00200000 */
  904.  
  905. #define ADC_CR2_JSWSTART_Pos                 (22U)                            
  906. #define ADC_CR2_JSWSTART_Msk                 (0x1U << ADC_CR2_JSWSTART_Pos)    /*!< 0x00400000 */
  907. #define ADC_CR2_JSWSTART                     ADC_CR2_JSWSTART_Msk              /*!< ADC group injected conversion start */
  908.  
  909. #define ADC_CR2_EXTSEL_Pos                   (24U)                            
  910. #define ADC_CR2_EXTSEL_Msk                   (0xFU << ADC_CR2_EXTSEL_Pos)      /*!< 0x0F000000 */
  911. #define ADC_CR2_EXTSEL                       ADC_CR2_EXTSEL_Msk                /*!< ADC group regular external trigger source */
  912. #define ADC_CR2_EXTSEL_0                     (0x1U << ADC_CR2_EXTSEL_Pos)      /*!< 0x01000000 */
  913. #define ADC_CR2_EXTSEL_1                     (0x2U << ADC_CR2_EXTSEL_Pos)      /*!< 0x02000000 */
  914. #define ADC_CR2_EXTSEL_2                     (0x4U << ADC_CR2_EXTSEL_Pos)      /*!< 0x04000000 */
  915. #define ADC_CR2_EXTSEL_3                     (0x8U << ADC_CR2_EXTSEL_Pos)      /*!< 0x08000000 */
  916.  
  917. #define ADC_CR2_EXTEN_Pos                    (28U)                            
  918. #define ADC_CR2_EXTEN_Msk                    (0x3U << ADC_CR2_EXTEN_Pos)       /*!< 0x30000000 */
  919. #define ADC_CR2_EXTEN                        ADC_CR2_EXTEN_Msk                 /*!< ADC group regular external trigger polarity */
  920. #define ADC_CR2_EXTEN_0                      (0x1U << ADC_CR2_EXTEN_Pos)       /*!< 0x10000000 */
  921. #define ADC_CR2_EXTEN_1                      (0x2U << ADC_CR2_EXTEN_Pos)       /*!< 0x20000000 */
  922.  
  923. #define ADC_CR2_SWSTART_Pos                  (30U)                            
  924. #define ADC_CR2_SWSTART_Msk                  (0x1U << ADC_CR2_SWSTART_Pos)     /*!< 0x40000000 */
  925. #define ADC_CR2_SWSTART                      ADC_CR2_SWSTART_Msk               /*!< ADC group regular conversion start */
  926.  
  927. /******************  Bit definition for ADC_SMPR1 register  *******************/
  928. #define ADC_SMPR1_SMP20_Pos                  (0U)                              
  929. #define ADC_SMPR1_SMP20_Msk                  (0x7U << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000007 */
  930. #define ADC_SMPR1_SMP20                      ADC_SMPR1_SMP20_Msk               /*!< ADC channel 20 sampling time selection */
  931. #define ADC_SMPR1_SMP20_0                    (0x1U << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000001 */
  932. #define ADC_SMPR1_SMP20_1                    (0x2U << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000002 */
  933. #define ADC_SMPR1_SMP20_2                    (0x4U << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000004 */
  934.  
  935. #define ADC_SMPR1_SMP21_Pos                  (3U)                              
  936. #define ADC_SMPR1_SMP21_Msk                  (0x7U << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000038 */
  937. #define ADC_SMPR1_SMP21                      ADC_SMPR1_SMP21_Msk               /*!< ADC channel 21 sampling time selection */
  938. #define ADC_SMPR1_SMP21_0                    (0x1U << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000008 */
  939. #define ADC_SMPR1_SMP21_1                    (0x2U << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000010 */
  940. #define ADC_SMPR1_SMP21_2                    (0x4U << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000020 */
  941.  
  942. #define ADC_SMPR1_SMP22_Pos                  (6U)                              
  943. #define ADC_SMPR1_SMP22_Msk                  (0x7U << ADC_SMPR1_SMP22_Pos)     /*!< 0x000001C0 */
  944. #define ADC_SMPR1_SMP22                      ADC_SMPR1_SMP22_Msk               /*!< ADC channel 22 sampling time selection */
  945. #define ADC_SMPR1_SMP22_0                    (0x1U << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000040 */
  946. #define ADC_SMPR1_SMP22_1                    (0x2U << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000080 */
  947. #define ADC_SMPR1_SMP22_2                    (0x4U << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000100 */
  948.  
  949. #define ADC_SMPR1_SMP23_Pos                  (9U)                              
  950. #define ADC_SMPR1_SMP23_Msk                  (0x7U << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000E00 */
  951. #define ADC_SMPR1_SMP23                      ADC_SMPR1_SMP23_Msk               /*!< ADC channel 23 sampling time selection */
  952. #define ADC_SMPR1_SMP23_0                    (0x1U << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000200 */
  953. #define ADC_SMPR1_SMP23_1                    (0x2U << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000400 */
  954. #define ADC_SMPR1_SMP23_2                    (0x4U << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000800 */
  955.  
  956. #define ADC_SMPR1_SMP24_Pos                  (12U)                            
  957. #define ADC_SMPR1_SMP24_Msk                  (0x7U << ADC_SMPR1_SMP24_Pos)     /*!< 0x00007000 */
  958. #define ADC_SMPR1_SMP24                      ADC_SMPR1_SMP24_Msk               /*!< ADC channel 24 sampling time selection */
  959. #define ADC_SMPR1_SMP24_0                    (0x1U << ADC_SMPR1_SMP24_Pos)     /*!< 0x00001000 */
  960. #define ADC_SMPR1_SMP24_1                    (0x2U << ADC_SMPR1_SMP24_Pos)     /*!< 0x00002000 */
  961. #define ADC_SMPR1_SMP24_2                    (0x4U << ADC_SMPR1_SMP24_Pos)     /*!< 0x00004000 */
  962.  
  963. #define ADC_SMPR1_SMP25_Pos                  (15U)                            
  964. #define ADC_SMPR1_SMP25_Msk                  (0x7U << ADC_SMPR1_SMP25_Pos)     /*!< 0x00038000 */
  965. #define ADC_SMPR1_SMP25                      ADC_SMPR1_SMP25_Msk               /*!< ADC channel 25 sampling time selection */
  966. #define ADC_SMPR1_SMP25_0                    (0x1U << ADC_SMPR1_SMP25_Pos)     /*!< 0x00008000 */
  967. #define ADC_SMPR1_SMP25_1                    (0x2U << ADC_SMPR1_SMP25_Pos)     /*!< 0x00010000 */
  968. #define ADC_SMPR1_SMP25_2                    (0x4U << ADC_SMPR1_SMP25_Pos)     /*!< 0x00020000 */
  969.  
  970. #define ADC_SMPR1_SMP26_Pos                  (18U)                            
  971. #define ADC_SMPR1_SMP26_Msk                  (0x7U << ADC_SMPR1_SMP26_Pos)     /*!< 0x001C0000 */
  972. #define ADC_SMPR1_SMP26                      ADC_SMPR1_SMP26_Msk               /*!< ADC channel 26 sampling time selection */
  973. #define ADC_SMPR1_SMP26_0                    (0x1U << ADC_SMPR1_SMP26_Pos)     /*!< 0x00040000 */
  974. #define ADC_SMPR1_SMP26_1                    (0x2U << ADC_SMPR1_SMP26_Pos)     /*!< 0x00080000 */
  975. #define ADC_SMPR1_SMP26_2                    (0x4U << ADC_SMPR1_SMP26_Pos)     /*!< 0x00100000 */
  976.  
  977. /******************  Bit definition for ADC_SMPR2 register  *******************/
  978. #define ADC_SMPR2_SMP10_Pos                  (0U)                              
  979. #define ADC_SMPR2_SMP10_Msk                  (0x7U << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000007 */
  980. #define ADC_SMPR2_SMP10                      ADC_SMPR2_SMP10_Msk               /*!< ADC channel 10 sampling time selection */
  981. #define ADC_SMPR2_SMP10_0                    (0x1U << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000001 */
  982. #define ADC_SMPR2_SMP10_1                    (0x2U << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000002 */
  983. #define ADC_SMPR2_SMP10_2                    (0x4U << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000004 */
  984.  
  985. #define ADC_SMPR2_SMP11_Pos                  (3U)                              
  986. #define ADC_SMPR2_SMP11_Msk                  (0x7U << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000038 */
  987. #define ADC_SMPR2_SMP11                      ADC_SMPR2_SMP11_Msk               /*!< ADC channel 11 sampling time selection */
  988. #define ADC_SMPR2_SMP11_0                    (0x1U << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000008 */
  989. #define ADC_SMPR2_SMP11_1                    (0x2U << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000010 */
  990. #define ADC_SMPR2_SMP11_2                    (0x4U << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000020 */
  991.  
  992. #define ADC_SMPR2_SMP12_Pos                  (6U)                              
  993. #define ADC_SMPR2_SMP12_Msk                  (0x7U << ADC_SMPR2_SMP12_Pos)     /*!< 0x000001C0 */
  994. #define ADC_SMPR2_SMP12                      ADC_SMPR2_SMP12_Msk               /*!< ADC channel 12 sampling time selection */
  995. #define ADC_SMPR2_SMP12_0                    (0x1U << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000040 */
  996. #define ADC_SMPR2_SMP12_1                    (0x2U << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000080 */
  997. #define ADC_SMPR2_SMP12_2                    (0x4U << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000100 */
  998.  
  999. #define ADC_SMPR2_SMP13_Pos                  (9U)                              
  1000. #define ADC_SMPR2_SMP13_Msk                  (0x7U << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000E00 */
  1001. #define ADC_SMPR2_SMP13                      ADC_SMPR2_SMP13_Msk               /*!< ADC channel 13 sampling time selection */
  1002. #define ADC_SMPR2_SMP13_0                    (0x1U << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000200 */
  1003. #define ADC_SMPR2_SMP13_1                    (0x2U << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000400 */
  1004. #define ADC_SMPR2_SMP13_2                    (0x4U << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000800 */
  1005.  
  1006. #define ADC_SMPR2_SMP14_Pos                  (12U)                            
  1007. #define ADC_SMPR2_SMP14_Msk                  (0x7U << ADC_SMPR2_SMP14_Pos)     /*!< 0x00007000 */
  1008. #define ADC_SMPR2_SMP14                      ADC_SMPR2_SMP14_Msk               /*!< ADC channel 14 sampling time selection */
  1009. #define ADC_SMPR2_SMP14_0                    (0x1U << ADC_SMPR2_SMP14_Pos)     /*!< 0x00001000 */
  1010. #define ADC_SMPR2_SMP14_1                    (0x2U << ADC_SMPR2_SMP14_Pos)     /*!< 0x00002000 */
  1011. #define ADC_SMPR2_SMP14_2                    (0x4U << ADC_SMPR2_SMP14_Pos)     /*!< 0x00004000 */
  1012.  
  1013. #define ADC_SMPR2_SMP15_Pos                  (15U)                            
  1014. #define ADC_SMPR2_SMP15_Msk                  (0x7U << ADC_SMPR2_SMP15_Pos)     /*!< 0x00038000 */
  1015. #define ADC_SMPR2_SMP15                      ADC_SMPR2_SMP15_Msk               /*!< ADC channel 5 sampling time selection */
  1016. #define ADC_SMPR2_SMP15_0                    (0x1U << ADC_SMPR2_SMP15_Pos)     /*!< 0x00008000 */
  1017. #define ADC_SMPR2_SMP15_1                    (0x2U << ADC_SMPR2_SMP15_Pos)     /*!< 0x00010000 */
  1018. #define ADC_SMPR2_SMP15_2                    (0x4U << ADC_SMPR2_SMP15_Pos)     /*!< 0x00020000 */
  1019.  
  1020. #define ADC_SMPR2_SMP16_Pos                  (18U)                            
  1021. #define ADC_SMPR2_SMP16_Msk                  (0x7U << ADC_SMPR2_SMP16_Pos)     /*!< 0x001C0000 */
  1022. #define ADC_SMPR2_SMP16                      ADC_SMPR2_SMP16_Msk               /*!< ADC channel 16 sampling time selection */
  1023. #define ADC_SMPR2_SMP16_0                    (0x1U << ADC_SMPR2_SMP16_Pos)     /*!< 0x00040000 */
  1024. #define ADC_SMPR2_SMP16_1                    (0x2U << ADC_SMPR2_SMP16_Pos)     /*!< 0x00080000 */
  1025. #define ADC_SMPR2_SMP16_2                    (0x4U << ADC_SMPR2_SMP16_Pos)     /*!< 0x00100000 */
  1026.  
  1027. #define ADC_SMPR2_SMP17_Pos                  (21U)                            
  1028. #define ADC_SMPR2_SMP17_Msk                  (0x7U << ADC_SMPR2_SMP17_Pos)     /*!< 0x00E00000 */
  1029. #define ADC_SMPR2_SMP17                      ADC_SMPR2_SMP17_Msk               /*!< ADC channel 17 sampling time selection */
  1030. #define ADC_SMPR2_SMP17_0                    (0x1U << ADC_SMPR2_SMP17_Pos)     /*!< 0x00200000 */
  1031. #define ADC_SMPR2_SMP17_1                    (0x2U << ADC_SMPR2_SMP17_Pos)     /*!< 0x00400000 */
  1032. #define ADC_SMPR2_SMP17_2                    (0x4U << ADC_SMPR2_SMP17_Pos)     /*!< 0x00800000 */
  1033.  
  1034. #define ADC_SMPR2_SMP18_Pos                  (24U)                            
  1035. #define ADC_SMPR2_SMP18_Msk                  (0x7U << ADC_SMPR2_SMP18_Pos)     /*!< 0x07000000 */
  1036. #define ADC_SMPR2_SMP18                      ADC_SMPR2_SMP18_Msk               /*!< ADC channel 18 sampling time selection */
  1037. #define ADC_SMPR2_SMP18_0                    (0x1U << ADC_SMPR2_SMP18_Pos)     /*!< 0x01000000 */
  1038. #define ADC_SMPR2_SMP18_1                    (0x2U << ADC_SMPR2_SMP18_Pos)     /*!< 0x02000000 */
  1039. #define ADC_SMPR2_SMP18_2                    (0x4U << ADC_SMPR2_SMP18_Pos)     /*!< 0x04000000 */
  1040.  
  1041. #define ADC_SMPR2_SMP19_Pos                  (27U)                            
  1042. #define ADC_SMPR2_SMP19_Msk                  (0x7U << ADC_SMPR2_SMP19_Pos)     /*!< 0x38000000 */
  1043. #define ADC_SMPR2_SMP19                      ADC_SMPR2_SMP19_Msk               /*!< ADC channel 19 sampling time selection */
  1044. #define ADC_SMPR2_SMP19_0                    (0x1U << ADC_SMPR2_SMP19_Pos)     /*!< 0x08000000 */
  1045. #define ADC_SMPR2_SMP19_1                    (0x2U << ADC_SMPR2_SMP19_Pos)     /*!< 0x10000000 */
  1046. #define ADC_SMPR2_SMP19_2                    (0x4U << ADC_SMPR2_SMP19_Pos)     /*!< 0x20000000 */
  1047.  
  1048. /******************  Bit definition for ADC_SMPR3 register  *******************/
  1049. #define ADC_SMPR3_SMP0_Pos                   (0U)                              
  1050. #define ADC_SMPR3_SMP0_Msk                   (0x7U << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000007 */
  1051. #define ADC_SMPR3_SMP0                       ADC_SMPR3_SMP0_Msk                /*!< ADC channel 0 sampling time selection */
  1052. #define ADC_SMPR3_SMP0_0                     (0x1U << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000001 */
  1053. #define ADC_SMPR3_SMP0_1                     (0x2U << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000002 */
  1054. #define ADC_SMPR3_SMP0_2                     (0x4U << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000004 */
  1055.  
  1056. #define ADC_SMPR3_SMP1_Pos                   (3U)                              
  1057. #define ADC_SMPR3_SMP1_Msk                   (0x7U << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000038 */
  1058. #define ADC_SMPR3_SMP1                       ADC_SMPR3_SMP1_Msk                /*!< ADC channel 1 sampling time selection */
  1059. #define ADC_SMPR3_SMP1_0                     (0x1U << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000008 */
  1060. #define ADC_SMPR3_SMP1_1                     (0x2U << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000010 */
  1061. #define ADC_SMPR3_SMP1_2                     (0x4U << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000020 */
  1062.  
  1063. #define ADC_SMPR3_SMP2_Pos                   (6U)                              
  1064. #define ADC_SMPR3_SMP2_Msk                   (0x7U << ADC_SMPR3_SMP2_Pos)      /*!< 0x000001C0 */
  1065. #define ADC_SMPR3_SMP2                       ADC_SMPR3_SMP2_Msk                /*!< ADC channel 2 sampling time selection */
  1066. #define ADC_SMPR3_SMP2_0                     (0x1U << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000040 */
  1067. #define ADC_SMPR3_SMP2_1                     (0x2U << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000080 */
  1068. #define ADC_SMPR3_SMP2_2                     (0x4U << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000100 */
  1069.  
  1070. #define ADC_SMPR3_SMP3_Pos                   (9U)                              
  1071. #define ADC_SMPR3_SMP3_Msk                   (0x7U << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000E00 */
  1072. #define ADC_SMPR3_SMP3                       ADC_SMPR3_SMP3_Msk                /*!< ADC channel 3 sampling time selection */
  1073. #define ADC_SMPR3_SMP3_0                     (0x1U << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000200 */
  1074. #define ADC_SMPR3_SMP3_1                     (0x2U << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000400 */
  1075. #define ADC_SMPR3_SMP3_2                     (0x4U << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000800 */
  1076.  
  1077. #define ADC_SMPR3_SMP4_Pos                   (12U)                            
  1078. #define ADC_SMPR3_SMP4_Msk                   (0x7U << ADC_SMPR3_SMP4_Pos)      /*!< 0x00007000 */
  1079. #define ADC_SMPR3_SMP4                       ADC_SMPR3_SMP4_Msk                /*!< ADC channel 4 sampling time selection */
  1080. #define ADC_SMPR3_SMP4_0                     (0x1U << ADC_SMPR3_SMP4_Pos)      /*!< 0x00001000 */
  1081. #define ADC_SMPR3_SMP4_1                     (0x2U << ADC_SMPR3_SMP4_Pos)      /*!< 0x00002000 */
  1082. #define ADC_SMPR3_SMP4_2                     (0x4U << ADC_SMPR3_SMP4_Pos)      /*!< 0x00004000 */
  1083.  
  1084. #define ADC_SMPR3_SMP5_Pos                   (15U)                            
  1085. #define ADC_SMPR3_SMP5_Msk                   (0x7U << ADC_SMPR3_SMP5_Pos)      /*!< 0x00038000 */
  1086. #define ADC_SMPR3_SMP5                       ADC_SMPR3_SMP5_Msk                /*!< ADC channel 5 sampling time selection */
  1087. #define ADC_SMPR3_SMP5_0                     (0x1U << ADC_SMPR3_SMP5_Pos)      /*!< 0x00008000 */
  1088. #define ADC_SMPR3_SMP5_1                     (0x2U << ADC_SMPR3_SMP5_Pos)      /*!< 0x00010000 */
  1089. #define ADC_SMPR3_SMP5_2                     (0x4U << ADC_SMPR3_SMP5_Pos)      /*!< 0x00020000 */
  1090.  
  1091. #define ADC_SMPR3_SMP6_Pos                   (18U)                            
  1092. #define ADC_SMPR3_SMP6_Msk                   (0x7U << ADC_SMPR3_SMP6_Pos)      /*!< 0x001C0000 */
  1093. #define ADC_SMPR3_SMP6                       ADC_SMPR3_SMP6_Msk                /*!< ADC channel 6 sampling time selection */
  1094. #define ADC_SMPR3_SMP6_0                     (0x1U << ADC_SMPR3_SMP6_Pos)      /*!< 0x00040000 */
  1095. #define ADC_SMPR3_SMP6_1                     (0x2U << ADC_SMPR3_SMP6_Pos)      /*!< 0x00080000 */
  1096. #define ADC_SMPR3_SMP6_2                     (0x4U << ADC_SMPR3_SMP6_Pos)      /*!< 0x00100000 */
  1097.  
  1098. #define ADC_SMPR3_SMP7_Pos                   (21U)                            
  1099. #define ADC_SMPR3_SMP7_Msk                   (0x7U << ADC_SMPR3_SMP7_Pos)      /*!< 0x00E00000 */
  1100. #define ADC_SMPR3_SMP7                       ADC_SMPR3_SMP7_Msk                /*!< ADC channel 7 sampling time selection */
  1101. #define ADC_SMPR3_SMP7_0                     (0x1U << ADC_SMPR3_SMP7_Pos)      /*!< 0x00200000 */
  1102. #define ADC_SMPR3_SMP7_1                     (0x2U << ADC_SMPR3_SMP7_Pos)      /*!< 0x00400000 */
  1103. #define ADC_SMPR3_SMP7_2                     (0x4U << ADC_SMPR3_SMP7_Pos)      /*!< 0x00800000 */
  1104.  
  1105. #define ADC_SMPR3_SMP8_Pos                   (24U)                            
  1106. #define ADC_SMPR3_SMP8_Msk                   (0x7U << ADC_SMPR3_SMP8_Pos)      /*!< 0x07000000 */
  1107. #define ADC_SMPR3_SMP8                       ADC_SMPR3_SMP8_Msk                /*!< ADC channel 8 sampling time selection */
  1108. #define ADC_SMPR3_SMP8_0                     (0x1U << ADC_SMPR3_SMP8_Pos)      /*!< 0x01000000 */
  1109. #define ADC_SMPR3_SMP8_1                     (0x2U << ADC_SMPR3_SMP8_Pos)      /*!< 0x02000000 */
  1110. #define ADC_SMPR3_SMP8_2                     (0x4U << ADC_SMPR3_SMP8_Pos)      /*!< 0x04000000 */
  1111.  
  1112. #define ADC_SMPR3_SMP9_Pos                   (27U)                            
  1113. #define ADC_SMPR3_SMP9_Msk                   (0x7U << ADC_SMPR3_SMP9_Pos)      /*!< 0x38000000 */
  1114. #define ADC_SMPR3_SMP9                       ADC_SMPR3_SMP9_Msk                /*!< ADC channel 9 sampling time selection */
  1115. #define ADC_SMPR3_SMP9_0                     (0x1U << ADC_SMPR3_SMP9_Pos)      /*!< 0x08000000 */
  1116. #define ADC_SMPR3_SMP9_1                     (0x2U << ADC_SMPR3_SMP9_Pos)      /*!< 0x10000000 */
  1117. #define ADC_SMPR3_SMP9_2                     (0x4U << ADC_SMPR3_SMP9_Pos)      /*!< 0x20000000 */
  1118.  
  1119. /******************  Bit definition for ADC_JOFR1 register  *******************/
  1120. #define ADC_JOFR1_JOFFSET1_Pos               (0U)                              
  1121. #define ADC_JOFR1_JOFFSET1_Msk               (0xFFFU << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
  1122. #define ADC_JOFR1_JOFFSET1                   ADC_JOFR1_JOFFSET1_Msk            /*!< ADC group injected sequencer rank 1 offset value */
  1123.  
  1124. /******************  Bit definition for ADC_JOFR2 register  *******************/
  1125. #define ADC_JOFR2_JOFFSET2_Pos               (0U)                              
  1126. #define ADC_JOFR2_JOFFSET2_Msk               (0xFFFU << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
  1127. #define ADC_JOFR2_JOFFSET2                   ADC_JOFR2_JOFFSET2_Msk            /*!< ADC group injected sequencer rank 2 offset value */
  1128.  
  1129. /******************  Bit definition for ADC_JOFR3 register  *******************/
  1130. #define ADC_JOFR3_JOFFSET3_Pos               (0U)                              
  1131. #define ADC_JOFR3_JOFFSET3_Msk               (0xFFFU << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
  1132. #define ADC_JOFR3_JOFFSET3                   ADC_JOFR3_JOFFSET3_Msk            /*!< ADC group injected sequencer rank 3 offset value */
  1133.  
  1134. /******************  Bit definition for ADC_JOFR4 register  *******************/
  1135. #define ADC_JOFR4_JOFFSET4_Pos               (0U)                              
  1136. #define ADC_JOFR4_JOFFSET4_Msk               (0xFFFU << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
  1137. #define ADC_JOFR4_JOFFSET4                   ADC_JOFR4_JOFFSET4_Msk            /*!< ADC group injected sequencer rank 4 offset value */
  1138.  
  1139. /*******************  Bit definition for ADC_HTR register  ********************/
  1140. #define ADC_HTR_HT_Pos                       (0U)                              
  1141. #define ADC_HTR_HT_Msk                       (0xFFFU << ADC_HTR_HT_Pos)        /*!< 0x00000FFF */
  1142. #define ADC_HTR_HT                           ADC_HTR_HT_Msk                    /*!< ADC analog watchdog 1 threshold high */
  1143.  
  1144. /*******************  Bit definition for ADC_LTR register  ********************/
  1145. #define ADC_LTR_LT_Pos                       (0U)                              
  1146. #define ADC_LTR_LT_Msk                       (0xFFFU << ADC_LTR_LT_Pos)        /*!< 0x00000FFF */
  1147. #define ADC_LTR_LT                           ADC_LTR_LT_Msk                    /*!< ADC analog watchdog 1 threshold low */
  1148.  
  1149. /*******************  Bit definition for ADC_SQR1 register  *******************/
  1150. #define ADC_SQR1_L_Pos                       (20U)                            
  1151. #define ADC_SQR1_L_Msk                       (0x1FU << ADC_SQR1_L_Pos)         /*!< 0x01F00000 */
  1152. #define ADC_SQR1_L                           ADC_SQR1_L_Msk                    /*!< ADC group regular sequencer scan length */
  1153. #define ADC_SQR1_L_0                         (0x01U << ADC_SQR1_L_Pos)         /*!< 0x00100000 */
  1154. #define ADC_SQR1_L_1                         (0x02U << ADC_SQR1_L_Pos)         /*!< 0x00200000 */
  1155. #define ADC_SQR1_L_2                         (0x04U << ADC_SQR1_L_Pos)         /*!< 0x00400000 */
  1156. #define ADC_SQR1_L_3                         (0x08U << ADC_SQR1_L_Pos)         /*!< 0x00800000 */
  1157. #define ADC_SQR1_L_4                         (0x10U << ADC_SQR1_L_Pos)         /*!< 0x01000000 */
  1158.  
  1159. #define ADC_SQR1_SQ27_Pos                    (10U)                            
  1160. #define ADC_SQR1_SQ27_Msk                    (0x1FU << ADC_SQR1_SQ27_Pos)      /*!< 0x00007C00 */
  1161. #define ADC_SQR1_SQ27                        ADC_SQR1_SQ27_Msk                 /*!< ADC group regular sequencer rank 27 */
  1162. #define ADC_SQR1_SQ27_0                      (0x01U << ADC_SQR1_SQ27_Pos)      /*!< 0x00000400 */
  1163. #define ADC_SQR1_SQ27_1                      (0x02U << ADC_SQR1_SQ27_Pos)      /*!< 0x00000800 */
  1164. #define ADC_SQR1_SQ27_2                      (0x04U << ADC_SQR1_SQ27_Pos)      /*!< 0x00001000 */
  1165. #define ADC_SQR1_SQ27_3                      (0x08U << ADC_SQR1_SQ27_Pos)      /*!< 0x00002000 */
  1166. #define ADC_SQR1_SQ27_4                      (0x10U << ADC_SQR1_SQ27_Pos)      /*!< 0x00004000 */
  1167.  
  1168. #define ADC_SQR1_SQ26_Pos                    (5U)                              
  1169. #define ADC_SQR1_SQ26_Msk                    (0x1FU << ADC_SQR1_SQ26_Pos)      /*!< 0x000003E0 */
  1170. #define ADC_SQR1_SQ26                        ADC_SQR1_SQ26_Msk                 /*!< ADC group regular sequencer rank 26 */
  1171. #define ADC_SQR1_SQ26_0                      (0x01U << ADC_SQR1_SQ26_Pos)      /*!< 0x00000020 */
  1172. #define ADC_SQR1_SQ26_1                      (0x02U << ADC_SQR1_SQ26_Pos)      /*!< 0x00000040 */
  1173. #define ADC_SQR1_SQ26_2                      (0x04U << ADC_SQR1_SQ26_Pos)      /*!< 0x00000080 */
  1174. #define ADC_SQR1_SQ26_3                      (0x08U << ADC_SQR1_SQ26_Pos)      /*!< 0x00000100 */
  1175. #define ADC_SQR1_SQ26_4                      (0x10U << ADC_SQR1_SQ26_Pos)      /*!< 0x00000200 */
  1176.  
  1177. #define ADC_SQR1_SQ25_Pos                    (0U)                              
  1178. #define ADC_SQR1_SQ25_Msk                    (0x1FU << ADC_SQR1_SQ25_Pos)      /*!< 0x0000001F */
  1179. #define ADC_SQR1_SQ25                        ADC_SQR1_SQ25_Msk                 /*!< ADC group regular sequencer rank 25 */
  1180. #define ADC_SQR1_SQ25_0                      (0x01U << ADC_SQR1_SQ25_Pos)      /*!< 0x00000001 */
  1181. #define ADC_SQR1_SQ25_1                      (0x02U << ADC_SQR1_SQ25_Pos)      /*!< 0x00000002 */
  1182. #define ADC_SQR1_SQ25_2                      (0x04U << ADC_SQR1_SQ25_Pos)      /*!< 0x00000004 */
  1183. #define ADC_SQR1_SQ25_3                      (0x08U << ADC_SQR1_SQ25_Pos)      /*!< 0x00000008 */
  1184. #define ADC_SQR1_SQ25_4                      (0x10U << ADC_SQR1_SQ25_Pos)      /*!< 0x00000010 */
  1185.  
  1186. /*******************  Bit definition for ADC_SQR2 register  *******************/
  1187. #define ADC_SQR2_SQ19_Pos                    (0U)                              
  1188. #define ADC_SQR2_SQ19_Msk                    (0x1FU << ADC_SQR2_SQ19_Pos)      /*!< 0x0000001F */
  1189. #define ADC_SQR2_SQ19                        ADC_SQR2_SQ19_Msk                 /*!< ADC group regular sequencer rank 19 */
  1190. #define ADC_SQR2_SQ19_0                      (0x01U << ADC_SQR2_SQ19_Pos)      /*!< 0x00000001 */
  1191. #define ADC_SQR2_SQ19_1                      (0x02U << ADC_SQR2_SQ19_Pos)      /*!< 0x00000002 */
  1192. #define ADC_SQR2_SQ19_2                      (0x04U << ADC_SQR2_SQ19_Pos)      /*!< 0x00000004 */
  1193. #define ADC_SQR2_SQ19_3                      (0x08U << ADC_SQR2_SQ19_Pos)      /*!< 0x00000008 */
  1194. #define ADC_SQR2_SQ19_4                      (0x10U << ADC_SQR2_SQ19_Pos)      /*!< 0x00000010 */
  1195.  
  1196. #define ADC_SQR2_SQ20_Pos                    (5U)                              
  1197. #define ADC_SQR2_SQ20_Msk                    (0x1FU << ADC_SQR2_SQ20_Pos)      /*!< 0x000003E0 */
  1198. #define ADC_SQR2_SQ20                        ADC_SQR2_SQ20_Msk                 /*!< ADC group regular sequencer rank 20 */
  1199. #define ADC_SQR2_SQ20_0                      (0x01U << ADC_SQR2_SQ20_Pos)      /*!< 0x00000020 */
  1200. #define ADC_SQR2_SQ20_1                      (0x02U << ADC_SQR2_SQ20_Pos)      /*!< 0x00000040 */
  1201. #define ADC_SQR2_SQ20_2                      (0x04U << ADC_SQR2_SQ20_Pos)      /*!< 0x00000080 */
  1202. #define ADC_SQR2_SQ20_3                      (0x08U << ADC_SQR2_SQ20_Pos)      /*!< 0x00000100 */
  1203. #define ADC_SQR2_SQ20_4                      (0x10U << ADC_SQR2_SQ20_Pos)      /*!< 0x00000200 */
  1204.  
  1205. #define ADC_SQR2_SQ21_Pos                    (10U)                            
  1206. #define ADC_SQR2_SQ21_Msk                    (0x1FU << ADC_SQR2_SQ21_Pos)      /*!< 0x00007C00 */
  1207. #define ADC_SQR2_SQ21                        ADC_SQR2_SQ21_Msk                 /*!< ADC group regular sequencer rank 21 */
  1208. #define ADC_SQR2_SQ21_0                      (0x01U << ADC_SQR2_SQ21_Pos)      /*!< 0x00000400 */
  1209. #define ADC_SQR2_SQ21_1                      (0x02U << ADC_SQR2_SQ21_Pos)      /*!< 0x00000800 */
  1210. #define ADC_SQR2_SQ21_2                      (0x04U << ADC_SQR2_SQ21_Pos)      /*!< 0x00001000 */
  1211. #define ADC_SQR2_SQ21_3                      (0x08U << ADC_SQR2_SQ21_Pos)      /*!< 0x00002000 */
  1212. #define ADC_SQR2_SQ21_4                      (0x10U << ADC_SQR2_SQ21_Pos)      /*!< 0x00004000 */
  1213.  
  1214. #define ADC_SQR2_SQ22_Pos                    (15U)                            
  1215. #define ADC_SQR2_SQ22_Msk                    (0x1FU << ADC_SQR2_SQ22_Pos)      /*!< 0x000F8000 */
  1216. #define ADC_SQR2_SQ22                        ADC_SQR2_SQ22_Msk                 /*!< ADC group regular sequencer rank 22 */
  1217. #define ADC_SQR2_SQ22_0                      (0x01U << ADC_SQR2_SQ22_Pos)      /*!< 0x00008000 */
  1218. #define ADC_SQR2_SQ22_1                      (0x02U << ADC_SQR2_SQ22_Pos)      /*!< 0x00010000 */
  1219. #define ADC_SQR2_SQ22_2                      (0x04U << ADC_SQR2_SQ22_Pos)      /*!< 0x00020000 */
  1220. #define ADC_SQR2_SQ22_3                      (0x08U << ADC_SQR2_SQ22_Pos)      /*!< 0x00040000 */
  1221. #define ADC_SQR2_SQ22_4                      (0x10U << ADC_SQR2_SQ22_Pos)      /*!< 0x00080000 */
  1222.  
  1223. #define ADC_SQR2_SQ23_Pos                    (20U)                            
  1224. #define ADC_SQR2_SQ23_Msk                    (0x1FU << ADC_SQR2_SQ23_Pos)      /*!< 0x01F00000 */
  1225. #define ADC_SQR2_SQ23                        ADC_SQR2_SQ23_Msk                 /*!< ADC group regular sequencer rank 23 */
  1226. #define ADC_SQR2_SQ23_0                      (0x01U << ADC_SQR2_SQ23_Pos)      /*!< 0x00100000 */
  1227. #define ADC_SQR2_SQ23_1                      (0x02U << ADC_SQR2_SQ23_Pos)      /*!< 0x00200000 */
  1228. #define ADC_SQR2_SQ23_2                      (0x04U << ADC_SQR2_SQ23_Pos)      /*!< 0x00400000 */
  1229. #define ADC_SQR2_SQ23_3                      (0x08U << ADC_SQR2_SQ23_Pos)      /*!< 0x00800000 */
  1230. #define ADC_SQR2_SQ23_4                      (0x10U << ADC_SQR2_SQ23_Pos)      /*!< 0x01000000 */
  1231.  
  1232. #define ADC_SQR2_SQ24_Pos                    (25U)                            
  1233. #define ADC_SQR2_SQ24_Msk                    (0x1FU << ADC_SQR2_SQ24_Pos)      /*!< 0x3E000000 */
  1234. #define ADC_SQR2_SQ24                        ADC_SQR2_SQ24_Msk                 /*!< ADC group regular sequencer rank 24 */
  1235. #define ADC_SQR2_SQ24_0                      (0x01U << ADC_SQR2_SQ24_Pos)      /*!< 0x02000000 */
  1236. #define ADC_SQR2_SQ24_1                      (0x02U << ADC_SQR2_SQ24_Pos)      /*!< 0x04000000 */
  1237. #define ADC_SQR2_SQ24_2                      (0x04U << ADC_SQR2_SQ24_Pos)      /*!< 0x08000000 */
  1238. #define ADC_SQR2_SQ24_3                      (0x08U << ADC_SQR2_SQ24_Pos)      /*!< 0x10000000 */
  1239. #define ADC_SQR2_SQ24_4                      (0x10U << ADC_SQR2_SQ24_Pos)      /*!< 0x20000000 */
  1240.  
  1241. /*******************  Bit definition for ADC_SQR3 register  *******************/
  1242. #define ADC_SQR3_SQ13_Pos                    (0U)                              
  1243. #define ADC_SQR3_SQ13_Msk                    (0x1FU << ADC_SQR3_SQ13_Pos)      /*!< 0x0000001F */
  1244. #define ADC_SQR3_SQ13                        ADC_SQR3_SQ13_Msk                 /*!< ADC group regular sequencer rank 13 */
  1245. #define ADC_SQR3_SQ13_0                      (0x01U << ADC_SQR3_SQ13_Pos)      /*!< 0x00000001 */
  1246. #define ADC_SQR3_SQ13_1                      (0x02U << ADC_SQR3_SQ13_Pos)      /*!< 0x00000002 */
  1247. #define ADC_SQR3_SQ13_2                      (0x04U << ADC_SQR3_SQ13_Pos)      /*!< 0x00000004 */
  1248. #define ADC_SQR3_SQ13_3                      (0x08U << ADC_SQR3_SQ13_Pos)      /*!< 0x00000008 */
  1249. #define ADC_SQR3_SQ13_4                      (0x10U << ADC_SQR3_SQ13_Pos)      /*!< 0x00000010 */
  1250.  
  1251. #define ADC_SQR3_SQ14_Pos                    (5U)                              
  1252. #define ADC_SQR3_SQ14_Msk                    (0x1FU << ADC_SQR3_SQ14_Pos)      /*!< 0x000003E0 */
  1253. #define ADC_SQR3_SQ14                        ADC_SQR3_SQ14_Msk                 /*!< ADC group regular sequencer rank 14 */
  1254. #define ADC_SQR3_SQ14_0                      (0x01U << ADC_SQR3_SQ14_Pos)      /*!< 0x00000020 */
  1255. #define ADC_SQR3_SQ14_1                      (0x02U << ADC_SQR3_SQ14_Pos)      /*!< 0x00000040 */
  1256. #define ADC_SQR3_SQ14_2                      (0x04U << ADC_SQR3_SQ14_Pos)      /*!< 0x00000080 */
  1257. #define ADC_SQR3_SQ14_3                      (0x08U << ADC_SQR3_SQ14_Pos)      /*!< 0x00000100 */
  1258. #define ADC_SQR3_SQ14_4                      (0x10U << ADC_SQR3_SQ14_Pos)      /*!< 0x00000200 */
  1259.  
  1260. #define ADC_SQR3_SQ15_Pos                    (10U)                            
  1261. #define ADC_SQR3_SQ15_Msk                    (0x1FU << ADC_SQR3_SQ15_Pos)      /*!< 0x00007C00 */
  1262. #define ADC_SQR3_SQ15                        ADC_SQR3_SQ15_Msk                 /*!< ADC group regular sequencer rank 15 */
  1263. #define ADC_SQR3_SQ15_0                      (0x01U << ADC_SQR3_SQ15_Pos)      /*!< 0x00000400 */
  1264. #define ADC_SQR3_SQ15_1                      (0x02U << ADC_SQR3_SQ15_Pos)      /*!< 0x00000800 */
  1265. #define ADC_SQR3_SQ15_2                      (0x04U << ADC_SQR3_SQ15_Pos)      /*!< 0x00001000 */
  1266. #define ADC_SQR3_SQ15_3                      (0x08U << ADC_SQR3_SQ15_Pos)      /*!< 0x00002000 */
  1267. #define ADC_SQR3_SQ15_4                      (0x10U << ADC_SQR3_SQ15_Pos)      /*!< 0x00004000 */
  1268.  
  1269. #define ADC_SQR3_SQ16_Pos                    (15U)                            
  1270. #define ADC_SQR3_SQ16_Msk                    (0x1FU << ADC_SQR3_SQ16_Pos)      /*!< 0x000F8000 */
  1271. #define ADC_SQR3_SQ16                        ADC_SQR3_SQ16_Msk                 /*!< ADC group regular sequencer rank 16 */
  1272. #define ADC_SQR3_SQ16_0                      (0x01U << ADC_SQR3_SQ16_Pos)      /*!< 0x00008000 */
  1273. #define ADC_SQR3_SQ16_1                      (0x02U << ADC_SQR3_SQ16_Pos)      /*!< 0x00010000 */
  1274. #define ADC_SQR3_SQ16_2                      (0x04U << ADC_SQR3_SQ16_Pos)      /*!< 0x00020000 */
  1275. #define ADC_SQR3_SQ16_3                      (0x08U << ADC_SQR3_SQ16_Pos)      /*!< 0x00040000 */
  1276. #define ADC_SQR3_SQ16_4                      (0x10U << ADC_SQR3_SQ16_Pos)      /*!< 0x00080000 */
  1277.  
  1278. #define ADC_SQR3_SQ17_Pos                    (20U)                            
  1279. #define ADC_SQR3_SQ17_Msk                    (0x1FU << ADC_SQR3_SQ17_Pos)      /*!< 0x01F00000 */
  1280. #define ADC_SQR3_SQ17                        ADC_SQR3_SQ17_Msk                 /*!< ADC group regular sequencer rank 17 */
  1281. #define ADC_SQR3_SQ17_0                      (0x01U << ADC_SQR3_SQ17_Pos)      /*!< 0x00100000 */
  1282. #define ADC_SQR3_SQ17_1                      (0x02U << ADC_SQR3_SQ17_Pos)      /*!< 0x00200000 */
  1283. #define ADC_SQR3_SQ17_2                      (0x04U << ADC_SQR3_SQ17_Pos)      /*!< 0x00400000 */
  1284. #define ADC_SQR3_SQ17_3                      (0x08U << ADC_SQR3_SQ17_Pos)      /*!< 0x00800000 */
  1285. #define ADC_SQR3_SQ17_4                      (0x10U << ADC_SQR3_SQ17_Pos)      /*!< 0x01000000 */
  1286.  
  1287. #define ADC_SQR3_SQ18_Pos                    (25U)                            
  1288. #define ADC_SQR3_SQ18_Msk                    (0x1FU << ADC_SQR3_SQ18_Pos)      /*!< 0x3E000000 */
  1289. #define ADC_SQR3_SQ18                        ADC_SQR3_SQ18_Msk                 /*!< ADC group regular sequencer rank 18 */
  1290. #define ADC_SQR3_SQ18_0                      (0x01U << ADC_SQR3_SQ18_Pos)      /*!< 0x02000000 */
  1291. #define ADC_SQR3_SQ18_1                      (0x02U << ADC_SQR3_SQ18_Pos)      /*!< 0x04000000 */
  1292. #define ADC_SQR3_SQ18_2                      (0x04U << ADC_SQR3_SQ18_Pos)      /*!< 0x08000000 */
  1293. #define ADC_SQR3_SQ18_3                      (0x08U << ADC_SQR3_SQ18_Pos)      /*!< 0x10000000 */
  1294. #define ADC_SQR3_SQ18_4                      (0x10U << ADC_SQR3_SQ18_Pos)      /*!< 0x20000000 */
  1295.  
  1296. /*******************  Bit definition for ADC_SQR4 register  *******************/
  1297. #define ADC_SQR4_SQ7_Pos                     (0U)                              
  1298. #define ADC_SQR4_SQ7_Msk                     (0x1FU << ADC_SQR4_SQ7_Pos)       /*!< 0x0000001F */
  1299. #define ADC_SQR4_SQ7                         ADC_SQR4_SQ7_Msk                  /*!< ADC group regular sequencer rank 7 */
  1300. #define ADC_SQR4_SQ7_0                       (0x01U << ADC_SQR4_SQ7_Pos)       /*!< 0x00000001 */
  1301. #define ADC_SQR4_SQ7_1                       (0x02U << ADC_SQR4_SQ7_Pos)       /*!< 0x00000002 */
  1302. #define ADC_SQR4_SQ7_2                       (0x04U << ADC_SQR4_SQ7_Pos)       /*!< 0x00000004 */
  1303. #define ADC_SQR4_SQ7_3                       (0x08U << ADC_SQR4_SQ7_Pos)       /*!< 0x00000008 */
  1304. #define ADC_SQR4_SQ7_4                       (0x10U << ADC_SQR4_SQ7_Pos)       /*!< 0x00000010 */
  1305.  
  1306. #define ADC_SQR4_SQ8_Pos                     (5U)                              
  1307. #define ADC_SQR4_SQ8_Msk                     (0x1FU << ADC_SQR4_SQ8_Pos)       /*!< 0x000003E0 */
  1308. #define ADC_SQR4_SQ8                         ADC_SQR4_SQ8_Msk                  /*!< ADC group regular sequencer rank 8 */
  1309. #define ADC_SQR4_SQ8_0                       (0x01U << ADC_SQR4_SQ8_Pos)       /*!< 0x00000020 */
  1310. #define ADC_SQR4_SQ8_1                       (0x02U << ADC_SQR4_SQ8_Pos)       /*!< 0x00000040 */
  1311. #define ADC_SQR4_SQ8_2                       (0x04U << ADC_SQR4_SQ8_Pos)       /*!< 0x00000080 */
  1312. #define ADC_SQR4_SQ8_3                       (0x08U << ADC_SQR4_SQ8_Pos)       /*!< 0x00000100 */
  1313. #define ADC_SQR4_SQ8_4                       (0x10U << ADC_SQR4_SQ8_Pos)       /*!< 0x00000200 */
  1314.  
  1315. #define ADC_SQR4_SQ9_Pos                     (10U)                            
  1316. #define ADC_SQR4_SQ9_Msk                     (0x1FU << ADC_SQR4_SQ9_Pos)       /*!< 0x00007C00 */
  1317. #define ADC_SQR4_SQ9                         ADC_SQR4_SQ9_Msk                  /*!< ADC group regular sequencer rank 9 */
  1318. #define ADC_SQR4_SQ9_0                       (0x01U << ADC_SQR4_SQ9_Pos)       /*!< 0x00000400 */
  1319. #define ADC_SQR4_SQ9_1                       (0x02U << ADC_SQR4_SQ9_Pos)       /*!< 0x00000800 */
  1320. #define ADC_SQR4_SQ9_2                       (0x04U << ADC_SQR4_SQ9_Pos)       /*!< 0x00001000 */
  1321. #define ADC_SQR4_SQ9_3                       (0x08U << ADC_SQR4_SQ9_Pos)       /*!< 0x00002000 */
  1322. #define ADC_SQR4_SQ9_4                       (0x10U << ADC_SQR4_SQ9_Pos)       /*!< 0x00004000 */
  1323.  
  1324. #define ADC_SQR4_SQ10_Pos                    (15U)                            
  1325. #define ADC_SQR4_SQ10_Msk                    (0x1FU << ADC_SQR4_SQ10_Pos)      /*!< 0x000F8000 */
  1326. #define ADC_SQR4_SQ10                        ADC_SQR4_SQ10_Msk                 /*!< ADC group regular sequencer rank 10 */
  1327. #define ADC_SQR4_SQ10_0                      (0x01U << ADC_SQR4_SQ10_Pos)      /*!< 0x00008000 */
  1328. #define ADC_SQR4_SQ10_1                      (0x02U << ADC_SQR4_SQ10_Pos)      /*!< 0x00010000 */
  1329. #define ADC_SQR4_SQ10_2                      (0x04U << ADC_SQR4_SQ10_Pos)      /*!< 0x00020000 */
  1330. #define ADC_SQR4_SQ10_3                      (0x08U << ADC_SQR4_SQ10_Pos)      /*!< 0x00040000 */
  1331. #define ADC_SQR4_SQ10_4                      (0x10U << ADC_SQR4_SQ10_Pos)      /*!< 0x00080000 */
  1332.  
  1333. #define ADC_SQR4_SQ11_Pos                    (20U)                            
  1334. #define ADC_SQR4_SQ11_Msk                    (0x1FU << ADC_SQR4_SQ11_Pos)      /*!< 0x01F00000 */
  1335. #define ADC_SQR4_SQ11                        ADC_SQR4_SQ11_Msk                 /*!< ADC group regular sequencer rank 11 */
  1336. #define ADC_SQR4_SQ11_0                      (0x01U << ADC_SQR4_SQ11_Pos)      /*!< 0x00100000 */
  1337. #define ADC_SQR4_SQ11_1                      (0x02U << ADC_SQR4_SQ11_Pos)      /*!< 0x00200000 */
  1338. #define ADC_SQR4_SQ11_2                      (0x04U << ADC_SQR4_SQ11_Pos)      /*!< 0x00400000 */
  1339. #define ADC_SQR4_SQ11_3                      (0x08U << ADC_SQR4_SQ11_Pos)      /*!< 0x00800000 */
  1340. #define ADC_SQR4_SQ11_4                      (0x10U << ADC_SQR4_SQ11_Pos)      /*!< 0x01000000 */
  1341.  
  1342. #define ADC_SQR4_SQ12_Pos                    (25U)                            
  1343. #define ADC_SQR4_SQ12_Msk                    (0x1FU << ADC_SQR4_SQ12_Pos)      /*!< 0x3E000000 */
  1344. #define ADC_SQR4_SQ12                        ADC_SQR4_SQ12_Msk                 /*!< ADC group regular sequencer rank 12 */
  1345. #define ADC_SQR4_SQ12_0                      (0x01U << ADC_SQR4_SQ12_Pos)      /*!< 0x02000000 */
  1346. #define ADC_SQR4_SQ12_1                      (0x02U << ADC_SQR4_SQ12_Pos)      /*!< 0x04000000 */
  1347. #define ADC_SQR4_SQ12_2                      (0x04U << ADC_SQR4_SQ12_Pos)      /*!< 0x08000000 */
  1348. #define ADC_SQR4_SQ12_3                      (0x08U << ADC_SQR4_SQ12_Pos)      /*!< 0x10000000 */
  1349. #define ADC_SQR4_SQ12_4                      (0x10U << ADC_SQR4_SQ12_Pos)      /*!< 0x20000000 */
  1350.  
  1351. /*******************  Bit definition for ADC_SQR5 register  *******************/
  1352. #define ADC_SQR5_SQ1_Pos                     (0U)                              
  1353. #define ADC_SQR5_SQ1_Msk                     (0x1FU << ADC_SQR5_SQ1_Pos)       /*!< 0x0000001F */
  1354. #define ADC_SQR5_SQ1                         ADC_SQR5_SQ1_Msk                  /*!< ADC group regular sequencer rank 1 */
  1355. #define ADC_SQR5_SQ1_0                       (0x01U << ADC_SQR5_SQ1_Pos)       /*!< 0x00000001 */
  1356. #define ADC_SQR5_SQ1_1                       (0x02U << ADC_SQR5_SQ1_Pos)       /*!< 0x00000002 */
  1357. #define ADC_SQR5_SQ1_2                       (0x04U << ADC_SQR5_SQ1_Pos)       /*!< 0x00000004 */
  1358. #define ADC_SQR5_SQ1_3                       (0x08U << ADC_SQR5_SQ1_Pos)       /*!< 0x00000008 */
  1359. #define ADC_SQR5_SQ1_4                       (0x10U << ADC_SQR5_SQ1_Pos)       /*!< 0x00000010 */
  1360.  
  1361. #define ADC_SQR5_SQ2_Pos                     (5U)                              
  1362. #define ADC_SQR5_SQ2_Msk                     (0x1FU << ADC_SQR5_SQ2_Pos)       /*!< 0x000003E0 */
  1363. #define ADC_SQR5_SQ2                         ADC_SQR5_SQ2_Msk                  /*!< ADC group regular sequencer rank 2 */
  1364. #define ADC_SQR5_SQ2_0                       (0x01U << ADC_SQR5_SQ2_Pos)       /*!< 0x00000020 */
  1365. #define ADC_SQR5_SQ2_1                       (0x02U << ADC_SQR5_SQ2_Pos)       /*!< 0x00000040 */
  1366. #define ADC_SQR5_SQ2_2                       (0x04U << ADC_SQR5_SQ2_Pos)       /*!< 0x00000080 */
  1367. #define ADC_SQR5_SQ2_3                       (0x08U << ADC_SQR5_SQ2_Pos)       /*!< 0x00000100 */
  1368. #define ADC_SQR5_SQ2_4                       (0x10U << ADC_SQR5_SQ2_Pos)       /*!< 0x00000200 */
  1369.  
  1370. #define ADC_SQR5_SQ3_Pos                     (10U)                            
  1371. #define ADC_SQR5_SQ3_Msk                     (0x1FU << ADC_SQR5_SQ3_Pos)       /*!< 0x00007C00 */
  1372. #define ADC_SQR5_SQ3                         ADC_SQR5_SQ3_Msk                  /*!< ADC group regular sequencer rank 3 */
  1373. #define ADC_SQR5_SQ3_0                       (0x01U << ADC_SQR5_SQ3_Pos)       /*!< 0x00000400 */
  1374. #define ADC_SQR5_SQ3_1                       (0x02U << ADC_SQR5_SQ3_Pos)       /*!< 0x00000800 */
  1375. #define ADC_SQR5_SQ3_2                       (0x04U << ADC_SQR5_SQ3_Pos)       /*!< 0x00001000 */
  1376. #define ADC_SQR5_SQ3_3                       (0x08U << ADC_SQR5_SQ3_Pos)       /*!< 0x00002000 */
  1377. #define ADC_SQR5_SQ3_4                       (0x10U << ADC_SQR5_SQ3_Pos)       /*!< 0x00004000 */
  1378.  
  1379. #define ADC_SQR5_SQ4_Pos                     (15U)                            
  1380. #define ADC_SQR5_SQ4_Msk                     (0x1FU << ADC_SQR5_SQ4_Pos)       /*!< 0x000F8000 */
  1381. #define ADC_SQR5_SQ4                         ADC_SQR5_SQ4_Msk                  /*!< ADC group regular sequencer rank 4 */
  1382. #define ADC_SQR5_SQ4_0                       (0x01U << ADC_SQR5_SQ4_Pos)       /*!< 0x00008000 */
  1383. #define ADC_SQR5_SQ4_1                       (0x02U << ADC_SQR5_SQ4_Pos)       /*!< 0x00010000 */
  1384. #define ADC_SQR5_SQ4_2                       (0x04U << ADC_SQR5_SQ4_Pos)       /*!< 0x00020000 */
  1385. #define ADC_SQR5_SQ4_3                       (0x08U << ADC_SQR5_SQ4_Pos)       /*!< 0x00040000 */
  1386. #define ADC_SQR5_SQ4_4                       (0x10U << ADC_SQR5_SQ4_Pos)       /*!< 0x00080000 */
  1387.  
  1388. #define ADC_SQR5_SQ5_Pos                     (20U)                            
  1389. #define ADC_SQR5_SQ5_Msk                     (0x1FU << ADC_SQR5_SQ5_Pos)       /*!< 0x01F00000 */
  1390. #define ADC_SQR5_SQ5                         ADC_SQR5_SQ5_Msk                  /*!< ADC group regular sequencer rank 5 */
  1391. #define ADC_SQR5_SQ5_0                       (0x01U << ADC_SQR5_SQ5_Pos)       /*!< 0x00100000 */
  1392. #define ADC_SQR5_SQ5_1                       (0x02U << ADC_SQR5_SQ5_Pos)       /*!< 0x00200000 */
  1393. #define ADC_SQR5_SQ5_2                       (0x04U << ADC_SQR5_SQ5_Pos)       /*!< 0x00400000 */
  1394. #define ADC_SQR5_SQ5_3                       (0x08U << ADC_SQR5_SQ5_Pos)       /*!< 0x00800000 */
  1395. #define ADC_SQR5_SQ5_4                       (0x10U << ADC_SQR5_SQ5_Pos)       /*!< 0x01000000 */
  1396.  
  1397. #define ADC_SQR5_SQ6_Pos                     (25U)                            
  1398. #define ADC_SQR5_SQ6_Msk                     (0x1FU << ADC_SQR5_SQ6_Pos)       /*!< 0x3E000000 */
  1399. #define ADC_SQR5_SQ6                         ADC_SQR5_SQ6_Msk                  /*!< ADC group regular sequencer rank 6 */
  1400. #define ADC_SQR5_SQ6_0                       (0x01U << ADC_SQR5_SQ6_Pos)       /*!< 0x02000000 */
  1401. #define ADC_SQR5_SQ6_1                       (0x02U << ADC_SQR5_SQ6_Pos)       /*!< 0x04000000 */
  1402. #define ADC_SQR5_SQ6_2                       (0x04U << ADC_SQR5_SQ6_Pos)       /*!< 0x08000000 */
  1403. #define ADC_SQR5_SQ6_3                       (0x08U << ADC_SQR5_SQ6_Pos)       /*!< 0x10000000 */
  1404. #define ADC_SQR5_SQ6_4                       (0x10U << ADC_SQR5_SQ6_Pos)       /*!< 0x20000000 */
  1405.  
  1406.  
  1407. /*******************  Bit definition for ADC_JSQR register  *******************/
  1408. #define ADC_JSQR_JSQ1_Pos                    (0U)                              
  1409. #define ADC_JSQR_JSQ1_Msk                    (0x1FU << ADC_JSQR_JSQ1_Pos)      /*!< 0x0000001F */
  1410. #define ADC_JSQR_JSQ1                        ADC_JSQR_JSQ1_Msk                 /*!< ADC group injected sequencer rank 1 */
  1411. #define ADC_JSQR_JSQ1_0                      (0x01U << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000001 */
  1412. #define ADC_JSQR_JSQ1_1                      (0x02U << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000002 */
  1413. #define ADC_JSQR_JSQ1_2                      (0x04U << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000004 */
  1414. #define ADC_JSQR_JSQ1_3                      (0x08U << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000008 */
  1415. #define ADC_JSQR_JSQ1_4                      (0x10U << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000010 */
  1416.  
  1417. #define ADC_JSQR_JSQ2_Pos                    (5U)                              
  1418. #define ADC_JSQR_JSQ2_Msk                    (0x1FU << ADC_JSQR_JSQ2_Pos)      /*!< 0x000003E0 */
  1419. #define ADC_JSQR_JSQ2                        ADC_JSQR_JSQ2_Msk                 /*!< ADC group injected sequencer rank 2 */
  1420. #define ADC_JSQR_JSQ2_0                      (0x01U << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000020 */
  1421. #define ADC_JSQR_JSQ2_1                      (0x02U << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000040 */
  1422. #define ADC_JSQR_JSQ2_2                      (0x04U << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000080 */
  1423. #define ADC_JSQR_JSQ2_3                      (0x08U << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000100 */
  1424. #define ADC_JSQR_JSQ2_4                      (0x10U << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000200 */
  1425.  
  1426. #define ADC_JSQR_JSQ3_Pos                    (10U)                            
  1427. #define ADC_JSQR_JSQ3_Msk                    (0x1FU << ADC_JSQR_JSQ3_Pos)      /*!< 0x00007C00 */
  1428. #define ADC_JSQR_JSQ3                        ADC_JSQR_JSQ3_Msk                 /*!< ADC group injected sequencer rank 3 */
  1429. #define ADC_JSQR_JSQ3_0                      (0x01U << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000400 */
  1430. #define ADC_JSQR_JSQ3_1                      (0x02U << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000800 */
  1431. #define ADC_JSQR_JSQ3_2                      (0x04U << ADC_JSQR_JSQ3_Pos)      /*!< 0x00001000 */
  1432. #define ADC_JSQR_JSQ3_3                      (0x08U << ADC_JSQR_JSQ3_Pos)      /*!< 0x00002000 */
  1433. #define ADC_JSQR_JSQ3_4                      (0x10U << ADC_JSQR_JSQ3_Pos)      /*!< 0x00004000 */
  1434.  
  1435. #define ADC_JSQR_JSQ4_Pos                    (15U)                            
  1436. #define ADC_JSQR_JSQ4_Msk                    (0x1FU << ADC_JSQR_JSQ4_Pos)      /*!< 0x000F8000 */
  1437. #define ADC_JSQR_JSQ4                        ADC_JSQR_JSQ4_Msk                 /*!< ADC group injected sequencer rank 4 */
  1438. #define ADC_JSQR_JSQ4_0                      (0x01U << ADC_JSQR_JSQ4_Pos)      /*!< 0x00008000 */
  1439. #define ADC_JSQR_JSQ4_1                      (0x02U << ADC_JSQR_JSQ4_Pos)      /*!< 0x00010000 */
  1440. #define ADC_JSQR_JSQ4_2                      (0x04U << ADC_JSQR_JSQ4_Pos)      /*!< 0x00020000 */
  1441. #define ADC_JSQR_JSQ4_3                      (0x08U << ADC_JSQR_JSQ4_Pos)      /*!< 0x00040000 */
  1442. #define ADC_JSQR_JSQ4_4                      (0x10U << ADC_JSQR_JSQ4_Pos)      /*!< 0x00080000 */
  1443.  
  1444. #define ADC_JSQR_JL_Pos                      (20U)                            
  1445. #define ADC_JSQR_JL_Msk                      (0x3U << ADC_JSQR_JL_Pos)         /*!< 0x00300000 */
  1446. #define ADC_JSQR_JL                          ADC_JSQR_JL_Msk                   /*!< ADC group injected sequencer scan length */
  1447. #define ADC_JSQR_JL_0                        (0x1U << ADC_JSQR_JL_Pos)         /*!< 0x00100000 */
  1448. #define ADC_JSQR_JL_1                        (0x2U << ADC_JSQR_JL_Pos)         /*!< 0x00200000 */
  1449.  
  1450. /*******************  Bit definition for ADC_JDR1 register  *******************/
  1451. #define ADC_JDR1_JDATA_Pos                   (0U)                              
  1452. #define ADC_JDR1_JDATA_Msk                   (0xFFFFU << ADC_JDR1_JDATA_Pos)   /*!< 0x0000FFFF */
  1453. #define ADC_JDR1_JDATA                       ADC_JDR1_JDATA_Msk                /*!< ADC group injected sequencer rank 1 conversion data */
  1454.  
  1455. /*******************  Bit definition for ADC_JDR2 register  *******************/
  1456. #define ADC_JDR2_JDATA_Pos                   (0U)                              
  1457. #define ADC_JDR2_JDATA_Msk                   (0xFFFFU << ADC_JDR2_JDATA_Pos)   /*!< 0x0000FFFF */
  1458. #define ADC_JDR2_JDATA                       ADC_JDR2_JDATA_Msk                /*!< ADC group injected sequencer rank 2 conversion data */
  1459.  
  1460. /*******************  Bit definition for ADC_JDR3 register  *******************/
  1461. #define ADC_JDR3_JDATA_Pos                   (0U)                              
  1462. #define ADC_JDR3_JDATA_Msk                   (0xFFFFU << ADC_JDR3_JDATA_Pos)   /*!< 0x0000FFFF */
  1463. #define ADC_JDR3_JDATA                       ADC_JDR3_JDATA_Msk                /*!< ADC group injected sequencer rank 3 conversion data */
  1464.  
  1465. /*******************  Bit definition for ADC_JDR4 register  *******************/
  1466. #define ADC_JDR4_JDATA_Pos                   (0U)                              
  1467. #define ADC_JDR4_JDATA_Msk                   (0xFFFFU << ADC_JDR4_JDATA_Pos)   /*!< 0x0000FFFF */
  1468. #define ADC_JDR4_JDATA                       ADC_JDR4_JDATA_Msk                /*!< ADC group injected sequencer rank 4 conversion data */
  1469.  
  1470. /********************  Bit definition for ADC_DR register  ********************/
  1471. #define ADC_DR_DATA_Pos                      (0U)                              
  1472. #define ADC_DR_DATA_Msk                      (0xFFFFU << ADC_DR_DATA_Pos)      /*!< 0x0000FFFF */
  1473. #define ADC_DR_DATA                          ADC_DR_DATA_Msk                   /*!< ADC group regular conversion data */
  1474.  
  1475. /*******************  Bit definition for ADC_CSR register  ********************/
  1476. #define ADC_CSR_AWD1_Pos                     (0U)                              
  1477. #define ADC_CSR_AWD1_Msk                     (0x1U << ADC_CSR_AWD1_Pos)        /*!< 0x00000001 */
  1478. #define ADC_CSR_AWD1                         ADC_CSR_AWD1_Msk                  /*!< ADC multimode master analog watchdog 1 flag */
  1479. #define ADC_CSR_EOCS1_Pos                    (1U)                              
  1480. #define ADC_CSR_EOCS1_Msk                    (0x1U << ADC_CSR_EOCS1_Pos)       /*!< 0x00000002 */
  1481. #define ADC_CSR_EOCS1                        ADC_CSR_EOCS1_Msk                 /*!< ADC multimode master group regular end of unitary conversion or end of sequence conversions flag */
  1482. #define ADC_CSR_JEOS1_Pos                    (2U)                              
  1483. #define ADC_CSR_JEOS1_Msk                    (0x1U << ADC_CSR_JEOS1_Pos)       /*!< 0x00000004 */
  1484. #define ADC_CSR_JEOS1                        ADC_CSR_JEOS1_Msk                 /*!< ADC multimode master group injected end of sequence conversions flag */
  1485. #define ADC_CSR_JSTRT1_Pos                   (3U)                              
  1486. #define ADC_CSR_JSTRT1_Msk                   (0x1U << ADC_CSR_JSTRT1_Pos)      /*!< 0x00000008 */
  1487. #define ADC_CSR_JSTRT1                       ADC_CSR_JSTRT1_Msk                /*!< ADC multimode master group injected conversion start flag */
  1488. #define ADC_CSR_STRT1_Pos                    (4U)                              
  1489. #define ADC_CSR_STRT1_Msk                    (0x1U << ADC_CSR_STRT1_Pos)       /*!< 0x00000010 */
  1490. #define ADC_CSR_STRT1                        ADC_CSR_STRT1_Msk                 /*!< ADC multimode master group regular conversion start flag */
  1491. #define ADC_CSR_OVR1_Pos                     (5U)                              
  1492. #define ADC_CSR_OVR1_Msk                     (0x1U << ADC_CSR_OVR1_Pos)        /*!< 0x00000020 */
  1493. #define ADC_CSR_OVR1                         ADC_CSR_OVR1_Msk                  /*!< ADC multimode master group regular overrun flag */
  1494. #define ADC_CSR_ADONS1_Pos                   (6U)                              
  1495. #define ADC_CSR_ADONS1_Msk                   (0x1U << ADC_CSR_ADONS1_Pos)      /*!< 0x00000040 */
  1496. #define ADC_CSR_ADONS1                       ADC_CSR_ADONS1_Msk                /*!< ADC multimode master ready flag */
  1497.  
  1498. /* Legacy defines */
  1499. #define  ADC_CSR_EOC1                        (ADC_CSR_EOCS1)
  1500. #define  ADC_CSR_JEOC1                       (ADC_CSR_JEOS1)
  1501.  
  1502. /*******************  Bit definition for ADC_CCR register  ********************/
  1503. #define ADC_CCR_ADCPRE_Pos                   (16U)                            
  1504. #define ADC_CCR_ADCPRE_Msk                   (0x3U << ADC_CCR_ADCPRE_Pos)      /*!< 0x00030000 */
  1505. #define ADC_CCR_ADCPRE                       ADC_CCR_ADCPRE_Msk                /*!< ADC clock source asynchronous prescaler */
  1506. #define ADC_CCR_ADCPRE_0                     (0x1U << ADC_CCR_ADCPRE_Pos)      /*!< 0x00010000 */
  1507. #define ADC_CCR_ADCPRE_1                     (0x2U << ADC_CCR_ADCPRE_Pos)      /*!< 0x00020000 */
  1508. #define ADC_CCR_TSVREFE_Pos                  (23U)                            
  1509. #define ADC_CCR_TSVREFE_Msk                  (0x1U << ADC_CCR_TSVREFE_Pos)     /*!< 0x00800000 */
  1510. #define ADC_CCR_TSVREFE                      ADC_CCR_TSVREFE_Msk               /*!< ADC internal path to VrefInt and temperature sensor enable */
  1511.  
  1512. /******************************************************************************/
  1513. /*                                                                            */
  1514. /*                      Analog Comparators (COMP)                             */
  1515. /*                                                                            */
  1516. /******************************************************************************/
  1517.  
  1518. /******************  Bit definition for COMP_CSR register  ********************/
  1519. #define COMP_CSR_10KPU                      (0x00000001U)                      /*!< Comparator 1 input plus 10K pull-up resistor */
  1520. #define COMP_CSR_400KPU                     (0x00000002U)                      /*!< Comparator 1 input plus 400K pull-up resistor */
  1521. #define COMP_CSR_10KPD                      (0x00000004U)                      /*!< Comparator 1 input plus 10K pull-down resistor */
  1522. #define COMP_CSR_400KPD                     (0x00000008U)                      /*!< Comparator 1 input plus 400K pull-down resistor */
  1523. #define COMP_CSR_CMP1EN_Pos                 (4U)                              
  1524. #define COMP_CSR_CMP1EN_Msk                 (0x1U << COMP_CSR_CMP1EN_Pos)      /*!< 0x00000010 */
  1525. #define COMP_CSR_CMP1EN                     COMP_CSR_CMP1EN_Msk                /*!< Comparator 1 enable */
  1526. #define COMP_CSR_CMP1OUT_Pos                (7U)                              
  1527. #define COMP_CSR_CMP1OUT_Msk                (0x1U << COMP_CSR_CMP1OUT_Pos)     /*!< 0x00000080 */
  1528. #define COMP_CSR_CMP1OUT                    COMP_CSR_CMP1OUT_Msk               /*!< Comparator 1 output level */
  1529. #define COMP_CSR_SPEED_Pos                  (12U)                              
  1530. #define COMP_CSR_SPEED_Msk                  (0x1U << COMP_CSR_SPEED_Pos)       /*!< 0x00001000 */
  1531. #define COMP_CSR_SPEED                      COMP_CSR_SPEED_Msk                 /*!< Comparator 2 power mode */
  1532. #define COMP_CSR_CMP2OUT_Pos                (13U)                              
  1533. #define COMP_CSR_CMP2OUT_Msk                (0x1U << COMP_CSR_CMP2OUT_Pos)     /*!< 0x00002000 */
  1534. #define COMP_CSR_CMP2OUT                    COMP_CSR_CMP2OUT_Msk               /*!< Comparator 2 output level */
  1535.  
  1536. #define COMP_CSR_WNDWE_Pos                  (17U)                              
  1537. #define COMP_CSR_WNDWE_Msk                  (0x1U << COMP_CSR_WNDWE_Pos)       /*!< 0x00020000 */
  1538. #define COMP_CSR_WNDWE                      COMP_CSR_WNDWE_Msk                 /*!< Pair of comparators window mode. Bit intended to be used with COMP common instance (COMP_Common_TypeDef)  */
  1539.  
  1540. #define COMP_CSR_INSEL_Pos                  (18U)                              
  1541. #define COMP_CSR_INSEL_Msk                  (0x7U << COMP_CSR_INSEL_Pos)       /*!< 0x001C0000 */
  1542. #define COMP_CSR_INSEL                      COMP_CSR_INSEL_Msk                 /*!< Comparator 2 input minus selection */
  1543. #define COMP_CSR_INSEL_0                    (0x1U << COMP_CSR_INSEL_Pos)       /*!< 0x00040000 */
  1544. #define COMP_CSR_INSEL_1                    (0x2U << COMP_CSR_INSEL_Pos)       /*!< 0x00080000 */
  1545. #define COMP_CSR_INSEL_2                    (0x4U << COMP_CSR_INSEL_Pos)       /*!< 0x00100000 */
  1546. #define COMP_CSR_OUTSEL_Pos                 (21U)                              
  1547. #define COMP_CSR_OUTSEL_Msk                 (0x7U << COMP_CSR_OUTSEL_Pos)      /*!< 0x00E00000 */
  1548. #define COMP_CSR_OUTSEL                     COMP_CSR_OUTSEL_Msk                /*!< Comparator 2 output redirection */
  1549. #define COMP_CSR_OUTSEL_0                   (0x1U << COMP_CSR_OUTSEL_Pos)      /*!< 0x00200000 */
  1550. #define COMP_CSR_OUTSEL_1                   (0x2U << COMP_CSR_OUTSEL_Pos)      /*!< 0x00400000 */
  1551. #define COMP_CSR_OUTSEL_2                   (0x4U << COMP_CSR_OUTSEL_Pos)      /*!< 0x00800000 */
  1552.  
  1553. /* Bits present in COMP register but not related to comparator */
  1554. /* (or partially related to comparator, in addition to other peripherals) */
  1555. #define COMP_CSR_VREFOUTEN_Pos              (16U)                              
  1556. #define COMP_CSR_VREFOUTEN_Msk              (0x1U << COMP_CSR_VREFOUTEN_Pos)   /*!< 0x00010000 */
  1557. #define COMP_CSR_VREFOUTEN                  COMP_CSR_VREFOUTEN_Msk             /*!< VrefInt output enable on GPIO group 3 */
  1558.  
  1559. /******************************************************************************/
  1560. /*                                                                            */
  1561. /*                       CRC calculation unit (CRC)                           */
  1562. /*                                                                            */
  1563. /******************************************************************************/
  1564.  
  1565. /*******************  Bit definition for CRC_DR register  *********************/
  1566. #define CRC_DR_DR_Pos                       (0U)                              
  1567. #define CRC_DR_DR_Msk                       (0xFFFFFFFFU << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
  1568. #define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
  1569.  
  1570. /*******************  Bit definition for CRC_IDR register  ********************/
  1571. #define CRC_IDR_IDR_Pos                     (0U)                              
  1572. #define CRC_IDR_IDR_Msk                     (0xFFU << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
  1573. #define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
  1574.  
  1575. /********************  Bit definition for CRC_CR register  ********************/
  1576. #define CRC_CR_RESET_Pos                    (0U)                              
  1577. #define CRC_CR_RESET_Msk                    (0x1U << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
  1578. #define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
  1579.  
  1580. /******************************************************************************/
  1581. /*                                                                            */
  1582. /*                    Digital to Analog Converter (DAC)                       */
  1583. /*                                                                            */
  1584. /******************************************************************************/
  1585.  
  1586. /********************  Bit definition for DAC_CR register  ********************/
  1587. #define DAC_CR_EN1_Pos                      (0U)                              
  1588. #define DAC_CR_EN1_Msk                      (0x1U << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
  1589. #define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!<DAC channel1 enable */
  1590. #define DAC_CR_BOFF1_Pos                    (1U)                              
  1591. #define DAC_CR_BOFF1_Msk                    (0x1U << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
  1592. #define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!<DAC channel1 output buffer disable */
  1593. #define DAC_CR_TEN1_Pos                     (2U)                              
  1594. #define DAC_CR_TEN1_Msk                     (0x1U << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
  1595. #define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!<DAC channel1 Trigger enable */
  1596.  
  1597. #define DAC_CR_TSEL1_Pos                    (3U)                              
  1598. #define DAC_CR_TSEL1_Msk                    (0x7U << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
  1599. #define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */
  1600. #define DAC_CR_TSEL1_0                      (0x1U << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
  1601. #define DAC_CR_TSEL1_1                      (0x2U << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
  1602. #define DAC_CR_TSEL1_2                      (0x4U << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
  1603.  
  1604. #define DAC_CR_WAVE1_Pos                    (6U)                              
  1605. #define DAC_CR_WAVE1_Msk                    (0x3U << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
  1606. #define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
  1607. #define DAC_CR_WAVE1_0                      (0x1U << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
  1608. #define DAC_CR_WAVE1_1                      (0x2U << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
  1609.  
  1610. #define DAC_CR_MAMP1_Pos                    (8U)                              
  1611. #define DAC_CR_MAMP1_Msk                    (0xFU << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
  1612. #define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
  1613. #define DAC_CR_MAMP1_0                      (0x1U << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
  1614. #define DAC_CR_MAMP1_1                      (0x2U << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
  1615. #define DAC_CR_MAMP1_2                      (0x4U << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
  1616. #define DAC_CR_MAMP1_3                      (0x8U << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
  1617.  
  1618. #define DAC_CR_DMAEN1_Pos                   (12U)                              
  1619. #define DAC_CR_DMAEN1_Msk                   (0x1U << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
  1620. #define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!<DAC channel1 DMA enable */
  1621. #define DAC_CR_DMAUDRIE1_Pos                (13U)                              
  1622. #define DAC_CR_DMAUDRIE1_Msk                (0x1U << DAC_CR_DMAUDRIE1_Pos)     /*!< 0x00002000 */
  1623. #define DAC_CR_DMAUDRIE1                    DAC_CR_DMAUDRIE1_Msk               /*!<DAC channel1 DMA Interrupt enable */
  1624. #define DAC_CR_EN2_Pos                      (16U)                              
  1625. #define DAC_CR_EN2_Msk                      (0x1U << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
  1626. #define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!<DAC channel2 enable */
  1627. #define DAC_CR_BOFF2_Pos                    (17U)                              
  1628. #define DAC_CR_BOFF2_Msk                    (0x1U << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
  1629. #define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!<DAC channel2 output buffer disable */
  1630. #define DAC_CR_TEN2_Pos                     (18U)                              
  1631. #define DAC_CR_TEN2_Msk                     (0x1U << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
  1632. #define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!<DAC channel2 Trigger enable */
  1633.  
  1634. #define DAC_CR_TSEL2_Pos                    (19U)                              
  1635. #define DAC_CR_TSEL2_Msk                    (0x7U << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
  1636. #define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */
  1637. #define DAC_CR_TSEL2_0                      (0x1U << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
  1638. #define DAC_CR_TSEL2_1                      (0x2U << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
  1639. #define DAC_CR_TSEL2_2                      (0x4U << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
  1640.  
  1641. #define DAC_CR_WAVE2_Pos                    (22U)                              
  1642. #define DAC_CR_WAVE2_Msk                    (0x3U << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
  1643. #define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
  1644. #define DAC_CR_WAVE2_0                      (0x1U << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
  1645. #define DAC_CR_WAVE2_1                      (0x2U << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
  1646.  
  1647. #define DAC_CR_MAMP2_Pos                    (24U)                              
  1648. #define DAC_CR_MAMP2_Msk                    (0xFU << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
  1649. #define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
  1650. #define DAC_CR_MAMP2_0                      (0x1U << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
  1651. #define DAC_CR_MAMP2_1                      (0x2U << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
  1652. #define DAC_CR_MAMP2_2                      (0x4U << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
  1653. #define DAC_CR_MAMP2_3                      (0x8U << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
  1654.  
  1655. #define DAC_CR_DMAEN2_Pos                   (28U)                              
  1656. #define DAC_CR_DMAEN2_Msk                   (0x1U << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
  1657. #define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!<DAC channel2 DMA enabled */
  1658. #define DAC_CR_DMAUDRIE2_Pos                (29U)                              
  1659. #define DAC_CR_DMAUDRIE2_Msk                (0x1U << DAC_CR_DMAUDRIE2_Pos)     /*!< 0x20000000 */
  1660. #define DAC_CR_DMAUDRIE2                    DAC_CR_DMAUDRIE2_Msk               /*!<DAC channel2 DMA underrun interrupt enable */
  1661. /*****************  Bit definition for DAC_SWTRIGR register  ******************/
  1662. #define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
  1663. #define DAC_SWTRIGR_SWTRIG1_Msk             (0x1U << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
  1664. #define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!<DAC channel1 software trigger */
  1665. #define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
  1666. #define DAC_SWTRIGR_SWTRIG2_Msk             (0x1U << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
  1667. #define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!<DAC channel2 software trigger */
  1668.  
  1669. /*****************  Bit definition for DAC_DHR12R1 register  ******************/
  1670. #define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
  1671. #define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
  1672. #define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
  1673.  
  1674. /*****************  Bit definition for DAC_DHR12L1 register  ******************/
  1675. #define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
  1676. #define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFU << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  1677. #define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
  1678.  
  1679. /******************  Bit definition for DAC_DHR8R1 register  ******************/
  1680. #define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
  1681. #define DAC_DHR8R1_DACC1DHR_Msk             (0xFFU << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
  1682. #define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
  1683.  
  1684. /*****************  Bit definition for DAC_DHR12R2 register  ******************/
  1685. #define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
  1686. #define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
  1687. #define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
  1688.  
  1689. /*****************  Bit definition for DAC_DHR12L2 register  ******************/
  1690. #define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
  1691. #define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFU << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
  1692. #define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
  1693.  
  1694. /******************  Bit definition for DAC_DHR8R2 register  ******************/
  1695. #define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
  1696. #define DAC_DHR8R2_DACC2DHR_Msk             (0xFFU << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
  1697. #define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
  1698.  
  1699. /*****************  Bit definition for DAC_DHR12RD register  ******************/
  1700. #define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
  1701. #define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
  1702. #define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
  1703. #define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
  1704. #define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
  1705. #define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
  1706.  
  1707. /*****************  Bit definition for DAC_DHR12LD register  ******************/
  1708. #define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
  1709. #define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
  1710. #define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
  1711. #define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
  1712. #define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFU << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
  1713. #define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
  1714.  
  1715. /******************  Bit definition for DAC_DHR8RD register  ******************/
  1716. #define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
  1717. #define DAC_DHR8RD_DACC1DHR_Msk             (0xFFU << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
  1718. #define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
  1719. #define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
  1720. #define DAC_DHR8RD_DACC2DHR_Msk             (0xFFU << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
  1721. #define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
  1722.  
  1723. /*******************  Bit definition for DAC_DOR1 register  *******************/
  1724. #define DAC_DOR1_DACC1DOR_Pos               (0U)                              
  1725. #define DAC_DOR1_DACC1DOR_Msk               (0xFFFU << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
  1726. #define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!<DAC channel1 data output */
  1727.  
  1728. /*******************  Bit definition for DAC_DOR2 register  *******************/
  1729. #define DAC_DOR2_DACC2DOR_Pos               (0U)                              
  1730. #define DAC_DOR2_DACC2DOR_Msk               (0xFFFU << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
  1731. #define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!<DAC channel2 data output */
  1732.  
  1733. /********************  Bit definition for DAC_SR register  ********************/
  1734. #define DAC_SR_DMAUDR1_Pos                  (13U)                              
  1735. #define DAC_SR_DMAUDR1_Msk                  (0x1U << DAC_SR_DMAUDR1_Pos)       /*!< 0x00002000 */
  1736. #define DAC_SR_DMAUDR1                      DAC_SR_DMAUDR1_Msk                 /*!<DAC channel1 DMA underrun flag */
  1737. #define DAC_SR_DMAUDR2_Pos                  (29U)                              
  1738. #define DAC_SR_DMAUDR2_Msk                  (0x1U << DAC_SR_DMAUDR2_Pos)       /*!< 0x20000000 */
  1739. #define DAC_SR_DMAUDR2                      DAC_SR_DMAUDR2_Msk                 /*!<DAC channel2 DMA underrun flag */
  1740.  
  1741. /******************************************************************************/
  1742. /*                                                                            */
  1743. /*                           Debug MCU (DBGMCU)                               */
  1744. /*                                                                            */
  1745. /******************************************************************************/
  1746.  
  1747. /****************  Bit definition for DBGMCU_IDCODE register  *****************/
  1748. #define DBGMCU_IDCODE_DEV_ID_Pos                 (0U)                          
  1749. #define DBGMCU_IDCODE_DEV_ID_Msk                 (0xFFFU << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
  1750. #define DBGMCU_IDCODE_DEV_ID                     DBGMCU_IDCODE_DEV_ID_Msk      /*!< Device Identifier */
  1751.  
  1752. #define DBGMCU_IDCODE_REV_ID_Pos                 (16U)                        
  1753. #define DBGMCU_IDCODE_REV_ID_Msk                 (0xFFFFU << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
  1754. #define DBGMCU_IDCODE_REV_ID                     DBGMCU_IDCODE_REV_ID_Msk      /*!< REV_ID[15:0] bits (Revision Identifier) */
  1755. #define DBGMCU_IDCODE_REV_ID_0                   (0x0001U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
  1756. #define DBGMCU_IDCODE_REV_ID_1                   (0x0002U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
  1757. #define DBGMCU_IDCODE_REV_ID_2                   (0x0004U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
  1758. #define DBGMCU_IDCODE_REV_ID_3                   (0x0008U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
  1759. #define DBGMCU_IDCODE_REV_ID_4                   (0x0010U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
  1760. #define DBGMCU_IDCODE_REV_ID_5                   (0x0020U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
  1761. #define DBGMCU_IDCODE_REV_ID_6                   (0x0040U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
  1762. #define DBGMCU_IDCODE_REV_ID_7                   (0x0080U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
  1763. #define DBGMCU_IDCODE_REV_ID_8                   (0x0100U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
  1764. #define DBGMCU_IDCODE_REV_ID_9                   (0x0200U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
  1765. #define DBGMCU_IDCODE_REV_ID_10                  (0x0400U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
  1766. #define DBGMCU_IDCODE_REV_ID_11                  (0x0800U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
  1767. #define DBGMCU_IDCODE_REV_ID_12                  (0x1000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
  1768. #define DBGMCU_IDCODE_REV_ID_13                  (0x2000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
  1769. #define DBGMCU_IDCODE_REV_ID_14                  (0x4000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
  1770. #define DBGMCU_IDCODE_REV_ID_15                  (0x8000U << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
  1771.  
  1772. /******************  Bit definition for DBGMCU_CR register  *******************/
  1773. #define DBGMCU_CR_DBG_SLEEP_Pos                  (0U)                          
  1774. #define DBGMCU_CR_DBG_SLEEP_Msk                  (0x1U << DBGMCU_CR_DBG_SLEEP_Pos) /*!< 0x00000001 */
  1775. #define DBGMCU_CR_DBG_SLEEP                      DBGMCU_CR_DBG_SLEEP_Msk       /*!< Debug Sleep Mode */
  1776. #define DBGMCU_CR_DBG_STOP_Pos                   (1U)                          
  1777. #define DBGMCU_CR_DBG_STOP_Msk                   (0x1U << DBGMCU_CR_DBG_STOP_Pos) /*!< 0x00000002 */
  1778. #define DBGMCU_CR_DBG_STOP                       DBGMCU_CR_DBG_STOP_Msk        /*!< Debug Stop Mode */
  1779. #define DBGMCU_CR_DBG_STANDBY_Pos                (2U)                          
  1780. #define DBGMCU_CR_DBG_STANDBY_Msk                (0x1U << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
  1781. #define DBGMCU_CR_DBG_STANDBY                    DBGMCU_CR_DBG_STANDBY_Msk     /*!< Debug Standby mode */
  1782. #define DBGMCU_CR_TRACE_IOEN_Pos                 (5U)                          
  1783. #define DBGMCU_CR_TRACE_IOEN_Msk                 (0x1U << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
  1784. #define DBGMCU_CR_TRACE_IOEN                     DBGMCU_CR_TRACE_IOEN_Msk      /*!< Trace Pin Assignment Control */
  1785.  
  1786. #define DBGMCU_CR_TRACE_MODE_Pos                 (6U)                          
  1787. #define DBGMCU_CR_TRACE_MODE_Msk                 (0x3U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
  1788. #define DBGMCU_CR_TRACE_MODE                     DBGMCU_CR_TRACE_MODE_Msk      /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
  1789. #define DBGMCU_CR_TRACE_MODE_0                   (0x1U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
  1790. #define DBGMCU_CR_TRACE_MODE_1                   (0x2U << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
  1791.  
  1792. /******************  Bit definition for DBGMCU_APB1_FZ register  **************/
  1793.  
  1794. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos         (0U)                          
  1795. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos) /*!< 0x00000001 */
  1796. #define DBGMCU_APB1_FZ_DBG_TIM2_STOP             DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk /*!< TIM2 counter stopped when core is halted */
  1797. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos         (1U)                          
  1798. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos) /*!< 0x00000002 */
  1799. #define DBGMCU_APB1_FZ_DBG_TIM3_STOP             DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk /*!< TIM3 counter stopped when core is halted */
  1800. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos         (2U)                          
  1801. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos) /*!< 0x00000004 */
  1802. #define DBGMCU_APB1_FZ_DBG_TIM4_STOP             DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk /*!< TIM4 counter stopped when core is halted */
  1803. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos         (4U)                          
  1804. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos) /*!< 0x00000010 */
  1805. #define DBGMCU_APB1_FZ_DBG_TIM6_STOP             DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk /*!< TIM6 counter stopped when core is halted */
  1806. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos         (5U)                          
  1807. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos) /*!< 0x00000020 */
  1808. #define DBGMCU_APB1_FZ_DBG_TIM7_STOP             DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk /*!< TIM7 counter stopped when core is halted */
  1809. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos         (11U)                        
  1810. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos) /*!< 0x00000800 */
  1811. #define DBGMCU_APB1_FZ_DBG_WWDG_STOP             DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk /*!< Debug Window Watchdog stopped when Core is halted */
  1812. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos         (12U)                        
  1813. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk         (0x1U << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos) /*!< 0x00001000 */
  1814. #define DBGMCU_APB1_FZ_DBG_IWDG_STOP             DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk /*!< Debug Independent Watchdog stopped when Core is halted */
  1815. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos (21U)                        
  1816. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00200000 */
  1817. #define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  1818. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos (22U)                        
  1819. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1U << DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00400000 */
  1820. #define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
  1821.  
  1822. /******************  Bit definition for DBGMCU_APB2_FZ register  **************/
  1823.  
  1824. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos         (2U)                          
  1825. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk         (0x1U << DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos) /*!< 0x00000004 */
  1826. #define DBGMCU_APB2_FZ_DBG_TIM9_STOP             DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk /*!< TIM9 counter stopped when core is halted */
  1827. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos        (3U)                          
  1828. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk        (0x1U << DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos) /*!< 0x00000008 */
  1829. #define DBGMCU_APB2_FZ_DBG_TIM10_STOP            DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk /*!< TIM10 counter stopped when core is halted */
  1830. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos        (4U)                          
  1831. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk        (0x1U << DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos) /*!< 0x00000010 */
  1832. #define DBGMCU_APB2_FZ_DBG_TIM11_STOP            DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk /*!< TIM11 counter stopped when core is halted */
  1833.  
  1834. /******************************************************************************/
  1835. /*                                                                            */
  1836. /*                           DMA Controller (DMA)                             */
  1837. /*                                                                            */
  1838. /******************************************************************************/
  1839.  
  1840. /*******************  Bit definition for DMA_ISR register  ********************/
  1841. #define DMA_ISR_GIF1_Pos                    (0U)                              
  1842. #define DMA_ISR_GIF1_Msk                    (0x1U << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
  1843. #define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
  1844. #define DMA_ISR_TCIF1_Pos                   (1U)                              
  1845. #define DMA_ISR_TCIF1_Msk                   (0x1U << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
  1846. #define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
  1847. #define DMA_ISR_HTIF1_Pos                   (2U)                              
  1848. #define DMA_ISR_HTIF1_Msk                   (0x1U << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
  1849. #define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
  1850. #define DMA_ISR_TEIF1_Pos                   (3U)                              
  1851. #define DMA_ISR_TEIF1_Msk                   (0x1U << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
  1852. #define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
  1853. #define DMA_ISR_GIF2_Pos                    (4U)                              
  1854. #define DMA_ISR_GIF2_Msk                    (0x1U << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
  1855. #define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
  1856. #define DMA_ISR_TCIF2_Pos                   (5U)                              
  1857. #define DMA_ISR_TCIF2_Msk                   (0x1U << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
  1858. #define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
  1859. #define DMA_ISR_HTIF2_Pos                   (6U)                              
  1860. #define DMA_ISR_HTIF2_Msk                   (0x1U << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
  1861. #define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
  1862. #define DMA_ISR_TEIF2_Pos                   (7U)                              
  1863. #define DMA_ISR_TEIF2_Msk                   (0x1U << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
  1864. #define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
  1865. #define DMA_ISR_GIF3_Pos                    (8U)                              
  1866. #define DMA_ISR_GIF3_Msk                    (0x1U << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
  1867. #define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
  1868. #define DMA_ISR_TCIF3_Pos                   (9U)                              
  1869. #define DMA_ISR_TCIF3_Msk                   (0x1U << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
  1870. #define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
  1871. #define DMA_ISR_HTIF3_Pos                   (10U)                              
  1872. #define DMA_ISR_HTIF3_Msk                   (0x1U << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
  1873. #define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
  1874. #define DMA_ISR_TEIF3_Pos                   (11U)                              
  1875. #define DMA_ISR_TEIF3_Msk                   (0x1U << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
  1876. #define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
  1877. #define DMA_ISR_GIF4_Pos                    (12U)                              
  1878. #define DMA_ISR_GIF4_Msk                    (0x1U << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
  1879. #define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
  1880. #define DMA_ISR_TCIF4_Pos                   (13U)                              
  1881. #define DMA_ISR_TCIF4_Msk                   (0x1U << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
  1882. #define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
  1883. #define DMA_ISR_HTIF4_Pos                   (14U)                              
  1884. #define DMA_ISR_HTIF4_Msk                   (0x1U << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
  1885. #define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
  1886. #define DMA_ISR_TEIF4_Pos                   (15U)                              
  1887. #define DMA_ISR_TEIF4_Msk                   (0x1U << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
  1888. #define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
  1889. #define DMA_ISR_GIF5_Pos                    (16U)                              
  1890. #define DMA_ISR_GIF5_Msk                    (0x1U << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
  1891. #define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
  1892. #define DMA_ISR_TCIF5_Pos                   (17U)                              
  1893. #define DMA_ISR_TCIF5_Msk                   (0x1U << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
  1894. #define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
  1895. #define DMA_ISR_HTIF5_Pos                   (18U)                              
  1896. #define DMA_ISR_HTIF5_Msk                   (0x1U << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
  1897. #define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
  1898. #define DMA_ISR_TEIF5_Pos                   (19U)                              
  1899. #define DMA_ISR_TEIF5_Msk                   (0x1U << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
  1900. #define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
  1901. #define DMA_ISR_GIF6_Pos                    (20U)                              
  1902. #define DMA_ISR_GIF6_Msk                    (0x1U << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
  1903. #define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
  1904. #define DMA_ISR_TCIF6_Pos                   (21U)                              
  1905. #define DMA_ISR_TCIF6_Msk                   (0x1U << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
  1906. #define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
  1907. #define DMA_ISR_HTIF6_Pos                   (22U)                              
  1908. #define DMA_ISR_HTIF6_Msk                   (0x1U << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
  1909. #define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
  1910. #define DMA_ISR_TEIF6_Pos                   (23U)                              
  1911. #define DMA_ISR_TEIF6_Msk                   (0x1U << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
  1912. #define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
  1913. #define DMA_ISR_GIF7_Pos                    (24U)                              
  1914. #define DMA_ISR_GIF7_Msk                    (0x1U << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
  1915. #define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
  1916. #define DMA_ISR_TCIF7_Pos                   (25U)                              
  1917. #define DMA_ISR_TCIF7_Msk                   (0x1U << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
  1918. #define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
  1919. #define DMA_ISR_HTIF7_Pos                   (26U)                              
  1920. #define DMA_ISR_HTIF7_Msk                   (0x1U << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
  1921. #define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
  1922. #define DMA_ISR_TEIF7_Pos                   (27U)                              
  1923. #define DMA_ISR_TEIF7_Msk                   (0x1U << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
  1924. #define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
  1925.  
  1926. /*******************  Bit definition for DMA_IFCR register  *******************/
  1927. #define DMA_IFCR_CGIF1_Pos                  (0U)                              
  1928. #define DMA_IFCR_CGIF1_Msk                  (0x1U << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
  1929. #define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
  1930. #define DMA_IFCR_CTCIF1_Pos                 (1U)                              
  1931. #define DMA_IFCR_CTCIF1_Msk                 (0x1U << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
  1932. #define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
  1933. #define DMA_IFCR_CHTIF1_Pos                 (2U)                              
  1934. #define DMA_IFCR_CHTIF1_Msk                 (0x1U << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
  1935. #define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
  1936. #define DMA_IFCR_CTEIF1_Pos                 (3U)                              
  1937. #define DMA_IFCR_CTEIF1_Msk                 (0x1U << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
  1938. #define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
  1939. #define DMA_IFCR_CGIF2_Pos                  (4U)                              
  1940. #define DMA_IFCR_CGIF2_Msk                  (0x1U << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
  1941. #define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
  1942. #define DMA_IFCR_CTCIF2_Pos                 (5U)                              
  1943. #define DMA_IFCR_CTCIF2_Msk                 (0x1U << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
  1944. #define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
  1945. #define DMA_IFCR_CHTIF2_Pos                 (6U)                              
  1946. #define DMA_IFCR_CHTIF2_Msk                 (0x1U << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
  1947. #define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
  1948. #define DMA_IFCR_CTEIF2_Pos                 (7U)                              
  1949. #define DMA_IFCR_CTEIF2_Msk                 (0x1U << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
  1950. #define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
  1951. #define DMA_IFCR_CGIF3_Pos                  (8U)                              
  1952. #define DMA_IFCR_CGIF3_Msk                  (0x1U << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
  1953. #define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
  1954. #define DMA_IFCR_CTCIF3_Pos                 (9U)                              
  1955. #define DMA_IFCR_CTCIF3_Msk                 (0x1U << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
  1956. #define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
  1957. #define DMA_IFCR_CHTIF3_Pos                 (10U)                              
  1958. #define DMA_IFCR_CHTIF3_Msk                 (0x1U << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
  1959. #define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
  1960. #define DMA_IFCR_CTEIF3_Pos                 (11U)                              
  1961. #define DMA_IFCR_CTEIF3_Msk                 (0x1U << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
  1962. #define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
  1963. #define DMA_IFCR_CGIF4_Pos                  (12U)                              
  1964. #define DMA_IFCR_CGIF4_Msk                  (0x1U << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
  1965. #define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
  1966. #define DMA_IFCR_CTCIF4_Pos                 (13U)                              
  1967. #define DMA_IFCR_CTCIF4_Msk                 (0x1U << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
  1968. #define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
  1969. #define DMA_IFCR_CHTIF4_Pos                 (14U)                              
  1970. #define DMA_IFCR_CHTIF4_Msk                 (0x1U << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
  1971. #define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
  1972. #define DMA_IFCR_CTEIF4_Pos                 (15U)                              
  1973. #define DMA_IFCR_CTEIF4_Msk                 (0x1U << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
  1974. #define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
  1975. #define DMA_IFCR_CGIF5_Pos                  (16U)                              
  1976. #define DMA_IFCR_CGIF5_Msk                  (0x1U << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
  1977. #define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
  1978. #define DMA_IFCR_CTCIF5_Pos                 (17U)                              
  1979. #define DMA_IFCR_CTCIF5_Msk                 (0x1U << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
  1980. #define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
  1981. #define DMA_IFCR_CHTIF5_Pos                 (18U)                              
  1982. #define DMA_IFCR_CHTIF5_Msk                 (0x1U << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
  1983. #define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
  1984. #define DMA_IFCR_CTEIF5_Pos                 (19U)                              
  1985. #define DMA_IFCR_CTEIF5_Msk                 (0x1U << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
  1986. #define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
  1987. #define DMA_IFCR_CGIF6_Pos                  (20U)                              
  1988. #define DMA_IFCR_CGIF6_Msk                  (0x1U << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
  1989. #define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
  1990. #define DMA_IFCR_CTCIF6_Pos                 (21U)                              
  1991. #define DMA_IFCR_CTCIF6_Msk                 (0x1U << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
  1992. #define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
  1993. #define DMA_IFCR_CHTIF6_Pos                 (22U)                              
  1994. #define DMA_IFCR_CHTIF6_Msk                 (0x1U << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
  1995. #define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
  1996. #define DMA_IFCR_CTEIF6_Pos                 (23U)                              
  1997. #define DMA_IFCR_CTEIF6_Msk                 (0x1U << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
  1998. #define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
  1999. #define DMA_IFCR_CGIF7_Pos                  (24U)                              
  2000. #define DMA_IFCR_CGIF7_Msk                  (0x1U << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
  2001. #define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
  2002. #define DMA_IFCR_CTCIF7_Pos                 (25U)                              
  2003. #define DMA_IFCR_CTCIF7_Msk                 (0x1U << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
  2004. #define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
  2005. #define DMA_IFCR_CHTIF7_Pos                 (26U)                              
  2006. #define DMA_IFCR_CHTIF7_Msk                 (0x1U << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
  2007. #define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
  2008. #define DMA_IFCR_CTEIF7_Pos                 (27U)                              
  2009. #define DMA_IFCR_CTEIF7_Msk                 (0x1U << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
  2010. #define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
  2011.  
  2012. /*******************  Bit definition for DMA_CCR register  *******************/
  2013. #define DMA_CCR_EN_Pos                      (0U)                              
  2014. #define DMA_CCR_EN_Msk                      (0x1U << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
  2015. #define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable*/
  2016. #define DMA_CCR_TCIE_Pos                    (1U)                              
  2017. #define DMA_CCR_TCIE_Msk                    (0x1U << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
  2018. #define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
  2019. #define DMA_CCR_HTIE_Pos                    (2U)                              
  2020. #define DMA_CCR_HTIE_Msk                    (0x1U << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
  2021. #define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
  2022. #define DMA_CCR_TEIE_Pos                    (3U)                              
  2023. #define DMA_CCR_TEIE_Msk                    (0x1U << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
  2024. #define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
  2025. #define DMA_CCR_DIR_Pos                     (4U)                              
  2026. #define DMA_CCR_DIR_Msk                     (0x1U << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
  2027. #define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
  2028. #define DMA_CCR_CIRC_Pos                    (5U)                              
  2029. #define DMA_CCR_CIRC_Msk                    (0x1U << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
  2030. #define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
  2031. #define DMA_CCR_PINC_Pos                    (6U)                              
  2032. #define DMA_CCR_PINC_Msk                    (0x1U << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
  2033. #define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
  2034. #define DMA_CCR_MINC_Pos                    (7U)                              
  2035. #define DMA_CCR_MINC_Msk                    (0x1U << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
  2036. #define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
  2037.  
  2038. #define DMA_CCR_PSIZE_Pos                   (8U)                              
  2039. #define DMA_CCR_PSIZE_Msk                   (0x3U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
  2040. #define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
  2041. #define DMA_CCR_PSIZE_0                     (0x1U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
  2042. #define DMA_CCR_PSIZE_1                     (0x2U << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
  2043.  
  2044. #define DMA_CCR_MSIZE_Pos                   (10U)                              
  2045. #define DMA_CCR_MSIZE_Msk                   (0x3U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
  2046. #define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
  2047. #define DMA_CCR_MSIZE_0                     (0x1U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
  2048. #define DMA_CCR_MSIZE_1                     (0x2U << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
  2049.  
  2050. #define DMA_CCR_PL_Pos                      (12U)                              
  2051. #define DMA_CCR_PL_Msk                      (0x3U << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
  2052. #define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
  2053. #define DMA_CCR_PL_0                        (0x1U << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
  2054. #define DMA_CCR_PL_1                        (0x2U << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
  2055.  
  2056. #define DMA_CCR_MEM2MEM_Pos                 (14U)                              
  2057. #define DMA_CCR_MEM2MEM_Msk                 (0x1U << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
  2058. #define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
  2059.  
  2060. /******************  Bit definition generic for DMA_CNDTR register  *******************/
  2061. #define DMA_CNDTR_NDT_Pos                   (0U)                              
  2062. #define DMA_CNDTR_NDT_Msk                   (0xFFFFU << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
  2063. #define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
  2064.  
  2065. /******************  Bit definition for DMA_CNDTR1 register  ******************/
  2066. #define DMA_CNDTR1_NDT_Pos                  (0U)                              
  2067. #define DMA_CNDTR1_NDT_Msk                  (0xFFFFU << DMA_CNDTR1_NDT_Pos)    /*!< 0x0000FFFF */
  2068. #define DMA_CNDTR1_NDT                      DMA_CNDTR1_NDT_Msk                 /*!< Number of data to Transfer */
  2069.  
  2070. /******************  Bit definition for DMA_CNDTR2 register  ******************/
  2071. #define DMA_CNDTR2_NDT_Pos                  (0U)                              
  2072. #define DMA_CNDTR2_NDT_Msk                  (0xFFFFU << DMA_CNDTR2_NDT_Pos)    /*!< 0x0000FFFF */
  2073. #define DMA_CNDTR2_NDT                      DMA_CNDTR2_NDT_Msk                 /*!< Number of data to Transfer */
  2074.  
  2075. /******************  Bit definition for DMA_CNDTR3 register  ******************/
  2076. #define DMA_CNDTR3_NDT_Pos                  (0U)                              
  2077. #define DMA_CNDTR3_NDT_Msk                  (0xFFFFU << DMA_CNDTR3_NDT_Pos)    /*!< 0x0000FFFF */
  2078. #define DMA_CNDTR3_NDT                      DMA_CNDTR3_NDT_Msk                 /*!< Number of data to Transfer */
  2079.  
  2080. /******************  Bit definition for DMA_CNDTR4 register  ******************/
  2081. #define DMA_CNDTR4_NDT_Pos                  (0U)                              
  2082. #define DMA_CNDTR4_NDT_Msk                  (0xFFFFU << DMA_CNDTR4_NDT_Pos)    /*!< 0x0000FFFF */
  2083. #define DMA_CNDTR4_NDT                      DMA_CNDTR4_NDT_Msk                 /*!< Number of data to Transfer */
  2084.  
  2085. /******************  Bit definition for DMA_CNDTR5 register  ******************/
  2086. #define DMA_CNDTR5_NDT_Pos                  (0U)                              
  2087. #define DMA_CNDTR5_NDT_Msk                  (0xFFFFU << DMA_CNDTR5_NDT_Pos)    /*!< 0x0000FFFF */
  2088. #define DMA_CNDTR5_NDT                      DMA_CNDTR5_NDT_Msk                 /*!< Number of data to Transfer */
  2089.  
  2090. /******************  Bit definition for DMA_CNDTR6 register  ******************/
  2091. #define DMA_CNDTR6_NDT_Pos                  (0U)                              
  2092. #define DMA_CNDTR6_NDT_Msk                  (0xFFFFU << DMA_CNDTR6_NDT_Pos)    /*!< 0x0000FFFF */
  2093. #define DMA_CNDTR6_NDT                      DMA_CNDTR6_NDT_Msk                 /*!< Number of data to Transfer */
  2094.  
  2095. /******************  Bit definition for DMA_CNDTR7 register  ******************/
  2096. #define DMA_CNDTR7_NDT_Pos                  (0U)                              
  2097. #define DMA_CNDTR7_NDT_Msk                  (0xFFFFU << DMA_CNDTR7_NDT_Pos)    /*!< 0x0000FFFF */
  2098. #define DMA_CNDTR7_NDT                      DMA_CNDTR7_NDT_Msk                 /*!< Number of data to Transfer */
  2099.  
  2100. /******************  Bit definition generic for DMA_CPAR register  ********************/
  2101. #define DMA_CPAR_PA_Pos                     (0U)                              
  2102. #define DMA_CPAR_PA_Msk                     (0xFFFFFFFFU << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
  2103. #define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
  2104.  
  2105. /******************  Bit definition for DMA_CPAR1 register  *******************/
  2106. #define DMA_CPAR1_PA_Pos                    (0U)                              
  2107. #define DMA_CPAR1_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR1_PA_Pos)  /*!< 0xFFFFFFFF */
  2108. #define DMA_CPAR1_PA                        DMA_CPAR1_PA_Msk                   /*!< Peripheral Address */
  2109.  
  2110. /******************  Bit definition for DMA_CPAR2 register  *******************/
  2111. #define DMA_CPAR2_PA_Pos                    (0U)                              
  2112. #define DMA_CPAR2_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR2_PA_Pos)  /*!< 0xFFFFFFFF */
  2113. #define DMA_CPAR2_PA                        DMA_CPAR2_PA_Msk                   /*!< Peripheral Address */
  2114.  
  2115. /******************  Bit definition for DMA_CPAR3 register  *******************/
  2116. #define DMA_CPAR3_PA_Pos                    (0U)                              
  2117. #define DMA_CPAR3_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR3_PA_Pos)  /*!< 0xFFFFFFFF */
  2118. #define DMA_CPAR3_PA                        DMA_CPAR3_PA_Msk                   /*!< Peripheral Address */
  2119.  
  2120.  
  2121. /******************  Bit definition for DMA_CPAR4 register  *******************/
  2122. #define DMA_CPAR4_PA_Pos                    (0U)                              
  2123. #define DMA_CPAR4_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR4_PA_Pos)  /*!< 0xFFFFFFFF */
  2124. #define DMA_CPAR4_PA                        DMA_CPAR4_PA_Msk                   /*!< Peripheral Address */
  2125.  
  2126. /******************  Bit definition for DMA_CPAR5 register  *******************/
  2127. #define DMA_CPAR5_PA_Pos                    (0U)                              
  2128. #define DMA_CPAR5_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR5_PA_Pos)  /*!< 0xFFFFFFFF */
  2129. #define DMA_CPAR5_PA                        DMA_CPAR5_PA_Msk                   /*!< Peripheral Address */
  2130.  
  2131. /******************  Bit definition for DMA_CPAR6 register  *******************/
  2132. #define DMA_CPAR6_PA_Pos                    (0U)                              
  2133. #define DMA_CPAR6_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR6_PA_Pos)  /*!< 0xFFFFFFFF */
  2134. #define DMA_CPAR6_PA                        DMA_CPAR6_PA_Msk                   /*!< Peripheral Address */
  2135.  
  2136.  
  2137. /******************  Bit definition for DMA_CPAR7 register  *******************/
  2138. #define DMA_CPAR7_PA_Pos                    (0U)                              
  2139. #define DMA_CPAR7_PA_Msk                    (0xFFFFFFFFU << DMA_CPAR7_PA_Pos)  /*!< 0xFFFFFFFF */
  2140. #define DMA_CPAR7_PA                        DMA_CPAR7_PA_Msk                   /*!< Peripheral Address */
  2141.  
  2142. /******************  Bit definition generic for DMA_CMAR register  ********************/
  2143. #define DMA_CMAR_MA_Pos                     (0U)                              
  2144. #define DMA_CMAR_MA_Msk                     (0xFFFFFFFFU << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
  2145. #define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
  2146.  
  2147. /******************  Bit definition for DMA_CMAR1 register  *******************/
  2148. #define DMA_CMAR1_MA_Pos                    (0U)                              
  2149. #define DMA_CMAR1_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR1_MA_Pos)  /*!< 0xFFFFFFFF */
  2150. #define DMA_CMAR1_MA                        DMA_CMAR1_MA_Msk                   /*!< Memory Address */
  2151.  
  2152. /******************  Bit definition for DMA_CMAR2 register  *******************/
  2153. #define DMA_CMAR2_MA_Pos                    (0U)                              
  2154. #define DMA_CMAR2_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR2_MA_Pos)  /*!< 0xFFFFFFFF */
  2155. #define DMA_CMAR2_MA                        DMA_CMAR2_MA_Msk                   /*!< Memory Address */
  2156.  
  2157. /******************  Bit definition for DMA_CMAR3 register  *******************/
  2158. #define DMA_CMAR3_MA_Pos                    (0U)                              
  2159. #define DMA_CMAR3_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR3_MA_Pos)  /*!< 0xFFFFFFFF */
  2160. #define DMA_CMAR3_MA                        DMA_CMAR3_MA_Msk                   /*!< Memory Address */
  2161.  
  2162.  
  2163. /******************  Bit definition for DMA_CMAR4 register  *******************/
  2164. #define DMA_CMAR4_MA_Pos                    (0U)                              
  2165. #define DMA_CMAR4_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR4_MA_Pos)  /*!< 0xFFFFFFFF */
  2166. #define DMA_CMAR4_MA                        DMA_CMAR4_MA_Msk                   /*!< Memory Address */
  2167.  
  2168. /******************  Bit definition for DMA_CMAR5 register  *******************/
  2169. #define DMA_CMAR5_MA_Pos                    (0U)                              
  2170. #define DMA_CMAR5_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR5_MA_Pos)  /*!< 0xFFFFFFFF */
  2171. #define DMA_CMAR5_MA                        DMA_CMAR5_MA_Msk                   /*!< Memory Address */
  2172.  
  2173. /******************  Bit definition for DMA_CMAR6 register  *******************/
  2174. #define DMA_CMAR6_MA_Pos                    (0U)                              
  2175. #define DMA_CMAR6_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR6_MA_Pos)  /*!< 0xFFFFFFFF */
  2176. #define DMA_CMAR6_MA                        DMA_CMAR6_MA_Msk                   /*!< Memory Address */
  2177.  
  2178. /******************  Bit definition for DMA_CMAR7 register  *******************/
  2179. #define DMA_CMAR7_MA_Pos                    (0U)                              
  2180. #define DMA_CMAR7_MA_Msk                    (0xFFFFFFFFU << DMA_CMAR7_MA_Pos)  /*!< 0xFFFFFFFF */
  2181. #define DMA_CMAR7_MA                        DMA_CMAR7_MA_Msk                   /*!< Memory Address */
  2182.  
  2183. /******************************************************************************/
  2184. /*                                                                            */
  2185. /*                  External Interrupt/Event Controller (EXTI)                */
  2186. /*                                                                            */
  2187. /******************************************************************************/
  2188.  
  2189. /*******************  Bit definition for EXTI_IMR register  *******************/
  2190. #define EXTI_IMR_MR0_Pos                    (0U)                              
  2191. #define EXTI_IMR_MR0_Msk                    (0x1U << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
  2192. #define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
  2193. #define EXTI_IMR_MR1_Pos                    (1U)                              
  2194. #define EXTI_IMR_MR1_Msk                    (0x1U << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
  2195. #define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
  2196. #define EXTI_IMR_MR2_Pos                    (2U)                              
  2197. #define EXTI_IMR_MR2_Msk                    (0x1U << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
  2198. #define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
  2199. #define EXTI_IMR_MR3_Pos                    (3U)                              
  2200. #define EXTI_IMR_MR3_Msk                    (0x1U << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
  2201. #define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
  2202. #define EXTI_IMR_MR4_Pos                    (4U)                              
  2203. #define EXTI_IMR_MR4_Msk                    (0x1U << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
  2204. #define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
  2205. #define EXTI_IMR_MR5_Pos                    (5U)                              
  2206. #define EXTI_IMR_MR5_Msk                    (0x1U << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
  2207. #define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
  2208. #define EXTI_IMR_MR6_Pos                    (6U)                              
  2209. #define EXTI_IMR_MR6_Msk                    (0x1U << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
  2210. #define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
  2211. #define EXTI_IMR_MR7_Pos                    (7U)                              
  2212. #define EXTI_IMR_MR7_Msk                    (0x1U << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
  2213. #define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
  2214. #define EXTI_IMR_MR8_Pos                    (8U)                              
  2215. #define EXTI_IMR_MR8_Msk                    (0x1U << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
  2216. #define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
  2217. #define EXTI_IMR_MR9_Pos                    (9U)                              
  2218. #define EXTI_IMR_MR9_Msk                    (0x1U << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
  2219. #define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
  2220. #define EXTI_IMR_MR10_Pos                   (10U)                              
  2221. #define EXTI_IMR_MR10_Msk                   (0x1U << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
  2222. #define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
  2223. #define EXTI_IMR_MR11_Pos                   (11U)                              
  2224. #define EXTI_IMR_MR11_Msk                   (0x1U << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
  2225. #define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
  2226. #define EXTI_IMR_MR12_Pos                   (12U)                              
  2227. #define EXTI_IMR_MR12_Msk                   (0x1U << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
  2228. #define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
  2229. #define EXTI_IMR_MR13_Pos                   (13U)                              
  2230. #define EXTI_IMR_MR13_Msk                   (0x1U << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
  2231. #define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
  2232. #define EXTI_IMR_MR14_Pos                   (14U)                              
  2233. #define EXTI_IMR_MR14_Msk                   (0x1U << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
  2234. #define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
  2235. #define EXTI_IMR_MR15_Pos                   (15U)                              
  2236. #define EXTI_IMR_MR15_Msk                   (0x1U << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
  2237. #define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
  2238. #define EXTI_IMR_MR16_Pos                   (16U)                              
  2239. #define EXTI_IMR_MR16_Msk                   (0x1U << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
  2240. #define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
  2241. #define EXTI_IMR_MR17_Pos                   (17U)                              
  2242. #define EXTI_IMR_MR17_Msk                   (0x1U << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
  2243. #define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
  2244. #define EXTI_IMR_MR18_Pos                   (18U)                              
  2245. #define EXTI_IMR_MR18_Msk                   (0x1U << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
  2246. #define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
  2247. #define EXTI_IMR_MR19_Pos                   (19U)                              
  2248. #define EXTI_IMR_MR19_Msk                   (0x1U << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
  2249. #define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
  2250. #define EXTI_IMR_MR20_Pos                   (20U)                              
  2251. #define EXTI_IMR_MR20_Msk                   (0x1U << EXTI_IMR_MR20_Pos)        /*!< 0x00100000 */
  2252. #define EXTI_IMR_MR20                       EXTI_IMR_MR20_Msk                  /*!< Interrupt Mask on line 20 */
  2253. #define EXTI_IMR_MR21_Pos                   (21U)                              
  2254. #define EXTI_IMR_MR21_Msk                   (0x1U << EXTI_IMR_MR21_Pos)        /*!< 0x00200000 */
  2255. #define EXTI_IMR_MR21                       EXTI_IMR_MR21_Msk                  /*!< Interrupt Mask on line 21 */
  2256. #define EXTI_IMR_MR22_Pos                   (22U)                              
  2257. #define EXTI_IMR_MR22_Msk                   (0x1U << EXTI_IMR_MR22_Pos)        /*!< 0x00400000 */
  2258. #define EXTI_IMR_MR22                       EXTI_IMR_MR22_Msk                  /*!< Interrupt Mask on line 22 */
  2259. /* Catgeroy 1 & 2 */
  2260.  
  2261. /* References Defines */
  2262. #define  EXTI_IMR_IM0 EXTI_IMR_MR0
  2263. #define  EXTI_IMR_IM1 EXTI_IMR_MR1
  2264. #define  EXTI_IMR_IM2 EXTI_IMR_MR2
  2265. #define  EXTI_IMR_IM3 EXTI_IMR_MR3
  2266. #define  EXTI_IMR_IM4 EXTI_IMR_MR4
  2267. #define  EXTI_IMR_IM5 EXTI_IMR_MR5
  2268. #define  EXTI_IMR_IM6 EXTI_IMR_MR6
  2269. #define  EXTI_IMR_IM7 EXTI_IMR_MR7
  2270. #define  EXTI_IMR_IM8 EXTI_IMR_MR8
  2271. #define  EXTI_IMR_IM9 EXTI_IMR_MR9
  2272. #define  EXTI_IMR_IM10 EXTI_IMR_MR10
  2273. #define  EXTI_IMR_IM11 EXTI_IMR_MR11
  2274. #define  EXTI_IMR_IM12 EXTI_IMR_MR12
  2275. #define  EXTI_IMR_IM13 EXTI_IMR_MR13
  2276. #define  EXTI_IMR_IM14 EXTI_IMR_MR14
  2277. #define  EXTI_IMR_IM15 EXTI_IMR_MR15
  2278. #define  EXTI_IMR_IM16 EXTI_IMR_MR16
  2279. #define  EXTI_IMR_IM17 EXTI_IMR_MR17
  2280. #define  EXTI_IMR_IM18 EXTI_IMR_MR18
  2281. #define  EXTI_IMR_IM19 EXTI_IMR_MR19
  2282. #define  EXTI_IMR_IM20 EXTI_IMR_MR20
  2283. #define  EXTI_IMR_IM21 EXTI_IMR_MR21
  2284. #define  EXTI_IMR_IM22 EXTI_IMR_MR22
  2285. /* Catgeroy 1 & 2 */
  2286. #define EXTI_IMR_IM_Pos                     (0U)                              
  2287. #define EXTI_IMR_IM_Msk                     (0x7FFFFFU << EXTI_IMR_IM_Pos)     /*!< 0x007FFFFF */
  2288. #define EXTI_IMR_IM                         EXTI_IMR_IM_Msk                    /*!< Interrupt Mask All */
  2289.  
  2290. /*******************  Bit definition for EXTI_EMR register  *******************/
  2291. #define EXTI_EMR_MR0_Pos                    (0U)                              
  2292. #define EXTI_EMR_MR0_Msk                    (0x1U << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
  2293. #define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
  2294. #define EXTI_EMR_MR1_Pos                    (1U)                              
  2295. #define EXTI_EMR_MR1_Msk                    (0x1U << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
  2296. #define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
  2297. #define EXTI_EMR_MR2_Pos                    (2U)                              
  2298. #define EXTI_EMR_MR2_Msk                    (0x1U << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
  2299. #define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
  2300. #define EXTI_EMR_MR3_Pos                    (3U)                              
  2301. #define EXTI_EMR_MR3_Msk                    (0x1U << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
  2302. #define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
  2303. #define EXTI_EMR_MR4_Pos                    (4U)                              
  2304. #define EXTI_EMR_MR4_Msk                    (0x1U << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
  2305. #define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
  2306. #define EXTI_EMR_MR5_Pos                    (5U)                              
  2307. #define EXTI_EMR_MR5_Msk                    (0x1U << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
  2308. #define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
  2309. #define EXTI_EMR_MR6_Pos                    (6U)                              
  2310. #define EXTI_EMR_MR6_Msk                    (0x1U << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
  2311. #define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
  2312. #define EXTI_EMR_MR7_Pos                    (7U)                              
  2313. #define EXTI_EMR_MR7_Msk                    (0x1U << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
  2314. #define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
  2315. #define EXTI_EMR_MR8_Pos                    (8U)                              
  2316. #define EXTI_EMR_MR8_Msk                    (0x1U << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
  2317. #define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
  2318. #define EXTI_EMR_MR9_Pos                    (9U)                              
  2319. #define EXTI_EMR_MR9_Msk                    (0x1U << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
  2320. #define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
  2321. #define EXTI_EMR_MR10_Pos                   (10U)                              
  2322. #define EXTI_EMR_MR10_Msk                   (0x1U << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
  2323. #define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
  2324. #define EXTI_EMR_MR11_Pos                   (11U)                              
  2325. #define EXTI_EMR_MR11_Msk                   (0x1U << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
  2326. #define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
  2327. #define EXTI_EMR_MR12_Pos                   (12U)                              
  2328. #define EXTI_EMR_MR12_Msk                   (0x1U << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
  2329. #define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
  2330. #define EXTI_EMR_MR13_Pos                   (13U)                              
  2331. #define EXTI_EMR_MR13_Msk                   (0x1U << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
  2332. #define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
  2333. #define EXTI_EMR_MR14_Pos                   (14U)                              
  2334. #define EXTI_EMR_MR14_Msk                   (0x1U << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
  2335. #define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
  2336. #define EXTI_EMR_MR15_Pos                   (15U)                              
  2337. #define EXTI_EMR_MR15_Msk                   (0x1U << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
  2338. #define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
  2339. #define EXTI_EMR_MR16_Pos                   (16U)                              
  2340. #define EXTI_EMR_MR16_Msk                   (0x1U << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
  2341. #define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
  2342. #define EXTI_EMR_MR17_Pos                   (17U)                              
  2343. #define EXTI_EMR_MR17_Msk                   (0x1U << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
  2344. #define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
  2345. #define EXTI_EMR_MR18_Pos                   (18U)                              
  2346. #define EXTI_EMR_MR18_Msk                   (0x1U << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
  2347. #define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
  2348. #define EXTI_EMR_MR19_Pos                   (19U)                              
  2349. #define EXTI_EMR_MR19_Msk                   (0x1U << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
  2350. #define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
  2351. #define EXTI_EMR_MR20_Pos                   (20U)                              
  2352. #define EXTI_EMR_MR20_Msk                   (0x1U << EXTI_EMR_MR20_Pos)        /*!< 0x00100000 */
  2353. #define EXTI_EMR_MR20                       EXTI_EMR_MR20_Msk                  /*!< Event Mask on line 20 */
  2354. #define EXTI_EMR_MR21_Pos                   (21U)                              
  2355. #define EXTI_EMR_MR21_Msk                   (0x1U << EXTI_EMR_MR21_Pos)        /*!< 0x00200000 */
  2356. #define EXTI_EMR_MR21                       EXTI_EMR_MR21_Msk                  /*!< Event Mask on line 21 */
  2357. #define EXTI_EMR_MR22_Pos                   (22U)                              
  2358. #define EXTI_EMR_MR22_Msk                   (0x1U << EXTI_EMR_MR22_Pos)        /*!< 0x00400000 */
  2359. #define EXTI_EMR_MR22                       EXTI_EMR_MR22_Msk                  /*!< Event Mask on line 22 */
  2360.  
  2361. /* References Defines */
  2362. #define  EXTI_EMR_EM0 EXTI_EMR_MR0
  2363. #define  EXTI_EMR_EM1 EXTI_EMR_MR1
  2364. #define  EXTI_EMR_EM2 EXTI_EMR_MR2
  2365. #define  EXTI_EMR_EM3 EXTI_EMR_MR3
  2366. #define  EXTI_EMR_EM4 EXTI_EMR_MR4
  2367. #define  EXTI_EMR_EM5 EXTI_EMR_MR5
  2368. #define  EXTI_EMR_EM6 EXTI_EMR_MR6
  2369. #define  EXTI_EMR_EM7 EXTI_EMR_MR7
  2370. #define  EXTI_EMR_EM8 EXTI_EMR_MR8
  2371. #define  EXTI_EMR_EM9 EXTI_EMR_MR9
  2372. #define  EXTI_EMR_EM10 EXTI_EMR_MR10
  2373. #define  EXTI_EMR_EM11 EXTI_EMR_MR11
  2374. #define  EXTI_EMR_EM12 EXTI_EMR_MR12
  2375. #define  EXTI_EMR_EM13 EXTI_EMR_MR13
  2376. #define  EXTI_EMR_EM14 EXTI_EMR_MR14
  2377. #define  EXTI_EMR_EM15 EXTI_EMR_MR15
  2378. #define  EXTI_EMR_EM16 EXTI_EMR_MR16
  2379. #define  EXTI_EMR_EM17 EXTI_EMR_MR17
  2380. #define  EXTI_EMR_EM18 EXTI_EMR_MR18
  2381. #define  EXTI_EMR_EM19 EXTI_EMR_MR19
  2382. #define  EXTI_EMR_EM20 EXTI_EMR_MR20
  2383. #define  EXTI_EMR_EM21 EXTI_EMR_MR21
  2384. #define  EXTI_EMR_EM22 EXTI_EMR_MR22
  2385.  
  2386. /******************  Bit definition for EXTI_RTSR register  *******************/
  2387. #define EXTI_RTSR_TR0_Pos                   (0U)                              
  2388. #define EXTI_RTSR_TR0_Msk                   (0x1U << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
  2389. #define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
  2390. #define EXTI_RTSR_TR1_Pos                   (1U)                              
  2391. #define EXTI_RTSR_TR1_Msk                   (0x1U << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
  2392. #define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
  2393. #define EXTI_RTSR_TR2_Pos                   (2U)                              
  2394. #define EXTI_RTSR_TR2_Msk                   (0x1U << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
  2395. #define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
  2396. #define EXTI_RTSR_TR3_Pos                   (3U)                              
  2397. #define EXTI_RTSR_TR3_Msk                   (0x1U << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
  2398. #define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
  2399. #define EXTI_RTSR_TR4_Pos                   (4U)                              
  2400. #define EXTI_RTSR_TR4_Msk                   (0x1U << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
  2401. #define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
  2402. #define EXTI_RTSR_TR5_Pos                   (5U)                              
  2403. #define EXTI_RTSR_TR5_Msk                   (0x1U << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
  2404. #define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
  2405. #define EXTI_RTSR_TR6_Pos                   (6U)                              
  2406. #define EXTI_RTSR_TR6_Msk                   (0x1U << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
  2407. #define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
  2408. #define EXTI_RTSR_TR7_Pos                   (7U)                              
  2409. #define EXTI_RTSR_TR7_Msk                   (0x1U << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
  2410. #define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
  2411. #define EXTI_RTSR_TR8_Pos                   (8U)                              
  2412. #define EXTI_RTSR_TR8_Msk                   (0x1U << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
  2413. #define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
  2414. #define EXTI_RTSR_TR9_Pos                   (9U)                              
  2415. #define EXTI_RTSR_TR9_Msk                   (0x1U << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
  2416. #define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
  2417. #define EXTI_RTSR_TR10_Pos                  (10U)                              
  2418. #define EXTI_RTSR_TR10_Msk                  (0x1U << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
  2419. #define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
  2420. #define EXTI_RTSR_TR11_Pos                  (11U)                              
  2421. #define EXTI_RTSR_TR11_Msk                  (0x1U << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
  2422. #define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
  2423. #define EXTI_RTSR_TR12_Pos                  (12U)                              
  2424. #define EXTI_RTSR_TR12_Msk                  (0x1U << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
  2425. #define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
  2426. #define EXTI_RTSR_TR13_Pos                  (13U)                              
  2427. #define EXTI_RTSR_TR13_Msk                  (0x1U << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
  2428. #define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
  2429. #define EXTI_RTSR_TR14_Pos                  (14U)                              
  2430. #define EXTI_RTSR_TR14_Msk                  (0x1U << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
  2431. #define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
  2432. #define EXTI_RTSR_TR15_Pos                  (15U)                              
  2433. #define EXTI_RTSR_TR15_Msk                  (0x1U << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
  2434. #define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
  2435. #define EXTI_RTSR_TR16_Pos                  (16U)                              
  2436. #define EXTI_RTSR_TR16_Msk                  (0x1U << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
  2437. #define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
  2438. #define EXTI_RTSR_TR17_Pos                  (17U)                              
  2439. #define EXTI_RTSR_TR17_Msk                  (0x1U << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
  2440. #define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
  2441. #define EXTI_RTSR_TR18_Pos                  (18U)                              
  2442. #define EXTI_RTSR_TR18_Msk                  (0x1U << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
  2443. #define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
  2444. #define EXTI_RTSR_TR19_Pos                  (19U)                              
  2445. #define EXTI_RTSR_TR19_Msk                  (0x1U << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
  2446. #define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
  2447. #define EXTI_RTSR_TR20_Pos                  (20U)                              
  2448. #define EXTI_RTSR_TR20_Msk                  (0x1U << EXTI_RTSR_TR20_Pos)       /*!< 0x00100000 */
  2449. #define EXTI_RTSR_TR20                      EXTI_RTSR_TR20_Msk                 /*!< Rising trigger event configuration bit of line 20 */
  2450. #define EXTI_RTSR_TR21_Pos                  (21U)                              
  2451. #define EXTI_RTSR_TR21_Msk                  (0x1U << EXTI_RTSR_TR21_Pos)       /*!< 0x00200000 */
  2452. #define EXTI_RTSR_TR21                      EXTI_RTSR_TR21_Msk                 /*!< Rising trigger event configuration bit of line 21 */
  2453. #define EXTI_RTSR_TR22_Pos                  (22U)                              
  2454. #define EXTI_RTSR_TR22_Msk                  (0x1U << EXTI_RTSR_TR22_Pos)       /*!< 0x00400000 */
  2455. #define EXTI_RTSR_TR22                      EXTI_RTSR_TR22_Msk                 /*!< Rising trigger event configuration bit of line 22 */
  2456.  
  2457. /* References Defines */
  2458. #define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
  2459. #define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
  2460. #define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
  2461. #define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
  2462. #define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
  2463. #define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
  2464. #define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
  2465. #define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
  2466. #define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
  2467. #define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
  2468. #define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
  2469. #define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
  2470. #define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
  2471. #define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
  2472. #define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
  2473. #define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
  2474. #define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
  2475. #define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
  2476. #define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
  2477. #define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
  2478. #define  EXTI_RTSR_RT20 EXTI_RTSR_TR20
  2479. #define  EXTI_RTSR_RT21 EXTI_RTSR_TR21
  2480. #define  EXTI_RTSR_RT22 EXTI_RTSR_TR22
  2481.  
  2482. /******************  Bit definition for EXTI_FTSR register  *******************/
  2483. #define EXTI_FTSR_TR0_Pos                   (0U)                              
  2484. #define EXTI_FTSR_TR0_Msk                   (0x1U << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
  2485. #define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
  2486. #define EXTI_FTSR_TR1_Pos                   (1U)                              
  2487. #define EXTI_FTSR_TR1_Msk                   (0x1U << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
  2488. #define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
  2489. #define EXTI_FTSR_TR2_Pos                   (2U)                              
  2490. #define EXTI_FTSR_TR2_Msk                   (0x1U << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
  2491. #define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
  2492. #define EXTI_FTSR_TR3_Pos                   (3U)                              
  2493. #define EXTI_FTSR_TR3_Msk                   (0x1U << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
  2494. #define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
  2495. #define EXTI_FTSR_TR4_Pos                   (4U)                              
  2496. #define EXTI_FTSR_TR4_Msk                   (0x1U << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
  2497. #define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
  2498. #define EXTI_FTSR_TR5_Pos                   (5U)                              
  2499. #define EXTI_FTSR_TR5_Msk                   (0x1U << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
  2500. #define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
  2501. #define EXTI_FTSR_TR6_Pos                   (6U)                              
  2502. #define EXTI_FTSR_TR6_Msk                   (0x1U << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
  2503. #define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
  2504. #define EXTI_FTSR_TR7_Pos                   (7U)                              
  2505. #define EXTI_FTSR_TR7_Msk                   (0x1U << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
  2506. #define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
  2507. #define EXTI_FTSR_TR8_Pos                   (8U)                              
  2508. #define EXTI_FTSR_TR8_Msk                   (0x1U << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
  2509. #define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
  2510. #define EXTI_FTSR_TR9_Pos                   (9U)                              
  2511. #define EXTI_FTSR_TR9_Msk                   (0x1U << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
  2512. #define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
  2513. #define EXTI_FTSR_TR10_Pos                  (10U)                              
  2514. #define EXTI_FTSR_TR10_Msk                  (0x1U << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
  2515. #define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
  2516. #define EXTI_FTSR_TR11_Pos                  (11U)                              
  2517. #define EXTI_FTSR_TR11_Msk                  (0x1U << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
  2518. #define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
  2519. #define EXTI_FTSR_TR12_Pos                  (12U)                              
  2520. #define EXTI_FTSR_TR12_Msk                  (0x1U << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
  2521. #define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
  2522. #define EXTI_FTSR_TR13_Pos                  (13U)                              
  2523. #define EXTI_FTSR_TR13_Msk                  (0x1U << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
  2524. #define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
  2525. #define EXTI_FTSR_TR14_Pos                  (14U)                              
  2526. #define EXTI_FTSR_TR14_Msk                  (0x1U << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
  2527. #define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
  2528. #define EXTI_FTSR_TR15_Pos                  (15U)                              
  2529. #define EXTI_FTSR_TR15_Msk                  (0x1U << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
  2530. #define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
  2531. #define EXTI_FTSR_TR16_Pos                  (16U)                              
  2532. #define EXTI_FTSR_TR16_Msk                  (0x1U << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
  2533. #define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
  2534. #define EXTI_FTSR_TR17_Pos                  (17U)                              
  2535. #define EXTI_FTSR_TR17_Msk                  (0x1U << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
  2536. #define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
  2537. #define EXTI_FTSR_TR18_Pos                  (18U)                              
  2538. #define EXTI_FTSR_TR18_Msk                  (0x1U << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
  2539. #define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
  2540. #define EXTI_FTSR_TR19_Pos                  (19U)                              
  2541. #define EXTI_FTSR_TR19_Msk                  (0x1U << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
  2542. #define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
  2543. #define EXTI_FTSR_TR20_Pos                  (20U)                              
  2544. #define EXTI_FTSR_TR20_Msk                  (0x1U << EXTI_FTSR_TR20_Pos)       /*!< 0x00100000 */
  2545. #define EXTI_FTSR_TR20                      EXTI_FTSR_TR20_Msk                 /*!< Falling trigger event configuration bit of line 20 */
  2546. #define EXTI_FTSR_TR21_Pos                  (21U)                              
  2547. #define EXTI_FTSR_TR21_Msk                  (0x1U << EXTI_FTSR_TR21_Pos)       /*!< 0x00200000 */
  2548. #define EXTI_FTSR_TR21                      EXTI_FTSR_TR21_Msk                 /*!< Falling trigger event configuration bit of line 21 */
  2549. #define EXTI_FTSR_TR22_Pos                  (22U)                              
  2550. #define EXTI_FTSR_TR22_Msk                  (0x1U << EXTI_FTSR_TR22_Pos)       /*!< 0x00400000 */
  2551. #define EXTI_FTSR_TR22                      EXTI_FTSR_TR22_Msk                 /*!< Falling trigger event configuration bit of line 22 */
  2552.  
  2553. /* References Defines */
  2554. #define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
  2555. #define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
  2556. #define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
  2557. #define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
  2558. #define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
  2559. #define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
  2560. #define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
  2561. #define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
  2562. #define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
  2563. #define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
  2564. #define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
  2565. #define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
  2566. #define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
  2567. #define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
  2568. #define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
  2569. #define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
  2570. #define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
  2571. #define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
  2572. #define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
  2573. #define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
  2574. #define  EXTI_FTSR_FT20 EXTI_FTSR_TR20
  2575. #define  EXTI_FTSR_FT21 EXTI_FTSR_TR21
  2576. #define  EXTI_FTSR_FT22 EXTI_FTSR_TR22
  2577.  
  2578. /******************  Bit definition for EXTI_SWIER register  ******************/
  2579. #define EXTI_SWIER_SWIER0_Pos               (0U)                              
  2580. #define EXTI_SWIER_SWIER0_Msk               (0x1U << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
  2581. #define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
  2582. #define EXTI_SWIER_SWIER1_Pos               (1U)                              
  2583. #define EXTI_SWIER_SWIER1_Msk               (0x1U << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
  2584. #define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
  2585. #define EXTI_SWIER_SWIER2_Pos               (2U)                              
  2586. #define EXTI_SWIER_SWIER2_Msk               (0x1U << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
  2587. #define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
  2588. #define EXTI_SWIER_SWIER3_Pos               (3U)                              
  2589. #define EXTI_SWIER_SWIER3_Msk               (0x1U << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
  2590. #define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
  2591. #define EXTI_SWIER_SWIER4_Pos               (4U)                              
  2592. #define EXTI_SWIER_SWIER4_Msk               (0x1U << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
  2593. #define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
  2594. #define EXTI_SWIER_SWIER5_Pos               (5U)                              
  2595. #define EXTI_SWIER_SWIER5_Msk               (0x1U << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
  2596. #define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
  2597. #define EXTI_SWIER_SWIER6_Pos               (6U)                              
  2598. #define EXTI_SWIER_SWIER6_Msk               (0x1U << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
  2599. #define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
  2600. #define EXTI_SWIER_SWIER7_Pos               (7U)                              
  2601. #define EXTI_SWIER_SWIER7_Msk               (0x1U << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
  2602. #define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
  2603. #define EXTI_SWIER_SWIER8_Pos               (8U)                              
  2604. #define EXTI_SWIER_SWIER8_Msk               (0x1U << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
  2605. #define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
  2606. #define EXTI_SWIER_SWIER9_Pos               (9U)                              
  2607. #define EXTI_SWIER_SWIER9_Msk               (0x1U << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
  2608. #define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
  2609. #define EXTI_SWIER_SWIER10_Pos              (10U)                              
  2610. #define EXTI_SWIER_SWIER10_Msk              (0x1U << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
  2611. #define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
  2612. #define EXTI_SWIER_SWIER11_Pos              (11U)                              
  2613. #define EXTI_SWIER_SWIER11_Msk              (0x1U << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
  2614. #define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
  2615. #define EXTI_SWIER_SWIER12_Pos              (12U)                              
  2616. #define EXTI_SWIER_SWIER12_Msk              (0x1U << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
  2617. #define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
  2618. #define EXTI_SWIER_SWIER13_Pos              (13U)                              
  2619. #define EXTI_SWIER_SWIER13_Msk              (0x1U << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
  2620. #define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
  2621. #define EXTI_SWIER_SWIER14_Pos              (14U)                              
  2622. #define EXTI_SWIER_SWIER14_Msk              (0x1U << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
  2623. #define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
  2624. #define EXTI_SWIER_SWIER15_Pos              (15U)                              
  2625. #define EXTI_SWIER_SWIER15_Msk              (0x1U << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
  2626. #define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
  2627. #define EXTI_SWIER_SWIER16_Pos              (16U)                              
  2628. #define EXTI_SWIER_SWIER16_Msk              (0x1U << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
  2629. #define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
  2630. #define EXTI_SWIER_SWIER17_Pos              (17U)                              
  2631. #define EXTI_SWIER_SWIER17_Msk              (0x1U << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
  2632. #define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
  2633. #define EXTI_SWIER_SWIER18_Pos              (18U)                              
  2634. #define EXTI_SWIER_SWIER18_Msk              (0x1U << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
  2635. #define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
  2636. #define EXTI_SWIER_SWIER19_Pos              (19U)                              
  2637. #define EXTI_SWIER_SWIER19_Msk              (0x1U << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
  2638. #define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
  2639. #define EXTI_SWIER_SWIER20_Pos              (20U)                              
  2640. #define EXTI_SWIER_SWIER20_Msk              (0x1U << EXTI_SWIER_SWIER20_Pos)   /*!< 0x00100000 */
  2641. #define EXTI_SWIER_SWIER20                  EXTI_SWIER_SWIER20_Msk             /*!< Software Interrupt on line 20 */
  2642. #define EXTI_SWIER_SWIER21_Pos              (21U)                              
  2643. #define EXTI_SWIER_SWIER21_Msk              (0x1U << EXTI_SWIER_SWIER21_Pos)   /*!< 0x00200000 */
  2644. #define EXTI_SWIER_SWIER21                  EXTI_SWIER_SWIER21_Msk             /*!< Software Interrupt on line 21 */
  2645. #define EXTI_SWIER_SWIER22_Pos              (22U)                              
  2646. #define EXTI_SWIER_SWIER22_Msk              (0x1U << EXTI_SWIER_SWIER22_Pos)   /*!< 0x00400000 */
  2647. #define EXTI_SWIER_SWIER22                  EXTI_SWIER_SWIER22_Msk             /*!< Software Interrupt on line 22 */
  2648.  
  2649. /* References Defines */
  2650. #define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
  2651. #define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
  2652. #define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
  2653. #define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
  2654. #define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
  2655. #define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
  2656. #define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
  2657. #define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
  2658. #define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
  2659. #define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
  2660. #define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
  2661. #define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
  2662. #define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
  2663. #define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
  2664. #define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
  2665. #define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
  2666. #define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
  2667. #define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
  2668. #define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
  2669. #define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
  2670. #define  EXTI_SWIER_SWI20 EXTI_SWIER_SWIER20
  2671. #define  EXTI_SWIER_SWI21 EXTI_SWIER_SWIER21
  2672. #define  EXTI_SWIER_SWI22 EXTI_SWIER_SWIER22
  2673.  
  2674. /*******************  Bit definition for EXTI_PR register  ********************/
  2675. #define EXTI_PR_PR0_Pos                     (0U)                              
  2676. #define EXTI_PR_PR0_Msk                     (0x1U << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
  2677. #define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
  2678. #define EXTI_PR_PR1_Pos                     (1U)                              
  2679. #define EXTI_PR_PR1_Msk                     (0x1U << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
  2680. #define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
  2681. #define EXTI_PR_PR2_Pos                     (2U)                              
  2682. #define EXTI_PR_PR2_Msk                     (0x1U << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
  2683. #define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
  2684. #define EXTI_PR_PR3_Pos                     (3U)                              
  2685. #define EXTI_PR_PR3_Msk                     (0x1U << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
  2686. #define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
  2687. #define EXTI_PR_PR4_Pos                     (4U)                              
  2688. #define EXTI_PR_PR4_Msk                     (0x1U << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
  2689. #define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
  2690. #define EXTI_PR_PR5_Pos                     (5U)                              
  2691. #define EXTI_PR_PR5_Msk                     (0x1U << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
  2692. #define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
  2693. #define EXTI_PR_PR6_Pos                     (6U)                              
  2694. #define EXTI_PR_PR6_Msk                     (0x1U << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
  2695. #define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
  2696. #define EXTI_PR_PR7_Pos                     (7U)                              
  2697. #define EXTI_PR_PR7_Msk                     (0x1U << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
  2698. #define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
  2699. #define EXTI_PR_PR8_Pos                     (8U)                              
  2700. #define EXTI_PR_PR8_Msk                     (0x1U << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
  2701. #define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
  2702. #define EXTI_PR_PR9_Pos                     (9U)                              
  2703. #define EXTI_PR_PR9_Msk                     (0x1U << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
  2704. #define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
  2705. #define EXTI_PR_PR10_Pos                    (10U)                              
  2706. #define EXTI_PR_PR10_Msk                    (0x1U << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
  2707. #define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
  2708. #define EXTI_PR_PR11_Pos                    (11U)                              
  2709. #define EXTI_PR_PR11_Msk                    (0x1U << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
  2710. #define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
  2711. #define EXTI_PR_PR12_Pos                    (12U)                              
  2712. #define EXTI_PR_PR12_Msk                    (0x1U << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
  2713. #define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
  2714. #define EXTI_PR_PR13_Pos                    (13U)                              
  2715. #define EXTI_PR_PR13_Msk                    (0x1U << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
  2716. #define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
  2717. #define EXTI_PR_PR14_Pos                    (14U)                              
  2718. #define EXTI_PR_PR14_Msk                    (0x1U << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
  2719. #define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
  2720. #define EXTI_PR_PR15_Pos                    (15U)                              
  2721. #define EXTI_PR_PR15_Msk                    (0x1U << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
  2722. #define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
  2723. #define EXTI_PR_PR16_Pos                    (16U)                              
  2724. #define EXTI_PR_PR16_Msk                    (0x1U << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
  2725. #define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
  2726. #define EXTI_PR_PR17_Pos                    (17U)                              
  2727. #define EXTI_PR_PR17_Msk                    (0x1U << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
  2728. #define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
  2729. #define EXTI_PR_PR18_Pos                    (18U)                              
  2730. #define EXTI_PR_PR18_Msk                    (0x1U << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
  2731. #define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
  2732. #define EXTI_PR_PR19_Pos                    (19U)                              
  2733. #define EXTI_PR_PR19_Msk                    (0x1U << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
  2734. #define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
  2735. #define EXTI_PR_PR20_Pos                    (20U)                              
  2736. #define EXTI_PR_PR20_Msk                    (0x1U << EXTI_PR_PR20_Pos)         /*!< 0x00100000 */
  2737. #define EXTI_PR_PR20                        EXTI_PR_PR20_Msk                   /*!< Pending bit for line 20 */
  2738. #define EXTI_PR_PR21_Pos                    (21U)                              
  2739. #define EXTI_PR_PR21_Msk                    (0x1U << EXTI_PR_PR21_Pos)         /*!< 0x00200000 */
  2740. #define EXTI_PR_PR21                        EXTI_PR_PR21_Msk                   /*!< Pending bit for line 21 */
  2741. #define EXTI_PR_PR22_Pos                    (22U)                              
  2742. #define EXTI_PR_PR22_Msk                    (0x1U << EXTI_PR_PR22_Pos)         /*!< 0x00400000 */
  2743. #define EXTI_PR_PR22                        EXTI_PR_PR22_Msk                   /*!< Pending bit for line 22 */
  2744.  
  2745. /* References Defines */
  2746. #define  EXTI_PR_PIF0 EXTI_PR_PR0
  2747. #define  EXTI_PR_PIF1 EXTI_PR_PR1
  2748. #define  EXTI_PR_PIF2 EXTI_PR_PR2
  2749. #define  EXTI_PR_PIF3 EXTI_PR_PR3
  2750. #define  EXTI_PR_PIF4 EXTI_PR_PR4
  2751. #define  EXTI_PR_PIF5 EXTI_PR_PR5
  2752. #define  EXTI_PR_PIF6 EXTI_PR_PR6
  2753. #define  EXTI_PR_PIF7 EXTI_PR_PR7
  2754. #define  EXTI_PR_PIF8 EXTI_PR_PR8
  2755. #define  EXTI_PR_PIF9 EXTI_PR_PR9
  2756. #define  EXTI_PR_PIF10 EXTI_PR_PR10
  2757. #define  EXTI_PR_PIF11 EXTI_PR_PR11
  2758. #define  EXTI_PR_PIF12 EXTI_PR_PR12
  2759. #define  EXTI_PR_PIF13 EXTI_PR_PR13
  2760. #define  EXTI_PR_PIF14 EXTI_PR_PR14
  2761. #define  EXTI_PR_PIF15 EXTI_PR_PR15
  2762. #define  EXTI_PR_PIF16 EXTI_PR_PR16
  2763. #define  EXTI_PR_PIF17 EXTI_PR_PR17
  2764. #define  EXTI_PR_PIF18 EXTI_PR_PR18
  2765. #define  EXTI_PR_PIF19 EXTI_PR_PR19
  2766. #define  EXTI_PR_PIF20 EXTI_PR_PR20
  2767. #define  EXTI_PR_PIF21 EXTI_PR_PR21
  2768. #define  EXTI_PR_PIF22 EXTI_PR_PR22
  2769.  
  2770. /******************************************************************************/
  2771. /*                                                                            */
  2772. /*                FLASH, DATA EEPROM and Option Bytes Registers               */
  2773. /*                        (FLASH, DATA_EEPROM, OB)                            */
  2774. /*                                                                            */
  2775. /******************************************************************************/
  2776.  
  2777. /*******************  Bit definition for FLASH_ACR register  ******************/
  2778. #define FLASH_ACR_LATENCY_Pos                (0U)                              
  2779. #define FLASH_ACR_LATENCY_Msk                (0x1U << FLASH_ACR_LATENCY_Pos)   /*!< 0x00000001 */
  2780. #define FLASH_ACR_LATENCY                    FLASH_ACR_LATENCY_Msk             /*!< Latency */
  2781. #define FLASH_ACR_PRFTEN_Pos                 (1U)                              
  2782. #define FLASH_ACR_PRFTEN_Msk                 (0x1U << FLASH_ACR_PRFTEN_Pos)    /*!< 0x00000002 */
  2783. #define FLASH_ACR_PRFTEN                     FLASH_ACR_PRFTEN_Msk              /*!< Prefetch Buffer Enable */
  2784. #define FLASH_ACR_ACC64_Pos                  (2U)                              
  2785. #define FLASH_ACR_ACC64_Msk                  (0x1U << FLASH_ACR_ACC64_Pos)     /*!< 0x00000004 */
  2786. #define FLASH_ACR_ACC64                      FLASH_ACR_ACC64_Msk               /*!< Access 64 bits */
  2787. #define FLASH_ACR_SLEEP_PD_Pos               (3U)                              
  2788. #define FLASH_ACR_SLEEP_PD_Msk               (0x1U << FLASH_ACR_SLEEP_PD_Pos)  /*!< 0x00000008 */
  2789. #define FLASH_ACR_SLEEP_PD                   FLASH_ACR_SLEEP_PD_Msk            /*!< Flash mode during sleep mode */
  2790. #define FLASH_ACR_RUN_PD_Pos                 (4U)                              
  2791. #define FLASH_ACR_RUN_PD_Msk                 (0x1U << FLASH_ACR_RUN_PD_Pos)    /*!< 0x00000010 */
  2792. #define FLASH_ACR_RUN_PD                     FLASH_ACR_RUN_PD_Msk              /*!< Flash mode during RUN mode */
  2793.  
  2794. /*******************  Bit definition for FLASH_PECR register  ******************/
  2795. #define FLASH_PECR_PELOCK_Pos                (0U)                              
  2796. #define FLASH_PECR_PELOCK_Msk                (0x1U << FLASH_PECR_PELOCK_Pos)   /*!< 0x00000001 */
  2797. #define FLASH_PECR_PELOCK                    FLASH_PECR_PELOCK_Msk             /*!< FLASH_PECR and Flash data Lock */
  2798. #define FLASH_PECR_PRGLOCK_Pos               (1U)                              
  2799. #define FLASH_PECR_PRGLOCK_Msk               (0x1U << FLASH_PECR_PRGLOCK_Pos)  /*!< 0x00000002 */
  2800. #define FLASH_PECR_PRGLOCK                   FLASH_PECR_PRGLOCK_Msk            /*!< Program matrix Lock */
  2801. #define FLASH_PECR_OPTLOCK_Pos               (2U)                              
  2802. #define FLASH_PECR_OPTLOCK_Msk               (0x1U << FLASH_PECR_OPTLOCK_Pos)  /*!< 0x00000004 */
  2803. #define FLASH_PECR_OPTLOCK                   FLASH_PECR_OPTLOCK_Msk            /*!< Option byte matrix Lock */
  2804. #define FLASH_PECR_PROG_Pos                  (3U)                              
  2805. #define FLASH_PECR_PROG_Msk                  (0x1U << FLASH_PECR_PROG_Pos)     /*!< 0x00000008 */
  2806. #define FLASH_PECR_PROG                      FLASH_PECR_PROG_Msk               /*!< Program matrix selection */
  2807. #define FLASH_PECR_DATA_Pos                  (4U)                              
  2808. #define FLASH_PECR_DATA_Msk                  (0x1U << FLASH_PECR_DATA_Pos)     /*!< 0x00000010 */
  2809. #define FLASH_PECR_DATA                      FLASH_PECR_DATA_Msk               /*!< Data matrix selection */
  2810. #define FLASH_PECR_FTDW_Pos                  (8U)                              
  2811. #define FLASH_PECR_FTDW_Msk                  (0x1U << FLASH_PECR_FTDW_Pos)     /*!< 0x00000100 */
  2812. #define FLASH_PECR_FTDW                      FLASH_PECR_FTDW_Msk               /*!< Fixed Time Data write for Word/Half Word/Byte programming */
  2813. #define FLASH_PECR_ERASE_Pos                 (9U)                              
  2814. #define FLASH_PECR_ERASE_Msk                 (0x1U << FLASH_PECR_ERASE_Pos)    /*!< 0x00000200 */
  2815. #define FLASH_PECR_ERASE                     FLASH_PECR_ERASE_Msk              /*!< Page erasing mode */
  2816. #define FLASH_PECR_FPRG_Pos                  (10U)                            
  2817. #define FLASH_PECR_FPRG_Msk                  (0x1U << FLASH_PECR_FPRG_Pos)     /*!< 0x00000400 */
  2818. #define FLASH_PECR_FPRG                      FLASH_PECR_FPRG_Msk               /*!< Fast Page/Half Page programming mode */
  2819. #define FLASH_PECR_EOPIE_Pos                 (16U)                            
  2820. #define FLASH_PECR_EOPIE_Msk                 (0x1U << FLASH_PECR_EOPIE_Pos)    /*!< 0x00010000 */
  2821. #define FLASH_PECR_EOPIE                     FLASH_PECR_EOPIE_Msk              /*!< End of programming interrupt */
  2822. #define FLASH_PECR_ERRIE_Pos                 (17U)                            
  2823. #define FLASH_PECR_ERRIE_Msk                 (0x1U << FLASH_PECR_ERRIE_Pos)    /*!< 0x00020000 */
  2824. #define FLASH_PECR_ERRIE                     FLASH_PECR_ERRIE_Msk              /*!< Error interrupt */
  2825. #define FLASH_PECR_OBL_LAUNCH_Pos            (18U)                            
  2826. #define FLASH_PECR_OBL_LAUNCH_Msk            (0x1U << FLASH_PECR_OBL_LAUNCH_Pos) /*!< 0x00040000 */
  2827. #define FLASH_PECR_OBL_LAUNCH                FLASH_PECR_OBL_LAUNCH_Msk         /*!< Launch the option byte loading */
  2828.  
  2829. /******************  Bit definition for FLASH_PDKEYR register  ******************/
  2830. #define FLASH_PDKEYR_PDKEYR_Pos              (0U)                              
  2831. #define FLASH_PDKEYR_PDKEYR_Msk              (0xFFFFFFFFU << FLASH_PDKEYR_PDKEYR_Pos) /*!< 0xFFFFFFFF */
  2832. #define FLASH_PDKEYR_PDKEYR                  FLASH_PDKEYR_PDKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
  2833.  
  2834. /******************  Bit definition for FLASH_PEKEYR register  ******************/
  2835. #define FLASH_PEKEYR_PEKEYR_Pos              (0U)                              
  2836. #define FLASH_PEKEYR_PEKEYR_Msk              (0xFFFFFFFFU << FLASH_PEKEYR_PEKEYR_Pos) /*!< 0xFFFFFFFF */
  2837. #define FLASH_PEKEYR_PEKEYR                  FLASH_PEKEYR_PEKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
  2838.  
  2839. /******************  Bit definition for FLASH_PRGKEYR register  ******************/
  2840. #define FLASH_PRGKEYR_PRGKEYR_Pos            (0U)                              
  2841. #define FLASH_PRGKEYR_PRGKEYR_Msk            (0xFFFFFFFFU << FLASH_PRGKEYR_PRGKEYR_Pos) /*!< 0xFFFFFFFF */
  2842. #define FLASH_PRGKEYR_PRGKEYR                FLASH_PRGKEYR_PRGKEYR_Msk         /*!< Program matrix Key */
  2843.  
  2844. /******************  Bit definition for FLASH_OPTKEYR register  ******************/
  2845. #define FLASH_OPTKEYR_OPTKEYR_Pos            (0U)                              
  2846. #define FLASH_OPTKEYR_OPTKEYR_Msk            (0xFFFFFFFFU << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
  2847. #define FLASH_OPTKEYR_OPTKEYR                FLASH_OPTKEYR_OPTKEYR_Msk         /*!< Option bytes matrix Key */
  2848.  
  2849. /******************  Bit definition for FLASH_SR register  *******************/
  2850. #define FLASH_SR_BSY_Pos                     (0U)                              
  2851. #define FLASH_SR_BSY_Msk                     (0x1U << FLASH_SR_BSY_Pos)        /*!< 0x00000001 */
  2852. #define FLASH_SR_BSY                         FLASH_SR_BSY_Msk                  /*!< Busy */
  2853. #define FLASH_SR_EOP_Pos                     (1U)                              
  2854. #define FLASH_SR_EOP_Msk                     (0x1U << FLASH_SR_EOP_Pos)        /*!< 0x00000002 */
  2855. #define FLASH_SR_EOP                         FLASH_SR_EOP_Msk                  /*!< End Of Programming*/
  2856. #define FLASH_SR_ENDHV_Pos                   (2U)                              
  2857. #define FLASH_SR_ENDHV_Msk                   (0x1U << FLASH_SR_ENDHV_Pos)      /*!< 0x00000004 */
  2858. #define FLASH_SR_ENDHV                       FLASH_SR_ENDHV_Msk                /*!< End of high voltage */
  2859. #define FLASH_SR_READY_Pos                   (3U)                              
  2860. #define FLASH_SR_READY_Msk                   (0x1U << FLASH_SR_READY_Pos)      /*!< 0x00000008 */
  2861. #define FLASH_SR_READY                       FLASH_SR_READY_Msk                /*!< Flash ready after low power mode */
  2862.  
  2863. #define FLASH_SR_WRPERR_Pos                  (8U)                              
  2864. #define FLASH_SR_WRPERR_Msk                  (0x1U << FLASH_SR_WRPERR_Pos)     /*!< 0x00000100 */
  2865. #define FLASH_SR_WRPERR                      FLASH_SR_WRPERR_Msk               /*!< Write protected error */
  2866. #define FLASH_SR_PGAERR_Pos                  (9U)                              
  2867. #define FLASH_SR_PGAERR_Msk                  (0x1U << FLASH_SR_PGAERR_Pos)     /*!< 0x00000200 */
  2868. #define FLASH_SR_PGAERR                      FLASH_SR_PGAERR_Msk               /*!< Programming Alignment Error */
  2869. #define FLASH_SR_SIZERR_Pos                  (10U)                            
  2870. #define FLASH_SR_SIZERR_Msk                  (0x1U << FLASH_SR_SIZERR_Pos)     /*!< 0x00000400 */
  2871. #define FLASH_SR_SIZERR                      FLASH_SR_SIZERR_Msk               /*!< Size error */
  2872. #define FLASH_SR_OPTVERR_Pos                 (11U)                            
  2873. #define FLASH_SR_OPTVERR_Msk                 (0x1U << FLASH_SR_OPTVERR_Pos)    /*!< 0x00000800 */
  2874. #define FLASH_SR_OPTVERR                     FLASH_SR_OPTVERR_Msk              /*!< Option validity error */
  2875.  
  2876. /******************  Bit definition for FLASH_OBR register  *******************/
  2877. #define FLASH_OBR_RDPRT_Pos                  (0U)                              
  2878. #define FLASH_OBR_RDPRT_Msk                  (0xFFU << FLASH_OBR_RDPRT_Pos)    /*!< 0x000000FF */
  2879. #define FLASH_OBR_RDPRT                      FLASH_OBR_RDPRT_Msk               /*!< Read Protection */
  2880. #define FLASH_OBR_BOR_LEV_Pos                (16U)                            
  2881. #define FLASH_OBR_BOR_LEV_Msk                (0xFU << FLASH_OBR_BOR_LEV_Pos)   /*!< 0x000F0000 */
  2882. #define FLASH_OBR_BOR_LEV                    FLASH_OBR_BOR_LEV_Msk             /*!< BOR_LEV[3:0] Brown Out Reset Threshold Level*/
  2883. #define FLASH_OBR_USER_Pos                   (20U)                            
  2884. #define FLASH_OBR_USER_Msk                   (0x7U << FLASH_OBR_USER_Pos)      /*!< 0x00700000 */
  2885. #define FLASH_OBR_USER                       FLASH_OBR_USER_Msk                /*!< User Option Bytes */
  2886. #define FLASH_OBR_IWDG_SW_Pos                (20U)                            
  2887. #define FLASH_OBR_IWDG_SW_Msk                (0x1U << FLASH_OBR_IWDG_SW_Pos)   /*!< 0x00100000 */
  2888. #define FLASH_OBR_IWDG_SW                    FLASH_OBR_IWDG_SW_Msk             /*!< IWDG_SW */
  2889. #define FLASH_OBR_nRST_STOP_Pos              (21U)                            
  2890. #define FLASH_OBR_nRST_STOP_Msk              (0x1U << FLASH_OBR_nRST_STOP_Pos) /*!< 0x00200000 */
  2891. #define FLASH_OBR_nRST_STOP                  FLASH_OBR_nRST_STOP_Msk           /*!< nRST_STOP */
  2892. #define FLASH_OBR_nRST_STDBY_Pos             (22U)                            
  2893. #define FLASH_OBR_nRST_STDBY_Msk             (0x1U << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00400000 */
  2894. #define FLASH_OBR_nRST_STDBY                 FLASH_OBR_nRST_STDBY_Msk          /*!< nRST_STDBY */
  2895.  
  2896. /******************  Bit definition for FLASH_WRPR register  ******************/
  2897. #define FLASH_WRPR1_WRP_Pos                  (0U)                              
  2898. #define FLASH_WRPR1_WRP_Msk                  (0xFFFFFFFFU << FLASH_WRPR1_WRP_Pos) /*!< 0xFFFFFFFF */
  2899. #define FLASH_WRPR1_WRP                      FLASH_WRPR1_WRP_Msk               /*!< Write Protect sectors 0  to 31  */
  2900.  
  2901. /******************************************************************************/
  2902. /*                                                                            */
  2903. /*                            General Purpose I/O                             */
  2904. /*                                                                            */
  2905. /******************************************************************************/
  2906. /******************  Bits definition for GPIO_MODER register  *****************/
  2907. #define GPIO_MODER_MODER0_Pos                (0U)                              
  2908. #define GPIO_MODER_MODER0_Msk                (0x3U << GPIO_MODER_MODER0_Pos)   /*!< 0x00000003 */
  2909. #define GPIO_MODER_MODER0                    GPIO_MODER_MODER0_Msk            
  2910. #define GPIO_MODER_MODER0_0                  (0x1U << GPIO_MODER_MODER0_Pos)   /*!< 0x00000001 */
  2911. #define GPIO_MODER_MODER0_1                  (0x2U << GPIO_MODER_MODER0_Pos)   /*!< 0x00000002 */
  2912.  
  2913. #define GPIO_MODER_MODER1_Pos                (2U)                              
  2914. #define GPIO_MODER_MODER1_Msk                (0x3U << GPIO_MODER_MODER1_Pos)   /*!< 0x0000000C */
  2915. #define GPIO_MODER_MODER1                    GPIO_MODER_MODER1_Msk            
  2916. #define GPIO_MODER_MODER1_0                  (0x1U << GPIO_MODER_MODER1_Pos)   /*!< 0x00000004 */
  2917. #define GPIO_MODER_MODER1_1                  (0x2U << GPIO_MODER_MODER1_Pos)   /*!< 0x00000008 */
  2918.  
  2919. #define GPIO_MODER_MODER2_Pos                (4U)                              
  2920. #define GPIO_MODER_MODER2_Msk                (0x3U << GPIO_MODER_MODER2_Pos)   /*!< 0x00000030 */
  2921. #define GPIO_MODER_MODER2                    GPIO_MODER_MODER2_Msk            
  2922. #define GPIO_MODER_MODER2_0                  (0x1U << GPIO_MODER_MODER2_Pos)   /*!< 0x00000010 */
  2923. #define GPIO_MODER_MODER2_1                  (0x2U << GPIO_MODER_MODER2_Pos)   /*!< 0x00000020 */
  2924.  
  2925. #define GPIO_MODER_MODER3_Pos                (6U)                              
  2926. #define GPIO_MODER_MODER3_Msk                (0x3U << GPIO_MODER_MODER3_Pos)   /*!< 0x000000C0 */
  2927. #define GPIO_MODER_MODER3                    GPIO_MODER_MODER3_Msk            
  2928. #define GPIO_MODER_MODER3_0                  (0x1U << GPIO_MODER_MODER3_Pos)   /*!< 0x00000040 */
  2929. #define GPIO_MODER_MODER3_1                  (0x2U << GPIO_MODER_MODER3_Pos)   /*!< 0x00000080 */
  2930.  
  2931. #define GPIO_MODER_MODER4_Pos                (8U)                              
  2932. #define GPIO_MODER_MODER4_Msk                (0x3U << GPIO_MODER_MODER4_Pos)   /*!< 0x00000300 */
  2933. #define GPIO_MODER_MODER4                    GPIO_MODER_MODER4_Msk            
  2934. #define GPIO_MODER_MODER4_0                  (0x1U << GPIO_MODER_MODER4_Pos)   /*!< 0x00000100 */
  2935. #define GPIO_MODER_MODER4_1                  (0x2U << GPIO_MODER_MODER4_Pos)   /*!< 0x00000200 */
  2936.  
  2937. #define GPIO_MODER_MODER5_Pos                (10U)                            
  2938. #define GPIO_MODER_MODER5_Msk                (0x3U << GPIO_MODER_MODER5_Pos)   /*!< 0x00000C00 */
  2939. #define GPIO_MODER_MODER5                    GPIO_MODER_MODER5_Msk            
  2940. #define GPIO_MODER_MODER5_0                  (0x1U << GPIO_MODER_MODER5_Pos)   /*!< 0x00000400 */
  2941. #define GPIO_MODER_MODER5_1                  (0x2U << GPIO_MODER_MODER5_Pos)   /*!< 0x00000800 */
  2942.  
  2943. #define GPIO_MODER_MODER6_Pos                (12U)                            
  2944. #define GPIO_MODER_MODER6_Msk                (0x3U << GPIO_MODER_MODER6_Pos)   /*!< 0x00003000 */
  2945. #define GPIO_MODER_MODER6                    GPIO_MODER_MODER6_Msk            
  2946. #define GPIO_MODER_MODER6_0                  (0x1U << GPIO_MODER_MODER6_Pos)   /*!< 0x00001000 */
  2947. #define GPIO_MODER_MODER6_1                  (0x2U << GPIO_MODER_MODER6_Pos)   /*!< 0x00002000 */
  2948.  
  2949. #define GPIO_MODER_MODER7_Pos                (14U)                            
  2950. #define GPIO_MODER_MODER7_Msk                (0x3U << GPIO_MODER_MODER7_Pos)   /*!< 0x0000C000 */
  2951. #define GPIO_MODER_MODER7                    GPIO_MODER_MODER7_Msk            
  2952. #define GPIO_MODER_MODER7_0                  (0x1U << GPIO_MODER_MODER7_Pos)   /*!< 0x00004000 */
  2953. #define GPIO_MODER_MODER7_1                  (0x2U << GPIO_MODER_MODER7_Pos)   /*!< 0x00008000 */
  2954.  
  2955. #define GPIO_MODER_MODER8_Pos                (16U)                            
  2956. #define GPIO_MODER_MODER8_Msk                (0x3U << GPIO_MODER_MODER8_Pos)   /*!< 0x00030000 */
  2957. #define GPIO_MODER_MODER8                    GPIO_MODER_MODER8_Msk            
  2958. #define GPIO_MODER_MODER8_0                  (0x1U << GPIO_MODER_MODER8_Pos)   /*!< 0x00010000 */
  2959. #define GPIO_MODER_MODER8_1                  (0x2U << GPIO_MODER_MODER8_Pos)   /*!< 0x00020000 */
  2960.  
  2961. #define GPIO_MODER_MODER9_Pos                (18U)                            
  2962. #define GPIO_MODER_MODER9_Msk                (0x3U << GPIO_MODER_MODER9_Pos)   /*!< 0x000C0000 */
  2963. #define GPIO_MODER_MODER9                    GPIO_MODER_MODER9_Msk            
  2964. #define GPIO_MODER_MODER9_0                  (0x1U << GPIO_MODER_MODER9_Pos)   /*!< 0x00040000 */
  2965. #define GPIO_MODER_MODER9_1                  (0x2U << GPIO_MODER_MODER9_Pos)   /*!< 0x00080000 */
  2966.  
  2967. #define GPIO_MODER_MODER10_Pos               (20U)                            
  2968. #define GPIO_MODER_MODER10_Msk               (0x3U << GPIO_MODER_MODER10_Pos)  /*!< 0x00300000 */
  2969. #define GPIO_MODER_MODER10                   GPIO_MODER_MODER10_Msk            
  2970. #define GPIO_MODER_MODER10_0                 (0x1U << GPIO_MODER_MODER10_Pos)  /*!< 0x00100000 */
  2971. #define GPIO_MODER_MODER10_1                 (0x2U << GPIO_MODER_MODER10_Pos)  /*!< 0x00200000 */
  2972.  
  2973. #define GPIO_MODER_MODER11_Pos               (22U)                            
  2974. #define GPIO_MODER_MODER11_Msk               (0x3U << GPIO_MODER_MODER11_Pos)  /*!< 0x00C00000 */
  2975. #define GPIO_MODER_MODER11                   GPIO_MODER_MODER11_Msk            
  2976. #define GPIO_MODER_MODER11_0                 (0x1U << GPIO_MODER_MODER11_Pos)  /*!< 0x00400000 */
  2977. #define GPIO_MODER_MODER11_1                 (0x2U << GPIO_MODER_MODER11_Pos)  /*!< 0x00800000 */
  2978.  
  2979. #define GPIO_MODER_MODER12_Pos               (24U)                            
  2980. #define GPIO_MODER_MODER12_Msk               (0x3U << GPIO_MODER_MODER12_Pos)  /*!< 0x03000000 */
  2981. #define GPIO_MODER_MODER12                   GPIO_MODER_MODER12_Msk            
  2982. #define GPIO_MODER_MODER12_0                 (0x1U << GPIO_MODER_MODER12_Pos)  /*!< 0x01000000 */
  2983. #define GPIO_MODER_MODER12_1                 (0x2U << GPIO_MODER_MODER12_Pos)  /*!< 0x02000000 */
  2984.  
  2985. #define GPIO_MODER_MODER13_Pos               (26U)                            
  2986. #define GPIO_MODER_MODER13_Msk               (0x3U << GPIO_MODER_MODER13_Pos)  /*!< 0x0C000000 */
  2987. #define GPIO_MODER_MODER13                   GPIO_MODER_MODER13_Msk            
  2988. #define GPIO_MODER_MODER13_0                 (0x1U << GPIO_MODER_MODER13_Pos)  /*!< 0x04000000 */
  2989. #define GPIO_MODER_MODER13_1                 (0x2U << GPIO_MODER_MODER13_Pos)  /*!< 0x08000000 */
  2990.  
  2991. #define GPIO_MODER_MODER14_Pos               (28U)                            
  2992. #define GPIO_MODER_MODER14_Msk               (0x3U << GPIO_MODER_MODER14_Pos)  /*!< 0x30000000 */
  2993. #define GPIO_MODER_MODER14                   GPIO_MODER_MODER14_Msk            
  2994. #define GPIO_MODER_MODER14_0                 (0x1U << GPIO_MODER_MODER14_Pos)  /*!< 0x10000000 */
  2995. #define GPIO_MODER_MODER14_1                 (0x2U << GPIO_MODER_MODER14_Pos)  /*!< 0x20000000 */
  2996.  
  2997. #define GPIO_MODER_MODER15_Pos               (30U)                            
  2998. #define GPIO_MODER_MODER15_Msk               (0x3U << GPIO_MODER_MODER15_Pos)  /*!< 0xC0000000 */
  2999. #define GPIO_MODER_MODER15                   GPIO_MODER_MODER15_Msk            
  3000. #define GPIO_MODER_MODER15_0                 (0x1U << GPIO_MODER_MODER15_Pos)  /*!< 0x40000000 */
  3001. #define GPIO_MODER_MODER15_1                 (0x2U << GPIO_MODER_MODER15_Pos)  /*!< 0x80000000 */
  3002.  
  3003. /******************  Bits definition for GPIO_OTYPER register  ****************/
  3004. #define GPIO_OTYPER_OT_0                     (0x00000001U)                    
  3005. #define GPIO_OTYPER_OT_1                     (0x00000002U)                    
  3006. #define GPIO_OTYPER_OT_2                     (0x00000004U)                    
  3007. #define GPIO_OTYPER_OT_3                     (0x00000008U)                    
  3008. #define GPIO_OTYPER_OT_4                     (0x00000010U)                    
  3009. #define GPIO_OTYPER_OT_5                     (0x00000020U)                    
  3010. #define GPIO_OTYPER_OT_6                     (0x00000040U)                    
  3011. #define GPIO_OTYPER_OT_7                     (0x00000080U)                    
  3012. #define GPIO_OTYPER_OT_8                     (0x00000100U)                    
  3013. #define GPIO_OTYPER_OT_9                     (0x00000200U)                    
  3014. #define GPIO_OTYPER_OT_10                    (0x00000400U)                    
  3015. #define GPIO_OTYPER_OT_11                    (0x00000800U)                    
  3016. #define GPIO_OTYPER_OT_12                    (0x00001000U)                    
  3017. #define GPIO_OTYPER_OT_13                    (0x00002000U)                    
  3018. #define GPIO_OTYPER_OT_14                    (0x00004000U)                    
  3019. #define GPIO_OTYPER_OT_15                    (0x00008000U)                    
  3020.  
  3021. /******************  Bits definition for GPIO_OSPEEDR register  ***************/
  3022. #define GPIO_OSPEEDER_OSPEEDR0_Pos           (0U)                              
  3023. #define GPIO_OSPEEDER_OSPEEDR0_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000003 */
  3024. #define GPIO_OSPEEDER_OSPEEDR0               GPIO_OSPEEDER_OSPEEDR0_Msk        
  3025. #define GPIO_OSPEEDER_OSPEEDR0_0             (0x1U << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000001 */
  3026. #define GPIO_OSPEEDER_OSPEEDR0_1             (0x2U << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000002 */
  3027.  
  3028. #define GPIO_OSPEEDER_OSPEEDR1_Pos           (2U)                              
  3029. #define GPIO_OSPEEDER_OSPEEDR1_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x0000000C */
  3030. #define GPIO_OSPEEDER_OSPEEDR1               GPIO_OSPEEDER_OSPEEDR1_Msk        
  3031. #define GPIO_OSPEEDER_OSPEEDR1_0             (0x1U << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000004 */
  3032. #define GPIO_OSPEEDER_OSPEEDR1_1             (0x2U << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000008 */
  3033.  
  3034. #define GPIO_OSPEEDER_OSPEEDR2_Pos           (4U)                              
  3035. #define GPIO_OSPEEDER_OSPEEDR2_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000030 */
  3036. #define GPIO_OSPEEDER_OSPEEDR2               GPIO_OSPEEDER_OSPEEDR2_Msk        
  3037. #define GPIO_OSPEEDER_OSPEEDR2_0             (0x1U << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000010 */
  3038. #define GPIO_OSPEEDER_OSPEEDR2_1             (0x2U << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000020 */
  3039.  
  3040. #define GPIO_OSPEEDER_OSPEEDR3_Pos           (6U)                              
  3041. #define GPIO_OSPEEDER_OSPEEDR3_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x000000C0 */
  3042. #define GPIO_OSPEEDER_OSPEEDR3               GPIO_OSPEEDER_OSPEEDR3_Msk        
  3043. #define GPIO_OSPEEDER_OSPEEDR3_0             (0x1U << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000040 */
  3044. #define GPIO_OSPEEDER_OSPEEDR3_1             (0x2U << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000080 */
  3045.  
  3046. #define GPIO_OSPEEDER_OSPEEDR4_Pos           (8U)                              
  3047. #define GPIO_OSPEEDER_OSPEEDR4_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000300 */
  3048. #define GPIO_OSPEEDER_OSPEEDR4               GPIO_OSPEEDER_OSPEEDR4_Msk        
  3049. #define GPIO_OSPEEDER_OSPEEDR4_0             (0x1U << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000100 */
  3050. #define GPIO_OSPEEDER_OSPEEDR4_1             (0x2U << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000200 */
  3051.  
  3052. #define GPIO_OSPEEDER_OSPEEDR5_Pos           (10U)                            
  3053. #define GPIO_OSPEEDER_OSPEEDR5_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000C00 */
  3054. #define GPIO_OSPEEDER_OSPEEDR5               GPIO_OSPEEDER_OSPEEDR5_Msk        
  3055. #define GPIO_OSPEEDER_OSPEEDR5_0             (0x1U << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000400 */
  3056. #define GPIO_OSPEEDER_OSPEEDR5_1             (0x2U << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000800 */
  3057.  
  3058. #define GPIO_OSPEEDER_OSPEEDR6_Pos           (12U)                            
  3059. #define GPIO_OSPEEDER_OSPEEDR6_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00003000 */
  3060. #define GPIO_OSPEEDER_OSPEEDR6               GPIO_OSPEEDER_OSPEEDR6_Msk        
  3061. #define GPIO_OSPEEDER_OSPEEDR6_0             (0x1U << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00001000 */
  3062. #define GPIO_OSPEEDER_OSPEEDR6_1             (0x2U << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00002000 */
  3063.  
  3064. #define GPIO_OSPEEDER_OSPEEDR7_Pos           (14U)                            
  3065. #define GPIO_OSPEEDER_OSPEEDR7_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x0000C000 */
  3066. #define GPIO_OSPEEDER_OSPEEDR7               GPIO_OSPEEDER_OSPEEDR7_Msk        
  3067. #define GPIO_OSPEEDER_OSPEEDR7_0             (0x1U << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00004000 */
  3068. #define GPIO_OSPEEDER_OSPEEDR7_1             (0x2U << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00008000 */
  3069.  
  3070. #define GPIO_OSPEEDER_OSPEEDR8_Pos           (16U)                            
  3071. #define GPIO_OSPEEDER_OSPEEDR8_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00030000 */
  3072. #define GPIO_OSPEEDER_OSPEEDR8               GPIO_OSPEEDER_OSPEEDR8_Msk        
  3073. #define GPIO_OSPEEDER_OSPEEDR8_0             (0x1U << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00010000 */
  3074. #define GPIO_OSPEEDER_OSPEEDR8_1             (0x2U << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00020000 */
  3075.  
  3076. #define GPIO_OSPEEDER_OSPEEDR9_Pos           (18U)                            
  3077. #define GPIO_OSPEEDER_OSPEEDR9_Msk           (0x3U << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x000C0000 */
  3078. #define GPIO_OSPEEDER_OSPEEDR9               GPIO_OSPEEDER_OSPEEDR9_Msk        
  3079. #define GPIO_OSPEEDER_OSPEEDR9_0             (0x1U << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00040000 */
  3080. #define GPIO_OSPEEDER_OSPEEDR9_1             (0x2U << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00080000 */
  3081.  
  3082. #define GPIO_OSPEEDER_OSPEEDR10_Pos          (20U)                            
  3083. #define GPIO_OSPEEDER_OSPEEDR10_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00300000 */
  3084. #define GPIO_OSPEEDER_OSPEEDR10              GPIO_OSPEEDER_OSPEEDR10_Msk      
  3085. #define GPIO_OSPEEDER_OSPEEDR10_0            (0x1U << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00100000 */
  3086. #define GPIO_OSPEEDER_OSPEEDR10_1            (0x2U << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00200000 */
  3087.  
  3088. #define GPIO_OSPEEDER_OSPEEDR11_Pos          (22U)                            
  3089. #define GPIO_OSPEEDER_OSPEEDR11_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00C00000 */
  3090. #define GPIO_OSPEEDER_OSPEEDR11              GPIO_OSPEEDER_OSPEEDR11_Msk      
  3091. #define GPIO_OSPEEDER_OSPEEDR11_0            (0x1U << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00400000 */
  3092. #define GPIO_OSPEEDER_OSPEEDR11_1            (0x2U << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00800000 */
  3093.  
  3094. #define GPIO_OSPEEDER_OSPEEDR12_Pos          (24U)                            
  3095. #define GPIO_OSPEEDER_OSPEEDR12_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x03000000 */
  3096. #define GPIO_OSPEEDER_OSPEEDR12              GPIO_OSPEEDER_OSPEEDR12_Msk      
  3097. #define GPIO_OSPEEDER_OSPEEDR12_0            (0x1U << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x01000000 */
  3098. #define GPIO_OSPEEDER_OSPEEDR12_1            (0x2U << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x02000000 */
  3099.  
  3100. #define GPIO_OSPEEDER_OSPEEDR13_Pos          (26U)                            
  3101. #define GPIO_OSPEEDER_OSPEEDR13_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x0C000000 */
  3102. #define GPIO_OSPEEDER_OSPEEDR13              GPIO_OSPEEDER_OSPEEDR13_Msk      
  3103. #define GPIO_OSPEEDER_OSPEEDR13_0            (0x1U << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x04000000 */
  3104. #define GPIO_OSPEEDER_OSPEEDR13_1            (0x2U << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x08000000 */
  3105.  
  3106. #define GPIO_OSPEEDER_OSPEEDR14_Pos          (28U)                            
  3107. #define GPIO_OSPEEDER_OSPEEDR14_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x30000000 */
  3108. #define GPIO_OSPEEDER_OSPEEDR14              GPIO_OSPEEDER_OSPEEDR14_Msk      
  3109. #define GPIO_OSPEEDER_OSPEEDR14_0            (0x1U << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x10000000 */
  3110. #define GPIO_OSPEEDER_OSPEEDR14_1            (0x2U << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x20000000 */
  3111.  
  3112. #define GPIO_OSPEEDER_OSPEEDR15_Pos          (30U)                            
  3113. #define GPIO_OSPEEDER_OSPEEDR15_Msk          (0x3U << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0xC0000000 */
  3114. #define GPIO_OSPEEDER_OSPEEDR15              GPIO_OSPEEDER_OSPEEDR15_Msk      
  3115. #define GPIO_OSPEEDER_OSPEEDR15_0            (0x1U << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x40000000 */
  3116. #define GPIO_OSPEEDER_OSPEEDR15_1            (0x2U << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x80000000 */
  3117.  
  3118. /******************  Bits definition for GPIO_PUPDR register  *****************/
  3119. #define GPIO_PUPDR_PUPDR0_Pos                (0U)                              
  3120. #define GPIO_PUPDR_PUPDR0_Msk                (0x3U << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000003 */
  3121. #define GPIO_PUPDR_PUPDR0                    GPIO_PUPDR_PUPDR0_Msk            
  3122. #define GPIO_PUPDR_PUPDR0_0                  (0x1U << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000001 */
  3123. #define GPIO_PUPDR_PUPDR0_1                  (0x2U << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000002 */
  3124.  
  3125. #define GPIO_PUPDR_PUPDR1_Pos                (2U)                              
  3126. #define GPIO_PUPDR_PUPDR1_Msk                (0x3U << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x0000000C */
  3127. #define GPIO_PUPDR_PUPDR1                    GPIO_PUPDR_PUPDR1_Msk            
  3128. #define GPIO_PUPDR_PUPDR1_0                  (0x1U << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000004 */
  3129. #define GPIO_PUPDR_PUPDR1_1                  (0x2U << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000008 */
  3130.  
  3131. #define GPIO_PUPDR_PUPDR2_Pos                (4U)                              
  3132. #define GPIO_PUPDR_PUPDR2_Msk                (0x3U << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000030 */
  3133. #define GPIO_PUPDR_PUPDR2                    GPIO_PUPDR_PUPDR2_Msk            
  3134. #define GPIO_PUPDR_PUPDR2_0                  (0x1U << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000010 */
  3135. #define GPIO_PUPDR_PUPDR2_1                  (0x2U << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000020 */
  3136.  
  3137. #define GPIO_PUPDR_PUPDR3_Pos                (6U)                              
  3138. #define GPIO_PUPDR_PUPDR3_Msk                (0x3U << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x000000C0 */
  3139. #define GPIO_PUPDR_PUPDR3                    GPIO_PUPDR_PUPDR3_Msk            
  3140. #define GPIO_PUPDR_PUPDR3_0                  (0x1U << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000040 */
  3141. #define GPIO_PUPDR_PUPDR3_1                  (0x2U << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000080 */
  3142.  
  3143. #define GPIO_PUPDR_PUPDR4_Pos                (8U)                              
  3144. #define GPIO_PUPDR_PUPDR4_Msk                (0x3U << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000300 */
  3145. #define GPIO_PUPDR_PUPDR4                    GPIO_PUPDR_PUPDR4_Msk            
  3146. #define GPIO_PUPDR_PUPDR4_0                  (0x1U << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000100 */
  3147. #define GPIO_PUPDR_PUPDR4_1                  (0x2U << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000200 */
  3148.  
  3149. #define GPIO_PUPDR_PUPDR5_Pos                (10U)                            
  3150. #define GPIO_PUPDR_PUPDR5_Msk                (0x3U << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000C00 */
  3151. #define GPIO_PUPDR_PUPDR5                    GPIO_PUPDR_PUPDR5_Msk            
  3152. #define GPIO_PUPDR_PUPDR5_0                  (0x1U << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000400 */
  3153. #define GPIO_PUPDR_PUPDR5_1                  (0x2U << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000800 */
  3154.  
  3155. #define GPIO_PUPDR_PUPDR6_Pos                (12U)                            
  3156. #define GPIO_PUPDR_PUPDR6_Msk                (0x3U << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00003000 */
  3157. #define GPIO_PUPDR_PUPDR6                    GPIO_PUPDR_PUPDR6_Msk            
  3158. #define GPIO_PUPDR_PUPDR6_0                  (0x1U << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00001000 */
  3159. #define GPIO_PUPDR_PUPDR6_1                  (0x2U << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00002000 */
  3160.  
  3161. #define GPIO_PUPDR_PUPDR7_Pos                (14U)                            
  3162. #define GPIO_PUPDR_PUPDR7_Msk                (0x3U << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x0000C000 */
  3163. #define GPIO_PUPDR_PUPDR7                    GPIO_PUPDR_PUPDR7_Msk            
  3164. #define GPIO_PUPDR_PUPDR7_0                  (0x1U << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00004000 */
  3165. #define GPIO_PUPDR_PUPDR7_1                  (0x2U << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00008000 */
  3166.  
  3167. #define GPIO_PUPDR_PUPDR8_Pos                (16U)                            
  3168. #define GPIO_PUPDR_PUPDR8_Msk                (0x3U << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00030000 */
  3169. #define GPIO_PUPDR_PUPDR8                    GPIO_PUPDR_PUPDR8_Msk            
  3170. #define GPIO_PUPDR_PUPDR8_0                  (0x1U << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00010000 */
  3171. #define GPIO_PUPDR_PUPDR8_1                  (0x2U << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00020000 */
  3172.  
  3173. #define GPIO_PUPDR_PUPDR9_Pos                (18U)                            
  3174. #define GPIO_PUPDR_PUPDR9_Msk                (0x3U << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x000C0000 */
  3175. #define GPIO_PUPDR_PUPDR9                    GPIO_PUPDR_PUPDR9_Msk            
  3176. #define GPIO_PUPDR_PUPDR9_0                  (0x1U << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00040000 */
  3177. #define GPIO_PUPDR_PUPDR9_1                  (0x2U << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00080000 */
  3178.  
  3179. #define GPIO_PUPDR_PUPDR10_Pos               (20U)                            
  3180. #define GPIO_PUPDR_PUPDR10_Msk               (0x3U << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00300000 */
  3181. #define GPIO_PUPDR_PUPDR10                   GPIO_PUPDR_PUPDR10_Msk            
  3182. #define GPIO_PUPDR_PUPDR10_0                 (0x1U << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00100000 */
  3183. #define GPIO_PUPDR_PUPDR10_1                 (0x2U << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00200000 */
  3184.  
  3185. #define GPIO_PUPDR_PUPDR11_Pos               (22U)                            
  3186. #define GPIO_PUPDR_PUPDR11_Msk               (0x3U << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00C00000 */
  3187. #define GPIO_PUPDR_PUPDR11                   GPIO_PUPDR_PUPDR11_Msk            
  3188. #define GPIO_PUPDR_PUPDR11_0                 (0x1U << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00400000 */
  3189. #define GPIO_PUPDR_PUPDR11_1                 (0x2U << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00800000 */
  3190.  
  3191. #define GPIO_PUPDR_PUPDR12_Pos               (24U)                            
  3192. #define GPIO_PUPDR_PUPDR12_Msk               (0x3U << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x03000000 */
  3193. #define GPIO_PUPDR_PUPDR12                   GPIO_PUPDR_PUPDR12_Msk            
  3194. #define GPIO_PUPDR_PUPDR12_0                 (0x1U << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x01000000 */
  3195. #define GPIO_PUPDR_PUPDR12_1                 (0x2U << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x02000000 */
  3196.  
  3197. #define GPIO_PUPDR_PUPDR13_Pos               (26U)                            
  3198. #define GPIO_PUPDR_PUPDR13_Msk               (0x3U << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x0C000000 */
  3199. #define GPIO_PUPDR_PUPDR13                   GPIO_PUPDR_PUPDR13_Msk            
  3200. #define GPIO_PUPDR_PUPDR13_0                 (0x1U << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x04000000 */
  3201. #define GPIO_PUPDR_PUPDR13_1                 (0x2U << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x08000000 */
  3202.  
  3203. #define GPIO_PUPDR_PUPDR14_Pos               (28U)                            
  3204. #define GPIO_PUPDR_PUPDR14_Msk               (0x3U << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x30000000 */
  3205. #define GPIO_PUPDR_PUPDR14                   GPIO_PUPDR_PUPDR14_Msk            
  3206. #define GPIO_PUPDR_PUPDR14_0                 (0x1U << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x10000000 */
  3207. #define GPIO_PUPDR_PUPDR14_1                 (0x2U << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x20000000 */
  3208. #define GPIO_PUPDR_PUPDR15_Pos               (30U)                            
  3209. #define GPIO_PUPDR_PUPDR15_Msk               (0x3U << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0xC0000000 */
  3210. #define GPIO_PUPDR_PUPDR15                   GPIO_PUPDR_PUPDR15_Msk            
  3211. #define GPIO_PUPDR_PUPDR15_0                 (0x1U << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x40000000 */
  3212. #define GPIO_PUPDR_PUPDR15_1                 (0x2U << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x80000000 */
  3213.  
  3214. /******************  Bits definition for GPIO_IDR register  *******************/
  3215. #define GPIO_IDR_IDR_0                       (0x00000001U)                    
  3216. #define GPIO_IDR_IDR_1                       (0x00000002U)                    
  3217. #define GPIO_IDR_IDR_2                       (0x00000004U)                    
  3218. #define GPIO_IDR_IDR_3                       (0x00000008U)                    
  3219. #define GPIO_IDR_IDR_4                       (0x00000010U)                    
  3220. #define GPIO_IDR_IDR_5                       (0x00000020U)                    
  3221. #define GPIO_IDR_IDR_6                       (0x00000040U)                    
  3222. #define GPIO_IDR_IDR_7                       (0x00000080U)                    
  3223. #define GPIO_IDR_IDR_8                       (0x00000100U)                    
  3224. #define GPIO_IDR_IDR_9                       (0x00000200U)                    
  3225. #define GPIO_IDR_IDR_10                      (0x00000400U)                    
  3226. #define GPIO_IDR_IDR_11                      (0x00000800U)                    
  3227. #define GPIO_IDR_IDR_12                      (0x00001000U)                    
  3228. #define GPIO_IDR_IDR_13                      (0x00002000U)                    
  3229. #define GPIO_IDR_IDR_14                      (0x00004000U)                    
  3230. #define GPIO_IDR_IDR_15                      (0x00008000U)                    
  3231.  
  3232. /******************  Bits definition for GPIO_ODR register  *******************/
  3233. #define GPIO_ODR_ODR_0                       (0x00000001U)                    
  3234. #define GPIO_ODR_ODR_1                       (0x00000002U)                    
  3235. #define GPIO_ODR_ODR_2                       (0x00000004U)                    
  3236. #define GPIO_ODR_ODR_3                       (0x00000008U)                    
  3237. #define GPIO_ODR_ODR_4                       (0x00000010U)                    
  3238. #define GPIO_ODR_ODR_5                       (0x00000020U)                    
  3239. #define GPIO_ODR_ODR_6                       (0x00000040U)                    
  3240. #define GPIO_ODR_ODR_7                       (0x00000080U)                    
  3241. #define GPIO_ODR_ODR_8                       (0x00000100U)                    
  3242. #define GPIO_ODR_ODR_9                       (0x00000200U)                    
  3243. #define GPIO_ODR_ODR_10                      (0x00000400U)                    
  3244. #define GPIO_ODR_ODR_11                      (0x00000800U)                    
  3245. #define GPIO_ODR_ODR_12                      (0x00001000U)                    
  3246. #define GPIO_ODR_ODR_13                      (0x00002000U)                    
  3247. #define GPIO_ODR_ODR_14                      (0x00004000U)                    
  3248. #define GPIO_ODR_ODR_15                      (0x00008000U)                    
  3249.  
  3250. /******************  Bits definition for GPIO_BSRR register  ******************/
  3251. #define GPIO_BSRR_BS_0                       (0x00000001U)                    
  3252. #define GPIO_BSRR_BS_1                       (0x00000002U)                    
  3253. #define GPIO_BSRR_BS_2                       (0x00000004U)                    
  3254. #define GPIO_BSRR_BS_3                       (0x00000008U)                    
  3255. #define GPIO_BSRR_BS_4                       (0x00000010U)                    
  3256. #define GPIO_BSRR_BS_5                       (0x00000020U)                    
  3257. #define GPIO_BSRR_BS_6                       (0x00000040U)                    
  3258. #define GPIO_BSRR_BS_7                       (0x00000080U)                    
  3259. #define GPIO_BSRR_BS_8                       (0x00000100U)                    
  3260. #define GPIO_BSRR_BS_9                       (0x00000200U)                    
  3261. #define GPIO_BSRR_BS_10                      (0x00000400U)                    
  3262. #define GPIO_BSRR_BS_11                      (0x00000800U)                    
  3263. #define GPIO_BSRR_BS_12                      (0x00001000U)                    
  3264. #define GPIO_BSRR_BS_13                      (0x00002000U)                    
  3265. #define GPIO_BSRR_BS_14                      (0x00004000U)                    
  3266. #define GPIO_BSRR_BS_15                      (0x00008000U)                    
  3267. #define GPIO_BSRR_BR_0                       (0x00010000U)                    
  3268. #define GPIO_BSRR_BR_1                       (0x00020000U)                    
  3269. #define GPIO_BSRR_BR_2                       (0x00040000U)                    
  3270. #define GPIO_BSRR_BR_3                       (0x00080000U)                    
  3271. #define GPIO_BSRR_BR_4                       (0x00100000U)                    
  3272. #define GPIO_BSRR_BR_5                       (0x00200000U)                    
  3273. #define GPIO_BSRR_BR_6                       (0x00400000U)                    
  3274. #define GPIO_BSRR_BR_7                       (0x00800000U)                    
  3275. #define GPIO_BSRR_BR_8                       (0x01000000U)                    
  3276. #define GPIO_BSRR_BR_9                       (0x02000000U)                    
  3277. #define GPIO_BSRR_BR_10                      (0x04000000U)                    
  3278. #define GPIO_BSRR_BR_11                      (0x08000000U)                    
  3279. #define GPIO_BSRR_BR_12                      (0x10000000U)                    
  3280. #define GPIO_BSRR_BR_13                      (0x20000000U)                    
  3281. #define GPIO_BSRR_BR_14                      (0x40000000U)                    
  3282. #define GPIO_BSRR_BR_15                      (0x80000000U)                    
  3283.  
  3284. /****************** Bit definition for GPIO_LCKR register  ********************/
  3285. #define GPIO_LCKR_LCK0_Pos                   (0U)                              
  3286. #define GPIO_LCKR_LCK0_Msk                   (0x1U << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
  3287. #define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                
  3288. #define GPIO_LCKR_LCK1_Pos                   (1U)                              
  3289. #define GPIO_LCKR_LCK1_Msk                   (0x1U << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
  3290. #define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                
  3291. #define GPIO_LCKR_LCK2_Pos                   (2U)                              
  3292. #define GPIO_LCKR_LCK2_Msk                   (0x1U << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
  3293. #define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                
  3294. #define GPIO_LCKR_LCK3_Pos                   (3U)                              
  3295. #define GPIO_LCKR_LCK3_Msk                   (0x1U << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
  3296. #define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                
  3297. #define GPIO_LCKR_LCK4_Pos                   (4U)                              
  3298. #define GPIO_LCKR_LCK4_Msk                   (0x1U << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
  3299. #define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                
  3300. #define GPIO_LCKR_LCK5_Pos                   (5U)                              
  3301. #define GPIO_LCKR_LCK5_Msk                   (0x1U << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
  3302. #define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                
  3303. #define GPIO_LCKR_LCK6_Pos                   (6U)                              
  3304. #define GPIO_LCKR_LCK6_Msk                   (0x1U << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
  3305. #define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                
  3306. #define GPIO_LCKR_LCK7_Pos                   (7U)                              
  3307. #define GPIO_LCKR_LCK7_Msk                   (0x1U << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
  3308. #define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                
  3309. #define GPIO_LCKR_LCK8_Pos                   (8U)                              
  3310. #define GPIO_LCKR_LCK8_Msk                   (0x1U << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
  3311. #define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                
  3312. #define GPIO_LCKR_LCK9_Pos                   (9U)                              
  3313. #define GPIO_LCKR_LCK9_Msk                   (0x1U << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
  3314. #define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                
  3315. #define GPIO_LCKR_LCK10_Pos                  (10U)                            
  3316. #define GPIO_LCKR_LCK10_Msk                  (0x1U << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
  3317. #define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk              
  3318. #define GPIO_LCKR_LCK11_Pos                  (11U)                            
  3319. #define GPIO_LCKR_LCK11_Msk                  (0x1U << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
  3320. #define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk              
  3321. #define GPIO_LCKR_LCK12_Pos                  (12U)                            
  3322. #define GPIO_LCKR_LCK12_Msk                  (0x1U << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
  3323. #define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk              
  3324. #define GPIO_LCKR_LCK13_Pos                  (13U)                            
  3325. #define GPIO_LCKR_LCK13_Msk                  (0x1U << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
  3326. #define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk              
  3327. #define GPIO_LCKR_LCK14_Pos                  (14U)                            
  3328. #define GPIO_LCKR_LCK14_Msk                  (0x1U << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
  3329. #define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk              
  3330. #define GPIO_LCKR_LCK15_Pos                  (15U)                            
  3331. #define GPIO_LCKR_LCK15_Msk                  (0x1U << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
  3332. #define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk              
  3333. #define GPIO_LCKR_LCKK_Pos                   (16U)                            
  3334. #define GPIO_LCKR_LCKK_Msk                   (0x1U << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
  3335. #define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                
  3336.  
  3337. /****************** Bit definition for GPIO_AFRL register  ********************/
  3338. #define GPIO_AFRL_AFRL0_Pos                  (0U)                              
  3339. #define GPIO_AFRL_AFRL0_Msk                  (0xFU << GPIO_AFRL_AFRL0_Pos)     /*!< 0x0000000F */
  3340. #define GPIO_AFRL_AFRL0                      GPIO_AFRL_AFRL0_Msk              
  3341. #define GPIO_AFRL_AFRL1_Pos                  (4U)                              
  3342. #define GPIO_AFRL_AFRL1_Msk                  (0xFU << GPIO_AFRL_AFRL1_Pos)     /*!< 0x000000F0 */
  3343. #define GPIO_AFRL_AFRL1                      GPIO_AFRL_AFRL1_Msk              
  3344. #define GPIO_AFRL_AFRL2_Pos                  (8U)                              
  3345. #define GPIO_AFRL_AFRL2_Msk                  (0xFU << GPIO_AFRL_AFRL2_Pos)     /*!< 0x00000F00 */
  3346. #define GPIO_AFRL_AFRL2                      GPIO_AFRL_AFRL2_Msk              
  3347. #define GPIO_AFRL_AFRL3_Pos                  (12U)                            
  3348. #define GPIO_AFRL_AFRL3_Msk                  (0xFU << GPIO_AFRL_AFRL3_Pos)     /*!< 0x0000F000 */
  3349. #define GPIO_AFRL_AFRL3                      GPIO_AFRL_AFRL3_Msk              
  3350. #define GPIO_AFRL_AFRL4_Pos                  (16U)                            
  3351. #define GPIO_AFRL_AFRL4_Msk                  (0xFU << GPIO_AFRL_AFRL4_Pos)     /*!< 0x000F0000 */
  3352. #define GPIO_AFRL_AFRL4                      GPIO_AFRL_AFRL4_Msk              
  3353. #define GPIO_AFRL_AFRL5_Pos                  (20U)                            
  3354. #define GPIO_AFRL_AFRL5_Msk                  (0xFU << GPIO_AFRL_AFRL5_Pos)     /*!< 0x00F00000 */
  3355. #define GPIO_AFRL_AFRL5                      GPIO_AFRL_AFRL5_Msk              
  3356. #define GPIO_AFRL_AFRL6_Pos                  (24U)                            
  3357. #define GPIO_AFRL_AFRL6_Msk                  (0xFU << GPIO_AFRL_AFRL6_Pos)     /*!< 0x0F000000 */
  3358. #define GPIO_AFRL_AFRL6                      GPIO_AFRL_AFRL6_Msk              
  3359. #define GPIO_AFRL_AFRL7_Pos                  (28U)                            
  3360. #define GPIO_AFRL_AFRL7_Msk                  (0xFU << GPIO_AFRL_AFRL7_Pos)     /*!< 0xF0000000 */
  3361. #define GPIO_AFRL_AFRL7                      GPIO_AFRL_AFRL7_Msk              
  3362.  
  3363. /****************** Bit definition for GPIO_AFRH register  ********************/
  3364. #define GPIO_AFRH_AFRH0_Pos                  (0U)                              
  3365. #define GPIO_AFRH_AFRH0_Msk                  (0xFU << GPIO_AFRH_AFRH0_Pos)     /*!< 0x0000000F */
  3366. #define GPIO_AFRH_AFRH0                      GPIO_AFRH_AFRH0_Msk              
  3367. #define GPIO_AFRH_AFRH1_Pos                  (4U)                              
  3368. #define GPIO_AFRH_AFRH1_Msk                  (0xFU << GPIO_AFRH_AFRH1_Pos)     /*!< 0x000000F0 */
  3369. #define GPIO_AFRH_AFRH1                      GPIO_AFRH_AFRH1_Msk              
  3370. #define GPIO_AFRH_AFRH2_Pos                  (8U)                              
  3371. #define GPIO_AFRH_AFRH2_Msk                  (0xFU << GPIO_AFRH_AFRH2_Pos)     /*!< 0x00000F00 */
  3372. #define GPIO_AFRH_AFRH2                      GPIO_AFRH_AFRH2_Msk              
  3373. #define GPIO_AFRH_AFRH3_Pos                  (12U)                            
  3374. #define GPIO_AFRH_AFRH3_Msk                  (0xFU << GPIO_AFRH_AFRH3_Pos)     /*!< 0x0000F000 */
  3375. #define GPIO_AFRH_AFRH3                      GPIO_AFRH_AFRH3_Msk              
  3376. #define GPIO_AFRH_AFRH4_Pos                  (16U)                            
  3377. #define GPIO_AFRH_AFRH4_Msk                  (0xFU << GPIO_AFRH_AFRH4_Pos)     /*!< 0x000F0000 */
  3378. #define GPIO_AFRH_AFRH4                      GPIO_AFRH_AFRH4_Msk              
  3379. #define GPIO_AFRH_AFRH5_Pos                  (20U)                            
  3380. #define GPIO_AFRH_AFRH5_Msk                  (0xFU << GPIO_AFRH_AFRH5_Pos)     /*!< 0x00F00000 */
  3381. #define GPIO_AFRH_AFRH5                      GPIO_AFRH_AFRH5_Msk              
  3382. #define GPIO_AFRH_AFRH6_Pos                  (24U)                            
  3383. #define GPIO_AFRH_AFRH6_Msk                  (0xFU << GPIO_AFRH_AFRH6_Pos)     /*!< 0x0F000000 */
  3384. #define GPIO_AFRH_AFRH6                      GPIO_AFRH_AFRH6_Msk              
  3385. #define GPIO_AFRH_AFRH7_Pos                  (28U)                            
  3386. #define GPIO_AFRH_AFRH7_Msk                  (0xFU << GPIO_AFRH_AFRH7_Pos)     /*!< 0xF0000000 */
  3387. #define GPIO_AFRH_AFRH7                      GPIO_AFRH_AFRH7_Msk              
  3388.  
  3389. /******************************************************************************/
  3390. /*                                                                            */
  3391. /*                   Inter-integrated Circuit Interface (I2C)                 */
  3392. /*                                                                            */
  3393. /******************************************************************************/
  3394.  
  3395. /*******************  Bit definition for I2C_CR1 register  ********************/
  3396. #define I2C_CR1_PE_Pos                      (0U)                              
  3397. #define I2C_CR1_PE_Msk                      (0x1U << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
  3398. #define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
  3399. #define I2C_CR1_SMBUS_Pos                   (1U)                              
  3400. #define I2C_CR1_SMBUS_Msk                   (0x1U << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
  3401. #define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
  3402. #define I2C_CR1_SMBTYPE_Pos                 (3U)                              
  3403. #define I2C_CR1_SMBTYPE_Msk                 (0x1U << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
  3404. #define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
  3405. #define I2C_CR1_ENARP_Pos                   (4U)                              
  3406. #define I2C_CR1_ENARP_Msk                   (0x1U << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
  3407. #define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
  3408. #define I2C_CR1_ENPEC_Pos                   (5U)                              
  3409. #define I2C_CR1_ENPEC_Msk                   (0x1U << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
  3410. #define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
  3411. #define I2C_CR1_ENGC_Pos                    (6U)                              
  3412. #define I2C_CR1_ENGC_Msk                    (0x1U << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
  3413. #define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
  3414. #define I2C_CR1_NOSTRETCH_Pos               (7U)                              
  3415. #define I2C_CR1_NOSTRETCH_Msk               (0x1U << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
  3416. #define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
  3417. #define I2C_CR1_START_Pos                   (8U)                              
  3418. #define I2C_CR1_START_Msk                   (0x1U << I2C_CR1_START_Pos)        /*!< 0x00000100 */
  3419. #define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
  3420. #define I2C_CR1_STOP_Pos                    (9U)                              
  3421. #define I2C_CR1_STOP_Msk                    (0x1U << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
  3422. #define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
  3423. #define I2C_CR1_ACK_Pos                     (10U)                              
  3424. #define I2C_CR1_ACK_Msk                     (0x1U << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
  3425. #define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
  3426. #define I2C_CR1_POS_Pos                     (11U)                              
  3427. #define I2C_CR1_POS_Msk                     (0x1U << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
  3428. #define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
  3429. #define I2C_CR1_PEC_Pos                     (12U)                              
  3430. #define I2C_CR1_PEC_Msk                     (0x1U << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
  3431. #define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
  3432. #define I2C_CR1_ALERT_Pos                   (13U)                              
  3433. #define I2C_CR1_ALERT_Msk                   (0x1U << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
  3434. #define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
  3435. #define I2C_CR1_SWRST_Pos                   (15U)                              
  3436. #define I2C_CR1_SWRST_Msk                   (0x1U << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
  3437. #define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
  3438.  
  3439. /*******************  Bit definition for I2C_CR2 register  ********************/
  3440. #define I2C_CR2_FREQ_Pos                    (0U)                              
  3441. #define I2C_CR2_FREQ_Msk                    (0x3FU << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
  3442. #define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
  3443. #define I2C_CR2_FREQ_0                      (0x01U << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
  3444. #define I2C_CR2_FREQ_1                      (0x02U << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
  3445. #define I2C_CR2_FREQ_2                      (0x04U << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
  3446. #define I2C_CR2_FREQ_3                      (0x08U << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
  3447. #define I2C_CR2_FREQ_4                      (0x10U << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
  3448. #define I2C_CR2_FREQ_5                      (0x20U << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
  3449.  
  3450. #define I2C_CR2_ITERREN_Pos                 (8U)                              
  3451. #define I2C_CR2_ITERREN_Msk                 (0x1U << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
  3452. #define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
  3453. #define I2C_CR2_ITEVTEN_Pos                 (9U)                              
  3454. #define I2C_CR2_ITEVTEN_Msk                 (0x1U << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
  3455. #define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
  3456. #define I2C_CR2_ITBUFEN_Pos                 (10U)                              
  3457. #define I2C_CR2_ITBUFEN_Msk                 (0x1U << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
  3458. #define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
  3459. #define I2C_CR2_DMAEN_Pos                   (11U)                              
  3460. #define I2C_CR2_DMAEN_Msk                   (0x1U << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
  3461. #define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
  3462. #define I2C_CR2_LAST_Pos                    (12U)                              
  3463. #define I2C_CR2_LAST_Msk                    (0x1U << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
  3464. #define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
  3465.  
  3466. /*******************  Bit definition for I2C_OAR1 register  *******************/
  3467. #define I2C_OAR1_ADD1_7                     (0x000000FEU)                      /*!< Interface Address */
  3468. #define I2C_OAR1_ADD8_9                     (0x00000300U)                      /*!< Interface Address */
  3469.  
  3470. #define I2C_OAR1_ADD0_Pos                   (0U)                              
  3471. #define I2C_OAR1_ADD0_Msk                   (0x1U << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
  3472. #define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
  3473. #define I2C_OAR1_ADD1_Pos                   (1U)                              
  3474. #define I2C_OAR1_ADD1_Msk                   (0x1U << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
  3475. #define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
  3476. #define I2C_OAR1_ADD2_Pos                   (2U)                              
  3477. #define I2C_OAR1_ADD2_Msk                   (0x1U << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
  3478. #define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
  3479. #define I2C_OAR1_ADD3_Pos                   (3U)                              
  3480. #define I2C_OAR1_ADD3_Msk                   (0x1U << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
  3481. #define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
  3482. #define I2C_OAR1_ADD4_Pos                   (4U)                              
  3483. #define I2C_OAR1_ADD4_Msk                   (0x1U << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
  3484. #define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
  3485. #define I2C_OAR1_ADD5_Pos                   (5U)                              
  3486. #define I2C_OAR1_ADD5_Msk                   (0x1U << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
  3487. #define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
  3488. #define I2C_OAR1_ADD6_Pos                   (6U)                              
  3489. #define I2C_OAR1_ADD6_Msk                   (0x1U << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
  3490. #define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
  3491. #define I2C_OAR1_ADD7_Pos                   (7U)                              
  3492. #define I2C_OAR1_ADD7_Msk                   (0x1U << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
  3493. #define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
  3494. #define I2C_OAR1_ADD8_Pos                   (8U)                              
  3495. #define I2C_OAR1_ADD8_Msk                   (0x1U << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
  3496. #define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
  3497. #define I2C_OAR1_ADD9_Pos                   (9U)                              
  3498. #define I2C_OAR1_ADD9_Msk                   (0x1U << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
  3499. #define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
  3500.  
  3501. #define I2C_OAR1_ADDMODE_Pos                (15U)                              
  3502. #define I2C_OAR1_ADDMODE_Msk                (0x1U << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
  3503. #define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
  3504.  
  3505. /*******************  Bit definition for I2C_OAR2 register  *******************/
  3506. #define I2C_OAR2_ENDUAL_Pos                 (0U)                              
  3507. #define I2C_OAR2_ENDUAL_Msk                 (0x1U << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
  3508. #define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
  3509. #define I2C_OAR2_ADD2_Pos                   (1U)                              
  3510. #define I2C_OAR2_ADD2_Msk                   (0x7FU << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
  3511. #define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
  3512.  
  3513. /********************  Bit definition for I2C_DR register  ********************/
  3514. #define I2C_DR_DR_Pos                       (0U)                              
  3515. #define I2C_DR_DR_Msk                       (0xFFU << I2C_DR_DR_Pos)           /*!< 0x000000FF */
  3516. #define I2C_DR_DR                           I2C_DR_DR_Msk                      /*!< 8-bit Data Register */
  3517.  
  3518. /*******************  Bit definition for I2C_SR1 register  ********************/
  3519. #define I2C_SR1_SB_Pos                      (0U)                              
  3520. #define I2C_SR1_SB_Msk                      (0x1U << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
  3521. #define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
  3522. #define I2C_SR1_ADDR_Pos                    (1U)                              
  3523. #define I2C_SR1_ADDR_Msk                    (0x1U << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
  3524. #define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
  3525. #define I2C_SR1_BTF_Pos                     (2U)                              
  3526. #define I2C_SR1_BTF_Msk                     (0x1U << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
  3527. #define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
  3528. #define I2C_SR1_ADD10_Pos                   (3U)                              
  3529. #define I2C_SR1_ADD10_Msk                   (0x1U << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
  3530. #define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
  3531. #define I2C_SR1_STOPF_Pos                   (4U)                              
  3532. #define I2C_SR1_STOPF_Msk                   (0x1U << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
  3533. #define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
  3534. #define I2C_SR1_RXNE_Pos                    (6U)                              
  3535. #define I2C_SR1_RXNE_Msk                    (0x1U << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
  3536. #define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
  3537. #define I2C_SR1_TXE_Pos                     (7U)                              
  3538. #define I2C_SR1_TXE_Msk                     (0x1U << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
  3539. #define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
  3540. #define I2C_SR1_BERR_Pos                    (8U)                              
  3541. #define I2C_SR1_BERR_Msk                    (0x1U << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
  3542. #define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
  3543. #define I2C_SR1_ARLO_Pos                    (9U)                              
  3544. #define I2C_SR1_ARLO_Msk                    (0x1U << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
  3545. #define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
  3546. #define I2C_SR1_AF_Pos                      (10U)                              
  3547. #define I2C_SR1_AF_Msk                      (0x1U << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
  3548. #define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
  3549. #define I2C_SR1_OVR_Pos                     (11U)                              
  3550. #define I2C_SR1_OVR_Msk                     (0x1U << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
  3551. #define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
  3552. #define I2C_SR1_PECERR_Pos                  (12U)                              
  3553. #define I2C_SR1_PECERR_Msk                  (0x1U << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
  3554. #define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
  3555. #define I2C_SR1_TIMEOUT_Pos                 (14U)                              
  3556. #define I2C_SR1_TIMEOUT_Msk                 (0x1U << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
  3557. #define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
  3558. #define I2C_SR1_SMBALERT_Pos                (15U)                              
  3559. #define I2C_SR1_SMBALERT_Msk                (0x1U << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
  3560. #define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
  3561.  
  3562. /*******************  Bit definition for I2C_SR2 register  ********************/
  3563. #define I2C_SR2_MSL_Pos                     (0U)                              
  3564. #define I2C_SR2_MSL_Msk                     (0x1U << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
  3565. #define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
  3566. #define I2C_SR2_BUSY_Pos                    (1U)                              
  3567. #define I2C_SR2_BUSY_Msk                    (0x1U << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
  3568. #define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
  3569. #define I2C_SR2_TRA_Pos                     (2U)                              
  3570. #define I2C_SR2_TRA_Msk                     (0x1U << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
  3571. #define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
  3572. #define I2C_SR2_GENCALL_Pos                 (4U)                              
  3573. #define I2C_SR2_GENCALL_Msk                 (0x1U << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
  3574. #define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
  3575. #define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
  3576. #define I2C_SR2_SMBDEFAULT_Msk              (0x1U << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
  3577. #define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
  3578. #define I2C_SR2_SMBHOST_Pos                 (6U)                              
  3579. #define I2C_SR2_SMBHOST_Msk                 (0x1U << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
  3580. #define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
  3581. #define I2C_SR2_DUALF_Pos                   (7U)                              
  3582. #define I2C_SR2_DUALF_Msk                   (0x1U << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
  3583. #define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
  3584. #define I2C_SR2_PEC_Pos                     (8U)                              
  3585. #define I2C_SR2_PEC_Msk                     (0xFFU << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
  3586. #define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
  3587.  
  3588. /*******************  Bit definition for I2C_CCR register  ********************/
  3589. #define I2C_CCR_CCR_Pos                     (0U)                              
  3590. #define I2C_CCR_CCR_Msk                     (0xFFFU << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
  3591. #define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
  3592. #define I2C_CCR_DUTY_Pos                    (14U)                              
  3593. #define I2C_CCR_DUTY_Msk                    (0x1U << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
  3594. #define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
  3595. #define I2C_CCR_FS_Pos                      (15U)                              
  3596. #define I2C_CCR_FS_Msk                      (0x1U << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
  3597. #define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
  3598.  
  3599. /******************  Bit definition for I2C_TRISE register  *******************/
  3600. #define I2C_TRISE_TRISE_Pos                 (0U)                              
  3601. #define I2C_TRISE_TRISE_Msk                 (0x3FU << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
  3602. #define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
  3603.  
  3604. /******************************************************************************/
  3605. /*                                                                            */
  3606. /*                        Independent WATCHDOG (IWDG)                         */
  3607. /*                                                                            */
  3608. /******************************************************************************/
  3609.  
  3610. /*******************  Bit definition for IWDG_KR register  ********************/
  3611. #define IWDG_KR_KEY_Pos                     (0U)                              
  3612. #define IWDG_KR_KEY_Msk                     (0xFFFFU << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
  3613. #define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
  3614.  
  3615. /*******************  Bit definition for IWDG_PR register  ********************/
  3616. #define IWDG_PR_PR_Pos                      (0U)                              
  3617. #define IWDG_PR_PR_Msk                      (0x7U << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
  3618. #define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
  3619. #define IWDG_PR_PR_0                        (0x1U << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
  3620. #define IWDG_PR_PR_1                        (0x2U << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
  3621. #define IWDG_PR_PR_2                        (0x4U << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
  3622.  
  3623. /*******************  Bit definition for IWDG_RLR register  *******************/
  3624. #define IWDG_RLR_RL_Pos                     (0U)                              
  3625. #define IWDG_RLR_RL_Msk                     (0xFFFU << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
  3626. #define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
  3627.  
  3628. /*******************  Bit definition for IWDG_SR register  ********************/
  3629. #define IWDG_SR_PVU_Pos                     (0U)                              
  3630. #define IWDG_SR_PVU_Msk                     (0x1U << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
  3631. #define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
  3632. #define IWDG_SR_RVU_Pos                     (1U)                              
  3633. #define IWDG_SR_RVU_Msk                     (0x1U << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
  3634. #define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
  3635.  
  3636. /******************************************************************************/
  3637. /*                                                                            */
  3638. /*                          LCD Controller (LCD)                              */
  3639. /*                                                                            */
  3640. /******************************************************************************/
  3641.  
  3642. /*******************  Bit definition for LCD_CR register  *********************/
  3643. #define LCD_CR_LCDEN_Pos           (0U)                                        
  3644. #define LCD_CR_LCDEN_Msk           (0x1U << LCD_CR_LCDEN_Pos)                  /*!< 0x00000001 */
  3645. #define LCD_CR_LCDEN               LCD_CR_LCDEN_Msk                            /*!< LCD Enable Bit */
  3646. #define LCD_CR_VSEL_Pos            (1U)                                        
  3647. #define LCD_CR_VSEL_Msk            (0x1U << LCD_CR_VSEL_Pos)                   /*!< 0x00000002 */
  3648. #define LCD_CR_VSEL                LCD_CR_VSEL_Msk                             /*!< Voltage source selector Bit */
  3649.  
  3650. #define LCD_CR_DUTY_Pos            (2U)                                        
  3651. #define LCD_CR_DUTY_Msk            (0x7U << LCD_CR_DUTY_Pos)                   /*!< 0x0000001C */
  3652. #define LCD_CR_DUTY                LCD_CR_DUTY_Msk                             /*!< DUTY[2:0] bits (Duty selector) */
  3653. #define LCD_CR_DUTY_0              (0x1U << LCD_CR_DUTY_Pos)                   /*!< 0x00000004 */
  3654. #define LCD_CR_DUTY_1              (0x2U << LCD_CR_DUTY_Pos)                   /*!< 0x00000008 */
  3655. #define LCD_CR_DUTY_2              (0x4U << LCD_CR_DUTY_Pos)                   /*!< 0x00000010 */
  3656.  
  3657. #define LCD_CR_BIAS_Pos            (5U)                                        
  3658. #define LCD_CR_BIAS_Msk            (0x3U << LCD_CR_BIAS_Pos)                   /*!< 0x00000060 */
  3659. #define LCD_CR_BIAS                LCD_CR_BIAS_Msk                             /*!< BIAS[1:0] bits (Bias selector) */
  3660. #define LCD_CR_BIAS_0              (0x1U << LCD_CR_BIAS_Pos)                   /*!< 0x00000020 */
  3661. #define LCD_CR_BIAS_1              (0x2U << LCD_CR_BIAS_Pos)                   /*!< 0x00000040 */
  3662.  
  3663. #define LCD_CR_MUX_SEG_Pos         (7U)                                        
  3664. #define LCD_CR_MUX_SEG_Msk         (0x1U << LCD_CR_MUX_SEG_Pos)                /*!< 0x00000080 */
  3665. #define LCD_CR_MUX_SEG             LCD_CR_MUX_SEG_Msk                          /*!< Mux Segment Enable Bit */
  3666.  
  3667. /*******************  Bit definition for LCD_FCR register  ********************/
  3668. #define LCD_FCR_HD_Pos             (0U)                                        
  3669. #define LCD_FCR_HD_Msk             (0x1U << LCD_FCR_HD_Pos)                    /*!< 0x00000001 */
  3670. #define LCD_FCR_HD                 LCD_FCR_HD_Msk                              /*!< High Drive Enable Bit */
  3671. #define LCD_FCR_SOFIE_Pos          (1U)                                        
  3672. #define LCD_FCR_SOFIE_Msk          (0x1U << LCD_FCR_SOFIE_Pos)                 /*!< 0x00000002 */
  3673. #define LCD_FCR_SOFIE              LCD_FCR_SOFIE_Msk                           /*!< Start of Frame Interrupt Enable Bit */
  3674. #define LCD_FCR_UDDIE_Pos          (3U)                                        
  3675. #define LCD_FCR_UDDIE_Msk          (0x1U << LCD_FCR_UDDIE_Pos)                 /*!< 0x00000008 */
  3676. #define LCD_FCR_UDDIE              LCD_FCR_UDDIE_Msk                           /*!< Update Display Done Interrupt Enable Bit */
  3677.  
  3678. #define LCD_FCR_PON_Pos            (4U)                                        
  3679. #define LCD_FCR_PON_Msk            (0x7U << LCD_FCR_PON_Pos)                   /*!< 0x00000070 */
  3680. #define LCD_FCR_PON                LCD_FCR_PON_Msk                             /*!< PON[2:0] bits (Puls ON Duration) */
  3681. #define LCD_FCR_PON_0              (0x1U << LCD_FCR_PON_Pos)                   /*!< 0x00000010 */
  3682. #define LCD_FCR_PON_1              (0x2U << LCD_FCR_PON_Pos)                   /*!< 0x00000020 */
  3683. #define LCD_FCR_PON_2              (0x4U << LCD_FCR_PON_Pos)                   /*!< 0x00000040 */
  3684.  
  3685. #define LCD_FCR_DEAD_Pos           (7U)                                        
  3686. #define LCD_FCR_DEAD_Msk           (0x7U << LCD_FCR_DEAD_Pos)                  /*!< 0x00000380 */
  3687. #define LCD_FCR_DEAD               LCD_FCR_DEAD_Msk                            /*!< DEAD[2:0] bits (DEAD Time) */
  3688. #define LCD_FCR_DEAD_0             (0x1U << LCD_FCR_DEAD_Pos)                  /*!< 0x00000080 */
  3689. #define LCD_FCR_DEAD_1             (0x2U << LCD_FCR_DEAD_Pos)                  /*!< 0x00000100 */
  3690. #define LCD_FCR_DEAD_2             (0x4U << LCD_FCR_DEAD_Pos)                  /*!< 0x00000200 */
  3691.  
  3692. #define LCD_FCR_CC_Pos             (10U)                                      
  3693. #define LCD_FCR_CC_Msk             (0x7U << LCD_FCR_CC_Pos)                    /*!< 0x00001C00 */
  3694. #define LCD_FCR_CC                 LCD_FCR_CC_Msk                              /*!< CC[2:0] bits (Contrast Control) */
  3695. #define LCD_FCR_CC_0               (0x1U << LCD_FCR_CC_Pos)                    /*!< 0x00000400 */
  3696. #define LCD_FCR_CC_1               (0x2U << LCD_FCR_CC_Pos)                    /*!< 0x00000800 */
  3697. #define LCD_FCR_CC_2               (0x4U << LCD_FCR_CC_Pos)                    /*!< 0x00001000 */
  3698.  
  3699. #define LCD_FCR_BLINKF_Pos         (13U)                                      
  3700. #define LCD_FCR_BLINKF_Msk         (0x7U << LCD_FCR_BLINKF_Pos)                /*!< 0x0000E000 */
  3701. #define LCD_FCR_BLINKF             LCD_FCR_BLINKF_Msk                          /*!< BLINKF[2:0] bits (Blink Frequency) */
  3702. #define LCD_FCR_BLINKF_0           (0x1U << LCD_FCR_BLINKF_Pos)                /*!< 0x00002000 */
  3703. #define LCD_FCR_BLINKF_1           (0x2U << LCD_FCR_BLINKF_Pos)                /*!< 0x00004000 */
  3704. #define LCD_FCR_BLINKF_2           (0x4U << LCD_FCR_BLINKF_Pos)                /*!< 0x00008000 */
  3705.  
  3706. #define LCD_FCR_BLINK_Pos          (16U)                                      
  3707. #define LCD_FCR_BLINK_Msk          (0x3U << LCD_FCR_BLINK_Pos)                 /*!< 0x00030000 */
  3708. #define LCD_FCR_BLINK              LCD_FCR_BLINK_Msk                           /*!< BLINK[1:0] bits (Blink Enable) */
  3709. #define LCD_FCR_BLINK_0            (0x1U << LCD_FCR_BLINK_Pos)                 /*!< 0x00010000 */
  3710. #define LCD_FCR_BLINK_1            (0x2U << LCD_FCR_BLINK_Pos)                 /*!< 0x00020000 */
  3711.  
  3712. #define LCD_FCR_DIV_Pos            (18U)                                      
  3713. #define LCD_FCR_DIV_Msk            (0xFU << LCD_FCR_DIV_Pos)                   /*!< 0x003C0000 */
  3714. #define LCD_FCR_DIV                LCD_FCR_DIV_Msk                             /*!< DIV[3:0] bits (Divider) */
  3715. #define LCD_FCR_PS_Pos             (22U)                                      
  3716. #define LCD_FCR_PS_Msk             (0xFU << LCD_FCR_PS_Pos)                    /*!< 0x03C00000 */
  3717. #define LCD_FCR_PS                 LCD_FCR_PS_Msk                              /*!< PS[3:0] bits (Prescaler) */
  3718.  
  3719. /*******************  Bit definition for LCD_SR register  *********************/
  3720. #define LCD_SR_ENS_Pos             (0U)                                        
  3721. #define LCD_SR_ENS_Msk             (0x1U << LCD_SR_ENS_Pos)                    /*!< 0x00000001 */
  3722. #define LCD_SR_ENS                 LCD_SR_ENS_Msk                              /*!< LCD Enabled Bit */
  3723. #define LCD_SR_SOF_Pos             (1U)                                        
  3724. #define LCD_SR_SOF_Msk             (0x1U << LCD_SR_SOF_Pos)                    /*!< 0x00000002 */
  3725. #define LCD_SR_SOF                 LCD_SR_SOF_Msk                              /*!< Start Of Frame Flag Bit */
  3726. #define LCD_SR_UDR_Pos             (2U)                                        
  3727. #define LCD_SR_UDR_Msk             (0x1U << LCD_SR_UDR_Pos)                    /*!< 0x00000004 */
  3728. #define LCD_SR_UDR                 LCD_SR_UDR_Msk                              /*!< Update Display Request Bit */
  3729. #define LCD_SR_UDD_Pos             (3U)                                        
  3730. #define LCD_SR_UDD_Msk             (0x1U << LCD_SR_UDD_Pos)                    /*!< 0x00000008 */
  3731. #define LCD_SR_UDD                 LCD_SR_UDD_Msk                              /*!< Update Display Done Flag Bit */
  3732. #define LCD_SR_RDY_Pos             (4U)                                        
  3733. #define LCD_SR_RDY_Msk             (0x1U << LCD_SR_RDY_Pos)                    /*!< 0x00000010 */
  3734. #define LCD_SR_RDY                 LCD_SR_RDY_Msk                              /*!< Ready Flag Bit */
  3735. #define LCD_SR_FCRSR_Pos           (5U)                                        
  3736. #define LCD_SR_FCRSR_Msk           (0x1U << LCD_SR_FCRSR_Pos)                  /*!< 0x00000020 */
  3737. #define LCD_SR_FCRSR               LCD_SR_FCRSR_Msk                            /*!< LCD FCR Register Synchronization Flag Bit */
  3738.  
  3739. /*******************  Bit definition for LCD_CLR register  ********************/
  3740. #define LCD_CLR_SOFC_Pos           (1U)                                        
  3741. #define LCD_CLR_SOFC_Msk           (0x1U << LCD_CLR_SOFC_Pos)                  /*!< 0x00000002 */
  3742. #define LCD_CLR_SOFC               LCD_CLR_SOFC_Msk                            /*!< Start Of Frame Flag Clear Bit */
  3743. #define LCD_CLR_UDDC_Pos           (3U)                                        
  3744. #define LCD_CLR_UDDC_Msk           (0x1U << LCD_CLR_UDDC_Pos)                  /*!< 0x00000008 */
  3745. #define LCD_CLR_UDDC               LCD_CLR_UDDC_Msk                            /*!< Update Display Done Flag Clear Bit */
  3746.  
  3747. /*******************  Bit definition for LCD_RAM register  ********************/
  3748. #define LCD_RAM_SEGMENT_DATA_Pos   (0U)                                        
  3749. #define LCD_RAM_SEGMENT_DATA_Msk   (0xFFFFFFFFU << LCD_RAM_SEGMENT_DATA_Pos)   /*!< 0xFFFFFFFF */
  3750. #define LCD_RAM_SEGMENT_DATA       LCD_RAM_SEGMENT_DATA_Msk                    /*!< Segment Data Bits */
  3751.  
  3752. /******************************************************************************/
  3753. /*                                                                            */
  3754. /*                          Power Control (PWR)                               */
  3755. /*                                                                            */
  3756. /******************************************************************************/
  3757.  
  3758. #define PWR_PVD_SUPPORT                       /*!< PWR feature available only on specific devices: Power Voltage Detection feature */
  3759.  
  3760. /********************  Bit definition for PWR_CR register  ********************/
  3761. #define PWR_CR_LPSDSR_Pos                   (0U)                              
  3762. #define PWR_CR_LPSDSR_Msk                   (0x1U << PWR_CR_LPSDSR_Pos)        /*!< 0x00000001 */
  3763. #define PWR_CR_LPSDSR                       PWR_CR_LPSDSR_Msk                  /*!< Low-power deepsleep/sleep/low power run */
  3764. #define PWR_CR_PDDS_Pos                     (1U)                              
  3765. #define PWR_CR_PDDS_Msk                     (0x1U << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
  3766. #define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
  3767. #define PWR_CR_CWUF_Pos                     (2U)                              
  3768. #define PWR_CR_CWUF_Msk                     (0x1U << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
  3769. #define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
  3770. #define PWR_CR_CSBF_Pos                     (3U)                              
  3771. #define PWR_CR_CSBF_Msk                     (0x1U << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
  3772. #define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
  3773. #define PWR_CR_PVDE_Pos                     (4U)                              
  3774. #define PWR_CR_PVDE_Msk                     (0x1U << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
  3775. #define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
  3776.  
  3777. #define PWR_CR_PLS_Pos                      (5U)                              
  3778. #define PWR_CR_PLS_Msk                      (0x7U << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
  3779. #define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
  3780. #define PWR_CR_PLS_0                        (0x1U << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
  3781. #define PWR_CR_PLS_1                        (0x2U << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
  3782. #define PWR_CR_PLS_2                        (0x4U << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
  3783.  
  3784. /*!< PVD level configuration */
  3785. #define PWR_CR_PLS_LEV0                     (0x00000000U)                      /*!< PVD level 0 */
  3786. #define PWR_CR_PLS_LEV1                     (0x00000020U)                      /*!< PVD level 1 */
  3787. #define PWR_CR_PLS_LEV2                     (0x00000040U)                      /*!< PVD level 2 */
  3788. #define PWR_CR_PLS_LEV3                     (0x00000060U)                      /*!< PVD level 3 */
  3789. #define PWR_CR_PLS_LEV4                     (0x00000080U)                      /*!< PVD level 4 */
  3790. #define PWR_CR_PLS_LEV5                     (0x000000A0U)                      /*!< PVD level 5 */
  3791. #define PWR_CR_PLS_LEV6                     (0x000000C0U)                      /*!< PVD level 6 */
  3792. #define PWR_CR_PLS_LEV7                     (0x000000E0U)                      /*!< PVD level 7 */
  3793.  
  3794. #define PWR_CR_DBP_Pos                      (8U)                              
  3795. #define PWR_CR_DBP_Msk                      (0x1U << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
  3796. #define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
  3797. #define PWR_CR_ULP_Pos                      (9U)                              
  3798. #define PWR_CR_ULP_Msk                      (0x1U << PWR_CR_ULP_Pos)           /*!< 0x00000200 */
  3799. #define PWR_CR_ULP                          PWR_CR_ULP_Msk                     /*!< Ultra Low Power mode */
  3800. #define PWR_CR_FWU_Pos                      (10U)                              
  3801. #define PWR_CR_FWU_Msk                      (0x1U << PWR_CR_FWU_Pos)           /*!< 0x00000400 */
  3802. #define PWR_CR_FWU                          PWR_CR_FWU_Msk                     /*!< Fast wakeup */
  3803.  
  3804. #define PWR_CR_VOS_Pos                      (11U)                              
  3805. #define PWR_CR_VOS_Msk                      (0x3U << PWR_CR_VOS_Pos)           /*!< 0x00001800 */
  3806. #define PWR_CR_VOS                          PWR_CR_VOS_Msk                     /*!< VOS[1:0] bits (Voltage scaling range selection) */
  3807. #define PWR_CR_VOS_0                        (0x1U << PWR_CR_VOS_Pos)           /*!< 0x00000800 */
  3808. #define PWR_CR_VOS_1                        (0x2U << PWR_CR_VOS_Pos)           /*!< 0x00001000 */
  3809. #define PWR_CR_LPRUN_Pos                    (14U)                              
  3810. #define PWR_CR_LPRUN_Msk                    (0x1U << PWR_CR_LPRUN_Pos)         /*!< 0x00004000 */
  3811. #define PWR_CR_LPRUN                        PWR_CR_LPRUN_Msk                   /*!< Low power run mode */
  3812.  
  3813. /*******************  Bit definition for PWR_CSR register  ********************/
  3814. #define PWR_CSR_WUF_Pos                     (0U)                              
  3815. #define PWR_CSR_WUF_Msk                     (0x1U << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
  3816. #define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
  3817. #define PWR_CSR_SBF_Pos                     (1U)                              
  3818. #define PWR_CSR_SBF_Msk                     (0x1U << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
  3819. #define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
  3820. #define PWR_CSR_PVDO_Pos                    (2U)                              
  3821. #define PWR_CSR_PVDO_Msk                    (0x1U << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
  3822. #define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
  3823. #define PWR_CSR_VREFINTRDYF_Pos             (3U)                              
  3824. #define PWR_CSR_VREFINTRDYF_Msk             (0x1U << PWR_CSR_VREFINTRDYF_Pos)  /*!< 0x00000008 */
  3825. #define PWR_CSR_VREFINTRDYF                 PWR_CSR_VREFINTRDYF_Msk            /*!< Internal voltage reference (VREFINT) ready flag */
  3826. #define PWR_CSR_VOSF_Pos                    (4U)                              
  3827. #define PWR_CSR_VOSF_Msk                    (0x1U << PWR_CSR_VOSF_Pos)         /*!< 0x00000010 */
  3828. #define PWR_CSR_VOSF                        PWR_CSR_VOSF_Msk                   /*!< Voltage Scaling select flag */
  3829. #define PWR_CSR_REGLPF_Pos                  (5U)                              
  3830. #define PWR_CSR_REGLPF_Msk                  (0x1U << PWR_CSR_REGLPF_Pos)       /*!< 0x00000020 */
  3831. #define PWR_CSR_REGLPF                      PWR_CSR_REGLPF_Msk                 /*!< Regulator LP flag */
  3832.  
  3833. #define PWR_CSR_EWUP1_Pos                   (8U)                              
  3834. #define PWR_CSR_EWUP1_Msk                   (0x1U << PWR_CSR_EWUP1_Pos)        /*!< 0x00000100 */
  3835. #define PWR_CSR_EWUP1                       PWR_CSR_EWUP1_Msk                  /*!< Enable WKUP pin 1 */
  3836. #define PWR_CSR_EWUP2_Pos                   (9U)                              
  3837. #define PWR_CSR_EWUP2_Msk                   (0x1U << PWR_CSR_EWUP2_Pos)        /*!< 0x00000200 */
  3838. #define PWR_CSR_EWUP2                       PWR_CSR_EWUP2_Msk                  /*!< Enable WKUP pin 2 */
  3839. #define PWR_CSR_EWUP3_Pos                   (10U)                              
  3840. #define PWR_CSR_EWUP3_Msk                   (0x1U << PWR_CSR_EWUP3_Pos)        /*!< 0x00000400 */
  3841. #define PWR_CSR_EWUP3                       PWR_CSR_EWUP3_Msk                  /*!< Enable WKUP pin 3 */
  3842.  
  3843. /******************************************************************************/
  3844. /*                                                                            */
  3845. /*                      Reset and Clock Control (RCC)                         */
  3846. /*                                                                            */
  3847. /******************************************************************************/
  3848. /********************  Bit definition for RCC_CR register  ********************/
  3849. #define RCC_CR_HSION_Pos                    (0U)                              
  3850. #define RCC_CR_HSION_Msk                    (0x1U << RCC_CR_HSION_Pos)         /*!< 0x00000001 */
  3851. #define RCC_CR_HSION                        RCC_CR_HSION_Msk                   /*!< Internal High Speed clock enable */
  3852. #define RCC_CR_HSIRDY_Pos                   (1U)                              
  3853. #define RCC_CR_HSIRDY_Msk                   (0x1U << RCC_CR_HSIRDY_Pos)        /*!< 0x00000002 */
  3854. #define RCC_CR_HSIRDY                       RCC_CR_HSIRDY_Msk                  /*!< Internal High Speed clock ready flag */
  3855.  
  3856. #define RCC_CR_MSION_Pos                    (8U)                              
  3857. #define RCC_CR_MSION_Msk                    (0x1U << RCC_CR_MSION_Pos)         /*!< 0x00000100 */
  3858. #define RCC_CR_MSION                        RCC_CR_MSION_Msk                   /*!< Internal Multi Speed clock enable */
  3859. #define RCC_CR_MSIRDY_Pos                   (9U)                              
  3860. #define RCC_CR_MSIRDY_Msk                   (0x1U << RCC_CR_MSIRDY_Pos)        /*!< 0x00000200 */
  3861. #define RCC_CR_MSIRDY                       RCC_CR_MSIRDY_Msk                  /*!< Internal Multi Speed clock ready flag */
  3862.  
  3863. #define RCC_CR_HSEON_Pos                    (16U)                              
  3864. #define RCC_CR_HSEON_Msk                    (0x1U << RCC_CR_HSEON_Pos)         /*!< 0x00010000 */
  3865. #define RCC_CR_HSEON                        RCC_CR_HSEON_Msk                   /*!< External High Speed clock enable */
  3866. #define RCC_CR_HSERDY_Pos                   (17U)                              
  3867. #define RCC_CR_HSERDY_Msk                   (0x1U << RCC_CR_HSERDY_Pos)        /*!< 0x00020000 */
  3868. #define RCC_CR_HSERDY                       RCC_CR_HSERDY_Msk                  /*!< External High Speed clock ready flag */
  3869. #define RCC_CR_HSEBYP_Pos                   (18U)                              
  3870. #define RCC_CR_HSEBYP_Msk                   (0x1U << RCC_CR_HSEBYP_Pos)        /*!< 0x00040000 */
  3871. #define RCC_CR_HSEBYP                       RCC_CR_HSEBYP_Msk                  /*!< External High Speed clock Bypass */
  3872.  
  3873. #define RCC_CR_PLLON_Pos                    (24U)                              
  3874. #define RCC_CR_PLLON_Msk                    (0x1U << RCC_CR_PLLON_Pos)         /*!< 0x01000000 */
  3875. #define RCC_CR_PLLON                        RCC_CR_PLLON_Msk                   /*!< PLL enable */
  3876. #define RCC_CR_PLLRDY_Pos                   (25U)                              
  3877. #define RCC_CR_PLLRDY_Msk                   (0x1U << RCC_CR_PLLRDY_Pos)        /*!< 0x02000000 */
  3878. #define RCC_CR_PLLRDY                       RCC_CR_PLLRDY_Msk                  /*!< PLL clock ready flag */
  3879. #define RCC_CR_CSSON_Pos                    (28U)                              
  3880. #define RCC_CR_CSSON_Msk                    (0x1U << RCC_CR_CSSON_Pos)         /*!< 0x10000000 */
  3881. #define RCC_CR_CSSON                        RCC_CR_CSSON_Msk                   /*!< Clock Security System enable */
  3882.  
  3883. #define RCC_CR_RTCPRE_Pos                   (29U)                              
  3884. #define RCC_CR_RTCPRE_Msk                   (0x3U << RCC_CR_RTCPRE_Pos)        /*!< 0x60000000 */
  3885. #define RCC_CR_RTCPRE                       RCC_CR_RTCPRE_Msk                  /*!< RTC/LCD Prescaler */
  3886. #define RCC_CR_RTCPRE_0                     (0x20000000U)                      /*!< Bit0 */
  3887. #define RCC_CR_RTCPRE_1                     (0x40000000U)                      /*!< Bit1 */
  3888.  
  3889. /********************  Bit definition for RCC_ICSCR register  *****************/
  3890. #define RCC_ICSCR_HSICAL_Pos                (0U)                              
  3891. #define RCC_ICSCR_HSICAL_Msk                (0xFFU << RCC_ICSCR_HSICAL_Pos)    /*!< 0x000000FF */
  3892. #define RCC_ICSCR_HSICAL                    RCC_ICSCR_HSICAL_Msk               /*!< Internal High Speed clock Calibration */
  3893. #define RCC_ICSCR_HSITRIM_Pos               (8U)                              
  3894. #define RCC_ICSCR_HSITRIM_Msk               (0x1FU << RCC_ICSCR_HSITRIM_Pos)   /*!< 0x00001F00 */
  3895. #define RCC_ICSCR_HSITRIM                   RCC_ICSCR_HSITRIM_Msk              /*!< Internal High Speed clock trimming */
  3896.  
  3897. #define RCC_ICSCR_MSIRANGE_Pos              (13U)                              
  3898. #define RCC_ICSCR_MSIRANGE_Msk              (0x7U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000E000 */
  3899. #define RCC_ICSCR_MSIRANGE                  RCC_ICSCR_MSIRANGE_Msk             /*!< Internal Multi Speed clock Range */
  3900. #define RCC_ICSCR_MSIRANGE_0                (0x0U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00000000 */
  3901. #define RCC_ICSCR_MSIRANGE_1                (0x1U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00002000 */
  3902. #define RCC_ICSCR_MSIRANGE_2                (0x2U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00004000 */
  3903. #define RCC_ICSCR_MSIRANGE_3                (0x3U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00006000 */
  3904. #define RCC_ICSCR_MSIRANGE_4                (0x4U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00008000 */
  3905. #define RCC_ICSCR_MSIRANGE_5                (0x5U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000A000 */
  3906. #define RCC_ICSCR_MSIRANGE_6                (0x6U << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000C000 */
  3907. #define RCC_ICSCR_MSICAL_Pos                (16U)                              
  3908. #define RCC_ICSCR_MSICAL_Msk                (0xFFU << RCC_ICSCR_MSICAL_Pos)    /*!< 0x00FF0000 */
  3909. #define RCC_ICSCR_MSICAL                    RCC_ICSCR_MSICAL_Msk               /*!< Internal Multi Speed clock Calibration */
  3910. #define RCC_ICSCR_MSITRIM_Pos               (24U)                              
  3911. #define RCC_ICSCR_MSITRIM_Msk               (0xFFU << RCC_ICSCR_MSITRIM_Pos)   /*!< 0xFF000000 */
  3912. #define RCC_ICSCR_MSITRIM                   RCC_ICSCR_MSITRIM_Msk              /*!< Internal Multi Speed clock trimming */
  3913.  
  3914. /********************  Bit definition for RCC_CFGR register  ******************/
  3915. #define RCC_CFGR_SW_Pos                     (0U)                              
  3916. #define RCC_CFGR_SW_Msk                     (0x3U << RCC_CFGR_SW_Pos)          /*!< 0x00000003 */
  3917. #define RCC_CFGR_SW                         RCC_CFGR_SW_Msk                    /*!< SW[1:0] bits (System clock Switch) */
  3918. #define RCC_CFGR_SW_0                       (0x1U << RCC_CFGR_SW_Pos)          /*!< 0x00000001 */
  3919. #define RCC_CFGR_SW_1                       (0x2U << RCC_CFGR_SW_Pos)          /*!< 0x00000002 */
  3920.  
  3921. /*!< SW configuration */
  3922. #define RCC_CFGR_SW_MSI                     (0x00000000U)                      /*!< MSI selected as system clock */
  3923. #define RCC_CFGR_SW_HSI                     (0x00000001U)                      /*!< HSI selected as system clock */
  3924. #define RCC_CFGR_SW_HSE                     (0x00000002U)                      /*!< HSE selected as system clock */
  3925. #define RCC_CFGR_SW_PLL                     (0x00000003U)                      /*!< PLL selected as system clock */
  3926.  
  3927. #define RCC_CFGR_SWS_Pos                    (2U)                              
  3928. #define RCC_CFGR_SWS_Msk                    (0x3U << RCC_CFGR_SWS_Pos)         /*!< 0x0000000C */
  3929. #define RCC_CFGR_SWS                        RCC_CFGR_SWS_Msk                   /*!< SWS[1:0] bits (System Clock Switch Status) */
  3930. #define RCC_CFGR_SWS_0                      (0x1U << RCC_CFGR_SWS_Pos)         /*!< 0x00000004 */
  3931. #define RCC_CFGR_SWS_1                      (0x2U << RCC_CFGR_SWS_Pos)         /*!< 0x00000008 */
  3932.  
  3933. /*!< SWS configuration */
  3934. #define RCC_CFGR_SWS_MSI                    (0x00000000U)                      /*!< MSI oscillator used as system clock */
  3935. #define RCC_CFGR_SWS_HSI                    (0x00000004U)                      /*!< HSI oscillator used as system clock */
  3936. #define RCC_CFGR_SWS_HSE                    (0x00000008U)                      /*!< HSE oscillator used as system clock */
  3937. #define RCC_CFGR_SWS_PLL                    (0x0000000CU)                      /*!< PLL used as system clock */
  3938.  
  3939. #define RCC_CFGR_HPRE_Pos                   (4U)                              
  3940. #define RCC_CFGR_HPRE_Msk                   (0xFU << RCC_CFGR_HPRE_Pos)        /*!< 0x000000F0 */
  3941. #define RCC_CFGR_HPRE                       RCC_CFGR_HPRE_Msk                  /*!< HPRE[3:0] bits (AHB prescaler) */
  3942. #define RCC_CFGR_HPRE_0                     (0x1U << RCC_CFGR_HPRE_Pos)        /*!< 0x00000010 */
  3943. #define RCC_CFGR_HPRE_1                     (0x2U << RCC_CFGR_HPRE_Pos)        /*!< 0x00000020 */
  3944. #define RCC_CFGR_HPRE_2                     (0x4U << RCC_CFGR_HPRE_Pos)        /*!< 0x00000040 */
  3945. #define RCC_CFGR_HPRE_3                     (0x8U << RCC_CFGR_HPRE_Pos)        /*!< 0x00000080 */
  3946.  
  3947. /*!< HPRE configuration */
  3948. #define RCC_CFGR_HPRE_DIV1                  (0x00000000U)                      /*!< SYSCLK not divided */
  3949. #define RCC_CFGR_HPRE_DIV2                  (0x00000080U)                      /*!< SYSCLK divided by 2 */
  3950. #define RCC_CFGR_HPRE_DIV4                  (0x00000090U)                      /*!< SYSCLK divided by 4 */
  3951. #define RCC_CFGR_HPRE_DIV8                  (0x000000A0U)                      /*!< SYSCLK divided by 8 */
  3952. #define RCC_CFGR_HPRE_DIV16                 (0x000000B0U)                      /*!< SYSCLK divided by 16 */
  3953. #define RCC_CFGR_HPRE_DIV64                 (0x000000C0U)                      /*!< SYSCLK divided by 64 */
  3954. #define RCC_CFGR_HPRE_DIV128                (0x000000D0U)                      /*!< SYSCLK divided by 128 */
  3955. #define RCC_CFGR_HPRE_DIV256                (0x000000E0U)                      /*!< SYSCLK divided by 256 */
  3956. #define RCC_CFGR_HPRE_DIV512                (0x000000F0U)                      /*!< SYSCLK divided by 512 */
  3957.  
  3958. #define RCC_CFGR_PPRE1_Pos                  (8U)                              
  3959. #define RCC_CFGR_PPRE1_Msk                  (0x7U << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000700 */
  3960. #define RCC_CFGR_PPRE1                      RCC_CFGR_PPRE1_Msk                 /*!< PRE1[2:0] bits (APB1 prescaler) */
  3961. #define RCC_CFGR_PPRE1_0                    (0x1U << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000100 */
  3962. #define RCC_CFGR_PPRE1_1                    (0x2U << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000200 */
  3963. #define RCC_CFGR_PPRE1_2                    (0x4U << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000400 */
  3964.  
  3965. /*!< PPRE1 configuration */
  3966. #define RCC_CFGR_PPRE1_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
  3967. #define RCC_CFGR_PPRE1_DIV2                 (0x00000400U)                      /*!< HCLK divided by 2 */
  3968. #define RCC_CFGR_PPRE1_DIV4                 (0x00000500U)                      /*!< HCLK divided by 4 */
  3969. #define RCC_CFGR_PPRE1_DIV8                 (0x00000600U)                      /*!< HCLK divided by 8 */
  3970. #define RCC_CFGR_PPRE1_DIV16                (0x00000700U)                      /*!< HCLK divided by 16 */
  3971.  
  3972. #define RCC_CFGR_PPRE2_Pos                  (11U)                              
  3973. #define RCC_CFGR_PPRE2_Msk                  (0x7U << RCC_CFGR_PPRE2_Pos)       /*!< 0x00003800 */
  3974. #define RCC_CFGR_PPRE2                      RCC_CFGR_PPRE2_Msk                 /*!< PRE2[2:0] bits (APB2 prescaler) */
  3975. #define RCC_CFGR_PPRE2_0                    (0x1U << RCC_CFGR_PPRE2_Pos)       /*!< 0x00000800 */
  3976. #define RCC_CFGR_PPRE2_1                    (0x2U << RCC_CFGR_PPRE2_Pos)       /*!< 0x00001000 */
  3977. #define RCC_CFGR_PPRE2_2                    (0x4U << RCC_CFGR_PPRE2_Pos)       /*!< 0x00002000 */
  3978.  
  3979. /*!< PPRE2 configuration */
  3980. #define RCC_CFGR_PPRE2_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
  3981. #define RCC_CFGR_PPRE2_DIV2                 (0x00002000U)                      /*!< HCLK divided by 2 */
  3982. #define RCC_CFGR_PPRE2_DIV4                 (0x00002800U)                      /*!< HCLK divided by 4 */
  3983. #define RCC_CFGR_PPRE2_DIV8                 (0x00003000U)                      /*!< HCLK divided by 8 */
  3984. #define RCC_CFGR_PPRE2_DIV16                (0x00003800U)                      /*!< HCLK divided by 16 */
  3985.  
  3986. /*!< PLL entry clock source*/
  3987. #define RCC_CFGR_PLLSRC_Pos                 (16U)                              
  3988. #define RCC_CFGR_PLLSRC_Msk                 (0x1U << RCC_CFGR_PLLSRC_Pos)      /*!< 0x00010000 */
  3989. #define RCC_CFGR_PLLSRC                     RCC_CFGR_PLLSRC_Msk                /*!< PLL entry clock source */
  3990.  
  3991. #define RCC_CFGR_PLLSRC_HSI                 (0x00000000U)                      /*!< HSI as PLL entry clock source */
  3992. #define RCC_CFGR_PLLSRC_HSE                 (0x00010000U)                      /*!< HSE as PLL entry clock source */
  3993.  
  3994.  
  3995. /*!< PLLMUL configuration */
  3996. #define RCC_CFGR_PLLMUL_Pos                 (18U)                              
  3997. #define RCC_CFGR_PLLMUL_Msk                 (0xFU << RCC_CFGR_PLLMUL_Pos)      /*!< 0x003C0000 */
  3998. #define RCC_CFGR_PLLMUL                     RCC_CFGR_PLLMUL_Msk                /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
  3999. #define RCC_CFGR_PLLMUL_0                   (0x1U << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00040000 */
  4000. #define RCC_CFGR_PLLMUL_1                   (0x2U << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00080000 */
  4001. #define RCC_CFGR_PLLMUL_2                   (0x4U << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00100000 */
  4002. #define RCC_CFGR_PLLMUL_3                   (0x8U << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00200000 */
  4003.  
  4004. /*!< PLLMUL configuration */
  4005. #define RCC_CFGR_PLLMUL3                    (0x00000000U)                      /*!< PLL input clock * 3 */
  4006. #define RCC_CFGR_PLLMUL4                    (0x00040000U)                      /*!< PLL input clock * 4 */
  4007. #define RCC_CFGR_PLLMUL6                    (0x00080000U)                      /*!< PLL input clock * 6 */
  4008. #define RCC_CFGR_PLLMUL8                    (0x000C0000U)                      /*!< PLL input clock * 8 */
  4009. #define RCC_CFGR_PLLMUL12                   (0x00100000U)                      /*!< PLL input clock * 12 */
  4010. #define RCC_CFGR_PLLMUL16                   (0x00140000U)                      /*!< PLL input clock * 16 */
  4011. #define RCC_CFGR_PLLMUL24                   (0x00180000U)                      /*!< PLL input clock * 24 */
  4012. #define RCC_CFGR_PLLMUL32                   (0x001C0000U)                      /*!< PLL input clock * 32 */
  4013. #define RCC_CFGR_PLLMUL48                   (0x00200000U)                      /*!< PLL input clock * 48 */
  4014.  
  4015. /*!< PLLDIV configuration */
  4016. #define RCC_CFGR_PLLDIV_Pos                 (22U)                              
  4017. #define RCC_CFGR_PLLDIV_Msk                 (0x3U << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00C00000 */
  4018. #define RCC_CFGR_PLLDIV                     RCC_CFGR_PLLDIV_Msk                /*!< PLLDIV[1:0] bits (PLL Output Division) */
  4019. #define RCC_CFGR_PLLDIV_0                   (0x1U << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00400000 */
  4020. #define RCC_CFGR_PLLDIV_1                   (0x2U << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00800000 */
  4021.  
  4022.  
  4023. /*!< PLLDIV configuration */
  4024. #define RCC_CFGR_PLLDIV1                    (0x00000000U)                      /*!< PLL clock output = CKVCO / 1 */
  4025. #define RCC_CFGR_PLLDIV2_Pos                (22U)                              
  4026. #define RCC_CFGR_PLLDIV2_Msk                (0x1U << RCC_CFGR_PLLDIV2_Pos)     /*!< 0x00400000 */
  4027. #define RCC_CFGR_PLLDIV2                    RCC_CFGR_PLLDIV2_Msk               /*!< PLL clock output = CKVCO / 2 */
  4028. #define RCC_CFGR_PLLDIV3_Pos                (23U)                              
  4029. #define RCC_CFGR_PLLDIV3_Msk                (0x1U << RCC_CFGR_PLLDIV3_Pos)     /*!< 0x00800000 */
  4030. #define RCC_CFGR_PLLDIV3                    RCC_CFGR_PLLDIV3_Msk               /*!< PLL clock output = CKVCO / 3 */
  4031. #define RCC_CFGR_PLLDIV4_Pos                (22U)                              
  4032. #define RCC_CFGR_PLLDIV4_Msk                (0x3U << RCC_CFGR_PLLDIV4_Pos)     /*!< 0x00C00000 */
  4033. #define RCC_CFGR_PLLDIV4                    RCC_CFGR_PLLDIV4_Msk               /*!< PLL clock output = CKVCO / 4 */
  4034.  
  4035.  
  4036. #define RCC_CFGR_MCOSEL_Pos                 (24U)                              
  4037. #define RCC_CFGR_MCOSEL_Msk                 (0x7U << RCC_CFGR_MCOSEL_Pos)      /*!< 0x07000000 */
  4038. #define RCC_CFGR_MCOSEL                     RCC_CFGR_MCOSEL_Msk                /*!< MCO[2:0] bits (Microcontroller Clock Output) */
  4039. #define RCC_CFGR_MCOSEL_0                   (0x1U << RCC_CFGR_MCOSEL_Pos)      /*!< 0x01000000 */
  4040. #define RCC_CFGR_MCOSEL_1                   (0x2U << RCC_CFGR_MCOSEL_Pos)      /*!< 0x02000000 */
  4041. #define RCC_CFGR_MCOSEL_2                   (0x4U << RCC_CFGR_MCOSEL_Pos)      /*!< 0x04000000 */
  4042.  
  4043. /*!< MCO configuration */
  4044. #define RCC_CFGR_MCOSEL_NOCLOCK             (0x00000000U)                      /*!< No clock */
  4045. #define RCC_CFGR_MCOSEL_SYSCLK_Pos          (24U)                              
  4046. #define RCC_CFGR_MCOSEL_SYSCLK_Msk          (0x1U << RCC_CFGR_MCOSEL_SYSCLK_Pos) /*!< 0x01000000 */
  4047. #define RCC_CFGR_MCOSEL_SYSCLK              RCC_CFGR_MCOSEL_SYSCLK_Msk         /*!< System clock selected */
  4048. #define RCC_CFGR_MCOSEL_HSI_Pos             (25U)                              
  4049. #define RCC_CFGR_MCOSEL_HSI_Msk             (0x1U << RCC_CFGR_MCOSEL_HSI_Pos)  /*!< 0x02000000 */
  4050. #define RCC_CFGR_MCOSEL_HSI                 RCC_CFGR_MCOSEL_HSI_Msk            /*!< Internal 16 MHz RC oscillator clock selected */
  4051. #define RCC_CFGR_MCOSEL_MSI_Pos             (24U)                              
  4052. #define RCC_CFGR_MCOSEL_MSI_Msk             (0x3U << RCC_CFGR_MCOSEL_MSI_Pos)  /*!< 0x03000000 */
  4053. #define RCC_CFGR_MCOSEL_MSI                 RCC_CFGR_MCOSEL_MSI_Msk            /*!< Internal Medium Speed RC oscillator clock selected */
  4054. #define RCC_CFGR_MCOSEL_HSE_Pos             (26U)                              
  4055. #define RCC_CFGR_MCOSEL_HSE_Msk             (0x1U << RCC_CFGR_MCOSEL_HSE_Pos)  /*!< 0x04000000 */
  4056. #define RCC_CFGR_MCOSEL_HSE                 RCC_CFGR_MCOSEL_HSE_Msk            /*!< External 1-25 MHz oscillator clock selected */
  4057. #define RCC_CFGR_MCOSEL_PLL_Pos             (24U)                              
  4058. #define RCC_CFGR_MCOSEL_PLL_Msk             (0x5U << RCC_CFGR_MCOSEL_PLL_Pos)  /*!< 0x05000000 */
  4059. #define RCC_CFGR_MCOSEL_PLL                 RCC_CFGR_MCOSEL_PLL_Msk            /*!< PLL clock divided */
  4060. #define RCC_CFGR_MCOSEL_LSI_Pos             (25U)                              
  4061. #define RCC_CFGR_MCOSEL_LSI_Msk             (0x3U << RCC_CFGR_MCOSEL_LSI_Pos)  /*!< 0x06000000 */
  4062. #define RCC_CFGR_MCOSEL_LSI                 RCC_CFGR_MCOSEL_LSI_Msk            /*!< LSI selected */
  4063. #define RCC_CFGR_MCOSEL_LSE_Pos             (24U)                              
  4064. #define RCC_CFGR_MCOSEL_LSE_Msk             (0x7U << RCC_CFGR_MCOSEL_LSE_Pos)  /*!< 0x07000000 */
  4065. #define RCC_CFGR_MCOSEL_LSE                 RCC_CFGR_MCOSEL_LSE_Msk            /*!< LSE selected */
  4066.  
  4067. #define RCC_CFGR_MCOPRE_Pos                 (28U)                              
  4068. #define RCC_CFGR_MCOPRE_Msk                 (0x7U << RCC_CFGR_MCOPRE_Pos)      /*!< 0x70000000 */
  4069. #define RCC_CFGR_MCOPRE                     RCC_CFGR_MCOPRE_Msk                /*!< MCOPRE[2:0] bits (Microcontroller Clock Output Prescaler) */
  4070. #define RCC_CFGR_MCOPRE_0                   (0x1U << RCC_CFGR_MCOPRE_Pos)      /*!< 0x10000000 */
  4071. #define RCC_CFGR_MCOPRE_1                   (0x2U << RCC_CFGR_MCOPRE_Pos)      /*!< 0x20000000 */
  4072. #define RCC_CFGR_MCOPRE_2                   (0x4U << RCC_CFGR_MCOPRE_Pos)      /*!< 0x40000000 */
  4073.  
  4074. /*!< MCO Prescaler configuration */
  4075. #define RCC_CFGR_MCOPRE_DIV1                (0x00000000U)                      /*!< MCO is divided by 1 */
  4076. #define RCC_CFGR_MCOPRE_DIV2                (0x10000000U)                      /*!< MCO is divided by 2 */
  4077. #define RCC_CFGR_MCOPRE_DIV4                (0x20000000U)                      /*!< MCO is divided by 4 */
  4078. #define RCC_CFGR_MCOPRE_DIV8                (0x30000000U)                      /*!< MCO is divided by 8 */
  4079. #define RCC_CFGR_MCOPRE_DIV16               (0x40000000U)                      /*!< MCO is divided by 16 */
  4080.  
  4081. /* Legacy aliases */
  4082. #define  RCC_CFGR_MCO_DIV1                  RCC_CFGR_MCOPRE_DIV1
  4083. #define  RCC_CFGR_MCO_DIV2                  RCC_CFGR_MCOPRE_DIV2
  4084. #define  RCC_CFGR_MCO_DIV4                  RCC_CFGR_MCOPRE_DIV4
  4085. #define  RCC_CFGR_MCO_DIV8                  RCC_CFGR_MCOPRE_DIV8
  4086. #define  RCC_CFGR_MCO_DIV16                 RCC_CFGR_MCOPRE_DIV16
  4087. #define  RCC_CFGR_MCO_NOCLOCK               RCC_CFGR_MCOSEL_NOCLOCK
  4088. #define  RCC_CFGR_MCO_SYSCLK                RCC_CFGR_MCOSEL_SYSCLK
  4089. #define  RCC_CFGR_MCO_HSI                   RCC_CFGR_MCOSEL_HSI
  4090. #define  RCC_CFGR_MCO_MSI                   RCC_CFGR_MCOSEL_MSI
  4091. #define  RCC_CFGR_MCO_HSE                   RCC_CFGR_MCOSEL_HSE
  4092. #define  RCC_CFGR_MCO_PLL                   RCC_CFGR_MCOSEL_PLL
  4093. #define  RCC_CFGR_MCO_LSI                   RCC_CFGR_MCOSEL_LSI
  4094. #define  RCC_CFGR_MCO_LSE                   RCC_CFGR_MCOSEL_LSE
  4095.  
  4096. /*!<******************  Bit definition for RCC_CIR register  ********************/
  4097. #define RCC_CIR_LSIRDYF_Pos                 (0U)                              
  4098. #define RCC_CIR_LSIRDYF_Msk                 (0x1U << RCC_CIR_LSIRDYF_Pos)      /*!< 0x00000001 */
  4099. #define RCC_CIR_LSIRDYF                     RCC_CIR_LSIRDYF_Msk                /*!< LSI Ready Interrupt flag */
  4100. #define RCC_CIR_LSERDYF_Pos                 (1U)                              
  4101. #define RCC_CIR_LSERDYF_Msk                 (0x1U << RCC_CIR_LSERDYF_Pos)      /*!< 0x00000002 */
  4102. #define RCC_CIR_LSERDYF                     RCC_CIR_LSERDYF_Msk                /*!< LSE Ready Interrupt flag */
  4103. #define RCC_CIR_HSIRDYF_Pos                 (2U)                              
  4104. #define RCC_CIR_HSIRDYF_Msk                 (0x1U << RCC_CIR_HSIRDYF_Pos)      /*!< 0x00000004 */
  4105. #define RCC_CIR_HSIRDYF                     RCC_CIR_HSIRDYF_Msk                /*!< HSI Ready Interrupt flag */
  4106. #define RCC_CIR_HSERDYF_Pos                 (3U)                              
  4107. #define RCC_CIR_HSERDYF_Msk                 (0x1U << RCC_CIR_HSERDYF_Pos)      /*!< 0x00000008 */
  4108. #define RCC_CIR_HSERDYF                     RCC_CIR_HSERDYF_Msk                /*!< HSE Ready Interrupt flag */
  4109. #define RCC_CIR_PLLRDYF_Pos                 (4U)                              
  4110. #define RCC_CIR_PLLRDYF_Msk                 (0x1U << RCC_CIR_PLLRDYF_Pos)      /*!< 0x00000010 */
  4111. #define RCC_CIR_PLLRDYF                     RCC_CIR_PLLRDYF_Msk                /*!< PLL Ready Interrupt flag */
  4112. #define RCC_CIR_MSIRDYF_Pos                 (5U)                              
  4113. #define RCC_CIR_MSIRDYF_Msk                 (0x1U << RCC_CIR_MSIRDYF_Pos)      /*!< 0x00000020 */
  4114. #define RCC_CIR_MSIRDYF                     RCC_CIR_MSIRDYF_Msk                /*!< MSI Ready Interrupt flag */
  4115. #define RCC_CIR_CSSF_Pos                    (7U)                              
  4116. #define RCC_CIR_CSSF_Msk                    (0x1U << RCC_CIR_CSSF_Pos)         /*!< 0x00000080 */
  4117. #define RCC_CIR_CSSF                        RCC_CIR_CSSF_Msk                   /*!< Clock Security System Interrupt flag */
  4118.  
  4119. #define RCC_CIR_LSIRDYIE_Pos                (8U)                              
  4120. #define RCC_CIR_LSIRDYIE_Msk                (0x1U << RCC_CIR_LSIRDYIE_Pos)     /*!< 0x00000100 */
  4121. #define RCC_CIR_LSIRDYIE                    RCC_CIR_LSIRDYIE_Msk               /*!< LSI Ready Interrupt Enable */
  4122. #define RCC_CIR_LSERDYIE_Pos                (9U)                              
  4123. #define RCC_CIR_LSERDYIE_Msk                (0x1U << RCC_CIR_LSERDYIE_Pos)     /*!< 0x00000200 */
  4124. #define RCC_CIR_LSERDYIE                    RCC_CIR_LSERDYIE_Msk               /*!< LSE Ready Interrupt Enable */
  4125. #define RCC_CIR_HSIRDYIE_Pos                (10U)                              
  4126. #define RCC_CIR_HSIRDYIE_Msk                (0x1U << RCC_CIR_HSIRDYIE_Pos)     /*!< 0x00000400 */
  4127. #define RCC_CIR_HSIRDYIE                    RCC_CIR_HSIRDYIE_Msk               /*!< HSI Ready Interrupt Enable */
  4128. #define RCC_CIR_HSERDYIE_Pos                (11U)                              
  4129. #define RCC_CIR_HSERDYIE_Msk                (0x1U << RCC_CIR_HSERDYIE_Pos)     /*!< 0x00000800 */
  4130. #define RCC_CIR_HSERDYIE                    RCC_CIR_HSERDYIE_Msk               /*!< HSE Ready Interrupt Enable */
  4131. #define RCC_CIR_PLLRDYIE_Pos                (12U)                              
  4132. #define RCC_CIR_PLLRDYIE_Msk                (0x1U << RCC_CIR_PLLRDYIE_Pos)     /*!< 0x00001000 */
  4133. #define RCC_CIR_PLLRDYIE                    RCC_CIR_PLLRDYIE_Msk               /*!< PLL Ready Interrupt Enable */
  4134. #define RCC_CIR_MSIRDYIE_Pos                (13U)                              
  4135. #define RCC_CIR_MSIRDYIE_Msk                (0x1U << RCC_CIR_MSIRDYIE_Pos)     /*!< 0x00002000 */
  4136. #define RCC_CIR_MSIRDYIE                    RCC_CIR_MSIRDYIE_Msk               /*!< MSI Ready Interrupt Enable */
  4137.  
  4138. #define RCC_CIR_LSIRDYC_Pos                 (16U)                              
  4139. #define RCC_CIR_LSIRDYC_Msk                 (0x1U << RCC_CIR_LSIRDYC_Pos)      /*!< 0x00010000 */
  4140. #define RCC_CIR_LSIRDYC                     RCC_CIR_LSIRDYC_Msk                /*!< LSI Ready Interrupt Clear */
  4141. #define RCC_CIR_LSERDYC_Pos                 (17U)                              
  4142. #define RCC_CIR_LSERDYC_Msk                 (0x1U << RCC_CIR_LSERDYC_Pos)      /*!< 0x00020000 */
  4143. #define RCC_CIR_LSERDYC                     RCC_CIR_LSERDYC_Msk                /*!< LSE Ready Interrupt Clear */
  4144. #define RCC_CIR_HSIRDYC_Pos                 (18U)                              
  4145. #define RCC_CIR_HSIRDYC_Msk                 (0x1U << RCC_CIR_HSIRDYC_Pos)      /*!< 0x00040000 */
  4146. #define RCC_CIR_HSIRDYC                     RCC_CIR_HSIRDYC_Msk                /*!< HSI Ready Interrupt Clear */
  4147. #define RCC_CIR_HSERDYC_Pos                 (19U)                              
  4148. #define RCC_CIR_HSERDYC_Msk                 (0x1U << RCC_CIR_HSERDYC_Pos)      /*!< 0x00080000 */
  4149. #define RCC_CIR_HSERDYC                     RCC_CIR_HSERDYC_Msk                /*!< HSE Ready Interrupt Clear */
  4150. #define RCC_CIR_PLLRDYC_Pos                 (20U)                              
  4151. #define RCC_CIR_PLLRDYC_Msk                 (0x1U << RCC_CIR_PLLRDYC_Pos)      /*!< 0x00100000 */
  4152. #define RCC_CIR_PLLRDYC                     RCC_CIR_PLLRDYC_Msk                /*!< PLL Ready Interrupt Clear */
  4153. #define RCC_CIR_MSIRDYC_Pos                 (21U)                              
  4154. #define RCC_CIR_MSIRDYC_Msk                 (0x1U << RCC_CIR_MSIRDYC_Pos)      /*!< 0x00200000 */
  4155. #define RCC_CIR_MSIRDYC                     RCC_CIR_MSIRDYC_Msk                /*!< MSI Ready Interrupt Clear */
  4156. #define RCC_CIR_CSSC_Pos                    (23U)                              
  4157. #define RCC_CIR_CSSC_Msk                    (0x1U << RCC_CIR_CSSC_Pos)         /*!< 0x00800000 */
  4158. #define RCC_CIR_CSSC                        RCC_CIR_CSSC_Msk                   /*!< Clock Security System Interrupt Clear */
  4159.  
  4160. /*****************  Bit definition for RCC_AHBRSTR register  ******************/
  4161. #define RCC_AHBRSTR_GPIOARST_Pos            (0U)                              
  4162. #define RCC_AHBRSTR_GPIOARST_Msk            (0x1U << RCC_AHBRSTR_GPIOARST_Pos) /*!< 0x00000001 */
  4163. #define RCC_AHBRSTR_GPIOARST                RCC_AHBRSTR_GPIOARST_Msk           /*!< GPIO port A reset */
  4164. #define RCC_AHBRSTR_GPIOBRST_Pos            (1U)                              
  4165. #define RCC_AHBRSTR_GPIOBRST_Msk            (0x1U << RCC_AHBRSTR_GPIOBRST_Pos) /*!< 0x00000002 */
  4166. #define RCC_AHBRSTR_GPIOBRST                RCC_AHBRSTR_GPIOBRST_Msk           /*!< GPIO port B reset */
  4167. #define RCC_AHBRSTR_GPIOCRST_Pos            (2U)                              
  4168. #define RCC_AHBRSTR_GPIOCRST_Msk            (0x1U << RCC_AHBRSTR_GPIOCRST_Pos) /*!< 0x00000004 */
  4169. #define RCC_AHBRSTR_GPIOCRST                RCC_AHBRSTR_GPIOCRST_Msk           /*!< GPIO port C reset */
  4170. #define RCC_AHBRSTR_GPIODRST_Pos            (3U)                              
  4171. #define RCC_AHBRSTR_GPIODRST_Msk            (0x1U << RCC_AHBRSTR_GPIODRST_Pos) /*!< 0x00000008 */
  4172. #define RCC_AHBRSTR_GPIODRST                RCC_AHBRSTR_GPIODRST_Msk           /*!< GPIO port D reset */
  4173. #define RCC_AHBRSTR_GPIOERST_Pos            (4U)                              
  4174. #define RCC_AHBRSTR_GPIOERST_Msk            (0x1U << RCC_AHBRSTR_GPIOERST_Pos) /*!< 0x00000010 */
  4175. #define RCC_AHBRSTR_GPIOERST                RCC_AHBRSTR_GPIOERST_Msk           /*!< GPIO port E reset */
  4176. #define RCC_AHBRSTR_GPIOHRST_Pos            (5U)                              
  4177. #define RCC_AHBRSTR_GPIOHRST_Msk            (0x1U << RCC_AHBRSTR_GPIOHRST_Pos) /*!< 0x00000020 */
  4178. #define RCC_AHBRSTR_GPIOHRST                RCC_AHBRSTR_GPIOHRST_Msk           /*!< GPIO port H reset */
  4179. #define RCC_AHBRSTR_CRCRST_Pos              (12U)                              
  4180. #define RCC_AHBRSTR_CRCRST_Msk              (0x1U << RCC_AHBRSTR_CRCRST_Pos)   /*!< 0x00001000 */
  4181. #define RCC_AHBRSTR_CRCRST                  RCC_AHBRSTR_CRCRST_Msk             /*!< CRC reset */
  4182. #define RCC_AHBRSTR_FLITFRST_Pos            (15U)                              
  4183. #define RCC_AHBRSTR_FLITFRST_Msk            (0x1U << RCC_AHBRSTR_FLITFRST_Pos) /*!< 0x00008000 */
  4184. #define RCC_AHBRSTR_FLITFRST                RCC_AHBRSTR_FLITFRST_Msk           /*!< FLITF reset */
  4185. #define RCC_AHBRSTR_DMA1RST_Pos             (24U)                              
  4186. #define RCC_AHBRSTR_DMA1RST_Msk             (0x1U << RCC_AHBRSTR_DMA1RST_Pos)  /*!< 0x01000000 */
  4187. #define RCC_AHBRSTR_DMA1RST                 RCC_AHBRSTR_DMA1RST_Msk            /*!< DMA1 reset */
  4188.  
  4189. /*****************  Bit definition for RCC_APB2RSTR register  *****************/
  4190. #define RCC_APB2RSTR_SYSCFGRST_Pos          (0U)                              
  4191. #define RCC_APB2RSTR_SYSCFGRST_Msk          (0x1U << RCC_APB2RSTR_SYSCFGRST_Pos) /*!< 0x00000001 */
  4192. #define RCC_APB2RSTR_SYSCFGRST              RCC_APB2RSTR_SYSCFGRST_Msk         /*!< System Configuration SYSCFG reset */
  4193. #define RCC_APB2RSTR_TIM9RST_Pos            (2U)                              
  4194. #define RCC_APB2RSTR_TIM9RST_Msk            (0x1U << RCC_APB2RSTR_TIM9RST_Pos) /*!< 0x00000004 */
  4195. #define RCC_APB2RSTR_TIM9RST                RCC_APB2RSTR_TIM9RST_Msk           /*!< TIM9 reset */
  4196. #define RCC_APB2RSTR_TIM10RST_Pos           (3U)                              
  4197. #define RCC_APB2RSTR_TIM10RST_Msk           (0x1U << RCC_APB2RSTR_TIM10RST_Pos) /*!< 0x00000008 */
  4198. #define RCC_APB2RSTR_TIM10RST               RCC_APB2RSTR_TIM10RST_Msk          /*!< TIM10 reset */
  4199. #define RCC_APB2RSTR_TIM11RST_Pos           (4U)                              
  4200. #define RCC_APB2RSTR_TIM11RST_Msk           (0x1U << RCC_APB2RSTR_TIM11RST_Pos) /*!< 0x00000010 */
  4201. #define RCC_APB2RSTR_TIM11RST               RCC_APB2RSTR_TIM11RST_Msk          /*!< TIM11 reset */
  4202. #define RCC_APB2RSTR_ADC1RST_Pos            (9U)                              
  4203. #define RCC_APB2RSTR_ADC1RST_Msk            (0x1U << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
  4204. #define RCC_APB2RSTR_ADC1RST                RCC_APB2RSTR_ADC1RST_Msk           /*!< ADC1 reset */
  4205. #define RCC_APB2RSTR_SPI1RST_Pos            (12U)                              
  4206. #define RCC_APB2RSTR_SPI1RST_Msk            (0x1U << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
  4207. #define RCC_APB2RSTR_SPI1RST                RCC_APB2RSTR_SPI1RST_Msk           /*!< SPI1 reset */
  4208. #define RCC_APB2RSTR_USART1RST_Pos          (14U)                              
  4209. #define RCC_APB2RSTR_USART1RST_Msk          (0x1U << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
  4210. #define RCC_APB2RSTR_USART1RST              RCC_APB2RSTR_USART1RST_Msk         /*!< USART1 reset */
  4211.  
  4212. /*****************  Bit definition for RCC_APB1RSTR register  *****************/
  4213. #define RCC_APB1RSTR_TIM2RST_Pos            (0U)                              
  4214. #define RCC_APB1RSTR_TIM2RST_Msk            (0x1U << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
  4215. #define RCC_APB1RSTR_TIM2RST                RCC_APB1RSTR_TIM2RST_Msk           /*!< Timer 2 reset */
  4216. #define RCC_APB1RSTR_TIM3RST_Pos            (1U)                              
  4217. #define RCC_APB1RSTR_TIM3RST_Msk            (0x1U << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
  4218. #define RCC_APB1RSTR_TIM3RST                RCC_APB1RSTR_TIM3RST_Msk           /*!< Timer 3 reset */
  4219. #define RCC_APB1RSTR_TIM4RST_Pos            (2U)                              
  4220. #define RCC_APB1RSTR_TIM4RST_Msk            (0x1U << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
  4221. #define RCC_APB1RSTR_TIM4RST                RCC_APB1RSTR_TIM4RST_Msk           /*!< Timer 4 reset */
  4222. #define RCC_APB1RSTR_TIM6RST_Pos            (4U)                              
  4223. #define RCC_APB1RSTR_TIM6RST_Msk            (0x1U << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
  4224. #define RCC_APB1RSTR_TIM6RST                RCC_APB1RSTR_TIM6RST_Msk           /*!< Timer 6 reset */
  4225. #define RCC_APB1RSTR_TIM7RST_Pos            (5U)                              
  4226. #define RCC_APB1RSTR_TIM7RST_Msk            (0x1U << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
  4227. #define RCC_APB1RSTR_TIM7RST                RCC_APB1RSTR_TIM7RST_Msk           /*!< Timer 7 reset */
  4228. #define RCC_APB1RSTR_LCDRST_Pos             (9U)                              
  4229. #define RCC_APB1RSTR_LCDRST_Msk             (0x1U << RCC_APB1RSTR_LCDRST_Pos)  /*!< 0x00000200 */
  4230. #define RCC_APB1RSTR_LCDRST                 RCC_APB1RSTR_LCDRST_Msk            /*!< LCD reset */
  4231. #define RCC_APB1RSTR_WWDGRST_Pos            (11U)                              
  4232. #define RCC_APB1RSTR_WWDGRST_Msk            (0x1U << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
  4233. #define RCC_APB1RSTR_WWDGRST                RCC_APB1RSTR_WWDGRST_Msk           /*!< Window Watchdog reset */
  4234. #define RCC_APB1RSTR_SPI2RST_Pos            (14U)                              
  4235. #define RCC_APB1RSTR_SPI2RST_Msk            (0x1U << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
  4236. #define RCC_APB1RSTR_SPI2RST                RCC_APB1RSTR_SPI2RST_Msk           /*!< SPI 2 reset */
  4237. #define RCC_APB1RSTR_USART2RST_Pos          (17U)                              
  4238. #define RCC_APB1RSTR_USART2RST_Msk          (0x1U << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
  4239. #define RCC_APB1RSTR_USART2RST              RCC_APB1RSTR_USART2RST_Msk         /*!< USART 2 reset */
  4240. #define RCC_APB1RSTR_USART3RST_Pos          (18U)                              
  4241. #define RCC_APB1RSTR_USART3RST_Msk          (0x1U << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
  4242. #define RCC_APB1RSTR_USART3RST              RCC_APB1RSTR_USART3RST_Msk         /*!< USART 3 reset */
  4243. #define RCC_APB1RSTR_I2C1RST_Pos            (21U)                              
  4244. #define RCC_APB1RSTR_I2C1RST_Msk            (0x1U << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
  4245. #define RCC_APB1RSTR_I2C1RST                RCC_APB1RSTR_I2C1RST_Msk           /*!< I2C 1 reset */
  4246. #define RCC_APB1RSTR_I2C2RST_Pos            (22U)                              
  4247. #define RCC_APB1RSTR_I2C2RST_Msk            (0x1U << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
  4248. #define RCC_APB1RSTR_I2C2RST                RCC_APB1RSTR_I2C2RST_Msk           /*!< I2C 2 reset */
  4249. #define RCC_APB1RSTR_USBRST_Pos             (23U)                              
  4250. #define RCC_APB1RSTR_USBRST_Msk             (0x1U << RCC_APB1RSTR_USBRST_Pos)  /*!< 0x00800000 */
  4251. #define RCC_APB1RSTR_USBRST                 RCC_APB1RSTR_USBRST_Msk            /*!< USB reset */
  4252. #define RCC_APB1RSTR_PWRRST_Pos             (28U)                              
  4253. #define RCC_APB1RSTR_PWRRST_Msk             (0x1U << RCC_APB1RSTR_PWRRST_Pos)  /*!< 0x10000000 */
  4254. #define RCC_APB1RSTR_PWRRST                 RCC_APB1RSTR_PWRRST_Msk            /*!< Power interface reset */
  4255. #define RCC_APB1RSTR_DACRST_Pos             (29U)                              
  4256. #define RCC_APB1RSTR_DACRST_Msk             (0x1U << RCC_APB1RSTR_DACRST_Pos)  /*!< 0x20000000 */
  4257. #define RCC_APB1RSTR_DACRST                 RCC_APB1RSTR_DACRST_Msk            /*!< DAC interface reset */
  4258. #define RCC_APB1RSTR_COMPRST_Pos            (31U)                              
  4259. #define RCC_APB1RSTR_COMPRST_Msk            (0x1U << RCC_APB1RSTR_COMPRST_Pos) /*!< 0x80000000 */
  4260. #define RCC_APB1RSTR_COMPRST                RCC_APB1RSTR_COMPRST_Msk           /*!< Comparator interface reset */
  4261.  
  4262. /******************  Bit definition for RCC_AHBENR register  ******************/
  4263. #define RCC_AHBENR_GPIOAEN_Pos              (0U)                              
  4264. #define RCC_AHBENR_GPIOAEN_Msk              (0x1U << RCC_AHBENR_GPIOAEN_Pos)   /*!< 0x00000001 */
  4265. #define RCC_AHBENR_GPIOAEN                  RCC_AHBENR_GPIOAEN_Msk             /*!< GPIO port A clock enable */
  4266. #define RCC_AHBENR_GPIOBEN_Pos              (1U)                              
  4267. #define RCC_AHBENR_GPIOBEN_Msk              (0x1U << RCC_AHBENR_GPIOBEN_Pos)   /*!< 0x00000002 */
  4268. #define RCC_AHBENR_GPIOBEN                  RCC_AHBENR_GPIOBEN_Msk             /*!< GPIO port B clock enable */
  4269. #define RCC_AHBENR_GPIOCEN_Pos              (2U)                              
  4270. #define RCC_AHBENR_GPIOCEN_Msk              (0x1U << RCC_AHBENR_GPIOCEN_Pos)   /*!< 0x00000004 */
  4271. #define RCC_AHBENR_GPIOCEN                  RCC_AHBENR_GPIOCEN_Msk             /*!< GPIO port C clock enable */
  4272. #define RCC_AHBENR_GPIODEN_Pos              (3U)                              
  4273. #define RCC_AHBENR_GPIODEN_Msk              (0x1U << RCC_AHBENR_GPIODEN_Pos)   /*!< 0x00000008 */
  4274. #define RCC_AHBENR_GPIODEN                  RCC_AHBENR_GPIODEN_Msk             /*!< GPIO port D clock enable */
  4275. #define RCC_AHBENR_GPIOEEN_Pos              (4U)                              
  4276. #define RCC_AHBENR_GPIOEEN_Msk              (0x1U << RCC_AHBENR_GPIOEEN_Pos)   /*!< 0x00000010 */
  4277. #define RCC_AHBENR_GPIOEEN                  RCC_AHBENR_GPIOEEN_Msk             /*!< GPIO port E clock enable */
  4278. #define RCC_AHBENR_GPIOHEN_Pos              (5U)                              
  4279. #define RCC_AHBENR_GPIOHEN_Msk              (0x1U << RCC_AHBENR_GPIOHEN_Pos)   /*!< 0x00000020 */
  4280. #define RCC_AHBENR_GPIOHEN                  RCC_AHBENR_GPIOHEN_Msk             /*!< GPIO port H clock enable */
  4281. #define RCC_AHBENR_CRCEN_Pos                (12U)                              
  4282. #define RCC_AHBENR_CRCEN_Msk                (0x1U << RCC_AHBENR_CRCEN_Pos)     /*!< 0x00001000 */
  4283. #define RCC_AHBENR_CRCEN                    RCC_AHBENR_CRCEN_Msk               /*!< CRC clock enable */
  4284. #define RCC_AHBENR_FLITFEN_Pos              (15U)                              
  4285. #define RCC_AHBENR_FLITFEN_Msk              (0x1U << RCC_AHBENR_FLITFEN_Pos)   /*!< 0x00008000 */
  4286. #define RCC_AHBENR_FLITFEN                  RCC_AHBENR_FLITFEN_Msk             /*!< FLITF clock enable (has effect only when
  4287.                                                                                 the Flash memory is in power down mode) */
  4288. #define RCC_AHBENR_DMA1EN_Pos               (24U)                              
  4289. #define RCC_AHBENR_DMA1EN_Msk               (0x1U << RCC_AHBENR_DMA1EN_Pos)    /*!< 0x01000000 */
  4290. #define RCC_AHBENR_DMA1EN                   RCC_AHBENR_DMA1EN_Msk              /*!< DMA1 clock enable */
  4291.  
  4292. /******************  Bit definition for RCC_APB2ENR register  *****************/
  4293. #define RCC_APB2ENR_SYSCFGEN_Pos            (0U)                              
  4294. #define RCC_APB2ENR_SYSCFGEN_Msk            (0x1U << RCC_APB2ENR_SYSCFGEN_Pos) /*!< 0x00000001 */
  4295. #define RCC_APB2ENR_SYSCFGEN                RCC_APB2ENR_SYSCFGEN_Msk           /*!< System Configuration SYSCFG clock enable */
  4296. #define RCC_APB2ENR_TIM9EN_Pos              (2U)                              
  4297. #define RCC_APB2ENR_TIM9EN_Msk              (0x1U << RCC_APB2ENR_TIM9EN_Pos)   /*!< 0x00000004 */
  4298. #define RCC_APB2ENR_TIM9EN                  RCC_APB2ENR_TIM9EN_Msk             /*!< TIM9 interface clock enable */
  4299. #define RCC_APB2ENR_TIM10EN_Pos             (3U)                              
  4300. #define RCC_APB2ENR_TIM10EN_Msk             (0x1U << RCC_APB2ENR_TIM10EN_Pos)  /*!< 0x00000008 */
  4301. #define RCC_APB2ENR_TIM10EN                 RCC_APB2ENR_TIM10EN_Msk            /*!< TIM10 interface clock enable */
  4302. #define RCC_APB2ENR_TIM11EN_Pos             (4U)                              
  4303. #define RCC_APB2ENR_TIM11EN_Msk             (0x1U << RCC_APB2ENR_TIM11EN_Pos)  /*!< 0x00000010 */
  4304. #define RCC_APB2ENR_TIM11EN                 RCC_APB2ENR_TIM11EN_Msk            /*!< TIM11 Timer clock enable */
  4305. #define RCC_APB2ENR_ADC1EN_Pos              (9U)                              
  4306. #define RCC_APB2ENR_ADC1EN_Msk              (0x1U << RCC_APB2ENR_ADC1EN_Pos)   /*!< 0x00000200 */
  4307. #define RCC_APB2ENR_ADC1EN                  RCC_APB2ENR_ADC1EN_Msk             /*!< ADC1 clock enable */
  4308. #define RCC_APB2ENR_SPI1EN_Pos              (12U)                              
  4309. #define RCC_APB2ENR_SPI1EN_Msk              (0x1U << RCC_APB2ENR_SPI1EN_Pos)   /*!< 0x00001000 */
  4310. #define RCC_APB2ENR_SPI1EN                  RCC_APB2ENR_SPI1EN_Msk             /*!< SPI1 clock enable */
  4311. #define RCC_APB2ENR_USART1EN_Pos            (14U)                              
  4312. #define RCC_APB2ENR_USART1EN_Msk            (0x1U << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
  4313. #define RCC_APB2ENR_USART1EN                RCC_APB2ENR_USART1EN_Msk           /*!< USART1 clock enable */
  4314.  
  4315. /*****************  Bit definition for RCC_APB1ENR register  ******************/
  4316. #define RCC_APB1ENR_TIM2EN_Pos              (0U)                              
  4317. #define RCC_APB1ENR_TIM2EN_Msk              (0x1U << RCC_APB1ENR_TIM2EN_Pos)   /*!< 0x00000001 */
  4318. #define RCC_APB1ENR_TIM2EN                  RCC_APB1ENR_TIM2EN_Msk             /*!< Timer 2 clock enabled*/
  4319. #define RCC_APB1ENR_TIM3EN_Pos              (1U)                              
  4320. #define RCC_APB1ENR_TIM3EN_Msk              (0x1U << RCC_APB1ENR_TIM3EN_Pos)   /*!< 0x00000002 */
  4321. #define RCC_APB1ENR_TIM3EN                  RCC_APB1ENR_TIM3EN_Msk             /*!< Timer 3 clock enable */
  4322. #define RCC_APB1ENR_TIM4EN_Pos              (2U)                              
  4323. #define RCC_APB1ENR_TIM4EN_Msk              (0x1U << RCC_APB1ENR_TIM4EN_Pos)   /*!< 0x00000004 */
  4324. #define RCC_APB1ENR_TIM4EN                  RCC_APB1ENR_TIM4EN_Msk             /*!< Timer 4 clock enable */
  4325. #define RCC_APB1ENR_TIM6EN_Pos              (4U)                              
  4326. #define RCC_APB1ENR_TIM6EN_Msk              (0x1U << RCC_APB1ENR_TIM6EN_Pos)   /*!< 0x00000010 */
  4327. #define RCC_APB1ENR_TIM6EN                  RCC_APB1ENR_TIM6EN_Msk             /*!< Timer 6 clock enable */
  4328. #define RCC_APB1ENR_TIM7EN_Pos              (5U)                              
  4329. #define RCC_APB1ENR_TIM7EN_Msk              (0x1U << RCC_APB1ENR_TIM7EN_Pos)   /*!< 0x00000020 */
  4330. #define RCC_APB1ENR_TIM7EN                  RCC_APB1ENR_TIM7EN_Msk             /*!< Timer 7 clock enable */
  4331. #define RCC_APB1ENR_LCDEN_Pos               (9U)                              
  4332. #define RCC_APB1ENR_LCDEN_Msk               (0x1U << RCC_APB1ENR_LCDEN_Pos)    /*!< 0x00000200 */
  4333. #define RCC_APB1ENR_LCDEN                   RCC_APB1ENR_LCDEN_Msk              /*!< LCD clock enable */
  4334. #define RCC_APB1ENR_WWDGEN_Pos              (11U)                              
  4335. #define RCC_APB1ENR_WWDGEN_Msk              (0x1U << RCC_APB1ENR_WWDGEN_Pos)   /*!< 0x00000800 */
  4336. #define RCC_APB1ENR_WWDGEN                  RCC_APB1ENR_WWDGEN_Msk             /*!< Window Watchdog clock enable */
  4337. #define RCC_APB1ENR_SPI2EN_Pos              (14U)                              
  4338. #define RCC_APB1ENR_SPI2EN_Msk              (0x1U << RCC_APB1ENR_SPI2EN_Pos)   /*!< 0x00004000 */
  4339. #define RCC_APB1ENR_SPI2EN                  RCC_APB1ENR_SPI2EN_Msk             /*!< SPI 2 clock enable */
  4340. #define RCC_APB1ENR_USART2EN_Pos            (17U)                              
  4341. #define RCC_APB1ENR_USART2EN_Msk            (0x1U << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
  4342. #define RCC_APB1ENR_USART2EN                RCC_APB1ENR_USART2EN_Msk           /*!< USART 2 clock enable */
  4343. #define RCC_APB1ENR_USART3EN_Pos            (18U)                              
  4344. #define RCC_APB1ENR_USART3EN_Msk            (0x1U << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
  4345. #define RCC_APB1ENR_USART3EN                RCC_APB1ENR_USART3EN_Msk           /*!< USART 3 clock enable */
  4346. #define RCC_APB1ENR_I2C1EN_Pos              (21U)                              
  4347. #define RCC_APB1ENR_I2C1EN_Msk              (0x1U << RCC_APB1ENR_I2C1EN_Pos)   /*!< 0x00200000 */
  4348. #define RCC_APB1ENR_I2C1EN                  RCC_APB1ENR_I2C1EN_Msk             /*!< I2C 1 clock enable */
  4349. #define RCC_APB1ENR_I2C2EN_Pos              (22U)                              
  4350. #define RCC_APB1ENR_I2C2EN_Msk              (0x1U << RCC_APB1ENR_I2C2EN_Pos)   /*!< 0x00400000 */
  4351. #define RCC_APB1ENR_I2C2EN                  RCC_APB1ENR_I2C2EN_Msk             /*!< I2C 2 clock enable */
  4352. #define RCC_APB1ENR_USBEN_Pos               (23U)                              
  4353. #define RCC_APB1ENR_USBEN_Msk               (0x1U << RCC_APB1ENR_USBEN_Pos)    /*!< 0x00800000 */
  4354. #define RCC_APB1ENR_USBEN                   RCC_APB1ENR_USBEN_Msk              /*!< USB clock enable */
  4355. #define RCC_APB1ENR_PWREN_Pos               (28U)                              
  4356. #define RCC_APB1ENR_PWREN_Msk               (0x1U << RCC_APB1ENR_PWREN_Pos)    /*!< 0x10000000 */
  4357. #define RCC_APB1ENR_PWREN                   RCC_APB1ENR_PWREN_Msk              /*!< Power interface clock enable */
  4358. #define RCC_APB1ENR_DACEN_Pos               (29U)                              
  4359. #define RCC_APB1ENR_DACEN_Msk               (0x1U << RCC_APB1ENR_DACEN_Pos)    /*!< 0x20000000 */
  4360. #define RCC_APB1ENR_DACEN                   RCC_APB1ENR_DACEN_Msk              /*!< DAC interface clock enable */
  4361. #define RCC_APB1ENR_COMPEN_Pos              (31U)                              
  4362. #define RCC_APB1ENR_COMPEN_Msk              (0x1U << RCC_APB1ENR_COMPEN_Pos)   /*!< 0x80000000 */
  4363. #define RCC_APB1ENR_COMPEN                  RCC_APB1ENR_COMPEN_Msk             /*!< Comparator interface clock enable */
  4364.  
  4365. /******************  Bit definition for RCC_AHBLPENR register  ****************/
  4366. #define RCC_AHBLPENR_GPIOALPEN_Pos          (0U)                              
  4367. #define RCC_AHBLPENR_GPIOALPEN_Msk          (0x1U << RCC_AHBLPENR_GPIOALPEN_Pos) /*!< 0x00000001 */
  4368. #define RCC_AHBLPENR_GPIOALPEN              RCC_AHBLPENR_GPIOALPEN_Msk         /*!< GPIO port A clock enabled in sleep mode */
  4369. #define RCC_AHBLPENR_GPIOBLPEN_Pos          (1U)                              
  4370. #define RCC_AHBLPENR_GPIOBLPEN_Msk          (0x1U << RCC_AHBLPENR_GPIOBLPEN_Pos) /*!< 0x00000002 */
  4371. #define RCC_AHBLPENR_GPIOBLPEN              RCC_AHBLPENR_GPIOBLPEN_Msk         /*!< GPIO port B clock enabled in sleep mode */
  4372. #define RCC_AHBLPENR_GPIOCLPEN_Pos          (2U)                              
  4373. #define RCC_AHBLPENR_GPIOCLPEN_Msk          (0x1U << RCC_AHBLPENR_GPIOCLPEN_Pos) /*!< 0x00000004 */
  4374. #define RCC_AHBLPENR_GPIOCLPEN              RCC_AHBLPENR_GPIOCLPEN_Msk         /*!< GPIO port C clock enabled in sleep mode */
  4375. #define RCC_AHBLPENR_GPIODLPEN_Pos          (3U)                              
  4376. #define RCC_AHBLPENR_GPIODLPEN_Msk          (0x1U << RCC_AHBLPENR_GPIODLPEN_Pos) /*!< 0x00000008 */
  4377. #define RCC_AHBLPENR_GPIODLPEN              RCC_AHBLPENR_GPIODLPEN_Msk         /*!< GPIO port D clock enabled in sleep mode */
  4378. #define RCC_AHBLPENR_GPIOELPEN_Pos          (4U)                              
  4379. #define RCC_AHBLPENR_GPIOELPEN_Msk          (0x1U << RCC_AHBLPENR_GPIOELPEN_Pos) /*!< 0x00000010 */
  4380. #define RCC_AHBLPENR_GPIOELPEN              RCC_AHBLPENR_GPIOELPEN_Msk         /*!< GPIO port E clock enabled in sleep mode */
  4381. #define RCC_AHBLPENR_GPIOHLPEN_Pos          (5U)                              
  4382. #define RCC_AHBLPENR_GPIOHLPEN_Msk          (0x1U << RCC_AHBLPENR_GPIOHLPEN_Pos) /*!< 0x00000020 */
  4383. #define RCC_AHBLPENR_GPIOHLPEN              RCC_AHBLPENR_GPIOHLPEN_Msk         /*!< GPIO port H clock enabled in sleep mode */
  4384. #define RCC_AHBLPENR_CRCLPEN_Pos            (12U)                              
  4385. #define RCC_AHBLPENR_CRCLPEN_Msk            (0x1U << RCC_AHBLPENR_CRCLPEN_Pos) /*!< 0x00001000 */
  4386. #define RCC_AHBLPENR_CRCLPEN                RCC_AHBLPENR_CRCLPEN_Msk           /*!< CRC clock enabled in sleep mode */
  4387. #define RCC_AHBLPENR_FLITFLPEN_Pos          (15U)                              
  4388. #define RCC_AHBLPENR_FLITFLPEN_Msk          (0x1U << RCC_AHBLPENR_FLITFLPEN_Pos) /*!< 0x00008000 */
  4389. #define RCC_AHBLPENR_FLITFLPEN              RCC_AHBLPENR_FLITFLPEN_Msk         /*!< Flash Interface clock enabled in sleep mode
  4390.                                                                                 (has effect only when the Flash memory is
  4391.                                                                                  in power down mode) */
  4392. #define RCC_AHBLPENR_SRAMLPEN_Pos           (16U)                              
  4393. #define RCC_AHBLPENR_SRAMLPEN_Msk           (0x1U << RCC_AHBLPENR_SRAMLPEN_Pos) /*!< 0x00010000 */
  4394. #define RCC_AHBLPENR_SRAMLPEN               RCC_AHBLPENR_SRAMLPEN_Msk          /*!< SRAM clock enabled in sleep mode */
  4395. #define RCC_AHBLPENR_DMA1LPEN_Pos           (24U)                              
  4396. #define RCC_AHBLPENR_DMA1LPEN_Msk           (0x1U << RCC_AHBLPENR_DMA1LPEN_Pos) /*!< 0x01000000 */
  4397. #define RCC_AHBLPENR_DMA1LPEN               RCC_AHBLPENR_DMA1LPEN_Msk          /*!< DMA1 clock enabled in sleep mode */
  4398.  
  4399. /******************  Bit definition for RCC_APB2LPENR register  ***************/
  4400. #define RCC_APB2LPENR_SYSCFGLPEN_Pos        (0U)                              
  4401. #define RCC_APB2LPENR_SYSCFGLPEN_Msk        (0x1U << RCC_APB2LPENR_SYSCFGLPEN_Pos) /*!< 0x00000001 */
  4402. #define RCC_APB2LPENR_SYSCFGLPEN            RCC_APB2LPENR_SYSCFGLPEN_Msk       /*!< System Configuration SYSCFG clock enabled in sleep mode */
  4403. #define RCC_APB2LPENR_TIM9LPEN_Pos          (2U)                              
  4404. #define RCC_APB2LPENR_TIM9LPEN_Msk          (0x1U << RCC_APB2LPENR_TIM9LPEN_Pos) /*!< 0x00000004 */
  4405. #define RCC_APB2LPENR_TIM9LPEN              RCC_APB2LPENR_TIM9LPEN_Msk         /*!< TIM9 interface clock enabled in sleep mode */
  4406. #define RCC_APB2LPENR_TIM10LPEN_Pos         (3U)                              
  4407. #define RCC_APB2LPENR_TIM10LPEN_Msk         (0x1U << RCC_APB2LPENR_TIM10LPEN_Pos) /*!< 0x00000008 */
  4408. #define RCC_APB2LPENR_TIM10LPEN             RCC_APB2LPENR_TIM10LPEN_Msk        /*!< TIM10 interface clock enabled in sleep mode */
  4409. #define RCC_APB2LPENR_TIM11LPEN_Pos         (4U)                              
  4410. #define RCC_APB2LPENR_TIM11LPEN_Msk         (0x1U << RCC_APB2LPENR_TIM11LPEN_Pos) /*!< 0x00000010 */
  4411. #define RCC_APB2LPENR_TIM11LPEN             RCC_APB2LPENR_TIM11LPEN_Msk        /*!< TIM11 Timer clock enabled in sleep mode */
  4412. #define RCC_APB2LPENR_ADC1LPEN_Pos          (9U)                              
  4413. #define RCC_APB2LPENR_ADC1LPEN_Msk          (0x1U << RCC_APB2LPENR_ADC1LPEN_Pos) /*!< 0x00000200 */
  4414. #define RCC_APB2LPENR_ADC1LPEN              RCC_APB2LPENR_ADC1LPEN_Msk         /*!< ADC1 clock enabled in sleep mode */
  4415. #define RCC_APB2LPENR_SPI1LPEN_Pos          (12U)                              
  4416. #define RCC_APB2LPENR_SPI1LPEN_Msk          (0x1U << RCC_APB2LPENR_SPI1LPEN_Pos) /*!< 0x00001000 */
  4417. #define RCC_APB2LPENR_SPI1LPEN              RCC_APB2LPENR_SPI1LPEN_Msk         /*!< SPI1 clock enabled in sleep mode */
  4418. #define RCC_APB2LPENR_USART1LPEN_Pos        (14U)                              
  4419. #define RCC_APB2LPENR_USART1LPEN_Msk        (0x1U << RCC_APB2LPENR_USART1LPEN_Pos) /*!< 0x00004000 */
  4420. #define RCC_APB2LPENR_USART1LPEN            RCC_APB2LPENR_USART1LPEN_Msk       /*!< USART1 clock enabled in sleep mode */
  4421.  
  4422. /*****************  Bit definition for RCC_APB1LPENR register  ****************/
  4423. #define RCC_APB1LPENR_TIM2LPEN_Pos          (0U)                              
  4424. #define RCC_APB1LPENR_TIM2LPEN_Msk          (0x1U << RCC_APB1LPENR_TIM2LPEN_Pos) /*!< 0x00000001 */
  4425. #define RCC_APB1LPENR_TIM2LPEN              RCC_APB1LPENR_TIM2LPEN_Msk         /*!< Timer 2 clock enabled in sleep mode */
  4426. #define RCC_APB1LPENR_TIM3LPEN_Pos          (1U)                              
  4427. #define RCC_APB1LPENR_TIM3LPEN_Msk          (0x1U << RCC_APB1LPENR_TIM3LPEN_Pos) /*!< 0x00000002 */
  4428. #define RCC_APB1LPENR_TIM3LPEN              RCC_APB1LPENR_TIM3LPEN_Msk         /*!< Timer 3 clock enabled in sleep mode */
  4429. #define RCC_APB1LPENR_TIM4LPEN_Pos          (2U)                              
  4430. #define RCC_APB1LPENR_TIM4LPEN_Msk          (0x1U << RCC_APB1LPENR_TIM4LPEN_Pos) /*!< 0x00000004 */
  4431. #define RCC_APB1LPENR_TIM4LPEN              RCC_APB1LPENR_TIM4LPEN_Msk         /*!< Timer 4 clock enabled in sleep mode */
  4432. #define RCC_APB1LPENR_TIM6LPEN_Pos          (4U)                              
  4433. #define RCC_APB1LPENR_TIM6LPEN_Msk          (0x1U << RCC_APB1LPENR_TIM6LPEN_Pos) /*!< 0x00000010 */
  4434. #define RCC_APB1LPENR_TIM6LPEN              RCC_APB1LPENR_TIM6LPEN_Msk         /*!< Timer 6 clock enabled in sleep mode */
  4435. #define RCC_APB1LPENR_TIM7LPEN_Pos          (5U)                              
  4436. #define RCC_APB1LPENR_TIM7LPEN_Msk          (0x1U << RCC_APB1LPENR_TIM7LPEN_Pos) /*!< 0x00000020 */
  4437. #define RCC_APB1LPENR_TIM7LPEN              RCC_APB1LPENR_TIM7LPEN_Msk         /*!< Timer 7 clock enabled in sleep mode */
  4438. #define RCC_APB1LPENR_LCDLPEN_Pos           (9U)                              
  4439. #define RCC_APB1LPENR_LCDLPEN_Msk           (0x1U << RCC_APB1LPENR_LCDLPEN_Pos) /*!< 0x00000200 */
  4440. #define RCC_APB1LPENR_LCDLPEN               RCC_APB1LPENR_LCDLPEN_Msk          /*!< LCD clock enabled in sleep mode */
  4441. #define RCC_APB1LPENR_WWDGLPEN_Pos          (11U)                              
  4442. #define RCC_APB1LPENR_WWDGLPEN_Msk          (0x1U << RCC_APB1LPENR_WWDGLPEN_Pos) /*!< 0x00000800 */
  4443. #define RCC_APB1LPENR_WWDGLPEN              RCC_APB1LPENR_WWDGLPEN_Msk         /*!< Window Watchdog clock enabled in sleep mode */
  4444. #define RCC_APB1LPENR_SPI2LPEN_Pos          (14U)                              
  4445. #define RCC_APB1LPENR_SPI2LPEN_Msk          (0x1U << RCC_APB1LPENR_SPI2LPEN_Pos) /*!< 0x00004000 */
  4446. #define RCC_APB1LPENR_SPI2LPEN              RCC_APB1LPENR_SPI2LPEN_Msk         /*!< SPI 2 clock enabled in sleep mode */
  4447. #define RCC_APB1LPENR_USART2LPEN_Pos        (17U)                              
  4448. #define RCC_APB1LPENR_USART2LPEN_Msk        (0x1U << RCC_APB1LPENR_USART2LPEN_Pos) /*!< 0x00020000 */
  4449. #define RCC_APB1LPENR_USART2LPEN            RCC_APB1LPENR_USART2LPEN_Msk       /*!< USART 2 clock enabled in sleep mode */
  4450. #define RCC_APB1LPENR_USART3LPEN_Pos        (18U)                              
  4451. #define RCC_APB1LPENR_USART3LPEN_Msk        (0x1U << RCC_APB1LPENR_USART3LPEN_Pos) /*!< 0x00040000 */
  4452. #define RCC_APB1LPENR_USART3LPEN            RCC_APB1LPENR_USART3LPEN_Msk       /*!< USART 3 clock enabled in sleep mode */
  4453. #define RCC_APB1LPENR_I2C1LPEN_Pos          (21U)                              
  4454. #define RCC_APB1LPENR_I2C1LPEN_Msk          (0x1U << RCC_APB1LPENR_I2C1LPEN_Pos) /*!< 0x00200000 */
  4455. #define RCC_APB1LPENR_I2C1LPEN              RCC_APB1LPENR_I2C1LPEN_Msk         /*!< I2C 1 clock enabled in sleep mode */
  4456. #define RCC_APB1LPENR_I2C2LPEN_Pos          (22U)                              
  4457. #define RCC_APB1LPENR_I2C2LPEN_Msk          (0x1U << RCC_APB1LPENR_I2C2LPEN_Pos) /*!< 0x00400000 */
  4458. #define RCC_APB1LPENR_I2C2LPEN              RCC_APB1LPENR_I2C2LPEN_Msk         /*!< I2C 2 clock enabled in sleep mode */
  4459. #define RCC_APB1LPENR_USBLPEN_Pos           (23U)                              
  4460. #define RCC_APB1LPENR_USBLPEN_Msk           (0x1U << RCC_APB1LPENR_USBLPEN_Pos) /*!< 0x00800000 */
  4461. #define RCC_APB1LPENR_USBLPEN               RCC_APB1LPENR_USBLPEN_Msk          /*!< USB clock enabled in sleep mode */
  4462. #define RCC_APB1LPENR_PWRLPEN_Pos           (28U)                              
  4463. #define RCC_APB1LPENR_PWRLPEN_Msk           (0x1U << RCC_APB1LPENR_PWRLPEN_Pos) /*!< 0x10000000 */
  4464. #define RCC_APB1LPENR_PWRLPEN               RCC_APB1LPENR_PWRLPEN_Msk          /*!< Power interface clock enabled in sleep mode */
  4465. #define RCC_APB1LPENR_DACLPEN_Pos           (29U)                              
  4466. #define RCC_APB1LPENR_DACLPEN_Msk           (0x1U << RCC_APB1LPENR_DACLPEN_Pos) /*!< 0x20000000 */
  4467. #define RCC_APB1LPENR_DACLPEN               RCC_APB1LPENR_DACLPEN_Msk          /*!< DAC interface clock enabled in sleep mode */
  4468. #define RCC_APB1LPENR_COMPLPEN_Pos          (31U)                              
  4469. #define RCC_APB1LPENR_COMPLPEN_Msk          (0x1U << RCC_APB1LPENR_COMPLPEN_Pos) /*!< 0x80000000 */
  4470. #define RCC_APB1LPENR_COMPLPEN              RCC_APB1LPENR_COMPLPEN_Msk         /*!< Comparator interface clock enabled in sleep mode*/
  4471.  
  4472. /*******************  Bit definition for RCC_CSR register  ********************/
  4473. #define RCC_CSR_LSION_Pos                   (0U)                              
  4474. #define RCC_CSR_LSION_Msk                   (0x1U << RCC_CSR_LSION_Pos)        /*!< 0x00000001 */
  4475. #define RCC_CSR_LSION                       RCC_CSR_LSION_Msk                  /*!< Internal Low Speed oscillator enable */
  4476. #define RCC_CSR_LSIRDY_Pos                  (1U)                              
  4477. #define RCC_CSR_LSIRDY_Msk                  (0x1U << RCC_CSR_LSIRDY_Pos)       /*!< 0x00000002 */
  4478. #define RCC_CSR_LSIRDY                      RCC_CSR_LSIRDY_Msk                 /*!< Internal Low Speed oscillator Ready */
  4479.  
  4480. #define RCC_CSR_LSEON_Pos                   (8U)                              
  4481. #define RCC_CSR_LSEON_Msk                   (0x1U << RCC_CSR_LSEON_Pos)        /*!< 0x00000100 */
  4482. #define RCC_CSR_LSEON                       RCC_CSR_LSEON_Msk                  /*!< External Low Speed oscillator enable */
  4483. #define RCC_CSR_LSERDY_Pos                  (9U)                              
  4484. #define RCC_CSR_LSERDY_Msk                  (0x1U << RCC_CSR_LSERDY_Pos)       /*!< 0x00000200 */
  4485. #define RCC_CSR_LSERDY                      RCC_CSR_LSERDY_Msk                 /*!< External Low Speed oscillator Ready */
  4486. #define RCC_CSR_LSEBYP_Pos                  (10U)                              
  4487. #define RCC_CSR_LSEBYP_Msk                  (0x1U << RCC_CSR_LSEBYP_Pos)       /*!< 0x00000400 */
  4488. #define RCC_CSR_LSEBYP                      RCC_CSR_LSEBYP_Msk                 /*!< External Low Speed oscillator Bypass */
  4489.  
  4490. #define RCC_CSR_RTCSEL_Pos                  (16U)                              
  4491. #define RCC_CSR_RTCSEL_Msk                  (0x3U << RCC_CSR_RTCSEL_Pos)       /*!< 0x00030000 */
  4492. #define RCC_CSR_RTCSEL                      RCC_CSR_RTCSEL_Msk                 /*!< RTCSEL[1:0] bits (RTC clock source selection) */
  4493. #define RCC_CSR_RTCSEL_0                    (0x1U << RCC_CSR_RTCSEL_Pos)       /*!< 0x00010000 */
  4494. #define RCC_CSR_RTCSEL_1                    (0x2U << RCC_CSR_RTCSEL_Pos)       /*!< 0x00020000 */
  4495.  
  4496. /*!< RTC congiguration */
  4497. #define RCC_CSR_RTCSEL_NOCLOCK              (0x00000000U)                      /*!< No clock */
  4498. #define RCC_CSR_RTCSEL_LSE_Pos              (16U)                              
  4499. #define RCC_CSR_RTCSEL_LSE_Msk              (0x1U << RCC_CSR_RTCSEL_LSE_Pos)   /*!< 0x00010000 */
  4500. #define RCC_CSR_RTCSEL_LSE                  RCC_CSR_RTCSEL_LSE_Msk             /*!< LSE oscillator clock used as RTC clock */
  4501. #define RCC_CSR_RTCSEL_LSI_Pos              (17U)                              
  4502. #define RCC_CSR_RTCSEL_LSI_Msk              (0x1U << RCC_CSR_RTCSEL_LSI_Pos)   /*!< 0x00020000 */
  4503. #define RCC_CSR_RTCSEL_LSI                  RCC_CSR_RTCSEL_LSI_Msk             /*!< LSI oscillator clock used as RTC clock */
  4504. #define RCC_CSR_RTCSEL_HSE_Pos              (16U)                              
  4505. #define RCC_CSR_RTCSEL_HSE_Msk              (0x3U << RCC_CSR_RTCSEL_HSE_Pos)   /*!< 0x00030000 */
  4506. #define RCC_CSR_RTCSEL_HSE                  RCC_CSR_RTCSEL_HSE_Msk             /*!< HSE oscillator clock divided by 2, 4, 8 or 16 by RTCPRE used as RTC clock */
  4507.  
  4508. #define RCC_CSR_RTCEN_Pos                   (22U)                              
  4509. #define RCC_CSR_RTCEN_Msk                   (0x1U << RCC_CSR_RTCEN_Pos)        /*!< 0x00400000 */
  4510. #define RCC_CSR_RTCEN                       RCC_CSR_RTCEN_Msk                  /*!< RTC clock enable */
  4511. #define RCC_CSR_RTCRST_Pos                  (23U)                              
  4512. #define RCC_CSR_RTCRST_Msk                  (0x1U << RCC_CSR_RTCRST_Pos)       /*!< 0x00800000 */
  4513. #define RCC_CSR_RTCRST                      RCC_CSR_RTCRST_Msk                 /*!< RTC reset  */
  4514.  
  4515. #define RCC_CSR_RMVF_Pos                    (24U)                              
  4516. #define RCC_CSR_RMVF_Msk                    (0x1U << RCC_CSR_RMVF_Pos)         /*!< 0x01000000 */
  4517. #define RCC_CSR_RMVF                        RCC_CSR_RMVF_Msk                   /*!< Remove reset flag */
  4518. #define RCC_CSR_OBLRSTF_Pos                 (25U)                              
  4519. #define RCC_CSR_OBLRSTF_Msk                 (0x1U << RCC_CSR_OBLRSTF_Pos)      /*!< 0x02000000 */
  4520. #define RCC_CSR_OBLRSTF                     RCC_CSR_OBLRSTF_Msk                /*!< Option Bytes Loader reset flag */
  4521. #define RCC_CSR_PINRSTF_Pos                 (26U)                              
  4522. #define RCC_CSR_PINRSTF_Msk                 (0x1U << RCC_CSR_PINRSTF_Pos)      /*!< 0x04000000 */
  4523. #define RCC_CSR_PINRSTF                     RCC_CSR_PINRSTF_Msk                /*!< PIN reset flag */
  4524. #define RCC_CSR_PORRSTF_Pos                 (27U)                              
  4525. #define RCC_CSR_PORRSTF_Msk                 (0x1U << RCC_CSR_PORRSTF_Pos)      /*!< 0x08000000 */
  4526. #define RCC_CSR_PORRSTF                     RCC_CSR_PORRSTF_Msk                /*!< POR/PDR reset flag */
  4527. #define RCC_CSR_SFTRSTF_Pos                 (28U)                              
  4528. #define RCC_CSR_SFTRSTF_Msk                 (0x1U << RCC_CSR_SFTRSTF_Pos)      /*!< 0x10000000 */
  4529. #define RCC_CSR_SFTRSTF                     RCC_CSR_SFTRSTF_Msk                /*!< Software Reset flag */
  4530. #define RCC_CSR_IWDGRSTF_Pos                (29U)                              
  4531. #define RCC_CSR_IWDGRSTF_Msk                (0x1U << RCC_CSR_IWDGRSTF_Pos)     /*!< 0x20000000 */
  4532. #define RCC_CSR_IWDGRSTF                    RCC_CSR_IWDGRSTF_Msk               /*!< Independent Watchdog reset flag */
  4533. #define RCC_CSR_WWDGRSTF_Pos                (30U)                              
  4534. #define RCC_CSR_WWDGRSTF_Msk                (0x1U << RCC_CSR_WWDGRSTF_Pos)     /*!< 0x40000000 */
  4535. #define RCC_CSR_WWDGRSTF                    RCC_CSR_WWDGRSTF_Msk               /*!< Window watchdog reset flag */
  4536. #define RCC_CSR_LPWRRSTF_Pos                (31U)                              
  4537. #define RCC_CSR_LPWRRSTF_Msk                (0x1U << RCC_CSR_LPWRRSTF_Pos)     /*!< 0x80000000 */
  4538. #define RCC_CSR_LPWRRSTF                    RCC_CSR_LPWRRSTF_Msk               /*!< Low-Power reset flag */
  4539.  
  4540. /******************************************************************************/
  4541. /*                                                                            */
  4542. /*                           Real-Time Clock (RTC)                            */
  4543. /*                                                                            */
  4544. /******************************************************************************/
  4545. /*
  4546. * @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
  4547. */
  4548. #define RTC_TAMPER1_SUPPORT       /*!< TAMPER 1 feature support */
  4549. #define RTC_BACKUP_SUPPORT        /*!< BACKUP register feature support */
  4550. #define RTC_WAKEUP_SUPPORT        /*!< WAKEUP feature support */
  4551.  
  4552. /********************  Bits definition for RTC_TR register  *******************/
  4553. #define RTC_TR_PM_Pos                        (22U)                            
  4554. #define RTC_TR_PM_Msk                        (0x1U << RTC_TR_PM_Pos)           /*!< 0x00400000 */
  4555. #define RTC_TR_PM                            RTC_TR_PM_Msk                    
  4556. #define RTC_TR_HT_Pos                        (20U)                            
  4557. #define RTC_TR_HT_Msk                        (0x3U << RTC_TR_HT_Pos)           /*!< 0x00300000 */
  4558. #define RTC_TR_HT                            RTC_TR_HT_Msk                    
  4559. #define RTC_TR_HT_0                          (0x1U << RTC_TR_HT_Pos)           /*!< 0x00100000 */
  4560. #define RTC_TR_HT_1                          (0x2U << RTC_TR_HT_Pos)           /*!< 0x00200000 */
  4561. #define RTC_TR_HU_Pos                        (16U)                            
  4562. #define RTC_TR_HU_Msk                        (0xFU << RTC_TR_HU_Pos)           /*!< 0x000F0000 */
  4563. #define RTC_TR_HU                            RTC_TR_HU_Msk                    
  4564. #define RTC_TR_HU_0                          (0x1U << RTC_TR_HU_Pos)           /*!< 0x00010000 */
  4565. #define RTC_TR_HU_1                          (0x2U << RTC_TR_HU_Pos)           /*!< 0x00020000 */
  4566. #define RTC_TR_HU_2                          (0x4U << RTC_TR_HU_Pos)           /*!< 0x00040000 */
  4567. #define RTC_TR_HU_3                          (0x8U << RTC_TR_HU_Pos)           /*!< 0x00080000 */
  4568. #define RTC_TR_MNT_Pos                       (12U)                            
  4569. #define RTC_TR_MNT_Msk                       (0x7U << RTC_TR_MNT_Pos)          /*!< 0x00007000 */
  4570. #define RTC_TR_MNT                           RTC_TR_MNT_Msk                    
  4571. #define RTC_TR_MNT_0                         (0x1U << RTC_TR_MNT_Pos)          /*!< 0x00001000 */
  4572. #define RTC_TR_MNT_1                         (0x2U << RTC_TR_MNT_Pos)          /*!< 0x00002000 */
  4573. #define RTC_TR_MNT_2                         (0x4U << RTC_TR_MNT_Pos)          /*!< 0x00004000 */
  4574. #define RTC_TR_MNU_Pos                       (8U)                              
  4575. #define RTC_TR_MNU_Msk                       (0xFU << RTC_TR_MNU_Pos)          /*!< 0x00000F00 */
  4576. #define RTC_TR_MNU                           RTC_TR_MNU_Msk                    
  4577. #define RTC_TR_MNU_0                         (0x1U << RTC_TR_MNU_Pos)          /*!< 0x00000100 */
  4578. #define RTC_TR_MNU_1                         (0x2U << RTC_TR_MNU_Pos)          /*!< 0x00000200 */
  4579. #define RTC_TR_MNU_2                         (0x4U << RTC_TR_MNU_Pos)          /*!< 0x00000400 */
  4580. #define RTC_TR_MNU_3                         (0x8U << RTC_TR_MNU_Pos)          /*!< 0x00000800 */
  4581. #define RTC_TR_ST_Pos                        (4U)                              
  4582. #define RTC_TR_ST_Msk                        (0x7U << RTC_TR_ST_Pos)           /*!< 0x00000070 */
  4583. #define RTC_TR_ST                            RTC_TR_ST_Msk                    
  4584. #define RTC_TR_ST_0                          (0x1U << RTC_TR_ST_Pos)           /*!< 0x00000010 */
  4585. #define RTC_TR_ST_1                          (0x2U << RTC_TR_ST_Pos)           /*!< 0x00000020 */
  4586. #define RTC_TR_ST_2                          (0x4U << RTC_TR_ST_Pos)           /*!< 0x00000040 */
  4587. #define RTC_TR_SU_Pos                        (0U)                              
  4588. #define RTC_TR_SU_Msk                        (0xFU << RTC_TR_SU_Pos)           /*!< 0x0000000F */
  4589. #define RTC_TR_SU                            RTC_TR_SU_Msk                    
  4590. #define RTC_TR_SU_0                          (0x1U << RTC_TR_SU_Pos)           /*!< 0x00000001 */
  4591. #define RTC_TR_SU_1                          (0x2U << RTC_TR_SU_Pos)           /*!< 0x00000002 */
  4592. #define RTC_TR_SU_2                          (0x4U << RTC_TR_SU_Pos)           /*!< 0x00000004 */
  4593. #define RTC_TR_SU_3                          (0x8U << RTC_TR_SU_Pos)           /*!< 0x00000008 */
  4594.  
  4595. /********************  Bits definition for RTC_DR register  *******************/
  4596. #define RTC_DR_YT_Pos                        (20U)                            
  4597. #define RTC_DR_YT_Msk                        (0xFU << RTC_DR_YT_Pos)           /*!< 0x00F00000 */
  4598. #define RTC_DR_YT                            RTC_DR_YT_Msk                    
  4599. #define RTC_DR_YT_0                          (0x1U << RTC_DR_YT_Pos)           /*!< 0x00100000 */
  4600. #define RTC_DR_YT_1                          (0x2U << RTC_DR_YT_Pos)           /*!< 0x00200000 */
  4601. #define RTC_DR_YT_2                          (0x4U << RTC_DR_YT_Pos)           /*!< 0x00400000 */
  4602. #define RTC_DR_YT_3                          (0x8U << RTC_DR_YT_Pos)           /*!< 0x00800000 */
  4603. #define RTC_DR_YU_Pos                        (16U)                            
  4604. #define RTC_DR_YU_Msk                        (0xFU << RTC_DR_YU_Pos)           /*!< 0x000F0000 */
  4605. #define RTC_DR_YU                            RTC_DR_YU_Msk                    
  4606. #define RTC_DR_YU_0                          (0x1U << RTC_DR_YU_Pos)           /*!< 0x00010000 */
  4607. #define RTC_DR_YU_1                          (0x2U << RTC_DR_YU_Pos)           /*!< 0x00020000 */
  4608. #define RTC_DR_YU_2                          (0x4U << RTC_DR_YU_Pos)           /*!< 0x00040000 */
  4609. #define RTC_DR_YU_3                          (0x8U << RTC_DR_YU_Pos)           /*!< 0x00080000 */
  4610. #define RTC_DR_WDU_Pos                       (13U)                            
  4611. #define RTC_DR_WDU_Msk                       (0x7U << RTC_DR_WDU_Pos)          /*!< 0x0000E000 */
  4612. #define RTC_DR_WDU                           RTC_DR_WDU_Msk                    
  4613. #define RTC_DR_WDU_0                         (0x1U << RTC_DR_WDU_Pos)          /*!< 0x00002000 */
  4614. #define RTC_DR_WDU_1                         (0x2U << RTC_DR_WDU_Pos)          /*!< 0x00004000 */
  4615. #define RTC_DR_WDU_2                         (0x4U << RTC_DR_WDU_Pos)          /*!< 0x00008000 */
  4616. #define RTC_DR_MT_Pos                        (12U)                            
  4617. #define RTC_DR_MT_Msk                        (0x1U << RTC_DR_MT_Pos)           /*!< 0x00001000 */
  4618. #define RTC_DR_MT                            RTC_DR_MT_Msk                    
  4619. #define RTC_DR_MU_Pos                        (8U)                              
  4620. #define RTC_DR_MU_Msk                        (0xFU << RTC_DR_MU_Pos)           /*!< 0x00000F00 */
  4621. #define RTC_DR_MU                            RTC_DR_MU_Msk                    
  4622. #define RTC_DR_MU_0                          (0x1U << RTC_DR_MU_Pos)           /*!< 0x00000100 */
  4623. #define RTC_DR_MU_1                          (0x2U << RTC_DR_MU_Pos)           /*!< 0x00000200 */
  4624. #define RTC_DR_MU_2                          (0x4U << RTC_DR_MU_Pos)           /*!< 0x00000400 */
  4625. #define RTC_DR_MU_3                          (0x8U << RTC_DR_MU_Pos)           /*!< 0x00000800 */
  4626. #define RTC_DR_DT_Pos                        (4U)                              
  4627. #define RTC_DR_DT_Msk                        (0x3U << RTC_DR_DT_Pos)           /*!< 0x00000030 */
  4628. #define RTC_DR_DT                            RTC_DR_DT_Msk                    
  4629. #define RTC_DR_DT_0                          (0x1U << RTC_DR_DT_Pos)           /*!< 0x00000010 */
  4630. #define RTC_DR_DT_1                          (0x2U << RTC_DR_DT_Pos)           /*!< 0x00000020 */
  4631. #define RTC_DR_DU_Pos                        (0U)                              
  4632. #define RTC_DR_DU_Msk                        (0xFU << RTC_DR_DU_Pos)           /*!< 0x0000000F */
  4633. #define RTC_DR_DU                            RTC_DR_DU_Msk                    
  4634. #define RTC_DR_DU_0                          (0x1U << RTC_DR_DU_Pos)           /*!< 0x00000001 */
  4635. #define RTC_DR_DU_1                          (0x2U << RTC_DR_DU_Pos)           /*!< 0x00000002 */
  4636. #define RTC_DR_DU_2                          (0x4U << RTC_DR_DU_Pos)           /*!< 0x00000004 */
  4637. #define RTC_DR_DU_3                          (0x8U << RTC_DR_DU_Pos)           /*!< 0x00000008 */
  4638.  
  4639. /********************  Bits definition for RTC_CR register  *******************/
  4640. #define RTC_CR_COE_Pos                       (23U)                            
  4641. #define RTC_CR_COE_Msk                       (0x1U << RTC_CR_COE_Pos)          /*!< 0x00800000 */
  4642. #define RTC_CR_COE                           RTC_CR_COE_Msk                    
  4643. #define RTC_CR_OSEL_Pos                      (21U)                            
  4644. #define RTC_CR_OSEL_Msk                      (0x3U << RTC_CR_OSEL_Pos)         /*!< 0x00600000 */
  4645. #define RTC_CR_OSEL                          RTC_CR_OSEL_Msk                  
  4646. #define RTC_CR_OSEL_0                        (0x1U << RTC_CR_OSEL_Pos)         /*!< 0x00200000 */
  4647. #define RTC_CR_OSEL_1                        (0x2U << RTC_CR_OSEL_Pos)         /*!< 0x00400000 */
  4648. #define RTC_CR_POL_Pos                       (20U)                            
  4649. #define RTC_CR_POL_Msk                       (0x1U << RTC_CR_POL_Pos)          /*!< 0x00100000 */
  4650. #define RTC_CR_POL                           RTC_CR_POL_Msk                    
  4651. #define RTC_CR_BCK_Pos                       (18U)                            
  4652. #define RTC_CR_BCK_Msk                       (0x1U << RTC_CR_BCK_Pos)          /*!< 0x00040000 */
  4653. #define RTC_CR_BCK                           RTC_CR_BCK_Msk                    
  4654. #define RTC_CR_SUB1H_Pos                     (17U)                            
  4655. #define RTC_CR_SUB1H_Msk                     (0x1U << RTC_CR_SUB1H_Pos)        /*!< 0x00020000 */
  4656. #define RTC_CR_SUB1H                         RTC_CR_SUB1H_Msk                  
  4657. #define RTC_CR_ADD1H_Pos                     (16U)                            
  4658. #define RTC_CR_ADD1H_Msk                     (0x1U << RTC_CR_ADD1H_Pos)        /*!< 0x00010000 */
  4659. #define RTC_CR_ADD1H                         RTC_CR_ADD1H_Msk                  
  4660. #define RTC_CR_TSIE_Pos                      (15U)                            
  4661. #define RTC_CR_TSIE_Msk                      (0x1U << RTC_CR_TSIE_Pos)         /*!< 0x00008000 */
  4662. #define RTC_CR_TSIE                          RTC_CR_TSIE_Msk                  
  4663. #define RTC_CR_WUTIE_Pos                     (14U)                            
  4664. #define RTC_CR_WUTIE_Msk                     (0x1U << RTC_CR_WUTIE_Pos)        /*!< 0x00004000 */
  4665. #define RTC_CR_WUTIE                         RTC_CR_WUTIE_Msk                  
  4666. #define RTC_CR_ALRBIE_Pos                    (13U)                            
  4667. #define RTC_CR_ALRBIE_Msk                    (0x1U << RTC_CR_ALRBIE_Pos)       /*!< 0x00002000 */
  4668. #define RTC_CR_ALRBIE                        RTC_CR_ALRBIE_Msk                
  4669. #define RTC_CR_ALRAIE_Pos                    (12U)                            
  4670. #define RTC_CR_ALRAIE_Msk                    (0x1U << RTC_CR_ALRAIE_Pos)       /*!< 0x00001000 */
  4671. #define RTC_CR_ALRAIE                        RTC_CR_ALRAIE_Msk                
  4672. #define RTC_CR_TSE_Pos                       (11U)                            
  4673. #define RTC_CR_TSE_Msk                       (0x1U << RTC_CR_TSE_Pos)          /*!< 0x00000800 */
  4674. #define RTC_CR_TSE                           RTC_CR_TSE_Msk                    
  4675. #define RTC_CR_WUTE_Pos                      (10U)                            
  4676. #define RTC_CR_WUTE_Msk                      (0x1U << RTC_CR_WUTE_Pos)         /*!< 0x00000400 */
  4677. #define RTC_CR_WUTE                          RTC_CR_WUTE_Msk                  
  4678. #define RTC_CR_ALRBE_Pos                     (9U)                              
  4679. #define RTC_CR_ALRBE_Msk                     (0x1U << RTC_CR_ALRBE_Pos)        /*!< 0x00000200 */
  4680. #define RTC_CR_ALRBE                         RTC_CR_ALRBE_Msk                  
  4681. #define RTC_CR_ALRAE_Pos                     (8U)                              
  4682. #define RTC_CR_ALRAE_Msk                     (0x1U << RTC_CR_ALRAE_Pos)        /*!< 0x00000100 */
  4683. #define RTC_CR_ALRAE                         RTC_CR_ALRAE_Msk                  
  4684. #define RTC_CR_DCE_Pos                       (7U)                              
  4685. #define RTC_CR_DCE_Msk                       (0x1U << RTC_CR_DCE_Pos)          /*!< 0x00000080 */
  4686. #define RTC_CR_DCE                           RTC_CR_DCE_Msk                    
  4687. #define RTC_CR_FMT_Pos                       (6U)                              
  4688. #define RTC_CR_FMT_Msk                       (0x1U << RTC_CR_FMT_Pos)          /*!< 0x00000040 */
  4689. #define RTC_CR_FMT                           RTC_CR_FMT_Msk                    
  4690. #define RTC_CR_REFCKON_Pos                   (4U)                              
  4691. #define RTC_CR_REFCKON_Msk                   (0x1U << RTC_CR_REFCKON_Pos)      /*!< 0x00000010 */
  4692. #define RTC_CR_REFCKON                       RTC_CR_REFCKON_Msk                
  4693. #define RTC_CR_TSEDGE_Pos                    (3U)                              
  4694. #define RTC_CR_TSEDGE_Msk                    (0x1U << RTC_CR_TSEDGE_Pos)       /*!< 0x00000008 */
  4695. #define RTC_CR_TSEDGE                        RTC_CR_TSEDGE_Msk                
  4696. #define RTC_CR_WUCKSEL_Pos                   (0U)                              
  4697. #define RTC_CR_WUCKSEL_Msk                   (0x7U << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000007 */
  4698. #define RTC_CR_WUCKSEL                       RTC_CR_WUCKSEL_Msk                
  4699. #define RTC_CR_WUCKSEL_0                     (0x1U << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000001 */
  4700. #define RTC_CR_WUCKSEL_1                     (0x2U << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000002 */
  4701. #define RTC_CR_WUCKSEL_2                     (0x4U << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000004 */
  4702.  
  4703. /********************  Bits definition for RTC_ISR register  ******************/
  4704. #define RTC_ISR_TAMP1F_Pos                   (13U)                            
  4705. #define RTC_ISR_TAMP1F_Msk                   (0x1U << RTC_ISR_TAMP1F_Pos)      /*!< 0x00002000 */
  4706. #define RTC_ISR_TAMP1F                       RTC_ISR_TAMP1F_Msk                
  4707. #define RTC_ISR_TSOVF_Pos                    (12U)                            
  4708. #define RTC_ISR_TSOVF_Msk                    (0x1U << RTC_ISR_TSOVF_Pos)       /*!< 0x00001000 */
  4709. #define RTC_ISR_TSOVF                        RTC_ISR_TSOVF_Msk                
  4710. #define RTC_ISR_TSF_Pos                      (11U)                            
  4711. #define RTC_ISR_TSF_Msk                      (0x1U << RTC_ISR_TSF_Pos)         /*!< 0x00000800 */
  4712. #define RTC_ISR_TSF                          RTC_ISR_TSF_Msk                  
  4713. #define RTC_ISR_WUTF_Pos                     (10U)                            
  4714. #define RTC_ISR_WUTF_Msk                     (0x1U << RTC_ISR_WUTF_Pos)        /*!< 0x00000400 */
  4715. #define RTC_ISR_WUTF                         RTC_ISR_WUTF_Msk                  
  4716. #define RTC_ISR_ALRBF_Pos                    (9U)                              
  4717. #define RTC_ISR_ALRBF_Msk                    (0x1U << RTC_ISR_ALRBF_Pos)       /*!< 0x00000200 */
  4718. #define RTC_ISR_ALRBF                        RTC_ISR_ALRBF_Msk                
  4719. #define RTC_ISR_ALRAF_Pos                    (8U)                              
  4720. #define RTC_ISR_ALRAF_Msk                    (0x1U << RTC_ISR_ALRAF_Pos)       /*!< 0x00000100 */
  4721. #define RTC_ISR_ALRAF                        RTC_ISR_ALRAF_Msk                
  4722. #define RTC_ISR_INIT_Pos                     (7U)                              
  4723. #define RTC_ISR_INIT_Msk                     (0x1U << RTC_ISR_INIT_Pos)        /*!< 0x00000080 */
  4724. #define RTC_ISR_INIT                         RTC_ISR_INIT_Msk                  
  4725. #define RTC_ISR_INITF_Pos                    (6U)                              
  4726. #define RTC_ISR_INITF_Msk                    (0x1U << RTC_ISR_INITF_Pos)       /*!< 0x00000040 */
  4727. #define RTC_ISR_INITF                        RTC_ISR_INITF_Msk                
  4728. #define RTC_ISR_RSF_Pos                      (5U)                              
  4729. #define RTC_ISR_RSF_Msk                      (0x1U << RTC_ISR_RSF_Pos)         /*!< 0x00000020 */
  4730. #define RTC_ISR_RSF                          RTC_ISR_RSF_Msk                  
  4731. #define RTC_ISR_INITS_Pos                    (4U)                              
  4732. #define RTC_ISR_INITS_Msk                    (0x1U << RTC_ISR_INITS_Pos)       /*!< 0x00000010 */
  4733. #define RTC_ISR_INITS                        RTC_ISR_INITS_Msk                
  4734. #define RTC_ISR_WUTWF_Pos                    (2U)                              
  4735. #define RTC_ISR_WUTWF_Msk                    (0x1U << RTC_ISR_WUTWF_Pos)       /*!< 0x00000004 */
  4736. #define RTC_ISR_WUTWF                        RTC_ISR_WUTWF_Msk                
  4737. #define RTC_ISR_ALRBWF_Pos                   (1U)                              
  4738. #define RTC_ISR_ALRBWF_Msk                   (0x1U << RTC_ISR_ALRBWF_Pos)      /*!< 0x00000002 */
  4739. #define RTC_ISR_ALRBWF                       RTC_ISR_ALRBWF_Msk                
  4740. #define RTC_ISR_ALRAWF_Pos                   (0U)                              
  4741. #define RTC_ISR_ALRAWF_Msk                   (0x1U << RTC_ISR_ALRAWF_Pos)      /*!< 0x00000001 */
  4742. #define RTC_ISR_ALRAWF                       RTC_ISR_ALRAWF_Msk                
  4743.  
  4744. /********************  Bits definition for RTC_PRER register  *****************/
  4745. #define RTC_PRER_PREDIV_A_Pos                (16U)                            
  4746. #define RTC_PRER_PREDIV_A_Msk                (0x7FU << RTC_PRER_PREDIV_A_Pos)  /*!< 0x007F0000 */
  4747. #define RTC_PRER_PREDIV_A                    RTC_PRER_PREDIV_A_Msk            
  4748. #define RTC_PRER_PREDIV_S_Pos                (0U)                              
  4749. #define RTC_PRER_PREDIV_S_Msk                (0x1FFFU << RTC_PRER_PREDIV_S_Pos) /*!< 0x00001FFF */
  4750. #define RTC_PRER_PREDIV_S                    RTC_PRER_PREDIV_S_Msk            
  4751.  
  4752. /********************  Bits definition for RTC_WUTR register  *****************/
  4753. #define RTC_WUTR_WUT_Pos                     (0U)                              
  4754. #define RTC_WUTR_WUT_Msk                     (0xFFFFU << RTC_WUTR_WUT_Pos)     /*!< 0x0000FFFF */
  4755. #define RTC_WUTR_WUT                         RTC_WUTR_WUT_Msk                  
  4756.  
  4757. /********************  Bits definition for RTC_CALIBR register  ***************/
  4758. #define RTC_CALIBR_DCS_Pos                   (7U)                              
  4759. #define RTC_CALIBR_DCS_Msk                   (0x1U << RTC_CALIBR_DCS_Pos)      /*!< 0x00000080 */
  4760. #define RTC_CALIBR_DCS                       RTC_CALIBR_DCS_Msk                
  4761. #define RTC_CALIBR_DC_Pos                    (0U)                              
  4762. #define RTC_CALIBR_DC_Msk                    (0x1FU << RTC_CALIBR_DC_Pos)      /*!< 0x0000001F */
  4763. #define RTC_CALIBR_DC                        RTC_CALIBR_DC_Msk                
  4764.  
  4765. /********************  Bits definition for RTC_ALRMAR register  ***************/
  4766. #define RTC_ALRMAR_MSK4_Pos                  (31U)                            
  4767. #define RTC_ALRMAR_MSK4_Msk                  (0x1U << RTC_ALRMAR_MSK4_Pos)     /*!< 0x80000000 */
  4768. #define RTC_ALRMAR_MSK4                      RTC_ALRMAR_MSK4_Msk              
  4769. #define RTC_ALRMAR_WDSEL_Pos                 (30U)                            
  4770. #define RTC_ALRMAR_WDSEL_Msk                 (0x1U << RTC_ALRMAR_WDSEL_Pos)    /*!< 0x40000000 */
  4771. #define RTC_ALRMAR_WDSEL                     RTC_ALRMAR_WDSEL_Msk              
  4772. #define RTC_ALRMAR_DT_Pos                    (28U)                            
  4773. #define RTC_ALRMAR_DT_Msk                    (0x3U << RTC_ALRMAR_DT_Pos)       /*!< 0x30000000 */
  4774. #define RTC_ALRMAR_DT                        RTC_ALRMAR_DT_Msk                
  4775. #define RTC_ALRMAR_DT_0                      (0x1U << RTC_ALRMAR_DT_Pos)       /*!< 0x10000000 */
  4776. #define RTC_ALRMAR_DT_1                      (0x2U << RTC_ALRMAR_DT_Pos)       /*!< 0x20000000 */
  4777. #define RTC_ALRMAR_DU_Pos                    (24U)                            
  4778. #define RTC_ALRMAR_DU_Msk                    (0xFU << RTC_ALRMAR_DU_Pos)       /*!< 0x0F000000 */
  4779. #define RTC_ALRMAR_DU                        RTC_ALRMAR_DU_Msk                
  4780. #define RTC_ALRMAR_DU_0                      (0x1U << RTC_ALRMAR_DU_Pos)       /*!< 0x01000000 */
  4781. #define RTC_ALRMAR_DU_1                      (0x2U << RTC_ALRMAR_DU_Pos)       /*!< 0x02000000 */
  4782. #define RTC_ALRMAR_DU_2                      (0x4U << RTC_ALRMAR_DU_Pos)       /*!< 0x04000000 */
  4783. #define RTC_ALRMAR_DU_3                      (0x8U << RTC_ALRMAR_DU_Pos)       /*!< 0x08000000 */
  4784. #define RTC_ALRMAR_MSK3_Pos                  (23U)                            
  4785. #define RTC_ALRMAR_MSK3_Msk                  (0x1U << RTC_ALRMAR_MSK3_Pos)     /*!< 0x00800000 */
  4786. #define RTC_ALRMAR_MSK3                      RTC_ALRMAR_MSK3_Msk              
  4787. #define RTC_ALRMAR_PM_Pos                    (22U)                            
  4788. #define RTC_ALRMAR_PM_Msk                    (0x1U << RTC_ALRMAR_PM_Pos)       /*!< 0x00400000 */
  4789. #define RTC_ALRMAR_PM                        RTC_ALRMAR_PM_Msk                
  4790. #define RTC_ALRMAR_HT_Pos                    (20U)                            
  4791. #define RTC_ALRMAR_HT_Msk                    (0x3U << RTC_ALRMAR_HT_Pos)       /*!< 0x00300000 */
  4792. #define RTC_ALRMAR_HT                        RTC_ALRMAR_HT_Msk                
  4793. #define RTC_ALRMAR_HT_0                      (0x1U << RTC_ALRMAR_HT_Pos)       /*!< 0x00100000 */
  4794. #define RTC_ALRMAR_HT_1                      (0x2U << RTC_ALRMAR_HT_Pos)       /*!< 0x00200000 */
  4795. #define RTC_ALRMAR_HU_Pos                    (16U)                            
  4796. #define RTC_ALRMAR_HU_Msk                    (0xFU << RTC_ALRMAR_HU_Pos)       /*!< 0x000F0000 */
  4797. #define RTC_ALRMAR_HU                        RTC_ALRMAR_HU_Msk                
  4798. #define RTC_ALRMAR_HU_0                      (0x1U << RTC_ALRMAR_HU_Pos)       /*!< 0x00010000 */
  4799. #define RTC_ALRMAR_HU_1                      (0x2U << RTC_ALRMAR_HU_Pos)       /*!< 0x00020000 */
  4800. #define RTC_ALRMAR_HU_2                      (0x4U << RTC_ALRMAR_HU_Pos)       /*!< 0x00040000 */
  4801. #define RTC_ALRMAR_HU_3                      (0x8U << RTC_ALRMAR_HU_Pos)       /*!< 0x00080000 */
  4802. #define RTC_ALRMAR_MSK2_Pos                  (15U)                            
  4803. #define RTC_ALRMAR_MSK2_Msk                  (0x1U << RTC_ALRMAR_MSK2_Pos)     /*!< 0x00008000 */
  4804. #define RTC_ALRMAR_MSK2                      RTC_ALRMAR_MSK2_Msk              
  4805. #define RTC_ALRMAR_MNT_Pos                   (12U)                            
  4806. #define RTC_ALRMAR_MNT_Msk                   (0x7U << RTC_ALRMAR_MNT_Pos)      /*!< 0x00007000 */
  4807. #define RTC_ALRMAR_MNT                       RTC_ALRMAR_MNT_Msk                
  4808. #define RTC_ALRMAR_MNT_0                     (0x1U << RTC_ALRMAR_MNT_Pos)      /*!< 0x00001000 */
  4809. #define RTC_ALRMAR_MNT_1                     (0x2U << RTC_ALRMAR_MNT_Pos)      /*!< 0x00002000 */
  4810. #define RTC_ALRMAR_MNT_2                     (0x4U << RTC_ALRMAR_MNT_Pos)      /*!< 0x00004000 */
  4811. #define RTC_ALRMAR_MNU_Pos                   (8U)                              
  4812. #define RTC_ALRMAR_MNU_Msk                   (0xFU << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000F00 */
  4813. #define RTC_ALRMAR_MNU                       RTC_ALRMAR_MNU_Msk                
  4814. #define RTC_ALRMAR_MNU_0                     (0x1U << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000100 */
  4815. #define RTC_ALRMAR_MNU_1                     (0x2U << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000200 */
  4816. #define RTC_ALRMAR_MNU_2                     (0x4U << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000400 */
  4817. #define RTC_ALRMAR_MNU_3                     (0x8U << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000800 */
  4818. #define RTC_ALRMAR_MSK1_Pos                  (7U)                              
  4819. #define RTC_ALRMAR_MSK1_Msk                  (0x1U << RTC_ALRMAR_MSK1_Pos)     /*!< 0x00000080 */
  4820. #define RTC_ALRMAR_MSK1                      RTC_ALRMAR_MSK1_Msk              
  4821. #define RTC_ALRMAR_ST_Pos                    (4U)                              
  4822. #define RTC_ALRMAR_ST_Msk                    (0x7U << RTC_ALRMAR_ST_Pos)       /*!< 0x00000070 */
  4823. #define RTC_ALRMAR_ST                        RTC_ALRMAR_ST_Msk                
  4824. #define RTC_ALRMAR_ST_0                      (0x1U << RTC_ALRMAR_ST_Pos)       /*!< 0x00000010 */
  4825. #define RTC_ALRMAR_ST_1                      (0x2U << RTC_ALRMAR_ST_Pos)       /*!< 0x00000020 */
  4826. #define RTC_ALRMAR_ST_2                      (0x4U << RTC_ALRMAR_ST_Pos)       /*!< 0x00000040 */
  4827. #define RTC_ALRMAR_SU_Pos                    (0U)                              
  4828. #define RTC_ALRMAR_SU_Msk                    (0xFU << RTC_ALRMAR_SU_Pos)       /*!< 0x0000000F */
  4829. #define RTC_ALRMAR_SU                        RTC_ALRMAR_SU_Msk                
  4830. #define RTC_ALRMAR_SU_0                      (0x1U << RTC_ALRMAR_SU_Pos)       /*!< 0x00000001 */
  4831. #define RTC_ALRMAR_SU_1                      (0x2U << RTC_ALRMAR_SU_Pos)       /*!< 0x00000002 */
  4832. #define RTC_ALRMAR_SU_2                      (0x4U << RTC_ALRMAR_SU_Pos)       /*!< 0x00000004 */
  4833. #define RTC_ALRMAR_SU_3                      (0x8U << RTC_ALRMAR_SU_Pos)       /*!< 0x00000008 */
  4834.  
  4835. /********************  Bits definition for RTC_ALRMBR register  ***************/
  4836. #define RTC_ALRMBR_MSK4_Pos                  (31U)                            
  4837. #define RTC_ALRMBR_MSK4_Msk                  (0x1U << RTC_ALRMBR_MSK4_Pos)     /*!< 0x80000000 */
  4838. #define RTC_ALRMBR_MSK4                      RTC_ALRMBR_MSK4_Msk              
  4839. #define RTC_ALRMBR_WDSEL_Pos                 (30U)                            
  4840. #define RTC_ALRMBR_WDSEL_Msk                 (0x1U << RTC_ALRMBR_WDSEL_Pos)    /*!< 0x40000000 */
  4841. #define RTC_ALRMBR_WDSEL                     RTC_ALRMBR_WDSEL_Msk              
  4842. #define RTC_ALRMBR_DT_Pos                    (28U)                            
  4843. #define RTC_ALRMBR_DT_Msk                    (0x3U << RTC_ALRMBR_DT_Pos)       /*!< 0x30000000 */
  4844. #define RTC_ALRMBR_DT                        RTC_ALRMBR_DT_Msk                
  4845. #define RTC_ALRMBR_DT_0                      (0x1U << RTC_ALRMBR_DT_Pos)       /*!< 0x10000000 */
  4846. #define RTC_ALRMBR_DT_1                      (0x2U << RTC_ALRMBR_DT_Pos)       /*!< 0x20000000 */
  4847. #define RTC_ALRMBR_DU_Pos                    (24U)                            
  4848. #define RTC_ALRMBR_DU_Msk                    (0xFU << RTC_ALRMBR_DU_Pos)       /*!< 0x0F000000 */
  4849. #define RTC_ALRMBR_DU                        RTC_ALRMBR_DU_Msk                
  4850. #define RTC_ALRMBR_DU_0                      (0x1U << RTC_ALRMBR_DU_Pos)       /*!< 0x01000000 */
  4851. #define RTC_ALRMBR_DU_1                      (0x2U << RTC_ALRMBR_DU_Pos)       /*!< 0x02000000 */
  4852. #define RTC_ALRMBR_DU_2                      (0x4U << RTC_ALRMBR_DU_Pos)       /*!< 0x04000000 */
  4853. #define RTC_ALRMBR_DU_3                      (0x8U << RTC_ALRMBR_DU_Pos)       /*!< 0x08000000 */
  4854. #define RTC_ALRMBR_MSK3_Pos                  (23U)                            
  4855. #define RTC_ALRMBR_MSK3_Msk                  (0x1U << RTC_ALRMBR_MSK3_Pos)     /*!< 0x00800000 */
  4856. #define RTC_ALRMBR_MSK3                      RTC_ALRMBR_MSK3_Msk              
  4857. #define RTC_ALRMBR_PM_Pos                    (22U)                            
  4858. #define RTC_ALRMBR_PM_Msk                    (0x1U << RTC_ALRMBR_PM_Pos)       /*!< 0x00400000 */
  4859. #define RTC_ALRMBR_PM                        RTC_ALRMBR_PM_Msk                
  4860. #define RTC_ALRMBR_HT_Pos                    (20U)                            
  4861. #define RTC_ALRMBR_HT_Msk                    (0x3U << RTC_ALRMBR_HT_Pos)       /*!< 0x00300000 */
  4862. #define RTC_ALRMBR_HT                        RTC_ALRMBR_HT_Msk                
  4863. #define RTC_ALRMBR_HT_0                      (0x1U << RTC_ALRMBR_HT_Pos)       /*!< 0x00100000 */
  4864. #define RTC_ALRMBR_HT_1                      (0x2U << RTC_ALRMBR_HT_Pos)       /*!< 0x00200000 */
  4865. #define RTC_ALRMBR_HU_Pos                    (16U)                            
  4866. #define RTC_ALRMBR_HU_Msk                    (0xFU << RTC_ALRMBR_HU_Pos)       /*!< 0x000F0000 */
  4867. #define RTC_ALRMBR_HU                        RTC_ALRMBR_HU_Msk                
  4868. #define RTC_ALRMBR_HU_0                      (0x1U << RTC_ALRMBR_HU_Pos)       /*!< 0x00010000 */
  4869. #define RTC_ALRMBR_HU_1                      (0x2U << RTC_ALRMBR_HU_Pos)       /*!< 0x00020000 */
  4870. #define RTC_ALRMBR_HU_2                      (0x4U << RTC_ALRMBR_HU_Pos)       /*!< 0x00040000 */
  4871. #define RTC_ALRMBR_HU_3                      (0x8U << RTC_ALRMBR_HU_Pos)       /*!< 0x00080000 */
  4872. #define RTC_ALRMBR_MSK2_Pos                  (15U)                            
  4873. #define RTC_ALRMBR_MSK2_Msk                  (0x1U << RTC_ALRMBR_MSK2_Pos)     /*!< 0x00008000 */
  4874. #define RTC_ALRMBR_MSK2                      RTC_ALRMBR_MSK2_Msk              
  4875. #define RTC_ALRMBR_MNT_Pos                   (12U)                            
  4876. #define RTC_ALRMBR_MNT_Msk                   (0x7U << RTC_ALRMBR_MNT_Pos)      /*!< 0x00007000 */
  4877. #define RTC_ALRMBR_MNT                       RTC_ALRMBR_MNT_Msk                
  4878. #define RTC_ALRMBR_MNT_0                     (0x1U << RTC_ALRMBR_MNT_Pos)      /*!< 0x00001000 */
  4879. #define RTC_ALRMBR_MNT_1                     (0x2U << RTC_ALRMBR_MNT_Pos)      /*!< 0x00002000 */
  4880. #define RTC_ALRMBR_MNT_2                     (0x4U << RTC_ALRMBR_MNT_Pos)      /*!< 0x00004000 */
  4881. #define RTC_ALRMBR_MNU_Pos                   (8U)                              
  4882. #define RTC_ALRMBR_MNU_Msk                   (0xFU << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000F00 */
  4883. #define RTC_ALRMBR_MNU                       RTC_ALRMBR_MNU_Msk                
  4884. #define RTC_ALRMBR_MNU_0                     (0x1U << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000100 */
  4885. #define RTC_ALRMBR_MNU_1                     (0x2U << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000200 */
  4886. #define RTC_ALRMBR_MNU_2                     (0x4U << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000400 */
  4887. #define RTC_ALRMBR_MNU_3                     (0x8U << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000800 */
  4888. #define RTC_ALRMBR_MSK1_Pos                  (7U)                              
  4889. #define RTC_ALRMBR_MSK1_Msk                  (0x1U << RTC_ALRMBR_MSK1_Pos)     /*!< 0x00000080 */
  4890. #define RTC_ALRMBR_MSK1                      RTC_ALRMBR_MSK1_Msk              
  4891. #define RTC_ALRMBR_ST_Pos                    (4U)                              
  4892. #define RTC_ALRMBR_ST_Msk                    (0x7U << RTC_ALRMBR_ST_Pos)       /*!< 0x00000070 */
  4893. #define RTC_ALRMBR_ST                        RTC_ALRMBR_ST_Msk                
  4894. #define RTC_ALRMBR_ST_0                      (0x1U << RTC_ALRMBR_ST_Pos)       /*!< 0x00000010 */
  4895. #define RTC_ALRMBR_ST_1                      (0x2U << RTC_ALRMBR_ST_Pos)       /*!< 0x00000020 */
  4896. #define RTC_ALRMBR_ST_2                      (0x4U << RTC_ALRMBR_ST_Pos)       /*!< 0x00000040 */
  4897. #define RTC_ALRMBR_SU_Pos                    (0U)                              
  4898. #define RTC_ALRMBR_SU_Msk                    (0xFU << RTC_ALRMBR_SU_Pos)       /*!< 0x0000000F */
  4899. #define RTC_ALRMBR_SU                        RTC_ALRMBR_SU_Msk                
  4900. #define RTC_ALRMBR_SU_0                      (0x1U << RTC_ALRMBR_SU_Pos)       /*!< 0x00000001 */
  4901. #define RTC_ALRMBR_SU_1                      (0x2U << RTC_ALRMBR_SU_Pos)       /*!< 0x00000002 */
  4902. #define RTC_ALRMBR_SU_2                      (0x4U << RTC_ALRMBR_SU_Pos)       /*!< 0x00000004 */
  4903. #define RTC_ALRMBR_SU_3                      (0x8U << RTC_ALRMBR_SU_Pos)       /*!< 0x00000008 */
  4904.  
  4905. /********************  Bits definition for RTC_WPR register  ******************/
  4906. #define RTC_WPR_KEY_Pos                      (0U)                              
  4907. #define RTC_WPR_KEY_Msk                      (0xFFU << RTC_WPR_KEY_Pos)        /*!< 0x000000FF */
  4908. #define RTC_WPR_KEY                          RTC_WPR_KEY_Msk                  
  4909.  
  4910. /********************  Bits definition for RTC_TSTR register  *****************/
  4911. #define RTC_TSTR_PM_Pos                      (22U)                            
  4912. #define RTC_TSTR_PM_Msk                      (0x1U << RTC_TSTR_PM_Pos)         /*!< 0x00400000 */
  4913. #define RTC_TSTR_PM                          RTC_TSTR_PM_Msk                  
  4914. #define RTC_TSTR_HT_Pos                      (20U)                            
  4915. #define RTC_TSTR_HT_Msk                      (0x3U << RTC_TSTR_HT_Pos)         /*!< 0x00300000 */
  4916. #define RTC_TSTR_HT                          RTC_TSTR_HT_Msk                  
  4917. #define RTC_TSTR_HT_0                        (0x1U << RTC_TSTR_HT_Pos)         /*!< 0x00100000 */
  4918. #define RTC_TSTR_HT_1                        (0x2U << RTC_TSTR_HT_Pos)         /*!< 0x00200000 */
  4919. #define RTC_TSTR_HU_Pos                      (16U)                            
  4920. #define RTC_TSTR_HU_Msk                      (0xFU << RTC_TSTR_HU_Pos)         /*!< 0x000F0000 */
  4921. #define RTC_TSTR_HU                          RTC_TSTR_HU_Msk                  
  4922. #define RTC_TSTR_HU_0                        (0x1U << RTC_TSTR_HU_Pos)         /*!< 0x00010000 */
  4923. #define RTC_TSTR_HU_1                        (0x2U << RTC_TSTR_HU_Pos)         /*!< 0x00020000 */
  4924. #define RTC_TSTR_HU_2                        (0x4U << RTC_TSTR_HU_Pos)         /*!< 0x00040000 */
  4925. #define RTC_TSTR_HU_3                        (0x8U << RTC_TSTR_HU_Pos)         /*!< 0x00080000 */
  4926. #define RTC_TSTR_MNT_Pos                     (12U)                            
  4927. #define RTC_TSTR_MNT_Msk                     (0x7U << RTC_TSTR_MNT_Pos)        /*!< 0x00007000 */
  4928. #define RTC_TSTR_MNT                         RTC_TSTR_MNT_Msk                  
  4929. #define RTC_TSTR_MNT_0                       (0x1U << RTC_TSTR_MNT_Pos)        /*!< 0x00001000 */
  4930. #define RTC_TSTR_MNT_1                       (0x2U << RTC_TSTR_MNT_Pos)        /*!< 0x00002000 */
  4931. #define RTC_TSTR_MNT_2                       (0x4U << RTC_TSTR_MNT_Pos)        /*!< 0x00004000 */
  4932. #define RTC_TSTR_MNU_Pos                     (8U)                              
  4933. #define RTC_TSTR_MNU_Msk                     (0xFU << RTC_TSTR_MNU_Pos)        /*!< 0x00000F00 */
  4934. #define RTC_TSTR_MNU                         RTC_TSTR_MNU_Msk                  
  4935. #define RTC_TSTR_MNU_0                       (0x1U << RTC_TSTR_MNU_Pos)        /*!< 0x00000100 */
  4936. #define RTC_TSTR_MNU_1                       (0x2U << RTC_TSTR_MNU_Pos)        /*!< 0x00000200 */
  4937. #define RTC_TSTR_MNU_2                       (0x4U << RTC_TSTR_MNU_Pos)        /*!< 0x00000400 */
  4938. #define RTC_TSTR_MNU_3                       (0x8U << RTC_TSTR_MNU_Pos)        /*!< 0x00000800 */
  4939. #define RTC_TSTR_ST_Pos                      (4U)                              
  4940. #define RTC_TSTR_ST_Msk                      (0x7U << RTC_TSTR_ST_Pos)         /*!< 0x00000070 */
  4941. #define RTC_TSTR_ST                          RTC_TSTR_ST_Msk                  
  4942. #define RTC_TSTR_ST_0                        (0x1U << RTC_TSTR_ST_Pos)         /*!< 0x00000010 */
  4943. #define RTC_TSTR_ST_1                        (0x2U << RTC_TSTR_ST_Pos)         /*!< 0x00000020 */
  4944. #define RTC_TSTR_ST_2                        (0x4U << RTC_TSTR_ST_Pos)         /*!< 0x00000040 */
  4945. #define RTC_TSTR_SU_Pos                      (0U)                              
  4946. #define RTC_TSTR_SU_Msk                      (0xFU << RTC_TSTR_SU_Pos)         /*!< 0x0000000F */
  4947. #define RTC_TSTR_SU                          RTC_TSTR_SU_Msk                  
  4948. #define RTC_TSTR_SU_0                        (0x1U << RTC_TSTR_SU_Pos)         /*!< 0x00000001 */
  4949. #define RTC_TSTR_SU_1                        (0x2U << RTC_TSTR_SU_Pos)         /*!< 0x00000002 */
  4950. #define RTC_TSTR_SU_2                        (0x4U << RTC_TSTR_SU_Pos)         /*!< 0x00000004 */
  4951. #define RTC_TSTR_SU_3                        (0x8U << RTC_TSTR_SU_Pos)         /*!< 0x00000008 */
  4952.  
  4953. /********************  Bits definition for RTC_TSDR register  *****************/
  4954. #define RTC_TSDR_WDU_Pos                     (13U)                            
  4955. #define RTC_TSDR_WDU_Msk                     (0x7U << RTC_TSDR_WDU_Pos)        /*!< 0x0000E000 */
  4956. #define RTC_TSDR_WDU                         RTC_TSDR_WDU_Msk                  
  4957. #define RTC_TSDR_WDU_0                       (0x1U << RTC_TSDR_WDU_Pos)        /*!< 0x00002000 */
  4958. #define RTC_TSDR_WDU_1                       (0x2U << RTC_TSDR_WDU_Pos)        /*!< 0x00004000 */
  4959. #define RTC_TSDR_WDU_2                       (0x4U << RTC_TSDR_WDU_Pos)        /*!< 0x00008000 */
  4960. #define RTC_TSDR_MT_Pos                      (12U)                            
  4961. #define RTC_TSDR_MT_Msk                      (0x1U << RTC_TSDR_MT_Pos)         /*!< 0x00001000 */
  4962. #define RTC_TSDR_MT                          RTC_TSDR_MT_Msk                  
  4963. #define RTC_TSDR_MU_Pos                      (8U)                              
  4964. #define RTC_TSDR_MU_Msk                      (0xFU << RTC_TSDR_MU_Pos)         /*!< 0x00000F00 */
  4965. #define RTC_TSDR_MU                          RTC_TSDR_MU_Msk                  
  4966. #define RTC_TSDR_MU_0                        (0x1U << RTC_TSDR_MU_Pos)         /*!< 0x00000100 */
  4967. #define RTC_TSDR_MU_1                        (0x2U << RTC_TSDR_MU_Pos)         /*!< 0x00000200 */
  4968. #define RTC_TSDR_MU_2                        (0x4U << RTC_TSDR_MU_Pos)         /*!< 0x00000400 */
  4969. #define RTC_TSDR_MU_3                        (0x8U << RTC_TSDR_MU_Pos)         /*!< 0x00000800 */
  4970. #define RTC_TSDR_DT_Pos                      (4U)                              
  4971. #define RTC_TSDR_DT_Msk                      (0x3U << RTC_TSDR_DT_Pos)         /*!< 0x00000030 */
  4972. #define RTC_TSDR_DT                          RTC_TSDR_DT_Msk                  
  4973. #define RTC_TSDR_DT_0                        (0x1U << RTC_TSDR_DT_Pos)         /*!< 0x00000010 */
  4974. #define RTC_TSDR_DT_1                        (0x2U << RTC_TSDR_DT_Pos)         /*!< 0x00000020 */
  4975. #define RTC_TSDR_DU_Pos                      (0U)                              
  4976. #define RTC_TSDR_DU_Msk                      (0xFU << RTC_TSDR_DU_Pos)         /*!< 0x0000000F */
  4977. #define RTC_TSDR_DU                          RTC_TSDR_DU_Msk                  
  4978. #define RTC_TSDR_DU_0                        (0x1U << RTC_TSDR_DU_Pos)         /*!< 0x00000001 */
  4979. #define RTC_TSDR_DU_1                        (0x2U << RTC_TSDR_DU_Pos)         /*!< 0x00000002 */
  4980. #define RTC_TSDR_DU_2                        (0x4U << RTC_TSDR_DU_Pos)         /*!< 0x00000004 */
  4981. #define RTC_TSDR_DU_3                        (0x8U << RTC_TSDR_DU_Pos)         /*!< 0x00000008 */
  4982.  
  4983. /********************  Bits definition for RTC_TAFCR register  ****************/
  4984. #define RTC_TAFCR_ALARMOUTTYPE_Pos           (18U)                            
  4985. #define RTC_TAFCR_ALARMOUTTYPE_Msk           (0x1U << RTC_TAFCR_ALARMOUTTYPE_Pos) /*!< 0x00040000 */
  4986. #define RTC_TAFCR_ALARMOUTTYPE               RTC_TAFCR_ALARMOUTTYPE_Msk        
  4987. #define RTC_TAFCR_TAMPIE_Pos                 (2U)                              
  4988. #define RTC_TAFCR_TAMPIE_Msk                 (0x1U << RTC_TAFCR_TAMPIE_Pos)    /*!< 0x00000004 */
  4989. #define RTC_TAFCR_TAMPIE                     RTC_TAFCR_TAMPIE_Msk              
  4990. #define RTC_TAFCR_TAMP1TRG_Pos               (1U)                              
  4991. #define RTC_TAFCR_TAMP1TRG_Msk               (0x1U << RTC_TAFCR_TAMP1TRG_Pos)  /*!< 0x00000002 */
  4992. #define RTC_TAFCR_TAMP1TRG                   RTC_TAFCR_TAMP1TRG_Msk            
  4993. #define RTC_TAFCR_TAMP1E_Pos                 (0U)                              
  4994. #define RTC_TAFCR_TAMP1E_Msk                 (0x1U << RTC_TAFCR_TAMP1E_Pos)    /*!< 0x00000001 */
  4995. #define RTC_TAFCR_TAMP1E                     RTC_TAFCR_TAMP1E_Msk              
  4996.  
  4997. /********************  Bits definition for RTC_BKP0R register  ****************/
  4998. #define RTC_BKP0R_Pos                        (0U)                              
  4999. #define RTC_BKP0R_Msk                        (0xFFFFFFFFU << RTC_BKP0R_Pos)    /*!< 0xFFFFFFFF */
  5000. #define RTC_BKP0R                            RTC_BKP0R_Msk                    
  5001.  
  5002. /********************  Bits definition for RTC_BKP1R register  ****************/
  5003. #define RTC_BKP1R_Pos                        (0U)                              
  5004. #define RTC_BKP1R_Msk                        (0xFFFFFFFFU << RTC_BKP1R_Pos)    /*!< 0xFFFFFFFF */
  5005. #define RTC_BKP1R                            RTC_BKP1R_Msk                    
  5006.  
  5007. /********************  Bits definition for RTC_BKP2R register  ****************/
  5008. #define RTC_BKP2R_Pos                        (0U)                              
  5009. #define RTC_BKP2R_Msk                        (0xFFFFFFFFU << RTC_BKP2R_Pos)    /*!< 0xFFFFFFFF */
  5010. #define RTC_BKP2R                            RTC_BKP2R_Msk                    
  5011.  
  5012. /********************  Bits definition for RTC_BKP3R register  ****************/
  5013. #define RTC_BKP3R_Pos                        (0U)                              
  5014. #define RTC_BKP3R_Msk                        (0xFFFFFFFFU << RTC_BKP3R_Pos)    /*!< 0xFFFFFFFF */
  5015. #define RTC_BKP3R                            RTC_BKP3R_Msk                    
  5016.  
  5017. /********************  Bits definition for RTC_BKP4R register  ****************/
  5018. #define RTC_BKP4R_Pos                        (0U)                              
  5019. #define RTC_BKP4R_Msk                        (0xFFFFFFFFU << RTC_BKP4R_Pos)    /*!< 0xFFFFFFFF */
  5020. #define RTC_BKP4R                            RTC_BKP4R_Msk                    
  5021.  
  5022. /********************  Bits definition for RTC_BKP5R register  ****************/
  5023. #define RTC_BKP5R_Pos                        (0U)                              
  5024. #define RTC_BKP5R_Msk                        (0xFFFFFFFFU << RTC_BKP5R_Pos)    /*!< 0xFFFFFFFF */
  5025. #define RTC_BKP5R                            RTC_BKP5R_Msk                    
  5026.  
  5027. /********************  Bits definition for RTC_BKP6R register  ****************/
  5028. #define RTC_BKP6R_Pos                        (0U)                              
  5029. #define RTC_BKP6R_Msk                        (0xFFFFFFFFU << RTC_BKP6R_Pos)    /*!< 0xFFFFFFFF */
  5030. #define RTC_BKP6R                            RTC_BKP6R_Msk                    
  5031.  
  5032. /********************  Bits definition for RTC_BKP7R register  ****************/
  5033. #define RTC_BKP7R_Pos                        (0U)                              
  5034. #define RTC_BKP7R_Msk                        (0xFFFFFFFFU << RTC_BKP7R_Pos)    /*!< 0xFFFFFFFF */
  5035. #define RTC_BKP7R                            RTC_BKP7R_Msk                    
  5036.  
  5037. /********************  Bits definition for RTC_BKP8R register  ****************/
  5038. #define RTC_BKP8R_Pos                        (0U)                              
  5039. #define RTC_BKP8R_Msk                        (0xFFFFFFFFU << RTC_BKP8R_Pos)    /*!< 0xFFFFFFFF */
  5040. #define RTC_BKP8R                            RTC_BKP8R_Msk                    
  5041.  
  5042. /********************  Bits definition for RTC_BKP9R register  ****************/
  5043. #define RTC_BKP9R_Pos                        (0U)                              
  5044. #define RTC_BKP9R_Msk                        (0xFFFFFFFFU << RTC_BKP9R_Pos)    /*!< 0xFFFFFFFF */
  5045. #define RTC_BKP9R                            RTC_BKP9R_Msk                    
  5046.  
  5047. /********************  Bits definition for RTC_BKP10R register  ***************/
  5048. #define RTC_BKP10R_Pos                       (0U)                              
  5049. #define RTC_BKP10R_Msk                       (0xFFFFFFFFU << RTC_BKP10R_Pos)   /*!< 0xFFFFFFFF */
  5050. #define RTC_BKP10R                           RTC_BKP10R_Msk                    
  5051.  
  5052. /********************  Bits definition for RTC_BKP11R register  ***************/
  5053. #define RTC_BKP11R_Pos                       (0U)                              
  5054. #define RTC_BKP11R_Msk                       (0xFFFFFFFFU << RTC_BKP11R_Pos)   /*!< 0xFFFFFFFF */
  5055. #define RTC_BKP11R                           RTC_BKP11R_Msk                    
  5056.  
  5057. /********************  Bits definition for RTC_BKP12R register  ***************/
  5058. #define RTC_BKP12R_Pos                       (0U)                              
  5059. #define RTC_BKP12R_Msk                       (0xFFFFFFFFU << RTC_BKP12R_Pos)   /*!< 0xFFFFFFFF */
  5060. #define RTC_BKP12R                           RTC_BKP12R_Msk                    
  5061.  
  5062. /********************  Bits definition for RTC_BKP13R register  ***************/
  5063. #define RTC_BKP13R_Pos                       (0U)                              
  5064. #define RTC_BKP13R_Msk                       (0xFFFFFFFFU << RTC_BKP13R_Pos)   /*!< 0xFFFFFFFF */
  5065. #define RTC_BKP13R                           RTC_BKP13R_Msk                    
  5066.  
  5067. /********************  Bits definition for RTC_BKP14R register  ***************/
  5068. #define RTC_BKP14R_Pos                       (0U)                              
  5069. #define RTC_BKP14R_Msk                       (0xFFFFFFFFU << RTC_BKP14R_Pos)   /*!< 0xFFFFFFFF */
  5070. #define RTC_BKP14R                           RTC_BKP14R_Msk                    
  5071.  
  5072. /********************  Bits definition for RTC_BKP15R register  ***************/
  5073. #define RTC_BKP15R_Pos                       (0U)                              
  5074. #define RTC_BKP15R_Msk                       (0xFFFFFFFFU << RTC_BKP15R_Pos)   /*!< 0xFFFFFFFF */
  5075. #define RTC_BKP15R                           RTC_BKP15R_Msk                    
  5076.  
  5077. /********************  Bits definition for RTC_BKP16R register  ***************/
  5078. #define RTC_BKP16R_Pos                       (0U)                              
  5079. #define RTC_BKP16R_Msk                       (0xFFFFFFFFU << RTC_BKP16R_Pos)   /*!< 0xFFFFFFFF */
  5080. #define RTC_BKP16R                           RTC_BKP16R_Msk                    
  5081.  
  5082. /********************  Bits definition for RTC_BKP17R register  ***************/
  5083. #define RTC_BKP17R_Pos                       (0U)                              
  5084. #define RTC_BKP17R_Msk                       (0xFFFFFFFFU << RTC_BKP17R_Pos)   /*!< 0xFFFFFFFF */
  5085. #define RTC_BKP17R                           RTC_BKP17R_Msk                    
  5086.  
  5087. /********************  Bits definition for RTC_BKP18R register  ***************/
  5088. #define RTC_BKP18R_Pos                       (0U)                              
  5089. #define RTC_BKP18R_Msk                       (0xFFFFFFFFU << RTC_BKP18R_Pos)   /*!< 0xFFFFFFFF */
  5090. #define RTC_BKP18R                           RTC_BKP18R_Msk                    
  5091.  
  5092. /********************  Bits definition for RTC_BKP19R register  ***************/
  5093. #define RTC_BKP19R_Pos                       (0U)                              
  5094. #define RTC_BKP19R_Msk                       (0xFFFFFFFFU << RTC_BKP19R_Pos)   /*!< 0xFFFFFFFF */
  5095. #define RTC_BKP19R                           RTC_BKP19R_Msk                    
  5096.  
  5097. /******************** Number of backup registers ******************************/
  5098. #define RTC_BKP_NUMBER 20
  5099.  
  5100. /******************************************************************************/
  5101. /*                                                                            */
  5102. /*                     Serial Peripheral Interface (SPI)                      */
  5103. /*                                                                            */
  5104. /******************************************************************************/
  5105.  
  5106. /*
  5107.  * @brief Specific device feature definitions (not present on all devices in the STM32F3 serie)
  5108.  */
  5109.  
  5110. /*******************  Bit definition for SPI_CR1 register  ********************/
  5111. #define SPI_CR1_CPHA_Pos                    (0U)                              
  5112. #define SPI_CR1_CPHA_Msk                    (0x1U << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
  5113. #define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
  5114. #define SPI_CR1_CPOL_Pos                    (1U)                              
  5115. #define SPI_CR1_CPOL_Msk                    (0x1U << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
  5116. #define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
  5117. #define SPI_CR1_MSTR_Pos                    (2U)                              
  5118. #define SPI_CR1_MSTR_Msk                    (0x1U << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
  5119. #define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
  5120.  
  5121. #define SPI_CR1_BR_Pos                      (3U)                              
  5122. #define SPI_CR1_BR_Msk                      (0x7U << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
  5123. #define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
  5124. #define SPI_CR1_BR_0                        (0x1U << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
  5125. #define SPI_CR1_BR_1                        (0x2U << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
  5126. #define SPI_CR1_BR_2                        (0x4U << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
  5127.  
  5128. #define SPI_CR1_SPE_Pos                     (6U)                              
  5129. #define SPI_CR1_SPE_Msk                     (0x1U << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
  5130. #define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
  5131. #define SPI_CR1_LSBFIRST_Pos                (7U)                              
  5132. #define SPI_CR1_LSBFIRST_Msk                (0x1U << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
  5133. #define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
  5134. #define SPI_CR1_SSI_Pos                     (8U)                              
  5135. #define SPI_CR1_SSI_Msk                     (0x1U << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
  5136. #define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
  5137. #define SPI_CR1_SSM_Pos                     (9U)                              
  5138. #define SPI_CR1_SSM_Msk                     (0x1U << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
  5139. #define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
  5140. #define SPI_CR1_RXONLY_Pos                  (10U)                              
  5141. #define SPI_CR1_RXONLY_Msk                  (0x1U << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
  5142. #define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
  5143. #define SPI_CR1_DFF_Pos                     (11U)                              
  5144. #define SPI_CR1_DFF_Msk                     (0x1U << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
  5145. #define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
  5146. #define SPI_CR1_CRCNEXT_Pos                 (12U)                              
  5147. #define SPI_CR1_CRCNEXT_Msk                 (0x1U << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
  5148. #define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
  5149. #define SPI_CR1_CRCEN_Pos                   (13U)                              
  5150. #define SPI_CR1_CRCEN_Msk                   (0x1U << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
  5151. #define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
  5152. #define SPI_CR1_BIDIOE_Pos                  (14U)                              
  5153. #define SPI_CR1_BIDIOE_Msk                  (0x1U << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
  5154. #define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
  5155. #define SPI_CR1_BIDIMODE_Pos                (15U)                              
  5156. #define SPI_CR1_BIDIMODE_Msk                (0x1U << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
  5157. #define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
  5158.  
  5159. /*******************  Bit definition for SPI_CR2 register  ********************/
  5160. #define SPI_CR2_RXDMAEN_Pos                 (0U)                              
  5161. #define SPI_CR2_RXDMAEN_Msk                 (0x1U << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
  5162. #define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
  5163. #define SPI_CR2_TXDMAEN_Pos                 (1U)                              
  5164. #define SPI_CR2_TXDMAEN_Msk                 (0x1U << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
  5165. #define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
  5166. #define SPI_CR2_SSOE_Pos                    (2U)                              
  5167. #define SPI_CR2_SSOE_Msk                    (0x1U << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
  5168. #define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
  5169. #define SPI_CR2_ERRIE_Pos                   (5U)                              
  5170. #define SPI_CR2_ERRIE_Msk                   (0x1U << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
  5171. #define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
  5172. #define SPI_CR2_RXNEIE_Pos                  (6U)                              
  5173. #define SPI_CR2_RXNEIE_Msk                  (0x1U << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
  5174. #define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
  5175. #define SPI_CR2_TXEIE_Pos                   (7U)                              
  5176. #define SPI_CR2_TXEIE_Msk                   (0x1U << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
  5177. #define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
  5178.  
  5179. /********************  Bit definition for SPI_SR register  ********************/
  5180. #define SPI_SR_RXNE_Pos                     (0U)                              
  5181. #define SPI_SR_RXNE_Msk                     (0x1U << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
  5182. #define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
  5183. #define SPI_SR_TXE_Pos                      (1U)                              
  5184. #define SPI_SR_TXE_Msk                      (0x1U << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
  5185. #define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
  5186. #define SPI_SR_CHSIDE_Pos                   (2U)                              
  5187. #define SPI_SR_CHSIDE_Msk                   (0x1U << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
  5188. #define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
  5189. #define SPI_SR_UDR_Pos                      (3U)                              
  5190. #define SPI_SR_UDR_Msk                      (0x1U << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
  5191. #define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
  5192. #define SPI_SR_CRCERR_Pos                   (4U)                              
  5193. #define SPI_SR_CRCERR_Msk                   (0x1U << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
  5194. #define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
  5195. #define SPI_SR_MODF_Pos                     (5U)                              
  5196. #define SPI_SR_MODF_Msk                     (0x1U << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
  5197. #define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
  5198. #define SPI_SR_OVR_Pos                      (6U)                              
  5199. #define SPI_SR_OVR_Msk                      (0x1U << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
  5200. #define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
  5201. #define SPI_SR_BSY_Pos                      (7U)                              
  5202. #define SPI_SR_BSY_Msk                      (0x1U << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
  5203. #define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
  5204. #define SPI_SR_FRE_Pos                      (8U)                              
  5205. #define SPI_SR_FRE_Msk                      (0x1U << SPI_SR_FRE_Pos)           /*!< 0x00000100 */
  5206. #define SPI_SR_FRE                          SPI_SR_FRE_Msk                     /*!<Frame format error flag  */
  5207.  
  5208. /********************  Bit definition for SPI_DR register  ********************/
  5209. #define SPI_DR_DR_Pos                       (0U)                              
  5210. #define SPI_DR_DR_Msk                       (0xFFFFU << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
  5211. #define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
  5212.  
  5213. /*******************  Bit definition for SPI_CRCPR register  ******************/
  5214. #define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
  5215. #define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFU << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
  5216. #define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
  5217.  
  5218. /******************  Bit definition for SPI_RXCRCR register  ******************/
  5219. #define SPI_RXCRCR_RXCRC_Pos                (0U)                              
  5220. #define SPI_RXCRCR_RXCRC_Msk                (0xFFFFU << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
  5221. #define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
  5222.  
  5223. /******************  Bit definition for SPI_TXCRCR register  ******************/
  5224. #define SPI_TXCRCR_TXCRC_Pos                (0U)                              
  5225. #define SPI_TXCRCR_TXCRC_Msk                (0xFFFFU << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
  5226. #define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
  5227.  
  5228. /******************************************************************************/
  5229. /*                                                                            */
  5230. /*                       System Configuration (SYSCFG)                        */
  5231. /*                                                                            */
  5232. /******************************************************************************/
  5233. /*****************  Bit definition for SYSCFG_MEMRMP register  ****************/
  5234. #define SYSCFG_MEMRMP_MEM_MODE_Pos      (0U)                                  
  5235. #define SYSCFG_MEMRMP_MEM_MODE_Msk      (0x3U << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000003 */
  5236. #define SYSCFG_MEMRMP_MEM_MODE          SYSCFG_MEMRMP_MEM_MODE_Msk             /*!< SYSCFG_Memory Remap Config */
  5237. #define SYSCFG_MEMRMP_MEM_MODE_0        (0x1U << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000001 */
  5238. #define SYSCFG_MEMRMP_MEM_MODE_1        (0x2U << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000002 */
  5239. #define SYSCFG_MEMRMP_BOOT_MODE_Pos     (8U)                                  
  5240. #define SYSCFG_MEMRMP_BOOT_MODE_Msk     (0x3U << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000300 */
  5241. #define SYSCFG_MEMRMP_BOOT_MODE         SYSCFG_MEMRMP_BOOT_MODE_Msk            /*!< Boot mode Config */
  5242. #define SYSCFG_MEMRMP_BOOT_MODE_0       (0x1U << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000100 */
  5243. #define SYSCFG_MEMRMP_BOOT_MODE_1       (0x2U << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000200 */
  5244.  
  5245. /*****************  Bit definition for SYSCFG_PMC register  *******************/
  5246. #define SYSCFG_PMC_USB_PU_Pos           (0U)                                  
  5247. #define SYSCFG_PMC_USB_PU_Msk           (0x1U << SYSCFG_PMC_USB_PU_Pos)        /*!< 0x00000001 */
  5248. #define SYSCFG_PMC_USB_PU               SYSCFG_PMC_USB_PU_Msk                  /*!< SYSCFG PMC */
  5249. #define SYSCFG_PMC_LCD_CAPA_Pos         (1U)                                  
  5250. #define SYSCFG_PMC_LCD_CAPA_Msk         (0x1FU << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x0000003E */
  5251. #define SYSCFG_PMC_LCD_CAPA             SYSCFG_PMC_LCD_CAPA_Msk                /*!< LCD_CAPA decoupling capacitance connection */
  5252. #define SYSCFG_PMC_LCD_CAPA_0           (0x01U << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000002 */
  5253. #define SYSCFG_PMC_LCD_CAPA_1           (0x02U << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000004 */
  5254. #define SYSCFG_PMC_LCD_CAPA_2           (0x04U << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000008 */
  5255. #define SYSCFG_PMC_LCD_CAPA_3           (0x08U << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000010 */
  5256. #define SYSCFG_PMC_LCD_CAPA_4           (0x10U << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000020 */
  5257.  
  5258. /*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/
  5259. #define SYSCFG_EXTICR1_EXTI0_Pos        (0U)                                  
  5260. #define SYSCFG_EXTICR1_EXTI0_Msk        (0xFU << SYSCFG_EXTICR1_EXTI0_Pos)     /*!< 0x0000000F */
  5261. #define SYSCFG_EXTICR1_EXTI0            SYSCFG_EXTICR1_EXTI0_Msk               /*!< EXTI 0 configuration */
  5262. #define SYSCFG_EXTICR1_EXTI1_Pos        (4U)                                  
  5263. #define SYSCFG_EXTICR1_EXTI1_Msk        (0xFU << SYSCFG_EXTICR1_EXTI1_Pos)     /*!< 0x000000F0 */
  5264. #define SYSCFG_EXTICR1_EXTI1            SYSCFG_EXTICR1_EXTI1_Msk               /*!< EXTI 1 configuration */
  5265. #define SYSCFG_EXTICR1_EXTI2_Pos        (8U)                                  
  5266. #define SYSCFG_EXTICR1_EXTI2_Msk        (0xFU << SYSCFG_EXTICR1_EXTI2_Pos)     /*!< 0x00000F00 */
  5267. #define SYSCFG_EXTICR1_EXTI2            SYSCFG_EXTICR1_EXTI2_Msk               /*!< EXTI 2 configuration */
  5268. #define SYSCFG_EXTICR1_EXTI3_Pos        (12U)                                  
  5269. #define SYSCFG_EXTICR1_EXTI3_Msk        (0xFU << SYSCFG_EXTICR1_EXTI3_Pos)     /*!< 0x0000F000 */
  5270. #define SYSCFG_EXTICR1_EXTI3            SYSCFG_EXTICR1_EXTI3_Msk               /*!< EXTI 3 configuration */
  5271.  
  5272. /**
  5273.   * @brief  EXTI0 configuration  
  5274.   */
  5275. #define SYSCFG_EXTICR1_EXTI0_PA         (0x00000000U)                          /*!< PA[0] pin */
  5276. #define SYSCFG_EXTICR1_EXTI0_PB         (0x00000001U)                          /*!< PB[0] pin */
  5277. #define SYSCFG_EXTICR1_EXTI0_PC         (0x00000002U)                          /*!< PC[0] pin */
  5278. #define SYSCFG_EXTICR1_EXTI0_PD         (0x00000003U)                          /*!< PD[0] pin */
  5279. #define SYSCFG_EXTICR1_EXTI0_PE         (0x00000004U)                          /*!< PE[0] pin */
  5280. #define SYSCFG_EXTICR1_EXTI0_PH         (0x00000005U)                          /*!< PH[0] pin */
  5281. #define SYSCFG_EXTICR1_EXTI0_PF         (0x00000006U)                          /*!< PF[0] pin */
  5282. #define SYSCFG_EXTICR1_EXTI0_PG         (0x00000007U)                          /*!< PG[0] pin */
  5283.  
  5284. /**
  5285.   * @brief  EXTI1 configuration  
  5286.   */
  5287. #define SYSCFG_EXTICR1_EXTI1_PA         (0x00000000U)                          /*!< PA[1] pin */
  5288. #define SYSCFG_EXTICR1_EXTI1_PB         (0x00000010U)                          /*!< PB[1] pin */
  5289. #define SYSCFG_EXTICR1_EXTI1_PC         (0x00000020U)                          /*!< PC[1] pin */
  5290. #define SYSCFG_EXTICR1_EXTI1_PD         (0x00000030U)                          /*!< PD[1] pin */
  5291. #define SYSCFG_EXTICR1_EXTI1_PE         (0x00000040U)                          /*!< PE[1] pin */
  5292. #define SYSCFG_EXTICR1_EXTI1_PH         (0x00000050U)                          /*!< PH[1] pin */
  5293. #define SYSCFG_EXTICR1_EXTI1_PF         (0x00000060U)                          /*!< PF[1] pin */
  5294. #define SYSCFG_EXTICR1_EXTI1_PG         (0x00000070U)                          /*!< PG[1] pin */
  5295.  
  5296. /**
  5297.   * @brief  EXTI2 configuration  
  5298.   */
  5299. #define SYSCFG_EXTICR1_EXTI2_PA         (0x00000000U)                          /*!< PA[2] pin */
  5300. #define SYSCFG_EXTICR1_EXTI2_PB         (0x00000100U)                          /*!< PB[2] pin */
  5301. #define SYSCFG_EXTICR1_EXTI2_PC         (0x00000200U)                          /*!< PC[2] pin */
  5302. #define SYSCFG_EXTICR1_EXTI2_PD         (0x00000300U)                          /*!< PD[2] pin */
  5303. #define SYSCFG_EXTICR1_EXTI2_PE         (0x00000400U)                          /*!< PE[2] pin */
  5304. #define SYSCFG_EXTICR1_EXTI2_PH         (0x00000500U)                          /*!< PH[2] pin */
  5305. #define SYSCFG_EXTICR1_EXTI2_PF         (0x00000600U)                          /*!< PF[2] pin */
  5306. #define SYSCFG_EXTICR1_EXTI2_PG         (0x00000700U)                          /*!< PG[2] pin */
  5307.  
  5308. /**
  5309.   * @brief  EXTI3 configuration  
  5310.   */
  5311. #define SYSCFG_EXTICR1_EXTI3_PA         (0x00000000U)                          /*!< PA[3] pin */
  5312. #define SYSCFG_EXTICR1_EXTI3_PB         (0x00001000U)                          /*!< PB[3] pin */
  5313. #define SYSCFG_EXTICR1_EXTI3_PC         (0x00002000U)                          /*!< PC[3] pin */
  5314. #define SYSCFG_EXTICR1_EXTI3_PD         (0x00003000U)                          /*!< PD[3] pin */
  5315. #define SYSCFG_EXTICR1_EXTI3_PE         (0x00004000U)                          /*!< PE[3] pin */
  5316. #define SYSCFG_EXTICR1_EXTI3_PF         (0x00003000U)                          /*!< PF[3] pin */
  5317. #define SYSCFG_EXTICR1_EXTI3_PG         (0x00004000U)                          /*!< PG[3] pin */
  5318.  
  5319. /*****************  Bit definition for SYSCFG_EXTICR2 register  *****************/
  5320. #define SYSCFG_EXTICR2_EXTI4_Pos        (0U)                                  
  5321. #define SYSCFG_EXTICR2_EXTI4_Msk        (0xFU << SYSCFG_EXTICR2_EXTI4_Pos)     /*!< 0x0000000F */
  5322. #define SYSCFG_EXTICR2_EXTI4            SYSCFG_EXTICR2_EXTI4_Msk               /*!< EXTI 4 configuration */
  5323. #define SYSCFG_EXTICR2_EXTI5_Pos        (4U)                                  
  5324. #define SYSCFG_EXTICR2_EXTI5_Msk        (0xFU << SYSCFG_EXTICR2_EXTI5_Pos)     /*!< 0x000000F0 */
  5325. #define SYSCFG_EXTICR2_EXTI5            SYSCFG_EXTICR2_EXTI5_Msk               /*!< EXTI 5 configuration */
  5326. #define SYSCFG_EXTICR2_EXTI6_Pos        (8U)                                  
  5327. #define SYSCFG_EXTICR2_EXTI6_Msk        (0xFU << SYSCFG_EXTICR2_EXTI6_Pos)     /*!< 0x00000F00 */
  5328. #define SYSCFG_EXTICR2_EXTI6            SYSCFG_EXTICR2_EXTI6_Msk               /*!< EXTI 6 configuration */
  5329. #define SYSCFG_EXTICR2_EXTI7_Pos        (12U)                                  
  5330. #define SYSCFG_EXTICR2_EXTI7_Msk        (0xFU << SYSCFG_EXTICR2_EXTI7_Pos)     /*!< 0x0000F000 */
  5331. #define SYSCFG_EXTICR2_EXTI7            SYSCFG_EXTICR2_EXTI7_Msk               /*!< EXTI 7 configuration */
  5332.  
  5333. /**
  5334.   * @brief  EXTI4 configuration  
  5335.   */
  5336. #define SYSCFG_EXTICR2_EXTI4_PA         (0x00000000U)                          /*!< PA[4] pin */
  5337. #define SYSCFG_EXTICR2_EXTI4_PB         (0x00000001U)                          /*!< PB[4] pin */
  5338. #define SYSCFG_EXTICR2_EXTI4_PC         (0x00000002U)                          /*!< PC[4] pin */
  5339. #define SYSCFG_EXTICR2_EXTI4_PD         (0x00000003U)                          /*!< PD[4] pin */
  5340. #define SYSCFG_EXTICR2_EXTI4_PE         (0x00000004U)                          /*!< PE[4] pin */
  5341. #define SYSCFG_EXTICR2_EXTI4_PF         (0x00000006U)                          /*!< PF[4] pin */
  5342. #define SYSCFG_EXTICR2_EXTI4_PG         (0x00000007U)                          /*!< PG[4] pin */
  5343.  
  5344. /**
  5345.   * @brief  EXTI5 configuration  
  5346.   */
  5347. #define SYSCFG_EXTICR2_EXTI5_PA         (0x00000000U)                          /*!< PA[5] pin */
  5348. #define SYSCFG_EXTICR2_EXTI5_PB         (0x00000010U)                          /*!< PB[5] pin */
  5349. #define SYSCFG_EXTICR2_EXTI5_PC         (0x00000020U)                          /*!< PC[5] pin */
  5350. #define SYSCFG_EXTICR2_EXTI5_PD         (0x00000030U)                          /*!< PD[5] pin */
  5351. #define SYSCFG_EXTICR2_EXTI5_PE         (0x00000040U)                          /*!< PE[5] pin */
  5352. #define SYSCFG_EXTICR2_EXTI5_PF         (0x00000060U)                          /*!< PF[5] pin */
  5353. #define SYSCFG_EXTICR2_EXTI5_PG         (0x00000070U)                          /*!< PG[5] pin */
  5354.  
  5355. /**
  5356.   * @brief  EXTI6 configuration  
  5357.   */
  5358. #define SYSCFG_EXTICR2_EXTI6_PA         (0x00000000U)                          /*!< PA[6] pin */
  5359. #define SYSCFG_EXTICR2_EXTI6_PB         (0x00000100U)                          /*!< PB[6] pin */
  5360. #define SYSCFG_EXTICR2_EXTI6_PC         (0x00000200U)                          /*!< PC[6] pin */
  5361. #define SYSCFG_EXTICR2_EXTI6_PD         (0x00000300U)                          /*!< PD[6] pin */
  5362. #define SYSCFG_EXTICR2_EXTI6_PE         (0x00000400U)                          /*!< PE[6] pin */
  5363. #define SYSCFG_EXTICR2_EXTI6_PF         (0x00000600U)                          /*!< PF[6] pin */
  5364. #define SYSCFG_EXTICR2_EXTI6_PG         (0x00000700U)                          /*!< PG[6] pin */
  5365.  
  5366. /**
  5367.   * @brief  EXTI7 configuration  
  5368.   */
  5369. #define SYSCFG_EXTICR2_EXTI7_PA         (0x00000000U)                          /*!< PA[7] pin */
  5370. #define SYSCFG_EXTICR2_EXTI7_PB         (0x00001000U)                          /*!< PB[7] pin */
  5371. #define SYSCFG_EXTICR2_EXTI7_PC         (0x00002000U)                          /*!< PC[7] pin */
  5372. #define SYSCFG_EXTICR2_EXTI7_PD         (0x00003000U)                          /*!< PD[7] pin */
  5373. #define SYSCFG_EXTICR2_EXTI7_PE         (0x00004000U)                          /*!< PE[7] pin */
  5374. #define SYSCFG_EXTICR2_EXTI7_PF         (0x00006000U)                          /*!< PF[7] pin */
  5375. #define SYSCFG_EXTICR2_EXTI7_PG         (0x00007000U)                          /*!< PG[7] pin */
  5376.  
  5377. /*****************  Bit definition for SYSCFG_EXTICR3 register  *****************/
  5378. #define SYSCFG_EXTICR3_EXTI8_Pos        (0U)                                  
  5379. #define SYSCFG_EXTICR3_EXTI8_Msk        (0xFU << SYSCFG_EXTICR3_EXTI8_Pos)     /*!< 0x0000000F */
  5380. #define SYSCFG_EXTICR3_EXTI8            SYSCFG_EXTICR3_EXTI8_Msk               /*!< EXTI 8 configuration */
  5381. #define SYSCFG_EXTICR3_EXTI9_Pos        (4U)                                  
  5382. #define SYSCFG_EXTICR3_EXTI9_Msk        (0xFU << SYSCFG_EXTICR3_EXTI9_Pos)     /*!< 0x000000F0 */
  5383. #define SYSCFG_EXTICR3_EXTI9            SYSCFG_EXTICR3_EXTI9_Msk               /*!< EXTI 9 configuration */
  5384. #define SYSCFG_EXTICR3_EXTI10_Pos       (8U)                                  
  5385. #define SYSCFG_EXTICR3_EXTI10_Msk       (0xFU << SYSCFG_EXTICR3_EXTI10_Pos)    /*!< 0x00000F00 */
  5386. #define SYSCFG_EXTICR3_EXTI10           SYSCFG_EXTICR3_EXTI10_Msk              /*!< EXTI 10 configuration */
  5387. #define SYSCFG_EXTICR3_EXTI11_Pos       (12U)                                  
  5388. #define SYSCFG_EXTICR3_EXTI11_Msk       (0xFU << SYSCFG_EXTICR3_EXTI11_Pos)    /*!< 0x0000F000 */
  5389. #define SYSCFG_EXTICR3_EXTI11           SYSCFG_EXTICR3_EXTI11_Msk              /*!< EXTI 11 configuration */
  5390.  
  5391. /**
  5392.   * @brief  EXTI8 configuration  
  5393.   */
  5394. #define SYSCFG_EXTICR3_EXTI8_PA         (0x00000000U)                          /*!< PA[8] pin */
  5395. #define SYSCFG_EXTICR3_EXTI8_PB         (0x00000001U)                          /*!< PB[8] pin */
  5396. #define SYSCFG_EXTICR3_EXTI8_PC         (0x00000002U)                          /*!< PC[8] pin */
  5397. #define SYSCFG_EXTICR3_EXTI8_PD         (0x00000003U)                          /*!< PD[8] pin */
  5398. #define SYSCFG_EXTICR3_EXTI8_PE         (0x00000004U)                          /*!< PE[8] pin */
  5399. #define SYSCFG_EXTICR3_EXTI8_PF         (0x00000006U)                          /*!< PF[8] pin */
  5400. #define SYSCFG_EXTICR3_EXTI8_PG         (0x00000007U)                          /*!< PG[8] pin */
  5401.  
  5402. /**
  5403.   * @brief  EXTI9 configuration  
  5404.   */
  5405. #define SYSCFG_EXTICR3_EXTI9_PA         (0x00000000U)                          /*!< PA[9] pin */
  5406. #define SYSCFG_EXTICR3_EXTI9_PB         (0x00000010U)                          /*!< PB[9] pin */
  5407. #define SYSCFG_EXTICR3_EXTI9_PC         (0x00000020U)                          /*!< PC[9] pin */
  5408. #define SYSCFG_EXTICR3_EXTI9_PD         (0x00000030U)                          /*!< PD[9] pin */
  5409. #define SYSCFG_EXTICR3_EXTI9_PE         (0x00000040U)                          /*!< PE[9] pin */
  5410. #define SYSCFG_EXTICR3_EXTI9_PF         (0x00000060U)                          /*!< PF[9] pin */
  5411. #define SYSCFG_EXTICR3_EXTI9_PG         (0x00000070U)                          /*!< PG[9] pin */
  5412.  
  5413. /**
  5414.   * @brief  EXTI10 configuration  
  5415.   */
  5416. #define SYSCFG_EXTICR3_EXTI10_PA        (0x00000000U)                          /*!< PA[10] pin */
  5417. #define SYSCFG_EXTICR3_EXTI10_PB        (0x00000100U)                          /*!< PB[10] pin */
  5418. #define SYSCFG_EXTICR3_EXTI10_PC        (0x00000200U)                          /*!< PC[10] pin */
  5419. #define SYSCFG_EXTICR3_EXTI10_PD        (0x00000300U)                          /*!< PD[10] pin */
  5420. #define SYSCFG_EXTICR3_EXTI10_PE        (0x00000400U)                          /*!< PE[10] pin */
  5421. #define SYSCFG_EXTICR3_EXTI10_PF        (0x00000600U)                          /*!< PF[10] pin */
  5422. #define SYSCFG_EXTICR3_EXTI10_PG        (0x00000700U)                          /*!< PG[10] pin */
  5423.  
  5424. /**
  5425.   * @brief  EXTI11 configuration  
  5426.   */
  5427. #define SYSCFG_EXTICR3_EXTI11_PA        (0x00000000U)                          /*!< PA[11] pin */
  5428. #define SYSCFG_EXTICR3_EXTI11_PB        (0x00001000U)                          /*!< PB[11] pin */
  5429. #define SYSCFG_EXTICR3_EXTI11_PC        (0x00002000U)                          /*!< PC[11] pin */
  5430. #define SYSCFG_EXTICR3_EXTI11_PD        (0x00003000U)                          /*!< PD[11] pin */
  5431. #define SYSCFG_EXTICR3_EXTI11_PE        (0x00004000U)                          /*!< PE[11] pin */
  5432. #define SYSCFG_EXTICR3_EXTI11_PF        (0x00006000U)                          /*!< PF[11] pin */
  5433. #define SYSCFG_EXTICR3_EXTI11_PG        (0x00007000U)                          /*!< PG[11] pin */
  5434.  
  5435. /*****************  Bit definition for SYSCFG_EXTICR4 register  *****************/
  5436. #define SYSCFG_EXTICR4_EXTI12_Pos       (0U)                                  
  5437. #define SYSCFG_EXTICR4_EXTI12_Msk       (0xFU << SYSCFG_EXTICR4_EXTI12_Pos)    /*!< 0x0000000F */
  5438. #define SYSCFG_EXTICR4_EXTI12           SYSCFG_EXTICR4_EXTI12_Msk              /*!< EXTI 12 configuration */
  5439. #define SYSCFG_EXTICR4_EXTI13_Pos       (4U)                                  
  5440. #define SYSCFG_EXTICR4_EXTI13_Msk       (0xFU << SYSCFG_EXTICR4_EXTI13_Pos)    /*!< 0x000000F0 */
  5441. #define SYSCFG_EXTICR4_EXTI13           SYSCFG_EXTICR4_EXTI13_Msk              /*!< EXTI 13 configuration */
  5442. #define SYSCFG_EXTICR4_EXTI14_Pos       (8U)                                  
  5443. #define SYSCFG_EXTICR4_EXTI14_Msk       (0xFU << SYSCFG_EXTICR4_EXTI14_Pos)    /*!< 0x00000F00 */
  5444. #define SYSCFG_EXTICR4_EXTI14           SYSCFG_EXTICR4_EXTI14_Msk              /*!< EXTI 14 configuration */
  5445. #define SYSCFG_EXTICR4_EXTI15_Pos       (12U)                                  
  5446. #define SYSCFG_EXTICR4_EXTI15_Msk       (0xFU << SYSCFG_EXTICR4_EXTI15_Pos)    /*!< 0x0000F000 */
  5447. #define SYSCFG_EXTICR4_EXTI15           SYSCFG_EXTICR4_EXTI15_Msk              /*!< EXTI 15 configuration */
  5448.  
  5449. /**
  5450.   * @brief  EXTI12 configuration  
  5451.   */
  5452. #define SYSCFG_EXTICR4_EXTI12_PA        (0x00000000U)                          /*!< PA[12] pin */
  5453. #define SYSCFG_EXTICR4_EXTI12_PB        (0x00000001U)                          /*!< PB[12] pin */
  5454. #define SYSCFG_EXTICR4_EXTI12_PC        (0x00000002U)                          /*!< PC[12] pin */
  5455. #define SYSCFG_EXTICR4_EXTI12_PD        (0x00000003U)                          /*!< PD[12] pin */
  5456. #define SYSCFG_EXTICR4_EXTI12_PE        (0x00000004U)                          /*!< PE[12] pin */
  5457. #define SYSCFG_EXTICR4_EXTI12_PF        (0x00000006U)                          /*!< PF[12] pin */
  5458. #define SYSCFG_EXTICR4_EXTI12_PG        (0x00000007U)                          /*!< PG[12] pin */
  5459.  
  5460. /**
  5461.   * @brief  EXTI13 configuration  
  5462.   */
  5463. #define SYSCFG_EXTICR4_EXTI13_PA        (0x00000000U)                          /*!< PA[13] pin */
  5464. #define SYSCFG_EXTICR4_EXTI13_PB        (0x00000010U)                          /*!< PB[13] pin */
  5465. #define SYSCFG_EXTICR4_EXTI13_PC        (0x00000020U)                          /*!< PC[13] pin */
  5466. #define SYSCFG_EXTICR4_EXTI13_PD        (0x00000030U)                          /*!< PD[13] pin */
  5467. #define SYSCFG_EXTICR4_EXTI13_PE        (0x00000040U)                          /*!< PE[13] pin */
  5468. #define SYSCFG_EXTICR4_EXTI13_PF        (0x00000060U)                          /*!< PF[13] pin */
  5469. #define SYSCFG_EXTICR4_EXTI13_PG        (0x00000070U)                          /*!< PG[13] pin */
  5470.  
  5471. /**
  5472.   * @brief  EXTI14 configuration  
  5473.   */
  5474. #define SYSCFG_EXTICR4_EXTI14_PA        (0x00000000U)                          /*!< PA[14] pin */
  5475. #define SYSCFG_EXTICR4_EXTI14_PB        (0x00000100U)                          /*!< PB[14] pin */
  5476. #define SYSCFG_EXTICR4_EXTI14_PC        (0x00000200U)                          /*!< PC[14] pin */
  5477. #define SYSCFG_EXTICR4_EXTI14_PD        (0x00000300U)                          /*!< PD[14] pin */
  5478. #define SYSCFG_EXTICR4_EXTI14_PE        (0x00000400U)                          /*!< PE[14] pin */
  5479. #define SYSCFG_EXTICR4_EXTI14_PF        (0x00000600U)                          /*!< PF[14] pin */
  5480. #define SYSCFG_EXTICR4_EXTI14_PG        (0x00000700U)                          /*!< PG[14] pin */
  5481.  
  5482. /**
  5483.   * @brief  EXTI15 configuration  
  5484.   */
  5485. #define SYSCFG_EXTICR4_EXTI15_PA        (0x00000000U)                          /*!< PA[15] pin */
  5486. #define SYSCFG_EXTICR4_EXTI15_PB        (0x00001000U)                          /*!< PB[15] pin */
  5487. #define SYSCFG_EXTICR4_EXTI15_PC        (0x00002000U)                          /*!< PC[15] pin */
  5488. #define SYSCFG_EXTICR4_EXTI15_PD        (0x00003000U)                          /*!< PD[15] pin */
  5489. #define SYSCFG_EXTICR4_EXTI15_PE        (0x00004000U)                          /*!< PE[15] pin */
  5490. #define SYSCFG_EXTICR4_EXTI15_PF        (0x00006000U)                          /*!< PF[15] pin */
  5491. #define SYSCFG_EXTICR4_EXTI15_PG        (0x00007000U)                          /*!< PG[15] pin */
  5492.  
  5493. /******************************************************************************/
  5494. /*                                                                            */
  5495. /*                       Routing Interface (RI)                               */
  5496. /*                                                                            */
  5497. /******************************************************************************/
  5498.  
  5499. /********************  Bit definition for RI_ICR register  ********************/
  5500. #define RI_ICR_IC1OS_Pos                (0U)                                  
  5501. #define RI_ICR_IC1OS_Msk                (0xFU << RI_ICR_IC1OS_Pos)             /*!< 0x0000000F */
  5502. #define RI_ICR_IC1OS                    RI_ICR_IC1OS_Msk                       /*!< IC1OS[3:0] bits (Input Capture 1 select bits) */
  5503. #define RI_ICR_IC1OS_0                  (0x1U << RI_ICR_IC1OS_Pos)             /*!< 0x00000001 */
  5504. #define RI_ICR_IC1OS_1                  (0x2U << RI_ICR_IC1OS_Pos)             /*!< 0x00000002 */
  5505. #define RI_ICR_IC1OS_2                  (0x4U << RI_ICR_IC1OS_Pos)             /*!< 0x00000004 */
  5506. #define RI_ICR_IC1OS_3                  (0x8U << RI_ICR_IC1OS_Pos)             /*!< 0x00000008 */
  5507.  
  5508. #define RI_ICR_IC2OS_Pos                (4U)                                  
  5509. #define RI_ICR_IC2OS_Msk                (0xFU << RI_ICR_IC2OS_Pos)             /*!< 0x000000F0 */
  5510. #define RI_ICR_IC2OS                    RI_ICR_IC2OS_Msk                       /*!< IC2OS[3:0] bits (Input Capture 2 select bits) */
  5511. #define RI_ICR_IC2OS_0                  (0x1U << RI_ICR_IC2OS_Pos)             /*!< 0x00000010 */
  5512. #define RI_ICR_IC2OS_1                  (0x2U << RI_ICR_IC2OS_Pos)             /*!< 0x00000020 */
  5513. #define RI_ICR_IC2OS_2                  (0x4U << RI_ICR_IC2OS_Pos)             /*!< 0x00000040 */
  5514. #define RI_ICR_IC2OS_3                  (0x8U << RI_ICR_IC2OS_Pos)             /*!< 0x00000080 */
  5515.  
  5516. #define RI_ICR_IC3OS_Pos                (8U)                                  
  5517. #define RI_ICR_IC3OS_Msk                (0xFU << RI_ICR_IC3OS_Pos)             /*!< 0x00000F00 */
  5518. #define RI_ICR_IC3OS                    RI_ICR_IC3OS_Msk                       /*!< IC3OS[3:0] bits (Input Capture 3 select bits) */
  5519. #define RI_ICR_IC3OS_0                  (0x1U << RI_ICR_IC3OS_Pos)             /*!< 0x00000100 */
  5520. #define RI_ICR_IC3OS_1                  (0x2U << RI_ICR_IC3OS_Pos)             /*!< 0x00000200 */
  5521. #define RI_ICR_IC3OS_2                  (0x4U << RI_ICR_IC3OS_Pos)             /*!< 0x00000400 */
  5522. #define RI_ICR_IC3OS_3                  (0x8U << RI_ICR_IC3OS_Pos)             /*!< 0x00000800 */
  5523.  
  5524. #define RI_ICR_IC4OS_Pos                (12U)                                  
  5525. #define RI_ICR_IC4OS_Msk                (0xFU << RI_ICR_IC4OS_Pos)             /*!< 0x0000F000 */
  5526. #define RI_ICR_IC4OS                    RI_ICR_IC4OS_Msk                       /*!< IC4OS[3:0] bits (Input Capture 4 select bits) */
  5527. #define RI_ICR_IC4OS_0                  (0x1U << RI_ICR_IC4OS_Pos)             /*!< 0x00001000 */
  5528. #define RI_ICR_IC4OS_1                  (0x2U << RI_ICR_IC4OS_Pos)             /*!< 0x00002000 */
  5529. #define RI_ICR_IC4OS_2                  (0x4U << RI_ICR_IC4OS_Pos)             /*!< 0x00004000 */
  5530. #define RI_ICR_IC4OS_3                  (0x8U << RI_ICR_IC4OS_Pos)             /*!< 0x00008000 */
  5531.  
  5532. #define RI_ICR_TIM_Pos                  (16U)                                  
  5533. #define RI_ICR_TIM_Msk                  (0x3U << RI_ICR_TIM_Pos)               /*!< 0x00030000 */
  5534. #define RI_ICR_TIM                      RI_ICR_TIM_Msk                         /*!< TIM[3:0] bits (Timers select bits) */
  5535. #define RI_ICR_TIM_0                    (0x1U << RI_ICR_TIM_Pos)               /*!< 0x00010000 */
  5536. #define RI_ICR_TIM_1                    (0x2U << RI_ICR_TIM_Pos)               /*!< 0x00020000 */
  5537.  
  5538. #define RI_ICR_IC1_Pos                  (18U)                                  
  5539. #define RI_ICR_IC1_Msk                  (0x1U << RI_ICR_IC1_Pos)               /*!< 0x00040000 */
  5540. #define RI_ICR_IC1                      RI_ICR_IC1_Msk                         /*!< Input capture 1 */
  5541. #define RI_ICR_IC2_Pos                  (19U)                                  
  5542. #define RI_ICR_IC2_Msk                  (0x1U << RI_ICR_IC2_Pos)               /*!< 0x00080000 */
  5543. #define RI_ICR_IC2                      RI_ICR_IC2_Msk                         /*!< Input capture 2 */
  5544. #define RI_ICR_IC3_Pos                  (20U)                                  
  5545. #define RI_ICR_IC3_Msk                  (0x1U << RI_ICR_IC3_Pos)               /*!< 0x00100000 */
  5546. #define RI_ICR_IC3                      RI_ICR_IC3_Msk                         /*!< Input capture 3 */
  5547. #define RI_ICR_IC4_Pos                  (21U)                                  
  5548. #define RI_ICR_IC4_Msk                  (0x1U << RI_ICR_IC4_Pos)               /*!< 0x00200000 */
  5549. #define RI_ICR_IC4                      RI_ICR_IC4_Msk                         /*!< Input capture 4 */
  5550.  
  5551. /********************  Bit definition for RI_ASCR1 register  ********************/
  5552. #define RI_ASCR1_CH_Pos                 (0U)                                  
  5553. #define RI_ASCR1_CH_Msk                 (0x3FCFFFFU << RI_ASCR1_CH_Pos)        /*!< 0x03FCFFFF */
  5554. #define RI_ASCR1_CH                     RI_ASCR1_CH_Msk                        /*!< AS_CH[25:18] & AS_CH[15:0] bits ( Analog switches selection bits) */
  5555. #define RI_ASCR1_CH_0                   (0x00000001U)                          /*!< Bit 0 */
  5556. #define RI_ASCR1_CH_1                   (0x00000002U)                          /*!< Bit 1 */
  5557. #define RI_ASCR1_CH_2                   (0x00000004U)                          /*!< Bit 2 */
  5558. #define RI_ASCR1_CH_3                   (0x00000008U)                          /*!< Bit 3 */
  5559. #define RI_ASCR1_CH_4                   (0x00000010U)                          /*!< Bit 4 */
  5560. #define RI_ASCR1_CH_5                   (0x00000020U)                          /*!< Bit 5 */
  5561. #define RI_ASCR1_CH_6                   (0x00000040U)                          /*!< Bit 6 */
  5562. #define RI_ASCR1_CH_7                   (0x00000080U)                          /*!< Bit 7 */
  5563. #define RI_ASCR1_CH_8                   (0x00000100U)                          /*!< Bit 8 */
  5564. #define RI_ASCR1_CH_9                   (0x00000200U)                          /*!< Bit 9 */
  5565. #define RI_ASCR1_CH_10                  (0x00000400U)                          /*!< Bit 10 */
  5566. #define RI_ASCR1_CH_11                  (0x00000800U)                          /*!< Bit 11 */
  5567. #define RI_ASCR1_CH_12                  (0x00001000U)                          /*!< Bit 12 */
  5568. #define RI_ASCR1_CH_13                  (0x00002000U)                          /*!< Bit 13 */
  5569. #define RI_ASCR1_CH_14                  (0x00004000U)                          /*!< Bit 14 */
  5570. #define RI_ASCR1_CH_15                  (0x00008000U)                          /*!< Bit 15 */
  5571. #define RI_ASCR1_CH_18                  (0x00040000U)                          /*!< Bit 18 */
  5572. #define RI_ASCR1_CH_19                  (0x00080000U)                          /*!< Bit 19 */
  5573. #define RI_ASCR1_CH_20                  (0x00100000U)                          /*!< Bit 20 */
  5574. #define RI_ASCR1_CH_21                  (0x00200000U)                          /*!< Bit 21 */
  5575. #define RI_ASCR1_CH_22                  (0x00400000U)                          /*!< Bit 22 */
  5576. #define RI_ASCR1_CH_23                  (0x00800000U)                          /*!< Bit 23 */
  5577. #define RI_ASCR1_CH_24                  (0x01000000U)                          /*!< Bit 24 */
  5578. #define RI_ASCR1_CH_25                  (0x02000000U)                          /*!< Bit 25 */
  5579. #define RI_ASCR1_VCOMP_Pos              (26U)                                  
  5580. #define RI_ASCR1_VCOMP_Msk              (0x1U << RI_ASCR1_VCOMP_Pos)           /*!< 0x04000000 */
  5581. #define RI_ASCR1_VCOMP                  RI_ASCR1_VCOMP_Msk                     /*!< ADC analog switch selection for internal node to COMP1 */
  5582. #define RI_ASCR1_SCM_Pos                (31U)                                  
  5583. #define RI_ASCR1_SCM_Msk                (0x1U << RI_ASCR1_SCM_Pos)             /*!< 0x80000000 */
  5584. #define RI_ASCR1_SCM                    RI_ASCR1_SCM_Msk                       /*!< I/O Switch control mode */
  5585.  
  5586. /********************  Bit definition for RI_ASCR2 register  ********************/
  5587. #define RI_ASCR2_GR10_1                 (0x00000001U)                          /*!< GR10-1 selection bit */
  5588. #define RI_ASCR2_GR10_2                 (0x00000002U)                          /*!< GR10-2 selection bit */
  5589. #define RI_ASCR2_GR10_3                 (0x00000004U)                          /*!< GR10-3 selection bit */
  5590. #define RI_ASCR2_GR10_4                 (0x00000008U)                          /*!< GR10-4 selection bit */
  5591. #define RI_ASCR2_GR6_Pos                (4U)                                  
  5592. #define RI_ASCR2_GR6_Msk                (0x3U << RI_ASCR2_GR6_Pos)             /*!< 0x00000030 */
  5593. #define RI_ASCR2_GR6                    RI_ASCR2_GR6_Msk                       /*!< GR6 selection bits */
  5594. #define RI_ASCR2_GR6_1                  (0x1U << RI_ASCR2_GR6_Pos)             /*!< 0x00000010 */
  5595. #define RI_ASCR2_GR6_2                  (0x2U << RI_ASCR2_GR6_Pos)             /*!< 0x00000020 */
  5596. #define RI_ASCR2_GR5_1                  (0x00000040U)                          /*!< GR5-1 selection bit */
  5597. #define RI_ASCR2_GR5_2                  (0x00000080U)                          /*!< GR5-2 selection bit */
  5598. #define RI_ASCR2_GR5_3                  (0x00000100U)                          /*!< GR5-3 selection bit */
  5599. #define RI_ASCR2_GR4_1                  (0x00000200U)                          /*!< GR4-1 selection bit */
  5600. #define RI_ASCR2_GR4_2                  (0x00000400U)                          /*!< GR4-2 selection bit */
  5601. #define RI_ASCR2_GR4_3                  (0x00000800U)                          /*!< GR4-3 selection bit */
  5602. #define RI_ASCR2_GR4_4                  (0x00008000U)                          /*!< GR4-4 selection bit */
  5603.  
  5604. /********************  Bit definition for RI_HYSCR1 register  ********************/
  5605. #define RI_HYSCR1_PA_Pos                (0U)                                  
  5606. #define RI_HYSCR1_PA_Msk                (0xFFFFU << RI_HYSCR1_PA_Pos)          /*!< 0x0000FFFF */
  5607. #define RI_HYSCR1_PA                    RI_HYSCR1_PA_Msk                       /*!< PA[15:0] Port A Hysteresis selection */
  5608. #define RI_HYSCR1_PA_0                  (0x0001U << RI_HYSCR1_PA_Pos)          /*!< 0x00000001 */
  5609. #define RI_HYSCR1_PA_1                  (0x0002U << RI_HYSCR1_PA_Pos)          /*!< 0x00000002 */
  5610. #define RI_HYSCR1_PA_2                  (0x0004U << RI_HYSCR1_PA_Pos)          /*!< 0x00000004 */
  5611. #define RI_HYSCR1_PA_3                  (0x0008U << RI_HYSCR1_PA_Pos)          /*!< 0x00000008 */
  5612. #define RI_HYSCR1_PA_4                  (0x0010U << RI_HYSCR1_PA_Pos)          /*!< 0x00000010 */
  5613. #define RI_HYSCR1_PA_5                  (0x0020U << RI_HYSCR1_PA_Pos)          /*!< 0x00000020 */
  5614. #define RI_HYSCR1_PA_6                  (0x0040U << RI_HYSCR1_PA_Pos)          /*!< 0x00000040 */
  5615. #define RI_HYSCR1_PA_7                  (0x0080U << RI_HYSCR1_PA_Pos)          /*!< 0x00000080 */
  5616. #define RI_HYSCR1_PA_8                  (0x0100U << RI_HYSCR1_PA_Pos)          /*!< 0x00000100 */
  5617. #define RI_HYSCR1_PA_9                  (0x0200U << RI_HYSCR1_PA_Pos)          /*!< 0x00000200 */
  5618. #define RI_HYSCR1_PA_10                 (0x0400U << RI_HYSCR1_PA_Pos)          /*!< 0x00000400 */
  5619. #define RI_HYSCR1_PA_11                 (0x0800U << RI_HYSCR1_PA_Pos)          /*!< 0x00000800 */
  5620. #define RI_HYSCR1_PA_12                 (0x1000U << RI_HYSCR1_PA_Pos)          /*!< 0x00001000 */
  5621. #define RI_HYSCR1_PA_13                 (0x2000U << RI_HYSCR1_PA_Pos)          /*!< 0x00002000 */
  5622. #define RI_HYSCR1_PA_14                 (0x4000U << RI_HYSCR1_PA_Pos)          /*!< 0x00004000 */
  5623. #define RI_HYSCR1_PA_15                 (0x8000U << RI_HYSCR1_PA_Pos)          /*!< 0x00008000 */
  5624.  
  5625. #define RI_HYSCR1_PB_Pos                (16U)                                  
  5626. #define RI_HYSCR1_PB_Msk                (0xFFFFU << RI_HYSCR1_PB_Pos)          /*!< 0xFFFF0000 */
  5627. #define RI_HYSCR1_PB                    RI_HYSCR1_PB_Msk                       /*!< PB[15:0] Port B Hysteresis selection */
  5628. #define RI_HYSCR1_PB_0                  (0x0001U << RI_HYSCR1_PB_Pos)          /*!< 0x00010000 */
  5629. #define RI_HYSCR1_PB_1                  (0x0002U << RI_HYSCR1_PB_Pos)          /*!< 0x00020000 */
  5630. #define RI_HYSCR1_PB_2                  (0x0004U << RI_HYSCR1_PB_Pos)          /*!< 0x00040000 */
  5631. #define RI_HYSCR1_PB_3                  (0x0008U << RI_HYSCR1_PB_Pos)          /*!< 0x00080000 */
  5632. #define RI_HYSCR1_PB_4                  (0x0010U << RI_HYSCR1_PB_Pos)          /*!< 0x00100000 */
  5633. #define RI_HYSCR1_PB_5                  (0x0020U << RI_HYSCR1_PB_Pos)          /*!< 0x00200000 */
  5634. #define RI_HYSCR1_PB_6                  (0x0040U << RI_HYSCR1_PB_Pos)          /*!< 0x00400000 */
  5635. #define RI_HYSCR1_PB_7                  (0x0080U << RI_HYSCR1_PB_Pos)          /*!< 0x00800000 */
  5636. #define RI_HYSCR1_PB_8                  (0x0100U << RI_HYSCR1_PB_Pos)          /*!< 0x01000000 */
  5637. #define RI_HYSCR1_PB_9                  (0x0200U << RI_HYSCR1_PB_Pos)          /*!< 0x02000000 */
  5638. #define RI_HYSCR1_PB_10                 (0x0400U << RI_HYSCR1_PB_Pos)          /*!< 0x04000000 */
  5639. #define RI_HYSCR1_PB_11                 (0x0800U << RI_HYSCR1_PB_Pos)          /*!< 0x08000000 */
  5640. #define RI_HYSCR1_PB_12                 (0x1000U << RI_HYSCR1_PB_Pos)          /*!< 0x10000000 */
  5641. #define RI_HYSCR1_PB_13                 (0x2000U << RI_HYSCR1_PB_Pos)          /*!< 0x20000000 */
  5642. #define RI_HYSCR1_PB_14                 (0x4000U << RI_HYSCR1_PB_Pos)          /*!< 0x40000000 */
  5643. #define RI_HYSCR1_PB_15                 (0x8000U << RI_HYSCR1_PB_Pos)          /*!< 0x80000000 */
  5644.  
  5645. /********************  Bit definition for RI_HYSCR2 register  ********************/
  5646. #define RI_HYSCR2_PC_Pos                (0U)                                  
  5647. #define RI_HYSCR2_PC_Msk                (0xFFFFU << RI_HYSCR2_PC_Pos)          /*!< 0x0000FFFF */
  5648. #define RI_HYSCR2_PC                    RI_HYSCR2_PC_Msk                       /*!< PC[15:0] Port C Hysteresis selection */
  5649. #define RI_HYSCR2_PC_0                  (0x0001U << RI_HYSCR2_PC_Pos)          /*!< 0x00000001 */
  5650. #define RI_HYSCR2_PC_1                  (0x0002U << RI_HYSCR2_PC_Pos)          /*!< 0x00000002 */
  5651. #define RI_HYSCR2_PC_2                  (0x0004U << RI_HYSCR2_PC_Pos)          /*!< 0x00000004 */
  5652. #define RI_HYSCR2_PC_3                  (0x0008U << RI_HYSCR2_PC_Pos)          /*!< 0x00000008 */
  5653. #define RI_HYSCR2_PC_4                  (0x0010U << RI_HYSCR2_PC_Pos)          /*!< 0x00000010 */
  5654. #define RI_HYSCR2_PC_5                  (0x0020U << RI_HYSCR2_PC_Pos)          /*!< 0x00000020 */
  5655. #define RI_HYSCR2_PC_6                  (0x0040U << RI_HYSCR2_PC_Pos)          /*!< 0x00000040 */
  5656. #define RI_HYSCR2_PC_7                  (0x0080U << RI_HYSCR2_PC_Pos)          /*!< 0x00000080 */
  5657. #define RI_HYSCR2_PC_8                  (0x0100U << RI_HYSCR2_PC_Pos)          /*!< 0x00000100 */
  5658. #define RI_HYSCR2_PC_9                  (0x0200U << RI_HYSCR2_PC_Pos)          /*!< 0x00000200 */
  5659. #define RI_HYSCR2_PC_10                 (0x0400U << RI_HYSCR2_PC_Pos)          /*!< 0x00000400 */
  5660. #define RI_HYSCR2_PC_11                 (0x0800U << RI_HYSCR2_PC_Pos)          /*!< 0x00000800 */
  5661. #define RI_HYSCR2_PC_12                 (0x1000U << RI_HYSCR2_PC_Pos)          /*!< 0x00001000 */
  5662. #define RI_HYSCR2_PC_13                 (0x2000U << RI_HYSCR2_PC_Pos)          /*!< 0x00002000 */
  5663. #define RI_HYSCR2_PC_14                 (0x4000U << RI_HYSCR2_PC_Pos)          /*!< 0x00004000 */
  5664. #define RI_HYSCR2_PC_15                 (0x8000U << RI_HYSCR2_PC_Pos)          /*!< 0x00008000 */
  5665.  
  5666. #define RI_HYSCR2_PD_Pos                (16U)                                  
  5667. #define RI_HYSCR2_PD_Msk                (0xFFFFU << RI_HYSCR2_PD_Pos)          /*!< 0xFFFF0000 */
  5668. #define RI_HYSCR2_PD                    RI_HYSCR2_PD_Msk                       /*!< PD[15:0] Port D Hysteresis selection */
  5669. #define RI_HYSCR2_PD_0                  (0x0001U << RI_HYSCR2_PD_Pos)          /*!< 0x00010000 */
  5670. #define RI_HYSCR2_PD_1                  (0x0002U << RI_HYSCR2_PD_Pos)          /*!< 0x00020000 */
  5671. #define RI_HYSCR2_PD_2                  (0x0004U << RI_HYSCR2_PD_Pos)          /*!< 0x00040000 */
  5672. #define RI_HYSCR2_PD_3                  (0x0008U << RI_HYSCR2_PD_Pos)          /*!< 0x00080000 */
  5673. #define RI_HYSCR2_PD_4                  (0x0010U << RI_HYSCR2_PD_Pos)          /*!< 0x00100000 */
  5674. #define RI_HYSCR2_PD_5                  (0x0020U << RI_HYSCR2_PD_Pos)          /*!< 0x00200000 */
  5675. #define RI_HYSCR2_PD_6                  (0x0040U << RI_HYSCR2_PD_Pos)          /*!< 0x00400000 */
  5676. #define RI_HYSCR2_PD_7                  (0x0080U << RI_HYSCR2_PD_Pos)          /*!< 0x00800000 */
  5677. #define RI_HYSCR2_PD_8                  (0x0100U << RI_HYSCR2_PD_Pos)          /*!< 0x01000000 */
  5678. #define RI_HYSCR2_PD_9                  (0x0200U << RI_HYSCR2_PD_Pos)          /*!< 0x02000000 */
  5679. #define RI_HYSCR2_PD_10                 (0x0400U << RI_HYSCR2_PD_Pos)          /*!< 0x04000000 */
  5680. #define RI_HYSCR2_PD_11                 (0x0800U << RI_HYSCR2_PD_Pos)          /*!< 0x08000000 */
  5681. #define RI_HYSCR2_PD_12                 (0x1000U << RI_HYSCR2_PD_Pos)          /*!< 0x10000000 */
  5682. #define RI_HYSCR2_PD_13                 (0x2000U << RI_HYSCR2_PD_Pos)          /*!< 0x20000000 */
  5683. #define RI_HYSCR2_PD_14                 (0x4000U << RI_HYSCR2_PD_Pos)          /*!< 0x40000000 */
  5684. #define RI_HYSCR2_PD_15                 (0x8000U << RI_HYSCR2_PD_Pos)          /*!< 0x80000000 */
  5685.  
  5686. /********************  Bit definition for RI_HYSCR3 register  ********************/
  5687. #define RI_HYSCR3_PE_Pos                (0U)                                  
  5688. #define RI_HYSCR3_PE_Msk                (0xFFFFU << RI_HYSCR3_PE_Pos)          /*!< 0x0000FFFF */
  5689. #define RI_HYSCR3_PE                    RI_HYSCR3_PE_Msk                       /*!< PE[15:0] Port E Hysteresis selection */
  5690. #define RI_HYSCR3_PE_0                  (0x0001U << RI_HYSCR3_PE_Pos)          /*!< 0x00000001 */
  5691. #define RI_HYSCR3_PE_1                  (0x0002U << RI_HYSCR3_PE_Pos)          /*!< 0x00000002 */
  5692. #define RI_HYSCR3_PE_2                  (0x0004U << RI_HYSCR3_PE_Pos)          /*!< 0x00000004 */
  5693. #define RI_HYSCR3_PE_3                  (0x0008U << RI_HYSCR3_PE_Pos)          /*!< 0x00000008 */
  5694. #define RI_HYSCR3_PE_4                  (0x0010U << RI_HYSCR3_PE_Pos)          /*!< 0x00000010 */
  5695. #define RI_HYSCR3_PE_5                  (0x0020U << RI_HYSCR3_PE_Pos)          /*!< 0x00000020 */
  5696. #define RI_HYSCR3_PE_6                  (0x0040U << RI_HYSCR3_PE_Pos)          /*!< 0x00000040 */
  5697. #define RI_HYSCR3_PE_7                  (0x0080U << RI_HYSCR3_PE_Pos)          /*!< 0x00000080 */
  5698. #define RI_HYSCR3_PE_8                  (0x0100U << RI_HYSCR3_PE_Pos)          /*!< 0x00000100 */
  5699. #define RI_HYSCR3_PE_9                  (0x0200U << RI_HYSCR3_PE_Pos)          /*!< 0x00000200 */
  5700. #define RI_HYSCR3_PE_10                 (0x0400U << RI_HYSCR3_PE_Pos)          /*!< 0x00000400 */
  5701. #define RI_HYSCR3_PE_11                 (0x0800U << RI_HYSCR3_PE_Pos)          /*!< 0x00000800 */
  5702. #define RI_HYSCR3_PE_12                 (0x1000U << RI_HYSCR3_PE_Pos)          /*!< 0x00001000 */
  5703. #define RI_HYSCR3_PE_13                 (0x2000U << RI_HYSCR3_PE_Pos)          /*!< 0x00002000 */
  5704. #define RI_HYSCR3_PE_14                 (0x4000U << RI_HYSCR3_PE_Pos)          /*!< 0x00004000 */
  5705. #define RI_HYSCR3_PE_15                 (0x8000U << RI_HYSCR3_PE_Pos)          /*!< 0x00008000 */
  5706.  
  5707. /******************************************************************************/
  5708. /*                                                                            */
  5709. /*                               Timers (TIM)                                 */
  5710. /*                                                                            */
  5711. /******************************************************************************/
  5712.  
  5713. /*******************  Bit definition for TIM_CR1 register  ********************/
  5714. #define TIM_CR1_CEN_Pos                     (0U)                              
  5715. #define TIM_CR1_CEN_Msk                     (0x1U << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
  5716. #define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
  5717. #define TIM_CR1_UDIS_Pos                    (1U)                              
  5718. #define TIM_CR1_UDIS_Msk                    (0x1U << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
  5719. #define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
  5720. #define TIM_CR1_URS_Pos                     (2U)                              
  5721. #define TIM_CR1_URS_Msk                     (0x1U << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
  5722. #define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
  5723. #define TIM_CR1_OPM_Pos                     (3U)                              
  5724. #define TIM_CR1_OPM_Msk                     (0x1U << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
  5725. #define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
  5726. #define TIM_CR1_DIR_Pos                     (4U)                              
  5727. #define TIM_CR1_DIR_Msk                     (0x1U << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
  5728. #define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
  5729.  
  5730. #define TIM_CR1_CMS_Pos                     (5U)                              
  5731. #define TIM_CR1_CMS_Msk                     (0x3U << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
  5732. #define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
  5733. #define TIM_CR1_CMS_0                       (0x1U << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
  5734. #define TIM_CR1_CMS_1                       (0x2U << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
  5735.  
  5736. #define TIM_CR1_ARPE_Pos                    (7U)                              
  5737. #define TIM_CR1_ARPE_Msk                    (0x1U << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
  5738. #define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
  5739.  
  5740. #define TIM_CR1_CKD_Pos                     (8U)                              
  5741. #define TIM_CR1_CKD_Msk                     (0x3U << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
  5742. #define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
  5743. #define TIM_CR1_CKD_0                       (0x1U << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
  5744. #define TIM_CR1_CKD_1                       (0x2U << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
  5745.  
  5746. /*******************  Bit definition for TIM_CR2 register  ********************/
  5747. #define TIM_CR2_CCDS_Pos                    (3U)                              
  5748. #define TIM_CR2_CCDS_Msk                    (0x1U << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
  5749. #define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
  5750.  
  5751. #define TIM_CR2_MMS_Pos                     (4U)                              
  5752. #define TIM_CR2_MMS_Msk                     (0x7U << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
  5753. #define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
  5754. #define TIM_CR2_MMS_0                       (0x1U << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
  5755. #define TIM_CR2_MMS_1                       (0x2U << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
  5756. #define TIM_CR2_MMS_2                       (0x4U << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
  5757.  
  5758. #define TIM_CR2_TI1S_Pos                    (7U)                              
  5759. #define TIM_CR2_TI1S_Msk                    (0x1U << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
  5760. #define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
  5761.  
  5762. /*******************  Bit definition for TIM_SMCR register  *******************/
  5763. #define TIM_SMCR_SMS_Pos                    (0U)                              
  5764. #define TIM_SMCR_SMS_Msk                    (0x7U << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
  5765. #define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
  5766. #define TIM_SMCR_SMS_0                      (0x1U << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
  5767. #define TIM_SMCR_SMS_1                      (0x2U << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
  5768. #define TIM_SMCR_SMS_2                      (0x4U << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
  5769.  
  5770. #define TIM_SMCR_OCCS_Pos                   (3U)                              
  5771. #define TIM_SMCR_OCCS_Msk                   (0x1U << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
  5772. #define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
  5773.  
  5774. #define TIM_SMCR_TS_Pos                     (4U)                              
  5775. #define TIM_SMCR_TS_Msk                     (0x7U << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
  5776. #define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
  5777. #define TIM_SMCR_TS_0                       (0x1U << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
  5778. #define TIM_SMCR_TS_1                       (0x2U << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
  5779. #define TIM_SMCR_TS_2                       (0x4U << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
  5780.  
  5781. #define TIM_SMCR_MSM_Pos                    (7U)                              
  5782. #define TIM_SMCR_MSM_Msk                    (0x1U << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
  5783. #define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
  5784.  
  5785. #define TIM_SMCR_ETF_Pos                    (8U)                              
  5786. #define TIM_SMCR_ETF_Msk                    (0xFU << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
  5787. #define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
  5788. #define TIM_SMCR_ETF_0                      (0x1U << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
  5789. #define TIM_SMCR_ETF_1                      (0x2U << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
  5790. #define TIM_SMCR_ETF_2                      (0x4U << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
  5791. #define TIM_SMCR_ETF_3                      (0x8U << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
  5792.  
  5793. #define TIM_SMCR_ETPS_Pos                   (12U)                              
  5794. #define TIM_SMCR_ETPS_Msk                   (0x3U << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
  5795. #define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
  5796. #define TIM_SMCR_ETPS_0                     (0x1U << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
  5797. #define TIM_SMCR_ETPS_1                     (0x2U << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
  5798.  
  5799. #define TIM_SMCR_ECE_Pos                    (14U)                              
  5800. #define TIM_SMCR_ECE_Msk                    (0x1U << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
  5801. #define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
  5802. #define TIM_SMCR_ETP_Pos                    (15U)                              
  5803. #define TIM_SMCR_ETP_Msk                    (0x1U << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
  5804. #define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
  5805.  
  5806. /*******************  Bit definition for TIM_DIER register  *******************/
  5807. #define TIM_DIER_UIE_Pos                    (0U)                              
  5808. #define TIM_DIER_UIE_Msk                    (0x1U << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
  5809. #define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
  5810. #define TIM_DIER_CC1IE_Pos                  (1U)                              
  5811. #define TIM_DIER_CC1IE_Msk                  (0x1U << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
  5812. #define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
  5813. #define TIM_DIER_CC2IE_Pos                  (2U)                              
  5814. #define TIM_DIER_CC2IE_Msk                  (0x1U << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
  5815. #define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
  5816. #define TIM_DIER_CC3IE_Pos                  (3U)                              
  5817. #define TIM_DIER_CC3IE_Msk                  (0x1U << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
  5818. #define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
  5819. #define TIM_DIER_CC4IE_Pos                  (4U)                              
  5820. #define TIM_DIER_CC4IE_Msk                  (0x1U << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
  5821. #define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
  5822. #define TIM_DIER_TIE_Pos                    (6U)                              
  5823. #define TIM_DIER_TIE_Msk                    (0x1U << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
  5824. #define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
  5825. #define TIM_DIER_UDE_Pos                    (8U)                              
  5826. #define TIM_DIER_UDE_Msk                    (0x1U << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
  5827. #define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
  5828. #define TIM_DIER_CC1DE_Pos                  (9U)                              
  5829. #define TIM_DIER_CC1DE_Msk                  (0x1U << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
  5830. #define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
  5831. #define TIM_DIER_CC2DE_Pos                  (10U)                              
  5832. #define TIM_DIER_CC2DE_Msk                  (0x1U << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
  5833. #define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
  5834. #define TIM_DIER_CC3DE_Pos                  (11U)                              
  5835. #define TIM_DIER_CC3DE_Msk                  (0x1U << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
  5836. #define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
  5837. #define TIM_DIER_CC4DE_Pos                  (12U)                              
  5838. #define TIM_DIER_CC4DE_Msk                  (0x1U << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
  5839. #define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
  5840. #define TIM_DIER_COMDE                      ((uint16_t)0x2000U)                /*!<COM DMA request enable */
  5841. #define TIM_DIER_TDE_Pos                    (14U)                              
  5842. #define TIM_DIER_TDE_Msk                    (0x1U << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
  5843. #define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
  5844.  
  5845. /********************  Bit definition for TIM_SR register  ********************/
  5846. #define TIM_SR_UIF_Pos                      (0U)                              
  5847. #define TIM_SR_UIF_Msk                      (0x1U << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
  5848. #define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
  5849. #define TIM_SR_CC1IF_Pos                    (1U)                              
  5850. #define TIM_SR_CC1IF_Msk                    (0x1U << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
  5851. #define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
  5852. #define TIM_SR_CC2IF_Pos                    (2U)                              
  5853. #define TIM_SR_CC2IF_Msk                    (0x1U << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
  5854. #define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
  5855. #define TIM_SR_CC3IF_Pos                    (3U)                              
  5856. #define TIM_SR_CC3IF_Msk                    (0x1U << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
  5857. #define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
  5858. #define TIM_SR_CC4IF_Pos                    (4U)                              
  5859. #define TIM_SR_CC4IF_Msk                    (0x1U << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
  5860. #define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
  5861. #define TIM_SR_TIF_Pos                      (6U)                              
  5862. #define TIM_SR_TIF_Msk                      (0x1U << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
  5863. #define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
  5864. #define TIM_SR_CC1OF_Pos                    (9U)                              
  5865. #define TIM_SR_CC1OF_Msk                    (0x1U << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
  5866. #define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
  5867. #define TIM_SR_CC2OF_Pos                    (10U)                              
  5868. #define TIM_SR_CC2OF_Msk                    (0x1U << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
  5869. #define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
  5870. #define TIM_SR_CC3OF_Pos                    (11U)                              
  5871. #define TIM_SR_CC3OF_Msk                    (0x1U << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
  5872. #define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
  5873. #define TIM_SR_CC4OF_Pos                    (12U)                              
  5874. #define TIM_SR_CC4OF_Msk                    (0x1U << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
  5875. #define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
  5876.  
  5877. /*******************  Bit definition for TIM_EGR register  ********************/
  5878. #define TIM_EGR_UG_Pos                      (0U)                              
  5879. #define TIM_EGR_UG_Msk                      (0x1U << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
  5880. #define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
  5881. #define TIM_EGR_CC1G_Pos                    (1U)                              
  5882. #define TIM_EGR_CC1G_Msk                    (0x1U << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
  5883. #define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
  5884. #define TIM_EGR_CC2G_Pos                    (2U)                              
  5885. #define TIM_EGR_CC2G_Msk                    (0x1U << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
  5886. #define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
  5887. #define TIM_EGR_CC3G_Pos                    (3U)                              
  5888. #define TIM_EGR_CC3G_Msk                    (0x1U << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
  5889. #define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
  5890. #define TIM_EGR_CC4G_Pos                    (4U)                              
  5891. #define TIM_EGR_CC4G_Msk                    (0x1U << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
  5892. #define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
  5893. #define TIM_EGR_TG_Pos                      (6U)                              
  5894. #define TIM_EGR_TG_Msk                      (0x1U << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
  5895. #define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
  5896.                    
  5897. /******************  Bit definition for TIM_CCMR1 register  *******************/
  5898. #define TIM_CCMR1_CC1S_Pos                  (0U)                              
  5899. #define TIM_CCMR1_CC1S_Msk                  (0x3U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
  5900. #define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
  5901. #define TIM_CCMR1_CC1S_0                    (0x1U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
  5902. #define TIM_CCMR1_CC1S_1                    (0x2U << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
  5903.  
  5904. #define TIM_CCMR1_OC1FE_Pos                 (2U)                              
  5905. #define TIM_CCMR1_OC1FE_Msk                 (0x1U << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
  5906. #define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
  5907. #define TIM_CCMR1_OC1PE_Pos                 (3U)                              
  5908. #define TIM_CCMR1_OC1PE_Msk                 (0x1U << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
  5909. #define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
  5910.  
  5911. #define TIM_CCMR1_OC1M_Pos                  (4U)                              
  5912. #define TIM_CCMR1_OC1M_Msk                  (0x7U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
  5913. #define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
  5914. #define TIM_CCMR1_OC1M_0                    (0x1U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
  5915. #define TIM_CCMR1_OC1M_1                    (0x2U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
  5916. #define TIM_CCMR1_OC1M_2                    (0x4U << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
  5917.  
  5918. #define TIM_CCMR1_OC1CE_Pos                 (7U)                              
  5919. #define TIM_CCMR1_OC1CE_Msk                 (0x1U << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
  5920. #define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
  5921.  
  5922. #define TIM_CCMR1_CC2S_Pos                  (8U)                              
  5923. #define TIM_CCMR1_CC2S_Msk                  (0x3U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
  5924. #define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
  5925. #define TIM_CCMR1_CC2S_0                    (0x1U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
  5926. #define TIM_CCMR1_CC2S_1                    (0x2U << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
  5927.  
  5928. #define TIM_CCMR1_OC2FE_Pos                 (10U)                              
  5929. #define TIM_CCMR1_OC2FE_Msk                 (0x1U << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
  5930. #define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
  5931. #define TIM_CCMR1_OC2PE_Pos                 (11U)                              
  5932. #define TIM_CCMR1_OC2PE_Msk                 (0x1U << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
  5933. #define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
  5934.  
  5935. #define TIM_CCMR1_OC2M_Pos                  (12U)                              
  5936. #define TIM_CCMR1_OC2M_Msk                  (0x7U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
  5937. #define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
  5938. #define TIM_CCMR1_OC2M_0                    (0x1U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
  5939. #define TIM_CCMR1_OC2M_1                    (0x2U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
  5940. #define TIM_CCMR1_OC2M_2                    (0x4U << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
  5941.  
  5942. #define TIM_CCMR1_OC2CE_Pos                 (15U)                              
  5943. #define TIM_CCMR1_OC2CE_Msk                 (0x1U << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
  5944. #define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
  5945.  
  5946. /*----------------------------------------------------------------------------*/
  5947.  
  5948. #define TIM_CCMR1_IC1PSC_Pos                (2U)                              
  5949. #define TIM_CCMR1_IC1PSC_Msk                (0x3U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
  5950. #define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
  5951. #define TIM_CCMR1_IC1PSC_0                  (0x1U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
  5952. #define TIM_CCMR1_IC1PSC_1                  (0x2U << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
  5953.  
  5954. #define TIM_CCMR1_IC1F_Pos                  (4U)                              
  5955. #define TIM_CCMR1_IC1F_Msk                  (0xFU << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
  5956. #define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
  5957. #define TIM_CCMR1_IC1F_0                    (0x1U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
  5958. #define TIM_CCMR1_IC1F_1                    (0x2U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
  5959. #define TIM_CCMR1_IC1F_2                    (0x4U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
  5960. #define TIM_CCMR1_IC1F_3                    (0x8U << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
  5961.  
  5962. #define TIM_CCMR1_IC2PSC_Pos                (10U)                              
  5963. #define TIM_CCMR1_IC2PSC_Msk                (0x3U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
  5964. #define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
  5965. #define TIM_CCMR1_IC2PSC_0                  (0x1U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
  5966. #define TIM_CCMR1_IC2PSC_1                  (0x2U << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
  5967.  
  5968. #define TIM_CCMR1_IC2F_Pos                  (12U)                              
  5969. #define TIM_CCMR1_IC2F_Msk                  (0xFU << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
  5970. #define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
  5971. #define TIM_CCMR1_IC2F_0                    (0x1U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
  5972. #define TIM_CCMR1_IC2F_1                    (0x2U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
  5973. #define TIM_CCMR1_IC2F_2                    (0x4U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
  5974. #define TIM_CCMR1_IC2F_3                    (0x8U << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
  5975.  
  5976. /******************  Bit definition for TIM_CCMR2 register  *******************/
  5977. #define TIM_CCMR2_CC3S_Pos                  (0U)                              
  5978. #define TIM_CCMR2_CC3S_Msk                  (0x3U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
  5979. #define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
  5980. #define TIM_CCMR2_CC3S_0                    (0x1U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
  5981. #define TIM_CCMR2_CC3S_1                    (0x2U << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
  5982.  
  5983. #define TIM_CCMR2_OC3FE_Pos                 (2U)                              
  5984. #define TIM_CCMR2_OC3FE_Msk                 (0x1U << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
  5985. #define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
  5986. #define TIM_CCMR2_OC3PE_Pos                 (3U)                              
  5987. #define TIM_CCMR2_OC3PE_Msk                 (0x1U << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
  5988. #define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
  5989.  
  5990. #define TIM_CCMR2_OC3M_Pos                  (4U)                              
  5991. #define TIM_CCMR2_OC3M_Msk                  (0x7U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
  5992. #define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
  5993. #define TIM_CCMR2_OC3M_0                    (0x1U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
  5994. #define TIM_CCMR2_OC3M_1                    (0x2U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
  5995. #define TIM_CCMR2_OC3M_2                    (0x4U << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
  5996.  
  5997. #define TIM_CCMR2_OC3CE_Pos                 (7U)                              
  5998. #define TIM_CCMR2_OC3CE_Msk                 (0x1U << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
  5999. #define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
  6000.  
  6001. #define TIM_CCMR2_CC4S_Pos                  (8U)                              
  6002. #define TIM_CCMR2_CC4S_Msk                  (0x3U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
  6003. #define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
  6004. #define TIM_CCMR2_CC4S_0                    (0x1U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
  6005. #define TIM_CCMR2_CC4S_1                    (0x2U << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
  6006.  
  6007. #define TIM_CCMR2_OC4FE_Pos                 (10U)                              
  6008. #define TIM_CCMR2_OC4FE_Msk                 (0x1U << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
  6009. #define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
  6010. #define TIM_CCMR2_OC4PE_Pos                 (11U)                              
  6011. #define TIM_CCMR2_OC4PE_Msk                 (0x1U << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
  6012. #define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
  6013.  
  6014. #define TIM_CCMR2_OC4M_Pos                  (12U)                              
  6015. #define TIM_CCMR2_OC4M_Msk                  (0x7U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
  6016. #define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
  6017. #define TIM_CCMR2_OC4M_0                    (0x1U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
  6018. #define TIM_CCMR2_OC4M_1                    (0x2U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
  6019. #define TIM_CCMR2_OC4M_2                    (0x4U << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
  6020.  
  6021. #define TIM_CCMR2_OC4CE_Pos                 (15U)                              
  6022. #define TIM_CCMR2_OC4CE_Msk                 (0x1U << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
  6023. #define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
  6024.  
  6025. /*----------------------------------------------------------------------------*/
  6026.  
  6027. #define TIM_CCMR2_IC3PSC_Pos                (2U)                              
  6028. #define TIM_CCMR2_IC3PSC_Msk                (0x3U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
  6029. #define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
  6030. #define TIM_CCMR2_IC3PSC_0                  (0x1U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
  6031. #define TIM_CCMR2_IC3PSC_1                  (0x2U << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
  6032.  
  6033. #define TIM_CCMR2_IC3F_Pos                  (4U)                              
  6034. #define TIM_CCMR2_IC3F_Msk                  (0xFU << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
  6035. #define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
  6036. #define TIM_CCMR2_IC3F_0                    (0x1U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
  6037. #define TIM_CCMR2_IC3F_1                    (0x2U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
  6038. #define TIM_CCMR2_IC3F_2                    (0x4U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
  6039. #define TIM_CCMR2_IC3F_3                    (0x8U << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
  6040.  
  6041. #define TIM_CCMR2_IC4PSC_Pos                (10U)                              
  6042. #define TIM_CCMR2_IC4PSC_Msk                (0x3U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
  6043. #define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
  6044. #define TIM_CCMR2_IC4PSC_0                  (0x1U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
  6045. #define TIM_CCMR2_IC4PSC_1                  (0x2U << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
  6046.  
  6047. #define TIM_CCMR2_IC4F_Pos                  (12U)                              
  6048. #define TIM_CCMR2_IC4F_Msk                  (0xFU << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
  6049. #define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
  6050. #define TIM_CCMR2_IC4F_0                    (0x1U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
  6051. #define TIM_CCMR2_IC4F_1                    (0x2U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
  6052. #define TIM_CCMR2_IC4F_2                    (0x4U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
  6053. #define TIM_CCMR2_IC4F_3                    (0x8U << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
  6054.  
  6055. /*******************  Bit definition for TIM_CCER register  *******************/
  6056. #define TIM_CCER_CC1E_Pos                   (0U)                              
  6057. #define TIM_CCER_CC1E_Msk                   (0x1U << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
  6058. #define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
  6059. #define TIM_CCER_CC1P_Pos                   (1U)                              
  6060. #define TIM_CCER_CC1P_Msk                   (0x1U << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
  6061. #define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
  6062. #define TIM_CCER_CC1NP_Pos                  (3U)                              
  6063. #define TIM_CCER_CC1NP_Msk                  (0x1U << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
  6064. #define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
  6065. #define TIM_CCER_CC2E_Pos                   (4U)                              
  6066. #define TIM_CCER_CC2E_Msk                   (0x1U << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
  6067. #define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
  6068. #define TIM_CCER_CC2P_Pos                   (5U)                              
  6069. #define TIM_CCER_CC2P_Msk                   (0x1U << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
  6070. #define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
  6071. #define TIM_CCER_CC2NP_Pos                  (7U)                              
  6072. #define TIM_CCER_CC2NP_Msk                  (0x1U << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
  6073. #define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
  6074. #define TIM_CCER_CC3E_Pos                   (8U)                              
  6075. #define TIM_CCER_CC3E_Msk                   (0x1U << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
  6076. #define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
  6077. #define TIM_CCER_CC3P_Pos                   (9U)                              
  6078. #define TIM_CCER_CC3P_Msk                   (0x1U << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
  6079. #define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
  6080. #define TIM_CCER_CC3NP_Pos                  (11U)                              
  6081. #define TIM_CCER_CC3NP_Msk                  (0x1U << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
  6082. #define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
  6083. #define TIM_CCER_CC4E_Pos                   (12U)                              
  6084. #define TIM_CCER_CC4E_Msk                   (0x1U << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
  6085. #define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
  6086. #define TIM_CCER_CC4P_Pos                   (13U)                              
  6087. #define TIM_CCER_CC4P_Msk                   (0x1U << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
  6088. #define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
  6089. #define TIM_CCER_CC4NP_Pos                  (15U)                              
  6090. #define TIM_CCER_CC4NP_Msk                  (0x1U << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
  6091. #define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
  6092.  
  6093. /*******************  Bit definition for TIM_CNT register  ********************/
  6094. #define TIM_CNT_CNT_Pos                     (0U)                              
  6095. #define TIM_CNT_CNT_Msk                     (0xFFFFFFFFU << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
  6096. #define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
  6097.  
  6098. /*******************  Bit definition for TIM_PSC register  ********************/
  6099. #define TIM_PSC_PSC_Pos                     (0U)                              
  6100. #define TIM_PSC_PSC_Msk                     (0xFFFFU << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
  6101. #define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
  6102.  
  6103. /*******************  Bit definition for TIM_ARR register  ********************/
  6104. #define TIM_ARR_ARR_Pos                     (0U)                              
  6105. #define TIM_ARR_ARR_Msk                     (0xFFFFFFFFU << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
  6106. #define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
  6107.            
  6108. /*******************  Bit definition for TIM_CCR1 register  *******************/
  6109. #define TIM_CCR1_CCR1_Pos                   (0U)                              
  6110. #define TIM_CCR1_CCR1_Msk                   (0xFFFFU << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
  6111. #define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
  6112.  
  6113. /*******************  Bit definition for TIM_CCR2 register  *******************/
  6114. #define TIM_CCR2_CCR2_Pos                   (0U)                              
  6115. #define TIM_CCR2_CCR2_Msk                   (0xFFFFU << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
  6116. #define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
  6117.  
  6118. /*******************  Bit definition for TIM_CCR3 register  *******************/
  6119. #define TIM_CCR3_CCR3_Pos                   (0U)                              
  6120. #define TIM_CCR3_CCR3_Msk                   (0xFFFFU << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
  6121. #define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
  6122.  
  6123. /*******************  Bit definition for TIM_CCR4 register  *******************/
  6124. #define TIM_CCR4_CCR4_Pos                   (0U)                              
  6125. #define TIM_CCR4_CCR4_Msk                   (0xFFFFU << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
  6126. #define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
  6127.  
  6128. /*******************  Bit definition for TIM_DCR register  ********************/
  6129. #define TIM_DCR_DBA_Pos                     (0U)                              
  6130. #define TIM_DCR_DBA_Msk                     (0x1FU << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
  6131. #define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
  6132. #define TIM_DCR_DBA_0                       (0x01U << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
  6133. #define TIM_DCR_DBA_1                       (0x02U << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
  6134. #define TIM_DCR_DBA_2                       (0x04U << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
  6135. #define TIM_DCR_DBA_3                       (0x08U << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
  6136. #define TIM_DCR_DBA_4                       (0x10U << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
  6137.  
  6138. #define TIM_DCR_DBL_Pos                     (8U)                              
  6139. #define TIM_DCR_DBL_Msk                     (0x1FU << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
  6140. #define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
  6141. #define TIM_DCR_DBL_0                       (0x01U << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
  6142. #define TIM_DCR_DBL_1                       (0x02U << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
  6143. #define TIM_DCR_DBL_2                       (0x04U << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
  6144. #define TIM_DCR_DBL_3                       (0x08U << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
  6145. #define TIM_DCR_DBL_4                       (0x10U << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
  6146.  
  6147. /*******************  Bit definition for TIM_DMAR register  *******************/
  6148. #define TIM_DMAR_DMAB_Pos                   (0U)                              
  6149. #define TIM_DMAR_DMAB_Msk                   (0xFFFFU << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
  6150. #define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
  6151.  
  6152. /*******************  Bit definition for TIM_OR register  *********************/
  6153. #define TIM_OR_TI1RMP_Pos                   (0U)                              
  6154. #define TIM_OR_TI1RMP_Msk                   (0x3U << TIM_OR_TI1RMP_Pos)        /*!< 0x00000003 */
  6155. #define TIM_OR_TI1RMP                       TIM_OR_TI1RMP_Msk                  /*!<TI1_RMP[1:0] bits (TIM Input 1 remap) */
  6156. #define TIM_OR_TI1RMP_0                     (0x1U << TIM_OR_TI1RMP_Pos)        /*!< 0x00000001 */
  6157. #define TIM_OR_TI1RMP_1                     (0x2U << TIM_OR_TI1RMP_Pos)        /*!< 0x00000002 */
  6158.  
  6159. #define TIM_OR_ETR_RMP_Pos                  (2U)                              
  6160. #define TIM_OR_ETR_RMP_Msk                  (0x1U << TIM_OR_ETR_RMP_Pos)       /*!< 0x00000004 */
  6161. #define TIM_OR_ETR_RMP                      TIM_OR_ETR_RMP_Msk                 /*!<ETR_RMP bit (TIM10/11 ETR remap)*/
  6162. #define TIM_OR_TI1_RMP_RI_Pos               (3U)                              
  6163. #define TIM_OR_TI1_RMP_RI_Msk               (0x1U << TIM_OR_TI1_RMP_RI_Pos)    /*!< 0x00000008 */
  6164. #define TIM_OR_TI1_RMP_RI                   TIM_OR_TI1_RMP_RI_Msk              /*!<TI1_RMP_RI bit (TIM10/11 Input 1 remap for Routing interface) */
  6165.  
  6166.  
  6167. /******************************************************************************/
  6168. /*                                                                            */
  6169. /*      Universal Synchronous Asynchronous Receiver Transmitter (USART)       */
  6170. /*                                                                            */
  6171. /******************************************************************************/
  6172.  
  6173. /*******************  Bit definition for USART_SR register  *******************/
  6174. #define USART_SR_PE_Pos                     (0U)                              
  6175. #define USART_SR_PE_Msk                     (0x1U << USART_SR_PE_Pos)          /*!< 0x00000001 */
  6176. #define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
  6177. #define USART_SR_FE_Pos                     (1U)                              
  6178. #define USART_SR_FE_Msk                     (0x1U << USART_SR_FE_Pos)          /*!< 0x00000002 */
  6179. #define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
  6180. #define USART_SR_NE_Pos                     (2U)                              
  6181. #define USART_SR_NE_Msk                     (0x1U << USART_SR_NE_Pos)          /*!< 0x00000004 */
  6182. #define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
  6183. #define USART_SR_ORE_Pos                    (3U)                              
  6184. #define USART_SR_ORE_Msk                    (0x1U << USART_SR_ORE_Pos)         /*!< 0x00000008 */
  6185. #define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
  6186. #define USART_SR_IDLE_Pos                   (4U)                              
  6187. #define USART_SR_IDLE_Msk                   (0x1U << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
  6188. #define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
  6189. #define USART_SR_RXNE_Pos                   (5U)                              
  6190. #define USART_SR_RXNE_Msk                   (0x1U << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
  6191. #define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
  6192. #define USART_SR_TC_Pos                     (6U)                              
  6193. #define USART_SR_TC_Msk                     (0x1U << USART_SR_TC_Pos)          /*!< 0x00000040 */
  6194. #define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
  6195. #define USART_SR_TXE_Pos                    (7U)                              
  6196. #define USART_SR_TXE_Msk                    (0x1U << USART_SR_TXE_Pos)         /*!< 0x00000080 */
  6197. #define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
  6198. #define USART_SR_LBD_Pos                    (8U)                              
  6199. #define USART_SR_LBD_Msk                    (0x1U << USART_SR_LBD_Pos)         /*!< 0x00000100 */
  6200. #define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
  6201. #define USART_SR_CTS_Pos                    (9U)                              
  6202. #define USART_SR_CTS_Msk                    (0x1U << USART_SR_CTS_Pos)         /*!< 0x00000200 */
  6203. #define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
  6204.  
  6205. /*******************  Bit definition for USART_DR register  *******************/
  6206. #define USART_DR_DR_Pos                     (0U)                              
  6207. #define USART_DR_DR_Msk                     (0x1FFU << USART_DR_DR_Pos)        /*!< 0x000001FF */
  6208. #define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
  6209.  
  6210. /******************  Bit definition for USART_BRR register  *******************/
  6211. #define USART_BRR_DIV_FRACTION_Pos          (0U)                              
  6212. #define USART_BRR_DIV_FRACTION_Msk          (0xFU << USART_BRR_DIV_FRACTION_Pos) /*!< 0x0000000F */
  6213. #define USART_BRR_DIV_FRACTION              USART_BRR_DIV_FRACTION_Msk         /*!< Fraction of USARTDIV */
  6214. #define USART_BRR_DIV_MANTISSA_Pos          (4U)                              
  6215. #define USART_BRR_DIV_MANTISSA_Msk          (0xFFFU << USART_BRR_DIV_MANTISSA_Pos) /*!< 0x0000FFF0 */
  6216. #define USART_BRR_DIV_MANTISSA              USART_BRR_DIV_MANTISSA_Msk         /*!< Mantissa of USARTDIV */
  6217.  
  6218. /******************  Bit definition for USART_CR1 register  *******************/
  6219. #define USART_CR1_SBK_Pos                   (0U)                              
  6220. #define USART_CR1_SBK_Msk                   (0x1U << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
  6221. #define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
  6222. #define USART_CR1_RWU_Pos                   (1U)                              
  6223. #define USART_CR1_RWU_Msk                   (0x1U << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
  6224. #define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
  6225. #define USART_CR1_RE_Pos                    (2U)                              
  6226. #define USART_CR1_RE_Msk                    (0x1U << USART_CR1_RE_Pos)         /*!< 0x00000004 */
  6227. #define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
  6228. #define USART_CR1_TE_Pos                    (3U)                              
  6229. #define USART_CR1_TE_Msk                    (0x1U << USART_CR1_TE_Pos)         /*!< 0x00000008 */
  6230. #define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
  6231. #define USART_CR1_IDLEIE_Pos                (4U)                              
  6232. #define USART_CR1_IDLEIE_Msk                (0x1U << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
  6233. #define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
  6234. #define USART_CR1_RXNEIE_Pos                (5U)                              
  6235. #define USART_CR1_RXNEIE_Msk                (0x1U << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
  6236. #define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
  6237. #define USART_CR1_TCIE_Pos                  (6U)                              
  6238. #define USART_CR1_TCIE_Msk                  (0x1U << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
  6239. #define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
  6240. #define USART_CR1_TXEIE_Pos                 (7U)                              
  6241. #define USART_CR1_TXEIE_Msk                 (0x1U << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
  6242. #define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
  6243. #define USART_CR1_PEIE_Pos                  (8U)                              
  6244. #define USART_CR1_PEIE_Msk                  (0x1U << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
  6245. #define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
  6246. #define USART_CR1_PS_Pos                    (9U)                              
  6247. #define USART_CR1_PS_Msk                    (0x1U << USART_CR1_PS_Pos)         /*!< 0x00000200 */
  6248. #define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
  6249. #define USART_CR1_PCE_Pos                   (10U)                              
  6250. #define USART_CR1_PCE_Msk                   (0x1U << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
  6251. #define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
  6252. #define USART_CR1_WAKE_Pos                  (11U)                              
  6253. #define USART_CR1_WAKE_Msk                  (0x1U << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
  6254. #define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
  6255. #define USART_CR1_M_Pos                     (12U)                              
  6256. #define USART_CR1_M_Msk                     (0x1U << USART_CR1_M_Pos)          /*!< 0x00001000 */
  6257. #define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
  6258. #define USART_CR1_UE_Pos                    (13U)                              
  6259. #define USART_CR1_UE_Msk                    (0x1U << USART_CR1_UE_Pos)         /*!< 0x00002000 */
  6260. #define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
  6261. #define USART_CR1_OVER8_Pos                 (15U)                              
  6262. #define USART_CR1_OVER8_Msk                 (0x1U << USART_CR1_OVER8_Pos)      /*!< 0x00008000 */
  6263. #define USART_CR1_OVER8                     USART_CR1_OVER8_Msk                /*!< Oversampling by 8-bit mode */
  6264.  
  6265. /******************  Bit definition for USART_CR2 register  *******************/
  6266. #define USART_CR2_ADD_Pos                   (0U)                              
  6267. #define USART_CR2_ADD_Msk                   (0xFU << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
  6268. #define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
  6269. #define USART_CR2_LBDL_Pos                  (5U)                              
  6270. #define USART_CR2_LBDL_Msk                  (0x1U << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
  6271. #define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
  6272. #define USART_CR2_LBDIE_Pos                 (6U)                              
  6273. #define USART_CR2_LBDIE_Msk                 (0x1U << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
  6274. #define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
  6275. #define USART_CR2_LBCL_Pos                  (8U)                              
  6276. #define USART_CR2_LBCL_Msk                  (0x1U << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
  6277. #define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
  6278. #define USART_CR2_CPHA_Pos                  (9U)                              
  6279. #define USART_CR2_CPHA_Msk                  (0x1U << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
  6280. #define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
  6281. #define USART_CR2_CPOL_Pos                  (10U)                              
  6282. #define USART_CR2_CPOL_Msk                  (0x1U << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
  6283. #define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
  6284. #define USART_CR2_CLKEN_Pos                 (11U)                              
  6285. #define USART_CR2_CLKEN_Msk                 (0x1U << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
  6286. #define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
  6287.  
  6288. #define USART_CR2_STOP_Pos                  (12U)                              
  6289. #define USART_CR2_STOP_Msk                  (0x3U << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
  6290. #define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
  6291. #define USART_CR2_STOP_0                    (0x1U << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
  6292. #define USART_CR2_STOP_1                    (0x2U << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
  6293.  
  6294. #define USART_CR2_LINEN_Pos                 (14U)                              
  6295. #define USART_CR2_LINEN_Msk                 (0x1U << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
  6296. #define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
  6297.  
  6298. /******************  Bit definition for USART_CR3 register  *******************/
  6299. #define USART_CR3_EIE_Pos                   (0U)                              
  6300. #define USART_CR3_EIE_Msk                   (0x1U << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
  6301. #define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
  6302. #define USART_CR3_IREN_Pos                  (1U)                              
  6303. #define USART_CR3_IREN_Msk                  (0x1U << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
  6304. #define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
  6305. #define USART_CR3_IRLP_Pos                  (2U)                              
  6306. #define USART_CR3_IRLP_Msk                  (0x1U << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
  6307. #define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
  6308. #define USART_CR3_HDSEL_Pos                 (3U)                              
  6309. #define USART_CR3_HDSEL_Msk                 (0x1U << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
  6310. #define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
  6311. #define USART_CR3_NACK_Pos                  (4U)                              
  6312. #define USART_CR3_NACK_Msk                  (0x1U << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
  6313. #define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
  6314. #define USART_CR3_SCEN_Pos                  (5U)                              
  6315. #define USART_CR3_SCEN_Msk                  (0x1U << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
  6316. #define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
  6317. #define USART_CR3_DMAR_Pos                  (6U)                              
  6318. #define USART_CR3_DMAR_Msk                  (0x1U << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
  6319. #define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
  6320. #define USART_CR3_DMAT_Pos                  (7U)                              
  6321. #define USART_CR3_DMAT_Msk                  (0x1U << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
  6322. #define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
  6323. #define USART_CR3_RTSE_Pos                  (8U)                              
  6324. #define USART_CR3_RTSE_Msk                  (0x1U << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
  6325. #define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
  6326. #define USART_CR3_CTSE_Pos                  (9U)                              
  6327. #define USART_CR3_CTSE_Msk                  (0x1U << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
  6328. #define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
  6329. #define USART_CR3_CTSIE_Pos                 (10U)                              
  6330. #define USART_CR3_CTSIE_Msk                 (0x1U << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
  6331. #define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
  6332. #define USART_CR3_ONEBIT_Pos                (11U)                              
  6333. #define USART_CR3_ONEBIT_Msk                (0x1U << USART_CR3_ONEBIT_Pos)     /*!< 0x00000800 */
  6334. #define USART_CR3_ONEBIT                    USART_CR3_ONEBIT_Msk               /*!< One sample bit method enable */
  6335.  
  6336. /******************  Bit definition for USART_GTPR register  ******************/
  6337. #define USART_GTPR_PSC_Pos                  (0U)                              
  6338. #define USART_GTPR_PSC_Msk                  (0xFFU << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
  6339. #define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
  6340. #define USART_GTPR_PSC_0                    (0x01U << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
  6341. #define USART_GTPR_PSC_1                    (0x02U << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
  6342. #define USART_GTPR_PSC_2                    (0x04U << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
  6343. #define USART_GTPR_PSC_3                    (0x08U << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
  6344. #define USART_GTPR_PSC_4                    (0x10U << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
  6345. #define USART_GTPR_PSC_5                    (0x20U << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
  6346. #define USART_GTPR_PSC_6                    (0x40U << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
  6347. #define USART_GTPR_PSC_7                    (0x80U << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
  6348.  
  6349. #define USART_GTPR_GT_Pos                   (8U)                              
  6350. #define USART_GTPR_GT_Msk                   (0xFFU << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
  6351. #define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
  6352.  
  6353. /******************************************************************************/
  6354. /*                                                                            */
  6355. /*                     Universal Serial Bus (USB)                             */
  6356. /*                                                                            */
  6357. /******************************************************************************/
  6358.  
  6359. /*!<Endpoint-specific registers */
  6360.  
  6361. #define  USB_EP0R                              USB_BASE                        /*!< endpoint 0 register address */
  6362. #define  USB_EP1R                             (USB_BASE + 0x00000004U)         /*!< endpoint 1 register address */
  6363. #define  USB_EP2R                             (USB_BASE + 0x00000008U)         /*!< endpoint 2 register address */
  6364. #define  USB_EP3R                             (USB_BASE + 0x0000000CU)         /*!< endpoint 3 register address */
  6365. #define  USB_EP4R                             (USB_BASE + 0x00000010U)         /*!< endpoint 4 register address */
  6366. #define  USB_EP5R                             (USB_BASE + 0x00000014U)         /*!< endpoint 5 register address */
  6367. #define  USB_EP6R                             (USB_BASE + 0x00000018U)         /*!< endpoint 6 register address */
  6368. #define  USB_EP7R                             (USB_BASE + 0x0000001CU)         /*!< endpoint 7 register address */
  6369.  
  6370. /* bit positions */
  6371. #define USB_EP_CTR_RX_Pos                     (15U)                            
  6372. #define USB_EP_CTR_RX_Msk                     (0x1U << USB_EP_CTR_RX_Pos)      /*!< 0x00008000 */
  6373. #define USB_EP_CTR_RX                         USB_EP_CTR_RX_Msk                /*!<  EndPoint Correct TRansfer RX */
  6374. #define USB_EP_DTOG_RX_Pos                    (14U)                            
  6375. #define USB_EP_DTOG_RX_Msk                    (0x1U << USB_EP_DTOG_RX_Pos)     /*!< 0x00004000 */
  6376. #define USB_EP_DTOG_RX                        USB_EP_DTOG_RX_Msk               /*!<  EndPoint Data TOGGLE RX */
  6377. #define USB_EPRX_STAT_Pos                     (12U)                            
  6378. #define USB_EPRX_STAT_Msk                     (0x3U << USB_EPRX_STAT_Pos)      /*!< 0x00003000 */
  6379. #define USB_EPRX_STAT                         USB_EPRX_STAT_Msk                /*!<  EndPoint RX STATus bit field */
  6380. #define USB_EP_SETUP_Pos                      (11U)                            
  6381. #define USB_EP_SETUP_Msk                      (0x1U << USB_EP_SETUP_Pos)       /*!< 0x00000800 */
  6382. #define USB_EP_SETUP                          USB_EP_SETUP_Msk                 /*!<  EndPoint SETUP */
  6383. #define USB_EP_T_FIELD_Pos                    (9U)                            
  6384. #define USB_EP_T_FIELD_Msk                    (0x3U << USB_EP_T_FIELD_Pos)     /*!< 0x00000600 */
  6385. #define USB_EP_T_FIELD                        USB_EP_T_FIELD_Msk               /*!<  EndPoint TYPE */
  6386. #define USB_EP_KIND_Pos                       (8U)                            
  6387. #define USB_EP_KIND_Msk                       (0x1U << USB_EP_KIND_Pos)        /*!< 0x00000100 */
  6388. #define USB_EP_KIND                           USB_EP_KIND_Msk                  /*!<  EndPoint KIND */
  6389. #define USB_EP_CTR_TX_Pos                     (7U)                            
  6390. #define USB_EP_CTR_TX_Msk                     (0x1U << USB_EP_CTR_TX_Pos)      /*!< 0x00000080 */
  6391. #define USB_EP_CTR_TX                         USB_EP_CTR_TX_Msk                /*!<  EndPoint Correct TRansfer TX */
  6392. #define USB_EP_DTOG_TX_Pos                    (6U)                            
  6393. #define USB_EP_DTOG_TX_Msk                    (0x1U << USB_EP_DTOG_TX_Pos)     /*!< 0x00000040 */
  6394. #define USB_EP_DTOG_TX                        USB_EP_DTOG_TX_Msk               /*!<  EndPoint Data TOGGLE TX */
  6395. #define USB_EPTX_STAT_Pos                     (4U)                            
  6396. #define USB_EPTX_STAT_Msk                     (0x3U << USB_EPTX_STAT_Pos)      /*!< 0x00000030 */
  6397. #define USB_EPTX_STAT                         USB_EPTX_STAT_Msk                /*!<  EndPoint TX STATus bit field */
  6398. #define USB_EPADDR_FIELD_Pos                  (0U)                            
  6399. #define USB_EPADDR_FIELD_Msk                  (0xFU << USB_EPADDR_FIELD_Pos)   /*!< 0x0000000F */
  6400. #define USB_EPADDR_FIELD                      USB_EPADDR_FIELD_Msk             /*!<  EndPoint ADDRess FIELD */
  6401.  
  6402. /* EndPoint REGister MASK (no toggle fields) */
  6403. #define  USB_EPREG_MASK     (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
  6404.                                                                                /*!< EP_TYPE[1:0] EndPoint TYPE */
  6405. #define USB_EP_TYPE_MASK_Pos                  (9U)                            
  6406. #define USB_EP_TYPE_MASK_Msk                  (0x3U << USB_EP_TYPE_MASK_Pos)   /*!< 0x00000600 */
  6407. #define USB_EP_TYPE_MASK                      USB_EP_TYPE_MASK_Msk             /*!< EndPoint TYPE Mask */
  6408. #define USB_EP_BULK                           (0x00000000U)                    /*!< EndPoint BULK */
  6409. #define USB_EP_CONTROL                        (0x00000200U)                    /*!< EndPoint CONTROL */
  6410. #define USB_EP_ISOCHRONOUS                    (0x00000400U)                    /*!< EndPoint ISOCHRONOUS */
  6411. #define USB_EP_INTERRUPT                      (0x00000600U)                    /*!< EndPoint INTERRUPT */
  6412. #define  USB_EP_T_MASK      (~USB_EP_T_FIELD & USB_EPREG_MASK)
  6413.                                                                  
  6414. #define  USB_EPKIND_MASK    (~USB_EP_KIND & USB_EPREG_MASK)            /*!< EP_KIND EndPoint KIND */
  6415.                                                                                /*!< STAT_TX[1:0] STATus for TX transfer */
  6416. #define USB_EP_TX_DIS                         (0x00000000U)                    /*!< EndPoint TX DISabled */
  6417. #define USB_EP_TX_STALL                       (0x00000010U)                    /*!< EndPoint TX STALLed */
  6418. #define USB_EP_TX_NAK                         (0x00000020U)                    /*!< EndPoint TX NAKed */
  6419. #define USB_EP_TX_VALID                       (0x00000030U)                    /*!< EndPoint TX VALID */
  6420. #define USB_EPTX_DTOG1                        (0x00000010U)                    /*!< EndPoint TX Data TOGgle bit1 */
  6421. #define USB_EPTX_DTOG2                        (0x00000020U)                    /*!< EndPoint TX Data TOGgle bit2 */
  6422. #define  USB_EPTX_DTOGMASK  (USB_EPTX_STAT|USB_EPREG_MASK)
  6423.                                                                                /*!< STAT_RX[1:0] STATus for RX transfer */
  6424. #define USB_EP_RX_DIS                         (0x00000000U)                    /*!< EndPoint RX DISabled */
  6425. #define USB_EP_RX_STALL                       (0x00001000U)                    /*!< EndPoint RX STALLed */
  6426. #define USB_EP_RX_NAK                         (0x00002000U)                    /*!< EndPoint RX NAKed */
  6427. #define USB_EP_RX_VALID                       (0x00003000U)                    /*!< EndPoint RX VALID */
  6428. #define USB_EPRX_DTOG1                        (0x00001000U)                    /*!< EndPoint RX Data TOGgle bit1 */
  6429. #define USB_EPRX_DTOG2                        (0x00002000U)                    /*!< EndPoint RX Data TOGgle bit1 */
  6430. #define  USB_EPRX_DTOGMASK  (USB_EPRX_STAT|USB_EPREG_MASK)
  6431.  
  6432. /*******************  Bit definition for USB_EP0R register  *******************/
  6433. #define USB_EP0R_EA_Pos                       (0U)                            
  6434. #define USB_EP0R_EA_Msk                       (0xFU << USB_EP0R_EA_Pos)        /*!< 0x0000000F */
  6435. #define USB_EP0R_EA                           USB_EP0R_EA_Msk                  /*!<Endpoint Address */
  6436.  
  6437. #define USB_EP0R_STAT_TX_Pos                  (4U)                            
  6438. #define USB_EP0R_STAT_TX_Msk                  (0x3U << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000030 */
  6439. #define USB_EP0R_STAT_TX                      USB_EP0R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6440. #define USB_EP0R_STAT_TX_0                    (0x1U << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000010 */
  6441. #define USB_EP0R_STAT_TX_1                    (0x2U << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000020 */
  6442.  
  6443. #define USB_EP0R_DTOG_TX_Pos                  (6U)                            
  6444. #define USB_EP0R_DTOG_TX_Msk                  (0x1U << USB_EP0R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6445. #define USB_EP0R_DTOG_TX                      USB_EP0R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6446. #define USB_EP0R_CTR_TX_Pos                   (7U)                            
  6447. #define USB_EP0R_CTR_TX_Msk                   (0x1U << USB_EP0R_CTR_TX_Pos)    /*!< 0x00000080 */
  6448. #define USB_EP0R_CTR_TX                       USB_EP0R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6449. #define USB_EP0R_EP_KIND_Pos                  (8U)                            
  6450. #define USB_EP0R_EP_KIND_Msk                  (0x1U << USB_EP0R_EP_KIND_Pos)   /*!< 0x00000100 */
  6451. #define USB_EP0R_EP_KIND                      USB_EP0R_EP_KIND_Msk             /*!<Endpoint Kind */
  6452.  
  6453. #define USB_EP0R_EP_TYPE_Pos                  (9U)                            
  6454. #define USB_EP0R_EP_TYPE_Msk                  (0x3U << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6455. #define USB_EP0R_EP_TYPE                      USB_EP0R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6456. #define USB_EP0R_EP_TYPE_0                    (0x1U << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6457. #define USB_EP0R_EP_TYPE_1                    (0x2U << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6458.  
  6459. #define USB_EP0R_SETUP_Pos                    (11U)                            
  6460. #define USB_EP0R_SETUP_Msk                    (0x1U << USB_EP0R_SETUP_Pos)     /*!< 0x00000800 */
  6461. #define USB_EP0R_SETUP                        USB_EP0R_SETUP_Msk               /*!<Setup transaction completed */
  6462.  
  6463. #define USB_EP0R_STAT_RX_Pos                  (12U)                            
  6464. #define USB_EP0R_STAT_RX_Msk                  (0x3U << USB_EP0R_STAT_RX_Pos)   /*!< 0x00003000 */
  6465. #define USB_EP0R_STAT_RX                      USB_EP0R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6466. #define USB_EP0R_STAT_RX_0                    (0x1U << USB_EP0R_STAT_RX_Pos)   /*!< 0x00001000 */
  6467. #define USB_EP0R_STAT_RX_1                    (0x2U << USB_EP0R_STAT_RX_Pos)   /*!< 0x00002000 */
  6468.  
  6469. #define USB_EP0R_DTOG_RX_Pos                  (14U)                            
  6470. #define USB_EP0R_DTOG_RX_Msk                  (0x1U << USB_EP0R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6471. #define USB_EP0R_DTOG_RX                      USB_EP0R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6472. #define USB_EP0R_CTR_RX_Pos                   (15U)                            
  6473. #define USB_EP0R_CTR_RX_Msk                   (0x1U << USB_EP0R_CTR_RX_Pos)    /*!< 0x00008000 */
  6474. #define USB_EP0R_CTR_RX                       USB_EP0R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6475.  
  6476. /*******************  Bit definition for USB_EP1R register  *******************/
  6477. #define USB_EP1R_EA_Pos                       (0U)                            
  6478. #define USB_EP1R_EA_Msk                       (0xFU << USB_EP1R_EA_Pos)        /*!< 0x0000000F */
  6479. #define USB_EP1R_EA                           USB_EP1R_EA_Msk                  /*!<Endpoint Address */
  6480.  
  6481. #define USB_EP1R_STAT_TX_Pos                  (4U)                            
  6482. #define USB_EP1R_STAT_TX_Msk                  (0x3U << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000030 */
  6483. #define USB_EP1R_STAT_TX                      USB_EP1R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6484. #define USB_EP1R_STAT_TX_0                    (0x1U << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000010 */
  6485. #define USB_EP1R_STAT_TX_1                    (0x2U << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000020 */
  6486.  
  6487. #define USB_EP1R_DTOG_TX_Pos                  (6U)                            
  6488. #define USB_EP1R_DTOG_TX_Msk                  (0x1U << USB_EP1R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6489. #define USB_EP1R_DTOG_TX                      USB_EP1R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6490. #define USB_EP1R_CTR_TX_Pos                   (7U)                            
  6491. #define USB_EP1R_CTR_TX_Msk                   (0x1U << USB_EP1R_CTR_TX_Pos)    /*!< 0x00000080 */
  6492. #define USB_EP1R_CTR_TX                       USB_EP1R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6493. #define USB_EP1R_EP_KIND_Pos                  (8U)                            
  6494. #define USB_EP1R_EP_KIND_Msk                  (0x1U << USB_EP1R_EP_KIND_Pos)   /*!< 0x00000100 */
  6495. #define USB_EP1R_EP_KIND                      USB_EP1R_EP_KIND_Msk             /*!<Endpoint Kind */
  6496.  
  6497. #define USB_EP1R_EP_TYPE_Pos                  (9U)                            
  6498. #define USB_EP1R_EP_TYPE_Msk                  (0x3U << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6499. #define USB_EP1R_EP_TYPE                      USB_EP1R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6500. #define USB_EP1R_EP_TYPE_0                    (0x1U << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6501. #define USB_EP1R_EP_TYPE_1                    (0x2U << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6502.  
  6503. #define USB_EP1R_SETUP_Pos                    (11U)                            
  6504. #define USB_EP1R_SETUP_Msk                    (0x1U << USB_EP1R_SETUP_Pos)     /*!< 0x00000800 */
  6505. #define USB_EP1R_SETUP                        USB_EP1R_SETUP_Msk               /*!<Setup transaction completed */
  6506.  
  6507. #define USB_EP1R_STAT_RX_Pos                  (12U)                            
  6508. #define USB_EP1R_STAT_RX_Msk                  (0x3U << USB_EP1R_STAT_RX_Pos)   /*!< 0x00003000 */
  6509. #define USB_EP1R_STAT_RX                      USB_EP1R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6510. #define USB_EP1R_STAT_RX_0                    (0x1U << USB_EP1R_STAT_RX_Pos)   /*!< 0x00001000 */
  6511. #define USB_EP1R_STAT_RX_1                    (0x2U << USB_EP1R_STAT_RX_Pos)   /*!< 0x00002000 */
  6512.  
  6513. #define USB_EP1R_DTOG_RX_Pos                  (14U)                            
  6514. #define USB_EP1R_DTOG_RX_Msk                  (0x1U << USB_EP1R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6515. #define USB_EP1R_DTOG_RX                      USB_EP1R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6516. #define USB_EP1R_CTR_RX_Pos                   (15U)                            
  6517. #define USB_EP1R_CTR_RX_Msk                   (0x1U << USB_EP1R_CTR_RX_Pos)    /*!< 0x00008000 */
  6518. #define USB_EP1R_CTR_RX                       USB_EP1R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6519.  
  6520. /*******************  Bit definition for USB_EP2R register  *******************/
  6521. #define USB_EP2R_EA_Pos                       (0U)                            
  6522. #define USB_EP2R_EA_Msk                       (0xFU << USB_EP2R_EA_Pos)        /*!< 0x0000000F */
  6523. #define USB_EP2R_EA                           USB_EP2R_EA_Msk                  /*!<Endpoint Address */
  6524.  
  6525. #define USB_EP2R_STAT_TX_Pos                  (4U)                            
  6526. #define USB_EP2R_STAT_TX_Msk                  (0x3U << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000030 */
  6527. #define USB_EP2R_STAT_TX                      USB_EP2R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6528. #define USB_EP2R_STAT_TX_0                    (0x1U << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000010 */
  6529. #define USB_EP2R_STAT_TX_1                    (0x2U << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000020 */
  6530.  
  6531. #define USB_EP2R_DTOG_TX_Pos                  (6U)                            
  6532. #define USB_EP2R_DTOG_TX_Msk                  (0x1U << USB_EP2R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6533. #define USB_EP2R_DTOG_TX                      USB_EP2R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6534. #define USB_EP2R_CTR_TX_Pos                   (7U)                            
  6535. #define USB_EP2R_CTR_TX_Msk                   (0x1U << USB_EP2R_CTR_TX_Pos)    /*!< 0x00000080 */
  6536. #define USB_EP2R_CTR_TX                       USB_EP2R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6537. #define USB_EP2R_EP_KIND_Pos                  (8U)                            
  6538. #define USB_EP2R_EP_KIND_Msk                  (0x1U << USB_EP2R_EP_KIND_Pos)   /*!< 0x00000100 */
  6539. #define USB_EP2R_EP_KIND                      USB_EP2R_EP_KIND_Msk             /*!<Endpoint Kind */
  6540.  
  6541. #define USB_EP2R_EP_TYPE_Pos                  (9U)                            
  6542. #define USB_EP2R_EP_TYPE_Msk                  (0x3U << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6543. #define USB_EP2R_EP_TYPE                      USB_EP2R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6544. #define USB_EP2R_EP_TYPE_0                    (0x1U << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6545. #define USB_EP2R_EP_TYPE_1                    (0x2U << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6546.  
  6547. #define USB_EP2R_SETUP_Pos                    (11U)                            
  6548. #define USB_EP2R_SETUP_Msk                    (0x1U << USB_EP2R_SETUP_Pos)     /*!< 0x00000800 */
  6549. #define USB_EP2R_SETUP                        USB_EP2R_SETUP_Msk               /*!<Setup transaction completed */
  6550.  
  6551. #define USB_EP2R_STAT_RX_Pos                  (12U)                            
  6552. #define USB_EP2R_STAT_RX_Msk                  (0x3U << USB_EP2R_STAT_RX_Pos)   /*!< 0x00003000 */
  6553. #define USB_EP2R_STAT_RX                      USB_EP2R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6554. #define USB_EP2R_STAT_RX_0                    (0x1U << USB_EP2R_STAT_RX_Pos)   /*!< 0x00001000 */
  6555. #define USB_EP2R_STAT_RX_1                    (0x2U << USB_EP2R_STAT_RX_Pos)   /*!< 0x00002000 */
  6556.  
  6557. #define USB_EP2R_DTOG_RX_Pos                  (14U)                            
  6558. #define USB_EP2R_DTOG_RX_Msk                  (0x1U << USB_EP2R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6559. #define USB_EP2R_DTOG_RX                      USB_EP2R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6560. #define USB_EP2R_CTR_RX_Pos                   (15U)                            
  6561. #define USB_EP2R_CTR_RX_Msk                   (0x1U << USB_EP2R_CTR_RX_Pos)    /*!< 0x00008000 */
  6562. #define USB_EP2R_CTR_RX                       USB_EP2R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6563.  
  6564. /*******************  Bit definition for USB_EP3R register  *******************/
  6565. #define USB_EP3R_EA_Pos                       (0U)                            
  6566. #define USB_EP3R_EA_Msk                       (0xFU << USB_EP3R_EA_Pos)        /*!< 0x0000000F */
  6567. #define USB_EP3R_EA                           USB_EP3R_EA_Msk                  /*!<Endpoint Address */
  6568.  
  6569. #define USB_EP3R_STAT_TX_Pos                  (4U)                            
  6570. #define USB_EP3R_STAT_TX_Msk                  (0x3U << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000030 */
  6571. #define USB_EP3R_STAT_TX                      USB_EP3R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6572. #define USB_EP3R_STAT_TX_0                    (0x1U << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000010 */
  6573. #define USB_EP3R_STAT_TX_1                    (0x2U << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000020 */
  6574.  
  6575. #define USB_EP3R_DTOG_TX_Pos                  (6U)                            
  6576. #define USB_EP3R_DTOG_TX_Msk                  (0x1U << USB_EP3R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6577. #define USB_EP3R_DTOG_TX                      USB_EP3R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6578. #define USB_EP3R_CTR_TX_Pos                   (7U)                            
  6579. #define USB_EP3R_CTR_TX_Msk                   (0x1U << USB_EP3R_CTR_TX_Pos)    /*!< 0x00000080 */
  6580. #define USB_EP3R_CTR_TX                       USB_EP3R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6581. #define USB_EP3R_EP_KIND_Pos                  (8U)                            
  6582. #define USB_EP3R_EP_KIND_Msk                  (0x1U << USB_EP3R_EP_KIND_Pos)   /*!< 0x00000100 */
  6583. #define USB_EP3R_EP_KIND                      USB_EP3R_EP_KIND_Msk             /*!<Endpoint Kind */
  6584.  
  6585. #define USB_EP3R_EP_TYPE_Pos                  (9U)                            
  6586. #define USB_EP3R_EP_TYPE_Msk                  (0x3U << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6587. #define USB_EP3R_EP_TYPE                      USB_EP3R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6588. #define USB_EP3R_EP_TYPE_0                    (0x1U << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6589. #define USB_EP3R_EP_TYPE_1                    (0x2U << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6590.  
  6591. #define USB_EP3R_SETUP_Pos                    (11U)                            
  6592. #define USB_EP3R_SETUP_Msk                    (0x1U << USB_EP3R_SETUP_Pos)     /*!< 0x00000800 */
  6593. #define USB_EP3R_SETUP                        USB_EP3R_SETUP_Msk               /*!<Setup transaction completed */
  6594.  
  6595. #define USB_EP3R_STAT_RX_Pos                  (12U)                            
  6596. #define USB_EP3R_STAT_RX_Msk                  (0x3U << USB_EP3R_STAT_RX_Pos)   /*!< 0x00003000 */
  6597. #define USB_EP3R_STAT_RX                      USB_EP3R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6598. #define USB_EP3R_STAT_RX_0                    (0x1U << USB_EP3R_STAT_RX_Pos)   /*!< 0x00001000 */
  6599. #define USB_EP3R_STAT_RX_1                    (0x2U << USB_EP3R_STAT_RX_Pos)   /*!< 0x00002000 */
  6600.  
  6601. #define USB_EP3R_DTOG_RX_Pos                  (14U)                            
  6602. #define USB_EP3R_DTOG_RX_Msk                  (0x1U << USB_EP3R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6603. #define USB_EP3R_DTOG_RX                      USB_EP3R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6604. #define USB_EP3R_CTR_RX_Pos                   (15U)                            
  6605. #define USB_EP3R_CTR_RX_Msk                   (0x1U << USB_EP3R_CTR_RX_Pos)    /*!< 0x00008000 */
  6606. #define USB_EP3R_CTR_RX                       USB_EP3R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6607.  
  6608. /*******************  Bit definition for USB_EP4R register  *******************/
  6609. #define USB_EP4R_EA_Pos                       (0U)                            
  6610. #define USB_EP4R_EA_Msk                       (0xFU << USB_EP4R_EA_Pos)        /*!< 0x0000000F */
  6611. #define USB_EP4R_EA                           USB_EP4R_EA_Msk                  /*!<Endpoint Address */
  6612.  
  6613. #define USB_EP4R_STAT_TX_Pos                  (4U)                            
  6614. #define USB_EP4R_STAT_TX_Msk                  (0x3U << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000030 */
  6615. #define USB_EP4R_STAT_TX                      USB_EP4R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6616. #define USB_EP4R_STAT_TX_0                    (0x1U << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000010 */
  6617. #define USB_EP4R_STAT_TX_1                    (0x2U << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000020 */
  6618.  
  6619. #define USB_EP4R_DTOG_TX_Pos                  (6U)                            
  6620. #define USB_EP4R_DTOG_TX_Msk                  (0x1U << USB_EP4R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6621. #define USB_EP4R_DTOG_TX                      USB_EP4R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6622. #define USB_EP4R_CTR_TX_Pos                   (7U)                            
  6623. #define USB_EP4R_CTR_TX_Msk                   (0x1U << USB_EP4R_CTR_TX_Pos)    /*!< 0x00000080 */
  6624. #define USB_EP4R_CTR_TX                       USB_EP4R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6625. #define USB_EP4R_EP_KIND_Pos                  (8U)                            
  6626. #define USB_EP4R_EP_KIND_Msk                  (0x1U << USB_EP4R_EP_KIND_Pos)   /*!< 0x00000100 */
  6627. #define USB_EP4R_EP_KIND                      USB_EP4R_EP_KIND_Msk             /*!<Endpoint Kind */
  6628.  
  6629. #define USB_EP4R_EP_TYPE_Pos                  (9U)                            
  6630. #define USB_EP4R_EP_TYPE_Msk                  (0x3U << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6631. #define USB_EP4R_EP_TYPE                      USB_EP4R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6632. #define USB_EP4R_EP_TYPE_0                    (0x1U << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6633. #define USB_EP4R_EP_TYPE_1                    (0x2U << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6634.  
  6635. #define USB_EP4R_SETUP_Pos                    (11U)                            
  6636. #define USB_EP4R_SETUP_Msk                    (0x1U << USB_EP4R_SETUP_Pos)     /*!< 0x00000800 */
  6637. #define USB_EP4R_SETUP                        USB_EP4R_SETUP_Msk               /*!<Setup transaction completed */
  6638.  
  6639. #define USB_EP4R_STAT_RX_Pos                  (12U)                            
  6640. #define USB_EP4R_STAT_RX_Msk                  (0x3U << USB_EP4R_STAT_RX_Pos)   /*!< 0x00003000 */
  6641. #define USB_EP4R_STAT_RX                      USB_EP4R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6642. #define USB_EP4R_STAT_RX_0                    (0x1U << USB_EP4R_STAT_RX_Pos)   /*!< 0x00001000 */
  6643. #define USB_EP4R_STAT_RX_1                    (0x2U << USB_EP4R_STAT_RX_Pos)   /*!< 0x00002000 */
  6644.  
  6645. #define USB_EP4R_DTOG_RX_Pos                  (14U)                            
  6646. #define USB_EP4R_DTOG_RX_Msk                  (0x1U << USB_EP4R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6647. #define USB_EP4R_DTOG_RX                      USB_EP4R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6648. #define USB_EP4R_CTR_RX_Pos                   (15U)                            
  6649. #define USB_EP4R_CTR_RX_Msk                   (0x1U << USB_EP4R_CTR_RX_Pos)    /*!< 0x00008000 */
  6650. #define USB_EP4R_CTR_RX                       USB_EP4R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6651.  
  6652. /*******************  Bit definition for USB_EP5R register  *******************/
  6653. #define USB_EP5R_EA_Pos                       (0U)                            
  6654. #define USB_EP5R_EA_Msk                       (0xFU << USB_EP5R_EA_Pos)        /*!< 0x0000000F */
  6655. #define USB_EP5R_EA                           USB_EP5R_EA_Msk                  /*!<Endpoint Address */
  6656.  
  6657. #define USB_EP5R_STAT_TX_Pos                  (4U)                            
  6658. #define USB_EP5R_STAT_TX_Msk                  (0x3U << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000030 */
  6659. #define USB_EP5R_STAT_TX                      USB_EP5R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6660. #define USB_EP5R_STAT_TX_0                    (0x1U << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000010 */
  6661. #define USB_EP5R_STAT_TX_1                    (0x2U << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000020 */
  6662.  
  6663. #define USB_EP5R_DTOG_TX_Pos                  (6U)                            
  6664. #define USB_EP5R_DTOG_TX_Msk                  (0x1U << USB_EP5R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6665. #define USB_EP5R_DTOG_TX                      USB_EP5R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6666. #define USB_EP5R_CTR_TX_Pos                   (7U)                            
  6667. #define USB_EP5R_CTR_TX_Msk                   (0x1U << USB_EP5R_CTR_TX_Pos)    /*!< 0x00000080 */
  6668. #define USB_EP5R_CTR_TX                       USB_EP5R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6669. #define USB_EP5R_EP_KIND_Pos                  (8U)                            
  6670. #define USB_EP5R_EP_KIND_Msk                  (0x1U << USB_EP5R_EP_KIND_Pos)   /*!< 0x00000100 */
  6671. #define USB_EP5R_EP_KIND                      USB_EP5R_EP_KIND_Msk             /*!<Endpoint Kind */
  6672.  
  6673. #define USB_EP5R_EP_TYPE_Pos                  (9U)                            
  6674. #define USB_EP5R_EP_TYPE_Msk                  (0x3U << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6675. #define USB_EP5R_EP_TYPE                      USB_EP5R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6676. #define USB_EP5R_EP_TYPE_0                    (0x1U << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6677. #define USB_EP5R_EP_TYPE_1                    (0x2U << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6678.  
  6679. #define USB_EP5R_SETUP_Pos                    (11U)                            
  6680. #define USB_EP5R_SETUP_Msk                    (0x1U << USB_EP5R_SETUP_Pos)     /*!< 0x00000800 */
  6681. #define USB_EP5R_SETUP                        USB_EP5R_SETUP_Msk               /*!<Setup transaction completed */
  6682.  
  6683. #define USB_EP5R_STAT_RX_Pos                  (12U)                            
  6684. #define USB_EP5R_STAT_RX_Msk                  (0x3U << USB_EP5R_STAT_RX_Pos)   /*!< 0x00003000 */
  6685. #define USB_EP5R_STAT_RX                      USB_EP5R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6686. #define USB_EP5R_STAT_RX_0                    (0x1U << USB_EP5R_STAT_RX_Pos)   /*!< 0x00001000 */
  6687. #define USB_EP5R_STAT_RX_1                    (0x2U << USB_EP5R_STAT_RX_Pos)   /*!< 0x00002000 */
  6688.  
  6689. #define USB_EP5R_DTOG_RX_Pos                  (14U)                            
  6690. #define USB_EP5R_DTOG_RX_Msk                  (0x1U << USB_EP5R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6691. #define USB_EP5R_DTOG_RX                      USB_EP5R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6692. #define USB_EP5R_CTR_RX_Pos                   (15U)                            
  6693. #define USB_EP5R_CTR_RX_Msk                   (0x1U << USB_EP5R_CTR_RX_Pos)    /*!< 0x00008000 */
  6694. #define USB_EP5R_CTR_RX                       USB_EP5R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6695.  
  6696. /*******************  Bit definition for USB_EP6R register  *******************/
  6697. #define USB_EP6R_EA_Pos                       (0U)                            
  6698. #define USB_EP6R_EA_Msk                       (0xFU << USB_EP6R_EA_Pos)        /*!< 0x0000000F */
  6699. #define USB_EP6R_EA                           USB_EP6R_EA_Msk                  /*!<Endpoint Address */
  6700.  
  6701. #define USB_EP6R_STAT_TX_Pos                  (4U)                            
  6702. #define USB_EP6R_STAT_TX_Msk                  (0x3U << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000030 */
  6703. #define USB_EP6R_STAT_TX                      USB_EP6R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6704. #define USB_EP6R_STAT_TX_0                    (0x1U << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000010 */
  6705. #define USB_EP6R_STAT_TX_1                    (0x2U << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000020 */
  6706.  
  6707. #define USB_EP6R_DTOG_TX_Pos                  (6U)                            
  6708. #define USB_EP6R_DTOG_TX_Msk                  (0x1U << USB_EP6R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6709. #define USB_EP6R_DTOG_TX                      USB_EP6R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6710. #define USB_EP6R_CTR_TX_Pos                   (7U)                            
  6711. #define USB_EP6R_CTR_TX_Msk                   (0x1U << USB_EP6R_CTR_TX_Pos)    /*!< 0x00000080 */
  6712. #define USB_EP6R_CTR_TX                       USB_EP6R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6713. #define USB_EP6R_EP_KIND_Pos                  (8U)                            
  6714. #define USB_EP6R_EP_KIND_Msk                  (0x1U << USB_EP6R_EP_KIND_Pos)   /*!< 0x00000100 */
  6715. #define USB_EP6R_EP_KIND                      USB_EP6R_EP_KIND_Msk             /*!<Endpoint Kind */
  6716.  
  6717. #define USB_EP6R_EP_TYPE_Pos                  (9U)                            
  6718. #define USB_EP6R_EP_TYPE_Msk                  (0x3U << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6719. #define USB_EP6R_EP_TYPE                      USB_EP6R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6720. #define USB_EP6R_EP_TYPE_0                    (0x1U << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6721. #define USB_EP6R_EP_TYPE_1                    (0x2U << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6722.  
  6723. #define USB_EP6R_SETUP_Pos                    (11U)                            
  6724. #define USB_EP6R_SETUP_Msk                    (0x1U << USB_EP6R_SETUP_Pos)     /*!< 0x00000800 */
  6725. #define USB_EP6R_SETUP                        USB_EP6R_SETUP_Msk               /*!<Setup transaction completed */
  6726.  
  6727. #define USB_EP6R_STAT_RX_Pos                  (12U)                            
  6728. #define USB_EP6R_STAT_RX_Msk                  (0x3U << USB_EP6R_STAT_RX_Pos)   /*!< 0x00003000 */
  6729. #define USB_EP6R_STAT_RX                      USB_EP6R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6730. #define USB_EP6R_STAT_RX_0                    (0x1U << USB_EP6R_STAT_RX_Pos)   /*!< 0x00001000 */
  6731. #define USB_EP6R_STAT_RX_1                    (0x2U << USB_EP6R_STAT_RX_Pos)   /*!< 0x00002000 */
  6732.  
  6733. #define USB_EP6R_DTOG_RX_Pos                  (14U)                            
  6734. #define USB_EP6R_DTOG_RX_Msk                  (0x1U << USB_EP6R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6735. #define USB_EP6R_DTOG_RX                      USB_EP6R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6736. #define USB_EP6R_CTR_RX_Pos                   (15U)                            
  6737. #define USB_EP6R_CTR_RX_Msk                   (0x1U << USB_EP6R_CTR_RX_Pos)    /*!< 0x00008000 */
  6738. #define USB_EP6R_CTR_RX                       USB_EP6R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6739.  
  6740. /*******************  Bit definition for USB_EP7R register  *******************/
  6741. #define USB_EP7R_EA_Pos                       (0U)                            
  6742. #define USB_EP7R_EA_Msk                       (0xFU << USB_EP7R_EA_Pos)        /*!< 0x0000000F */
  6743. #define USB_EP7R_EA                           USB_EP7R_EA_Msk                  /*!<Endpoint Address */
  6744.  
  6745. #define USB_EP7R_STAT_TX_Pos                  (4U)                            
  6746. #define USB_EP7R_STAT_TX_Msk                  (0x3U << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000030 */
  6747. #define USB_EP7R_STAT_TX                      USB_EP7R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
  6748. #define USB_EP7R_STAT_TX_0                    (0x1U << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000010 */
  6749. #define USB_EP7R_STAT_TX_1                    (0x2U << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000020 */
  6750.  
  6751. #define USB_EP7R_DTOG_TX_Pos                  (6U)                            
  6752. #define USB_EP7R_DTOG_TX_Msk                  (0x1U << USB_EP7R_DTOG_TX_Pos)   /*!< 0x00000040 */
  6753. #define USB_EP7R_DTOG_TX                      USB_EP7R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
  6754. #define USB_EP7R_CTR_TX_Pos                   (7U)                            
  6755. #define USB_EP7R_CTR_TX_Msk                   (0x1U << USB_EP7R_CTR_TX_Pos)    /*!< 0x00000080 */
  6756. #define USB_EP7R_CTR_TX                       USB_EP7R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
  6757. #define USB_EP7R_EP_KIND_Pos                  (8U)                            
  6758. #define USB_EP7R_EP_KIND_Msk                  (0x1U << USB_EP7R_EP_KIND_Pos)   /*!< 0x00000100 */
  6759. #define USB_EP7R_EP_KIND                      USB_EP7R_EP_KIND_Msk             /*!<Endpoint Kind */
  6760.  
  6761. #define USB_EP7R_EP_TYPE_Pos                  (9U)                            
  6762. #define USB_EP7R_EP_TYPE_Msk                  (0x3U << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000600 */
  6763. #define USB_EP7R_EP_TYPE                      USB_EP7R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
  6764. #define USB_EP7R_EP_TYPE_0                    (0x1U << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000200 */
  6765. #define USB_EP7R_EP_TYPE_1                    (0x2U << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000400 */
  6766.  
  6767. #define USB_EP7R_SETUP_Pos                    (11U)                            
  6768. #define USB_EP7R_SETUP_Msk                    (0x1U << USB_EP7R_SETUP_Pos)     /*!< 0x00000800 */
  6769. #define USB_EP7R_SETUP                        USB_EP7R_SETUP_Msk               /*!<Setup transaction completed */
  6770.  
  6771. #define USB_EP7R_STAT_RX_Pos                  (12U)                            
  6772. #define USB_EP7R_STAT_RX_Msk                  (0x3U << USB_EP7R_STAT_RX_Pos)   /*!< 0x00003000 */
  6773. #define USB_EP7R_STAT_RX                      USB_EP7R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
  6774. #define USB_EP7R_STAT_RX_0                    (0x1U << USB_EP7R_STAT_RX_Pos)   /*!< 0x00001000 */
  6775. #define USB_EP7R_STAT_RX_1                    (0x2U << USB_EP7R_STAT_RX_Pos)   /*!< 0x00002000 */
  6776.  
  6777. #define USB_EP7R_DTOG_RX_Pos                  (14U)                            
  6778. #define USB_EP7R_DTOG_RX_Msk                  (0x1U << USB_EP7R_DTOG_RX_Pos)   /*!< 0x00004000 */
  6779. #define USB_EP7R_DTOG_RX                      USB_EP7R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
  6780. #define USB_EP7R_CTR_RX_Pos                   (15U)                            
  6781. #define USB_EP7R_CTR_RX_Msk                   (0x1U << USB_EP7R_CTR_RX_Pos)    /*!< 0x00008000 */
  6782. #define USB_EP7R_CTR_RX                       USB_EP7R_CTR_RX_Msk              /*!<Correct Transfer for reception */
  6783.  
  6784. /*!<Common registers */
  6785.  
  6786. #define  USB_CNTR                             (USB_BASE + 0x00000040U)          /*!< Control register */
  6787. #define  USB_ISTR                             (USB_BASE + 0x00000044U)          /*!< Interrupt status register */
  6788. #define  USB_FNR                              (USB_BASE + 0x00000048U)          /*!< Frame number register */
  6789. #define  USB_DADDR                            (USB_BASE + 0x0000004CU)          /*!< Device address register */
  6790. #define  USB_BTABLE                           (USB_BASE + 0x00000050U)          /*!< Buffer Table address register */
  6791.  
  6792.  
  6793.  
  6794. /*******************  Bit definition for USB_CNTR register  *******************/
  6795. #define USB_CNTR_FRES_Pos                     (0U)                            
  6796. #define USB_CNTR_FRES_Msk                     (0x1U << USB_CNTR_FRES_Pos)      /*!< 0x00000001 */
  6797. #define USB_CNTR_FRES                         USB_CNTR_FRES_Msk                /*!<Force USB Reset */
  6798. #define USB_CNTR_PDWN_Pos                     (1U)                            
  6799. #define USB_CNTR_PDWN_Msk                     (0x1U << USB_CNTR_PDWN_Pos)      /*!< 0x00000002 */
  6800. #define USB_CNTR_PDWN                         USB_CNTR_PDWN_Msk                /*!<Power down */
  6801. #define USB_CNTR_LPMODE_Pos                   (2U)                            
  6802. #define USB_CNTR_LPMODE_Msk                   (0x1U << USB_CNTR_LPMODE_Pos)    /*!< 0x00000004 */
  6803. #define USB_CNTR_LPMODE                       USB_CNTR_LPMODE_Msk              /*!<Low-power mode */
  6804. #define USB_CNTR_FSUSP_Pos                    (3U)                            
  6805. #define USB_CNTR_FSUSP_Msk                    (0x1U << USB_CNTR_FSUSP_Pos)     /*!< 0x00000008 */
  6806. #define USB_CNTR_FSUSP                        USB_CNTR_FSUSP_Msk               /*!<Force suspend */
  6807. #define USB_CNTR_RESUME_Pos                   (4U)                            
  6808. #define USB_CNTR_RESUME_Msk                   (0x1U << USB_CNTR_RESUME_Pos)    /*!< 0x00000010 */
  6809. #define USB_CNTR_RESUME                       USB_CNTR_RESUME_Msk              /*!<Resume request */
  6810. #define USB_CNTR_ESOFM_Pos                    (8U)                            
  6811. #define USB_CNTR_ESOFM_Msk                    (0x1U << USB_CNTR_ESOFM_Pos)     /*!< 0x00000100 */
  6812. #define USB_CNTR_ESOFM                        USB_CNTR_ESOFM_Msk               /*!<Expected Start Of Frame Interrupt Mask */
  6813. #define USB_CNTR_SOFM_Pos                     (9U)                            
  6814. #define USB_CNTR_SOFM_Msk                     (0x1U << USB_CNTR_SOFM_Pos)      /*!< 0x00000200 */
  6815. #define USB_CNTR_SOFM                         USB_CNTR_SOFM_Msk                /*!<Start Of Frame Interrupt Mask */
  6816. #define USB_CNTR_RESETM_Pos                   (10U)                            
  6817. #define USB_CNTR_RESETM_Msk                   (0x1U << USB_CNTR_RESETM_Pos)    /*!< 0x00000400 */
  6818. #define USB_CNTR_RESETM                       USB_CNTR_RESETM_Msk              /*!<RESET Interrupt Mask */
  6819. #define USB_CNTR_SUSPM_Pos                    (11U)                            
  6820. #define USB_CNTR_SUSPM_Msk                    (0x1U << USB_CNTR_SUSPM_Pos)     /*!< 0x00000800 */
  6821. #define USB_CNTR_SUSPM                        USB_CNTR_SUSPM_Msk               /*!<Suspend mode Interrupt Mask */
  6822. #define USB_CNTR_WKUPM_Pos                    (12U)                            
  6823. #define USB_CNTR_WKUPM_Msk                    (0x1U << USB_CNTR_WKUPM_Pos)     /*!< 0x00001000 */
  6824. #define USB_CNTR_WKUPM                        USB_CNTR_WKUPM_Msk               /*!<Wakeup Interrupt Mask */
  6825. #define USB_CNTR_ERRM_Pos                     (13U)                            
  6826. #define USB_CNTR_ERRM_Msk                     (0x1U << USB_CNTR_ERRM_Pos)      /*!< 0x00002000 */
  6827. #define USB_CNTR_ERRM                         USB_CNTR_ERRM_Msk                /*!<Error Interrupt Mask */
  6828. #define USB_CNTR_PMAOVRM_Pos                  (14U)                            
  6829. #define USB_CNTR_PMAOVRM_Msk                  (0x1U << USB_CNTR_PMAOVRM_Pos)   /*!< 0x00004000 */
  6830. #define USB_CNTR_PMAOVRM                      USB_CNTR_PMAOVRM_Msk             /*!<Packet Memory Area Over / Underrun Interrupt Mask */
  6831. #define USB_CNTR_CTRM_Pos                     (15U)                            
  6832. #define USB_CNTR_CTRM_Msk                     (0x1U << USB_CNTR_CTRM_Pos)      /*!< 0x00008000 */
  6833. #define USB_CNTR_CTRM                         USB_CNTR_CTRM_Msk                /*!<Correct Transfer Interrupt Mask */
  6834.  
  6835. /*******************  Bit definition for USB_ISTR register  *******************/
  6836. #define USB_ISTR_EP_ID_Pos                    (0U)                            
  6837. #define USB_ISTR_EP_ID_Msk                    (0xFU << USB_ISTR_EP_ID_Pos)     /*!< 0x0000000F */
  6838. #define USB_ISTR_EP_ID                        USB_ISTR_EP_ID_Msk               /*!<Endpoint Identifier */
  6839. #define USB_ISTR_DIR_Pos                      (4U)                            
  6840. #define USB_ISTR_DIR_Msk                      (0x1U << USB_ISTR_DIR_Pos)       /*!< 0x00000010 */
  6841. #define USB_ISTR_DIR                          USB_ISTR_DIR_Msk                 /*!<Direction of transaction */
  6842. #define USB_ISTR_ESOF_Pos                     (8U)                            
  6843. #define USB_ISTR_ESOF_Msk                     (0x1U << USB_ISTR_ESOF_Pos)      /*!< 0x00000100 */
  6844. #define USB_ISTR_ESOF                         USB_ISTR_ESOF_Msk                /*!<Expected Start Of Frame */
  6845. #define USB_ISTR_SOF_Pos                      (9U)                            
  6846. #define USB_ISTR_SOF_Msk                      (0x1U << USB_ISTR_SOF_Pos)       /*!< 0x00000200 */
  6847. #define USB_ISTR_SOF                          USB_ISTR_SOF_Msk                 /*!<Start Of Frame */
  6848. #define USB_ISTR_RESET_Pos                    (10U)                            
  6849. #define USB_ISTR_RESET_Msk                    (0x1U << USB_ISTR_RESET_Pos)     /*!< 0x00000400 */
  6850. #define USB_ISTR_RESET                        USB_ISTR_RESET_Msk               /*!<USB RESET request */
  6851. #define USB_ISTR_SUSP_Pos                     (11U)                            
  6852. #define USB_ISTR_SUSP_Msk                     (0x1U << USB_ISTR_SUSP_Pos)      /*!< 0x00000800 */
  6853. #define USB_ISTR_SUSP                         USB_ISTR_SUSP_Msk                /*!<Suspend mode request */
  6854. #define USB_ISTR_WKUP_Pos                     (12U)                            
  6855. #define USB_ISTR_WKUP_Msk                     (0x1U << USB_ISTR_WKUP_Pos)      /*!< 0x00001000 */
  6856. #define USB_ISTR_WKUP                         USB_ISTR_WKUP_Msk                /*!<Wake up */
  6857. #define USB_ISTR_ERR_Pos                      (13U)                            
  6858. #define USB_ISTR_ERR_Msk                      (0x1U << USB_ISTR_ERR_Pos)       /*!< 0x00002000 */
  6859. #define USB_ISTR_ERR                          USB_ISTR_ERR_Msk                 /*!<Error */
  6860. #define USB_ISTR_PMAOVR_Pos                   (14U)                            
  6861. #define USB_ISTR_PMAOVR_Msk                   (0x1U << USB_ISTR_PMAOVR_Pos)    /*!< 0x00004000 */
  6862. #define USB_ISTR_PMAOVR                       USB_ISTR_PMAOVR_Msk              /*!<Packet Memory Area Over / Underrun */
  6863. #define USB_ISTR_CTR_Pos                      (15U)                            
  6864. #define USB_ISTR_CTR_Msk                      (0x1U << USB_ISTR_CTR_Pos)       /*!< 0x00008000 */
  6865. #define USB_ISTR_CTR                          USB_ISTR_CTR_Msk                 /*!<Correct Transfer */
  6866.  
  6867. #define  USB_CLR_CTR                          (~USB_ISTR_CTR)                  /*!< clear Correct TRansfer bit */
  6868. #define  USB_CLR_PMAOVRM                      (~USB_ISTR_PMAOVR)               /*!< clear DMA OVeR/underrun bit*/
  6869. #define  USB_CLR_ERR                          (~USB_ISTR_ERR)                  /*!< clear ERRor bit */
  6870. #define  USB_CLR_WKUP                         (~USB_ISTR_WKUP)                 /*!< clear WaKe UP bit */
  6871. #define  USB_CLR_SUSP                         (~USB_ISTR_SUSP)                 /*!< clear SUSPend bit */
  6872. #define  USB_CLR_RESET                        (~USB_ISTR_RESET)                /*!< clear RESET bit */
  6873. #define  USB_CLR_SOF                          (~USB_ISTR_SOF)                  /*!< clear Start Of Frame bit */
  6874. #define  USB_CLR_ESOF                         (~USB_ISTR_ESOF)                 /*!< clear Expected Start Of Frame bit */
  6875.  
  6876.  
  6877. /*******************  Bit definition for USB_FNR register  ********************/
  6878. #define USB_FNR_FN_Pos                        (0U)                            
  6879. #define USB_FNR_FN_Msk                        (0x7FFU << USB_FNR_FN_Pos)       /*!< 0x000007FF */
  6880. #define USB_FNR_FN                            USB_FNR_FN_Msk                   /*!<Frame Number */
  6881. #define USB_FNR_LSOF_Pos                      (11U)                            
  6882. #define USB_FNR_LSOF_Msk                      (0x3U << USB_FNR_LSOF_Pos)       /*!< 0x00001800 */
  6883. #define USB_FNR_LSOF                          USB_FNR_LSOF_Msk                 /*!<Lost SOF */
  6884. #define USB_FNR_LCK_Pos                       (13U)                            
  6885. #define USB_FNR_LCK_Msk                       (0x1U << USB_FNR_LCK_Pos)        /*!< 0x00002000 */
  6886. #define USB_FNR_LCK                           USB_FNR_LCK_Msk                  /*!<Locked */
  6887. #define USB_FNR_RXDM_Pos                      (14U)                            
  6888. #define USB_FNR_RXDM_Msk                      (0x1U << USB_FNR_RXDM_Pos)       /*!< 0x00004000 */
  6889. #define USB_FNR_RXDM                          USB_FNR_RXDM_Msk                 /*!<Receive Data - Line Status */
  6890. #define USB_FNR_RXDP_Pos                      (15U)                            
  6891. #define USB_FNR_RXDP_Msk                      (0x1U << USB_FNR_RXDP_Pos)       /*!< 0x00008000 */
  6892. #define USB_FNR_RXDP                          USB_FNR_RXDP_Msk                 /*!<Receive Data + Line Status */
  6893.  
  6894. /******************  Bit definition for USB_DADDR register  *******************/
  6895. #define USB_DADDR_ADD_Pos                     (0U)                            
  6896. #define USB_DADDR_ADD_Msk                     (0x7FU << USB_DADDR_ADD_Pos)     /*!< 0x0000007F */
  6897. #define USB_DADDR_ADD                         USB_DADDR_ADD_Msk                /*!<ADD[6:0] bits (Device Address) */
  6898. #define USB_DADDR_ADD0_Pos                    (0U)                            
  6899. #define USB_DADDR_ADD0_Msk                    (0x1U << USB_DADDR_ADD0_Pos)     /*!< 0x00000001 */
  6900. #define USB_DADDR_ADD0                        USB_DADDR_ADD0_Msk               /*!<Bit 0 */
  6901. #define USB_DADDR_ADD1_Pos                    (1U)                            
  6902. #define USB_DADDR_ADD1_Msk                    (0x1U << USB_DADDR_ADD1_Pos)     /*!< 0x00000002 */
  6903. #define USB_DADDR_ADD1                        USB_DADDR_ADD1_Msk               /*!<Bit 1 */
  6904. #define USB_DADDR_ADD2_Pos                    (2U)                            
  6905. #define USB_DADDR_ADD2_Msk                    (0x1U << USB_DADDR_ADD2_Pos)     /*!< 0x00000004 */
  6906. #define USB_DADDR_ADD2                        USB_DADDR_ADD2_Msk               /*!<Bit 2 */
  6907. #define USB_DADDR_ADD3_Pos                    (3U)                            
  6908. #define USB_DADDR_ADD3_Msk                    (0x1U << USB_DADDR_ADD3_Pos)     /*!< 0x00000008 */
  6909. #define USB_DADDR_ADD3                        USB_DADDR_ADD3_Msk               /*!<Bit 3 */
  6910. #define USB_DADDR_ADD4_Pos                    (4U)                            
  6911. #define USB_DADDR_ADD4_Msk                    (0x1U << USB_DADDR_ADD4_Pos)     /*!< 0x00000010 */
  6912. #define USB_DADDR_ADD4                        USB_DADDR_ADD4_Msk               /*!<Bit 4 */
  6913. #define USB_DADDR_ADD5_Pos                    (5U)                            
  6914. #define USB_DADDR_ADD5_Msk                    (0x1U << USB_DADDR_ADD5_Pos)     /*!< 0x00000020 */
  6915. #define USB_DADDR_ADD5                        USB_DADDR_ADD5_Msk               /*!<Bit 5 */
  6916. #define USB_DADDR_ADD6_Pos                    (6U)                            
  6917. #define USB_DADDR_ADD6_Msk                    (0x1U << USB_DADDR_ADD6_Pos)     /*!< 0x00000040 */
  6918. #define USB_DADDR_ADD6                        USB_DADDR_ADD6_Msk               /*!<Bit 6 */
  6919.  
  6920. #define USB_DADDR_EF_Pos                      (7U)                            
  6921. #define USB_DADDR_EF_Msk                      (0x1U << USB_DADDR_EF_Pos)       /*!< 0x00000080 */
  6922. #define USB_DADDR_EF                          USB_DADDR_EF_Msk                 /*!<Enable Function */
  6923.  
  6924. /******************  Bit definition for USB_BTABLE register  ******************/    
  6925. #define USB_BTABLE_BTABLE_Pos                 (3U)                            
  6926. #define USB_BTABLE_BTABLE_Msk                 (0x1FFFU << USB_BTABLE_BTABLE_Pos) /*!< 0x0000FFF8 */
  6927. #define USB_BTABLE_BTABLE                     USB_BTABLE_BTABLE_Msk            /*!<Buffer Table */
  6928.  
  6929. /*!< Buffer descriptor table */
  6930. /*****************  Bit definition for USB_ADDR0_TX register  *****************/
  6931. #define USB_ADDR0_TX_ADDR0_TX_Pos             (1U)                            
  6932. #define USB_ADDR0_TX_ADDR0_TX_Msk             (0x7FFFU << USB_ADDR0_TX_ADDR0_TX_Pos) /*!< 0x0000FFFE */
  6933. #define USB_ADDR0_TX_ADDR0_TX                 USB_ADDR0_TX_ADDR0_TX_Msk        /*!< Transmission Buffer Address 0 */
  6934.  
  6935. /*****************  Bit definition for USB_ADDR1_TX register  *****************/
  6936. #define USB_ADDR1_TX_ADDR1_TX_Pos             (1U)                            
  6937. #define USB_ADDR1_TX_ADDR1_TX_Msk             (0x7FFFU << USB_ADDR1_TX_ADDR1_TX_Pos) /*!< 0x0000FFFE */
  6938. #define USB_ADDR1_TX_ADDR1_TX                 USB_ADDR1_TX_ADDR1_TX_Msk        /*!< Transmission Buffer Address 1 */
  6939.  
  6940. /*****************  Bit definition for USB_ADDR2_TX register  *****************/
  6941. #define USB_ADDR2_TX_ADDR2_TX_Pos             (1U)                            
  6942. #define USB_ADDR2_TX_ADDR2_TX_Msk             (0x7FFFU << USB_ADDR2_TX_ADDR2_TX_Pos) /*!< 0x0000FFFE */
  6943. #define USB_ADDR2_TX_ADDR2_TX                 USB_ADDR2_TX_ADDR2_TX_Msk        /*!< Transmission Buffer Address 2 */
  6944.  
  6945. /*****************  Bit definition for USB_ADDR3_TX register  *****************/
  6946. #define USB_ADDR3_TX_ADDR3_TX_Pos             (1U)                            
  6947. #define USB_ADDR3_TX_ADDR3_TX_Msk             (0x7FFFU << USB_ADDR3_TX_ADDR3_TX_Pos) /*!< 0x0000FFFE */
  6948. #define USB_ADDR3_TX_ADDR3_TX                 USB_ADDR3_TX_ADDR3_TX_Msk        /*!< Transmission Buffer Address 3 */
  6949.  
  6950. /*****************  Bit definition for USB_ADDR4_TX register  *****************/
  6951. #define USB_ADDR4_TX_ADDR4_TX_Pos             (1U)                            
  6952. #define USB_ADDR4_TX_ADDR4_TX_Msk             (0x7FFFU << USB_ADDR4_TX_ADDR4_TX_Pos) /*!< 0x0000FFFE */
  6953. #define USB_ADDR4_TX_ADDR4_TX                 USB_ADDR4_TX_ADDR4_TX_Msk        /*!< Transmission Buffer Address 4 */
  6954.  
  6955. /*****************  Bit definition for USB_ADDR5_TX register  *****************/
  6956. #define USB_ADDR5_TX_ADDR5_TX_Pos             (1U)                            
  6957. #define USB_ADDR5_TX_ADDR5_TX_Msk             (0x7FFFU << USB_ADDR5_TX_ADDR5_TX_Pos) /*!< 0x0000FFFE */
  6958. #define USB_ADDR5_TX_ADDR5_TX                 USB_ADDR5_TX_ADDR5_TX_Msk        /*!< Transmission Buffer Address 5 */
  6959.  
  6960. /*****************  Bit definition for USB_ADDR6_TX register  *****************/
  6961. #define USB_ADDR6_TX_ADDR6_TX_Pos             (1U)                            
  6962. #define USB_ADDR6_TX_ADDR6_TX_Msk             (0x7FFFU << USB_ADDR6_TX_ADDR6_TX_Pos) /*!< 0x0000FFFE */
  6963. #define USB_ADDR6_TX_ADDR6_TX                 USB_ADDR6_TX_ADDR6_TX_Msk        /*!< Transmission Buffer Address 6 */
  6964.  
  6965. /*****************  Bit definition for USB_ADDR7_TX register  *****************/
  6966. #define USB_ADDR7_TX_ADDR7_TX_Pos             (1U)                            
  6967. #define USB_ADDR7_TX_ADDR7_TX_Msk             (0x7FFFU << USB_ADDR7_TX_ADDR7_TX_Pos) /*!< 0x0000FFFE */
  6968. #define USB_ADDR7_TX_ADDR7_TX                 USB_ADDR7_TX_ADDR7_TX_Msk        /*!< Transmission Buffer Address 7 */
  6969.  
  6970. /*----------------------------------------------------------------------------*/
  6971.  
  6972. /*****************  Bit definition for USB_COUNT0_TX register  ****************/
  6973. #define USB_COUNT0_TX_COUNT0_TX_Pos           (0U)                            
  6974. #define USB_COUNT0_TX_COUNT0_TX_Msk           (0x3FFU << USB_COUNT0_TX_COUNT0_TX_Pos) /*!< 0x000003FF */
  6975. #define USB_COUNT0_TX_COUNT0_TX               USB_COUNT0_TX_COUNT0_TX_Msk      /*!< Transmission Byte Count 0 */
  6976.  
  6977. /*****************  Bit definition for USB_COUNT1_TX register  ****************/
  6978. #define USB_COUNT1_TX_COUNT1_TX_Pos           (0U)                            
  6979. #define USB_COUNT1_TX_COUNT1_TX_Msk           (0x3FFU << USB_COUNT1_TX_COUNT1_TX_Pos) /*!< 0x000003FF */
  6980. #define USB_COUNT1_TX_COUNT1_TX               USB_COUNT1_TX_COUNT1_TX_Msk      /*!< Transmission Byte Count 1 */
  6981.  
  6982. /*****************  Bit definition for USB_COUNT2_TX register  ****************/
  6983. #define USB_COUNT2_TX_COUNT2_TX_Pos           (0U)                            
  6984. #define USB_COUNT2_TX_COUNT2_TX_Msk           (0x3FFU << USB_COUNT2_TX_COUNT2_TX_Pos) /*!< 0x000003FF */
  6985. #define USB_COUNT2_TX_COUNT2_TX               USB_COUNT2_TX_COUNT2_TX_Msk      /*!< Transmission Byte Count 2 */
  6986.  
  6987. /*****************  Bit definition for USB_COUNT3_TX register  ****************/
  6988. #define USB_COUNT3_TX_COUNT3_TX_Pos           (0U)                            
  6989. #define USB_COUNT3_TX_COUNT3_TX_Msk           (0x3FFU << USB_COUNT3_TX_COUNT3_TX_Pos) /*!< 0x000003FF */
  6990. #define USB_COUNT3_TX_COUNT3_TX               USB_COUNT3_TX_COUNT3_TX_Msk      /*!< Transmission Byte Count 3 */
  6991.  
  6992. /*****************  Bit definition for USB_COUNT4_TX register  ****************/
  6993. #define USB_COUNT4_TX_COUNT4_TX_Pos           (0U)                            
  6994. #define USB_COUNT4_TX_COUNT4_TX_Msk           (0x3FFU << USB_COUNT4_TX_COUNT4_TX_Pos) /*!< 0x000003FF */
  6995. #define USB_COUNT4_TX_COUNT4_TX               USB_COUNT4_TX_COUNT4_TX_Msk      /*!< Transmission Byte Count 4 */
  6996.  
  6997. /*****************  Bit definition for USB_COUNT5_TX register  ****************/
  6998. #define USB_COUNT5_TX_COUNT5_TX_Pos           (0U)                            
  6999. #define USB_COUNT5_TX_COUNT5_TX_Msk           (0x3FFU << USB_COUNT5_TX_COUNT5_TX_Pos) /*!< 0x000003FF */
  7000. #define USB_COUNT5_TX_COUNT5_TX               USB_COUNT5_TX_COUNT5_TX_Msk      /*!< Transmission Byte Count 5 */
  7001.  
  7002. /*****************  Bit definition for USB_COUNT6_TX register  ****************/
  7003. #define USB_COUNT6_TX_COUNT6_TX_Pos           (0U)                            
  7004. #define USB_COUNT6_TX_COUNT6_TX_Msk           (0x3FFU << USB_COUNT6_TX_COUNT6_TX_Pos) /*!< 0x000003FF */
  7005. #define USB_COUNT6_TX_COUNT6_TX               USB_COUNT6_TX_COUNT6_TX_Msk      /*!< Transmission Byte Count 6 */
  7006.  
  7007. /*****************  Bit definition for USB_COUNT7_TX register  ****************/
  7008. #define USB_COUNT7_TX_COUNT7_TX_Pos           (0U)                            
  7009. #define USB_COUNT7_TX_COUNT7_TX_Msk           (0x3FFU << USB_COUNT7_TX_COUNT7_TX_Pos) /*!< 0x000003FF */
  7010. #define USB_COUNT7_TX_COUNT7_TX               USB_COUNT7_TX_COUNT7_TX_Msk      /*!< Transmission Byte Count 7 */
  7011.  
  7012. /*----------------------------------------------------------------------------*/
  7013.  
  7014. /****************  Bit definition for USB_COUNT0_TX_0 register  ***************/
  7015. #define USB_COUNT0_TX_0_COUNT0_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 0 (low) */
  7016.  
  7017. /****************  Bit definition for USB_COUNT0_TX_1 register  ***************/
  7018. #define USB_COUNT0_TX_1_COUNT0_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 0 (high) */
  7019.  
  7020. /****************  Bit definition for USB_COUNT1_TX_0 register  ***************/
  7021. #define USB_COUNT1_TX_0_COUNT1_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 1 (low) */
  7022.  
  7023. /****************  Bit definition for USB_COUNT1_TX_1 register  ***************/
  7024. #define USB_COUNT1_TX_1_COUNT1_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 1 (high) */
  7025.  
  7026. /****************  Bit definition for USB_COUNT2_TX_0 register  ***************/
  7027. #define USB_COUNT2_TX_0_COUNT2_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 2 (low) */
  7028.  
  7029. /****************  Bit definition for USB_COUNT2_TX_1 register  ***************/
  7030. #define USB_COUNT2_TX_1_COUNT2_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 2 (high) */
  7031.  
  7032. /****************  Bit definition for USB_COUNT3_TX_0 register  ***************/
  7033. #define  USB_COUNT3_TX_0_COUNT3_TX_0         ((uint32_t)0x00000000U03FF)        /*!< Transmission Byte Count 3 (low) */
  7034.  
  7035. /****************  Bit definition for USB_COUNT3_TX_1 register  ***************/
  7036. #define  USB_COUNT3_TX_1_COUNT3_TX_1         ((uint32_t)0x000003FFU0000)        /*!< Transmission Byte Count 3 (high) */
  7037.  
  7038. /****************  Bit definition for USB_COUNT4_TX_0 register  ***************/
  7039. #define USB_COUNT4_TX_0_COUNT4_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 4 (low) */
  7040.  
  7041. /****************  Bit definition for USB_COUNT4_TX_1 register  ***************/
  7042. #define USB_COUNT4_TX_1_COUNT4_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 4 (high) */
  7043.  
  7044. /****************  Bit definition for USB_COUNT5_TX_0 register  ***************/
  7045. #define USB_COUNT5_TX_0_COUNT5_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 5 (low) */
  7046.  
  7047. /****************  Bit definition for USB_COUNT5_TX_1 register  ***************/
  7048. #define USB_COUNT5_TX_1_COUNT5_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 5 (high) */
  7049.  
  7050. /****************  Bit definition for USB_COUNT6_TX_0 register  ***************/
  7051. #define USB_COUNT6_TX_0_COUNT6_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 6 (low) */
  7052.  
  7053. /****************  Bit definition for USB_COUNT6_TX_1 register  ***************/
  7054. #define USB_COUNT6_TX_1_COUNT6_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 6 (high) */
  7055.  
  7056. /****************  Bit definition for USB_COUNT7_TX_0 register  ***************/
  7057. #define USB_COUNT7_TX_0_COUNT7_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 7 (low) */
  7058.  
  7059. /****************  Bit definition for USB_COUNT7_TX_1 register  ***************/
  7060. #define USB_COUNT7_TX_1_COUNT7_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 7 (high) */
  7061.  
  7062. /*----------------------------------------------------------------------------*/
  7063.  
  7064. /*****************  Bit definition for USB_ADDR0_RX register  *****************/
  7065. #define USB_ADDR0_RX_ADDR0_RX_Pos             (1U)                            
  7066. #define USB_ADDR0_RX_ADDR0_RX_Msk             (0x7FFFU << USB_ADDR0_RX_ADDR0_RX_Pos) /*!< 0x0000FFFE */
  7067. #define USB_ADDR0_RX_ADDR0_RX                 USB_ADDR0_RX_ADDR0_RX_Msk        /*!< Reception Buffer Address 0 */
  7068.  
  7069. /*****************  Bit definition for USB_ADDR1_RX register  *****************/
  7070. #define USB_ADDR1_RX_ADDR1_RX_Pos             (1U)                            
  7071. #define USB_ADDR1_RX_ADDR1_RX_Msk             (0x7FFFU << USB_ADDR1_RX_ADDR1_RX_Pos) /*!< 0x0000FFFE */
  7072. #define USB_ADDR1_RX_ADDR1_RX                 USB_ADDR1_RX_ADDR1_RX_Msk        /*!< Reception Buffer Address 1 */
  7073.  
  7074. /*****************  Bit definition for USB_ADDR2_RX register  *****************/
  7075. #define USB_ADDR2_RX_ADDR2_RX_Pos             (1U)                            
  7076. #define USB_ADDR2_RX_ADDR2_RX_Msk             (0x7FFFU << USB_ADDR2_RX_ADDR2_RX_Pos) /*!< 0x0000FFFE */
  7077. #define USB_ADDR2_RX_ADDR2_RX                 USB_ADDR2_RX_ADDR2_RX_Msk        /*!< Reception Buffer Address 2 */
  7078.  
  7079. /*****************  Bit definition for USB_ADDR3_RX register  *****************/
  7080. #define USB_ADDR3_RX_ADDR3_RX_Pos             (1U)                            
  7081. #define USB_ADDR3_RX_ADDR3_RX_Msk             (0x7FFFU << USB_ADDR3_RX_ADDR3_RX_Pos) /*!< 0x0000FFFE */
  7082. #define USB_ADDR3_RX_ADDR3_RX                 USB_ADDR3_RX_ADDR3_RX_Msk        /*!< Reception Buffer Address 3 */
  7083.  
  7084. /*****************  Bit definition for USB_ADDR4_RX register  *****************/
  7085. #define USB_ADDR4_RX_ADDR4_RX_Pos             (1U)                            
  7086. #define USB_ADDR4_RX_ADDR4_RX_Msk             (0x7FFFU << USB_ADDR4_RX_ADDR4_RX_Pos) /*!< 0x0000FFFE */
  7087. #define USB_ADDR4_RX_ADDR4_RX                 USB_ADDR4_RX_ADDR4_RX_Msk        /*!< Reception Buffer Address 4 */
  7088.  
  7089. /*****************  Bit definition for USB_ADDR5_RX register  *****************/
  7090. #define USB_ADDR5_RX_ADDR5_RX_Pos             (1U)                            
  7091. #define USB_ADDR5_RX_ADDR5_RX_Msk             (0x7FFFU << USB_ADDR5_RX_ADDR5_RX_Pos) /*!< 0x0000FFFE */
  7092. #define USB_ADDR5_RX_ADDR5_RX                 USB_ADDR5_RX_ADDR5_RX_Msk        /*!< Reception Buffer Address 5 */
  7093.  
  7094. /*****************  Bit definition for USB_ADDR6_RX register  *****************/
  7095. #define USB_ADDR6_RX_ADDR6_RX_Pos             (1U)                            
  7096. #define USB_ADDR6_RX_ADDR6_RX_Msk             (0x7FFFU << USB_ADDR6_RX_ADDR6_RX_Pos) /*!< 0x0000FFFE */
  7097. #define USB_ADDR6_RX_ADDR6_RX                 USB_ADDR6_RX_ADDR6_RX_Msk        /*!< Reception Buffer Address 6 */
  7098.  
  7099. /*****************  Bit definition for USB_ADDR7_RX register  *****************/
  7100. #define USB_ADDR7_RX_ADDR7_RX_Pos             (1U)                            
  7101. #define USB_ADDR7_RX_ADDR7_RX_Msk             (0x7FFFU << USB_ADDR7_RX_ADDR7_RX_Pos) /*!< 0x0000FFFE */
  7102. #define USB_ADDR7_RX_ADDR7_RX                 USB_ADDR7_RX_ADDR7_RX_Msk        /*!< Reception Buffer Address 7 */
  7103.  
  7104. /*----------------------------------------------------------------------------*/
  7105.  
  7106. /*****************  Bit definition for USB_COUNT0_RX register  ****************/
  7107. #define USB_COUNT0_RX_COUNT0_RX_Pos           (0U)                            
  7108. #define USB_COUNT0_RX_COUNT0_RX_Msk           (0x3FFU << USB_COUNT0_RX_COUNT0_RX_Pos) /*!< 0x000003FF */
  7109. #define USB_COUNT0_RX_COUNT0_RX               USB_COUNT0_RX_COUNT0_RX_Msk      /*!< Reception Byte Count */
  7110.  
  7111. #define USB_COUNT0_RX_NUM_BLOCK_Pos           (10U)                            
  7112. #define USB_COUNT0_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7113. #define USB_COUNT0_RX_NUM_BLOCK               USB_COUNT0_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7114. #define USB_COUNT0_RX_NUM_BLOCK_0             (0x01U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7115. #define USB_COUNT0_RX_NUM_BLOCK_1             (0x02U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7116. #define USB_COUNT0_RX_NUM_BLOCK_2             (0x04U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7117. #define USB_COUNT0_RX_NUM_BLOCK_3             (0x08U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7118. #define USB_COUNT0_RX_NUM_BLOCK_4             (0x10U << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7119.  
  7120. #define USB_COUNT0_RX_BLSIZE_Pos              (15U)                            
  7121. #define USB_COUNT0_RX_BLSIZE_Msk              (0x1U << USB_COUNT0_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7122. #define USB_COUNT0_RX_BLSIZE                  USB_COUNT0_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7123.  
  7124. /*****************  Bit definition for USB_COUNT1_RX register  ****************/
  7125. #define USB_COUNT1_RX_COUNT1_RX_Pos           (0U)                            
  7126. #define USB_COUNT1_RX_COUNT1_RX_Msk           (0x3FFU << USB_COUNT1_RX_COUNT1_RX_Pos) /*!< 0x000003FF */
  7127. #define USB_COUNT1_RX_COUNT1_RX               USB_COUNT1_RX_COUNT1_RX_Msk      /*!< Reception Byte Count */
  7128.  
  7129. #define USB_COUNT1_RX_NUM_BLOCK_Pos           (10U)                            
  7130. #define USB_COUNT1_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7131. #define USB_COUNT1_RX_NUM_BLOCK               USB_COUNT1_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7132. #define USB_COUNT1_RX_NUM_BLOCK_0             (0x01U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7133. #define USB_COUNT1_RX_NUM_BLOCK_1             (0x02U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7134. #define USB_COUNT1_RX_NUM_BLOCK_2             (0x04U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7135. #define USB_COUNT1_RX_NUM_BLOCK_3             (0x08U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7136. #define USB_COUNT1_RX_NUM_BLOCK_4             (0x10U << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7137.  
  7138. #define USB_COUNT1_RX_BLSIZE_Pos              (15U)                            
  7139. #define USB_COUNT1_RX_BLSIZE_Msk              (0x1U << USB_COUNT1_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7140. #define USB_COUNT1_RX_BLSIZE                  USB_COUNT1_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7141.  
  7142. /*****************  Bit definition for USB_COUNT2_RX register  ****************/
  7143. #define USB_COUNT2_RX_COUNT2_RX_Pos           (0U)                            
  7144. #define USB_COUNT2_RX_COUNT2_RX_Msk           (0x3FFU << USB_COUNT2_RX_COUNT2_RX_Pos) /*!< 0x000003FF */
  7145. #define USB_COUNT2_RX_COUNT2_RX               USB_COUNT2_RX_COUNT2_RX_Msk      /*!< Reception Byte Count */
  7146.  
  7147. #define USB_COUNT2_RX_NUM_BLOCK_Pos           (10U)                            
  7148. #define USB_COUNT2_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7149. #define USB_COUNT2_RX_NUM_BLOCK               USB_COUNT2_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7150. #define USB_COUNT2_RX_NUM_BLOCK_0             (0x01U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7151. #define USB_COUNT2_RX_NUM_BLOCK_1             (0x02U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7152. #define USB_COUNT2_RX_NUM_BLOCK_2             (0x04U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7153. #define USB_COUNT2_RX_NUM_BLOCK_3             (0x08U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7154. #define USB_COUNT2_RX_NUM_BLOCK_4             (0x10U << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7155.  
  7156. #define USB_COUNT2_RX_BLSIZE_Pos              (15U)                            
  7157. #define USB_COUNT2_RX_BLSIZE_Msk              (0x1U << USB_COUNT2_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7158. #define USB_COUNT2_RX_BLSIZE                  USB_COUNT2_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7159.  
  7160. /*****************  Bit definition for USB_COUNT3_RX register  ****************/
  7161. #define USB_COUNT3_RX_COUNT3_RX_Pos           (0U)                            
  7162. #define USB_COUNT3_RX_COUNT3_RX_Msk           (0x3FFU << USB_COUNT3_RX_COUNT3_RX_Pos) /*!< 0x000003FF */
  7163. #define USB_COUNT3_RX_COUNT3_RX               USB_COUNT3_RX_COUNT3_RX_Msk      /*!< Reception Byte Count */
  7164.  
  7165. #define USB_COUNT3_RX_NUM_BLOCK_Pos           (10U)                            
  7166. #define USB_COUNT3_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7167. #define USB_COUNT3_RX_NUM_BLOCK               USB_COUNT3_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7168. #define USB_COUNT3_RX_NUM_BLOCK_0             (0x01U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7169. #define USB_COUNT3_RX_NUM_BLOCK_1             (0x02U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7170. #define USB_COUNT3_RX_NUM_BLOCK_2             (0x04U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7171. #define USB_COUNT3_RX_NUM_BLOCK_3             (0x08U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7172. #define USB_COUNT3_RX_NUM_BLOCK_4             (0x10U << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7173.  
  7174. #define USB_COUNT3_RX_BLSIZE_Pos              (15U)                            
  7175. #define USB_COUNT3_RX_BLSIZE_Msk              (0x1U << USB_COUNT3_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7176. #define USB_COUNT3_RX_BLSIZE                  USB_COUNT3_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7177.  
  7178. /*****************  Bit definition for USB_COUNT4_RX register  ****************/
  7179. #define USB_COUNT4_RX_COUNT4_RX_Pos           (0U)                            
  7180. #define USB_COUNT4_RX_COUNT4_RX_Msk           (0x3FFU << USB_COUNT4_RX_COUNT4_RX_Pos) /*!< 0x000003FF */
  7181. #define USB_COUNT4_RX_COUNT4_RX               USB_COUNT4_RX_COUNT4_RX_Msk      /*!< Reception Byte Count */
  7182.  
  7183. #define USB_COUNT4_RX_NUM_BLOCK_Pos           (10U)                            
  7184. #define USB_COUNT4_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7185. #define USB_COUNT4_RX_NUM_BLOCK               USB_COUNT4_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7186. #define USB_COUNT4_RX_NUM_BLOCK_0             (0x01U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7187. #define USB_COUNT4_RX_NUM_BLOCK_1             (0x02U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7188. #define USB_COUNT4_RX_NUM_BLOCK_2             (0x04U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7189. #define USB_COUNT4_RX_NUM_BLOCK_3             (0x08U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7190. #define USB_COUNT4_RX_NUM_BLOCK_4             (0x10U << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7191.  
  7192. #define USB_COUNT4_RX_BLSIZE_Pos              (15U)                            
  7193. #define USB_COUNT4_RX_BLSIZE_Msk              (0x1U << USB_COUNT4_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7194. #define USB_COUNT4_RX_BLSIZE                  USB_COUNT4_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7195.  
  7196. /*****************  Bit definition for USB_COUNT5_RX register  ****************/
  7197. #define USB_COUNT5_RX_COUNT5_RX_Pos           (0U)                            
  7198. #define USB_COUNT5_RX_COUNT5_RX_Msk           (0x3FFU << USB_COUNT5_RX_COUNT5_RX_Pos) /*!< 0x000003FF */
  7199. #define USB_COUNT5_RX_COUNT5_RX               USB_COUNT5_RX_COUNT5_RX_Msk      /*!< Reception Byte Count */
  7200.  
  7201. #define USB_COUNT5_RX_NUM_BLOCK_Pos           (10U)                            
  7202. #define USB_COUNT5_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7203. #define USB_COUNT5_RX_NUM_BLOCK               USB_COUNT5_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7204. #define USB_COUNT5_RX_NUM_BLOCK_0             (0x01U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7205. #define USB_COUNT5_RX_NUM_BLOCK_1             (0x02U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7206. #define USB_COUNT5_RX_NUM_BLOCK_2             (0x04U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7207. #define USB_COUNT5_RX_NUM_BLOCK_3             (0x08U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7208. #define USB_COUNT5_RX_NUM_BLOCK_4             (0x10U << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7209.  
  7210. #define USB_COUNT5_RX_BLSIZE_Pos              (15U)                            
  7211. #define USB_COUNT5_RX_BLSIZE_Msk              (0x1U << USB_COUNT5_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7212. #define USB_COUNT5_RX_BLSIZE                  USB_COUNT5_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7213.  
  7214. /*****************  Bit definition for USB_COUNT6_RX register  ****************/
  7215. #define USB_COUNT6_RX_COUNT6_RX_Pos           (0U)                            
  7216. #define USB_COUNT6_RX_COUNT6_RX_Msk           (0x3FFU << USB_COUNT6_RX_COUNT6_RX_Pos) /*!< 0x000003FF */
  7217. #define USB_COUNT6_RX_COUNT6_RX               USB_COUNT6_RX_COUNT6_RX_Msk      /*!< Reception Byte Count */
  7218.  
  7219. #define USB_COUNT6_RX_NUM_BLOCK_Pos           (10U)                            
  7220. #define USB_COUNT6_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7221. #define USB_COUNT6_RX_NUM_BLOCK               USB_COUNT6_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7222. #define USB_COUNT6_RX_NUM_BLOCK_0             (0x01U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7223. #define USB_COUNT6_RX_NUM_BLOCK_1             (0x02U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7224. #define USB_COUNT6_RX_NUM_BLOCK_2             (0x04U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7225. #define USB_COUNT6_RX_NUM_BLOCK_3             (0x08U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7226. #define USB_COUNT6_RX_NUM_BLOCK_4             (0x10U << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7227.  
  7228. #define USB_COUNT6_RX_BLSIZE_Pos              (15U)                            
  7229. #define USB_COUNT6_RX_BLSIZE_Msk              (0x1U << USB_COUNT6_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7230. #define USB_COUNT6_RX_BLSIZE                  USB_COUNT6_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7231.  
  7232. /*****************  Bit definition for USB_COUNT7_RX register  ****************/
  7233. #define USB_COUNT7_RX_COUNT7_RX_Pos           (0U)                            
  7234. #define USB_COUNT7_RX_COUNT7_RX_Msk           (0x3FFU << USB_COUNT7_RX_COUNT7_RX_Pos) /*!< 0x000003FF */
  7235. #define USB_COUNT7_RX_COUNT7_RX               USB_COUNT7_RX_COUNT7_RX_Msk      /*!< Reception Byte Count */
  7236.  
  7237. #define USB_COUNT7_RX_NUM_BLOCK_Pos           (10U)                            
  7238. #define USB_COUNT7_RX_NUM_BLOCK_Msk           (0x1FU << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
  7239. #define USB_COUNT7_RX_NUM_BLOCK               USB_COUNT7_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
  7240. #define USB_COUNT7_RX_NUM_BLOCK_0             (0x01U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
  7241. #define USB_COUNT7_RX_NUM_BLOCK_1             (0x02U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
  7242. #define USB_COUNT7_RX_NUM_BLOCK_2             (0x04U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
  7243. #define USB_COUNT7_RX_NUM_BLOCK_3             (0x08U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
  7244. #define USB_COUNT7_RX_NUM_BLOCK_4             (0x10U << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
  7245.  
  7246. #define USB_COUNT7_RX_BLSIZE_Pos              (15U)                            
  7247. #define USB_COUNT7_RX_BLSIZE_Msk              (0x1U << USB_COUNT7_RX_BLSIZE_Pos) /*!< 0x00008000 */
  7248. #define USB_COUNT7_RX_BLSIZE                  USB_COUNT7_RX_BLSIZE_Msk         /*!< BLock SIZE */
  7249.  
  7250. /*----------------------------------------------------------------------------*/
  7251.  
  7252. /****************  Bit definition for USB_COUNT0_RX_0 register  ***************/
  7253. #define USB_COUNT0_RX_0_COUNT0_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7254.  
  7255. #define USB_COUNT0_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7256. #define USB_COUNT0_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7257. #define USB_COUNT0_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7258. #define USB_COUNT0_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7259. #define USB_COUNT0_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7260. #define USB_COUNT0_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7261.  
  7262. #define USB_COUNT0_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7263.  
  7264. /****************  Bit definition for USB_COUNT0_RX_1 register  ***************/
  7265. #define USB_COUNT0_RX_1_COUNT0_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7266.  
  7267. #define USB_COUNT0_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7268. #define USB_COUNT0_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 1 */
  7269. #define USB_COUNT0_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7270. #define USB_COUNT0_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7271. #define USB_COUNT0_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7272. #define USB_COUNT0_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7273.  
  7274. #define USB_COUNT0_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7275.  
  7276. /****************  Bit definition for USB_COUNT1_RX_0 register  ***************/
  7277. #define USB_COUNT1_RX_0_COUNT1_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7278.  
  7279. #define USB_COUNT1_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7280. #define USB_COUNT1_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7281. #define USB_COUNT1_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7282. #define USB_COUNT1_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7283. #define USB_COUNT1_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7284. #define USB_COUNT1_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7285.  
  7286. #define USB_COUNT1_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7287.  
  7288. /****************  Bit definition for USB_COUNT1_RX_1 register  ***************/
  7289. #define USB_COUNT1_RX_1_COUNT1_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7290.  
  7291. #define USB_COUNT1_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7292. #define USB_COUNT1_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7293. #define USB_COUNT1_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7294. #define USB_COUNT1_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7295. #define USB_COUNT1_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7296. #define USB_COUNT1_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7297.  
  7298. #define USB_COUNT1_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7299.  
  7300. /****************  Bit definition for USB_COUNT2_RX_0 register  ***************/
  7301. #define USB_COUNT2_RX_0_COUNT2_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7302.  
  7303. #define USB_COUNT2_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7304. #define USB_COUNT2_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7305. #define USB_COUNT2_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7306. #define USB_COUNT2_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7307. #define USB_COUNT2_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7308. #define USB_COUNT2_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7309.  
  7310. #define USB_COUNT2_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7311.  
  7312. /****************  Bit definition for USB_COUNT2_RX_1 register  ***************/
  7313. #define USB_COUNT2_RX_1_COUNT2_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7314.  
  7315. #define USB_COUNT2_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7316. #define USB_COUNT2_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7317. #define USB_COUNT2_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7318. #define USB_COUNT2_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7319. #define USB_COUNT2_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7320. #define USB_COUNT2_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7321.  
  7322. #define USB_COUNT2_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7323.  
  7324. /****************  Bit definition for USB_COUNT3_RX_0 register  ***************/
  7325. #define USB_COUNT3_RX_0_COUNT3_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7326.  
  7327. #define USB_COUNT3_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7328. #define USB_COUNT3_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7329. #define USB_COUNT3_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7330. #define USB_COUNT3_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7331. #define USB_COUNT3_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7332. #define USB_COUNT3_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7333.  
  7334. #define USB_COUNT3_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7335.  
  7336. /****************  Bit definition for USB_COUNT3_RX_1 register  ***************/
  7337. #define USB_COUNT3_RX_1_COUNT3_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7338.  
  7339. #define USB_COUNT3_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7340. #define USB_COUNT3_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7341. #define USB_COUNT3_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7342. #define USB_COUNT3_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7343. #define USB_COUNT3_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7344. #define USB_COUNT3_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7345.  
  7346. #define USB_COUNT3_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7347.  
  7348. /****************  Bit definition for USB_COUNT4_RX_0 register  ***************/
  7349. #define USB_COUNT4_RX_0_COUNT4_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7350.  
  7351. #define USB_COUNT4_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7352. #define USB_COUNT4_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7353. #define USB_COUNT4_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7354. #define USB_COUNT4_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7355. #define USB_COUNT4_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7356. #define USB_COUNT4_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7357.  
  7358. #define USB_COUNT4_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7359.  
  7360. /****************  Bit definition for USB_COUNT4_RX_1 register  ***************/
  7361. #define USB_COUNT4_RX_1_COUNT4_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7362.  
  7363. #define USB_COUNT4_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7364. #define USB_COUNT4_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7365. #define USB_COUNT4_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7366. #define USB_COUNT4_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7367. #define USB_COUNT4_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7368. #define USB_COUNT4_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7369.  
  7370. #define USB_COUNT4_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7371.  
  7372. /****************  Bit definition for USB_COUNT5_RX_0 register  ***************/
  7373. #define USB_COUNT5_RX_0_COUNT5_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7374.  
  7375. #define USB_COUNT5_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7376. #define USB_COUNT5_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7377. #define USB_COUNT5_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7378. #define USB_COUNT5_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7379. #define USB_COUNT5_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7380. #define USB_COUNT5_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7381.  
  7382. #define USB_COUNT5_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7383.  
  7384. /****************  Bit definition for USB_COUNT5_RX_1 register  ***************/
  7385. #define USB_COUNT5_RX_1_COUNT5_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7386.  
  7387. #define USB_COUNT5_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7388. #define USB_COUNT5_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7389. #define USB_COUNT5_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7390. #define USB_COUNT5_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7391. #define USB_COUNT5_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7392. #define USB_COUNT5_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7393.  
  7394. #define USB_COUNT5_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7395.  
  7396. /***************  Bit definition for USB_COUNT6_RX_0  register  ***************/
  7397. #define USB_COUNT6_RX_0_COUNT6_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7398.  
  7399. #define USB_COUNT6_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7400. #define USB_COUNT6_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7401. #define USB_COUNT6_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7402. #define USB_COUNT6_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7403. #define USB_COUNT6_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7404. #define USB_COUNT6_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7405.  
  7406. #define USB_COUNT6_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7407.  
  7408. /****************  Bit definition for USB_COUNT6_RX_1 register  ***************/
  7409. #define USB_COUNT6_RX_1_COUNT6_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7410.  
  7411. #define USB_COUNT6_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7412. #define USB_COUNT6_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7413. #define USB_COUNT6_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7414. #define USB_COUNT6_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7415. #define USB_COUNT6_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7416. #define USB_COUNT6_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7417.  
  7418. #define USB_COUNT6_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7419.  
  7420. /***************  Bit definition for USB_COUNT7_RX_0 register  ****************/
  7421. #define USB_COUNT7_RX_0_COUNT7_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
  7422.  
  7423. #define USB_COUNT7_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
  7424. #define USB_COUNT7_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
  7425. #define USB_COUNT7_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
  7426. #define USB_COUNT7_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
  7427. #define USB_COUNT7_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
  7428. #define USB_COUNT7_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
  7429.  
  7430. #define USB_COUNT7_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
  7431.  
  7432. /***************  Bit definition for USB_COUNT7_RX_1 register  ****************/
  7433. #define USB_COUNT7_RX_1_COUNT7_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
  7434.  
  7435. #define USB_COUNT7_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
  7436. #define USB_COUNT7_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
  7437. #define USB_COUNT7_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
  7438. #define USB_COUNT7_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
  7439. #define USB_COUNT7_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
  7440. #define USB_COUNT7_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
  7441.  
  7442. #define USB_COUNT7_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
  7443.  
  7444. /******************************************************************************/
  7445. /*                                                                            */
  7446. /*                         Window WATCHDOG (WWDG)                             */
  7447. /*                                                                            */
  7448. /******************************************************************************/
  7449.  
  7450. /*******************  Bit definition for WWDG_CR register  ********************/
  7451. #define WWDG_CR_T_Pos                       (0U)                              
  7452. #define WWDG_CR_T_Msk                       (0x7FU << WWDG_CR_T_Pos)           /*!< 0x0000007F */
  7453. #define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
  7454. #define WWDG_CR_T_0                         (0x01U << WWDG_CR_T_Pos)           /*!< 0x00000001 */
  7455. #define WWDG_CR_T_1                         (0x02U << WWDG_CR_T_Pos)           /*!< 0x00000002 */
  7456. #define WWDG_CR_T_2                         (0x04U << WWDG_CR_T_Pos)           /*!< 0x00000004 */
  7457. #define WWDG_CR_T_3                         (0x08U << WWDG_CR_T_Pos)           /*!< 0x00000008 */
  7458. #define WWDG_CR_T_4                         (0x10U << WWDG_CR_T_Pos)           /*!< 0x00000010 */
  7459. #define WWDG_CR_T_5                         (0x20U << WWDG_CR_T_Pos)           /*!< 0x00000020 */
  7460. #define WWDG_CR_T_6                         (0x40U << WWDG_CR_T_Pos)           /*!< 0x00000040 */
  7461.  
  7462. /* Legacy defines */
  7463. #define  WWDG_CR_T0 WWDG_CR_T_0
  7464. #define  WWDG_CR_T1 WWDG_CR_T_1
  7465. #define  WWDG_CR_T2 WWDG_CR_T_2
  7466. #define  WWDG_CR_T3 WWDG_CR_T_3
  7467. #define  WWDG_CR_T4 WWDG_CR_T_4
  7468. #define  WWDG_CR_T5 WWDG_CR_T_5
  7469. #define  WWDG_CR_T6 WWDG_CR_T_6
  7470.  
  7471. #define WWDG_CR_WDGA_Pos                    (7U)                              
  7472. #define WWDG_CR_WDGA_Msk                    (0x1U << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
  7473. #define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
  7474.  
  7475. /*******************  Bit definition for WWDG_CFR register  *******************/
  7476. #define WWDG_CFR_W_Pos                      (0U)                              
  7477. #define WWDG_CFR_W_Msk                      (0x7FU << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
  7478. #define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
  7479. #define WWDG_CFR_W_0                        (0x01U << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
  7480. #define WWDG_CFR_W_1                        (0x02U << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
  7481. #define WWDG_CFR_W_2                        (0x04U << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
  7482. #define WWDG_CFR_W_3                        (0x08U << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
  7483. #define WWDG_CFR_W_4                        (0x10U << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
  7484. #define WWDG_CFR_W_5                        (0x20U << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
  7485. #define WWDG_CFR_W_6                        (0x40U << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
  7486.  
  7487. /* Legacy defines */
  7488. #define  WWDG_CFR_W0 WWDG_CFR_W_0
  7489. #define  WWDG_CFR_W1 WWDG_CFR_W_1
  7490. #define  WWDG_CFR_W2 WWDG_CFR_W_2
  7491. #define  WWDG_CFR_W3 WWDG_CFR_W_3
  7492. #define  WWDG_CFR_W4 WWDG_CFR_W_4
  7493. #define  WWDG_CFR_W5 WWDG_CFR_W_5
  7494. #define  WWDG_CFR_W6 WWDG_CFR_W_6
  7495.  
  7496. #define WWDG_CFR_WDGTB_Pos                  (7U)                              
  7497. #define WWDG_CFR_WDGTB_Msk                  (0x3U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
  7498. #define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
  7499. #define WWDG_CFR_WDGTB_0                    (0x1U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
  7500. #define WWDG_CFR_WDGTB_1                    (0x2U << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
  7501.  
  7502. /* Legacy defines */
  7503. #define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
  7504. #define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
  7505.  
  7506. #define WWDG_CFR_EWI_Pos                    (9U)                              
  7507. #define WWDG_CFR_EWI_Msk                    (0x1U << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
  7508. #define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
  7509.  
  7510. /*******************  Bit definition for WWDG_SR register  ********************/
  7511. #define WWDG_SR_EWIF_Pos                    (0U)                              
  7512. #define WWDG_SR_EWIF_Msk                    (0x1U << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
  7513. #define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
  7514.  
  7515. /******************************************************************************/
  7516. /*                                                                            */
  7517. /*                        SystemTick (SysTick)                                */
  7518. /*                                                                            */
  7519. /******************************************************************************/
  7520.  
  7521. /*****************  Bit definition for SysTick_CTRL register  *****************/
  7522. #define SysTick_CTRL_ENABLE                 (0x00000001U)                      /*!< Counter enable */
  7523. #define SysTick_CTRL_TICKINT                (0x00000002U)                      /*!< Counting down to 0 pends the SysTick handler */
  7524. #define SysTick_CTRL_CLKSOURCE              (0x00000004U)                      /*!< Clock source */
  7525. #define SysTick_CTRL_COUNTFLAG              (0x00010000U)                      /*!< Count Flag */
  7526.  
  7527. /*****************  Bit definition for SysTick_LOAD register  *****************/
  7528. #define SysTick_LOAD_RELOAD                 (0x00FFFFFFU)                      /*!< Value to load into the SysTick Current Value Register when the counter reaches 0 */
  7529.  
  7530. /*****************  Bit definition for SysTick_VAL register  ******************/
  7531. #define SysTick_VAL_CURRENT                 (0x00FFFFFFU)                      /*!< Current value at the time the register is accessed */
  7532.  
  7533. /*****************  Bit definition for SysTick_CALIB register  ****************/
  7534. #define SysTick_CALIB_TENMS                 (0x00FFFFFFU)                      /*!< Reload value to use for 10ms timing */
  7535. #define SysTick_CALIB_SKEW                  (0x40000000U)                      /*!< Calibration value is not exactly 10 ms */
  7536. #define SysTick_CALIB_NOREF                 (0x80000000U)                      /*!< The reference clock is not provided */
  7537.  
  7538. /******************************************************************************/
  7539. /*                                                                            */
  7540. /*               Nested Vectored Interrupt Controller (NVIC)                  */
  7541. /*                                                                            */
  7542. /******************************************************************************/
  7543.  
  7544. /******************  Bit definition for NVIC_ISER register  *******************/
  7545. #define NVIC_ISER_SETENA_Pos                (0U)                              
  7546. #define NVIC_ISER_SETENA_Msk                (0xFFFFFFFFU << NVIC_ISER_SETENA_Pos) /*!< 0xFFFFFFFF */
  7547. #define NVIC_ISER_SETENA                    NVIC_ISER_SETENA_Msk               /*!< Interrupt set enable bits */
  7548. #define NVIC_ISER_SETENA_0                  (0x00000001U << NVIC_ISER_SETENA_Pos) /*!< 0x00000001 */
  7549. #define NVIC_ISER_SETENA_1                  (0x00000002U << NVIC_ISER_SETENA_Pos) /*!< 0x00000002 */
  7550. #define NVIC_ISER_SETENA_2                  (0x00000004U << NVIC_ISER_SETENA_Pos) /*!< 0x00000004 */
  7551. #define NVIC_ISER_SETENA_3                  (0x00000008U << NVIC_ISER_SETENA_Pos) /*!< 0x00000008 */
  7552. #define NVIC_ISER_SETENA_4                  (0x00000010U << NVIC_ISER_SETENA_Pos) /*!< 0x00000010 */
  7553. #define NVIC_ISER_SETENA_5                  (0x00000020U << NVIC_ISER_SETENA_Pos) /*!< 0x00000020 */
  7554. #define NVIC_ISER_SETENA_6                  (0x00000040U << NVIC_ISER_SETENA_Pos) /*!< 0x00000040 */
  7555. #define NVIC_ISER_SETENA_7                  (0x00000080U << NVIC_ISER_SETENA_Pos) /*!< 0x00000080 */
  7556. #define NVIC_ISER_SETENA_8                  (0x00000100U << NVIC_ISER_SETENA_Pos) /*!< 0x00000100 */
  7557. #define NVIC_ISER_SETENA_9                  (0x00000200U << NVIC_ISER_SETENA_Pos) /*!< 0x00000200 */
  7558. #define NVIC_ISER_SETENA_10                 (0x00000400U << NVIC_ISER_SETENA_Pos) /*!< 0x00000400 */
  7559. #define NVIC_ISER_SETENA_11                 (0x00000800U << NVIC_ISER_SETENA_Pos) /*!< 0x00000800 */
  7560. #define NVIC_ISER_SETENA_12                 (0x00001000U << NVIC_ISER_SETENA_Pos) /*!< 0x00001000 */
  7561. #define NVIC_ISER_SETENA_13                 (0x00002000U << NVIC_ISER_SETENA_Pos) /*!< 0x00002000 */
  7562. #define NVIC_ISER_SETENA_14                 (0x00004000U << NVIC_ISER_SETENA_Pos) /*!< 0x00004000 */
  7563. #define NVIC_ISER_SETENA_15                 (0x00008000U << NVIC_ISER_SETENA_Pos) /*!< 0x00008000 */
  7564. #define NVIC_ISER_SETENA_16                 (0x00010000U << NVIC_ISER_SETENA_Pos) /*!< 0x00010000 */
  7565. #define NVIC_ISER_SETENA_17                 (0x00020000U << NVIC_ISER_SETENA_Pos) /*!< 0x00020000 */
  7566. #define NVIC_ISER_SETENA_18                 (0x00040000U << NVIC_ISER_SETENA_Pos) /*!< 0x00040000 */
  7567. #define NVIC_ISER_SETENA_19                 (0x00080000U << NVIC_ISER_SETENA_Pos) /*!< 0x00080000 */
  7568. #define NVIC_ISER_SETENA_20                 (0x00100000U << NVIC_ISER_SETENA_Pos) /*!< 0x00100000 */
  7569. #define NVIC_ISER_SETENA_21                 (0x00200000U << NVIC_ISER_SETENA_Pos) /*!< 0x00200000 */
  7570. #define NVIC_ISER_SETENA_22                 (0x00400000U << NVIC_ISER_SETENA_Pos) /*!< 0x00400000 */
  7571. #define NVIC_ISER_SETENA_23                 (0x00800000U << NVIC_ISER_SETENA_Pos) /*!< 0x00800000 */
  7572. #define NVIC_ISER_SETENA_24                 (0x01000000U << NVIC_ISER_SETENA_Pos) /*!< 0x01000000 */
  7573. #define NVIC_ISER_SETENA_25                 (0x02000000U << NVIC_ISER_SETENA_Pos) /*!< 0x02000000 */
  7574. #define NVIC_ISER_SETENA_26                 (0x04000000U << NVIC_ISER_SETENA_Pos) /*!< 0x04000000 */
  7575. #define NVIC_ISER_SETENA_27                 (0x08000000U << NVIC_ISER_SETENA_Pos) /*!< 0x08000000 */
  7576. #define NVIC_ISER_SETENA_28                 (0x10000000U << NVIC_ISER_SETENA_Pos) /*!< 0x10000000 */
  7577. #define NVIC_ISER_SETENA_29                 (0x20000000U << NVIC_ISER_SETENA_Pos) /*!< 0x20000000 */
  7578. #define NVIC_ISER_SETENA_30                 (0x40000000U << NVIC_ISER_SETENA_Pos) /*!< 0x40000000 */
  7579. #define NVIC_ISER_SETENA_31                 (0x80000000U << NVIC_ISER_SETENA_Pos) /*!< 0x80000000 */
  7580.  
  7581. /******************  Bit definition for NVIC_ICER register  *******************/
  7582. #define NVIC_ICER_CLRENA_Pos                (0U)                              
  7583. #define NVIC_ICER_CLRENA_Msk                (0xFFFFFFFFU << NVIC_ICER_CLRENA_Pos) /*!< 0xFFFFFFFF */
  7584. #define NVIC_ICER_CLRENA                    NVIC_ICER_CLRENA_Msk               /*!< Interrupt clear-enable bits */
  7585. #define NVIC_ICER_CLRENA_0                  (0x00000001U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000001 */
  7586. #define NVIC_ICER_CLRENA_1                  (0x00000002U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000002 */
  7587. #define NVIC_ICER_CLRENA_2                  (0x00000004U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000004 */
  7588. #define NVIC_ICER_CLRENA_3                  (0x00000008U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000008 */
  7589. #define NVIC_ICER_CLRENA_4                  (0x00000010U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000010 */
  7590. #define NVIC_ICER_CLRENA_5                  (0x00000020U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000020 */
  7591. #define NVIC_ICER_CLRENA_6                  (0x00000040U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000040 */
  7592. #define NVIC_ICER_CLRENA_7                  (0x00000080U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000080 */
  7593. #define NVIC_ICER_CLRENA_8                  (0x00000100U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000100 */
  7594. #define NVIC_ICER_CLRENA_9                  (0x00000200U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000200 */
  7595. #define NVIC_ICER_CLRENA_10                 (0x00000400U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000400 */
  7596. #define NVIC_ICER_CLRENA_11                 (0x00000800U << NVIC_ICER_CLRENA_Pos) /*!< 0x00000800 */
  7597. #define NVIC_ICER_CLRENA_12                 (0x00001000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00001000 */
  7598. #define NVIC_ICER_CLRENA_13                 (0x00002000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00002000 */
  7599. #define NVIC_ICER_CLRENA_14                 (0x00004000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00004000 */
  7600. #define NVIC_ICER_CLRENA_15                 (0x00008000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00008000 */
  7601. #define NVIC_ICER_CLRENA_16                 (0x00010000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00010000 */
  7602. #define NVIC_ICER_CLRENA_17                 (0x00020000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00020000 */
  7603. #define NVIC_ICER_CLRENA_18                 (0x00040000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00040000 */
  7604. #define NVIC_ICER_CLRENA_19                 (0x00080000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00080000 */
  7605. #define NVIC_ICER_CLRENA_20                 (0x00100000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00100000 */
  7606. #define NVIC_ICER_CLRENA_21                 (0x00200000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00200000 */
  7607. #define NVIC_ICER_CLRENA_22                 (0x00400000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00400000 */
  7608. #define NVIC_ICER_CLRENA_23                 (0x00800000U << NVIC_ICER_CLRENA_Pos) /*!< 0x00800000 */
  7609. #define NVIC_ICER_CLRENA_24                 (0x01000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x01000000 */
  7610. #define NVIC_ICER_CLRENA_25                 (0x02000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x02000000 */
  7611. #define NVIC_ICER_CLRENA_26                 (0x04000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x04000000 */
  7612. #define NVIC_ICER_CLRENA_27                 (0x08000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x08000000 */
  7613. #define NVIC_ICER_CLRENA_28                 (0x10000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x10000000 */
  7614. #define NVIC_ICER_CLRENA_29                 (0x20000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x20000000 */
  7615. #define NVIC_ICER_CLRENA_30                 (0x40000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x40000000 */
  7616. #define NVIC_ICER_CLRENA_31                 (0x80000000U << NVIC_ICER_CLRENA_Pos) /*!< 0x80000000 */
  7617.  
  7618. /******************  Bit definition for NVIC_ISPR register  *******************/
  7619. #define NVIC_ISPR_SETPEND_Pos               (0U)                              
  7620. #define NVIC_ISPR_SETPEND_Msk               (0xFFFFFFFFU << NVIC_ISPR_SETPEND_Pos) /*!< 0xFFFFFFFF */
  7621. #define NVIC_ISPR_SETPEND                   NVIC_ISPR_SETPEND_Msk              /*!< Interrupt set-pending bits */
  7622. #define NVIC_ISPR_SETPEND_0                 (0x00000001U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000001 */
  7623. #define NVIC_ISPR_SETPEND_1                 (0x00000002U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000002 */
  7624. #define NVIC_ISPR_SETPEND_2                 (0x00000004U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000004 */
  7625. #define NVIC_ISPR_SETPEND_3                 (0x00000008U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000008 */
  7626. #define NVIC_ISPR_SETPEND_4                 (0x00000010U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000010 */
  7627. #define NVIC_ISPR_SETPEND_5                 (0x00000020U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000020 */
  7628. #define NVIC_ISPR_SETPEND_6                 (0x00000040U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000040 */
  7629. #define NVIC_ISPR_SETPEND_7                 (0x00000080U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000080 */
  7630. #define NVIC_ISPR_SETPEND_8                 (0x00000100U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000100 */
  7631. #define NVIC_ISPR_SETPEND_9                 (0x00000200U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000200 */
  7632. #define NVIC_ISPR_SETPEND_10                (0x00000400U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000400 */
  7633. #define NVIC_ISPR_SETPEND_11                (0x00000800U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00000800 */
  7634. #define NVIC_ISPR_SETPEND_12                (0x00001000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00001000 */
  7635. #define NVIC_ISPR_SETPEND_13                (0x00002000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00002000 */
  7636. #define NVIC_ISPR_SETPEND_14                (0x00004000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00004000 */
  7637. #define NVIC_ISPR_SETPEND_15                (0x00008000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00008000 */
  7638. #define NVIC_ISPR_SETPEND_16                (0x00010000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00010000 */
  7639. #define NVIC_ISPR_SETPEND_17                (0x00020000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00020000 */
  7640. #define NVIC_ISPR_SETPEND_18                (0x00040000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00040000 */
  7641. #define NVIC_ISPR_SETPEND_19                (0x00080000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00080000 */
  7642. #define NVIC_ISPR_SETPEND_20                (0x00100000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00100000 */
  7643. #define NVIC_ISPR_SETPEND_21                (0x00200000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00200000 */
  7644. #define NVIC_ISPR_SETPEND_22                (0x00400000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00400000 */
  7645. #define NVIC_ISPR_SETPEND_23                (0x00800000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x00800000 */
  7646. #define NVIC_ISPR_SETPEND_24                (0x01000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x01000000 */
  7647. #define NVIC_ISPR_SETPEND_25                (0x02000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x02000000 */
  7648. #define NVIC_ISPR_SETPEND_26                (0x04000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x04000000 */
  7649. #define NVIC_ISPR_SETPEND_27                (0x08000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x08000000 */
  7650. #define NVIC_ISPR_SETPEND_28                (0x10000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x10000000 */
  7651. #define NVIC_ISPR_SETPEND_29                (0x20000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x20000000 */
  7652. #define NVIC_ISPR_SETPEND_30                (0x40000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x40000000 */
  7653. #define NVIC_ISPR_SETPEND_31                (0x80000000U << NVIC_ISPR_SETPEND_Pos) /*!< 0x80000000 */
  7654.  
  7655. /******************  Bit definition for NVIC_ICPR register  *******************/
  7656. #define NVIC_ICPR_CLRPEND_Pos               (0U)                              
  7657. #define NVIC_ICPR_CLRPEND_Msk               (0xFFFFFFFFU << NVIC_ICPR_CLRPEND_Pos) /*!< 0xFFFFFFFF */
  7658. #define NVIC_ICPR_CLRPEND                   NVIC_ICPR_CLRPEND_Msk              /*!< Interrupt clear-pending bits */
  7659. #define NVIC_ICPR_CLRPEND_0                 (0x00000001U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000001 */
  7660. #define NVIC_ICPR_CLRPEND_1                 (0x00000002U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000002 */
  7661. #define NVIC_ICPR_CLRPEND_2                 (0x00000004U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000004 */
  7662. #define NVIC_ICPR_CLRPEND_3                 (0x00000008U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000008 */
  7663. #define NVIC_ICPR_CLRPEND_4                 (0x00000010U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000010 */
  7664. #define NVIC_ICPR_CLRPEND_5                 (0x00000020U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000020 */
  7665. #define NVIC_ICPR_CLRPEND_6                 (0x00000040U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000040 */
  7666. #define NVIC_ICPR_CLRPEND_7                 (0x00000080U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000080 */
  7667. #define NVIC_ICPR_CLRPEND_8                 (0x00000100U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000100 */
  7668. #define NVIC_ICPR_CLRPEND_9                 (0x00000200U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000200 */
  7669. #define NVIC_ICPR_CLRPEND_10                (0x00000400U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000400 */
  7670. #define NVIC_ICPR_CLRPEND_11                (0x00000800U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00000800 */
  7671. #define NVIC_ICPR_CLRPEND_12                (0x00001000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00001000 */
  7672. #define NVIC_ICPR_CLRPEND_13                (0x00002000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00002000 */
  7673. #define NVIC_ICPR_CLRPEND_14                (0x00004000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00004000 */
  7674. #define NVIC_ICPR_CLRPEND_15                (0x00008000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00008000 */
  7675. #define NVIC_ICPR_CLRPEND_16                (0x00010000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00010000 */
  7676. #define NVIC_ICPR_CLRPEND_17                (0x00020000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00020000 */
  7677. #define NVIC_ICPR_CLRPEND_18                (0x00040000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00040000 */
  7678. #define NVIC_ICPR_CLRPEND_19                (0x00080000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00080000 */
  7679. #define NVIC_ICPR_CLRPEND_20                (0x00100000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00100000 */
  7680. #define NVIC_ICPR_CLRPEND_21                (0x00200000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00200000 */
  7681. #define NVIC_ICPR_CLRPEND_22                (0x00400000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00400000 */
  7682. #define NVIC_ICPR_CLRPEND_23                (0x00800000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x00800000 */
  7683. #define NVIC_ICPR_CLRPEND_24                (0x01000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x01000000 */
  7684. #define NVIC_ICPR_CLRPEND_25                (0x02000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x02000000 */
  7685. #define NVIC_ICPR_CLRPEND_26                (0x04000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x04000000 */
  7686. #define NVIC_ICPR_CLRPEND_27                (0x08000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x08000000 */
  7687. #define NVIC_ICPR_CLRPEND_28                (0x10000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x10000000 */
  7688. #define NVIC_ICPR_CLRPEND_29                (0x20000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x20000000 */
  7689. #define NVIC_ICPR_CLRPEND_30                (0x40000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x40000000 */
  7690. #define NVIC_ICPR_CLRPEND_31                (0x80000000U << NVIC_ICPR_CLRPEND_Pos) /*!< 0x80000000 */
  7691.  
  7692. /******************  Bit definition for NVIC_IABR register  *******************/
  7693. #define NVIC_IABR_ACTIVE_Pos                (0U)                              
  7694. #define NVIC_IABR_ACTIVE_Msk                (0xFFFFFFFFU << NVIC_IABR_ACTIVE_Pos) /*!< 0xFFFFFFFF */
  7695. #define NVIC_IABR_ACTIVE                    NVIC_IABR_ACTIVE_Msk               /*!< Interrupt active flags */
  7696. #define NVIC_IABR_ACTIVE_0                  (0x00000001U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000001 */
  7697. #define NVIC_IABR_ACTIVE_1                  (0x00000002U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000002 */
  7698. #define NVIC_IABR_ACTIVE_2                  (0x00000004U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000004 */
  7699. #define NVIC_IABR_ACTIVE_3                  (0x00000008U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000008 */
  7700. #define NVIC_IABR_ACTIVE_4                  (0x00000010U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000010 */
  7701. #define NVIC_IABR_ACTIVE_5                  (0x00000020U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000020 */
  7702. #define NVIC_IABR_ACTIVE_6                  (0x00000040U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000040 */
  7703. #define NVIC_IABR_ACTIVE_7                  (0x00000080U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000080 */
  7704. #define NVIC_IABR_ACTIVE_8                  (0x00000100U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000100 */
  7705. #define NVIC_IABR_ACTIVE_9                  (0x00000200U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000200 */
  7706. #define NVIC_IABR_ACTIVE_10                 (0x00000400U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000400 */
  7707. #define NVIC_IABR_ACTIVE_11                 (0x00000800U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00000800 */
  7708. #define NVIC_IABR_ACTIVE_12                 (0x00001000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00001000 */
  7709. #define NVIC_IABR_ACTIVE_13                 (0x00002000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00002000 */
  7710. #define NVIC_IABR_ACTIVE_14                 (0x00004000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00004000 */
  7711. #define NVIC_IABR_ACTIVE_15                 (0x00008000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00008000 */
  7712. #define NVIC_IABR_ACTIVE_16                 (0x00010000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00010000 */
  7713. #define NVIC_IABR_ACTIVE_17                 (0x00020000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00020000 */
  7714. #define NVIC_IABR_ACTIVE_18                 (0x00040000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00040000 */
  7715. #define NVIC_IABR_ACTIVE_19                 (0x00080000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00080000 */
  7716. #define NVIC_IABR_ACTIVE_20                 (0x00100000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00100000 */
  7717. #define NVIC_IABR_ACTIVE_21                 (0x00200000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00200000 */
  7718. #define NVIC_IABR_ACTIVE_22                 (0x00400000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00400000 */
  7719. #define NVIC_IABR_ACTIVE_23                 (0x00800000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x00800000 */
  7720. #define NVIC_IABR_ACTIVE_24                 (0x01000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x01000000 */
  7721. #define NVIC_IABR_ACTIVE_25                 (0x02000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x02000000 */
  7722. #define NVIC_IABR_ACTIVE_26                 (0x04000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x04000000 */
  7723. #define NVIC_IABR_ACTIVE_27                 (0x08000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x08000000 */
  7724. #define NVIC_IABR_ACTIVE_28                 (0x10000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x10000000 */
  7725. #define NVIC_IABR_ACTIVE_29                 (0x20000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x20000000 */
  7726. #define NVIC_IABR_ACTIVE_30                 (0x40000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x40000000 */
  7727. #define NVIC_IABR_ACTIVE_31                 (0x80000000U << NVIC_IABR_ACTIVE_Pos) /*!< 0x80000000 */
  7728.  
  7729. /******************  Bit definition for NVIC_PRI0 register  *******************/
  7730. #define NVIC_IPR0_PRI_0                     (0x000000FFU)                      /*!< Priority of interrupt 0 */
  7731. #define NVIC_IPR0_PRI_1                     (0x0000FF00U)                      /*!< Priority of interrupt 1 */
  7732. #define NVIC_IPR0_PRI_2                     (0x00FF0000U)                      /*!< Priority of interrupt 2 */
  7733. #define NVIC_IPR0_PRI_3                     (0xFF000000U)                      /*!< Priority of interrupt 3 */
  7734.  
  7735. /******************  Bit definition for NVIC_PRI1 register  *******************/
  7736. #define NVIC_IPR1_PRI_4                     (0x000000FFU)                      /*!< Priority of interrupt 4 */
  7737. #define NVIC_IPR1_PRI_5                     (0x0000FF00U)                      /*!< Priority of interrupt 5 */
  7738. #define NVIC_IPR1_PRI_6                     (0x00FF0000U)                      /*!< Priority of interrupt 6 */
  7739. #define NVIC_IPR1_PRI_7                     (0xFF000000U)                      /*!< Priority of interrupt 7 */
  7740.  
  7741. /******************  Bit definition for NVIC_PRI2 register  *******************/
  7742. #define NVIC_IPR2_PRI_8                     (0x000000FFU)                      /*!< Priority of interrupt 8 */
  7743. #define NVIC_IPR2_PRI_9                     (0x0000FF00U)                      /*!< Priority of interrupt 9 */
  7744. #define NVIC_IPR2_PRI_10                    (0x00FF0000U)                      /*!< Priority of interrupt 10 */
  7745. #define NVIC_IPR2_PRI_11                    (0xFF000000U)                      /*!< Priority of interrupt 11 */
  7746.  
  7747. /******************  Bit definition for NVIC_PRI3 register  *******************/
  7748. #define NVIC_IPR3_PRI_12                    (0x000000FFU)                      /*!< Priority of interrupt 12 */
  7749. #define NVIC_IPR3_PRI_13                    (0x0000FF00U)                      /*!< Priority of interrupt 13 */
  7750. #define NVIC_IPR3_PRI_14                    (0x00FF0000U)                      /*!< Priority of interrupt 14 */
  7751. #define NVIC_IPR3_PRI_15                    (0xFF000000U)                      /*!< Priority of interrupt 15 */
  7752.  
  7753. /******************  Bit definition for NVIC_PRI4 register  *******************/
  7754. #define NVIC_IPR4_PRI_16                    (0x000000FFU)                      /*!< Priority of interrupt 16 */
  7755. #define NVIC_IPR4_PRI_17                    (0x0000FF00U)                      /*!< Priority of interrupt 17 */
  7756. #define NVIC_IPR4_PRI_18                    (0x00FF0000U)                      /*!< Priority of interrupt 18 */
  7757. #define NVIC_IPR4_PRI_19                    (0xFF000000U)                      /*!< Priority of interrupt 19 */
  7758.  
  7759. /******************  Bit definition for NVIC_PRI5 register  *******************/
  7760. #define NVIC_IPR5_PRI_20                    (0x000000FFU)                      /*!< Priority of interrupt 20 */
  7761. #define NVIC_IPR5_PRI_21                    (0x0000FF00U)                      /*!< Priority of interrupt 21 */
  7762. #define NVIC_IPR5_PRI_22                    (0x00FF0000U)                      /*!< Priority of interrupt 22 */
  7763. #define NVIC_IPR5_PRI_23                    (0xFF000000U)                      /*!< Priority of interrupt 23 */
  7764.  
  7765. /******************  Bit definition for NVIC_PRI6 register  *******************/
  7766. #define NVIC_IPR6_PRI_24                    (0x000000FFU)                      /*!< Priority of interrupt 24 */
  7767. #define NVIC_IPR6_PRI_25                    (0x0000FF00U)                      /*!< Priority of interrupt 25 */
  7768. #define NVIC_IPR6_PRI_26                    (0x00FF0000U)                      /*!< Priority of interrupt 26 */
  7769. #define NVIC_IPR6_PRI_27                    (0xFF000000U)                      /*!< Priority of interrupt 27 */
  7770.  
  7771. /******************  Bit definition for NVIC_PRI7 register  *******************/
  7772. #define NVIC_IPR7_PRI_28                    (0x000000FFU)                      /*!< Priority of interrupt 28 */
  7773. #define NVIC_IPR7_PRI_29                    (0x0000FF00U)                      /*!< Priority of interrupt 29 */
  7774. #define NVIC_IPR7_PRI_30                    (0x00FF0000U)                      /*!< Priority of interrupt 30 */
  7775. #define NVIC_IPR7_PRI_31                    (0xFF000000U)                      /*!< Priority of interrupt 31 */
  7776.  
  7777. /******************  Bit definition for SCB_CPUID register  *******************/
  7778. #define SCB_CPUID_REVISION                  (0x0000000FU)                      /*!< Implementation defined revision number */
  7779. #define SCB_CPUID_PARTNO                    (0x0000FFF0U)                      /*!< Number of processor within serie */
  7780. #define SCB_CPUID_Constant                  (0x000F0000U)                      /*!< Reads as 0x0F */
  7781. #define SCB_CPUID_VARIANT                   (0x00F00000U)                      /*!< Implementation defined variant number */
  7782. #define SCB_CPUID_IMPLEMENTER               (0xFF000000U)                      /*!< Implementer code. ARM is 0x41 */
  7783.  
  7784. /*******************  Bit definition for SCB_ICSR register  *******************/
  7785. #define SCB_ICSR_VECTACTIVE                 (0x000001FFU)                      /*!< Active ISR number field */
  7786. #define SCB_ICSR_RETTOBASE                  (0x00000800U)                      /*!< All active exceptions minus the IPSR_current_exception yields the empty set */
  7787. #define SCB_ICSR_VECTPENDING                (0x003FF000U)                      /*!< Pending ISR number field */
  7788. #define SCB_ICSR_ISRPENDING                 (0x00400000U)                      /*!< Interrupt pending flag */
  7789. #define SCB_ICSR_ISRPREEMPT                 (0x00800000U)                      /*!< It indicates that a pending interrupt becomes active in the next running cycle */
  7790. #define SCB_ICSR_PENDSTCLR                  (0x02000000U)                      /*!< Clear pending SysTick bit */
  7791. #define SCB_ICSR_PENDSTSET                  (0x04000000U)                      /*!< Set pending SysTick bit */
  7792. #define SCB_ICSR_PENDSVCLR                  (0x08000000U)                      /*!< Clear pending pendSV bit */
  7793. #define SCB_ICSR_PENDSVSET                  (0x10000000U)                      /*!< Set pending pendSV bit */
  7794. #define SCB_ICSR_NMIPENDSET                 (0x80000000U)                      /*!< Set pending NMI bit */
  7795.  
  7796. /*******************  Bit definition for SCB_VTOR register  *******************/
  7797. #define SCB_VTOR_TBLOFF                     (0x1FFFFF80U)                      /*!< Vector table base offset field */
  7798. #define SCB_VTOR_TBLBASE                    (0x20000000U)                      /*!< Table base in code(0) or RAM(1) */
  7799.  
  7800. /*!<*****************  Bit definition for SCB_AIRCR register  *******************/
  7801. #define SCB_AIRCR_VECTRESET                 (0x00000001U)                      /*!< System Reset bit */
  7802. #define SCB_AIRCR_VECTCLRACTIVE             (0x00000002U)                      /*!< Clear active vector bit */
  7803. #define SCB_AIRCR_SYSRESETREQ               (0x00000004U)                      /*!< Requests chip control logic to generate a reset */
  7804.  
  7805. #define SCB_AIRCR_PRIGROUP                  (0x00000700U)                      /*!< PRIGROUP[2:0] bits (Priority group) */
  7806. #define SCB_AIRCR_PRIGROUP_0                (0x00000100U)                      /*!< Bit 0 */
  7807. #define SCB_AIRCR_PRIGROUP_1                (0x00000200U)                      /*!< Bit 1 */
  7808. #define SCB_AIRCR_PRIGROUP_2                (0x00000400U)                      /*!< Bit 2  */
  7809.  
  7810. /* prority group configuration */
  7811. #define SCB_AIRCR_PRIGROUP0                 (0x00000000U)                      /*!< Priority group=0 (7 bits of pre-emption priority, 1 bit of subpriority) */
  7812. #define SCB_AIRCR_PRIGROUP1                 (0x00000100U)                      /*!< Priority group=1 (6 bits of pre-emption priority, 2 bits of subpriority) */
  7813. #define SCB_AIRCR_PRIGROUP2                 (0x00000200U)                      /*!< Priority group=2 (5 bits of pre-emption priority, 3 bits of subpriority) */
  7814. #define SCB_AIRCR_PRIGROUP3                 (0x00000300U)                      /*!< Priority group=3 (4 bits of pre-emption priority, 4 bits of subpriority) */
  7815. #define SCB_AIRCR_PRIGROUP4                 (0x00000400U)                      /*!< Priority group=4 (3 bits of pre-emption priority, 5 bits of subpriority) */
  7816. #define SCB_AIRCR_PRIGROUP5                 (0x00000500U)                      /*!< Priority group=5 (2 bits of pre-emption priority, 6 bits of subpriority) */
  7817. #define SCB_AIRCR_PRIGROUP6                 (0x00000600U)                      /*!< Priority group=6 (1 bit of pre-emption priority, 7 bits of subpriority) */
  7818. #define SCB_AIRCR_PRIGROUP7                 (0x00000700U)                      /*!< Priority group=7 (no pre-emption priority, 8 bits of subpriority) */
  7819.  
  7820. #define SCB_AIRCR_ENDIANESS                 (0x00008000U)                      /*!< Data endianness bit */
  7821. #define SCB_AIRCR_VECTKEY                   (0xFFFF0000U)                      /*!< Register key (VECTKEY) - Reads as 0xFA05 (VECTKEYSTAT) */
  7822.  
  7823. /*******************  Bit definition for SCB_SCR register  ********************/
  7824. #define SCB_SCR_SLEEPONEXIT                 (0x00000002U)                      /*!< Sleep on exit bit */
  7825. #define SCB_SCR_SLEEPDEEP                   (0x00000004U)                      /*!< Sleep deep bit */
  7826. #define SCB_SCR_SEVONPEND                   (0x00000010U)                      /*!< Wake up from WFE */
  7827.  
  7828. /********************  Bit definition for SCB_CCR register  *******************/
  7829. #define SCB_CCR_NONBASETHRDENA              (0x00000001U)                      /*!< Thread mode can be entered from any level in Handler mode by controlled return value */
  7830. #define SCB_CCR_USERSETMPEND                (0x00000002U)                      /*!< Enables user code to write the Software Trigger Interrupt register to trigger (pend) a Main exception */
  7831. #define SCB_CCR_UNALIGN_TRP                 (0x00000008U)                      /*!< Trap for unaligned access */
  7832. #define SCB_CCR_DIV_0_TRP                   (0x00000010U)                      /*!< Trap on Divide by 0 */
  7833. #define SCB_CCR_BFHFNMIGN                   (0x00000100U)                      /*!< Handlers running at priority -1 and -2 */
  7834. #define SCB_CCR_STKALIGN                    (0x00000200U)                      /*!< On exception entry, the SP used prior to the exception is adjusted to be 8-byte aligned */
  7835.  
  7836. /*******************  Bit definition for SCB_SHPR register ********************/
  7837. #define SCB_SHPR_PRI_N_Pos                  (0U)                              
  7838. #define SCB_SHPR_PRI_N_Msk                  (0xFFU << SCB_SHPR_PRI_N_Pos)      /*!< 0x000000FF */
  7839. #define SCB_SHPR_PRI_N                      SCB_SHPR_PRI_N_Msk                 /*!< Priority of system handler 4,8, and 12. Mem Manage, reserved and Debug Monitor */
  7840. #define SCB_SHPR_PRI_N1_Pos                 (8U)                              
  7841. #define SCB_SHPR_PRI_N1_Msk                 (0xFFU << SCB_SHPR_PRI_N1_Pos)     /*!< 0x0000FF00 */
  7842. #define SCB_SHPR_PRI_N1                     SCB_SHPR_PRI_N1_Msk                /*!< Priority of system handler 5,9, and 13. Bus Fault, reserved and reserved */
  7843. #define SCB_SHPR_PRI_N2_Pos                 (16U)                              
  7844. #define SCB_SHPR_PRI_N2_Msk                 (0xFFU << SCB_SHPR_PRI_N2_Pos)     /*!< 0x00FF0000 */
  7845. #define SCB_SHPR_PRI_N2                     SCB_SHPR_PRI_N2_Msk                /*!< Priority of system handler 6,10, and 14. Usage Fault, reserved and PendSV */
  7846. #define SCB_SHPR_PRI_N3_Pos                 (24U)                              
  7847. #define SCB_SHPR_PRI_N3_Msk                 (0xFFU << SCB_SHPR_PRI_N3_Pos)     /*!< 0xFF000000 */
  7848. #define SCB_SHPR_PRI_N3                     SCB_SHPR_PRI_N3_Msk                /*!< Priority of system handler 7,11, and 15. Reserved, SVCall and SysTick */
  7849.  
  7850. /******************  Bit definition for SCB_SHCSR register  *******************/
  7851. #define SCB_SHCSR_MEMFAULTACT               (0x00000001U)                      /*!< MemManage is active */
  7852. #define SCB_SHCSR_BUSFAULTACT               (0x00000002U)                      /*!< BusFault is active */
  7853. #define SCB_SHCSR_USGFAULTACT               (0x00000008U)                      /*!< UsageFault is active */
  7854. #define SCB_SHCSR_SVCALLACT                 (0x00000080U)                      /*!< SVCall is active */
  7855. #define SCB_SHCSR_MONITORACT                (0x00000100U)                      /*!< Monitor is active */
  7856. #define SCB_SHCSR_PENDSVACT                 (0x00000400U)                      /*!< PendSV is active */
  7857. #define SCB_SHCSR_SYSTICKACT                (0x00000800U)                      /*!< SysTick is active */
  7858. #define SCB_SHCSR_USGFAULTPENDED            (0x00001000U)                      /*!< Usage Fault is pended */
  7859. #define SCB_SHCSR_MEMFAULTPENDED            (0x00002000U)                      /*!< MemManage is pended */
  7860. #define SCB_SHCSR_BUSFAULTPENDED            (0x00004000U)                      /*!< Bus Fault is pended */
  7861. #define SCB_SHCSR_SVCALLPENDED              (0x00008000U)                      /*!< SVCall is pended */
  7862. #define SCB_SHCSR_MEMFAULTENA               (0x00010000U)                      /*!< MemManage enable */
  7863. #define SCB_SHCSR_BUSFAULTENA               (0x00020000U)                      /*!< Bus Fault enable */
  7864. #define SCB_SHCSR_USGFAULTENA               (0x00040000U)                      /*!< UsageFault enable */
  7865.  
  7866. /*******************  Bit definition for SCB_CFSR register  *******************/
  7867. /*!< MFSR */
  7868. #define SCB_CFSR_IACCVIOL_Pos               (0U)                              
  7869. #define SCB_CFSR_IACCVIOL_Msk               (0x1U << SCB_CFSR_IACCVIOL_Pos)    /*!< 0x00000001 */
  7870. #define SCB_CFSR_IACCVIOL                   SCB_CFSR_IACCVIOL_Msk              /*!< Instruction access violation */
  7871. #define SCB_CFSR_DACCVIOL_Pos               (1U)                              
  7872. #define SCB_CFSR_DACCVIOL_Msk               (0x1U << SCB_CFSR_DACCVIOL_Pos)    /*!< 0x00000002 */
  7873. #define SCB_CFSR_DACCVIOL                   SCB_CFSR_DACCVIOL_Msk              /*!< Data access violation */
  7874. #define SCB_CFSR_MUNSTKERR_Pos              (3U)                              
  7875. #define SCB_CFSR_MUNSTKERR_Msk              (0x1U << SCB_CFSR_MUNSTKERR_Pos)   /*!< 0x00000008 */
  7876. #define SCB_CFSR_MUNSTKERR                  SCB_CFSR_MUNSTKERR_Msk             /*!< Unstacking error */
  7877. #define SCB_CFSR_MSTKERR_Pos                (4U)                              
  7878. #define SCB_CFSR_MSTKERR_Msk                (0x1U << SCB_CFSR_MSTKERR_Pos)     /*!< 0x00000010 */
  7879. #define SCB_CFSR_MSTKERR                    SCB_CFSR_MSTKERR_Msk               /*!< Stacking error */
  7880. #define SCB_CFSR_MMARVALID_Pos              (7U)                              
  7881. #define SCB_CFSR_MMARVALID_Msk              (0x1U << SCB_CFSR_MMARVALID_Pos)   /*!< 0x00000080 */
  7882. #define SCB_CFSR_MMARVALID                  SCB_CFSR_MMARVALID_Msk             /*!< Memory Manage Address Register address valid flag */
  7883. /*!< BFSR */
  7884. #define SCB_CFSR_IBUSERR_Pos                (8U)                              
  7885. #define SCB_CFSR_IBUSERR_Msk                (0x1U << SCB_CFSR_IBUSERR_Pos)     /*!< 0x00000100 */
  7886. #define SCB_CFSR_IBUSERR                    SCB_CFSR_IBUSERR_Msk               /*!< Instruction bus error flag */
  7887. #define SCB_CFSR_PRECISERR_Pos              (9U)                              
  7888. #define SCB_CFSR_PRECISERR_Msk              (0x1U << SCB_CFSR_PRECISERR_Pos)   /*!< 0x00000200 */
  7889. #define SCB_CFSR_PRECISERR                  SCB_CFSR_PRECISERR_Msk             /*!< Precise data bus error */
  7890. #define SCB_CFSR_IMPRECISERR_Pos            (10U)                              
  7891. #define SCB_CFSR_IMPRECISERR_Msk            (0x1U << SCB_CFSR_IMPRECISERR_Pos) /*!< 0x00000400 */
  7892. #define SCB_CFSR_IMPRECISERR                SCB_CFSR_IMPRECISERR_Msk           /*!< Imprecise data bus error */
  7893. #define SCB_CFSR_UNSTKERR_Pos               (11U)                              
  7894. #define SCB_CFSR_UNSTKERR_Msk               (0x1U << SCB_CFSR_UNSTKERR_Pos)    /*!< 0x00000800 */
  7895. #define SCB_CFSR_UNSTKERR                   SCB_CFSR_UNSTKERR_Msk              /*!< Unstacking error */
  7896. #define SCB_CFSR_STKERR_Pos                 (12U)                              
  7897. #define SCB_CFSR_STKERR_Msk                 (0x1U << SCB_CFSR_STKERR_Pos)      /*!< 0x00001000 */
  7898. #define SCB_CFSR_STKERR                     SCB_CFSR_STKERR_Msk                /*!< Stacking error */
  7899. #define SCB_CFSR_BFARVALID_Pos              (15U)                              
  7900. #define SCB_CFSR_BFARVALID_Msk              (0x1U << SCB_CFSR_BFARVALID_Pos)   /*!< 0x00008000 */
  7901. #define SCB_CFSR_BFARVALID                  SCB_CFSR_BFARVALID_Msk             /*!< Bus Fault Address Register address valid flag */
  7902. /*!< UFSR */
  7903. #define SCB_CFSR_UNDEFINSTR_Pos             (16U)                              
  7904. #define SCB_CFSR_UNDEFINSTR_Msk             (0x1U << SCB_CFSR_UNDEFINSTR_Pos)  /*!< 0x00010000 */
  7905. #define SCB_CFSR_UNDEFINSTR                 SCB_CFSR_UNDEFINSTR_Msk            /*!< The processor attempt to excecute an undefined instruction */
  7906. #define SCB_CFSR_INVSTATE_Pos               (17U)                              
  7907. #define SCB_CFSR_INVSTATE_Msk               (0x1U << SCB_CFSR_INVSTATE_Pos)    /*!< 0x00020000 */
  7908. #define SCB_CFSR_INVSTATE                   SCB_CFSR_INVSTATE_Msk              /*!< Invalid combination of EPSR and instruction */
  7909. #define SCB_CFSR_INVPC_Pos                  (18U)                              
  7910. #define SCB_CFSR_INVPC_Msk                  (0x1U << SCB_CFSR_INVPC_Pos)       /*!< 0x00040000 */
  7911. #define SCB_CFSR_INVPC                      SCB_CFSR_INVPC_Msk                 /*!< Attempt to load EXC_RETURN into pc illegally */
  7912. #define SCB_CFSR_NOCP_Pos                   (19U)                              
  7913. #define SCB_CFSR_NOCP_Msk                   (0x1U << SCB_CFSR_NOCP_Pos)        /*!< 0x00080000 */
  7914. #define SCB_CFSR_NOCP                       SCB_CFSR_NOCP_Msk                  /*!< Attempt to use a coprocessor instruction */
  7915. #define SCB_CFSR_UNALIGNED_Pos              (24U)                              
  7916. #define SCB_CFSR_UNALIGNED_Msk              (0x1U << SCB_CFSR_UNALIGNED_Pos)   /*!< 0x01000000 */
  7917. #define SCB_CFSR_UNALIGNED                  SCB_CFSR_UNALIGNED_Msk             /*!< Fault occurs when there is an attempt to make an unaligned memory access */
  7918. #define SCB_CFSR_DIVBYZERO_Pos              (25U)                              
  7919. #define SCB_CFSR_DIVBYZERO_Msk              (0x1U << SCB_CFSR_DIVBYZERO_Pos)   /*!< 0x02000000 */
  7920. #define SCB_CFSR_DIVBYZERO                  SCB_CFSR_DIVBYZERO_Msk             /*!< Fault occurs when SDIV or DIV instruction is used with a divisor of 0 */
  7921.  
  7922. /*******************  Bit definition for SCB_HFSR register  *******************/
  7923. #define SCB_HFSR_VECTTBL                    (0x00000002U)                      /*!< Fault occures because of vector table read on exception processing */
  7924. #define SCB_HFSR_FORCED                     (0x40000000U)                      /*!< Hard Fault activated when a configurable Fault was received and cannot activate */
  7925. #define SCB_HFSR_DEBUGEVT                   (0x80000000U)                      /*!< Fault related to debug */
  7926.  
  7927. /*******************  Bit definition for SCB_DFSR register  *******************/
  7928. #define SCB_DFSR_HALTED                     (0x00000001U)                      /*!< Halt request flag */
  7929. #define SCB_DFSR_BKPT                       (0x00000002U)                      /*!< BKPT flag */
  7930. #define SCB_DFSR_DWTTRAP                    (0x00000004U)                      /*!< Data Watchpoint and Trace (DWT) flag */
  7931. #define SCB_DFSR_VCATCH                     (0x00000008U)                      /*!< Vector catch flag */
  7932. #define SCB_DFSR_EXTERNAL                   (0x00000010U)                      /*!< External debug request flag */
  7933.  
  7934. /*******************  Bit definition for SCB_MMFAR register  ******************/
  7935. #define SCB_MMFAR_ADDRESS_Pos               (0U)                              
  7936. #define SCB_MMFAR_ADDRESS_Msk               (0xFFFFFFFFU << SCB_MMFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  7937. #define SCB_MMFAR_ADDRESS                   SCB_MMFAR_ADDRESS_Msk              /*!< Mem Manage fault address field */
  7938.  
  7939. /*******************  Bit definition for SCB_BFAR register  *******************/
  7940. #define SCB_BFAR_ADDRESS_Pos                (0U)                              
  7941. #define SCB_BFAR_ADDRESS_Msk                (0xFFFFFFFFU << SCB_BFAR_ADDRESS_Pos) /*!< 0xFFFFFFFF */
  7942. #define SCB_BFAR_ADDRESS                    SCB_BFAR_ADDRESS_Msk               /*!< Bus fault address field */
  7943.  
  7944. /*******************  Bit definition for SCB_afsr register  *******************/
  7945. #define SCB_AFSR_IMPDEF_Pos                 (0U)                              
  7946. #define SCB_AFSR_IMPDEF_Msk                 (0xFFFFFFFFU << SCB_AFSR_IMPDEF_Pos) /*!< 0xFFFFFFFF */
  7947. #define SCB_AFSR_IMPDEF                     SCB_AFSR_IMPDEF_Msk                /*!< Implementation defined */
  7948. /**
  7949.   * @}
  7950.   */
  7951.  
  7952.  /**
  7953.   * @}
  7954.   */
  7955. /** @addtogroup Exported_macro
  7956.   * @{
  7957.   */
  7958.      
  7959. /****************************** ADC Instances *********************************/
  7960. #define IS_ADC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
  7961.  
  7962. #define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC1_COMMON)
  7963.  
  7964. /******************************** COMP Instances ******************************/
  7965. #define IS_COMP_ALL_INSTANCE(INSTANCE) (((INSTANCE) == COMP1) || \
  7966.                                         ((INSTANCE) == COMP2))
  7967.  
  7968. #define IS_COMP_COMMON_INSTANCE(COMMON_INSTANCE) ((COMMON_INSTANCE) == COMP12_COMMON)
  7969.  
  7970. /****************************** CRC Instances *********************************/
  7971. #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
  7972.  
  7973. /****************************** DAC Instances *********************************/
  7974. #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
  7975.  
  7976. /****************************** DMA Instances *********************************/
  7977. #define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
  7978.                                        ((INSTANCE) == DMA1_Channel2) || \
  7979.                                        ((INSTANCE) == DMA1_Channel3) || \
  7980.                                        ((INSTANCE) == DMA1_Channel4) || \
  7981.                                        ((INSTANCE) == DMA1_Channel5) || \
  7982.                                        ((INSTANCE) == DMA1_Channel6) || \
  7983.                                        ((INSTANCE) == DMA1_Channel7))
  7984.  
  7985. /******************************* GPIO Instances *******************************/
  7986. #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
  7987.                                         ((INSTANCE) == GPIOB) || \
  7988.                                         ((INSTANCE) == GPIOC) || \
  7989.                                         ((INSTANCE) == GPIOD) || \
  7990.                                         ((INSTANCE) == GPIOE) || \
  7991.                                         ((INSTANCE) == GPIOH))
  7992.  
  7993. /**************************** GPIO Alternate Function Instances ***************/
  7994. #define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  7995.  
  7996. /**************************** GPIO Lock Instances *****************************/
  7997. /* On L1, all GPIO Bank support the Lock mechanism */
  7998. #define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
  7999.  
  8000. /******************************** I2C Instances *******************************/
  8001. #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
  8002.                                        ((INSTANCE) == I2C2))
  8003.  
  8004. /****************************** SMBUS Instances *******************************/
  8005. #define IS_SMBUS_ALL_INSTANCE(INSTANCE) IS_I2C_ALL_INSTANCE(INSTANCE)
  8006.  
  8007. /****************************** IWDG Instances ********************************/
  8008. #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
  8009.  
  8010. /****************************** RTC Instances *********************************/
  8011. #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
  8012.  
  8013. /******************************** SPI Instances *******************************/
  8014. #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
  8015.                                        ((INSTANCE) == SPI2))
  8016.  
  8017. /****************************** TIM Instances *********************************/
  8018.  
  8019. #define IS_TIM_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  8020.                                    ((INSTANCE) == TIM3)    || \
  8021.                                    ((INSTANCE) == TIM4)    || \
  8022.                                    ((INSTANCE) == TIM6)    || \
  8023.                                    ((INSTANCE) == TIM7)    || \
  8024.                                    ((INSTANCE) == TIM9)    || \
  8025.                                    ((INSTANCE) == TIM10)   || \
  8026.                                    ((INSTANCE) == TIM11))
  8027.  
  8028. #define IS_TIM_CC1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8029.                                        ((INSTANCE) == TIM3)  || \
  8030.                                        ((INSTANCE) == TIM4)  || \
  8031.                                        ((INSTANCE) == TIM9)  || \
  8032.                                        ((INSTANCE) == TIM10) || \
  8033.                                        ((INSTANCE) == TIM11))
  8034.  
  8035. #define IS_TIM_CC2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8036.                                        ((INSTANCE) == TIM3)  || \
  8037.                                        ((INSTANCE) == TIM4)  || \
  8038.                                        ((INSTANCE) == TIM9))
  8039.  
  8040. #define IS_TIM_CC3_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8041.                                        ((INSTANCE) == TIM3)  || \
  8042.                                        ((INSTANCE) == TIM4))
  8043.  
  8044. #define IS_TIM_CC4_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8045.                                        ((INSTANCE) == TIM3)  || \
  8046.                                        ((INSTANCE) == TIM4))
  8047.  
  8048. #define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8049.                                                         ((INSTANCE) == TIM3)  || \
  8050.                                                         ((INSTANCE) == TIM4)  || \
  8051.                                                         ((INSTANCE) == TIM9))
  8052.  
  8053. #define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8054.                                                         ((INSTANCE) == TIM3)  || \
  8055.                                                         ((INSTANCE) == TIM4)  || \
  8056.                                                         ((INSTANCE) == TIM9)  || \
  8057.                                                         ((INSTANCE) == TIM10) || \
  8058.                                                         ((INSTANCE) == TIM11))
  8059.  
  8060. #define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8061.                                                    ((INSTANCE) == TIM3)  || \
  8062.                                                    ((INSTANCE) == TIM4)  || \
  8063.                                                    ((INSTANCE) == TIM9))
  8064.  
  8065. #define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8066.                                                     ((INSTANCE) == TIM3)  || \
  8067.                                                     ((INSTANCE) == TIM4)  || \
  8068.                                                     ((INSTANCE) == TIM9))
  8069.  
  8070. #define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8071.                                                 ((INSTANCE) == TIM3)  || \
  8072.                                                 ((INSTANCE) == TIM4))
  8073.  
  8074. #define IS_TIM_XOR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8075.                                        ((INSTANCE) == TIM3)  || \
  8076.                                        ((INSTANCE) == TIM4))
  8077.  
  8078. #define IS_TIM_MASTER_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8079.                                           ((INSTANCE) == TIM3)  || \
  8080.                                           ((INSTANCE) == TIM4)  || \
  8081.                                           ((INSTANCE) == TIM6)  || \
  8082.                                           ((INSTANCE) == TIM7)  || \
  8083.                                           ((INSTANCE) == TIM9))
  8084.  
  8085. #define IS_TIM_SLAVE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8086.                                          ((INSTANCE) == TIM3)  || \
  8087.                                          ((INSTANCE) == TIM4)  || \
  8088.                                          ((INSTANCE) == TIM9))
  8089.  
  8090. #define IS_TIM_DMABURST_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8091.                                             ((INSTANCE) == TIM3)  || \
  8092.                                             ((INSTANCE) == TIM4))
  8093.  
  8094. #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
  8095.     ((((INSTANCE) == TIM2) &&                   \
  8096.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  8097.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  8098.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  8099.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  8100.     ||                                         \
  8101.     (((INSTANCE) == TIM3) &&                   \
  8102.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  8103.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  8104.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  8105.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  8106.     ||                                         \
  8107.     (((INSTANCE) == TIM4) &&                   \
  8108.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  8109.       ((CHANNEL) == TIM_CHANNEL_2) ||          \
  8110.       ((CHANNEL) == TIM_CHANNEL_3) ||          \
  8111.       ((CHANNEL) == TIM_CHANNEL_4)))           \
  8112.     ||                                         \
  8113.     (((INSTANCE) == TIM9) &&                  \
  8114.      (((CHANNEL) == TIM_CHANNEL_1) ||          \
  8115.       ((CHANNEL) == TIM_CHANNEL_2)))           \
  8116.     ||                                         \
  8117.     (((INSTANCE) == TIM10) &&                  \
  8118.      (((CHANNEL) == TIM_CHANNEL_1)))           \
  8119.     ||                                         \
  8120.     (((INSTANCE) == TIM11) &&                  \
  8121.      (((CHANNEL) == TIM_CHANNEL_1))))
  8122.  
  8123. #define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8124.                                                   ((INSTANCE) == TIM3)  || \
  8125.                                                   ((INSTANCE) == TIM4)  || \
  8126.                                                   ((INSTANCE) == TIM9)  || \
  8127.                                                   ((INSTANCE) == TIM10) || \
  8128.                                                   ((INSTANCE) == TIM11))
  8129.  
  8130. #define IS_TIM_DMA_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  8131.                                        ((INSTANCE) == TIM3)    || \
  8132.                                        ((INSTANCE) == TIM4)    || \
  8133.                                        ((INSTANCE) == TIM6)    || \
  8134.                                        ((INSTANCE) == TIM7))
  8135.    
  8136. #define IS_TIM_DMA_CC_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8137.                                           ((INSTANCE) == TIM3)  || \
  8138.                                           ((INSTANCE) == TIM4))
  8139.  
  8140. #define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
  8141.                                                        ((INSTANCE) == TIM3)    || \
  8142.                                                        ((INSTANCE) == TIM4))
  8143.  
  8144. #define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
  8145.                                                      ((INSTANCE) == TIM3)  || \
  8146.                                                      ((INSTANCE) == TIM4))
  8147.  
  8148. #define IS_TIM_REMAP_INSTANCE(INSTANCE) (((INSTANCE) == TIM9)    || \
  8149.                                          ((INSTANCE) == TIM10)   || \
  8150.                                          ((INSTANCE) == TIM11))
  8151.  
  8152. /******************** USART Instances : Synchronous mode **********************/                                          
  8153. #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  8154.                                      ((INSTANCE) == USART2) || \
  8155.                                      ((INSTANCE) == USART3))
  8156.  
  8157. /******************** UART Instances : Asynchronous mode **********************/
  8158. #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  8159.                                     ((INSTANCE) == USART2) || \
  8160.                                     ((INSTANCE) == USART3))
  8161.  
  8162. /******************** UART Instances : Half-Duplex mode **********************/
  8163. #define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  8164.                                                  ((INSTANCE) == USART2) || \
  8165.                                                  ((INSTANCE) == USART3))                                      
  8166.  
  8167. /******************** UART Instances : LIN mode **********************/
  8168. #define IS_UART_LIN_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  8169.                                           ((INSTANCE) == USART2) || \
  8170.                                           ((INSTANCE) == USART3))
  8171.  
  8172. /****************** UART Instances : Hardware Flow control ********************/                                    
  8173. #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  8174.                                            ((INSTANCE) == USART2) || \
  8175.                                            ((INSTANCE) == USART3))
  8176.  
  8177. /********************* UART Instances : Smard card mode ***********************/
  8178. #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  8179.                                          ((INSTANCE) == USART2) || \
  8180.                                          ((INSTANCE) == USART3))
  8181.  
  8182. /*********************** UART Instances : IRDA mode ***************************/
  8183. #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
  8184.                                     ((INSTANCE) == USART2) || \
  8185.                                     ((INSTANCE) == USART3))
  8186.  
  8187. /***************** UART Instances : Multi-Processor mode **********************/
  8188. #define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
  8189.                                                      ((INSTANCE) == USART2) || \
  8190.                                                      ((INSTANCE) == USART3))
  8191.  
  8192. /****************************** WWDG Instances ********************************/
  8193. #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
  8194.  
  8195.  
  8196. /****************************** LCD Instances ********************************/
  8197. #define IS_LCD_ALL_INSTANCE(INSTANCE) ((INSTANCE) == LCD)
  8198.  
  8199. /****************************** USB Instances ********************************/
  8200. #define IS_USB_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB)
  8201.  
  8202. /**
  8203.   * @}
  8204.   */
  8205.  
  8206. /******************************************************************************/
  8207. /*  For a painless codes migration between the STM32L1xx device product       */
  8208. /*  lines, the aliases defined below are put in place to overcome the         */
  8209. /*  differences in the interrupt handlers and IRQn definitions.               */
  8210. /*  No need to update developed interrupt code when moving across             */
  8211. /*  product lines within the same STM32L1 Family                              */
  8212. /******************************************************************************/
  8213.  
  8214. /* Aliases for __IRQn */
  8215.  
  8216. /* Aliases for __IRQHandler */
  8217.  
  8218. /**
  8219.   * @}
  8220.   */
  8221.  
  8222. /**
  8223.   * @}
  8224.   */
  8225.  
  8226. #ifdef __cplusplus
  8227. }
  8228. #endif /* __cplusplus */
  8229.  
  8230. #endif /* __STM32L152xB_H */
  8231.  
  8232.  
  8233.  
  8234. /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/
  8235.