Subversion Repositories DashDisplay

 * @version  V4.10

 * @version  V4.30

 * @date     18. March 2015

 * @date     20. October 2015

#if defined ( __ICCARM__ )

#if   defined ( __ICCARM__ )

 #pragma system_include  /* treat file as system include file for MISRA check */

 #pragma system_include         /* treat file as system include file for MISRA check */

/** \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions

  \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions

/** \ingroup SC000

  \ingroup SC000

#define __SC000_CMSIS_VERSION_MAIN  (0x04)                                   /*!< [31:16] CMSIS HAL main version */

#define __SC000_CMSIS_VERSION_MAIN  (0x04U)                                    /*!< [31:16] CMSIS HAL main version */

#define __SC000_CMSIS_VERSION_SUB   (0x00)                                   /*!< [15:0]  CMSIS HAL sub version  */

#define __SC000_CMSIS_VERSION_SUB   (0x1EU)                                    /*!< [15:0]  CMSIS HAL sub version */

#define __SC000_CMSIS_VERSION       ((__SC000_CMSIS_VERSION_MAIN << 16) | \

#define __SC000_CMSIS_VERSION       ((__SC000_CMSIS_VERSION_MAIN << 16U) | \

                                      __SC000_CMSIS_VERSION_SUB          )   /*!< CMSIS HAL version number       */

                                      __SC000_CMSIS_VERSION_SUB           )    /*!< CMSIS HAL version number */

#define __CORTEX_SC                 (000)                                       /*!< Cortex secure core             */

#define __CORTEX_SC                 (000U)                                     /*!< Cortex secure core */

  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler */

  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler       */

  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler */

  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler       */

  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler       */

  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler      */

  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler */

  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler   */

  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler */

  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler      */

  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler */

  #define __INLINE         inline                                    /*use -pc99 on compile line !< inline keyword for COSMIC Compiler   */

  #define __INLINE         inline                                    /*!< inline keyword for COSMIC Compiler. Use -pc99 on compile line */

#define __FPU_USED       0

#define __FPU_USED       0U

    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

  #if defined __TI__VFP_SUPPORT____

  #if defined __TI_VFP_SUPPORT__

    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

#elif defined ( __CSMC__ )              /* Cosmic */

#elif defined ( __CSMC__ )

  #if ( __CSMC__ & 0x400)               // FPU present for parser

  #if ( __CSMC__ & 0x400U)

#include <core_cmInstr.h>                /* Core Instruction Access                         */

#include "core_cmInstr.h"                /* Core Instruction Access */

#include <core_cmFunc.h>                 /* Core Function Access                            */

#include "core_cmFunc.h"                 /* Core Function Access */

    #define __SC000_REV             0x0000

    #define __SC000_REV             0x0000U

    #define __MPU_PRESENT             0

    #define __MPU_PRESENT             0U

    #define __NVIC_PRIO_BITS          2

    #define __NVIC_PRIO_BITS          2U

    #define __Vendor_SysTickConfig    0

    #define __Vendor_SysTickConfig    0U

  #define   __I     volatile             /*!< Defines 'read only' permissions                 */

  #define   __I     volatile             /*!< Defines 'read only' permissions */

  #define   __I     volatile const       /*!< Defines 'read only' permissions                 */

  #define   __I     volatile const       /*!< Defines 'read only' permissions */

#define     __O     volatile             /*!< Defines 'write only' permissions                */

#define     __O     volatile             /*!< Defines 'write only' permissions */

#define     __IO    volatile             /*!< Defines 'read / write' permissions              */

#define     __IO    volatile             /*!< Defines 'read / write' permissions */

/** \defgroup CMSIS_core_register Defines and Type Definitions

  \defgroup CMSIS_core_register Defines and Type Definitions

    \brief Type definitions and defines for Cortex-M processor based devices.

  \brief Type definitions and defines for Cortex-M processor based devices.

/** \ingroup    CMSIS_core_register

  \ingroup    CMSIS_core_register

    \defgroup   CMSIS_CORE  Status and Control Registers

  \defgroup   CMSIS_CORE  Status and Control Registers

    \brief  Core Register type definitions.

  \brief      Core Register type definitions.

/** \brief  Union type to access the Application Program Status Register (APSR).

  \brief  Union type to access the Application Program Status Register (APSR).

    uint32_t _reserved0:28;              /*!< bit:  0..27  Reserved                           */

    uint32_t _reserved0:28;              /*!< bit:  0..27  Reserved */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define APSR_N_Pos                         31                                             /*!< APSR: N Position */

#define APSR_N_Pos                         31U                                            /*!< APSR: N Position */

#define APSR_Z_Pos                         30                                             /*!< APSR: Z Position */

#define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */

#define APSR_C_Pos                         29                                             /*!< APSR: C Position */

#define APSR_C_Pos                         29U                                            /*!< APSR: C Position */

#define APSR_V_Pos                         28                                             /*!< APSR: V Position */

#define APSR_V_Pos                         28U                                            /*!< APSR: V Position */

/** \brief  Union type to access the Interrupt Program Status Register (IPSR).

  \brief  Union type to access the Interrupt Program Status Register (IPSR).

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */

    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved                           */

    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define IPSR_ISR_Pos                        0                                             /*!< IPSR: ISR Position */

#define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */

/** \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).

  \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */

    uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved                           */

    uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved */

    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0)          */

    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0) */

    uint32_t _reserved1:3;               /*!< bit: 25..27  Reserved                           */

    uint32_t _reserved1:3;               /*!< bit: 25..27  Reserved */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define xPSR_N_Pos                         31                                             /*!< xPSR: N Position */

#define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */

#define xPSR_Z_Pos                         30                                             /*!< xPSR: Z Position */

#define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */

#define xPSR_C_Pos                         29                                             /*!< xPSR: C Position */

#define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */

#define xPSR_V_Pos                         28                                             /*!< xPSR: V Position */

#define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */

#define xPSR_T_Pos                         24                                             /*!< xPSR: T Position */

#define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */

#define xPSR_ISR_Pos                        0                                             /*!< xPSR: ISR Position */

#define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */

/** \brief  Union type to access the Control Registers (CONTROL).

  \brief  Union type to access the Control Registers (CONTROL).

    uint32_t _reserved0:1;               /*!< bit:      0  Reserved                           */

    uint32_t _reserved0:1;               /*!< bit:      0  Reserved */

    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used                   */

    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */

    uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved                           */

    uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define CONTROL_SPSEL_Pos                   1                                             /*!< CONTROL: SPSEL Position */

#define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */

/** \ingroup    CMSIS_core_register

  \ingroup    CMSIS_core_register

    \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)

  \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)

    \brief      Type definitions for the NVIC Registers

  \brief      Type definitions for the NVIC Registers

/** \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).

  \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).

  __IO uint32_t ISER[1];                 /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register           */

  __IOM uint32_t ISER[1U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */

       uint32_t RESERVED0[31];

        uint32_t RESERVED0[31U];

  __IO uint32_t ICER[1];                 /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register          */

  __IOM uint32_t ICER[1U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */

       uint32_t RSERVED1[31];

        uint32_t RSERVED1[31U];

  __IO uint32_t ISPR[1];                 /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register           */

  __IOM uint32_t ISPR[1U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */

       uint32_t RESERVED2[31];

        uint32_t RESERVED2[31U];

  __IO uint32_t ICPR[1];                 /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register         */

  __IOM uint32_t ICPR[1U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */

       uint32_t RESERVED3[31];

        uint32_t RESERVED3[31U];

       uint32_t RESERVED4[64];

        uint32_t RESERVED4[64U];

  __IO uint32_t IP[8];                   /*!< Offset: 0x300 (R/W)  Interrupt Priority Register              */

  __IOM uint32_t IP[8U];                 /*!< Offset: 0x300 (R/W)  Interrupt Priority Register */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SCB     System Control Block (SCB)

  \defgroup CMSIS_SCB     System Control Block (SCB)

    \brief      Type definitions for the System Control Block Registers

  \brief    Type definitions for the System Control Block Registers

/** \brief  Structure type to access the System Control Block (SCB).

  \brief  Structure type to access the System Control Block (SCB).

  __I  uint32_t CPUID;                   /*!< Offset: 0x000 (R/ )  CPUID Base Register                                   */

  __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */

  __IO uint32_t ICSR;                    /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register                  */

  __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */

  __IO uint32_t VTOR;                    /*!< Offset: 0x008 (R/W)  Vector Table Offset Register                          */

  __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */

  __IO uint32_t AIRCR;                   /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register      */

  __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */

  __IO uint32_t SCR;                     /*!< Offset: 0x010 (R/W)  System Control Register                               */

  __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */

  __IO uint32_t CCR;                     /*!< Offset: 0x014 (R/W)  Configuration Control Register                        */

  __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */

       uint32_t RESERVED0[1];

        uint32_t RESERVED0[1U];

  __IO uint32_t SHP[2];                  /*!< Offset: 0x01C (R/W)  System Handlers Priority Registers. [0] is RESERVED   */

  __IOM uint32_t SHP[2U];                /*!< Offset: 0x01C (R/W)  System Handlers Priority Registers. [0] is RESERVED */

  __IO uint32_t SHCSR;                   /*!< Offset: 0x024 (R/W)  System Handler Control and State Register             */

  __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */

       uint32_t RESERVED1[154];

        uint32_t RESERVED1[154U];

  __IO uint32_t SFCR;                    /*!< Offset: 0x290 (R/W)  Security Features Control Register                    */

  __IOM uint32_t SFCR;                   /*!< Offset: 0x290 (R/W)  Security Features Control Register */

#define SCB_CPUID_IMPLEMENTER_Pos          24                                             /*!< SCB CPUID: IMPLEMENTER Position */

#define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */

#define SCB_CPUID_VARIANT_Pos              20                                             /*!< SCB CPUID: VARIANT Position */

#define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */

#define SCB_CPUID_ARCHITECTURE_Pos         16                                             /*!< SCB CPUID: ARCHITECTURE Position */

#define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */

#define SCB_CPUID_PARTNO_Pos                4                                             /*!< SCB CPUID: PARTNO Position */

#define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */

#define SCB_CPUID_REVISION_Pos              0                                             /*!< SCB CPUID: REVISION Position */

#define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */

#define SCB_ICSR_NMIPENDSET_Pos            31                                             /*!< SCB ICSR: NMIPENDSET Position */

#define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */

#define SCB_ICSR_PENDSVSET_Pos             28                                             /*!< SCB ICSR: PENDSVSET Position */

#define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */

#define SCB_ICSR_PENDSVCLR_Pos             27                                             /*!< SCB ICSR: PENDSVCLR Position */

#define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */

#define SCB_ICSR_PENDSTSET_Pos             26                                             /*!< SCB ICSR: PENDSTSET Position */

#define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */

#define SCB_ICSR_PENDSTCLR_Pos             25                                             /*!< SCB ICSR: PENDSTCLR Position */

#define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */

#define SCB_ICSR_ISRPREEMPT_Pos            23                                             /*!< SCB ICSR: ISRPREEMPT Position */

#define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */

#define SCB_ICSR_ISRPENDING_Pos            22                                             /*!< SCB ICSR: ISRPENDING Position */

#define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */

#define SCB_ICSR_VECTPENDING_Pos           12                                             /*!< SCB ICSR: VECTPENDING Position */

#define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */

#define SCB_ICSR_VECTACTIVE_Pos             0                                             /*!< SCB ICSR: VECTACTIVE Position */

#define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */

#define SCB_VTOR_TBLOFF_Pos                 7                                             /*!< SCB VTOR: TBLOFF Position */

#define SCB_VTOR_TBLOFF_Pos                 7U                                            /*!< SCB VTOR: TBLOFF Position */

#define SCB_AIRCR_VECTKEY_Pos              16                                             /*!< SCB AIRCR: VECTKEY Position */

#define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */

#define SCB_AIRCR_VECTKEYSTAT_Pos          16                                             /*!< SCB AIRCR: VECTKEYSTAT Position */

#define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */

#define SCB_AIRCR_ENDIANESS_Pos            15                                             /*!< SCB AIRCR: ENDIANESS Position */

#define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */

#define SCB_AIRCR_SYSRESETREQ_Pos           2                                             /*!< SCB AIRCR: SYSRESETREQ Position */

#define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */

#define SCB_AIRCR_VECTCLRACTIVE_Pos         1                                             /*!< SCB AIRCR: VECTCLRACTIVE Position */

#define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */

#define SCB_SCR_SEVONPEND_Pos               4                                             /*!< SCB SCR: SEVONPEND Position */

#define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */

#define SCB_SCR_SLEEPDEEP_Pos               2                                             /*!< SCB SCR: SLEEPDEEP Position */

#define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */

#define SCB_SCR_SLEEPONEXIT_Pos             1                                             /*!< SCB SCR: SLEEPONEXIT Position */

#define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */

#define SCB_CCR_STKALIGN_Pos                9                                             /*!< SCB CCR: STKALIGN Position */

#define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */

#define SCB_CCR_UNALIGN_TRP_Pos             3                                             /*!< SCB CCR: UNALIGN_TRP Position */

#define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */

#define SCB_SHCSR_SVCALLPENDED_Pos         15                                             /*!< SCB SHCSR: SVCALLPENDED Position */

#define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)

  \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)

    \brief      Type definitions for the System Control and ID Register not in the SCB

  \brief    Type definitions for the System Control and ID Register not in the SCB

/** \brief  Structure type to access the System Control and ID Register not in the SCB.

  \brief  Structure type to access the System Control and ID Register not in the SCB.

       uint32_t RESERVED0[2];

        uint32_t RESERVED0[2U];

  __IO uint32_t ACTLR;                   /*!< Offset: 0x008 (R/W)  Auxiliary Control Register      */

  __IOM uint32_t ACTLR;                  /*!< Offset: 0x008 (R/W)  Auxiliary Control Register */

#define SCnSCB_ACTLR_DISMCYCINT_Pos         0                                          /*!< ACTLR: DISMCYCINT Position */

#define SCnSCB_ACTLR_DISMCYCINT_Pos         0U                                         /*!< ACTLR: DISMCYCINT Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SysTick     System Tick Timer (SysTick)

  \defgroup CMSIS_SysTick     System Tick Timer (SysTick)

    \brief      Type definitions for the System Timer Registers.

  \brief    Type definitions for the System Timer Registers.

/** \brief  Structure type to access the System Timer (SysTick).

  \brief  Structure type to access the System Timer (SysTick).

  __IO uint32_t CTRL;                    /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */

  __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */

  __IO uint32_t LOAD;                    /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register       */

  __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */

  __IO uint32_t VAL;                     /*!< Offset: 0x008 (R/W)  SysTick Current Value Register      */

  __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */

  __I  uint32_t CALIB;                   /*!< Offset: 0x00C (R/ )  SysTick Calibration Register        */

  __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */

#define SysTick_CTRL_COUNTFLAG_Pos         16                                             /*!< SysTick CTRL: COUNTFLAG Position */

#define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */

#define SysTick_CTRL_CLKSOURCE_Pos          2                                             /*!< SysTick CTRL: CLKSOURCE Position */

#define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */

#define SysTick_CTRL_TICKINT_Pos            1                                             /*!< SysTick CTRL: TICKINT Position */

#define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */

#define SysTick_CTRL_ENABLE_Pos             0                                             /*!< SysTick CTRL: ENABLE Position */

#define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */

#define SysTick_LOAD_RELOAD_Pos             0                                             /*!< SysTick LOAD: RELOAD Position */

#define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */

#define SysTick_VAL_CURRENT_Pos             0                                             /*!< SysTick VAL: CURRENT Position */

#define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */

#define SysTick_CALIB_NOREF_Pos            31                                             /*!< SysTick CALIB: NOREF Position */

#define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */

#define SysTick_CALIB_SKEW_Pos             30                                             /*!< SysTick CALIB: SKEW Position */

#define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */

#define SysTick_CALIB_TENMS_Pos             0                                             /*!< SysTick CALIB: TENMS Position */

#define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */

#if (__MPU_PRESENT == 1)

#if (__MPU_PRESENT == 1U)

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_MPU     Memory Protection Unit (MPU)

  \defgroup CMSIS_MPU     Memory Protection Unit (MPU)

    \brief      Type definitions for the Memory Protection Unit (MPU)

  \brief    Type definitions for the Memory Protection Unit (MPU)

/** \brief  Structure type to access the Memory Protection Unit (MPU).

  \brief  Structure type to access the Memory Protection Unit (MPU).

  __I  uint32_t TYPE;                    /*!< Offset: 0x000 (R/ )  MPU Type Register                              */

  __IM  uint32_t TYPE;                   /*!< Offset: 0x000 (R/ )  MPU Type Register */

  __IO uint32_t CTRL;                    /*!< Offset: 0x004 (R/W)  MPU Control Register                           */

  __IOM uint32_t CTRL;                   /*!< Offset: 0x004 (R/W)  MPU Control Register */

  __IO uint32_t RNR;                     /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register                     */

  __IOM uint32_t RNR;                    /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register */

  __IO uint32_t RBAR;                    /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register               */

  __IOM uint32_t RBAR;                   /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register */

  __IO uint32_t RASR;                    /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register         */

  __IOM uint32_t RASR;                   /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register */

/* MPU Type Register */

/* MPU Type Register Definitions */

#define MPU_TYPE_IREGION_Pos               16                                             /*!< MPU TYPE: IREGION Position */

#define MPU_TYPE_IREGION_Pos               16U                                            /*!< MPU TYPE: IREGION Position */

#define MPU_TYPE_DREGION_Pos                8                                             /*!< MPU TYPE: DREGION Position */

#define MPU_TYPE_DREGION_Pos                8U                                            /*!< MPU TYPE: DREGION Position */

#define MPU_TYPE_SEPARATE_Pos               0                                             /*!< MPU TYPE: SEPARATE Position */

#define MPU_TYPE_SEPARATE_Pos               0U                                            /*!< MPU TYPE: SEPARATE Position */

/* MPU Control Register */

/* MPU Control Register Definitions */

#define MPU_CTRL_PRIVDEFENA_Pos             2                                             /*!< MPU CTRL: PRIVDEFENA Position */

#define MPU_CTRL_PRIVDEFENA_Pos             2U                                            /*!< MPU CTRL: PRIVDEFENA Position */

#define MPU_CTRL_HFNMIENA_Pos               1                                             /*!< MPU CTRL: HFNMIENA Position */

#define MPU_CTRL_HFNMIENA_Pos               1U                                            /*!< MPU CTRL: HFNMIENA Position */

#define MPU_CTRL_ENABLE_Pos                 0                                             /*!< MPU CTRL: ENABLE Position */

#define MPU_CTRL_ENABLE_Pos                 0U                                            /*!< MPU CTRL: ENABLE Position */

/* MPU Region Number Register */

/* MPU Region Number Register Definitions */

#define MPU_RNR_REGION_Pos                  0                                             /*!< MPU RNR: REGION Position */

#define MPU_RNR_REGION_Pos                  0U                                            /*!< MPU RNR: REGION Position */

/* MPU Region Base Address Register */

/* MPU Region Base Address Register Definitions */

#define MPU_RBAR_ADDR_Pos                   8                                             /*!< MPU RBAR: ADDR Position */

#define MPU_RBAR_ADDR_Pos                   8U                                            /*!< MPU RBAR: ADDR Position */

#define MPU_RBAR_VALID_Pos                  4                                             /*!< MPU RBAR: VALID Position */

#define MPU_RBAR_VALID_Pos                  4U                                            /*!< MPU RBAR: VALID Position */

#define MPU_RBAR_REGION_Pos                 0                                             /*!< MPU RBAR: REGION Position */

#define MPU_RBAR_REGION_Pos                 0U                                            /*!< MPU RBAR: REGION Position */

/* MPU Region Attribute and Size Register */

/* MPU Region Attribute and Size Register Definitions */

#define MPU_RASR_ATTRS_Pos                 16                                             /*!< MPU RASR: MPU Region Attribute field Position */

#define MPU_RASR_ATTRS_Pos                 16U                                            /*!< MPU RASR: MPU Region Attribute field Position */

#define MPU_RASR_XN_Pos                    28                                             /*!< MPU RASR: ATTRS.XN Position */

#define MPU_RASR_XN_Pos                    28U                                            /*!< MPU RASR: ATTRS.XN Position */

#define MPU_RASR_AP_Pos                    24                                             /*!< MPU RASR: ATTRS.AP Position */

#define MPU_RASR_AP_Pos                    24U                                            /*!< MPU RASR: ATTRS.AP Position */

#define MPU_RASR_TEX_Pos                   19                                             /*!< MPU RASR: ATTRS.TEX Position */

#define MPU_RASR_TEX_Pos                   19U                                            /*!< MPU RASR: ATTRS.TEX Position */

#define MPU_RASR_S_Pos                     18                                             /*!< MPU RASR: ATTRS.S Position */

#define MPU_RASR_S_Pos                     18U                                            /*!< MPU RASR: ATTRS.S Position */

#define MPU_RASR_C_Pos                     17                                             /*!< MPU RASR: ATTRS.C Position */

#define MPU_RASR_C_Pos                     17U                                            /*!< MPU RASR: ATTRS.C Position */

#define MPU_RASR_B_Pos                     16                                             /*!< MPU RASR: ATTRS.B Position */

#define MPU_RASR_B_Pos                     16U                                            /*!< MPU RASR: ATTRS.B Position */

#define MPU_RASR_SRD_Pos                    8                                             /*!< MPU RASR: Sub-Region Disable Position */

#define MPU_RASR_SRD_Pos                    8U                                            /*!< MPU RASR: Sub-Region Disable Position */

#define MPU_RASR_SIZE_Pos                   1                                             /*!< MPU RASR: Region Size Field Position */

#define MPU_RASR_SIZE_Pos                   1U                                            /*!< MPU RASR: Region Size Field Position */

#define MPU_RASR_ENABLE_Pos                 0                                             /*!< MPU RASR: Region enable bit Position */

#define MPU_RASR_ENABLE_Pos                 0U                                            /*!< MPU RASR: Region enable bit Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)

  \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)

    \brief      SC000 Core Debug Registers (DCB registers, SHCSR, and DFSR)

  \brief    SC000 Core Debug Registers (DCB registers, SHCSR, and DFSR) are only accessible over DAP and not via processor.

                they are not covered by the Cortex-M0 header file.

            Therefore they are not covered by the SC000 header file.

/** \ingroup    CMSIS_core_register

  \ingroup    CMSIS_core_register

    \defgroup   CMSIS_core_base     Core Definitions

  \defgroup   CMSIS_core_base     Core Definitions

    \brief      Definitions for base addresses, unions, and structures.

  \brief      Definitions for base addresses, unions, and structures.

#define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address              */

#define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address */

#define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address                 */

#define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address */

#define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct           */

#define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct */

#define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct       */

#define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct */

#define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct          */

#define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct */

#if (__MPU_PRESENT == 1)

#if (__MPU_PRESENT == 1U)

  #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit             */

  #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit */

  #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit             */

  #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit */

/** \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference

  \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference

/** \ingroup  CMSIS_Core_FunctionInterface

  \ingroup  CMSIS_Core_FunctionInterface

    \defgroup CMSIS_Core_NVICFunctions NVIC Functions

  \defgroup CMSIS_Core_NVICFunctions NVIC Functions

    \brief      Functions that manage interrupts and exceptions via the NVIC.

  \brief    Functions that manage interrupts and exceptions via the NVIC.

    @{

  @{

/** \brief  Enable External Interrupt

  \brief   Enable External Interrupt

    The function enables a device-specific interrupt in the NVIC interrupt controller.

  \details Enables a device-specific interrupt in the NVIC interrupt controller.

    \param [in]      IRQn  External interrupt number. Value cannot be negative.

  \param [in]      IRQn  External interrupt number. Value cannot be negative.

  NVIC->ISER[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

  NVIC->ISER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

/** \brief  Disable External Interrupt

  \brief   Disable External Interrupt

    The function disables a device-specific interrupt in the NVIC interrupt controller.

  \details Disables a device-specific interrupt in the NVIC interrupt controller.

    \param [in]      IRQn  External interrupt number. Value cannot be negative.

  \param [in]      IRQn  External interrupt number. Value cannot be negative.

  NVIC->ICER[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

  NVIC->ICER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

/** \brief  Get Pending Interrupt

  \brief   Get Pending Interrupt

    The function reads the pending register in the NVIC and returns the pending bit

  \details Reads the pending register in the NVIC and returns the pending bit for the specified interrupt.

    \param [in]      IRQn  Interrupt number.

  \param [in]      IRQn  Interrupt number.

    \return             0  Interrupt status is not pending.

  \return             0  Interrupt status is not pending.

    \return             1  Interrupt status is pending.

  \return             1  Interrupt status is pending.

  return((uint32_t)(((NVIC->ISPR[0] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));

  return((uint32_t)(((NVIC->ISPR[0U] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));

/** \brief  Set Pending Interrupt

  \brief   Set Pending Interrupt

    The function sets the pending bit of an external interrupt.

  \details Sets the pending bit of an external interrupt.

    \param [in]      IRQn  Interrupt number. Value cannot be negative.

  \param [in]      IRQn  Interrupt number. Value cannot be negative.

  NVIC->ISPR[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

  NVIC->ISPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

/** \brief  Clear Pending Interrupt

  \brief   Clear Pending Interrupt

    The function clears the pending bit of an external interrupt.

  \details Clears the pending bit of an external interrupt.

    \param [in]      IRQn  External interrupt number. Value cannot be negative.

  \param [in]      IRQn  External interrupt number. Value cannot be negative.

  NVIC->ICPR[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

  NVIC->ICPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));

/** \brief  Set Interrupt Priority

  \brief   Set Interrupt Priority

    The function sets the priority of an interrupt.

  \details Sets the priority of an interrupt.

    \note The priority cannot be set for every core interrupt.

  \note    The priority cannot be set for every core interrupt.

    \param [in]      IRQn  Interrupt number.

  \param [in]      IRQn  Interrupt number.

    \param [in]  priority  Priority to set.

  \param [in]  priority  Priority to set.

  if((int32_t)(IRQn) < 0) {

  if ((int32_t)(IRQn) < 0)

       (((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));

       (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));

  else {

  else

       (((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));

       (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));

/** \brief  Get Interrupt Priority

  \brief   Get Interrupt Priority

    The function reads the priority of an interrupt. The interrupt

  \details Reads the priority of an interrupt.

    number can be positive to specify an external (device specific)

           The interrupt number can be positive to specify an external (device specific) interrupt,

    interrupt, or negative to specify an internal (core) interrupt.

           or negative to specify an internal (core) interrupt.

    \param [in]   IRQn  Interrupt number.

  \param [in]   IRQn  Interrupt number.

    \return             Interrupt Priority. Value is aligned automatically to the implemented

  \return             Interrupt Priority.

                        priority bits of the microcontroller.

                      Value is aligned automatically to the implemented priority bits of the microcontroller.

  if((int32_t)(IRQn) < 0) {

  if ((int32_t)(IRQn) < 0)

    return((uint32_t)(((SCB->SHP[_SHP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8 - __NVIC_PRIO_BITS)));