Subversion Repositories DashDisplay

 * @version  V4.10

 * @version  V4.30

 * @date     18. March 2015

 * @date     20. October 2015

#if defined ( __ICCARM__ )

#if   defined ( __ICCARM__ )

 #pragma system_include  /* treat file as system include file for MISRA check */

 #pragma system_include         /* treat file as system include file for MISRA check */

/** \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions

  \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions

/** \ingroup Cortex_M4

  \ingroup Cortex_M4

#define __CM4_CMSIS_VERSION_MAIN  (0x04)                                   /*!< [31:16] CMSIS HAL main version   */

#define __CM4_CMSIS_VERSION_MAIN  (0x04U)                                      /*!< [31:16] CMSIS HAL main version */

#define __CM4_CMSIS_VERSION_SUB   (0x00)                                   /*!< [15:0]  CMSIS HAL sub version    */

#define __CM4_CMSIS_VERSION_SUB   (0x1EU)                                      /*!< [15:0]  CMSIS HAL sub version */

#define __CM4_CMSIS_VERSION       ((__CM4_CMSIS_VERSION_MAIN << 16) | \

#define __CM4_CMSIS_VERSION       ((__CM4_CMSIS_VERSION_MAIN << 16U) | \

                                    __CM4_CMSIS_VERSION_SUB          )     /*!< CMSIS HAL version number         */

                                    __CM4_CMSIS_VERSION_SUB           )        /*!< CMSIS HAL version number */

#define __CORTEX_M                (0x04)                                   /*!< Cortex-M Core                    */

#define __CORTEX_M                (0x04U)                                      /*!< Cortex-M Core */

  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler */

  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler       */

  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler */

  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler       */

  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler          */

  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler       */

  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler */

  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler      */

  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler */

  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler   */

  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler */

  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler      */

  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler */

  #define __INLINE         inline                                    /*use -pc99 on compile line !< inline keyword for COSMIC Compiler   */

  #define __INLINE         inline                                    /*!< inline keyword for COSMIC Compiler. Use -pc99 on compile line */

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

    #if (__FPU_PRESENT == 1)

    #if (__FPU_PRESENT == 1U)

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

    #if (__FPU_PRESENT == 1)

    #if (__FPU_PRESENT == 1U)

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

    #if (__FPU_PRESENT == 1)

    #if (__FPU_PRESENT == 1U)

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

    #if (__FPU_PRESENT == 1)

    #if (__FPU_PRESENT == 1U)

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

#elif defined ( __CSMC__ )              /* Cosmic */

#elif defined ( __CSMC__ )

  #if ( __CSMC__ & 0x400)               // FPU present for parser

  #if ( __CSMC__ & 0x400U)

    #if (__FPU_PRESENT == 1)

    #if (__FPU_PRESENT == 1U)

      #define __FPU_USED       1

      #define __FPU_USED       1U

      #define __FPU_USED       0

      #define __FPU_USED       0U

    #define __FPU_USED         0

    #define __FPU_USED         0U

#include <core_cmInstr.h>                /* Core Instruction Access                         */

#include "core_cmInstr.h"                /* Core Instruction Access */

#include <core_cmFunc.h>                 /* Core Function Access                            */

#include "core_cmFunc.h"                 /* Core Function Access */

#include <core_cmSimd.h>                 /* Compiler specific SIMD Intrinsics               */

#include "core_cmSimd.h"                 /* Compiler specific SIMD Intrinsics */

    #define __CM4_REV               0x0000

    #define __CM4_REV               0x0000U

    #define __FPU_PRESENT             0

    #define __FPU_PRESENT             0U

    #define __MPU_PRESENT             0

    #define __MPU_PRESENT             0U

    #define __NVIC_PRIO_BITS          4

    #define __NVIC_PRIO_BITS          4U

    #define __Vendor_SysTickConfig    0

    #define __Vendor_SysTickConfig    0U

  #define   __I     volatile             /*!< Defines 'read only' permissions                 */

  #define   __I     volatile             /*!< Defines 'read only' permissions */

  #define   __I     volatile const       /*!< Defines 'read only' permissions                 */

  #define   __I     volatile const       /*!< Defines 'read only' permissions */

#define     __O     volatile             /*!< Defines 'write only' permissions                */

#define     __O     volatile             /*!< Defines 'write only' permissions */

#define     __IO    volatile             /*!< Defines 'read / write' permissions              */

#define     __IO    volatile             /*!< Defines 'read / write' permissions */

/** \defgroup CMSIS_core_register Defines and Type Definitions

  \defgroup CMSIS_core_register Defines and Type Definitions

    \brief Type definitions and defines for Cortex-M processor based devices.

  \brief Type definitions and defines for Cortex-M processor based devices.

/** \ingroup    CMSIS_core_register

  \ingroup    CMSIS_core_register

    \defgroup   CMSIS_CORE  Status and Control Registers

  \defgroup   CMSIS_CORE  Status and Control Registers

    \brief  Core Register type definitions.

  \brief      Core Register type definitions.

/** \brief  Union type to access the Application Program Status Register (APSR).

  \brief  Union type to access the Application Program Status Register (APSR).

    uint32_t _reserved0:16;              /*!< bit:  0..15  Reserved                           */

    uint32_t _reserved0:16;              /*!< bit:  0..15  Reserved */

    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags        */

    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */

    uint32_t _reserved1:7;               /*!< bit: 20..26  Reserved                           */

    uint32_t _reserved1:7;               /*!< bit: 20..26  Reserved */

    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag          */

    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define APSR_N_Pos                         31                                             /*!< APSR: N Position */

#define APSR_N_Pos                         31U                                            /*!< APSR: N Position */

#define APSR_Z_Pos                         30                                             /*!< APSR: Z Position */

#define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */

#define APSR_C_Pos                         29                                             /*!< APSR: C Position */

#define APSR_C_Pos                         29U                                            /*!< APSR: C Position */

#define APSR_V_Pos                         28                                             /*!< APSR: V Position */

#define APSR_V_Pos                         28U                                            /*!< APSR: V Position */

#define APSR_Q_Pos                         27                                             /*!< APSR: Q Position */

#define APSR_Q_Pos                         27U                                            /*!< APSR: Q Position */

#define APSR_GE_Pos                        16                                             /*!< APSR: GE Position */

#define APSR_GE_Pos                        16U                                            /*!< APSR: GE Position */

/** \brief  Union type to access the Interrupt Program Status Register (IPSR).

  \brief  Union type to access the Interrupt Program Status Register (IPSR).

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */

    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved                           */

    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define IPSR_ISR_Pos                        0                                             /*!< IPSR: ISR Position */

#define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */

/** \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).

  \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */

    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */

    uint32_t _reserved0:7;               /*!< bit:  9..15  Reserved                           */

    uint32_t _reserved0:7;               /*!< bit:  9..15  Reserved */

    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags        */

    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */

    uint32_t _reserved1:4;               /*!< bit: 20..23  Reserved                           */

    uint32_t _reserved1:4;               /*!< bit: 20..23  Reserved */

    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0)          */

    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0) */

    uint32_t IT:2;                       /*!< bit: 25..26  saved IT state   (read 0)          */

    uint32_t IT:2;                       /*!< bit: 25..26  saved IT state   (read 0) */

    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag          */

    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */

    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */

    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */

    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */

    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define xPSR_N_Pos                         31                                             /*!< xPSR: N Position */

#define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */

#define xPSR_Z_Pos                         30                                             /*!< xPSR: Z Position */

#define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */

#define xPSR_C_Pos                         29                                             /*!< xPSR: C Position */

#define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */

#define xPSR_V_Pos                         28                                             /*!< xPSR: V Position */

#define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */

#define xPSR_Q_Pos                         27                                             /*!< xPSR: Q Position */

#define xPSR_Q_Pos                         27U                                            /*!< xPSR: Q Position */

#define xPSR_IT_Pos                        25                                             /*!< xPSR: IT Position */

#define xPSR_IT_Pos                        25U                                            /*!< xPSR: IT Position */

#define xPSR_T_Pos                         24                                             /*!< xPSR: T Position */

#define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */

#define xPSR_GE_Pos                        16                                             /*!< xPSR: GE Position */

#define xPSR_GE_Pos                        16U                                            /*!< xPSR: GE Position */

#define xPSR_ISR_Pos                        0                                             /*!< xPSR: ISR Position */

#define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */

/** \brief  Union type to access the Control Registers (CONTROL).

  \brief  Union type to access the Control Registers (CONTROL).

    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used                   */

    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */

    uint32_t FPCA:1;                     /*!< bit:      2  FP extension active flag           */

    uint32_t FPCA:1;                     /*!< bit:      2  FP extension active flag */

    uint32_t _reserved0:29;              /*!< bit:  3..31  Reserved                           */

    uint32_t _reserved0:29;              /*!< bit:  3..31  Reserved */

  } b;                                   /*!< Structure used for bit  access                  */

  } b;                                   /*!< Structure used for bit  access */

  uint32_t w;                            /*!< Type      used for word access                  */

  uint32_t w;                            /*!< Type      used for word access */

#define CONTROL_FPCA_Pos                    2                                             /*!< CONTROL: FPCA Position */

#define CONTROL_FPCA_Pos                    2U                                            /*!< CONTROL: FPCA Position */

#define CONTROL_SPSEL_Pos                   1                                             /*!< CONTROL: SPSEL Position */

#define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */

#define CONTROL_nPRIV_Pos                   0                                             /*!< CONTROL: nPRIV Position */

#define CONTROL_nPRIV_Pos                   0U                                            /*!< CONTROL: nPRIV Position */

/** \ingroup    CMSIS_core_register

  \ingroup    CMSIS_core_register

    \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)

  \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)

    \brief      Type definitions for the NVIC Registers

  \brief      Type definitions for the NVIC Registers

/** \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).

  \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).

  __IO uint32_t ISER[8];                 /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register           */

  __IOM uint32_t ISER[8U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */

       uint32_t RESERVED0[24];

        uint32_t RESERVED0[24U];

  __IO uint32_t ICER[8];                 /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register         */

  __IOM uint32_t ICER[8U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */

       uint32_t RSERVED1[24];

        uint32_t RSERVED1[24U];

  __IO uint32_t ISPR[8];                 /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register          */

  __IOM uint32_t ISPR[8U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */

       uint32_t RESERVED2[24];

        uint32_t RESERVED2[24U];

  __IO uint32_t ICPR[8];                 /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register        */

  __IOM uint32_t ICPR[8U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */

       uint32_t RESERVED3[24];

        uint32_t RESERVED3[24U];

  __IO uint32_t IABR[8];                 /*!< Offset: 0x200 (R/W)  Interrupt Active bit Register           */

  __IOM uint32_t IABR[8U];               /*!< Offset: 0x200 (R/W)  Interrupt Active bit Register */

       uint32_t RESERVED4[56];

        uint32_t RESERVED4[56U];

  __IO uint8_t  IP[240];                 /*!< Offset: 0x300 (R/W)  Interrupt Priority Register (8Bit wide) */

  __IOM uint8_t  IP[240U];               /*!< Offset: 0x300 (R/W)  Interrupt Priority Register (8Bit wide) */

       uint32_t RESERVED5[644];

        uint32_t RESERVED5[644U];

  __O  uint32_t STIR;                    /*!< Offset: 0xE00 ( /W)  Software Trigger Interrupt Register     */

  __OM  uint32_t STIR;                   /*!< Offset: 0xE00 ( /W)  Software Trigger Interrupt Register */

#define NVIC_STIR_INTID_Pos                 0                                          /*!< STIR: INTLINESNUM Position */

#define NVIC_STIR_INTID_Pos                 0U                                         /*!< STIR: INTLINESNUM Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SCB     System Control Block (SCB)

  \defgroup CMSIS_SCB     System Control Block (SCB)

    \brief      Type definitions for the System Control Block Registers

  \brief    Type definitions for the System Control Block Registers

/** \brief  Structure type to access the System Control Block (SCB).

  \brief  Structure type to access the System Control Block (SCB).

  __I  uint32_t CPUID;                   /*!< Offset: 0x000 (R/ )  CPUID Base Register                                   */

  __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */

  __IO uint32_t ICSR;                    /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register                  */

  __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */

  __IO uint32_t VTOR;                    /*!< Offset: 0x008 (R/W)  Vector Table Offset Register                          */

  __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */

  __IO uint32_t AIRCR;                   /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register      */

  __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */

  __IO uint32_t SCR;                     /*!< Offset: 0x010 (R/W)  System Control Register                               */

  __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */

  __IO uint32_t CCR;                     /*!< Offset: 0x014 (R/W)  Configuration Control Register                        */

  __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */

  __IO uint8_t  SHP[12];                 /*!< Offset: 0x018 (R/W)  System Handlers Priority Registers (4-7, 8-11, 12-15) */

  __IOM uint8_t  SHP[12U];               /*!< Offset: 0x018 (R/W)  System Handlers Priority Registers (4-7, 8-11, 12-15) */

  __IO uint32_t SHCSR;                   /*!< Offset: 0x024 (R/W)  System Handler Control and State Register             */

  __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */

  __IO uint32_t CFSR;                    /*!< Offset: 0x028 (R/W)  Configurable Fault Status Register                    */

  __IOM uint32_t CFSR;                   /*!< Offset: 0x028 (R/W)  Configurable Fault Status Register */

  __IO uint32_t HFSR;                    /*!< Offset: 0x02C (R/W)  HardFault Status Register                             */

  __IOM uint32_t HFSR;                   /*!< Offset: 0x02C (R/W)  HardFault Status Register */

  __IO uint32_t DFSR;                    /*!< Offset: 0x030 (R/W)  Debug Fault Status Register                           */

  __IOM uint32_t DFSR;                   /*!< Offset: 0x030 (R/W)  Debug Fault Status Register */

  __IO uint32_t MMFAR;                   /*!< Offset: 0x034 (R/W)  MemManage Fault Address Register                      */

  __IOM uint32_t MMFAR;                  /*!< Offset: 0x034 (R/W)  MemManage Fault Address Register */

  __IO uint32_t BFAR;                    /*!< Offset: 0x038 (R/W)  BusFault Address Register                             */

  __IOM uint32_t BFAR;                   /*!< Offset: 0x038 (R/W)  BusFault Address Register */

  __IO uint32_t AFSR;                    /*!< Offset: 0x03C (R/W)  Auxiliary Fault Status Register                       */

  __IOM uint32_t AFSR;                   /*!< Offset: 0x03C (R/W)  Auxiliary Fault Status Register */

  __I  uint32_t PFR[2];                  /*!< Offset: 0x040 (R/ )  Processor Feature Register                            */

  __IM  uint32_t PFR[2U];                /*!< Offset: 0x040 (R/ )  Processor Feature Register */

  __I  uint32_t DFR;                     /*!< Offset: 0x048 (R/ )  Debug Feature Register                                */

  __IM  uint32_t DFR;                    /*!< Offset: 0x048 (R/ )  Debug Feature Register */

  __I  uint32_t ADR;                     /*!< Offset: 0x04C (R/ )  Auxiliary Feature Register                            */

  __IM  uint32_t ADR;                    /*!< Offset: 0x04C (R/ )  Auxiliary Feature Register */

  __I  uint32_t MMFR[4];                 /*!< Offset: 0x050 (R/ )  Memory Model Feature Register                         */

  __IM  uint32_t MMFR[4U];               /*!< Offset: 0x050 (R/ )  Memory Model Feature Register */

  __I  uint32_t ISAR[5];                 /*!< Offset: 0x060 (R/ )  Instruction Set Attributes Register                   */

  __IM  uint32_t ISAR[5U];               /*!< Offset: 0x060 (R/ )  Instruction Set Attributes Register */

       uint32_t RESERVED0[5];

        uint32_t RESERVED0[5U];

  __IO uint32_t CPACR;                   /*!< Offset: 0x088 (R/W)  Coprocessor Access Control Register                   */

  __IOM uint32_t CPACR;                  /*!< Offset: 0x088 (R/W)  Coprocessor Access Control Register */

#define SCB_CPUID_IMPLEMENTER_Pos          24                                             /*!< SCB CPUID: IMPLEMENTER Position */

#define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */

#define SCB_CPUID_VARIANT_Pos              20                                             /*!< SCB CPUID: VARIANT Position */

#define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */

#define SCB_CPUID_ARCHITECTURE_Pos         16                                             /*!< SCB CPUID: ARCHITECTURE Position */

#define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */

#define SCB_CPUID_PARTNO_Pos                4                                             /*!< SCB CPUID: PARTNO Position */

#define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */

#define SCB_CPUID_REVISION_Pos              0                                             /*!< SCB CPUID: REVISION Position */

#define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */

#define SCB_ICSR_NMIPENDSET_Pos            31                                             /*!< SCB ICSR: NMIPENDSET Position */

#define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */

#define SCB_ICSR_PENDSVSET_Pos             28                                             /*!< SCB ICSR: PENDSVSET Position */

#define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */

#define SCB_ICSR_PENDSVCLR_Pos             27                                             /*!< SCB ICSR: PENDSVCLR Position */

#define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */

#define SCB_ICSR_PENDSTSET_Pos             26                                             /*!< SCB ICSR: PENDSTSET Position */

#define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */

#define SCB_ICSR_PENDSTCLR_Pos             25                                             /*!< SCB ICSR: PENDSTCLR Position */

#define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */

#define SCB_ICSR_ISRPREEMPT_Pos            23                                             /*!< SCB ICSR: ISRPREEMPT Position */

#define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */

#define SCB_ICSR_ISRPENDING_Pos            22                                             /*!< SCB ICSR: ISRPENDING Position */

#define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */

#define SCB_ICSR_VECTPENDING_Pos           12                                             /*!< SCB ICSR: VECTPENDING Position */

#define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */

#define SCB_ICSR_RETTOBASE_Pos             11                                             /*!< SCB ICSR: RETTOBASE Position */

#define SCB_ICSR_RETTOBASE_Pos             11U                                            /*!< SCB ICSR: RETTOBASE Position */

#define SCB_ICSR_VECTACTIVE_Pos             0                                             /*!< SCB ICSR: VECTACTIVE Position */

#define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */

#define SCB_VTOR_TBLOFF_Pos                 7                                             /*!< SCB VTOR: TBLOFF Position */

#define SCB_VTOR_TBLOFF_Pos                 7U                                            /*!< SCB VTOR: TBLOFF Position */

#define SCB_AIRCR_VECTKEY_Pos              16                                             /*!< SCB AIRCR: VECTKEY Position */

#define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */

#define SCB_AIRCR_VECTKEYSTAT_Pos          16                                             /*!< SCB AIRCR: VECTKEYSTAT Position */

#define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */

#define SCB_AIRCR_ENDIANESS_Pos            15                                             /*!< SCB AIRCR: ENDIANESS Position */

#define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */

#define SCB_AIRCR_PRIGROUP_Pos              8                                             /*!< SCB AIRCR: PRIGROUP Position */

#define SCB_AIRCR_PRIGROUP_Pos              8U                                            /*!< SCB AIRCR: PRIGROUP Position */

#define SCB_AIRCR_SYSRESETREQ_Pos           2                                             /*!< SCB AIRCR: SYSRESETREQ Position */

#define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */

#define SCB_AIRCR_VECTCLRACTIVE_Pos         1                                             /*!< SCB AIRCR: VECTCLRACTIVE Position */

#define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */

#define SCB_AIRCR_VECTRESET_Pos             0                                             /*!< SCB AIRCR: VECTRESET Position */

#define SCB_AIRCR_VECTRESET_Pos             0U                                            /*!< SCB AIRCR: VECTRESET Position */

#define SCB_SCR_SEVONPEND_Pos               4                                             /*!< SCB SCR: SEVONPEND Position */

#define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */

#define SCB_SCR_SLEEPDEEP_Pos               2                                             /*!< SCB SCR: SLEEPDEEP Position */

#define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */

#define SCB_SCR_SLEEPONEXIT_Pos             1                                             /*!< SCB SCR: SLEEPONEXIT Position */

#define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */

#define SCB_CCR_STKALIGN_Pos                9                                             /*!< SCB CCR: STKALIGN Position */

#define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */

#define SCB_CCR_BFHFNMIGN_Pos               8                                             /*!< SCB CCR: BFHFNMIGN Position */

#define SCB_CCR_BFHFNMIGN_Pos               8U                                            /*!< SCB CCR: BFHFNMIGN Position */

#define SCB_CCR_DIV_0_TRP_Pos               4                                             /*!< SCB CCR: DIV_0_TRP Position */

#define SCB_CCR_DIV_0_TRP_Pos               4U                                            /*!< SCB CCR: DIV_0_TRP Position */

#define SCB_CCR_UNALIGN_TRP_Pos             3                                             /*!< SCB CCR: UNALIGN_TRP Position */

#define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */

#define SCB_CCR_USERSETMPEND_Pos            1                                             /*!< SCB CCR: USERSETMPEND Position */

#define SCB_CCR_USERSETMPEND_Pos            1U                                            /*!< SCB CCR: USERSETMPEND Position */

#define SCB_CCR_NONBASETHRDENA_Pos          0                                             /*!< SCB CCR: NONBASETHRDENA Position */

#define SCB_CCR_NONBASETHRDENA_Pos          0U                                            /*!< SCB CCR: NONBASETHRDENA Position */

#define SCB_SHCSR_USGFAULTENA_Pos          18                                             /*!< SCB SHCSR: USGFAULTENA Position */

#define SCB_SHCSR_USGFAULTENA_Pos          18U                                            /*!< SCB SHCSR: USGFAULTENA Position */

#define SCB_SHCSR_BUSFAULTENA_Pos          17                                             /*!< SCB SHCSR: BUSFAULTENA Position */

#define SCB_SHCSR_BUSFAULTENA_Pos          17U                                            /*!< SCB SHCSR: BUSFAULTENA Position */

#define SCB_SHCSR_MEMFAULTENA_Pos          16                                             /*!< SCB SHCSR: MEMFAULTENA Position */

#define SCB_SHCSR_MEMFAULTENA_Pos          16U                                            /*!< SCB SHCSR: MEMFAULTENA Position */

#define SCB_SHCSR_SVCALLPENDED_Pos         15                                             /*!< SCB SHCSR: SVCALLPENDED Position */

#define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */

#define SCB_SHCSR_BUSFAULTPENDED_Pos       14                                             /*!< SCB SHCSR: BUSFAULTPENDED Position */

#define SCB_SHCSR_BUSFAULTPENDED_Pos       14U                                            /*!< SCB SHCSR: BUSFAULTPENDED Position */

#define SCB_SHCSR_MEMFAULTPENDED_Pos       13                                             /*!< SCB SHCSR: MEMFAULTPENDED Position */

#define SCB_SHCSR_MEMFAULTPENDED_Pos       13U                                            /*!< SCB SHCSR: MEMFAULTPENDED Position */

#define SCB_SHCSR_USGFAULTPENDED_Pos       12                                             /*!< SCB SHCSR: USGFAULTPENDED Position */

#define SCB_SHCSR_USGFAULTPENDED_Pos       12U                                            /*!< SCB SHCSR: USGFAULTPENDED Position */

#define SCB_SHCSR_SYSTICKACT_Pos           11                                             /*!< SCB SHCSR: SYSTICKACT Position */

#define SCB_SHCSR_SYSTICKACT_Pos           11U                                            /*!< SCB SHCSR: SYSTICKACT Position */

#define SCB_SHCSR_PENDSVACT_Pos            10                                             /*!< SCB SHCSR: PENDSVACT Position */

#define SCB_SHCSR_PENDSVACT_Pos            10U                                            /*!< SCB SHCSR: PENDSVACT Position */

#define SCB_SHCSR_MONITORACT_Pos            8                                             /*!< SCB SHCSR: MONITORACT Position */

#define SCB_SHCSR_MONITORACT_Pos            8U                                            /*!< SCB SHCSR: MONITORACT Position */

#define SCB_SHCSR_SVCALLACT_Pos             7                                             /*!< SCB SHCSR: SVCALLACT Position */

#define SCB_SHCSR_SVCALLACT_Pos             7U                                            /*!< SCB SHCSR: SVCALLACT Position */

#define SCB_SHCSR_USGFAULTACT_Pos           3                                             /*!< SCB SHCSR: USGFAULTACT Position */

#define SCB_SHCSR_USGFAULTACT_Pos           3U                                            /*!< SCB SHCSR: USGFAULTACT Position */

#define SCB_SHCSR_BUSFAULTACT_Pos           1                                             /*!< SCB SHCSR: BUSFAULTACT Position */

#define SCB_SHCSR_BUSFAULTACT_Pos           1U                                            /*!< SCB SHCSR: BUSFAULTACT Position */

#define SCB_SHCSR_MEMFAULTACT_Pos           0                                             /*!< SCB SHCSR: MEMFAULTACT Position */

#define SCB_SHCSR_MEMFAULTACT_Pos           0U                                            /*!< SCB SHCSR: MEMFAULTACT Position */

/* SCB Configurable Fault Status Registers Definitions */

/* SCB Configurable Fault Status Register Definitions */

#define SCB_CFSR_USGFAULTSR_Pos            16                                             /*!< SCB CFSR: Usage Fault Status Register Position */

#define SCB_CFSR_USGFAULTSR_Pos            16U                                            /*!< SCB CFSR: Usage Fault Status Register Position */

#define SCB_CFSR_BUSFAULTSR_Pos             8                                             /*!< SCB CFSR: Bus Fault Status Register Position */

#define SCB_CFSR_BUSFAULTSR_Pos             8U                                            /*!< SCB CFSR: Bus Fault Status Register Position */

#define SCB_CFSR_MEMFAULTSR_Pos             0                                             /*!< SCB CFSR: Memory Manage Fault Status Register Position */

#define SCB_CFSR_MEMFAULTSR_Pos             0U                                            /*!< SCB CFSR: Memory Manage Fault Status Register Position */

/* SCB Hard Fault Status Registers Definitions */

/* SCB Hard Fault Status Register Definitions */

#define SCB_HFSR_DEBUGEVT_Pos              31                                             /*!< SCB HFSR: DEBUGEVT Position */

#define SCB_HFSR_DEBUGEVT_Pos              31U                                            /*!< SCB HFSR: DEBUGEVT Position */

#define SCB_HFSR_FORCED_Pos                30                                             /*!< SCB HFSR: FORCED Position */

#define SCB_HFSR_FORCED_Pos                30U                                            /*!< SCB HFSR: FORCED Position */

#define SCB_HFSR_VECTTBL_Pos                1                                             /*!< SCB HFSR: VECTTBL Position */

#define SCB_HFSR_VECTTBL_Pos                1U                                            /*!< SCB HFSR: VECTTBL Position */

#define SCB_DFSR_EXTERNAL_Pos               4                                             /*!< SCB DFSR: EXTERNAL Position */

#define SCB_DFSR_EXTERNAL_Pos               4U                                            /*!< SCB DFSR: EXTERNAL Position */

#define SCB_DFSR_VCATCH_Pos                 3                                             /*!< SCB DFSR: VCATCH Position */

#define SCB_DFSR_VCATCH_Pos                 3U                                            /*!< SCB DFSR: VCATCH Position */

#define SCB_DFSR_DWTTRAP_Pos                2                                             /*!< SCB DFSR: DWTTRAP Position */

#define SCB_DFSR_DWTTRAP_Pos                2U                                            /*!< SCB DFSR: DWTTRAP Position */

#define SCB_DFSR_BKPT_Pos                   1                                             /*!< SCB DFSR: BKPT Position */

#define SCB_DFSR_BKPT_Pos                   1U                                            /*!< SCB DFSR: BKPT Position */

#define SCB_DFSR_HALTED_Pos                 0                                             /*!< SCB DFSR: HALTED Position */

#define SCB_DFSR_HALTED_Pos                 0U                                            /*!< SCB DFSR: HALTED Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)

  \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)

    \brief      Type definitions for the System Control and ID Register not in the SCB

  \brief    Type definitions for the System Control and ID Register not in the SCB

/** \brief  Structure type to access the System Control and ID Register not in the SCB.

  \brief  Structure type to access the System Control and ID Register not in the SCB.

       uint32_t RESERVED0[1];

        uint32_t RESERVED0[1U];

  __I  uint32_t ICTR;                    /*!< Offset: 0x004 (R/ )  Interrupt Controller Type Register      */

  __IM  uint32_t ICTR;                   /*!< Offset: 0x004 (R/ )  Interrupt Controller Type Register */

  __IO uint32_t ACTLR;                   /*!< Offset: 0x008 (R/W)  Auxiliary Control Register              */

  __IOM uint32_t ACTLR;                  /*!< Offset: 0x008 (R/W)  Auxiliary Control Register */

#define SCnSCB_ICTR_INTLINESNUM_Pos         0                                          /*!< ICTR: INTLINESNUM Position */

#define SCnSCB_ICTR_INTLINESNUM_Pos         0U                                         /*!< ICTR: INTLINESNUM Position */

#define SCnSCB_ACTLR_DISOOFP_Pos            9                                          /*!< ACTLR: DISOOFP Position */

#define SCnSCB_ACTLR_DISOOFP_Pos            9U                                         /*!< ACTLR: DISOOFP Position */

#define SCnSCB_ACTLR_DISFPCA_Pos            8                                          /*!< ACTLR: DISFPCA Position */

#define SCnSCB_ACTLR_DISFPCA_Pos            8U                                         /*!< ACTLR: DISFPCA Position */

#define SCnSCB_ACTLR_DISFOLD_Pos            2                                          /*!< ACTLR: DISFOLD Position */

#define SCnSCB_ACTLR_DISFOLD_Pos            2U                                         /*!< ACTLR: DISFOLD Position */

#define SCnSCB_ACTLR_DISDEFWBUF_Pos         1                                          /*!< ACTLR: DISDEFWBUF Position */

#define SCnSCB_ACTLR_DISDEFWBUF_Pos         1U                                         /*!< ACTLR: DISDEFWBUF Position */

#define SCnSCB_ACTLR_DISMCYCINT_Pos         0                                          /*!< ACTLR: DISMCYCINT Position */

#define SCnSCB_ACTLR_DISMCYCINT_Pos         0U                                         /*!< ACTLR: DISMCYCINT Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_SysTick     System Tick Timer (SysTick)

  \defgroup CMSIS_SysTick     System Tick Timer (SysTick)

    \brief      Type definitions for the System Timer Registers.

  \brief    Type definitions for the System Timer Registers.

/** \brief  Structure type to access the System Timer (SysTick).

  \brief  Structure type to access the System Timer (SysTick).

  __IO uint32_t CTRL;                    /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */

  __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */

  __IO uint32_t LOAD;                    /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register       */

  __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */

  __IO uint32_t VAL;                     /*!< Offset: 0x008 (R/W)  SysTick Current Value Register      */

  __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */

  __I  uint32_t CALIB;                   /*!< Offset: 0x00C (R/ )  SysTick Calibration Register        */

  __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */

#define SysTick_CTRL_COUNTFLAG_Pos         16                                             /*!< SysTick CTRL: COUNTFLAG Position */

#define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */

#define SysTick_CTRL_CLKSOURCE_Pos          2                                             /*!< SysTick CTRL: CLKSOURCE Position */

#define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */

#define SysTick_CTRL_TICKINT_Pos            1                                             /*!< SysTick CTRL: TICKINT Position */

#define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */

#define SysTick_CTRL_ENABLE_Pos             0                                             /*!< SysTick CTRL: ENABLE Position */

#define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */

#define SysTick_LOAD_RELOAD_Pos             0                                             /*!< SysTick LOAD: RELOAD Position */

#define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */

#define SysTick_VAL_CURRENT_Pos             0                                             /*!< SysTick VAL: CURRENT Position */

#define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */

#define SysTick_CALIB_NOREF_Pos            31                                             /*!< SysTick CALIB: NOREF Position */

#define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */

#define SysTick_CALIB_SKEW_Pos             30                                             /*!< SysTick CALIB: SKEW Position */

#define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */

#define SysTick_CALIB_TENMS_Pos             0                                             /*!< SysTick CALIB: TENMS Position */

#define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */

/** \ingroup  CMSIS_core_register

  \ingroup  CMSIS_core_register

    \defgroup CMSIS_ITM     Instrumentation Trace Macrocell (ITM)

  \defgroup CMSIS_ITM     Instrumentation Trace Macrocell (ITM)

    \brief      Type definitions for the Instrumentation Trace Macrocell (ITM)

  \brief    Type definitions for the Instrumentation Trace Macrocell (ITM)

/** \brief  Structure type to access the Instrumentation Trace Macrocell Register (ITM).

  \brief  Structure type to access the Instrumentation Trace Macrocell Register (ITM).

  __O  union

  __OM  union

    __O  uint8_t    u8;                  /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 8-bit                   */

    __OM  uint8_t    u8;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 8-bit */

    __O  uint16_t   u16;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 16-bit                  */

    __OM  uint16_t   u16;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 16-bit */

    __O  uint32_t   u32;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 32-bit                  */

    __OM  uint32_t   u32;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 32-bit */

  }  PORT [32];                          /*!< Offset: 0x000 ( /W)  ITM Stimulus Port Registers               */

  }  PORT [32U];                         /*!< Offset: 0x000 ( /W)  ITM Stimulus Port Registers */

       uint32_t RESERVED0[864];

        uint32_t RESERVED0[864U];

  __IO uint32_t TER;                     /*!< Offset: 0xE00 (R/W)  ITM Trace Enable Register                 */

  __IOM uint32_t TER;                    /*!< Offset: 0xE00 (R/W)  ITM Trace Enable Register */

       uint32_t RESERVED1[15];

        uint32_t RESERVED1[15U];

  __IO uint32_t TPR;                     /*!< Offset: 0xE40 (R/W)  ITM Trace Privilege Register              */

  __IOM uint32_t TPR;                    /*!< Offset: 0xE40 (R/W)  ITM Trace Privilege Register */

       uint32_t RESERVED2[15];

        uint32_t RESERVED2[15U];

  __IO uint32_t TCR;                     /*!< Offset: 0xE80 (R/W)  ITM Trace Control Register                */

  __IOM uint32_t TCR;                    /*!< Offset: 0xE80 (R/W)  ITM Trace Control Register */

       uint32_t RESERVED3[29];

        uint32_t RESERVED3[29U];

  __O  uint32_t IWR;                     /*!< Offset: 0xEF8 ( /W)  ITM Integration Write Register            */

  __OM  uint32_t IWR;                    /*!< Offset: 0xEF8 ( /W)  ITM Integration Write Register */

  __I  uint32_t IRR;                     /*!< Offset: 0xEFC (R/ )  ITM Integration Read Register             */

  __IM  uint32_t IRR;                    /*!< Offset: 0xEFC (R/ )  ITM Integration Read Register */

  __IO uint32_t IMCR;                    /*!< Offset: 0xF00 (R/W)  ITM Integration Mode Control Register     */

  __IOM uint32_t IMCR;                   /*!< Offset: 0xF00 (R/W)  ITM Integration Mode Control Register */

       uint32_t RESERVED4[43];

        uint32_t RESERVED4[43U];

  __O  uint32_t LAR;                     /*!< Offset: 0xFB0 ( /W)  ITM Lock Access Register                  */

  __OM  uint32_t LAR;                    /*!< Offset: 0xFB0 ( /W)  ITM Lock Access Register */

  __I  uint32_t LSR;                     /*!< Offset: 0xFB4 (R/ )  ITM Lock Status Register                  */

  __IM  uint32_t LSR;                    /*!< Offset: 0xFB4 (R/ )  ITM Lock Status Register */

       uint32_t RESERVED5[6];

        uint32_t RESERVED5[6U];

  __I  uint32_t PID4;                    /*!< Offset: 0xFD0 (R/ )  ITM Peripheral Identification Register #4 */

  __IM  uint32_t PID4;                   /*!< Offset: 0xFD0 (R/ )  ITM Peripheral Identification Register #4 */

  __I  uint32_t PID5;                    /*!< Offset: 0xFD4 (R/ )  ITM Peripheral Identification Register #5 */

  __IM  uint32_t PID5;                   /*!< Offset: 0xFD4 (R/ )  ITM Peripheral Identification Register #5 */

  __I  uint32_t PID6;                    /*!< Offset: 0xFD8 (R/ )  ITM Peripheral Identification Register #6 */

  __IM  uint32_t PID6;                   /*!< Offset: 0xFD8 (R/ )  ITM Peripheral Identification Register #6 */

  __I  uint32_t PID7;                    /*!< Offset: 0xFDC (R/ )  ITM Peripheral Identification Register #7 */

  __IM  uint32_t PID7;                   /*!< Offset: 0xFDC (R/ )  ITM Peripheral Identification Register #7 */

  __I  uint32_t PID0;                    /*!< Offset: 0xFE0 (R/ )  ITM Peripheral Identification Register #0 */

  __IM  uint32_t PID0;                   /*!< Offset: 0xFE0 (R/ )  ITM Peripheral Identification Register #0 */

  __I  uint32_t PID1;                    /*!< Offset: 0xFE4 (R/ )  ITM Peripheral Identification Register #1 */

  __IM  uint32_t PID1;                   /*!< Offset: 0xFE4 (R/ )  ITM Peripheral Identification Register #1 */

  __I  uint32_t PID2;                    /*!< Offset: 0xFE8 (R/ )  ITM Peripheral Identification Register #2 */

  __IM  uint32_t PID2;                   /*!< Offset: 0xFE8 (R/ )  ITM Peripheral Identification Register #2 */

  __I  uint32_t PID3;                    /*!< Offset: 0xFEC (R/ )  ITM Peripheral Identification Register #3 */

  __IM  uint32_t PID3;                   /*!< Offset: 0xFEC (R/ )  ITM Peripheral Identification Register #3 */

  __I  uint32_t CID0;                    /*!< Offset: 0xFF0 (R/ )  ITM Component  Identification Register #0 */

  __IM  uint32_t CID0;                   /*!< Offset: 0xFF0 (R/ )  ITM Component  Identification Register #0 */

  __I  uint32_t CID1;                    /*!< Offset: 0xFF4 (R/ )  ITM Component  Identification Register #1 */

  __IM  uint32_t CID1;                   /*!< Offset: 0xFF4 (R/ )  ITM Component  Identification Register #1 */

  __I  uint32_t CID2;                    /*!< Offset: 0xFF8 (R/ )  ITM Component  Identification Register #2 */

  __IM  uint32_t CID2;                   /*!< Offset: 0xFF8 (R/ )  ITM Component  Identification Register #2 */

  __I  uint32_t CID3;                    /*!< Offset: 0xFFC (R/ )  ITM Component  Identification Register #3 */

  __IM  uint32_t CID3;                   /*!< Offset: 0xFFC (R/ )  ITM Component  Identification Register #3 */

#define ITM_TPR_PRIVMASK_Pos                0                                             /*!< ITM TPR: PRIVMASK Position */

#define ITM_TPR_PRIVMASK_Pos                0U                                            /*!< ITM TPR: PRIVMASK Position */

#define ITM_TCR_BUSY_Pos                   23                                             /*!< ITM TCR: BUSY Position */

#define ITM_TCR_BUSY_Pos                   23U                                            /*!< ITM TCR: BUSY Position */

#define ITM_TCR_TraceBusID_Pos             16                                             /*!< ITM TCR: ATBID Position */

#define ITM_TCR_TraceBusID_Pos             16U                                            /*!< ITM TCR: ATBID Position */

#define ITM_TCR_GTSFREQ_Pos                10                                             /*!< ITM TCR: Global timestamp frequency Position */

#define ITM_TCR_GTSFREQ_Pos                10U                                            /*!< ITM TCR: Global timestamp frequency Position */

#define ITM_TCR_TSPrescale_Pos              8                                             /*!< ITM TCR: TSPrescale Position */

#define ITM_TCR_TSPrescale_Pos              8U                                            /*!< ITM TCR: TSPrescale Position */

#define ITM_TCR_SWOENA_Pos                  4                                             /*!< ITM TCR: SWOENA Position */

#define ITM_TCR_SWOENA_Pos                  4U                                            /*!< ITM TCR: SWOENA Position */

#define ITM_TCR_DWTENA_Pos                  3                                             /*!< ITM TCR: DWTENA Position */

#define ITM_TCR_DWTENA_Pos                  3U                                            /*!< ITM TCR: DWTENA Position */

#define ITM_TCR_SYNCENA_Pos                 2                                             /*!< ITM TCR: SYNCENA Position */

#define ITM_TCR_SYNCENA_Pos                 2U                                            /*!< ITM TCR: SYNCENA Position */

#define ITM_TCR_TSENA_Pos                   1                                             /*!< ITM TCR: TSENA Position */

#define ITM_TCR_TSENA_Pos                   1U                                            /*!< ITM TCR: TSENA Position */

#define ITM_TCR_ITMENA_Pos                  0                                             /*!< ITM TCR: ITM Enable bit Position */

#define ITM_TCR_ITMENA_Pos                  0U                                            /*!< ITM TCR: ITM Enable bit Position */

#define ITM_IWR_ATVALIDM_Pos                0                                             /*!< ITM IWR: ATVALIDM Position */

#define ITM_IWR_ATVALIDM_Pos                0U                                            /*!< ITM IWR: ATVALIDM Position */

#define ITM_IRR_ATREADYM_Pos                0                                             /*!< ITM IRR: ATREADYM Position */

#define ITM_IRR_ATREADYM_Pos                0U                                            /*!< ITM IRR: ATREADYM Position */

#define ITM_IMCR_INTEGRATION_Pos            0                                             /*!< ITM IMCR: INTEGRATION Position */

#define ITM_IMCR_INTEGRATION_Pos            0U                                            /*!< ITM IMCR: INTEGRATION Position */

#define ITM_LSR_ByteAcc_Pos                 2                                             /*!< ITM LSR: ByteAcc Position */

#define ITM_LSR_ByteAcc_Pos                 2U                                            /*!< ITM LSR: ByteAcc Position */

#define ITM_LSR_Access_Pos                  1                                             /*!< ITM LSR: Access Position */

#define ITM_LSR_Access_Pos                  1U                                            /*!< ITM LSR: Access Position */

#define ITM_LSR_Present_Pos                 0                                             /*!< ITM LSR: Present Position */

#define ITM_LSR_Present_Pos                 0U                                            /*!< ITM LSR: Present Position */