Subversion Repositories CharLCD

/**

  ******************************************************************************

  * @file    stm32f107xc.h

  * @author  MCD Application Team

  * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.

  *          This file contains all the peripheral register's definitions, bits

  *          definitions and memory mapping for STM32F1xx devices.            

  *            

  *          This file contains:

  *           - Data structures and the address mapping for all peripherals

  *           - Peripheral's registers declarations and bits definition

  *           - Macros to access peripheral’s registers hardware

  *  

  ******************************************************************************

  * @attention

  *

  * <h2><center>&copy; Copyright (c) 2017 STMicroelectronics.

  * All rights reserved.</center></h2>

  *

  * This software component is licensed by ST under BSD 3-Clause license,

  * the "License"; You may not use this file except in compliance with the

  * License. You may obtain a copy of the License at:

  *                        opensource.org/licenses/BSD-3-Clause

  *

  ******************************************************************************

  */

/** @addtogroup CMSIS

  * @{

  */

/** @addtogroup stm32f107xc

  * @{

  */

#ifndef __STM32F107xC_H

#define __STM32F107xC_H

#ifdef __cplusplus

 extern "C" {

#endif 

/** @addtogroup Configuration_section_for_CMSIS

  * @{

  */

/**

  * @brief Configuration of the Cortex-M3 Processor and Core Peripherals

 */

#define __CM3_REV                  0x0200U  /*!< Core Revision r2p0                           */

 #define __MPU_PRESENT             0U       /*!< Other STM32 devices does not provide an MPU  */

#define __NVIC_PRIO_BITS           4U       /*!< STM32 uses 4 Bits for the Priority Levels    */

#define __Vendor_SysTickConfig     0U       /*!< Set to 1 if different SysTick Config is used */

/**

  * @}

  */

/** @addtogroup Peripheral_interrupt_number_definition

  * @{

  */

/**

 * @brief STM32F10x Interrupt Number Definition, according to the selected device

 *        in @ref Library_configuration_section

 */

 /*!< Interrupt Number Definition */

typedef enum

{

/******  Cortex-M3 Processor Exceptions Numbers ***************************************************/

  NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */

  HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */

  MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */

  BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */

  UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */

  SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */

  DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */

  PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */

  SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */

/******  STM32 specific Interrupt Numbers *********************************************************/

  WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */

  PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */

  TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */

  RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */

  FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */

  RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */

  EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */

  EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */

  EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */

  EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */

  EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */

  DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */

  DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */

  DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */

  DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */

  DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */

  DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */

  DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */

  ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */

  CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupts                                   */

  CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupts                                  */

  CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */

  CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */

  EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */

  TIM1_BRK_IRQn               = 24,     /*!< TIM1 Break Interrupt                                 */

  TIM1_UP_IRQn                = 25,     /*!< TIM1 Update Interrupt                                */

  TIM1_TRG_COM_IRQn           = 26,     /*!< TIM1 Trigger and Commutation Interrupt               */

  TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */

  TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */

  TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */

  TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                */

  I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */

  I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */

  I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                 */

  I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                 */

  SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */

  SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                */

  USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */

  USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */

  USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                              */

  EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */

  RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */

  OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS WakeUp from suspend through EXTI Line Interrupt */

  TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                */

  SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                */

  UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                               */

  UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                               */

  TIM6_IRQn                   = 54,     /*!< TIM6 global Interrupt                                */

  TIM7_IRQn                   = 55,     /*!< TIM7 global Interrupt                                */

  DMA2_Channel1_IRQn          = 56,     /*!< DMA2 Channel 1 global Interrupt                      */

  DMA2_Channel2_IRQn          = 57,     /*!< DMA2 Channel 2 global Interrupt                      */

  DMA2_Channel3_IRQn          = 58,     /*!< DMA2 Channel 3 global Interrupt                      */

  DMA2_Channel4_IRQn          = 59,     /*!< DMA2 Channel 4 global Interrupt                      */

  DMA2_Channel5_IRQn          = 60,     /*!< DMA2 Channel 5 global Interrupt                      */

  ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                            */

  ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt          */

  CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                    */

  CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                   */

  CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                   */

  CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                   */

  OTG_FS_IRQn                 = 67      /*!< USB OTG FS global Interrupt                          */

} IRQn_Type;

/**

  * @}

  */

#include "core_cm3.h"

#include "system_stm32f1xx.h"

#include <stdint.h>

/** @addtogroup Peripheral_registers_structures

  * @{

  */  

/**

  * @brief Analog to Digital Converter  

  */

typedef struct

{

  __IO uint32_t SR;

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t SMPR1;

  __IO uint32_t SMPR2;

  __IO uint32_t JOFR1;

  __IO uint32_t JOFR2;

  __IO uint32_t JOFR3;

  __IO uint32_t JOFR4;

  __IO uint32_t HTR;

  __IO uint32_t LTR;

  __IO uint32_t SQR1;

  __IO uint32_t SQR2;

  __IO uint32_t SQR3;

  __IO uint32_t JSQR;

  __IO uint32_t JDR1;

  __IO uint32_t JDR2;

  __IO uint32_t JDR3;

  __IO uint32_t JDR4;

  __IO uint32_t DR;

} ADC_TypeDef;

typedef struct

{

  __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */

  __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */

  __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */

  uint32_t  RESERVED[16];

  __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */

} ADC_Common_TypeDef;

/**

  * @brief Backup Registers  

  */

typedef struct

{

  uint32_t  RESERVED0;

  __IO uint32_t DR1;

  __IO uint32_t DR2;

  __IO uint32_t DR3;

  __IO uint32_t DR4;

  __IO uint32_t DR5;

  __IO uint32_t DR6;

  __IO uint32_t DR7;

  __IO uint32_t DR8;

  __IO uint32_t DR9;

  __IO uint32_t DR10;

  __IO uint32_t RTCCR;

  __IO uint32_t CR;

  __IO uint32_t CSR;

  uint32_t  RESERVED13[2];

  __IO uint32_t DR11;

  __IO uint32_t DR12;

  __IO uint32_t DR13;

  __IO uint32_t DR14;

  __IO uint32_t DR15;

  __IO uint32_t DR16;

  __IO uint32_t DR17;

  __IO uint32_t DR18;

  __IO uint32_t DR19;

  __IO uint32_t DR20;

  __IO uint32_t DR21;

  __IO uint32_t DR22;

  __IO uint32_t DR23;

  __IO uint32_t DR24;

  __IO uint32_t DR25;

  __IO uint32_t DR26;

  __IO uint32_t DR27;

  __IO uint32_t DR28;

  __IO uint32_t DR29;

  __IO uint32_t DR30;

  __IO uint32_t DR31;

  __IO uint32_t DR32;

  __IO uint32_t DR33;

  __IO uint32_t DR34;

  __IO uint32_t DR35;

  __IO uint32_t DR36;

  __IO uint32_t DR37;

  __IO uint32_t DR38;

  __IO uint32_t DR39;

  __IO uint32_t DR40;

  __IO uint32_t DR41;

  __IO uint32_t DR42;

} BKP_TypeDef;

/**

  * @brief Controller Area Network TxMailBox

  */

typedef struct

{

  __IO uint32_t TIR;

  __IO uint32_t TDTR;

  __IO uint32_t TDLR;

  __IO uint32_t TDHR;

} CAN_TxMailBox_TypeDef;

/**

  * @brief Controller Area Network FIFOMailBox

  */

typedef struct

{

  __IO uint32_t RIR;

  __IO uint32_t RDTR;

  __IO uint32_t RDLR;

  __IO uint32_t RDHR;

} CAN_FIFOMailBox_TypeDef;

/**

  * @brief Controller Area Network FilterRegister

  */

typedef struct

{

  __IO uint32_t FR1;

  __IO uint32_t FR2;

} CAN_FilterRegister_TypeDef;

/**

  * @brief Controller Area Network

  */

typedef struct

{

  __IO uint32_t MCR;

  __IO uint32_t MSR;

  __IO uint32_t TSR;

  __IO uint32_t RF0R;

  __IO uint32_t RF1R;

  __IO uint32_t IER;

  __IO uint32_t ESR;

  __IO uint32_t BTR;

  uint32_t  RESERVED0[88];

  CAN_TxMailBox_TypeDef sTxMailBox[3];

  CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];

  uint32_t  RESERVED1[12];

  __IO uint32_t FMR;

  __IO uint32_t FM1R;

  uint32_t  RESERVED2;

  __IO uint32_t FS1R;

  uint32_t  RESERVED3;

  __IO uint32_t FFA1R;

  uint32_t  RESERVED4;

  __IO uint32_t FA1R;

  uint32_t  RESERVED5[8];

  CAN_FilterRegister_TypeDef sFilterRegister[28];

} CAN_TypeDef;

/**

  * @brief CRC calculation unit

  */

typedef struct

{

  __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */

  __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */

  uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */

  uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  

  __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */

} CRC_TypeDef;

/**

  * @brief Digital to Analog Converter

  */

typedef struct

{

  __IO uint32_t CR;

  __IO uint32_t SWTRIGR;

  __IO uint32_t DHR12R1;

  __IO uint32_t DHR12L1;

  __IO uint32_t DHR8R1;

  __IO uint32_t DHR12R2;

  __IO uint32_t DHR12L2;

  __IO uint32_t DHR8R2;

  __IO uint32_t DHR12RD;

  __IO uint32_t DHR12LD;

  __IO uint32_t DHR8RD;

  __IO uint32_t DOR1;

  __IO uint32_t DOR2;

} DAC_TypeDef;

/**

  * @brief Debug MCU

  */

typedef struct

{

  __IO uint32_t IDCODE;

  __IO uint32_t CR;

}DBGMCU_TypeDef;

/**

  * @brief DMA Controller

  */

typedef struct

{

  __IO uint32_t CCR;

  __IO uint32_t CNDTR;

  __IO uint32_t CPAR;

  __IO uint32_t CMAR;

} DMA_Channel_TypeDef;

typedef struct

{

  __IO uint32_t ISR;

  __IO uint32_t IFCR;

} DMA_TypeDef;

/**

  * @brief Ethernet MAC

  */

typedef struct

{

  __IO uint32_t MACCR;

  __IO uint32_t MACFFR;

  __IO uint32_t MACHTHR;

  __IO uint32_t MACHTLR;

  __IO uint32_t MACMIIAR;

  __IO uint32_t MACMIIDR;

  __IO uint32_t MACFCR;

  __IO uint32_t MACVLANTR;             /*    8 */

       uint32_t RESERVED0[2];

  __IO uint32_t MACRWUFFR;             /*   11 */

  __IO uint32_t MACPMTCSR;

       uint32_t RESERVED1[2];

  __IO uint32_t MACSR;                 /*   15 */

  __IO uint32_t MACIMR;

  __IO uint32_t MACA0HR;

  __IO uint32_t MACA0LR;

  __IO uint32_t MACA1HR;

  __IO uint32_t MACA1LR;

  __IO uint32_t MACA2HR;

  __IO uint32_t MACA2LR;

  __IO uint32_t MACA3HR;

  __IO uint32_t MACA3LR;               /*   24 */

       uint32_t RESERVED2[40];

  __IO uint32_t MMCCR;                 /*   65 */

  __IO uint32_t MMCRIR;

  __IO uint32_t MMCTIR;

  __IO uint32_t MMCRIMR;

  __IO uint32_t MMCTIMR;               /*   69 */

       uint32_t RESERVED3[14];

  __IO uint32_t MMCTGFSCCR;            /*   84 */

  __IO uint32_t MMCTGFMSCCR;

       uint32_t RESERVED4[5];

  __IO uint32_t MMCTGFCR;

       uint32_t RESERVED5[10];

  __IO uint32_t MMCRFCECR;

  __IO uint32_t MMCRFAECR;

       uint32_t RESERVED6[10];

  __IO uint32_t MMCRGUFCR;

       uint32_t RESERVED7[334];

  __IO uint32_t PTPTSCR;

  __IO uint32_t PTPSSIR;

  __IO uint32_t PTPTSHR;

  __IO uint32_t PTPTSLR;

  __IO uint32_t PTPTSHUR;

  __IO uint32_t PTPTSLUR;

  __IO uint32_t PTPTSAR;

  __IO uint32_t PTPTTHR;

  __IO uint32_t PTPTTLR;

       uint32_t RESERVED8[567];

  __IO uint32_t DMABMR;

  __IO uint32_t DMATPDR;

  __IO uint32_t DMARPDR;

  __IO uint32_t DMARDLAR;

  __IO uint32_t DMATDLAR;

  __IO uint32_t DMASR;

  __IO uint32_t DMAOMR;

  __IO uint32_t DMAIER;

  __IO uint32_t DMAMFBOCR;

       uint32_t RESERVED9[9];

  __IO uint32_t DMACHTDR;

  __IO uint32_t DMACHRDR;

  __IO uint32_t DMACHTBAR;

  __IO uint32_t DMACHRBAR;

} ETH_TypeDef;

/**

  * @brief External Interrupt/Event Controller

  */

typedef struct

{

  __IO uint32_t IMR;

  __IO uint32_t EMR;

  __IO uint32_t RTSR;

  __IO uint32_t FTSR;

  __IO uint32_t SWIER;

  __IO uint32_t PR;

} EXTI_TypeDef;

/**

  * @brief FLASH Registers

  */

typedef struct

{

  __IO uint32_t ACR;

  __IO uint32_t KEYR;

  __IO uint32_t OPTKEYR;

  __IO uint32_t SR;

  __IO uint32_t CR;

  __IO uint32_t AR;

  __IO uint32_t RESERVED;

  __IO uint32_t OBR;

  __IO uint32_t WRPR;

} FLASH_TypeDef;

/**

  * @brief Option Bytes Registers

  */

typedef struct

{

  __IO uint16_t RDP;

  __IO uint16_t USER;

  __IO uint16_t Data0;

  __IO uint16_t Data1;

  __IO uint16_t WRP0;

  __IO uint16_t WRP1;

  __IO uint16_t WRP2;

  __IO uint16_t WRP3;

} OB_TypeDef;

/**

  * @brief General Purpose I/O

  */

typedef struct

{

  __IO uint32_t CRL;

  __IO uint32_t CRH;

  __IO uint32_t IDR;

  __IO uint32_t ODR;

  __IO uint32_t BSRR;

  __IO uint32_t BRR;

  __IO uint32_t LCKR;

} GPIO_TypeDef;

/**

  * @brief Alternate Function I/O

  */

typedef struct

{

  __IO uint32_t EVCR;

  __IO uint32_t MAPR;

  __IO uint32_t EXTICR[4];

  uint32_t RESERVED0;

  __IO uint32_t MAPR2;  

} AFIO_TypeDef;

/**

  * @brief Inter Integrated Circuit Interface

  */

typedef struct

{

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t OAR1;

  __IO uint32_t OAR2;

  __IO uint32_t DR;

  __IO uint32_t SR1;

  __IO uint32_t SR2;

  __IO uint32_t CCR;

  __IO uint32_t TRISE;

} I2C_TypeDef;

/**

  * @brief Independent WATCHDOG

  */

typedef struct

{

  __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */

  __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */

  __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */

  __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */

} IWDG_TypeDef;

/**

  * @brief Power Control

  */

typedef struct

{

  __IO uint32_t CR;

  __IO uint32_t CSR;

} PWR_TypeDef;

/**

  * @brief Reset and Clock Control

  */

typedef struct

{

  __IO uint32_t CR;

  __IO uint32_t CFGR;

  __IO uint32_t CIR;

  __IO uint32_t APB2RSTR;

  __IO uint32_t APB1RSTR;

  __IO uint32_t AHBENR;

  __IO uint32_t APB2ENR;

  __IO uint32_t APB1ENR;

  __IO uint32_t BDCR;

  __IO uint32_t CSR;

  __IO uint32_t AHBRSTR;

  __IO uint32_t CFGR2;

} RCC_TypeDef;

/**

  * @brief Real-Time Clock

  */

typedef struct

{

  __IO uint32_t CRH;

  __IO uint32_t CRL;

  __IO uint32_t PRLH;

  __IO uint32_t PRLL;

  __IO uint32_t DIVH;

  __IO uint32_t DIVL;

  __IO uint32_t CNTH;

  __IO uint32_t CNTL;

  __IO uint32_t ALRH;

  __IO uint32_t ALRL;

} RTC_TypeDef;

/**

  * @brief Serial Peripheral Interface

  */

typedef struct

{

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t SR;

  __IO uint32_t DR;

  __IO uint32_t CRCPR;

  __IO uint32_t RXCRCR;

  __IO uint32_t TXCRCR;

  __IO uint32_t I2SCFGR;

  __IO uint32_t I2SPR;

} SPI_TypeDef;

/**

  * @brief TIM Timers

  */

typedef struct

{

  __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */

  __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */

  __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */

  __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */

  __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */

  __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */

  __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */

  __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */

  __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */

  __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */

  __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */

  __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */

  __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */

  __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */

  __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */

  __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */

  __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */

  __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */

  __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */

  __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */

  __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */

}TIM_TypeDef;

/**

  * @brief Universal Synchronous Asynchronous Receiver Transmitter

  */

typedef struct

{

  __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */

  __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */

  __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */

  __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */

  __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */

  __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */

  __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */

} USART_TypeDef;

/**

  * @brief __USB_OTG_Core_register

  */

typedef struct

{

  __IO uint32_t GOTGCTL;              /*!<  USB_OTG Control and Status Register       Address offset: 000h */

  __IO uint32_t GOTGINT;              /*!<  USB_OTG Interrupt Register                Address offset: 004h */

  __IO uint32_t GAHBCFG;              /*!<  Core AHB Configuration Register           Address offset: 008h */

  __IO uint32_t GUSBCFG;              /*!<  Core USB Configuration Register           Address offset: 00Ch */

  __IO uint32_t GRSTCTL;              /*!<  Core Reset Register                       Address offset: 010h */

  __IO uint32_t GINTSTS;              /*!<  Core Interrupt Register                   Address offset: 014h */

  __IO uint32_t GINTMSK;              /*!<  Core Interrupt Mask Register              Address offset: 018h */

  __IO uint32_t GRXSTSR;              /*!<  Receive Sts Q Read Register               Address offset: 01Ch */

  __IO uint32_t GRXSTSP;              /*!<  Receive Sts Q Read & POP Register         Address offset: 020h */

  __IO uint32_t GRXFSIZ;              /*!< Receive FIFO Size Register                 Address offset: 024h */

  __IO uint32_t DIEPTXF0_HNPTXFSIZ;   /*!<  EP0 / Non Periodic Tx FIFO Size Register  Address offset: 028h */

  __IO uint32_t HNPTXSTS;             /*!<  Non Periodic Tx FIFO/Queue Sts reg        Address offset: 02Ch */

  uint32_t Reserved30[2];             /*!< Reserved 030h*/

  __IO uint32_t GCCFG;                /*!< General Purpose IO Register                Address offset: 038h */

  __IO uint32_t CID;                  /*!< User ID Register                           Address offset: 03Ch */

  uint32_t  Reserved40[48];           /*!< Reserved 040h-0FFh */

  __IO uint32_t HPTXFSIZ;             /*!< Host Periodic Tx FIFO Size Reg             Address offset: 100h */

  __IO uint32_t DIEPTXF[0x0F];        /*!< dev Periodic Transmit FIFO                 Address offset: 0x104 */

} USB_OTG_GlobalTypeDef;

/**

  * @brief __device_Registers

  */

typedef struct

{

  __IO uint32_t DCFG;                 /*!< dev Configuration Register                 Address offset: 800h*/

  __IO uint32_t DCTL;                 /*!< dev Control Register                       Address offset: 804h*/

  __IO uint32_t DSTS;                 /*!< dev Status Register (RO)                   Address offset: 808h*/

  uint32_t Reserved0C;                /*!< Reserved 80Ch*/

  __IO uint32_t DIEPMSK;              /*!< dev IN Endpoint Mask                       Address offset: 810h*/

  __IO uint32_t DOEPMSK;              /*!< dev OUT Endpoint Mask                      Address offset: 814h*/

  __IO uint32_t DAINT;                /*!< dev All Endpoints Itr Reg                  Address offset: 818h*/

  __IO uint32_t DAINTMSK;             /*!< dev All Endpoints Itr Mask                 Address offset: 81Ch*/

  uint32_t  Reserved20;               /*!< Reserved 820h*/

  uint32_t Reserved9;                 /*!< Reserved 824h*/

  __IO uint32_t DVBUSDIS;             /*!< dev VBUS discharge Register                Address offset: 828h*/

  __IO uint32_t DVBUSPULSE;           /*!< dev VBUS Pulse Register                    Address offset: 82Ch*/

  __IO uint32_t DTHRCTL;              /*!< dev thr                                    Address offset: 830h*/

  __IO uint32_t DIEPEMPMSK;           /*!< dev empty msk                              Address offset: 834h*/

  __IO uint32_t DEACHINT;             /*!< dedicated EP interrupt                     Address offset: 838h*/

  __IO uint32_t DEACHMSK;             /*!< dedicated EP msk                           Address offset: 83Ch*/  

  uint32_t Reserved40;                /*!< dedicated EP mask                          Address offset: 840h*/

  __IO uint32_t DINEP1MSK;            /*!< dedicated EP mask                          Address offset: 844h*/

  uint32_t  Reserved44[15];           /*!< Reserved 844-87Ch*/

  __IO uint32_t DOUTEP1MSK;           /*!< dedicated EP msk                           Address offset: 884h*/

} USB_OTG_DeviceTypeDef;

/**

  * @brief __IN_Endpoint-Specific_Register

  */

typedef struct

{

  __IO uint32_t DIEPCTL;              /*!< dev IN Endpoint Control Reg                900h + (ep_num * 20h) + 00h*/

  uint32_t Reserved04;                /*!< Reserved                                   900h + (ep_num * 20h) + 04h*/

  __IO uint32_t DIEPINT;              /*!< dev IN Endpoint Itr Reg                    900h + (ep_num * 20h) + 08h*/

  uint32_t Reserved0C;                /*!< Reserved                                   900h + (ep_num * 20h) + 0Ch*/

  __IO uint32_t DIEPTSIZ;             /*!< IN Endpoint Txfer Size                     900h + (ep_num * 20h) + 10h*/

  __IO uint32_t DIEPDMA;              /*!< IN Endpoint DMA Address Reg                900h + (ep_num * 20h) + 14h*/

  __IO uint32_t DTXFSTS;              /*!< IN Endpoint Tx FIFO Status Reg             900h + (ep_num * 20h) + 18h*/

  uint32_t Reserved18;                /*!< Reserved                                   900h+(ep_num*20h)+1Ch-900h+ (ep_num * 20h) + 1Ch*/

} USB_OTG_INEndpointTypeDef;

/**

  * @brief __OUT_Endpoint-Specific_Registers

  */

typedef struct

{

  __IO uint32_t DOEPCTL;              /*!< dev OUT Endpoint Control Reg               B00h + (ep_num * 20h) + 00h*/

  uint32_t Reserved04;                /*!< Reserved                                   B00h + (ep_num * 20h) + 04h*/

  __IO uint32_t DOEPINT;              /*!< dev OUT Endpoint Itr Reg                   B00h + (ep_num * 20h) + 08h*/

  uint32_t Reserved0C;                /*!< Reserved                                   B00h + (ep_num * 20h) + 0Ch*/

  __IO uint32_t DOEPTSIZ;             /*!< dev OUT Endpoint Txfer Size                B00h + (ep_num * 20h) + 10h*/

  __IO uint32_t DOEPDMA;              /*!< dev OUT Endpoint DMA Address               B00h + (ep_num * 20h) + 14h*/

  uint32_t Reserved18[2];             /*!< Reserved                                   B00h + (ep_num * 20h) + 18h - B00h + (ep_num * 20h) + 1Ch*/

} USB_OTG_OUTEndpointTypeDef;

/**

  * @brief __Host_Mode_Register_Structures

  */

typedef struct

{

  __IO uint32_t HCFG;                 /*!< Host Configuration Register    400h*/

  __IO uint32_t HFIR;                 /*!< Host Frame Interval Register   404h*/

  __IO uint32_t HFNUM;                /*!< Host Frame Nbr/Frame Remaining 408h*/

  uint32_t Reserved40C;               /*!< Reserved                       40Ch*/

  __IO uint32_t HPTXSTS;              /*!< Host Periodic Tx FIFO/ Queue Status 410h*/

  __IO uint32_t HAINT;                /*!< Host All Channels Interrupt Register 414h*/

  __IO uint32_t HAINTMSK;             /*!< Host All Channels Interrupt Mask 418h*/

} USB_OTG_HostTypeDef;

/**

  * @brief __Host_Channel_Specific_Registers

  */

typedef struct

{

  __IO uint32_t HCCHAR;

  __IO uint32_t HCSPLT;

  __IO uint32_t HCINT;

  __IO uint32_t HCINTMSK;

  __IO uint32_t HCTSIZ;

  __IO uint32_t HCDMA;

  uint32_t Reserved[2];

} USB_OTG_HostChannelTypeDef;

/**

  * @brief Window WATCHDOG

  */

typedef struct

{

  __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */

  __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */

  __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */

} WWDG_TypeDef;

/**

  * @}

  */

/** @addtogroup Peripheral_memory_map

  * @{

  */

#define FLASH_BASE            0x08000000UL /*!< FLASH base address in the alias region */

#define FLASH_BANK1_END       0x0803FFFFUL /*!< FLASH END address of bank1 */

#define SRAM_BASE             0x20000000UL /*!< SRAM base address in the alias region */

#define PERIPH_BASE           0x40000000UL /*!< Peripheral base address in the alias region */

#define SRAM_BB_BASE          0x22000000UL /*!< SRAM base address in the bit-band region */

#define PERIPH_BB_BASE        0x42000000UL /*!< Peripheral base address in the bit-band region */

/*!< Peripheral memory map */

#define APB1PERIPH_BASE       PERIPH_BASE

#define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000UL)

#define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)

#define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000UL)

#define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400UL)

#define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800UL)

#define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00UL)

#define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000UL)

#define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400UL)

#define RTC_BASE              (APB1PERIPH_BASE + 0x00002800UL)

#define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00UL)

#define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000UL)

#define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800UL)

#define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00UL)

#define USART2_BASE           (APB1PERIPH_BASE + 0x00004400UL)

#define USART3_BASE           (APB1PERIPH_BASE + 0x00004800UL)

#define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00UL)

#define UART5_BASE            (APB1PERIPH_BASE + 0x00005000UL)

#define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400UL)

#define I2C2_BASE             (APB1PERIPH_BASE + 0x00005800UL)

#define CAN1_BASE             (APB1PERIPH_BASE + 0x00006400UL)

#define CAN2_BASE             (APB1PERIPH_BASE + 0x00006800UL)

#define BKP_BASE              (APB1PERIPH_BASE + 0x00006C00UL)

#define PWR_BASE              (APB1PERIPH_BASE + 0x00007000UL)

#define DAC_BASE              (APB1PERIPH_BASE + 0x00007400UL)

#define AFIO_BASE             (APB2PERIPH_BASE + 0x00000000UL)

#define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400UL)

#define GPIOA_BASE            (APB2PERIPH_BASE + 0x00000800UL)

#define GPIOB_BASE            (APB2PERIPH_BASE + 0x00000C00UL)

#define GPIOC_BASE            (APB2PERIPH_BASE + 0x00001000UL)

#define GPIOD_BASE            (APB2PERIPH_BASE + 0x00001400UL)

#define GPIOE_BASE            (APB2PERIPH_BASE + 0x00001800UL)

#define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400UL)

#define ADC2_BASE             (APB2PERIPH_BASE + 0x00002800UL)

#define TIM1_BASE             (APB2PERIPH_BASE + 0x00002C00UL)

#define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000UL)

#define USART1_BASE           (APB2PERIPH_BASE + 0x00003800UL)

#define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000UL)

#define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x00000008UL)

#define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x0000001CUL)

#define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x00000030UL)

#define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x00000044UL)

#define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x00000058UL)

#define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x0000006CUL)

#define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x00000080UL)

#define DMA2_BASE             (AHBPERIPH_BASE + 0x00000400UL)

#define DMA2_Channel1_BASE    (AHBPERIPH_BASE + 0x00000408UL)

#define DMA2_Channel2_BASE    (AHBPERIPH_BASE + 0x0000041CUL)

#define DMA2_Channel3_BASE    (AHBPERIPH_BASE + 0x00000430UL)

#define DMA2_Channel4_BASE    (AHBPERIPH_BASE + 0x00000444UL)

#define DMA2_Channel5_BASE    (AHBPERIPH_BASE + 0x00000458UL)

#define RCC_BASE              (AHBPERIPH_BASE + 0x00001000UL)

#define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)

#define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000UL) /*!< Flash registers base address */

#define FLASHSIZE_BASE        0x1FFFF7E0UL    /*!< FLASH Size register base address */

#define UID_BASE              0x1FFFF7E8UL    /*!< Unique device ID register base address */

#define OB_BASE               0x1FFFF800UL    /*!< Flash Option Bytes base address */

#define ETH_BASE              (AHBPERIPH_BASE + 0x00008000UL)

#define ETH_MAC_BASE          (ETH_BASE)

#define ETH_MMC_BASE          (ETH_BASE + 0x00000100UL)

#define ETH_PTP_BASE          (ETH_BASE + 0x00000700UL)

#define ETH_DMA_BASE          (ETH_BASE + 0x00001000UL)

#define DBGMCU_BASE          0xE0042000UL /*!< Debug MCU registers base address */

/*!< USB registers base address */

#define USB_OTG_FS_PERIPH_BASE               0x50000000UL

#define USB_OTG_GLOBAL_BASE                  0x00000000UL

#define USB_OTG_DEVICE_BASE                  0x00000800UL

#define USB_OTG_IN_ENDPOINT_BASE             0x00000900UL

#define USB_OTG_OUT_ENDPOINT_BASE            0x00000B00UL

#define USB_OTG_EP_REG_SIZE                  0x00000020UL

#define USB_OTG_HOST_BASE                    0x00000400UL

#define USB_OTG_HOST_PORT_BASE               0x00000440UL

#define USB_OTG_HOST_CHANNEL_BASE            0x00000500UL

#define USB_OTG_HOST_CHANNEL_SIZE            0x00000020UL

#define USB_OTG_PCGCCTL_BASE                 0x00000E00UL

#define USB_OTG_FIFO_BASE                    0x00001000UL

#define USB_OTG_FIFO_SIZE                    0x00001000UL

/**

  * @}

  */