Subversion Repositories LedShow

/**

  ******************************************************************************

  * @file    stm32f103x6.h

  * @author  MCD Application Team

  * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.

  *          This file contains all the peripheral register's definitions, bits

  *          definitions and memory mapping for STM32F1xx devices.            

  *            

  *          This file contains:

  *           - Data structures and the address mapping for all peripherals

  *           - Peripheral's registers declarations and bits definition

  *           - Macros to access peripheral’s registers hardware

  *  

  ******************************************************************************

  * @attention

  *

  * <h2><center>&copy; Copyright (c) 2017 STMicroelectronics.

  * All rights reserved.</center></h2>

  *

  * This software component is licensed by ST under BSD 3-Clause license,

  * the "License"; You may not use this file except in compliance with the

  * License. You may obtain a copy of the License at:

  *                        opensource.org/licenses/BSD-3-Clause

  *

  ******************************************************************************

  */

/** @addtogroup CMSIS

  * @{

  */

/** @addtogroup stm32f103x6

  * @{

  */

#ifndef __STM32F103x6_H

#define __STM32F103x6_H

#ifdef __cplusplus

 extern "C" {

#endif 

/** @addtogroup Configuration_section_for_CMSIS

  * @{

  */

/**

  * @brief Configuration of the Cortex-M3 Processor and Core Peripherals

 */

#define __CM3_REV                  0x0200U  /*!< Core Revision r2p0                           */

 #define __MPU_PRESENT             0U       /*!< Other STM32 devices does not provide an MPU  */

#define __NVIC_PRIO_BITS           4U       /*!< STM32 uses 4 Bits for the Priority Levels    */

#define __Vendor_SysTickConfig     0U       /*!< Set to 1 if different SysTick Config is used */

/**

  * @}

  */

/** @addtogroup Peripheral_interrupt_number_definition

  * @{

  */

/**

 * @brief STM32F10x Interrupt Number Definition, according to the selected device

 *        in @ref Library_configuration_section

 */

 /*!< Interrupt Number Definition */

typedef enum

{

/******  Cortex-M3 Processor Exceptions Numbers ***************************************************/

  NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                             */

  HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                     */

  MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt              */

  BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                      */

  UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                    */

  SVCall_IRQn                 = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                       */

  DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                 */

  PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                       */

  SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                   */

/******  STM32 specific Interrupt Numbers *********************************************************/

  WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                            */

  PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt            */

  TAMPER_IRQn                 = 2,      /*!< Tamper Interrupt                                     */

  RTC_IRQn                    = 3,      /*!< RTC global Interrupt                                 */

  FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                               */

  RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                 */

  EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                 */

  EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                 */

  EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                 */

  EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                 */

  EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                 */

  DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                      */

  DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                      */

  DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                      */

  DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                      */

  DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                      */

  DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                      */

  DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                      */

  ADC1_2_IRQn                 = 18,     /*!< ADC1 and ADC2 global Interrupt                       */

  USB_HP_CAN1_TX_IRQn         = 19,     /*!< USB Device High Priority or CAN1 TX Interrupts       */

  USB_LP_CAN1_RX0_IRQn        = 20,     /*!< USB Device Low Priority or CAN1 RX0 Interrupts       */

  CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                   */

  CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                   */

  EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                        */

  TIM1_BRK_IRQn               = 24,     /*!< TIM1 Break Interrupt                                 */

  TIM1_UP_IRQn                = 25,     /*!< TIM1 Update Interrupt                                */

  TIM1_TRG_COM_IRQn           = 26,     /*!< TIM1 Trigger and Commutation Interrupt               */

  TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                       */

  TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                */

  TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                */

  I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                 */

  I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                 */

  SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                */

  USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                              */

  USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                              */

  EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                      */

  RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                */

  USBWakeUp_IRQn              = 42,     /*!< USB Device WakeUp from suspend through EXTI Line Interrupt */

} IRQn_Type;

/**

  * @}

  */

#include "core_cm3.h"

#include "system_stm32f1xx.h"

#include <stdint.h>

/** @addtogroup Peripheral_registers_structures

  * @{

  */  

/**

  * @brief Analog to Digital Converter  

  */

typedef struct

{

  __IO uint32_t SR;

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t SMPR1;

  __IO uint32_t SMPR2;

  __IO uint32_t JOFR1;

  __IO uint32_t JOFR2;

  __IO uint32_t JOFR3;

  __IO uint32_t JOFR4;

  __IO uint32_t HTR;

  __IO uint32_t LTR;

  __IO uint32_t SQR1;

  __IO uint32_t SQR2;

  __IO uint32_t SQR3;

  __IO uint32_t JSQR;

  __IO uint32_t JDR1;

  __IO uint32_t JDR2;

  __IO uint32_t JDR3;

  __IO uint32_t JDR4;

  __IO uint32_t DR;

} ADC_TypeDef;

typedef struct

{

  __IO uint32_t SR;               /*!< ADC status register,    used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address         */

  __IO uint32_t CR1;              /*!< ADC control register 1, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x04  */

  __IO uint32_t CR2;              /*!< ADC control register 2, used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x08  */

  uint32_t  RESERVED[16];

  __IO uint32_t DR;               /*!< ADC data register,      used for ADC multimode (bits common to several ADC instances). Address offset: ADC1 base address + 0x4C  */

} ADC_Common_TypeDef;

/**

  * @brief Backup Registers  

  */

typedef struct

{

  uint32_t  RESERVED0;

  __IO uint32_t DR1;

  __IO uint32_t DR2;

  __IO uint32_t DR3;

  __IO uint32_t DR4;

  __IO uint32_t DR5;

  __IO uint32_t DR6;

  __IO uint32_t DR7;

  __IO uint32_t DR8;

  __IO uint32_t DR9;

  __IO uint32_t DR10;

  __IO uint32_t RTCCR;

  __IO uint32_t CR;

  __IO uint32_t CSR;

} BKP_TypeDef;

/**

  * @brief Controller Area Network TxMailBox

  */

typedef struct

{

  __IO uint32_t TIR;

  __IO uint32_t TDTR;

  __IO uint32_t TDLR;

  __IO uint32_t TDHR;

} CAN_TxMailBox_TypeDef;

/**

  * @brief Controller Area Network FIFOMailBox

  */

typedef struct

{

  __IO uint32_t RIR;

  __IO uint32_t RDTR;

  __IO uint32_t RDLR;

  __IO uint32_t RDHR;

} CAN_FIFOMailBox_TypeDef;

/**

  * @brief Controller Area Network FilterRegister

  */

typedef struct

{

  __IO uint32_t FR1;

  __IO uint32_t FR2;

} CAN_FilterRegister_TypeDef;

/**

  * @brief Controller Area Network

  */

typedef struct

{

  __IO uint32_t MCR;

  __IO uint32_t MSR;

  __IO uint32_t TSR;

  __IO uint32_t RF0R;

  __IO uint32_t RF1R;

  __IO uint32_t IER;

  __IO uint32_t ESR;

  __IO uint32_t BTR;

  uint32_t  RESERVED0[88];

  CAN_TxMailBox_TypeDef sTxMailBox[3];

  CAN_FIFOMailBox_TypeDef sFIFOMailBox[2];

  uint32_t  RESERVED1[12];

  __IO uint32_t FMR;

  __IO uint32_t FM1R;

  uint32_t  RESERVED2;

  __IO uint32_t FS1R;

  uint32_t  RESERVED3;

  __IO uint32_t FFA1R;

  uint32_t  RESERVED4;

  __IO uint32_t FA1R;

  uint32_t  RESERVED5[8];

  CAN_FilterRegister_TypeDef sFilterRegister[14];

} CAN_TypeDef;

/**

  * @brief CRC calculation unit

  */

typedef struct

{

  __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */

  __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */

  uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */

  uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */  

  __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */

} CRC_TypeDef;

/**

  * @brief Debug MCU

  */

typedef struct

{

  __IO uint32_t IDCODE;

  __IO uint32_t CR;

}DBGMCU_TypeDef;

/**

  * @brief DMA Controller

  */

typedef struct

{

  __IO uint32_t CCR;

  __IO uint32_t CNDTR;

  __IO uint32_t CPAR;

  __IO uint32_t CMAR;

} DMA_Channel_TypeDef;

typedef struct

{

  __IO uint32_t ISR;

  __IO uint32_t IFCR;

} DMA_TypeDef;

/**

  * @brief External Interrupt/Event Controller

  */

typedef struct

{

  __IO uint32_t IMR;

  __IO uint32_t EMR;

  __IO uint32_t RTSR;

  __IO uint32_t FTSR;

  __IO uint32_t SWIER;

  __IO uint32_t PR;

} EXTI_TypeDef;

/**

  * @brief FLASH Registers

  */

typedef struct

{

  __IO uint32_t ACR;

  __IO uint32_t KEYR;

  __IO uint32_t OPTKEYR;

  __IO uint32_t SR;

  __IO uint32_t CR;

  __IO uint32_t AR;

  __IO uint32_t RESERVED;

  __IO uint32_t OBR;

  __IO uint32_t WRPR;

} FLASH_TypeDef;

/**

  * @brief Option Bytes Registers

  */

typedef struct

{

  __IO uint16_t RDP;

  __IO uint16_t USER;

  __IO uint16_t Data0;

  __IO uint16_t Data1;

  __IO uint16_t WRP0;

  __IO uint16_t WRP1;

  __IO uint16_t WRP2;

  __IO uint16_t WRP3;

} OB_TypeDef;

/**

  * @brief General Purpose I/O

  */

typedef struct

{

  __IO uint32_t CRL;

  __IO uint32_t CRH;

  __IO uint32_t IDR;

  __IO uint32_t ODR;

  __IO uint32_t BSRR;

  __IO uint32_t BRR;

  __IO uint32_t LCKR;

} GPIO_TypeDef;

/**

  * @brief Alternate Function I/O

  */

typedef struct

{

  __IO uint32_t EVCR;

  __IO uint32_t MAPR;

  __IO uint32_t EXTICR[4];

  uint32_t RESERVED0;

  __IO uint32_t MAPR2;  

} AFIO_TypeDef;

/**

  * @brief Inter Integrated Circuit Interface

  */

typedef struct

{

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t OAR1;

  __IO uint32_t OAR2;

  __IO uint32_t DR;

  __IO uint32_t SR1;

  __IO uint32_t SR2;

  __IO uint32_t CCR;

  __IO uint32_t TRISE;

} I2C_TypeDef;

/**

  * @brief Independent WATCHDOG

  */

typedef struct

{

  __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */

  __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */

  __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */

  __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */

} IWDG_TypeDef;

/**

  * @brief Power Control

  */

typedef struct

{

  __IO uint32_t CR;

  __IO uint32_t CSR;

} PWR_TypeDef;

/**

  * @brief Reset and Clock Control

  */

typedef struct

{

  __IO uint32_t CR;

  __IO uint32_t CFGR;

  __IO uint32_t CIR;

  __IO uint32_t APB2RSTR;

  __IO uint32_t APB1RSTR;

  __IO uint32_t AHBENR;

  __IO uint32_t APB2ENR;

  __IO uint32_t APB1ENR;

  __IO uint32_t BDCR;

  __IO uint32_t CSR;

} RCC_TypeDef;

/**

  * @brief Real-Time Clock

  */

typedef struct

{

  __IO uint32_t CRH;

  __IO uint32_t CRL;

  __IO uint32_t PRLH;

  __IO uint32_t PRLL;

  __IO uint32_t DIVH;

  __IO uint32_t DIVL;

  __IO uint32_t CNTH;

  __IO uint32_t CNTL;

  __IO uint32_t ALRH;

  __IO uint32_t ALRL;

} RTC_TypeDef;

/**

  * @brief Serial Peripheral Interface

  */

typedef struct

{

  __IO uint32_t CR1;

  __IO uint32_t CR2;

  __IO uint32_t SR;

  __IO uint32_t DR;

  __IO uint32_t CRCPR;

  __IO uint32_t RXCRCR;

  __IO uint32_t TXCRCR;

  __IO uint32_t I2SCFGR;

} SPI_TypeDef;

/**

  * @brief TIM Timers

  */

typedef struct

{

  __IO uint32_t CR1;             /*!< TIM control register 1,                      Address offset: 0x00 */

  __IO uint32_t CR2;             /*!< TIM control register 2,                      Address offset: 0x04 */

  __IO uint32_t SMCR;            /*!< TIM slave Mode Control register,             Address offset: 0x08 */

  __IO uint32_t DIER;            /*!< TIM DMA/interrupt enable register,           Address offset: 0x0C */

  __IO uint32_t SR;              /*!< TIM status register,                         Address offset: 0x10 */

  __IO uint32_t EGR;             /*!< TIM event generation register,               Address offset: 0x14 */

  __IO uint32_t CCMR1;           /*!< TIM  capture/compare mode register 1,        Address offset: 0x18 */

  __IO uint32_t CCMR2;           /*!< TIM  capture/compare mode register 2,        Address offset: 0x1C */

  __IO uint32_t CCER;            /*!< TIM capture/compare enable register,         Address offset: 0x20 */

  __IO uint32_t CNT;             /*!< TIM counter register,                        Address offset: 0x24 */

  __IO uint32_t PSC;             /*!< TIM prescaler register,                      Address offset: 0x28 */

  __IO uint32_t ARR;             /*!< TIM auto-reload register,                    Address offset: 0x2C */

  __IO uint32_t RCR;             /*!< TIM  repetition counter register,            Address offset: 0x30 */

  __IO uint32_t CCR1;            /*!< TIM capture/compare register 1,              Address offset: 0x34 */

  __IO uint32_t CCR2;            /*!< TIM capture/compare register 2,              Address offset: 0x38 */

  __IO uint32_t CCR3;            /*!< TIM capture/compare register 3,              Address offset: 0x3C */

  __IO uint32_t CCR4;            /*!< TIM capture/compare register 4,              Address offset: 0x40 */

  __IO uint32_t BDTR;            /*!< TIM break and dead-time register,            Address offset: 0x44 */

  __IO uint32_t DCR;             /*!< TIM DMA control register,                    Address offset: 0x48 */

  __IO uint32_t DMAR;            /*!< TIM DMA address for full transfer register,  Address offset: 0x4C */

  __IO uint32_t OR;              /*!< TIM option register,                         Address offset: 0x50 */

}TIM_TypeDef;

/**

  * @brief Universal Synchronous Asynchronous Receiver Transmitter

  */

typedef struct

{

  __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */

  __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */

  __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */

  __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */

  __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */

  __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */

  __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */

} USART_TypeDef;

/**

  * @brief Universal Serial Bus Full Speed Device

  */

typedef struct

{

  __IO uint16_t EP0R;                 /*!< USB Endpoint 0 register,                   Address offset: 0x00 */

  __IO uint16_t RESERVED0;            /*!< Reserved */    

  __IO uint16_t EP1R;                 /*!< USB Endpoint 1 register,                   Address offset: 0x04 */

  __IO uint16_t RESERVED1;            /*!< Reserved */      

  __IO uint16_t EP2R;                 /*!< USB Endpoint 2 register,                   Address offset: 0x08 */

  __IO uint16_t RESERVED2;            /*!< Reserved */      

  __IO uint16_t EP3R;                 /*!< USB Endpoint 3 register,                   Address offset: 0x0C */

  __IO uint16_t RESERVED3;            /*!< Reserved */      

  __IO uint16_t EP4R;                 /*!< USB Endpoint 4 register,                   Address offset: 0x10 */

  __IO uint16_t RESERVED4;            /*!< Reserved */      

  __IO uint16_t EP5R;                 /*!< USB Endpoint 5 register,                   Address offset: 0x14 */

  __IO uint16_t RESERVED5;            /*!< Reserved */      

  __IO uint16_t EP6R;                 /*!< USB Endpoint 6 register,                   Address offset: 0x18 */

  __IO uint16_t RESERVED6;            /*!< Reserved */      

  __IO uint16_t EP7R;                 /*!< USB Endpoint 7 register,                   Address offset: 0x1C */

  __IO uint16_t RESERVED7[17];        /*!< Reserved */    

  __IO uint16_t CNTR;                 /*!< Control register,                          Address offset: 0x40 */

  __IO uint16_t RESERVED8;            /*!< Reserved */      

  __IO uint16_t ISTR;                 /*!< Interrupt status register,                 Address offset: 0x44 */

  __IO uint16_t RESERVED9;            /*!< Reserved */      

  __IO uint16_t FNR;                  /*!< Frame number register,                     Address offset: 0x48 */

  __IO uint16_t RESERVEDA;            /*!< Reserved */      

  __IO uint16_t DADDR;                /*!< Device address register,                   Address offset: 0x4C */

  __IO uint16_t RESERVEDB;            /*!< Reserved */      

  __IO uint16_t BTABLE;               /*!< Buffer Table address register,             Address offset: 0x50 */

  __IO uint16_t RESERVEDC;            /*!< Reserved */      

} USB_TypeDef;

/**

  * @brief Window WATCHDOG

  */

typedef struct

{

  __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */

  __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */

  __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */

} WWDG_TypeDef;

/**

  * @}

  */

/** @addtogroup Peripheral_memory_map

  * @{

  */

#define FLASH_BASE            0x08000000UL /*!< FLASH base address in the alias region */

#define FLASH_BANK1_END       0x08007FFFUL /*!< FLASH END address of bank1 */

#define SRAM_BASE             0x20000000UL /*!< SRAM base address in the alias region */

#define PERIPH_BASE           0x40000000UL /*!< Peripheral base address in the alias region */

#define SRAM_BB_BASE          0x22000000UL /*!< SRAM base address in the bit-band region */

#define PERIPH_BB_BASE        0x42000000UL /*!< Peripheral base address in the bit-band region */

/*!< Peripheral memory map */

#define APB1PERIPH_BASE       PERIPH_BASE

#define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000UL)

#define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)

#define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000UL)

#define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400UL)

#define RTC_BASE              (APB1PERIPH_BASE + 0x00002800UL)

#define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00UL)

#define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000UL)

#define USART2_BASE           (APB1PERIPH_BASE + 0x00004400UL)

#define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400UL)

#define CAN1_BASE             (APB1PERIPH_BASE + 0x00006400UL)

#define BKP_BASE              (APB1PERIPH_BASE + 0x00006C00UL)

#define PWR_BASE              (APB1PERIPH_BASE + 0x00007000UL)

#define AFIO_BASE             (APB2PERIPH_BASE + 0x00000000UL)

#define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400UL)

#define GPIOA_BASE            (APB2PERIPH_BASE + 0x00000800UL)

#define GPIOB_BASE            (APB2PERIPH_BASE + 0x00000C00UL)

#define GPIOC_BASE            (APB2PERIPH_BASE + 0x00001000UL)

#define GPIOD_BASE            (APB2PERIPH_BASE + 0x00001400UL)

#define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400UL)

#define ADC2_BASE             (APB2PERIPH_BASE + 0x00002800UL)

#define TIM1_BASE             (APB2PERIPH_BASE + 0x00002C00UL)

#define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000UL)

#define USART1_BASE           (APB2PERIPH_BASE + 0x00003800UL)

#define DMA1_BASE             (AHBPERIPH_BASE + 0x00000000UL)

#define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x00000008UL)

#define DMA1_Channel2_BASE    (AHBPERIPH_BASE + 0x0000001CUL)

#define DMA1_Channel3_BASE    (AHBPERIPH_BASE + 0x00000030UL)

#define DMA1_Channel4_BASE    (AHBPERIPH_BASE + 0x00000044UL)

#define DMA1_Channel5_BASE    (AHBPERIPH_BASE + 0x00000058UL)

#define DMA1_Channel6_BASE    (AHBPERIPH_BASE + 0x0000006CUL)

#define DMA1_Channel7_BASE    (AHBPERIPH_BASE + 0x00000080UL)

#define RCC_BASE              (AHBPERIPH_BASE + 0x00001000UL)

#define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)

#define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00002000UL) /*!< Flash registers base address */

#define FLASHSIZE_BASE        0x1FFFF7E0UL    /*!< FLASH Size register base address */

#define UID_BASE              0x1FFFF7E8UL    /*!< Unique device ID register base address */

#define OB_BASE               0x1FFFF800UL    /*!< Flash Option Bytes base address */

#define DBGMCU_BASE          0xE0042000UL /*!< Debug MCU registers base address */

/* USB device FS */

#define USB_BASE              (APB1PERIPH_BASE + 0x00005C00UL) /*!< USB_IP Peripheral Registers base address */

#define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000UL) /*!< USB_IP Packet Memory Area base address */

/**

  * @}

  */

/** @addtogroup Peripheral_declaration

  * @{

  */  

#define TIM2                ((TIM_TypeDef *)TIM2_BASE)

#define TIM3                ((TIM_TypeDef *)TIM3_BASE)

#define RTC                 ((RTC_TypeDef *)RTC_BASE)

#define WWDG                ((WWDG_TypeDef *)WWDG_BASE)

#define IWDG                ((IWDG_TypeDef *)IWDG_BASE)

#define USART2              ((USART_TypeDef *)USART2_BASE)

#define I2C1                ((I2C_TypeDef *)I2C1_BASE)

#define USB                 ((USB_TypeDef *)USB_BASE)

#define CAN1                ((CAN_TypeDef *)CAN1_BASE)

#define BKP                 ((BKP_TypeDef *)BKP_BASE)

#define PWR                 ((PWR_TypeDef *)PWR_BASE)

#define AFIO                ((AFIO_TypeDef *)AFIO_BASE)

#define EXTI                ((EXTI_TypeDef *)EXTI_BASE)

#define GPIOA               ((GPIO_TypeDef *)GPIOA_BASE)

#define GPIOB               ((GPIO_TypeDef *)GPIOB_BASE)

#define GPIOC               ((GPIO_TypeDef *)GPIOC_BASE)

#define GPIOD               ((GPIO_TypeDef *)GPIOD_BASE)

#define ADC1                ((ADC_TypeDef *)ADC1_BASE)

#define ADC2                ((ADC_TypeDef *)ADC2_BASE)

#define ADC12_COMMON        ((ADC_Common_TypeDef *)ADC1_BASE)

#define TIM1                ((TIM_TypeDef *)TIM1_BASE)

#define SPI1                ((SPI_TypeDef *)SPI1_BASE)

#define USART1              ((USART_TypeDef *)USART1_BASE)

#define DMA1                ((DMA_TypeDef *)DMA1_BASE)

#define DMA1_Channel1       ((DMA_Channel_TypeDef *)DMA1_Channel1_BASE)

#define DMA1_Channel2       ((DMA_Channel_TypeDef *)DMA1_Channel2_BASE)

#define DMA1_Channel3       ((DMA_Channel_TypeDef *)DMA1_Channel3_BASE)

#define DMA1_Channel4       ((DMA_Channel_TypeDef *)DMA1_Channel4_BASE)

#define DMA1_Channel5       ((DMA_Channel_TypeDef *)DMA1_Channel5_BASE)

#define DMA1_Channel6       ((DMA_Channel_TypeDef *)DMA1_Channel6_BASE)

#define DMA1_Channel7       ((DMA_Channel_TypeDef *)DMA1_Channel7_BASE)

#define RCC                 ((RCC_TypeDef *)RCC_BASE)

#define CRC                 ((CRC_TypeDef *)CRC_BASE)

#define FLASH               ((FLASH_TypeDef *)FLASH_R_BASE)

#define OB                  ((OB_TypeDef *)OB_BASE)

#define DBGMCU              ((DBGMCU_TypeDef *)DBGMCU_BASE)

/**

  * @}

  */

/** @addtogroup Exported_constants

  * @{

  */

  /** @addtogroup Peripheral_Registers_Bits_Definition

  * @{

  */

/******************************************************************************/

/*                         Peripheral Registers_Bits_Definition               */

/******************************************************************************/

/******************************************************************************/

/*                                                                            */

/*                       CRC calculation unit (CRC)                           */

/*                                                                            */

/******************************************************************************/

/*******************  Bit definition for CRC_DR register  *********************/

#define CRC_DR_DR_Pos                       (0U)                               

#define CRC_DR_DR_Msk                       (0xFFFFFFFFUL << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */

#define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */

/*******************  Bit definition for CRC_IDR register  ********************/

#define CRC_IDR_IDR_Pos                     (0U)                               

#define CRC_IDR_IDR_Msk                     (0xFFUL << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */

#define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */

/********************  Bit definition for CRC_CR register  ********************/

#define CRC_CR_RESET_Pos                    (0U)                               

#define CRC_CR_RESET_Msk                    (0x1UL << CRC_CR_RESET_Pos)         /*!< 0x00000001 */

#define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */

/******************************************************************************/

/*                                                                            */

/*                             Power Control                                  */

/*                                                                            */

/******************************************************************************/

/********************  Bit definition for PWR_CR register  ********************/

#define PWR_CR_LPDS_Pos                     (0U)                               

#define PWR_CR_LPDS_Msk                     (0x1UL << PWR_CR_LPDS_Pos)          /*!< 0x00000001 */

#define PWR_CR_LPDS                         PWR_CR_LPDS_Msk                    /*!< Low-Power Deepsleep */

#define PWR_CR_PDDS_Pos                     (1U)                               

#define PWR_CR_PDDS_Msk                     (0x1UL << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */

#define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */

#define PWR_CR_CWUF_Pos                     (2U)                               

#define PWR_CR_CWUF_Msk                     (0x1UL << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */

#define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */

#define PWR_CR_CSBF_Pos                     (3U)                               

#define PWR_CR_CSBF_Msk                     (0x1UL << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */

#define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */

#define PWR_CR_PVDE_Pos                     (4U)                               

#define PWR_CR_PVDE_Msk                     (0x1UL << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */

#define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */

#define PWR_CR_PLS_Pos                      (5U)                               

#define PWR_CR_PLS_Msk                      (0x7UL << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */

#define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */

#define PWR_CR_PLS_0                        (0x1UL << PWR_CR_PLS_Pos)           /*!< 0x00000020 */

#define PWR_CR_PLS_1                        (0x2UL << PWR_CR_PLS_Pos)           /*!< 0x00000040 */

#define PWR_CR_PLS_2                        (0x4UL << PWR_CR_PLS_Pos)           /*!< 0x00000080 */

/*!< PVD level configuration */

#define PWR_CR_PLS_LEV0                      0x00000000U                           /*!< PVD level 2.2V */

#define PWR_CR_PLS_LEV1                      0x00000020U                           /*!< PVD level 2.3V */

#define PWR_CR_PLS_LEV2                      0x00000040U                           /*!< PVD level 2.4V */

#define PWR_CR_PLS_LEV3                      0x00000060U                           /*!< PVD level 2.5V */

#define PWR_CR_PLS_LEV4                      0x00000080U                           /*!< PVD level 2.6V */

#define PWR_CR_PLS_LEV5                      0x000000A0U                           /*!< PVD level 2.7V */

#define PWR_CR_PLS_LEV6                      0x000000C0U                           /*!< PVD level 2.8V */

#define PWR_CR_PLS_LEV7                      0x000000E0U                           /*!< PVD level 2.9V */

/* Legacy defines */

#define PWR_CR_PLS_2V2                       PWR_CR_PLS_LEV0

#define PWR_CR_PLS_2V3                       PWR_CR_PLS_LEV1

#define PWR_CR_PLS_2V4                       PWR_CR_PLS_LEV2

#define PWR_CR_PLS_2V5                       PWR_CR_PLS_LEV3

#define PWR_CR_PLS_2V6                       PWR_CR_PLS_LEV4

#define PWR_CR_PLS_2V7                       PWR_CR_PLS_LEV5

#define PWR_CR_PLS_2V8                       PWR_CR_PLS_LEV6

#define PWR_CR_PLS_2V9                       PWR_CR_PLS_LEV7

#define PWR_CR_DBP_Pos                      (8U)                               

#define PWR_CR_DBP_Msk                      (0x1UL << PWR_CR_DBP_Pos)           /*!< 0x00000100 */

#define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */

/*******************  Bit definition for PWR_CSR register  ********************/

#define PWR_CSR_WUF_Pos                     (0U)                               

#define PWR_CSR_WUF_Msk                     (0x1UL << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */

#define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */

#define PWR_CSR_SBF_Pos                     (1U)                               

#define PWR_CSR_SBF_Msk                     (0x1UL << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */

#define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */

#define PWR_CSR_PVDO_Pos                    (2U)                               

#define PWR_CSR_PVDO_Msk                    (0x1UL << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */

#define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */

#define PWR_CSR_EWUP_Pos                    (8U)                               

#define PWR_CSR_EWUP_Msk                    (0x1UL << PWR_CSR_EWUP_Pos)         /*!< 0x00000100 */

#define PWR_CSR_EWUP                        PWR_CSR_EWUP_Msk                   /*!< Enable WKUP pin */

/******************************************************************************/

/*                                                                            */

/*                            Backup registers                                */

/*                                                                            */

/******************************************************************************/

/*******************  Bit definition for BKP_DR1 register  ********************/

#define BKP_DR1_D_Pos                       (0U)                               

#define BKP_DR1_D_Msk                       (0xFFFFUL << BKP_DR1_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR1_D                           BKP_DR1_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR2 register  ********************/

#define BKP_DR2_D_Pos                       (0U)                               

#define BKP_DR2_D_Msk                       (0xFFFFUL << BKP_DR2_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR2_D                           BKP_DR2_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR3 register  ********************/

#define BKP_DR3_D_Pos                       (0U)                               

#define BKP_DR3_D_Msk                       (0xFFFFUL << BKP_DR3_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR3_D                           BKP_DR3_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR4 register  ********************/

#define BKP_DR4_D_Pos                       (0U)                               

#define BKP_DR4_D_Msk                       (0xFFFFUL << BKP_DR4_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR4_D                           BKP_DR4_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR5 register  ********************/

#define BKP_DR5_D_Pos                       (0U)                               

#define BKP_DR5_D_Msk                       (0xFFFFUL << BKP_DR5_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR5_D                           BKP_DR5_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR6 register  ********************/

#define BKP_DR6_D_Pos                       (0U)                               

#define BKP_DR6_D_Msk                       (0xFFFFUL << BKP_DR6_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR6_D                           BKP_DR6_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR7 register  ********************/

#define BKP_DR7_D_Pos                       (0U)                               

#define BKP_DR7_D_Msk                       (0xFFFFUL << BKP_DR7_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR7_D                           BKP_DR7_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR8 register  ********************/

#define BKP_DR8_D_Pos                       (0U)                               

#define BKP_DR8_D_Msk                       (0xFFFFUL << BKP_DR8_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR8_D                           BKP_DR8_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR9 register  ********************/

#define BKP_DR9_D_Pos                       (0U)                               

#define BKP_DR9_D_Msk                       (0xFFFFUL << BKP_DR9_D_Pos)         /*!< 0x0000FFFF */

#define BKP_DR9_D                           BKP_DR9_D_Msk                      /*!< Backup data */

/*******************  Bit definition for BKP_DR10 register  *******************/

#define BKP_DR10_D_Pos                      (0U)                               

#define BKP_DR10_D_Msk                      (0xFFFFUL << BKP_DR10_D_Pos)        /*!< 0x0000FFFF */

#define BKP_DR10_D                          BKP_DR10_D_Msk                     /*!< Backup data */

#define RTC_BKP_NUMBER 10

/******************  Bit definition for BKP_RTCCR register  *******************/

#define BKP_RTCCR_CAL_Pos                   (0U)                               

#define BKP_RTCCR_CAL_Msk                   (0x7FUL << BKP_RTCCR_CAL_Pos)       /*!< 0x0000007F */

#define BKP_RTCCR_CAL                       BKP_RTCCR_CAL_Msk                  /*!< Calibration value */

#define BKP_RTCCR_CCO_Pos                   (7U)                               

#define BKP_RTCCR_CCO_Msk                   (0x1UL << BKP_RTCCR_CCO_Pos)        /*!< 0x00000080 */

#define BKP_RTCCR_CCO                       BKP_RTCCR_CCO_Msk                  /*!< Calibration Clock Output */

#define BKP_RTCCR_ASOE_Pos                  (8U)                               

#define BKP_RTCCR_ASOE_Msk                  (0x1UL << BKP_RTCCR_ASOE_Pos)       /*!< 0x00000100 */

#define BKP_RTCCR_ASOE                      BKP_RTCCR_ASOE_Msk                 /*!< Alarm or Second Output Enable */

#define BKP_RTCCR_ASOS_Pos                  (9U)                               

#define BKP_RTCCR_ASOS_Msk                  (0x1UL << BKP_RTCCR_ASOS_Pos)       /*!< 0x00000200 */

#define BKP_RTCCR_ASOS                      BKP_RTCCR_ASOS_Msk                 /*!< Alarm or Second Output Selection */

/********************  Bit definition for BKP_CR register  ********************/

#define BKP_CR_TPE_Pos                      (0U)                               

#define BKP_CR_TPE_Msk                      (0x1UL << BKP_CR_TPE_Pos)           /*!< 0x00000001 */

#define BKP_CR_TPE                          BKP_CR_TPE_Msk                     /*!< TAMPER pin enable */

#define BKP_CR_TPAL_Pos                     (1U)                               

#define BKP_CR_TPAL_Msk                     (0x1UL << BKP_CR_TPAL_Pos)          /*!< 0x00000002 */

#define BKP_CR_TPAL                         BKP_CR_TPAL_Msk                    /*!< TAMPER pin active level */

/*******************  Bit definition for BKP_CSR register  ********************/

#define BKP_CSR_CTE_Pos                     (0U)                               

#define BKP_CSR_CTE_Msk                     (0x1UL << BKP_CSR_CTE_Pos)          /*!< 0x00000001 */

#define BKP_CSR_CTE                         BKP_CSR_CTE_Msk                    /*!< Clear Tamper event */

#define BKP_CSR_CTI_Pos                     (1U)                               

#define BKP_CSR_CTI_Msk                     (0x1UL << BKP_CSR_CTI_Pos)          /*!< 0x00000002 */

#define BKP_CSR_CTI                         BKP_CSR_CTI_Msk                    /*!< Clear Tamper Interrupt */

#define BKP_CSR_TPIE_Pos                    (2U)                               

#define BKP_CSR_TPIE_Msk                    (0x1UL << BKP_CSR_TPIE_Pos)         /*!< 0x00000004 */

#define BKP_CSR_TPIE                        BKP_CSR_TPIE_Msk                   /*!< TAMPER Pin interrupt enable */

#define BKP_CSR_TEF_Pos                     (8U)                               

#define BKP_CSR_TEF_Msk                     (0x1UL << BKP_CSR_TEF_Pos)          /*!< 0x00000100 */

#define BKP_CSR_TEF                         BKP_CSR_TEF_Msk                    /*!< Tamper Event Flag */

#define BKP_CSR_TIF_Pos                     (9U)                               

#define BKP_CSR_TIF_Msk                     (0x1UL << BKP_CSR_TIF_Pos)          /*!< 0x00000200 */

#define BKP_CSR_TIF                         BKP_CSR_TIF_Msk                    /*!< Tamper Interrupt Flag */

/******************************************************************************/

/*                                                                            */

/*                         Reset and Clock Control                            */

/*                                                                            */

/******************************************************************************/

/********************  Bit definition for RCC_CR register  ********************/

#define RCC_CR_HSION_Pos                     (0U)                              

#define RCC_CR_HSION_Msk                     (0x1UL << RCC_CR_HSION_Pos)        /*!< 0x00000001 */

#define RCC_CR_HSION                         RCC_CR_HSION_Msk                  /*!< Internal High Speed clock enable */

#define RCC_CR_HSIRDY_Pos                    (1U)                              

#define RCC_CR_HSIRDY_Msk                    (0x1UL << RCC_CR_HSIRDY_Pos)       /*!< 0x00000002 */

#define RCC_CR_HSIRDY                        RCC_CR_HSIRDY_Msk                 /*!< Internal High Speed clock ready flag */

#define RCC_CR_HSITRIM_Pos                   (3U)                              

#define RCC_CR_HSITRIM_Msk                   (0x1FUL << RCC_CR_HSITRIM_Pos)     /*!< 0x000000F8 */

#define RCC_CR_HSITRIM                       RCC_CR_HSITRIM_Msk                /*!< Internal High Speed clock trimming */

#define RCC_CR_HSICAL_Pos                    (8U)                              

#define RCC_CR_HSICAL_Msk                    (0xFFUL << RCC_CR_HSICAL_Pos)      /*!< 0x0000FF00 */

#define RCC_CR_HSICAL                        RCC_CR_HSICAL_Msk                 /*!< Internal High Speed clock Calibration */

#define RCC_CR_HSEON_Pos                     (16U)                             

#define RCC_CR_HSEON_Msk                     (0x1UL << RCC_CR_HSEON_Pos)        /*!< 0x00010000 */

#define RCC_CR_HSEON                         RCC_CR_HSEON_Msk                  /*!< External High Speed clock enable */

#define RCC_CR_HSERDY_Pos                    (17U)                             

#define RCC_CR_HSERDY_Msk                    (0x1UL << RCC_CR_HSERDY_Pos)       /*!< 0x00020000 */

#define RCC_CR_HSERDY                        RCC_CR_HSERDY_Msk                 /*!< External High Speed clock ready flag */

#define RCC_CR_HSEBYP_Pos                    (18U)                             

#define RCC_CR_HSEBYP_Msk                    (0x1UL << RCC_CR_HSEBYP_Pos)       /*!< 0x00040000 */

#define RCC_CR_HSEBYP                        RCC_CR_HSEBYP_Msk                 /*!< External High Speed clock Bypass */

#define RCC_CR_CSSON_Pos                     (19U)                             

#define RCC_CR_CSSON_Msk                     (0x1UL << RCC_CR_CSSON_Pos)        /*!< 0x00080000 */

#define RCC_CR_CSSON                         RCC_CR_CSSON_Msk                  /*!< Clock Security System enable */

#define RCC_CR_PLLON_Pos                     (24U)                             

#define RCC_CR_PLLON_Msk                     (0x1UL << RCC_CR_PLLON_Pos)        /*!< 0x01000000 */

#define RCC_CR_PLLON                         RCC_CR_PLLON_Msk                  /*!< PLL enable */

#define RCC_CR_PLLRDY_Pos                    (25U)                             

#define RCC_CR_PLLRDY_Msk                    (0x1UL << RCC_CR_PLLRDY_Pos)       /*!< 0x02000000 */

#define RCC_CR_PLLRDY                        RCC_CR_PLLRDY_Msk                 /*!< PLL clock ready flag */

/*******************  Bit definition for RCC_CFGR register  *******************/

/*!< SW configuration */

#define RCC_CFGR_SW_Pos                      (0U)                              

#define RCC_CFGR_SW_Msk                      (0x3UL << RCC_CFGR_SW_Pos)         /*!< 0x00000003 */

#define RCC_CFGR_SW                          RCC_CFGR_SW_Msk                   /*!< SW[1:0] bits (System clock Switch) */

#define RCC_CFGR_SW_0                        (0x1UL << RCC_CFGR_SW_Pos)         /*!< 0x00000001 */

#define RCC_CFGR_SW_1                        (0x2UL << RCC_CFGR_SW_Pos)         /*!< 0x00000002 */

#define RCC_CFGR_SW_HSI                      0x00000000U                       /*!< HSI selected as system clock */

#define RCC_CFGR_SW_HSE                      0x00000001U                       /*!< HSE selected as system clock */