Subversion Repositories DashDisplay

Rev

Rev 50 | Go to most recent revision | Details | Compare with Previous | Last modification | View Log | RSS feed

Rev Author Line No. Line
30 mjames 1 
/**
2 
  ******************************************************************************
3 
  * @file    stm32l162xdx.h
4 
  * @author  MCD Application Team
5 
  * @brief   CMSIS Cortex-M3 Device Peripheral Access Layer Header File.
6 
  *          This file contains all the peripheral register's definitions, bits
7 
  *          definitions and memory mapping for STM32L1xx devices.            
8 
  *            
9 
  *          This file contains:
10 
  *           - Data structures and the address mapping for all peripherals
11 
  *           - Peripheral's registers declarations and bits definition
12 
  *           - Macros to access peripheral’s registers hardware
13 
  *  
14 
  ******************************************************************************
15 
  * @attention
16 
  *
50 mjames 17 
  * <h2><center>&copy; Copyright (c) 2017 STMicroelectronics.
18 
  * All rights reserved.</center></h2>
30 mjames 19 
  *
50 mjames 20 
  * This software component is licensed by ST under BSD 3-Clause license,
21 
  * the "License"; You may not use this file except in compliance with the
22 
  * License. You may obtain a copy of the License at:
23 
  *                        opensource.org/licenses/BSD-3-Clause
30 mjames 24 
  *
25 
  ******************************************************************************
26 
  */
27 
 
28 
/** @addtogroup CMSIS
29 
  * @{
30 
  */
31 
 
32 
/** @addtogroup stm32l162xdx
33 
  * @{
34 
  */
35 
 
36 
#ifndef __STM32L162xDX_H
37 
#define __STM32L162xDX_H
38 
 
39 
#ifdef __cplusplus
40 
 extern "C" {
41 
#endif
42 
 
43 
 
44 
  /** @addtogroup Configuration_section_for_CMSIS
45 
  * @{
46 
  */
47 
/**
48 
  * @brief Configuration of the Cortex-M3 Processor and Core Peripherals
49 
 */
50 
#define __CM3_REV                 0x200U /*!< Cortex-M3 Revision r2p0                  */
51 
#define __MPU_PRESENT             1U     /*!< STM32L1xx provides MPU                          */
52 
#define __NVIC_PRIO_BITS          4U     /*!< STM32L1xx uses 4 Bits for the Priority Levels    */
53 
#define __Vendor_SysTickConfig    0U     /*!< Set to 1 if different SysTick Config is used */
54 
 
55 
/**
56 
  * @}
57 
  */
58 
 
59 
/** @addtogroup Peripheral_interrupt_number_definition
60 
  * @{
61 
  */
62 
 
63 
/**
64 
 * @brief STM32L1xx Interrupt Number Definition, according to the selected device
65 
 *        in @ref Library_configuration_section
66 
 */
67 
 
68 
 /*!< Interrupt Number Definition */
69 
typedef enum
70 
{
71 
/******  Cortex-M3 Processor Exceptions Numbers ******************************************************/
72 
  NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                */
73 
  HardFault_IRQn              = -13,    /*!< 3 Cortex-M3 Hard Fault Interrupt                        */
74 
  MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M3 Memory Management Interrupt                 */
75 
  BusFault_IRQn               = -11,    /*!< 5 Cortex-M3 Bus Fault Interrupt                         */
76 
  UsageFault_IRQn             = -10,    /*!< 6 Cortex-M3 Usage Fault Interrupt                       */
77 
  SVC_IRQn                    = -5,     /*!< 11 Cortex-M3 SV Call Interrupt                          */
78 
  DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M3 Debug Monitor Interrupt                    */
79 
  PendSV_IRQn                 = -2,     /*!< 14 Cortex-M3 Pend SV Interrupt                          */
80 
  SysTick_IRQn                = -1,     /*!< 15 Cortex-M3 System Tick Interrupt                      */
81 
 
82 
/******  STM32L specific Interrupt Numbers ***********************************************************/
83 
  WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                               */
84 
  PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt               */
85 
  TAMPER_STAMP_IRQn           = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line   */
86 
  RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup Timer through EXTI Line Interrupt            */
87 
  FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                  */
88 
  RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                    */
89 
  EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                    */
90 
  EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                    */
91 
  EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                    */
92 
  EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                    */
93 
  EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                    */
94 
  DMA1_Channel1_IRQn          = 11,     /*!< DMA1 Channel 1 global Interrupt                         */
95 
  DMA1_Channel2_IRQn          = 12,     /*!< DMA1 Channel 2 global Interrupt                         */
96 
  DMA1_Channel3_IRQn          = 13,     /*!< DMA1 Channel 3 global Interrupt                         */
97 
  DMA1_Channel4_IRQn          = 14,     /*!< DMA1 Channel 4 global Interrupt                         */
98 
  DMA1_Channel5_IRQn          = 15,     /*!< DMA1 Channel 5 global Interrupt                         */
99 
  DMA1_Channel6_IRQn          = 16,     /*!< DMA1 Channel 6 global Interrupt                         */
100 
  DMA1_Channel7_IRQn          = 17,     /*!< DMA1 Channel 7 global Interrupt                         */
101 
  ADC1_IRQn                   = 18,     /*!< ADC1 global Interrupt                                   */
102 
  USB_HP_IRQn                 = 19,     /*!< USB High Priority Interrupt                             */
103 
  USB_LP_IRQn                 = 20,     /*!< USB Low Priority Interrupt                              */
104 
  DAC_IRQn                    = 21,     /*!< DAC Interrupt                                           */
105 
  COMP_IRQn                   = 22,     /*!< Comparator through EXTI Line Interrupt                  */
106 
  EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                           */
107 
  LCD_IRQn                    = 24,     /*!< LCD Interrupt                                           */
108 
  TIM9_IRQn                   = 25,     /*!< TIM9 global Interrupt                                   */
109 
  TIM10_IRQn                  = 26,     /*!< TIM10 global Interrupt                                  */
110 
  TIM11_IRQn                  = 27,     /*!< TIM11 global Interrupt                                  */
111 
  TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                   */
112 
  TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                   */
113 
  TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                   */
114 
  I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                    */
115 
  I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                    */
116 
  I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                    */
117 
  I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                    */
118 
  SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                   */
119 
  SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                   */
120 
  USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                 */
121 
  USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                 */
122 
  USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                 */
123 
  EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                         */
124 
  RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm through EXTI Line Interrupt                   */
125 
  USB_FS_WKUP_IRQn            = 42,     /*!< USB FS WakeUp from suspend through EXTI Line Interrupt  */
126 
  TIM6_IRQn                   = 43,     /*!< TIM6 global Interrupt                                   */
127 
  TIM7_IRQn                   = 44,     /*!< TIM7 global Interrupt                                   */
128 
  TIM5_IRQn                   = 46,     /*!< TIM5 global Interrupt                                   */
129 
  SPI3_IRQn                   = 47,     /*!< SPI3 global Interrupt                                   */
130 
  UART4_IRQn                  = 48,     /*!< UART4 global Interrupt                                  */
131 
  UART5_IRQn                  = 49,     /*!< UART5 global Interrupt                                  */
132 
  DMA2_Channel1_IRQn          = 50,     /*!< DMA2 Channel 1 global Interrupt                         */
133 
  DMA2_Channel2_IRQn          = 51,     /*!< DMA2 Channel 2 global Interrupt                         */
134 
  DMA2_Channel3_IRQn          = 52,     /*!< DMA2 Channel 3 global Interrupt                         */
135 
  DMA2_Channel4_IRQn          = 53,     /*!< DMA2 Channel 4 global Interrupt                         */
136 
  DMA2_Channel5_IRQn          = 54,     /*!< DMA2 Channel 5 global Interrupt                         */
137 
  AES_IRQn                    = 55,     /*!< AES global Interrupt                                    */
138 
  COMP_ACQ_IRQn               = 56      /*!< Comparator Channel Acquisition global Interrupt         */
139 
} IRQn_Type;
140 
 
141 
/**
142 
  * @}
143 
  */
144 
 
145 
#include "core_cm3.h"
146 
#include "system_stm32l1xx.h"
147 
#include <stdint.h>
148 
 
149 
/** @addtogroup Peripheral_registers_structures
150 
  * @{
151 
  */  
152 
 
153 
/**
154 
  * @brief Analog to Digital Converter
155 
  */
156 
 
157 
typedef struct
158 
{
159 
  __IO uint32_t SR;           /*!< ADC status register,                         Address offset: 0x00 */
160 
  __IO uint32_t CR1;          /*!< ADC control register 1,                      Address offset: 0x04 */
161 
  __IO uint32_t CR2;          /*!< ADC control register 2,                      Address offset: 0x08 */
162 
  __IO uint32_t SMPR1;        /*!< ADC sample time register 1,                  Address offset: 0x0C */
163 
  __IO uint32_t SMPR2;        /*!< ADC sample time register 2,                  Address offset: 0x10 */
164 
  __IO uint32_t SMPR3;        /*!< ADC sample time register 3,                  Address offset: 0x14 */
165 
  __IO uint32_t JOFR1;        /*!< ADC injected channel data offset register 1, Address offset: 0x18 */
166 
  __IO uint32_t JOFR2;        /*!< ADC injected channel data offset register 2, Address offset: 0x1C */
167 
  __IO uint32_t JOFR3;        /*!< ADC injected channel data offset register 3, Address offset: 0x20 */
168 
  __IO uint32_t JOFR4;        /*!< ADC injected channel data offset register 4, Address offset: 0x24 */
169 
  __IO uint32_t HTR;          /*!< ADC watchdog higher threshold register,      Address offset: 0x28 */
170 
  __IO uint32_t LTR;          /*!< ADC watchdog lower threshold register,       Address offset: 0x2C */
171 
  __IO uint32_t SQR1;         /*!< ADC regular sequence register 1,             Address offset: 0x30 */
172 
  __IO uint32_t SQR2;         /*!< ADC regular sequence register 2,             Address offset: 0x34 */
173 
  __IO uint32_t SQR3;         /*!< ADC regular sequence register 3,             Address offset: 0x38 */
174 
  __IO uint32_t SQR4;         /*!< ADC regular sequence register 4,             Address offset: 0x3C */
175 
  __IO uint32_t SQR5;         /*!< ADC regular sequence register 5,             Address offset: 0x40 */
176 
  __IO uint32_t JSQR;         /*!< ADC injected sequence register,              Address offset: 0x44 */
177 
  __IO uint32_t JDR1;         /*!< ADC injected data register 1,                Address offset: 0x48 */
178 
  __IO uint32_t JDR2;         /*!< ADC injected data register 2,                Address offset: 0x4C */
179 
  __IO uint32_t JDR3;         /*!< ADC injected data register 3,                Address offset: 0x50 */
180 
  __IO uint32_t JDR4;         /*!< ADC injected data register 4,                Address offset: 0x54 */
181 
  __IO uint32_t DR;           /*!< ADC regular data register,                   Address offset: 0x58 */
182 
  __IO uint32_t SMPR0;        /*!< ADC sample time register 0,                  Address offset: 0x5C */
183 
} ADC_TypeDef;
184 
 
185 
typedef struct
186 
{
187 
  __IO uint32_t CSR;          /*!< ADC common status register,                  Address offset: ADC1 base address + 0x300 */
188 
  __IO uint32_t CCR;          /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */
189 
} ADC_Common_TypeDef;
190 
 
191 
/**
192 
  * @brief AES hardware accelerator
193 
  */
194 
 
195 
typedef struct
196 
{
197 
  __IO uint32_t CR;           /*!< AES control register,                        Address offset: 0x00 */
198 
  __IO uint32_t SR;           /*!< AES status register,                         Address offset: 0x04 */
199 
  __IO uint32_t DINR;         /*!< AES data input register,                     Address offset: 0x08 */
200 
  __IO uint32_t DOUTR;        /*!< AES data output register,                    Address offset: 0x0C */
201 
  __IO uint32_t KEYR0;        /*!< AES key register 0,                          Address offset: 0x10 */
202 
  __IO uint32_t KEYR1;        /*!< AES key register 1,                          Address offset: 0x14 */
203 
  __IO uint32_t KEYR2;        /*!< AES key register 2,                          Address offset: 0x18 */
204 
  __IO uint32_t KEYR3;        /*!< AES key register 3,                          Address offset: 0x1C */
205 
  __IO uint32_t IVR0;         /*!< AES initialization vector register 0,        Address offset: 0x20 */
206 
  __IO uint32_t IVR1;         /*!< AES initialization vector register 1,        Address offset: 0x24 */
207 
  __IO uint32_t IVR2;         /*!< AES initialization vector register 2,        Address offset: 0x28 */
208 
  __IO uint32_t IVR3;         /*!< AES initialization vector register 3,        Address offset: 0x2C */
209 
} AES_TypeDef;
210 
 
211 
/**
212 
  * @brief Comparator
213 
  */
214 
 
215 
typedef struct
216 
{
217 
  __IO uint32_t CSR;         /*!< COMP control and status register, Address offset: 0x00 */
218 
} COMP_TypeDef;
219 
 
220 
typedef struct
221 
{
222 
  __IO uint32_t CSR;         /*!< COMP control and status register, used for bits common to several COMP instances, Address offset: 0x00 */
223 
} COMP_Common_TypeDef;
224 
 
225 
/**
226 
  * @brief CRC calculation unit
227 
  */
228 
 
229 
typedef struct
230 
{
231 
  __IO uint32_t DR;           /*!< CRC Data register,                           Address offset: 0x00 */
232 
  __IO uint8_t  IDR;          /*!< CRC Independent data register,               Address offset: 0x04 */
233 
  uint8_t       RESERVED0;    /*!< Reserved,                                    Address offset: 0x05 */
234 
  uint16_t      RESERVED1;    /*!< Reserved,                                    Address offset: 0x06 */
235 
  __IO uint32_t CR;           /*!< CRC Control register,                        Address offset: 0x08 */
236 
} CRC_TypeDef;
237 
 
238 
/**
239 
  * @brief Digital to Analog Converter
240 
  */
241 
 
242 
typedef struct
243 
{
244 
  __IO uint32_t CR;           /*!< DAC control register,                                     Address offset: 0x00 */
245 
  __IO uint32_t SWTRIGR;      /*!< DAC software trigger register,                            Address offset: 0x04 */
246 
  __IO uint32_t DHR12R1;      /*!< DAC channel1 12-bit right-aligned data holding register,  Address offset: 0x08 */
247 
  __IO uint32_t DHR12L1;      /*!< DAC channel1 12-bit left aligned data holding register,   Address offset: 0x0C */
248 
  __IO uint32_t DHR8R1;       /*!< DAC channel1 8-bit right aligned data holding register,   Address offset: 0x10 */
249 
  __IO uint32_t DHR12R2;      /*!< DAC channel2 12-bit right aligned data holding register,  Address offset: 0x14 */
250 
  __IO uint32_t DHR12L2;      /*!< DAC channel2 12-bit left aligned data holding register,   Address offset: 0x18 */
251 
  __IO uint32_t DHR8R2;       /*!< DAC channel2 8-bit right-aligned data holding register,   Address offset: 0x1C */
252 
  __IO uint32_t DHR12RD;      /*!< Dual DAC 12-bit right-aligned data holding register,      Address offset: 0x20 */
253 
  __IO uint32_t DHR12LD;      /*!< DUAL DAC 12-bit left aligned data holding register,       Address offset: 0x24 */
254 
  __IO uint32_t DHR8RD;       /*!< DUAL DAC 8-bit right aligned data holding register,       Address offset: 0x28 */
255 
  __IO uint32_t DOR1;         /*!< DAC channel1 data output register,                        Address offset: 0x2C */
256 
  __IO uint32_t DOR2;         /*!< DAC channel2 data output register,                        Address offset: 0x30 */
257 
  __IO uint32_t SR;           /*!< DAC status register,                                      Address offset: 0x34 */
258 
} DAC_TypeDef;
259 
 
260 
/**
261 
  * @brief Debug MCU
262 
  */
263 
 
264 
typedef struct
265 
{
266 
  __IO uint32_t IDCODE;       /*!< MCU device ID code,                          Address offset: 0x00 */
267 
  __IO uint32_t CR;           /*!< Debug MCU configuration register,            Address offset: 0x04 */
268 
  __IO uint32_t APB1FZ;       /*!< Debug MCU APB1 freeze register,              Address offset: 0x08 */
269 
  __IO uint32_t APB2FZ;       /*!< Debug MCU APB2 freeze register,              Address offset: 0x0C */
270 
}DBGMCU_TypeDef;
271 
 
272 
/**
273 
  * @brief DMA Controller
274 
  */
275 
 
276 
typedef struct
277 
{
278 
  __IO uint32_t CCR;          /*!< DMA channel x configuration register        */
279 
  __IO uint32_t CNDTR;        /*!< DMA channel x number of data register       */
280 
  __IO uint32_t CPAR;         /*!< DMA channel x peripheral address register   */
281 
  __IO uint32_t CMAR;         /*!< DMA channel x memory address register       */
282 
} DMA_Channel_TypeDef;
283 
 
284 
typedef struct
285 
{
286 
  __IO uint32_t ISR;          /*!< DMA interrupt status register,               Address offset: 0x00 */
287 
  __IO uint32_t IFCR;         /*!< DMA interrupt flag clear register,           Address offset: 0x04 */
288 
} DMA_TypeDef;
289 
 
290 
/**
291 
  * @brief External Interrupt/Event Controller
292 
  */
293 
 
294 
typedef struct
295 
{
296 
  __IO uint32_t IMR;          /*!<EXTI Interrupt mask register,                 Address offset: 0x00 */
297 
  __IO uint32_t EMR;          /*!<EXTI Event mask register,                     Address offset: 0x04 */
298 
  __IO uint32_t RTSR;         /*!<EXTI Rising trigger selection register ,      Address offset: 0x08 */
299 
  __IO uint32_t FTSR;         /*!<EXTI Falling trigger selection register,      Address offset: 0x0C */
300 
  __IO uint32_t SWIER;        /*!<EXTI Software interrupt event register,       Address offset: 0x10 */
301 
  __IO uint32_t PR;           /*!<EXTI Pending register,                        Address offset: 0x14 */
302 
} EXTI_TypeDef;
303 
 
304 
/**
305 
  * @brief FLASH Registers
306 
  */
307 
typedef struct
308 
{
309 
  __IO uint32_t ACR;          /*!< Access control register,                     Address offset: 0x00 */
310 
  __IO uint32_t PECR;         /*!< Program/erase control register,              Address offset: 0x04 */
311 
  __IO uint32_t PDKEYR;       /*!< Power down key register,                     Address offset: 0x08 */
312 
  __IO uint32_t PEKEYR;       /*!< Program/erase key register,                  Address offset: 0x0c */
313 
  __IO uint32_t PRGKEYR;      /*!< Program memory key register,                 Address offset: 0x10 */
314 
  __IO uint32_t OPTKEYR;      /*!< Option byte key register,                    Address offset: 0x14 */
315 
  __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x18 */
316 
  __IO uint32_t OBR;          /*!< Option byte register,                        Address offset: 0x1c */
317 
  __IO uint32_t WRPR1;        /*!< Write protection register 1,                 Address offset: 0x20 */
318 
  uint32_t   RESERVED[23];    /*!< Reserved,                                    Address offset: 0x24 */
319 
  __IO uint32_t WRPR2;        /*!< Write protection register 2,                 Address offset: 0x80 */
320 
  __IO uint32_t WRPR3;        /*!< Write protection register 3,                 Address offset: 0x84 */
321 
  __IO uint32_t WRPR4;        /*!< Write protection register 4,                 Address offset: 0x88 */
322 
} FLASH_TypeDef;
323 
 
324 
/**
325 
  * @brief Option Bytes Registers
326 
  */
327 
typedef struct
328 
{
329 
  __IO uint32_t RDP;              /*!< Read protection register,               Address offset: 0x00 */
330 
  __IO uint32_t USER;             /*!< user register,                          Address offset: 0x04 */
331 
  __IO uint32_t WRP01;            /*!< write protection register 0 1,          Address offset: 0x08 */
332 
  __IO uint32_t WRP23;            /*!< write protection register 2 3,          Address offset: 0x0C */
333 
  __IO uint32_t WRP45;            /*!< write protection register 4 5,          Address offset: 0x10 */
334 
  __IO uint32_t WRP67;            /*!< write protection register 6 7,          Address offset: 0x14 */
335 
  __IO uint32_t WRP89;            /*!< write protection register 8 9,          Address offset: 0x18 */
336 
  __IO uint32_t WRP1011;          /*!< write protection register 10 11,        Address offset: 0x1C */
337 
  uint32_t   RESERVED[24];        /*!< Reserved,                                    0x20 -> 0x7C    */
338 
  __IO uint32_t WRP1213;          /*!< write protection register 12 13,        Address offset: 0x80 */
339 
  __IO uint32_t WRP1415;          /*!< write protection register 14 15,        Address offset: 0x84 */
340 
} OB_TypeDef;
341 
 
342 
/**
343 
  * @brief Operational Amplifier (OPAMP)
344 
  */
345 
typedef struct
346 
{
347 
  __IO uint32_t CSR;          /*!< OPAMP control and status register,                 Address offset: 0x00 */
348 
  __IO uint32_t OTR;          /*!< OPAMP offset trimming register for normal mode,    Address offset: 0x04 */
349 
  __IO uint32_t LPOTR;        /*!< OPAMP offset trimming register for low power mode, Address offset: 0x08 */
350 
} OPAMP_TypeDef;
351 
 
352 
typedef struct
353 
{
354 
  __IO uint32_t CSR;          /*!< OPAMP control and status register, used for bits common to several OPAMP instances,              Address offset: 0x00 */
355 
  __IO uint32_t OTR;          /*!< OPAMP offset trimming register for normal mode, used for bits common to several OPAMP instances, Address offset: 0x04 */
356 
} OPAMP_Common_TypeDef;
357 
 
358 
/**
359 
  * @brief General Purpose IO
360 
  */
361 
 
362 
typedef struct
363 
{
364 
  __IO uint32_t MODER;        /*!< GPIO port mode register,                     Address offset: 0x00      */
365 
  __IO uint32_t OTYPER;       /*!< GPIO port output type register,              Address offset: 0x04      */
366 
  __IO uint32_t OSPEEDR;      /*!< GPIO port output speed register,             Address offset: 0x08      */
367 
  __IO uint32_t PUPDR;        /*!< GPIO port pull-up/pull-down register,        Address offset: 0x0C      */
368 
  __IO uint32_t IDR;          /*!< GPIO port input data register,               Address offset: 0x10      */
369 
  __IO uint32_t ODR;          /*!< GPIO port output data register,              Address offset: 0x14      */
370 
  __IO uint32_t BSRR;         /*!< GPIO port bit set/reset registerBSRR,        Address offset: 0x18      */
371 
  __IO uint32_t LCKR;         /*!< GPIO port configuration lock register,       Address offset: 0x1C      */
372 
  __IO uint32_t AFR[2];       /*!< GPIO alternate function register,            Address offset: 0x20-0x24 */
373 
  __IO uint32_t BRR;          /*!< GPIO bit reset register,                     Address offset: 0x28      */
374 
} GPIO_TypeDef;
375 
 
376 
/**
377 
  * @brief SysTem Configuration
378 
  */
379 
 
380 
typedef struct
381 
{
382 
  __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */
383 
  __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */
384 
  __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */
385 
} SYSCFG_TypeDef;
386 
 
387 
/**
388 
  * @brief Inter-integrated Circuit Interface
389 
  */
390 
 
391 
typedef struct
392 
{
393 
  __IO uint32_t CR1;          /*!< I2C Control register 1,                      Address offset: 0x00 */
394 
  __IO uint32_t CR2;          /*!< I2C Control register 2,                      Address offset: 0x04 */
395 
  __IO uint32_t OAR1;         /*!< I2C Own address register 1,                  Address offset: 0x08 */
396 
  __IO uint32_t OAR2;         /*!< I2C Own address register 2,                  Address offset: 0x0C */
397 
  __IO uint32_t DR;           /*!< I2C Data register,                           Address offset: 0x10 */
398 
  __IO uint32_t SR1;          /*!< I2C Status register 1,                       Address offset: 0x14 */
399 
  __IO uint32_t SR2;          /*!< I2C Status register 2,                       Address offset: 0x18 */
400 
  __IO uint32_t CCR;          /*!< I2C Clock control register,                  Address offset: 0x1C */
401 
  __IO uint32_t TRISE;        /*!< I2C TRISE register,                          Address offset: 0x20 */
402 
} I2C_TypeDef;
403 
 
404 
/**
405 
  * @brief Independent WATCHDOG
406 
  */
407 
 
408 
typedef struct
409 
{
410 
  __IO uint32_t KR;           /*!< Key register,                                Address offset: 0x00 */
411 
  __IO uint32_t PR;           /*!< Prescaler register,                          Address offset: 0x04 */
412 
  __IO uint32_t RLR;          /*!< Reload register,                             Address offset: 0x08 */
413 
  __IO uint32_t SR;           /*!< Status register,                             Address offset: 0x0C */
414 
} IWDG_TypeDef;
415 
 
416 
/**
417 
  * @brief LCD
418 
  */
419 
 
420 
typedef struct
421 
{
422 
  __IO uint32_t CR;        /*!< LCD control register,                           Address offset: 0x00 */
423 
  __IO uint32_t FCR;       /*!< LCD frame control register,                     Address offset: 0x04 */
424 
  __IO uint32_t SR;        /*!< LCD status register,                            Address offset: 0x08 */
425 
  __IO uint32_t CLR;       /*!< LCD clear register,                             Address offset: 0x0C */
426 
  uint32_t RESERVED;       /*!< Reserved,                                       Address offset: 0x10 */
427 
  __IO uint32_t RAM[16];   /*!< LCD display memory,                             Address offset: 0x14-0x50 */
428 
} LCD_TypeDef;
429 
 
430 
/**
431 
  * @brief Power Control
432 
  */
433 
 
434 
typedef struct
435 
{
436 
  __IO uint32_t CR;   /*!< PWR power control register,                          Address offset: 0x00 */
437 
  __IO uint32_t CSR;  /*!< PWR power control/status register,                   Address offset: 0x04 */
438 
} PWR_TypeDef;
439 
 
440 
/**
441 
  * @brief Reset and Clock Control
442 
  */
443 
 
444 
typedef struct
445 
{
446 
  __IO uint32_t CR;            /*!< RCC clock control register,                                   Address offset: 0x00 */
447 
  __IO uint32_t ICSCR;         /*!< RCC Internal clock sources calibration register,              Address offset: 0x04 */
448 
  __IO uint32_t CFGR;          /*!< RCC Clock configuration register,                             Address offset: 0x08 */
449 
  __IO uint32_t CIR;           /*!< RCC Clock interrupt register,                                 Address offset: 0x0C */
450 
  __IO uint32_t AHBRSTR;       /*!< RCC AHB peripheral reset register,                            Address offset: 0x10 */
451 
  __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                           Address offset: 0x14 */
452 
  __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                           Address offset: 0x18 */
453 
  __IO uint32_t AHBENR;        /*!< RCC AHB peripheral clock enable register,                     Address offset: 0x1C */
454 
  __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                    Address offset: 0x20 */
455 
  __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                    Address offset: 0x24 */
456 
  __IO uint32_t AHBLPENR;      /*!< RCC AHB peripheral clock enable in low power mode register,   Address offset: 0x28 */
457 
  __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register,  Address offset: 0x2C */
458 
  __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register,  Address offset: 0x30 */
459 
  __IO uint32_t CSR;           /*!< RCC Control/status register,                                  Address offset: 0x34 */
460 
} RCC_TypeDef;
461 
 
462 
/**
463 
  * @brief Routing Interface
464 
  */
465 
 
466 
typedef struct
467 
{
468 
  __IO uint32_t ICR;        /*!< RI input capture register,                     Address offset: 0x00 */
50 mjames 469 
  __IO uint32_t ASCR1;      /*!< RI analog switches control register,           Address offset: 0x04 */
470 
  __IO uint32_t ASCR2;      /*!< RI analog switch control register 2,           Address offset: 0x08 */
30 mjames 471 
  __IO uint32_t HYSCR1;     /*!< RI hysteresis control register,                Address offset: 0x0C */
50 mjames 472 
  __IO uint32_t HYSCR2;     /*!< RI Hysteresis control register,                Address offset: 0x10 */
473 
  __IO uint32_t HYSCR3;     /*!< RI Hysteresis control register,                Address offset: 0x14 */
474 
  __IO uint32_t HYSCR4;     /*!< RI Hysteresis control register,                Address offset: 0x18 */
475 
  __IO uint32_t ASMR1;      /*!< RI Analog switch mode register 1,              Address offset: 0x1C */
476 
  __IO uint32_t CMR1;       /*!< RI Channel mask register 1,                    Address offset: 0x20 */
477 
  __IO uint32_t CICR1;      /*!< RI Channel Iden for capture register 1,        Address offset: 0x24 */
478 
  __IO uint32_t ASMR2;      /*!< RI Analog switch mode register 2,              Address offset: 0x28 */
479 
  __IO uint32_t CMR2;       /*!< RI Channel mask register 2,                    Address offset: 0x2C */
480 
  __IO uint32_t CICR2;      /*!< RI Channel Iden for capture register 2,        Address offset: 0x30 */
481 
  __IO uint32_t ASMR3;      /*!< RI Analog switch mode register 3,              Address offset: 0x34 */
482 
  __IO uint32_t CMR3;       /*!< RI Channel mask register 3,                    Address offset: 0x38 */
483 
  __IO uint32_t CICR3;      /*!< RI Channel Iden for capture register 3,        Address offset: 0x3C */
484 
  __IO uint32_t ASMR4;      /*!< RI Analog switch mode register 4,              Address offset: 0x40 */
485 
  __IO uint32_t CMR4;       /*!< RI Channel mask register 4,                    Address offset: 0x44 */
486 
  __IO uint32_t CICR4;      /*!< RI Channel Iden for capture register 4,        Address offset: 0x48 */
487 
  __IO uint32_t ASMR5;      /*!< RI Analog switch mode register 5,              Address offset: 0x4C */
488 
  __IO uint32_t CMR5;       /*!< RI Channel mask register 5,                    Address offset: 0x50 */
489 
  __IO uint32_t CICR5;      /*!< RI Channel Iden for capture register 5,        Address offset: 0x54 */
30 mjames 490 
} RI_TypeDef;
491 
 
492 
/**
493 
  * @brief Real-Time Clock
494 
  */
495 
typedef struct
496 
{
497 
  __IO uint32_t TR;         /*!< RTC time register,                                         Address offset: 0x00 */
498 
  __IO uint32_t DR;         /*!< RTC date register,                                         Address offset: 0x04 */
499 
  __IO uint32_t CR;         /*!< RTC control register,                                      Address offset: 0x08 */                                                                                            
500 
  __IO uint32_t ISR;        /*!< RTC initialization and status register,                    Address offset: 0x0C */
501 
  __IO uint32_t PRER;       /*!< RTC prescaler register,                                    Address offset: 0x10 */
502 
  __IO uint32_t WUTR;       /*!< RTC wakeup timer register,                                 Address offset: 0x14 */
503 
  __IO uint32_t CALIBR;     /*!< RTC calibration register,                                  Address offset: 0x18 */
504 
  __IO uint32_t ALRMAR;     /*!< RTC alarm A register,                                      Address offset: 0x1C */
505 
  __IO uint32_t ALRMBR;     /*!< RTC alarm B register,                                      Address offset: 0x20 */
506 
  __IO uint32_t WPR;        /*!< RTC write protection register,                             Address offset: 0x24 */
507 
  __IO uint32_t SSR;        /*!< RTC sub second register,                                   Address offset: 0x28 */
508 
  __IO uint32_t SHIFTR;     /*!< RTC shift control register,                                Address offset: 0x2C */
509 
  __IO uint32_t TSTR;       /*!< RTC time stamp time register,                              Address offset: 0x30 */
510 
  __IO uint32_t TSDR;       /*!< RTC time stamp date register,                              Address offset: 0x34 */
511 
  __IO uint32_t TSSSR;      /*!< RTC time-stamp sub second register,                        Address offset: 0x38 */
512 
  __IO uint32_t CALR;       /*!< RRTC calibration register,                                 Address offset: 0x3C */
513 
  __IO uint32_t TAFCR;      /*!< RTC tamper and alternate function configuration register,  Address offset: 0x40 */
514 
  __IO uint32_t ALRMASSR;   /*!< RTC alarm A sub second register,                           Address offset: 0x44 */
515 
  __IO uint32_t ALRMBSSR;   /*!< RTC alarm B sub second register,                           Address offset: 0x48 */
516 
  uint32_t RESERVED7;       /*!< Reserved, 0x4C                                                                  */
517 
  __IO uint32_t BKP0R;      /*!< RTC backup register 0,                                     Address offset: 0x50 */
518 
  __IO uint32_t BKP1R;      /*!< RTC backup register 1,                                     Address offset: 0x54 */
519 
  __IO uint32_t BKP2R;      /*!< RTC backup register 2,                                     Address offset: 0x58 */
520 
  __IO uint32_t BKP3R;      /*!< RTC backup register 3,                                     Address offset: 0x5C */
521 
  __IO uint32_t BKP4R;      /*!< RTC backup register 4,                                     Address offset: 0x60 */
522 
  __IO uint32_t BKP5R;      /*!< RTC backup register 5,                                     Address offset: 0x64 */
523 
  __IO uint32_t BKP6R;      /*!< RTC backup register 6,                                     Address offset: 0x68 */
524 
  __IO uint32_t BKP7R;      /*!< RTC backup register 7,                                     Address offset: 0x6C */
525 
  __IO uint32_t BKP8R;      /*!< RTC backup register 8,                                     Address offset: 0x70 */
526 
  __IO uint32_t BKP9R;      /*!< RTC backup register 9,                                     Address offset: 0x74 */
527 
  __IO uint32_t BKP10R;     /*!< RTC backup register 10,                                    Address offset: 0x78 */
528 
  __IO uint32_t BKP11R;     /*!< RTC backup register 11,                                    Address offset: 0x7C */
529 
  __IO uint32_t BKP12R;     /*!< RTC backup register 12,                                    Address offset: 0x80 */
530 
  __IO uint32_t BKP13R;     /*!< RTC backup register 13,                                    Address offset: 0x84 */
531 
  __IO uint32_t BKP14R;     /*!< RTC backup register 14,                                    Address offset: 0x88 */
532 
  __IO uint32_t BKP15R;     /*!< RTC backup register 15,                                    Address offset: 0x8C */
533 
  __IO uint32_t BKP16R;     /*!< RTC backup register 16,                                    Address offset: 0x90 */
534 
  __IO uint32_t BKP17R;     /*!< RTC backup register 17,                                    Address offset: 0x94 */
535 
  __IO uint32_t BKP18R;     /*!< RTC backup register 18,                                    Address offset: 0x98 */
536 
  __IO uint32_t BKP19R;     /*!< RTC backup register 19,                                    Address offset: 0x9C */
537 
  __IO uint32_t BKP20R;     /*!< RTC backup register 20,                                    Address offset: 0xA0 */
538 
  __IO uint32_t BKP21R;     /*!< RTC backup register 21,                                    Address offset: 0xA4 */
539 
  __IO uint32_t BKP22R;     /*!< RTC backup register 22,                                    Address offset: 0xA8 */
540 
  __IO uint32_t BKP23R;     /*!< RTC backup register 23,                                    Address offset: 0xAC */
541 
  __IO uint32_t BKP24R;     /*!< RTC backup register 24,                                    Address offset: 0xB0 */
542 
  __IO uint32_t BKP25R;     /*!< RTC backup register 25,                                    Address offset: 0xB4 */
543 
  __IO uint32_t BKP26R;     /*!< RTC backup register 26,                                    Address offset: 0xB8 */
544 
  __IO uint32_t BKP27R;     /*!< RTC backup register 27,                                    Address offset: 0xBC */
545 
  __IO uint32_t BKP28R;     /*!< RTC backup register 28,                                    Address offset: 0xC0 */
546 
  __IO uint32_t BKP29R;     /*!< RTC backup register 29,                                    Address offset: 0xC4 */
547 
  __IO uint32_t BKP30R;     /*!< RTC backup register 30,                                    Address offset: 0xC8 */
548 
  __IO uint32_t BKP31R;     /*!< RTC backup register 31,                                    Address offset: 0xCC */
549 
} RTC_TypeDef;
550 
 
551 
/**
552 
  * @brief Serial Peripheral Interface
553 
  */
554 
 
555 
typedef struct
556 
{
557 
  __IO uint32_t CR1;        /*!< SPI Control register 1 (not used in I2S mode),      Address offset: 0x00 */
558 
  __IO uint32_t CR2;        /*!< SPI Control register 2,                             Address offset: 0x04 */
559 
  __IO uint32_t SR;         /*!< SPI Status register,                                Address offset: 0x08 */
560 
  __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
561 
  __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */
562 
  __IO uint32_t RXCRCR;     /*!< SPI Rx CRC register (not used in I2S mode),         Address offset: 0x14 */
563 
  __IO uint32_t TXCRCR;     /*!< SPI Tx CRC register (not used in I2S mode),         Address offset: 0x18 */
564 
  __IO uint32_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */
565 
  __IO uint32_t I2SPR;      /*!< SPI_I2S prescaler register,                         Address offset: 0x20 */
566 
} SPI_TypeDef;
567 
 
568 
/**
569 
  * @brief TIM
570 
  */
571 
typedef struct
572 
{
573 
  __IO uint32_t CR1;          /*!< TIM control register 1,              Address offset: 0x00 */
574 
  __IO uint32_t CR2;          /*!< TIM control register 2,              Address offset: 0x04 */
575 
  __IO uint32_t SMCR;         /*!< TIM slave Mode Control register,     Address offset: 0x08 */
576 
  __IO uint32_t DIER;         /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
577 
  __IO uint32_t SR;           /*!< TIM status register,                 Address offset: 0x10 */
578 
  __IO uint32_t EGR;          /*!< TIM event generation register,       Address offset: 0x14 */
579 
  __IO uint32_t CCMR1;        /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
580 
  __IO uint32_t CCMR2;        /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
581 
  __IO uint32_t CCER;         /*!< TIM capture/compare enable register, Address offset: 0x20 */
582 
  __IO uint32_t CNT;          /*!< TIM counter register,                Address offset: 0x24 */
583 
  __IO uint32_t PSC;          /*!< TIM prescaler register,              Address offset: 0x28 */
584 
  __IO uint32_t ARR;          /*!< TIM auto-reload register,            Address offset: 0x2C */
585 
  uint32_t      RESERVED12;   /*!< Reserved, 0x30                                            */    
586 
  __IO uint32_t CCR1;         /*!< TIM capture/compare register 1,      Address offset: 0x34 */    
587 
  __IO uint32_t CCR2;         /*!< TIM capture/compare register 2,      Address offset: 0x38 */    
588 
  __IO uint32_t CCR3;         /*!< TIM capture/compare register 3,      Address offset: 0x3C */
589 
  __IO uint32_t CCR4;         /*!< TIM capture/compare register 4,      Address offset: 0x40 */
590 
  uint32_t      RESERVED17;   /*!< Reserved, 0x44                                            */
591 
  __IO uint32_t DCR;          /*!< TIM DMA control register,            Address offset: 0x48 */
592 
  __IO uint32_t DMAR;         /*!< TIM DMA address for full transfer,   Address offset: 0x4C */
593 
  __IO uint32_t OR;           /*!< TIM option register,                 Address offset: 0x50 */
594 
} TIM_TypeDef;
595 
/**
596 
  * @brief Universal Synchronous Asynchronous Receiver Transmitter
597 
  */
598 
 
599 
typedef struct
600 
{
601 
  __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
602 
  __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
603 
  __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
604 
  __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
605 
  __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
606 
  __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
607 
  __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
608 
} USART_TypeDef;
609 
 
610 
/**
611 
  * @brief Universal Serial Bus Full Speed Device
612 
  */
613 
 
614 
typedef struct
615 
{
616 
  __IO uint16_t EP0R;            /*!< USB Endpoint 0 register,                Address offset: 0x00 */
617 
  __IO uint16_t RESERVED0;       /*!< Reserved */    
618 
  __IO uint16_t EP1R;            /*!< USB Endpoint 1 register,                Address offset: 0x04 */
619 
  __IO uint16_t RESERVED1;       /*!< Reserved */      
620 
  __IO uint16_t EP2R;            /*!< USB Endpoint 2 register,                Address offset: 0x08 */
621 
  __IO uint16_t RESERVED2;       /*!< Reserved */      
622 
  __IO uint16_t EP3R;            /*!< USB Endpoint 3 register,                Address offset: 0x0C */
623 
  __IO uint16_t RESERVED3;       /*!< Reserved */      
624 
  __IO uint16_t EP4R;            /*!< USB Endpoint 4 register,                Address offset: 0x10 */
625 
  __IO uint16_t RESERVED4;       /*!< Reserved */      
626 
  __IO uint16_t EP5R;            /*!< USB Endpoint 5 register,                Address offset: 0x14 */
627 
  __IO uint16_t RESERVED5;       /*!< Reserved */      
628 
  __IO uint16_t EP6R;            /*!< USB Endpoint 6 register,                Address offset: 0x18 */
629 
  __IO uint16_t RESERVED6;       /*!< Reserved */      
630 
  __IO uint16_t EP7R;            /*!< USB Endpoint 7 register,                Address offset: 0x1C */
631 
  __IO uint16_t RESERVED7[17];   /*!< Reserved */    
632 
  __IO uint16_t CNTR;            /*!< Control register,                       Address offset: 0x40 */
633 
  __IO uint16_t RESERVED8;       /*!< Reserved */      
634 
  __IO uint16_t ISTR;            /*!< Interrupt status register,              Address offset: 0x44 */
635 
  __IO uint16_t RESERVED9;       /*!< Reserved */      
636 
  __IO uint16_t FNR;             /*!< Frame number register,                  Address offset: 0x48 */
637 
  __IO uint16_t RESERVEDA;       /*!< Reserved */      
638 
  __IO uint16_t DADDR;           /*!< Device address register,                Address offset: 0x4C */
639 
  __IO uint16_t RESERVEDB;       /*!< Reserved */      
640 
  __IO uint16_t BTABLE;          /*!< Buffer Table address register,          Address offset: 0x50 */
641 
  __IO uint16_t RESERVEDC;       /*!< Reserved */      
642 
} USB_TypeDef;
643 
 
644 
/**
645 
  * @brief Window WATCHDOG
646 
  */
647 
typedef struct
648 
{
649 
  __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
650 
  __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
651 
  __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
652 
} WWDG_TypeDef;
653 
 
654 
/**
655 
  * @brief Universal Serial Bus Full Speed Device
656 
  */
657 
/**
658 
  * @}
659 
  */
660 
 
661 
/** @addtogroup Peripheral_memory_map
662 
  * @{
663 
  */
664 
 
50 mjames 665 
#define FLASH_BASE            (0x08000000UL)              /*!< FLASH base address in the alias region */
666 
#define FLASH_EEPROM_BASE     (FLASH_BASE + 0x80000UL)    /*!< FLASH EEPROM base address in the alias region */
667 
#define SRAM_BASE             (0x20000000UL)              /*!< SRAM base address in the alias region */
668 
#define PERIPH_BASE           (0x40000000UL)              /*!< Peripheral base address in the alias region */
669 
#define SRAM_BB_BASE          (0x22000000UL)              /*!< SRAM base address in the bit-band region */
670 
#define PERIPH_BB_BASE        (0x42000000UL)              /*!< Peripheral base address in the bit-band region */
671 
#define FLASH_BANK2_BASE      (0x08040000UL)              /*!< FLASH BANK2 base address in the alias region */
672 
#define FLASH_BANK1_END       (0x0802FFFFUL)              /*!< Program end FLASH BANK1 address  */
673 
#define FLASH_BANK2_END       (0x0806FFFFUL)              /*!< Program end FLASH BANK2 address  */
61 mjames 674 
#define FLASH_END             (0x0806FFFFUL)              /*!< Program end FLASH address for Cat6 */
50 mjames 675 
#define FLASH_EEPROM_END      (0x08083FFFUL)              /*!< FLASH EEPROM end address (16KB) */
30 mjames 676 
 
677 
/*!< Peripheral memory map */
678 
#define APB1PERIPH_BASE       PERIPH_BASE
50 mjames 679 
#define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000UL)
680 
#define AHBPERIPH_BASE        (PERIPH_BASE + 0x00020000UL)
30 mjames 681 
 
682 
/*!< APB1 peripherals */
50 mjames 683 
#define TIM2_BASE             (APB1PERIPH_BASE + 0x00000000UL)
684 
#define TIM3_BASE             (APB1PERIPH_BASE + 0x00000400UL)
685 
#define TIM4_BASE             (APB1PERIPH_BASE + 0x00000800UL)
686 
#define TIM5_BASE             (APB1PERIPH_BASE + 0x00000C00UL)
687 
#define TIM6_BASE             (APB1PERIPH_BASE + 0x00001000UL)
688 
#define TIM7_BASE             (APB1PERIPH_BASE + 0x00001400UL)
689 
#define LCD_BASE              (APB1PERIPH_BASE + 0x00002400UL)
690 
#define RTC_BASE              (APB1PERIPH_BASE + 0x00002800UL)
691 
#define WWDG_BASE             (APB1PERIPH_BASE + 0x00002C00UL)
692 
#define IWDG_BASE             (APB1PERIPH_BASE + 0x00003000UL)
693 
#define SPI2_BASE             (APB1PERIPH_BASE + 0x00003800UL)
694 
#define SPI3_BASE             (APB1PERIPH_BASE + 0x00003C00UL)
695 
#define USART2_BASE           (APB1PERIPH_BASE + 0x00004400UL)
696 
#define USART3_BASE           (APB1PERIPH_BASE + 0x00004800UL)
697 
#define UART4_BASE            (APB1PERIPH_BASE + 0x00004C00UL)
698 
#define UART5_BASE            (APB1PERIPH_BASE + 0x00005000UL)
699 
#define I2C1_BASE             (APB1PERIPH_BASE + 0x00005400UL)
700 
#define I2C2_BASE             (APB1PERIPH_BASE + 0x00005800UL)
30 mjames 701 
 
702 
/* USB device FS */
50 mjames 703 
#define USB_BASE              (APB1PERIPH_BASE + 0x00005C00UL) /*!< USB_IP Peripheral Registers base address */
704 
#define USB_PMAADDR           (APB1PERIPH_BASE + 0x00006000UL) /*!< USB_IP Packet Memory Area base address */
30 mjames 705 
 
706 
/* USB device FS SRAM */
50 mjames 707 
#define PWR_BASE              (APB1PERIPH_BASE + 0x00007000UL)
708 
#define DAC_BASE              (APB1PERIPH_BASE + 0x00007400UL)
709 
#define COMP_BASE             (APB1PERIPH_BASE + 0x00007C00UL)
710 
#define RI_BASE               (APB1PERIPH_BASE + 0x00007C04UL)
711 
#define OPAMP_BASE            (APB1PERIPH_BASE + 0x00007C5CUL)
30 mjames 712 
 
713 
/*!< APB2 peripherals */
50 mjames 714 
#define SYSCFG_BASE           (APB2PERIPH_BASE + 0x00000000UL)
715 
#define EXTI_BASE             (APB2PERIPH_BASE + 0x00000400UL)
716 
#define TIM9_BASE             (APB2PERIPH_BASE + 0x00000800UL)
717 
#define TIM10_BASE            (APB2PERIPH_BASE + 0x00000C00UL)
718 
#define TIM11_BASE            (APB2PERIPH_BASE + 0x00001000UL)
719 
#define ADC1_BASE             (APB2PERIPH_BASE + 0x00002400UL)
720 
#define ADC_BASE              (APB2PERIPH_BASE + 0x00002700UL)
721 
#define SPI1_BASE             (APB2PERIPH_BASE + 0x00003000UL)
722 
#define USART1_BASE           (APB2PERIPH_BASE + 0x00003800UL)
30 mjames 723 
 
724 
/*!< AHB peripherals */
50 mjames 725 
#define GPIOA_BASE            (AHBPERIPH_BASE + 0x00000000UL)
726 
#define GPIOB_BASE            (AHBPERIPH_BASE + 0x00000400UL)
727 
#define GPIOC_BASE            (AHBPERIPH_BASE + 0x00000800UL)
728 
#define GPIOD_BASE            (AHBPERIPH_BASE + 0x00000C00UL)
729 
#define GPIOE_BASE            (AHBPERIPH_BASE + 0x00001000UL)
730 
#define GPIOH_BASE            (AHBPERIPH_BASE + 0x00001400UL)
731 
#define GPIOF_BASE            (AHBPERIPH_BASE + 0x00001800UL)
732 
#define GPIOG_BASE            (AHBPERIPH_BASE + 0x00001C00UL)
733 
#define CRC_BASE              (AHBPERIPH_BASE + 0x00003000UL)
734 
#define RCC_BASE              (AHBPERIPH_BASE + 0x00003800UL)
735 
#define FLASH_R_BASE          (AHBPERIPH_BASE + 0x00003C00UL) /*!< FLASH registers base address */
736 
#define OB_BASE               (0x1FF80000UL)                  /*!< FLASH Option Bytes base address */
737 
#define FLASHSIZE_BASE        (0x1FF800CCUL)                  /*!< FLASH Size register base address for Cat.3, Cat.4, Cat.5 and Cat.6 devices */
738 
#define UID_BASE              (0x1FF800D0UL)                  /*!< Unique device ID register base address for Cat.3, Cat.4, Cat.5 and Cat.6 devices */
739 
#define DMA1_BASE             (AHBPERIPH_BASE + 0x00006000UL)
740 
#define DMA1_Channel1_BASE    (DMA1_BASE + 0x00000008UL)
741 
#define DMA1_Channel2_BASE    (DMA1_BASE + 0x0000001CUL)
742 
#define DMA1_Channel3_BASE    (DMA1_BASE + 0x00000030UL)
743 
#define DMA1_Channel4_BASE    (DMA1_BASE + 0x00000044UL)
744 
#define DMA1_Channel5_BASE    (DMA1_BASE + 0x00000058UL)
745 
#define DMA1_Channel6_BASE    (DMA1_BASE + 0x0000006CUL)
746 
#define DMA1_Channel7_BASE    (DMA1_BASE + 0x00000080UL)
747 
#define DMA2_BASE             (AHBPERIPH_BASE + 0x00006400UL)
748 
#define DMA2_Channel1_BASE    (DMA2_BASE + 0x00000008UL)
749 
#define DMA2_Channel2_BASE    (DMA2_BASE + 0x0000001CUL)
750 
#define DMA2_Channel3_BASE    (DMA2_BASE + 0x00000030UL)
751 
#define DMA2_Channel4_BASE    (DMA2_BASE + 0x00000044UL)
752 
#define DMA2_Channel5_BASE    (DMA2_BASE + 0x00000058UL)
753 
#define AES_BASE              (0x50060000UL)
754 
#define DBGMCU_BASE           (0xE0042000UL)     /*!< Debug MCU registers base address */
30 mjames 755 
 
756 
/**
757 
  * @}
758 
  */
759 
 
760 
/** @addtogroup Peripheral_declaration
761 
  * @{
762 
  */  
763 
 
764 
#define TIM2                ((TIM_TypeDef *) TIM2_BASE)
765 
#define TIM3                ((TIM_TypeDef *) TIM3_BASE)
766 
#define TIM4                ((TIM_TypeDef *) TIM4_BASE)
767 
#define TIM5                ((TIM_TypeDef *) TIM5_BASE)
768 
#define TIM6                ((TIM_TypeDef *) TIM6_BASE)
769 
#define TIM7                ((TIM_TypeDef *) TIM7_BASE)
770 
#define LCD                 ((LCD_TypeDef *) LCD_BASE)
771 
#define RTC                 ((RTC_TypeDef *) RTC_BASE)
772 
#define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
773 
#define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
774 
#define SPI2                ((SPI_TypeDef *) SPI2_BASE)
775 
#define SPI3                ((SPI_TypeDef *) SPI3_BASE)
776 
#define USART2              ((USART_TypeDef *) USART2_BASE)
777 
#define USART3              ((USART_TypeDef *) USART3_BASE)
778 
#define UART4               ((USART_TypeDef *) UART4_BASE)
779 
#define UART5               ((USART_TypeDef *) UART5_BASE)
780 
#define I2C1                ((I2C_TypeDef *) I2C1_BASE)
781 
#define I2C2                ((I2C_TypeDef *) I2C2_BASE)
782 
/* USB device FS */
783 
#define USB                   ((USB_TypeDef *) USB_BASE)
784 
/* USB device FS SRAM */
785 
#define PWR                 ((PWR_TypeDef *) PWR_BASE)
786 
 
787 
#define DAC1                ((DAC_TypeDef *) DAC_BASE)
788 
/* Legacy define */
789 
#define DAC                 DAC1
790 
 
791 
#define COMP                ((COMP_TypeDef *) COMP_BASE)                 /* COMP generic instance include bits of COMP1 and COMP2 mixed in the same register */
792 
#define COMP1               ((COMP_TypeDef *) COMP_BASE)                 /* COMP1 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
793 
#define COMP2               ((COMP_TypeDef *) (COMP_BASE + 0x00000001U)) /* COMP2 instance definition to differentiate COMP1 and COMP2, not to be used to access comparator register */
794 
#define COMP12_COMMON       ((COMP_Common_TypeDef *) COMP_BASE)          /* COMP common instance definition to access comparator register bits used by both comparator instances (window mode) */
795 
 
796 
#define RI                  ((RI_TypeDef *) RI_BASE)
797 
 
798 
#define OPAMP               ((OPAMP_TypeDef *) OPAMP_BASE)
799 
#define OPAMP1              ((OPAMP_TypeDef *) OPAMP_BASE)
800 
#define OPAMP2              ((OPAMP_TypeDef *) (OPAMP_BASE + 0x00000001U))
801 
#define OPAMP12_COMMON      ((OPAMP_Common_TypeDef *) OPAMP_BASE)
802 
#define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
803 
#define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
804 
#define TIM9                ((TIM_TypeDef *) TIM9_BASE)
805 
#define TIM10               ((TIM_TypeDef *) TIM10_BASE)
806 
#define TIM11               ((TIM_TypeDef *) TIM11_BASE)
807 
 
808 
#define ADC1                ((ADC_TypeDef *) ADC1_BASE)
809 
#define ADC1_COMMON         ((ADC_Common_TypeDef *) ADC_BASE)
810 
/* Legacy defines */
811 
#define ADC                 ADC1_COMMON
812 
 
813 
#define SPI1                ((SPI_TypeDef *) SPI1_BASE)
814 
#define USART1              ((USART_TypeDef *) USART1_BASE)
815 
#define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
816 
#define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
817 
#define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
818 
#define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
819 
#define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
820 
#define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)
821 
#define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
822 
#define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
823 
#define CRC                 ((CRC_TypeDef *) CRC_BASE)
824 
#define RCC                 ((RCC_TypeDef *) RCC_BASE)
825 
#define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
826 
#define OB                  ((OB_TypeDef *) OB_BASE)
827 
#define DMA1                ((DMA_TypeDef *) DMA1_BASE)
828 
#define DMA1_Channel1       ((DMA_Channel_TypeDef *) DMA1_Channel1_BASE)
829 
#define DMA1_Channel2       ((DMA_Channel_TypeDef *) DMA1_Channel2_BASE)
830 
#define DMA1_Channel3       ((DMA_Channel_TypeDef *) DMA1_Channel3_BASE)
831 
#define DMA1_Channel4       ((DMA_Channel_TypeDef *) DMA1_Channel4_BASE)
832 
#define DMA1_Channel5       ((DMA_Channel_TypeDef *) DMA1_Channel5_BASE)
833 
#define DMA1_Channel6       ((DMA_Channel_TypeDef *) DMA1_Channel6_BASE)
834 
#define DMA1_Channel7       ((DMA_Channel_TypeDef *) DMA1_Channel7_BASE)
835 
#define DMA2                ((DMA_TypeDef *) DMA2_BASE)
836 
#define DMA2_Channel1       ((DMA_Channel_TypeDef *) DMA2_Channel1_BASE)
837 
#define DMA2_Channel2       ((DMA_Channel_TypeDef *) DMA2_Channel2_BASE)
838 
#define DMA2_Channel3       ((DMA_Channel_TypeDef *) DMA2_Channel3_BASE)
839 
#define DMA2_Channel4       ((DMA_Channel_TypeDef *) DMA2_Channel4_BASE)
840 
#define DMA2_Channel5       ((DMA_Channel_TypeDef *) DMA2_Channel5_BASE)
841 
#define AES                 ((AES_TypeDef *) AES_BASE)
842 
#define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
843 
 
844 
 /**
845 
  * @}
846 
  */
847 
 
848 
/** @addtogroup Exported_constants
849 
  * @{
850 
  */
851 
 
61 mjames 852 
  /** @addtogroup Hardware_Constant_Definition
853 
    * @{
854 
    */
855 
#define LSI_STARTUP_TIME 200U /*!< LSI Maximum startup time in us */
856 
 
857 
  /**
858 
    * @}
859 
    */
860 
 
30 mjames 861 
/** @addtogroup Peripheral_Registers_Bits_Definition
862 
  * @{
863 
  */
864 
 
865 
/******************************************************************************/
866 
/*                         Peripheral Registers Bits Definition               */
867 
/******************************************************************************/
868 
/******************************************************************************/
869 
/*                                                                            */
870 
/*                      Analog to Digital Converter (ADC)                     */
871 
/*                                                                            */
872 
/******************************************************************************/
50 mjames 873 
#define VREFINT_CAL_ADDR_CMSIS                    0x1FF800F8      /*!<Internal voltage reference, address of parameter VREFINT_CAL: VrefInt ADC raw data acquired at temperature 30 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV).                      */
874 
#define TEMPSENSOR_CAL1_ADDR_CMSIS                0x1FF800FA      /*!<Internal temperature sensor, address of parameter TS_CAL1: On STM32L1, temperature sensor ADC raw data acquired at temperature  30 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV). */
875 
#define TEMPSENSOR_CAL2_ADDR_CMSIS                0x1FF800FE      /*!<Internal temperature sensor, address of parameter TS_CAL2: On STM32L1, temperature sensor ADC raw data acquired at temperature 110 DegC (tolerance: +-5 DegC), Vref+ = 3.0 V (tolerance: +-10 mV). */
30 mjames 876 
 
877 
/********************  Bit definition for ADC_SR register  ********************/
878 
#define ADC_SR_AWD_Pos                       (0U)                              
50 mjames 879 
#define ADC_SR_AWD_Msk                       (0x1UL << ADC_SR_AWD_Pos)          /*!< 0x00000001 */
30 mjames 880 
#define ADC_SR_AWD                           ADC_SR_AWD_Msk                    /*!< ADC analog watchdog 1 flag */
881 
#define ADC_SR_EOCS_Pos                      (1U)                              
50 mjames 882 
#define ADC_SR_EOCS_Msk                      (0x1UL << ADC_SR_EOCS_Pos)         /*!< 0x00000002 */
30 mjames 883 
#define ADC_SR_EOCS                          ADC_SR_EOCS_Msk                   /*!< ADC group regular end of unitary conversion or end of sequence conversions flag */
884 
#define ADC_SR_JEOS_Pos                      (2U)                              
50 mjames 885 
#define ADC_SR_JEOS_Msk                      (0x1UL << ADC_SR_JEOS_Pos)         /*!< 0x00000004 */
30 mjames 886 
#define ADC_SR_JEOS                          ADC_SR_JEOS_Msk                   /*!< ADC group injected end of sequence conversions flag */
887 
#define ADC_SR_JSTRT_Pos                     (3U)                              
50 mjames 888 
#define ADC_SR_JSTRT_Msk                     (0x1UL << ADC_SR_JSTRT_Pos)        /*!< 0x00000008 */
30 mjames 889 
#define ADC_SR_JSTRT                         ADC_SR_JSTRT_Msk                  /*!< ADC group injected conversion start flag */
890 
#define ADC_SR_STRT_Pos                      (4U)                              
50 mjames 891 
#define ADC_SR_STRT_Msk                      (0x1UL << ADC_SR_STRT_Pos)         /*!< 0x00000010 */
30 mjames 892 
#define ADC_SR_STRT                          ADC_SR_STRT_Msk                   /*!< ADC group regular conversion start flag */
893 
#define ADC_SR_OVR_Pos                       (5U)                              
50 mjames 894 
#define ADC_SR_OVR_Msk                       (0x1UL << ADC_SR_OVR_Pos)          /*!< 0x00000020 */
30 mjames 895 
#define ADC_SR_OVR                           ADC_SR_OVR_Msk                    /*!< ADC group regular overrun flag */
896 
#define ADC_SR_ADONS_Pos                     (6U)                              
50 mjames 897 
#define ADC_SR_ADONS_Msk                     (0x1UL << ADC_SR_ADONS_Pos)        /*!< 0x00000040 */
30 mjames 898 
#define ADC_SR_ADONS                         ADC_SR_ADONS_Msk                  /*!< ADC ready flag */
899 
#define ADC_SR_RCNR_Pos                      (8U)                              
50 mjames 900 
#define ADC_SR_RCNR_Msk                      (0x1UL << ADC_SR_RCNR_Pos)         /*!< 0x00000100 */
30 mjames 901 
#define ADC_SR_RCNR                          ADC_SR_RCNR_Msk                   /*!< ADC group regular not ready flag */
902 
#define ADC_SR_JCNR_Pos                      (9U)                              
50 mjames 903 
#define ADC_SR_JCNR_Msk                      (0x1UL << ADC_SR_JCNR_Pos)         /*!< 0x00000200 */
30 mjames 904 
#define ADC_SR_JCNR                          ADC_SR_JCNR_Msk                   /*!< ADC group injected not ready flag */
905 
 
906 
/* Legacy defines */
907 
#define  ADC_SR_EOC                          (ADC_SR_EOCS)
908 
#define  ADC_SR_JEOC                         (ADC_SR_JEOS)
909 
 
910 
/*******************  Bit definition for ADC_CR1 register  ********************/
911 
#define ADC_CR1_AWDCH_Pos                    (0U)                              
50 mjames 912 
#define ADC_CR1_AWDCH_Msk                    (0x1FUL << ADC_CR1_AWDCH_Pos)      /*!< 0x0000001F */
30 mjames 913 
#define ADC_CR1_AWDCH                        ADC_CR1_AWDCH_Msk                 /*!< ADC analog watchdog 1 monitored channel selection */
50 mjames 914 
#define ADC_CR1_AWDCH_0                      (0x01UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000001 */
915 
#define ADC_CR1_AWDCH_1                      (0x02UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000002 */
916 
#define ADC_CR1_AWDCH_2                      (0x04UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000004 */
917 
#define ADC_CR1_AWDCH_3                      (0x08UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000008 */
918 
#define ADC_CR1_AWDCH_4                      (0x10UL << ADC_CR1_AWDCH_Pos)      /*!< 0x00000010 */
30 mjames 919 
 
920 
#define ADC_CR1_EOCSIE_Pos                   (5U)                              
50 mjames 921 
#define ADC_CR1_EOCSIE_Msk                   (0x1UL << ADC_CR1_EOCSIE_Pos)      /*!< 0x00000020 */
30 mjames 922 
#define ADC_CR1_EOCSIE                       ADC_CR1_EOCSIE_Msk                /*!< ADC group regular end of unitary conversion or end of sequence conversions interrupt */
923 
#define ADC_CR1_AWDIE_Pos                    (6U)                              
50 mjames 924 
#define ADC_CR1_AWDIE_Msk                    (0x1UL << ADC_CR1_AWDIE_Pos)       /*!< 0x00000040 */
30 mjames 925 
#define ADC_CR1_AWDIE                        ADC_CR1_AWDIE_Msk                 /*!< ADC analog watchdog 1 interrupt */
926 
#define ADC_CR1_JEOSIE_Pos                   (7U)                              
50 mjames 927 
#define ADC_CR1_JEOSIE_Msk                   (0x1UL << ADC_CR1_JEOSIE_Pos)      /*!< 0x00000080 */
30 mjames 928 
#define ADC_CR1_JEOSIE                       ADC_CR1_JEOSIE_Msk                /*!< ADC group injected end of sequence conversions interrupt */
929 
#define ADC_CR1_SCAN_Pos                     (8U)                              
50 mjames 930 
#define ADC_CR1_SCAN_Msk                     (0x1UL << ADC_CR1_SCAN_Pos)        /*!< 0x00000100 */
30 mjames 931 
#define ADC_CR1_SCAN                         ADC_CR1_SCAN_Msk                  /*!< ADC scan mode */
932 
#define ADC_CR1_AWDSGL_Pos                   (9U)                              
50 mjames 933 
#define ADC_CR1_AWDSGL_Msk                   (0x1UL << ADC_CR1_AWDSGL_Pos)      /*!< 0x00000200 */
30 mjames 934 
#define ADC_CR1_AWDSGL                       ADC_CR1_AWDSGL_Msk                /*!< ADC analog watchdog 1 monitoring a single channel or all channels */
935 
#define ADC_CR1_JAUTO_Pos                    (10U)                            
50 mjames 936 
#define ADC_CR1_JAUTO_Msk                    (0x1UL << ADC_CR1_JAUTO_Pos)       /*!< 0x00000400 */
30 mjames 937 
#define ADC_CR1_JAUTO                        ADC_CR1_JAUTO_Msk                 /*!< ADC group injected automatic trigger mode */
938 
#define ADC_CR1_DISCEN_Pos                   (11U)                            
50 mjames 939 
#define ADC_CR1_DISCEN_Msk                   (0x1UL << ADC_CR1_DISCEN_Pos)      /*!< 0x00000800 */
30 mjames 940 
#define ADC_CR1_DISCEN                       ADC_CR1_DISCEN_Msk                /*!< ADC group regular sequencer discontinuous mode */
941 
#define ADC_CR1_JDISCEN_Pos                  (12U)                            
50 mjames 942 
#define ADC_CR1_JDISCEN_Msk                  (0x1UL << ADC_CR1_JDISCEN_Pos)     /*!< 0x00001000 */
30 mjames 943 
#define ADC_CR1_JDISCEN                      ADC_CR1_JDISCEN_Msk               /*!< ADC group injected sequencer discontinuous mode */
944 
 
945 
#define ADC_CR1_DISCNUM_Pos                  (13U)                            
50 mjames 946 
#define ADC_CR1_DISCNUM_Msk                  (0x7UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x0000E000 */
30 mjames 947 
#define ADC_CR1_DISCNUM                      ADC_CR1_DISCNUM_Msk               /*!< ADC group regular sequencer discontinuous number of ranks */
50 mjames 948 
#define ADC_CR1_DISCNUM_0                    (0x1UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00002000 */
949 
#define ADC_CR1_DISCNUM_1                    (0x2UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00004000 */
950 
#define ADC_CR1_DISCNUM_2                    (0x4UL << ADC_CR1_DISCNUM_Pos)     /*!< 0x00008000 */
30 mjames 951 
 
952 
#define ADC_CR1_PDD_Pos                      (16U)                            
50 mjames 953 
#define ADC_CR1_PDD_Msk                      (0x1UL << ADC_CR1_PDD_Pos)         /*!< 0x00010000 */
30 mjames 954 
#define ADC_CR1_PDD                          ADC_CR1_PDD_Msk                   /*!< ADC power down during auto delay phase */
955 
#define ADC_CR1_PDI_Pos                      (17U)                            
50 mjames 956 
#define ADC_CR1_PDI_Msk                      (0x1UL << ADC_CR1_PDI_Pos)         /*!< 0x00020000 */
30 mjames 957 
#define ADC_CR1_PDI                          ADC_CR1_PDI_Msk                   /*!< ADC power down during idle phase */
958 
 
959 
#define ADC_CR1_JAWDEN_Pos                   (22U)                            
50 mjames 960 
#define ADC_CR1_JAWDEN_Msk                   (0x1UL << ADC_CR1_JAWDEN_Pos)      /*!< 0x00400000 */
30 mjames 961 
#define ADC_CR1_JAWDEN                       ADC_CR1_JAWDEN_Msk                /*!< ADC analog watchdog 1 enable on scope ADC group injected */
962 
#define ADC_CR1_AWDEN_Pos                    (23U)                            
50 mjames 963 
#define ADC_CR1_AWDEN_Msk                    (0x1UL << ADC_CR1_AWDEN_Pos)       /*!< 0x00800000 */
30 mjames 964 
#define ADC_CR1_AWDEN                        ADC_CR1_AWDEN_Msk                 /*!< ADC analog watchdog 1 enable on scope ADC group regular */
965 
 
966 
#define ADC_CR1_RES_Pos                      (24U)                            
50 mjames 967 
#define ADC_CR1_RES_Msk                      (0x3UL << ADC_CR1_RES_Pos)         /*!< 0x03000000 */
30 mjames 968 
#define ADC_CR1_RES                          ADC_CR1_RES_Msk                   /*!< ADC resolution */
50 mjames 969 
#define ADC_CR1_RES_0                        (0x1UL << ADC_CR1_RES_Pos)         /*!< 0x01000000 */
970 
#define ADC_CR1_RES_1                        (0x2UL << ADC_CR1_RES_Pos)         /*!< 0x02000000 */
30 mjames 971 
 
972 
#define ADC_CR1_OVRIE_Pos                    (26U)                            
50 mjames 973 
#define ADC_CR1_OVRIE_Msk                    (0x1UL << ADC_CR1_OVRIE_Pos)       /*!< 0x04000000 */
30 mjames 974 
#define ADC_CR1_OVRIE                        ADC_CR1_OVRIE_Msk                 /*!< ADC group regular overrun interrupt */
975 
 
976 
/* Legacy defines */
977 
#define  ADC_CR1_EOCIE                       (ADC_CR1_EOCSIE)
978 
#define  ADC_CR1_JEOCIE                      (ADC_CR1_JEOSIE)
979 
 
980 
/*******************  Bit definition for ADC_CR2 register  ********************/
981 
#define ADC_CR2_ADON_Pos                     (0U)                              
50 mjames 982 
#define ADC_CR2_ADON_Msk                     (0x1UL << ADC_CR2_ADON_Pos)        /*!< 0x00000001 */
30 mjames 983 
#define ADC_CR2_ADON                         ADC_CR2_ADON_Msk                  /*!< ADC enable */
984 
#define ADC_CR2_CONT_Pos                     (1U)                              
50 mjames 985 
#define ADC_CR2_CONT_Msk                     (0x1UL << ADC_CR2_CONT_Pos)        /*!< 0x00000002 */
30 mjames 986 
#define ADC_CR2_CONT                         ADC_CR2_CONT_Msk                  /*!< ADC group regular continuous conversion mode */
987 
#define ADC_CR2_CFG_Pos                      (2U)                              
50 mjames 988 
#define ADC_CR2_CFG_Msk                      (0x1UL << ADC_CR2_CFG_Pos)         /*!< 0x00000004 */
30 mjames 989 
#define ADC_CR2_CFG                          ADC_CR2_CFG_Msk                   /*!< ADC channels bank selection */
990 
 
991 
#define ADC_CR2_DELS_Pos                     (4U)                              
50 mjames 992 
#define ADC_CR2_DELS_Msk                     (0x7UL << ADC_CR2_DELS_Pos)        /*!< 0x00000070 */
30 mjames 993 
#define ADC_CR2_DELS                         ADC_CR2_DELS_Msk                  /*!< ADC auto delay selection */
50 mjames 994 
#define ADC_CR2_DELS_0                       (0x1UL << ADC_CR2_DELS_Pos)        /*!< 0x00000010 */
995 
#define ADC_CR2_DELS_1                       (0x2UL << ADC_CR2_DELS_Pos)        /*!< 0x00000020 */
996 
#define ADC_CR2_DELS_2                       (0x4UL << ADC_CR2_DELS_Pos)        /*!< 0x00000040 */
30 mjames 997 
 
998 
#define ADC_CR2_DMA_Pos                      (8U)                              
50 mjames 999 
#define ADC_CR2_DMA_Msk                      (0x1UL << ADC_CR2_DMA_Pos)         /*!< 0x00000100 */
30 mjames 1000 
#define ADC_CR2_DMA                          ADC_CR2_DMA_Msk                   /*!< ADC DMA transfer enable */
1001 
#define ADC_CR2_DDS_Pos                      (9U)                              
50 mjames 1002 
#define ADC_CR2_DDS_Msk                      (0x1UL << ADC_CR2_DDS_Pos)         /*!< 0x00000200 */
30 mjames 1003 
#define ADC_CR2_DDS                          ADC_CR2_DDS_Msk                   /*!< ADC DMA transfer configuration */
1004 
#define ADC_CR2_EOCS_Pos                     (10U)                            
50 mjames 1005 
#define ADC_CR2_EOCS_Msk                     (0x1UL << ADC_CR2_EOCS_Pos)        /*!< 0x00000400 */
30 mjames 1006 
#define ADC_CR2_EOCS                         ADC_CR2_EOCS_Msk                  /*!< ADC end of unitary or end of sequence conversions selection */
1007 
#define ADC_CR2_ALIGN_Pos                    (11U)                            
50 mjames 1008 
#define ADC_CR2_ALIGN_Msk                    (0x1UL << ADC_CR2_ALIGN_Pos)       /*!< 0x00000800 */
30 mjames 1009 
#define ADC_CR2_ALIGN                        ADC_CR2_ALIGN_Msk                 /*!< ADC data alignement */
1010 
 
1011 
#define ADC_CR2_JEXTSEL_Pos                  (16U)                            
50 mjames 1012 
#define ADC_CR2_JEXTSEL_Msk                  (0xFUL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x000F0000 */
30 mjames 1013 
#define ADC_CR2_JEXTSEL                      ADC_CR2_JEXTSEL_Msk               /*!< ADC group injected external trigger source */
50 mjames 1014 
#define ADC_CR2_JEXTSEL_0                    (0x1UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00010000 */
1015 
#define ADC_CR2_JEXTSEL_1                    (0x2UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00020000 */
1016 
#define ADC_CR2_JEXTSEL_2                    (0x4UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00040000 */
1017 
#define ADC_CR2_JEXTSEL_3                    (0x8UL << ADC_CR2_JEXTSEL_Pos)     /*!< 0x00080000 */
30 mjames 1018 
 
1019 
#define ADC_CR2_JEXTEN_Pos                   (20U)                            
50 mjames 1020 
#define ADC_CR2_JEXTEN_Msk                   (0x3UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00300000 */
30 mjames 1021 
#define ADC_CR2_JEXTEN                       ADC_CR2_JEXTEN_Msk                /*!< ADC group injected external trigger polarity */
50 mjames 1022 
#define ADC_CR2_JEXTEN_0                     (0x1UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00100000 */
1023 
#define ADC_CR2_JEXTEN_1                     (0x2UL << ADC_CR2_JEXTEN_Pos)      /*!< 0x00200000 */
30 mjames 1024 
 
1025 
#define ADC_CR2_JSWSTART_Pos                 (22U)                            
50 mjames 1026 
#define ADC_CR2_JSWSTART_Msk                 (0x1UL << ADC_CR2_JSWSTART_Pos)    /*!< 0x00400000 */
30 mjames 1027 
#define ADC_CR2_JSWSTART                     ADC_CR2_JSWSTART_Msk              /*!< ADC group injected conversion start */
1028 
 
1029 
#define ADC_CR2_EXTSEL_Pos                   (24U)                            
50 mjames 1030 
#define ADC_CR2_EXTSEL_Msk                   (0xFUL << ADC_CR2_EXTSEL_Pos)      /*!< 0x0F000000 */
30 mjames 1031 
#define ADC_CR2_EXTSEL                       ADC_CR2_EXTSEL_Msk                /*!< ADC group regular external trigger source */
50 mjames 1032 
#define ADC_CR2_EXTSEL_0                     (0x1UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x01000000 */
1033 
#define ADC_CR2_EXTSEL_1                     (0x2UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x02000000 */
1034 
#define ADC_CR2_EXTSEL_2                     (0x4UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x04000000 */
1035 
#define ADC_CR2_EXTSEL_3                     (0x8UL << ADC_CR2_EXTSEL_Pos)      /*!< 0x08000000 */
30 mjames 1036 
 
1037 
#define ADC_CR2_EXTEN_Pos                    (28U)                            
50 mjames 1038 
#define ADC_CR2_EXTEN_Msk                    (0x3UL << ADC_CR2_EXTEN_Pos)       /*!< 0x30000000 */
30 mjames 1039 
#define ADC_CR2_EXTEN                        ADC_CR2_EXTEN_Msk                 /*!< ADC group regular external trigger polarity */
50 mjames 1040 
#define ADC_CR2_EXTEN_0                      (0x1UL << ADC_CR2_EXTEN_Pos)       /*!< 0x10000000 */
1041 
#define ADC_CR2_EXTEN_1                      (0x2UL << ADC_CR2_EXTEN_Pos)       /*!< 0x20000000 */
30 mjames 1042 
 
1043 
#define ADC_CR2_SWSTART_Pos                  (30U)                            
50 mjames 1044 
#define ADC_CR2_SWSTART_Msk                  (0x1UL << ADC_CR2_SWSTART_Pos)     /*!< 0x40000000 */
30 mjames 1045 
#define ADC_CR2_SWSTART                      ADC_CR2_SWSTART_Msk               /*!< ADC group regular conversion start */
1046 
 
1047 
/******************  Bit definition for ADC_SMPR1 register  *******************/
1048 
#define ADC_SMPR1_SMP20_Pos                  (0U)                              
50 mjames 1049 
#define ADC_SMPR1_SMP20_Msk                  (0x7UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000007 */
30 mjames 1050 
#define ADC_SMPR1_SMP20                      ADC_SMPR1_SMP20_Msk               /*!< ADC channel 20 sampling time selection */
50 mjames 1051 
#define ADC_SMPR1_SMP20_0                    (0x1UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000001 */
1052 
#define ADC_SMPR1_SMP20_1                    (0x2UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000002 */
1053 
#define ADC_SMPR1_SMP20_2                    (0x4UL << ADC_SMPR1_SMP20_Pos)     /*!< 0x00000004 */
30 mjames 1054 
 
1055 
#define ADC_SMPR1_SMP21_Pos                  (3U)                              
50 mjames 1056 
#define ADC_SMPR1_SMP21_Msk                  (0x7UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000038 */
30 mjames 1057 
#define ADC_SMPR1_SMP21                      ADC_SMPR1_SMP21_Msk               /*!< ADC channel 21 sampling time selection */
50 mjames 1058 
#define ADC_SMPR1_SMP21_0                    (0x1UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000008 */
1059 
#define ADC_SMPR1_SMP21_1                    (0x2UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000010 */
1060 
#define ADC_SMPR1_SMP21_2                    (0x4UL << ADC_SMPR1_SMP21_Pos)     /*!< 0x00000020 */
30 mjames 1061 
 
1062 
#define ADC_SMPR1_SMP22_Pos                  (6U)                              
50 mjames 1063 
#define ADC_SMPR1_SMP22_Msk                  (0x7UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x000001C0 */
30 mjames 1064 
#define ADC_SMPR1_SMP22                      ADC_SMPR1_SMP22_Msk               /*!< ADC channel 22 sampling time selection */
50 mjames 1065 
#define ADC_SMPR1_SMP22_0                    (0x1UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000040 */
1066 
#define ADC_SMPR1_SMP22_1                    (0x2UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000080 */
1067 
#define ADC_SMPR1_SMP22_2                    (0x4UL << ADC_SMPR1_SMP22_Pos)     /*!< 0x00000100 */
30 mjames 1068 
 
1069 
#define ADC_SMPR1_SMP23_Pos                  (9U)                              
50 mjames 1070 
#define ADC_SMPR1_SMP23_Msk                  (0x7UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000E00 */
30 mjames 1071 
#define ADC_SMPR1_SMP23                      ADC_SMPR1_SMP23_Msk               /*!< ADC channel 23 sampling time selection */
50 mjames 1072 
#define ADC_SMPR1_SMP23_0                    (0x1UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000200 */
1073 
#define ADC_SMPR1_SMP23_1                    (0x2UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000400 */
1074 
#define ADC_SMPR1_SMP23_2                    (0x4UL << ADC_SMPR1_SMP23_Pos)     /*!< 0x00000800 */
30 mjames 1075 
 
1076 
#define ADC_SMPR1_SMP24_Pos                  (12U)                            
50 mjames 1077 
#define ADC_SMPR1_SMP24_Msk                  (0x7UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00007000 */
30 mjames 1078 
#define ADC_SMPR1_SMP24                      ADC_SMPR1_SMP24_Msk               /*!< ADC channel 24 sampling time selection */
50 mjames 1079 
#define ADC_SMPR1_SMP24_0                    (0x1UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00001000 */
1080 
#define ADC_SMPR1_SMP24_1                    (0x2UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00002000 */
1081 
#define ADC_SMPR1_SMP24_2                    (0x4UL << ADC_SMPR1_SMP24_Pos)     /*!< 0x00004000 */
30 mjames 1082 
 
1083 
#define ADC_SMPR1_SMP25_Pos                  (15U)                            
50 mjames 1084 
#define ADC_SMPR1_SMP25_Msk                  (0x7UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00038000 */
30 mjames 1085 
#define ADC_SMPR1_SMP25                      ADC_SMPR1_SMP25_Msk               /*!< ADC channel 25 sampling time selection */
50 mjames 1086 
#define ADC_SMPR1_SMP25_0                    (0x1UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00008000 */
1087 
#define ADC_SMPR1_SMP25_1                    (0x2UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00010000 */
1088 
#define ADC_SMPR1_SMP25_2                    (0x4UL << ADC_SMPR1_SMP25_Pos)     /*!< 0x00020000 */
30 mjames 1089 
 
1090 
#define ADC_SMPR1_SMP26_Pos                  (18U)                            
50 mjames 1091 
#define ADC_SMPR1_SMP26_Msk                  (0x7UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x001C0000 */
30 mjames 1092 
#define ADC_SMPR1_SMP26                      ADC_SMPR1_SMP26_Msk               /*!< ADC channel 26 sampling time selection */
50 mjames 1093 
#define ADC_SMPR1_SMP26_0                    (0x1UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00040000 */
1094 
#define ADC_SMPR1_SMP26_1                    (0x2UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00080000 */
1095 
#define ADC_SMPR1_SMP26_2                    (0x4UL << ADC_SMPR1_SMP26_Pos)     /*!< 0x00100000 */
30 mjames 1096 
 
1097 
#define ADC_SMPR1_SMP27_Pos                  (21U)                            
50 mjames 1098 
#define ADC_SMPR1_SMP27_Msk                  (0x7UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00E00000 */
30 mjames 1099 
#define ADC_SMPR1_SMP27                      ADC_SMPR1_SMP27_Msk               /*!< ADC channel 27 sampling time selection */
50 mjames 1100 
#define ADC_SMPR1_SMP27_0                    (0x1UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00200000 */
1101 
#define ADC_SMPR1_SMP27_1                    (0x2UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00400000 */
1102 
#define ADC_SMPR1_SMP27_2                    (0x4UL << ADC_SMPR1_SMP27_Pos)     /*!< 0x00800000 */
30 mjames 1103 
 
1104 
#define ADC_SMPR1_SMP28_Pos                  (24U)                            
50 mjames 1105 
#define ADC_SMPR1_SMP28_Msk                  (0x7UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x07000000 */
30 mjames 1106 
#define ADC_SMPR1_SMP28                      ADC_SMPR1_SMP28_Msk               /*!< ADC channel 28 sampling time selection */
50 mjames 1107 
#define ADC_SMPR1_SMP28_0                    (0x1UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x01000000 */
1108 
#define ADC_SMPR1_SMP28_1                    (0x2UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x02000000 */
1109 
#define ADC_SMPR1_SMP28_2                    (0x4UL << ADC_SMPR1_SMP28_Pos)     /*!< 0x04000000 */
30 mjames 1110 
 
1111 
#define ADC_SMPR1_SMP29_Pos                  (27U)                            
50 mjames 1112 
#define ADC_SMPR1_SMP29_Msk                  (0x7UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x38000000 */
30 mjames 1113 
#define ADC_SMPR1_SMP29                      ADC_SMPR1_SMP29_Msk               /*!< ADC channel 29 sampling time selection */
50 mjames 1114 
#define ADC_SMPR1_SMP29_0                    (0x1UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x08000000 */
1115 
#define ADC_SMPR1_SMP29_1                    (0x2UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x10000000 */
1116 
#define ADC_SMPR1_SMP29_2                    (0x4UL << ADC_SMPR1_SMP29_Pos)     /*!< 0x20000000 */
30 mjames 1117 
 
1118 
/******************  Bit definition for ADC_SMPR2 register  *******************/
1119 
#define ADC_SMPR2_SMP10_Pos                  (0U)                              
50 mjames 1120 
#define ADC_SMPR2_SMP10_Msk                  (0x7UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000007 */
30 mjames 1121 
#define ADC_SMPR2_SMP10                      ADC_SMPR2_SMP10_Msk               /*!< ADC channel 10 sampling time selection */
50 mjames 1122 
#define ADC_SMPR2_SMP10_0                    (0x1UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000001 */
1123 
#define ADC_SMPR2_SMP10_1                    (0x2UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000002 */
1124 
#define ADC_SMPR2_SMP10_2                    (0x4UL << ADC_SMPR2_SMP10_Pos)     /*!< 0x00000004 */
30 mjames 1125 
 
1126 
#define ADC_SMPR2_SMP11_Pos                  (3U)                              
50 mjames 1127 
#define ADC_SMPR2_SMP11_Msk                  (0x7UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000038 */
30 mjames 1128 
#define ADC_SMPR2_SMP11                      ADC_SMPR2_SMP11_Msk               /*!< ADC channel 11 sampling time selection */
50 mjames 1129 
#define ADC_SMPR2_SMP11_0                    (0x1UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000008 */
1130 
#define ADC_SMPR2_SMP11_1                    (0x2UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000010 */
1131 
#define ADC_SMPR2_SMP11_2                    (0x4UL << ADC_SMPR2_SMP11_Pos)     /*!< 0x00000020 */
30 mjames 1132 
 
1133 
#define ADC_SMPR2_SMP12_Pos                  (6U)                              
50 mjames 1134 
#define ADC_SMPR2_SMP12_Msk                  (0x7UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x000001C0 */
30 mjames 1135 
#define ADC_SMPR2_SMP12                      ADC_SMPR2_SMP12_Msk               /*!< ADC channel 12 sampling time selection */
50 mjames 1136 
#define ADC_SMPR2_SMP12_0                    (0x1UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000040 */
1137 
#define ADC_SMPR2_SMP12_1                    (0x2UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000080 */
1138 
#define ADC_SMPR2_SMP12_2                    (0x4UL << ADC_SMPR2_SMP12_Pos)     /*!< 0x00000100 */
30 mjames 1139 
 
1140 
#define ADC_SMPR2_SMP13_Pos                  (9U)                              
50 mjames 1141 
#define ADC_SMPR2_SMP13_Msk                  (0x7UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000E00 */
30 mjames 1142 
#define ADC_SMPR2_SMP13                      ADC_SMPR2_SMP13_Msk               /*!< ADC channel 13 sampling time selection */
50 mjames 1143 
#define ADC_SMPR2_SMP13_0                    (0x1UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000200 */
1144 
#define ADC_SMPR2_SMP13_1                    (0x2UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000400 */
1145 
#define ADC_SMPR2_SMP13_2                    (0x4UL << ADC_SMPR2_SMP13_Pos)     /*!< 0x00000800 */
30 mjames 1146 
 
1147 
#define ADC_SMPR2_SMP14_Pos                  (12U)                            
50 mjames 1148 
#define ADC_SMPR2_SMP14_Msk                  (0x7UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00007000 */
30 mjames 1149 
#define ADC_SMPR2_SMP14                      ADC_SMPR2_SMP14_Msk               /*!< ADC channel 14 sampling time selection */
50 mjames 1150 
#define ADC_SMPR2_SMP14_0                    (0x1UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00001000 */
1151 
#define ADC_SMPR2_SMP14_1                    (0x2UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00002000 */
1152 
#define ADC_SMPR2_SMP14_2                    (0x4UL << ADC_SMPR2_SMP14_Pos)     /*!< 0x00004000 */
30 mjames 1153 
 
1154 
#define ADC_SMPR2_SMP15_Pos                  (15U)                            
50 mjames 1155 
#define ADC_SMPR2_SMP15_Msk                  (0x7UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00038000 */
30 mjames 1156 
#define ADC_SMPR2_SMP15                      ADC_SMPR2_SMP15_Msk               /*!< ADC channel 5 sampling time selection */
50 mjames 1157 
#define ADC_SMPR2_SMP15_0                    (0x1UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00008000 */
1158 
#define ADC_SMPR2_SMP15_1                    (0x2UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00010000 */
1159 
#define ADC_SMPR2_SMP15_2                    (0x4UL << ADC_SMPR2_SMP15_Pos)     /*!< 0x00020000 */
30 mjames 1160 
 
1161 
#define ADC_SMPR2_SMP16_Pos                  (18U)                            
50 mjames 1162 
#define ADC_SMPR2_SMP16_Msk                  (0x7UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x001C0000 */
30 mjames 1163 
#define ADC_SMPR2_SMP16                      ADC_SMPR2_SMP16_Msk               /*!< ADC channel 16 sampling time selection */
50 mjames 1164 
#define ADC_SMPR2_SMP16_0                    (0x1UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00040000 */
1165 
#define ADC_SMPR2_SMP16_1                    (0x2UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00080000 */
1166 
#define ADC_SMPR2_SMP16_2                    (0x4UL << ADC_SMPR2_SMP16_Pos)     /*!< 0x00100000 */
30 mjames 1167 
 
1168 
#define ADC_SMPR2_SMP17_Pos                  (21U)                            
50 mjames 1169 
#define ADC_SMPR2_SMP17_Msk                  (0x7UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00E00000 */
30 mjames 1170 
#define ADC_SMPR2_SMP17                      ADC_SMPR2_SMP17_Msk               /*!< ADC channel 17 sampling time selection */
50 mjames 1171 
#define ADC_SMPR2_SMP17_0                    (0x1UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00200000 */
1172 
#define ADC_SMPR2_SMP17_1                    (0x2UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00400000 */
1173 
#define ADC_SMPR2_SMP17_2                    (0x4UL << ADC_SMPR2_SMP17_Pos)     /*!< 0x00800000 */
30 mjames 1174 
 
1175 
#define ADC_SMPR2_SMP18_Pos                  (24U)                            
50 mjames 1176 
#define ADC_SMPR2_SMP18_Msk                  (0x7UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x07000000 */
30 mjames 1177 
#define ADC_SMPR2_SMP18                      ADC_SMPR2_SMP18_Msk               /*!< ADC channel 18 sampling time selection */
50 mjames 1178 
#define ADC_SMPR2_SMP18_0                    (0x1UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x01000000 */
1179 
#define ADC_SMPR2_SMP18_1                    (0x2UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x02000000 */
1180 
#define ADC_SMPR2_SMP18_2                    (0x4UL << ADC_SMPR2_SMP18_Pos)     /*!< 0x04000000 */
30 mjames 1181 
 
1182 
#define ADC_SMPR2_SMP19_Pos                  (27U)                            
50 mjames 1183 
#define ADC_SMPR2_SMP19_Msk                  (0x7UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x38000000 */
30 mjames 1184 
#define ADC_SMPR2_SMP19                      ADC_SMPR2_SMP19_Msk               /*!< ADC channel 19 sampling time selection */
50 mjames 1185 
#define ADC_SMPR2_SMP19_0                    (0x1UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x08000000 */
1186 
#define ADC_SMPR2_SMP19_1                    (0x2UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x10000000 */
1187 
#define ADC_SMPR2_SMP19_2                    (0x4UL << ADC_SMPR2_SMP19_Pos)     /*!< 0x20000000 */
30 mjames 1188 
 
1189 
/******************  Bit definition for ADC_SMPR3 register  *******************/
1190 
#define ADC_SMPR3_SMP0_Pos                   (0U)                              
50 mjames 1191 
#define ADC_SMPR3_SMP0_Msk                   (0x7UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000007 */
30 mjames 1192 
#define ADC_SMPR3_SMP0                       ADC_SMPR3_SMP0_Msk                /*!< ADC channel 0 sampling time selection */
50 mjames 1193 
#define ADC_SMPR3_SMP0_0                     (0x1UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000001 */
1194 
#define ADC_SMPR3_SMP0_1                     (0x2UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000002 */
1195 
#define ADC_SMPR3_SMP0_2                     (0x4UL << ADC_SMPR3_SMP0_Pos)      /*!< 0x00000004 */
30 mjames 1196 
 
1197 
#define ADC_SMPR3_SMP1_Pos                   (3U)                              
50 mjames 1198 
#define ADC_SMPR3_SMP1_Msk                   (0x7UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000038 */
30 mjames 1199 
#define ADC_SMPR3_SMP1                       ADC_SMPR3_SMP1_Msk                /*!< ADC channel 1 sampling time selection */
50 mjames 1200 
#define ADC_SMPR3_SMP1_0                     (0x1UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000008 */
1201 
#define ADC_SMPR3_SMP1_1                     (0x2UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000010 */
1202 
#define ADC_SMPR3_SMP1_2                     (0x4UL << ADC_SMPR3_SMP1_Pos)      /*!< 0x00000020 */
30 mjames 1203 
 
1204 
#define ADC_SMPR3_SMP2_Pos                   (6U)                              
50 mjames 1205 
#define ADC_SMPR3_SMP2_Msk                   (0x7UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x000001C0 */
30 mjames 1206 
#define ADC_SMPR3_SMP2                       ADC_SMPR3_SMP2_Msk                /*!< ADC channel 2 sampling time selection */
50 mjames 1207 
#define ADC_SMPR3_SMP2_0                     (0x1UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000040 */
1208 
#define ADC_SMPR3_SMP2_1                     (0x2UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000080 */
1209 
#define ADC_SMPR3_SMP2_2                     (0x4UL << ADC_SMPR3_SMP2_Pos)      /*!< 0x00000100 */
30 mjames 1210 
 
1211 
#define ADC_SMPR3_SMP3_Pos                   (9U)                              
50 mjames 1212 
#define ADC_SMPR3_SMP3_Msk                   (0x7UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000E00 */
30 mjames 1213 
#define ADC_SMPR3_SMP3                       ADC_SMPR3_SMP3_Msk                /*!< ADC channel 3 sampling time selection */
50 mjames 1214 
#define ADC_SMPR3_SMP3_0                     (0x1UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000200 */
1215 
#define ADC_SMPR3_SMP3_1                     (0x2UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000400 */
1216 
#define ADC_SMPR3_SMP3_2                     (0x4UL << ADC_SMPR3_SMP3_Pos)      /*!< 0x00000800 */
30 mjames 1217 
 
1218 
#define ADC_SMPR3_SMP4_Pos                   (12U)                            
50 mjames 1219 
#define ADC_SMPR3_SMP4_Msk                   (0x7UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00007000 */
30 mjames 1220 
#define ADC_SMPR3_SMP4                       ADC_SMPR3_SMP4_Msk                /*!< ADC channel 4 sampling time selection */
50 mjames 1221 
#define ADC_SMPR3_SMP4_0                     (0x1UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00001000 */
1222 
#define ADC_SMPR3_SMP4_1                     (0x2UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00002000 */
1223 
#define ADC_SMPR3_SMP4_2                     (0x4UL << ADC_SMPR3_SMP4_Pos)      /*!< 0x00004000 */
30 mjames 1224 
 
1225 
#define ADC_SMPR3_SMP5_Pos                   (15U)                            
50 mjames 1226 
#define ADC_SMPR3_SMP5_Msk                   (0x7UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00038000 */
30 mjames 1227 
#define ADC_SMPR3_SMP5                       ADC_SMPR3_SMP5_Msk                /*!< ADC channel 5 sampling time selection */
50 mjames 1228 
#define ADC_SMPR3_SMP5_0                     (0x1UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00008000 */
1229 
#define ADC_SMPR3_SMP5_1                     (0x2UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00010000 */
1230 
#define ADC_SMPR3_SMP5_2                     (0x4UL << ADC_SMPR3_SMP5_Pos)      /*!< 0x00020000 */
30 mjames 1231 
 
1232 
#define ADC_SMPR3_SMP6_Pos                   (18U)                            
50 mjames 1233 
#define ADC_SMPR3_SMP6_Msk                   (0x7UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x001C0000 */
30 mjames 1234 
#define ADC_SMPR3_SMP6                       ADC_SMPR3_SMP6_Msk                /*!< ADC channel 6 sampling time selection */
50 mjames 1235 
#define ADC_SMPR3_SMP6_0                     (0x1UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00040000 */
1236 
#define ADC_SMPR3_SMP6_1                     (0x2UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00080000 */
1237 
#define ADC_SMPR3_SMP6_2                     (0x4UL << ADC_SMPR3_SMP6_Pos)      /*!< 0x00100000 */
30 mjames 1238 
 
1239 
#define ADC_SMPR3_SMP7_Pos                   (21U)                            
50 mjames 1240 
#define ADC_SMPR3_SMP7_Msk                   (0x7UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00E00000 */
30 mjames 1241 
#define ADC_SMPR3_SMP7                       ADC_SMPR3_SMP7_Msk                /*!< ADC channel 7 sampling time selection */
50 mjames 1242 
#define ADC_SMPR3_SMP7_0                     (0x1UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00200000 */
1243 
#define ADC_SMPR3_SMP7_1                     (0x2UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00400000 */
1244 
#define ADC_SMPR3_SMP7_2                     (0x4UL << ADC_SMPR3_SMP7_Pos)      /*!< 0x00800000 */
30 mjames 1245 
 
1246 
#define ADC_SMPR3_SMP8_Pos                   (24U)                            
50 mjames 1247 
#define ADC_SMPR3_SMP8_Msk                   (0x7UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x07000000 */
30 mjames 1248 
#define ADC_SMPR3_SMP8                       ADC_SMPR3_SMP8_Msk                /*!< ADC channel 8 sampling time selection */
50 mjames 1249 
#define ADC_SMPR3_SMP8_0                     (0x1UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x01000000 */
1250 
#define ADC_SMPR3_SMP8_1                     (0x2UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x02000000 */
1251 
#define ADC_SMPR3_SMP8_2                     (0x4UL << ADC_SMPR3_SMP8_Pos)      /*!< 0x04000000 */
30 mjames 1252 
 
1253 
#define ADC_SMPR3_SMP9_Pos                   (27U)                            
50 mjames 1254 
#define ADC_SMPR3_SMP9_Msk                   (0x7UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x38000000 */
30 mjames 1255 
#define ADC_SMPR3_SMP9                       ADC_SMPR3_SMP9_Msk                /*!< ADC channel 9 sampling time selection */
50 mjames 1256 
#define ADC_SMPR3_SMP9_0                     (0x1UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x08000000 */
1257 
#define ADC_SMPR3_SMP9_1                     (0x2UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x10000000 */
1258 
#define ADC_SMPR3_SMP9_2                     (0x4UL << ADC_SMPR3_SMP9_Pos)      /*!< 0x20000000 */
30 mjames 1259 
 
1260 
/******************  Bit definition for ADC_JOFR1 register  *******************/
1261 
#define ADC_JOFR1_JOFFSET1_Pos               (0U)                              
50 mjames 1262 
#define ADC_JOFR1_JOFFSET1_Msk               (0xFFFUL << ADC_JOFR1_JOFFSET1_Pos) /*!< 0x00000FFF */
30 mjames 1263 
#define ADC_JOFR1_JOFFSET1                   ADC_JOFR1_JOFFSET1_Msk            /*!< ADC group injected sequencer rank 1 offset value */
1264 
 
1265 
/******************  Bit definition for ADC_JOFR2 register  *******************/
1266 
#define ADC_JOFR2_JOFFSET2_Pos               (0U)                              
50 mjames 1267 
#define ADC_JOFR2_JOFFSET2_Msk               (0xFFFUL << ADC_JOFR2_JOFFSET2_Pos) /*!< 0x00000FFF */
30 mjames 1268 
#define ADC_JOFR2_JOFFSET2                   ADC_JOFR2_JOFFSET2_Msk            /*!< ADC group injected sequencer rank 2 offset value */
1269 
 
1270 
/******************  Bit definition for ADC_JOFR3 register  *******************/
1271 
#define ADC_JOFR3_JOFFSET3_Pos               (0U)                              
50 mjames 1272 
#define ADC_JOFR3_JOFFSET3_Msk               (0xFFFUL << ADC_JOFR3_JOFFSET3_Pos) /*!< 0x00000FFF */
30 mjames 1273 
#define ADC_JOFR3_JOFFSET3                   ADC_JOFR3_JOFFSET3_Msk            /*!< ADC group injected sequencer rank 3 offset value */
1274 
 
1275 
/******************  Bit definition for ADC_JOFR4 register  *******************/
1276 
#define ADC_JOFR4_JOFFSET4_Pos               (0U)                              
50 mjames 1277 
#define ADC_JOFR4_JOFFSET4_Msk               (0xFFFUL << ADC_JOFR4_JOFFSET4_Pos) /*!< 0x00000FFF */
30 mjames 1278 
#define ADC_JOFR4_JOFFSET4                   ADC_JOFR4_JOFFSET4_Msk            /*!< ADC group injected sequencer rank 4 offset value */
1279 
 
1280 
/*******************  Bit definition for ADC_HTR register  ********************/
1281 
#define ADC_HTR_HT_Pos                       (0U)                              
50 mjames 1282 
#define ADC_HTR_HT_Msk                       (0xFFFUL << ADC_HTR_HT_Pos)        /*!< 0x00000FFF */
30 mjames 1283 
#define ADC_HTR_HT                           ADC_HTR_HT_Msk                    /*!< ADC analog watchdog 1 threshold high */
1284 
 
1285 
/*******************  Bit definition for ADC_LTR register  ********************/
1286 
#define ADC_LTR_LT_Pos                       (0U)                              
50 mjames 1287 
#define ADC_LTR_LT_Msk                       (0xFFFUL << ADC_LTR_LT_Pos)        /*!< 0x00000FFF */
30 mjames 1288 
#define ADC_LTR_LT                           ADC_LTR_LT_Msk                    /*!< ADC analog watchdog 1 threshold low */
1289 
 
1290 
/*******************  Bit definition for ADC_SQR1 register  *******************/
1291 
#define ADC_SQR1_L_Pos                       (20U)                            
50 mjames 1292 
#define ADC_SQR1_L_Msk                       (0x1FUL << ADC_SQR1_L_Pos)         /*!< 0x01F00000 */
30 mjames 1293 
#define ADC_SQR1_L                           ADC_SQR1_L_Msk                    /*!< ADC group regular sequencer scan length */
50 mjames 1294 
#define ADC_SQR1_L_0                         (0x01UL << ADC_SQR1_L_Pos)         /*!< 0x00100000 */
1295 
#define ADC_SQR1_L_1                         (0x02UL << ADC_SQR1_L_Pos)         /*!< 0x00200000 */
1296 
#define ADC_SQR1_L_2                         (0x04UL << ADC_SQR1_L_Pos)         /*!< 0x00400000 */
1297 
#define ADC_SQR1_L_3                         (0x08UL << ADC_SQR1_L_Pos)         /*!< 0x00800000 */
1298 
#define ADC_SQR1_L_4                         (0x10UL << ADC_SQR1_L_Pos)         /*!< 0x01000000 */
30 mjames 1299 
 
1300 
#define ADC_SQR1_SQ28_Pos                    (15U)                            
50 mjames 1301 
#define ADC_SQR1_SQ28_Msk                    (0x1FUL << ADC_SQR1_SQ28_Pos)      /*!< 0x000F8000 */
30 mjames 1302 
#define ADC_SQR1_SQ28                        ADC_SQR1_SQ28_Msk                 /*!< ADC group regular sequencer rank 28 */
50 mjames 1303 
#define ADC_SQR1_SQ28_0                      (0x01UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00008000 */
1304 
#define ADC_SQR1_SQ28_1                      (0x02UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00010000 */
1305 
#define ADC_SQR1_SQ28_2                      (0x04UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00020000 */
1306 
#define ADC_SQR1_SQ28_3                      (0x08UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00040000 */
1307 
#define ADC_SQR1_SQ28_4                      (0x10UL << ADC_SQR1_SQ28_Pos)      /*!< 0x00080000 */
30 mjames 1308 
 
1309 
#define ADC_SQR1_SQ27_Pos                    (10U)                            
50 mjames 1310 
#define ADC_SQR1_SQ27_Msk                    (0x1FUL << ADC_SQR1_SQ27_Pos)      /*!< 0x00007C00 */
30 mjames 1311 
#define ADC_SQR1_SQ27                        ADC_SQR1_SQ27_Msk                 /*!< ADC group regular sequencer rank 27 */
50 mjames 1312 
#define ADC_SQR1_SQ27_0                      (0x01UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00000400 */
1313 
#define ADC_SQR1_SQ27_1                      (0x02UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00000800 */
1314 
#define ADC_SQR1_SQ27_2                      (0x04UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00001000 */
1315 
#define ADC_SQR1_SQ27_3                      (0x08UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00002000 */
1316 
#define ADC_SQR1_SQ27_4                      (0x10UL << ADC_SQR1_SQ27_Pos)      /*!< 0x00004000 */
30 mjames 1317 
 
1318 
#define ADC_SQR1_SQ26_Pos                    (5U)                              
50 mjames 1319 
#define ADC_SQR1_SQ26_Msk                    (0x1FUL << ADC_SQR1_SQ26_Pos)      /*!< 0x000003E0 */
30 mjames 1320 
#define ADC_SQR1_SQ26                        ADC_SQR1_SQ26_Msk                 /*!< ADC group regular sequencer rank 26 */
50 mjames 1321 
#define ADC_SQR1_SQ26_0                      (0x01UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000020 */
1322 
#define ADC_SQR1_SQ26_1                      (0x02UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000040 */
1323 
#define ADC_SQR1_SQ26_2                      (0x04UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000080 */
1324 
#define ADC_SQR1_SQ26_3                      (0x08UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000100 */
1325 
#define ADC_SQR1_SQ26_4                      (0x10UL << ADC_SQR1_SQ26_Pos)      /*!< 0x00000200 */
30 mjames 1326 
 
1327 
#define ADC_SQR1_SQ25_Pos                    (0U)                              
50 mjames 1328 
#define ADC_SQR1_SQ25_Msk                    (0x1FUL << ADC_SQR1_SQ25_Pos)      /*!< 0x0000001F */
30 mjames 1329 
#define ADC_SQR1_SQ25                        ADC_SQR1_SQ25_Msk                 /*!< ADC group regular sequencer rank 25 */
50 mjames 1330 
#define ADC_SQR1_SQ25_0                      (0x01UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000001 */
1331 
#define ADC_SQR1_SQ25_1                      (0x02UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000002 */
1332 
#define ADC_SQR1_SQ25_2                      (0x04UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000004 */
1333 
#define ADC_SQR1_SQ25_3                      (0x08UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000008 */
1334 
#define ADC_SQR1_SQ25_4                      (0x10UL << ADC_SQR1_SQ25_Pos)      /*!< 0x00000010 */
30 mjames 1335 
 
1336 
/*******************  Bit definition for ADC_SQR2 register  *******************/
1337 
#define ADC_SQR2_SQ19_Pos                    (0U)                              
50 mjames 1338 
#define ADC_SQR2_SQ19_Msk                    (0x1FUL << ADC_SQR2_SQ19_Pos)      /*!< 0x0000001F */
30 mjames 1339 
#define ADC_SQR2_SQ19                        ADC_SQR2_SQ19_Msk                 /*!< ADC group regular sequencer rank 19 */
50 mjames 1340 
#define ADC_SQR2_SQ19_0                      (0x01UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000001 */
1341 
#define ADC_SQR2_SQ19_1                      (0x02UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000002 */
1342 
#define ADC_SQR2_SQ19_2                      (0x04UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000004 */
1343 
#define ADC_SQR2_SQ19_3                      (0x08UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000008 */
1344 
#define ADC_SQR2_SQ19_4                      (0x10UL << ADC_SQR2_SQ19_Pos)      /*!< 0x00000010 */
30 mjames 1345 
 
1346 
#define ADC_SQR2_SQ20_Pos                    (5U)                              
50 mjames 1347 
#define ADC_SQR2_SQ20_Msk                    (0x1FUL << ADC_SQR2_SQ20_Pos)      /*!< 0x000003E0 */
30 mjames 1348 
#define ADC_SQR2_SQ20                        ADC_SQR2_SQ20_Msk                 /*!< ADC group regular sequencer rank 20 */
50 mjames 1349 
#define ADC_SQR2_SQ20_0                      (0x01UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000020 */
1350 
#define ADC_SQR2_SQ20_1                      (0x02UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000040 */
1351 
#define ADC_SQR2_SQ20_2                      (0x04UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000080 */
1352 
#define ADC_SQR2_SQ20_3                      (0x08UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000100 */
1353 
#define ADC_SQR2_SQ20_4                      (0x10UL << ADC_SQR2_SQ20_Pos)      /*!< 0x00000200 */
30 mjames 1354 
 
1355 
#define ADC_SQR2_SQ21_Pos                    (10U)                            
50 mjames 1356 
#define ADC_SQR2_SQ21_Msk                    (0x1FUL << ADC_SQR2_SQ21_Pos)      /*!< 0x00007C00 */
30 mjames 1357 
#define ADC_SQR2_SQ21                        ADC_SQR2_SQ21_Msk                 /*!< ADC group regular sequencer rank 21 */
50 mjames 1358 
#define ADC_SQR2_SQ21_0                      (0x01UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00000400 */
1359 
#define ADC_SQR2_SQ21_1                      (0x02UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00000800 */
1360 
#define ADC_SQR2_SQ21_2                      (0x04UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00001000 */
1361 
#define ADC_SQR2_SQ21_3                      (0x08UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00002000 */
1362 
#define ADC_SQR2_SQ21_4                      (0x10UL << ADC_SQR2_SQ21_Pos)      /*!< 0x00004000 */
30 mjames 1363 
 
1364 
#define ADC_SQR2_SQ22_Pos                    (15U)                            
50 mjames 1365 
#define ADC_SQR2_SQ22_Msk                    (0x1FUL << ADC_SQR2_SQ22_Pos)      /*!< 0x000F8000 */
30 mjames 1366 
#define ADC_SQR2_SQ22                        ADC_SQR2_SQ22_Msk                 /*!< ADC group regular sequencer rank 22 */
50 mjames 1367 
#define ADC_SQR2_SQ22_0                      (0x01UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00008000 */
1368 
#define ADC_SQR2_SQ22_1                      (0x02UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00010000 */
1369 
#define ADC_SQR2_SQ22_2                      (0x04UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00020000 */
1370 
#define ADC_SQR2_SQ22_3                      (0x08UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00040000 */
1371 
#define ADC_SQR2_SQ22_4                      (0x10UL << ADC_SQR2_SQ22_Pos)      /*!< 0x00080000 */
30 mjames 1372 
 
1373 
#define ADC_SQR2_SQ23_Pos                    (20U)                            
50 mjames 1374 
#define ADC_SQR2_SQ23_Msk                    (0x1FUL << ADC_SQR2_SQ23_Pos)      /*!< 0x01F00000 */
30 mjames 1375 
#define ADC_SQR2_SQ23                        ADC_SQR2_SQ23_Msk                 /*!< ADC group regular sequencer rank 23 */
50 mjames 1376 
#define ADC_SQR2_SQ23_0                      (0x01UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00100000 */
1377 
#define ADC_SQR2_SQ23_1                      (0x02UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00200000 */
1378 
#define ADC_SQR2_SQ23_2                      (0x04UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00400000 */
1379 
#define ADC_SQR2_SQ23_3                      (0x08UL << ADC_SQR2_SQ23_Pos)      /*!< 0x00800000 */
1380 
#define ADC_SQR2_SQ23_4                      (0x10UL << ADC_SQR2_SQ23_Pos)      /*!< 0x01000000 */
30 mjames 1381 
 
1382 
#define ADC_SQR2_SQ24_Pos                    (25U)                            
50 mjames 1383 
#define ADC_SQR2_SQ24_Msk                    (0x1FUL << ADC_SQR2_SQ24_Pos)      /*!< 0x3E000000 */
30 mjames 1384 
#define ADC_SQR2_SQ24                        ADC_SQR2_SQ24_Msk                 /*!< ADC group regular sequencer rank 24 */
50 mjames 1385 
#define ADC_SQR2_SQ24_0                      (0x01UL << ADC_SQR2_SQ24_Pos)      /*!< 0x02000000 */
1386 
#define ADC_SQR2_SQ24_1                      (0x02UL << ADC_SQR2_SQ24_Pos)      /*!< 0x04000000 */
1387 
#define ADC_SQR2_SQ24_2                      (0x04UL << ADC_SQR2_SQ24_Pos)      /*!< 0x08000000 */
1388 
#define ADC_SQR2_SQ24_3                      (0x08UL << ADC_SQR2_SQ24_Pos)      /*!< 0x10000000 */
1389 
#define ADC_SQR2_SQ24_4                      (0x10UL << ADC_SQR2_SQ24_Pos)      /*!< 0x20000000 */
30 mjames 1390 
 
1391 
/*******************  Bit definition for ADC_SQR3 register  *******************/
1392 
#define ADC_SQR3_SQ13_Pos                    (0U)                              
50 mjames 1393 
#define ADC_SQR3_SQ13_Msk                    (0x1FUL << ADC_SQR3_SQ13_Pos)      /*!< 0x0000001F */
30 mjames 1394 
#define ADC_SQR3_SQ13                        ADC_SQR3_SQ13_Msk                 /*!< ADC group regular sequencer rank 13 */
50 mjames 1395 
#define ADC_SQR3_SQ13_0                      (0x01UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000001 */
1396 
#define ADC_SQR3_SQ13_1                      (0x02UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000002 */
1397 
#define ADC_SQR3_SQ13_2                      (0x04UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000004 */
1398 
#define ADC_SQR3_SQ13_3                      (0x08UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000008 */
1399 
#define ADC_SQR3_SQ13_4                      (0x10UL << ADC_SQR3_SQ13_Pos)      /*!< 0x00000010 */
30 mjames 1400 
 
1401 
#define ADC_SQR3_SQ14_Pos                    (5U)                              
50 mjames 1402 
#define ADC_SQR3_SQ14_Msk                    (0x1FUL << ADC_SQR3_SQ14_Pos)      /*!< 0x000003E0 */
30 mjames 1403 
#define ADC_SQR3_SQ14                        ADC_SQR3_SQ14_Msk                 /*!< ADC group regular sequencer rank 14 */
50 mjames 1404 
#define ADC_SQR3_SQ14_0                      (0x01UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000020 */
1405 
#define ADC_SQR3_SQ14_1                      (0x02UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000040 */
1406 
#define ADC_SQR3_SQ14_2                      (0x04UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000080 */
1407 
#define ADC_SQR3_SQ14_3                      (0x08UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000100 */
1408 
#define ADC_SQR3_SQ14_4                      (0x10UL << ADC_SQR3_SQ14_Pos)      /*!< 0x00000200 */
30 mjames 1409 
 
1410 
#define ADC_SQR3_SQ15_Pos                    (10U)                            
50 mjames 1411 
#define ADC_SQR3_SQ15_Msk                    (0x1FUL << ADC_SQR3_SQ15_Pos)      /*!< 0x00007C00 */
30 mjames 1412 
#define ADC_SQR3_SQ15                        ADC_SQR3_SQ15_Msk                 /*!< ADC group regular sequencer rank 15 */
50 mjames 1413 
#define ADC_SQR3_SQ15_0                      (0x01UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00000400 */
1414 
#define ADC_SQR3_SQ15_1                      (0x02UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00000800 */
1415 
#define ADC_SQR3_SQ15_2                      (0x04UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00001000 */
1416 
#define ADC_SQR3_SQ15_3                      (0x08UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00002000 */
1417 
#define ADC_SQR3_SQ15_4                      (0x10UL << ADC_SQR3_SQ15_Pos)      /*!< 0x00004000 */
30 mjames 1418 
 
1419 
#define ADC_SQR3_SQ16_Pos                    (15U)                            
50 mjames 1420 
#define ADC_SQR3_SQ16_Msk                    (0x1FUL << ADC_SQR3_SQ16_Pos)      /*!< 0x000F8000 */
30 mjames 1421 
#define ADC_SQR3_SQ16                        ADC_SQR3_SQ16_Msk                 /*!< ADC group regular sequencer rank 16 */
50 mjames 1422 
#define ADC_SQR3_SQ16_0                      (0x01UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00008000 */
1423 
#define ADC_SQR3_SQ16_1                      (0x02UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00010000 */
1424 
#define ADC_SQR3_SQ16_2                      (0x04UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00020000 */
1425 
#define ADC_SQR3_SQ16_3                      (0x08UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00040000 */
1426 
#define ADC_SQR3_SQ16_4                      (0x10UL << ADC_SQR3_SQ16_Pos)      /*!< 0x00080000 */
30 mjames 1427 
 
1428 
#define ADC_SQR3_SQ17_Pos                    (20U)                            
50 mjames 1429 
#define ADC_SQR3_SQ17_Msk                    (0x1FUL << ADC_SQR3_SQ17_Pos)      /*!< 0x01F00000 */
30 mjames 1430 
#define ADC_SQR3_SQ17                        ADC_SQR3_SQ17_Msk                 /*!< ADC group regular sequencer rank 17 */
50 mjames 1431 
#define ADC_SQR3_SQ17_0                      (0x01UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00100000 */
1432 
#define ADC_SQR3_SQ17_1                      (0x02UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00200000 */
1433 
#define ADC_SQR3_SQ17_2                      (0x04UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00400000 */
1434 
#define ADC_SQR3_SQ17_3                      (0x08UL << ADC_SQR3_SQ17_Pos)      /*!< 0x00800000 */
1435 
#define ADC_SQR3_SQ17_4                      (0x10UL << ADC_SQR3_SQ17_Pos)      /*!< 0x01000000 */
30 mjames 1436 
 
1437 
#define ADC_SQR3_SQ18_Pos                    (25U)                            
50 mjames 1438 
#define ADC_SQR3_SQ18_Msk                    (0x1FUL << ADC_SQR3_SQ18_Pos)      /*!< 0x3E000000 */
30 mjames 1439 
#define ADC_SQR3_SQ18                        ADC_SQR3_SQ18_Msk                 /*!< ADC group regular sequencer rank 18 */
50 mjames 1440 
#define ADC_SQR3_SQ18_0                      (0x01UL << ADC_SQR3_SQ18_Pos)      /*!< 0x02000000 */
1441 
#define ADC_SQR3_SQ18_1                      (0x02UL << ADC_SQR3_SQ18_Pos)      /*!< 0x04000000 */
1442 
#define ADC_SQR3_SQ18_2                      (0x04UL << ADC_SQR3_SQ18_Pos)      /*!< 0x08000000 */
1443 
#define ADC_SQR3_SQ18_3                      (0x08UL << ADC_SQR3_SQ18_Pos)      /*!< 0x10000000 */
1444 
#define ADC_SQR3_SQ18_4                      (0x10UL << ADC_SQR3_SQ18_Pos)      /*!< 0x20000000 */
30 mjames 1445 
 
1446 
/*******************  Bit definition for ADC_SQR4 register  *******************/
1447 
#define ADC_SQR4_SQ7_Pos                     (0U)                              
50 mjames 1448 
#define ADC_SQR4_SQ7_Msk                     (0x1FUL << ADC_SQR4_SQ7_Pos)       /*!< 0x0000001F */
30 mjames 1449 
#define ADC_SQR4_SQ7                         ADC_SQR4_SQ7_Msk                  /*!< ADC group regular sequencer rank 7 */
50 mjames 1450 
#define ADC_SQR4_SQ7_0                       (0x01UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000001 */
1451 
#define ADC_SQR4_SQ7_1                       (0x02UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000002 */
1452 
#define ADC_SQR4_SQ7_2                       (0x04UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000004 */
1453 
#define ADC_SQR4_SQ7_3                       (0x08UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000008 */
1454 
#define ADC_SQR4_SQ7_4                       (0x10UL << ADC_SQR4_SQ7_Pos)       /*!< 0x00000010 */
30 mjames 1455 
 
1456 
#define ADC_SQR4_SQ8_Pos                     (5U)                              
50 mjames 1457 
#define ADC_SQR4_SQ8_Msk                     (0x1FUL << ADC_SQR4_SQ8_Pos)       /*!< 0x000003E0 */
30 mjames 1458 
#define ADC_SQR4_SQ8                         ADC_SQR4_SQ8_Msk                  /*!< ADC group regular sequencer rank 8 */
50 mjames 1459 
#define ADC_SQR4_SQ8_0                       (0x01UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000020 */
1460 
#define ADC_SQR4_SQ8_1                       (0x02UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000040 */
1461 
#define ADC_SQR4_SQ8_2                       (0x04UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000080 */
1462 
#define ADC_SQR4_SQ8_3                       (0x08UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000100 */
1463 
#define ADC_SQR4_SQ8_4                       (0x10UL << ADC_SQR4_SQ8_Pos)       /*!< 0x00000200 */
30 mjames 1464 
 
1465 
#define ADC_SQR4_SQ9_Pos                     (10U)                            
50 mjames 1466 
#define ADC_SQR4_SQ9_Msk                     (0x1FUL << ADC_SQR4_SQ9_Pos)       /*!< 0x00007C00 */
30 mjames 1467 
#define ADC_SQR4_SQ9                         ADC_SQR4_SQ9_Msk                  /*!< ADC group regular sequencer rank 9 */
50 mjames 1468 
#define ADC_SQR4_SQ9_0                       (0x01UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00000400 */
1469 
#define ADC_SQR4_SQ9_1                       (0x02UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00000800 */
1470 
#define ADC_SQR4_SQ9_2                       (0x04UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00001000 */
1471 
#define ADC_SQR4_SQ9_3                       (0x08UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00002000 */
1472 
#define ADC_SQR4_SQ9_4                       (0x10UL << ADC_SQR4_SQ9_Pos)       /*!< 0x00004000 */
30 mjames 1473 
 
1474 
#define ADC_SQR4_SQ10_Pos                    (15U)                            
50 mjames 1475 
#define ADC_SQR4_SQ10_Msk                    (0x1FUL << ADC_SQR4_SQ10_Pos)      /*!< 0x000F8000 */
30 mjames 1476 
#define ADC_SQR4_SQ10                        ADC_SQR4_SQ10_Msk                 /*!< ADC group regular sequencer rank 10 */
50 mjames 1477 
#define ADC_SQR4_SQ10_0                      (0x01UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00008000 */
1478 
#define ADC_SQR4_SQ10_1                      (0x02UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00010000 */
1479 
#define ADC_SQR4_SQ10_2                      (0x04UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00020000 */
1480 
#define ADC_SQR4_SQ10_3                      (0x08UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00040000 */
1481 
#define ADC_SQR4_SQ10_4                      (0x10UL << ADC_SQR4_SQ10_Pos)      /*!< 0x00080000 */
30 mjames 1482 
 
1483 
#define ADC_SQR4_SQ11_Pos                    (20U)                            
50 mjames 1484 
#define ADC_SQR4_SQ11_Msk                    (0x1FUL << ADC_SQR4_SQ11_Pos)      /*!< 0x01F00000 */
30 mjames 1485 
#define ADC_SQR4_SQ11                        ADC_SQR4_SQ11_Msk                 /*!< ADC group regular sequencer rank 11 */
50 mjames 1486 
#define ADC_SQR4_SQ11_0                      (0x01UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00100000 */
1487 
#define ADC_SQR4_SQ11_1                      (0x02UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00200000 */
1488 
#define ADC_SQR4_SQ11_2                      (0x04UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00400000 */
1489 
#define ADC_SQR4_SQ11_3                      (0x08UL << ADC_SQR4_SQ11_Pos)      /*!< 0x00800000 */
1490 
#define ADC_SQR4_SQ11_4                      (0x10UL << ADC_SQR4_SQ11_Pos)      /*!< 0x01000000 */
30 mjames 1491 
 
1492 
#define ADC_SQR4_SQ12_Pos                    (25U)                            
50 mjames 1493 
#define ADC_SQR4_SQ12_Msk                    (0x1FUL << ADC_SQR4_SQ12_Pos)      /*!< 0x3E000000 */
30 mjames 1494 
#define ADC_SQR4_SQ12                        ADC_SQR4_SQ12_Msk                 /*!< ADC group regular sequencer rank 12 */
50 mjames 1495 
#define ADC_SQR4_SQ12_0                      (0x01UL << ADC_SQR4_SQ12_Pos)      /*!< 0x02000000 */
1496 
#define ADC_SQR4_SQ12_1                      (0x02UL << ADC_SQR4_SQ12_Pos)      /*!< 0x04000000 */
1497 
#define ADC_SQR4_SQ12_2                      (0x04UL << ADC_SQR4_SQ12_Pos)      /*!< 0x08000000 */
1498 
#define ADC_SQR4_SQ12_3                      (0x08UL << ADC_SQR4_SQ12_Pos)      /*!< 0x10000000 */
1499 
#define ADC_SQR4_SQ12_4                      (0x10UL << ADC_SQR4_SQ12_Pos)      /*!< 0x20000000 */
30 mjames 1500 
 
1501 
/*******************  Bit definition for ADC_SQR5 register  *******************/
1502 
#define ADC_SQR5_SQ1_Pos                     (0U)                              
50 mjames 1503 
#define ADC_SQR5_SQ1_Msk                     (0x1FUL << ADC_SQR5_SQ1_Pos)       /*!< 0x0000001F */
30 mjames 1504 
#define ADC_SQR5_SQ1                         ADC_SQR5_SQ1_Msk                  /*!< ADC group regular sequencer rank 1 */
50 mjames 1505 
#define ADC_SQR5_SQ1_0                       (0x01UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000001 */
1506 
#define ADC_SQR5_SQ1_1                       (0x02UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000002 */
1507 
#define ADC_SQR5_SQ1_2                       (0x04UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000004 */
1508 
#define ADC_SQR5_SQ1_3                       (0x08UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000008 */
1509 
#define ADC_SQR5_SQ1_4                       (0x10UL << ADC_SQR5_SQ1_Pos)       /*!< 0x00000010 */
30 mjames 1510 
 
1511 
#define ADC_SQR5_SQ2_Pos                     (5U)                              
50 mjames 1512 
#define ADC_SQR5_SQ2_Msk                     (0x1FUL << ADC_SQR5_SQ2_Pos)       /*!< 0x000003E0 */
30 mjames 1513 
#define ADC_SQR5_SQ2                         ADC_SQR5_SQ2_Msk                  /*!< ADC group regular sequencer rank 2 */
50 mjames 1514 
#define ADC_SQR5_SQ2_0                       (0x01UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000020 */
1515 
#define ADC_SQR5_SQ2_1                       (0x02UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000040 */
1516 
#define ADC_SQR5_SQ2_2                       (0x04UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000080 */
1517 
#define ADC_SQR5_SQ2_3                       (0x08UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000100 */
1518 
#define ADC_SQR5_SQ2_4                       (0x10UL << ADC_SQR5_SQ2_Pos)       /*!< 0x00000200 */
30 mjames 1519 
 
1520 
#define ADC_SQR5_SQ3_Pos                     (10U)                            
50 mjames 1521 
#define ADC_SQR5_SQ3_Msk                     (0x1FUL << ADC_SQR5_SQ3_Pos)       /*!< 0x00007C00 */
30 mjames 1522 
#define ADC_SQR5_SQ3                         ADC_SQR5_SQ3_Msk                  /*!< ADC group regular sequencer rank 3 */
50 mjames 1523 
#define ADC_SQR5_SQ3_0                       (0x01UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00000400 */
1524 
#define ADC_SQR5_SQ3_1                       (0x02UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00000800 */
1525 
#define ADC_SQR5_SQ3_2                       (0x04UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00001000 */
1526 
#define ADC_SQR5_SQ3_3                       (0x08UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00002000 */
1527 
#define ADC_SQR5_SQ3_4                       (0x10UL << ADC_SQR5_SQ3_Pos)       /*!< 0x00004000 */
30 mjames 1528 
 
1529 
#define ADC_SQR5_SQ4_Pos                     (15U)                            
50 mjames 1530 
#define ADC_SQR5_SQ4_Msk                     (0x1FUL << ADC_SQR5_SQ4_Pos)       /*!< 0x000F8000 */
30 mjames 1531 
#define ADC_SQR5_SQ4                         ADC_SQR5_SQ4_Msk                  /*!< ADC group regular sequencer rank 4 */
50 mjames 1532 
#define ADC_SQR5_SQ4_0                       (0x01UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00008000 */
1533 
#define ADC_SQR5_SQ4_1                       (0x02UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00010000 */
1534 
#define ADC_SQR5_SQ4_2                       (0x04UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00020000 */
1535 
#define ADC_SQR5_SQ4_3                       (0x08UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00040000 */
1536 
#define ADC_SQR5_SQ4_4                       (0x10UL << ADC_SQR5_SQ4_Pos)       /*!< 0x00080000 */
30 mjames 1537 
 
1538 
#define ADC_SQR5_SQ5_Pos                     (20U)                            
50 mjames 1539 
#define ADC_SQR5_SQ5_Msk                     (0x1FUL << ADC_SQR5_SQ5_Pos)       /*!< 0x01F00000 */
30 mjames 1540 
#define ADC_SQR5_SQ5                         ADC_SQR5_SQ5_Msk                  /*!< ADC group regular sequencer rank 5 */
50 mjames 1541 
#define ADC_SQR5_SQ5_0                       (0x01UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00100000 */
1542 
#define ADC_SQR5_SQ5_1                       (0x02UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00200000 */
1543 
#define ADC_SQR5_SQ5_2                       (0x04UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00400000 */
1544 
#define ADC_SQR5_SQ5_3                       (0x08UL << ADC_SQR5_SQ5_Pos)       /*!< 0x00800000 */
1545 
#define ADC_SQR5_SQ5_4                       (0x10UL << ADC_SQR5_SQ5_Pos)       /*!< 0x01000000 */
30 mjames 1546 
 
1547 
#define ADC_SQR5_SQ6_Pos                     (25U)                            
50 mjames 1548 
#define ADC_SQR5_SQ6_Msk                     (0x1FUL << ADC_SQR5_SQ6_Pos)       /*!< 0x3E000000 */
30 mjames 1549 
#define ADC_SQR5_SQ6                         ADC_SQR5_SQ6_Msk                  /*!< ADC group regular sequencer rank 6 */
50 mjames 1550 
#define ADC_SQR5_SQ6_0                       (0x01UL << ADC_SQR5_SQ6_Pos)       /*!< 0x02000000 */
1551 
#define ADC_SQR5_SQ6_1                       (0x02UL << ADC_SQR5_SQ6_Pos)       /*!< 0x04000000 */
1552 
#define ADC_SQR5_SQ6_2                       (0x04UL << ADC_SQR5_SQ6_Pos)       /*!< 0x08000000 */
1553 
#define ADC_SQR5_SQ6_3                       (0x08UL << ADC_SQR5_SQ6_Pos)       /*!< 0x10000000 */
1554 
#define ADC_SQR5_SQ6_4                       (0x10UL << ADC_SQR5_SQ6_Pos)       /*!< 0x20000000 */
30 mjames 1555 
 
1556 
 
1557 
/*******************  Bit definition for ADC_JSQR register  *******************/
1558 
#define ADC_JSQR_JSQ1_Pos                    (0U)                              
50 mjames 1559 
#define ADC_JSQR_JSQ1_Msk                    (0x1FUL << ADC_JSQR_JSQ1_Pos)      /*!< 0x0000001F */
30 mjames 1560 
#define ADC_JSQR_JSQ1                        ADC_JSQR_JSQ1_Msk                 /*!< ADC group injected sequencer rank 1 */
50 mjames 1561 
#define ADC_JSQR_JSQ1_0                      (0x01UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000001 */
1562 
#define ADC_JSQR_JSQ1_1                      (0x02UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000002 */
1563 
#define ADC_JSQR_JSQ1_2                      (0x04UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000004 */
1564 
#define ADC_JSQR_JSQ1_3                      (0x08UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000008 */
1565 
#define ADC_JSQR_JSQ1_4                      (0x10UL << ADC_JSQR_JSQ1_Pos)      /*!< 0x00000010 */
30 mjames 1566 
 
1567 
#define ADC_JSQR_JSQ2_Pos                    (5U)                              
50 mjames 1568 
#define ADC_JSQR_JSQ2_Msk                    (0x1FUL << ADC_JSQR_JSQ2_Pos)      /*!< 0x000003E0 */
30 mjames 1569 
#define ADC_JSQR_JSQ2                        ADC_JSQR_JSQ2_Msk                 /*!< ADC group injected sequencer rank 2 */
50 mjames 1570 
#define ADC_JSQR_JSQ2_0                      (0x01UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000020 */
1571 
#define ADC_JSQR_JSQ2_1                      (0x02UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000040 */
1572 
#define ADC_JSQR_JSQ2_2                      (0x04UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000080 */
1573 
#define ADC_JSQR_JSQ2_3                      (0x08UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000100 */
1574 
#define ADC_JSQR_JSQ2_4                      (0x10UL << ADC_JSQR_JSQ2_Pos)      /*!< 0x00000200 */
30 mjames 1575 
 
1576 
#define ADC_JSQR_JSQ3_Pos                    (10U)                            
50 mjames 1577 
#define ADC_JSQR_JSQ3_Msk                    (0x1FUL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00007C00 */
30 mjames 1578 
#define ADC_JSQR_JSQ3                        ADC_JSQR_JSQ3_Msk                 /*!< ADC group injected sequencer rank 3 */
50 mjames 1579 
#define ADC_JSQR_JSQ3_0                      (0x01UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000400 */
1580 
#define ADC_JSQR_JSQ3_1                      (0x02UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00000800 */
1581 
#define ADC_JSQR_JSQ3_2                      (0x04UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00001000 */
1582 
#define ADC_JSQR_JSQ3_3                      (0x08UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00002000 */
1583 
#define ADC_JSQR_JSQ3_4                      (0x10UL << ADC_JSQR_JSQ3_Pos)      /*!< 0x00004000 */
30 mjames 1584 
 
1585 
#define ADC_JSQR_JSQ4_Pos                    (15U)                            
50 mjames 1586 
#define ADC_JSQR_JSQ4_Msk                    (0x1FUL << ADC_JSQR_JSQ4_Pos)      /*!< 0x000F8000 */
30 mjames 1587 
#define ADC_JSQR_JSQ4                        ADC_JSQR_JSQ4_Msk                 /*!< ADC group injected sequencer rank 4 */
50 mjames 1588 
#define ADC_JSQR_JSQ4_0                      (0x01UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00008000 */
1589 
#define ADC_JSQR_JSQ4_1                      (0x02UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00010000 */
1590 
#define ADC_JSQR_JSQ4_2                      (0x04UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00020000 */
1591 
#define ADC_JSQR_JSQ4_3                      (0x08UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00040000 */
1592 
#define ADC_JSQR_JSQ4_4                      (0x10UL << ADC_JSQR_JSQ4_Pos)      /*!< 0x00080000 */
30 mjames 1593 
 
1594 
#define ADC_JSQR_JL_Pos                      (20U)                            
50 mjames 1595 
#define ADC_JSQR_JL_Msk                      (0x3UL << ADC_JSQR_JL_Pos)         /*!< 0x00300000 */
30 mjames 1596 
#define ADC_JSQR_JL                          ADC_JSQR_JL_Msk                   /*!< ADC group injected sequencer scan length */
50 mjames 1597 
#define ADC_JSQR_JL_0                        (0x1UL << ADC_JSQR_JL_Pos)         /*!< 0x00100000 */
1598 
#define ADC_JSQR_JL_1                        (0x2UL << ADC_JSQR_JL_Pos)         /*!< 0x00200000 */
30 mjames 1599 
 
1600 
/*******************  Bit definition for ADC_JDR1 register  *******************/
1601 
#define ADC_JDR1_JDATA_Pos                   (0U)                              
50 mjames 1602 
#define ADC_JDR1_JDATA_Msk                   (0xFFFFUL << ADC_JDR1_JDATA_Pos)   /*!< 0x0000FFFF */
30 mjames 1603 
#define ADC_JDR1_JDATA                       ADC_JDR1_JDATA_Msk                /*!< ADC group injected sequencer rank 1 conversion data */
1604 
 
1605 
/*******************  Bit definition for ADC_JDR2 register  *******************/
1606 
#define ADC_JDR2_JDATA_Pos                   (0U)                              
50 mjames 1607 
#define ADC_JDR2_JDATA_Msk                   (0xFFFFUL << ADC_JDR2_JDATA_Pos)   /*!< 0x0000FFFF */
30 mjames 1608 
#define ADC_JDR2_JDATA                       ADC_JDR2_JDATA_Msk                /*!< ADC group injected sequencer rank 2 conversion data */
1609 
 
1610 
/*******************  Bit definition for ADC_JDR3 register  *******************/
1611 
#define ADC_JDR3_JDATA_Pos                   (0U)                              
50 mjames 1612 
#define ADC_JDR3_JDATA_Msk                   (0xFFFFUL << ADC_JDR3_JDATA_Pos)   /*!< 0x0000FFFF */
30 mjames 1613 
#define ADC_JDR3_JDATA                       ADC_JDR3_JDATA_Msk                /*!< ADC group injected sequencer rank 3 conversion data */
1614 
 
1615 
/*******************  Bit definition for ADC_JDR4 register  *******************/
1616 
#define ADC_JDR4_JDATA_Pos                   (0U)                              
50 mjames 1617 
#define ADC_JDR4_JDATA_Msk                   (0xFFFFUL << ADC_JDR4_JDATA_Pos)   /*!< 0x0000FFFF */
30 mjames 1618 
#define ADC_JDR4_JDATA                       ADC_JDR4_JDATA_Msk                /*!< ADC group injected sequencer rank 4 conversion data */
1619 
 
1620 
/********************  Bit definition for ADC_DR register  ********************/
1621 
#define ADC_DR_DATA_Pos                      (0U)                              
50 mjames 1622 
#define ADC_DR_DATA_Msk                      (0xFFFFUL << ADC_DR_DATA_Pos)      /*!< 0x0000FFFF */
30 mjames 1623 
#define ADC_DR_DATA                          ADC_DR_DATA_Msk                   /*!< ADC group regular conversion data */
1624 
 
1625 
/******************  Bit definition for ADC_SMPR0 register  *******************/
1626 
#define ADC_SMPR0_SMP30_Pos                  (0U)                              
50 mjames 1627 
#define ADC_SMPR0_SMP30_Msk                  (0x7UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000007 */
30 mjames 1628 
#define ADC_SMPR0_SMP30                      ADC_SMPR0_SMP30_Msk               /*!< ADC channel 30 sampling time selection */
50 mjames 1629 
#define ADC_SMPR0_SMP30_0                    (0x1UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000001 */
1630 
#define ADC_SMPR0_SMP30_1                    (0x2UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000002 */
1631 
#define ADC_SMPR0_SMP30_2                    (0x4UL << ADC_SMPR0_SMP30_Pos)     /*!< 0x00000004 */
30 mjames 1632 
 
1633 
#define ADC_SMPR0_SMP31_Pos                  (3U)                              
50 mjames 1634 
#define ADC_SMPR0_SMP31_Msk                  (0x7UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000038 */
30 mjames 1635 
#define ADC_SMPR0_SMP31                      ADC_SMPR0_SMP31_Msk               /*!< ADC channel 31 sampling time selection */
50 mjames 1636 
#define ADC_SMPR0_SMP31_0                    (0x1UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000008 */
1637 
#define ADC_SMPR0_SMP31_1                    (0x2UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000010 */
1638 
#define ADC_SMPR0_SMP31_2                    (0x4UL << ADC_SMPR0_SMP31_Pos)     /*!< 0x00000020 */
30 mjames 1639 
 
1640 
/*******************  Bit definition for ADC_CSR register  ********************/
1641 
#define ADC_CSR_AWD1_Pos                     (0U)                              
50 mjames 1642 
#define ADC_CSR_AWD1_Msk                     (0x1UL << ADC_CSR_AWD1_Pos)        /*!< 0x00000001 */
30 mjames 1643 
#define ADC_CSR_AWD1                         ADC_CSR_AWD1_Msk                  /*!< ADC multimode master analog watchdog 1 flag */
1644 
#define ADC_CSR_EOCS1_Pos                    (1U)                              
50 mjames 1645 
#define ADC_CSR_EOCS1_Msk                    (0x1UL << ADC_CSR_EOCS1_Pos)       /*!< 0x00000002 */
30 mjames 1646 
#define ADC_CSR_EOCS1                        ADC_CSR_EOCS1_Msk                 /*!< ADC multimode master group regular end of unitary conversion or end of sequence conversions flag */
1647 
#define ADC_CSR_JEOS1_Pos                    (2U)                              
50 mjames 1648 
#define ADC_CSR_JEOS1_Msk                    (0x1UL << ADC_CSR_JEOS1_Pos)       /*!< 0x00000004 */
30 mjames 1649 
#define ADC_CSR_JEOS1                        ADC_CSR_JEOS1_Msk                 /*!< ADC multimode master group injected end of sequence conversions flag */
1650 
#define ADC_CSR_JSTRT1_Pos                   (3U)                              
50 mjames 1651 
#define ADC_CSR_JSTRT1_Msk                   (0x1UL << ADC_CSR_JSTRT1_Pos)      /*!< 0x00000008 */
30 mjames 1652 
#define ADC_CSR_JSTRT1                       ADC_CSR_JSTRT1_Msk                /*!< ADC multimode master group injected conversion start flag */
1653 
#define ADC_CSR_STRT1_Pos                    (4U)                              
50 mjames 1654 
#define ADC_CSR_STRT1_Msk                    (0x1UL << ADC_CSR_STRT1_Pos)       /*!< 0x00000010 */
30 mjames 1655 
#define ADC_CSR_STRT1                        ADC_CSR_STRT1_Msk                 /*!< ADC multimode master group regular conversion start flag */
1656 
#define ADC_CSR_OVR1_Pos                     (5U)                              
50 mjames 1657 
#define ADC_CSR_OVR1_Msk                     (0x1UL << ADC_CSR_OVR1_Pos)        /*!< 0x00000020 */
30 mjames 1658 
#define ADC_CSR_OVR1                         ADC_CSR_OVR1_Msk                  /*!< ADC multimode master group regular overrun flag */
1659 
#define ADC_CSR_ADONS1_Pos                   (6U)                              
50 mjames 1660 
#define ADC_CSR_ADONS1_Msk                   (0x1UL << ADC_CSR_ADONS1_Pos)      /*!< 0x00000040 */
30 mjames 1661 
#define ADC_CSR_ADONS1                       ADC_CSR_ADONS1_Msk                /*!< ADC multimode master ready flag */
1662 
 
1663 
/* Legacy defines */
1664 
#define  ADC_CSR_EOC1                        (ADC_CSR_EOCS1)
1665 
#define  ADC_CSR_JEOC1                       (ADC_CSR_JEOS1)
1666 
 
1667 
/*******************  Bit definition for ADC_CCR register  ********************/
1668 
#define ADC_CCR_ADCPRE_Pos                   (16U)                            
50 mjames 1669 
#define ADC_CCR_ADCPRE_Msk                   (0x3UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00030000 */
30 mjames 1670 
#define ADC_CCR_ADCPRE                       ADC_CCR_ADCPRE_Msk                /*!< ADC clock source asynchronous prescaler */
50 mjames 1671 
#define ADC_CCR_ADCPRE_0                     (0x1UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00010000 */
1672 
#define ADC_CCR_ADCPRE_1                     (0x2UL << ADC_CCR_ADCPRE_Pos)      /*!< 0x00020000 */
30 mjames 1673 
#define ADC_CCR_TSVREFE_Pos                  (23U)                            
50 mjames 1674 
#define ADC_CCR_TSVREFE_Msk                  (0x1UL << ADC_CCR_TSVREFE_Pos)     /*!< 0x00800000 */
30 mjames 1675 
#define ADC_CCR_TSVREFE                      ADC_CCR_TSVREFE_Msk               /*!< ADC internal path to VrefInt and temperature sensor enable */
1676 
 
1677 
/******************************************************************************/
1678 
/*                                                                            */
1679 
/*                       Advanced Encryption Standard (AES)                   */
1680 
/*                                                                            */
1681 
/******************************************************************************/
1682 
/*******************  Bit definition for AES_CR register  *********************/
1683 
#define AES_CR_EN_Pos                       (0U)                              
50 mjames 1684 
#define AES_CR_EN_Msk                       (0x1UL << AES_CR_EN_Pos)            /*!< 0x00000001 */
30 mjames 1685 
#define AES_CR_EN                           AES_CR_EN_Msk                      /*!< AES Enable */
1686 
#define AES_CR_DATATYPE_Pos                 (1U)                              
50 mjames 1687 
#define AES_CR_DATATYPE_Msk                 (0x3UL << AES_CR_DATATYPE_Pos)      /*!< 0x00000006 */
30 mjames 1688 
#define AES_CR_DATATYPE                     AES_CR_DATATYPE_Msk                /*!< Data type selection */
50 mjames 1689 
#define AES_CR_DATATYPE_0                   (0x1UL << AES_CR_DATATYPE_Pos)      /*!< 0x00000002 */
1690 
#define AES_CR_DATATYPE_1                   (0x2UL << AES_CR_DATATYPE_Pos)      /*!< 0x00000004 */
30 mjames 1691 
 
1692 
#define AES_CR_MODE_Pos                     (3U)                              
50 mjames 1693 
#define AES_CR_MODE_Msk                     (0x3UL << AES_CR_MODE_Pos)          /*!< 0x00000018 */
30 mjames 1694 
#define AES_CR_MODE                         AES_CR_MODE_Msk                    /*!< AES Mode Of Operation */
50 mjames 1695 
#define AES_CR_MODE_0                       (0x1UL << AES_CR_MODE_Pos)          /*!< 0x00000008 */
1696 
#define AES_CR_MODE_1                       (0x2UL << AES_CR_MODE_Pos)          /*!< 0x00000010 */
30 mjames 1697 
 
1698 
#define AES_CR_CHMOD_Pos                    (5U)                              
50 mjames 1699 
#define AES_CR_CHMOD_Msk                    (0x3UL << AES_CR_CHMOD_Pos)         /*!< 0x00000060 */
30 mjames 1700 
#define AES_CR_CHMOD                        AES_CR_CHMOD_Msk                   /*!< AES Chaining Mode */
50 mjames 1701 
#define AES_CR_CHMOD_0                      (0x1UL << AES_CR_CHMOD_Pos)         /*!< 0x00000020 */
1702 
#define AES_CR_CHMOD_1                      (0x2UL << AES_CR_CHMOD_Pos)         /*!< 0x00000040 */
30 mjames 1703 
 
1704 
#define AES_CR_CCFC_Pos                     (7U)                              
50 mjames 1705 
#define AES_CR_CCFC_Msk                     (0x1UL << AES_CR_CCFC_Pos)          /*!< 0x00000080 */
30 mjames 1706 
#define AES_CR_CCFC                         AES_CR_CCFC_Msk                    /*!< Computation Complete Flag Clear */
1707 
#define AES_CR_ERRC_Pos                     (8U)                              
50 mjames 1708 
#define AES_CR_ERRC_Msk                     (0x1UL << AES_CR_ERRC_Pos)          /*!< 0x00000100 */
30 mjames 1709 
#define AES_CR_ERRC                         AES_CR_ERRC_Msk                    /*!< Error Clear */
1710 
#define AES_CR_CCIE_Pos                     (9U)                              
50 mjames 1711 
#define AES_CR_CCIE_Msk                     (0x1UL << AES_CR_CCIE_Pos)          /*!< 0x00000200 */
30 mjames 1712 
#define AES_CR_CCIE                         AES_CR_CCIE_Msk                    /*!< Computation Complete Interrupt Enable */
1713 
#define AES_CR_ERRIE_Pos                    (10U)                              
50 mjames 1714 
#define AES_CR_ERRIE_Msk                    (0x1UL << AES_CR_ERRIE_Pos)         /*!< 0x00000400 */
30 mjames 1715 
#define AES_CR_ERRIE                        AES_CR_ERRIE_Msk                   /*!< Error Interrupt Enable */
1716 
#define AES_CR_DMAINEN_Pos                  (11U)                              
50 mjames 1717 
#define AES_CR_DMAINEN_Msk                  (0x1UL << AES_CR_DMAINEN_Pos)       /*!< 0x00000800 */
30 mjames 1718 
#define AES_CR_DMAINEN                      AES_CR_DMAINEN_Msk                 /*!< DMA ENable managing the data input phase */
1719 
#define AES_CR_DMAOUTEN_Pos                 (12U)                              
50 mjames 1720 
#define AES_CR_DMAOUTEN_Msk                 (0x1UL << AES_CR_DMAOUTEN_Pos)      /*!< 0x00001000 */
30 mjames 1721 
#define AES_CR_DMAOUTEN                     AES_CR_DMAOUTEN_Msk                /*!< DMA Enable managing the data output phase */
1722 
 
1723 
/*******************  Bit definition for AES_SR register  *********************/
1724 
#define AES_SR_CCF_Pos                      (0U)                              
50 mjames 1725 
#define AES_SR_CCF_Msk                      (0x1UL << AES_SR_CCF_Pos)           /*!< 0x00000001 */
30 mjames 1726 
#define AES_SR_CCF                          AES_SR_CCF_Msk                     /*!< Computation Complete Flag */
1727 
#define AES_SR_RDERR_Pos                    (1U)                              
50 mjames 1728 
#define AES_SR_RDERR_Msk                    (0x1UL << AES_SR_RDERR_Pos)         /*!< 0x00000002 */
30 mjames 1729 
#define AES_SR_RDERR                        AES_SR_RDERR_Msk                   /*!< Read Error Flag */
1730 
#define AES_SR_WRERR_Pos                    (2U)                              
50 mjames 1731 
#define AES_SR_WRERR_Msk                    (0x1UL << AES_SR_WRERR_Pos)         /*!< 0x00000004 */
30 mjames 1732 
#define AES_SR_WRERR                        AES_SR_WRERR_Msk                   /*!< Write Error Flag */
1733 
 
1734 
/*******************  Bit definition for AES_DINR register  *******************/
1735 
#define AES_DINR_Pos                        (0U)                              
50 mjames 1736 
#define AES_DINR_Msk                        (0xFFFFUL << AES_DINR_Pos)          /*!< 0x0000FFFF */
30 mjames 1737 
#define AES_DINR                            AES_DINR_Msk                       /*!< AES Data Input Register */
1738 
 
1739 
/*******************  Bit definition for AES_DOUTR register  ******************/
1740 
#define AES_DOUTR_Pos                       (0U)                              
50 mjames 1741 
#define AES_DOUTR_Msk                       (0xFFFFUL << AES_DOUTR_Pos)         /*!< 0x0000FFFF */
30 mjames 1742 
#define AES_DOUTR                           AES_DOUTR_Msk                      /*!< AES Data Output Register */
1743 
 
1744 
/*******************  Bit definition for AES_KEYR0 register  ******************/
1745 
#define AES_KEYR0_Pos                       (0U)                              
50 mjames 1746 
#define AES_KEYR0_Msk                       (0xFFFFUL << AES_KEYR0_Pos)         /*!< 0x0000FFFF */
30 mjames 1747 
#define AES_KEYR0                           AES_KEYR0_Msk                      /*!< AES Key Register 0 */
1748 
 
1749 
/*******************  Bit definition for AES_KEYR1 register  ******************/
1750 
#define AES_KEYR1_Pos                       (0U)                              
50 mjames 1751 
#define AES_KEYR1_Msk                       (0xFFFFUL << AES_KEYR1_Pos)         /*!< 0x0000FFFF */
30 mjames 1752 
#define AES_KEYR1                           AES_KEYR1_Msk                      /*!< AES Key Register 1 */
1753 
 
1754 
/*******************  Bit definition for AES_KEYR2 register  ******************/
1755 
#define AES_KEYR2_Pos                       (0U)                              
50 mjames 1756 
#define AES_KEYR2_Msk                       (0xFFFFUL << AES_KEYR2_Pos)         /*!< 0x0000FFFF */
30 mjames 1757 
#define AES_KEYR2                           AES_KEYR2_Msk                      /*!< AES Key Register 2 */
1758 
 
1759 
/*******************  Bit definition for AES_KEYR3 register  ******************/
1760 
#define AES_KEYR3_Pos                       (0U)                              
50 mjames 1761 
#define AES_KEYR3_Msk                       (0xFFFFUL << AES_KEYR3_Pos)         /*!< 0x0000FFFF */
30 mjames 1762 
#define AES_KEYR3                           AES_KEYR3_Msk                      /*!< AES Key Register 3 */
1763 
 
1764 
/*******************  Bit definition for AES_IVR0 register  *******************/
1765 
#define AES_IVR0_Pos                        (0U)                              
50 mjames 1766 
#define AES_IVR0_Msk                        (0xFFFFUL << AES_IVR0_Pos)          /*!< 0x0000FFFF */
30 mjames 1767 
#define AES_IVR0                            AES_IVR0_Msk                       /*!< AES Initialization Vector Register 0 */
1768 
 
1769 
/*******************  Bit definition for AES_IVR1 register  *******************/
1770 
#define AES_IVR1_Pos                        (0U)                              
50 mjames 1771 
#define AES_IVR1_Msk                        (0xFFFFUL << AES_IVR1_Pos)          /*!< 0x0000FFFF */
30 mjames 1772 
#define AES_IVR1                            AES_IVR1_Msk                       /*!< AES Initialization Vector Register 1 */
1773 
 
1774 
/*******************  Bit definition for AES_IVR2 register  *******************/
1775 
#define AES_IVR2_Pos                        (0U)                              
50 mjames 1776 
#define AES_IVR2_Msk                        (0xFFFFUL << AES_IVR2_Pos)          /*!< 0x0000FFFF */
30 mjames 1777 
#define AES_IVR2                            AES_IVR2_Msk                       /*!< AES Initialization Vector Register 2 */
1778 
 
1779 
/*******************  Bit definition for AES_IVR3 register  *******************/
1780 
#define AES_IVR3_Pos                        (0U)                              
50 mjames 1781 
#define AES_IVR3_Msk                        (0xFFFFUL << AES_IVR3_Pos)          /*!< 0x0000FFFF */
30 mjames 1782 
#define AES_IVR3                            AES_IVR3_Msk                       /*!< AES Initialization Vector Register 3 */
1783 
 
1784 
/******************************************************************************/
1785 
/*                                                                            */
1786 
/*                      Analog Comparators (COMP)                             */
1787 
/*                                                                            */
1788 
/******************************************************************************/
1789 
 
1790 
/******************  Bit definition for COMP_CSR register  ********************/
1791 
#define COMP_CSR_10KPU                      (0x00000001U)                      /*!< Comparator 1 input plus 10K pull-up resistor */
1792 
#define COMP_CSR_400KPU                     (0x00000002U)                      /*!< Comparator 1 input plus 400K pull-up resistor */
1793 
#define COMP_CSR_10KPD                      (0x00000004U)                      /*!< Comparator 1 input plus 10K pull-down resistor */
1794 
#define COMP_CSR_400KPD                     (0x00000008U)                      /*!< Comparator 1 input plus 400K pull-down resistor */
1795 
#define COMP_CSR_CMP1EN_Pos                 (4U)                              
50 mjames 1796 
#define COMP_CSR_CMP1EN_Msk                 (0x1UL << COMP_CSR_CMP1EN_Pos)      /*!< 0x00000010 */
30 mjames 1797 
#define COMP_CSR_CMP1EN                     COMP_CSR_CMP1EN_Msk                /*!< Comparator 1 enable */
1798 
#define COMP_CSR_CMP1OUT_Pos                (7U)                              
50 mjames 1799 
#define COMP_CSR_CMP1OUT_Msk                (0x1UL << COMP_CSR_CMP1OUT_Pos)     /*!< 0x00000080 */
30 mjames 1800 
#define COMP_CSR_CMP1OUT                    COMP_CSR_CMP1OUT_Msk               /*!< Comparator 1 output level */
1801 
#define COMP_CSR_SPEED_Pos                  (12U)                              
50 mjames 1802 
#define COMP_CSR_SPEED_Msk                  (0x1UL << COMP_CSR_SPEED_Pos)       /*!< 0x00001000 */
30 mjames 1803 
#define COMP_CSR_SPEED                      COMP_CSR_SPEED_Msk                 /*!< Comparator 2 power mode */
1804 
#define COMP_CSR_CMP2OUT_Pos                (13U)                              
50 mjames 1805 
#define COMP_CSR_CMP2OUT_Msk                (0x1UL << COMP_CSR_CMP2OUT_Pos)     /*!< 0x00002000 */
30 mjames 1806 
#define COMP_CSR_CMP2OUT                    COMP_CSR_CMP2OUT_Msk               /*!< Comparator 2 output level */
1807 
 
1808 
#define COMP_CSR_WNDWE_Pos                  (17U)                              
50 mjames 1809 
#define COMP_CSR_WNDWE_Msk                  (0x1UL << COMP_CSR_WNDWE_Pos)       /*!< 0x00020000 */
30 mjames 1810 
#define COMP_CSR_WNDWE                      COMP_CSR_WNDWE_Msk                 /*!< Pair of comparators window mode. Bit intended to be used with COMP common instance (COMP_Common_TypeDef)  */
1811 
 
1812 
#define COMP_CSR_INSEL_Pos                  (18U)                              
50 mjames 1813 
#define COMP_CSR_INSEL_Msk                  (0x7UL << COMP_CSR_INSEL_Pos)       /*!< 0x001C0000 */
30 mjames 1814 
#define COMP_CSR_INSEL                      COMP_CSR_INSEL_Msk                 /*!< Comparator 2 input minus selection */
50 mjames 1815 
#define COMP_CSR_INSEL_0                    (0x1UL << COMP_CSR_INSEL_Pos)       /*!< 0x00040000 */
1816 
#define COMP_CSR_INSEL_1                    (0x2UL << COMP_CSR_INSEL_Pos)       /*!< 0x00080000 */
1817 
#define COMP_CSR_INSEL_2                    (0x4UL << COMP_CSR_INSEL_Pos)       /*!< 0x00100000 */
30 mjames 1818 
#define COMP_CSR_OUTSEL_Pos                 (21U)                              
50 mjames 1819 
#define COMP_CSR_OUTSEL_Msk                 (0x7UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00E00000 */
30 mjames 1820 
#define COMP_CSR_OUTSEL                     COMP_CSR_OUTSEL_Msk                /*!< Comparator 2 output redirection */
50 mjames 1821 
#define COMP_CSR_OUTSEL_0                   (0x1UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00200000 */
1822 
#define COMP_CSR_OUTSEL_1                   (0x2UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00400000 */
1823 
#define COMP_CSR_OUTSEL_2                   (0x4UL << COMP_CSR_OUTSEL_Pos)      /*!< 0x00800000 */
30 mjames 1824 
 
1825 
/* Bits present in COMP register but not related to comparator */
1826 
/* (or partially related to comparator, in addition to other peripherals) */
1827 
#define COMP_CSR_SW1_Pos                    (5U)                              
50 mjames 1828 
#define COMP_CSR_SW1_Msk                    (0x1UL << COMP_CSR_SW1_Pos)         /*!< 0x00000020 */
30 mjames 1829 
#define COMP_CSR_SW1                        COMP_CSR_SW1_Msk                   /*!< SW1 analog switch enable */
1830 
#define COMP_CSR_VREFOUTEN_Pos              (16U)                              
50 mjames 1831 
#define COMP_CSR_VREFOUTEN_Msk              (0x1UL << COMP_CSR_VREFOUTEN_Pos)   /*!< 0x00010000 */
30 mjames 1832 
#define COMP_CSR_VREFOUTEN                  COMP_CSR_VREFOUTEN_Msk             /*!< VrefInt output enable on GPIO group 3 */
1833 
 
1834 
#define COMP_CSR_FCH3_Pos                   (26U)                              
50 mjames 1835 
#define COMP_CSR_FCH3_Msk                   (0x1UL << COMP_CSR_FCH3_Pos)        /*!< 0x04000000 */
30 mjames 1836 
#define COMP_CSR_FCH3                       COMP_CSR_FCH3_Msk                  /*!< Bit 26 */
1837 
#define COMP_CSR_FCH8_Pos                   (27U)                              
50 mjames 1838 
#define COMP_CSR_FCH8_Msk                   (0x1UL << COMP_CSR_FCH8_Pos)        /*!< 0x08000000 */
30 mjames 1839 
#define COMP_CSR_FCH8                       COMP_CSR_FCH8_Msk                  /*!< Bit 27 */
1840 
#define COMP_CSR_RCH13_Pos                  (28U)                              
50 mjames 1841 
#define COMP_CSR_RCH13_Msk                  (0x1UL << COMP_CSR_RCH13_Pos)       /*!< 0x10000000 */
30 mjames 1842 
#define COMP_CSR_RCH13                      COMP_CSR_RCH13_Msk                 /*!< Bit 28 */
1843 
 
1844 
#define COMP_CSR_CAIE_Pos                   (29U)                              
50 mjames 1845 
#define COMP_CSR_CAIE_Msk                   (0x1UL << COMP_CSR_CAIE_Pos)        /*!< 0x20000000 */
30 mjames 1846 
#define COMP_CSR_CAIE                       COMP_CSR_CAIE_Msk                  /*!< Bit 29 */
1847 
#define COMP_CSR_CAIF_Pos                   (30U)                              
50 mjames 1848 
#define COMP_CSR_CAIF_Msk                   (0x1UL << COMP_CSR_CAIF_Pos)        /*!< 0x40000000 */
30 mjames 1849 
#define COMP_CSR_CAIF                       COMP_CSR_CAIF_Msk                  /*!< Bit 30 */
1850 
#define COMP_CSR_TSUSP_Pos                  (31U)                              
50 mjames 1851 
#define COMP_CSR_TSUSP_Msk                  (0x1UL << COMP_CSR_TSUSP_Pos)       /*!< 0x80000000 */
30 mjames 1852 
#define COMP_CSR_TSUSP                      COMP_CSR_TSUSP_Msk                 /*!< Bit 31 */
1853 
 
1854 
/******************************************************************************/
1855 
/*                                                                            */
1856 
/*                         Operational Amplifier (OPAMP)                      */
1857 
/*                                                                            */
1858 
/******************************************************************************/
1859 
/*******************  Bit definition for OPAMP_CSR register  ******************/
1860 
#define OPAMP_CSR_OPA1PD_Pos                  (0U)                            
50 mjames 1861 
#define OPAMP_CSR_OPA1PD_Msk                  (0x1UL << OPAMP_CSR_OPA1PD_Pos)   /*!< 0x00000001 */
30 mjames 1862 
#define OPAMP_CSR_OPA1PD                      OPAMP_CSR_OPA1PD_Msk             /*!< OPAMP1 disable */
1863 
#define OPAMP_CSR_S3SEL1_Pos                  (1U)                            
50 mjames 1864 
#define OPAMP_CSR_S3SEL1_Msk                  (0x1UL << OPAMP_CSR_S3SEL1_Pos)   /*!< 0x00000002 */
30 mjames 1865 
#define OPAMP_CSR_S3SEL1                      OPAMP_CSR_S3SEL1_Msk             /*!< Switch 3 for OPAMP1 Enable */
1866 
#define OPAMP_CSR_S4SEL1_Pos                  (2U)                            
50 mjames 1867 
#define OPAMP_CSR_S4SEL1_Msk                  (0x1UL << OPAMP_CSR_S4SEL1_Pos)   /*!< 0x00000004 */
30 mjames 1868 
#define OPAMP_CSR_S4SEL1                      OPAMP_CSR_S4SEL1_Msk             /*!< Switch 4 for OPAMP1 Enable */
1869 
#define OPAMP_CSR_S5SEL1_Pos                  (3U)                            
50 mjames 1870 
#define OPAMP_CSR_S5SEL1_Msk                  (0x1UL << OPAMP_CSR_S5SEL1_Pos)   /*!< 0x00000008 */
30 mjames 1871 
#define OPAMP_CSR_S5SEL1                      OPAMP_CSR_S5SEL1_Msk             /*!< Switch 5 for OPAMP1 Enable */
1872 
#define OPAMP_CSR_S6SEL1_Pos                  (4U)                            
50 mjames 1873 
#define OPAMP_CSR_S6SEL1_Msk                  (0x1UL << OPAMP_CSR_S6SEL1_Pos)   /*!< 0x00000010 */
30 mjames 1874 
#define OPAMP_CSR_S6SEL1                      OPAMP_CSR_S6SEL1_Msk             /*!< Switch 6 for OPAMP1 Enable */
1875 
#define OPAMP_CSR_OPA1CAL_L_Pos               (5U)                            
50 mjames 1876 
#define OPAMP_CSR_OPA1CAL_L_Msk               (0x1UL << OPAMP_CSR_OPA1CAL_L_Pos) /*!< 0x00000020 */
30 mjames 1877 
#define OPAMP_CSR_OPA1CAL_L                   OPAMP_CSR_OPA1CAL_L_Msk          /*!< OPAMP1 Offset calibration for P differential pair */
1878 
#define OPAMP_CSR_OPA1CAL_H_Pos               (6U)                            
50 mjames 1879 
#define OPAMP_CSR_OPA1CAL_H_Msk               (0x1UL << OPAMP_CSR_OPA1CAL_H_Pos) /*!< 0x00000040 */
30 mjames 1880 
#define OPAMP_CSR_OPA1CAL_H                   OPAMP_CSR_OPA1CAL_H_Msk          /*!< OPAMP1 Offset calibration for N differential pair */
1881 
#define OPAMP_CSR_OPA1LPM_Pos                 (7U)                            
50 mjames 1882 
#define OPAMP_CSR_OPA1LPM_Msk                 (0x1UL << OPAMP_CSR_OPA1LPM_Pos)  /*!< 0x00000080 */
30 mjames 1883 
#define OPAMP_CSR_OPA1LPM                     OPAMP_CSR_OPA1LPM_Msk            /*!< OPAMP1 Low power enable */
1884 
#define OPAMP_CSR_OPA2PD_Pos                  (8U)                            
50 mjames 1885 
#define OPAMP_CSR_OPA2PD_Msk                  (0x1UL << OPAMP_CSR_OPA2PD_Pos)   /*!< 0x00000100 */
30 mjames 1886 
#define OPAMP_CSR_OPA2PD                      OPAMP_CSR_OPA2PD_Msk             /*!< OPAMP2 disable */
1887 
#define OPAMP_CSR_S3SEL2_Pos                  (9U)                            
50 mjames 1888 
#define OPAMP_CSR_S3SEL2_Msk                  (0x1UL << OPAMP_CSR_S3SEL2_Pos)   /*!< 0x00000200 */
30 mjames 1889 
#define OPAMP_CSR_S3SEL2                      OPAMP_CSR_S3SEL2_Msk             /*!< Switch 3 for OPAMP2 Enable */
1890 
#define OPAMP_CSR_S4SEL2_Pos                  (10U)                            
50 mjames 1891 
#define OPAMP_CSR_S4SEL2_Msk                  (0x1UL << OPAMP_CSR_S4SEL2_Pos)   /*!< 0x00000400 */
30 mjames 1892 
#define OPAMP_CSR_S4SEL2                      OPAMP_CSR_S4SEL2_Msk             /*!< Switch 4 for OPAMP2 Enable */
1893 
#define OPAMP_CSR_S5SEL2_Pos                  (11U)                            
50 mjames 1894 
#define OPAMP_CSR_S5SEL2_Msk                  (0x1UL << OPAMP_CSR_S5SEL2_Pos)   /*!< 0x00000800 */
30 mjames 1895 
#define OPAMP_CSR_S5SEL2                      OPAMP_CSR_S5SEL2_Msk             /*!< Switch 5 for OPAMP2 Enable */
1896 
#define OPAMP_CSR_S6SEL2_Pos                  (12U)                            
50 mjames 1897 
#define OPAMP_CSR_S6SEL2_Msk                  (0x1UL << OPAMP_CSR_S6SEL2_Pos)   /*!< 0x00001000 */
30 mjames 1898 
#define OPAMP_CSR_S6SEL2                      OPAMP_CSR_S6SEL2_Msk             /*!< Switch 6 for OPAMP2 Enable */
1899 
#define OPAMP_CSR_OPA2CAL_L_Pos               (13U)                            
50 mjames 1900 
#define OPAMP_CSR_OPA2CAL_L_Msk               (0x1UL << OPAMP_CSR_OPA2CAL_L_Pos) /*!< 0x00002000 */
30 mjames 1901 
#define OPAMP_CSR_OPA2CAL_L                   OPAMP_CSR_OPA2CAL_L_Msk          /*!< OPAMP2 Offset calibration for P differential pair */
1902 
#define OPAMP_CSR_OPA2CAL_H_Pos               (14U)                            
50 mjames 1903 
#define OPAMP_CSR_OPA2CAL_H_Msk               (0x1UL << OPAMP_CSR_OPA2CAL_H_Pos) /*!< 0x00004000 */
30 mjames 1904 
#define OPAMP_CSR_OPA2CAL_H                   OPAMP_CSR_OPA2CAL_H_Msk          /*!< OPAMP2 Offset calibration for N differential pair */
1905 
#define OPAMP_CSR_OPA2LPM_Pos                 (15U)                            
50 mjames 1906 
#define OPAMP_CSR_OPA2LPM_Msk                 (0x1UL << OPAMP_CSR_OPA2LPM_Pos)  /*!< 0x00008000 */
30 mjames 1907 
#define OPAMP_CSR_OPA2LPM                     OPAMP_CSR_OPA2LPM_Msk            /*!< OPAMP2 Low power enable */
1908 
#define OPAMP_CSR_ANAWSEL1_Pos                (24U)                            
50 mjames 1909 
#define OPAMP_CSR_ANAWSEL1_Msk                (0x1UL << OPAMP_CSR_ANAWSEL1_Pos) /*!< 0x01000000 */
30 mjames 1910 
#define OPAMP_CSR_ANAWSEL1                    OPAMP_CSR_ANAWSEL1_Msk           /*!< Switch ANA Enable for OPAMP1 */
1911 
#define OPAMP_CSR_ANAWSEL2_Pos                (25U)                            
50 mjames 1912 
#define OPAMP_CSR_ANAWSEL2_Msk                (0x1UL << OPAMP_CSR_ANAWSEL2_Pos) /*!< 0x02000000 */
30 mjames 1913 
#define OPAMP_CSR_ANAWSEL2                    OPAMP_CSR_ANAWSEL2_Msk           /*!< Switch ANA Enable for OPAMP2 */
1914 
#define OPAMP_CSR_S7SEL2_Pos                  (27U)                            
50 mjames 1915 
#define OPAMP_CSR_S7SEL2_Msk                  (0x1UL << OPAMP_CSR_S7SEL2_Pos)   /*!< 0x08000000 */
30 mjames 1916 
#define OPAMP_CSR_S7SEL2                      OPAMP_CSR_S7SEL2_Msk             /*!< Switch 7 for OPAMP2 Enable */
1917 
#define OPAMP_CSR_AOP_RANGE_Pos               (28U)                            
50 mjames 1918 
#define OPAMP_CSR_AOP_RANGE_Msk               (0x1UL << OPAMP_CSR_AOP_RANGE_Pos) /*!< 0x10000000 */
30 mjames 1919 
#define OPAMP_CSR_AOP_RANGE                   OPAMP_CSR_AOP_RANGE_Msk          /*!< Common to several OPAMP instances: Operational amplifier voltage supply range. Bit intended to be used with OPAMP common instance (OPAMP_Common_TypeDef) */
1920 
#define OPAMP_CSR_OPA1CALOUT_Pos              (29U)                            
50 mjames 1921 
#define OPAMP_CSR_OPA1CALOUT_Msk              (0x1UL << OPAMP_CSR_OPA1CALOUT_Pos) /*!< 0x20000000 */
30 mjames 1922 
#define OPAMP_CSR_OPA1CALOUT                  OPAMP_CSR_OPA1CALOUT_Msk         /*!< OPAMP1 calibration output */
1923 
#define OPAMP_CSR_OPA2CALOUT_Pos              (30U)                            
50 mjames 1924 
#define OPAMP_CSR_OPA2CALOUT_Msk              (0x1UL << OPAMP_CSR_OPA2CALOUT_Pos) /*!< 0x40000000 */
30 mjames 1925 
#define OPAMP_CSR_OPA2CALOUT                  OPAMP_CSR_OPA2CALOUT_Msk         /*!< OPAMP2 calibration output */
1926 
 
1927 
/*******************  Bit definition for OPAMP_OTR register  ******************/
1928 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Pos (0U)                            
50 mjames 1929 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Pos) /*!< 0x0000001F */
30 mjames 1930 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW     OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP1 */
1931 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Pos (5U)                            
50 mjames 1932 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Pos) /*!< 0x000003E0 */
30 mjames 1933 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH    OPAMP_OTR_AO1_OPT_OFFSET_TRIM_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP1 */
1934 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Pos (10U)                            
50 mjames 1935 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Pos) /*!< 0x00007C00 */
30 mjames 1936 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW     OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP2 */
1937 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Pos (15U)                          
50 mjames 1938 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Pos) /*!< 0x000F8000 */
30 mjames 1939 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH    OPAMP_OTR_AO2_OPT_OFFSET_TRIM_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP2 */
1940 
#define OPAMP_OTR_OT_USER_Pos                 (31U)                            
50 mjames 1941 
#define OPAMP_OTR_OT_USER_Msk                 (0x1UL << OPAMP_OTR_OT_USER_Pos)  /*!< 0x80000000 */
30 mjames 1942 
#define OPAMP_OTR_OT_USER                     OPAMP_OTR_OT_USER_Msk            /*!< Switch to OPAMP offset user trimmed values */
1943 
 
1944 
/*******************  Bit definition for OPAMP_LPOTR register  ****************/
1945 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Pos (0U)                          
50 mjames 1946 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Pos) /*!< 0x0000001F */
30 mjames 1947 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW  OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP1 */
1948 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Pos (5U)                        
50 mjames 1949 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Msk (0x1FUL << OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Pos) /*!< 0x000003E0 */
30 mjames 1950 
#define OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH OPAMP_OTR_AO1_OPT_OFFSET_TRIM_LP_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP1 */
1951 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Pos (10U)                        
50 mjames 1952 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Pos) /*!< 0x00007C00 */
30 mjames 1953 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW  OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_LOW_Msk /*!< Offset trim for transistors differential pair PMOS of OPAMP2 */
1954 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Pos (15U)                        
50 mjames 1955 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Msk (0x1FUL << OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Pos) /*!< 0x000F8000 */
30 mjames 1956 
#define OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH OPAMP_OTR_AO2_OPT_OFFSET_TRIM_LP_HIGH_Msk /*!< Offset trim for transistors differential pair NMOS of OPAMP2 */
1957 
 
1958 
/******************************************************************************/
1959 
/*                                                                            */
1960 
/*                       CRC calculation unit (CRC)                           */
1961 
/*                                                                            */
1962 
/******************************************************************************/
1963 
 
1964 
/*******************  Bit definition for CRC_DR register  *********************/
1965 
#define CRC_DR_DR_Pos                       (0U)                              
50 mjames 1966 
#define CRC_DR_DR_Msk                       (0xFFFFFFFFUL << CRC_DR_DR_Pos)     /*!< 0xFFFFFFFF */
30 mjames 1967 
#define CRC_DR_DR                           CRC_DR_DR_Msk                      /*!< Data register bits */
1968 
 
1969 
/*******************  Bit definition for CRC_IDR register  ********************/
1970 
#define CRC_IDR_IDR_Pos                     (0U)                              
50 mjames 1971 
#define CRC_IDR_IDR_Msk                     (0xFFUL << CRC_IDR_IDR_Pos)         /*!< 0x000000FF */
30 mjames 1972 
#define CRC_IDR_IDR                         CRC_IDR_IDR_Msk                    /*!< General-purpose 8-bit data register bits */
1973 
 
1974 
/********************  Bit definition for CRC_CR register  ********************/
1975 
#define CRC_CR_RESET_Pos                    (0U)                              
50 mjames 1976 
#define CRC_CR_RESET_Msk                    (0x1UL << CRC_CR_RESET_Pos)         /*!< 0x00000001 */
30 mjames 1977 
#define CRC_CR_RESET                        CRC_CR_RESET_Msk                   /*!< RESET bit */
1978 
 
1979 
/******************************************************************************/
1980 
/*                                                                            */
1981 
/*                    Digital to Analog Converter (DAC)                       */
1982 
/*                                                                            */
1983 
/******************************************************************************/
1984 
 
1985 
/********************  Bit definition for DAC_CR register  ********************/
1986 
#define DAC_CR_EN1_Pos                      (0U)                              
50 mjames 1987 
#define DAC_CR_EN1_Msk                      (0x1UL << DAC_CR_EN1_Pos)           /*!< 0x00000001 */
30 mjames 1988 
#define DAC_CR_EN1                          DAC_CR_EN1_Msk                     /*!<DAC channel1 enable */
1989 
#define DAC_CR_BOFF1_Pos                    (1U)                              
50 mjames 1990 
#define DAC_CR_BOFF1_Msk                    (0x1UL << DAC_CR_BOFF1_Pos)         /*!< 0x00000002 */
30 mjames 1991 
#define DAC_CR_BOFF1                        DAC_CR_BOFF1_Msk                   /*!<DAC channel1 output buffer disable */
1992 
#define DAC_CR_TEN1_Pos                     (2U)                              
50 mjames 1993 
#define DAC_CR_TEN1_Msk                     (0x1UL << DAC_CR_TEN1_Pos)          /*!< 0x00000004 */
30 mjames 1994 
#define DAC_CR_TEN1                         DAC_CR_TEN1_Msk                    /*!<DAC channel1 Trigger enable */
1995 
 
1996 
#define DAC_CR_TSEL1_Pos                    (3U)                              
50 mjames 1997 
#define DAC_CR_TSEL1_Msk                    (0x7UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000038 */
30 mjames 1998 
#define DAC_CR_TSEL1                        DAC_CR_TSEL1_Msk                   /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */
50 mjames 1999 
#define DAC_CR_TSEL1_0                      (0x1UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000008 */
2000 
#define DAC_CR_TSEL1_1                      (0x2UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000010 */
2001 
#define DAC_CR_TSEL1_2                      (0x4UL << DAC_CR_TSEL1_Pos)         /*!< 0x00000020 */
30 mjames 2002 
 
2003 
#define DAC_CR_WAVE1_Pos                    (6U)                              
50 mjames 2004 
#define DAC_CR_WAVE1_Msk                    (0x3UL << DAC_CR_WAVE1_Pos)         /*!< 0x000000C0 */
30 mjames 2005 
#define DAC_CR_WAVE1                        DAC_CR_WAVE1_Msk                   /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
50 mjames 2006 
#define DAC_CR_WAVE1_0                      (0x1UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000040 */
2007 
#define DAC_CR_WAVE1_1                      (0x2UL << DAC_CR_WAVE1_Pos)         /*!< 0x00000080 */
30 mjames 2008 
 
2009 
#define DAC_CR_MAMP1_Pos                    (8U)                              
50 mjames 2010 
#define DAC_CR_MAMP1_Msk                    (0xFUL << DAC_CR_MAMP1_Pos)         /*!< 0x00000F00 */
30 mjames 2011 
#define DAC_CR_MAMP1                        DAC_CR_MAMP1_Msk                   /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
50 mjames 2012 
#define DAC_CR_MAMP1_0                      (0x1UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000100 */
2013 
#define DAC_CR_MAMP1_1                      (0x2UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000200 */
2014 
#define DAC_CR_MAMP1_2                      (0x4UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000400 */
2015 
#define DAC_CR_MAMP1_3                      (0x8UL << DAC_CR_MAMP1_Pos)         /*!< 0x00000800 */
30 mjames 2016 
 
2017 
#define DAC_CR_DMAEN1_Pos                   (12U)                              
50 mjames 2018 
#define DAC_CR_DMAEN1_Msk                   (0x1UL << DAC_CR_DMAEN1_Pos)        /*!< 0x00001000 */
30 mjames 2019 
#define DAC_CR_DMAEN1                       DAC_CR_DMAEN1_Msk                  /*!<DAC channel1 DMA enable */
2020 
#define DAC_CR_DMAUDRIE1_Pos                (13U)                              
50 mjames 2021 
#define DAC_CR_DMAUDRIE1_Msk                (0x1UL << DAC_CR_DMAUDRIE1_Pos)     /*!< 0x00002000 */
30 mjames 2022 
#define DAC_CR_DMAUDRIE1                    DAC_CR_DMAUDRIE1_Msk               /*!<DAC channel1 DMA Interrupt enable */
2023 
#define DAC_CR_EN2_Pos                      (16U)                              
50 mjames 2024 
#define DAC_CR_EN2_Msk                      (0x1UL << DAC_CR_EN2_Pos)           /*!< 0x00010000 */
30 mjames 2025 
#define DAC_CR_EN2                          DAC_CR_EN2_Msk                     /*!<DAC channel2 enable */
2026 
#define DAC_CR_BOFF2_Pos                    (17U)                              
50 mjames 2027 
#define DAC_CR_BOFF2_Msk                    (0x1UL << DAC_CR_BOFF2_Pos)         /*!< 0x00020000 */
30 mjames 2028 
#define DAC_CR_BOFF2                        DAC_CR_BOFF2_Msk                   /*!<DAC channel2 output buffer disable */
2029 
#define DAC_CR_TEN2_Pos                     (18U)                              
50 mjames 2030 
#define DAC_CR_TEN2_Msk                     (0x1UL << DAC_CR_TEN2_Pos)          /*!< 0x00040000 */
30 mjames 2031 
#define DAC_CR_TEN2                         DAC_CR_TEN2_Msk                    /*!<DAC channel2 Trigger enable */
2032 
 
2033 
#define DAC_CR_TSEL2_Pos                    (19U)                              
50 mjames 2034 
#define DAC_CR_TSEL2_Msk                    (0x7UL << DAC_CR_TSEL2_Pos)         /*!< 0x00380000 */
30 mjames 2035 
#define DAC_CR_TSEL2                        DAC_CR_TSEL2_Msk                   /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */
50 mjames 2036 
#define DAC_CR_TSEL2_0                      (0x1UL << DAC_CR_TSEL2_Pos)         /*!< 0x00080000 */
2037 
#define DAC_CR_TSEL2_1                      (0x2UL << DAC_CR_TSEL2_Pos)         /*!< 0x00100000 */
2038 
#define DAC_CR_TSEL2_2                      (0x4UL << DAC_CR_TSEL2_Pos)         /*!< 0x00200000 */
30 mjames 2039 
 
2040 
#define DAC_CR_WAVE2_Pos                    (22U)                              
50 mjames 2041 
#define DAC_CR_WAVE2_Msk                    (0x3UL << DAC_CR_WAVE2_Pos)         /*!< 0x00C00000 */
30 mjames 2042 
#define DAC_CR_WAVE2                        DAC_CR_WAVE2_Msk                   /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
50 mjames 2043 
#define DAC_CR_WAVE2_0                      (0x1UL << DAC_CR_WAVE2_Pos)         /*!< 0x00400000 */
2044 
#define DAC_CR_WAVE2_1                      (0x2UL << DAC_CR_WAVE2_Pos)         /*!< 0x00800000 */
30 mjames 2045 
 
2046 
#define DAC_CR_MAMP2_Pos                    (24U)                              
50 mjames 2047 
#define DAC_CR_MAMP2_Msk                    (0xFUL << DAC_CR_MAMP2_Pos)         /*!< 0x0F000000 */
30 mjames 2048 
#define DAC_CR_MAMP2                        DAC_CR_MAMP2_Msk                   /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
50 mjames 2049 
#define DAC_CR_MAMP2_0                      (0x1UL << DAC_CR_MAMP2_Pos)         /*!< 0x01000000 */
2050 
#define DAC_CR_MAMP2_1                      (0x2UL << DAC_CR_MAMP2_Pos)         /*!< 0x02000000 */
2051 
#define DAC_CR_MAMP2_2                      (0x4UL << DAC_CR_MAMP2_Pos)         /*!< 0x04000000 */
2052 
#define DAC_CR_MAMP2_3                      (0x8UL << DAC_CR_MAMP2_Pos)         /*!< 0x08000000 */
30 mjames 2053 
 
2054 
#define DAC_CR_DMAEN2_Pos                   (28U)                              
50 mjames 2055 
#define DAC_CR_DMAEN2_Msk                   (0x1UL << DAC_CR_DMAEN2_Pos)        /*!< 0x10000000 */
30 mjames 2056 
#define DAC_CR_DMAEN2                       DAC_CR_DMAEN2_Msk                  /*!<DAC channel2 DMA enabled */
2057 
#define DAC_CR_DMAUDRIE2_Pos                (29U)                              
50 mjames 2058 
#define DAC_CR_DMAUDRIE2_Msk                (0x1UL << DAC_CR_DMAUDRIE2_Pos)     /*!< 0x20000000 */
30 mjames 2059 
#define DAC_CR_DMAUDRIE2                    DAC_CR_DMAUDRIE2_Msk               /*!<DAC channel2 DMA underrun interrupt enable */
2060 
/*****************  Bit definition for DAC_SWTRIGR register  ******************/
2061 
#define DAC_SWTRIGR_SWTRIG1_Pos             (0U)                              
50 mjames 2062 
#define DAC_SWTRIGR_SWTRIG1_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG1_Pos)  /*!< 0x00000001 */
30 mjames 2063 
#define DAC_SWTRIGR_SWTRIG1                 DAC_SWTRIGR_SWTRIG1_Msk            /*!<DAC channel1 software trigger */
2064 
#define DAC_SWTRIGR_SWTRIG2_Pos             (1U)                              
50 mjames 2065 
#define DAC_SWTRIGR_SWTRIG2_Msk             (0x1UL << DAC_SWTRIGR_SWTRIG2_Pos)  /*!< 0x00000002 */
30 mjames 2066 
#define DAC_SWTRIGR_SWTRIG2                 DAC_SWTRIGR_SWTRIG2_Msk            /*!<DAC channel2 software trigger */
2067 
 
2068 
/*****************  Bit definition for DAC_DHR12R1 register  ******************/
2069 
#define DAC_DHR12R1_DACC1DHR_Pos            (0U)                              
50 mjames 2070 
#define DAC_DHR12R1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12R1_DACC1DHR_Pos) /*!< 0x00000FFF */
30 mjames 2071 
#define DAC_DHR12R1_DACC1DHR                DAC_DHR12R1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
2072 
 
2073 
/*****************  Bit definition for DAC_DHR12L1 register  ******************/
2074 
#define DAC_DHR12L1_DACC1DHR_Pos            (4U)                              
50 mjames 2075 
#define DAC_DHR12L1_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12L1_DACC1DHR_Pos) /*!< 0x0000FFF0 */
30 mjames 2076 
#define DAC_DHR12L1_DACC1DHR                DAC_DHR12L1_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
2077 
 
2078 
/******************  Bit definition for DAC_DHR8R1 register  ******************/
2079 
#define DAC_DHR8R1_DACC1DHR_Pos             (0U)                              
50 mjames 2080 
#define DAC_DHR8R1_DACC1DHR_Msk             (0xFFUL << DAC_DHR8R1_DACC1DHR_Pos) /*!< 0x000000FF */
30 mjames 2081 
#define DAC_DHR8R1_DACC1DHR                 DAC_DHR8R1_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
2082 
 
2083 
/*****************  Bit definition for DAC_DHR12R2 register  ******************/
2084 
#define DAC_DHR12R2_DACC2DHR_Pos            (0U)                              
50 mjames 2085 
#define DAC_DHR12R2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12R2_DACC2DHR_Pos) /*!< 0x00000FFF */
30 mjames 2086 
#define DAC_DHR12R2_DACC2DHR                DAC_DHR12R2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
2087 
 
2088 
/*****************  Bit definition for DAC_DHR12L2 register  ******************/
2089 
#define DAC_DHR12L2_DACC2DHR_Pos            (4U)                              
50 mjames 2090 
#define DAC_DHR12L2_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12L2_DACC2DHR_Pos) /*!< 0x0000FFF0 */
30 mjames 2091 
#define DAC_DHR12L2_DACC2DHR                DAC_DHR12L2_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
2092 
 
2093 
/******************  Bit definition for DAC_DHR8R2 register  ******************/
2094 
#define DAC_DHR8R2_DACC2DHR_Pos             (0U)                              
50 mjames 2095 
#define DAC_DHR8R2_DACC2DHR_Msk             (0xFFUL << DAC_DHR8R2_DACC2DHR_Pos) /*!< 0x000000FF */
30 mjames 2096 
#define DAC_DHR8R2_DACC2DHR                 DAC_DHR8R2_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
2097 
 
2098 
/*****************  Bit definition for DAC_DHR12RD register  ******************/
2099 
#define DAC_DHR12RD_DACC1DHR_Pos            (0U)                              
50 mjames 2100 
#define DAC_DHR12RD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC1DHR_Pos) /*!< 0x00000FFF */
30 mjames 2101 
#define DAC_DHR12RD_DACC1DHR                DAC_DHR12RD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Right aligned data */
2102 
#define DAC_DHR12RD_DACC2DHR_Pos            (16U)                              
50 mjames 2103 
#define DAC_DHR12RD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12RD_DACC2DHR_Pos) /*!< 0x0FFF0000 */
30 mjames 2104 
#define DAC_DHR12RD_DACC2DHR                DAC_DHR12RD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Right aligned data */
2105 
 
2106 
/*****************  Bit definition for DAC_DHR12LD register  ******************/
2107 
#define DAC_DHR12LD_DACC1DHR_Pos            (4U)                              
50 mjames 2108 
#define DAC_DHR12LD_DACC1DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC1DHR_Pos) /*!< 0x0000FFF0 */
30 mjames 2109 
#define DAC_DHR12LD_DACC1DHR                DAC_DHR12LD_DACC1DHR_Msk           /*!<DAC channel1 12-bit Left aligned data */
2110 
#define DAC_DHR12LD_DACC2DHR_Pos            (20U)                              
50 mjames 2111 
#define DAC_DHR12LD_DACC2DHR_Msk            (0xFFFUL << DAC_DHR12LD_DACC2DHR_Pos) /*!< 0xFFF00000 */
30 mjames 2112 
#define DAC_DHR12LD_DACC2DHR                DAC_DHR12LD_DACC2DHR_Msk           /*!<DAC channel2 12-bit Left aligned data */
2113 
 
2114 
/******************  Bit definition for DAC_DHR8RD register  ******************/
2115 
#define DAC_DHR8RD_DACC1DHR_Pos             (0U)                              
50 mjames 2116 
#define DAC_DHR8RD_DACC1DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC1DHR_Pos) /*!< 0x000000FF */
30 mjames 2117 
#define DAC_DHR8RD_DACC1DHR                 DAC_DHR8RD_DACC1DHR_Msk            /*!<DAC channel1 8-bit Right aligned data */
2118 
#define DAC_DHR8RD_DACC2DHR_Pos             (8U)                              
50 mjames 2119 
#define DAC_DHR8RD_DACC2DHR_Msk             (0xFFUL << DAC_DHR8RD_DACC2DHR_Pos) /*!< 0x0000FF00 */
30 mjames 2120 
#define DAC_DHR8RD_DACC2DHR                 DAC_DHR8RD_DACC2DHR_Msk            /*!<DAC channel2 8-bit Right aligned data */
2121 
 
2122 
/*******************  Bit definition for DAC_DOR1 register  *******************/
2123 
#define DAC_DOR1_DACC1DOR_Pos               (0U)                              
50 mjames 2124 
#define DAC_DOR1_DACC1DOR_Msk               (0xFFFUL << DAC_DOR1_DACC1DOR_Pos)  /*!< 0x00000FFF */
30 mjames 2125 
#define DAC_DOR1_DACC1DOR                   DAC_DOR1_DACC1DOR_Msk              /*!<DAC channel1 data output */
2126 
 
2127 
/*******************  Bit definition for DAC_DOR2 register  *******************/
2128 
#define DAC_DOR2_DACC2DOR_Pos               (0U)                              
50 mjames 2129 
#define DAC_DOR2_DACC2DOR_Msk               (0xFFFUL << DAC_DOR2_DACC2DOR_Pos)  /*!< 0x00000FFF */
30 mjames 2130 
#define DAC_DOR2_DACC2DOR                   DAC_DOR2_DACC2DOR_Msk              /*!<DAC channel2 data output */
2131 
 
2132 
/********************  Bit definition for DAC_SR register  ********************/
2133 
#define DAC_SR_DMAUDR1_Pos                  (13U)                              
50 mjames 2134 
#define DAC_SR_DMAUDR1_Msk                  (0x1UL << DAC_SR_DMAUDR1_Pos)       /*!< 0x00002000 */
30 mjames 2135 
#define DAC_SR_DMAUDR1                      DAC_SR_DMAUDR1_Msk                 /*!<DAC channel1 DMA underrun flag */
2136 
#define DAC_SR_DMAUDR2_Pos                  (29U)                              
50 mjames 2137 
#define DAC_SR_DMAUDR2_Msk                  (0x1UL << DAC_SR_DMAUDR2_Pos)       /*!< 0x20000000 */
30 mjames 2138 
#define DAC_SR_DMAUDR2                      DAC_SR_DMAUDR2_Msk                 /*!<DAC channel2 DMA underrun flag */
2139 
 
2140 
/******************************************************************************/
2141 
/*                                                                            */
2142 
/*                           Debug MCU (DBGMCU)                               */
2143 
/*                                                                            */
2144 
/******************************************************************************/
2145 
 
2146 
/****************  Bit definition for DBGMCU_IDCODE register  *****************/
2147 
#define DBGMCU_IDCODE_DEV_ID_Pos                 (0U)                          
50 mjames 2148 
#define DBGMCU_IDCODE_DEV_ID_Msk                 (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos) /*!< 0x00000FFF */
30 mjames 2149 
#define DBGMCU_IDCODE_DEV_ID                     DBGMCU_IDCODE_DEV_ID_Msk      /*!< Device Identifier */
2150 
 
2151 
#define DBGMCU_IDCODE_REV_ID_Pos                 (16U)                        
50 mjames 2152 
#define DBGMCU_IDCODE_REV_ID_Msk                 (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0xFFFF0000 */
30 mjames 2153 
#define DBGMCU_IDCODE_REV_ID                     DBGMCU_IDCODE_REV_ID_Msk      /*!< REV_ID[15:0] bits (Revision Identifier) */
50 mjames 2154 
#define DBGMCU_IDCODE_REV_ID_0                   (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00010000 */
2155 
#define DBGMCU_IDCODE_REV_ID_1                   (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00020000 */
2156 
#define DBGMCU_IDCODE_REV_ID_2                   (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00040000 */
2157 
#define DBGMCU_IDCODE_REV_ID_3                   (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00080000 */
2158 
#define DBGMCU_IDCODE_REV_ID_4                   (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00100000 */
2159 
#define DBGMCU_IDCODE_REV_ID_5                   (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00200000 */
2160 
#define DBGMCU_IDCODE_REV_ID_6                   (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00400000 */
2161 
#define DBGMCU_IDCODE_REV_ID_7                   (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x00800000 */
2162 
#define DBGMCU_IDCODE_REV_ID_8                   (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x01000000 */
2163 
#define DBGMCU_IDCODE_REV_ID_9                   (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x02000000 */
2164 
#define DBGMCU_IDCODE_REV_ID_10                  (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x04000000 */
2165 
#define DBGMCU_IDCODE_REV_ID_11                  (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x08000000 */
2166 
#define DBGMCU_IDCODE_REV_ID_12                  (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x10000000 */
2167 
#define DBGMCU_IDCODE_REV_ID_13                  (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x20000000 */
2168 
#define DBGMCU_IDCODE_REV_ID_14                  (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x40000000 */
2169 
#define DBGMCU_IDCODE_REV_ID_15                  (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos) /*!< 0x80000000 */
30 mjames 2170 
 
2171 
/******************  Bit definition for DBGMCU_CR register  *******************/
2172 
#define DBGMCU_CR_DBG_SLEEP_Pos                  (0U)                          
50 mjames 2173 
#define DBGMCU_CR_DBG_SLEEP_Msk                  (0x1UL << DBGMCU_CR_DBG_SLEEP_Pos) /*!< 0x00000001 */
30 mjames 2174 
#define DBGMCU_CR_DBG_SLEEP                      DBGMCU_CR_DBG_SLEEP_Msk       /*!< Debug Sleep Mode */
2175 
#define DBGMCU_CR_DBG_STOP_Pos                   (1U)                          
50 mjames 2176 
#define DBGMCU_CR_DBG_STOP_Msk                   (0x1UL << DBGMCU_CR_DBG_STOP_Pos) /*!< 0x00000002 */
30 mjames 2177 
#define DBGMCU_CR_DBG_STOP                       DBGMCU_CR_DBG_STOP_Msk        /*!< Debug Stop Mode */
2178 
#define DBGMCU_CR_DBG_STANDBY_Pos                (2U)                          
50 mjames 2179 
#define DBGMCU_CR_DBG_STANDBY_Msk                (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos) /*!< 0x00000004 */
30 mjames 2180 
#define DBGMCU_CR_DBG_STANDBY                    DBGMCU_CR_DBG_STANDBY_Msk     /*!< Debug Standby mode */
2181 
#define DBGMCU_CR_TRACE_IOEN_Pos                 (5U)                          
50 mjames 2182 
#define DBGMCU_CR_TRACE_IOEN_Msk                 (0x1UL << DBGMCU_CR_TRACE_IOEN_Pos) /*!< 0x00000020 */
30 mjames 2183 
#define DBGMCU_CR_TRACE_IOEN                     DBGMCU_CR_TRACE_IOEN_Msk      /*!< Trace Pin Assignment Control */
2184 
 
2185 
#define DBGMCU_CR_TRACE_MODE_Pos                 (6U)                          
50 mjames 2186 
#define DBGMCU_CR_TRACE_MODE_Msk                 (0x3UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x000000C0 */
30 mjames 2187 
#define DBGMCU_CR_TRACE_MODE                     DBGMCU_CR_TRACE_MODE_Msk      /*!< TRACE_MODE[1:0] bits (Trace Pin Assignment Control) */
50 mjames 2188 
#define DBGMCU_CR_TRACE_MODE_0                   (0x1UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000040 */
2189 
#define DBGMCU_CR_TRACE_MODE_1                   (0x2UL << DBGMCU_CR_TRACE_MODE_Pos) /*!< 0x00000080 */
30 mjames 2190 
 
2191 
/******************  Bit definition for DBGMCU_APB1_FZ register  **************/
2192 
 
2193 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos         (0U)                          
50 mjames 2194 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos) /*!< 0x00000001 */
30 mjames 2195 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP             DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk /*!< TIM2 counter stopped when core is halted */
2196 
#define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos         (1U)                          
50 mjames 2197 
#define DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM3_STOP_Pos) /*!< 0x00000002 */
30 mjames 2198 
#define DBGMCU_APB1_FZ_DBG_TIM3_STOP             DBGMCU_APB1_FZ_DBG_TIM3_STOP_Msk /*!< TIM3 counter stopped when core is halted */
2199 
#define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos         (2U)                          
50 mjames 2200 
#define DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM4_STOP_Pos) /*!< 0x00000004 */
30 mjames 2201 
#define DBGMCU_APB1_FZ_DBG_TIM4_STOP             DBGMCU_APB1_FZ_DBG_TIM4_STOP_Msk /*!< TIM4 counter stopped when core is halted */
2202 
#define DBGMCU_APB1_FZ_DBG_TIM5_STOP_Pos         (3U)                          
50 mjames 2203 
#define DBGMCU_APB1_FZ_DBG_TIM5_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM5_STOP_Pos) /*!< 0x00000008 */
30 mjames 2204 
#define DBGMCU_APB1_FZ_DBG_TIM5_STOP             DBGMCU_APB1_FZ_DBG_TIM5_STOP_Msk /*!< TIM5 counter stopped when core is halted */
2205 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos         (4U)                          
50 mjames 2206 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos) /*!< 0x00000010 */
30 mjames 2207 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP             DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk /*!< TIM6 counter stopped when core is halted */
2208 
#define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos         (5U)                          
50 mjames 2209 
#define DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_TIM7_STOP_Pos) /*!< 0x00000020 */
30 mjames 2210 
#define DBGMCU_APB1_FZ_DBG_TIM7_STOP             DBGMCU_APB1_FZ_DBG_TIM7_STOP_Msk /*!< TIM7 counter stopped when core is halted */
2211 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos          (10U)                        
50 mjames 2212 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk          (0x1UL << DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos) /*!< 0x00000400 */
30 mjames 2213 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP              DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk /*!< RTC Counter stopped when Core is halted */
2214 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos         (11U)                        
50 mjames 2215 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos) /*!< 0x00000800 */
30 mjames 2216 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP             DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk /*!< Debug Window Watchdog stopped when Core is halted */
2217 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos         (12U)                        
50 mjames 2218 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk         (0x1UL << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos) /*!< 0x00001000 */
30 mjames 2219 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP             DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk /*!< Debug Independent Watchdog stopped when Core is halted */
2220 
#define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos (21U)                        
50 mjames 2221 
#define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Pos) /*!< 0x00200000 */
30 mjames 2222 
#define DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
2223 
#define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos (22U)                        
50 mjames 2224 
#define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk (0x1UL << DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Pos) /*!< 0x00400000 */
30 mjames 2225 
#define DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT    DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT_Msk /*!< SMBUS timeout mode stopped when Core is halted */
2226 
 
2227 
/******************  Bit definition for DBGMCU_APB2_FZ register  **************/
2228 
 
2229 
#define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos         (2U)                          
50 mjames 2230 
#define DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk         (0x1UL << DBGMCU_APB2_FZ_DBG_TIM9_STOP_Pos) /*!< 0x00000004 */
30 mjames 2231 
#define DBGMCU_APB2_FZ_DBG_TIM9_STOP             DBGMCU_APB2_FZ_DBG_TIM9_STOP_Msk /*!< TIM9 counter stopped when core is halted */
2232 
#define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos        (3U)                          
50 mjames 2233 
#define DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk        (0x1UL << DBGMCU_APB2_FZ_DBG_TIM10_STOP_Pos) /*!< 0x00000008 */
30 mjames 2234 
#define DBGMCU_APB2_FZ_DBG_TIM10_STOP            DBGMCU_APB2_FZ_DBG_TIM10_STOP_Msk /*!< TIM10 counter stopped when core is halted */
2235 
#define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos        (4U)                          
50 mjames 2236 
#define DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk        (0x1UL << DBGMCU_APB2_FZ_DBG_TIM11_STOP_Pos) /*!< 0x00000010 */
30 mjames 2237 
#define DBGMCU_APB2_FZ_DBG_TIM11_STOP            DBGMCU_APB2_FZ_DBG_TIM11_STOP_Msk /*!< TIM11 counter stopped when core is halted */
2238 
 
2239 
/******************************************************************************/
2240 
/*                                                                            */
2241 
/*                           DMA Controller (DMA)                             */
2242 
/*                                                                            */
2243 
/******************************************************************************/
2244 
 
2245 
/*******************  Bit definition for DMA_ISR register  ********************/
2246 
#define DMA_ISR_GIF1_Pos                    (0U)                              
50 mjames 2247 
#define DMA_ISR_GIF1_Msk                    (0x1UL << DMA_ISR_GIF1_Pos)         /*!< 0x00000001 */
30 mjames 2248 
#define DMA_ISR_GIF1                        DMA_ISR_GIF1_Msk                   /*!< Channel 1 Global interrupt flag */
2249 
#define DMA_ISR_TCIF1_Pos                   (1U)                              
50 mjames 2250 
#define DMA_ISR_TCIF1_Msk                   (0x1UL << DMA_ISR_TCIF1_Pos)        /*!< 0x00000002 */
30 mjames 2251 
#define DMA_ISR_TCIF1                       DMA_ISR_TCIF1_Msk                  /*!< Channel 1 Transfer Complete flag */
2252 
#define DMA_ISR_HTIF1_Pos                   (2U)                              
50 mjames 2253 
#define DMA_ISR_HTIF1_Msk                   (0x1UL << DMA_ISR_HTIF1_Pos)        /*!< 0x00000004 */
30 mjames 2254 
#define DMA_ISR_HTIF1                       DMA_ISR_HTIF1_Msk                  /*!< Channel 1 Half Transfer flag */
2255 
#define DMA_ISR_TEIF1_Pos                   (3U)                              
50 mjames 2256 
#define DMA_ISR_TEIF1_Msk                   (0x1UL << DMA_ISR_TEIF1_Pos)        /*!< 0x00000008 */
30 mjames 2257 
#define DMA_ISR_TEIF1                       DMA_ISR_TEIF1_Msk                  /*!< Channel 1 Transfer Error flag */
2258 
#define DMA_ISR_GIF2_Pos                    (4U)                              
50 mjames 2259 
#define DMA_ISR_GIF2_Msk                    (0x1UL << DMA_ISR_GIF2_Pos)         /*!< 0x00000010 */
30 mjames 2260 
#define DMA_ISR_GIF2                        DMA_ISR_GIF2_Msk                   /*!< Channel 2 Global interrupt flag */
2261 
#define DMA_ISR_TCIF2_Pos                   (5U)                              
50 mjames 2262 
#define DMA_ISR_TCIF2_Msk                   (0x1UL << DMA_ISR_TCIF2_Pos)        /*!< 0x00000020 */
30 mjames 2263 
#define DMA_ISR_TCIF2                       DMA_ISR_TCIF2_Msk                  /*!< Channel 2 Transfer Complete flag */
2264 
#define DMA_ISR_HTIF2_Pos                   (6U)                              
50 mjames 2265 
#define DMA_ISR_HTIF2_Msk                   (0x1UL << DMA_ISR_HTIF2_Pos)        /*!< 0x00000040 */
30 mjames 2266 
#define DMA_ISR_HTIF2                       DMA_ISR_HTIF2_Msk                  /*!< Channel 2 Half Transfer flag */
2267 
#define DMA_ISR_TEIF2_Pos                   (7U)                              
50 mjames 2268 
#define DMA_ISR_TEIF2_Msk                   (0x1UL << DMA_ISR_TEIF2_Pos)        /*!< 0x00000080 */
30 mjames 2269 
#define DMA_ISR_TEIF2                       DMA_ISR_TEIF2_Msk                  /*!< Channel 2 Transfer Error flag */
2270 
#define DMA_ISR_GIF3_Pos                    (8U)                              
50 mjames 2271 
#define DMA_ISR_GIF3_Msk                    (0x1UL << DMA_ISR_GIF3_Pos)         /*!< 0x00000100 */
30 mjames 2272 
#define DMA_ISR_GIF3                        DMA_ISR_GIF3_Msk                   /*!< Channel 3 Global interrupt flag */
2273 
#define DMA_ISR_TCIF3_Pos                   (9U)                              
50 mjames 2274 
#define DMA_ISR_TCIF3_Msk                   (0x1UL << DMA_ISR_TCIF3_Pos)        /*!< 0x00000200 */
30 mjames 2275 
#define DMA_ISR_TCIF3                       DMA_ISR_TCIF3_Msk                  /*!< Channel 3 Transfer Complete flag */
2276 
#define DMA_ISR_HTIF3_Pos                   (10U)                              
50 mjames 2277 
#define DMA_ISR_HTIF3_Msk                   (0x1UL << DMA_ISR_HTIF3_Pos)        /*!< 0x00000400 */
30 mjames 2278 
#define DMA_ISR_HTIF3                       DMA_ISR_HTIF3_Msk                  /*!< Channel 3 Half Transfer flag */
2279 
#define DMA_ISR_TEIF3_Pos                   (11U)                              
50 mjames 2280 
#define DMA_ISR_TEIF3_Msk                   (0x1UL << DMA_ISR_TEIF3_Pos)        /*!< 0x00000800 */
30 mjames 2281 
#define DMA_ISR_TEIF3                       DMA_ISR_TEIF3_Msk                  /*!< Channel 3 Transfer Error flag */
2282 
#define DMA_ISR_GIF4_Pos                    (12U)                              
50 mjames 2283 
#define DMA_ISR_GIF4_Msk                    (0x1UL << DMA_ISR_GIF4_Pos)         /*!< 0x00001000 */
30 mjames 2284 
#define DMA_ISR_GIF4                        DMA_ISR_GIF4_Msk                   /*!< Channel 4 Global interrupt flag */
2285 
#define DMA_ISR_TCIF4_Pos                   (13U)                              
50 mjames 2286 
#define DMA_ISR_TCIF4_Msk                   (0x1UL << DMA_ISR_TCIF4_Pos)        /*!< 0x00002000 */
30 mjames 2287 
#define DMA_ISR_TCIF4                       DMA_ISR_TCIF4_Msk                  /*!< Channel 4 Transfer Complete flag */
2288 
#define DMA_ISR_HTIF4_Pos                   (14U)                              
50 mjames 2289 
#define DMA_ISR_HTIF4_Msk                   (0x1UL << DMA_ISR_HTIF4_Pos)        /*!< 0x00004000 */
30 mjames 2290 
#define DMA_ISR_HTIF4                       DMA_ISR_HTIF4_Msk                  /*!< Channel 4 Half Transfer flag */
2291 
#define DMA_ISR_TEIF4_Pos                   (15U)                              
50 mjames 2292 
#define DMA_ISR_TEIF4_Msk                   (0x1UL << DMA_ISR_TEIF4_Pos)        /*!< 0x00008000 */
30 mjames 2293 
#define DMA_ISR_TEIF4                       DMA_ISR_TEIF4_Msk                  /*!< Channel 4 Transfer Error flag */
2294 
#define DMA_ISR_GIF5_Pos                    (16U)                              
50 mjames 2295 
#define DMA_ISR_GIF5_Msk                    (0x1UL << DMA_ISR_GIF5_Pos)         /*!< 0x00010000 */
30 mjames 2296 
#define DMA_ISR_GIF5                        DMA_ISR_GIF5_Msk                   /*!< Channel 5 Global interrupt flag */
2297 
#define DMA_ISR_TCIF5_Pos                   (17U)                              
50 mjames 2298 
#define DMA_ISR_TCIF5_Msk                   (0x1UL << DMA_ISR_TCIF5_Pos)        /*!< 0x00020000 */
30 mjames 2299 
#define DMA_ISR_TCIF5                       DMA_ISR_TCIF5_Msk                  /*!< Channel 5 Transfer Complete flag */
2300 
#define DMA_ISR_HTIF5_Pos                   (18U)                              
50 mjames 2301 
#define DMA_ISR_HTIF5_Msk                   (0x1UL << DMA_ISR_HTIF5_Pos)        /*!< 0x00040000 */
30 mjames 2302 
#define DMA_ISR_HTIF5                       DMA_ISR_HTIF5_Msk                  /*!< Channel 5 Half Transfer flag */
2303 
#define DMA_ISR_TEIF5_Pos                   (19U)                              
50 mjames 2304 
#define DMA_ISR_TEIF5_Msk                   (0x1UL << DMA_ISR_TEIF5_Pos)        /*!< 0x00080000 */
30 mjames 2305 
#define DMA_ISR_TEIF5                       DMA_ISR_TEIF5_Msk                  /*!< Channel 5 Transfer Error flag */
2306 
#define DMA_ISR_GIF6_Pos                    (20U)                              
50 mjames 2307 
#define DMA_ISR_GIF6_Msk                    (0x1UL << DMA_ISR_GIF6_Pos)         /*!< 0x00100000 */
30 mjames 2308 
#define DMA_ISR_GIF6                        DMA_ISR_GIF6_Msk                   /*!< Channel 6 Global interrupt flag */
2309 
#define DMA_ISR_TCIF6_Pos                   (21U)                              
50 mjames 2310 
#define DMA_ISR_TCIF6_Msk                   (0x1UL << DMA_ISR_TCIF6_Pos)        /*!< 0x00200000 */
30 mjames 2311 
#define DMA_ISR_TCIF6                       DMA_ISR_TCIF6_Msk                  /*!< Channel 6 Transfer Complete flag */
2312 
#define DMA_ISR_HTIF6_Pos                   (22U)                              
50 mjames 2313 
#define DMA_ISR_HTIF6_Msk                   (0x1UL << DMA_ISR_HTIF6_Pos)        /*!< 0x00400000 */
30 mjames 2314 
#define DMA_ISR_HTIF6                       DMA_ISR_HTIF6_Msk                  /*!< Channel 6 Half Transfer flag */
2315 
#define DMA_ISR_TEIF6_Pos                   (23U)                              
50 mjames 2316 
#define DMA_ISR_TEIF6_Msk                   (0x1UL << DMA_ISR_TEIF6_Pos)        /*!< 0x00800000 */
30 mjames 2317 
#define DMA_ISR_TEIF6                       DMA_ISR_TEIF6_Msk                  /*!< Channel 6 Transfer Error flag */
2318 
#define DMA_ISR_GIF7_Pos                    (24U)                              
50 mjames 2319 
#define DMA_ISR_GIF7_Msk                    (0x1UL << DMA_ISR_GIF7_Pos)         /*!< 0x01000000 */
30 mjames 2320 
#define DMA_ISR_GIF7                        DMA_ISR_GIF7_Msk                   /*!< Channel 7 Global interrupt flag */
2321 
#define DMA_ISR_TCIF7_Pos                   (25U)                              
50 mjames 2322 
#define DMA_ISR_TCIF7_Msk                   (0x1UL << DMA_ISR_TCIF7_Pos)        /*!< 0x02000000 */
30 mjames 2323 
#define DMA_ISR_TCIF7                       DMA_ISR_TCIF7_Msk                  /*!< Channel 7 Transfer Complete flag */
2324 
#define DMA_ISR_HTIF7_Pos                   (26U)                              
50 mjames 2325 
#define DMA_ISR_HTIF7_Msk                   (0x1UL << DMA_ISR_HTIF7_Pos)        /*!< 0x04000000 */
30 mjames 2326 
#define DMA_ISR_HTIF7                       DMA_ISR_HTIF7_Msk                  /*!< Channel 7 Half Transfer flag */
2327 
#define DMA_ISR_TEIF7_Pos                   (27U)                              
50 mjames 2328 
#define DMA_ISR_TEIF7_Msk                   (0x1UL << DMA_ISR_TEIF7_Pos)        /*!< 0x08000000 */
30 mjames 2329 
#define DMA_ISR_TEIF7                       DMA_ISR_TEIF7_Msk                  /*!< Channel 7 Transfer Error flag */
2330 
 
2331 
/*******************  Bit definition for DMA_IFCR register  *******************/
2332 
#define DMA_IFCR_CGIF1_Pos                  (0U)                              
50 mjames 2333 
#define DMA_IFCR_CGIF1_Msk                  (0x1UL << DMA_IFCR_CGIF1_Pos)       /*!< 0x00000001 */
30 mjames 2334 
#define DMA_IFCR_CGIF1                      DMA_IFCR_CGIF1_Msk                 /*!< Channel 1 Global interrupt clear */
2335 
#define DMA_IFCR_CTCIF1_Pos                 (1U)                              
50 mjames 2336 
#define DMA_IFCR_CTCIF1_Msk                 (0x1UL << DMA_IFCR_CTCIF1_Pos)      /*!< 0x00000002 */
30 mjames 2337 
#define DMA_IFCR_CTCIF1                     DMA_IFCR_CTCIF1_Msk                /*!< Channel 1 Transfer Complete clear */
2338 
#define DMA_IFCR_CHTIF1_Pos                 (2U)                              
50 mjames 2339 
#define DMA_IFCR_CHTIF1_Msk                 (0x1UL << DMA_IFCR_CHTIF1_Pos)      /*!< 0x00000004 */
30 mjames 2340 
#define DMA_IFCR_CHTIF1                     DMA_IFCR_CHTIF1_Msk                /*!< Channel 1 Half Transfer clear */
2341 
#define DMA_IFCR_CTEIF1_Pos                 (3U)                              
50 mjames 2342 
#define DMA_IFCR_CTEIF1_Msk                 (0x1UL << DMA_IFCR_CTEIF1_Pos)      /*!< 0x00000008 */
30 mjames 2343 
#define DMA_IFCR_CTEIF1                     DMA_IFCR_CTEIF1_Msk                /*!< Channel 1 Transfer Error clear */
2344 
#define DMA_IFCR_CGIF2_Pos                  (4U)                              
50 mjames 2345 
#define DMA_IFCR_CGIF2_Msk                  (0x1UL << DMA_IFCR_CGIF2_Pos)       /*!< 0x00000010 */
30 mjames 2346 
#define DMA_IFCR_CGIF2                      DMA_IFCR_CGIF2_Msk                 /*!< Channel 2 Global interrupt clear */
2347 
#define DMA_IFCR_CTCIF2_Pos                 (5U)                              
50 mjames 2348 
#define DMA_IFCR_CTCIF2_Msk                 (0x1UL << DMA_IFCR_CTCIF2_Pos)      /*!< 0x00000020 */
30 mjames 2349 
#define DMA_IFCR_CTCIF2                     DMA_IFCR_CTCIF2_Msk                /*!< Channel 2 Transfer Complete clear */
2350 
#define DMA_IFCR_CHTIF2_Pos                 (6U)                              
50 mjames 2351 
#define DMA_IFCR_CHTIF2_Msk                 (0x1UL << DMA_IFCR_CHTIF2_Pos)      /*!< 0x00000040 */
30 mjames 2352 
#define DMA_IFCR_CHTIF2                     DMA_IFCR_CHTIF2_Msk                /*!< Channel 2 Half Transfer clear */
2353 
#define DMA_IFCR_CTEIF2_Pos                 (7U)                              
50 mjames 2354 
#define DMA_IFCR_CTEIF2_Msk                 (0x1UL << DMA_IFCR_CTEIF2_Pos)      /*!< 0x00000080 */
30 mjames 2355 
#define DMA_IFCR_CTEIF2                     DMA_IFCR_CTEIF2_Msk                /*!< Channel 2 Transfer Error clear */
2356 
#define DMA_IFCR_CGIF3_Pos                  (8U)                              
50 mjames 2357 
#define DMA_IFCR_CGIF3_Msk                  (0x1UL << DMA_IFCR_CGIF3_Pos)       /*!< 0x00000100 */
30 mjames 2358 
#define DMA_IFCR_CGIF3                      DMA_IFCR_CGIF3_Msk                 /*!< Channel 3 Global interrupt clear */
2359 
#define DMA_IFCR_CTCIF3_Pos                 (9U)                              
50 mjames 2360 
#define DMA_IFCR_CTCIF3_Msk                 (0x1UL << DMA_IFCR_CTCIF3_Pos)      /*!< 0x00000200 */
30 mjames 2361 
#define DMA_IFCR_CTCIF3                     DMA_IFCR_CTCIF3_Msk                /*!< Channel 3 Transfer Complete clear */
2362 
#define DMA_IFCR_CHTIF3_Pos                 (10U)                              
50 mjames 2363 
#define DMA_IFCR_CHTIF3_Msk                 (0x1UL << DMA_IFCR_CHTIF3_Pos)      /*!< 0x00000400 */
30 mjames 2364 
#define DMA_IFCR_CHTIF3                     DMA_IFCR_CHTIF3_Msk                /*!< Channel 3 Half Transfer clear */
2365 
#define DMA_IFCR_CTEIF3_Pos                 (11U)                              
50 mjames 2366 
#define DMA_IFCR_CTEIF3_Msk                 (0x1UL << DMA_IFCR_CTEIF3_Pos)      /*!< 0x00000800 */
30 mjames 2367 
#define DMA_IFCR_CTEIF3                     DMA_IFCR_CTEIF3_Msk                /*!< Channel 3 Transfer Error clear */
2368 
#define DMA_IFCR_CGIF4_Pos                  (12U)                              
50 mjames 2369 
#define DMA_IFCR_CGIF4_Msk                  (0x1UL << DMA_IFCR_CGIF4_Pos)       /*!< 0x00001000 */
30 mjames 2370 
#define DMA_IFCR_CGIF4                      DMA_IFCR_CGIF4_Msk                 /*!< Channel 4 Global interrupt clear */
2371 
#define DMA_IFCR_CTCIF4_Pos                 (13U)                              
50 mjames 2372 
#define DMA_IFCR_CTCIF4_Msk                 (0x1UL << DMA_IFCR_CTCIF4_Pos)      /*!< 0x00002000 */
30 mjames 2373 
#define DMA_IFCR_CTCIF4                     DMA_IFCR_CTCIF4_Msk                /*!< Channel 4 Transfer Complete clear */
2374 
#define DMA_IFCR_CHTIF4_Pos                 (14U)                              
50 mjames 2375 
#define DMA_IFCR_CHTIF4_Msk                 (0x1UL << DMA_IFCR_CHTIF4_Pos)      /*!< 0x00004000 */
30 mjames 2376 
#define DMA_IFCR_CHTIF4                     DMA_IFCR_CHTIF4_Msk                /*!< Channel 4 Half Transfer clear */
2377 
#define DMA_IFCR_CTEIF4_Pos                 (15U)                              
50 mjames 2378 
#define DMA_IFCR_CTEIF4_Msk                 (0x1UL << DMA_IFCR_CTEIF4_Pos)      /*!< 0x00008000 */
30 mjames 2379 
#define DMA_IFCR_CTEIF4                     DMA_IFCR_CTEIF4_Msk                /*!< Channel 4 Transfer Error clear */
2380 
#define DMA_IFCR_CGIF5_Pos                  (16U)                              
50 mjames 2381 
#define DMA_IFCR_CGIF5_Msk                  (0x1UL << DMA_IFCR_CGIF5_Pos)       /*!< 0x00010000 */
30 mjames 2382 
#define DMA_IFCR_CGIF5                      DMA_IFCR_CGIF5_Msk                 /*!< Channel 5 Global interrupt clear */
2383 
#define DMA_IFCR_CTCIF5_Pos                 (17U)                              
50 mjames 2384 
#define DMA_IFCR_CTCIF5_Msk                 (0x1UL << DMA_IFCR_CTCIF5_Pos)      /*!< 0x00020000 */
30 mjames 2385 
#define DMA_IFCR_CTCIF5                     DMA_IFCR_CTCIF5_Msk                /*!< Channel 5 Transfer Complete clear */
2386 
#define DMA_IFCR_CHTIF5_Pos                 (18U)                              
50 mjames 2387 
#define DMA_IFCR_CHTIF5_Msk                 (0x1UL << DMA_IFCR_CHTIF5_Pos)      /*!< 0x00040000 */
30 mjames 2388 
#define DMA_IFCR_CHTIF5                     DMA_IFCR_CHTIF5_Msk                /*!< Channel 5 Half Transfer clear */
2389 
#define DMA_IFCR_CTEIF5_Pos                 (19U)                              
50 mjames 2390 
#define DMA_IFCR_CTEIF5_Msk                 (0x1UL << DMA_IFCR_CTEIF5_Pos)      /*!< 0x00080000 */
30 mjames 2391 
#define DMA_IFCR_CTEIF5                     DMA_IFCR_CTEIF5_Msk                /*!< Channel 5 Transfer Error clear */
2392 
#define DMA_IFCR_CGIF6_Pos                  (20U)                              
50 mjames 2393 
#define DMA_IFCR_CGIF6_Msk                  (0x1UL << DMA_IFCR_CGIF6_Pos)       /*!< 0x00100000 */
30 mjames 2394 
#define DMA_IFCR_CGIF6                      DMA_IFCR_CGIF6_Msk                 /*!< Channel 6 Global interrupt clear */
2395 
#define DMA_IFCR_CTCIF6_Pos                 (21U)                              
50 mjames 2396 
#define DMA_IFCR_CTCIF6_Msk                 (0x1UL << DMA_IFCR_CTCIF6_Pos)      /*!< 0x00200000 */
30 mjames 2397 
#define DMA_IFCR_CTCIF6                     DMA_IFCR_CTCIF6_Msk                /*!< Channel 6 Transfer Complete clear */
2398 
#define DMA_IFCR_CHTIF6_Pos                 (22U)                              
50 mjames 2399 
#define DMA_IFCR_CHTIF6_Msk                 (0x1UL << DMA_IFCR_CHTIF6_Pos)      /*!< 0x00400000 */
30 mjames 2400 
#define DMA_IFCR_CHTIF6                     DMA_IFCR_CHTIF6_Msk                /*!< Channel 6 Half Transfer clear */
2401 
#define DMA_IFCR_CTEIF6_Pos                 (23U)                              
50 mjames 2402 
#define DMA_IFCR_CTEIF6_Msk                 (0x1UL << DMA_IFCR_CTEIF6_Pos)      /*!< 0x00800000 */
30 mjames 2403 
#define DMA_IFCR_CTEIF6                     DMA_IFCR_CTEIF6_Msk                /*!< Channel 6 Transfer Error clear */
2404 
#define DMA_IFCR_CGIF7_Pos                  (24U)                              
50 mjames 2405 
#define DMA_IFCR_CGIF7_Msk                  (0x1UL << DMA_IFCR_CGIF7_Pos)       /*!< 0x01000000 */
30 mjames 2406 
#define DMA_IFCR_CGIF7                      DMA_IFCR_CGIF7_Msk                 /*!< Channel 7 Global interrupt clear */
2407 
#define DMA_IFCR_CTCIF7_Pos                 (25U)                              
50 mjames 2408 
#define DMA_IFCR_CTCIF7_Msk                 (0x1UL << DMA_IFCR_CTCIF7_Pos)      /*!< 0x02000000 */
30 mjames 2409 
#define DMA_IFCR_CTCIF7                     DMA_IFCR_CTCIF7_Msk                /*!< Channel 7 Transfer Complete clear */
2410 
#define DMA_IFCR_CHTIF7_Pos                 (26U)                              
50 mjames 2411 
#define DMA_IFCR_CHTIF7_Msk                 (0x1UL << DMA_IFCR_CHTIF7_Pos)      /*!< 0x04000000 */
30 mjames 2412 
#define DMA_IFCR_CHTIF7                     DMA_IFCR_CHTIF7_Msk                /*!< Channel 7 Half Transfer clear */
2413 
#define DMA_IFCR_CTEIF7_Pos                 (27U)                              
50 mjames 2414 
#define DMA_IFCR_CTEIF7_Msk                 (0x1UL << DMA_IFCR_CTEIF7_Pos)      /*!< 0x08000000 */
30 mjames 2415 
#define DMA_IFCR_CTEIF7                     DMA_IFCR_CTEIF7_Msk                /*!< Channel 7 Transfer Error clear */
2416 
 
2417 
/*******************  Bit definition for DMA_CCR register  *******************/
2418 
#define DMA_CCR_EN_Pos                      (0U)                              
50 mjames 2419 
#define DMA_CCR_EN_Msk                      (0x1UL << DMA_CCR_EN_Pos)           /*!< 0x00000001 */
30 mjames 2420 
#define DMA_CCR_EN                          DMA_CCR_EN_Msk                     /*!< Channel enable*/
2421 
#define DMA_CCR_TCIE_Pos                    (1U)                              
50 mjames 2422 
#define DMA_CCR_TCIE_Msk                    (0x1UL << DMA_CCR_TCIE_Pos)         /*!< 0x00000002 */
30 mjames 2423 
#define DMA_CCR_TCIE                        DMA_CCR_TCIE_Msk                   /*!< Transfer complete interrupt enable */
2424 
#define DMA_CCR_HTIE_Pos                    (2U)                              
50 mjames 2425 
#define DMA_CCR_HTIE_Msk                    (0x1UL << DMA_CCR_HTIE_Pos)         /*!< 0x00000004 */
30 mjames 2426 
#define DMA_CCR_HTIE                        DMA_CCR_HTIE_Msk                   /*!< Half Transfer interrupt enable */
2427 
#define DMA_CCR_TEIE_Pos                    (3U)                              
50 mjames 2428 
#define DMA_CCR_TEIE_Msk                    (0x1UL << DMA_CCR_TEIE_Pos)         /*!< 0x00000008 */
30 mjames 2429 
#define DMA_CCR_TEIE                        DMA_CCR_TEIE_Msk                   /*!< Transfer error interrupt enable */
2430 
#define DMA_CCR_DIR_Pos                     (4U)                              
50 mjames 2431 
#define DMA_CCR_DIR_Msk                     (0x1UL << DMA_CCR_DIR_Pos)          /*!< 0x00000010 */
30 mjames 2432 
#define DMA_CCR_DIR                         DMA_CCR_DIR_Msk                    /*!< Data transfer direction */
2433 
#define DMA_CCR_CIRC_Pos                    (5U)                              
50 mjames 2434 
#define DMA_CCR_CIRC_Msk                    (0x1UL << DMA_CCR_CIRC_Pos)         /*!< 0x00000020 */
30 mjames 2435 
#define DMA_CCR_CIRC                        DMA_CCR_CIRC_Msk                   /*!< Circular mode */
2436 
#define DMA_CCR_PINC_Pos                    (6U)                              
50 mjames 2437 
#define DMA_CCR_PINC_Msk                    (0x1UL << DMA_CCR_PINC_Pos)         /*!< 0x00000040 */
30 mjames 2438 
#define DMA_CCR_PINC                        DMA_CCR_PINC_Msk                   /*!< Peripheral increment mode */
2439 
#define DMA_CCR_MINC_Pos                    (7U)                              
50 mjames 2440 
#define DMA_CCR_MINC_Msk                    (0x1UL << DMA_CCR_MINC_Pos)         /*!< 0x00000080 */
30 mjames 2441 
#define DMA_CCR_MINC                        DMA_CCR_MINC_Msk                   /*!< Memory increment mode */
2442 
 
2443 
#define DMA_CCR_PSIZE_Pos                   (8U)                              
50 mjames 2444 
#define DMA_CCR_PSIZE_Msk                   (0x3UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000300 */
30 mjames 2445 
#define DMA_CCR_PSIZE                       DMA_CCR_PSIZE_Msk                  /*!< PSIZE[1:0] bits (Peripheral size) */
50 mjames 2446 
#define DMA_CCR_PSIZE_0                     (0x1UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000100 */
2447 
#define DMA_CCR_PSIZE_1                     (0x2UL << DMA_CCR_PSIZE_Pos)        /*!< 0x00000200 */
30 mjames 2448 
 
2449 
#define DMA_CCR_MSIZE_Pos                   (10U)                              
50 mjames 2450 
#define DMA_CCR_MSIZE_Msk                   (0x3UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000C00 */
30 mjames 2451 
#define DMA_CCR_MSIZE                       DMA_CCR_MSIZE_Msk                  /*!< MSIZE[1:0] bits (Memory size) */
50 mjames 2452 
#define DMA_CCR_MSIZE_0                     (0x1UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000400 */
2453 
#define DMA_CCR_MSIZE_1                     (0x2UL << DMA_CCR_MSIZE_Pos)        /*!< 0x00000800 */
30 mjames 2454 
 
2455 
#define DMA_CCR_PL_Pos                      (12U)                              
50 mjames 2456 
#define DMA_CCR_PL_Msk                      (0x3UL << DMA_CCR_PL_Pos)           /*!< 0x00003000 */
30 mjames 2457 
#define DMA_CCR_PL                          DMA_CCR_PL_Msk                     /*!< PL[1:0] bits(Channel Priority level) */
50 mjames 2458 
#define DMA_CCR_PL_0                        (0x1UL << DMA_CCR_PL_Pos)           /*!< 0x00001000 */
2459 
#define DMA_CCR_PL_1                        (0x2UL << DMA_CCR_PL_Pos)           /*!< 0x00002000 */
30 mjames 2460 
 
2461 
#define DMA_CCR_MEM2MEM_Pos                 (14U)                              
50 mjames 2462 
#define DMA_CCR_MEM2MEM_Msk                 (0x1UL << DMA_CCR_MEM2MEM_Pos)      /*!< 0x00004000 */
30 mjames 2463 
#define DMA_CCR_MEM2MEM                     DMA_CCR_MEM2MEM_Msk                /*!< Memory to memory mode */
2464 
 
2465 
/******************  Bit definition generic for DMA_CNDTR register  *******************/
2466 
#define DMA_CNDTR_NDT_Pos                   (0U)                              
50 mjames 2467 
#define DMA_CNDTR_NDT_Msk                   (0xFFFFUL << DMA_CNDTR_NDT_Pos)     /*!< 0x0000FFFF */
30 mjames 2468 
#define DMA_CNDTR_NDT                       DMA_CNDTR_NDT_Msk                  /*!< Number of data to Transfer */
2469 
 
2470 
/******************  Bit definition for DMA_CNDTR1 register  ******************/
2471 
#define DMA_CNDTR1_NDT_Pos                  (0U)                              
50 mjames 2472 
#define DMA_CNDTR1_NDT_Msk                  (0xFFFFUL << DMA_CNDTR1_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2473 
#define DMA_CNDTR1_NDT                      DMA_CNDTR1_NDT_Msk                 /*!< Number of data to Transfer */
2474 
 
2475 
/******************  Bit definition for DMA_CNDTR2 register  ******************/
2476 
#define DMA_CNDTR2_NDT_Pos                  (0U)                              
50 mjames 2477 
#define DMA_CNDTR2_NDT_Msk                  (0xFFFFUL << DMA_CNDTR2_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2478 
#define DMA_CNDTR2_NDT                      DMA_CNDTR2_NDT_Msk                 /*!< Number of data to Transfer */
2479 
 
2480 
/******************  Bit definition for DMA_CNDTR3 register  ******************/
2481 
#define DMA_CNDTR3_NDT_Pos                  (0U)                              
50 mjames 2482 
#define DMA_CNDTR3_NDT_Msk                  (0xFFFFUL << DMA_CNDTR3_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2483 
#define DMA_CNDTR3_NDT                      DMA_CNDTR3_NDT_Msk                 /*!< Number of data to Transfer */
2484 
 
2485 
/******************  Bit definition for DMA_CNDTR4 register  ******************/
2486 
#define DMA_CNDTR4_NDT_Pos                  (0U)                              
50 mjames 2487 
#define DMA_CNDTR4_NDT_Msk                  (0xFFFFUL << DMA_CNDTR4_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2488 
#define DMA_CNDTR4_NDT                      DMA_CNDTR4_NDT_Msk                 /*!< Number of data to Transfer */
2489 
 
2490 
/******************  Bit definition for DMA_CNDTR5 register  ******************/
2491 
#define DMA_CNDTR5_NDT_Pos                  (0U)                              
50 mjames 2492 
#define DMA_CNDTR5_NDT_Msk                  (0xFFFFUL << DMA_CNDTR5_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2493 
#define DMA_CNDTR5_NDT                      DMA_CNDTR5_NDT_Msk                 /*!< Number of data to Transfer */
2494 
 
2495 
/******************  Bit definition for DMA_CNDTR6 register  ******************/
2496 
#define DMA_CNDTR6_NDT_Pos                  (0U)                              
50 mjames 2497 
#define DMA_CNDTR6_NDT_Msk                  (0xFFFFUL << DMA_CNDTR6_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2498 
#define DMA_CNDTR6_NDT                      DMA_CNDTR6_NDT_Msk                 /*!< Number of data to Transfer */
2499 
 
2500 
/******************  Bit definition for DMA_CNDTR7 register  ******************/
2501 
#define DMA_CNDTR7_NDT_Pos                  (0U)                              
50 mjames 2502 
#define DMA_CNDTR7_NDT_Msk                  (0xFFFFUL << DMA_CNDTR7_NDT_Pos)    /*!< 0x0000FFFF */
30 mjames 2503 
#define DMA_CNDTR7_NDT                      DMA_CNDTR7_NDT_Msk                 /*!< Number of data to Transfer */
2504 
 
2505 
/******************  Bit definition generic for DMA_CPAR register  ********************/
2506 
#define DMA_CPAR_PA_Pos                     (0U)                              
50 mjames 2507 
#define DMA_CPAR_PA_Msk                     (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)   /*!< 0xFFFFFFFF */
30 mjames 2508 
#define DMA_CPAR_PA                         DMA_CPAR_PA_Msk                    /*!< Peripheral Address */
2509 
 
2510 
/******************  Bit definition for DMA_CPAR1 register  *******************/
2511 
#define DMA_CPAR1_PA_Pos                    (0U)                              
50 mjames 2512 
#define DMA_CPAR1_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR1_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2513 
#define DMA_CPAR1_PA                        DMA_CPAR1_PA_Msk                   /*!< Peripheral Address */
2514 
 
2515 
/******************  Bit definition for DMA_CPAR2 register  *******************/
2516 
#define DMA_CPAR2_PA_Pos                    (0U)                              
50 mjames 2517 
#define DMA_CPAR2_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR2_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2518 
#define DMA_CPAR2_PA                        DMA_CPAR2_PA_Msk                   /*!< Peripheral Address */
2519 
 
2520 
/******************  Bit definition for DMA_CPAR3 register  *******************/
2521 
#define DMA_CPAR3_PA_Pos                    (0U)                              
50 mjames 2522 
#define DMA_CPAR3_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR3_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2523 
#define DMA_CPAR3_PA                        DMA_CPAR3_PA_Msk                   /*!< Peripheral Address */
2524 
 
2525 
 
2526 
/******************  Bit definition for DMA_CPAR4 register  *******************/
2527 
#define DMA_CPAR4_PA_Pos                    (0U)                              
50 mjames 2528 
#define DMA_CPAR4_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR4_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2529 
#define DMA_CPAR4_PA                        DMA_CPAR4_PA_Msk                   /*!< Peripheral Address */
2530 
 
2531 
/******************  Bit definition for DMA_CPAR5 register  *******************/
2532 
#define DMA_CPAR5_PA_Pos                    (0U)                              
50 mjames 2533 
#define DMA_CPAR5_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR5_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2534 
#define DMA_CPAR5_PA                        DMA_CPAR5_PA_Msk                   /*!< Peripheral Address */
2535 
 
2536 
/******************  Bit definition for DMA_CPAR6 register  *******************/
2537 
#define DMA_CPAR6_PA_Pos                    (0U)                              
50 mjames 2538 
#define DMA_CPAR6_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR6_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2539 
#define DMA_CPAR6_PA                        DMA_CPAR6_PA_Msk                   /*!< Peripheral Address */
2540 
 
2541 
 
2542 
/******************  Bit definition for DMA_CPAR7 register  *******************/
2543 
#define DMA_CPAR7_PA_Pos                    (0U)                              
50 mjames 2544 
#define DMA_CPAR7_PA_Msk                    (0xFFFFFFFFUL << DMA_CPAR7_PA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2545 
#define DMA_CPAR7_PA                        DMA_CPAR7_PA_Msk                   /*!< Peripheral Address */
2546 
 
2547 
/******************  Bit definition generic for DMA_CMAR register  ********************/
2548 
#define DMA_CMAR_MA_Pos                     (0U)                              
50 mjames 2549 
#define DMA_CMAR_MA_Msk                     (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)   /*!< 0xFFFFFFFF */
30 mjames 2550 
#define DMA_CMAR_MA                         DMA_CMAR_MA_Msk                    /*!< Memory Address */
2551 
 
2552 
/******************  Bit definition for DMA_CMAR1 register  *******************/
2553 
#define DMA_CMAR1_MA_Pos                    (0U)                              
50 mjames 2554 
#define DMA_CMAR1_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR1_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2555 
#define DMA_CMAR1_MA                        DMA_CMAR1_MA_Msk                   /*!< Memory Address */
2556 
 
2557 
/******************  Bit definition for DMA_CMAR2 register  *******************/
2558 
#define DMA_CMAR2_MA_Pos                    (0U)                              
50 mjames 2559 
#define DMA_CMAR2_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR2_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2560 
#define DMA_CMAR2_MA                        DMA_CMAR2_MA_Msk                   /*!< Memory Address */
2561 
 
2562 
/******************  Bit definition for DMA_CMAR3 register  *******************/
2563 
#define DMA_CMAR3_MA_Pos                    (0U)                              
50 mjames 2564 
#define DMA_CMAR3_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR3_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2565 
#define DMA_CMAR3_MA                        DMA_CMAR3_MA_Msk                   /*!< Memory Address */
2566 
 
2567 
 
2568 
/******************  Bit definition for DMA_CMAR4 register  *******************/
2569 
#define DMA_CMAR4_MA_Pos                    (0U)                              
50 mjames 2570 
#define DMA_CMAR4_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR4_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2571 
#define DMA_CMAR4_MA                        DMA_CMAR4_MA_Msk                   /*!< Memory Address */
2572 
 
2573 
/******************  Bit definition for DMA_CMAR5 register  *******************/
2574 
#define DMA_CMAR5_MA_Pos                    (0U)                              
50 mjames 2575 
#define DMA_CMAR5_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR5_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2576 
#define DMA_CMAR5_MA                        DMA_CMAR5_MA_Msk                   /*!< Memory Address */
2577 
 
2578 
/******************  Bit definition for DMA_CMAR6 register  *******************/
2579 
#define DMA_CMAR6_MA_Pos                    (0U)                              
50 mjames 2580 
#define DMA_CMAR6_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR6_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2581 
#define DMA_CMAR6_MA                        DMA_CMAR6_MA_Msk                   /*!< Memory Address */
2582 
 
2583 
/******************  Bit definition for DMA_CMAR7 register  *******************/
2584 
#define DMA_CMAR7_MA_Pos                    (0U)                              
50 mjames 2585 
#define DMA_CMAR7_MA_Msk                    (0xFFFFFFFFUL << DMA_CMAR7_MA_Pos)  /*!< 0xFFFFFFFF */
30 mjames 2586 
#define DMA_CMAR7_MA                        DMA_CMAR7_MA_Msk                   /*!< Memory Address */
2587 
 
2588 
/******************************************************************************/
2589 
/*                                                                            */
2590 
/*                  External Interrupt/Event Controller (EXTI)                */
2591 
/*                                                                            */
2592 
/******************************************************************************/
2593 
 
2594 
/*******************  Bit definition for EXTI_IMR register  *******************/
2595 
#define EXTI_IMR_MR0_Pos                    (0U)                              
50 mjames 2596 
#define EXTI_IMR_MR0_Msk                    (0x1UL << EXTI_IMR_MR0_Pos)         /*!< 0x00000001 */
30 mjames 2597 
#define EXTI_IMR_MR0                        EXTI_IMR_MR0_Msk                   /*!< Interrupt Mask on line 0 */
2598 
#define EXTI_IMR_MR1_Pos                    (1U)                              
50 mjames 2599 
#define EXTI_IMR_MR1_Msk                    (0x1UL << EXTI_IMR_MR1_Pos)         /*!< 0x00000002 */
30 mjames 2600 
#define EXTI_IMR_MR1                        EXTI_IMR_MR1_Msk                   /*!< Interrupt Mask on line 1 */
2601 
#define EXTI_IMR_MR2_Pos                    (2U)                              
50 mjames 2602 
#define EXTI_IMR_MR2_Msk                    (0x1UL << EXTI_IMR_MR2_Pos)         /*!< 0x00000004 */
30 mjames 2603 
#define EXTI_IMR_MR2                        EXTI_IMR_MR2_Msk                   /*!< Interrupt Mask on line 2 */
2604 
#define EXTI_IMR_MR3_Pos                    (3U)                              
50 mjames 2605 
#define EXTI_IMR_MR3_Msk                    (0x1UL << EXTI_IMR_MR3_Pos)         /*!< 0x00000008 */
30 mjames 2606 
#define EXTI_IMR_MR3                        EXTI_IMR_MR3_Msk                   /*!< Interrupt Mask on line 3 */
2607 
#define EXTI_IMR_MR4_Pos                    (4U)                              
50 mjames 2608 
#define EXTI_IMR_MR4_Msk                    (0x1UL << EXTI_IMR_MR4_Pos)         /*!< 0x00000010 */
30 mjames 2609 
#define EXTI_IMR_MR4                        EXTI_IMR_MR4_Msk                   /*!< Interrupt Mask on line 4 */
2610 
#define EXTI_IMR_MR5_Pos                    (5U)                              
50 mjames 2611 
#define EXTI_IMR_MR5_Msk                    (0x1UL << EXTI_IMR_MR5_Pos)         /*!< 0x00000020 */
30 mjames 2612 
#define EXTI_IMR_MR5                        EXTI_IMR_MR5_Msk                   /*!< Interrupt Mask on line 5 */
2613 
#define EXTI_IMR_MR6_Pos                    (6U)                              
50 mjames 2614 
#define EXTI_IMR_MR6_Msk                    (0x1UL << EXTI_IMR_MR6_Pos)         /*!< 0x00000040 */
30 mjames 2615 
#define EXTI_IMR_MR6                        EXTI_IMR_MR6_Msk                   /*!< Interrupt Mask on line 6 */
2616 
#define EXTI_IMR_MR7_Pos                    (7U)                              
50 mjames 2617 
#define EXTI_IMR_MR7_Msk                    (0x1UL << EXTI_IMR_MR7_Pos)         /*!< 0x00000080 */
30 mjames 2618 
#define EXTI_IMR_MR7                        EXTI_IMR_MR7_Msk                   /*!< Interrupt Mask on line 7 */
2619 
#define EXTI_IMR_MR8_Pos                    (8U)                              
50 mjames 2620 
#define EXTI_IMR_MR8_Msk                    (0x1UL << EXTI_IMR_MR8_Pos)         /*!< 0x00000100 */
30 mjames 2621 
#define EXTI_IMR_MR8                        EXTI_IMR_MR8_Msk                   /*!< Interrupt Mask on line 8 */
2622 
#define EXTI_IMR_MR9_Pos                    (9U)                              
50 mjames 2623 
#define EXTI_IMR_MR9_Msk                    (0x1UL << EXTI_IMR_MR9_Pos)         /*!< 0x00000200 */
30 mjames 2624 
#define EXTI_IMR_MR9                        EXTI_IMR_MR9_Msk                   /*!< Interrupt Mask on line 9 */
2625 
#define EXTI_IMR_MR10_Pos                   (10U)                              
50 mjames 2626 
#define EXTI_IMR_MR10_Msk                   (0x1UL << EXTI_IMR_MR10_Pos)        /*!< 0x00000400 */
30 mjames 2627 
#define EXTI_IMR_MR10                       EXTI_IMR_MR10_Msk                  /*!< Interrupt Mask on line 10 */
2628 
#define EXTI_IMR_MR11_Pos                   (11U)                              
50 mjames 2629 
#define EXTI_IMR_MR11_Msk                   (0x1UL << EXTI_IMR_MR11_Pos)        /*!< 0x00000800 */
30 mjames 2630 
#define EXTI_IMR_MR11                       EXTI_IMR_MR11_Msk                  /*!< Interrupt Mask on line 11 */
2631 
#define EXTI_IMR_MR12_Pos                   (12U)                              
50 mjames 2632 
#define EXTI_IMR_MR12_Msk                   (0x1UL << EXTI_IMR_MR12_Pos)        /*!< 0x00001000 */
30 mjames 2633 
#define EXTI_IMR_MR12                       EXTI_IMR_MR12_Msk                  /*!< Interrupt Mask on line 12 */
2634 
#define EXTI_IMR_MR13_Pos                   (13U)                              
50 mjames 2635 
#define EXTI_IMR_MR13_Msk                   (0x1UL << EXTI_IMR_MR13_Pos)        /*!< 0x00002000 */
30 mjames 2636 
#define EXTI_IMR_MR13                       EXTI_IMR_MR13_Msk                  /*!< Interrupt Mask on line 13 */
2637 
#define EXTI_IMR_MR14_Pos                   (14U)                              
50 mjames 2638 
#define EXTI_IMR_MR14_Msk                   (0x1UL << EXTI_IMR_MR14_Pos)        /*!< 0x00004000 */
30 mjames 2639 
#define EXTI_IMR_MR14                       EXTI_IMR_MR14_Msk                  /*!< Interrupt Mask on line 14 */
2640 
#define EXTI_IMR_MR15_Pos                   (15U)                              
50 mjames 2641 
#define EXTI_IMR_MR15_Msk                   (0x1UL << EXTI_IMR_MR15_Pos)        /*!< 0x00008000 */
30 mjames 2642 
#define EXTI_IMR_MR15                       EXTI_IMR_MR15_Msk                  /*!< Interrupt Mask on line 15 */
2643 
#define EXTI_IMR_MR16_Pos                   (16U)                              
50 mjames 2644 
#define EXTI_IMR_MR16_Msk                   (0x1UL << EXTI_IMR_MR16_Pos)        /*!< 0x00010000 */
30 mjames 2645 
#define EXTI_IMR_MR16                       EXTI_IMR_MR16_Msk                  /*!< Interrupt Mask on line 16 */
2646 
#define EXTI_IMR_MR17_Pos                   (17U)                              
50 mjames 2647 
#define EXTI_IMR_MR17_Msk                   (0x1UL << EXTI_IMR_MR17_Pos)        /*!< 0x00020000 */
30 mjames 2648 
#define EXTI_IMR_MR17                       EXTI_IMR_MR17_Msk                  /*!< Interrupt Mask on line 17 */
2649 
#define EXTI_IMR_MR18_Pos                   (18U)                              
50 mjames 2650 
#define EXTI_IMR_MR18_Msk                   (0x1UL << EXTI_IMR_MR18_Pos)        /*!< 0x00040000 */
30 mjames 2651 
#define EXTI_IMR_MR18                       EXTI_IMR_MR18_Msk                  /*!< Interrupt Mask on line 18 */
2652 
#define EXTI_IMR_MR19_Pos                   (19U)                              
50 mjames 2653 
#define EXTI_IMR_MR19_Msk                   (0x1UL << EXTI_IMR_MR19_Pos)        /*!< 0x00080000 */
30 mjames 2654 
#define EXTI_IMR_MR19                       EXTI_IMR_MR19_Msk                  /*!< Interrupt Mask on line 19 */
2655 
#define EXTI_IMR_MR20_Pos                   (20U)                              
50 mjames 2656 
#define EXTI_IMR_MR20_Msk                   (0x1UL << EXTI_IMR_MR20_Pos)        /*!< 0x00100000 */
30 mjames 2657 
#define EXTI_IMR_MR20                       EXTI_IMR_MR20_Msk                  /*!< Interrupt Mask on line 20 */
2658 
#define EXTI_IMR_MR21_Pos                   (21U)                              
50 mjames 2659 
#define EXTI_IMR_MR21_Msk                   (0x1UL << EXTI_IMR_MR21_Pos)        /*!< 0x00200000 */
30 mjames 2660 
#define EXTI_IMR_MR21                       EXTI_IMR_MR21_Msk                  /*!< Interrupt Mask on line 21 */
2661 
#define EXTI_IMR_MR22_Pos                   (22U)                              
50 mjames 2662 
#define EXTI_IMR_MR22_Msk                   (0x1UL << EXTI_IMR_MR22_Pos)        /*!< 0x00400000 */
30 mjames 2663 
#define EXTI_IMR_MR22                       EXTI_IMR_MR22_Msk                  /*!< Interrupt Mask on line 22 */
2664 
#define EXTI_IMR_MR23_Pos                   (23U)                              
50 mjames 2665 
#define EXTI_IMR_MR23_Msk                   (0x1UL << EXTI_IMR_MR23_Pos)        /*!< 0x00800000 */
30 mjames 2666 
#define EXTI_IMR_MR23                       EXTI_IMR_MR23_Msk                  /*!< Interrupt Mask on line 23 */
2667 
 
2668 
/* References Defines */
2669 
#define  EXTI_IMR_IM0 EXTI_IMR_MR0
2670 
#define  EXTI_IMR_IM1 EXTI_IMR_MR1
2671 
#define  EXTI_IMR_IM2 EXTI_IMR_MR2
2672 
#define  EXTI_IMR_IM3 EXTI_IMR_MR3
2673 
#define  EXTI_IMR_IM4 EXTI_IMR_MR4
2674 
#define  EXTI_IMR_IM5 EXTI_IMR_MR5
2675 
#define  EXTI_IMR_IM6 EXTI_IMR_MR6
2676 
#define  EXTI_IMR_IM7 EXTI_IMR_MR7
2677 
#define  EXTI_IMR_IM8 EXTI_IMR_MR8
2678 
#define  EXTI_IMR_IM9 EXTI_IMR_MR9
2679 
#define  EXTI_IMR_IM10 EXTI_IMR_MR10
2680 
#define  EXTI_IMR_IM11 EXTI_IMR_MR11
2681 
#define  EXTI_IMR_IM12 EXTI_IMR_MR12
2682 
#define  EXTI_IMR_IM13 EXTI_IMR_MR13
2683 
#define  EXTI_IMR_IM14 EXTI_IMR_MR14
2684 
#define  EXTI_IMR_IM15 EXTI_IMR_MR15
2685 
#define  EXTI_IMR_IM16 EXTI_IMR_MR16
2686 
#define  EXTI_IMR_IM17 EXTI_IMR_MR17
2687 
#define  EXTI_IMR_IM18 EXTI_IMR_MR18
2688 
#define  EXTI_IMR_IM19 EXTI_IMR_MR19
2689 
#define  EXTI_IMR_IM20 EXTI_IMR_MR20
2690 
#define  EXTI_IMR_IM21 EXTI_IMR_MR21
2691 
#define  EXTI_IMR_IM22 EXTI_IMR_MR22
2692 
/* Category 3, 4 & 5 */
2693 
#define  EXTI_IMR_IM23 EXTI_IMR_MR23
2694 
#define EXTI_IMR_IM_Pos                     (0U)                              
50 mjames 2695 
#define EXTI_IMR_IM_Msk                     (0xFFFFFFUL << EXTI_IMR_IM_Pos)     /*!< 0x00FFFFFF */
30 mjames 2696 
#define EXTI_IMR_IM                         EXTI_IMR_IM_Msk                    /*!< Interrupt Mask All */
2697 
 
2698 
/*******************  Bit definition for EXTI_EMR register  *******************/
2699 
#define EXTI_EMR_MR0_Pos                    (0U)                              
50 mjames 2700 
#define EXTI_EMR_MR0_Msk                    (0x1UL << EXTI_EMR_MR0_Pos)         /*!< 0x00000001 */
30 mjames 2701 
#define EXTI_EMR_MR0                        EXTI_EMR_MR0_Msk                   /*!< Event Mask on line 0 */
2702 
#define EXTI_EMR_MR1_Pos                    (1U)                              
50 mjames 2703 
#define EXTI_EMR_MR1_Msk                    (0x1UL << EXTI_EMR_MR1_Pos)         /*!< 0x00000002 */
30 mjames 2704 
#define EXTI_EMR_MR1                        EXTI_EMR_MR1_Msk                   /*!< Event Mask on line 1 */
2705 
#define EXTI_EMR_MR2_Pos                    (2U)                              
50 mjames 2706 
#define EXTI_EMR_MR2_Msk                    (0x1UL << EXTI_EMR_MR2_Pos)         /*!< 0x00000004 */
30 mjames 2707 
#define EXTI_EMR_MR2                        EXTI_EMR_MR2_Msk                   /*!< Event Mask on line 2 */
2708 
#define EXTI_EMR_MR3_Pos                    (3U)                              
50 mjames 2709 
#define EXTI_EMR_MR3_Msk                    (0x1UL << EXTI_EMR_MR3_Pos)         /*!< 0x00000008 */
30 mjames 2710 
#define EXTI_EMR_MR3                        EXTI_EMR_MR3_Msk                   /*!< Event Mask on line 3 */
2711 
#define EXTI_EMR_MR4_Pos                    (4U)                              
50 mjames 2712 
#define EXTI_EMR_MR4_Msk                    (0x1UL << EXTI_EMR_MR4_Pos)         /*!< 0x00000010 */
30 mjames 2713 
#define EXTI_EMR_MR4                        EXTI_EMR_MR4_Msk                   /*!< Event Mask on line 4 */
2714 
#define EXTI_EMR_MR5_Pos                    (5U)                              
50 mjames 2715 
#define EXTI_EMR_MR5_Msk                    (0x1UL << EXTI_EMR_MR5_Pos)         /*!< 0x00000020 */
30 mjames 2716 
#define EXTI_EMR_MR5                        EXTI_EMR_MR5_Msk                   /*!< Event Mask on line 5 */
2717 
#define EXTI_EMR_MR6_Pos                    (6U)                              
50 mjames 2718 
#define EXTI_EMR_MR6_Msk                    (0x1UL << EXTI_EMR_MR6_Pos)         /*!< 0x00000040 */
30 mjames 2719 
#define EXTI_EMR_MR6                        EXTI_EMR_MR6_Msk                   /*!< Event Mask on line 6 */
2720 
#define EXTI_EMR_MR7_Pos                    (7U)                              
50 mjames 2721 
#define EXTI_EMR_MR7_Msk                    (0x1UL << EXTI_EMR_MR7_Pos)         /*!< 0x00000080 */
30 mjames 2722 
#define EXTI_EMR_MR7                        EXTI_EMR_MR7_Msk                   /*!< Event Mask on line 7 */
2723 
#define EXTI_EMR_MR8_Pos                    (8U)                              
50 mjames 2724 
#define EXTI_EMR_MR8_Msk                    (0x1UL << EXTI_EMR_MR8_Pos)         /*!< 0x00000100 */
30 mjames 2725 
#define EXTI_EMR_MR8                        EXTI_EMR_MR8_Msk                   /*!< Event Mask on line 8 */
2726 
#define EXTI_EMR_MR9_Pos                    (9U)                              
50 mjames 2727 
#define EXTI_EMR_MR9_Msk                    (0x1UL << EXTI_EMR_MR9_Pos)         /*!< 0x00000200 */
30 mjames 2728 
#define EXTI_EMR_MR9                        EXTI_EMR_MR9_Msk                   /*!< Event Mask on line 9 */
2729 
#define EXTI_EMR_MR10_Pos                   (10U)                              
50 mjames 2730 
#define EXTI_EMR_MR10_Msk                   (0x1UL << EXTI_EMR_MR10_Pos)        /*!< 0x00000400 */
30 mjames 2731 
#define EXTI_EMR_MR10                       EXTI_EMR_MR10_Msk                  /*!< Event Mask on line 10 */
2732 
#define EXTI_EMR_MR11_Pos                   (11U)                              
50 mjames 2733 
#define EXTI_EMR_MR11_Msk                   (0x1UL << EXTI_EMR_MR11_Pos)        /*!< 0x00000800 */
30 mjames 2734 
#define EXTI_EMR_MR11                       EXTI_EMR_MR11_Msk                  /*!< Event Mask on line 11 */
2735 
#define EXTI_EMR_MR12_Pos                   (12U)                              
50 mjames 2736 
#define EXTI_EMR_MR12_Msk                   (0x1UL << EXTI_EMR_MR12_Pos)        /*!< 0x00001000 */
30 mjames 2737 
#define EXTI_EMR_MR12                       EXTI_EMR_MR12_Msk                  /*!< Event Mask on line 12 */
2738 
#define EXTI_EMR_MR13_Pos                   (13U)                              
50 mjames 2739 
#define EXTI_EMR_MR13_Msk                   (0x1UL << EXTI_EMR_MR13_Pos)        /*!< 0x00002000 */
30 mjames 2740 
#define EXTI_EMR_MR13                       EXTI_EMR_MR13_Msk                  /*!< Event Mask on line 13 */
2741 
#define EXTI_EMR_MR14_Pos                   (14U)                              
50 mjames 2742 
#define EXTI_EMR_MR14_Msk                   (0x1UL << EXTI_EMR_MR14_Pos)        /*!< 0x00004000 */
30 mjames 2743 
#define EXTI_EMR_MR14                       EXTI_EMR_MR14_Msk                  /*!< Event Mask on line 14 */
2744 
#define EXTI_EMR_MR15_Pos                   (15U)                              
50 mjames 2745 
#define EXTI_EMR_MR15_Msk                   (0x1UL << EXTI_EMR_MR15_Pos)        /*!< 0x00008000 */
30 mjames 2746 
#define EXTI_EMR_MR15                       EXTI_EMR_MR15_Msk                  /*!< Event Mask on line 15 */
2747 
#define EXTI_EMR_MR16_Pos                   (16U)                              
50 mjames 2748 
#define EXTI_EMR_MR16_Msk                   (0x1UL << EXTI_EMR_MR16_Pos)        /*!< 0x00010000 */
30 mjames 2749 
#define EXTI_EMR_MR16                       EXTI_EMR_MR16_Msk                  /*!< Event Mask on line 16 */
2750 
#define EXTI_EMR_MR17_Pos                   (17U)                              
50 mjames 2751 
#define EXTI_EMR_MR17_Msk                   (0x1UL << EXTI_EMR_MR17_Pos)        /*!< 0x00020000 */
30 mjames 2752 
#define EXTI_EMR_MR17                       EXTI_EMR_MR17_Msk                  /*!< Event Mask on line 17 */
2753 
#define EXTI_EMR_MR18_Pos                   (18U)                              
50 mjames 2754 
#define EXTI_EMR_MR18_Msk                   (0x1UL << EXTI_EMR_MR18_Pos)        /*!< 0x00040000 */
30 mjames 2755 
#define EXTI_EMR_MR18                       EXTI_EMR_MR18_Msk                  /*!< Event Mask on line 18 */
2756 
#define EXTI_EMR_MR19_Pos                   (19U)                              
50 mjames 2757 
#define EXTI_EMR_MR19_Msk                   (0x1UL << EXTI_EMR_MR19_Pos)        /*!< 0x00080000 */
30 mjames 2758 
#define EXTI_EMR_MR19                       EXTI_EMR_MR19_Msk                  /*!< Event Mask on line 19 */
2759 
#define EXTI_EMR_MR20_Pos                   (20U)                              
50 mjames 2760 
#define EXTI_EMR_MR20_Msk                   (0x1UL << EXTI_EMR_MR20_Pos)        /*!< 0x00100000 */
30 mjames 2761 
#define EXTI_EMR_MR20                       EXTI_EMR_MR20_Msk                  /*!< Event Mask on line 20 */
2762 
#define EXTI_EMR_MR21_Pos                   (21U)                              
50 mjames 2763 
#define EXTI_EMR_MR21_Msk                   (0x1UL << EXTI_EMR_MR21_Pos)        /*!< 0x00200000 */
30 mjames 2764 
#define EXTI_EMR_MR21                       EXTI_EMR_MR21_Msk                  /*!< Event Mask on line 21 */
2765 
#define EXTI_EMR_MR22_Pos                   (22U)                              
50 mjames 2766 
#define EXTI_EMR_MR22_Msk                   (0x1UL << EXTI_EMR_MR22_Pos)        /*!< 0x00400000 */
30 mjames 2767 
#define EXTI_EMR_MR22                       EXTI_EMR_MR22_Msk                  /*!< Event Mask on line 22 */
2768 
#define EXTI_EMR_MR23_Pos                   (23U)                              
50 mjames 2769 
#define EXTI_EMR_MR23_Msk                   (0x1UL << EXTI_EMR_MR23_Pos)        /*!< 0x00800000 */
30 mjames 2770 
#define EXTI_EMR_MR23                       EXTI_EMR_MR23_Msk                  /*!< Event Mask on line 23 */
2771 
 
2772 
/* References Defines */
2773 
#define  EXTI_EMR_EM0 EXTI_EMR_MR0
2774 
#define  EXTI_EMR_EM1 EXTI_EMR_MR1
2775 
#define  EXTI_EMR_EM2 EXTI_EMR_MR2
2776 
#define  EXTI_EMR_EM3 EXTI_EMR_MR3
2777 
#define  EXTI_EMR_EM4 EXTI_EMR_MR4
2778 
#define  EXTI_EMR_EM5 EXTI_EMR_MR5
2779 
#define  EXTI_EMR_EM6 EXTI_EMR_MR6
2780 
#define  EXTI_EMR_EM7 EXTI_EMR_MR7
2781 
#define  EXTI_EMR_EM8 EXTI_EMR_MR8
2782 
#define  EXTI_EMR_EM9 EXTI_EMR_MR9
2783 
#define  EXTI_EMR_EM10 EXTI_EMR_MR10
2784 
#define  EXTI_EMR_EM11 EXTI_EMR_MR11
2785 
#define  EXTI_EMR_EM12 EXTI_EMR_MR12
2786 
#define  EXTI_EMR_EM13 EXTI_EMR_MR13
2787 
#define  EXTI_EMR_EM14 EXTI_EMR_MR14
2788 
#define  EXTI_EMR_EM15 EXTI_EMR_MR15
2789 
#define  EXTI_EMR_EM16 EXTI_EMR_MR16
2790 
#define  EXTI_EMR_EM17 EXTI_EMR_MR17
2791 
#define  EXTI_EMR_EM18 EXTI_EMR_MR18
2792 
#define  EXTI_EMR_EM19 EXTI_EMR_MR19
2793 
#define  EXTI_EMR_EM20 EXTI_EMR_MR20
2794 
#define  EXTI_EMR_EM21 EXTI_EMR_MR21
2795 
#define  EXTI_EMR_EM22 EXTI_EMR_MR22
2796 
#define  EXTI_EMR_EM23 EXTI_EMR_MR23
2797 
 
2798 
/******************  Bit definition for EXTI_RTSR register  *******************/
2799 
#define EXTI_RTSR_TR0_Pos                   (0U)                              
50 mjames 2800 
#define EXTI_RTSR_TR0_Msk                   (0x1UL << EXTI_RTSR_TR0_Pos)        /*!< 0x00000001 */
30 mjames 2801 
#define EXTI_RTSR_TR0                       EXTI_RTSR_TR0_Msk                  /*!< Rising trigger event configuration bit of line 0 */
2802 
#define EXTI_RTSR_TR1_Pos                   (1U)                              
50 mjames 2803 
#define EXTI_RTSR_TR1_Msk                   (0x1UL << EXTI_RTSR_TR1_Pos)        /*!< 0x00000002 */
30 mjames 2804 
#define EXTI_RTSR_TR1                       EXTI_RTSR_TR1_Msk                  /*!< Rising trigger event configuration bit of line 1 */
2805 
#define EXTI_RTSR_TR2_Pos                   (2U)                              
50 mjames 2806 
#define EXTI_RTSR_TR2_Msk                   (0x1UL << EXTI_RTSR_TR2_Pos)        /*!< 0x00000004 */
30 mjames 2807 
#define EXTI_RTSR_TR2                       EXTI_RTSR_TR2_Msk                  /*!< Rising trigger event configuration bit of line 2 */
2808 
#define EXTI_RTSR_TR3_Pos                   (3U)                              
50 mjames 2809 
#define EXTI_RTSR_TR3_Msk                   (0x1UL << EXTI_RTSR_TR3_Pos)        /*!< 0x00000008 */
30 mjames 2810 
#define EXTI_RTSR_TR3                       EXTI_RTSR_TR3_Msk                  /*!< Rising trigger event configuration bit of line 3 */
2811 
#define EXTI_RTSR_TR4_Pos                   (4U)                              
50 mjames 2812 
#define EXTI_RTSR_TR4_Msk                   (0x1UL << EXTI_RTSR_TR4_Pos)        /*!< 0x00000010 */
30 mjames 2813 
#define EXTI_RTSR_TR4                       EXTI_RTSR_TR4_Msk                  /*!< Rising trigger event configuration bit of line 4 */
2814 
#define EXTI_RTSR_TR5_Pos                   (5U)                              
50 mjames 2815 
#define EXTI_RTSR_TR5_Msk                   (0x1UL << EXTI_RTSR_TR5_Pos)        /*!< 0x00000020 */
30 mjames 2816 
#define EXTI_RTSR_TR5                       EXTI_RTSR_TR5_Msk                  /*!< Rising trigger event configuration bit of line 5 */
2817 
#define EXTI_RTSR_TR6_Pos                   (6U)                              
50 mjames 2818 
#define EXTI_RTSR_TR6_Msk                   (0x1UL << EXTI_RTSR_TR6_Pos)        /*!< 0x00000040 */
30 mjames 2819 
#define EXTI_RTSR_TR6                       EXTI_RTSR_TR6_Msk                  /*!< Rising trigger event configuration bit of line 6 */
2820 
#define EXTI_RTSR_TR7_Pos                   (7U)                              
50 mjames 2821 
#define EXTI_RTSR_TR7_Msk                   (0x1UL << EXTI_RTSR_TR7_Pos)        /*!< 0x00000080 */
30 mjames 2822 
#define EXTI_RTSR_TR7                       EXTI_RTSR_TR7_Msk                  /*!< Rising trigger event configuration bit of line 7 */
2823 
#define EXTI_RTSR_TR8_Pos                   (8U)                              
50 mjames 2824 
#define EXTI_RTSR_TR8_Msk                   (0x1UL << EXTI_RTSR_TR8_Pos)        /*!< 0x00000100 */
30 mjames 2825 
#define EXTI_RTSR_TR8                       EXTI_RTSR_TR8_Msk                  /*!< Rising trigger event configuration bit of line 8 */
2826 
#define EXTI_RTSR_TR9_Pos                   (9U)                              
50 mjames 2827 
#define EXTI_RTSR_TR9_Msk                   (0x1UL << EXTI_RTSR_TR9_Pos)        /*!< 0x00000200 */
30 mjames 2828 
#define EXTI_RTSR_TR9                       EXTI_RTSR_TR9_Msk                  /*!< Rising trigger event configuration bit of line 9 */
2829 
#define EXTI_RTSR_TR10_Pos                  (10U)                              
50 mjames 2830 
#define EXTI_RTSR_TR10_Msk                  (0x1UL << EXTI_RTSR_TR10_Pos)       /*!< 0x00000400 */
30 mjames 2831 
#define EXTI_RTSR_TR10                      EXTI_RTSR_TR10_Msk                 /*!< Rising trigger event configuration bit of line 10 */
2832 
#define EXTI_RTSR_TR11_Pos                  (11U)                              
50 mjames 2833 
#define EXTI_RTSR_TR11_Msk                  (0x1UL << EXTI_RTSR_TR11_Pos)       /*!< 0x00000800 */
30 mjames 2834 
#define EXTI_RTSR_TR11                      EXTI_RTSR_TR11_Msk                 /*!< Rising trigger event configuration bit of line 11 */
2835 
#define EXTI_RTSR_TR12_Pos                  (12U)                              
50 mjames 2836 
#define EXTI_RTSR_TR12_Msk                  (0x1UL << EXTI_RTSR_TR12_Pos)       /*!< 0x00001000 */
30 mjames 2837 
#define EXTI_RTSR_TR12                      EXTI_RTSR_TR12_Msk                 /*!< Rising trigger event configuration bit of line 12 */
2838 
#define EXTI_RTSR_TR13_Pos                  (13U)                              
50 mjames 2839 
#define EXTI_RTSR_TR13_Msk                  (0x1UL << EXTI_RTSR_TR13_Pos)       /*!< 0x00002000 */
30 mjames 2840 
#define EXTI_RTSR_TR13                      EXTI_RTSR_TR13_Msk                 /*!< Rising trigger event configuration bit of line 13 */
2841 
#define EXTI_RTSR_TR14_Pos                  (14U)                              
50 mjames 2842 
#define EXTI_RTSR_TR14_Msk                  (0x1UL << EXTI_RTSR_TR14_Pos)       /*!< 0x00004000 */
30 mjames 2843 
#define EXTI_RTSR_TR14                      EXTI_RTSR_TR14_Msk                 /*!< Rising trigger event configuration bit of line 14 */
2844 
#define EXTI_RTSR_TR15_Pos                  (15U)                              
50 mjames 2845 
#define EXTI_RTSR_TR15_Msk                  (0x1UL << EXTI_RTSR_TR15_Pos)       /*!< 0x00008000 */
30 mjames 2846 
#define EXTI_RTSR_TR15                      EXTI_RTSR_TR15_Msk                 /*!< Rising trigger event configuration bit of line 15 */
2847 
#define EXTI_RTSR_TR16_Pos                  (16U)                              
50 mjames 2848 
#define EXTI_RTSR_TR16_Msk                  (0x1UL << EXTI_RTSR_TR16_Pos)       /*!< 0x00010000 */
30 mjames 2849 
#define EXTI_RTSR_TR16                      EXTI_RTSR_TR16_Msk                 /*!< Rising trigger event configuration bit of line 16 */
2850 
#define EXTI_RTSR_TR17_Pos                  (17U)                              
50 mjames 2851 
#define EXTI_RTSR_TR17_Msk                  (0x1UL << EXTI_RTSR_TR17_Pos)       /*!< 0x00020000 */
30 mjames 2852 
#define EXTI_RTSR_TR17                      EXTI_RTSR_TR17_Msk                 /*!< Rising trigger event configuration bit of line 17 */
2853 
#define EXTI_RTSR_TR18_Pos                  (18U)                              
50 mjames 2854 
#define EXTI_RTSR_TR18_Msk                  (0x1UL << EXTI_RTSR_TR18_Pos)       /*!< 0x00040000 */
30 mjames 2855 
#define EXTI_RTSR_TR18                      EXTI_RTSR_TR18_Msk                 /*!< Rising trigger event configuration bit of line 18 */
2856 
#define EXTI_RTSR_TR19_Pos                  (19U)                              
50 mjames 2857 
#define EXTI_RTSR_TR19_Msk                  (0x1UL << EXTI_RTSR_TR19_Pos)       /*!< 0x00080000 */
30 mjames 2858 
#define EXTI_RTSR_TR19                      EXTI_RTSR_TR19_Msk                 /*!< Rising trigger event configuration bit of line 19 */
2859 
#define EXTI_RTSR_TR20_Pos                  (20U)                              
50 mjames 2860 
#define EXTI_RTSR_TR20_Msk                  (0x1UL << EXTI_RTSR_TR20_Pos)       /*!< 0x00100000 */
30 mjames 2861 
#define EXTI_RTSR_TR20                      EXTI_RTSR_TR20_Msk                 /*!< Rising trigger event configuration bit of line 20 */
2862 
#define EXTI_RTSR_TR21_Pos                  (21U)                              
50 mjames 2863 
#define EXTI_RTSR_TR21_Msk                  (0x1UL << EXTI_RTSR_TR21_Pos)       /*!< 0x00200000 */
30 mjames 2864 
#define EXTI_RTSR_TR21                      EXTI_RTSR_TR21_Msk                 /*!< Rising trigger event configuration bit of line 21 */
2865 
#define EXTI_RTSR_TR22_Pos                  (22U)                              
50 mjames 2866 
#define EXTI_RTSR_TR22_Msk                  (0x1UL << EXTI_RTSR_TR22_Pos)       /*!< 0x00400000 */
30 mjames 2867 
#define EXTI_RTSR_TR22                      EXTI_RTSR_TR22_Msk                 /*!< Rising trigger event configuration bit of line 22 */
2868 
#define EXTI_RTSR_TR23_Pos                  (23U)                              
50 mjames 2869 
#define EXTI_RTSR_TR23_Msk                  (0x1UL << EXTI_RTSR_TR23_Pos)       /*!< 0x00800000 */
30 mjames 2870 
#define EXTI_RTSR_TR23                      EXTI_RTSR_TR23_Msk                 /*!< Rising trigger event configuration bit of line 23 */
2871 
 
2872 
/* References Defines */
2873 
#define  EXTI_RTSR_RT0 EXTI_RTSR_TR0
2874 
#define  EXTI_RTSR_RT1 EXTI_RTSR_TR1
2875 
#define  EXTI_RTSR_RT2 EXTI_RTSR_TR2
2876 
#define  EXTI_RTSR_RT3 EXTI_RTSR_TR3
2877 
#define  EXTI_RTSR_RT4 EXTI_RTSR_TR4
2878 
#define  EXTI_RTSR_RT5 EXTI_RTSR_TR5
2879 
#define  EXTI_RTSR_RT6 EXTI_RTSR_TR6
2880 
#define  EXTI_RTSR_RT7 EXTI_RTSR_TR7
2881 
#define  EXTI_RTSR_RT8 EXTI_RTSR_TR8
2882 
#define  EXTI_RTSR_RT9 EXTI_RTSR_TR9
2883 
#define  EXTI_RTSR_RT10 EXTI_RTSR_TR10
2884 
#define  EXTI_RTSR_RT11 EXTI_RTSR_TR11
2885 
#define  EXTI_RTSR_RT12 EXTI_RTSR_TR12
2886 
#define  EXTI_RTSR_RT13 EXTI_RTSR_TR13
2887 
#define  EXTI_RTSR_RT14 EXTI_RTSR_TR14
2888 
#define  EXTI_RTSR_RT15 EXTI_RTSR_TR15
2889 
#define  EXTI_RTSR_RT16 EXTI_RTSR_TR16
2890 
#define  EXTI_RTSR_RT17 EXTI_RTSR_TR17
2891 
#define  EXTI_RTSR_RT18 EXTI_RTSR_TR18
2892 
#define  EXTI_RTSR_RT19 EXTI_RTSR_TR19
2893 
#define  EXTI_RTSR_RT20 EXTI_RTSR_TR20
2894 
#define  EXTI_RTSR_RT21 EXTI_RTSR_TR21
2895 
#define  EXTI_RTSR_RT22 EXTI_RTSR_TR22
2896 
#define  EXTI_RTSR_RT23 EXTI_RTSR_TR23
2897 
 
2898 
/******************  Bit definition for EXTI_FTSR register  *******************/
2899 
#define EXTI_FTSR_TR0_Pos                   (0U)                              
50 mjames 2900 
#define EXTI_FTSR_TR0_Msk                   (0x1UL << EXTI_FTSR_TR0_Pos)        /*!< 0x00000001 */
30 mjames 2901 
#define EXTI_FTSR_TR0                       EXTI_FTSR_TR0_Msk                  /*!< Falling trigger event configuration bit of line 0 */
2902 
#define EXTI_FTSR_TR1_Pos                   (1U)                              
50 mjames 2903 
#define EXTI_FTSR_TR1_Msk                   (0x1UL << EXTI_FTSR_TR1_Pos)        /*!< 0x00000002 */
30 mjames 2904 
#define EXTI_FTSR_TR1                       EXTI_FTSR_TR1_Msk                  /*!< Falling trigger event configuration bit of line 1 */
2905 
#define EXTI_FTSR_TR2_Pos                   (2U)                              
50 mjames 2906 
#define EXTI_FTSR_TR2_Msk                   (0x1UL << EXTI_FTSR_TR2_Pos)        /*!< 0x00000004 */
30 mjames 2907 
#define EXTI_FTSR_TR2                       EXTI_FTSR_TR2_Msk                  /*!< Falling trigger event configuration bit of line 2 */
2908 
#define EXTI_FTSR_TR3_Pos                   (3U)                              
50 mjames 2909 
#define EXTI_FTSR_TR3_Msk                   (0x1UL << EXTI_FTSR_TR3_Pos)        /*!< 0x00000008 */
30 mjames 2910 
#define EXTI_FTSR_TR3                       EXTI_FTSR_TR3_Msk                  /*!< Falling trigger event configuration bit of line 3 */
2911 
#define EXTI_FTSR_TR4_Pos                   (4U)                              
50 mjames 2912 
#define EXTI_FTSR_TR4_Msk                   (0x1UL << EXTI_FTSR_TR4_Pos)        /*!< 0x00000010 */
30 mjames 2913 
#define EXTI_FTSR_TR4                       EXTI_FTSR_TR4_Msk                  /*!< Falling trigger event configuration bit of line 4 */
2914 
#define EXTI_FTSR_TR5_Pos                   (5U)                              
50 mjames 2915 
#define EXTI_FTSR_TR5_Msk                   (0x1UL << EXTI_FTSR_TR5_Pos)        /*!< 0x00000020 */
30 mjames 2916 
#define EXTI_FTSR_TR5                       EXTI_FTSR_TR5_Msk                  /*!< Falling trigger event configuration bit of line 5 */
2917 
#define EXTI_FTSR_TR6_Pos                   (6U)                              
50 mjames 2918 
#define EXTI_FTSR_TR6_Msk                   (0x1UL << EXTI_FTSR_TR6_Pos)        /*!< 0x00000040 */
30 mjames 2919 
#define EXTI_FTSR_TR6                       EXTI_FTSR_TR6_Msk                  /*!< Falling trigger event configuration bit of line 6 */
2920 
#define EXTI_FTSR_TR7_Pos                   (7U)                              
50 mjames 2921 
#define EXTI_FTSR_TR7_Msk                   (0x1UL << EXTI_FTSR_TR7_Pos)        /*!< 0x00000080 */
30 mjames 2922 
#define EXTI_FTSR_TR7                       EXTI_FTSR_TR7_Msk                  /*!< Falling trigger event configuration bit of line 7 */
2923 
#define EXTI_FTSR_TR8_Pos                   (8U)                              
50 mjames 2924 
#define EXTI_FTSR_TR8_Msk                   (0x1UL << EXTI_FTSR_TR8_Pos)        /*!< 0x00000100 */
30 mjames 2925 
#define EXTI_FTSR_TR8                       EXTI_FTSR_TR8_Msk                  /*!< Falling trigger event configuration bit of line 8 */
2926 
#define EXTI_FTSR_TR9_Pos                   (9U)                              
50 mjames 2927 
#define EXTI_FTSR_TR9_Msk                   (0x1UL << EXTI_FTSR_TR9_Pos)        /*!< 0x00000200 */
30 mjames 2928 
#define EXTI_FTSR_TR9                       EXTI_FTSR_TR9_Msk                  /*!< Falling trigger event configuration bit of line 9 */
2929 
#define EXTI_FTSR_TR10_Pos                  (10U)                              
50 mjames 2930 
#define EXTI_FTSR_TR10_Msk                  (0x1UL << EXTI_FTSR_TR10_Pos)       /*!< 0x00000400 */
30 mjames 2931 
#define EXTI_FTSR_TR10                      EXTI_FTSR_TR10_Msk                 /*!< Falling trigger event configuration bit of line 10 */
2932 
#define EXTI_FTSR_TR11_Pos                  (11U)                              
50 mjames 2933 
#define EXTI_FTSR_TR11_Msk                  (0x1UL << EXTI_FTSR_TR11_Pos)       /*!< 0x00000800 */
30 mjames 2934 
#define EXTI_FTSR_TR11                      EXTI_FTSR_TR11_Msk                 /*!< Falling trigger event configuration bit of line 11 */
2935 
#define EXTI_FTSR_TR12_Pos                  (12U)                              
50 mjames 2936 
#define EXTI_FTSR_TR12_Msk                  (0x1UL << EXTI_FTSR_TR12_Pos)       /*!< 0x00001000 */
30 mjames 2937 
#define EXTI_FTSR_TR12                      EXTI_FTSR_TR12_Msk                 /*!< Falling trigger event configuration bit of line 12 */
2938 
#define EXTI_FTSR_TR13_Pos                  (13U)                              
50 mjames 2939 
#define EXTI_FTSR_TR13_Msk                  (0x1UL << EXTI_FTSR_TR13_Pos)       /*!< 0x00002000 */
30 mjames 2940 
#define EXTI_FTSR_TR13                      EXTI_FTSR_TR13_Msk                 /*!< Falling trigger event configuration bit of line 13 */
2941 
#define EXTI_FTSR_TR14_Pos                  (14U)                              
50 mjames 2942 
#define EXTI_FTSR_TR14_Msk                  (0x1UL << EXTI_FTSR_TR14_Pos)       /*!< 0x00004000 */
30 mjames 2943 
#define EXTI_FTSR_TR14                      EXTI_FTSR_TR14_Msk                 /*!< Falling trigger event configuration bit of line 14 */
2944 
#define EXTI_FTSR_TR15_Pos                  (15U)                              
50 mjames 2945 
#define EXTI_FTSR_TR15_Msk                  (0x1UL << EXTI_FTSR_TR15_Pos)       /*!< 0x00008000 */
30 mjames 2946 
#define EXTI_FTSR_TR15                      EXTI_FTSR_TR15_Msk                 /*!< Falling trigger event configuration bit of line 15 */
2947 
#define EXTI_FTSR_TR16_Pos                  (16U)                              
50 mjames 2948 
#define EXTI_FTSR_TR16_Msk                  (0x1UL << EXTI_FTSR_TR16_Pos)       /*!< 0x00010000 */
30 mjames 2949 
#define EXTI_FTSR_TR16                      EXTI_FTSR_TR16_Msk                 /*!< Falling trigger event configuration bit of line 16 */
2950 
#define EXTI_FTSR_TR17_Pos                  (17U)                              
50 mjames 2951 
#define EXTI_FTSR_TR17_Msk                  (0x1UL << EXTI_FTSR_TR17_Pos)       /*!< 0x00020000 */
30 mjames 2952 
#define EXTI_FTSR_TR17                      EXTI_FTSR_TR17_Msk                 /*!< Falling trigger event configuration bit of line 17 */
2953 
#define EXTI_FTSR_TR18_Pos                  (18U)                              
50 mjames 2954 
#define EXTI_FTSR_TR18_Msk                  (0x1UL << EXTI_FTSR_TR18_Pos)       /*!< 0x00040000 */
30 mjames 2955 
#define EXTI_FTSR_TR18                      EXTI_FTSR_TR18_Msk                 /*!< Falling trigger event configuration bit of line 18 */
2956 
#define EXTI_FTSR_TR19_Pos                  (19U)                              
50 mjames 2957 
#define EXTI_FTSR_TR19_Msk                  (0x1UL << EXTI_FTSR_TR19_Pos)       /*!< 0x00080000 */
30 mjames 2958 
#define EXTI_FTSR_TR19                      EXTI_FTSR_TR19_Msk                 /*!< Falling trigger event configuration bit of line 19 */
2959 
#define EXTI_FTSR_TR20_Pos                  (20U)                              
50 mjames 2960 
#define EXTI_FTSR_TR20_Msk                  (0x1UL << EXTI_FTSR_TR20_Pos)       /*!< 0x00100000 */
30 mjames 2961 
#define EXTI_FTSR_TR20                      EXTI_FTSR_TR20_Msk                 /*!< Falling trigger event configuration bit of line 20 */
2962 
#define EXTI_FTSR_TR21_Pos                  (21U)                              
50 mjames 2963 
#define EXTI_FTSR_TR21_Msk                  (0x1UL << EXTI_FTSR_TR21_Pos)       /*!< 0x00200000 */
30 mjames 2964 
#define EXTI_FTSR_TR21                      EXTI_FTSR_TR21_Msk                 /*!< Falling trigger event configuration bit of line 21 */
2965 
#define EXTI_FTSR_TR22_Pos                  (22U)                              
50 mjames 2966 
#define EXTI_FTSR_TR22_Msk                  (0x1UL << EXTI_FTSR_TR22_Pos)       /*!< 0x00400000 */
30 mjames 2967 
#define EXTI_FTSR_TR22                      EXTI_FTSR_TR22_Msk                 /*!< Falling trigger event configuration bit of line 22 */
2968 
#define EXTI_FTSR_TR23_Pos                  (23U)                              
50 mjames 2969 
#define EXTI_FTSR_TR23_Msk                  (0x1UL << EXTI_FTSR_TR23_Pos)       /*!< 0x00800000 */
30 mjames 2970 
#define EXTI_FTSR_TR23                      EXTI_FTSR_TR23_Msk                 /*!< Falling trigger event configuration bit of line 23 */
2971 
 
2972 
/* References Defines */
2973 
#define  EXTI_FTSR_FT0 EXTI_FTSR_TR0
2974 
#define  EXTI_FTSR_FT1 EXTI_FTSR_TR1
2975 
#define  EXTI_FTSR_FT2 EXTI_FTSR_TR2
2976 
#define  EXTI_FTSR_FT3 EXTI_FTSR_TR3
2977 
#define  EXTI_FTSR_FT4 EXTI_FTSR_TR4
2978 
#define  EXTI_FTSR_FT5 EXTI_FTSR_TR5
2979 
#define  EXTI_FTSR_FT6 EXTI_FTSR_TR6
2980 
#define  EXTI_FTSR_FT7 EXTI_FTSR_TR7
2981 
#define  EXTI_FTSR_FT8 EXTI_FTSR_TR8
2982 
#define  EXTI_FTSR_FT9 EXTI_FTSR_TR9
2983 
#define  EXTI_FTSR_FT10 EXTI_FTSR_TR10
2984 
#define  EXTI_FTSR_FT11 EXTI_FTSR_TR11
2985 
#define  EXTI_FTSR_FT12 EXTI_FTSR_TR12
2986 
#define  EXTI_FTSR_FT13 EXTI_FTSR_TR13
2987 
#define  EXTI_FTSR_FT14 EXTI_FTSR_TR14
2988 
#define  EXTI_FTSR_FT15 EXTI_FTSR_TR15
2989 
#define  EXTI_FTSR_FT16 EXTI_FTSR_TR16
2990 
#define  EXTI_FTSR_FT17 EXTI_FTSR_TR17
2991 
#define  EXTI_FTSR_FT18 EXTI_FTSR_TR18
2992 
#define  EXTI_FTSR_FT19 EXTI_FTSR_TR19
2993 
#define  EXTI_FTSR_FT20 EXTI_FTSR_TR20
2994 
#define  EXTI_FTSR_FT21 EXTI_FTSR_TR21
2995 
#define  EXTI_FTSR_FT22 EXTI_FTSR_TR22
2996 
#define  EXTI_FTSR_FT23 EXTI_FTSR_TR23
2997 
 
2998 
/******************  Bit definition for EXTI_SWIER register  ******************/
2999 
#define EXTI_SWIER_SWIER0_Pos               (0U)                              
50 mjames 3000 
#define EXTI_SWIER_SWIER0_Msk               (0x1UL << EXTI_SWIER_SWIER0_Pos)    /*!< 0x00000001 */
30 mjames 3001 
#define EXTI_SWIER_SWIER0                   EXTI_SWIER_SWIER0_Msk              /*!< Software Interrupt on line 0 */
3002 
#define EXTI_SWIER_SWIER1_Pos               (1U)                              
50 mjames 3003 
#define EXTI_SWIER_SWIER1_Msk               (0x1UL << EXTI_SWIER_SWIER1_Pos)    /*!< 0x00000002 */
30 mjames 3004 
#define EXTI_SWIER_SWIER1                   EXTI_SWIER_SWIER1_Msk              /*!< Software Interrupt on line 1 */
3005 
#define EXTI_SWIER_SWIER2_Pos               (2U)                              
50 mjames 3006 
#define EXTI_SWIER_SWIER2_Msk               (0x1UL << EXTI_SWIER_SWIER2_Pos)    /*!< 0x00000004 */
30 mjames 3007 
#define EXTI_SWIER_SWIER2                   EXTI_SWIER_SWIER2_Msk              /*!< Software Interrupt on line 2 */
3008 
#define EXTI_SWIER_SWIER3_Pos               (3U)                              
50 mjames 3009 
#define EXTI_SWIER_SWIER3_Msk               (0x1UL << EXTI_SWIER_SWIER3_Pos)    /*!< 0x00000008 */
30 mjames 3010 
#define EXTI_SWIER_SWIER3                   EXTI_SWIER_SWIER3_Msk              /*!< Software Interrupt on line 3 */
3011 
#define EXTI_SWIER_SWIER4_Pos               (4U)                              
50 mjames 3012 
#define EXTI_SWIER_SWIER4_Msk               (0x1UL << EXTI_SWIER_SWIER4_Pos)    /*!< 0x00000010 */
30 mjames 3013 
#define EXTI_SWIER_SWIER4                   EXTI_SWIER_SWIER4_Msk              /*!< Software Interrupt on line 4 */
3014 
#define EXTI_SWIER_SWIER5_Pos               (5U)                              
50 mjames 3015 
#define EXTI_SWIER_SWIER5_Msk               (0x1UL << EXTI_SWIER_SWIER5_Pos)    /*!< 0x00000020 */
30 mjames 3016 
#define EXTI_SWIER_SWIER5                   EXTI_SWIER_SWIER5_Msk              /*!< Software Interrupt on line 5 */
3017 
#define EXTI_SWIER_SWIER6_Pos               (6U)                              
50 mjames 3018 
#define EXTI_SWIER_SWIER6_Msk               (0x1UL << EXTI_SWIER_SWIER6_Pos)    /*!< 0x00000040 */
30 mjames 3019 
#define EXTI_SWIER_SWIER6                   EXTI_SWIER_SWIER6_Msk              /*!< Software Interrupt on line 6 */
3020 
#define EXTI_SWIER_SWIER7_Pos               (7U)                              
50 mjames 3021 
#define EXTI_SWIER_SWIER7_Msk               (0x1UL << EXTI_SWIER_SWIER7_Pos)    /*!< 0x00000080 */
30 mjames 3022 
#define EXTI_SWIER_SWIER7                   EXTI_SWIER_SWIER7_Msk              /*!< Software Interrupt on line 7 */
3023 
#define EXTI_SWIER_SWIER8_Pos               (8U)                              
50 mjames 3024 
#define EXTI_SWIER_SWIER8_Msk               (0x1UL << EXTI_SWIER_SWIER8_Pos)    /*!< 0x00000100 */
30 mjames 3025 
#define EXTI_SWIER_SWIER8                   EXTI_SWIER_SWIER8_Msk              /*!< Software Interrupt on line 8 */
3026 
#define EXTI_SWIER_SWIER9_Pos               (9U)                              
50 mjames 3027 
#define EXTI_SWIER_SWIER9_Msk               (0x1UL << EXTI_SWIER_SWIER9_Pos)    /*!< 0x00000200 */
30 mjames 3028 
#define EXTI_SWIER_SWIER9                   EXTI_SWIER_SWIER9_Msk              /*!< Software Interrupt on line 9 */
3029 
#define EXTI_SWIER_SWIER10_Pos              (10U)                              
50 mjames 3030 
#define EXTI_SWIER_SWIER10_Msk              (0x1UL << EXTI_SWIER_SWIER10_Pos)   /*!< 0x00000400 */
30 mjames 3031 
#define EXTI_SWIER_SWIER10                  EXTI_SWIER_SWIER10_Msk             /*!< Software Interrupt on line 10 */
3032 
#define EXTI_SWIER_SWIER11_Pos              (11U)                              
50 mjames 3033 
#define EXTI_SWIER_SWIER11_Msk              (0x1UL << EXTI_SWIER_SWIER11_Pos)   /*!< 0x00000800 */
30 mjames 3034 
#define EXTI_SWIER_SWIER11                  EXTI_SWIER_SWIER11_Msk             /*!< Software Interrupt on line 11 */
3035 
#define EXTI_SWIER_SWIER12_Pos              (12U)                              
50 mjames 3036 
#define EXTI_SWIER_SWIER12_Msk              (0x1UL << EXTI_SWIER_SWIER12_Pos)   /*!< 0x00001000 */
30 mjames 3037 
#define EXTI_SWIER_SWIER12                  EXTI_SWIER_SWIER12_Msk             /*!< Software Interrupt on line 12 */
3038 
#define EXTI_SWIER_SWIER13_Pos              (13U)                              
50 mjames 3039 
#define EXTI_SWIER_SWIER13_Msk              (0x1UL << EXTI_SWIER_SWIER13_Pos)   /*!< 0x00002000 */
30 mjames 3040 
#define EXTI_SWIER_SWIER13                  EXTI_SWIER_SWIER13_Msk             /*!< Software Interrupt on line 13 */
3041 
#define EXTI_SWIER_SWIER14_Pos              (14U)                              
50 mjames 3042 
#define EXTI_SWIER_SWIER14_Msk              (0x1UL << EXTI_SWIER_SWIER14_Pos)   /*!< 0x00004000 */
30 mjames 3043 
#define EXTI_SWIER_SWIER14                  EXTI_SWIER_SWIER14_Msk             /*!< Software Interrupt on line 14 */
3044 
#define EXTI_SWIER_SWIER15_Pos              (15U)                              
50 mjames 3045 
#define EXTI_SWIER_SWIER15_Msk              (0x1UL << EXTI_SWIER_SWIER15_Pos)   /*!< 0x00008000 */
30 mjames 3046 
#define EXTI_SWIER_SWIER15                  EXTI_SWIER_SWIER15_Msk             /*!< Software Interrupt on line 15 */
3047 
#define EXTI_SWIER_SWIER16_Pos              (16U)                              
50 mjames 3048 
#define EXTI_SWIER_SWIER16_Msk              (0x1UL << EXTI_SWIER_SWIER16_Pos)   /*!< 0x00010000 */
30 mjames 3049 
#define EXTI_SWIER_SWIER16                  EXTI_SWIER_SWIER16_Msk             /*!< Software Interrupt on line 16 */
3050 
#define EXTI_SWIER_SWIER17_Pos              (17U)                              
50 mjames 3051 
#define EXTI_SWIER_SWIER17_Msk              (0x1UL << EXTI_SWIER_SWIER17_Pos)   /*!< 0x00020000 */
30 mjames 3052 
#define EXTI_SWIER_SWIER17                  EXTI_SWIER_SWIER17_Msk             /*!< Software Interrupt on line 17 */
3053 
#define EXTI_SWIER_SWIER18_Pos              (18U)                              
50 mjames 3054 
#define EXTI_SWIER_SWIER18_Msk              (0x1UL << EXTI_SWIER_SWIER18_Pos)   /*!< 0x00040000 */
30 mjames 3055 
#define EXTI_SWIER_SWIER18                  EXTI_SWIER_SWIER18_Msk             /*!< Software Interrupt on line 18 */
3056 
#define EXTI_SWIER_SWIER19_Pos              (19U)                              
50 mjames 3057 
#define EXTI_SWIER_SWIER19_Msk              (0x1UL << EXTI_SWIER_SWIER19_Pos)   /*!< 0x00080000 */
30 mjames 3058 
#define EXTI_SWIER_SWIER19                  EXTI_SWIER_SWIER19_Msk             /*!< Software Interrupt on line 19 */
3059 
#define EXTI_SWIER_SWIER20_Pos              (20U)                              
50 mjames 3060 
#define EXTI_SWIER_SWIER20_Msk              (0x1UL << EXTI_SWIER_SWIER20_Pos)   /*!< 0x00100000 */
30 mjames 3061 
#define EXTI_SWIER_SWIER20                  EXTI_SWIER_SWIER20_Msk             /*!< Software Interrupt on line 20 */
3062 
#define EXTI_SWIER_SWIER21_Pos              (21U)                              
50 mjames 3063 
#define EXTI_SWIER_SWIER21_Msk              (0x1UL << EXTI_SWIER_SWIER21_Pos)   /*!< 0x00200000 */
30 mjames 3064 
#define EXTI_SWIER_SWIER21                  EXTI_SWIER_SWIER21_Msk             /*!< Software Interrupt on line 21 */
3065 
#define EXTI_SWIER_SWIER22_Pos              (22U)                              
50 mjames 3066 
#define EXTI_SWIER_SWIER22_Msk              (0x1UL << EXTI_SWIER_SWIER22_Pos)   /*!< 0x00400000 */
30 mjames 3067 
#define EXTI_SWIER_SWIER22                  EXTI_SWIER_SWIER22_Msk             /*!< Software Interrupt on line 22 */
3068 
#define EXTI_SWIER_SWIER23_Pos              (23U)                              
50 mjames 3069 
#define EXTI_SWIER_SWIER23_Msk              (0x1UL << EXTI_SWIER_SWIER23_Pos)   /*!< 0x00800000 */
30 mjames 3070 
#define EXTI_SWIER_SWIER23                  EXTI_SWIER_SWIER23_Msk             /*!< Software Interrupt on line 23 */
3071 
 
3072 
/* References Defines */
3073 
#define  EXTI_SWIER_SWI0 EXTI_SWIER_SWIER0
3074 
#define  EXTI_SWIER_SWI1 EXTI_SWIER_SWIER1
3075 
#define  EXTI_SWIER_SWI2 EXTI_SWIER_SWIER2
3076 
#define  EXTI_SWIER_SWI3 EXTI_SWIER_SWIER3
3077 
#define  EXTI_SWIER_SWI4 EXTI_SWIER_SWIER4
3078 
#define  EXTI_SWIER_SWI5 EXTI_SWIER_SWIER5
3079 
#define  EXTI_SWIER_SWI6 EXTI_SWIER_SWIER6
3080 
#define  EXTI_SWIER_SWI7 EXTI_SWIER_SWIER7
3081 
#define  EXTI_SWIER_SWI8 EXTI_SWIER_SWIER8
3082 
#define  EXTI_SWIER_SWI9 EXTI_SWIER_SWIER9
3083 
#define  EXTI_SWIER_SWI10 EXTI_SWIER_SWIER10
3084 
#define  EXTI_SWIER_SWI11 EXTI_SWIER_SWIER11
3085 
#define  EXTI_SWIER_SWI12 EXTI_SWIER_SWIER12
3086 
#define  EXTI_SWIER_SWI13 EXTI_SWIER_SWIER13
3087 
#define  EXTI_SWIER_SWI14 EXTI_SWIER_SWIER14
3088 
#define  EXTI_SWIER_SWI15 EXTI_SWIER_SWIER15
3089 
#define  EXTI_SWIER_SWI16 EXTI_SWIER_SWIER16
3090 
#define  EXTI_SWIER_SWI17 EXTI_SWIER_SWIER17
3091 
#define  EXTI_SWIER_SWI18 EXTI_SWIER_SWIER18
3092 
#define  EXTI_SWIER_SWI19 EXTI_SWIER_SWIER19
3093 
#define  EXTI_SWIER_SWI20 EXTI_SWIER_SWIER20
3094 
#define  EXTI_SWIER_SWI21 EXTI_SWIER_SWIER21
3095 
#define  EXTI_SWIER_SWI22 EXTI_SWIER_SWIER22
3096 
#define  EXTI_SWIER_SWI23 EXTI_SWIER_SWIER23
3097 
 
3098 
/*******************  Bit definition for EXTI_PR register  ********************/
3099 
#define EXTI_PR_PR0_Pos                     (0U)                              
50 mjames 3100 
#define EXTI_PR_PR0_Msk                     (0x1UL << EXTI_PR_PR0_Pos)          /*!< 0x00000001 */
30 mjames 3101 
#define EXTI_PR_PR0                         EXTI_PR_PR0_Msk                    /*!< Pending bit for line 0 */
3102 
#define EXTI_PR_PR1_Pos                     (1U)                              
50 mjames 3103 
#define EXTI_PR_PR1_Msk                     (0x1UL << EXTI_PR_PR1_Pos)          /*!< 0x00000002 */
30 mjames 3104 
#define EXTI_PR_PR1                         EXTI_PR_PR1_Msk                    /*!< Pending bit for line 1 */
3105 
#define EXTI_PR_PR2_Pos                     (2U)                              
50 mjames 3106 
#define EXTI_PR_PR2_Msk                     (0x1UL << EXTI_PR_PR2_Pos)          /*!< 0x00000004 */
30 mjames 3107 
#define EXTI_PR_PR2                         EXTI_PR_PR2_Msk                    /*!< Pending bit for line 2 */
3108 
#define EXTI_PR_PR3_Pos                     (3U)                              
50 mjames 3109 
#define EXTI_PR_PR3_Msk                     (0x1UL << EXTI_PR_PR3_Pos)          /*!< 0x00000008 */
30 mjames 3110 
#define EXTI_PR_PR3                         EXTI_PR_PR3_Msk                    /*!< Pending bit for line 3 */
3111 
#define EXTI_PR_PR4_Pos                     (4U)                              
50 mjames 3112 
#define EXTI_PR_PR4_Msk                     (0x1UL << EXTI_PR_PR4_Pos)          /*!< 0x00000010 */
30 mjames 3113 
#define EXTI_PR_PR4                         EXTI_PR_PR4_Msk                    /*!< Pending bit for line 4 */
3114 
#define EXTI_PR_PR5_Pos                     (5U)                              
50 mjames 3115 
#define EXTI_PR_PR5_Msk                     (0x1UL << EXTI_PR_PR5_Pos)          /*!< 0x00000020 */
30 mjames 3116 
#define EXTI_PR_PR5                         EXTI_PR_PR5_Msk                    /*!< Pending bit for line 5 */
3117 
#define EXTI_PR_PR6_Pos                     (6U)                              
50 mjames 3118 
#define EXTI_PR_PR6_Msk                     (0x1UL << EXTI_PR_PR6_Pos)          /*!< 0x00000040 */
30 mjames 3119 
#define EXTI_PR_PR6                         EXTI_PR_PR6_Msk                    /*!< Pending bit for line 6 */
3120 
#define EXTI_PR_PR7_Pos                     (7U)                              
50 mjames 3121 
#define EXTI_PR_PR7_Msk                     (0x1UL << EXTI_PR_PR7_Pos)          /*!< 0x00000080 */
30 mjames 3122 
#define EXTI_PR_PR7                         EXTI_PR_PR7_Msk                    /*!< Pending bit for line 7 */
3123 
#define EXTI_PR_PR8_Pos                     (8U)                              
50 mjames 3124 
#define EXTI_PR_PR8_Msk                     (0x1UL << EXTI_PR_PR8_Pos)          /*!< 0x00000100 */
30 mjames 3125 
#define EXTI_PR_PR8                         EXTI_PR_PR8_Msk                    /*!< Pending bit for line 8 */
3126 
#define EXTI_PR_PR9_Pos                     (9U)                              
50 mjames 3127 
#define EXTI_PR_PR9_Msk                     (0x1UL << EXTI_PR_PR9_Pos)          /*!< 0x00000200 */
30 mjames 3128 
#define EXTI_PR_PR9                         EXTI_PR_PR9_Msk                    /*!< Pending bit for line 9 */
3129 
#define EXTI_PR_PR10_Pos                    (10U)                              
50 mjames 3130 
#define EXTI_PR_PR10_Msk                    (0x1UL << EXTI_PR_PR10_Pos)         /*!< 0x00000400 */
30 mjames 3131 
#define EXTI_PR_PR10                        EXTI_PR_PR10_Msk                   /*!< Pending bit for line 10 */
3132 
#define EXTI_PR_PR11_Pos                    (11U)                              
50 mjames 3133 
#define EXTI_PR_PR11_Msk                    (0x1UL << EXTI_PR_PR11_Pos)         /*!< 0x00000800 */
30 mjames 3134 
#define EXTI_PR_PR11                        EXTI_PR_PR11_Msk                   /*!< Pending bit for line 11 */
3135 
#define EXTI_PR_PR12_Pos                    (12U)                              
50 mjames 3136 
#define EXTI_PR_PR12_Msk                    (0x1UL << EXTI_PR_PR12_Pos)         /*!< 0x00001000 */
30 mjames 3137 
#define EXTI_PR_PR12                        EXTI_PR_PR12_Msk                   /*!< Pending bit for line 12 */
3138 
#define EXTI_PR_PR13_Pos                    (13U)                              
50 mjames 3139 
#define EXTI_PR_PR13_Msk                    (0x1UL << EXTI_PR_PR13_Pos)         /*!< 0x00002000 */
30 mjames 3140 
#define EXTI_PR_PR13                        EXTI_PR_PR13_Msk                   /*!< Pending bit for line 13 */
3141 
#define EXTI_PR_PR14_Pos                    (14U)                              
50 mjames 3142 
#define EXTI_PR_PR14_Msk                    (0x1UL << EXTI_PR_PR14_Pos)         /*!< 0x00004000 */
30 mjames 3143 
#define EXTI_PR_PR14                        EXTI_PR_PR14_Msk                   /*!< Pending bit for line 14 */
3144 
#define EXTI_PR_PR15_Pos                    (15U)                              
50 mjames 3145 
#define EXTI_PR_PR15_Msk                    (0x1UL << EXTI_PR_PR15_Pos)         /*!< 0x00008000 */
30 mjames 3146 
#define EXTI_PR_PR15                        EXTI_PR_PR15_Msk                   /*!< Pending bit for line 15 */
3147 
#define EXTI_PR_PR16_Pos                    (16U)                              
50 mjames 3148 
#define EXTI_PR_PR16_Msk                    (0x1UL << EXTI_PR_PR16_Pos)         /*!< 0x00010000 */
30 mjames 3149 
#define EXTI_PR_PR16                        EXTI_PR_PR16_Msk                   /*!< Pending bit for line 16 */
3150 
#define EXTI_PR_PR17_Pos                    (17U)                              
50 mjames 3151 
#define EXTI_PR_PR17_Msk                    (0x1UL << EXTI_PR_PR17_Pos)         /*!< 0x00020000 */
30 mjames 3152 
#define EXTI_PR_PR17                        EXTI_PR_PR17_Msk                   /*!< Pending bit for line 17 */
3153 
#define EXTI_PR_PR18_Pos                    (18U)                              
50 mjames 3154 
#define EXTI_PR_PR18_Msk                    (0x1UL << EXTI_PR_PR18_Pos)         /*!< 0x00040000 */
30 mjames 3155 
#define EXTI_PR_PR18                        EXTI_PR_PR18_Msk                   /*!< Pending bit for line 18 */
3156 
#define EXTI_PR_PR19_Pos                    (19U)                              
50 mjames 3157 
#define EXTI_PR_PR19_Msk                    (0x1UL << EXTI_PR_PR19_Pos)         /*!< 0x00080000 */
30 mjames 3158 
#define EXTI_PR_PR19                        EXTI_PR_PR19_Msk                   /*!< Pending bit for line 19 */
3159 
#define EXTI_PR_PR20_Pos                    (20U)                              
50 mjames 3160 
#define EXTI_PR_PR20_Msk                    (0x1UL << EXTI_PR_PR20_Pos)         /*!< 0x00100000 */
30 mjames 3161 
#define EXTI_PR_PR20                        EXTI_PR_PR20_Msk                   /*!< Pending bit for line 20 */
3162 
#define EXTI_PR_PR21_Pos                    (21U)                              
50 mjames 3163 
#define EXTI_PR_PR21_Msk                    (0x1UL << EXTI_PR_PR21_Pos)         /*!< 0x00200000 */
30 mjames 3164 
#define EXTI_PR_PR21                        EXTI_PR_PR21_Msk                   /*!< Pending bit for line 21 */
3165 
#define EXTI_PR_PR22_Pos                    (22U)                              
50 mjames 3166 
#define EXTI_PR_PR22_Msk                    (0x1UL << EXTI_PR_PR22_Pos)         /*!< 0x00400000 */
30 mjames 3167 
#define EXTI_PR_PR22                        EXTI_PR_PR22_Msk                   /*!< Pending bit for line 22 */
3168 
#define EXTI_PR_PR23_Pos                    (23U)                              
50 mjames 3169 
#define EXTI_PR_PR23_Msk                    (0x1UL << EXTI_PR_PR23_Pos)         /*!< 0x00800000 */
30 mjames 3170 
#define EXTI_PR_PR23                        EXTI_PR_PR23_Msk                   /*!< Pending bit for line 23 */
3171 
 
3172 
/* References Defines */
3173 
#define  EXTI_PR_PIF0 EXTI_PR_PR0
3174 
#define  EXTI_PR_PIF1 EXTI_PR_PR1
3175 
#define  EXTI_PR_PIF2 EXTI_PR_PR2
3176 
#define  EXTI_PR_PIF3 EXTI_PR_PR3
3177 
#define  EXTI_PR_PIF4 EXTI_PR_PR4
3178 
#define  EXTI_PR_PIF5 EXTI_PR_PR5
3179 
#define  EXTI_PR_PIF6 EXTI_PR_PR6
3180 
#define  EXTI_PR_PIF7 EXTI_PR_PR7
3181 
#define  EXTI_PR_PIF8 EXTI_PR_PR8
3182 
#define  EXTI_PR_PIF9 EXTI_PR_PR9
3183 
#define  EXTI_PR_PIF10 EXTI_PR_PR10
3184 
#define  EXTI_PR_PIF11 EXTI_PR_PR11
3185 
#define  EXTI_PR_PIF12 EXTI_PR_PR12
3186 
#define  EXTI_PR_PIF13 EXTI_PR_PR13
3187 
#define  EXTI_PR_PIF14 EXTI_PR_PR14
3188 
#define  EXTI_PR_PIF15 EXTI_PR_PR15
3189 
#define  EXTI_PR_PIF16 EXTI_PR_PR16
3190 
#define  EXTI_PR_PIF17 EXTI_PR_PR17
3191 
#define  EXTI_PR_PIF18 EXTI_PR_PR18
3192 
#define  EXTI_PR_PIF19 EXTI_PR_PR19
3193 
#define  EXTI_PR_PIF20 EXTI_PR_PR20
3194 
#define  EXTI_PR_PIF21 EXTI_PR_PR21
3195 
#define  EXTI_PR_PIF22 EXTI_PR_PR22
3196 
#define  EXTI_PR_PIF23 EXTI_PR_PR23
3197 
 
3198 
/******************************************************************************/
3199 
/*                                                                            */
3200 
/*                FLASH, DATA EEPROM and Option Bytes Registers               */
3201 
/*                        (FLASH, DATA_EEPROM, OB)                            */
3202 
/*                                                                            */
3203 
/******************************************************************************/
61 mjames 3204 
/*
3205 
 * @brief Specific device feature definitions (not present on all devices in the STM32L1 serie)
3206 
 */
3207 
#define FLASH_CUT6
30 mjames 3208 
 
3209 
/*******************  Bit definition for FLASH_ACR register  ******************/
3210 
#define FLASH_ACR_LATENCY_Pos                (0U)                              
50 mjames 3211 
#define FLASH_ACR_LATENCY_Msk                (0x1UL << FLASH_ACR_LATENCY_Pos)   /*!< 0x00000001 */
30 mjames 3212 
#define FLASH_ACR_LATENCY                    FLASH_ACR_LATENCY_Msk             /*!< Latency */
3213 
#define FLASH_ACR_PRFTEN_Pos                 (1U)                              
50 mjames 3214 
#define FLASH_ACR_PRFTEN_Msk                 (0x1UL << FLASH_ACR_PRFTEN_Pos)    /*!< 0x00000002 */
30 mjames 3215 
#define FLASH_ACR_PRFTEN                     FLASH_ACR_PRFTEN_Msk              /*!< Prefetch Buffer Enable */
3216 
#define FLASH_ACR_ACC64_Pos                  (2U)                              
50 mjames 3217 
#define FLASH_ACR_ACC64_Msk                  (0x1UL << FLASH_ACR_ACC64_Pos)     /*!< 0x00000004 */
30 mjames 3218 
#define FLASH_ACR_ACC64                      FLASH_ACR_ACC64_Msk               /*!< Access 64 bits */
3219 
#define FLASH_ACR_SLEEP_PD_Pos               (3U)                              
50 mjames 3220 
#define FLASH_ACR_SLEEP_PD_Msk               (0x1UL << FLASH_ACR_SLEEP_PD_Pos)  /*!< 0x00000008 */
30 mjames 3221 
#define FLASH_ACR_SLEEP_PD                   FLASH_ACR_SLEEP_PD_Msk            /*!< Flash mode during sleep mode */
3222 
#define FLASH_ACR_RUN_PD_Pos                 (4U)                              
50 mjames 3223 
#define FLASH_ACR_RUN_PD_Msk                 (0x1UL << FLASH_ACR_RUN_PD_Pos)    /*!< 0x00000010 */
30 mjames 3224 
#define FLASH_ACR_RUN_PD                     FLASH_ACR_RUN_PD_Msk              /*!< Flash mode during RUN mode */
3225 
 
3226 
/*******************  Bit definition for FLASH_PECR register  ******************/
3227 
#define FLASH_PECR_PELOCK_Pos                (0U)                              
50 mjames 3228 
#define FLASH_PECR_PELOCK_Msk                (0x1UL << FLASH_PECR_PELOCK_Pos)   /*!< 0x00000001 */
30 mjames 3229 
#define FLASH_PECR_PELOCK                    FLASH_PECR_PELOCK_Msk             /*!< FLASH_PECR and Flash data Lock */
3230 
#define FLASH_PECR_PRGLOCK_Pos               (1U)                              
50 mjames 3231 
#define FLASH_PECR_PRGLOCK_Msk               (0x1UL << FLASH_PECR_PRGLOCK_Pos)  /*!< 0x00000002 */
30 mjames 3232 
#define FLASH_PECR_PRGLOCK                   FLASH_PECR_PRGLOCK_Msk            /*!< Program matrix Lock */
3233 
#define FLASH_PECR_OPTLOCK_Pos               (2U)                              
50 mjames 3234 
#define FLASH_PECR_OPTLOCK_Msk               (0x1UL << FLASH_PECR_OPTLOCK_Pos)  /*!< 0x00000004 */
30 mjames 3235 
#define FLASH_PECR_OPTLOCK                   FLASH_PECR_OPTLOCK_Msk            /*!< Option byte matrix Lock */
3236 
#define FLASH_PECR_PROG_Pos                  (3U)                              
50 mjames 3237 
#define FLASH_PECR_PROG_Msk                  (0x1UL << FLASH_PECR_PROG_Pos)     /*!< 0x00000008 */
30 mjames 3238 
#define FLASH_PECR_PROG                      FLASH_PECR_PROG_Msk               /*!< Program matrix selection */
3239 
#define FLASH_PECR_DATA_Pos                  (4U)                              
50 mjames 3240 
#define FLASH_PECR_DATA_Msk                  (0x1UL << FLASH_PECR_DATA_Pos)     /*!< 0x00000010 */
30 mjames 3241 
#define FLASH_PECR_DATA                      FLASH_PECR_DATA_Msk               /*!< Data matrix selection */
3242 
#define FLASH_PECR_FTDW_Pos                  (8U)                              
50 mjames 3243 
#define FLASH_PECR_FTDW_Msk                  (0x1UL << FLASH_PECR_FTDW_Pos)     /*!< 0x00000100 */
30 mjames 3244 
#define FLASH_PECR_FTDW                      FLASH_PECR_FTDW_Msk               /*!< Fixed Time Data write for Word/Half Word/Byte programming */
3245 
#define FLASH_PECR_ERASE_Pos                 (9U)                              
50 mjames 3246 
#define FLASH_PECR_ERASE_Msk                 (0x1UL << FLASH_PECR_ERASE_Pos)    /*!< 0x00000200 */
30 mjames 3247 
#define FLASH_PECR_ERASE                     FLASH_PECR_ERASE_Msk              /*!< Page erasing mode */
3248 
#define FLASH_PECR_FPRG_Pos                  (10U)                            
50 mjames 3249 
#define FLASH_PECR_FPRG_Msk                  (0x1UL << FLASH_PECR_FPRG_Pos)     /*!< 0x00000400 */
30 mjames 3250 
#define FLASH_PECR_FPRG                      FLASH_PECR_FPRG_Msk               /*!< Fast Page/Half Page programming mode */
3251 
#define FLASH_PECR_PARALLBANK_Pos            (15U)                            
50 mjames 3252 
#define FLASH_PECR_PARALLBANK_Msk            (0x1UL << FLASH_PECR_PARALLBANK_Pos) /*!< 0x00008000 */
30 mjames 3253 
#define FLASH_PECR_PARALLBANK                FLASH_PECR_PARALLBANK_Msk         /*!< Parallel Bank mode */
3254 
#define FLASH_PECR_EOPIE_Pos                 (16U)                            
50 mjames 3255 
#define FLASH_PECR_EOPIE_Msk                 (0x1UL << FLASH_PECR_EOPIE_Pos)    /*!< 0x00010000 */
30 mjames 3256 
#define FLASH_PECR_EOPIE                     FLASH_PECR_EOPIE_Msk              /*!< End of programming interrupt */
3257 
#define FLASH_PECR_ERRIE_Pos                 (17U)                            
50 mjames 3258 
#define FLASH_PECR_ERRIE_Msk                 (0x1UL << FLASH_PECR_ERRIE_Pos)    /*!< 0x00020000 */
30 mjames 3259 
#define FLASH_PECR_ERRIE                     FLASH_PECR_ERRIE_Msk              /*!< Error interrupt */
3260 
#define FLASH_PECR_OBL_LAUNCH_Pos            (18U)                            
50 mjames 3261 
#define FLASH_PECR_OBL_LAUNCH_Msk            (0x1UL << FLASH_PECR_OBL_LAUNCH_Pos) /*!< 0x00040000 */
30 mjames 3262 
#define FLASH_PECR_OBL_LAUNCH                FLASH_PECR_OBL_LAUNCH_Msk         /*!< Launch the option byte loading */
3263 
 
3264 
/******************  Bit definition for FLASH_PDKEYR register  ******************/
3265 
#define FLASH_PDKEYR_PDKEYR_Pos              (0U)                              
50 mjames 3266 
#define FLASH_PDKEYR_PDKEYR_Msk              (0xFFFFFFFFUL << FLASH_PDKEYR_PDKEYR_Pos) /*!< 0xFFFFFFFF */
30 mjames 3267 
#define FLASH_PDKEYR_PDKEYR                  FLASH_PDKEYR_PDKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
3268 
 
3269 
/******************  Bit definition for FLASH_PEKEYR register  ******************/
3270 
#define FLASH_PEKEYR_PEKEYR_Pos              (0U)                              
50 mjames 3271 
#define FLASH_PEKEYR_PEKEYR_Msk              (0xFFFFFFFFUL << FLASH_PEKEYR_PEKEYR_Pos) /*!< 0xFFFFFFFF */
30 mjames 3272 
#define FLASH_PEKEYR_PEKEYR                  FLASH_PEKEYR_PEKEYR_Msk           /*!< FLASH_PEC and data matrix Key */
3273 
 
3274 
/******************  Bit definition for FLASH_PRGKEYR register  ******************/
3275 
#define FLASH_PRGKEYR_PRGKEYR_Pos            (0U)                              
50 mjames 3276 
#define FLASH_PRGKEYR_PRGKEYR_Msk            (0xFFFFFFFFUL << FLASH_PRGKEYR_PRGKEYR_Pos) /*!< 0xFFFFFFFF */
30 mjames 3277 
#define FLASH_PRGKEYR_PRGKEYR                FLASH_PRGKEYR_PRGKEYR_Msk         /*!< Program matrix Key */
3278 
 
3279 
/******************  Bit definition for FLASH_OPTKEYR register  ******************/
3280 
#define FLASH_OPTKEYR_OPTKEYR_Pos            (0U)                              
50 mjames 3281 
#define FLASH_OPTKEYR_OPTKEYR_Msk            (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos) /*!< 0xFFFFFFFF */
30 mjames 3282 
#define FLASH_OPTKEYR_OPTKEYR                FLASH_OPTKEYR_OPTKEYR_Msk         /*!< Option bytes matrix Key */
3283 
 
3284 
/******************  Bit definition for FLASH_SR register  *******************/
3285 
#define FLASH_SR_BSY_Pos                     (0U)                              
50 mjames 3286 
#define FLASH_SR_BSY_Msk                     (0x1UL << FLASH_SR_BSY_Pos)        /*!< 0x00000001 */
30 mjames 3287 
#define FLASH_SR_BSY                         FLASH_SR_BSY_Msk                  /*!< Busy */
3288 
#define FLASH_SR_EOP_Pos                     (1U)                              
50 mjames 3289 
#define FLASH_SR_EOP_Msk                     (0x1UL << FLASH_SR_EOP_Pos)        /*!< 0x00000002 */
30 mjames 3290 
#define FLASH_SR_EOP                         FLASH_SR_EOP_Msk                  /*!< End Of Programming*/
3291 
#define FLASH_SR_ENDHV_Pos                   (2U)                              
50 mjames 3292 
#define FLASH_SR_ENDHV_Msk                   (0x1UL << FLASH_SR_ENDHV_Pos)      /*!< 0x00000004 */
30 mjames 3293 
#define FLASH_SR_ENDHV                       FLASH_SR_ENDHV_Msk                /*!< End of high voltage */
3294 
#define FLASH_SR_READY_Pos                   (3U)                              
50 mjames 3295 
#define FLASH_SR_READY_Msk                   (0x1UL << FLASH_SR_READY_Pos)      /*!< 0x00000008 */
30 mjames 3296 
#define FLASH_SR_READY                       FLASH_SR_READY_Msk                /*!< Flash ready after low power mode */
3297 
 
3298 
#define FLASH_SR_WRPERR_Pos                  (8U)                              
50 mjames 3299 
#define FLASH_SR_WRPERR_Msk                  (0x1UL << FLASH_SR_WRPERR_Pos)     /*!< 0x00000100 */
30 mjames 3300 
#define FLASH_SR_WRPERR                      FLASH_SR_WRPERR_Msk               /*!< Write protected error */
3301 
#define FLASH_SR_PGAERR_Pos                  (9U)                              
50 mjames 3302 
#define FLASH_SR_PGAERR_Msk                  (0x1UL << FLASH_SR_PGAERR_Pos)     /*!< 0x00000200 */
30 mjames 3303 
#define FLASH_SR_PGAERR                      FLASH_SR_PGAERR_Msk               /*!< Programming Alignment Error */
3304 
#define FLASH_SR_SIZERR_Pos                  (10U)                            
50 mjames 3305 
#define FLASH_SR_SIZERR_Msk                  (0x1UL << FLASH_SR_SIZERR_Pos)     /*!< 0x00000400 */
30 mjames 3306 
#define FLASH_SR_SIZERR                      FLASH_SR_SIZERR_Msk               /*!< Size error */
3307 
#define FLASH_SR_OPTVERR_Pos                 (11U)                            
50 mjames 3308 
#define FLASH_SR_OPTVERR_Msk                 (0x1UL << FLASH_SR_OPTVERR_Pos)    /*!< 0x00000800 */
30 mjames 3309 
#define FLASH_SR_OPTVERR                     FLASH_SR_OPTVERR_Msk              /*!< Option validity error */
3310 
#define FLASH_SR_OPTVERRUSR_Pos              (12U)                            
50 mjames 3311 
#define FLASH_SR_OPTVERRUSR_Msk              (0x1UL << FLASH_SR_OPTVERRUSR_Pos) /*!< 0x00001000 */
30 mjames 3312 
#define FLASH_SR_OPTVERRUSR                  FLASH_SR_OPTVERRUSR_Msk           /*!< Option User validity error */
3313 
 
3314 
/******************  Bit definition for FLASH_OBR register  *******************/
3315 
#define FLASH_OBR_RDPRT_Pos                  (0U)                              
50 mjames 3316 
#define FLASH_OBR_RDPRT_Msk                  (0xFFUL << FLASH_OBR_RDPRT_Pos)    /*!< 0x000000FF */
30 mjames 3317 
#define FLASH_OBR_RDPRT                      FLASH_OBR_RDPRT_Msk               /*!< Read Protection */
3318 
#define FLASH_OBR_BOR_LEV_Pos                (16U)                            
50 mjames 3319 
#define FLASH_OBR_BOR_LEV_Msk                (0xFUL << FLASH_OBR_BOR_LEV_Pos)   /*!< 0x000F0000 */
30 mjames 3320 
#define FLASH_OBR_BOR_LEV                    FLASH_OBR_BOR_LEV_Msk             /*!< BOR_LEV[3:0] Brown Out Reset Threshold Level*/
3321 
#define FLASH_OBR_USER_Pos                   (20U)                            
50 mjames 3322 
#define FLASH_OBR_USER_Msk                   (0xFUL << FLASH_OBR_USER_Pos)      /*!< 0x00F00000 */
30 mjames 3323 
#define FLASH_OBR_USER                       FLASH_OBR_USER_Msk                /*!< User Option Bytes */
3324 
#define FLASH_OBR_IWDG_SW_Pos                (20U)                            
50 mjames 3325 
#define FLASH_OBR_IWDG_SW_Msk                (0x1UL << FLASH_OBR_IWDG_SW_Pos)   /*!< 0x00100000 */
30 mjames 3326 
#define FLASH_OBR_IWDG_SW                    FLASH_OBR_IWDG_SW_Msk             /*!< IWDG_SW */
3327 
#define FLASH_OBR_nRST_STOP_Pos              (21U)                            
50 mjames 3328 
#define FLASH_OBR_nRST_STOP_Msk              (0x1UL << FLASH_OBR_nRST_STOP_Pos) /*!< 0x00200000 */
30 mjames 3329 
#define FLASH_OBR_nRST_STOP                  FLASH_OBR_nRST_STOP_Msk           /*!< nRST_STOP */
3330 
#define FLASH_OBR_nRST_STDBY_Pos             (22U)                            
50 mjames 3331 
#define FLASH_OBR_nRST_STDBY_Msk             (0x1UL << FLASH_OBR_nRST_STDBY_Pos) /*!< 0x00400000 */
30 mjames 3332 
#define FLASH_OBR_nRST_STDBY                 FLASH_OBR_nRST_STDBY_Msk          /*!< nRST_STDBY */
3333 
#define FLASH_OBR_nRST_BFB2_Pos              (23U)                            
50 mjames 3334 
#define FLASH_OBR_nRST_BFB2_Msk              (0x1UL << FLASH_OBR_nRST_BFB2_Pos) /*!< 0x00800000 */
30 mjames 3335 
#define FLASH_OBR_nRST_BFB2                  FLASH_OBR_nRST_BFB2_Msk           /*!< BFB2 */
3336 
 
3337 
/******************  Bit definition for FLASH_WRPR register  ******************/
3338 
#define FLASH_WRPR1_WRP_Pos                  (0U)                              
50 mjames 3339 
#define FLASH_WRPR1_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR1_WRP_Pos) /*!< 0xFFFFFFFF */
30 mjames 3340 
#define FLASH_WRPR1_WRP                      FLASH_WRPR1_WRP_Msk               /*!< Write Protect sectors 0  to 31  */
3341 
#define FLASH_WRPR2_WRP_Pos                  (0U)                              
50 mjames 3342 
#define FLASH_WRPR2_WRP_Msk                  (0xFFFFUL << FLASH_WRPR2_WRP_Pos)  /*!< 0x0000FFFF */
30 mjames 3343 
#define FLASH_WRPR2_WRP                      FLASH_WRPR2_WRP_Msk               /*!< Write Protect sectors 32 to 47  */            
3344 
#define FLASH_WRPR3_WRP_Pos                  (0U)                              
50 mjames 3345 
#define FLASH_WRPR3_WRP_Msk                  (0xFFFFFFFFUL << FLASH_WRPR3_WRP_Pos) /*!< 0xFFFFFFFF */
30 mjames 3346 
#define FLASH_WRPR3_WRP                      FLASH_WRPR3_WRP_Msk               /*!< Write Protect sectors 64 to 95  */
3347 
#define FLASH_WRPR4_WRP_Pos                  (0U)                              
50 mjames 3348 
#define FLASH_WRPR4_WRP_Msk                  (0xFFFFUL << FLASH_WRPR4_WRP_Pos)  /*!< 0x0000FFFF */
30 mjames 3349 
#define FLASH_WRPR4_WRP                      FLASH_WRPR4_WRP_Msk               /*!< Write Protect sectors 96 to 111 */
3350 
 
3351 
/******************************************************************************/
3352 
/*                                                                            */
3353 
/*                            General Purpose I/O                             */
3354 
/*                                                                            */
3355 
/******************************************************************************/
3356 
/******************  Bits definition for GPIO_MODER register  *****************/
3357 
#define GPIO_MODER_MODER0_Pos                (0U)                              
50 mjames 3358 
#define GPIO_MODER_MODER0_Msk                (0x3UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000003 */
30 mjames 3359 
#define GPIO_MODER_MODER0                    GPIO_MODER_MODER0_Msk            
50 mjames 3360 
#define GPIO_MODER_MODER0_0                  (0x1UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000001 */
3361 
#define GPIO_MODER_MODER0_1                  (0x2UL << GPIO_MODER_MODER0_Pos)   /*!< 0x00000002 */
30 mjames 3362 
 
3363 
#define GPIO_MODER_MODER1_Pos                (2U)                              
50 mjames 3364 
#define GPIO_MODER_MODER1_Msk                (0x3UL << GPIO_MODER_MODER1_Pos)   /*!< 0x0000000C */
30 mjames 3365 
#define GPIO_MODER_MODER1                    GPIO_MODER_MODER1_Msk            
50 mjames 3366 
#define GPIO_MODER_MODER1_0                  (0x1UL << GPIO_MODER_MODER1_Pos)   /*!< 0x00000004 */
3367 
#define GPIO_MODER_MODER1_1                  (0x2UL << GPIO_MODER_MODER1_Pos)   /*!< 0x00000008 */
30 mjames 3368 
 
3369 
#define GPIO_MODER_MODER2_Pos                (4U)                              
50 mjames 3370 
#define GPIO_MODER_MODER2_Msk                (0x3UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000030 */
30 mjames 3371 
#define GPIO_MODER_MODER2                    GPIO_MODER_MODER2_Msk            
50 mjames 3372 
#define GPIO_MODER_MODER2_0                  (0x1UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000010 */
3373 
#define GPIO_MODER_MODER2_1                  (0x2UL << GPIO_MODER_MODER2_Pos)   /*!< 0x00000020 */
30 mjames 3374 
 
3375 
#define GPIO_MODER_MODER3_Pos                (6U)                              
50 mjames 3376 
#define GPIO_MODER_MODER3_Msk                (0x3UL << GPIO_MODER_MODER3_Pos)   /*!< 0x000000C0 */
30 mjames 3377 
#define GPIO_MODER_MODER3                    GPIO_MODER_MODER3_Msk            
50 mjames 3378 
#define GPIO_MODER_MODER3_0                  (0x1UL << GPIO_MODER_MODER3_Pos)   /*!< 0x00000040 */
3379 
#define GPIO_MODER_MODER3_1                  (0x2UL << GPIO_MODER_MODER3_Pos)   /*!< 0x00000080 */
30 mjames 3380 
 
3381 
#define GPIO_MODER_MODER4_Pos                (8U)                              
50 mjames 3382 
#define GPIO_MODER_MODER4_Msk                (0x3UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000300 */
30 mjames 3383 
#define GPIO_MODER_MODER4                    GPIO_MODER_MODER4_Msk            
50 mjames 3384 
#define GPIO_MODER_MODER4_0                  (0x1UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000100 */
3385 
#define GPIO_MODER_MODER4_1                  (0x2UL << GPIO_MODER_MODER4_Pos)   /*!< 0x00000200 */
30 mjames 3386 
 
3387 
#define GPIO_MODER_MODER5_Pos                (10U)                            
50 mjames 3388 
#define GPIO_MODER_MODER5_Msk                (0x3UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000C00 */
30 mjames 3389 
#define GPIO_MODER_MODER5                    GPIO_MODER_MODER5_Msk            
50 mjames 3390 
#define GPIO_MODER_MODER5_0                  (0x1UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000400 */
3391 
#define GPIO_MODER_MODER5_1                  (0x2UL << GPIO_MODER_MODER5_Pos)   /*!< 0x00000800 */
30 mjames 3392 
 
3393 
#define GPIO_MODER_MODER6_Pos                (12U)                            
50 mjames 3394 
#define GPIO_MODER_MODER6_Msk                (0x3UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00003000 */
30 mjames 3395 
#define GPIO_MODER_MODER6                    GPIO_MODER_MODER6_Msk            
50 mjames 3396 
#define GPIO_MODER_MODER6_0                  (0x1UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00001000 */
3397 
#define GPIO_MODER_MODER6_1                  (0x2UL << GPIO_MODER_MODER6_Pos)   /*!< 0x00002000 */
30 mjames 3398 
 
3399 
#define GPIO_MODER_MODER7_Pos                (14U)                            
50 mjames 3400 
#define GPIO_MODER_MODER7_Msk                (0x3UL << GPIO_MODER_MODER7_Pos)   /*!< 0x0000C000 */
30 mjames 3401 
#define GPIO_MODER_MODER7                    GPIO_MODER_MODER7_Msk            
50 mjames 3402 
#define GPIO_MODER_MODER7_0                  (0x1UL << GPIO_MODER_MODER7_Pos)   /*!< 0x00004000 */
3403 
#define GPIO_MODER_MODER7_1                  (0x2UL << GPIO_MODER_MODER7_Pos)   /*!< 0x00008000 */
30 mjames 3404 
 
3405 
#define GPIO_MODER_MODER8_Pos                (16U)                            
50 mjames 3406 
#define GPIO_MODER_MODER8_Msk                (0x3UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00030000 */
30 mjames 3407 
#define GPIO_MODER_MODER8                    GPIO_MODER_MODER8_Msk            
50 mjames 3408 
#define GPIO_MODER_MODER8_0                  (0x1UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00010000 */
3409 
#define GPIO_MODER_MODER8_1                  (0x2UL << GPIO_MODER_MODER8_Pos)   /*!< 0x00020000 */
30 mjames 3410 
 
3411 
#define GPIO_MODER_MODER9_Pos                (18U)                            
50 mjames 3412 
#define GPIO_MODER_MODER9_Msk                (0x3UL << GPIO_MODER_MODER9_Pos)   /*!< 0x000C0000 */
30 mjames 3413 
#define GPIO_MODER_MODER9                    GPIO_MODER_MODER9_Msk            
50 mjames 3414 
#define GPIO_MODER_MODER9_0                  (0x1UL << GPIO_MODER_MODER9_Pos)   /*!< 0x00040000 */
3415 
#define GPIO_MODER_MODER9_1                  (0x2UL << GPIO_MODER_MODER9_Pos)   /*!< 0x00080000 */
30 mjames 3416 
 
3417 
#define GPIO_MODER_MODER10_Pos               (20U)                            
50 mjames 3418 
#define GPIO_MODER_MODER10_Msk               (0x3UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00300000 */
30 mjames 3419 
#define GPIO_MODER_MODER10                   GPIO_MODER_MODER10_Msk            
50 mjames 3420 
#define GPIO_MODER_MODER10_0                 (0x1UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00100000 */
3421 
#define GPIO_MODER_MODER10_1                 (0x2UL << GPIO_MODER_MODER10_Pos)  /*!< 0x00200000 */
30 mjames 3422 
 
3423 
#define GPIO_MODER_MODER11_Pos               (22U)                            
50 mjames 3424 
#define GPIO_MODER_MODER11_Msk               (0x3UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00C00000 */
30 mjames 3425 
#define GPIO_MODER_MODER11                   GPIO_MODER_MODER11_Msk            
50 mjames 3426 
#define GPIO_MODER_MODER11_0                 (0x1UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00400000 */
3427 
#define GPIO_MODER_MODER11_1                 (0x2UL << GPIO_MODER_MODER11_Pos)  /*!< 0x00800000 */
30 mjames 3428 
 
3429 
#define GPIO_MODER_MODER12_Pos               (24U)                            
50 mjames 3430 
#define GPIO_MODER_MODER12_Msk               (0x3UL << GPIO_MODER_MODER12_Pos)  /*!< 0x03000000 */
30 mjames 3431 
#define GPIO_MODER_MODER12                   GPIO_MODER_MODER12_Msk            
50 mjames 3432 
#define GPIO_MODER_MODER12_0                 (0x1UL << GPIO_MODER_MODER12_Pos)  /*!< 0x01000000 */
3433 
#define GPIO_MODER_MODER12_1                 (0x2UL << GPIO_MODER_MODER12_Pos)  /*!< 0x02000000 */
30 mjames 3434 
 
3435 
#define GPIO_MODER_MODER13_Pos               (26U)                            
50 mjames 3436 
#define GPIO_MODER_MODER13_Msk               (0x3UL << GPIO_MODER_MODER13_Pos)  /*!< 0x0C000000 */
30 mjames 3437 
#define GPIO_MODER_MODER13                   GPIO_MODER_MODER13_Msk            
50 mjames 3438 
#define GPIO_MODER_MODER13_0                 (0x1UL << GPIO_MODER_MODER13_Pos)  /*!< 0x04000000 */
3439 
#define GPIO_MODER_MODER13_1                 (0x2UL << GPIO_MODER_MODER13_Pos)  /*!< 0x08000000 */
30 mjames 3440 
 
3441 
#define GPIO_MODER_MODER14_Pos               (28U)                            
50 mjames 3442 
#define GPIO_MODER_MODER14_Msk               (0x3UL << GPIO_MODER_MODER14_Pos)  /*!< 0x30000000 */
30 mjames 3443 
#define GPIO_MODER_MODER14                   GPIO_MODER_MODER14_Msk            
50 mjames 3444 
#define GPIO_MODER_MODER14_0                 (0x1UL << GPIO_MODER_MODER14_Pos)  /*!< 0x10000000 */
3445 
#define GPIO_MODER_MODER14_1                 (0x2UL << GPIO_MODER_MODER14_Pos)  /*!< 0x20000000 */
30 mjames 3446 
 
3447 
#define GPIO_MODER_MODER15_Pos               (30U)                            
50 mjames 3448 
#define GPIO_MODER_MODER15_Msk               (0x3UL << GPIO_MODER_MODER15_Pos)  /*!< 0xC0000000 */
30 mjames 3449 
#define GPIO_MODER_MODER15                   GPIO_MODER_MODER15_Msk            
50 mjames 3450 
#define GPIO_MODER_MODER15_0                 (0x1UL << GPIO_MODER_MODER15_Pos)  /*!< 0x40000000 */
3451 
#define GPIO_MODER_MODER15_1                 (0x2UL << GPIO_MODER_MODER15_Pos)  /*!< 0x80000000 */
30 mjames 3452 
 
3453 
/******************  Bits definition for GPIO_OTYPER register  ****************/
3454 
#define GPIO_OTYPER_OT_0                     (0x00000001U)                    
3455 
#define GPIO_OTYPER_OT_1                     (0x00000002U)                    
3456 
#define GPIO_OTYPER_OT_2                     (0x00000004U)                    
3457 
#define GPIO_OTYPER_OT_3                     (0x00000008U)                    
3458 
#define GPIO_OTYPER_OT_4                     (0x00000010U)                    
3459 
#define GPIO_OTYPER_OT_5                     (0x00000020U)                    
3460 
#define GPIO_OTYPER_OT_6                     (0x00000040U)                    
3461 
#define GPIO_OTYPER_OT_7                     (0x00000080U)                    
3462 
#define GPIO_OTYPER_OT_8                     (0x00000100U)                    
3463 
#define GPIO_OTYPER_OT_9                     (0x00000200U)                    
3464 
#define GPIO_OTYPER_OT_10                    (0x00000400U)                    
3465 
#define GPIO_OTYPER_OT_11                    (0x00000800U)                    
3466 
#define GPIO_OTYPER_OT_12                    (0x00001000U)                    
3467 
#define GPIO_OTYPER_OT_13                    (0x00002000U)                    
3468 
#define GPIO_OTYPER_OT_14                    (0x00004000U)                    
3469 
#define GPIO_OTYPER_OT_15                    (0x00008000U)                    
3470 
 
3471 
/******************  Bits definition for GPIO_OSPEEDR register  ***************/
3472 
#define GPIO_OSPEEDER_OSPEEDR0_Pos           (0U)                              
50 mjames 3473 
#define GPIO_OSPEEDER_OSPEEDR0_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000003 */
30 mjames 3474 
#define GPIO_OSPEEDER_OSPEEDR0               GPIO_OSPEEDER_OSPEEDR0_Msk        
50 mjames 3475 
#define GPIO_OSPEEDER_OSPEEDR0_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000001 */
3476 
#define GPIO_OSPEEDER_OSPEEDR0_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR0_Pos) /*!< 0x00000002 */
30 mjames 3477 
 
3478 
#define GPIO_OSPEEDER_OSPEEDR1_Pos           (2U)                              
50 mjames 3479 
#define GPIO_OSPEEDER_OSPEEDR1_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x0000000C */
30 mjames 3480 
#define GPIO_OSPEEDER_OSPEEDR1               GPIO_OSPEEDER_OSPEEDR1_Msk        
50 mjames 3481 
#define GPIO_OSPEEDER_OSPEEDR1_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000004 */
3482 
#define GPIO_OSPEEDER_OSPEEDR1_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR1_Pos) /*!< 0x00000008 */
30 mjames 3483 
 
3484 
#define GPIO_OSPEEDER_OSPEEDR2_Pos           (4U)                              
50 mjames 3485 
#define GPIO_OSPEEDER_OSPEEDR2_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000030 */
30 mjames 3486 
#define GPIO_OSPEEDER_OSPEEDR2               GPIO_OSPEEDER_OSPEEDR2_Msk        
50 mjames 3487 
#define GPIO_OSPEEDER_OSPEEDR2_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000010 */
3488 
#define GPIO_OSPEEDER_OSPEEDR2_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR2_Pos) /*!< 0x00000020 */
30 mjames 3489 
 
3490 
#define GPIO_OSPEEDER_OSPEEDR3_Pos           (6U)                              
50 mjames 3491 
#define GPIO_OSPEEDER_OSPEEDR3_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x000000C0 */
30 mjames 3492 
#define GPIO_OSPEEDER_OSPEEDR3               GPIO_OSPEEDER_OSPEEDR3_Msk        
50 mjames 3493 
#define GPIO_OSPEEDER_OSPEEDR3_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000040 */
3494 
#define GPIO_OSPEEDER_OSPEEDR3_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR3_Pos) /*!< 0x00000080 */
30 mjames 3495 
 
3496 
#define GPIO_OSPEEDER_OSPEEDR4_Pos           (8U)                              
50 mjames 3497 
#define GPIO_OSPEEDER_OSPEEDR4_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000300 */
30 mjames 3498 
#define GPIO_OSPEEDER_OSPEEDR4               GPIO_OSPEEDER_OSPEEDR4_Msk        
50 mjames 3499 
#define GPIO_OSPEEDER_OSPEEDR4_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000100 */
3500 
#define GPIO_OSPEEDER_OSPEEDR4_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR4_Pos) /*!< 0x00000200 */
30 mjames 3501 
 
3502 
#define GPIO_OSPEEDER_OSPEEDR5_Pos           (10U)                            
50 mjames 3503 
#define GPIO_OSPEEDER_OSPEEDR5_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000C00 */
30 mjames 3504 
#define GPIO_OSPEEDER_OSPEEDR5               GPIO_OSPEEDER_OSPEEDR5_Msk        
50 mjames 3505 
#define GPIO_OSPEEDER_OSPEEDR5_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000400 */
3506 
#define GPIO_OSPEEDER_OSPEEDR5_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR5_Pos) /*!< 0x00000800 */
30 mjames 3507 
 
3508 
#define GPIO_OSPEEDER_OSPEEDR6_Pos           (12U)                            
50 mjames 3509 
#define GPIO_OSPEEDER_OSPEEDR6_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00003000 */
30 mjames 3510 
#define GPIO_OSPEEDER_OSPEEDR6               GPIO_OSPEEDER_OSPEEDR6_Msk        
50 mjames 3511 
#define GPIO_OSPEEDER_OSPEEDR6_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00001000 */
3512 
#define GPIO_OSPEEDER_OSPEEDR6_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR6_Pos) /*!< 0x00002000 */
30 mjames 3513 
 
3514 
#define GPIO_OSPEEDER_OSPEEDR7_Pos           (14U)                            
50 mjames 3515 
#define GPIO_OSPEEDER_OSPEEDR7_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x0000C000 */
30 mjames 3516 
#define GPIO_OSPEEDER_OSPEEDR7               GPIO_OSPEEDER_OSPEEDR7_Msk        
50 mjames 3517 
#define GPIO_OSPEEDER_OSPEEDR7_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00004000 */
3518 
#define GPIO_OSPEEDER_OSPEEDR7_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR7_Pos) /*!< 0x00008000 */
30 mjames 3519 
 
3520 
#define GPIO_OSPEEDER_OSPEEDR8_Pos           (16U)                            
50 mjames 3521 
#define GPIO_OSPEEDER_OSPEEDR8_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00030000 */
30 mjames 3522 
#define GPIO_OSPEEDER_OSPEEDR8               GPIO_OSPEEDER_OSPEEDR8_Msk        
50 mjames 3523 
#define GPIO_OSPEEDER_OSPEEDR8_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00010000 */
3524 
#define GPIO_OSPEEDER_OSPEEDR8_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR8_Pos) /*!< 0x00020000 */
30 mjames 3525 
 
3526 
#define GPIO_OSPEEDER_OSPEEDR9_Pos           (18U)                            
50 mjames 3527 
#define GPIO_OSPEEDER_OSPEEDR9_Msk           (0x3UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x000C0000 */
30 mjames 3528 
#define GPIO_OSPEEDER_OSPEEDR9               GPIO_OSPEEDER_OSPEEDR9_Msk        
50 mjames 3529 
#define GPIO_OSPEEDER_OSPEEDR9_0             (0x1UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00040000 */
3530 
#define GPIO_OSPEEDER_OSPEEDR9_1             (0x2UL << GPIO_OSPEEDER_OSPEEDR9_Pos) /*!< 0x00080000 */
30 mjames 3531 
 
3532 
#define GPIO_OSPEEDER_OSPEEDR10_Pos          (20U)                            
50 mjames 3533 
#define GPIO_OSPEEDER_OSPEEDR10_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00300000 */
30 mjames 3534 
#define GPIO_OSPEEDER_OSPEEDR10              GPIO_OSPEEDER_OSPEEDR10_Msk      
50 mjames 3535 
#define GPIO_OSPEEDER_OSPEEDR10_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00100000 */
3536 
#define GPIO_OSPEEDER_OSPEEDR10_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR10_Pos) /*!< 0x00200000 */
30 mjames 3537 
 
3538 
#define GPIO_OSPEEDER_OSPEEDR11_Pos          (22U)                            
50 mjames 3539 
#define GPIO_OSPEEDER_OSPEEDR11_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00C00000 */
30 mjames 3540 
#define GPIO_OSPEEDER_OSPEEDR11              GPIO_OSPEEDER_OSPEEDR11_Msk      
50 mjames 3541 
#define GPIO_OSPEEDER_OSPEEDR11_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00400000 */
3542 
#define GPIO_OSPEEDER_OSPEEDR11_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR11_Pos) /*!< 0x00800000 */
30 mjames 3543 
 
3544 
#define GPIO_OSPEEDER_OSPEEDR12_Pos          (24U)                            
50 mjames 3545 
#define GPIO_OSPEEDER_OSPEEDR12_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x03000000 */
30 mjames 3546 
#define GPIO_OSPEEDER_OSPEEDR12              GPIO_OSPEEDER_OSPEEDR12_Msk      
50 mjames 3547 
#define GPIO_OSPEEDER_OSPEEDR12_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x01000000 */
3548 
#define GPIO_OSPEEDER_OSPEEDR12_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR12_Pos) /*!< 0x02000000 */
30 mjames 3549 
 
3550 
#define GPIO_OSPEEDER_OSPEEDR13_Pos          (26U)                            
50 mjames 3551 
#define GPIO_OSPEEDER_OSPEEDR13_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x0C000000 */
30 mjames 3552 
#define GPIO_OSPEEDER_OSPEEDR13              GPIO_OSPEEDER_OSPEEDR13_Msk      
50 mjames 3553 
#define GPIO_OSPEEDER_OSPEEDR13_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x04000000 */
3554 
#define GPIO_OSPEEDER_OSPEEDR13_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR13_Pos) /*!< 0x08000000 */
30 mjames 3555 
 
3556 
#define GPIO_OSPEEDER_OSPEEDR14_Pos          (28U)                            
50 mjames 3557 
#define GPIO_OSPEEDER_OSPEEDR14_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x30000000 */
30 mjames 3558 
#define GPIO_OSPEEDER_OSPEEDR14              GPIO_OSPEEDER_OSPEEDR14_Msk      
50 mjames 3559 
#define GPIO_OSPEEDER_OSPEEDR14_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x10000000 */
3560 
#define GPIO_OSPEEDER_OSPEEDR14_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR14_Pos) /*!< 0x20000000 */
30 mjames 3561 
 
3562 
#define GPIO_OSPEEDER_OSPEEDR15_Pos          (30U)                            
50 mjames 3563 
#define GPIO_OSPEEDER_OSPEEDR15_Msk          (0x3UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0xC0000000 */
30 mjames 3564 
#define GPIO_OSPEEDER_OSPEEDR15              GPIO_OSPEEDER_OSPEEDR15_Msk      
50 mjames 3565 
#define GPIO_OSPEEDER_OSPEEDR15_0            (0x1UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x40000000 */
3566 
#define GPIO_OSPEEDER_OSPEEDR15_1            (0x2UL << GPIO_OSPEEDER_OSPEEDR15_Pos) /*!< 0x80000000 */
30 mjames 3567 
 
3568 
/******************  Bits definition for GPIO_PUPDR register  *****************/
3569 
#define GPIO_PUPDR_PUPDR0_Pos                (0U)                              
50 mjames 3570 
#define GPIO_PUPDR_PUPDR0_Msk                (0x3UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000003 */
30 mjames 3571 
#define GPIO_PUPDR_PUPDR0                    GPIO_PUPDR_PUPDR0_Msk            
50 mjames 3572 
#define GPIO_PUPDR_PUPDR0_0                  (0x1UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000001 */
3573 
#define GPIO_PUPDR_PUPDR0_1                  (0x2UL << GPIO_PUPDR_PUPDR0_Pos)   /*!< 0x00000002 */
30 mjames 3574 
 
3575 
#define GPIO_PUPDR_PUPDR1_Pos                (2U)                              
50 mjames 3576 
#define GPIO_PUPDR_PUPDR1_Msk                (0x3UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x0000000C */
30 mjames 3577 
#define GPIO_PUPDR_PUPDR1                    GPIO_PUPDR_PUPDR1_Msk            
50 mjames 3578 
#define GPIO_PUPDR_PUPDR1_0                  (0x1UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000004 */
3579 
#define GPIO_PUPDR_PUPDR1_1                  (0x2UL << GPIO_PUPDR_PUPDR1_Pos)   /*!< 0x00000008 */
30 mjames 3580 
 
3581 
#define GPIO_PUPDR_PUPDR2_Pos                (4U)                              
50 mjames 3582 
#define GPIO_PUPDR_PUPDR2_Msk                (0x3UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000030 */
30 mjames 3583 
#define GPIO_PUPDR_PUPDR2                    GPIO_PUPDR_PUPDR2_Msk            
50 mjames 3584 
#define GPIO_PUPDR_PUPDR2_0                  (0x1UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000010 */
3585 
#define GPIO_PUPDR_PUPDR2_1                  (0x2UL << GPIO_PUPDR_PUPDR2_Pos)   /*!< 0x00000020 */
30 mjames 3586 
 
3587 
#define GPIO_PUPDR_PUPDR3_Pos                (6U)                              
50 mjames 3588 
#define GPIO_PUPDR_PUPDR3_Msk                (0x3UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x000000C0 */
30 mjames 3589 
#define GPIO_PUPDR_PUPDR3                    GPIO_PUPDR_PUPDR3_Msk            
50 mjames 3590 
#define GPIO_PUPDR_PUPDR3_0                  (0x1UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000040 */
3591 
#define GPIO_PUPDR_PUPDR3_1                  (0x2UL << GPIO_PUPDR_PUPDR3_Pos)   /*!< 0x00000080 */
30 mjames 3592 
 
3593 
#define GPIO_PUPDR_PUPDR4_Pos                (8U)                              
50 mjames 3594 
#define GPIO_PUPDR_PUPDR4_Msk                (0x3UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000300 */
30 mjames 3595 
#define GPIO_PUPDR_PUPDR4                    GPIO_PUPDR_PUPDR4_Msk            
50 mjames 3596 
#define GPIO_PUPDR_PUPDR4_0                  (0x1UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000100 */
3597 
#define GPIO_PUPDR_PUPDR4_1                  (0x2UL << GPIO_PUPDR_PUPDR4_Pos)   /*!< 0x00000200 */
30 mjames 3598 
 
3599 
#define GPIO_PUPDR_PUPDR5_Pos                (10U)                            
50 mjames 3600 
#define GPIO_PUPDR_PUPDR5_Msk                (0x3UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000C00 */
30 mjames 3601 
#define GPIO_PUPDR_PUPDR5                    GPIO_PUPDR_PUPDR5_Msk            
50 mjames 3602 
#define GPIO_PUPDR_PUPDR5_0                  (0x1UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000400 */
3603 
#define GPIO_PUPDR_PUPDR5_1                  (0x2UL << GPIO_PUPDR_PUPDR5_Pos)   /*!< 0x00000800 */
30 mjames 3604 
 
3605 
#define GPIO_PUPDR_PUPDR6_Pos                (12U)                            
50 mjames 3606 
#define GPIO_PUPDR_PUPDR6_Msk                (0x3UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00003000 */
30 mjames 3607 
#define GPIO_PUPDR_PUPDR6                    GPIO_PUPDR_PUPDR6_Msk            
50 mjames 3608 
#define GPIO_PUPDR_PUPDR6_0                  (0x1UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00001000 */
3609 
#define GPIO_PUPDR_PUPDR6_1                  (0x2UL << GPIO_PUPDR_PUPDR6_Pos)   /*!< 0x00002000 */
30 mjames 3610 
 
3611 
#define GPIO_PUPDR_PUPDR7_Pos                (14U)                            
50 mjames 3612 
#define GPIO_PUPDR_PUPDR7_Msk                (0x3UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x0000C000 */
30 mjames 3613 
#define GPIO_PUPDR_PUPDR7                    GPIO_PUPDR_PUPDR7_Msk            
50 mjames 3614 
#define GPIO_PUPDR_PUPDR7_0                  (0x1UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00004000 */
3615 
#define GPIO_PUPDR_PUPDR7_1                  (0x2UL << GPIO_PUPDR_PUPDR7_Pos)   /*!< 0x00008000 */
30 mjames 3616 
 
3617 
#define GPIO_PUPDR_PUPDR8_Pos                (16U)                            
50 mjames 3618 
#define GPIO_PUPDR_PUPDR8_Msk                (0x3UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00030000 */
30 mjames 3619 
#define GPIO_PUPDR_PUPDR8                    GPIO_PUPDR_PUPDR8_Msk            
50 mjames 3620 
#define GPIO_PUPDR_PUPDR8_0                  (0x1UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00010000 */
3621 
#define GPIO_PUPDR_PUPDR8_1                  (0x2UL << GPIO_PUPDR_PUPDR8_Pos)   /*!< 0x00020000 */
30 mjames 3622 
 
3623 
#define GPIO_PUPDR_PUPDR9_Pos                (18U)                            
50 mjames 3624 
#define GPIO_PUPDR_PUPDR9_Msk                (0x3UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x000C0000 */
30 mjames 3625 
#define GPIO_PUPDR_PUPDR9                    GPIO_PUPDR_PUPDR9_Msk            
50 mjames 3626 
#define GPIO_PUPDR_PUPDR9_0                  (0x1UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00040000 */
3627 
#define GPIO_PUPDR_PUPDR9_1                  (0x2UL << GPIO_PUPDR_PUPDR9_Pos)   /*!< 0x00080000 */
30 mjames 3628 
 
3629 
#define GPIO_PUPDR_PUPDR10_Pos               (20U)                            
50 mjames 3630 
#define GPIO_PUPDR_PUPDR10_Msk               (0x3UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00300000 */
30 mjames 3631 
#define GPIO_PUPDR_PUPDR10                   GPIO_PUPDR_PUPDR10_Msk            
50 mjames 3632 
#define GPIO_PUPDR_PUPDR10_0                 (0x1UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00100000 */
3633 
#define GPIO_PUPDR_PUPDR10_1                 (0x2UL << GPIO_PUPDR_PUPDR10_Pos)  /*!< 0x00200000 */
30 mjames 3634 
 
3635 
#define GPIO_PUPDR_PUPDR11_Pos               (22U)                            
50 mjames 3636 
#define GPIO_PUPDR_PUPDR11_Msk               (0x3UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00C00000 */
30 mjames 3637 
#define GPIO_PUPDR_PUPDR11                   GPIO_PUPDR_PUPDR11_Msk            
50 mjames 3638 
#define GPIO_PUPDR_PUPDR11_0                 (0x1UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00400000 */
3639 
#define GPIO_PUPDR_PUPDR11_1                 (0x2UL << GPIO_PUPDR_PUPDR11_Pos)  /*!< 0x00800000 */
30 mjames 3640 
 
3641 
#define GPIO_PUPDR_PUPDR12_Pos               (24U)                            
50 mjames 3642 
#define GPIO_PUPDR_PUPDR12_Msk               (0x3UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x03000000 */
30 mjames 3643 
#define GPIO_PUPDR_PUPDR12                   GPIO_PUPDR_PUPDR12_Msk            
50 mjames 3644 
#define GPIO_PUPDR_PUPDR12_0                 (0x1UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x01000000 */
3645 
#define GPIO_PUPDR_PUPDR12_1                 (0x2UL << GPIO_PUPDR_PUPDR12_Pos)  /*!< 0x02000000 */
30 mjames 3646 
 
3647 
#define GPIO_PUPDR_PUPDR13_Pos               (26U)                            
50 mjames 3648 
#define GPIO_PUPDR_PUPDR13_Msk               (0x3UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x0C000000 */
30 mjames 3649 
#define GPIO_PUPDR_PUPDR13                   GPIO_PUPDR_PUPDR13_Msk            
50 mjames 3650 
#define GPIO_PUPDR_PUPDR13_0                 (0x1UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x04000000 */
3651 
#define GPIO_PUPDR_PUPDR13_1                 (0x2UL << GPIO_PUPDR_PUPDR13_Pos)  /*!< 0x08000000 */
30 mjames 3652 
 
3653 
#define GPIO_PUPDR_PUPDR14_Pos               (28U)                            
50 mjames 3654 
#define GPIO_PUPDR_PUPDR14_Msk               (0x3UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x30000000 */
30 mjames 3655 
#define GPIO_PUPDR_PUPDR14                   GPIO_PUPDR_PUPDR14_Msk            
50 mjames 3656 
#define GPIO_PUPDR_PUPDR14_0                 (0x1UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x10000000 */
3657 
#define GPIO_PUPDR_PUPDR14_1                 (0x2UL << GPIO_PUPDR_PUPDR14_Pos)  /*!< 0x20000000 */
30 mjames 3658 
#define GPIO_PUPDR_PUPDR15_Pos               (30U)                            
50 mjames 3659 
#define GPIO_PUPDR_PUPDR15_Msk               (0x3UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0xC0000000 */
30 mjames 3660 
#define GPIO_PUPDR_PUPDR15                   GPIO_PUPDR_PUPDR15_Msk            
50 mjames 3661 
#define GPIO_PUPDR_PUPDR15_0                 (0x1UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x40000000 */
3662 
#define GPIO_PUPDR_PUPDR15_1                 (0x2UL << GPIO_PUPDR_PUPDR15_Pos)  /*!< 0x80000000 */
30 mjames 3663 
 
3664 
/******************  Bits definition for GPIO_IDR register  *******************/
3665 
#define GPIO_IDR_IDR_0                       (0x00000001U)                    
3666 
#define GPIO_IDR_IDR_1                       (0x00000002U)                    
3667 
#define GPIO_IDR_IDR_2                       (0x00000004U)                    
3668 
#define GPIO_IDR_IDR_3                       (0x00000008U)                    
3669 
#define GPIO_IDR_IDR_4                       (0x00000010U)                    
3670 
#define GPIO_IDR_IDR_5                       (0x00000020U)                    
3671 
#define GPIO_IDR_IDR_6                       (0x00000040U)                    
3672 
#define GPIO_IDR_IDR_7                       (0x00000080U)                    
3673 
#define GPIO_IDR_IDR_8                       (0x00000100U)                    
3674 
#define GPIO_IDR_IDR_9                       (0x00000200U)                    
3675 
#define GPIO_IDR_IDR_10                      (0x00000400U)                    
3676 
#define GPIO_IDR_IDR_11                      (0x00000800U)                    
3677 
#define GPIO_IDR_IDR_12                      (0x00001000U)                    
3678 
#define GPIO_IDR_IDR_13                      (0x00002000U)                    
3679 
#define GPIO_IDR_IDR_14                      (0x00004000U)                    
3680 
#define GPIO_IDR_IDR_15                      (0x00008000U)                    
3681 
 
3682 
/******************  Bits definition for GPIO_ODR register  *******************/
3683 
#define GPIO_ODR_ODR_0                       (0x00000001U)                    
3684 
#define GPIO_ODR_ODR_1                       (0x00000002U)                    
3685 
#define GPIO_ODR_ODR_2                       (0x00000004U)                    
3686 
#define GPIO_ODR_ODR_3                       (0x00000008U)                    
3687 
#define GPIO_ODR_ODR_4                       (0x00000010U)                    
3688 
#define GPIO_ODR_ODR_5                       (0x00000020U)                    
3689 
#define GPIO_ODR_ODR_6                       (0x00000040U)                    
3690 
#define GPIO_ODR_ODR_7                       (0x00000080U)                    
3691 
#define GPIO_ODR_ODR_8                       (0x00000100U)                    
3692 
#define GPIO_ODR_ODR_9                       (0x00000200U)                    
3693 
#define GPIO_ODR_ODR_10                      (0x00000400U)                    
3694 
#define GPIO_ODR_ODR_11                      (0x00000800U)                    
3695 
#define GPIO_ODR_ODR_12                      (0x00001000U)                    
3696 
#define GPIO_ODR_ODR_13                      (0x00002000U)                    
3697 
#define GPIO_ODR_ODR_14                      (0x00004000U)                    
3698 
#define GPIO_ODR_ODR_15                      (0x00008000U)                    
3699 
 
3700 
/******************  Bits definition for GPIO_BSRR register  ******************/
3701 
#define GPIO_BSRR_BS_0                       (0x00000001U)                    
3702 
#define GPIO_BSRR_BS_1                       (0x00000002U)                    
3703 
#define GPIO_BSRR_BS_2                       (0x00000004U)                    
3704 
#define GPIO_BSRR_BS_3                       (0x00000008U)                    
3705 
#define GPIO_BSRR_BS_4                       (0x00000010U)                    
3706 
#define GPIO_BSRR_BS_5                       (0x00000020U)                    
3707 
#define GPIO_BSRR_BS_6                       (0x00000040U)                    
3708 
#define GPIO_BSRR_BS_7                       (0x00000080U)                    
3709 
#define GPIO_BSRR_BS_8                       (0x00000100U)                    
3710 
#define GPIO_BSRR_BS_9                       (0x00000200U)                    
3711 
#define GPIO_BSRR_BS_10                      (0x00000400U)                    
3712 
#define GPIO_BSRR_BS_11                      (0x00000800U)                    
3713 
#define GPIO_BSRR_BS_12                      (0x00001000U)                    
3714 
#define GPIO_BSRR_BS_13                      (0x00002000U)                    
3715 
#define GPIO_BSRR_BS_14                      (0x00004000U)                    
3716 
#define GPIO_BSRR_BS_15                      (0x00008000U)                    
3717 
#define GPIO_BSRR_BR_0                       (0x00010000U)                    
3718 
#define GPIO_BSRR_BR_1                       (0x00020000U)                    
3719 
#define GPIO_BSRR_BR_2                       (0x00040000U)                    
3720 
#define GPIO_BSRR_BR_3                       (0x00080000U)                    
3721 
#define GPIO_BSRR_BR_4                       (0x00100000U)                    
3722 
#define GPIO_BSRR_BR_5                       (0x00200000U)                    
3723 
#define GPIO_BSRR_BR_6                       (0x00400000U)                    
3724 
#define GPIO_BSRR_BR_7                       (0x00800000U)                    
3725 
#define GPIO_BSRR_BR_8                       (0x01000000U)                    
3726 
#define GPIO_BSRR_BR_9                       (0x02000000U)                    
3727 
#define GPIO_BSRR_BR_10                      (0x04000000U)                    
3728 
#define GPIO_BSRR_BR_11                      (0x08000000U)                    
3729 
#define GPIO_BSRR_BR_12                      (0x10000000U)                    
3730 
#define GPIO_BSRR_BR_13                      (0x20000000U)                    
3731 
#define GPIO_BSRR_BR_14                      (0x40000000U)                    
3732 
#define GPIO_BSRR_BR_15                      (0x80000000U)                    
3733 
 
3734 
/****************** Bit definition for GPIO_LCKR register  ********************/
3735 
#define GPIO_LCKR_LCK0_Pos                   (0U)                              
50 mjames 3736 
#define GPIO_LCKR_LCK0_Msk                   (0x1UL << GPIO_LCKR_LCK0_Pos)      /*!< 0x00000001 */
30 mjames 3737 
#define GPIO_LCKR_LCK0                       GPIO_LCKR_LCK0_Msk                
3738 
#define GPIO_LCKR_LCK1_Pos                   (1U)                              
50 mjames 3739 
#define GPIO_LCKR_LCK1_Msk                   (0x1UL << GPIO_LCKR_LCK1_Pos)      /*!< 0x00000002 */
30 mjames 3740 
#define GPIO_LCKR_LCK1                       GPIO_LCKR_LCK1_Msk                
3741 
#define GPIO_LCKR_LCK2_Pos                   (2U)                              
50 mjames 3742 
#define GPIO_LCKR_LCK2_Msk                   (0x1UL << GPIO_LCKR_LCK2_Pos)      /*!< 0x00000004 */
30 mjames 3743 
#define GPIO_LCKR_LCK2                       GPIO_LCKR_LCK2_Msk                
3744 
#define GPIO_LCKR_LCK3_Pos                   (3U)                              
50 mjames 3745 
#define GPIO_LCKR_LCK3_Msk                   (0x1UL << GPIO_LCKR_LCK3_Pos)      /*!< 0x00000008 */
30 mjames 3746 
#define GPIO_LCKR_LCK3                       GPIO_LCKR_LCK3_Msk                
3747 
#define GPIO_LCKR_LCK4_Pos                   (4U)                              
50 mjames 3748 
#define GPIO_LCKR_LCK4_Msk                   (0x1UL << GPIO_LCKR_LCK4_Pos)      /*!< 0x00000010 */
30 mjames 3749 
#define GPIO_LCKR_LCK4                       GPIO_LCKR_LCK4_Msk                
3750 
#define GPIO_LCKR_LCK5_Pos                   (5U)                              
50 mjames 3751 
#define GPIO_LCKR_LCK5_Msk                   (0x1UL << GPIO_LCKR_LCK5_Pos)      /*!< 0x00000020 */
30 mjames 3752 
#define GPIO_LCKR_LCK5                       GPIO_LCKR_LCK5_Msk                
3753 
#define GPIO_LCKR_LCK6_Pos                   (6U)                              
50 mjames 3754 
#define GPIO_LCKR_LCK6_Msk                   (0x1UL << GPIO_LCKR_LCK6_Pos)      /*!< 0x00000040 */
30 mjames 3755 
#define GPIO_LCKR_LCK6                       GPIO_LCKR_LCK6_Msk                
3756 
#define GPIO_LCKR_LCK7_Pos                   (7U)                              
50 mjames 3757 
#define GPIO_LCKR_LCK7_Msk                   (0x1UL << GPIO_LCKR_LCK7_Pos)      /*!< 0x00000080 */
30 mjames 3758 
#define GPIO_LCKR_LCK7                       GPIO_LCKR_LCK7_Msk                
3759 
#define GPIO_LCKR_LCK8_Pos                   (8U)                              
50 mjames 3760 
#define GPIO_LCKR_LCK8_Msk                   (0x1UL << GPIO_LCKR_LCK8_Pos)      /*!< 0x00000100 */
30 mjames 3761 
#define GPIO_LCKR_LCK8                       GPIO_LCKR_LCK8_Msk                
3762 
#define GPIO_LCKR_LCK9_Pos                   (9U)                              
50 mjames 3763 
#define GPIO_LCKR_LCK9_Msk                   (0x1UL << GPIO_LCKR_LCK9_Pos)      /*!< 0x00000200 */
30 mjames 3764 
#define GPIO_LCKR_LCK9                       GPIO_LCKR_LCK9_Msk                
3765 
#define GPIO_LCKR_LCK10_Pos                  (10U)                            
50 mjames 3766 
#define GPIO_LCKR_LCK10_Msk                  (0x1UL << GPIO_LCKR_LCK10_Pos)     /*!< 0x00000400 */
30 mjames 3767 
#define GPIO_LCKR_LCK10                      GPIO_LCKR_LCK10_Msk              
3768 
#define GPIO_LCKR_LCK11_Pos                  (11U)                            
50 mjames 3769 
#define GPIO_LCKR_LCK11_Msk                  (0x1UL << GPIO_LCKR_LCK11_Pos)     /*!< 0x00000800 */
30 mjames 3770 
#define GPIO_LCKR_LCK11                      GPIO_LCKR_LCK11_Msk              
3771 
#define GPIO_LCKR_LCK12_Pos                  (12U)                            
50 mjames 3772 
#define GPIO_LCKR_LCK12_Msk                  (0x1UL << GPIO_LCKR_LCK12_Pos)     /*!< 0x00001000 */
30 mjames 3773 
#define GPIO_LCKR_LCK12                      GPIO_LCKR_LCK12_Msk              
3774 
#define GPIO_LCKR_LCK13_Pos                  (13U)                            
50 mjames 3775 
#define GPIO_LCKR_LCK13_Msk                  (0x1UL << GPIO_LCKR_LCK13_Pos)     /*!< 0x00002000 */
30 mjames 3776 
#define GPIO_LCKR_LCK13                      GPIO_LCKR_LCK13_Msk              
3777 
#define GPIO_LCKR_LCK14_Pos                  (14U)                            
50 mjames 3778 
#define GPIO_LCKR_LCK14_Msk                  (0x1UL << GPIO_LCKR_LCK14_Pos)     /*!< 0x00004000 */
30 mjames 3779 
#define GPIO_LCKR_LCK14                      GPIO_LCKR_LCK14_Msk              
3780 
#define GPIO_LCKR_LCK15_Pos                  (15U)                            
50 mjames 3781 
#define GPIO_LCKR_LCK15_Msk                  (0x1UL << GPIO_LCKR_LCK15_Pos)     /*!< 0x00008000 */
30 mjames 3782 
#define GPIO_LCKR_LCK15                      GPIO_LCKR_LCK15_Msk              
3783 
#define GPIO_LCKR_LCKK_Pos                   (16U)                            
50 mjames 3784 
#define GPIO_LCKR_LCKK_Msk                   (0x1UL << GPIO_LCKR_LCKK_Pos)      /*!< 0x00010000 */
30 mjames 3785 
#define GPIO_LCKR_LCKK                       GPIO_LCKR_LCKK_Msk                
3786 
 
3787 
/****************** Bit definition for GPIO_AFRL register  ********************/
50 mjames 3788 
#define GPIO_AFRL_AFSEL0_Pos                  (0U)                              
3789 
#define GPIO_AFRL_AFSEL0_Msk                  (0xFUL << GPIO_AFRL_AFSEL0_Pos)     /*!< 0x0000000F */
3790 
#define GPIO_AFRL_AFSEL0                      GPIO_AFRL_AFSEL0_Msk              
3791 
#define GPIO_AFRL_AFSEL1_Pos                  (4U)                              
3792 
#define GPIO_AFRL_AFSEL1_Msk                  (0xFUL << GPIO_AFRL_AFSEL1_Pos)     /*!< 0x000000F0 */
3793 
#define GPIO_AFRL_AFSEL1                      GPIO_AFRL_AFSEL1_Msk              
3794 
#define GPIO_AFRL_AFSEL2_Pos                  (8U)                              
3795 
#define GPIO_AFRL_AFSEL2_Msk                  (0xFUL << GPIO_AFRL_AFSEL2_Pos)     /*!< 0x00000F00 */
3796 
#define GPIO_AFRL_AFSEL2                      GPIO_AFRL_AFSEL2_Msk              
3797 
#define GPIO_AFRL_AFSEL3_Pos                  (12U)                            
3798 
#define GPIO_AFRL_AFSEL3_Msk                  (0xFUL << GPIO_AFRL_AFSEL3_Pos)     /*!< 0x0000F000 */
3799 
#define GPIO_AFRL_AFSEL3                      GPIO_AFRL_AFSEL3_Msk              
3800 
#define GPIO_AFRL_AFSEL4_Pos                  (16U)                            
3801 
#define GPIO_AFRL_AFSEL4_Msk                  (0xFUL << GPIO_AFRL_AFSEL4_Pos)     /*!< 0x000F0000 */
3802 
#define GPIO_AFRL_AFSEL4                      GPIO_AFRL_AFSEL4_Msk              
3803 
#define GPIO_AFRL_AFSEL5_Pos                  (20U)                            
3804 
#define GPIO_AFRL_AFSEL5_Msk                  (0xFUL << GPIO_AFRL_AFSEL5_Pos)     /*!< 0x00F00000 */
3805 
#define GPIO_AFRL_AFSEL5                      GPIO_AFRL_AFSEL5_Msk              
3806 
#define GPIO_AFRL_AFSEL6_Pos                  (24U)                            
3807 
#define GPIO_AFRL_AFSEL6_Msk                  (0xFUL << GPIO_AFRL_AFSEL6_Pos)     /*!< 0x0F000000 */
3808 
#define GPIO_AFRL_AFSEL6                      GPIO_AFRL_AFSEL6_Msk              
3809 
#define GPIO_AFRL_AFSEL7_Pos                  (28U)                            
3810 
#define GPIO_AFRL_AFSEL7_Msk                  (0xFUL << GPIO_AFRL_AFSEL7_Pos)     /*!< 0xF0000000 */
3811 
#define GPIO_AFRL_AFSEL7                      GPIO_AFRL_AFSEL7_Msk              
30 mjames 3812 
 
3813 
/****************** Bit definition for GPIO_AFRH register  ********************/
50 mjames 3814 
#define GPIO_AFRH_AFSEL8_Pos                  (0U)                              
3815 
#define GPIO_AFRH_AFSEL8_Msk                  (0xFUL << GPIO_AFRH_AFSEL8_Pos)     /*!< 0x0000000F */
3816 
#define GPIO_AFRH_AFSEL8                      GPIO_AFRH_AFSEL8_Msk              
3817 
#define GPIO_AFRH_AFSEL9_Pos                  (4U)                              
3818 
#define GPIO_AFRH_AFSEL9_Msk                  (0xFUL << GPIO_AFRH_AFSEL9_Pos)     /*!< 0x000000F0 */
3819 
#define GPIO_AFRH_AFSEL9                      GPIO_AFRH_AFSEL9_Msk              
3820 
#define GPIO_AFRH_AFSEL10_Pos                  (8U)                              
3821 
#define GPIO_AFRH_AFSEL10_Msk                  (0xFUL << GPIO_AFRH_AFSEL10_Pos)     /*!< 0x00000F00 */
3822 
#define GPIO_AFRH_AFSEL10                      GPIO_AFRH_AFSEL10_Msk              
3823 
#define GPIO_AFRH_AFSEL11_Pos                  (12U)                            
3824 
#define GPIO_AFRH_AFSEL11_Msk                  (0xFUL << GPIO_AFRH_AFSEL11_Pos)     /*!< 0x0000F000 */
3825 
#define GPIO_AFRH_AFSEL11                      GPIO_AFRH_AFSEL11_Msk              
3826 
#define GPIO_AFRH_AFSEL12_Pos                  (16U)                            
3827 
#define GPIO_AFRH_AFSEL12_Msk                  (0xFUL << GPIO_AFRH_AFSEL12_Pos)     /*!< 0x000F0000 */
3828 
#define GPIO_AFRH_AFSEL12                      GPIO_AFRH_AFSEL12_Msk              
3829 
#define GPIO_AFRH_AFSEL13_Pos                  (20U)                            
3830 
#define GPIO_AFRH_AFSEL13_Msk                  (0xFUL << GPIO_AFRH_AFSEL13_Pos)     /*!< 0x00F00000 */
3831 
#define GPIO_AFRH_AFSEL13                      GPIO_AFRH_AFSEL13_Msk              
3832 
#define GPIO_AFRH_AFSEL14_Pos                  (24U)                            
3833 
#define GPIO_AFRH_AFSEL14_Msk                  (0xFUL << GPIO_AFRH_AFSEL14_Pos)     /*!< 0x0F000000 */
3834 
#define GPIO_AFRH_AFSEL14                      GPIO_AFRH_AFSEL14_Msk              
3835 
#define GPIO_AFRH_AFSEL15_Pos                  (28U)                            
3836 
#define GPIO_AFRH_AFSEL15_Msk                  (0xFUL << GPIO_AFRH_AFSEL15_Pos)     /*!< 0xF0000000 */
3837 
#define GPIO_AFRH_AFSEL15                      GPIO_AFRH_AFSEL15_Msk              
30 mjames 3838 
 
3839 
/****************** Bit definition for GPIO_BRR register  *********************/
3840 
#define GPIO_BRR_BR_0                        (0x00000001U)                    
3841 
#define GPIO_BRR_BR_1                        (0x00000002U)                    
3842 
#define GPIO_BRR_BR_2                        (0x00000004U)                    
3843 
#define GPIO_BRR_BR_3                        (0x00000008U)                    
3844 
#define GPIO_BRR_BR_4                        (0x00000010U)                    
3845 
#define GPIO_BRR_BR_5                        (0x00000020U)                    
3846 
#define GPIO_BRR_BR_6                        (0x00000040U)                    
3847 
#define GPIO_BRR_BR_7                        (0x00000080U)                    
3848 
#define GPIO_BRR_BR_8                        (0x00000100U)                    
3849 
#define GPIO_BRR_BR_9                        (0x00000200U)                    
3850 
#define GPIO_BRR_BR_10                       (0x00000400U)                    
3851 
#define GPIO_BRR_BR_11                       (0x00000800U)                    
3852 
#define GPIO_BRR_BR_12                       (0x00001000U)                    
3853 
#define GPIO_BRR_BR_13                       (0x00002000U)                    
3854 
#define GPIO_BRR_BR_14                       (0x00004000U)                    
3855 
#define GPIO_BRR_BR_15                       (0x00008000U)                    
3856 
 
3857 
/******************************************************************************/
3858 
/*                                                                            */
3859 
/*                   Inter-integrated Circuit Interface (I2C)                 */
3860 
/*                                                                            */
3861 
/******************************************************************************/
3862 
 
3863 
/*******************  Bit definition for I2C_CR1 register  ********************/
3864 
#define I2C_CR1_PE_Pos                      (0U)                              
50 mjames 3865 
#define I2C_CR1_PE_Msk                      (0x1UL << I2C_CR1_PE_Pos)           /*!< 0x00000001 */
30 mjames 3866 
#define I2C_CR1_PE                          I2C_CR1_PE_Msk                     /*!< Peripheral Enable */
3867 
#define I2C_CR1_SMBUS_Pos                   (1U)                              
50 mjames 3868 
#define I2C_CR1_SMBUS_Msk                   (0x1UL << I2C_CR1_SMBUS_Pos)        /*!< 0x00000002 */
30 mjames 3869 
#define I2C_CR1_SMBUS                       I2C_CR1_SMBUS_Msk                  /*!< SMBus Mode */
3870 
#define I2C_CR1_SMBTYPE_Pos                 (3U)                              
50 mjames 3871 
#define I2C_CR1_SMBTYPE_Msk                 (0x1UL << I2C_CR1_SMBTYPE_Pos)      /*!< 0x00000008 */
30 mjames 3872 
#define I2C_CR1_SMBTYPE                     I2C_CR1_SMBTYPE_Msk                /*!< SMBus Type */
3873 
#define I2C_CR1_ENARP_Pos                   (4U)                              
50 mjames 3874 
#define I2C_CR1_ENARP_Msk                   (0x1UL << I2C_CR1_ENARP_Pos)        /*!< 0x00000010 */
30 mjames 3875 
#define I2C_CR1_ENARP                       I2C_CR1_ENARP_Msk                  /*!< ARP Enable */
3876 
#define I2C_CR1_ENPEC_Pos                   (5U)                              
50 mjames 3877 
#define I2C_CR1_ENPEC_Msk                   (0x1UL << I2C_CR1_ENPEC_Pos)        /*!< 0x00000020 */
30 mjames 3878 
#define I2C_CR1_ENPEC                       I2C_CR1_ENPEC_Msk                  /*!< PEC Enable */
3879 
#define I2C_CR1_ENGC_Pos                    (6U)                              
50 mjames 3880 
#define I2C_CR1_ENGC_Msk                    (0x1UL << I2C_CR1_ENGC_Pos)         /*!< 0x00000040 */
30 mjames 3881 
#define I2C_CR1_ENGC                        I2C_CR1_ENGC_Msk                   /*!< General Call Enable */
3882 
#define I2C_CR1_NOSTRETCH_Pos               (7U)                              
50 mjames 3883 
#define I2C_CR1_NOSTRETCH_Msk               (0x1UL << I2C_CR1_NOSTRETCH_Pos)    /*!< 0x00000080 */
30 mjames 3884 
#define I2C_CR1_NOSTRETCH                   I2C_CR1_NOSTRETCH_Msk              /*!< Clock Stretching Disable (Slave mode) */
3885 
#define I2C_CR1_START_Pos                   (8U)                              
50 mjames 3886 
#define I2C_CR1_START_Msk                   (0x1UL << I2C_CR1_START_Pos)        /*!< 0x00000100 */
30 mjames 3887 
#define I2C_CR1_START                       I2C_CR1_START_Msk                  /*!< Start Generation */
3888 
#define I2C_CR1_STOP_Pos                    (9U)                              
50 mjames 3889 
#define I2C_CR1_STOP_Msk                    (0x1UL << I2C_CR1_STOP_Pos)         /*!< 0x00000200 */
30 mjames 3890 
#define I2C_CR1_STOP                        I2C_CR1_STOP_Msk                   /*!< Stop Generation */
3891 
#define I2C_CR1_ACK_Pos                     (10U)                              
50 mjames 3892 
#define I2C_CR1_ACK_Msk                     (0x1UL << I2C_CR1_ACK_Pos)          /*!< 0x00000400 */
30 mjames 3893 
#define I2C_CR1_ACK                         I2C_CR1_ACK_Msk                    /*!< Acknowledge Enable */
3894 
#define I2C_CR1_POS_Pos                     (11U)                              
50 mjames 3895 
#define I2C_CR1_POS_Msk                     (0x1UL << I2C_CR1_POS_Pos)          /*!< 0x00000800 */
30 mjames 3896 
#define I2C_CR1_POS                         I2C_CR1_POS_Msk                    /*!< Acknowledge/PEC Position (for data reception) */
3897 
#define I2C_CR1_PEC_Pos                     (12U)                              
50 mjames 3898 
#define I2C_CR1_PEC_Msk                     (0x1UL << I2C_CR1_PEC_Pos)          /*!< 0x00001000 */
30 mjames 3899 
#define I2C_CR1_PEC                         I2C_CR1_PEC_Msk                    /*!< Packet Error Checking */
3900 
#define I2C_CR1_ALERT_Pos                   (13U)                              
50 mjames 3901 
#define I2C_CR1_ALERT_Msk                   (0x1UL << I2C_CR1_ALERT_Pos)        /*!< 0x00002000 */
30 mjames 3902 
#define I2C_CR1_ALERT                       I2C_CR1_ALERT_Msk                  /*!< SMBus Alert */
3903 
#define I2C_CR1_SWRST_Pos                   (15U)                              
50 mjames 3904 
#define I2C_CR1_SWRST_Msk                   (0x1UL << I2C_CR1_SWRST_Pos)        /*!< 0x00008000 */
30 mjames 3905 
#define I2C_CR1_SWRST                       I2C_CR1_SWRST_Msk                  /*!< Software Reset */
3906 
 
3907 
/*******************  Bit definition for I2C_CR2 register  ********************/
3908 
#define I2C_CR2_FREQ_Pos                    (0U)                              
50 mjames 3909 
#define I2C_CR2_FREQ_Msk                    (0x3FUL << I2C_CR2_FREQ_Pos)        /*!< 0x0000003F */
30 mjames 3910 
#define I2C_CR2_FREQ                        I2C_CR2_FREQ_Msk                   /*!< FREQ[5:0] bits (Peripheral Clock Frequency) */
50 mjames 3911 
#define I2C_CR2_FREQ_0                      (0x01UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000001 */
3912 
#define I2C_CR2_FREQ_1                      (0x02UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000002 */
3913 
#define I2C_CR2_FREQ_2                      (0x04UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000004 */
3914 
#define I2C_CR2_FREQ_3                      (0x08UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000008 */
3915 
#define I2C_CR2_FREQ_4                      (0x10UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000010 */
3916 
#define I2C_CR2_FREQ_5                      (0x20UL << I2C_CR2_FREQ_Pos)        /*!< 0x00000020 */
30 mjames 3917 
 
3918 
#define I2C_CR2_ITERREN_Pos                 (8U)                              
50 mjames 3919 
#define I2C_CR2_ITERREN_Msk                 (0x1UL << I2C_CR2_ITERREN_Pos)      /*!< 0x00000100 */
30 mjames 3920 
#define I2C_CR2_ITERREN                     I2C_CR2_ITERREN_Msk                /*!< Error Interrupt Enable */
3921 
#define I2C_CR2_ITEVTEN_Pos                 (9U)                              
50 mjames 3922 
#define I2C_CR2_ITEVTEN_Msk                 (0x1UL << I2C_CR2_ITEVTEN_Pos)      /*!< 0x00000200 */
30 mjames 3923 
#define I2C_CR2_ITEVTEN                     I2C_CR2_ITEVTEN_Msk                /*!< Event Interrupt Enable */
3924 
#define I2C_CR2_ITBUFEN_Pos                 (10U)                              
50 mjames 3925 
#define I2C_CR2_ITBUFEN_Msk                 (0x1UL << I2C_CR2_ITBUFEN_Pos)      /*!< 0x00000400 */
30 mjames 3926 
#define I2C_CR2_ITBUFEN                     I2C_CR2_ITBUFEN_Msk                /*!< Buffer Interrupt Enable */
3927 
#define I2C_CR2_DMAEN_Pos                   (11U)                              
50 mjames 3928 
#define I2C_CR2_DMAEN_Msk                   (0x1UL << I2C_CR2_DMAEN_Pos)        /*!< 0x00000800 */
30 mjames 3929 
#define I2C_CR2_DMAEN                       I2C_CR2_DMAEN_Msk                  /*!< DMA Requests Enable */
3930 
#define I2C_CR2_LAST_Pos                    (12U)                              
50 mjames 3931 
#define I2C_CR2_LAST_Msk                    (0x1UL << I2C_CR2_LAST_Pos)         /*!< 0x00001000 */
30 mjames 3932 
#define I2C_CR2_LAST                        I2C_CR2_LAST_Msk                   /*!< DMA Last Transfer */
3933 
 
3934 
/*******************  Bit definition for I2C_OAR1 register  *******************/
3935 
#define I2C_OAR1_ADD1_7                     (0x000000FEU)                      /*!< Interface Address */
3936 
#define I2C_OAR1_ADD8_9                     (0x00000300U)                      /*!< Interface Address */
3937 
 
3938 
#define I2C_OAR1_ADD0_Pos                   (0U)                              
50 mjames 3939 
#define I2C_OAR1_ADD0_Msk                   (0x1UL << I2C_OAR1_ADD0_Pos)        /*!< 0x00000001 */
30 mjames 3940 
#define I2C_OAR1_ADD0                       I2C_OAR1_ADD0_Msk                  /*!< Bit 0 */
3941 
#define I2C_OAR1_ADD1_Pos                   (1U)                              
50 mjames 3942 
#define I2C_OAR1_ADD1_Msk                   (0x1UL << I2C_OAR1_ADD1_Pos)        /*!< 0x00000002 */
30 mjames 3943 
#define I2C_OAR1_ADD1                       I2C_OAR1_ADD1_Msk                  /*!< Bit 1 */
3944 
#define I2C_OAR1_ADD2_Pos                   (2U)                              
50 mjames 3945 
#define I2C_OAR1_ADD2_Msk                   (0x1UL << I2C_OAR1_ADD2_Pos)        /*!< 0x00000004 */
30 mjames 3946 
#define I2C_OAR1_ADD2                       I2C_OAR1_ADD2_Msk                  /*!< Bit 2 */
3947 
#define I2C_OAR1_ADD3_Pos                   (3U)                              
50 mjames 3948 
#define I2C_OAR1_ADD3_Msk                   (0x1UL << I2C_OAR1_ADD3_Pos)        /*!< 0x00000008 */
30 mjames 3949 
#define I2C_OAR1_ADD3                       I2C_OAR1_ADD3_Msk                  /*!< Bit 3 */
3950 
#define I2C_OAR1_ADD4_Pos                   (4U)                              
50 mjames 3951 
#define I2C_OAR1_ADD4_Msk                   (0x1UL << I2C_OAR1_ADD4_Pos)        /*!< 0x00000010 */
30 mjames 3952 
#define I2C_OAR1_ADD4                       I2C_OAR1_ADD4_Msk                  /*!< Bit 4 */
3953 
#define I2C_OAR1_ADD5_Pos                   (5U)                              
50 mjames 3954 
#define I2C_OAR1_ADD5_Msk                   (0x1UL << I2C_OAR1_ADD5_Pos)        /*!< 0x00000020 */
30 mjames 3955 
#define I2C_OAR1_ADD5                       I2C_OAR1_ADD5_Msk                  /*!< Bit 5 */
3956 
#define I2C_OAR1_ADD6_Pos                   (6U)                              
50 mjames 3957 
#define I2C_OAR1_ADD6_Msk                   (0x1UL << I2C_OAR1_ADD6_Pos)        /*!< 0x00000040 */
30 mjames 3958 
#define I2C_OAR1_ADD6                       I2C_OAR1_ADD6_Msk                  /*!< Bit 6 */
3959 
#define I2C_OAR1_ADD7_Pos                   (7U)                              
50 mjames 3960 
#define I2C_OAR1_ADD7_Msk                   (0x1UL << I2C_OAR1_ADD7_Pos)        /*!< 0x00000080 */
30 mjames 3961 
#define I2C_OAR1_ADD7                       I2C_OAR1_ADD7_Msk                  /*!< Bit 7 */
3962 
#define I2C_OAR1_ADD8_Pos                   (8U)                              
50 mjames 3963 
#define I2C_OAR1_ADD8_Msk                   (0x1UL << I2C_OAR1_ADD8_Pos)        /*!< 0x00000100 */
30 mjames 3964 
#define I2C_OAR1_ADD8                       I2C_OAR1_ADD8_Msk                  /*!< Bit 8 */
3965 
#define I2C_OAR1_ADD9_Pos                   (9U)                              
50 mjames 3966 
#define I2C_OAR1_ADD9_Msk                   (0x1UL << I2C_OAR1_ADD9_Pos)        /*!< 0x00000200 */
30 mjames 3967 
#define I2C_OAR1_ADD9                       I2C_OAR1_ADD9_Msk                  /*!< Bit 9 */
3968 
 
3969 
#define I2C_OAR1_ADDMODE_Pos                (15U)                              
50 mjames 3970 
#define I2C_OAR1_ADDMODE_Msk                (0x1UL << I2C_OAR1_ADDMODE_Pos)     /*!< 0x00008000 */
30 mjames 3971 
#define I2C_OAR1_ADDMODE                    I2C_OAR1_ADDMODE_Msk               /*!< Addressing Mode (Slave mode) */
3972 
 
3973 
/*******************  Bit definition for I2C_OAR2 register  *******************/
3974 
#define I2C_OAR2_ENDUAL_Pos                 (0U)                              
50 mjames 3975 
#define I2C_OAR2_ENDUAL_Msk                 (0x1UL << I2C_OAR2_ENDUAL_Pos)      /*!< 0x00000001 */
30 mjames 3976 
#define I2C_OAR2_ENDUAL                     I2C_OAR2_ENDUAL_Msk                /*!< Dual addressing mode enable */
3977 
#define I2C_OAR2_ADD2_Pos                   (1U)                              
50 mjames 3978 
#define I2C_OAR2_ADD2_Msk                   (0x7FUL << I2C_OAR2_ADD2_Pos)       /*!< 0x000000FE */
30 mjames 3979 
#define I2C_OAR2_ADD2                       I2C_OAR2_ADD2_Msk                  /*!< Interface address */
3980 
 
3981 
/********************  Bit definition for I2C_DR register  ********************/
3982 
#define I2C_DR_DR_Pos                       (0U)                              
50 mjames 3983 
#define I2C_DR_DR_Msk                       (0xFFUL << I2C_DR_DR_Pos)           /*!< 0x000000FF */
30 mjames 3984 
#define I2C_DR_DR                           I2C_DR_DR_Msk                      /*!< 8-bit Data Register */
3985 
 
3986 
/*******************  Bit definition for I2C_SR1 register  ********************/
3987 
#define I2C_SR1_SB_Pos                      (0U)                              
50 mjames 3988 
#define I2C_SR1_SB_Msk                      (0x1UL << I2C_SR1_SB_Pos)           /*!< 0x00000001 */
30 mjames 3989 
#define I2C_SR1_SB                          I2C_SR1_SB_Msk                     /*!< Start Bit (Master mode) */
3990 
#define I2C_SR1_ADDR_Pos                    (1U)                              
50 mjames 3991 
#define I2C_SR1_ADDR_Msk                    (0x1UL << I2C_SR1_ADDR_Pos)         /*!< 0x00000002 */
30 mjames 3992 
#define I2C_SR1_ADDR                        I2C_SR1_ADDR_Msk                   /*!< Address sent (master mode)/matched (slave mode) */
3993 
#define I2C_SR1_BTF_Pos                     (2U)                              
50 mjames 3994 
#define I2C_SR1_BTF_Msk                     (0x1UL << I2C_SR1_BTF_Pos)          /*!< 0x00000004 */
30 mjames 3995 
#define I2C_SR1_BTF                         I2C_SR1_BTF_Msk                    /*!< Byte Transfer Finished */
3996 
#define I2C_SR1_ADD10_Pos                   (3U)                              
50 mjames 3997 
#define I2C_SR1_ADD10_Msk                   (0x1UL << I2C_SR1_ADD10_Pos)        /*!< 0x00000008 */
30 mjames 3998 
#define I2C_SR1_ADD10                       I2C_SR1_ADD10_Msk                  /*!< 10-bit header sent (Master mode) */
3999 
#define I2C_SR1_STOPF_Pos                   (4U)                              
50 mjames 4000 
#define I2C_SR1_STOPF_Msk                   (0x1UL << I2C_SR1_STOPF_Pos)        /*!< 0x00000010 */
30 mjames 4001 
#define I2C_SR1_STOPF                       I2C_SR1_STOPF_Msk                  /*!< Stop detection (Slave mode) */
4002 
#define I2C_SR1_RXNE_Pos                    (6U)                              
50 mjames 4003 
#define I2C_SR1_RXNE_Msk                    (0x1UL << I2C_SR1_RXNE_Pos)         /*!< 0x00000040 */
30 mjames 4004 
#define I2C_SR1_RXNE                        I2C_SR1_RXNE_Msk                   /*!< Data Register not Empty (receivers) */
4005 
#define I2C_SR1_TXE_Pos                     (7U)                              
50 mjames 4006 
#define I2C_SR1_TXE_Msk                     (0x1UL << I2C_SR1_TXE_Pos)          /*!< 0x00000080 */
30 mjames 4007 
#define I2C_SR1_TXE                         I2C_SR1_TXE_Msk                    /*!< Data Register Empty (transmitters) */
4008 
#define I2C_SR1_BERR_Pos                    (8U)                              
50 mjames 4009 
#define I2C_SR1_BERR_Msk                    (0x1UL << I2C_SR1_BERR_Pos)         /*!< 0x00000100 */
30 mjames 4010 
#define I2C_SR1_BERR                        I2C_SR1_BERR_Msk                   /*!< Bus Error */
4011 
#define I2C_SR1_ARLO_Pos                    (9U)                              
50 mjames 4012 
#define I2C_SR1_ARLO_Msk                    (0x1UL << I2C_SR1_ARLO_Pos)         /*!< 0x00000200 */
30 mjames 4013 
#define I2C_SR1_ARLO                        I2C_SR1_ARLO_Msk                   /*!< Arbitration Lost (master mode) */
4014 
#define I2C_SR1_AF_Pos                      (10U)                              
50 mjames 4015 
#define I2C_SR1_AF_Msk                      (0x1UL << I2C_SR1_AF_Pos)           /*!< 0x00000400 */
30 mjames 4016 
#define I2C_SR1_AF                          I2C_SR1_AF_Msk                     /*!< Acknowledge Failure */
4017 
#define I2C_SR1_OVR_Pos                     (11U)                              
50 mjames 4018 
#define I2C_SR1_OVR_Msk                     (0x1UL << I2C_SR1_OVR_Pos)          /*!< 0x00000800 */
30 mjames 4019 
#define I2C_SR1_OVR                         I2C_SR1_OVR_Msk                    /*!< Overrun/Underrun */
4020 
#define I2C_SR1_PECERR_Pos                  (12U)                              
50 mjames 4021 
#define I2C_SR1_PECERR_Msk                  (0x1UL << I2C_SR1_PECERR_Pos)       /*!< 0x00001000 */
30 mjames 4022 
#define I2C_SR1_PECERR                      I2C_SR1_PECERR_Msk                 /*!< PEC Error in reception */
4023 
#define I2C_SR1_TIMEOUT_Pos                 (14U)                              
50 mjames 4024 
#define I2C_SR1_TIMEOUT_Msk                 (0x1UL << I2C_SR1_TIMEOUT_Pos)      /*!< 0x00004000 */
30 mjames 4025 
#define I2C_SR1_TIMEOUT                     I2C_SR1_TIMEOUT_Msk                /*!< Timeout or Tlow Error */
4026 
#define I2C_SR1_SMBALERT_Pos                (15U)                              
50 mjames 4027 
#define I2C_SR1_SMBALERT_Msk                (0x1UL << I2C_SR1_SMBALERT_Pos)     /*!< 0x00008000 */
30 mjames 4028 
#define I2C_SR1_SMBALERT                    I2C_SR1_SMBALERT_Msk               /*!< SMBus Alert */
4029 
 
4030 
/*******************  Bit definition for I2C_SR2 register  ********************/
4031 
#define I2C_SR2_MSL_Pos                     (0U)                              
50 mjames 4032 
#define I2C_SR2_MSL_Msk                     (0x1UL << I2C_SR2_MSL_Pos)          /*!< 0x00000001 */
30 mjames 4033 
#define I2C_SR2_MSL                         I2C_SR2_MSL_Msk                    /*!< Master/Slave */
4034 
#define I2C_SR2_BUSY_Pos                    (1U)                              
50 mjames 4035 
#define I2C_SR2_BUSY_Msk                    (0x1UL << I2C_SR2_BUSY_Pos)         /*!< 0x00000002 */
30 mjames 4036 
#define I2C_SR2_BUSY                        I2C_SR2_BUSY_Msk                   /*!< Bus Busy */
4037 
#define I2C_SR2_TRA_Pos                     (2U)                              
50 mjames 4038 
#define I2C_SR2_TRA_Msk                     (0x1UL << I2C_SR2_TRA_Pos)          /*!< 0x00000004 */
30 mjames 4039 
#define I2C_SR2_TRA                         I2C_SR2_TRA_Msk                    /*!< Transmitter/Receiver */
4040 
#define I2C_SR2_GENCALL_Pos                 (4U)                              
50 mjames 4041 
#define I2C_SR2_GENCALL_Msk                 (0x1UL << I2C_SR2_GENCALL_Pos)      /*!< 0x00000010 */
30 mjames 4042 
#define I2C_SR2_GENCALL                     I2C_SR2_GENCALL_Msk                /*!< General Call Address (Slave mode) */
4043 
#define I2C_SR2_SMBDEFAULT_Pos              (5U)                              
50 mjames 4044 
#define I2C_SR2_SMBDEFAULT_Msk              (0x1UL << I2C_SR2_SMBDEFAULT_Pos)   /*!< 0x00000020 */
30 mjames 4045 
#define I2C_SR2_SMBDEFAULT                  I2C_SR2_SMBDEFAULT_Msk             /*!< SMBus Device Default Address (Slave mode) */
4046 
#define I2C_SR2_SMBHOST_Pos                 (6U)                              
50 mjames 4047 
#define I2C_SR2_SMBHOST_Msk                 (0x1UL << I2C_SR2_SMBHOST_Pos)      /*!< 0x00000040 */
30 mjames 4048 
#define I2C_SR2_SMBHOST                     I2C_SR2_SMBHOST_Msk                /*!< SMBus Host Header (Slave mode) */
4049 
#define I2C_SR2_DUALF_Pos                   (7U)                              
50 mjames 4050 
#define I2C_SR2_DUALF_Msk                   (0x1UL << I2C_SR2_DUALF_Pos)        /*!< 0x00000080 */
30 mjames 4051 
#define I2C_SR2_DUALF                       I2C_SR2_DUALF_Msk                  /*!< Dual Flag (Slave mode) */
4052 
#define I2C_SR2_PEC_Pos                     (8U)                              
50 mjames 4053 
#define I2C_SR2_PEC_Msk                     (0xFFUL << I2C_SR2_PEC_Pos)         /*!< 0x0000FF00 */
30 mjames 4054 
#define I2C_SR2_PEC                         I2C_SR2_PEC_Msk                    /*!< Packet Error Checking Register */
4055 
 
4056 
/*******************  Bit definition for I2C_CCR register  ********************/
4057 
#define I2C_CCR_CCR_Pos                     (0U)                              
50 mjames 4058 
#define I2C_CCR_CCR_Msk                     (0xFFFUL << I2C_CCR_CCR_Pos)        /*!< 0x00000FFF */
30 mjames 4059 
#define I2C_CCR_CCR                         I2C_CCR_CCR_Msk                    /*!< Clock Control Register in Fast/Standard mode (Master mode) */
4060 
#define I2C_CCR_DUTY_Pos                    (14U)                              
50 mjames 4061 
#define I2C_CCR_DUTY_Msk                    (0x1UL << I2C_CCR_DUTY_Pos)         /*!< 0x00004000 */
30 mjames 4062 
#define I2C_CCR_DUTY                        I2C_CCR_DUTY_Msk                   /*!< Fast Mode Duty Cycle */
4063 
#define I2C_CCR_FS_Pos                      (15U)                              
50 mjames 4064 
#define I2C_CCR_FS_Msk                      (0x1UL << I2C_CCR_FS_Pos)           /*!< 0x00008000 */
30 mjames 4065 
#define I2C_CCR_FS                          I2C_CCR_FS_Msk                     /*!< I2C Master Mode Selection */
4066 
 
4067 
/******************  Bit definition for I2C_TRISE register  *******************/
4068 
#define I2C_TRISE_TRISE_Pos                 (0U)                              
50 mjames 4069 
#define I2C_TRISE_TRISE_Msk                 (0x3FUL << I2C_TRISE_TRISE_Pos)     /*!< 0x0000003F */
30 mjames 4070 
#define I2C_TRISE_TRISE                     I2C_TRISE_TRISE_Msk                /*!< Maximum Rise Time in Fast/Standard mode (Master mode) */
4071 
 
4072 
/******************************************************************************/
4073 
/*                                                                            */
4074 
/*                        Independent WATCHDOG (IWDG)                         */
4075 
/*                                                                            */
4076 
/******************************************************************************/
4077 
 
4078 
/*******************  Bit definition for IWDG_KR register  ********************/
4079 
#define IWDG_KR_KEY_Pos                     (0U)                              
50 mjames 4080 
#define IWDG_KR_KEY_Msk                     (0xFFFFUL << IWDG_KR_KEY_Pos)       /*!< 0x0000FFFF */
30 mjames 4081 
#define IWDG_KR_KEY                         IWDG_KR_KEY_Msk                    /*!< Key value (write only, read 0000h) */
4082 
 
4083 
/*******************  Bit definition for IWDG_PR register  ********************/
4084 
#define IWDG_PR_PR_Pos                      (0U)                              
50 mjames 4085 
#define IWDG_PR_PR_Msk                      (0x7UL << IWDG_PR_PR_Pos)           /*!< 0x00000007 */
30 mjames 4086 
#define IWDG_PR_PR                          IWDG_PR_PR_Msk                     /*!< PR[2:0] (Prescaler divider) */
50 mjames 4087 
#define IWDG_PR_PR_0                        (0x1UL << IWDG_PR_PR_Pos)           /*!< 0x00000001 */
4088 
#define IWDG_PR_PR_1                        (0x2UL << IWDG_PR_PR_Pos)           /*!< 0x00000002 */
4089 
#define IWDG_PR_PR_2                        (0x4UL << IWDG_PR_PR_Pos)           /*!< 0x00000004 */
30 mjames 4090 
 
4091 
/*******************  Bit definition for IWDG_RLR register  *******************/
4092 
#define IWDG_RLR_RL_Pos                     (0U)                              
50 mjames 4093 
#define IWDG_RLR_RL_Msk                     (0xFFFUL << IWDG_RLR_RL_Pos)        /*!< 0x00000FFF */
30 mjames 4094 
#define IWDG_RLR_RL                         IWDG_RLR_RL_Msk                    /*!< Watchdog counter reload value */
4095 
 
4096 
/*******************  Bit definition for IWDG_SR register  ********************/
4097 
#define IWDG_SR_PVU_Pos                     (0U)                              
50 mjames 4098 
#define IWDG_SR_PVU_Msk                     (0x1UL << IWDG_SR_PVU_Pos)          /*!< 0x00000001 */
30 mjames 4099 
#define IWDG_SR_PVU                         IWDG_SR_PVU_Msk                    /*!< Watchdog prescaler value update */
4100 
#define IWDG_SR_RVU_Pos                     (1U)                              
50 mjames 4101 
#define IWDG_SR_RVU_Msk                     (0x1UL << IWDG_SR_RVU_Pos)          /*!< 0x00000002 */
30 mjames 4102 
#define IWDG_SR_RVU                         IWDG_SR_RVU_Msk                    /*!< Watchdog counter reload value update */
4103 
 
4104 
/******************************************************************************/
4105 
/*                                                                            */
4106 
/*                          LCD Controller (LCD)                              */
4107 
/*                                                                            */
4108 
/******************************************************************************/
4109 
 
4110 
/*******************  Bit definition for LCD_CR register  *********************/
4111 
#define LCD_CR_LCDEN_Pos           (0U)                                        
50 mjames 4112 
#define LCD_CR_LCDEN_Msk           (0x1UL << LCD_CR_LCDEN_Pos)                  /*!< 0x00000001 */
30 mjames 4113 
#define LCD_CR_LCDEN               LCD_CR_LCDEN_Msk                            /*!< LCD Enable Bit */
4114 
#define LCD_CR_VSEL_Pos            (1U)                                        
50 mjames 4115 
#define LCD_CR_VSEL_Msk            (0x1UL << LCD_CR_VSEL_Pos)                   /*!< 0x00000002 */
30 mjames 4116 
#define LCD_CR_VSEL                LCD_CR_VSEL_Msk                             /*!< Voltage source selector Bit */
4117 
 
4118 
#define LCD_CR_DUTY_Pos            (2U)                                        
50 mjames 4119 
#define LCD_CR_DUTY_Msk            (0x7UL << LCD_CR_DUTY_Pos)                   /*!< 0x0000001C */
30 mjames 4120 
#define LCD_CR_DUTY                LCD_CR_DUTY_Msk                             /*!< DUTY[2:0] bits (Duty selector) */
50 mjames 4121 
#define LCD_CR_DUTY_0              (0x1UL << LCD_CR_DUTY_Pos)                   /*!< 0x00000004 */
4122 
#define LCD_CR_DUTY_1              (0x2UL << LCD_CR_DUTY_Pos)                   /*!< 0x00000008 */
4123 
#define LCD_CR_DUTY_2              (0x4UL << LCD_CR_DUTY_Pos)                   /*!< 0x00000010 */
30 mjames 4124 
 
4125 
#define LCD_CR_BIAS_Pos            (5U)                                        
50 mjames 4126 
#define LCD_CR_BIAS_Msk            (0x3UL << LCD_CR_BIAS_Pos)                   /*!< 0x00000060 */
30 mjames 4127 
#define LCD_CR_BIAS                LCD_CR_BIAS_Msk                             /*!< BIAS[1:0] bits (Bias selector) */
50 mjames 4128 
#define LCD_CR_BIAS_0              (0x1UL << LCD_CR_BIAS_Pos)                   /*!< 0x00000020 */
4129 
#define LCD_CR_BIAS_1              (0x2UL << LCD_CR_BIAS_Pos)                   /*!< 0x00000040 */
30 mjames 4130 
 
4131 
#define LCD_CR_MUX_SEG_Pos         (7U)                                        
50 mjames 4132 
#define LCD_CR_MUX_SEG_Msk         (0x1UL << LCD_CR_MUX_SEG_Pos)                /*!< 0x00000080 */
30 mjames 4133 
#define LCD_CR_MUX_SEG             LCD_CR_MUX_SEG_Msk                          /*!< Mux Segment Enable Bit */
4134 
 
4135 
/*******************  Bit definition for LCD_FCR register  ********************/
4136 
#define LCD_FCR_HD_Pos             (0U)                                        
50 mjames 4137 
#define LCD_FCR_HD_Msk             (0x1UL << LCD_FCR_HD_Pos)                    /*!< 0x00000001 */
30 mjames 4138 
#define LCD_FCR_HD                 LCD_FCR_HD_Msk                              /*!< High Drive Enable Bit */
4139 
#define LCD_FCR_SOFIE_Pos          (1U)                                        
50 mjames 4140 
#define LCD_FCR_SOFIE_Msk          (0x1UL << LCD_FCR_SOFIE_Pos)                 /*!< 0x00000002 */
30 mjames 4141 
#define LCD_FCR_SOFIE              LCD_FCR_SOFIE_Msk                           /*!< Start of Frame Interrupt Enable Bit */
4142 
#define LCD_FCR_UDDIE_Pos          (3U)                                        
50 mjames 4143 
#define LCD_FCR_UDDIE_Msk          (0x1UL << LCD_FCR_UDDIE_Pos)                 /*!< 0x00000008 */
30 mjames 4144 
#define LCD_FCR_UDDIE              LCD_FCR_UDDIE_Msk                           /*!< Update Display Done Interrupt Enable Bit */
4145 
 
4146 
#define LCD_FCR_PON_Pos            (4U)                                        
50 mjames 4147 
#define LCD_FCR_PON_Msk            (0x7UL << LCD_FCR_PON_Pos)                   /*!< 0x00000070 */
30 mjames 4148 
#define LCD_FCR_PON                LCD_FCR_PON_Msk                             /*!< PON[2:0] bits (Puls ON Duration) */
50 mjames 4149 
#define LCD_FCR_PON_0              (0x1UL << LCD_FCR_PON_Pos)                   /*!< 0x00000010 */
4150 
#define LCD_FCR_PON_1              (0x2UL << LCD_FCR_PON_Pos)                   /*!< 0x00000020 */
4151 
#define LCD_FCR_PON_2              (0x4UL << LCD_FCR_PON_Pos)                   /*!< 0x00000040 */
30 mjames 4152 
 
4153 
#define LCD_FCR_DEAD_Pos           (7U)                                        
50 mjames 4154 
#define LCD_FCR_DEAD_Msk           (0x7UL << LCD_FCR_DEAD_Pos)                  /*!< 0x00000380 */
30 mjames 4155 
#define LCD_FCR_DEAD               LCD_FCR_DEAD_Msk                            /*!< DEAD[2:0] bits (DEAD Time) */
50 mjames 4156 
#define LCD_FCR_DEAD_0             (0x1UL << LCD_FCR_DEAD_Pos)                  /*!< 0x00000080 */
4157 
#define LCD_FCR_DEAD_1             (0x2UL << LCD_FCR_DEAD_Pos)                  /*!< 0x00000100 */
4158 
#define LCD_FCR_DEAD_2             (0x4UL << LCD_FCR_DEAD_Pos)                  /*!< 0x00000200 */
30 mjames 4159 
 
4160 
#define LCD_FCR_CC_Pos             (10U)                                      
50 mjames 4161 
#define LCD_FCR_CC_Msk             (0x7UL << LCD_FCR_CC_Pos)                    /*!< 0x00001C00 */
30 mjames 4162 
#define LCD_FCR_CC                 LCD_FCR_CC_Msk                              /*!< CC[2:0] bits (Contrast Control) */
50 mjames 4163 
#define LCD_FCR_CC_0               (0x1UL << LCD_FCR_CC_Pos)                    /*!< 0x00000400 */
4164 
#define LCD_FCR_CC_1               (0x2UL << LCD_FCR_CC_Pos)                    /*!< 0x00000800 */
4165 
#define LCD_FCR_CC_2               (0x4UL << LCD_FCR_CC_Pos)                    /*!< 0x00001000 */
30 mjames 4166 
 
4167 
#define LCD_FCR_BLINKF_Pos         (13U)                                      
50 mjames 4168 
#define LCD_FCR_BLINKF_Msk         (0x7UL << LCD_FCR_BLINKF_Pos)                /*!< 0x0000E000 */
30 mjames 4169 
#define LCD_FCR_BLINKF             LCD_FCR_BLINKF_Msk                          /*!< BLINKF[2:0] bits (Blink Frequency) */
50 mjames 4170 
#define LCD_FCR_BLINKF_0           (0x1UL << LCD_FCR_BLINKF_Pos)                /*!< 0x00002000 */
4171 
#define LCD_FCR_BLINKF_1           (0x2UL << LCD_FCR_BLINKF_Pos)                /*!< 0x00004000 */
4172 
#define LCD_FCR_BLINKF_2           (0x4UL << LCD_FCR_BLINKF_Pos)                /*!< 0x00008000 */
30 mjames 4173 
 
4174 
#define LCD_FCR_BLINK_Pos          (16U)                                      
50 mjames 4175 
#define LCD_FCR_BLINK_Msk          (0x3UL << LCD_FCR_BLINK_Pos)                 /*!< 0x00030000 */
30 mjames 4176 
#define LCD_FCR_BLINK              LCD_FCR_BLINK_Msk                           /*!< BLINK[1:0] bits (Blink Enable) */
50 mjames 4177 
#define LCD_FCR_BLINK_0            (0x1UL << LCD_FCR_BLINK_Pos)                 /*!< 0x00010000 */
4178 
#define LCD_FCR_BLINK_1            (0x2UL << LCD_FCR_BLINK_Pos)                 /*!< 0x00020000 */
30 mjames 4179 
 
4180 
#define LCD_FCR_DIV_Pos            (18U)                                      
50 mjames 4181 
#define LCD_FCR_DIV_Msk            (0xFUL << LCD_FCR_DIV_Pos)                   /*!< 0x003C0000 */
30 mjames 4182 
#define LCD_FCR_DIV                LCD_FCR_DIV_Msk                             /*!< DIV[3:0] bits (Divider) */
4183 
#define LCD_FCR_PS_Pos             (22U)                                      
50 mjames 4184 
#define LCD_FCR_PS_Msk             (0xFUL << LCD_FCR_PS_Pos)                    /*!< 0x03C00000 */
30 mjames 4185 
#define LCD_FCR_PS                 LCD_FCR_PS_Msk                              /*!< PS[3:0] bits (Prescaler) */
4186 
 
4187 
/*******************  Bit definition for LCD_SR register  *********************/
4188 
#define LCD_SR_ENS_Pos             (0U)                                        
50 mjames 4189 
#define LCD_SR_ENS_Msk             (0x1UL << LCD_SR_ENS_Pos)                    /*!< 0x00000001 */
30 mjames 4190 
#define LCD_SR_ENS                 LCD_SR_ENS_Msk                              /*!< LCD Enabled Bit */
4191 
#define LCD_SR_SOF_Pos             (1U)                                        
50 mjames 4192 
#define LCD_SR_SOF_Msk             (0x1UL << LCD_SR_SOF_Pos)                    /*!< 0x00000002 */
30 mjames 4193 
#define LCD_SR_SOF                 LCD_SR_SOF_Msk                              /*!< Start Of Frame Flag Bit */
4194 
#define LCD_SR_UDR_Pos             (2U)                                        
50 mjames 4195 
#define LCD_SR_UDR_Msk             (0x1UL << LCD_SR_UDR_Pos)                    /*!< 0x00000004 */
30 mjames 4196 
#define LCD_SR_UDR                 LCD_SR_UDR_Msk                              /*!< Update Display Request Bit */
4197 
#define LCD_SR_UDD_Pos             (3U)                                        
50 mjames 4198 
#define LCD_SR_UDD_Msk             (0x1UL << LCD_SR_UDD_Pos)                    /*!< 0x00000008 */
30 mjames 4199 
#define LCD_SR_UDD                 LCD_SR_UDD_Msk                              /*!< Update Display Done Flag Bit */
4200 
#define LCD_SR_RDY_Pos             (4U)                                        
50 mjames 4201 
#define LCD_SR_RDY_Msk             (0x1UL << LCD_SR_RDY_Pos)                    /*!< 0x00000010 */
30 mjames 4202 
#define LCD_SR_RDY                 LCD_SR_RDY_Msk                              /*!< Ready Flag Bit */
4203 
#define LCD_SR_FCRSR_Pos           (5U)                                        
50 mjames 4204 
#define LCD_SR_FCRSR_Msk           (0x1UL << LCD_SR_FCRSR_Pos)                  /*!< 0x00000020 */
30 mjames 4205 
#define LCD_SR_FCRSR               LCD_SR_FCRSR_Msk                            /*!< LCD FCR Register Synchronization Flag Bit */
4206 
 
4207 
/*******************  Bit definition for LCD_CLR register  ********************/
4208 
#define LCD_CLR_SOFC_Pos           (1U)                                        
50 mjames 4209 
#define LCD_CLR_SOFC_Msk           (0x1UL << LCD_CLR_SOFC_Pos)                  /*!< 0x00000002 */
30 mjames 4210 
#define LCD_CLR_SOFC               LCD_CLR_SOFC_Msk                            /*!< Start Of Frame Flag Clear Bit */
4211 
#define LCD_CLR_UDDC_Pos           (3U)                                        
50 mjames 4212 
#define LCD_CLR_UDDC_Msk           (0x1UL << LCD_CLR_UDDC_Pos)                  /*!< 0x00000008 */
30 mjames 4213 
#define LCD_CLR_UDDC               LCD_CLR_UDDC_Msk                            /*!< Update Display Done Flag Clear Bit */
4214 
 
4215 
/*******************  Bit definition for LCD_RAM register  ********************/
4216 
#define LCD_RAM_SEGMENT_DATA_Pos   (0U)                                        
50 mjames 4217 
#define LCD_RAM_SEGMENT_DATA_Msk   (0xFFFFFFFFUL << LCD_RAM_SEGMENT_DATA_Pos)   /*!< 0xFFFFFFFF */
30 mjames 4218 
#define LCD_RAM_SEGMENT_DATA       LCD_RAM_SEGMENT_DATA_Msk                    /*!< Segment Data Bits */
4219 
 
4220 
/******************************************************************************/
4221 
/*                                                                            */
4222 
/*                          Power Control (PWR)                               */
4223 
/*                                                                            */
4224 
/******************************************************************************/
4225 
 
4226 
#define PWR_PVD_SUPPORT                       /*!< PWR feature available only on specific devices: Power Voltage Detection feature */
4227 
 
4228 
/********************  Bit definition for PWR_CR register  ********************/
4229 
#define PWR_CR_LPSDSR_Pos                   (0U)                              
50 mjames 4230 
#define PWR_CR_LPSDSR_Msk                   (0x1UL << PWR_CR_LPSDSR_Pos)        /*!< 0x00000001 */
30 mjames 4231 
#define PWR_CR_LPSDSR                       PWR_CR_LPSDSR_Msk                  /*!< Low-power deepsleep/sleep/low power run */
4232 
#define PWR_CR_PDDS_Pos                     (1U)                              
50 mjames 4233 
#define PWR_CR_PDDS_Msk                     (0x1UL << PWR_CR_PDDS_Pos)          /*!< 0x00000002 */
30 mjames 4234 
#define PWR_CR_PDDS                         PWR_CR_PDDS_Msk                    /*!< Power Down Deepsleep */
4235 
#define PWR_CR_CWUF_Pos                     (2U)                              
50 mjames 4236 
#define PWR_CR_CWUF_Msk                     (0x1UL << PWR_CR_CWUF_Pos)          /*!< 0x00000004 */
30 mjames 4237 
#define PWR_CR_CWUF                         PWR_CR_CWUF_Msk                    /*!< Clear Wakeup Flag */
4238 
#define PWR_CR_CSBF_Pos                     (3U)                              
50 mjames 4239 
#define PWR_CR_CSBF_Msk                     (0x1UL << PWR_CR_CSBF_Pos)          /*!< 0x00000008 */
30 mjames 4240 
#define PWR_CR_CSBF                         PWR_CR_CSBF_Msk                    /*!< Clear Standby Flag */
4241 
#define PWR_CR_PVDE_Pos                     (4U)                              
50 mjames 4242 
#define PWR_CR_PVDE_Msk                     (0x1UL << PWR_CR_PVDE_Pos)          /*!< 0x00000010 */
30 mjames 4243 
#define PWR_CR_PVDE                         PWR_CR_PVDE_Msk                    /*!< Power Voltage Detector Enable */
4244 
 
4245 
#define PWR_CR_PLS_Pos                      (5U)                              
50 mjames 4246 
#define PWR_CR_PLS_Msk                      (0x7UL << PWR_CR_PLS_Pos)           /*!< 0x000000E0 */
30 mjames 4247 
#define PWR_CR_PLS                          PWR_CR_PLS_Msk                     /*!< PLS[2:0] bits (PVD Level Selection) */
50 mjames 4248 
#define PWR_CR_PLS_0                        (0x1UL << PWR_CR_PLS_Pos)           /*!< 0x00000020 */
4249 
#define PWR_CR_PLS_1                        (0x2UL << PWR_CR_PLS_Pos)           /*!< 0x00000040 */
4250 
#define PWR_CR_PLS_2                        (0x4UL << PWR_CR_PLS_Pos)           /*!< 0x00000080 */
30 mjames 4251 
 
4252 
/*!< PVD level configuration */
4253 
#define PWR_CR_PLS_LEV0                     (0x00000000U)                      /*!< PVD level 0 */
4254 
#define PWR_CR_PLS_LEV1                     (0x00000020U)                      /*!< PVD level 1 */
4255 
#define PWR_CR_PLS_LEV2                     (0x00000040U)                      /*!< PVD level 2 */
4256 
#define PWR_CR_PLS_LEV3                     (0x00000060U)                      /*!< PVD level 3 */
4257 
#define PWR_CR_PLS_LEV4                     (0x00000080U)                      /*!< PVD level 4 */
4258 
#define PWR_CR_PLS_LEV5                     (0x000000A0U)                      /*!< PVD level 5 */
4259 
#define PWR_CR_PLS_LEV6                     (0x000000C0U)                      /*!< PVD level 6 */
4260 
#define PWR_CR_PLS_LEV7                     (0x000000E0U)                      /*!< PVD level 7 */
4261 
 
4262 
#define PWR_CR_DBP_Pos                      (8U)                              
50 mjames 4263 
#define PWR_CR_DBP_Msk                      (0x1UL << PWR_CR_DBP_Pos)           /*!< 0x00000100 */
30 mjames 4264 
#define PWR_CR_DBP                          PWR_CR_DBP_Msk                     /*!< Disable Backup Domain write protection */
4265 
#define PWR_CR_ULP_Pos                      (9U)                              
50 mjames 4266 
#define PWR_CR_ULP_Msk                      (0x1UL << PWR_CR_ULP_Pos)           /*!< 0x00000200 */
30 mjames 4267 
#define PWR_CR_ULP                          PWR_CR_ULP_Msk                     /*!< Ultra Low Power mode */
4268 
#define PWR_CR_FWU_Pos                      (10U)                              
50 mjames 4269 
#define PWR_CR_FWU_Msk                      (0x1UL << PWR_CR_FWU_Pos)           /*!< 0x00000400 */
30 mjames 4270 
#define PWR_CR_FWU                          PWR_CR_FWU_Msk                     /*!< Fast wakeup */
4271 
 
4272 
#define PWR_CR_VOS_Pos                      (11U)                              
50 mjames 4273 
#define PWR_CR_VOS_Msk                      (0x3UL << PWR_CR_VOS_Pos)           /*!< 0x00001800 */
30 mjames 4274 
#define PWR_CR_VOS                          PWR_CR_VOS_Msk                     /*!< VOS[1:0] bits (Voltage scaling range selection) */
50 mjames 4275 
#define PWR_CR_VOS_0                        (0x1UL << PWR_CR_VOS_Pos)           /*!< 0x00000800 */
4276 
#define PWR_CR_VOS_1                        (0x2UL << PWR_CR_VOS_Pos)           /*!< 0x00001000 */
30 mjames 4277 
#define PWR_CR_LPRUN_Pos                    (14U)                              
50 mjames 4278 
#define PWR_CR_LPRUN_Msk                    (0x1UL << PWR_CR_LPRUN_Pos)         /*!< 0x00004000 */
30 mjames 4279 
#define PWR_CR_LPRUN                        PWR_CR_LPRUN_Msk                   /*!< Low power run mode */
4280 
 
4281 
/*******************  Bit definition for PWR_CSR register  ********************/
4282 
#define PWR_CSR_WUF_Pos                     (0U)                              
50 mjames 4283 
#define PWR_CSR_WUF_Msk                     (0x1UL << PWR_CSR_WUF_Pos)          /*!< 0x00000001 */
30 mjames 4284 
#define PWR_CSR_WUF                         PWR_CSR_WUF_Msk                    /*!< Wakeup Flag */
4285 
#define PWR_CSR_SBF_Pos                     (1U)                              
50 mjames 4286 
#define PWR_CSR_SBF_Msk                     (0x1UL << PWR_CSR_SBF_Pos)          /*!< 0x00000002 */
30 mjames 4287 
#define PWR_CSR_SBF                         PWR_CSR_SBF_Msk                    /*!< Standby Flag */
4288 
#define PWR_CSR_PVDO_Pos                    (2U)                              
50 mjames 4289 
#define PWR_CSR_PVDO_Msk                    (0x1UL << PWR_CSR_PVDO_Pos)         /*!< 0x00000004 */
30 mjames 4290 
#define PWR_CSR_PVDO                        PWR_CSR_PVDO_Msk                   /*!< PVD Output */
4291 
#define PWR_CSR_VREFINTRDYF_Pos             (3U)                              
50 mjames 4292 
#define PWR_CSR_VREFINTRDYF_Msk             (0x1UL << PWR_CSR_VREFINTRDYF_Pos)  /*!< 0x00000008 */
30 mjames 4293 
#define PWR_CSR_VREFINTRDYF                 PWR_CSR_VREFINTRDYF_Msk            /*!< Internal voltage reference (VREFINT) ready flag */
4294 
#define PWR_CSR_VOSF_Pos                    (4U)                              
50 mjames 4295 
#define PWR_CSR_VOSF_Msk                    (0x1UL << PWR_CSR_VOSF_Pos)         /*!< 0x00000010 */
30 mjames 4296 
#define PWR_CSR_VOSF                        PWR_CSR_VOSF_Msk                   /*!< Voltage Scaling select flag */
4297 
#define PWR_CSR_REGLPF_Pos                  (5U)                              
50 mjames 4298 
#define PWR_CSR_REGLPF_Msk                  (0x1UL << PWR_CSR_REGLPF_Pos)       /*!< 0x00000020 */
30 mjames 4299 
#define PWR_CSR_REGLPF                      PWR_CSR_REGLPF_Msk                 /*!< Regulator LP flag */
4300 
 
4301 
#define PWR_CSR_EWUP1_Pos                   (8U)                              
50 mjames 4302 
#define PWR_CSR_EWUP1_Msk                   (0x1UL << PWR_CSR_EWUP1_Pos)        /*!< 0x00000100 */
30 mjames 4303 
#define PWR_CSR_EWUP1                       PWR_CSR_EWUP1_Msk                  /*!< Enable WKUP pin 1 */
4304 
#define PWR_CSR_EWUP2_Pos                   (9U)                              
50 mjames 4305 
#define PWR_CSR_EWUP2_Msk                   (0x1UL << PWR_CSR_EWUP2_Pos)        /*!< 0x00000200 */
30 mjames 4306 
#define PWR_CSR_EWUP2                       PWR_CSR_EWUP2_Msk                  /*!< Enable WKUP pin 2 */
4307 
#define PWR_CSR_EWUP3_Pos                   (10U)                              
50 mjames 4308 
#define PWR_CSR_EWUP3_Msk                   (0x1UL << PWR_CSR_EWUP3_Pos)        /*!< 0x00000400 */
30 mjames 4309 
#define PWR_CSR_EWUP3                       PWR_CSR_EWUP3_Msk                  /*!< Enable WKUP pin 3 */
4310 
 
4311 
/******************************************************************************/
4312 
/*                                                                            */
4313 
/*                      Reset and Clock Control (RCC)                         */
4314 
/*                                                                            */
4315 
/******************************************************************************/
4316 
/*
4317 
* @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
4318 
*/
4319 
#define RCC_LSECSS_SUPPORT          /*!< LSE CSS feature support */
4320 
 
4321 
/********************  Bit definition for RCC_CR register  ********************/
4322 
#define RCC_CR_HSION_Pos                    (0U)                              
50 mjames 4323 
#define RCC_CR_HSION_Msk                    (0x1UL << RCC_CR_HSION_Pos)         /*!< 0x00000001 */
30 mjames 4324 
#define RCC_CR_HSION                        RCC_CR_HSION_Msk                   /*!< Internal High Speed clock enable */
4325 
#define RCC_CR_HSIRDY_Pos                   (1U)                              
50 mjames 4326 
#define RCC_CR_HSIRDY_Msk                   (0x1UL << RCC_CR_HSIRDY_Pos)        /*!< 0x00000002 */
30 mjames 4327 
#define RCC_CR_HSIRDY                       RCC_CR_HSIRDY_Msk                  /*!< Internal High Speed clock ready flag */
4328 
 
4329 
#define RCC_CR_MSION_Pos                    (8U)                              
50 mjames 4330 
#define RCC_CR_MSION_Msk                    (0x1UL << RCC_CR_MSION_Pos)         /*!< 0x00000100 */
30 mjames 4331 
#define RCC_CR_MSION                        RCC_CR_MSION_Msk                   /*!< Internal Multi Speed clock enable */
4332 
#define RCC_CR_MSIRDY_Pos                   (9U)                              
50 mjames 4333 
#define RCC_CR_MSIRDY_Msk                   (0x1UL << RCC_CR_MSIRDY_Pos)        /*!< 0x00000200 */
30 mjames 4334 
#define RCC_CR_MSIRDY                       RCC_CR_MSIRDY_Msk                  /*!< Internal Multi Speed clock ready flag */
4335 
 
4336 
#define RCC_CR_HSEON_Pos                    (16U)                              
50 mjames 4337 
#define RCC_CR_HSEON_Msk                    (0x1UL << RCC_CR_HSEON_Pos)         /*!< 0x00010000 */
30 mjames 4338 
#define RCC_CR_HSEON                        RCC_CR_HSEON_Msk                   /*!< External High Speed clock enable */
4339 
#define RCC_CR_HSERDY_Pos                   (17U)                              
50 mjames 4340 
#define RCC_CR_HSERDY_Msk                   (0x1UL << RCC_CR_HSERDY_Pos)        /*!< 0x00020000 */
30 mjames 4341 
#define RCC_CR_HSERDY                       RCC_CR_HSERDY_Msk                  /*!< External High Speed clock ready flag */
4342 
#define RCC_CR_HSEBYP_Pos                   (18U)                              
50 mjames 4343 
#define RCC_CR_HSEBYP_Msk                   (0x1UL << RCC_CR_HSEBYP_Pos)        /*!< 0x00040000 */
30 mjames 4344 
#define RCC_CR_HSEBYP                       RCC_CR_HSEBYP_Msk                  /*!< External High Speed clock Bypass */
4345 
 
4346 
#define RCC_CR_PLLON_Pos                    (24U)                              
50 mjames 4347 
#define RCC_CR_PLLON_Msk                    (0x1UL << RCC_CR_PLLON_Pos)         /*!< 0x01000000 */
30 mjames 4348 
#define RCC_CR_PLLON                        RCC_CR_PLLON_Msk                   /*!< PLL enable */
4349 
#define RCC_CR_PLLRDY_Pos                   (25U)                              
50 mjames 4350 
#define RCC_CR_PLLRDY_Msk                   (0x1UL << RCC_CR_PLLRDY_Pos)        /*!< 0x02000000 */
30 mjames 4351 
#define RCC_CR_PLLRDY                       RCC_CR_PLLRDY_Msk                  /*!< PLL clock ready flag */
4352 
#define RCC_CR_CSSON_Pos                    (28U)                              
50 mjames 4353 
#define RCC_CR_CSSON_Msk                    (0x1UL << RCC_CR_CSSON_Pos)         /*!< 0x10000000 */
30 mjames 4354 
#define RCC_CR_CSSON                        RCC_CR_CSSON_Msk                   /*!< Clock Security System enable */
4355 
 
4356 
#define RCC_CR_RTCPRE_Pos                   (29U)                              
50 mjames 4357 
#define RCC_CR_RTCPRE_Msk                   (0x3UL << RCC_CR_RTCPRE_Pos)        /*!< 0x60000000 */
30 mjames 4358 
#define RCC_CR_RTCPRE                       RCC_CR_RTCPRE_Msk                  /*!< RTC/LCD Prescaler */
4359 
#define RCC_CR_RTCPRE_0                     (0x20000000U)                      /*!< Bit0 */
4360 
#define RCC_CR_RTCPRE_1                     (0x40000000U)                      /*!< Bit1 */
4361 
 
4362 
/********************  Bit definition for RCC_ICSCR register  *****************/
4363 
#define RCC_ICSCR_HSICAL_Pos                (0U)                              
50 mjames 4364 
#define RCC_ICSCR_HSICAL_Msk                (0xFFUL << RCC_ICSCR_HSICAL_Pos)    /*!< 0x000000FF */
30 mjames 4365 
#define RCC_ICSCR_HSICAL                    RCC_ICSCR_HSICAL_Msk               /*!< Internal High Speed clock Calibration */
4366 
#define RCC_ICSCR_HSITRIM_Pos               (8U)                              
50 mjames 4367 
#define RCC_ICSCR_HSITRIM_Msk               (0x1FUL << RCC_ICSCR_HSITRIM_Pos)   /*!< 0x00001F00 */
30 mjames 4368 
#define RCC_ICSCR_HSITRIM                   RCC_ICSCR_HSITRIM_Msk              /*!< Internal High Speed clock trimming */
4369 
 
4370 
#define RCC_ICSCR_MSIRANGE_Pos              (13U)                              
50 mjames 4371 
#define RCC_ICSCR_MSIRANGE_Msk              (0x7UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000E000 */
30 mjames 4372 
#define RCC_ICSCR_MSIRANGE                  RCC_ICSCR_MSIRANGE_Msk             /*!< Internal Multi Speed clock Range */
50 mjames 4373 
#define RCC_ICSCR_MSIRANGE_0                (0x0UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00000000 */
4374 
#define RCC_ICSCR_MSIRANGE_1                (0x1UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00002000 */
4375 
#define RCC_ICSCR_MSIRANGE_2                (0x2UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00004000 */
4376 
#define RCC_ICSCR_MSIRANGE_3                (0x3UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00006000 */
4377 
#define RCC_ICSCR_MSIRANGE_4                (0x4UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x00008000 */
4378 
#define RCC_ICSCR_MSIRANGE_5                (0x5UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000A000 */
4379 
#define RCC_ICSCR_MSIRANGE_6                (0x6UL << RCC_ICSCR_MSIRANGE_Pos)   /*!< 0x0000C000 */
30 mjames 4380 
#define RCC_ICSCR_MSICAL_Pos                (16U)                              
50 mjames 4381 
#define RCC_ICSCR_MSICAL_Msk                (0xFFUL << RCC_ICSCR_MSICAL_Pos)    /*!< 0x00FF0000 */
30 mjames 4382 
#define RCC_ICSCR_MSICAL                    RCC_ICSCR_MSICAL_Msk               /*!< Internal Multi Speed clock Calibration */
4383 
#define RCC_ICSCR_MSITRIM_Pos               (24U)                              
50 mjames 4384 
#define RCC_ICSCR_MSITRIM_Msk               (0xFFUL << RCC_ICSCR_MSITRIM_Pos)   /*!< 0xFF000000 */
30 mjames 4385 
#define RCC_ICSCR_MSITRIM                   RCC_ICSCR_MSITRIM_Msk              /*!< Internal Multi Speed clock trimming */
4386 
 
4387 
/********************  Bit definition for RCC_CFGR register  ******************/
4388 
#define RCC_CFGR_SW_Pos                     (0U)                              
50 mjames 4389 
#define RCC_CFGR_SW_Msk                     (0x3UL << RCC_CFGR_SW_Pos)          /*!< 0x00000003 */
30 mjames 4390 
#define RCC_CFGR_SW                         RCC_CFGR_SW_Msk                    /*!< SW[1:0] bits (System clock Switch) */
50 mjames 4391 
#define RCC_CFGR_SW_0                       (0x1UL << RCC_CFGR_SW_Pos)          /*!< 0x00000001 */
4392 
#define RCC_CFGR_SW_1                       (0x2UL << RCC_CFGR_SW_Pos)          /*!< 0x00000002 */
30 mjames 4393 
 
4394 
/*!< SW configuration */
4395 
#define RCC_CFGR_SW_MSI                     (0x00000000U)                      /*!< MSI selected as system clock */
4396 
#define RCC_CFGR_SW_HSI                     (0x00000001U)                      /*!< HSI selected as system clock */
4397 
#define RCC_CFGR_SW_HSE                     (0x00000002U)                      /*!< HSE selected as system clock */
4398 
#define RCC_CFGR_SW_PLL                     (0x00000003U)                      /*!< PLL selected as system clock */
4399 
 
4400 
#define RCC_CFGR_SWS_Pos                    (2U)                              
50 mjames 4401 
#define RCC_CFGR_SWS_Msk                    (0x3UL << RCC_CFGR_SWS_Pos)         /*!< 0x0000000C */
30 mjames 4402 
#define RCC_CFGR_SWS                        RCC_CFGR_SWS_Msk                   /*!< SWS[1:0] bits (System Clock Switch Status) */
50 mjames 4403 
#define RCC_CFGR_SWS_0                      (0x1UL << RCC_CFGR_SWS_Pos)         /*!< 0x00000004 */
4404 
#define RCC_CFGR_SWS_1                      (0x2UL << RCC_CFGR_SWS_Pos)         /*!< 0x00000008 */
30 mjames 4405 
 
4406 
/*!< SWS configuration */
4407 
#define RCC_CFGR_SWS_MSI                    (0x00000000U)                      /*!< MSI oscillator used as system clock */
4408 
#define RCC_CFGR_SWS_HSI                    (0x00000004U)                      /*!< HSI oscillator used as system clock */
4409 
#define RCC_CFGR_SWS_HSE                    (0x00000008U)                      /*!< HSE oscillator used as system clock */
4410 
#define RCC_CFGR_SWS_PLL                    (0x0000000CU)                      /*!< PLL used as system clock */
4411 
 
4412 
#define RCC_CFGR_HPRE_Pos                   (4U)                              
50 mjames 4413 
#define RCC_CFGR_HPRE_Msk                   (0xFUL << RCC_CFGR_HPRE_Pos)        /*!< 0x000000F0 */
30 mjames 4414 
#define RCC_CFGR_HPRE                       RCC_CFGR_HPRE_Msk                  /*!< HPRE[3:0] bits (AHB prescaler) */
50 mjames 4415 
#define RCC_CFGR_HPRE_0                     (0x1UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000010 */
4416 
#define RCC_CFGR_HPRE_1                     (0x2UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000020 */
4417 
#define RCC_CFGR_HPRE_2                     (0x4UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000040 */
4418 
#define RCC_CFGR_HPRE_3                     (0x8UL << RCC_CFGR_HPRE_Pos)        /*!< 0x00000080 */
30 mjames 4419 
 
4420 
/*!< HPRE configuration */
4421 
#define RCC_CFGR_HPRE_DIV1                  (0x00000000U)                      /*!< SYSCLK not divided */
4422 
#define RCC_CFGR_HPRE_DIV2                  (0x00000080U)                      /*!< SYSCLK divided by 2 */
4423 
#define RCC_CFGR_HPRE_DIV4                  (0x00000090U)                      /*!< SYSCLK divided by 4 */
4424 
#define RCC_CFGR_HPRE_DIV8                  (0x000000A0U)                      /*!< SYSCLK divided by 8 */
4425 
#define RCC_CFGR_HPRE_DIV16                 (0x000000B0U)                      /*!< SYSCLK divided by 16 */
4426 
#define RCC_CFGR_HPRE_DIV64                 (0x000000C0U)                      /*!< SYSCLK divided by 64 */
4427 
#define RCC_CFGR_HPRE_DIV128                (0x000000D0U)                      /*!< SYSCLK divided by 128 */
4428 
#define RCC_CFGR_HPRE_DIV256                (0x000000E0U)                      /*!< SYSCLK divided by 256 */
4429 
#define RCC_CFGR_HPRE_DIV512                (0x000000F0U)                      /*!< SYSCLK divided by 512 */
4430 
 
4431 
#define RCC_CFGR_PPRE1_Pos                  (8U)                              
50 mjames 4432 
#define RCC_CFGR_PPRE1_Msk                  (0x7UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000700 */
30 mjames 4433 
#define RCC_CFGR_PPRE1                      RCC_CFGR_PPRE1_Msk                 /*!< PRE1[2:0] bits (APB1 prescaler) */
50 mjames 4434 
#define RCC_CFGR_PPRE1_0                    (0x1UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000100 */
4435 
#define RCC_CFGR_PPRE1_1                    (0x2UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000200 */
4436 
#define RCC_CFGR_PPRE1_2                    (0x4UL << RCC_CFGR_PPRE1_Pos)       /*!< 0x00000400 */
30 mjames 4437 
 
4438 
/*!< PPRE1 configuration */
4439 
#define RCC_CFGR_PPRE1_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
4440 
#define RCC_CFGR_PPRE1_DIV2                 (0x00000400U)                      /*!< HCLK divided by 2 */
4441 
#define RCC_CFGR_PPRE1_DIV4                 (0x00000500U)                      /*!< HCLK divided by 4 */
4442 
#define RCC_CFGR_PPRE1_DIV8                 (0x00000600U)                      /*!< HCLK divided by 8 */
4443 
#define RCC_CFGR_PPRE1_DIV16                (0x00000700U)                      /*!< HCLK divided by 16 */
4444 
 
4445 
#define RCC_CFGR_PPRE2_Pos                  (11U)                              
50 mjames 4446 
#define RCC_CFGR_PPRE2_Msk                  (0x7UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00003800 */
30 mjames 4447 
#define RCC_CFGR_PPRE2                      RCC_CFGR_PPRE2_Msk                 /*!< PRE2[2:0] bits (APB2 prescaler) */
50 mjames 4448 
#define RCC_CFGR_PPRE2_0                    (0x1UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00000800 */
4449 
#define RCC_CFGR_PPRE2_1                    (0x2UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00001000 */
4450 
#define RCC_CFGR_PPRE2_2                    (0x4UL << RCC_CFGR_PPRE2_Pos)       /*!< 0x00002000 */
30 mjames 4451 
 
4452 
/*!< PPRE2 configuration */
4453 
#define RCC_CFGR_PPRE2_DIV1                 (0x00000000U)                      /*!< HCLK not divided */
4454 
#define RCC_CFGR_PPRE2_DIV2                 (0x00002000U)                      /*!< HCLK divided by 2 */
4455 
#define RCC_CFGR_PPRE2_DIV4                 (0x00002800U)                      /*!< HCLK divided by 4 */
4456 
#define RCC_CFGR_PPRE2_DIV8                 (0x00003000U)                      /*!< HCLK divided by 8 */
4457 
#define RCC_CFGR_PPRE2_DIV16                (0x00003800U)                      /*!< HCLK divided by 16 */
4458 
 
4459 
/*!< PLL entry clock source*/
4460 
#define RCC_CFGR_PLLSRC_Pos                 (16U)                              
50 mjames 4461 
#define RCC_CFGR_PLLSRC_Msk                 (0x1UL << RCC_CFGR_PLLSRC_Pos)      /*!< 0x00010000 */
30 mjames 4462 
#define RCC_CFGR_PLLSRC                     RCC_CFGR_PLLSRC_Msk                /*!< PLL entry clock source */
4463 
 
4464 
#define RCC_CFGR_PLLSRC_HSI                 (0x00000000U)                      /*!< HSI as PLL entry clock source */
4465 
#define RCC_CFGR_PLLSRC_HSE                 (0x00010000U)                      /*!< HSE as PLL entry clock source */
4466 
 
4467 
 
4468 
/*!< PLLMUL configuration */
4469 
#define RCC_CFGR_PLLMUL_Pos                 (18U)                              
50 mjames 4470 
#define RCC_CFGR_PLLMUL_Msk                 (0xFUL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x003C0000 */
30 mjames 4471 
#define RCC_CFGR_PLLMUL                     RCC_CFGR_PLLMUL_Msk                /*!< PLLMUL[3:0] bits (PLL multiplication factor) */
50 mjames 4472 
#define RCC_CFGR_PLLMUL_0                   (0x1UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00040000 */
4473 
#define RCC_CFGR_PLLMUL_1                   (0x2UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00080000 */
4474 
#define RCC_CFGR_PLLMUL_2                   (0x4UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00100000 */
4475 
#define RCC_CFGR_PLLMUL_3                   (0x8UL << RCC_CFGR_PLLMUL_Pos)      /*!< 0x00200000 */
30 mjames 4476 
 
4477 
/*!< PLLMUL configuration */
4478 
#define RCC_CFGR_PLLMUL3                    (0x00000000U)                      /*!< PLL input clock * 3 */
4479 
#define RCC_CFGR_PLLMUL4                    (0x00040000U)                      /*!< PLL input clock * 4 */
4480 
#define RCC_CFGR_PLLMUL6                    (0x00080000U)                      /*!< PLL input clock * 6 */
4481 
#define RCC_CFGR_PLLMUL8                    (0x000C0000U)                      /*!< PLL input clock * 8 */
4482 
#define RCC_CFGR_PLLMUL12                   (0x00100000U)                      /*!< PLL input clock * 12 */
4483 
#define RCC_CFGR_PLLMUL16                   (0x00140000U)                      /*!< PLL input clock * 16 */
4484 
#define RCC_CFGR_PLLMUL24                   (0x00180000U)                      /*!< PLL input clock * 24 */
4485 
#define RCC_CFGR_PLLMUL32                   (0x001C0000U)                      /*!< PLL input clock * 32 */
4486 
#define RCC_CFGR_PLLMUL48                   (0x00200000U)                      /*!< PLL input clock * 48 */
4487 
 
4488 
/*!< PLLDIV configuration */
4489 
#define RCC_CFGR_PLLDIV_Pos                 (22U)                              
50 mjames 4490 
#define RCC_CFGR_PLLDIV_Msk                 (0x3UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00C00000 */
30 mjames 4491 
#define RCC_CFGR_PLLDIV                     RCC_CFGR_PLLDIV_Msk                /*!< PLLDIV[1:0] bits (PLL Output Division) */
50 mjames 4492 
#define RCC_CFGR_PLLDIV_0                   (0x1UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00400000 */
4493 
#define RCC_CFGR_PLLDIV_1                   (0x2UL << RCC_CFGR_PLLDIV_Pos)      /*!< 0x00800000 */
30 mjames 4494 
 
4495 
 
4496 
/*!< PLLDIV configuration */
4497 
#define RCC_CFGR_PLLDIV1                    (0x00000000U)                      /*!< PLL clock output = CKVCO / 1 */
4498 
#define RCC_CFGR_PLLDIV2_Pos                (22U)                              
50 mjames 4499 
#define RCC_CFGR_PLLDIV2_Msk                (0x1UL << RCC_CFGR_PLLDIV2_Pos)     /*!< 0x00400000 */
30 mjames 4500 
#define RCC_CFGR_PLLDIV2                    RCC_CFGR_PLLDIV2_Msk               /*!< PLL clock output = CKVCO / 2 */
4501 
#define RCC_CFGR_PLLDIV3_Pos                (23U)                              
50 mjames 4502 
#define RCC_CFGR_PLLDIV3_Msk                (0x1UL << RCC_CFGR_PLLDIV3_Pos)     /*!< 0x00800000 */
30 mjames 4503 
#define RCC_CFGR_PLLDIV3                    RCC_CFGR_PLLDIV3_Msk               /*!< PLL clock output = CKVCO / 3 */
4504 
#define RCC_CFGR_PLLDIV4_Pos                (22U)                              
50 mjames 4505 
#define RCC_CFGR_PLLDIV4_Msk                (0x3UL << RCC_CFGR_PLLDIV4_Pos)     /*!< 0x00C00000 */
30 mjames 4506 
#define RCC_CFGR_PLLDIV4                    RCC_CFGR_PLLDIV4_Msk               /*!< PLL clock output = CKVCO / 4 */
4507 
 
4508 
 
4509 
#define RCC_CFGR_MCOSEL_Pos                 (24U)                              
50 mjames 4510 
#define RCC_CFGR_MCOSEL_Msk                 (0x7UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x07000000 */
30 mjames 4511 
#define RCC_CFGR_MCOSEL                     RCC_CFGR_MCOSEL_Msk                /*!< MCO[2:0] bits (Microcontroller Clock Output) */
50 mjames 4512 
#define RCC_CFGR_MCOSEL_0                   (0x1UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x01000000 */
4513 
#define RCC_CFGR_MCOSEL_1                   (0x2UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x02000000 */
4514 
#define RCC_CFGR_MCOSEL_2                   (0x4UL << RCC_CFGR_MCOSEL_Pos)      /*!< 0x04000000 */
30 mjames 4515 
 
4516 
/*!< MCO configuration */
4517 
#define RCC_CFGR_MCOSEL_NOCLOCK             (0x00000000U)                      /*!< No clock */
4518 
#define RCC_CFGR_MCOSEL_SYSCLK_Pos          (24U)                              
50 mjames 4519 
#define RCC_CFGR_MCOSEL_SYSCLK_Msk          (0x1UL << RCC_CFGR_MCOSEL_SYSCLK_Pos) /*!< 0x01000000 */
30 mjames 4520 
#define RCC_CFGR_MCOSEL_SYSCLK              RCC_CFGR_MCOSEL_SYSCLK_Msk         /*!< System clock selected */
4521 
#define RCC_CFGR_MCOSEL_HSI_Pos             (25U)                              
50 mjames 4522 
#define RCC_CFGR_MCOSEL_HSI_Msk             (0x1UL << RCC_CFGR_MCOSEL_HSI_Pos)  /*!< 0x02000000 */
30 mjames 4523 
#define RCC_CFGR_MCOSEL_HSI                 RCC_CFGR_MCOSEL_HSI_Msk            /*!< Internal 16 MHz RC oscillator clock selected */
4524 
#define RCC_CFGR_MCOSEL_MSI_Pos             (24U)                              
50 mjames 4525 
#define RCC_CFGR_MCOSEL_MSI_Msk             (0x3UL << RCC_CFGR_MCOSEL_MSI_Pos)  /*!< 0x03000000 */
30 mjames 4526 
#define RCC_CFGR_MCOSEL_MSI                 RCC_CFGR_MCOSEL_MSI_Msk            /*!< Internal Medium Speed RC oscillator clock selected */
4527 
#define RCC_CFGR_MCOSEL_HSE_Pos             (26U)                              
50 mjames 4528 
#define RCC_CFGR_MCOSEL_HSE_Msk             (0x1UL << RCC_CFGR_MCOSEL_HSE_Pos)  /*!< 0x04000000 */
30 mjames 4529 
#define RCC_CFGR_MCOSEL_HSE                 RCC_CFGR_MCOSEL_HSE_Msk            /*!< External 1-25 MHz oscillator clock selected */
4530 
#define RCC_CFGR_MCOSEL_PLL_Pos             (24U)                              
50 mjames 4531 
#define RCC_CFGR_MCOSEL_PLL_Msk             (0x5UL << RCC_CFGR_MCOSEL_PLL_Pos)  /*!< 0x05000000 */
30 mjames 4532 
#define RCC_CFGR_MCOSEL_PLL                 RCC_CFGR_MCOSEL_PLL_Msk            /*!< PLL clock divided */
4533 
#define RCC_CFGR_MCOSEL_LSI_Pos             (25U)                              
50 mjames 4534 
#define RCC_CFGR_MCOSEL_LSI_Msk             (0x3UL << RCC_CFGR_MCOSEL_LSI_Pos)  /*!< 0x06000000 */
30 mjames 4535 
#define RCC_CFGR_MCOSEL_LSI                 RCC_CFGR_MCOSEL_LSI_Msk            /*!< LSI selected */
4536 
#define RCC_CFGR_MCOSEL_LSE_Pos             (24U)                              
50 mjames 4537 
#define RCC_CFGR_MCOSEL_LSE_Msk             (0x7UL << RCC_CFGR_MCOSEL_LSE_Pos)  /*!< 0x07000000 */
30 mjames 4538 
#define RCC_CFGR_MCOSEL_LSE                 RCC_CFGR_MCOSEL_LSE_Msk            /*!< LSE selected */
4539 
 
4540 
#define RCC_CFGR_MCOPRE_Pos                 (28U)                              
50 mjames 4541 
#define RCC_CFGR_MCOPRE_Msk                 (0x7UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x70000000 */
30 mjames 4542 
#define RCC_CFGR_MCOPRE                     RCC_CFGR_MCOPRE_Msk                /*!< MCOPRE[2:0] bits (Microcontroller Clock Output Prescaler) */
50 mjames 4543 
#define RCC_CFGR_MCOPRE_0                   (0x1UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x10000000 */
4544 
#define RCC_CFGR_MCOPRE_1                   (0x2UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x20000000 */
4545 
#define RCC_CFGR_MCOPRE_2                   (0x4UL << RCC_CFGR_MCOPRE_Pos)      /*!< 0x40000000 */
30 mjames 4546 
 
4547 
/*!< MCO Prescaler configuration */
4548 
#define RCC_CFGR_MCOPRE_DIV1                (0x00000000U)                      /*!< MCO is divided by 1 */
4549 
#define RCC_CFGR_MCOPRE_DIV2                (0x10000000U)                      /*!< MCO is divided by 2 */
4550 
#define RCC_CFGR_MCOPRE_DIV4                (0x20000000U)                      /*!< MCO is divided by 4 */
4551 
#define RCC_CFGR_MCOPRE_DIV8                (0x30000000U)                      /*!< MCO is divided by 8 */
4552 
#define RCC_CFGR_MCOPRE_DIV16               (0x40000000U)                      /*!< MCO is divided by 16 */
4553 
 
4554 
/* Legacy aliases */
4555 
#define  RCC_CFGR_MCO_DIV1                  RCC_CFGR_MCOPRE_DIV1
4556 
#define  RCC_CFGR_MCO_DIV2                  RCC_CFGR_MCOPRE_DIV2
4557 
#define  RCC_CFGR_MCO_DIV4                  RCC_CFGR_MCOPRE_DIV4
4558 
#define  RCC_CFGR_MCO_DIV8                  RCC_CFGR_MCOPRE_DIV8
4559 
#define  RCC_CFGR_MCO_DIV16                 RCC_CFGR_MCOPRE_DIV16
4560 
#define  RCC_CFGR_MCO_NOCLOCK               RCC_CFGR_MCOSEL_NOCLOCK
4561 
#define  RCC_CFGR_MCO_SYSCLK                RCC_CFGR_MCOSEL_SYSCLK
4562 
#define  RCC_CFGR_MCO_HSI                   RCC_CFGR_MCOSEL_HSI
4563 
#define  RCC_CFGR_MCO_MSI                   RCC_CFGR_MCOSEL_MSI
4564 
#define  RCC_CFGR_MCO_HSE                   RCC_CFGR_MCOSEL_HSE
4565 
#define  RCC_CFGR_MCO_PLL                   RCC_CFGR_MCOSEL_PLL
4566 
#define  RCC_CFGR_MCO_LSI                   RCC_CFGR_MCOSEL_LSI
4567 
#define  RCC_CFGR_MCO_LSE                   RCC_CFGR_MCOSEL_LSE
4568 
 
4569 
/*!<******************  Bit definition for RCC_CIR register  ********************/
4570 
#define RCC_CIR_LSIRDYF_Pos                 (0U)                              
50 mjames 4571 
#define RCC_CIR_LSIRDYF_Msk                 (0x1UL << RCC_CIR_LSIRDYF_Pos)      /*!< 0x00000001 */
30 mjames 4572 
#define RCC_CIR_LSIRDYF                     RCC_CIR_LSIRDYF_Msk                /*!< LSI Ready Interrupt flag */
4573 
#define RCC_CIR_LSERDYF_Pos                 (1U)                              
50 mjames 4574 
#define RCC_CIR_LSERDYF_Msk                 (0x1UL << RCC_CIR_LSERDYF_Pos)      /*!< 0x00000002 */
30 mjames 4575 
#define RCC_CIR_LSERDYF                     RCC_CIR_LSERDYF_Msk                /*!< LSE Ready Interrupt flag */
4576 
#define RCC_CIR_HSIRDYF_Pos                 (2U)                              
50 mjames 4577 
#define RCC_CIR_HSIRDYF_Msk                 (0x1UL << RCC_CIR_HSIRDYF_Pos)      /*!< 0x00000004 */
30 mjames 4578 
#define RCC_CIR_HSIRDYF                     RCC_CIR_HSIRDYF_Msk                /*!< HSI Ready Interrupt flag */
4579 
#define RCC_CIR_HSERDYF_Pos                 (3U)                              
50 mjames 4580 
#define RCC_CIR_HSERDYF_Msk                 (0x1UL << RCC_CIR_HSERDYF_Pos)      /*!< 0x00000008 */
30 mjames 4581 
#define RCC_CIR_HSERDYF                     RCC_CIR_HSERDYF_Msk                /*!< HSE Ready Interrupt flag */
4582 
#define RCC_CIR_PLLRDYF_Pos                 (4U)                              
50 mjames 4583 
#define RCC_CIR_PLLRDYF_Msk                 (0x1UL << RCC_CIR_PLLRDYF_Pos)      /*!< 0x00000010 */
30 mjames 4584 
#define RCC_CIR_PLLRDYF                     RCC_CIR_PLLRDYF_Msk                /*!< PLL Ready Interrupt flag */
4585 
#define RCC_CIR_MSIRDYF_Pos                 (5U)                              
50 mjames 4586 
#define RCC_CIR_MSIRDYF_Msk                 (0x1UL << RCC_CIR_MSIRDYF_Pos)      /*!< 0x00000020 */
30 mjames 4587 
#define RCC_CIR_MSIRDYF                     RCC_CIR_MSIRDYF_Msk                /*!< MSI Ready Interrupt flag */
4588 
#define RCC_CIR_LSECSSF_Pos                 (6U)                              
50 mjames 4589 
#define RCC_CIR_LSECSSF_Msk                 (0x1UL << RCC_CIR_LSECSSF_Pos)      /*!< 0x00000040 */
30 mjames 4590 
#define RCC_CIR_LSECSSF                     RCC_CIR_LSECSSF_Msk                /*!< LSE CSS Interrupt flag */
4591 
#define RCC_CIR_CSSF_Pos                    (7U)                              
50 mjames 4592 
#define RCC_CIR_CSSF_Msk                    (0x1UL << RCC_CIR_CSSF_Pos)         /*!< 0x00000080 */
30 mjames 4593 
#define RCC_CIR_CSSF                        RCC_CIR_CSSF_Msk                   /*!< Clock Security System Interrupt flag */
4594 
 
4595 
#define RCC_CIR_LSIRDYIE_Pos                (8U)                              
50 mjames 4596 
#define RCC_CIR_LSIRDYIE_Msk                (0x1UL << RCC_CIR_LSIRDYIE_Pos)     /*!< 0x00000100 */
30 mjames 4597 
#define RCC_CIR_LSIRDYIE                    RCC_CIR_LSIRDYIE_Msk               /*!< LSI Ready Interrupt Enable */
4598 
#define RCC_CIR_LSERDYIE_Pos                (9U)                              
50 mjames 4599 
#define RCC_CIR_LSERDYIE_Msk                (0x1UL << RCC_CIR_LSERDYIE_Pos)     /*!< 0x00000200 */
30 mjames 4600 
#define RCC_CIR_LSERDYIE                    RCC_CIR_LSERDYIE_Msk               /*!< LSE Ready Interrupt Enable */
4601 
#define RCC_CIR_HSIRDYIE_Pos                (10U)                              
50 mjames 4602 
#define RCC_CIR_HSIRDYIE_Msk                (0x1UL << RCC_CIR_HSIRDYIE_Pos)     /*!< 0x00000400 */
30 mjames 4603 
#define RCC_CIR_HSIRDYIE                    RCC_CIR_HSIRDYIE_Msk               /*!< HSI Ready Interrupt Enable */
4604 
#define RCC_CIR_HSERDYIE_Pos                (11U)                              
50 mjames 4605 
#define RCC_CIR_HSERDYIE_Msk                (0x1UL << RCC_CIR_HSERDYIE_Pos)     /*!< 0x00000800 */
30 mjames 4606 
#define RCC_CIR_HSERDYIE                    RCC_CIR_HSERDYIE_Msk               /*!< HSE Ready Interrupt Enable */
4607 
#define RCC_CIR_PLLRDYIE_Pos                (12U)                              
50 mjames 4608 
#define RCC_CIR_PLLRDYIE_Msk                (0x1UL << RCC_CIR_PLLRDYIE_Pos)     /*!< 0x00001000 */
30 mjames 4609 
#define RCC_CIR_PLLRDYIE                    RCC_CIR_PLLRDYIE_Msk               /*!< PLL Ready Interrupt Enable */
4610 
#define RCC_CIR_MSIRDYIE_Pos                (13U)                              
50 mjames 4611 
#define RCC_CIR_MSIRDYIE_Msk                (0x1UL << RCC_CIR_MSIRDYIE_Pos)     /*!< 0x00002000 */
30 mjames 4612 
#define RCC_CIR_MSIRDYIE                    RCC_CIR_MSIRDYIE_Msk               /*!< MSI Ready Interrupt Enable */
4613 
#define RCC_CIR_LSECSSIE_Pos                (14U)                              
50 mjames 4614 
#define RCC_CIR_LSECSSIE_Msk                (0x1UL << RCC_CIR_LSECSSIE_Pos)     /*!< 0x00004000 */
30 mjames 4615 
#define RCC_CIR_LSECSSIE                    RCC_CIR_LSECSSIE_Msk               /*!< LSE CSS Interrupt Enable */
4616 
 
4617 
#define RCC_CIR_LSIRDYC_Pos                 (16U)                              
50 mjames 4618 
#define RCC_CIR_LSIRDYC_Msk                 (0x1UL << RCC_CIR_LSIRDYC_Pos)      /*!< 0x00010000 */
30 mjames 4619 
#define RCC_CIR_LSIRDYC                     RCC_CIR_LSIRDYC_Msk                /*!< LSI Ready Interrupt Clear */
4620 
#define RCC_CIR_LSERDYC_Pos                 (17U)                              
50 mjames 4621 
#define RCC_CIR_LSERDYC_Msk                 (0x1UL << RCC_CIR_LSERDYC_Pos)      /*!< 0x00020000 */
30 mjames 4622 
#define RCC_CIR_LSERDYC                     RCC_CIR_LSERDYC_Msk                /*!< LSE Ready Interrupt Clear */
4623 
#define RCC_CIR_HSIRDYC_Pos                 (18U)                              
50 mjames 4624 
#define RCC_CIR_HSIRDYC_Msk                 (0x1UL << RCC_CIR_HSIRDYC_Pos)      /*!< 0x00040000 */
30 mjames 4625 
#define RCC_CIR_HSIRDYC                     RCC_CIR_HSIRDYC_Msk                /*!< HSI Ready Interrupt Clear */
4626 
#define RCC_CIR_HSERDYC_Pos                 (19U)                              
50 mjames 4627 
#define RCC_CIR_HSERDYC_Msk                 (0x1UL << RCC_CIR_HSERDYC_Pos)      /*!< 0x00080000 */
30 mjames 4628 
#define RCC_CIR_HSERDYC                     RCC_CIR_HSERDYC_Msk                /*!< HSE Ready Interrupt Clear */
4629 
#define RCC_CIR_PLLRDYC_Pos                 (20U)                              
50 mjames 4630 
#define RCC_CIR_PLLRDYC_Msk                 (0x1UL << RCC_CIR_PLLRDYC_Pos)      /*!< 0x00100000 */
30 mjames 4631 
#define RCC_CIR_PLLRDYC                     RCC_CIR_PLLRDYC_Msk                /*!< PLL Ready Interrupt Clear */
4632 
#define RCC_CIR_MSIRDYC_Pos                 (21U)                              
50 mjames 4633 
#define RCC_CIR_MSIRDYC_Msk                 (0x1UL << RCC_CIR_MSIRDYC_Pos)      /*!< 0x00200000 */
30 mjames 4634 
#define RCC_CIR_MSIRDYC                     RCC_CIR_MSIRDYC_Msk                /*!< MSI Ready Interrupt Clear */
4635 
#define RCC_CIR_LSECSSC_Pos                 (22U)                              
50 mjames 4636 
#define RCC_CIR_LSECSSC_Msk                 (0x1UL << RCC_CIR_LSECSSC_Pos)      /*!< 0x00400000 */
30 mjames 4637 
#define RCC_CIR_LSECSSC                     RCC_CIR_LSECSSC_Msk                /*!< LSE CSS Interrupt Clear */
4638 
#define RCC_CIR_CSSC_Pos                    (23U)                              
50 mjames 4639 
#define RCC_CIR_CSSC_Msk                    (0x1UL << RCC_CIR_CSSC_Pos)         /*!< 0x00800000 */
30 mjames 4640 
#define RCC_CIR_CSSC                        RCC_CIR_CSSC_Msk                   /*!< Clock Security System Interrupt Clear */
4641 
 
4642 
/*****************  Bit definition for RCC_AHBRSTR register  ******************/
4643 
#define RCC_AHBRSTR_GPIOARST_Pos            (0U)                              
50 mjames 4644 
#define RCC_AHBRSTR_GPIOARST_Msk            (0x1UL << RCC_AHBRSTR_GPIOARST_Pos) /*!< 0x00000001 */
30 mjames 4645 
#define RCC_AHBRSTR_GPIOARST                RCC_AHBRSTR_GPIOARST_Msk           /*!< GPIO port A reset */
4646 
#define RCC_AHBRSTR_GPIOBRST_Pos            (1U)                              
50 mjames 4647 
#define RCC_AHBRSTR_GPIOBRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOBRST_Pos) /*!< 0x00000002 */
30 mjames 4648 
#define RCC_AHBRSTR_GPIOBRST                RCC_AHBRSTR_GPIOBRST_Msk           /*!< GPIO port B reset */
4649 
#define RCC_AHBRSTR_GPIOCRST_Pos            (2U)                              
50 mjames 4650 
#define RCC_AHBRSTR_GPIOCRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOCRST_Pos) /*!< 0x00000004 */
30 mjames 4651 
#define RCC_AHBRSTR_GPIOCRST                RCC_AHBRSTR_GPIOCRST_Msk           /*!< GPIO port C reset */
4652 
#define RCC_AHBRSTR_GPIODRST_Pos            (3U)                              
50 mjames 4653 
#define RCC_AHBRSTR_GPIODRST_Msk            (0x1UL << RCC_AHBRSTR_GPIODRST_Pos) /*!< 0x00000008 */
30 mjames 4654 
#define RCC_AHBRSTR_GPIODRST                RCC_AHBRSTR_GPIODRST_Msk           /*!< GPIO port D reset */
4655 
#define RCC_AHBRSTR_GPIOERST_Pos            (4U)                              
50 mjames 4656 
#define RCC_AHBRSTR_GPIOERST_Msk            (0x1UL << RCC_AHBRSTR_GPIOERST_Pos) /*!< 0x00000010 */
30 mjames 4657 
#define RCC_AHBRSTR_GPIOERST                RCC_AHBRSTR_GPIOERST_Msk           /*!< GPIO port E reset */
4658 
#define RCC_AHBRSTR_GPIOHRST_Pos            (5U)                              
50 mjames 4659 
#define RCC_AHBRSTR_GPIOHRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOHRST_Pos) /*!< 0x00000020 */
30 mjames 4660 
#define RCC_AHBRSTR_GPIOHRST                RCC_AHBRSTR_GPIOHRST_Msk           /*!< GPIO port H reset */
4661 
#define RCC_AHBRSTR_GPIOFRST_Pos            (6U)                              
50 mjames 4662 
#define RCC_AHBRSTR_GPIOFRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOFRST_Pos) /*!< 0x00000040 */
30 mjames 4663 
#define RCC_AHBRSTR_GPIOFRST                RCC_AHBRSTR_GPIOFRST_Msk           /*!< GPIO port F reset */
4664 
#define RCC_AHBRSTR_GPIOGRST_Pos            (7U)                              
50 mjames 4665 
#define RCC_AHBRSTR_GPIOGRST_Msk            (0x1UL << RCC_AHBRSTR_GPIOGRST_Pos) /*!< 0x00000080 */
30 mjames 4666 
#define RCC_AHBRSTR_GPIOGRST                RCC_AHBRSTR_GPIOGRST_Msk           /*!< GPIO port G reset */
4667 
#define RCC_AHBRSTR_CRCRST_Pos              (12U)                              
50 mjames 4668 
#define RCC_AHBRSTR_CRCRST_Msk              (0x1UL << RCC_AHBRSTR_CRCRST_Pos)   /*!< 0x00001000 */
30 mjames 4669 
#define RCC_AHBRSTR_CRCRST                  RCC_AHBRSTR_CRCRST_Msk             /*!< CRC reset */
4670 
#define RCC_AHBRSTR_FLITFRST_Pos            (15U)                              
50 mjames 4671 
#define RCC_AHBRSTR_FLITFRST_Msk            (0x1UL << RCC_AHBRSTR_FLITFRST_Pos) /*!< 0x00008000 */
30 mjames 4672 
#define RCC_AHBRSTR_FLITFRST                RCC_AHBRSTR_FLITFRST_Msk           /*!< FLITF reset */
4673 
#define RCC_AHBRSTR_DMA1RST_Pos             (24U)                              
50 mjames 4674 
#define RCC_AHBRSTR_DMA1RST_Msk             (0x1UL << RCC_AHBRSTR_DMA1RST_Pos)  /*!< 0x01000000 */
30 mjames 4675 
#define RCC_AHBRSTR_DMA1RST                 RCC_AHBRSTR_DMA1RST_Msk            /*!< DMA1 reset */
4676 
#define RCC_AHBRSTR_DMA2RST_Pos             (25U)                              
50 mjames 4677 
#define RCC_AHBRSTR_DMA2RST_Msk             (0x1UL << RCC_AHBRSTR_DMA2RST_Pos)  /*!< 0x02000000 */
30 mjames 4678 
#define RCC_AHBRSTR_DMA2RST                 RCC_AHBRSTR_DMA2RST_Msk            /*!< DMA2 reset */
4679 
#define RCC_AHBRSTR_AESRST_Pos              (27U)                              
50 mjames 4680 
#define RCC_AHBRSTR_AESRST_Msk              (0x1UL << RCC_AHBRSTR_AESRST_Pos)   /*!< 0x08000000 */
30 mjames 4681 
#define RCC_AHBRSTR_AESRST                  RCC_AHBRSTR_AESRST_Msk             /*!< AES reset */
4682 
 
4683 
/*****************  Bit definition for RCC_APB2RSTR register  *****************/
4684 
#define RCC_APB2RSTR_SYSCFGRST_Pos          (0U)                              
50 mjames 4685 
#define RCC_APB2RSTR_SYSCFGRST_Msk          (0x1UL << RCC_APB2RSTR_SYSCFGRST_Pos) /*!< 0x00000001 */
30 mjames 4686 
#define RCC_APB2RSTR_SYSCFGRST              RCC_APB2RSTR_SYSCFGRST_Msk         /*!< System Configuration SYSCFG reset */
4687 
#define RCC_APB2RSTR_TIM9RST_Pos            (2U)                              
50 mjames 4688 
#define RCC_APB2RSTR_TIM9RST_Msk            (0x1UL << RCC_APB2RSTR_TIM9RST_Pos) /*!< 0x00000004 */
30 mjames 4689 
#define RCC_APB2RSTR_TIM9RST                RCC_APB2RSTR_TIM9RST_Msk           /*!< TIM9 reset */
4690 
#define RCC_APB2RSTR_TIM10RST_Pos           (3U)                              
50 mjames 4691 
#define RCC_APB2RSTR_TIM10RST_Msk           (0x1UL << RCC_APB2RSTR_TIM10RST_Pos) /*!< 0x00000008 */
30 mjames 4692 
#define RCC_APB2RSTR_TIM10RST               RCC_APB2RSTR_TIM10RST_Msk          /*!< TIM10 reset */
4693 
#define RCC_APB2RSTR_TIM11RST_Pos           (4U)                              
50 mjames 4694 
#define RCC_APB2RSTR_TIM11RST_Msk           (0x1UL << RCC_APB2RSTR_TIM11RST_Pos) /*!< 0x00000010 */
30 mjames 4695 
#define RCC_APB2RSTR_TIM11RST               RCC_APB2RSTR_TIM11RST_Msk          /*!< TIM11 reset */
4696 
#define RCC_APB2RSTR_ADC1RST_Pos            (9U)                              
50 mjames 4697 
#define RCC_APB2RSTR_ADC1RST_Msk            (0x1UL << RCC_APB2RSTR_ADC1RST_Pos) /*!< 0x00000200 */
30 mjames 4698 
#define RCC_APB2RSTR_ADC1RST                RCC_APB2RSTR_ADC1RST_Msk           /*!< ADC1 reset */
4699 
#define RCC_APB2RSTR_SPI1RST_Pos            (12U)                              
50 mjames 4700 
#define RCC_APB2RSTR_SPI1RST_Msk            (0x1UL << RCC_APB2RSTR_SPI1RST_Pos) /*!< 0x00001000 */
30 mjames 4701 
#define RCC_APB2RSTR_SPI1RST                RCC_APB2RSTR_SPI1RST_Msk           /*!< SPI1 reset */
4702 
#define RCC_APB2RSTR_USART1RST_Pos          (14U)                              
50 mjames 4703 
#define RCC_APB2RSTR_USART1RST_Msk          (0x1UL << RCC_APB2RSTR_USART1RST_Pos) /*!< 0x00004000 */
30 mjames 4704 
#define RCC_APB2RSTR_USART1RST              RCC_APB2RSTR_USART1RST_Msk         /*!< USART1 reset */
4705 
 
4706 
/*****************  Bit definition for RCC_APB1RSTR register  *****************/
4707 
#define RCC_APB1RSTR_TIM2RST_Pos            (0U)                              
50 mjames 4708 
#define RCC_APB1RSTR_TIM2RST_Msk            (0x1UL << RCC_APB1RSTR_TIM2RST_Pos) /*!< 0x00000001 */
30 mjames 4709 
#define RCC_APB1RSTR_TIM2RST                RCC_APB1RSTR_TIM2RST_Msk           /*!< Timer 2 reset */
4710 
#define RCC_APB1RSTR_TIM3RST_Pos            (1U)                              
50 mjames 4711 
#define RCC_APB1RSTR_TIM3RST_Msk            (0x1UL << RCC_APB1RSTR_TIM3RST_Pos) /*!< 0x00000002 */
30 mjames 4712 
#define RCC_APB1RSTR_TIM3RST                RCC_APB1RSTR_TIM3RST_Msk           /*!< Timer 3 reset */
4713 
#define RCC_APB1RSTR_TIM4RST_Pos            (2U)                              
50 mjames 4714 
#define RCC_APB1RSTR_TIM4RST_Msk            (0x1UL << RCC_APB1RSTR_TIM4RST_Pos) /*!< 0x00000004 */
30 mjames 4715 
#define RCC_APB1RSTR_TIM4RST                RCC_APB1RSTR_TIM4RST_Msk           /*!< Timer 4 reset */
4716 
#define RCC_APB1RSTR_TIM5RST_Pos            (3U)                              
50 mjames 4717 
#define RCC_APB1RSTR_TIM5RST_Msk            (0x1UL << RCC_APB1RSTR_TIM5RST_Pos) /*!< 0x00000008 */
30 mjames 4718 
#define RCC_APB1RSTR_TIM5RST                RCC_APB1RSTR_TIM5RST_Msk           /*!< Timer 5 reset */
4719 
#define RCC_APB1RSTR_TIM6RST_Pos            (4U)                              
50 mjames 4720 
#define RCC_APB1RSTR_TIM6RST_Msk            (0x1UL << RCC_APB1RSTR_TIM6RST_Pos) /*!< 0x00000010 */
30 mjames 4721 
#define RCC_APB1RSTR_TIM6RST                RCC_APB1RSTR_TIM6RST_Msk           /*!< Timer 6 reset */
4722 
#define RCC_APB1RSTR_TIM7RST_Pos            (5U)                              
50 mjames 4723 
#define RCC_APB1RSTR_TIM7RST_Msk            (0x1UL << RCC_APB1RSTR_TIM7RST_Pos) /*!< 0x00000020 */
30 mjames 4724 
#define RCC_APB1RSTR_TIM7RST                RCC_APB1RSTR_TIM7RST_Msk           /*!< Timer 7 reset */
4725 
#define RCC_APB1RSTR_LCDRST_Pos             (9U)                              
50 mjames 4726 
#define RCC_APB1RSTR_LCDRST_Msk             (0x1UL << RCC_APB1RSTR_LCDRST_Pos)  /*!< 0x00000200 */
30 mjames 4727 
#define RCC_APB1RSTR_LCDRST                 RCC_APB1RSTR_LCDRST_Msk            /*!< LCD reset */
4728 
#define RCC_APB1RSTR_WWDGRST_Pos            (11U)                              
50 mjames 4729 
#define RCC_APB1RSTR_WWDGRST_Msk            (0x1UL << RCC_APB1RSTR_WWDGRST_Pos) /*!< 0x00000800 */
30 mjames 4730 
#define RCC_APB1RSTR_WWDGRST                RCC_APB1RSTR_WWDGRST_Msk           /*!< Window Watchdog reset */
4731 
#define RCC_APB1RSTR_SPI2RST_Pos            (14U)                              
50 mjames 4732 
#define RCC_APB1RSTR_SPI2RST_Msk            (0x1UL << RCC_APB1RSTR_SPI2RST_Pos) /*!< 0x00004000 */
30 mjames 4733 
#define RCC_APB1RSTR_SPI2RST                RCC_APB1RSTR_SPI2RST_Msk           /*!< SPI 2 reset */
4734 
#define RCC_APB1RSTR_SPI3RST_Pos            (15U)                              
50 mjames 4735 
#define RCC_APB1RSTR_SPI3RST_Msk            (0x1UL << RCC_APB1RSTR_SPI3RST_Pos) /*!< 0x00008000 */
30 mjames 4736 
#define RCC_APB1RSTR_SPI3RST                RCC_APB1RSTR_SPI3RST_Msk           /*!< SPI 3 reset */
4737 
#define RCC_APB1RSTR_USART2RST_Pos          (17U)                              
50 mjames 4738 
#define RCC_APB1RSTR_USART2RST_Msk          (0x1UL << RCC_APB1RSTR_USART2RST_Pos) /*!< 0x00020000 */
30 mjames 4739 
#define RCC_APB1RSTR_USART2RST              RCC_APB1RSTR_USART2RST_Msk         /*!< USART 2 reset */
4740 
#define RCC_APB1RSTR_USART3RST_Pos          (18U)                              
50 mjames 4741 
#define RCC_APB1RSTR_USART3RST_Msk          (0x1UL << RCC_APB1RSTR_USART3RST_Pos) /*!< 0x00040000 */
30 mjames 4742 
#define RCC_APB1RSTR_USART3RST              RCC_APB1RSTR_USART3RST_Msk         /*!< USART 3 reset */
4743 
#define RCC_APB1RSTR_UART4RST_Pos           (19U)                              
50 mjames 4744 
#define RCC_APB1RSTR_UART4RST_Msk           (0x1UL << RCC_APB1RSTR_UART4RST_Pos) /*!< 0x00080000 */
30 mjames 4745 
#define RCC_APB1RSTR_UART4RST               RCC_APB1RSTR_UART4RST_Msk          /*!< UART 4 reset */
4746 
#define RCC_APB1RSTR_UART5RST_Pos           (20U)                              
50 mjames 4747 
#define RCC_APB1RSTR_UART5RST_Msk           (0x1UL << RCC_APB1RSTR_UART5RST_Pos) /*!< 0x00100000 */
30 mjames 4748 
#define RCC_APB1RSTR_UART5RST               RCC_APB1RSTR_UART5RST_Msk          /*!< UART 5 reset */
4749 
#define RCC_APB1RSTR_I2C1RST_Pos            (21U)                              
50 mjames 4750 
#define RCC_APB1RSTR_I2C1RST_Msk            (0x1UL << RCC_APB1RSTR_I2C1RST_Pos) /*!< 0x00200000 */
30 mjames 4751 
#define RCC_APB1RSTR_I2C1RST                RCC_APB1RSTR_I2C1RST_Msk           /*!< I2C 1 reset */
4752 
#define RCC_APB1RSTR_I2C2RST_Pos            (22U)                              
50 mjames 4753 
#define RCC_APB1RSTR_I2C2RST_Msk            (0x1UL << RCC_APB1RSTR_I2C2RST_Pos) /*!< 0x00400000 */
30 mjames 4754 
#define RCC_APB1RSTR_I2C2RST                RCC_APB1RSTR_I2C2RST_Msk           /*!< I2C 2 reset */
4755 
#define RCC_APB1RSTR_USBRST_Pos             (23U)                              
50 mjames 4756 
#define RCC_APB1RSTR_USBRST_Msk             (0x1UL << RCC_APB1RSTR_USBRST_Pos)  /*!< 0x00800000 */
30 mjames 4757 
#define RCC_APB1RSTR_USBRST                 RCC_APB1RSTR_USBRST_Msk            /*!< USB reset */
4758 
#define RCC_APB1RSTR_PWRRST_Pos             (28U)                              
50 mjames 4759 
#define RCC_APB1RSTR_PWRRST_Msk             (0x1UL << RCC_APB1RSTR_PWRRST_Pos)  /*!< 0x10000000 */
30 mjames 4760 
#define RCC_APB1RSTR_PWRRST                 RCC_APB1RSTR_PWRRST_Msk            /*!< Power interface reset */
4761 
#define RCC_APB1RSTR_DACRST_Pos             (29U)                              
50 mjames 4762 
#define RCC_APB1RSTR_DACRST_Msk             (0x1UL << RCC_APB1RSTR_DACRST_Pos)  /*!< 0x20000000 */
30 mjames 4763 
#define RCC_APB1RSTR_DACRST                 RCC_APB1RSTR_DACRST_Msk            /*!< DAC interface reset */
4764 
#define RCC_APB1RSTR_COMPRST_Pos            (31U)                              
50 mjames 4765 
#define RCC_APB1RSTR_COMPRST_Msk            (0x1UL << RCC_APB1RSTR_COMPRST_Pos) /*!< 0x80000000 */
30 mjames 4766 
#define RCC_APB1RSTR_COMPRST                RCC_APB1RSTR_COMPRST_Msk           /*!< Comparator interface reset */
4767 
 
4768 
/******************  Bit definition for RCC_AHBENR register  ******************/
4769 
#define RCC_AHBENR_GPIOAEN_Pos              (0U)                              
50 mjames 4770 
#define RCC_AHBENR_GPIOAEN_Msk              (0x1UL << RCC_AHBENR_GPIOAEN_Pos)   /*!< 0x00000001 */
30 mjames 4771 
#define RCC_AHBENR_GPIOAEN                  RCC_AHBENR_GPIOAEN_Msk             /*!< GPIO port A clock enable */
4772 
#define RCC_AHBENR_GPIOBEN_Pos              (1U)                              
50 mjames 4773 
#define RCC_AHBENR_GPIOBEN_Msk              (0x1UL << RCC_AHBENR_GPIOBEN_Pos)   /*!< 0x00000002 */
30 mjames 4774 
#define RCC_AHBENR_GPIOBEN                  RCC_AHBENR_GPIOBEN_Msk             /*!< GPIO port B clock enable */
4775 
#define RCC_AHBENR_GPIOCEN_Pos              (2U)                              
50 mjames 4776 
#define RCC_AHBENR_GPIOCEN_Msk              (0x1UL << RCC_AHBENR_GPIOCEN_Pos)   /*!< 0x00000004 */
30 mjames 4777 
#define RCC_AHBENR_GPIOCEN                  RCC_AHBENR_GPIOCEN_Msk             /*!< GPIO port C clock enable */
4778 
#define RCC_AHBENR_GPIODEN_Pos              (3U)                              
50 mjames 4779 
#define RCC_AHBENR_GPIODEN_Msk              (0x1UL << RCC_AHBENR_GPIODEN_Pos)   /*!< 0x00000008 */
30 mjames 4780 
#define RCC_AHBENR_GPIODEN                  RCC_AHBENR_GPIODEN_Msk             /*!< GPIO port D clock enable */
4781 
#define RCC_AHBENR_GPIOEEN_Pos              (4U)                              
50 mjames 4782 
#define RCC_AHBENR_GPIOEEN_Msk              (0x1UL << RCC_AHBENR_GPIOEEN_Pos)   /*!< 0x00000010 */
30 mjames 4783 
#define RCC_AHBENR_GPIOEEN                  RCC_AHBENR_GPIOEEN_Msk             /*!< GPIO port E clock enable */
4784 
#define RCC_AHBENR_GPIOHEN_Pos              (5U)                              
50 mjames 4785 
#define RCC_AHBENR_GPIOHEN_Msk              (0x1UL << RCC_AHBENR_GPIOHEN_Pos)   /*!< 0x00000020 */
30 mjames 4786 
#define RCC_AHBENR_GPIOHEN                  RCC_AHBENR_GPIOHEN_Msk             /*!< GPIO port H clock enable */
4787 
#define RCC_AHBENR_GPIOFEN_Pos              (6U)                              
50 mjames 4788 
#define RCC_AHBENR_GPIOFEN_Msk              (0x1UL << RCC_AHBENR_GPIOFEN_Pos)   /*!< 0x00000040 */
30 mjames 4789 
#define RCC_AHBENR_GPIOFEN                  RCC_AHBENR_GPIOFEN_Msk             /*!< GPIO port F clock enable */
4790 
#define RCC_AHBENR_GPIOGEN_Pos              (7U)                              
50 mjames 4791 
#define RCC_AHBENR_GPIOGEN_Msk              (0x1UL << RCC_AHBENR_GPIOGEN_Pos)   /*!< 0x00000080 */
30 mjames 4792 
#define RCC_AHBENR_GPIOGEN                  RCC_AHBENR_GPIOGEN_Msk             /*!< GPIO port G clock enable */
4793 
#define RCC_AHBENR_CRCEN_Pos                (12U)                              
50 mjames 4794 
#define RCC_AHBENR_CRCEN_Msk                (0x1UL << RCC_AHBENR_CRCEN_Pos)     /*!< 0x00001000 */
30 mjames 4795 
#define RCC_AHBENR_CRCEN                    RCC_AHBENR_CRCEN_Msk               /*!< CRC clock enable */
4796 
#define RCC_AHBENR_FLITFEN_Pos              (15U)                              
50 mjames 4797 
#define RCC_AHBENR_FLITFEN_Msk              (0x1UL << RCC_AHBENR_FLITFEN_Pos)   /*!< 0x00008000 */
30 mjames 4798 
#define RCC_AHBENR_FLITFEN                  RCC_AHBENR_FLITFEN_Msk             /*!< FLITF clock enable (has effect only when
4799 
                                                                                the Flash memory is in power down mode) */
4800 
#define RCC_AHBENR_DMA1EN_Pos               (24U)                              
50 mjames 4801 
#define RCC_AHBENR_DMA1EN_Msk               (0x1UL << RCC_AHBENR_DMA1EN_Pos)    /*!< 0x01000000 */
30 mjames 4802 
#define RCC_AHBENR_DMA1EN                   RCC_AHBENR_DMA1EN_Msk              /*!< DMA1 clock enable */
4803 
#define RCC_AHBENR_DMA2EN_Pos               (25U)                              
50 mjames 4804 
#define RCC_AHBENR_DMA2EN_Msk               (0x1UL << RCC_AHBENR_DMA2EN_Pos)    /*!< 0x02000000 */
30 mjames 4805 
#define RCC_AHBENR_DMA2EN                   RCC_AHBENR_DMA2EN_Msk              /*!< DMA2 clock enable */
4806 
#define RCC_AHBENR_AESEN_Pos                (27U)                              
50 mjames 4807 
#define RCC_AHBENR_AESEN_Msk                (0x1UL << RCC_AHBENR_AESEN_Pos)     /*!< 0x08000000 */
30 mjames 4808 
#define RCC_AHBENR_AESEN                    RCC_AHBENR_AESEN_Msk               /*!< AES clock enable */
4809 
 
4810 
/******************  Bit definition for RCC_APB2ENR register  *****************/
4811 
#define RCC_APB2ENR_SYSCFGEN_Pos            (0U)                              
50 mjames 4812 
#define RCC_APB2ENR_SYSCFGEN_Msk            (0x1UL << RCC_APB2ENR_SYSCFGEN_Pos) /*!< 0x00000001 */
30 mjames 4813 
#define RCC_APB2ENR_SYSCFGEN                RCC_APB2ENR_SYSCFGEN_Msk           /*!< System Configuration SYSCFG clock enable */
4814 
#define RCC_APB2ENR_TIM9EN_Pos              (2U)                              
50 mjames 4815 
#define RCC_APB2ENR_TIM9EN_Msk              (0x1UL << RCC_APB2ENR_TIM9EN_Pos)   /*!< 0x00000004 */
30 mjames 4816 
#define RCC_APB2ENR_TIM9EN                  RCC_APB2ENR_TIM9EN_Msk             /*!< TIM9 interface clock enable */
4817 
#define RCC_APB2ENR_TIM10EN_Pos             (3U)                              
50 mjames 4818 
#define RCC_APB2ENR_TIM10EN_Msk             (0x1UL << RCC_APB2ENR_TIM10EN_Pos)  /*!< 0x00000008 */
30 mjames 4819 
#define RCC_APB2ENR_TIM10EN                 RCC_APB2ENR_TIM10EN_Msk            /*!< TIM10 interface clock enable */
4820 
#define RCC_APB2ENR_TIM11EN_Pos             (4U)                              
50 mjames 4821 
#define RCC_APB2ENR_TIM11EN_Msk             (0x1UL << RCC_APB2ENR_TIM11EN_Pos)  /*!< 0x00000010 */
30 mjames 4822 
#define RCC_APB2ENR_TIM11EN                 RCC_APB2ENR_TIM11EN_Msk            /*!< TIM11 Timer clock enable */
4823 
#define RCC_APB2ENR_ADC1EN_Pos              (9U)                              
50 mjames 4824 
#define RCC_APB2ENR_ADC1EN_Msk              (0x1UL << RCC_APB2ENR_ADC1EN_Pos)   /*!< 0x00000200 */
30 mjames 4825 
#define RCC_APB2ENR_ADC1EN                  RCC_APB2ENR_ADC1EN_Msk             /*!< ADC1 clock enable */
4826 
#define RCC_APB2ENR_SPI1EN_Pos              (12U)                              
50 mjames 4827 
#define RCC_APB2ENR_SPI1EN_Msk              (0x1UL << RCC_APB2ENR_SPI1EN_Pos)   /*!< 0x00001000 */
30 mjames 4828 
#define RCC_APB2ENR_SPI1EN                  RCC_APB2ENR_SPI1EN_Msk             /*!< SPI1 clock enable */
4829 
#define RCC_APB2ENR_USART1EN_Pos            (14U)                              
50 mjames 4830 
#define RCC_APB2ENR_USART1EN_Msk            (0x1UL << RCC_APB2ENR_USART1EN_Pos) /*!< 0x00004000 */
30 mjames 4831 
#define RCC_APB2ENR_USART1EN                RCC_APB2ENR_USART1EN_Msk           /*!< USART1 clock enable */
4832 
 
4833 
/*****************  Bit definition for RCC_APB1ENR register  ******************/
4834 
#define RCC_APB1ENR_TIM2EN_Pos              (0U)                              
50 mjames 4835 
#define RCC_APB1ENR_TIM2EN_Msk              (0x1UL << RCC_APB1ENR_TIM2EN_Pos)   /*!< 0x00000001 */
30 mjames 4836 
#define RCC_APB1ENR_TIM2EN                  RCC_APB1ENR_TIM2EN_Msk             /*!< Timer 2 clock enabled*/
4837 
#define RCC_APB1ENR_TIM3EN_Pos              (1U)                              
50 mjames 4838 
#define RCC_APB1ENR_TIM3EN_Msk              (0x1UL << RCC_APB1ENR_TIM3EN_Pos)   /*!< 0x00000002 */
30 mjames 4839 
#define RCC_APB1ENR_TIM3EN                  RCC_APB1ENR_TIM3EN_Msk             /*!< Timer 3 clock enable */
4840 
#define RCC_APB1ENR_TIM4EN_Pos              (2U)                              
50 mjames 4841 
#define RCC_APB1ENR_TIM4EN_Msk              (0x1UL << RCC_APB1ENR_TIM4EN_Pos)   /*!< 0x00000004 */
30 mjames 4842 
#define RCC_APB1ENR_TIM4EN                  RCC_APB1ENR_TIM4EN_Msk             /*!< Timer 4 clock enable */
4843 
#define RCC_APB1ENR_TIM5EN_Pos              (3U)                              
50 mjames 4844 
#define RCC_APB1ENR_TIM5EN_Msk              (0x1UL << RCC_APB1ENR_TIM5EN_Pos)   /*!< 0x00000008 */
30 mjames 4845 
#define RCC_APB1ENR_TIM5EN                  RCC_APB1ENR_TIM5EN_Msk             /*!< Timer 5 clock enable */
4846 
#define RCC_APB1ENR_TIM6EN_Pos              (4U)                              
50 mjames 4847 
#define RCC_APB1ENR_TIM6EN_Msk              (0x1UL << RCC_APB1ENR_TIM6EN_Pos)   /*!< 0x00000010 */
30 mjames 4848 
#define RCC_APB1ENR_TIM6EN                  RCC_APB1ENR_TIM6EN_Msk             /*!< Timer 6 clock enable */
4849 
#define RCC_APB1ENR_TIM7EN_Pos              (5U)                              
50 mjames 4850 
#define RCC_APB1ENR_TIM7EN_Msk              (0x1UL << RCC_APB1ENR_TIM7EN_Pos)   /*!< 0x00000020 */
30 mjames 4851 
#define RCC_APB1ENR_TIM7EN                  RCC_APB1ENR_TIM7EN_Msk             /*!< Timer 7 clock enable */
4852 
#define RCC_APB1ENR_LCDEN_Pos               (9U)                              
50 mjames 4853 
#define RCC_APB1ENR_LCDEN_Msk               (0x1UL << RCC_APB1ENR_LCDEN_Pos)    /*!< 0x00000200 */
30 mjames 4854 
#define RCC_APB1ENR_LCDEN                   RCC_APB1ENR_LCDEN_Msk              /*!< LCD clock enable */
4855 
#define RCC_APB1ENR_WWDGEN_Pos              (11U)                              
50 mjames 4856 
#define RCC_APB1ENR_WWDGEN_Msk              (0x1UL << RCC_APB1ENR_WWDGEN_Pos)   /*!< 0x00000800 */
30 mjames 4857 
#define RCC_APB1ENR_WWDGEN                  RCC_APB1ENR_WWDGEN_Msk             /*!< Window Watchdog clock enable */
4858 
#define RCC_APB1ENR_SPI2EN_Pos              (14U)                              
50 mjames 4859 
#define RCC_APB1ENR_SPI2EN_Msk              (0x1UL << RCC_APB1ENR_SPI2EN_Pos)   /*!< 0x00004000 */
30 mjames 4860 
#define RCC_APB1ENR_SPI2EN                  RCC_APB1ENR_SPI2EN_Msk             /*!< SPI 2 clock enable */
4861 
#define RCC_APB1ENR_SPI3EN_Pos              (15U)                              
50 mjames 4862 
#define RCC_APB1ENR_SPI3EN_Msk              (0x1UL << RCC_APB1ENR_SPI3EN_Pos)   /*!< 0x00008000 */
30 mjames 4863 
#define RCC_APB1ENR_SPI3EN                  RCC_APB1ENR_SPI3EN_Msk             /*!< SPI 3 clock enable */
4864 
#define RCC_APB1ENR_USART2EN_Pos            (17U)                              
50 mjames 4865 
#define RCC_APB1ENR_USART2EN_Msk            (0x1UL << RCC_APB1ENR_USART2EN_Pos) /*!< 0x00020000 */
30 mjames 4866 
#define RCC_APB1ENR_USART2EN                RCC_APB1ENR_USART2EN_Msk           /*!< USART 2 clock enable */
4867 
#define RCC_APB1ENR_USART3EN_Pos            (18U)                              
50 mjames 4868 
#define RCC_APB1ENR_USART3EN_Msk            (0x1UL << RCC_APB1ENR_USART3EN_Pos) /*!< 0x00040000 */
30 mjames 4869 
#define RCC_APB1ENR_USART3EN                RCC_APB1ENR_USART3EN_Msk           /*!< USART 3 clock enable */
4870 
#define RCC_APB1ENR_UART4EN_Pos             (19U)                              
50 mjames 4871 
#define RCC_APB1ENR_UART4EN_Msk             (0x1UL << RCC_APB1ENR_UART4EN_Pos)  /*!< 0x00080000 */
30 mjames 4872 
#define RCC_APB1ENR_UART4EN                 RCC_APB1ENR_UART4EN_Msk            /*!< UART 4 clock enable */
4873 
#define RCC_APB1ENR_UART5EN_Pos             (20U)                              
50 mjames 4874 
#define RCC_APB1ENR_UART5EN_Msk             (0x1UL << RCC_APB1ENR_UART5EN_Pos)  /*!< 0x00100000 */
30 mjames 4875 
#define RCC_APB1ENR_UART5EN                 RCC_APB1ENR_UART5EN_Msk            /*!< UART 5 clock enable */
4876 
#define RCC_APB1ENR_I2C1EN_Pos              (21U)                              
50 mjames 4877 
#define RCC_APB1ENR_I2C1EN_Msk              (0x1UL << RCC_APB1ENR_I2C1EN_Pos)   /*!< 0x00200000 */
30 mjames 4878 
#define RCC_APB1ENR_I2C1EN                  RCC_APB1ENR_I2C1EN_Msk             /*!< I2C 1 clock enable */
4879 
#define RCC_APB1ENR_I2C2EN_Pos              (22U)                              
50 mjames 4880 
#define RCC_APB1ENR_I2C2EN_Msk              (0x1UL << RCC_APB1ENR_I2C2EN_Pos)   /*!< 0x00400000 */
30 mjames 4881 
#define RCC_APB1ENR_I2C2EN                  RCC_APB1ENR_I2C2EN_Msk             /*!< I2C 2 clock enable */
4882 
#define RCC_APB1ENR_USBEN_Pos               (23U)                              
50 mjames 4883 
#define RCC_APB1ENR_USBEN_Msk               (0x1UL << RCC_APB1ENR_USBEN_Pos)    /*!< 0x00800000 */
30 mjames 4884 
#define RCC_APB1ENR_USBEN                   RCC_APB1ENR_USBEN_Msk              /*!< USB clock enable */
4885 
#define RCC_APB1ENR_PWREN_Pos               (28U)                              
50 mjames 4886 
#define RCC_APB1ENR_PWREN_Msk               (0x1UL << RCC_APB1ENR_PWREN_Pos)    /*!< 0x10000000 */
30 mjames 4887 
#define RCC_APB1ENR_PWREN                   RCC_APB1ENR_PWREN_Msk              /*!< Power interface clock enable */
4888 
#define RCC_APB1ENR_DACEN_Pos               (29U)                              
50 mjames 4889 
#define RCC_APB1ENR_DACEN_Msk               (0x1UL << RCC_APB1ENR_DACEN_Pos)    /*!< 0x20000000 */
30 mjames 4890 
#define RCC_APB1ENR_DACEN                   RCC_APB1ENR_DACEN_Msk              /*!< DAC interface clock enable */
4891 
#define RCC_APB1ENR_COMPEN_Pos              (31U)                              
50 mjames 4892 
#define RCC_APB1ENR_COMPEN_Msk              (0x1UL << RCC_APB1ENR_COMPEN_Pos)   /*!< 0x80000000 */
30 mjames 4893 
#define RCC_APB1ENR_COMPEN                  RCC_APB1ENR_COMPEN_Msk             /*!< Comparator interface clock enable */
4894 
 
4895 
/******************  Bit definition for RCC_AHBLPENR register  ****************/
4896 
#define RCC_AHBLPENR_GPIOALPEN_Pos          (0U)                              
50 mjames 4897 
#define RCC_AHBLPENR_GPIOALPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOALPEN_Pos) /*!< 0x00000001 */
30 mjames 4898 
#define RCC_AHBLPENR_GPIOALPEN              RCC_AHBLPENR_GPIOALPEN_Msk         /*!< GPIO port A clock enabled in sleep mode */
4899 
#define RCC_AHBLPENR_GPIOBLPEN_Pos          (1U)                              
50 mjames 4900 
#define RCC_AHBLPENR_GPIOBLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOBLPEN_Pos) /*!< 0x00000002 */
30 mjames 4901 
#define RCC_AHBLPENR_GPIOBLPEN              RCC_AHBLPENR_GPIOBLPEN_Msk         /*!< GPIO port B clock enabled in sleep mode */
4902 
#define RCC_AHBLPENR_GPIOCLPEN_Pos          (2U)                              
50 mjames 4903 
#define RCC_AHBLPENR_GPIOCLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOCLPEN_Pos) /*!< 0x00000004 */
30 mjames 4904 
#define RCC_AHBLPENR_GPIOCLPEN              RCC_AHBLPENR_GPIOCLPEN_Msk         /*!< GPIO port C clock enabled in sleep mode */
4905 
#define RCC_AHBLPENR_GPIODLPEN_Pos          (3U)                              
50 mjames 4906 
#define RCC_AHBLPENR_GPIODLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIODLPEN_Pos) /*!< 0x00000008 */
30 mjames 4907 
#define RCC_AHBLPENR_GPIODLPEN              RCC_AHBLPENR_GPIODLPEN_Msk         /*!< GPIO port D clock enabled in sleep mode */
4908 
#define RCC_AHBLPENR_GPIOELPEN_Pos          (4U)                              
50 mjames 4909 
#define RCC_AHBLPENR_GPIOELPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOELPEN_Pos) /*!< 0x00000010 */
30 mjames 4910 
#define RCC_AHBLPENR_GPIOELPEN              RCC_AHBLPENR_GPIOELPEN_Msk         /*!< GPIO port E clock enabled in sleep mode */
4911 
#define RCC_AHBLPENR_GPIOHLPEN_Pos          (5U)                              
50 mjames 4912 
#define RCC_AHBLPENR_GPIOHLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOHLPEN_Pos) /*!< 0x00000020 */
30 mjames 4913 
#define RCC_AHBLPENR_GPIOHLPEN              RCC_AHBLPENR_GPIOHLPEN_Msk         /*!< GPIO port H clock enabled in sleep mode */
4914 
#define RCC_AHBLPENR_GPIOFLPEN_Pos          (6U)                              
50 mjames 4915 
#define RCC_AHBLPENR_GPIOFLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOFLPEN_Pos) /*!< 0x00000040 */
30 mjames 4916 
#define RCC_AHBLPENR_GPIOFLPEN              RCC_AHBLPENR_GPIOFLPEN_Msk         /*!< GPIO port F clock enabled in sleep mode */
4917 
#define RCC_AHBLPENR_GPIOGLPEN_Pos          (7U)                              
50 mjames 4918 
#define RCC_AHBLPENR_GPIOGLPEN_Msk          (0x1UL << RCC_AHBLPENR_GPIOGLPEN_Pos) /*!< 0x00000080 */
30 mjames 4919 
#define RCC_AHBLPENR_GPIOGLPEN              RCC_AHBLPENR_GPIOGLPEN_Msk         /*!< GPIO port G clock enabled in sleep mode */
4920 
#define RCC_AHBLPENR_CRCLPEN_Pos            (12U)                              
50 mjames 4921 
#define RCC_AHBLPENR_CRCLPEN_Msk            (0x1UL << RCC_AHBLPENR_CRCLPEN_Pos) /*!< 0x00001000 */
30 mjames 4922 
#define RCC_AHBLPENR_CRCLPEN                RCC_AHBLPENR_CRCLPEN_Msk           /*!< CRC clock enabled in sleep mode */
4923 
#define RCC_AHBLPENR_FLITFLPEN_Pos          (15U)                              
50 mjames 4924 
#define RCC_AHBLPENR_FLITFLPEN_Msk          (0x1UL << RCC_AHBLPENR_FLITFLPEN_Pos) /*!< 0x00008000 */
30 mjames 4925 
#define RCC_AHBLPENR_FLITFLPEN              RCC_AHBLPENR_FLITFLPEN_Msk         /*!< Flash Interface clock enabled in sleep mode
4926 
                                                                                (has effect only when the Flash memory is
4927 
                                                                                 in power down mode) */
4928 
#define RCC_AHBLPENR_SRAMLPEN_Pos           (16U)                              
50 mjames 4929 
#define RCC_AHBLPENR_SRAMLPEN_Msk           (0x1UL << RCC_AHBLPENR_SRAMLPEN_Pos) /*!< 0x00010000 */
30 mjames 4930 
#define RCC_AHBLPENR_SRAMLPEN               RCC_AHBLPENR_SRAMLPEN_Msk          /*!< SRAM clock enabled in sleep mode */
4931 
#define RCC_AHBLPENR_DMA1LPEN_Pos           (24U)                              
50 mjames 4932 
#define RCC_AHBLPENR_DMA1LPEN_Msk           (0x1UL << RCC_AHBLPENR_DMA1LPEN_Pos) /*!< 0x01000000 */
30 mjames 4933 
#define RCC_AHBLPENR_DMA1LPEN               RCC_AHBLPENR_DMA1LPEN_Msk          /*!< DMA1 clock enabled in sleep mode */
4934 
#define RCC_AHBLPENR_DMA2LPEN_Pos           (25U)                              
50 mjames 4935 
#define RCC_AHBLPENR_DMA2LPEN_Msk           (0x1UL << RCC_AHBLPENR_DMA2LPEN_Pos) /*!< 0x02000000 */
30 mjames 4936 
#define RCC_AHBLPENR_DMA2LPEN               RCC_AHBLPENR_DMA2LPEN_Msk          /*!< DMA2 clock enabled in sleep mode */
4937 
#define RCC_AHBLPENR_AESLPEN_Pos            (27U)                              
50 mjames 4938 
#define RCC_AHBLPENR_AESLPEN_Msk            (0x1UL << RCC_AHBLPENR_AESLPEN_Pos) /*!< 0x08000000 */
30 mjames 4939 
#define RCC_AHBLPENR_AESLPEN                RCC_AHBLPENR_AESLPEN_Msk           /*!< AES clock enabled in sleep mode */
4940 
 
4941 
/******************  Bit definition for RCC_APB2LPENR register  ***************/
4942 
#define RCC_APB2LPENR_SYSCFGLPEN_Pos        (0U)                              
50 mjames 4943 
#define RCC_APB2LPENR_SYSCFGLPEN_Msk        (0x1UL << RCC_APB2LPENR_SYSCFGLPEN_Pos) /*!< 0x00000001 */
30 mjames 4944 
#define RCC_APB2LPENR_SYSCFGLPEN            RCC_APB2LPENR_SYSCFGLPEN_Msk       /*!< System Configuration SYSCFG clock enabled in sleep mode */
4945 
#define RCC_APB2LPENR_TIM9LPEN_Pos          (2U)                              
50 mjames 4946 
#define RCC_APB2LPENR_TIM9LPEN_Msk          (0x1UL << RCC_APB2LPENR_TIM9LPEN_Pos) /*!< 0x00000004 */
30 mjames 4947 
#define RCC_APB2LPENR_TIM9LPEN              RCC_APB2LPENR_TIM9LPEN_Msk         /*!< TIM9 interface clock enabled in sleep mode */
4948 
#define RCC_APB2LPENR_TIM10LPEN_Pos         (3U)                              
50 mjames 4949 
#define RCC_APB2LPENR_TIM10LPEN_Msk         (0x1UL << RCC_APB2LPENR_TIM10LPEN_Pos) /*!< 0x00000008 */
30 mjames 4950 
#define RCC_APB2LPENR_TIM10LPEN             RCC_APB2LPENR_TIM10LPEN_Msk        /*!< TIM10 interface clock enabled in sleep mode */
4951 
#define RCC_APB2LPENR_TIM11LPEN_Pos         (4U)                              
50 mjames 4952 
#define RCC_APB2LPENR_TIM11LPEN_Msk         (0x1UL << RCC_APB2LPENR_TIM11LPEN_Pos) /*!< 0x00000010 */
30 mjames 4953 
#define RCC_APB2LPENR_TIM11LPEN             RCC_APB2LPENR_TIM11LPEN_Msk        /*!< TIM11 Timer clock enabled in sleep mode */
4954 
#define RCC_APB2LPENR_ADC1LPEN_Pos          (9U)                              
50 mjames 4955 
#define RCC_APB2LPENR_ADC1LPEN_Msk          (0x1UL << RCC_APB2LPENR_ADC1LPEN_Pos) /*!< 0x00000200 */
30 mjames 4956 
#define RCC_APB2LPENR_ADC1LPEN              RCC_APB2LPENR_ADC1LPEN_Msk         /*!< ADC1 clock enabled in sleep mode */
4957 
#define RCC_APB2LPENR_SPI1LPEN_Pos          (12U)                              
50 mjames 4958 
#define RCC_APB2LPENR_SPI1LPEN_Msk          (0x1UL << RCC_APB2LPENR_SPI1LPEN_Pos) /*!< 0x00001000 */
30 mjames 4959 
#define RCC_APB2LPENR_SPI1LPEN              RCC_APB2LPENR_SPI1LPEN_Msk         /*!< SPI1 clock enabled in sleep mode */
4960 
#define RCC_APB2LPENR_USART1LPEN_Pos        (14U)                              
50 mjames 4961 
#define RCC_APB2LPENR_USART1LPEN_Msk        (0x1UL << RCC_APB2LPENR_USART1LPEN_Pos) /*!< 0x00004000 */
30 mjames 4962 
#define RCC_APB2LPENR_USART1LPEN            RCC_APB2LPENR_USART1LPEN_Msk       /*!< USART1 clock enabled in sleep mode */
4963 
 
4964 
/*****************  Bit definition for RCC_APB1LPENR register  ****************/
4965 
#define RCC_APB1LPENR_TIM2LPEN_Pos          (0U)                              
50 mjames 4966 
#define RCC_APB1LPENR_TIM2LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM2LPEN_Pos) /*!< 0x00000001 */
30 mjames 4967 
#define RCC_APB1LPENR_TIM2LPEN              RCC_APB1LPENR_TIM2LPEN_Msk         /*!< Timer 2 clock enabled in sleep mode */
4968 
#define RCC_APB1LPENR_TIM3LPEN_Pos          (1U)                              
50 mjames 4969 
#define RCC_APB1LPENR_TIM3LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM3LPEN_Pos) /*!< 0x00000002 */
30 mjames 4970 
#define RCC_APB1LPENR_TIM3LPEN              RCC_APB1LPENR_TIM3LPEN_Msk         /*!< Timer 3 clock enabled in sleep mode */
4971 
#define RCC_APB1LPENR_TIM4LPEN_Pos          (2U)                              
50 mjames 4972 
#define RCC_APB1LPENR_TIM4LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM4LPEN_Pos) /*!< 0x00000004 */
30 mjames 4973 
#define RCC_APB1LPENR_TIM4LPEN              RCC_APB1LPENR_TIM4LPEN_Msk         /*!< Timer 4 clock enabled in sleep mode */
4974 
#define RCC_APB1LPENR_TIM5LPEN_Pos          (3U)                              
50 mjames 4975 
#define RCC_APB1LPENR_TIM5LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM5LPEN_Pos) /*!< 0x00000008 */
30 mjames 4976 
#define RCC_APB1LPENR_TIM5LPEN              RCC_APB1LPENR_TIM5LPEN_Msk         /*!< Timer 5 clock enabled in sleep mode */
4977 
#define RCC_APB1LPENR_TIM6LPEN_Pos          (4U)                              
50 mjames 4978 
#define RCC_APB1LPENR_TIM6LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM6LPEN_Pos) /*!< 0x00000010 */
30 mjames 4979 
#define RCC_APB1LPENR_TIM6LPEN              RCC_APB1LPENR_TIM6LPEN_Msk         /*!< Timer 6 clock enabled in sleep mode */
4980 
#define RCC_APB1LPENR_TIM7LPEN_Pos          (5U)                              
50 mjames 4981 
#define RCC_APB1LPENR_TIM7LPEN_Msk          (0x1UL << RCC_APB1LPENR_TIM7LPEN_Pos) /*!< 0x00000020 */
30 mjames 4982 
#define RCC_APB1LPENR_TIM7LPEN              RCC_APB1LPENR_TIM7LPEN_Msk         /*!< Timer 7 clock enabled in sleep mode */
4983 
#define RCC_APB1LPENR_LCDLPEN_Pos           (9U)                              
50 mjames 4984 
#define RCC_APB1LPENR_LCDLPEN_Msk           (0x1UL << RCC_APB1LPENR_LCDLPEN_Pos) /*!< 0x00000200 */
30 mjames 4985 
#define RCC_APB1LPENR_LCDLPEN               RCC_APB1LPENR_LCDLPEN_Msk          /*!< LCD clock enabled in sleep mode */
4986 
#define RCC_APB1LPENR_WWDGLPEN_Pos          (11U)                              
50 mjames 4987 
#define RCC_APB1LPENR_WWDGLPEN_Msk          (0x1UL << RCC_APB1LPENR_WWDGLPEN_Pos) /*!< 0x00000800 */
30 mjames 4988 
#define RCC_APB1LPENR_WWDGLPEN              RCC_APB1LPENR_WWDGLPEN_Msk         /*!< Window Watchdog clock enabled in sleep mode */
4989 
#define RCC_APB1LPENR_SPI2LPEN_Pos          (14U)                              
50 mjames 4990 
#define RCC_APB1LPENR_SPI2LPEN_Msk          (0x1UL << RCC_APB1LPENR_SPI2LPEN_Pos) /*!< 0x00004000 */
30 mjames 4991 
#define RCC_APB1LPENR_SPI2LPEN              RCC_APB1LPENR_SPI2LPEN_Msk         /*!< SPI 2 clock enabled in sleep mode */
4992 
#define RCC_APB1LPENR_SPI3LPEN_Pos          (15U)                              
50 mjames 4993 
#define RCC_APB1LPENR_SPI3LPEN_Msk          (0x1UL << RCC_APB1LPENR_SPI3LPEN_Pos) /*!< 0x00008000 */
30 mjames 4994 
#define RCC_APB1LPENR_SPI3LPEN              RCC_APB1LPENR_SPI3LPEN_Msk         /*!< SPI 3 clock enabled in sleep mode */
4995 
#define RCC_APB1LPENR_USART2LPEN_Pos        (17U)                              
50 mjames 4996 
#define RCC_APB1LPENR_USART2LPEN_Msk        (0x1UL << RCC_APB1LPENR_USART2LPEN_Pos) /*!< 0x00020000 */
30 mjames 4997 
#define RCC_APB1LPENR_USART2LPEN            RCC_APB1LPENR_USART2LPEN_Msk       /*!< USART 2 clock enabled in sleep mode */
4998 
#define RCC_APB1LPENR_USART3LPEN_Pos        (18U)                              
50 mjames 4999 
#define RCC_APB1LPENR_USART3LPEN_Msk        (0x1UL << RCC_APB1LPENR_USART3LPEN_Pos) /*!< 0x00040000 */
30 mjames 5000 
#define RCC_APB1LPENR_USART3LPEN            RCC_APB1LPENR_USART3LPEN_Msk       /*!< USART 3 clock enabled in sleep mode */
5001 
#define RCC_APB1LPENR_UART4LPEN_Pos         (19U)                              
50 mjames 5002 
#define RCC_APB1LPENR_UART4LPEN_Msk         (0x1UL << RCC_APB1LPENR_UART4LPEN_Pos) /*!< 0x00080000 */
30 mjames 5003 
#define RCC_APB1LPENR_UART4LPEN             RCC_APB1LPENR_UART4LPEN_Msk        /*!< UART 4 clock enabled in sleep mode */
5004 
#define RCC_APB1LPENR_UART5LPEN_Pos         (20U)                              
50 mjames 5005 
#define RCC_APB1LPENR_UART5LPEN_Msk         (0x1UL << RCC_APB1LPENR_UART5LPEN_Pos) /*!< 0x00100000 */
30 mjames 5006 
#define RCC_APB1LPENR_UART5LPEN             RCC_APB1LPENR_UART5LPEN_Msk        /*!< UART 5 clock enabled in sleep mode */
5007 
#define RCC_APB1LPENR_I2C1LPEN_Pos          (21U)                              
50 mjames 5008 
#define RCC_APB1LPENR_I2C1LPEN_Msk          (0x1UL << RCC_APB1LPENR_I2C1LPEN_Pos) /*!< 0x00200000 */
30 mjames 5009 
#define RCC_APB1LPENR_I2C1LPEN              RCC_APB1LPENR_I2C1LPEN_Msk         /*!< I2C 1 clock enabled in sleep mode */
5010 
#define RCC_APB1LPENR_I2C2LPEN_Pos          (22U)                              
50 mjames 5011 
#define RCC_APB1LPENR_I2C2LPEN_Msk          (0x1UL << RCC_APB1LPENR_I2C2LPEN_Pos) /*!< 0x00400000 */
30 mjames 5012 
#define RCC_APB1LPENR_I2C2LPEN              RCC_APB1LPENR_I2C2LPEN_Msk         /*!< I2C 2 clock enabled in sleep mode */
5013 
#define RCC_APB1LPENR_USBLPEN_Pos           (23U)                              
50 mjames 5014 
#define RCC_APB1LPENR_USBLPEN_Msk           (0x1UL << RCC_APB1LPENR_USBLPEN_Pos) /*!< 0x00800000 */
30 mjames 5015 
#define RCC_APB1LPENR_USBLPEN               RCC_APB1LPENR_USBLPEN_Msk          /*!< USB clock enabled in sleep mode */
5016 
#define RCC_APB1LPENR_PWRLPEN_Pos           (28U)                              
50 mjames 5017 
#define RCC_APB1LPENR_PWRLPEN_Msk           (0x1UL << RCC_APB1LPENR_PWRLPEN_Pos) /*!< 0x10000000 */
30 mjames 5018 
#define RCC_APB1LPENR_PWRLPEN               RCC_APB1LPENR_PWRLPEN_Msk          /*!< Power interface clock enabled in sleep mode */
5019 
#define RCC_APB1LPENR_DACLPEN_Pos           (29U)                              
50 mjames 5020 
#define RCC_APB1LPENR_DACLPEN_Msk           (0x1UL << RCC_APB1LPENR_DACLPEN_Pos) /*!< 0x20000000 */
30 mjames 5021 
#define RCC_APB1LPENR_DACLPEN               RCC_APB1LPENR_DACLPEN_Msk          /*!< DAC interface clock enabled in sleep mode */
5022 
#define RCC_APB1LPENR_COMPLPEN_Pos          (31U)                              
50 mjames 5023 
#define RCC_APB1LPENR_COMPLPEN_Msk          (0x1UL << RCC_APB1LPENR_COMPLPEN_Pos) /*!< 0x80000000 */
30 mjames 5024 
#define RCC_APB1LPENR_COMPLPEN              RCC_APB1LPENR_COMPLPEN_Msk         /*!< Comparator interface clock enabled in sleep mode*/
5025 
 
5026 
/*******************  Bit definition for RCC_CSR register  ********************/
5027 
#define RCC_CSR_LSION_Pos                   (0U)                              
50 mjames 5028 
#define RCC_CSR_LSION_Msk                   (0x1UL << RCC_CSR_LSION_Pos)        /*!< 0x00000001 */
30 mjames 5029 
#define RCC_CSR_LSION                       RCC_CSR_LSION_Msk                  /*!< Internal Low Speed oscillator enable */
5030 
#define RCC_CSR_LSIRDY_Pos                  (1U)                              
50 mjames 5031 
#define RCC_CSR_LSIRDY_Msk                  (0x1UL << RCC_CSR_LSIRDY_Pos)       /*!< 0x00000002 */
30 mjames 5032 
#define RCC_CSR_LSIRDY                      RCC_CSR_LSIRDY_Msk                 /*!< Internal Low Speed oscillator Ready */
5033 
 
5034 
#define RCC_CSR_LSEON_Pos                   (8U)                              
50 mjames 5035 
#define RCC_CSR_LSEON_Msk                   (0x1UL << RCC_CSR_LSEON_Pos)        /*!< 0x00000100 */
30 mjames 5036 
#define RCC_CSR_LSEON                       RCC_CSR_LSEON_Msk                  /*!< External Low Speed oscillator enable */
5037 
#define RCC_CSR_LSERDY_Pos                  (9U)                              
50 mjames 5038 
#define RCC_CSR_LSERDY_Msk                  (0x1UL << RCC_CSR_LSERDY_Pos)       /*!< 0x00000200 */
30 mjames 5039 
#define RCC_CSR_LSERDY                      RCC_CSR_LSERDY_Msk                 /*!< External Low Speed oscillator Ready */
5040 
#define RCC_CSR_LSEBYP_Pos                  (10U)                              
50 mjames 5041 
#define RCC_CSR_LSEBYP_Msk                  (0x1UL << RCC_CSR_LSEBYP_Pos)       /*!< 0x00000400 */
30 mjames 5042 
#define RCC_CSR_LSEBYP                      RCC_CSR_LSEBYP_Msk                 /*!< External Low Speed oscillator Bypass */
5043 
 
5044 
#define RCC_CSR_LSECSSON_Pos                (11U)                              
50 mjames 5045 
#define RCC_CSR_LSECSSON_Msk                (0x1UL << RCC_CSR_LSECSSON_Pos)     /*!< 0x00000800 */
30 mjames 5046 
#define RCC_CSR_LSECSSON                    RCC_CSR_LSECSSON_Msk               /*!< External Low Speed oscillator CSS Enable */
5047 
#define RCC_CSR_LSECSSD_Pos                 (12U)                              
50 mjames 5048 
#define RCC_CSR_LSECSSD_Msk                 (0x1UL << RCC_CSR_LSECSSD_Pos)      /*!< 0x00001000 */
30 mjames 5049 
#define RCC_CSR_LSECSSD                     RCC_CSR_LSECSSD_Msk                /*!< External Low Speed oscillator CSS Detected */
5050 
 
5051 
#define RCC_CSR_RTCSEL_Pos                  (16U)                              
50 mjames 5052 
#define RCC_CSR_RTCSEL_Msk                  (0x3UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00030000 */
30 mjames 5053 
#define RCC_CSR_RTCSEL                      RCC_CSR_RTCSEL_Msk                 /*!< RTCSEL[1:0] bits (RTC clock source selection) */
50 mjames 5054 
#define RCC_CSR_RTCSEL_0                    (0x1UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00010000 */
5055 
#define RCC_CSR_RTCSEL_1                    (0x2UL << RCC_CSR_RTCSEL_Pos)       /*!< 0x00020000 */
30 mjames 5056 
 
5057 
/*!< RTC congiguration */
5058 
#define RCC_CSR_RTCSEL_NOCLOCK              (0x00000000U)                      /*!< No clock */
5059 
#define RCC_CSR_RTCSEL_LSE_Pos              (16U)                              
50 mjames 5060 
#define RCC_CSR_RTCSEL_LSE_Msk              (0x1UL << RCC_CSR_RTCSEL_LSE_Pos)   /*!< 0x00010000 */
30 mjames 5061 
#define RCC_CSR_RTCSEL_LSE                  RCC_CSR_RTCSEL_LSE_Msk             /*!< LSE oscillator clock used as RTC clock */
5062 
#define RCC_CSR_RTCSEL_LSI_Pos              (17U)                              
50 mjames 5063 
#define RCC_CSR_RTCSEL_LSI_Msk              (0x1UL << RCC_CSR_RTCSEL_LSI_Pos)   /*!< 0x00020000 */
30 mjames 5064 
#define RCC_CSR_RTCSEL_LSI                  RCC_CSR_RTCSEL_LSI_Msk             /*!< LSI oscillator clock used as RTC clock */
5065 
#define RCC_CSR_RTCSEL_HSE_Pos              (16U)                              
50 mjames 5066 
#define RCC_CSR_RTCSEL_HSE_Msk              (0x3UL << RCC_CSR_RTCSEL_HSE_Pos)   /*!< 0x00030000 */
30 mjames 5067 
#define RCC_CSR_RTCSEL_HSE                  RCC_CSR_RTCSEL_HSE_Msk             /*!< HSE oscillator clock divided by 2, 4, 8 or 16 by RTCPRE used as RTC clock */
5068 
 
5069 
#define RCC_CSR_RTCEN_Pos                   (22U)                              
50 mjames 5070 
#define RCC_CSR_RTCEN_Msk                   (0x1UL << RCC_CSR_RTCEN_Pos)        /*!< 0x00400000 */
30 mjames 5071 
#define RCC_CSR_RTCEN                       RCC_CSR_RTCEN_Msk                  /*!< RTC clock enable */
5072 
#define RCC_CSR_RTCRST_Pos                  (23U)                              
50 mjames 5073 
#define RCC_CSR_RTCRST_Msk                  (0x1UL << RCC_CSR_RTCRST_Pos)       /*!< 0x00800000 */
30 mjames 5074 
#define RCC_CSR_RTCRST                      RCC_CSR_RTCRST_Msk                 /*!< RTC reset  */
5075 
 
5076 
#define RCC_CSR_RMVF_Pos                    (24U)                              
50 mjames 5077 
#define RCC_CSR_RMVF_Msk                    (0x1UL << RCC_CSR_RMVF_Pos)         /*!< 0x01000000 */
30 mjames 5078 
#define RCC_CSR_RMVF                        RCC_CSR_RMVF_Msk                   /*!< Remove reset flag */
5079 
#define RCC_CSR_OBLRSTF_Pos                 (25U)                              
50 mjames 5080 
#define RCC_CSR_OBLRSTF_Msk                 (0x1UL << RCC_CSR_OBLRSTF_Pos)      /*!< 0x02000000 */
30 mjames 5081 
#define RCC_CSR_OBLRSTF                     RCC_CSR_OBLRSTF_Msk                /*!< Option Bytes Loader reset flag */
5082 
#define RCC_CSR_PINRSTF_Pos                 (26U)                              
50 mjames 5083 
#define RCC_CSR_PINRSTF_Msk                 (0x1UL << RCC_CSR_PINRSTF_Pos)      /*!< 0x04000000 */
30 mjames 5084 
#define RCC_CSR_PINRSTF                     RCC_CSR_PINRSTF_Msk                /*!< PIN reset flag */
5085 
#define RCC_CSR_PORRSTF_Pos                 (27U)                              
50 mjames 5086 
#define RCC_CSR_PORRSTF_Msk                 (0x1UL << RCC_CSR_PORRSTF_Pos)      /*!< 0x08000000 */
30 mjames 5087 
#define RCC_CSR_PORRSTF                     RCC_CSR_PORRSTF_Msk                /*!< POR/PDR reset flag */
5088 
#define RCC_CSR_SFTRSTF_Pos                 (28U)                              
50 mjames 5089 
#define RCC_CSR_SFTRSTF_Msk                 (0x1UL << RCC_CSR_SFTRSTF_Pos)      /*!< 0x10000000 */
30 mjames 5090 
#define RCC_CSR_SFTRSTF                     RCC_CSR_SFTRSTF_Msk                /*!< Software Reset flag */
5091 
#define RCC_CSR_IWDGRSTF_Pos                (29U)                              
50 mjames 5092 
#define RCC_CSR_IWDGRSTF_Msk                (0x1UL << RCC_CSR_IWDGRSTF_Pos)     /*!< 0x20000000 */
30 mjames 5093 
#define RCC_CSR_IWDGRSTF                    RCC_CSR_IWDGRSTF_Msk               /*!< Independent Watchdog reset flag */
5094 
#define RCC_CSR_WWDGRSTF_Pos                (30U)                              
50 mjames 5095 
#define RCC_CSR_WWDGRSTF_Msk                (0x1UL << RCC_CSR_WWDGRSTF_Pos)     /*!< 0x40000000 */
30 mjames 5096 
#define RCC_CSR_WWDGRSTF                    RCC_CSR_WWDGRSTF_Msk               /*!< Window watchdog reset flag */
5097 
#define RCC_CSR_LPWRRSTF_Pos                (31U)                              
50 mjames 5098 
#define RCC_CSR_LPWRRSTF_Msk                (0x1UL << RCC_CSR_LPWRRSTF_Pos)     /*!< 0x80000000 */
30 mjames 5099 
#define RCC_CSR_LPWRRSTF                    RCC_CSR_LPWRRSTF_Msk               /*!< Low-Power reset flag */
5100 
 
5101 
/******************************************************************************/
5102 
/*                                                                            */
5103 
/*                           Real-Time Clock (RTC)                            */
5104 
/*                                                                            */
5105 
/******************************************************************************/
5106 
/*
5107 
* @brief Specific device feature definitions  (not present on all devices in the STM32F0 serie)
5108 
*/
5109 
#define RTC_TAMPER1_SUPPORT       /*!< TAMPER 1 feature support */
5110 
#define RTC_TAMPER2_SUPPORT       /*!< TAMPER 2 feature support */
5111 
#define RTC_TAMPER3_SUPPORT       /*!< TAMPER 3 feature support */
5112 
#define RTC_BACKUP_SUPPORT        /*!< BACKUP register feature support */
5113 
#define RTC_WAKEUP_SUPPORT        /*!< WAKEUP feature support */
5114 
#define RTC_SMOOTHCALIB_SUPPORT   /*!< Smooth digital calibration feature support */
5115 
#define RTC_SUBSECOND_SUPPORT     /*!< Sub-second feature support */
5116 
 
5117 
/********************  Bits definition for RTC_TR register  *******************/
5118 
#define RTC_TR_PM_Pos                        (22U)                            
50 mjames 5119 
#define RTC_TR_PM_Msk                        (0x1UL << RTC_TR_PM_Pos)           /*!< 0x00400000 */
30 mjames 5120 
#define RTC_TR_PM                            RTC_TR_PM_Msk                    
5121 
#define RTC_TR_HT_Pos                        (20U)                            
50 mjames 5122 
#define RTC_TR_HT_Msk                        (0x3UL << RTC_TR_HT_Pos)           /*!< 0x00300000 */
30 mjames 5123 
#define RTC_TR_HT                            RTC_TR_HT_Msk                    
50 mjames 5124 
#define RTC_TR_HT_0                          (0x1UL << RTC_TR_HT_Pos)           /*!< 0x00100000 */
5125 
#define RTC_TR_HT_1                          (0x2UL << RTC_TR_HT_Pos)           /*!< 0x00200000 */
30 mjames 5126 
#define RTC_TR_HU_Pos                        (16U)                            
50 mjames 5127 
#define RTC_TR_HU_Msk                        (0xFUL << RTC_TR_HU_Pos)           /*!< 0x000F0000 */
30 mjames 5128 
#define RTC_TR_HU                            RTC_TR_HU_Msk                    
50 mjames 5129 
#define RTC_TR_HU_0                          (0x1UL << RTC_TR_HU_Pos)           /*!< 0x00010000 */
5130 
#define RTC_TR_HU_1                          (0x2UL << RTC_TR_HU_Pos)           /*!< 0x00020000 */
5131 
#define RTC_TR_HU_2                          (0x4UL << RTC_TR_HU_Pos)           /*!< 0x00040000 */
5132 
#define RTC_TR_HU_3                          (0x8UL << RTC_TR_HU_Pos)           /*!< 0x00080000 */
30 mjames 5133 
#define RTC_TR_MNT_Pos                       (12U)                            
50 mjames 5134 
#define RTC_TR_MNT_Msk                       (0x7UL << RTC_TR_MNT_Pos)          /*!< 0x00007000 */
30 mjames 5135 
#define RTC_TR_MNT                           RTC_TR_MNT_Msk                    
50 mjames 5136 
#define RTC_TR_MNT_0                         (0x1UL << RTC_TR_MNT_Pos)          /*!< 0x00001000 */
5137 
#define RTC_TR_MNT_1                         (0x2UL << RTC_TR_MNT_Pos)          /*!< 0x00002000 */
5138 
#define RTC_TR_MNT_2                         (0x4UL << RTC_TR_MNT_Pos)          /*!< 0x00004000 */
30 mjames 5139 
#define RTC_TR_MNU_Pos                       (8U)                              
50 mjames 5140 
#define RTC_TR_MNU_Msk                       (0xFUL << RTC_TR_MNU_Pos)          /*!< 0x00000F00 */
30 mjames 5141 
#define RTC_TR_MNU                           RTC_TR_MNU_Msk                    
50 mjames 5142 
#define RTC_TR_MNU_0                         (0x1UL << RTC_TR_MNU_Pos)          /*!< 0x00000100 */
5143 
#define RTC_TR_MNU_1                         (0x2UL << RTC_TR_MNU_Pos)          /*!< 0x00000200 */
5144 
#define RTC_TR_MNU_2                         (0x4UL << RTC_TR_MNU_Pos)          /*!< 0x00000400 */
5145 
#define RTC_TR_MNU_3                         (0x8UL << RTC_TR_MNU_Pos)          /*!< 0x00000800 */
30 mjames 5146 
#define RTC_TR_ST_Pos                        (4U)                              
50 mjames 5147 
#define RTC_TR_ST_Msk                        (0x7UL << RTC_TR_ST_Pos)           /*!< 0x00000070 */
30 mjames 5148 
#define RTC_TR_ST                            RTC_TR_ST_Msk                    
50 mjames 5149 
#define RTC_TR_ST_0                          (0x1UL << RTC_TR_ST_Pos)           /*!< 0x00000010 */
5150 
#define RTC_TR_ST_1                          (0x2UL << RTC_TR_ST_Pos)           /*!< 0x00000020 */
5151 
#define RTC_TR_ST_2                          (0x4UL << RTC_TR_ST_Pos)           /*!< 0x00000040 */
30 mjames 5152 
#define RTC_TR_SU_Pos                        (0U)                              
50 mjames 5153 
#define RTC_TR_SU_Msk                        (0xFUL << RTC_TR_SU_Pos)           /*!< 0x0000000F */
30 mjames 5154 
#define RTC_TR_SU                            RTC_TR_SU_Msk                    
50 mjames 5155 
#define RTC_TR_SU_0                          (0x1UL << RTC_TR_SU_Pos)           /*!< 0x00000001 */
5156 
#define RTC_TR_SU_1                          (0x2UL << RTC_TR_SU_Pos)           /*!< 0x00000002 */
5157 
#define RTC_TR_SU_2                          (0x4UL << RTC_TR_SU_Pos)           /*!< 0x00000004 */
5158 
#define RTC_TR_SU_3                          (0x8UL << RTC_TR_SU_Pos)           /*!< 0x00000008 */
30 mjames 5159 
 
5160 
/********************  Bits definition for RTC_DR register  *******************/
5161 
#define RTC_DR_YT_Pos                        (20U)                            
50 mjames 5162 
#define RTC_DR_YT_Msk                        (0xFUL << RTC_DR_YT_Pos)           /*!< 0x00F00000 */
30 mjames 5163 
#define RTC_DR_YT                            RTC_DR_YT_Msk                    
50 mjames 5164 
#define RTC_DR_YT_0                          (0x1UL << RTC_DR_YT_Pos)           /*!< 0x00100000 */
5165 
#define RTC_DR_YT_1                          (0x2UL << RTC_DR_YT_Pos)           /*!< 0x00200000 */
5166 
#define RTC_DR_YT_2                          (0x4UL << RTC_DR_YT_Pos)           /*!< 0x00400000 */
5167 
#define RTC_DR_YT_3                          (0x8UL << RTC_DR_YT_Pos)           /*!< 0x00800000 */
30 mjames 5168 
#define RTC_DR_YU_Pos                        (16U)                            
50 mjames 5169 
#define RTC_DR_YU_Msk                        (0xFUL << RTC_DR_YU_Pos)           /*!< 0x000F0000 */
30 mjames 5170 
#define RTC_DR_YU                            RTC_DR_YU_Msk                    
50 mjames 5171 
#define RTC_DR_YU_0                          (0x1UL << RTC_DR_YU_Pos)           /*!< 0x00010000 */
5172 
#define RTC_DR_YU_1                          (0x2UL << RTC_DR_YU_Pos)           /*!< 0x00020000 */
5173 
#define RTC_DR_YU_2                          (0x4UL << RTC_DR_YU_Pos)           /*!< 0x00040000 */
5174 
#define RTC_DR_YU_3                          (0x8UL << RTC_DR_YU_Pos)           /*!< 0x00080000 */
30 mjames 5175 
#define RTC_DR_WDU_Pos                       (13U)                            
50 mjames 5176 
#define RTC_DR_WDU_Msk                       (0x7UL << RTC_DR_WDU_Pos)          /*!< 0x0000E000 */
30 mjames 5177 
#define RTC_DR_WDU                           RTC_DR_WDU_Msk                    
50 mjames 5178 
#define RTC_DR_WDU_0                         (0x1UL << RTC_DR_WDU_Pos)          /*!< 0x00002000 */
5179 
#define RTC_DR_WDU_1                         (0x2UL << RTC_DR_WDU_Pos)          /*!< 0x00004000 */
5180 
#define RTC_DR_WDU_2                         (0x4UL << RTC_DR_WDU_Pos)          /*!< 0x00008000 */
30 mjames 5181 
#define RTC_DR_MT_Pos                        (12U)                            
50 mjames 5182 
#define RTC_DR_MT_Msk                        (0x1UL << RTC_DR_MT_Pos)           /*!< 0x00001000 */
30 mjames 5183 
#define RTC_DR_MT                            RTC_DR_MT_Msk                    
5184 
#define RTC_DR_MU_Pos                        (8U)                              
50 mjames 5185 
#define RTC_DR_MU_Msk                        (0xFUL << RTC_DR_MU_Pos)           /*!< 0x00000F00 */
30 mjames 5186 
#define RTC_DR_MU                            RTC_DR_MU_Msk                    
50 mjames 5187 
#define RTC_DR_MU_0                          (0x1UL << RTC_DR_MU_Pos)           /*!< 0x00000100 */
5188 
#define RTC_DR_MU_1                          (0x2UL << RTC_DR_MU_Pos)           /*!< 0x00000200 */
5189 
#define RTC_DR_MU_2                          (0x4UL << RTC_DR_MU_Pos)           /*!< 0x00000400 */
5190 
#define RTC_DR_MU_3                          (0x8UL << RTC_DR_MU_Pos)           /*!< 0x00000800 */
30 mjames 5191 
#define RTC_DR_DT_Pos                        (4U)                              
50 mjames 5192 
#define RTC_DR_DT_Msk                        (0x3UL << RTC_DR_DT_Pos)           /*!< 0x00000030 */
30 mjames 5193 
#define RTC_DR_DT                            RTC_DR_DT_Msk                    
50 mjames 5194 
#define RTC_DR_DT_0                          (0x1UL << RTC_DR_DT_Pos)           /*!< 0x00000010 */
5195 
#define RTC_DR_DT_1                          (0x2UL << RTC_DR_DT_Pos)           /*!< 0x00000020 */
30 mjames 5196 
#define RTC_DR_DU_Pos                        (0U)                              
50 mjames 5197 
#define RTC_DR_DU_Msk                        (0xFUL << RTC_DR_DU_Pos)           /*!< 0x0000000F */
30 mjames 5198 
#define RTC_DR_DU                            RTC_DR_DU_Msk                    
50 mjames 5199 
#define RTC_DR_DU_0                          (0x1UL << RTC_DR_DU_Pos)           /*!< 0x00000001 */
5200 
#define RTC_DR_DU_1                          (0x2UL << RTC_DR_DU_Pos)           /*!< 0x00000002 */
5201 
#define RTC_DR_DU_2                          (0x4UL << RTC_DR_DU_Pos)           /*!< 0x00000004 */
5202 
#define RTC_DR_DU_3                          (0x8UL << RTC_DR_DU_Pos)           /*!< 0x00000008 */
30 mjames 5203 
 
5204 
/********************  Bits definition for RTC_CR register  *******************/
5205 
#define RTC_CR_COE_Pos                       (23U)                            
50 mjames 5206 
#define RTC_CR_COE_Msk                       (0x1UL << RTC_CR_COE_Pos)          /*!< 0x00800000 */
30 mjames 5207 
#define RTC_CR_COE                           RTC_CR_COE_Msk                    
5208 
#define RTC_CR_OSEL_Pos                      (21U)                            
50 mjames 5209 
#define RTC_CR_OSEL_Msk                      (0x3UL << RTC_CR_OSEL_Pos)         /*!< 0x00600000 */
30 mjames 5210 
#define RTC_CR_OSEL                          RTC_CR_OSEL_Msk                  
50 mjames 5211 
#define RTC_CR_OSEL_0                        (0x1UL << RTC_CR_OSEL_Pos)         /*!< 0x00200000 */
5212 
#define RTC_CR_OSEL_1                        (0x2UL << RTC_CR_OSEL_Pos)         /*!< 0x00400000 */
30 mjames 5213 
#define RTC_CR_POL_Pos                       (20U)                            
50 mjames 5214 
#define RTC_CR_POL_Msk                       (0x1UL << RTC_CR_POL_Pos)          /*!< 0x00100000 */
30 mjames 5215 
#define RTC_CR_POL                           RTC_CR_POL_Msk                    
5216 
#define RTC_CR_COSEL_Pos                     (19U)                            
50 mjames 5217 
#define RTC_CR_COSEL_Msk                     (0x1UL << RTC_CR_COSEL_Pos)        /*!< 0x00080000 */
30 mjames 5218 
#define RTC_CR_COSEL                         RTC_CR_COSEL_Msk                  
50 mjames 5219 
#define RTC_CR_BKP_Pos                       (18U)                            
5220 
#define RTC_CR_BKP_Msk                       (0x1UL << RTC_CR_BKP_Pos)          /*!< 0x00040000 */
5221 
#define RTC_CR_BKP                           RTC_CR_BKP_Msk                    
30 mjames 5222 
#define RTC_CR_SUB1H_Pos                     (17U)                            
50 mjames 5223 
#define RTC_CR_SUB1H_Msk                     (0x1UL << RTC_CR_SUB1H_Pos)        /*!< 0x00020000 */
30 mjames 5224 
#define RTC_CR_SUB1H                         RTC_CR_SUB1H_Msk                  
5225 
#define RTC_CR_ADD1H_Pos                     (16U)                            
50 mjames 5226 
#define RTC_CR_ADD1H_Msk                     (0x1UL << RTC_CR_ADD1H_Pos)        /*!< 0x00010000 */
30 mjames 5227 
#define RTC_CR_ADD1H                         RTC_CR_ADD1H_Msk                  
5228 
#define RTC_CR_TSIE_Pos                      (15U)                            
50 mjames 5229 
#define RTC_CR_TSIE_Msk                      (0x1UL << RTC_CR_TSIE_Pos)         /*!< 0x00008000 */
30 mjames 5230 
#define RTC_CR_TSIE                          RTC_CR_TSIE_Msk                  
5231 
#define RTC_CR_WUTIE_Pos                     (14U)                            
50 mjames 5232 
#define RTC_CR_WUTIE_Msk                     (0x1UL << RTC_CR_WUTIE_Pos)        /*!< 0x00004000 */
30 mjames 5233 
#define RTC_CR_WUTIE                         RTC_CR_WUTIE_Msk                  
5234 
#define RTC_CR_ALRBIE_Pos                    (13U)                            
50 mjames 5235 
#define RTC_CR_ALRBIE_Msk                    (0x1UL << RTC_CR_ALRBIE_Pos)       /*!< 0x00002000 */
30 mjames 5236 
#define RTC_CR_ALRBIE                        RTC_CR_ALRBIE_Msk                
5237 
#define RTC_CR_ALRAIE_Pos                    (12U)                            
50 mjames 5238 
#define RTC_CR_ALRAIE_Msk                    (0x1UL << RTC_CR_ALRAIE_Pos)       /*!< 0x00001000 */
30 mjames 5239 
#define RTC_CR_ALRAIE                        RTC_CR_ALRAIE_Msk                
5240 
#define RTC_CR_TSE_Pos                       (11U)                            
50 mjames 5241 
#define RTC_CR_TSE_Msk                       (0x1UL << RTC_CR_TSE_Pos)          /*!< 0x00000800 */
30 mjames 5242 
#define RTC_CR_TSE                           RTC_CR_TSE_Msk                    
5243 
#define RTC_CR_WUTE_Pos                      (10U)                            
50 mjames 5244 
#define RTC_CR_WUTE_Msk                      (0x1UL << RTC_CR_WUTE_Pos)         /*!< 0x00000400 */
30 mjames 5245 
#define RTC_CR_WUTE                          RTC_CR_WUTE_Msk                  
5246 
#define RTC_CR_ALRBE_Pos                     (9U)                              
50 mjames 5247 
#define RTC_CR_ALRBE_Msk                     (0x1UL << RTC_CR_ALRBE_Pos)        /*!< 0x00000200 */
30 mjames 5248 
#define RTC_CR_ALRBE                         RTC_CR_ALRBE_Msk                  
5249 
#define RTC_CR_ALRAE_Pos                     (8U)                              
50 mjames 5250 
#define RTC_CR_ALRAE_Msk                     (0x1UL << RTC_CR_ALRAE_Pos)        /*!< 0x00000100 */
30 mjames 5251 
#define RTC_CR_ALRAE                         RTC_CR_ALRAE_Msk                  
5252 
#define RTC_CR_DCE_Pos                       (7U)                              
50 mjames 5253 
#define RTC_CR_DCE_Msk                       (0x1UL << RTC_CR_DCE_Pos)          /*!< 0x00000080 */
30 mjames 5254 
#define RTC_CR_DCE                           RTC_CR_DCE_Msk                    
5255 
#define RTC_CR_FMT_Pos                       (6U)                              
50 mjames 5256 
#define RTC_CR_FMT_Msk                       (0x1UL << RTC_CR_FMT_Pos)          /*!< 0x00000040 */
30 mjames 5257 
#define RTC_CR_FMT                           RTC_CR_FMT_Msk                    
5258 
#define RTC_CR_BYPSHAD_Pos                   (5U)                              
50 mjames 5259 
#define RTC_CR_BYPSHAD_Msk                   (0x1UL << RTC_CR_BYPSHAD_Pos)      /*!< 0x00000020 */
30 mjames 5260 
#define RTC_CR_BYPSHAD                       RTC_CR_BYPSHAD_Msk                
5261 
#define RTC_CR_REFCKON_Pos                   (4U)                              
50 mjames 5262 
#define RTC_CR_REFCKON_Msk                   (0x1UL << RTC_CR_REFCKON_Pos)      /*!< 0x00000010 */
30 mjames 5263 
#define RTC_CR_REFCKON                       RTC_CR_REFCKON_Msk                
5264 
#define RTC_CR_TSEDGE_Pos                    (3U)                              
50 mjames 5265 
#define RTC_CR_TSEDGE_Msk                    (0x1UL << RTC_CR_TSEDGE_Pos)       /*!< 0x00000008 */
30 mjames 5266 
#define RTC_CR_TSEDGE                        RTC_CR_TSEDGE_Msk                
5267 
#define RTC_CR_WUCKSEL_Pos                   (0U)                              
50 mjames 5268 
#define RTC_CR_WUCKSEL_Msk                   (0x7UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000007 */
30 mjames 5269 
#define RTC_CR_WUCKSEL                       RTC_CR_WUCKSEL_Msk                
50 mjames 5270 
#define RTC_CR_WUCKSEL_0                     (0x1UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000001 */
5271 
#define RTC_CR_WUCKSEL_1                     (0x2UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000002 */
5272 
#define RTC_CR_WUCKSEL_2                     (0x4UL << RTC_CR_WUCKSEL_Pos)      /*!< 0x00000004 */
30 mjames 5273 
 
50 mjames 5274 
/* Legacy defines */
5275 
#define  RTC_CR_BCK_Pos RTC_CR_BKP_Pos
5276 
#define  RTC_CR_BCK_Msk RTC_CR_BKP_Msk
5277 
#define  RTC_CR_BCK     RTC_CR_BKP
5278 
 
30 mjames 5279 
/********************  Bits definition for RTC_ISR register  ******************/
5280 
#define RTC_ISR_RECALPF_Pos                  (16U)                            
50 mjames 5281 
#define RTC_ISR_RECALPF_Msk                  (0x1UL << RTC_ISR_RECALPF_Pos)     /*!< 0x00010000 */
30 mjames 5282 
#define RTC_ISR_RECALPF                      RTC_ISR_RECALPF_Msk              
5283 
#define RTC_ISR_TAMP3F_Pos                   (15U)                            
50 mjames 5284 
#define RTC_ISR_TAMP3F_Msk                   (0x1UL << RTC_ISR_TAMP3F_Pos)      /*!< 0x00008000 */
30 mjames 5285 
#define RTC_ISR_TAMP3F                       RTC_ISR_TAMP3F_Msk                
5286 
#define RTC_ISR_TAMP2F_Pos                   (14U)                            
50 mjames 5287 
#define RTC_ISR_TAMP2F_Msk                   (0x1UL << RTC_ISR_TAMP2F_Pos)      /*!< 0x00004000 */
30 mjames 5288 
#define RTC_ISR_TAMP2F                       RTC_ISR_TAMP2F_Msk                
5289 
#define RTC_ISR_TAMP1F_Pos                   (13U)                            
50 mjames 5290 
#define RTC_ISR_TAMP1F_Msk                   (0x1UL << RTC_ISR_TAMP1F_Pos)      /*!< 0x00002000 */
30 mjames 5291 
#define RTC_ISR_TAMP1F                       RTC_ISR_TAMP1F_Msk                
5292 
#define RTC_ISR_TSOVF_Pos                    (12U)                            
50 mjames 5293 
#define RTC_ISR_TSOVF_Msk                    (0x1UL << RTC_ISR_TSOVF_Pos)       /*!< 0x00001000 */
30 mjames 5294 
#define RTC_ISR_TSOVF                        RTC_ISR_TSOVF_Msk                
5295 
#define RTC_ISR_TSF_Pos                      (11U)                            
50 mjames 5296 
#define RTC_ISR_TSF_Msk                      (0x1UL << RTC_ISR_TSF_Pos)         /*!< 0x00000800 */
30 mjames 5297 
#define RTC_ISR_TSF                          RTC_ISR_TSF_Msk                  
5298 
#define RTC_ISR_WUTF_Pos                     (10U)                            
50 mjames 5299 
#define RTC_ISR_WUTF_Msk                     (0x1UL << RTC_ISR_WUTF_Pos)        /*!< 0x00000400 */
30 mjames 5300 
#define RTC_ISR_WUTF                         RTC_ISR_WUTF_Msk                  
5301 
#define RTC_ISR_ALRBF_Pos                    (9U)                              
50 mjames 5302 
#define RTC_ISR_ALRBF_Msk                    (0x1UL << RTC_ISR_ALRBF_Pos)       /*!< 0x00000200 */
30 mjames 5303 
#define RTC_ISR_ALRBF                        RTC_ISR_ALRBF_Msk                
5304 
#define RTC_ISR_ALRAF_Pos                    (8U)                              
50 mjames 5305 
#define RTC_ISR_ALRAF_Msk                    (0x1UL << RTC_ISR_ALRAF_Pos)       /*!< 0x00000100 */
30 mjames 5306 
#define RTC_ISR_ALRAF                        RTC_ISR_ALRAF_Msk                
5307 
#define RTC_ISR_INIT_Pos                     (7U)                              
50 mjames 5308 
#define RTC_ISR_INIT_Msk                     (0x1UL << RTC_ISR_INIT_Pos)        /*!< 0x00000080 */
30 mjames 5309 
#define RTC_ISR_INIT                         RTC_ISR_INIT_Msk                  
5310 
#define RTC_ISR_INITF_Pos                    (6U)                              
50 mjames 5311 
#define RTC_ISR_INITF_Msk                    (0x1UL << RTC_ISR_INITF_Pos)       /*!< 0x00000040 */
30 mjames 5312 
#define RTC_ISR_INITF                        RTC_ISR_INITF_Msk                
5313 
#define RTC_ISR_RSF_Pos                      (5U)                              
50 mjames 5314 
#define RTC_ISR_RSF_Msk                      (0x1UL << RTC_ISR_RSF_Pos)         /*!< 0x00000020 */
30 mjames 5315 
#define RTC_ISR_RSF                          RTC_ISR_RSF_Msk                  
5316 
#define RTC_ISR_INITS_Pos                    (4U)                              
50 mjames 5317 
#define RTC_ISR_INITS_Msk                    (0x1UL << RTC_ISR_INITS_Pos)       /*!< 0x00000010 */
30 mjames 5318 
#define RTC_ISR_INITS                        RTC_ISR_INITS_Msk                
5319 
#define RTC_ISR_SHPF_Pos                     (3U)                              
50 mjames 5320 
#define RTC_ISR_SHPF_Msk                     (0x1UL << RTC_ISR_SHPF_Pos)        /*!< 0x00000008 */
30 mjames 5321 
#define RTC_ISR_SHPF                         RTC_ISR_SHPF_Msk                  
5322 
#define RTC_ISR_WUTWF_Pos                    (2U)                              
50 mjames 5323 
#define RTC_ISR_WUTWF_Msk                    (0x1UL << RTC_ISR_WUTWF_Pos)       /*!< 0x00000004 */
30 mjames 5324 
#define RTC_ISR_WUTWF                        RTC_ISR_WUTWF_Msk                
5325 
#define RTC_ISR_ALRBWF_Pos                   (1U)                              
50 mjames 5326 
#define RTC_ISR_ALRBWF_Msk                   (0x1UL << RTC_ISR_ALRBWF_Pos)      /*!< 0x00000002 */
30 mjames 5327 
#define RTC_ISR_ALRBWF                       RTC_ISR_ALRBWF_Msk                
5328 
#define RTC_ISR_ALRAWF_Pos                   (0U)                              
50 mjames 5329 
#define RTC_ISR_ALRAWF_Msk                   (0x1UL << RTC_ISR_ALRAWF_Pos)      /*!< 0x00000001 */
30 mjames 5330 
#define RTC_ISR_ALRAWF                       RTC_ISR_ALRAWF_Msk                
5331 
 
5332 
/********************  Bits definition for RTC_PRER register  *****************/
5333 
#define RTC_PRER_PREDIV_A_Pos                (16U)                            
50 mjames 5334 
#define RTC_PRER_PREDIV_A_Msk                (0x7FUL << RTC_PRER_PREDIV_A_Pos)  /*!< 0x007F0000 */
30 mjames 5335 
#define RTC_PRER_PREDIV_A                    RTC_PRER_PREDIV_A_Msk            
5336 
#define RTC_PRER_PREDIV_S_Pos                (0U)                              
50 mjames 5337 
#define RTC_PRER_PREDIV_S_Msk                (0x7FFFUL << RTC_PRER_PREDIV_S_Pos) /*!< 0x00007FFF */
30 mjames 5338 
#define RTC_PRER_PREDIV_S                    RTC_PRER_PREDIV_S_Msk            
5339 
 
5340 
/********************  Bits definition for RTC_WUTR register  *****************/
5341 
#define RTC_WUTR_WUT_Pos                     (0U)                              
50 mjames 5342 
#define RTC_WUTR_WUT_Msk                     (0xFFFFUL << RTC_WUTR_WUT_Pos)     /*!< 0x0000FFFF */
30 mjames 5343 
#define RTC_WUTR_WUT                         RTC_WUTR_WUT_Msk                  
5344 
 
5345 
/********************  Bits definition for RTC_CALIBR register  ***************/
5346 
#define RTC_CALIBR_DCS_Pos                   (7U)                              
50 mjames 5347 
#define RTC_CALIBR_DCS_Msk                   (0x1UL << RTC_CALIBR_DCS_Pos)      /*!< 0x00000080 */
30 mjames 5348 
#define RTC_CALIBR_DCS                       RTC_CALIBR_DCS_Msk                
5349 
#define RTC_CALIBR_DC_Pos                    (0U)                              
50 mjames 5350 
#define RTC_CALIBR_DC_Msk                    (0x1FUL << RTC_CALIBR_DC_Pos)      /*!< 0x0000001F */
30 mjames 5351 
#define RTC_CALIBR_DC                        RTC_CALIBR_DC_Msk                
5352 
 
5353 
/********************  Bits definition for RTC_ALRMAR register  ***************/
5354 
#define RTC_ALRMAR_MSK4_Pos                  (31U)                            
50 mjames 5355 
#define RTC_ALRMAR_MSK4_Msk                  (0x1UL << RTC_ALRMAR_MSK4_Pos)     /*!< 0x80000000 */
30 mjames 5356 
#define RTC_ALRMAR_MSK4                      RTC_ALRMAR_MSK4_Msk              
5357 
#define RTC_ALRMAR_WDSEL_Pos                 (30U)                            
50 mjames 5358 
#define RTC_ALRMAR_WDSEL_Msk                 (0x1UL << RTC_ALRMAR_WDSEL_Pos)    /*!< 0x40000000 */
30 mjames 5359 
#define RTC_ALRMAR_WDSEL                     RTC_ALRMAR_WDSEL_Msk              
5360 
#define RTC_ALRMAR_DT_Pos                    (28U)                            
50 mjames 5361 
#define RTC_ALRMAR_DT_Msk                    (0x3UL << RTC_ALRMAR_DT_Pos)       /*!< 0x30000000 */
30 mjames 5362 
#define RTC_ALRMAR_DT                        RTC_ALRMAR_DT_Msk                
50 mjames 5363 
#define RTC_ALRMAR_DT_0                      (0x1UL << RTC_ALRMAR_DT_Pos)       /*!< 0x10000000 */
5364 
#define RTC_ALRMAR_DT_1                      (0x2UL << RTC_ALRMAR_DT_Pos)       /*!< 0x20000000 */
30 mjames 5365 
#define RTC_ALRMAR_DU_Pos                    (24U)                            
50 mjames 5366 
#define RTC_ALRMAR_DU_Msk                    (0xFUL << RTC_ALRMAR_DU_Pos)       /*!< 0x0F000000 */
30 mjames 5367 
#define RTC_ALRMAR_DU                        RTC_ALRMAR_DU_Msk                
50 mjames 5368 
#define RTC_ALRMAR_DU_0                      (0x1UL << RTC_ALRMAR_DU_Pos)       /*!< 0x01000000 */
5369 
#define RTC_ALRMAR_DU_1                      (0x2UL << RTC_ALRMAR_DU_Pos)       /*!< 0x02000000 */
5370 
#define RTC_ALRMAR_DU_2                      (0x4UL << RTC_ALRMAR_DU_Pos)       /*!< 0x04000000 */
5371 
#define RTC_ALRMAR_DU_3                      (0x8UL << RTC_ALRMAR_DU_Pos)       /*!< 0x08000000 */
30 mjames 5372 
#define RTC_ALRMAR_MSK3_Pos                  (23U)                            
50 mjames 5373 
#define RTC_ALRMAR_MSK3_Msk                  (0x1UL << RTC_ALRMAR_MSK3_Pos)     /*!< 0x00800000 */
30 mjames 5374 
#define RTC_ALRMAR_MSK3                      RTC_ALRMAR_MSK3_Msk              
5375 
#define RTC_ALRMAR_PM_Pos                    (22U)                            
50 mjames 5376 
#define RTC_ALRMAR_PM_Msk                    (0x1UL << RTC_ALRMAR_PM_Pos)       /*!< 0x00400000 */
30 mjames 5377 
#define RTC_ALRMAR_PM                        RTC_ALRMAR_PM_Msk                
5378 
#define RTC_ALRMAR_HT_Pos                    (20U)                            
50 mjames 5379 
#define RTC_ALRMAR_HT_Msk                    (0x3UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00300000 */
30 mjames 5380 
#define RTC_ALRMAR_HT                        RTC_ALRMAR_HT_Msk                
50 mjames 5381 
#define RTC_ALRMAR_HT_0                      (0x1UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00100000 */
5382 
#define RTC_ALRMAR_HT_1                      (0x2UL << RTC_ALRMAR_HT_Pos)       /*!< 0x00200000 */
30 mjames 5383 
#define RTC_ALRMAR_HU_Pos                    (16U)                            
50 mjames 5384 
#define RTC_ALRMAR_HU_Msk                    (0xFUL << RTC_ALRMAR_HU_Pos)       /*!< 0x000F0000 */
30 mjames 5385 
#define RTC_ALRMAR_HU                        RTC_ALRMAR_HU_Msk                
50 mjames 5386 
#define RTC_ALRMAR_HU_0                      (0x1UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00010000 */
5387 
#define RTC_ALRMAR_HU_1                      (0x2UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00020000 */
5388 
#define RTC_ALRMAR_HU_2                      (0x4UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00040000 */
5389 
#define RTC_ALRMAR_HU_3                      (0x8UL << RTC_ALRMAR_HU_Pos)       /*!< 0x00080000 */
30 mjames 5390 
#define RTC_ALRMAR_MSK2_Pos                  (15U)                            
50 mjames 5391 
#define RTC_ALRMAR_MSK2_Msk                  (0x1UL << RTC_ALRMAR_MSK2_Pos)     /*!< 0x00008000 */
30 mjames 5392 
#define RTC_ALRMAR_MSK2                      RTC_ALRMAR_MSK2_Msk              
5393 
#define RTC_ALRMAR_MNT_Pos                   (12U)                            
50 mjames 5394 
#define RTC_ALRMAR_MNT_Msk                   (0x7UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00007000 */
30 mjames 5395 
#define RTC_ALRMAR_MNT                       RTC_ALRMAR_MNT_Msk                
50 mjames 5396 
#define RTC_ALRMAR_MNT_0                     (0x1UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00001000 */
5397 
#define RTC_ALRMAR_MNT_1                     (0x2UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00002000 */
5398 
#define RTC_ALRMAR_MNT_2                     (0x4UL << RTC_ALRMAR_MNT_Pos)      /*!< 0x00004000 */
30 mjames 5399 
#define RTC_ALRMAR_MNU_Pos                   (8U)                              
50 mjames 5400 
#define RTC_ALRMAR_MNU_Msk                   (0xFUL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000F00 */
30 mjames 5401 
#define RTC_ALRMAR_MNU                       RTC_ALRMAR_MNU_Msk                
50 mjames 5402 
#define RTC_ALRMAR_MNU_0                     (0x1UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000100 */
5403 
#define RTC_ALRMAR_MNU_1                     (0x2UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000200 */
5404 
#define RTC_ALRMAR_MNU_2                     (0x4UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000400 */
5405 
#define RTC_ALRMAR_MNU_3                     (0x8UL << RTC_ALRMAR_MNU_Pos)      /*!< 0x00000800 */
30 mjames 5406 
#define RTC_ALRMAR_MSK1_Pos                  (7U)                              
50 mjames 5407 
#define RTC_ALRMAR_MSK1_Msk                  (0x1UL << RTC_ALRMAR_MSK1_Pos)     /*!< 0x00000080 */
30 mjames 5408 
#define RTC_ALRMAR_MSK1                      RTC_ALRMAR_MSK1_Msk              
5409 
#define RTC_ALRMAR_ST_Pos                    (4U)                              
50 mjames 5410 
#define RTC_ALRMAR_ST_Msk                    (0x7UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000070 */
30 mjames 5411 
#define RTC_ALRMAR_ST                        RTC_ALRMAR_ST_Msk                
50 mjames 5412 
#define RTC_ALRMAR_ST_0                      (0x1UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000010 */
5413 
#define RTC_ALRMAR_ST_1                      (0x2UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000020 */
5414 
#define RTC_ALRMAR_ST_2                      (0x4UL << RTC_ALRMAR_ST_Pos)       /*!< 0x00000040 */
30 mjames 5415 
#define RTC_ALRMAR_SU_Pos                    (0U)                              
50 mjames 5416 
#define RTC_ALRMAR_SU_Msk                    (0xFUL << RTC_ALRMAR_SU_Pos)       /*!< 0x0000000F */
30 mjames 5417 
#define RTC_ALRMAR_SU                        RTC_ALRMAR_SU_Msk                
50 mjames 5418 
#define RTC_ALRMAR_SU_0                      (0x1UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000001 */
5419 
#define RTC_ALRMAR_SU_1                      (0x2UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000002 */
5420 
#define RTC_ALRMAR_SU_2                      (0x4UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000004 */
5421 
#define RTC_ALRMAR_SU_3                      (0x8UL << RTC_ALRMAR_SU_Pos)       /*!< 0x00000008 */
30 mjames 5422 
 
5423 
/********************  Bits definition for RTC_ALRMBR register  ***************/
5424 
#define RTC_ALRMBR_MSK4_Pos                  (31U)                            
50 mjames 5425 
#define RTC_ALRMBR_MSK4_Msk                  (0x1UL << RTC_ALRMBR_MSK4_Pos)     /*!< 0x80000000 */
30 mjames 5426 
#define RTC_ALRMBR_MSK4                      RTC_ALRMBR_MSK4_Msk              
5427 
#define RTC_ALRMBR_WDSEL_Pos                 (30U)                            
50 mjames 5428 
#define RTC_ALRMBR_WDSEL_Msk                 (0x1UL << RTC_ALRMBR_WDSEL_Pos)    /*!< 0x40000000 */
30 mjames 5429 
#define RTC_ALRMBR_WDSEL                     RTC_ALRMBR_WDSEL_Msk              
5430 
#define RTC_ALRMBR_DT_Pos                    (28U)                            
50 mjames 5431 
#define RTC_ALRMBR_DT_Msk                    (0x3UL << RTC_ALRMBR_DT_Pos)       /*!< 0x30000000 */
30 mjames 5432 
#define RTC_ALRMBR_DT                        RTC_ALRMBR_DT_Msk                
50 mjames 5433 
#define RTC_ALRMBR_DT_0                      (0x1UL << RTC_ALRMBR_DT_Pos)       /*!< 0x10000000 */
5434 
#define RTC_ALRMBR_DT_1                      (0x2UL << RTC_ALRMBR_DT_Pos)       /*!< 0x20000000 */
30 mjames 5435 
#define RTC_ALRMBR_DU_Pos                    (24U)                            
50 mjames 5436 
#define RTC_ALRMBR_DU_Msk                    (0xFUL << RTC_ALRMBR_DU_Pos)       /*!< 0x0F000000 */
30 mjames 5437 
#define RTC_ALRMBR_DU                        RTC_ALRMBR_DU_Msk                
50 mjames 5438 
#define RTC_ALRMBR_DU_0                      (0x1UL << RTC_ALRMBR_DU_Pos)       /*!< 0x01000000 */
5439 
#define RTC_ALRMBR_DU_1                      (0x2UL << RTC_ALRMBR_DU_Pos)       /*!< 0x02000000 */
5440 
#define RTC_ALRMBR_DU_2                      (0x4UL << RTC_ALRMBR_DU_Pos)       /*!< 0x04000000 */
5441 
#define RTC_ALRMBR_DU_3                      (0x8UL << RTC_ALRMBR_DU_Pos)       /*!< 0x08000000 */
30 mjames 5442 
#define RTC_ALRMBR_MSK3_Pos                  (23U)                            
50 mjames 5443 
#define RTC_ALRMBR_MSK3_Msk                  (0x1UL << RTC_ALRMBR_MSK3_Pos)     /*!< 0x00800000 */
30 mjames 5444 
#define RTC_ALRMBR_MSK3                      RTC_ALRMBR_MSK3_Msk              
5445 
#define RTC_ALRMBR_PM_Pos                    (22U)                            
50 mjames 5446 
#define RTC_ALRMBR_PM_Msk                    (0x1UL << RTC_ALRMBR_PM_Pos)       /*!< 0x00400000 */
30 mjames 5447 
#define RTC_ALRMBR_PM                        RTC_ALRMBR_PM_Msk                
5448 
#define RTC_ALRMBR_HT_Pos                    (20U)                            
50 mjames 5449 
#define RTC_ALRMBR_HT_Msk                    (0x3UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00300000 */
30 mjames 5450 
#define RTC_ALRMBR_HT                        RTC_ALRMBR_HT_Msk                
50 mjames 5451 
#define RTC_ALRMBR_HT_0                      (0x1UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00100000 */
5452 
#define RTC_ALRMBR_HT_1                      (0x2UL << RTC_ALRMBR_HT_Pos)       /*!< 0x00200000 */
30 mjames 5453 
#define RTC_ALRMBR_HU_Pos                    (16U)                            
50 mjames 5454 
#define RTC_ALRMBR_HU_Msk                    (0xFUL << RTC_ALRMBR_HU_Pos)       /*!< 0x000F0000 */
30 mjames 5455 
#define RTC_ALRMBR_HU                        RTC_ALRMBR_HU_Msk                
50 mjames 5456 
#define RTC_ALRMBR_HU_0                      (0x1UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00010000 */
5457 
#define RTC_ALRMBR_HU_1                      (0x2UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00020000 */
5458 
#define RTC_ALRMBR_HU_2                      (0x4UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00040000 */
5459 
#define RTC_ALRMBR_HU_3                      (0x8UL << RTC_ALRMBR_HU_Pos)       /*!< 0x00080000 */
30 mjames 5460 
#define RTC_ALRMBR_MSK2_Pos                  (15U)                            
50 mjames 5461 
#define RTC_ALRMBR_MSK2_Msk                  (0x1UL << RTC_ALRMBR_MSK2_Pos)     /*!< 0x00008000 */
30 mjames 5462 
#define RTC_ALRMBR_MSK2                      RTC_ALRMBR_MSK2_Msk              
5463 
#define RTC_ALRMBR_MNT_Pos                   (12U)                            
50 mjames 5464 
#define RTC_ALRMBR_MNT_Msk                   (0x7UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00007000 */
30 mjames 5465 
#define RTC_ALRMBR_MNT                       RTC_ALRMBR_MNT_Msk                
50 mjames 5466 
#define RTC_ALRMBR_MNT_0                     (0x1UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00001000 */
5467 
#define RTC_ALRMBR_MNT_1                     (0x2UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00002000 */
5468 
#define RTC_ALRMBR_MNT_2                     (0x4UL << RTC_ALRMBR_MNT_Pos)      /*!< 0x00004000 */
30 mjames 5469 
#define RTC_ALRMBR_MNU_Pos                   (8U)                              
50 mjames 5470 
#define RTC_ALRMBR_MNU_Msk                   (0xFUL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000F00 */
30 mjames 5471 
#define RTC_ALRMBR_MNU                       RTC_ALRMBR_MNU_Msk                
50 mjames 5472 
#define RTC_ALRMBR_MNU_0                     (0x1UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000100 */
5473 
#define RTC_ALRMBR_MNU_1                     (0x2UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000200 */
5474 
#define RTC_ALRMBR_MNU_2                     (0x4UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000400 */
5475 
#define RTC_ALRMBR_MNU_3                     (0x8UL << RTC_ALRMBR_MNU_Pos)      /*!< 0x00000800 */
30 mjames 5476 
#define RTC_ALRMBR_MSK1_Pos                  (7U)                              
50 mjames 5477 
#define RTC_ALRMBR_MSK1_Msk                  (0x1UL << RTC_ALRMBR_MSK1_Pos)     /*!< 0x00000080 */
30 mjames 5478 
#define RTC_ALRMBR_MSK1                      RTC_ALRMBR_MSK1_Msk              
5479 
#define RTC_ALRMBR_ST_Pos                    (4U)                              
50 mjames 5480 
#define RTC_ALRMBR_ST_Msk                    (0x7UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000070 */
30 mjames 5481 
#define RTC_ALRMBR_ST                        RTC_ALRMBR_ST_Msk                
50 mjames 5482 
#define RTC_ALRMBR_ST_0                      (0x1UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000010 */
5483 
#define RTC_ALRMBR_ST_1                      (0x2UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000020 */
5484 
#define RTC_ALRMBR_ST_2                      (0x4UL << RTC_ALRMBR_ST_Pos)       /*!< 0x00000040 */
30 mjames 5485 
#define RTC_ALRMBR_SU_Pos                    (0U)                              
50 mjames 5486 
#define RTC_ALRMBR_SU_Msk                    (0xFUL << RTC_ALRMBR_SU_Pos)       /*!< 0x0000000F */
30 mjames 5487 
#define RTC_ALRMBR_SU                        RTC_ALRMBR_SU_Msk                
50 mjames 5488 
#define RTC_ALRMBR_SU_0                      (0x1UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000001 */
5489 
#define RTC_ALRMBR_SU_1                      (0x2UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000002 */
5490 
#define RTC_ALRMBR_SU_2                      (0x4UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000004 */
5491 
#define RTC_ALRMBR_SU_3                      (0x8UL << RTC_ALRMBR_SU_Pos)       /*!< 0x00000008 */
30 mjames 5492 
 
5493 
/********************  Bits definition for RTC_WPR register  ******************/
5494 
#define RTC_WPR_KEY_Pos                      (0U)                              
50 mjames 5495 
#define RTC_WPR_KEY_Msk                      (0xFFUL << RTC_WPR_KEY_Pos)        /*!< 0x000000FF */
30 mjames 5496 
#define RTC_WPR_KEY                          RTC_WPR_KEY_Msk                  
5497 
 
5498 
/********************  Bits definition for RTC_SSR register  ******************/
5499 
#define RTC_SSR_SS_Pos                       (0U)                              
50 mjames 5500 
#define RTC_SSR_SS_Msk                       (0xFFFFUL << RTC_SSR_SS_Pos)       /*!< 0x0000FFFF */
30 mjames 5501 
#define RTC_SSR_SS                           RTC_SSR_SS_Msk                    
5502 
 
5503 
/********************  Bits definition for RTC_SHIFTR register  ***************/
5504 
#define RTC_SHIFTR_SUBFS_Pos                 (0U)                              
50 mjames 5505 
#define RTC_SHIFTR_SUBFS_Msk                 (0x7FFFUL << RTC_SHIFTR_SUBFS_Pos) /*!< 0x00007FFF */
30 mjames 5506 
#define RTC_SHIFTR_SUBFS                     RTC_SHIFTR_SUBFS_Msk              
5507 
#define RTC_SHIFTR_ADD1S_Pos                 (31U)                            
50 mjames 5508 
#define RTC_SHIFTR_ADD1S_Msk                 (0x1UL << RTC_SHIFTR_ADD1S_Pos)    /*!< 0x80000000 */
30 mjames 5509 
#define RTC_SHIFTR_ADD1S                     RTC_SHIFTR_ADD1S_Msk              
5510 
 
5511 
/********************  Bits definition for RTC_TSTR register  *****************/
5512 
#define RTC_TSTR_PM_Pos                      (22U)                            
50 mjames 5513 
#define RTC_TSTR_PM_Msk                      (0x1UL << RTC_TSTR_PM_Pos)         /*!< 0x00400000 */
30 mjames 5514 
#define RTC_TSTR_PM                          RTC_TSTR_PM_Msk                  
5515 
#define RTC_TSTR_HT_Pos                      (20U)                            
50 mjames 5516 
#define RTC_TSTR_HT_Msk                      (0x3UL << RTC_TSTR_HT_Pos)         /*!< 0x00300000 */
30 mjames 5517 
#define RTC_TSTR_HT                          RTC_TSTR_HT_Msk                  
50 mjames 5518 
#define RTC_TSTR_HT_0                        (0x1UL << RTC_TSTR_HT_Pos)         /*!< 0x00100000 */
5519 
#define RTC_TSTR_HT_1                        (0x2UL << RTC_TSTR_HT_Pos)         /*!< 0x00200000 */
30 mjames 5520 
#define RTC_TSTR_HU_Pos                      (16U)                            
50 mjames 5521 
#define RTC_TSTR_HU_Msk                      (0xFUL << RTC_TSTR_HU_Pos)         /*!< 0x000F0000 */
30 mjames 5522 
#define RTC_TSTR_HU                          RTC_TSTR_HU_Msk                  
50 mjames 5523 
#define RTC_TSTR_HU_0                        (0x1UL << RTC_TSTR_HU_Pos)         /*!< 0x00010000 */
5524 
#define RTC_TSTR_HU_1                        (0x2UL << RTC_TSTR_HU_Pos)         /*!< 0x00020000 */
5525 
#define RTC_TSTR_HU_2                        (0x4UL << RTC_TSTR_HU_Pos)         /*!< 0x00040000 */
5526 
#define RTC_TSTR_HU_3                        (0x8UL << RTC_TSTR_HU_Pos)         /*!< 0x00080000 */
30 mjames 5527 
#define RTC_TSTR_MNT_Pos                     (12U)                            
50 mjames 5528 
#define RTC_TSTR_MNT_Msk                     (0x7UL << RTC_TSTR_MNT_Pos)        /*!< 0x00007000 */
30 mjames 5529 
#define RTC_TSTR_MNT                         RTC_TSTR_MNT_Msk                  
50 mjames 5530 
#define RTC_TSTR_MNT_0                       (0x1UL << RTC_TSTR_MNT_Pos)        /*!< 0x00001000 */
5531 
#define RTC_TSTR_MNT_1                       (0x2UL << RTC_TSTR_MNT_Pos)        /*!< 0x00002000 */
5532 
#define RTC_TSTR_MNT_2                       (0x4UL << RTC_TSTR_MNT_Pos)        /*!< 0x00004000 */
30 mjames 5533 
#define RTC_TSTR_MNU_Pos                     (8U)                              
50 mjames 5534 
#define RTC_TSTR_MNU_Msk                     (0xFUL << RTC_TSTR_MNU_Pos)        /*!< 0x00000F00 */
30 mjames 5535 
#define RTC_TSTR_MNU                         RTC_TSTR_MNU_Msk                  
50 mjames 5536 
#define RTC_TSTR_MNU_0                       (0x1UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000100 */
5537 
#define RTC_TSTR_MNU_1                       (0x2UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000200 */
5538 
#define RTC_TSTR_MNU_2                       (0x4UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000400 */
5539 
#define RTC_TSTR_MNU_3                       (0x8UL << RTC_TSTR_MNU_Pos)        /*!< 0x00000800 */
30 mjames 5540 
#define RTC_TSTR_ST_Pos                      (4U)                              
50 mjames 5541 
#define RTC_TSTR_ST_Msk                      (0x7UL << RTC_TSTR_ST_Pos)         /*!< 0x00000070 */
30 mjames 5542 
#define RTC_TSTR_ST                          RTC_TSTR_ST_Msk                  
50 mjames 5543 
#define RTC_TSTR_ST_0                        (0x1UL << RTC_TSTR_ST_Pos)         /*!< 0x00000010 */
5544 
#define RTC_TSTR_ST_1                        (0x2UL << RTC_TSTR_ST_Pos)         /*!< 0x00000020 */
5545 
#define RTC_TSTR_ST_2                        (0x4UL << RTC_TSTR_ST_Pos)         /*!< 0x00000040 */
30 mjames 5546 
#define RTC_TSTR_SU_Pos                      (0U)                              
50 mjames 5547 
#define RTC_TSTR_SU_Msk                      (0xFUL << RTC_TSTR_SU_Pos)         /*!< 0x0000000F */
30 mjames 5548 
#define RTC_TSTR_SU                          RTC_TSTR_SU_Msk                  
50 mjames 5549 
#define RTC_TSTR_SU_0                        (0x1UL << RTC_TSTR_SU_Pos)         /*!< 0x00000001 */
5550 
#define RTC_TSTR_SU_1                        (0x2UL << RTC_TSTR_SU_Pos)         /*!< 0x00000002 */
5551 
#define RTC_TSTR_SU_2                        (0x4UL << RTC_TSTR_SU_Pos)         /*!< 0x00000004 */
5552 
#define RTC_TSTR_SU_3                        (0x8UL << RTC_TSTR_SU_Pos)         /*!< 0x00000008 */
30 mjames 5553 
 
5554 
/********************  Bits definition for RTC_TSDR register  *****************/
5555 
#define RTC_TSDR_WDU_Pos                     (13U)                            
50 mjames 5556 
#define RTC_TSDR_WDU_Msk                     (0x7UL << RTC_TSDR_WDU_Pos)        /*!< 0x0000E000 */
30 mjames 5557 
#define RTC_TSDR_WDU                         RTC_TSDR_WDU_Msk                  
50 mjames 5558 
#define RTC_TSDR_WDU_0                       (0x1UL << RTC_TSDR_WDU_Pos)        /*!< 0x00002000 */
5559 
#define RTC_TSDR_WDU_1                       (0x2UL << RTC_TSDR_WDU_Pos)        /*!< 0x00004000 */
5560 
#define RTC_TSDR_WDU_2                       (0x4UL << RTC_TSDR_WDU_Pos)        /*!< 0x00008000 */
30 mjames 5561 
#define RTC_TSDR_MT_Pos                      (12U)                            
50 mjames 5562 
#define RTC_TSDR_MT_Msk                      (0x1UL << RTC_TSDR_MT_Pos)         /*!< 0x00001000 */
30 mjames 5563 
#define RTC_TSDR_MT                          RTC_TSDR_MT_Msk                  
5564 
#define RTC_TSDR_MU_Pos                      (8U)                              
50 mjames 5565 
#define RTC_TSDR_MU_Msk                      (0xFUL << RTC_TSDR_MU_Pos)         /*!< 0x00000F00 */
30 mjames 5566 
#define RTC_TSDR_MU                          RTC_TSDR_MU_Msk                  
50 mjames 5567 
#define RTC_TSDR_MU_0                        (0x1UL << RTC_TSDR_MU_Pos)         /*!< 0x00000100 */
5568 
#define RTC_TSDR_MU_1                        (0x2UL << RTC_TSDR_MU_Pos)         /*!< 0x00000200 */
5569 
#define RTC_TSDR_MU_2                        (0x4UL << RTC_TSDR_MU_Pos)         /*!< 0x00000400 */
5570 
#define RTC_TSDR_MU_3                        (0x8UL << RTC_TSDR_MU_Pos)         /*!< 0x00000800 */
30 mjames 5571 
#define RTC_TSDR_DT_Pos                      (4U)                              
50 mjames 5572 
#define RTC_TSDR_DT_Msk                      (0x3UL << RTC_TSDR_DT_Pos)         /*!< 0x00000030 */
30 mjames 5573 
#define RTC_TSDR_DT                          RTC_TSDR_DT_Msk                  
50 mjames 5574 
#define RTC_TSDR_DT_0                        (0x1UL << RTC_TSDR_DT_Pos)         /*!< 0x00000010 */
5575 
#define RTC_TSDR_DT_1                        (0x2UL << RTC_TSDR_DT_Pos)         /*!< 0x00000020 */
30 mjames 5576 
#define RTC_TSDR_DU_Pos                      (0U)                              
50 mjames 5577 
#define RTC_TSDR_DU_Msk                      (0xFUL << RTC_TSDR_DU_Pos)         /*!< 0x0000000F */
30 mjames 5578 
#define RTC_TSDR_DU                          RTC_TSDR_DU_Msk                  
50 mjames 5579 
#define RTC_TSDR_DU_0                        (0x1UL << RTC_TSDR_DU_Pos)         /*!< 0x00000001 */
5580 
#define RTC_TSDR_DU_1                        (0x2UL << RTC_TSDR_DU_Pos)         /*!< 0x00000002 */
5581 
#define RTC_TSDR_DU_2                        (0x4UL << RTC_TSDR_DU_Pos)         /*!< 0x00000004 */
5582 
#define RTC_TSDR_DU_3                        (0x8UL << RTC_TSDR_DU_Pos)         /*!< 0x00000008 */
30 mjames 5583 
 
5584 
/********************  Bits definition for RTC_TSSSR register  ****************/
5585 
#define RTC_TSSSR_SS_Pos                     (0U)                              
50 mjames 5586 
#define RTC_TSSSR_SS_Msk                     (0xFFFFUL << RTC_TSSSR_SS_Pos)     /*!< 0x0000FFFF */
30 mjames 5587 
#define RTC_TSSSR_SS                         RTC_TSSSR_SS_Msk                  
5588 
 
5589 
/********************  Bits definition for RTC_CAL register  *****************/
5590 
#define RTC_CALR_CALP_Pos                    (15U)                            
50 mjames 5591 
#define RTC_CALR_CALP_Msk                    (0x1UL << RTC_CALR_CALP_Pos)       /*!< 0x00008000 */
30 mjames 5592 
#define RTC_CALR_CALP                        RTC_CALR_CALP_Msk                
5593 
#define RTC_CALR_CALW8_Pos                   (14U)                            
50 mjames 5594 
#define RTC_CALR_CALW8_Msk                   (0x1UL << RTC_CALR_CALW8_Pos)      /*!< 0x00004000 */
30 mjames 5595 
#define RTC_CALR_CALW8                       RTC_CALR_CALW8_Msk                
5596 
#define RTC_CALR_CALW16_Pos                  (13U)                            
50 mjames 5597 
#define RTC_CALR_CALW16_Msk                  (0x1UL << RTC_CALR_CALW16_Pos)     /*!< 0x00002000 */
30 mjames 5598 
#define RTC_CALR_CALW16                      RTC_CALR_CALW16_Msk              
5599 
#define RTC_CALR_CALM_Pos                    (0U)                              
50 mjames 5600 
#define RTC_CALR_CALM_Msk                    (0x1FFUL << RTC_CALR_CALM_Pos)     /*!< 0x000001FF */
30 mjames 5601 
#define RTC_CALR_CALM                        RTC_CALR_CALM_Msk                
50 mjames 5602 
#define RTC_CALR_CALM_0                      (0x001UL << RTC_CALR_CALM_Pos)     /*!< 0x00000001 */
5603 
#define RTC_CALR_CALM_1                      (0x002UL << RTC_CALR_CALM_Pos)     /*!< 0x00000002 */
5604 
#define RTC_CALR_CALM_2                      (0x004UL << RTC_CALR_CALM_Pos)     /*!< 0x00000004 */
5605 
#define RTC_CALR_CALM_3                      (0x008UL << RTC_CALR_CALM_Pos)     /*!< 0x00000008 */
5606 
#define RTC_CALR_CALM_4                      (0x010UL << RTC_CALR_CALM_Pos)     /*!< 0x00000010 */
5607 
#define RTC_CALR_CALM_5                      (0x020UL << RTC_CALR_CALM_Pos)     /*!< 0x00000020 */
5608 
#define RTC_CALR_CALM_6                      (0x040UL << RTC_CALR_CALM_Pos)     /*!< 0x00000040 */
5609 
#define RTC_CALR_CALM_7                      (0x080UL << RTC_CALR_CALM_Pos)     /*!< 0x00000080 */
5610 
#define RTC_CALR_CALM_8                      (0x100UL << RTC_CALR_CALM_Pos)     /*!< 0x00000100 */
30 mjames 5611 
 
5612 
/********************  Bits definition for RTC_TAFCR register  ****************/
5613 
#define RTC_TAFCR_ALARMOUTTYPE_Pos           (18U)                            
50 mjames 5614 
#define RTC_TAFCR_ALARMOUTTYPE_Msk           (0x1UL << RTC_TAFCR_ALARMOUTTYPE_Pos) /*!< 0x00040000 */
30 mjames 5615 
#define RTC_TAFCR_ALARMOUTTYPE               RTC_TAFCR_ALARMOUTTYPE_Msk        
5616 
#define RTC_TAFCR_TAMPPUDIS_Pos              (15U)                            
50 mjames 5617 
#define RTC_TAFCR_TAMPPUDIS_Msk              (0x1UL << RTC_TAFCR_TAMPPUDIS_Pos) /*!< 0x00008000 */
30 mjames 5618 
#define RTC_TAFCR_TAMPPUDIS                  RTC_TAFCR_TAMPPUDIS_Msk          
5619 
#define RTC_TAFCR_TAMPPRCH_Pos               (13U)                            
50 mjames 5620 
#define RTC_TAFCR_TAMPPRCH_Msk               (0x3UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00006000 */
30 mjames 5621 
#define RTC_TAFCR_TAMPPRCH                   RTC_TAFCR_TAMPPRCH_Msk            
50 mjames 5622 
#define RTC_TAFCR_TAMPPRCH_0                 (0x1UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00002000 */
5623 
#define RTC_TAFCR_TAMPPRCH_1                 (0x2UL << RTC_TAFCR_TAMPPRCH_Pos)  /*!< 0x00004000 */
30 mjames 5624 
#define RTC_TAFCR_TAMPFLT_Pos                (11U)                            
50 mjames 5625 
#define RTC_TAFCR_TAMPFLT_Msk                (0x3UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00001800 */
30 mjames 5626 
#define RTC_TAFCR_TAMPFLT                    RTC_TAFCR_TAMPFLT_Msk            
50 mjames 5627 
#define RTC_TAFCR_TAMPFLT_0                  (0x1UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00000800 */
5628 
#define RTC_TAFCR_TAMPFLT_1                  (0x2UL << RTC_TAFCR_TAMPFLT_Pos)   /*!< 0x00001000 */
30 mjames 5629 
#define RTC_TAFCR_TAMPFREQ_Pos               (8U)                              
50 mjames 5630 
#define RTC_TAFCR_TAMPFREQ_Msk               (0x7UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000700 */
30 mjames 5631 
#define RTC_TAFCR_TAMPFREQ                   RTC_TAFCR_TAMPFREQ_Msk            
50 mjames 5632 
#define RTC_TAFCR_TAMPFREQ_0                 (0x1UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000100 */
5633 
#define RTC_TAFCR_TAMPFREQ_1                 (0x2UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000200 */
5634 
#define RTC_TAFCR_TAMPFREQ_2                 (0x4UL << RTC_TAFCR_TAMPFREQ_Pos)  /*!< 0x00000400 */
30 mjames 5635 
#define RTC_TAFCR_TAMPTS_Pos                 (7U)                              
50 mjames 5636 
#define RTC_TAFCR_TAMPTS_Msk                 (0x1UL << RTC_TAFCR_TAMPTS_Pos)    /*!< 0x00000080 */
30 mjames 5637 
#define RTC_TAFCR_TAMPTS                     RTC_TAFCR_TAMPTS_Msk              
5638 
#define RTC_TAFCR_TAMP3TRG_Pos               (6U)                              
50 mjames 5639 
#define RTC_TAFCR_TAMP3TRG_Msk               (0x1UL << RTC_TAFCR_TAMP3TRG_Pos)  /*!< 0x00000040 */
30 mjames 5640 
#define RTC_TAFCR_TAMP3TRG                   RTC_TAFCR_TAMP3TRG_Msk            
5641 
#define RTC_TAFCR_TAMP3E_Pos                 (5U)                              
50 mjames 5642 
#define RTC_TAFCR_TAMP3E_Msk                 (0x1UL << RTC_TAFCR_TAMP3E_Pos)    /*!< 0x00000020 */
30 mjames 5643 
#define RTC_TAFCR_TAMP3E                     RTC_TAFCR_TAMP3E_Msk              
5644 
#define RTC_TAFCR_TAMP2TRG_Pos               (4U)                              
50 mjames 5645 
#define RTC_TAFCR_TAMP2TRG_Msk               (0x1UL << RTC_TAFCR_TAMP2TRG_Pos)  /*!< 0x00000010 */
30 mjames 5646 
#define RTC_TAFCR_TAMP2TRG                   RTC_TAFCR_TAMP2TRG_Msk            
5647 
#define RTC_TAFCR_TAMP2E_Pos                 (3U)                              
50 mjames 5648 
#define RTC_TAFCR_TAMP2E_Msk                 (0x1UL << RTC_TAFCR_TAMP2E_Pos)    /*!< 0x00000008 */
30 mjames 5649 
#define RTC_TAFCR_TAMP2E                     RTC_TAFCR_TAMP2E_Msk              
5650 
#define RTC_TAFCR_TAMPIE_Pos                 (2U)                              
50 mjames 5651 
#define RTC_TAFCR_TAMPIE_Msk                 (0x1UL << RTC_TAFCR_TAMPIE_Pos)    /*!< 0x00000004 */
30 mjames 5652 
#define RTC_TAFCR_TAMPIE                     RTC_TAFCR_TAMPIE_Msk              
5653 
#define RTC_TAFCR_TAMP1TRG_Pos               (1U)                              
50 mjames 5654 
#define RTC_TAFCR_TAMP1TRG_Msk               (0x1UL << RTC_TAFCR_TAMP1TRG_Pos)  /*!< 0x00000002 */
30 mjames 5655 
#define RTC_TAFCR_TAMP1TRG                   RTC_TAFCR_TAMP1TRG_Msk            
5656 
#define RTC_TAFCR_TAMP1E_Pos                 (0U)                              
50 mjames 5657 
#define RTC_TAFCR_TAMP1E_Msk                 (0x1UL << RTC_TAFCR_TAMP1E_Pos)    /*!< 0x00000001 */
30 mjames 5658 
#define RTC_TAFCR_TAMP1E                     RTC_TAFCR_TAMP1E_Msk              
5659 
 
5660 
/********************  Bits definition for RTC_ALRMASSR register  *************/
5661 
#define RTC_ALRMASSR_MASKSS_Pos              (24U)                            
50 mjames 5662 
#define RTC_ALRMASSR_MASKSS_Msk              (0xFUL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x0F000000 */
30 mjames 5663 
#define RTC_ALRMASSR_MASKSS                  RTC_ALRMASSR_MASKSS_Msk          
50 mjames 5664 
#define RTC_ALRMASSR_MASKSS_0                (0x1UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x01000000 */
5665 
#define RTC_ALRMASSR_MASKSS_1                (0x2UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x02000000 */
5666 
#define RTC_ALRMASSR_MASKSS_2                (0x4UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x04000000 */
5667 
#define RTC_ALRMASSR_MASKSS_3                (0x8UL << RTC_ALRMASSR_MASKSS_Pos) /*!< 0x08000000 */
30 mjames 5668 
#define RTC_ALRMASSR_SS_Pos                  (0U)                              
50 mjames 5669 
#define RTC_ALRMASSR_SS_Msk                  (0x7FFFUL << RTC_ALRMASSR_SS_Pos)  /*!< 0x00007FFF */
30 mjames 5670 
#define RTC_ALRMASSR_SS                      RTC_ALRMASSR_SS_Msk              
5671 
 
5672 
/********************  Bits definition for RTC_ALRMBSSR register  *************/
5673 
#define RTC_ALRMBSSR_MASKSS_Pos              (24U)                            
50 mjames 5674 
#define RTC_ALRMBSSR_MASKSS_Msk              (0xFUL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x0F000000 */
30 mjames 5675 
#define RTC_ALRMBSSR_MASKSS                  RTC_ALRMBSSR_MASKSS_Msk          
50 mjames 5676 
#define RTC_ALRMBSSR_MASKSS_0                (0x1UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x01000000 */
5677 
#define RTC_ALRMBSSR_MASKSS_1                (0x2UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x02000000 */
5678 
#define RTC_ALRMBSSR_MASKSS_2                (0x4UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x04000000 */
5679 
#define RTC_ALRMBSSR_MASKSS_3                (0x8UL << RTC_ALRMBSSR_MASKSS_Pos) /*!< 0x08000000 */
30 mjames 5680 
#define RTC_ALRMBSSR_SS_Pos                  (0U)                              
50 mjames 5681 
#define RTC_ALRMBSSR_SS_Msk                  (0x7FFFUL << RTC_ALRMBSSR_SS_Pos)  /*!< 0x00007FFF */
30 mjames 5682 
#define RTC_ALRMBSSR_SS                      RTC_ALRMBSSR_SS_Msk              
5683 
 
5684 
/********************  Bits definition for RTC_BKP0R register  ****************/
5685 
#define RTC_BKP0R_Pos                        (0U)                              
50 mjames 5686 
#define RTC_BKP0R_Msk                        (0xFFFFFFFFUL << RTC_BKP0R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5687 
#define RTC_BKP0R                            RTC_BKP0R_Msk                    
5688 
 
5689 
/********************  Bits definition for RTC_BKP1R register  ****************/
5690 
#define RTC_BKP1R_Pos                        (0U)                              
50 mjames 5691 
#define RTC_BKP1R_Msk                        (0xFFFFFFFFUL << RTC_BKP1R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5692 
#define RTC_BKP1R                            RTC_BKP1R_Msk                    
5693 
 
5694 
/********************  Bits definition for RTC_BKP2R register  ****************/
5695 
#define RTC_BKP2R_Pos                        (0U)                              
50 mjames 5696 
#define RTC_BKP2R_Msk                        (0xFFFFFFFFUL << RTC_BKP2R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5697 
#define RTC_BKP2R                            RTC_BKP2R_Msk                    
5698 
 
5699 
/********************  Bits definition for RTC_BKP3R register  ****************/
5700 
#define RTC_BKP3R_Pos                        (0U)                              
50 mjames 5701 
#define RTC_BKP3R_Msk                        (0xFFFFFFFFUL << RTC_BKP3R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5702 
#define RTC_BKP3R                            RTC_BKP3R_Msk                    
5703 
 
5704 
/********************  Bits definition for RTC_BKP4R register  ****************/
5705 
#define RTC_BKP4R_Pos                        (0U)                              
50 mjames 5706 
#define RTC_BKP4R_Msk                        (0xFFFFFFFFUL << RTC_BKP4R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5707 
#define RTC_BKP4R                            RTC_BKP4R_Msk                    
5708 
 
5709 
/********************  Bits definition for RTC_BKP5R register  ****************/
5710 
#define RTC_BKP5R_Pos                        (0U)                              
50 mjames 5711 
#define RTC_BKP5R_Msk                        (0xFFFFFFFFUL << RTC_BKP5R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5712 
#define RTC_BKP5R                            RTC_BKP5R_Msk                    
5713 
 
5714 
/********************  Bits definition for RTC_BKP6R register  ****************/
5715 
#define RTC_BKP6R_Pos                        (0U)                              
50 mjames 5716 
#define RTC_BKP6R_Msk                        (0xFFFFFFFFUL << RTC_BKP6R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5717 
#define RTC_BKP6R                            RTC_BKP6R_Msk                    
5718 
 
5719 
/********************  Bits definition for RTC_BKP7R register  ****************/
5720 
#define RTC_BKP7R_Pos                        (0U)                              
50 mjames 5721 
#define RTC_BKP7R_Msk                        (0xFFFFFFFFUL << RTC_BKP7R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5722 
#define RTC_BKP7R                            RTC_BKP7R_Msk                    
5723 
 
5724 
/********************  Bits definition for RTC_BKP8R register  ****************/
5725 
#define RTC_BKP8R_Pos                        (0U)                              
50 mjames 5726 
#define RTC_BKP8R_Msk                        (0xFFFFFFFFUL << RTC_BKP8R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5727 
#define RTC_BKP8R                            RTC_BKP8R_Msk                    
5728 
 
5729 
/********************  Bits definition for RTC_BKP9R register  ****************/
5730 
#define RTC_BKP9R_Pos                        (0U)                              
50 mjames 5731 
#define RTC_BKP9R_Msk                        (0xFFFFFFFFUL << RTC_BKP9R_Pos)    /*!< 0xFFFFFFFF */
30 mjames 5732 
#define RTC_BKP9R                            RTC_BKP9R_Msk                    
5733 
 
5734 
/********************  Bits definition for RTC_BKP10R register  ***************/
5735 
#define RTC_BKP10R_Pos                       (0U)                              
50 mjames 5736 
#define RTC_BKP10R_Msk                       (0xFFFFFFFFUL << RTC_BKP10R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5737 
#define RTC_BKP10R                           RTC_BKP10R_Msk                    
5738 
 
5739 
/********************  Bits definition for RTC_BKP11R register  ***************/
5740 
#define RTC_BKP11R_Pos                       (0U)                              
50 mjames 5741 
#define RTC_BKP11R_Msk                       (0xFFFFFFFFUL << RTC_BKP11R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5742 
#define RTC_BKP11R                           RTC_BKP11R_Msk                    
5743 
 
5744 
/********************  Bits definition for RTC_BKP12R register  ***************/
5745 
#define RTC_BKP12R_Pos                       (0U)                              
50 mjames 5746 
#define RTC_BKP12R_Msk                       (0xFFFFFFFFUL << RTC_BKP12R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5747 
#define RTC_BKP12R                           RTC_BKP12R_Msk                    
5748 
 
5749 
/********************  Bits definition for RTC_BKP13R register  ***************/
5750 
#define RTC_BKP13R_Pos                       (0U)                              
50 mjames 5751 
#define RTC_BKP13R_Msk                       (0xFFFFFFFFUL << RTC_BKP13R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5752 
#define RTC_BKP13R                           RTC_BKP13R_Msk                    
5753 
 
5754 
/********************  Bits definition for RTC_BKP14R register  ***************/
5755 
#define RTC_BKP14R_Pos                       (0U)                              
50 mjames 5756 
#define RTC_BKP14R_Msk                       (0xFFFFFFFFUL << RTC_BKP14R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5757 
#define RTC_BKP14R                           RTC_BKP14R_Msk                    
5758 
 
5759 
/********************  Bits definition for RTC_BKP15R register  ***************/
5760 
#define RTC_BKP15R_Pos                       (0U)                              
50 mjames 5761 
#define RTC_BKP15R_Msk                       (0xFFFFFFFFUL << RTC_BKP15R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5762 
#define RTC_BKP15R                           RTC_BKP15R_Msk                    
5763 
 
5764 
/********************  Bits definition for RTC_BKP16R register  ***************/
5765 
#define RTC_BKP16R_Pos                       (0U)                              
50 mjames 5766 
#define RTC_BKP16R_Msk                       (0xFFFFFFFFUL << RTC_BKP16R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5767 
#define RTC_BKP16R                           RTC_BKP16R_Msk                    
5768 
 
5769 
/********************  Bits definition for RTC_BKP17R register  ***************/
5770 
#define RTC_BKP17R_Pos                       (0U)                              
50 mjames 5771 
#define RTC_BKP17R_Msk                       (0xFFFFFFFFUL << RTC_BKP17R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5772 
#define RTC_BKP17R                           RTC_BKP17R_Msk                    
5773 
 
5774 
/********************  Bits definition for RTC_BKP18R register  ***************/
5775 
#define RTC_BKP18R_Pos                       (0U)                              
50 mjames 5776 
#define RTC_BKP18R_Msk                       (0xFFFFFFFFUL << RTC_BKP18R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5777 
#define RTC_BKP18R                           RTC_BKP18R_Msk                    
5778 
 
5779 
/********************  Bits definition for RTC_BKP19R register  ***************/
5780 
#define RTC_BKP19R_Pos                       (0U)                              
50 mjames 5781 
#define RTC_BKP19R_Msk                       (0xFFFFFFFFUL << RTC_BKP19R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5782 
#define RTC_BKP19R                           RTC_BKP19R_Msk                    
5783 
 
5784 
/********************  Bits definition for RTC_BKP20R register  ***************/
5785 
#define RTC_BKP20R_Pos                       (0U)                              
50 mjames 5786 
#define RTC_BKP20R_Msk                       (0xFFFFFFFFUL << RTC_BKP20R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5787 
#define RTC_BKP20R                           RTC_BKP20R_Msk                    
5788 
 
5789 
/********************  Bits definition for RTC_BKP21R register  ***************/
5790 
#define RTC_BKP21R_Pos                       (0U)                              
50 mjames 5791 
#define RTC_BKP21R_Msk                       (0xFFFFFFFFUL << RTC_BKP21R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5792 
#define RTC_BKP21R                           RTC_BKP21R_Msk                    
5793 
 
5794 
/********************  Bits definition for RTC_BKP22R register  ***************/
5795 
#define RTC_BKP22R_Pos                       (0U)                              
50 mjames 5796 
#define RTC_BKP22R_Msk                       (0xFFFFFFFFUL << RTC_BKP22R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5797 
#define RTC_BKP22R                           RTC_BKP22R_Msk                    
5798 
 
5799 
/********************  Bits definition for RTC_BKP23R register  ***************/
5800 
#define RTC_BKP23R_Pos                       (0U)                              
50 mjames 5801 
#define RTC_BKP23R_Msk                       (0xFFFFFFFFUL << RTC_BKP23R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5802 
#define RTC_BKP23R                           RTC_BKP23R_Msk                    
5803 
 
5804 
/********************  Bits definition for RTC_BKP24R register  ***************/
5805 
#define RTC_BKP24R_Pos                       (0U)                              
50 mjames 5806 
#define RTC_BKP24R_Msk                       (0xFFFFFFFFUL << RTC_BKP24R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5807 
#define RTC_BKP24R                           RTC_BKP24R_Msk                    
5808 
 
5809 
/********************  Bits definition for RTC_BKP25R register  ***************/
5810 
#define RTC_BKP25R_Pos                       (0U)                              
50 mjames 5811 
#define RTC_BKP25R_Msk                       (0xFFFFFFFFUL << RTC_BKP25R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5812 
#define RTC_BKP25R                           RTC_BKP25R_Msk                    
5813 
 
5814 
/********************  Bits definition for RTC_BKP26R register  ***************/
5815 
#define RTC_BKP26R_Pos                       (0U)                              
50 mjames 5816 
#define RTC_BKP26R_Msk                       (0xFFFFFFFFUL << RTC_BKP26R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5817 
#define RTC_BKP26R                           RTC_BKP26R_Msk                    
5818 
 
5819 
/********************  Bits definition for RTC_BKP27R register  ***************/
5820 
#define RTC_BKP27R_Pos                       (0U)                              
50 mjames 5821 
#define RTC_BKP27R_Msk                       (0xFFFFFFFFUL << RTC_BKP27R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5822 
#define RTC_BKP27R                           RTC_BKP27R_Msk                    
5823 
 
5824 
/********************  Bits definition for RTC_BKP28R register  ***************/
5825 
#define RTC_BKP28R_Pos                       (0U)                              
50 mjames 5826 
#define RTC_BKP28R_Msk                       (0xFFFFFFFFUL << RTC_BKP28R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5827 
#define RTC_BKP28R                           RTC_BKP28R_Msk                    
5828 
 
5829 
/********************  Bits definition for RTC_BKP29R register  ***************/
5830 
#define RTC_BKP29R_Pos                       (0U)                              
50 mjames 5831 
#define RTC_BKP29R_Msk                       (0xFFFFFFFFUL << RTC_BKP29R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5832 
#define RTC_BKP29R                           RTC_BKP29R_Msk                    
5833 
 
5834 
/********************  Bits definition for RTC_BKP30R register  ***************/
5835 
#define RTC_BKP30R_Pos                       (0U)                              
50 mjames 5836 
#define RTC_BKP30R_Msk                       (0xFFFFFFFFUL << RTC_BKP30R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5837 
#define RTC_BKP30R                           RTC_BKP30R_Msk                    
5838 
 
5839 
/********************  Bits definition for RTC_BKP31R register  ***************/
5840 
#define RTC_BKP31R_Pos                       (0U)                              
50 mjames 5841 
#define RTC_BKP31R_Msk                       (0xFFFFFFFFUL << RTC_BKP31R_Pos)   /*!< 0xFFFFFFFF */
30 mjames 5842 
#define RTC_BKP31R                           RTC_BKP31R_Msk                    
5843 
 
5844 
/******************** Number of backup registers ******************************/
5845 
#define RTC_BKP_NUMBER 32
5846 
 
5847 
/******************************************************************************/
5848 
/*                                                                            */
5849 
/*                     Serial Peripheral Interface (SPI)                      */
5850 
/*                                                                            */
5851 
/******************************************************************************/
5852 
 
5853 
/*
5854 
 * @brief Specific device feature definitions (not present on all devices in the STM32F3 serie)
5855 
 */
5856 
#define SPI_I2S_SUPPORT    
5857 
 
5858 
/*******************  Bit definition for SPI_CR1 register  ********************/
5859 
#define SPI_CR1_CPHA_Pos                    (0U)                              
50 mjames 5860 
#define SPI_CR1_CPHA_Msk                    (0x1UL << SPI_CR1_CPHA_Pos)         /*!< 0x00000001 */
30 mjames 5861 
#define SPI_CR1_CPHA                        SPI_CR1_CPHA_Msk                   /*!< Clock Phase */
5862 
#define SPI_CR1_CPOL_Pos                    (1U)                              
50 mjames 5863 
#define SPI_CR1_CPOL_Msk                    (0x1UL << SPI_CR1_CPOL_Pos)         /*!< 0x00000002 */
30 mjames 5864 
#define SPI_CR1_CPOL                        SPI_CR1_CPOL_Msk                   /*!< Clock Polarity */
5865 
#define SPI_CR1_MSTR_Pos                    (2U)                              
50 mjames 5866 
#define SPI_CR1_MSTR_Msk                    (0x1UL << SPI_CR1_MSTR_Pos)         /*!< 0x00000004 */
30 mjames 5867 
#define SPI_CR1_MSTR                        SPI_CR1_MSTR_Msk                   /*!< Master Selection */
5868 
 
5869 
#define SPI_CR1_BR_Pos                      (3U)                              
50 mjames 5870 
#define SPI_CR1_BR_Msk                      (0x7UL << SPI_CR1_BR_Pos)           /*!< 0x00000038 */
30 mjames 5871 
#define SPI_CR1_BR                          SPI_CR1_BR_Msk                     /*!< BR[2:0] bits (Baud Rate Control) */
50 mjames 5872 
#define SPI_CR1_BR_0                        (0x1UL << SPI_CR1_BR_Pos)           /*!< 0x00000008 */
5873 
#define SPI_CR1_BR_1                        (0x2UL << SPI_CR1_BR_Pos)           /*!< 0x00000010 */
5874 
#define SPI_CR1_BR_2                        (0x4UL << SPI_CR1_BR_Pos)           /*!< 0x00000020 */
30 mjames 5875 
 
5876 
#define SPI_CR1_SPE_Pos                     (6U)                              
50 mjames 5877 
#define SPI_CR1_SPE_Msk                     (0x1UL << SPI_CR1_SPE_Pos)          /*!< 0x00000040 */
30 mjames 5878 
#define SPI_CR1_SPE                         SPI_CR1_SPE_Msk                    /*!< SPI Enable */
5879 
#define SPI_CR1_LSBFIRST_Pos                (7U)                              
50 mjames 5880 
#define SPI_CR1_LSBFIRST_Msk                (0x1UL << SPI_CR1_LSBFIRST_Pos)     /*!< 0x00000080 */
30 mjames 5881 
#define SPI_CR1_LSBFIRST                    SPI_CR1_LSBFIRST_Msk               /*!< Frame Format */
5882 
#define SPI_CR1_SSI_Pos                     (8U)                              
50 mjames 5883 
#define SPI_CR1_SSI_Msk                     (0x1UL << SPI_CR1_SSI_Pos)          /*!< 0x00000100 */
30 mjames 5884 
#define SPI_CR1_SSI                         SPI_CR1_SSI_Msk                    /*!< Internal slave select */
5885 
#define SPI_CR1_SSM_Pos                     (9U)                              
50 mjames 5886 
#define SPI_CR1_SSM_Msk                     (0x1UL << SPI_CR1_SSM_Pos)          /*!< 0x00000200 */
30 mjames 5887 
#define SPI_CR1_SSM                         SPI_CR1_SSM_Msk                    /*!< Software slave management */
5888 
#define SPI_CR1_RXONLY_Pos                  (10U)                              
50 mjames 5889 
#define SPI_CR1_RXONLY_Msk                  (0x1UL << SPI_CR1_RXONLY_Pos)       /*!< 0x00000400 */
30 mjames 5890 
#define SPI_CR1_RXONLY                      SPI_CR1_RXONLY_Msk                 /*!< Receive only */
5891 
#define SPI_CR1_DFF_Pos                     (11U)                              
50 mjames 5892 
#define SPI_CR1_DFF_Msk                     (0x1UL << SPI_CR1_DFF_Pos)          /*!< 0x00000800 */
30 mjames 5893 
#define SPI_CR1_DFF                         SPI_CR1_DFF_Msk                    /*!< Data Frame Format */
5894 
#define SPI_CR1_CRCNEXT_Pos                 (12U)                              
50 mjames 5895 
#define SPI_CR1_CRCNEXT_Msk                 (0x1UL << SPI_CR1_CRCNEXT_Pos)      /*!< 0x00001000 */
30 mjames 5896 
#define SPI_CR1_CRCNEXT                     SPI_CR1_CRCNEXT_Msk                /*!< Transmit CRC next */
5897 
#define SPI_CR1_CRCEN_Pos                   (13U)                              
50 mjames 5898 
#define SPI_CR1_CRCEN_Msk                   (0x1UL << SPI_CR1_CRCEN_Pos)        /*!< 0x00002000 */
30 mjames 5899 
#define SPI_CR1_CRCEN                       SPI_CR1_CRCEN_Msk                  /*!< Hardware CRC calculation enable */
5900 
#define SPI_CR1_BIDIOE_Pos                  (14U)                              
50 mjames 5901 
#define SPI_CR1_BIDIOE_Msk                  (0x1UL << SPI_CR1_BIDIOE_Pos)       /*!< 0x00004000 */
30 mjames 5902 
#define SPI_CR1_BIDIOE                      SPI_CR1_BIDIOE_Msk                 /*!< Output enable in bidirectional mode */
5903 
#define SPI_CR1_BIDIMODE_Pos                (15U)                              
50 mjames 5904 
#define SPI_CR1_BIDIMODE_Msk                (0x1UL << SPI_CR1_BIDIMODE_Pos)     /*!< 0x00008000 */
30 mjames 5905 
#define SPI_CR1_BIDIMODE                    SPI_CR1_BIDIMODE_Msk               /*!< Bidirectional data mode enable */
5906 
 
5907 
/*******************  Bit definition for SPI_CR2 register  ********************/
5908 
#define SPI_CR2_RXDMAEN_Pos                 (0U)                              
50 mjames 5909 
#define SPI_CR2_RXDMAEN_Msk                 (0x1UL << SPI_CR2_RXDMAEN_Pos)      /*!< 0x00000001 */
30 mjames 5910 
#define SPI_CR2_RXDMAEN                     SPI_CR2_RXDMAEN_Msk                /*!< Rx Buffer DMA Enable */
5911 
#define SPI_CR2_TXDMAEN_Pos                 (1U)                              
50 mjames 5912 
#define SPI_CR2_TXDMAEN_Msk                 (0x1UL << SPI_CR2_TXDMAEN_Pos)      /*!< 0x00000002 */
30 mjames 5913 
#define SPI_CR2_TXDMAEN                     SPI_CR2_TXDMAEN_Msk                /*!< Tx Buffer DMA Enable */
5914 
#define SPI_CR2_SSOE_Pos                    (2U)                              
50 mjames 5915 
#define SPI_CR2_SSOE_Msk                    (0x1UL << SPI_CR2_SSOE_Pos)         /*!< 0x00000004 */
30 mjames 5916 
#define SPI_CR2_SSOE                        SPI_CR2_SSOE_Msk                   /*!< SS Output Enable */
5917 
#define SPI_CR2_FRF_Pos                     (4U)                              
50 mjames 5918 
#define SPI_CR2_FRF_Msk                     (0x1UL << SPI_CR2_FRF_Pos)          /*!< 0x00000010 */
30 mjames 5919 
#define SPI_CR2_FRF                         SPI_CR2_FRF_Msk                    /*!< Frame format */
5920 
#define SPI_CR2_ERRIE_Pos                   (5U)                              
50 mjames 5921 
#define SPI_CR2_ERRIE_Msk                   (0x1UL << SPI_CR2_ERRIE_Pos)        /*!< 0x00000020 */
30 mjames 5922 
#define SPI_CR2_ERRIE                       SPI_CR2_ERRIE_Msk                  /*!< Error Interrupt Enable */
5923 
#define SPI_CR2_RXNEIE_Pos                  (6U)                              
50 mjames 5924 
#define SPI_CR2_RXNEIE_Msk                  (0x1UL << SPI_CR2_RXNEIE_Pos)       /*!< 0x00000040 */
30 mjames 5925 
#define SPI_CR2_RXNEIE                      SPI_CR2_RXNEIE_Msk                 /*!< RX buffer Not Empty Interrupt Enable */
5926 
#define SPI_CR2_TXEIE_Pos                   (7U)                              
50 mjames 5927 
#define SPI_CR2_TXEIE_Msk                   (0x1UL << SPI_CR2_TXEIE_Pos)        /*!< 0x00000080 */
30 mjames 5928 
#define SPI_CR2_TXEIE                       SPI_CR2_TXEIE_Msk                  /*!< Tx buffer Empty Interrupt Enable */
5929 
 
5930 
/********************  Bit definition for SPI_SR register  ********************/
5931 
#define SPI_SR_RXNE_Pos                     (0U)                              
50 mjames 5932 
#define SPI_SR_RXNE_Msk                     (0x1UL << SPI_SR_RXNE_Pos)          /*!< 0x00000001 */
30 mjames 5933 
#define SPI_SR_RXNE                         SPI_SR_RXNE_Msk                    /*!< Receive buffer Not Empty */
5934 
#define SPI_SR_TXE_Pos                      (1U)                              
50 mjames 5935 
#define SPI_SR_TXE_Msk                      (0x1UL << SPI_SR_TXE_Pos)           /*!< 0x00000002 */
30 mjames 5936 
#define SPI_SR_TXE                          SPI_SR_TXE_Msk                     /*!< Transmit buffer Empty */
5937 
#define SPI_SR_CHSIDE_Pos                   (2U)                              
50 mjames 5938 
#define SPI_SR_CHSIDE_Msk                   (0x1UL << SPI_SR_CHSIDE_Pos)        /*!< 0x00000004 */
30 mjames 5939 
#define SPI_SR_CHSIDE                       SPI_SR_CHSIDE_Msk                  /*!< Channel side */
5940 
#define SPI_SR_UDR_Pos                      (3U)                              
50 mjames 5941 
#define SPI_SR_UDR_Msk                      (0x1UL << SPI_SR_UDR_Pos)           /*!< 0x00000008 */
30 mjames 5942 
#define SPI_SR_UDR                          SPI_SR_UDR_Msk                     /*!< Underrun flag */
5943 
#define SPI_SR_CRCERR_Pos                   (4U)                              
50 mjames 5944 
#define SPI_SR_CRCERR_Msk                   (0x1UL << SPI_SR_CRCERR_Pos)        /*!< 0x00000010 */
30 mjames 5945 
#define SPI_SR_CRCERR                       SPI_SR_CRCERR_Msk                  /*!< CRC Error flag */
5946 
#define SPI_SR_MODF_Pos                     (5U)                              
50 mjames 5947 
#define SPI_SR_MODF_Msk                     (0x1UL << SPI_SR_MODF_Pos)          /*!< 0x00000020 */
30 mjames 5948 
#define SPI_SR_MODF                         SPI_SR_MODF_Msk                    /*!< Mode fault */
5949 
#define SPI_SR_OVR_Pos                      (6U)                              
50 mjames 5950 
#define SPI_SR_OVR_Msk                      (0x1UL << SPI_SR_OVR_Pos)           /*!< 0x00000040 */
30 mjames 5951 
#define SPI_SR_OVR                          SPI_SR_OVR_Msk                     /*!< Overrun flag */
5952 
#define SPI_SR_BSY_Pos                      (7U)                              
50 mjames 5953 
#define SPI_SR_BSY_Msk                      (0x1UL << SPI_SR_BSY_Pos)           /*!< 0x00000080 */
30 mjames 5954 
#define SPI_SR_BSY                          SPI_SR_BSY_Msk                     /*!< Busy flag */
5955 
#define SPI_SR_FRE_Pos                      (8U)                              
50 mjames 5956 
#define SPI_SR_FRE_Msk                      (0x1UL << SPI_SR_FRE_Pos)           /*!< 0x00000100 */
30 mjames 5957 
#define SPI_SR_FRE                          SPI_SR_FRE_Msk                     /*!<Frame format error flag  */
5958 
 
5959 
/********************  Bit definition for SPI_DR register  ********************/
5960 
#define SPI_DR_DR_Pos                       (0U)                              
50 mjames 5961 
#define SPI_DR_DR_Msk                       (0xFFFFUL << SPI_DR_DR_Pos)         /*!< 0x0000FFFF */
30 mjames 5962 
#define SPI_DR_DR                           SPI_DR_DR_Msk                      /*!< Data Register */
5963 
 
5964 
/*******************  Bit definition for SPI_CRCPR register  ******************/
5965 
#define SPI_CRCPR_CRCPOLY_Pos               (0U)                              
50 mjames 5966 
#define SPI_CRCPR_CRCPOLY_Msk               (0xFFFFUL << SPI_CRCPR_CRCPOLY_Pos) /*!< 0x0000FFFF */
30 mjames 5967 
#define SPI_CRCPR_CRCPOLY                   SPI_CRCPR_CRCPOLY_Msk              /*!< CRC polynomial register */
5968 
 
5969 
/******************  Bit definition for SPI_RXCRCR register  ******************/
5970 
#define SPI_RXCRCR_RXCRC_Pos                (0U)                              
50 mjames 5971 
#define SPI_RXCRCR_RXCRC_Msk                (0xFFFFUL << SPI_RXCRCR_RXCRC_Pos)  /*!< 0x0000FFFF */
30 mjames 5972 
#define SPI_RXCRCR_RXCRC                    SPI_RXCRCR_RXCRC_Msk               /*!< Rx CRC Register */
5973 
 
5974 
/******************  Bit definition for SPI_TXCRCR register  ******************/
5975 
#define SPI_TXCRCR_TXCRC_Pos                (0U)                              
50 mjames 5976 
#define SPI_TXCRCR_TXCRC_Msk                (0xFFFFUL << SPI_TXCRCR_TXCRC_Pos)  /*!< 0x0000FFFF */
30 mjames 5977 
#define SPI_TXCRCR_TXCRC                    SPI_TXCRCR_TXCRC_Msk               /*!< Tx CRC Register */
5978 
 
5979 
/******************  Bit definition for SPI_I2SCFGR register  *****************/
5980 
#define SPI_I2SCFGR_CHLEN_Pos               (0U)                              
50 mjames 5981 
#define SPI_I2SCFGR_CHLEN_Msk               (0x1UL << SPI_I2SCFGR_CHLEN_Pos)    /*!< 0x00000001 */
30 mjames 5982 
#define SPI_I2SCFGR_CHLEN                   SPI_I2SCFGR_CHLEN_Msk              /*!<Channel length (number of bits per audio channel) */
5983 
 
5984 
#define SPI_I2SCFGR_DATLEN_Pos              (1U)                              
50 mjames 5985 
#define SPI_I2SCFGR_DATLEN_Msk              (0x3UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000006 */
30 mjames 5986 
#define SPI_I2SCFGR_DATLEN                  SPI_I2SCFGR_DATLEN_Msk             /*!<DATLEN[1:0] bits (Data length to be transferred) */
50 mjames 5987 
#define SPI_I2SCFGR_DATLEN_0                (0x1UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000002 */
5988 
#define SPI_I2SCFGR_DATLEN_1                (0x2UL << SPI_I2SCFGR_DATLEN_Pos)   /*!< 0x00000004 */
30 mjames 5989 
 
5990 
#define SPI_I2SCFGR_CKPOL_Pos               (3U)                              
50 mjames 5991 
#define SPI_I2SCFGR_CKPOL_Msk               (0x1UL << SPI_I2SCFGR_CKPOL_Pos)    /*!< 0x00000008 */
30 mjames 5992 
#define SPI_I2SCFGR_CKPOL                   SPI_I2SCFGR_CKPOL_Msk              /*!<steady state clock polarity */
5993 
 
5994 
#define SPI_I2SCFGR_I2SSTD_Pos              (4U)                              
50 mjames 5995 
#define SPI_I2SCFGR_I2SSTD_Msk              (0x3UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000030 */
30 mjames 5996 
#define SPI_I2SCFGR_I2SSTD                  SPI_I2SCFGR_I2SSTD_Msk             /*!<I2SSTD[1:0] bits (I2S standard selection) */
50 mjames 5997 
#define SPI_I2SCFGR_I2SSTD_0                (0x1UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000010 */
5998 
#define SPI_I2SCFGR_I2SSTD_1                (0x2UL << SPI_I2SCFGR_I2SSTD_Pos)   /*!< 0x00000020 */
30 mjames 5999 
 
6000 
#define SPI_I2SCFGR_PCMSYNC_Pos             (7U)                              
50 mjames 6001 
#define SPI_I2SCFGR_PCMSYNC_Msk             (0x1UL << SPI_I2SCFGR_PCMSYNC_Pos)  /*!< 0x00000080 */
30 mjames 6002 
#define SPI_I2SCFGR_PCMSYNC                 SPI_I2SCFGR_PCMSYNC_Msk            /*!<PCM frame synchronization */
6003 
 
6004 
#define SPI_I2SCFGR_I2SCFG_Pos              (8U)                              
50 mjames 6005 
#define SPI_I2SCFGR_I2SCFG_Msk              (0x3UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000300 */
30 mjames 6006 
#define SPI_I2SCFGR_I2SCFG                  SPI_I2SCFGR_I2SCFG_Msk             /*!<I2SCFG[1:0] bits (I2S configuration mode) */
50 mjames 6007 
#define SPI_I2SCFGR_I2SCFG_0                (0x1UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000100 */
6008 
#define SPI_I2SCFGR_I2SCFG_1                (0x2UL << SPI_I2SCFGR_I2SCFG_Pos)   /*!< 0x00000200 */
30 mjames 6009 
 
6010 
#define SPI_I2SCFGR_I2SE_Pos                (10U)                              
50 mjames 6011 
#define SPI_I2SCFGR_I2SE_Msk                (0x1UL << SPI_I2SCFGR_I2SE_Pos)     /*!< 0x00000400 */
30 mjames 6012 
#define SPI_I2SCFGR_I2SE                    SPI_I2SCFGR_I2SE_Msk               /*!<I2S Enable */
6013 
#define SPI_I2SCFGR_I2SMOD_Pos              (11U)                              
50 mjames 6014 
#define SPI_I2SCFGR_I2SMOD_Msk              (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)   /*!< 0x00000800 */
30 mjames 6015 
#define SPI_I2SCFGR_I2SMOD                  SPI_I2SCFGR_I2SMOD_Msk             /*!<I2S mode selection */
6016 
 
6017 
/******************  Bit definition for SPI_I2SPR register  *******************/
6018 
#define SPI_I2SPR_I2SDIV_Pos                (0U)                              
50 mjames 6019 
#define SPI_I2SPR_I2SDIV_Msk                (0xFFUL << SPI_I2SPR_I2SDIV_Pos)    /*!< 0x000000FF */
30 mjames 6020 
#define SPI_I2SPR_I2SDIV                    SPI_I2SPR_I2SDIV_Msk               /*!<I2S Linear prescaler */
6021 
#define SPI_I2SPR_ODD_Pos                   (8U)                              
50 mjames 6022 
#define SPI_I2SPR_ODD_Msk                   (0x1UL << SPI_I2SPR_ODD_Pos)        /*!< 0x00000100 */
30 mjames 6023 
#define SPI_I2SPR_ODD                       SPI_I2SPR_ODD_Msk                  /*!<Odd factor for the prescaler */
6024 
#define SPI_I2SPR_MCKOE_Pos                 (9U)                              
50 mjames 6025 
#define SPI_I2SPR_MCKOE_Msk                 (0x1UL << SPI_I2SPR_MCKOE_Pos)      /*!< 0x00000200 */
30 mjames 6026 
#define SPI_I2SPR_MCKOE                     SPI_I2SPR_MCKOE_Msk                /*!<Master Clock Output Enable */
6027 
 
6028 
/******************************************************************************/
6029 
/*                                                                            */
6030 
/*                       System Configuration (SYSCFG)                        */
6031 
/*                                                                            */
6032 
/******************************************************************************/
6033 
/*****************  Bit definition for SYSCFG_MEMRMP register  ****************/
6034 
#define SYSCFG_MEMRMP_MEM_MODE_Pos      (0U)                                  
50 mjames 6035 
#define SYSCFG_MEMRMP_MEM_MODE_Msk      (0x3UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000003 */
30 mjames 6036 
#define SYSCFG_MEMRMP_MEM_MODE          SYSCFG_MEMRMP_MEM_MODE_Msk             /*!< SYSCFG_Memory Remap Config */
50 mjames 6037 
#define SYSCFG_MEMRMP_MEM_MODE_0        (0x1UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000001 */
6038 
#define SYSCFG_MEMRMP_MEM_MODE_1        (0x2UL << SYSCFG_MEMRMP_MEM_MODE_Pos)   /*!< 0x00000002 */
30 mjames 6039 
#define SYSCFG_MEMRMP_BOOT_MODE_Pos     (8U)                                  
50 mjames 6040 
#define SYSCFG_MEMRMP_BOOT_MODE_Msk     (0x3UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000300 */
30 mjames 6041 
#define SYSCFG_MEMRMP_BOOT_MODE         SYSCFG_MEMRMP_BOOT_MODE_Msk            /*!< Boot mode Config */
50 mjames 6042 
#define SYSCFG_MEMRMP_BOOT_MODE_0       (0x1UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000100 */
6043 
#define SYSCFG_MEMRMP_BOOT_MODE_1       (0x2UL << SYSCFG_MEMRMP_BOOT_MODE_Pos)  /*!< 0x00000200 */
30 mjames 6044 
 
6045 
/*****************  Bit definition for SYSCFG_PMC register  *******************/
6046 
#define SYSCFG_PMC_USB_PU_Pos           (0U)                                  
50 mjames 6047 
#define SYSCFG_PMC_USB_PU_Msk           (0x1UL << SYSCFG_PMC_USB_PU_Pos)        /*!< 0x00000001 */
30 mjames 6048 
#define SYSCFG_PMC_USB_PU               SYSCFG_PMC_USB_PU_Msk                  /*!< SYSCFG PMC */
6049 
#define SYSCFG_PMC_LCD_CAPA_Pos         (1U)                                  
50 mjames 6050 
#define SYSCFG_PMC_LCD_CAPA_Msk         (0x1FUL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x0000003E */
30 mjames 6051 
#define SYSCFG_PMC_LCD_CAPA             SYSCFG_PMC_LCD_CAPA_Msk                /*!< LCD_CAPA decoupling capacitance connection */
50 mjames 6052 
#define SYSCFG_PMC_LCD_CAPA_0           (0x01UL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000002 */
6053 
#define SYSCFG_PMC_LCD_CAPA_1           (0x02UL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000004 */
6054 
#define SYSCFG_PMC_LCD_CAPA_2           (0x04UL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000008 */
6055 
#define SYSCFG_PMC_LCD_CAPA_3           (0x08UL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000010 */
6056 
#define SYSCFG_PMC_LCD_CAPA_4           (0x10UL << SYSCFG_PMC_LCD_CAPA_Pos)     /*!< 0x00000020 */
30 mjames 6057 
 
6058 
/*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/
6059 
#define SYSCFG_EXTICR1_EXTI0_Pos        (0U)                                  
50 mjames 6060 
#define SYSCFG_EXTICR1_EXTI0_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI0_Pos)     /*!< 0x0000000F */
30 mjames 6061 
#define SYSCFG_EXTICR1_EXTI0            SYSCFG_EXTICR1_EXTI0_Msk               /*!< EXTI 0 configuration */
6062 
#define SYSCFG_EXTICR1_EXTI1_Pos        (4U)                                  
50 mjames 6063 
#define SYSCFG_EXTICR1_EXTI1_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI1_Pos)     /*!< 0x000000F0 */
30 mjames 6064 
#define SYSCFG_EXTICR1_EXTI1            SYSCFG_EXTICR1_EXTI1_Msk               /*!< EXTI 1 configuration */
6065 
#define SYSCFG_EXTICR1_EXTI2_Pos        (8U)                                  
50 mjames 6066 
#define SYSCFG_EXTICR1_EXTI2_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI2_Pos)     /*!< 0x00000F00 */
30 mjames 6067 
#define SYSCFG_EXTICR1_EXTI2            SYSCFG_EXTICR1_EXTI2_Msk               /*!< EXTI 2 configuration */
6068 
#define SYSCFG_EXTICR1_EXTI3_Pos        (12U)                                  
50 mjames 6069 
#define SYSCFG_EXTICR1_EXTI3_Msk        (0xFUL << SYSCFG_EXTICR1_EXTI3_Pos)     /*!< 0x0000F000 */
30 mjames 6070 
#define SYSCFG_EXTICR1_EXTI3            SYSCFG_EXTICR1_EXTI3_Msk               /*!< EXTI 3 configuration */
6071 
 
6072 
/**
6073 
  * @brief  EXTI0 configuration  
6074 
  */
6075 
#define SYSCFG_EXTICR1_EXTI0_PA         (0x00000000U)                          /*!< PA[0] pin */
6076 
#define SYSCFG_EXTICR1_EXTI0_PB         (0x00000001U)                          /*!< PB[0] pin */
6077 
#define SYSCFG_EXTICR1_EXTI0_PC         (0x00000002U)                          /*!< PC[0] pin */
6078 
#define SYSCFG_EXTICR1_EXTI0_PD         (0x00000003U)                          /*!< PD[0] pin */
6079 
#define SYSCFG_EXTICR1_EXTI0_PE         (0x00000004U)                          /*!< PE[0] pin */
6080 
#define SYSCFG_EXTICR1_EXTI0_PH         (0x00000005U)                          /*!< PH[0] pin */
6081 
#define SYSCFG_EXTICR1_EXTI0_PF         (0x00000006U)                          /*!< PF[0] pin */
6082 
#define SYSCFG_EXTICR1_EXTI0_PG         (0x00000007U)                          /*!< PG[0] pin */
6083 
 
6084 
/**
6085 
  * @brief  EXTI1 configuration  
6086 
  */
6087 
#define SYSCFG_EXTICR1_EXTI1_PA         (0x00000000U)                          /*!< PA[1] pin */
6088 
#define SYSCFG_EXTICR1_EXTI1_PB         (0x00000010U)                          /*!< PB[1] pin */
6089 
#define SYSCFG_EXTICR1_EXTI1_PC         (0x00000020U)                          /*!< PC[1] pin */
6090 
#define SYSCFG_EXTICR1_EXTI1_PD         (0x00000030U)                          /*!< PD[1] pin */
6091 
#define SYSCFG_EXTICR1_EXTI1_PE         (0x00000040U)                          /*!< PE[1] pin */
6092 
#define SYSCFG_EXTICR1_EXTI1_PH         (0x00000050U)                          /*!< PH[1] pin */
6093 
#define SYSCFG_EXTICR1_EXTI1_PF         (0x00000060U)                          /*!< PF[1] pin */
6094 
#define SYSCFG_EXTICR1_EXTI1_PG         (0x00000070U)                          /*!< PG[1] pin */
6095 
 
6096 
/**
6097 
  * @brief  EXTI2 configuration  
6098 
  */
6099 
#define SYSCFG_EXTICR1_EXTI2_PA         (0x00000000U)                          /*!< PA[2] pin */
6100 
#define SYSCFG_EXTICR1_EXTI2_PB         (0x00000100U)                          /*!< PB[2] pin */
6101 
#define SYSCFG_EXTICR1_EXTI2_PC         (0x00000200U)                          /*!< PC[2] pin */
6102 
#define SYSCFG_EXTICR1_EXTI2_PD         (0x00000300U)                          /*!< PD[2] pin */
6103 
#define SYSCFG_EXTICR1_EXTI2_PE         (0x00000400U)                          /*!< PE[2] pin */
6104 
#define SYSCFG_EXTICR1_EXTI2_PH         (0x00000500U)                          /*!< PH[2] pin */
6105 
#define SYSCFG_EXTICR1_EXTI2_PF         (0x00000600U)                          /*!< PF[2] pin */
6106 
#define SYSCFG_EXTICR1_EXTI2_PG         (0x00000700U)                          /*!< PG[2] pin */
6107 
 
6108 
/**
6109 
  * @brief  EXTI3 configuration  
6110 
  */
6111 
#define SYSCFG_EXTICR1_EXTI3_PA         (0x00000000U)                          /*!< PA[3] pin */
6112 
#define SYSCFG_EXTICR1_EXTI3_PB         (0x00001000U)                          /*!< PB[3] pin */
6113 
#define SYSCFG_EXTICR1_EXTI3_PC         (0x00002000U)                          /*!< PC[3] pin */
6114 
#define SYSCFG_EXTICR1_EXTI3_PD         (0x00003000U)                          /*!< PD[3] pin */
6115 
#define SYSCFG_EXTICR1_EXTI3_PE         (0x00004000U)                          /*!< PE[3] pin */
61 mjames 6116 
#define SYSCFG_EXTICR1_EXTI3_PF         (0x00006000U)                          /*!< PF[3] pin */
6117 
#define SYSCFG_EXTICR1_EXTI3_PG         (0x00007000U)                          /*!< PG[3] pin */
30 mjames 6118 
 
6119 
/*****************  Bit definition for SYSCFG_EXTICR2 register  *****************/
6120 
#define SYSCFG_EXTICR2_EXTI4_Pos        (0U)                                  
50 mjames 6121 
#define SYSCFG_EXTICR2_EXTI4_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI4_Pos)     /*!< 0x0000000F */
30 mjames 6122 
#define SYSCFG_EXTICR2_EXTI4            SYSCFG_EXTICR2_EXTI4_Msk               /*!< EXTI 4 configuration */
6123 
#define SYSCFG_EXTICR2_EXTI5_Pos        (4U)                                  
50 mjames 6124 
#define SYSCFG_EXTICR2_EXTI5_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI5_Pos)     /*!< 0x000000F0 */
30 mjames 6125 
#define SYSCFG_EXTICR2_EXTI5            SYSCFG_EXTICR2_EXTI5_Msk               /*!< EXTI 5 configuration */
6126 
#define SYSCFG_EXTICR2_EXTI6_Pos        (8U)                                  
50 mjames 6127 
#define SYSCFG_EXTICR2_EXTI6_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI6_Pos)     /*!< 0x00000F00 */
30 mjames 6128 
#define SYSCFG_EXTICR2_EXTI6            SYSCFG_EXTICR2_EXTI6_Msk               /*!< EXTI 6 configuration */
6129 
#define SYSCFG_EXTICR2_EXTI7_Pos        (12U)                                  
50 mjames 6130 
#define SYSCFG_EXTICR2_EXTI7_Msk        (0xFUL << SYSCFG_EXTICR2_EXTI7_Pos)     /*!< 0x0000F000 */
30 mjames 6131 
#define SYSCFG_EXTICR2_EXTI7            SYSCFG_EXTICR2_EXTI7_Msk               /*!< EXTI 7 configuration */
6132 
 
6133 
/**
6134 
  * @brief  EXTI4 configuration  
6135 
  */
6136 
#define SYSCFG_EXTICR2_EXTI4_PA         (0x00000000U)                          /*!< PA[4] pin */
6137 
#define SYSCFG_EXTICR2_EXTI4_PB         (0x00000001U)                          /*!< PB[4] pin */
6138 
#define SYSCFG_EXTICR2_EXTI4_PC         (0x00000002U)                          /*!< PC[4] pin */
6139 
#define SYSCFG_EXTICR2_EXTI4_PD         (0x00000003U)                          /*!< PD[4] pin */
6140 
#define SYSCFG_EXTICR2_EXTI4_PE         (0x00000004U)                          /*!< PE[4] pin */
6141 
#define SYSCFG_EXTICR2_EXTI4_PF         (0x00000006U)                          /*!< PF[4] pin */
6142 
#define SYSCFG_EXTICR2_EXTI4_PG         (0x00000007U)                          /*!< PG[4] pin */
6143 
 
6144 
/**
6145 
  * @brief  EXTI5 configuration  
6146 
  */
6147 
#define SYSCFG_EXTICR2_EXTI5_PA         (0x00000000U)                          /*!< PA[5] pin */
6148 
#define SYSCFG_EXTICR2_EXTI5_PB         (0x00000010U)                          /*!< PB[5] pin */
6149 
#define SYSCFG_EXTICR2_EXTI5_PC         (0x00000020U)                          /*!< PC[5] pin */
6150 
#define SYSCFG_EXTICR2_EXTI5_PD         (0x00000030U)                          /*!< PD[5] pin */
6151 
#define SYSCFG_EXTICR2_EXTI5_PE         (0x00000040U)                          /*!< PE[5] pin */
6152 
#define SYSCFG_EXTICR2_EXTI5_PF         (0x00000060U)                          /*!< PF[5] pin */
6153 
#define SYSCFG_EXTICR2_EXTI5_PG         (0x00000070U)                          /*!< PG[5] pin */
6154 
 
6155 
/**
6156 
  * @brief  EXTI6 configuration  
6157 
  */
6158 
#define SYSCFG_EXTICR2_EXTI6_PA         (0x00000000U)                          /*!< PA[6] pin */
6159 
#define SYSCFG_EXTICR2_EXTI6_PB         (0x00000100U)                          /*!< PB[6] pin */
6160 
#define SYSCFG_EXTICR2_EXTI6_PC         (0x00000200U)                          /*!< PC[6] pin */
6161 
#define SYSCFG_EXTICR2_EXTI6_PD         (0x00000300U)                          /*!< PD[6] pin */
6162 
#define SYSCFG_EXTICR2_EXTI6_PE         (0x00000400U)                          /*!< PE[6] pin */
6163 
#define SYSCFG_EXTICR2_EXTI6_PF         (0x00000600U)                          /*!< PF[6] pin */
6164 
#define SYSCFG_EXTICR2_EXTI6_PG         (0x00000700U)                          /*!< PG[6] pin */
6165 
 
6166 
/**
6167 
  * @brief  EXTI7 configuration  
6168 
  */
6169 
#define SYSCFG_EXTICR2_EXTI7_PA         (0x00000000U)                          /*!< PA[7] pin */
6170 
#define SYSCFG_EXTICR2_EXTI7_PB         (0x00001000U)                          /*!< PB[7] pin */
6171 
#define SYSCFG_EXTICR2_EXTI7_PC         (0x00002000U)                          /*!< PC[7] pin */
6172 
#define SYSCFG_EXTICR2_EXTI7_PD         (0x00003000U)                          /*!< PD[7] pin */
6173 
#define SYSCFG_EXTICR2_EXTI7_PE         (0x00004000U)                          /*!< PE[7] pin */
6174 
#define SYSCFG_EXTICR2_EXTI7_PF         (0x00006000U)                          /*!< PF[7] pin */
6175 
#define SYSCFG_EXTICR2_EXTI7_PG         (0x00007000U)                          /*!< PG[7] pin */
6176 
 
6177 
/*****************  Bit definition for SYSCFG_EXTICR3 register  *****************/
6178 
#define SYSCFG_EXTICR3_EXTI8_Pos        (0U)                                  
50 mjames 6179 
#define SYSCFG_EXTICR3_EXTI8_Msk        (0xFUL << SYSCFG_EXTICR3_EXTI8_Pos)     /*!< 0x0000000F */
30 mjames 6180 
#define SYSCFG_EXTICR3_EXTI8            SYSCFG_EXTICR3_EXTI8_Msk               /*!< EXTI 8 configuration */
6181 
#define SYSCFG_EXTICR3_EXTI9_Pos        (4U)                                  
50 mjames 6182 
#define SYSCFG_EXTICR3_EXTI9_Msk        (0xFUL << SYSCFG_EXTICR3_EXTI9_Pos)     /*!< 0x000000F0 */
30 mjames 6183 
#define SYSCFG_EXTICR3_EXTI9            SYSCFG_EXTICR3_EXTI9_Msk               /*!< EXTI 9 configuration */
6184 
#define SYSCFG_EXTICR3_EXTI10_Pos       (8U)                                  
50 mjames 6185 
#define SYSCFG_EXTICR3_EXTI10_Msk       (0xFUL << SYSCFG_EXTICR3_EXTI10_Pos)    /*!< 0x00000F00 */
30 mjames 6186 
#define SYSCFG_EXTICR3_EXTI10           SYSCFG_EXTICR3_EXTI10_Msk              /*!< EXTI 10 configuration */
6187 
#define SYSCFG_EXTICR3_EXTI11_Pos       (12U)                                  
50 mjames 6188 
#define SYSCFG_EXTICR3_EXTI11_Msk       (0xFUL << SYSCFG_EXTICR3_EXTI11_Pos)    /*!< 0x0000F000 */
30 mjames 6189 
#define SYSCFG_EXTICR3_EXTI11           SYSCFG_EXTICR3_EXTI11_Msk              /*!< EXTI 11 configuration */
6190 
 
6191 
/**
6192 
  * @brief  EXTI8 configuration  
6193 
  */
6194 
#define SYSCFG_EXTICR3_EXTI8_PA         (0x00000000U)                          /*!< PA[8] pin */
6195 
#define SYSCFG_EXTICR3_EXTI8_PB         (0x00000001U)                          /*!< PB[8] pin */
6196 
#define SYSCFG_EXTICR3_EXTI8_PC         (0x00000002U)                          /*!< PC[8] pin */
6197 
#define SYSCFG_EXTICR3_EXTI8_PD         (0x00000003U)                          /*!< PD[8] pin */
6198 
#define SYSCFG_EXTICR3_EXTI8_PE         (0x00000004U)                          /*!< PE[8] pin */
6199 
#define SYSCFG_EXTICR3_EXTI8_PF         (0x00000006U)                          /*!< PF[8] pin */
6200 
#define SYSCFG_EXTICR3_EXTI8_PG         (0x00000007U)                          /*!< PG[8] pin */
6201 
 
6202 
/**
6203 
  * @brief  EXTI9 configuration  
6204 
  */
6205 
#define SYSCFG_EXTICR3_EXTI9_PA         (0x00000000U)                          /*!< PA[9] pin */
6206 
#define SYSCFG_EXTICR3_EXTI9_PB         (0x00000010U)                          /*!< PB[9] pin */
6207 
#define SYSCFG_EXTICR3_EXTI9_PC         (0x00000020U)                          /*!< PC[9] pin */
6208 
#define SYSCFG_EXTICR3_EXTI9_PD         (0x00000030U)                          /*!< PD[9] pin */
6209 
#define SYSCFG_EXTICR3_EXTI9_PE         (0x00000040U)                          /*!< PE[9] pin */
6210 
#define SYSCFG_EXTICR3_EXTI9_PF         (0x00000060U)                          /*!< PF[9] pin */
6211 
#define SYSCFG_EXTICR3_EXTI9_PG         (0x00000070U)                          /*!< PG[9] pin */
6212 
 
6213 
/**
6214 
  * @brief  EXTI10 configuration  
6215 
  */
6216 
#define SYSCFG_EXTICR3_EXTI10_PA        (0x00000000U)                          /*!< PA[10] pin */
6217 
#define SYSCFG_EXTICR3_EXTI10_PB        (0x00000100U)                          /*!< PB[10] pin */
6218 
#define SYSCFG_EXTICR3_EXTI10_PC        (0x00000200U)                          /*!< PC[10] pin */
6219 
#define SYSCFG_EXTICR3_EXTI10_PD        (0x00000300U)                          /*!< PD[10] pin */
6220 
#define SYSCFG_EXTICR3_EXTI10_PE        (0x00000400U)                          /*!< PE[10] pin */
6221 
#define SYSCFG_EXTICR3_EXTI10_PF        (0x00000600U)                          /*!< PF[10] pin */
6222 
#define SYSCFG_EXTICR3_EXTI10_PG        (0x00000700U)                          /*!< PG[10] pin */
6223 
 
6224 
/**
6225 
  * @brief  EXTI11 configuration  
6226 
  */
6227 
#define SYSCFG_EXTICR3_EXTI11_PA        (0x00000000U)                          /*!< PA[11] pin */
6228 
#define SYSCFG_EXTICR3_EXTI11_PB        (0x00001000U)                          /*!< PB[11] pin */
6229 
#define SYSCFG_EXTICR3_EXTI11_PC        (0x00002000U)                          /*!< PC[11] pin */
6230 
#define SYSCFG_EXTICR3_EXTI11_PD        (0x00003000U)                          /*!< PD[11] pin */
6231 
#define SYSCFG_EXTICR3_EXTI11_PE        (0x00004000U)                          /*!< PE[11] pin */
6232 
#define SYSCFG_EXTICR3_EXTI11_PF        (0x00006000U)                          /*!< PF[11] pin */
6233 
#define SYSCFG_EXTICR3_EXTI11_PG        (0x00007000U)                          /*!< PG[11] pin */
6234 
 
6235 
/*****************  Bit definition for SYSCFG_EXTICR4 register  *****************/
6236 
#define SYSCFG_EXTICR4_EXTI12_Pos       (0U)                                  
50 mjames 6237 
#define SYSCFG_EXTICR4_EXTI12_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI12_Pos)    /*!< 0x0000000F */
30 mjames 6238 
#define SYSCFG_EXTICR4_EXTI12           SYSCFG_EXTICR4_EXTI12_Msk              /*!< EXTI 12 configuration */
6239 
#define SYSCFG_EXTICR4_EXTI13_Pos       (4U)                                  
50 mjames 6240 
#define SYSCFG_EXTICR4_EXTI13_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI13_Pos)    /*!< 0x000000F0 */
30 mjames 6241 
#define SYSCFG_EXTICR4_EXTI13           SYSCFG_EXTICR4_EXTI13_Msk              /*!< EXTI 13 configuration */
6242 
#define SYSCFG_EXTICR4_EXTI14_Pos       (8U)                                  
50 mjames 6243 
#define SYSCFG_EXTICR4_EXTI14_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI14_Pos)    /*!< 0x00000F00 */
30 mjames 6244 
#define SYSCFG_EXTICR4_EXTI14           SYSCFG_EXTICR4_EXTI14_Msk              /*!< EXTI 14 configuration */
6245 
#define SYSCFG_EXTICR4_EXTI15_Pos       (12U)                                  
50 mjames 6246 
#define SYSCFG_EXTICR4_EXTI15_Msk       (0xFUL << SYSCFG_EXTICR4_EXTI15_Pos)    /*!< 0x0000F000 */
30 mjames 6247 
#define SYSCFG_EXTICR4_EXTI15           SYSCFG_EXTICR4_EXTI15_Msk              /*!< EXTI 15 configuration */
6248 
 
6249 
/**
6250 
  * @brief  EXTI12 configuration  
6251 
  */
6252 
#define SYSCFG_EXTICR4_EXTI12_PA        (0x00000000U)                          /*!< PA[12] pin */
6253 
#define SYSCFG_EXTICR4_EXTI12_PB        (0x00000001U)                          /*!< PB[12] pin */
6254 
#define SYSCFG_EXTICR4_EXTI12_PC        (0x00000002U)                          /*!< PC[12] pin */
6255 
#define SYSCFG_EXTICR4_EXTI12_PD        (0x00000003U)                          /*!< PD[12] pin */
6256 
#define SYSCFG_EXTICR4_EXTI12_PE        (0x00000004U)                          /*!< PE[12] pin */
6257 
#define SYSCFG_EXTICR4_EXTI12_PF        (0x00000006U)                          /*!< PF[12] pin */
6258 
#define SYSCFG_EXTICR4_EXTI12_PG        (0x00000007U)                          /*!< PG[12] pin */
6259 
 
6260 
/**
6261 
  * @brief  EXTI13 configuration  
6262 
  */
6263 
#define SYSCFG_EXTICR4_EXTI13_PA        (0x00000000U)                          /*!< PA[13] pin */
6264 
#define SYSCFG_EXTICR4_EXTI13_PB        (0x00000010U)                          /*!< PB[13] pin */
6265 
#define SYSCFG_EXTICR4_EXTI13_PC        (0x00000020U)                          /*!< PC[13] pin */
6266 
#define SYSCFG_EXTICR4_EXTI13_PD        (0x00000030U)                          /*!< PD[13] pin */
6267 
#define SYSCFG_EXTICR4_EXTI13_PE        (0x00000040U)                          /*!< PE[13] pin */
6268 
#define SYSCFG_EXTICR4_EXTI13_PF        (0x00000060U)                          /*!< PF[13] pin */
6269 
#define SYSCFG_EXTICR4_EXTI13_PG        (0x00000070U)                          /*!< PG[13] pin */
6270 
 
6271 
/**
6272 
  * @brief  EXTI14 configuration  
6273 
  */
6274 
#define SYSCFG_EXTICR4_EXTI14_PA        (0x00000000U)                          /*!< PA[14] pin */
6275 
#define SYSCFG_EXTICR4_EXTI14_PB        (0x00000100U)                          /*!< PB[14] pin */
6276 
#define SYSCFG_EXTICR4_EXTI14_PC        (0x00000200U)                          /*!< PC[14] pin */
6277 
#define SYSCFG_EXTICR4_EXTI14_PD        (0x00000300U)                          /*!< PD[14] pin */
6278 
#define SYSCFG_EXTICR4_EXTI14_PE        (0x00000400U)                          /*!< PE[14] pin */
6279 
#define SYSCFG_EXTICR4_EXTI14_PF        (0x00000600U)                          /*!< PF[14] pin */
6280 
#define SYSCFG_EXTICR4_EXTI14_PG        (0x00000700U)                          /*!< PG[14] pin */
6281 
 
6282 
/**
6283 
  * @brief  EXTI15 configuration  
6284 
  */
6285 
#define SYSCFG_EXTICR4_EXTI15_PA        (0x00000000U)                          /*!< PA[15] pin */
6286 
#define SYSCFG_EXTICR4_EXTI15_PB        (0x00001000U)                          /*!< PB[15] pin */
6287 
#define SYSCFG_EXTICR4_EXTI15_PC        (0x00002000U)                          /*!< PC[15] pin */
6288 
#define SYSCFG_EXTICR4_EXTI15_PD        (0x00003000U)                          /*!< PD[15] pin */
6289 
#define SYSCFG_EXTICR4_EXTI15_PE        (0x00004000U)                          /*!< PE[15] pin */
6290 
#define SYSCFG_EXTICR4_EXTI15_PF        (0x00006000U)                          /*!< PF[15] pin */
6291 
#define SYSCFG_EXTICR4_EXTI15_PG        (0x00007000U)                          /*!< PG[15] pin */
61 mjames 6292 
 
30 mjames 6293 
/******************************************************************************/
6294 
/*                                                                            */
6295 
/*                       Routing Interface (RI)                               */
6296 
/*                                                                            */
6297 
/******************************************************************************/
6298 
 
6299 
/********************  Bit definition for RI_ICR register  ********************/
6300 
#define RI_ICR_IC1OS_Pos                (0U)                                  
50 mjames 6301 
#define RI_ICR_IC1OS_Msk                (0xFUL << RI_ICR_IC1OS_Pos)             /*!< 0x0000000F */
30 mjames 6302 
#define RI_ICR_IC1OS                    RI_ICR_IC1OS_Msk                       /*!< IC1OS[3:0] bits (Input Capture 1 select bits) */
50 mjames 6303 
#define RI_ICR_IC1OS_0                  (0x1UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000001 */
6304 
#define RI_ICR_IC1OS_1                  (0x2UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000002 */
6305 
#define RI_ICR_IC1OS_2                  (0x4UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000004 */
6306 
#define RI_ICR_IC1OS_3                  (0x8UL << RI_ICR_IC1OS_Pos)             /*!< 0x00000008 */
30 mjames 6307 
 
6308 
#define RI_ICR_IC2OS_Pos                (4U)                                  
50 mjames 6309 
#define RI_ICR_IC2OS_Msk                (0xFUL << RI_ICR_IC2OS_Pos)             /*!< 0x000000F0 */
30 mjames 6310 
#define RI_ICR_IC2OS                    RI_ICR_IC2OS_Msk                       /*!< IC2OS[3:0] bits (Input Capture 2 select bits) */
50 mjames 6311 
#define RI_ICR_IC2OS_0                  (0x1UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000010 */
6312 
#define RI_ICR_IC2OS_1                  (0x2UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000020 */
6313 
#define RI_ICR_IC2OS_2                  (0x4UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000040 */
6314 
#define RI_ICR_IC2OS_3                  (0x8UL << RI_ICR_IC2OS_Pos)             /*!< 0x00000080 */
30 mjames 6315 
 
6316 
#define RI_ICR_IC3OS_Pos                (8U)                                  
50 mjames 6317 
#define RI_ICR_IC3OS_Msk                (0xFUL << RI_ICR_IC3OS_Pos)             /*!< 0x00000F00 */
30 mjames 6318 
#define RI_ICR_IC3OS                    RI_ICR_IC3OS_Msk                       /*!< IC3OS[3:0] bits (Input Capture 3 select bits) */
50 mjames 6319 
#define RI_ICR_IC3OS_0                  (0x1UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000100 */
6320 
#define RI_ICR_IC3OS_1                  (0x2UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000200 */
6321 
#define RI_ICR_IC3OS_2                  (0x4UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000400 */
6322 
#define RI_ICR_IC3OS_3                  (0x8UL << RI_ICR_IC3OS_Pos)             /*!< 0x00000800 */
30 mjames 6323 
 
6324 
#define RI_ICR_IC4OS_Pos                (12U)                                  
50 mjames 6325 
#define RI_ICR_IC4OS_Msk                (0xFUL << RI_ICR_IC4OS_Pos)             /*!< 0x0000F000 */
30 mjames 6326 
#define RI_ICR_IC4OS                    RI_ICR_IC4OS_Msk                       /*!< IC4OS[3:0] bits (Input Capture 4 select bits) */
50 mjames 6327 
#define RI_ICR_IC4OS_0                  (0x1UL << RI_ICR_IC4OS_Pos)             /*!< 0x00001000 */
6328 
#define RI_ICR_IC4OS_1                  (0x2UL << RI_ICR_IC4OS_Pos)             /*!< 0x00002000 */
6329 
#define RI_ICR_IC4OS_2                  (0x4UL << RI_ICR_IC4OS_Pos)             /*!< 0x00004000 */
6330 
#define RI_ICR_IC4OS_3                  (0x8UL << RI_ICR_IC4OS_Pos)             /*!< 0x00008000 */
30 mjames 6331 
 
6332 
#define RI_ICR_TIM_Pos                  (16U)                                  
50 mjames 6333 
#define RI_ICR_TIM_Msk                  (0x3UL << RI_ICR_TIM_Pos)               /*!< 0x00030000 */
30 mjames 6334 
#define RI_ICR_TIM                      RI_ICR_TIM_Msk                         /*!< TIM[3:0] bits (Timers select bits) */
50 mjames 6335 
#define RI_ICR_TIM_0                    (0x1UL << RI_ICR_TIM_Pos)               /*!< 0x00010000 */
6336 
#define RI_ICR_TIM_1                    (0x2UL << RI_ICR_TIM_Pos)               /*!< 0x00020000 */
30 mjames 6337 
 
6338 
#define RI_ICR_IC1_Pos                  (18U)                                  
50 mjames 6339 
#define RI_ICR_IC1_Msk                  (0x1UL << RI_ICR_IC1_Pos)               /*!< 0x00040000 */
30 mjames 6340 
#define RI_ICR_IC1                      RI_ICR_IC1_Msk                         /*!< Input capture 1 */
6341 
#define RI_ICR_IC2_Pos                  (19U)                                  
50 mjames 6342 
#define RI_ICR_IC2_Msk                  (0x1UL << RI_ICR_IC2_Pos)               /*!< 0x00080000 */
30 mjames 6343 
#define RI_ICR_IC2                      RI_ICR_IC2_Msk                         /*!< Input capture 2 */
6344 
#define RI_ICR_IC3_Pos                  (20U)                                  
50 mjames 6345 
#define RI_ICR_IC3_Msk                  (0x1UL << RI_ICR_IC3_Pos)               /*!< 0x00100000 */
30 mjames 6346 
#define RI_ICR_IC3                      RI_ICR_IC3_Msk                         /*!< Input capture 3 */
6347 
#define RI_ICR_IC4_Pos                  (21U)                                  
50 mjames 6348 
#define RI_ICR_IC4_Msk                  (0x1UL << RI_ICR_IC4_Pos)               /*!< 0x00200000 */
30 mjames 6349 
#define RI_ICR_IC4                      RI_ICR_IC4_Msk                         /*!< Input capture 4 */
6350 
 
6351 
/********************  Bit definition for RI_ASCR1 register  ********************/
6352 
#define RI_ASCR1_CH_Pos                 (0U)                                  
50 mjames 6353 
#define RI_ASCR1_CH_Msk                 (0x7BFDFFFFUL << RI_ASCR1_CH_Pos)       /*!< 0x7BFDFFFF */
30 mjames 6354 
#define RI_ASCR1_CH                     RI_ASCR1_CH_Msk                        /*!< AS_CH[25:18] & AS_CH[15:0] bits ( Analog switches selection bits) */
6355 
#define RI_ASCR1_CH_0                   (0x00000001U)                          /*!< Bit 0 */
6356 
#define RI_ASCR1_CH_1                   (0x00000002U)                          /*!< Bit 1 */
6357 
#define RI_ASCR1_CH_2                   (0x00000004U)                          /*!< Bit 2 */
6358 
#define RI_ASCR1_CH_3                   (0x00000008U)                          /*!< Bit 3 */
6359 
#define RI_ASCR1_CH_4                   (0x00000010U)                          /*!< Bit 4 */
6360 
#define RI_ASCR1_CH_5                   (0x00000020U)                          /*!< Bit 5 */
6361 
#define RI_ASCR1_CH_6                   (0x00000040U)                          /*!< Bit 6 */
6362 
#define RI_ASCR1_CH_7                   (0x00000080U)                          /*!< Bit 7 */
6363 
#define RI_ASCR1_CH_8                   (0x00000100U)                          /*!< Bit 8 */
6364 
#define RI_ASCR1_CH_9                   (0x00000200U)                          /*!< Bit 9 */
6365 
#define RI_ASCR1_CH_10                  (0x00000400U)                          /*!< Bit 10 */
6366 
#define RI_ASCR1_CH_11                  (0x00000800U)                          /*!< Bit 11 */
6367 
#define RI_ASCR1_CH_12                  (0x00001000U)                          /*!< Bit 12 */
6368 
#define RI_ASCR1_CH_13                  (0x00002000U)                          /*!< Bit 13 */
6369 
#define RI_ASCR1_CH_14                  (0x00004000U)                          /*!< Bit 14 */
6370 
#define RI_ASCR1_CH_15                  (0x00008000U)                          /*!< Bit 15 */
6371 
#define RI_ASCR1_CH_31                  (0x00010000U)                          /*!< Bit 16 */
6372 
#define RI_ASCR1_CH_18                  (0x00040000U)                          /*!< Bit 18 */
6373 
#define RI_ASCR1_CH_19                  (0x00080000U)                          /*!< Bit 19 */
6374 
#define RI_ASCR1_CH_20                  (0x00100000U)                          /*!< Bit 20 */
6375 
#define RI_ASCR1_CH_21                  (0x00200000U)                          /*!< Bit 21 */
6376 
#define RI_ASCR1_CH_22                  (0x00400000U)                          /*!< Bit 22 */
6377 
#define RI_ASCR1_CH_23                  (0x00800000U)                          /*!< Bit 23 */
6378 
#define RI_ASCR1_CH_24                  (0x01000000U)                          /*!< Bit 24 */
6379 
#define RI_ASCR1_CH_25                  (0x02000000U)                          /*!< Bit 25 */
6380 
#define RI_ASCR1_VCOMP_Pos              (26U)                                  
50 mjames 6381 
#define RI_ASCR1_VCOMP_Msk              (0x1UL << RI_ASCR1_VCOMP_Pos)           /*!< 0x04000000 */
30 mjames 6382 
#define RI_ASCR1_VCOMP                  RI_ASCR1_VCOMP_Msk                     /*!< ADC analog switch selection for internal node to COMP1 */
6383 
#define RI_ASCR1_CH_27                  (0x08000000U)                          /*!< Bit 27 */
6384 
#define RI_ASCR1_CH_28                  (0x10000000U)                          /*!< Bit 28 */
6385 
#define RI_ASCR1_CH_29                  (0x20000000U)                          /*!< Bit 29 */
6386 
#define RI_ASCR1_CH_30                  (0x40000000U)                          /*!< Bit 30 */
6387 
#define RI_ASCR1_SCM_Pos                (31U)                                  
50 mjames 6388 
#define RI_ASCR1_SCM_Msk                (0x1UL << RI_ASCR1_SCM_Pos)             /*!< 0x80000000 */
30 mjames 6389 
#define RI_ASCR1_SCM                    RI_ASCR1_SCM_Msk                       /*!< I/O Switch control mode */
6390 
 
6391 
/********************  Bit definition for RI_ASCR2 register  ********************/
6392 
#define RI_ASCR2_GR10_1                 (0x00000001U)                          /*!< GR10-1 selection bit */
6393 
#define RI_ASCR2_GR10_2                 (0x00000002U)                          /*!< GR10-2 selection bit */
6394 
#define RI_ASCR2_GR10_3                 (0x00000004U)                          /*!< GR10-3 selection bit */
6395 
#define RI_ASCR2_GR10_4                 (0x00000008U)                          /*!< GR10-4 selection bit */
6396 
#define RI_ASCR2_GR6_Pos                (4U)                                  
50 mjames 6397 
#define RI_ASCR2_GR6_Msk                (0x1800003UL << RI_ASCR2_GR6_Pos)       /*!< 0x18000030 */
30 mjames 6398 
#define RI_ASCR2_GR6                    RI_ASCR2_GR6_Msk                       /*!< GR6 selection bits */
50 mjames 6399 
#define RI_ASCR2_GR6_1                  (0x0000001UL << RI_ASCR2_GR6_Pos)       /*!< 0x00000010 */
6400 
#define RI_ASCR2_GR6_2                  (0x0000002UL << RI_ASCR2_GR6_Pos)       /*!< 0x00000020 */
6401 
#define RI_ASCR2_GR6_3                  (0x0800000UL << RI_ASCR2_GR6_Pos)       /*!< 0x08000000 */
6402 
#define RI_ASCR2_GR6_4                  (0x1000000UL << RI_ASCR2_GR6_Pos)       /*!< 0x10000000 */
30 mjames 6403 
#define RI_ASCR2_GR5_1                  (0x00000040U)                          /*!< GR5-1 selection bit */
6404 
#define RI_ASCR2_GR5_2                  (0x00000080U)                          /*!< GR5-2 selection bit */
6405 
#define RI_ASCR2_GR5_3                  (0x00000100U)                          /*!< GR5-3 selection bit */
6406 
#define RI_ASCR2_GR4_1                  (0x00000200U)                          /*!< GR4-1 selection bit */
6407 
#define RI_ASCR2_GR4_2                  (0x00000400U)                          /*!< GR4-2 selection bit */
6408 
#define RI_ASCR2_GR4_3                  (0x00000800U)                          /*!< GR4-3 selection bit */
6409 
#define RI_ASCR2_GR4_4                  (0x00008000U)                          /*!< GR4-4 selection bit */
6410 
#define RI_ASCR2_CH0b_Pos               (16U)                                  
50 mjames 6411 
#define RI_ASCR2_CH0b_Msk               (0x1UL << RI_ASCR2_CH0b_Pos)            /*!< 0x00010000 */
30 mjames 6412 
#define RI_ASCR2_CH0b                   RI_ASCR2_CH0b_Msk                      /*!< CH0b selection bit */
6413 
#define RI_ASCR2_CH1b_Pos               (17U)                                  
50 mjames 6414 
#define RI_ASCR2_CH1b_Msk               (0x1UL << RI_ASCR2_CH1b_Pos)            /*!< 0x00020000 */
30 mjames 6415 
#define RI_ASCR2_CH1b                   RI_ASCR2_CH1b_Msk                      /*!< CH1b selection bit */
6416 
#define RI_ASCR2_CH2b_Pos               (18U)                                  
50 mjames 6417 
#define RI_ASCR2_CH2b_Msk               (0x1UL << RI_ASCR2_CH2b_Pos)            /*!< 0x00040000 */
30 mjames 6418 
#define RI_ASCR2_CH2b                   RI_ASCR2_CH2b_Msk                      /*!< CH2b selection bit */
6419 
#define RI_ASCR2_CH3b_Pos               (19U)                                  
50 mjames 6420 
#define RI_ASCR2_CH3b_Msk               (0x1UL << RI_ASCR2_CH3b_Pos)            /*!< 0x00080000 */
30 mjames 6421 
#define RI_ASCR2_CH3b                   RI_ASCR2_CH3b_Msk                      /*!< CH3b selection bit */
6422 
#define RI_ASCR2_CH6b_Pos               (20U)                                  
50 mjames 6423 
#define RI_ASCR2_CH6b_Msk               (0x1UL << RI_ASCR2_CH6b_Pos)            /*!< 0x00100000 */
30 mjames 6424 
#define RI_ASCR2_CH6b                   RI_ASCR2_CH6b_Msk                      /*!< CH6b selection bit */
6425 
#define RI_ASCR2_CH7b_Pos               (21U)                                  
50 mjames 6426 
#define RI_ASCR2_CH7b_Msk               (0x1UL << RI_ASCR2_CH7b_Pos)            /*!< 0x00200000 */
30 mjames 6427 
#define RI_ASCR2_CH7b                   RI_ASCR2_CH7b_Msk                      /*!< CH7b selection bit */
6428 
#define RI_ASCR2_CH8b_Pos               (22U)                                  
50 mjames 6429 
#define RI_ASCR2_CH8b_Msk               (0x1UL << RI_ASCR2_CH8b_Pos)            /*!< 0x00400000 */
30 mjames 6430 
#define RI_ASCR2_CH8b                   RI_ASCR2_CH8b_Msk                      /*!< CH8b selection bit */
6431 
#define RI_ASCR2_CH9b_Pos               (23U)                                  
50 mjames 6432 
#define RI_ASCR2_CH9b_Msk               (0x1UL << RI_ASCR2_CH9b_Pos)            /*!< 0x00800000 */
30 mjames 6433 
#define RI_ASCR2_CH9b                   RI_ASCR2_CH9b_Msk                      /*!< CH9b selection bit */
6434 
#define RI_ASCR2_CH10b_Pos              (24U)                                  
50 mjames 6435 
#define RI_ASCR2_CH10b_Msk              (0x1UL << RI_ASCR2_CH10b_Pos)           /*!< 0x01000000 */
30 mjames 6436 
#define RI_ASCR2_CH10b                  RI_ASCR2_CH10b_Msk                     /*!< CH10b selection bit */
6437 
#define RI_ASCR2_CH11b_Pos              (25U)                                  
50 mjames 6438 
#define RI_ASCR2_CH11b_Msk              (0x1UL << RI_ASCR2_CH11b_Pos)           /*!< 0x02000000 */
30 mjames 6439 
#define RI_ASCR2_CH11b                  RI_ASCR2_CH11b_Msk                     /*!< CH11b selection bit */
6440 
#define RI_ASCR2_CH12b_Pos              (26U)                                  
50 mjames 6441 
#define RI_ASCR2_CH12b_Msk              (0x1UL << RI_ASCR2_CH12b_Pos)           /*!< 0x04000000 */
30 mjames 6442 
#define RI_ASCR2_CH12b                  RI_ASCR2_CH12b_Msk                     /*!< CH12b selection bit */
6443 
 
6444 
/********************  Bit definition for RI_HYSCR1 register  ********************/
6445 
#define RI_HYSCR1_PA_Pos                (0U)                                  
50 mjames 6446 
#define RI_HYSCR1_PA_Msk                (0xFFFFUL << RI_HYSCR1_PA_Pos)          /*!< 0x0000FFFF */
30 mjames 6447 
#define RI_HYSCR1_PA                    RI_HYSCR1_PA_Msk                       /*!< PA[15:0] Port A Hysteresis selection */
50 mjames 6448 
#define RI_HYSCR1_PA_0                  (0x0001UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000001 */
6449 
#define RI_HYSCR1_PA_1                  (0x0002UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000002 */
6450 
#define RI_HYSCR1_PA_2                  (0x0004UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000004 */
6451 
#define RI_HYSCR1_PA_3                  (0x0008UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000008 */
6452 
#define RI_HYSCR1_PA_4                  (0x0010UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000010 */
6453 
#define RI_HYSCR1_PA_5                  (0x0020UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000020 */
6454 
#define RI_HYSCR1_PA_6                  (0x0040UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000040 */
6455 
#define RI_HYSCR1_PA_7                  (0x0080UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000080 */
6456 
#define RI_HYSCR1_PA_8                  (0x0100UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000100 */
6457 
#define RI_HYSCR1_PA_9                  (0x0200UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000200 */
6458 
#define RI_HYSCR1_PA_10                 (0x0400UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000400 */
6459 
#define RI_HYSCR1_PA_11                 (0x0800UL << RI_HYSCR1_PA_Pos)          /*!< 0x00000800 */
6460 
#define RI_HYSCR1_PA_12                 (0x1000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00001000 */
6461 
#define RI_HYSCR1_PA_13                 (0x2000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00002000 */
6462 
#define RI_HYSCR1_PA_14                 (0x4000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00004000 */
6463 
#define RI_HYSCR1_PA_15                 (0x8000UL << RI_HYSCR1_PA_Pos)          /*!< 0x00008000 */
30 mjames 6464 
 
6465 
#define RI_HYSCR1_PB_Pos                (16U)                                  
50 mjames 6466 
#define RI_HYSCR1_PB_Msk                (0xFFFFUL << RI_HYSCR1_PB_Pos)          /*!< 0xFFFF0000 */
30 mjames 6467 
#define RI_HYSCR1_PB                    RI_HYSCR1_PB_Msk                       /*!< PB[15:0] Port B Hysteresis selection */
50 mjames 6468 
#define RI_HYSCR1_PB_0                  (0x0001UL << RI_HYSCR1_PB_Pos)          /*!< 0x00010000 */
6469 
#define RI_HYSCR1_PB_1                  (0x0002UL << RI_HYSCR1_PB_Pos)          /*!< 0x00020000 */
6470 
#define RI_HYSCR1_PB_2                  (0x0004UL << RI_HYSCR1_PB_Pos)          /*!< 0x00040000 */
6471 
#define RI_HYSCR1_PB_3                  (0x0008UL << RI_HYSCR1_PB_Pos)          /*!< 0x00080000 */
6472 
#define RI_HYSCR1_PB_4                  (0x0010UL << RI_HYSCR1_PB_Pos)          /*!< 0x00100000 */
6473 
#define RI_HYSCR1_PB_5                  (0x0020UL << RI_HYSCR1_PB_Pos)          /*!< 0x00200000 */
6474 
#define RI_HYSCR1_PB_6                  (0x0040UL << RI_HYSCR1_PB_Pos)          /*!< 0x00400000 */
6475 
#define RI_HYSCR1_PB_7                  (0x0080UL << RI_HYSCR1_PB_Pos)          /*!< 0x00800000 */
6476 
#define RI_HYSCR1_PB_8                  (0x0100UL << RI_HYSCR1_PB_Pos)          /*!< 0x01000000 */
6477 
#define RI_HYSCR1_PB_9                  (0x0200UL << RI_HYSCR1_PB_Pos)          /*!< 0x02000000 */
6478 
#define RI_HYSCR1_PB_10                 (0x0400UL << RI_HYSCR1_PB_Pos)          /*!< 0x04000000 */
6479 
#define RI_HYSCR1_PB_11                 (0x0800UL << RI_HYSCR1_PB_Pos)          /*!< 0x08000000 */
6480 
#define RI_HYSCR1_PB_12                 (0x1000UL << RI_HYSCR1_PB_Pos)          /*!< 0x10000000 */
6481 
#define RI_HYSCR1_PB_13                 (0x2000UL << RI_HYSCR1_PB_Pos)          /*!< 0x20000000 */
6482 
#define RI_HYSCR1_PB_14                 (0x4000UL << RI_HYSCR1_PB_Pos)          /*!< 0x40000000 */
6483 
#define RI_HYSCR1_PB_15                 (0x8000UL << RI_HYSCR1_PB_Pos)          /*!< 0x80000000 */
30 mjames 6484 
 
6485 
/********************  Bit definition for RI_HYSCR2 register  ********************/
6486 
#define RI_HYSCR2_PC_Pos                (0U)                                  
50 mjames 6487 
#define RI_HYSCR2_PC_Msk                (0xFFFFUL << RI_HYSCR2_PC_Pos)          /*!< 0x0000FFFF */
30 mjames 6488 
#define RI_HYSCR2_PC                    RI_HYSCR2_PC_Msk                       /*!< PC[15:0] Port C Hysteresis selection */
50 mjames 6489 
#define RI_HYSCR2_PC_0                  (0x0001UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000001 */
6490 
#define RI_HYSCR2_PC_1                  (0x0002UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000002 */
6491 
#define RI_HYSCR2_PC_2                  (0x0004UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000004 */
6492 
#define RI_HYSCR2_PC_3                  (0x0008UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000008 */
6493 
#define RI_HYSCR2_PC_4                  (0x0010UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000010 */
6494 
#define RI_HYSCR2_PC_5                  (0x0020UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000020 */
6495 
#define RI_HYSCR2_PC_6                  (0x0040UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000040 */
6496 
#define RI_HYSCR2_PC_7                  (0x0080UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000080 */
6497 
#define RI_HYSCR2_PC_8                  (0x0100UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000100 */
6498 
#define RI_HYSCR2_PC_9                  (0x0200UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000200 */
6499 
#define RI_HYSCR2_PC_10                 (0x0400UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000400 */
6500 
#define RI_HYSCR2_PC_11                 (0x0800UL << RI_HYSCR2_PC_Pos)          /*!< 0x00000800 */
6501 
#define RI_HYSCR2_PC_12                 (0x1000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00001000 */
6502 
#define RI_HYSCR2_PC_13                 (0x2000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00002000 */
6503 
#define RI_HYSCR2_PC_14                 (0x4000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00004000 */
6504 
#define RI_HYSCR2_PC_15                 (0x8000UL << RI_HYSCR2_PC_Pos)          /*!< 0x00008000 */
30 mjames 6505 
 
6506 
#define RI_HYSCR2_PD_Pos                (16U)                                  
50 mjames 6507 
#define RI_HYSCR2_PD_Msk                (0xFFFFUL << RI_HYSCR2_PD_Pos)          /*!< 0xFFFF0000 */
30 mjames 6508 
#define RI_HYSCR2_PD                    RI_HYSCR2_PD_Msk                       /*!< PD[15:0] Port D Hysteresis selection */
50 mjames 6509 
#define RI_HYSCR2_PD_0                  (0x0001UL << RI_HYSCR2_PD_Pos)          /*!< 0x00010000 */
6510 
#define RI_HYSCR2_PD_1                  (0x0002UL << RI_HYSCR2_PD_Pos)          /*!< 0x00020000 */
6511 
#define RI_HYSCR2_PD_2                  (0x0004UL << RI_HYSCR2_PD_Pos)          /*!< 0x00040000 */
6512 
#define RI_HYSCR2_PD_3                  (0x0008UL << RI_HYSCR2_PD_Pos)          /*!< 0x00080000 */
6513 
#define RI_HYSCR2_PD_4                  (0x0010UL << RI_HYSCR2_PD_Pos)          /*!< 0x00100000 */
6514 
#define RI_HYSCR2_PD_5                  (0x0020UL << RI_HYSCR2_PD_Pos)          /*!< 0x00200000 */
6515 
#define RI_HYSCR2_PD_6                  (0x0040UL << RI_HYSCR2_PD_Pos)          /*!< 0x00400000 */
6516 
#define RI_HYSCR2_PD_7                  (0x0080UL << RI_HYSCR2_PD_Pos)          /*!< 0x00800000 */
6517 
#define RI_HYSCR2_PD_8                  (0x0100UL << RI_HYSCR2_PD_Pos)          /*!< 0x01000000 */
6518 
#define RI_HYSCR2_PD_9                  (0x0200UL << RI_HYSCR2_PD_Pos)          /*!< 0x02000000 */
6519 
#define RI_HYSCR2_PD_10                 (0x0400UL << RI_HYSCR2_PD_Pos)          /*!< 0x04000000 */
6520 
#define RI_HYSCR2_PD_11                 (0x0800UL << RI_HYSCR2_PD_Pos)          /*!< 0x08000000 */
6521 
#define RI_HYSCR2_PD_12                 (0x1000UL << RI_HYSCR2_PD_Pos)          /*!< 0x10000000 */
6522 
#define RI_HYSCR2_PD_13                 (0x2000UL << RI_HYSCR2_PD_Pos)          /*!< 0x20000000 */
6523 
#define RI_HYSCR2_PD_14                 (0x4000UL << RI_HYSCR2_PD_Pos)          /*!< 0x40000000 */
6524 
#define RI_HYSCR2_PD_15                 (0x8000UL << RI_HYSCR2_PD_Pos)          /*!< 0x80000000 */
30 mjames 6525 
 
6526 
/********************  Bit definition for RI_HYSCR3 register  ********************/
6527 
#define RI_HYSCR3_PE_Pos                (0U)                                  
50 mjames 6528 
#define RI_HYSCR3_PE_Msk                (0xFFFFUL << RI_HYSCR3_PE_Pos)          /*!< 0x0000FFFF */
30 mjames 6529 
#define RI_HYSCR3_PE                    RI_HYSCR3_PE_Msk                       /*!< PE[15:0] Port E Hysteresis selection */
50 mjames 6530 
#define RI_HYSCR3_PE_0                  (0x0001UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000001 */
6531 
#define RI_HYSCR3_PE_1                  (0x0002UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000002 */
6532 
#define RI_HYSCR3_PE_2                  (0x0004UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000004 */
6533 
#define RI_HYSCR3_PE_3                  (0x0008UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000008 */
6534 
#define RI_HYSCR3_PE_4                  (0x0010UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000010 */
6535 
#define RI_HYSCR3_PE_5                  (0x0020UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000020 */
6536 
#define RI_HYSCR3_PE_6                  (0x0040UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000040 */
6537 
#define RI_HYSCR3_PE_7                  (0x0080UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000080 */
6538 
#define RI_HYSCR3_PE_8                  (0x0100UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000100 */
6539 
#define RI_HYSCR3_PE_9                  (0x0200UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000200 */
6540 
#define RI_HYSCR3_PE_10                 (0x0400UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000400 */
6541 
#define RI_HYSCR3_PE_11                 (0x0800UL << RI_HYSCR3_PE_Pos)          /*!< 0x00000800 */
6542 
#define RI_HYSCR3_PE_12                 (0x1000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00001000 */
6543 
#define RI_HYSCR3_PE_13                 (0x2000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00002000 */
6544 
#define RI_HYSCR3_PE_14                 (0x4000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00004000 */
6545 
#define RI_HYSCR3_PE_15                 (0x8000UL << RI_HYSCR3_PE_Pos)          /*!< 0x00008000 */
30 mjames 6546 
#define RI_HYSCR3_PF_Pos                (16U)                                  
50 mjames 6547 
#define RI_HYSCR3_PF_Msk                (0xFFFFUL << RI_HYSCR3_PF_Pos)          /*!< 0xFFFF0000 */
30 mjames 6548 
#define RI_HYSCR3_PF                    RI_HYSCR3_PF_Msk                       /*!< PF[15:0] Port F Hysteresis selection */
50 mjames 6549 
#define RI_HYSCR3_PF_0                  (0x0001UL << RI_HYSCR3_PF_Pos)          /*!< 0x00010000 */
6550 
#define RI_HYSCR3_PF_1                  (0x0002UL << RI_HYSCR3_PF_Pos)          /*!< 0x00020000 */
6551 
#define RI_HYSCR3_PF_2                  (0x0004UL << RI_HYSCR3_PF_Pos)          /*!< 0x00040000 */
6552 
#define RI_HYSCR3_PF_3                  (0x0008UL << RI_HYSCR3_PF_Pos)          /*!< 0x00080000 */
6553 
#define RI_HYSCR3_PF_4                  (0x0010UL << RI_HYSCR3_PF_Pos)          /*!< 0x00100000 */
6554 
#define RI_HYSCR3_PF_5                  (0x0020UL << RI_HYSCR3_PF_Pos)          /*!< 0x00200000 */
6555 
#define RI_HYSCR3_PF_6                  (0x0040UL << RI_HYSCR3_PF_Pos)          /*!< 0x00400000 */
6556 
#define RI_HYSCR3_PF_7                  (0x0080UL << RI_HYSCR3_PF_Pos)          /*!< 0x00800000 */
6557 
#define RI_HYSCR3_PF_8                  (0x0100UL << RI_HYSCR3_PF_Pos)          /*!< 0x01000000 */
6558 
#define RI_HYSCR3_PF_9                  (0x0200UL << RI_HYSCR3_PF_Pos)          /*!< 0x02000000 */
6559 
#define RI_HYSCR3_PF_10                 (0x0400UL << RI_HYSCR3_PF_Pos)          /*!< 0x04000000 */
6560 
#define RI_HYSCR3_PF_11                 (0x0800UL << RI_HYSCR3_PF_Pos)          /*!< 0x08000000 */
6561 
#define RI_HYSCR3_PF_12                 (0x1000UL << RI_HYSCR3_PF_Pos)          /*!< 0x10000000 */
6562 
#define RI_HYSCR3_PF_13                 (0x2000UL << RI_HYSCR3_PF_Pos)          /*!< 0x20000000 */
6563 
#define RI_HYSCR3_PF_14                 (0x4000UL << RI_HYSCR3_PF_Pos)          /*!< 0x40000000 */
6564 
#define RI_HYSCR3_PF_15                 (0x8000UL << RI_HYSCR3_PF_Pos)          /*!< 0x80000000 */
30 mjames 6565 
/********************  Bit definition for RI_HYSCR4 register  ********************/
6566 
#define RI_HYSCR4_PG_Pos                (0U)                                  
50 mjames 6567 
#define RI_HYSCR4_PG_Msk                (0xFFFFUL << RI_HYSCR4_PG_Pos)          /*!< 0x0000FFFF */
30 mjames 6568 
#define RI_HYSCR4_PG                    RI_HYSCR4_PG_Msk                       /*!< PG[15:0] Port G Hysteresis selection */
50 mjames 6569 
#define RI_HYSCR4_PG_0                  (0x0001UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000001 */
6570 
#define RI_HYSCR4_PG_1                  (0x0002UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000002 */
6571 
#define RI_HYSCR4_PG_2                  (0x0004UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000004 */
6572 
#define RI_HYSCR4_PG_3                  (0x0008UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000008 */
6573 
#define RI_HYSCR4_PG_4                  (0x0010UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000010 */
6574 
#define RI_HYSCR4_PG_5                  (0x0020UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000020 */
6575 
#define RI_HYSCR4_PG_6                  (0x0040UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000040 */
6576 
#define RI_HYSCR4_PG_7                  (0x0080UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000080 */
6577 
#define RI_HYSCR4_PG_8                  (0x0100UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000100 */
6578 
#define RI_HYSCR4_PG_9                  (0x0200UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000200 */
6579 
#define RI_HYSCR4_PG_10                 (0x0400UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000400 */
6580 
#define RI_HYSCR4_PG_11                 (0x0800UL << RI_HYSCR4_PG_Pos)          /*!< 0x00000800 */
6581 
#define RI_HYSCR4_PG_12                 (0x1000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00001000 */
6582 
#define RI_HYSCR4_PG_13                 (0x2000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00002000 */
6583 
#define RI_HYSCR4_PG_14                 (0x4000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00004000 */
6584 
#define RI_HYSCR4_PG_15                 (0x8000UL << RI_HYSCR4_PG_Pos)          /*!< 0x00008000 */
30 mjames 6585 
 
6586 
/********************  Bit definition for RI_ASMR1 register  ********************/
6587 
#define RI_ASMR1_PA_Pos                 (0U)                                  
50 mjames 6588 
#define RI_ASMR1_PA_Msk                 (0xFFFFUL << RI_ASMR1_PA_Pos)           /*!< 0x0000FFFF */
30 mjames 6589 
#define RI_ASMR1_PA                     RI_ASMR1_PA_Msk                        /*!< PA[15:0] Port A selection*/
50 mjames 6590 
#define RI_ASMR1_PA_0                   (0x0001UL << RI_ASMR1_PA_Pos)           /*!< 0x00000001 */
6591 
#define RI_ASMR1_PA_1                   (0x0002UL << RI_ASMR1_PA_Pos)           /*!< 0x00000002 */
6592 
#define RI_ASMR1_PA_2                   (0x0004UL << RI_ASMR1_PA_Pos)           /*!< 0x00000004 */
6593 
#define RI_ASMR1_PA_3                   (0x0008UL << RI_ASMR1_PA_Pos)           /*!< 0x00000008 */
6594 
#define RI_ASMR1_PA_4                   (0x0010UL << RI_ASMR1_PA_Pos)           /*!< 0x00000010 */
6595 
#define RI_ASMR1_PA_5                   (0x0020UL << RI_ASMR1_PA_Pos)           /*!< 0x00000020 */
6596 
#define RI_ASMR1_PA_6                   (0x0040UL << RI_ASMR1_PA_Pos)           /*!< 0x00000040 */
6597 
#define RI_ASMR1_PA_7                   (0x0080UL << RI_ASMR1_PA_Pos)           /*!< 0x00000080 */
6598 
#define RI_ASMR1_PA_8                   (0x0100UL << RI_ASMR1_PA_Pos)           /*!< 0x00000100 */
6599 
#define RI_ASMR1_PA_9                   (0x0200UL << RI_ASMR1_PA_Pos)           /*!< 0x00000200 */
6600 
#define RI_ASMR1_PA_10                  (0x0400UL << RI_ASMR1_PA_Pos)           /*!< 0x00000400 */
6601 
#define RI_ASMR1_PA_11                  (0x0800UL << RI_ASMR1_PA_Pos)           /*!< 0x00000800 */
6602 
#define RI_ASMR1_PA_12                  (0x1000UL << RI_ASMR1_PA_Pos)           /*!< 0x00001000 */
6603 
#define RI_ASMR1_PA_13                  (0x2000UL << RI_ASMR1_PA_Pos)           /*!< 0x00002000 */
6604 
#define RI_ASMR1_PA_14                  (0x4000UL << RI_ASMR1_PA_Pos)           /*!< 0x00004000 */
6605 
#define RI_ASMR1_PA_15                  (0x8000UL << RI_ASMR1_PA_Pos)           /*!< 0x00008000 */
30 mjames 6606 
 
6607 
/********************  Bit definition for RI_CMR1 register  ********************/
6608 
#define RI_CMR1_PA_Pos                  (0U)                                  
50 mjames 6609 
#define RI_CMR1_PA_Msk                  (0xFFFFUL << RI_CMR1_PA_Pos)            /*!< 0x0000FFFF */
30 mjames 6610 
#define RI_CMR1_PA                      RI_CMR1_PA_Msk                         /*!< PA[15:0] Port A selection*/
50 mjames 6611 
#define RI_CMR1_PA_0                    (0x0001UL << RI_CMR1_PA_Pos)            /*!< 0x00000001 */
6612 
#define RI_CMR1_PA_1                    (0x0002UL << RI_CMR1_PA_Pos)            /*!< 0x00000002 */
6613 
#define RI_CMR1_PA_2                    (0x0004UL << RI_CMR1_PA_Pos)            /*!< 0x00000004 */
6614 
#define RI_CMR1_PA_3                    (0x0008UL << RI_CMR1_PA_Pos)            /*!< 0x00000008 */
6615 
#define RI_CMR1_PA_4                    (0x0010UL << RI_CMR1_PA_Pos)            /*!< 0x00000010 */
6616 
#define RI_CMR1_PA_5                    (0x0020UL << RI_CMR1_PA_Pos)            /*!< 0x00000020 */
6617 
#define RI_CMR1_PA_6                    (0x0040UL << RI_CMR1_PA_Pos)            /*!< 0x00000040 */
6618 
#define RI_CMR1_PA_7                    (0x0080UL << RI_CMR1_PA_Pos)            /*!< 0x00000080 */
6619 
#define RI_CMR1_PA_8                    (0x0100UL << RI_CMR1_PA_Pos)            /*!< 0x00000100 */
6620 
#define RI_CMR1_PA_9                    (0x0200UL << RI_CMR1_PA_Pos)            /*!< 0x00000200 */
6621 
#define RI_CMR1_PA_10                   (0x0400UL << RI_CMR1_PA_Pos)            /*!< 0x00000400 */
6622 
#define RI_CMR1_PA_11                   (0x0800UL << RI_CMR1_PA_Pos)            /*!< 0x00000800 */
6623 
#define RI_CMR1_PA_12                   (0x1000UL << RI_CMR1_PA_Pos)            /*!< 0x00001000 */
6624 
#define RI_CMR1_PA_13                   (0x2000UL << RI_CMR1_PA_Pos)            /*!< 0x00002000 */
6625 
#define RI_CMR1_PA_14                   (0x4000UL << RI_CMR1_PA_Pos)            /*!< 0x00004000 */
6626 
#define RI_CMR1_PA_15                   (0x8000UL << RI_CMR1_PA_Pos)            /*!< 0x00008000 */
30 mjames 6627 
 
6628 
/********************  Bit definition for RI_CICR1 register  ********************/
6629 
#define RI_CICR1_PA_Pos                 (0U)                                  
50 mjames 6630 
#define RI_CICR1_PA_Msk                 (0xFFFFUL << RI_CICR1_PA_Pos)           /*!< 0x0000FFFF */
30 mjames 6631 
#define RI_CICR1_PA                     RI_CICR1_PA_Msk                        /*!< PA[15:0] Port A selection*/
50 mjames 6632 
#define RI_CICR1_PA_0                   (0x0001UL << RI_CICR1_PA_Pos)           /*!< 0x00000001 */
6633 
#define RI_CICR1_PA_1                   (0x0002UL << RI_CICR1_PA_Pos)           /*!< 0x00000002 */
6634 
#define RI_CICR1_PA_2                   (0x0004UL << RI_CICR1_PA_Pos)           /*!< 0x00000004 */
6635 
#define RI_CICR1_PA_3                   (0x0008UL << RI_CICR1_PA_Pos)           /*!< 0x00000008 */
6636 
#define RI_CICR1_PA_4                   (0x0010UL << RI_CICR1_PA_Pos)           /*!< 0x00000010 */
6637 
#define RI_CICR1_PA_5                   (0x0020UL << RI_CICR1_PA_Pos)           /*!< 0x00000020 */
6638 
#define RI_CICR1_PA_6                   (0x0040UL << RI_CICR1_PA_Pos)           /*!< 0x00000040 */
6639 
#define RI_CICR1_PA_7                   (0x0080UL << RI_CICR1_PA_Pos)           /*!< 0x00000080 */
6640 
#define RI_CICR1_PA_8                   (0x0100UL << RI_CICR1_PA_Pos)           /*!< 0x00000100 */
6641 
#define RI_CICR1_PA_9                   (0x0200UL << RI_CICR1_PA_Pos)           /*!< 0x00000200 */
6642 
#define RI_CICR1_PA_10                  (0x0400UL << RI_CICR1_PA_Pos)           /*!< 0x00000400 */
6643 
#define RI_CICR1_PA_11                  (0x0800UL << RI_CICR1_PA_Pos)           /*!< 0x00000800 */
6644 
#define RI_CICR1_PA_12                  (0x1000UL << RI_CICR1_PA_Pos)           /*!< 0x00001000 */
6645 
#define RI_CICR1_PA_13                  (0x2000UL << RI_CICR1_PA_Pos)           /*!< 0x00002000 */
6646 
#define RI_CICR1_PA_14                  (0x4000UL << RI_CICR1_PA_Pos)           /*!< 0x00004000 */
6647 
#define RI_CICR1_PA_15                  (0x8000UL << RI_CICR1_PA_Pos)           /*!< 0x00008000 */
30 mjames 6648 
 
6649 
/********************  Bit definition for RI_ASMR2 register  ********************/
6650 
#define RI_ASMR2_PB_Pos                 (0U)                                  
50 mjames 6651 
#define RI_ASMR2_PB_Msk                 (0xFFFFUL << RI_ASMR2_PB_Pos)           /*!< 0x0000FFFF */
30 mjames 6652 
#define RI_ASMR2_PB                     RI_ASMR2_PB_Msk                        /*!< PB[15:0] Port B selection */
50 mjames 6653 
#define RI_ASMR2_PB_0                   (0x0001UL << RI_ASMR2_PB_Pos)           /*!< 0x00000001 */
6654 
#define RI_ASMR2_PB_1                   (0x0002UL << RI_ASMR2_PB_Pos)           /*!< 0x00000002 */
6655 
#define RI_ASMR2_PB_2                   (0x0004UL << RI_ASMR2_PB_Pos)           /*!< 0x00000004 */
6656 
#define RI_ASMR2_PB_3                   (0x0008UL << RI_ASMR2_PB_Pos)           /*!< 0x00000008 */
6657 
#define RI_ASMR2_PB_4                   (0x0010UL << RI_ASMR2_PB_Pos)           /*!< 0x00000010 */
6658 
#define RI_ASMR2_PB_5                   (0x0020UL << RI_ASMR2_PB_Pos)           /*!< 0x00000020 */
6659 
#define RI_ASMR2_PB_6                   (0x0040UL << RI_ASMR2_PB_Pos)           /*!< 0x00000040 */
6660 
#define RI_ASMR2_PB_7                   (0x0080UL << RI_ASMR2_PB_Pos)           /*!< 0x00000080 */
6661 
#define RI_ASMR2_PB_8                   (0x0100UL << RI_ASMR2_PB_Pos)           /*!< 0x00000100 */
6662 
#define RI_ASMR2_PB_9                   (0x0200UL << RI_ASMR2_PB_Pos)           /*!< 0x00000200 */
6663 
#define RI_ASMR2_PB_10                  (0x0400UL << RI_ASMR2_PB_Pos)           /*!< 0x00000400 */
6664 
#define RI_ASMR2_PB_11                  (0x0800UL << RI_ASMR2_PB_Pos)           /*!< 0x00000800 */
6665 
#define RI_ASMR2_PB_12                  (0x1000UL << RI_ASMR2_PB_Pos)           /*!< 0x00001000 */
6666 
#define RI_ASMR2_PB_13                  (0x2000UL << RI_ASMR2_PB_Pos)           /*!< 0x00002000 */
6667 
#define RI_ASMR2_PB_14                  (0x4000UL << RI_ASMR2_PB_Pos)           /*!< 0x00004000 */
6668 
#define RI_ASMR2_PB_15                  (0x8000UL << RI_ASMR2_PB_Pos)           /*!< 0x00008000 */
30 mjames 6669 
 
6670 
/********************  Bit definition for RI_CMR2 register  ********************/
6671 
#define RI_CMR2_PB_Pos                  (0U)                                  
50 mjames 6672 
#define RI_CMR2_PB_Msk                  (0xFFFFUL << RI_CMR2_PB_Pos)            /*!< 0x0000FFFF */
30 mjames 6673 
#define RI_CMR2_PB                      RI_CMR2_PB_Msk                         /*!< PB[15:0] Port B selection */
50 mjames 6674 
#define RI_CMR2_PB_0                    (0x0001UL << RI_CMR2_PB_Pos)            /*!< 0x00000001 */
6675 
#define RI_CMR2_PB_1                    (0x0002UL << RI_CMR2_PB_Pos)            /*!< 0x00000002 */
6676 
#define RI_CMR2_PB_2                    (0x0004UL << RI_CMR2_PB_Pos)            /*!< 0x00000004 */
6677 
#define RI_CMR2_PB_3                    (0x0008UL << RI_CMR2_PB_Pos)            /*!< 0x00000008 */
6678 
#define RI_CMR2_PB_4                    (0x0010UL << RI_CMR2_PB_Pos)            /*!< 0x00000010 */
6679 
#define RI_CMR2_PB_5                    (0x0020UL << RI_CMR2_PB_Pos)            /*!< 0x00000020 */
6680 
#define RI_CMR2_PB_6                    (0x0040UL << RI_CMR2_PB_Pos)            /*!< 0x00000040 */
6681 
#define RI_CMR2_PB_7                    (0x0080UL << RI_CMR2_PB_Pos)            /*!< 0x00000080 */
6682 
#define RI_CMR2_PB_8                    (0x0100UL << RI_CMR2_PB_Pos)            /*!< 0x00000100 */
6683 
#define RI_CMR2_PB_9                    (0x0200UL << RI_CMR2_PB_Pos)            /*!< 0x00000200 */
6684 
#define RI_CMR2_PB_10                   (0x0400UL << RI_CMR2_PB_Pos)            /*!< 0x00000400 */
6685 
#define RI_CMR2_PB_11                   (0x0800UL << RI_CMR2_PB_Pos)            /*!< 0x00000800 */
6686 
#define RI_CMR2_PB_12                   (0x1000UL << RI_CMR2_PB_Pos)            /*!< 0x00001000 */
6687 
#define RI_CMR2_PB_13                   (0x2000UL << RI_CMR2_PB_Pos)            /*!< 0x00002000 */
6688 
#define RI_CMR2_PB_14                   (0x4000UL << RI_CMR2_PB_Pos)            /*!< 0x00004000 */
6689 
#define RI_CMR2_PB_15                   (0x8000UL << RI_CMR2_PB_Pos)            /*!< 0x00008000 */
30 mjames 6690 
 
6691 
/********************  Bit definition for RI_CICR2 register  ********************/
6692 
#define RI_CICR2_PB_Pos                 (0U)                                  
50 mjames 6693 
#define RI_CICR2_PB_Msk                 (0xFFFFUL << RI_CICR2_PB_Pos)           /*!< 0x0000FFFF */
30 mjames 6694 
#define RI_CICR2_PB                     RI_CICR2_PB_Msk                        /*!< PB[15:0] Port B selection */
50 mjames 6695 
#define RI_CICR2_PB_0                   (0x0001UL << RI_CICR2_PB_Pos)           /*!< 0x00000001 */
6696 
#define RI_CICR2_PB_1                   (0x0002UL << RI_CICR2_PB_Pos)           /*!< 0x00000002 */
6697 
#define RI_CICR2_PB_2                   (0x0004UL << RI_CICR2_PB_Pos)           /*!< 0x00000004 */
6698 
#define RI_CICR2_PB_3                   (0x0008UL << RI_CICR2_PB_Pos)           /*!< 0x00000008 */
6699 
#define RI_CICR2_PB_4                   (0x0010UL << RI_CICR2_PB_Pos)           /*!< 0x00000010 */
6700 
#define RI_CICR2_PB_5                   (0x0020UL << RI_CICR2_PB_Pos)           /*!< 0x00000020 */
6701 
#define RI_CICR2_PB_6                   (0x0040UL << RI_CICR2_PB_Pos)           /*!< 0x00000040 */
6702 
#define RI_CICR2_PB_7                   (0x0080UL << RI_CICR2_PB_Pos)           /*!< 0x00000080 */
6703 
#define RI_CICR2_PB_8                   (0x0100UL << RI_CICR2_PB_Pos)           /*!< 0x00000100 */
6704 
#define RI_CICR2_PB_9                   (0x0200UL << RI_CICR2_PB_Pos)           /*!< 0x00000200 */
6705 
#define RI_CICR2_PB_10                  (0x0400UL << RI_CICR2_PB_Pos)           /*!< 0x00000400 */
6706 
#define RI_CICR2_PB_11                  (0x0800UL << RI_CICR2_PB_Pos)           /*!< 0x00000800 */
6707 
#define RI_CICR2_PB_12                  (0x1000UL << RI_CICR2_PB_Pos)           /*!< 0x00001000 */
6708 
#define RI_CICR2_PB_13                  (0x2000UL << RI_CICR2_PB_Pos)           /*!< 0x00002000 */
6709 
#define RI_CICR2_PB_14                  (0x4000UL << RI_CICR2_PB_Pos)           /*!< 0x00004000 */
6710 
#define RI_CICR2_PB_15                  (0x8000UL << RI_CICR2_PB_Pos)           /*!< 0x00008000 */
30 mjames 6711 
 
6712 
/********************  Bit definition for RI_ASMR3 register  ********************/
6713 
#define RI_ASMR3_PC_Pos                 (0U)                                  
50 mjames 6714 
#define RI_ASMR3_PC_Msk                 (0xFFFFUL << RI_ASMR3_PC_Pos)           /*!< 0x0000FFFF */
30 mjames 6715 
#define RI_ASMR3_PC                     RI_ASMR3_PC_Msk                        /*!< PC[15:0] Port C selection */
50 mjames 6716 
#define RI_ASMR3_PC_0                   (0x0001UL << RI_ASMR3_PC_Pos)           /*!< 0x00000001 */
6717 
#define RI_ASMR3_PC_1                   (0x0002UL << RI_ASMR3_PC_Pos)           /*!< 0x00000002 */
6718 
#define RI_ASMR3_PC_2                   (0x0004UL << RI_ASMR3_PC_Pos)           /*!< 0x00000004 */
6719 
#define RI_ASMR3_PC_3                   (0x0008UL << RI_ASMR3_PC_Pos)           /*!< 0x00000008 */
6720 
#define RI_ASMR3_PC_4                   (0x0010UL << RI_ASMR3_PC_Pos)           /*!< 0x00000010 */
6721 
#define RI_ASMR3_PC_5                   (0x0020UL << RI_ASMR3_PC_Pos)           /*!< 0x00000020 */
6722 
#define RI_ASMR3_PC_6                   (0x0040UL << RI_ASMR3_PC_Pos)           /*!< 0x00000040 */
6723 
#define RI_ASMR3_PC_7                   (0x0080UL << RI_ASMR3_PC_Pos)           /*!< 0x00000080 */
6724 
#define RI_ASMR3_PC_8                   (0x0100UL << RI_ASMR3_PC_Pos)           /*!< 0x00000100 */
6725 
#define RI_ASMR3_PC_9                   (0x0200UL << RI_ASMR3_PC_Pos)           /*!< 0x00000200 */
6726 
#define RI_ASMR3_PC_10                  (0x0400UL << RI_ASMR3_PC_Pos)           /*!< 0x00000400 */
6727 
#define RI_ASMR3_PC_11                  (0x0800UL << RI_ASMR3_PC_Pos)           /*!< 0x00000800 */
6728 
#define RI_ASMR3_PC_12                  (0x1000UL << RI_ASMR3_PC_Pos)           /*!< 0x00001000 */
6729 
#define RI_ASMR3_PC_13                  (0x2000UL << RI_ASMR3_PC_Pos)           /*!< 0x00002000 */
6730 
#define RI_ASMR3_PC_14                  (0x4000UL << RI_ASMR3_PC_Pos)           /*!< 0x00004000 */
6731 
#define RI_ASMR3_PC_15                  (0x8000UL << RI_ASMR3_PC_Pos)           /*!< 0x00008000 */
30 mjames 6732 
 
6733 
/********************  Bit definition for RI_CMR3 register  ********************/
6734 
#define RI_CMR3_PC_Pos                  (0U)                                  
50 mjames 6735 
#define RI_CMR3_PC_Msk                  (0xFFFFUL << RI_CMR3_PC_Pos)            /*!< 0x0000FFFF */
30 mjames 6736 
#define RI_CMR3_PC                      RI_CMR3_PC_Msk                         /*!< PC[15:0] Port C selection */
50 mjames 6737 
#define RI_CMR3_PC_0                    (0x0001UL << RI_CMR3_PC_Pos)            /*!< 0x00000001 */
6738 
#define RI_CMR3_PC_1                    (0x0002UL << RI_CMR3_PC_Pos)            /*!< 0x00000002 */
6739 
#define RI_CMR3_PC_2                    (0x0004UL << RI_CMR3_PC_Pos)            /*!< 0x00000004 */
6740 
#define RI_CMR3_PC_3                    (0x0008UL << RI_CMR3_PC_Pos)            /*!< 0x00000008 */
6741 
#define RI_CMR3_PC_4                    (0x0010UL << RI_CMR3_PC_Pos)            /*!< 0x00000010 */
6742 
#define RI_CMR3_PC_5                    (0x0020UL << RI_CMR3_PC_Pos)            /*!< 0x00000020 */
6743 
#define RI_CMR3_PC_6                    (0x0040UL << RI_CMR3_PC_Pos)            /*!< 0x00000040 */
6744 
#define RI_CMR3_PC_7                    (0x0080UL << RI_CMR3_PC_Pos)            /*!< 0x00000080 */
6745 
#define RI_CMR3_PC_8                    (0x0100UL << RI_CMR3_PC_Pos)            /*!< 0x00000100 */
6746 
#define RI_CMR3_PC_9                    (0x0200UL << RI_CMR3_PC_Pos)            /*!< 0x00000200 */
6747 
#define RI_CMR3_PC_10                   (0x0400UL << RI_CMR3_PC_Pos)            /*!< 0x00000400 */
6748 
#define RI_CMR3_PC_11                   (0x0800UL << RI_CMR3_PC_Pos)            /*!< 0x00000800 */
6749 
#define RI_CMR3_PC_12                   (0x1000UL << RI_CMR3_PC_Pos)            /*!< 0x00001000 */
6750 
#define RI_CMR3_PC_13                   (0x2000UL << RI_CMR3_PC_Pos)            /*!< 0x00002000 */
6751 
#define RI_CMR3_PC_14                   (0x4000UL << RI_CMR3_PC_Pos)            /*!< 0x00004000 */
6752 
#define RI_CMR3_PC_15                   (0x8000UL << RI_CMR3_PC_Pos)            /*!< 0x00008000 */
30 mjames 6753 
 
6754 
/********************  Bit definition for RI_CICR3 register  ********************/
6755 
#define RI_CICR3_PC_Pos                 (0U)                                  
50 mjames 6756 
#define RI_CICR3_PC_Msk                 (0xFFFFUL << RI_CICR3_PC_Pos)           /*!< 0x0000FFFF */
30 mjames 6757 
#define RI_CICR3_PC                     RI_CICR3_PC_Msk                        /*!< PC[15:0] Port C selection */
50 mjames 6758 
#define RI_CICR3_PC_0                   (0x0001UL << RI_CICR3_PC_Pos)           /*!< 0x00000001 */
6759 
#define RI_CICR3_PC_1                   (0x0002UL << RI_CICR3_PC_Pos)           /*!< 0x00000002 */
6760 
#define RI_CICR3_PC_2                   (0x0004UL << RI_CICR3_PC_Pos)           /*!< 0x00000004 */
6761 
#define RI_CICR3_PC_3                   (0x0008UL << RI_CICR3_PC_Pos)           /*!< 0x00000008 */
6762 
#define RI_CICR3_PC_4                   (0x0010UL << RI_CICR3_PC_Pos)           /*!< 0x00000010 */
6763 
#define RI_CICR3_PC_5                   (0x0020UL << RI_CICR3_PC_Pos)           /*!< 0x00000020 */
6764 
#define RI_CICR3_PC_6                   (0x0040UL << RI_CICR3_PC_Pos)           /*!< 0x00000040 */
6765 
#define RI_CICR3_PC_7                   (0x0080UL << RI_CICR3_PC_Pos)           /*!< 0x00000080 */
6766 
#define RI_CICR3_PC_8                   (0x0100UL << RI_CICR3_PC_Pos)           /*!< 0x00000100 */
6767 
#define RI_CICR3_PC_9                   (0x0200UL << RI_CICR3_PC_Pos)           /*!< 0x00000200 */
6768 
#define RI_CICR3_PC_10                  (0x0400UL << RI_CICR3_PC_Pos)           /*!< 0x00000400 */
6769 
#define RI_CICR3_PC_11                  (0x0800UL << RI_CICR3_PC_Pos)           /*!< 0x00000800 */
6770 
#define RI_CICR3_PC_12                  (0x1000UL << RI_CICR3_PC_Pos)           /*!< 0x00001000 */
6771 
#define RI_CICR3_PC_13                  (0x2000UL << RI_CICR3_PC_Pos)           /*!< 0x00002000 */
6772 
#define RI_CICR3_PC_14                  (0x4000UL << RI_CICR3_PC_Pos)           /*!< 0x00004000 */
6773 
#define RI_CICR3_PC_15                  (0x8000UL << RI_CICR3_PC_Pos)           /*!< 0x00008000 */
30 mjames 6774 
 
6775 
/********************  Bit definition for RI_ASMR4 register  ********************/
6776 
#define RI_ASMR4_PF_Pos                 (0U)                                  
50 mjames 6777 
#define RI_ASMR4_PF_Msk                 (0xFFFFUL << RI_ASMR4_PF_Pos)           /*!< 0x0000FFFF */
30 mjames 6778 
#define RI_ASMR4_PF                     RI_ASMR4_PF_Msk                        /*!< PF[15:0] Port F selection */
50 mjames 6779 
#define RI_ASMR4_PF_0                   (0x0001UL << RI_ASMR4_PF_Pos)           /*!< 0x00000001 */
6780 
#define RI_ASMR4_PF_1                   (0x0002UL << RI_ASMR4_PF_Pos)           /*!< 0x00000002 */
6781 
#define RI_ASMR4_PF_2                   (0x0004UL << RI_ASMR4_PF_Pos)           /*!< 0x00000004 */
6782 
#define RI_ASMR4_PF_3                   (0x0008UL << RI_ASMR4_PF_Pos)           /*!< 0x00000008 */
6783 
#define RI_ASMR4_PF_4                   (0x0010UL << RI_ASMR4_PF_Pos)           /*!< 0x00000010 */
6784 
#define RI_ASMR4_PF_5                   (0x0020UL << RI_ASMR4_PF_Pos)           /*!< 0x00000020 */
6785 
#define RI_ASMR4_PF_6                   (0x0040UL << RI_ASMR4_PF_Pos)           /*!< 0x00000040 */
6786 
#define RI_ASMR4_PF_7                   (0x0080UL << RI_ASMR4_PF_Pos)           /*!< 0x00000080 */
6787 
#define RI_ASMR4_PF_8                   (0x0100UL << RI_ASMR4_PF_Pos)           /*!< 0x00000100 */
6788 
#define RI_ASMR4_PF_9                   (0x0200UL << RI_ASMR4_PF_Pos)           /*!< 0x00000200 */
6789 
#define RI_ASMR4_PF_10                  (0x0400UL << RI_ASMR4_PF_Pos)           /*!< 0x00000400 */
6790 
#define RI_ASMR4_PF_11                  (0x0800UL << RI_ASMR4_PF_Pos)           /*!< 0x00000800 */
6791 
#define RI_ASMR4_PF_12                  (0x1000UL << RI_ASMR4_PF_Pos)           /*!< 0x00001000 */
6792 
#define RI_ASMR4_PF_13                  (0x2000UL << RI_ASMR4_PF_Pos)           /*!< 0x00002000 */
6793 
#define RI_ASMR4_PF_14                  (0x4000UL << RI_ASMR4_PF_Pos)           /*!< 0x00004000 */
6794 
#define RI_ASMR4_PF_15                  (0x8000UL << RI_ASMR4_PF_Pos)           /*!< 0x00008000 */
30 mjames 6795 
 
6796 
/********************  Bit definition for RI_CMR4 register  ********************/
6797 
#define RI_CMR4_PF_Pos                  (0U)                                  
50 mjames 6798 
#define RI_CMR4_PF_Msk                  (0xFFFFUL << RI_CMR4_PF_Pos)            /*!< 0x0000FFFF */
30 mjames 6799 
#define RI_CMR4_PF                      RI_CMR4_PF_Msk                         /*!< PF[15:0] Port F selection */
50 mjames 6800 
#define RI_CMR4_PF_0                    (0x0001UL << RI_CMR4_PF_Pos)            /*!< 0x00000001 */
6801 
#define RI_CMR4_PF_1                    (0x0002UL << RI_CMR4_PF_Pos)            /*!< 0x00000002 */
6802 
#define RI_CMR4_PF_2                    (0x0004UL << RI_CMR4_PF_Pos)            /*!< 0x00000004 */
6803 
#define RI_CMR4_PF_3                    (0x0008UL << RI_CMR4_PF_Pos)            /*!< 0x00000008 */
6804 
#define RI_CMR4_PF_4                    (0x0010UL << RI_CMR4_PF_Pos)            /*!< 0x00000010 */
6805 
#define RI_CMR4_PF_5                    (0x0020UL << RI_CMR4_PF_Pos)            /*!< 0x00000020 */
6806 
#define RI_CMR4_PF_6                    (0x0040UL << RI_CMR4_PF_Pos)            /*!< 0x00000040 */
6807 
#define RI_CMR4_PF_7                    (0x0080UL << RI_CMR4_PF_Pos)            /*!< 0x00000080 */
6808 
#define RI_CMR4_PF_8                    (0x0100UL << RI_CMR4_PF_Pos)            /*!< 0x00000100 */
6809 
#define RI_CMR4_PF_9                    (0x0200UL << RI_CMR4_PF_Pos)            /*!< 0x00000200 */
6810 
#define RI_CMR4_PF_10                   (0x0400UL << RI_CMR4_PF_Pos)            /*!< 0x00000400 */
6811 
#define RI_CMR4_PF_11                   (0x0800UL << RI_CMR4_PF_Pos)            /*!< 0x00000800 */
6812 
#define RI_CMR4_PF_12                   (0x1000UL << RI_CMR4_PF_Pos)            /*!< 0x00001000 */
6813 
#define RI_CMR4_PF_13                   (0x2000UL << RI_CMR4_PF_Pos)            /*!< 0x00002000 */
6814 
#define RI_CMR4_PF_14                   (0x4000UL << RI_CMR4_PF_Pos)            /*!< 0x00004000 */
6815 
#define RI_CMR4_PF_15                   (0x8000UL << RI_CMR4_PF_Pos)            /*!< 0x00008000 */
30 mjames 6816 
 
6817 
/********************  Bit definition for RI_CICR4 register  ********************/
6818 
#define RI_CICR4_PF_Pos                 (0U)                                  
50 mjames 6819 
#define RI_CICR4_PF_Msk                 (0xFFFFUL << RI_CICR4_PF_Pos)           /*!< 0x0000FFFF */
30 mjames 6820 
#define RI_CICR4_PF                     RI_CICR4_PF_Msk                        /*!< PF[15:0] Port F selection */
50 mjames 6821 
#define RI_CICR4_PF_0                   (0x0001UL << RI_CICR4_PF_Pos)           /*!< 0x00000001 */
6822 
#define RI_CICR4_PF_1                   (0x0002UL << RI_CICR4_PF_Pos)           /*!< 0x00000002 */
6823 
#define RI_CICR4_PF_2                   (0x0004UL << RI_CICR4_PF_Pos)           /*!< 0x00000004 */
6824 
#define RI_CICR4_PF_3                   (0x0008UL << RI_CICR4_PF_Pos)           /*!< 0x00000008 */
6825 
#define RI_CICR4_PF_4                   (0x0010UL << RI_CICR4_PF_Pos)           /*!< 0x00000010 */
6826 
#define RI_CICR4_PF_5                   (0x0020UL << RI_CICR4_PF_Pos)           /*!< 0x00000020 */
6827 
#define RI_CICR4_PF_6                   (0x0040UL << RI_CICR4_PF_Pos)           /*!< 0x00000040 */
6828 
#define RI_CICR4_PF_7                   (0x0080UL << RI_CICR4_PF_Pos)           /*!< 0x00000080 */
6829 
#define RI_CICR4_PF_8                   (0x0100UL << RI_CICR4_PF_Pos)           /*!< 0x00000100 */
6830 
#define RI_CICR4_PF_9                   (0x0200UL << RI_CICR4_PF_Pos)           /*!< 0x00000200 */
6831 
#define RI_CICR4_PF_10                  (0x0400UL << RI_CICR4_PF_Pos)           /*!< 0x00000400 */
6832 
#define RI_CICR4_PF_11                  (0x0800UL << RI_CICR4_PF_Pos)           /*!< 0x00000800 */
6833 
#define RI_CICR4_PF_12                  (0x1000UL << RI_CICR4_PF_Pos)           /*!< 0x00001000 */
6834 
#define RI_CICR4_PF_13                  (0x2000UL << RI_CICR4_PF_Pos)           /*!< 0x00002000 */
6835 
#define RI_CICR4_PF_14                  (0x4000UL << RI_CICR4_PF_Pos)           /*!< 0x00004000 */
6836 
#define RI_CICR4_PF_15                  (0x8000UL << RI_CICR4_PF_Pos)           /*!< 0x00008000 */
30 mjames 6837 
 
6838 
/********************  Bit definition for RI_ASMR5 register  ********************/
6839 
#define RI_ASMR5_PG_Pos                 (0U)                                  
50 mjames 6840 
#define RI_ASMR5_PG_Msk                 (0xFFFFUL << RI_ASMR5_PG_Pos)           /*!< 0x0000FFFF */
30 mjames 6841 
#define RI_ASMR5_PG                     RI_ASMR5_PG_Msk                        /*!< PG[15:0] Port G selection */
50 mjames 6842 
#define RI_ASMR5_PG_0                   (0x0001UL << RI_ASMR5_PG_Pos)           /*!< 0x00000001 */
6843 
#define RI_ASMR5_PG_1                   (0x0002UL << RI_ASMR5_PG_Pos)           /*!< 0x00000002 */
6844 
#define RI_ASMR5_PG_2                   (0x0004UL << RI_ASMR5_PG_Pos)           /*!< 0x00000004 */
6845 
#define RI_ASMR5_PG_3                   (0x0008UL << RI_ASMR5_PG_Pos)           /*!< 0x00000008 */
6846 
#define RI_ASMR5_PG_4                   (0x0010UL << RI_ASMR5_PG_Pos)           /*!< 0x00000010 */
6847 
#define RI_ASMR5_PG_5                   (0x0020UL << RI_ASMR5_PG_Pos)           /*!< 0x00000020 */
6848 
#define RI_ASMR5_PG_6                   (0x0040UL << RI_ASMR5_PG_Pos)           /*!< 0x00000040 */
6849 
#define RI_ASMR5_PG_7                   (0x0080UL << RI_ASMR5_PG_Pos)           /*!< 0x00000080 */
6850 
#define RI_ASMR5_PG_8                   (0x0100UL << RI_ASMR5_PG_Pos)           /*!< 0x00000100 */
6851 
#define RI_ASMR5_PG_9                   (0x0200UL << RI_ASMR5_PG_Pos)           /*!< 0x00000200 */
6852 
#define RI_ASMR5_PG_10                  (0x0400UL << RI_ASMR5_PG_Pos)           /*!< 0x00000400 */
6853 
#define RI_ASMR5_PG_11                  (0x0800UL << RI_ASMR5_PG_Pos)           /*!< 0x00000800 */
6854 
#define RI_ASMR5_PG_12                  (0x1000UL << RI_ASMR5_PG_Pos)           /*!< 0x00001000 */
6855 
#define RI_ASMR5_PG_13                  (0x2000UL << RI_ASMR5_PG_Pos)           /*!< 0x00002000 */
6856 
#define RI_ASMR5_PG_14                  (0x4000UL << RI_ASMR5_PG_Pos)           /*!< 0x00004000 */
6857 
#define RI_ASMR5_PG_15                  (0x8000UL << RI_ASMR5_PG_Pos)           /*!< 0x00008000 */
30 mjames 6858 
 
6859 
/********************  Bit definition for RI_CMR5 register  ********************/
6860 
#define RI_CMR5_PG_Pos                  (0U)                                  
50 mjames 6861 
#define RI_CMR5_PG_Msk                  (0xFFFFUL << RI_CMR5_PG_Pos)            /*!< 0x0000FFFF */
30 mjames 6862 
#define RI_CMR5_PG                      RI_CMR5_PG_Msk                         /*!< PG[15:0] Port G selection */
50 mjames 6863 
#define RI_CMR5_PG_0                    (0x0001UL << RI_CMR5_PG_Pos)            /*!< 0x00000001 */
6864 
#define RI_CMR5_PG_1                    (0x0002UL << RI_CMR5_PG_Pos)            /*!< 0x00000002 */
6865 
#define RI_CMR5_PG_2                    (0x0004UL << RI_CMR5_PG_Pos)            /*!< 0x00000004 */
6866 
#define RI_CMR5_PG_3                    (0x0008UL << RI_CMR5_PG_Pos)            /*!< 0x00000008 */
6867 
#define RI_CMR5_PG_4                    (0x0010UL << RI_CMR5_PG_Pos)            /*!< 0x00000010 */
6868 
#define RI_CMR5_PG_5                    (0x0020UL << RI_CMR5_PG_Pos)            /*!< 0x00000020 */
6869 
#define RI_CMR5_PG_6                    (0x0040UL << RI_CMR5_PG_Pos)            /*!< 0x00000040 */
6870 
#define RI_CMR5_PG_7                    (0x0080UL << RI_CMR5_PG_Pos)            /*!< 0x00000080 */
6871 
#define RI_CMR5_PG_8                    (0x0100UL << RI_CMR5_PG_Pos)            /*!< 0x00000100 */
6872 
#define RI_CMR5_PG_9                    (0x0200UL << RI_CMR5_PG_Pos)            /*!< 0x00000200 */
6873 
#define RI_CMR5_PG_10                   (0x0400UL << RI_CMR5_PG_Pos)            /*!< 0x00000400 */
6874 
#define RI_CMR5_PG_11                   (0x0800UL << RI_CMR5_PG_Pos)            /*!< 0x00000800 */
6875 
#define RI_CMR5_PG_12                   (0x1000UL << RI_CMR5_PG_Pos)            /*!< 0x00001000 */
6876 
#define RI_CMR5_PG_13                   (0x2000UL << RI_CMR5_PG_Pos)            /*!< 0x00002000 */
6877 
#define RI_CMR5_PG_14                   (0x4000UL << RI_CMR5_PG_Pos)            /*!< 0x00004000 */
6878 
#define RI_CMR5_PG_15                   (0x8000UL << RI_CMR5_PG_Pos)            /*!< 0x00008000 */
30 mjames 6879 
 
6880 
/********************  Bit definition for RI_CICR5 register  ********************/
6881 
#define RI_CICR5_PG_Pos                 (0U)                                  
50 mjames 6882 
#define RI_CICR5_PG_Msk                 (0xFFFFUL << RI_CICR5_PG_Pos)           /*!< 0x0000FFFF */
30 mjames 6883 
#define RI_CICR5_PG                     RI_CICR5_PG_Msk                        /*!< PG[15:0] Port G selection */
50 mjames 6884 
#define RI_CICR5_PG_0                   (0x0001UL << RI_CICR5_PG_Pos)           /*!< 0x00000001 */
6885 
#define RI_CICR5_PG_1                   (0x0002UL << RI_CICR5_PG_Pos)           /*!< 0x00000002 */
6886 
#define RI_CICR5_PG_2                   (0x0004UL << RI_CICR5_PG_Pos)           /*!< 0x00000004 */
6887 
#define RI_CICR5_PG_3                   (0x0008UL << RI_CICR5_PG_Pos)           /*!< 0x00000008 */
6888 
#define RI_CICR5_PG_4                   (0x0010UL << RI_CICR5_PG_Pos)           /*!< 0x00000010 */
6889 
#define RI_CICR5_PG_5                   (0x0020UL << RI_CICR5_PG_Pos)           /*!< 0x00000020 */
6890 
#define RI_CICR5_PG_6                   (0x0040UL << RI_CICR5_PG_Pos)           /*!< 0x00000040 */
6891 
#define RI_CICR5_PG_7                   (0x0080UL << RI_CICR5_PG_Pos)           /*!< 0x00000080 */
6892 
#define RI_CICR5_PG_8                   (0x0100UL << RI_CICR5_PG_Pos)           /*!< 0x00000100 */
6893 
#define RI_CICR5_PG_9                   (0x0200UL << RI_CICR5_PG_Pos)           /*!< 0x00000200 */
6894 
#define RI_CICR5_PG_10                  (0x0400UL << RI_CICR5_PG_Pos)           /*!< 0x00000400 */
6895 
#define RI_CICR5_PG_11                  (0x0800UL << RI_CICR5_PG_Pos)           /*!< 0x00000800 */
6896 
#define RI_CICR5_PG_12                  (0x1000UL << RI_CICR5_PG_Pos)           /*!< 0x00001000 */
6897 
#define RI_CICR5_PG_13                  (0x2000UL << RI_CICR5_PG_Pos)           /*!< 0x00002000 */
6898 
#define RI_CICR5_PG_14                  (0x4000UL << RI_CICR5_PG_Pos)           /*!< 0x00004000 */
6899 
#define RI_CICR5_PG_15                  (0x8000UL << RI_CICR5_PG_Pos)           /*!< 0x00008000 */
30 mjames 6900 
 
6901 
/******************************************************************************/
6902 
/*                                                                            */
6903 
/*                               Timers (TIM)                                 */
6904 
/*                                                                            */
6905 
/******************************************************************************/
6906 
 
6907 
/*******************  Bit definition for TIM_CR1 register  ********************/
6908 
#define TIM_CR1_CEN_Pos                     (0U)                              
50 mjames 6909 
#define TIM_CR1_CEN_Msk                     (0x1UL << TIM_CR1_CEN_Pos)          /*!< 0x00000001 */
30 mjames 6910 
#define TIM_CR1_CEN                         TIM_CR1_CEN_Msk                    /*!<Counter enable */
6911 
#define TIM_CR1_UDIS_Pos                    (1U)                              
50 mjames 6912 
#define TIM_CR1_UDIS_Msk                    (0x1UL << TIM_CR1_UDIS_Pos)         /*!< 0x00000002 */
30 mjames 6913 
#define TIM_CR1_UDIS                        TIM_CR1_UDIS_Msk                   /*!<Update disable */
6914 
#define TIM_CR1_URS_Pos                     (2U)                              
50 mjames 6915 
#define TIM_CR1_URS_Msk                     (0x1UL << TIM_CR1_URS_Pos)          /*!< 0x00000004 */
30 mjames 6916 
#define TIM_CR1_URS                         TIM_CR1_URS_Msk                    /*!<Update request source */
6917 
#define TIM_CR1_OPM_Pos                     (3U)                              
50 mjames 6918 
#define TIM_CR1_OPM_Msk                     (0x1UL << TIM_CR1_OPM_Pos)          /*!< 0x00000008 */
30 mjames 6919 
#define TIM_CR1_OPM                         TIM_CR1_OPM_Msk                    /*!<One pulse mode */
6920 
#define TIM_CR1_DIR_Pos                     (4U)                              
50 mjames 6921 
#define TIM_CR1_DIR_Msk                     (0x1UL << TIM_CR1_DIR_Pos)          /*!< 0x00000010 */
30 mjames 6922 
#define TIM_CR1_DIR                         TIM_CR1_DIR_Msk                    /*!<Direction */
6923 
 
6924 
#define TIM_CR1_CMS_Pos                     (5U)                              
50 mjames 6925 
#define TIM_CR1_CMS_Msk                     (0x3UL << TIM_CR1_CMS_Pos)          /*!< 0x00000060 */
30 mjames 6926 
#define TIM_CR1_CMS                         TIM_CR1_CMS_Msk                    /*!<CMS[1:0] bits (Center-aligned mode selection) */
50 mjames 6927 
#define TIM_CR1_CMS_0                       (0x1UL << TIM_CR1_CMS_Pos)          /*!< 0x00000020 */
6928 
#define TIM_CR1_CMS_1                       (0x2UL << TIM_CR1_CMS_Pos)          /*!< 0x00000040 */
30 mjames 6929 
 
6930 
#define TIM_CR1_ARPE_Pos                    (7U)                              
50 mjames 6931 
#define TIM_CR1_ARPE_Msk                    (0x1UL << TIM_CR1_ARPE_Pos)         /*!< 0x00000080 */
30 mjames 6932 
#define TIM_CR1_ARPE                        TIM_CR1_ARPE_Msk                   /*!<Auto-reload preload enable */
6933 
 
6934 
#define TIM_CR1_CKD_Pos                     (8U)                              
50 mjames 6935 
#define TIM_CR1_CKD_Msk                     (0x3UL << TIM_CR1_CKD_Pos)          /*!< 0x00000300 */
30 mjames 6936 
#define TIM_CR1_CKD                         TIM_CR1_CKD_Msk                    /*!<CKD[1:0] bits (clock division) */
50 mjames 6937 
#define TIM_CR1_CKD_0                       (0x1UL << TIM_CR1_CKD_Pos)          /*!< 0x00000100 */
6938 
#define TIM_CR1_CKD_1                       (0x2UL << TIM_CR1_CKD_Pos)          /*!< 0x00000200 */
30 mjames 6939 
 
6940 
/*******************  Bit definition for TIM_CR2 register  ********************/
6941 
#define TIM_CR2_CCDS_Pos                    (3U)                              
50 mjames 6942 
#define TIM_CR2_CCDS_Msk                    (0x1UL << TIM_CR2_CCDS_Pos)         /*!< 0x00000008 */
30 mjames 6943 
#define TIM_CR2_CCDS                        TIM_CR2_CCDS_Msk                   /*!<Capture/Compare DMA Selection */
6944 
 
6945 
#define TIM_CR2_MMS_Pos                     (4U)                              
50 mjames 6946 
#define TIM_CR2_MMS_Msk                     (0x7UL << TIM_CR2_MMS_Pos)          /*!< 0x00000070 */
30 mjames 6947 
#define TIM_CR2_MMS                         TIM_CR2_MMS_Msk                    /*!<MMS[2:0] bits (Master Mode Selection) */
50 mjames 6948 
#define TIM_CR2_MMS_0                       (0x1UL << TIM_CR2_MMS_Pos)          /*!< 0x00000010 */
6949 
#define TIM_CR2_MMS_1                       (0x2UL << TIM_CR2_MMS_Pos)          /*!< 0x00000020 */
6950 
#define TIM_CR2_MMS_2                       (0x4UL << TIM_CR2_MMS_Pos)          /*!< 0x00000040 */
30 mjames 6951 
 
6952 
#define TIM_CR2_TI1S_Pos                    (7U)                              
50 mjames 6953 
#define TIM_CR2_TI1S_Msk                    (0x1UL << TIM_CR2_TI1S_Pos)         /*!< 0x00000080 */
30 mjames 6954 
#define TIM_CR2_TI1S                        TIM_CR2_TI1S_Msk                   /*!<TI1 Selection */
6955 
 
6956 
/*******************  Bit definition for TIM_SMCR register  *******************/
6957 
#define TIM_SMCR_SMS_Pos                    (0U)                              
50 mjames 6958 
#define TIM_SMCR_SMS_Msk                    (0x7UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000007 */
30 mjames 6959 
#define TIM_SMCR_SMS                        TIM_SMCR_SMS_Msk                   /*!<SMS[2:0] bits (Slave mode selection) */
50 mjames 6960 
#define TIM_SMCR_SMS_0                      (0x1UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000001 */
6961 
#define TIM_SMCR_SMS_1                      (0x2UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000002 */
6962 
#define TIM_SMCR_SMS_2                      (0x4UL << TIM_SMCR_SMS_Pos)         /*!< 0x00000004 */
30 mjames 6963 
 
6964 
#define TIM_SMCR_OCCS_Pos                   (3U)                              
50 mjames 6965 
#define TIM_SMCR_OCCS_Msk                   (0x1UL << TIM_SMCR_OCCS_Pos)        /*!< 0x00000008 */
30 mjames 6966 
#define TIM_SMCR_OCCS                       TIM_SMCR_OCCS_Msk                  /*!< OCREF clear selection */
6967 
 
6968 
#define TIM_SMCR_TS_Pos                     (4U)                              
50 mjames 6969 
#define TIM_SMCR_TS_Msk                     (0x7UL << TIM_SMCR_TS_Pos)          /*!< 0x00000070 */
30 mjames 6970 
#define TIM_SMCR_TS                         TIM_SMCR_TS_Msk                    /*!<TS[2:0] bits (Trigger selection) */
50 mjames 6971 
#define TIM_SMCR_TS_0                       (0x1UL << TIM_SMCR_TS_Pos)          /*!< 0x00000010 */
6972 
#define TIM_SMCR_TS_1                       (0x2UL << TIM_SMCR_TS_Pos)          /*!< 0x00000020 */
6973 
#define TIM_SMCR_TS_2                       (0x4UL << TIM_SMCR_TS_Pos)          /*!< 0x00000040 */
30 mjames 6974 
 
6975 
#define TIM_SMCR_MSM_Pos                    (7U)                              
50 mjames 6976 
#define TIM_SMCR_MSM_Msk                    (0x1UL << TIM_SMCR_MSM_Pos)         /*!< 0x00000080 */
30 mjames 6977 
#define TIM_SMCR_MSM                        TIM_SMCR_MSM_Msk                   /*!<Master/slave mode */
6978 
 
6979 
#define TIM_SMCR_ETF_Pos                    (8U)                              
50 mjames 6980 
#define TIM_SMCR_ETF_Msk                    (0xFUL << TIM_SMCR_ETF_Pos)         /*!< 0x00000F00 */
30 mjames 6981 
#define TIM_SMCR_ETF                        TIM_SMCR_ETF_Msk                   /*!<ETF[3:0] bits (External trigger filter) */
50 mjames 6982 
#define TIM_SMCR_ETF_0                      (0x1UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000100 */
6983 
#define TIM_SMCR_ETF_1                      (0x2UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000200 */
6984 
#define TIM_SMCR_ETF_2                      (0x4UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000400 */
6985 
#define TIM_SMCR_ETF_3                      (0x8UL << TIM_SMCR_ETF_Pos)         /*!< 0x00000800 */
30 mjames 6986 
 
6987 
#define TIM_SMCR_ETPS_Pos                   (12U)                              
50 mjames 6988 
#define TIM_SMCR_ETPS_Msk                   (0x3UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00003000 */
30 mjames 6989 
#define TIM_SMCR_ETPS                       TIM_SMCR_ETPS_Msk                  /*!<ETPS[1:0] bits (External trigger prescaler) */
50 mjames 6990 
#define TIM_SMCR_ETPS_0                     (0x1UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00001000 */
6991 
#define TIM_SMCR_ETPS_1                     (0x2UL << TIM_SMCR_ETPS_Pos)        /*!< 0x00002000 */
30 mjames 6992 
 
6993 
#define TIM_SMCR_ECE_Pos                    (14U)                              
50 mjames 6994 
#define TIM_SMCR_ECE_Msk                    (0x1UL << TIM_SMCR_ECE_Pos)         /*!< 0x00004000 */
30 mjames 6995 
#define TIM_SMCR_ECE                        TIM_SMCR_ECE_Msk                   /*!<External clock enable */
6996 
#define TIM_SMCR_ETP_Pos                    (15U)                              
50 mjames 6997 
#define TIM_SMCR_ETP_Msk                    (0x1UL << TIM_SMCR_ETP_Pos)         /*!< 0x00008000 */
30 mjames 6998 
#define TIM_SMCR_ETP                        TIM_SMCR_ETP_Msk                   /*!<External trigger polarity */
6999 
 
7000 
/*******************  Bit definition for TIM_DIER register  *******************/
7001 
#define TIM_DIER_UIE_Pos                    (0U)                              
50 mjames 7002 
#define TIM_DIER_UIE_Msk                    (0x1UL << TIM_DIER_UIE_Pos)         /*!< 0x00000001 */
30 mjames 7003 
#define TIM_DIER_UIE                        TIM_DIER_UIE_Msk                   /*!<Update interrupt enable */
7004 
#define TIM_DIER_CC1IE_Pos                  (1U)                              
50 mjames 7005 
#define TIM_DIER_CC1IE_Msk                  (0x1UL << TIM_DIER_CC1IE_Pos)       /*!< 0x00000002 */
30 mjames 7006 
#define TIM_DIER_CC1IE                      TIM_DIER_CC1IE_Msk                 /*!<Capture/Compare 1 interrupt enable */
7007 
#define TIM_DIER_CC2IE_Pos                  (2U)                              
50 mjames 7008 
#define TIM_DIER_CC2IE_Msk                  (0x1UL << TIM_DIER_CC2IE_Pos)       /*!< 0x00000004 */
30 mjames 7009 
#define TIM_DIER_CC2IE                      TIM_DIER_CC2IE_Msk                 /*!<Capture/Compare 2 interrupt enable */
7010 
#define TIM_DIER_CC3IE_Pos                  (3U)                              
50 mjames 7011 
#define TIM_DIER_CC3IE_Msk                  (0x1UL << TIM_DIER_CC3IE_Pos)       /*!< 0x00000008 */
30 mjames 7012 
#define TIM_DIER_CC3IE                      TIM_DIER_CC3IE_Msk                 /*!<Capture/Compare 3 interrupt enable */
7013 
#define TIM_DIER_CC4IE_Pos                  (4U)                              
50 mjames 7014 
#define TIM_DIER_CC4IE_Msk                  (0x1UL << TIM_DIER_CC4IE_Pos)       /*!< 0x00000010 */
30 mjames 7015 
#define TIM_DIER_CC4IE                      TIM_DIER_CC4IE_Msk                 /*!<Capture/Compare 4 interrupt enable */
7016 
#define TIM_DIER_TIE_Pos                    (6U)                              
50 mjames 7017 
#define TIM_DIER_TIE_Msk                    (0x1UL << TIM_DIER_TIE_Pos)         /*!< 0x00000040 */
30 mjames 7018 
#define TIM_DIER_TIE                        TIM_DIER_TIE_Msk                   /*!<Trigger interrupt enable */
7019 
#define TIM_DIER_UDE_Pos                    (8U)                              
50 mjames 7020 
#define TIM_DIER_UDE_Msk                    (0x1UL << TIM_DIER_UDE_Pos)         /*!< 0x00000100 */
30 mjames 7021 
#define TIM_DIER_UDE                        TIM_DIER_UDE_Msk                   /*!<Update DMA request enable */
7022 
#define TIM_DIER_CC1DE_Pos                  (9U)                              
50 mjames 7023 
#define TIM_DIER_CC1DE_Msk                  (0x1UL << TIM_DIER_CC1DE_Pos)       /*!< 0x00000200 */
30 mjames 7024 
#define TIM_DIER_CC1DE                      TIM_DIER_CC1DE_Msk                 /*!<Capture/Compare 1 DMA request enable */
7025 
#define TIM_DIER_CC2DE_Pos                  (10U)                              
50 mjames 7026 
#define TIM_DIER_CC2DE_Msk                  (0x1UL << TIM_DIER_CC2DE_Pos)       /*!< 0x00000400 */
30 mjames 7027 
#define TIM_DIER_CC2DE                      TIM_DIER_CC2DE_Msk                 /*!<Capture/Compare 2 DMA request enable */
7028 
#define TIM_DIER_CC3DE_Pos                  (11U)                              
50 mjames 7029 
#define TIM_DIER_CC3DE_Msk                  (0x1UL << TIM_DIER_CC3DE_Pos)       /*!< 0x00000800 */
30 mjames 7030 
#define TIM_DIER_CC3DE                      TIM_DIER_CC3DE_Msk                 /*!<Capture/Compare 3 DMA request enable */
7031 
#define TIM_DIER_CC4DE_Pos                  (12U)                              
50 mjames 7032 
#define TIM_DIER_CC4DE_Msk                  (0x1UL << TIM_DIER_CC4DE_Pos)       /*!< 0x00001000 */
30 mjames 7033 
#define TIM_DIER_CC4DE                      TIM_DIER_CC4DE_Msk                 /*!<Capture/Compare 4 DMA request enable */
7034 
#define TIM_DIER_COMDE                      ((uint16_t)0x2000U)                /*!<COM DMA request enable */
7035 
#define TIM_DIER_TDE_Pos                    (14U)                              
50 mjames 7036 
#define TIM_DIER_TDE_Msk                    (0x1UL << TIM_DIER_TDE_Pos)         /*!< 0x00004000 */
30 mjames 7037 
#define TIM_DIER_TDE                        TIM_DIER_TDE_Msk                   /*!<Trigger DMA request enable */
7038 
 
7039 
/********************  Bit definition for TIM_SR register  ********************/
7040 
#define TIM_SR_UIF_Pos                      (0U)                              
50 mjames 7041 
#define TIM_SR_UIF_Msk                      (0x1UL << TIM_SR_UIF_Pos)           /*!< 0x00000001 */
30 mjames 7042 
#define TIM_SR_UIF                          TIM_SR_UIF_Msk                     /*!<Update interrupt Flag */
7043 
#define TIM_SR_CC1IF_Pos                    (1U)                              
50 mjames 7044 
#define TIM_SR_CC1IF_Msk                    (0x1UL << TIM_SR_CC1IF_Pos)         /*!< 0x00000002 */
30 mjames 7045 
#define TIM_SR_CC1IF                        TIM_SR_CC1IF_Msk                   /*!<Capture/Compare 1 interrupt Flag */
7046 
#define TIM_SR_CC2IF_Pos                    (2U)                              
50 mjames 7047 
#define TIM_SR_CC2IF_Msk                    (0x1UL << TIM_SR_CC2IF_Pos)         /*!< 0x00000004 */
30 mjames 7048 
#define TIM_SR_CC2IF                        TIM_SR_CC2IF_Msk                   /*!<Capture/Compare 2 interrupt Flag */
7049 
#define TIM_SR_CC3IF_Pos                    (3U)                              
50 mjames 7050 
#define TIM_SR_CC3IF_Msk                    (0x1UL << TIM_SR_CC3IF_Pos)         /*!< 0x00000008 */
30 mjames 7051 
#define TIM_SR_CC3IF                        TIM_SR_CC3IF_Msk                   /*!<Capture/Compare 3 interrupt Flag */
7052 
#define TIM_SR_CC4IF_Pos                    (4U)                              
50 mjames 7053 
#define TIM_SR_CC4IF_Msk                    (0x1UL << TIM_SR_CC4IF_Pos)         /*!< 0x00000010 */
30 mjames 7054 
#define TIM_SR_CC4IF                        TIM_SR_CC4IF_Msk                   /*!<Capture/Compare 4 interrupt Flag */
7055 
#define TIM_SR_TIF_Pos                      (6U)                              
50 mjames 7056 
#define TIM_SR_TIF_Msk                      (0x1UL << TIM_SR_TIF_Pos)           /*!< 0x00000040 */
30 mjames 7057 
#define TIM_SR_TIF                          TIM_SR_TIF_Msk                     /*!<Trigger interrupt Flag */
7058 
#define TIM_SR_CC1OF_Pos                    (9U)                              
50 mjames 7059 
#define TIM_SR_CC1OF_Msk                    (0x1UL << TIM_SR_CC1OF_Pos)         /*!< 0x00000200 */
30 mjames 7060 
#define TIM_SR_CC1OF                        TIM_SR_CC1OF_Msk                   /*!<Capture/Compare 1 Overcapture Flag */
7061 
#define TIM_SR_CC2OF_Pos                    (10U)                              
50 mjames 7062 
#define TIM_SR_CC2OF_Msk                    (0x1UL << TIM_SR_CC2OF_Pos)         /*!< 0x00000400 */
30 mjames 7063 
#define TIM_SR_CC2OF                        TIM_SR_CC2OF_Msk                   /*!<Capture/Compare 2 Overcapture Flag */
7064 
#define TIM_SR_CC3OF_Pos                    (11U)                              
50 mjames 7065 
#define TIM_SR_CC3OF_Msk                    (0x1UL << TIM_SR_CC3OF_Pos)         /*!< 0x00000800 */
30 mjames 7066 
#define TIM_SR_CC3OF                        TIM_SR_CC3OF_Msk                   /*!<Capture/Compare 3 Overcapture Flag */
7067 
#define TIM_SR_CC4OF_Pos                    (12U)                              
50 mjames 7068 
#define TIM_SR_CC4OF_Msk                    (0x1UL << TIM_SR_CC4OF_Pos)         /*!< 0x00001000 */
30 mjames 7069 
#define TIM_SR_CC4OF                        TIM_SR_CC4OF_Msk                   /*!<Capture/Compare 4 Overcapture Flag */
7070 
 
7071 
/*******************  Bit definition for TIM_EGR register  ********************/
7072 
#define TIM_EGR_UG_Pos                      (0U)                              
50 mjames 7073 
#define TIM_EGR_UG_Msk                      (0x1UL << TIM_EGR_UG_Pos)           /*!< 0x00000001 */
30 mjames 7074 
#define TIM_EGR_UG                          TIM_EGR_UG_Msk                     /*!<Update Generation */
7075 
#define TIM_EGR_CC1G_Pos                    (1U)                              
50 mjames 7076 
#define TIM_EGR_CC1G_Msk                    (0x1UL << TIM_EGR_CC1G_Pos)         /*!< 0x00000002 */
30 mjames 7077 
#define TIM_EGR_CC1G                        TIM_EGR_CC1G_Msk                   /*!<Capture/Compare 1 Generation */
7078 
#define TIM_EGR_CC2G_Pos                    (2U)                              
50 mjames 7079 
#define TIM_EGR_CC2G_Msk                    (0x1UL << TIM_EGR_CC2G_Pos)         /*!< 0x00000004 */
30 mjames 7080 
#define TIM_EGR_CC2G                        TIM_EGR_CC2G_Msk                   /*!<Capture/Compare 2 Generation */
7081 
#define TIM_EGR_CC3G_Pos                    (3U)                              
50 mjames 7082 
#define TIM_EGR_CC3G_Msk                    (0x1UL << TIM_EGR_CC3G_Pos)         /*!< 0x00000008 */
30 mjames 7083 
#define TIM_EGR_CC3G                        TIM_EGR_CC3G_Msk                   /*!<Capture/Compare 3 Generation */
7084 
#define TIM_EGR_CC4G_Pos                    (4U)                              
50 mjames 7085 
#define TIM_EGR_CC4G_Msk                    (0x1UL << TIM_EGR_CC4G_Pos)         /*!< 0x00000010 */
30 mjames 7086 
#define TIM_EGR_CC4G                        TIM_EGR_CC4G_Msk                   /*!<Capture/Compare 4 Generation */
7087 
#define TIM_EGR_TG_Pos                      (6U)                              
50 mjames 7088 
#define TIM_EGR_TG_Msk                      (0x1UL << TIM_EGR_TG_Pos)           /*!< 0x00000040 */
30 mjames 7089 
#define TIM_EGR_TG                          TIM_EGR_TG_Msk                     /*!<Trigger Generation */
7090 
 
7091 
/******************  Bit definition for TIM_CCMR1 register  *******************/
7092 
#define TIM_CCMR1_CC1S_Pos                  (0U)                              
50 mjames 7093 
#define TIM_CCMR1_CC1S_Msk                  (0x3UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000003 */
30 mjames 7094 
#define TIM_CCMR1_CC1S                      TIM_CCMR1_CC1S_Msk                 /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
50 mjames 7095 
#define TIM_CCMR1_CC1S_0                    (0x1UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000001 */
7096 
#define TIM_CCMR1_CC1S_1                    (0x2UL << TIM_CCMR1_CC1S_Pos)       /*!< 0x00000002 */
30 mjames 7097 
 
7098 
#define TIM_CCMR1_OC1FE_Pos                 (2U)                              
50 mjames 7099 
#define TIM_CCMR1_OC1FE_Msk                 (0x1UL << TIM_CCMR1_OC1FE_Pos)      /*!< 0x00000004 */
30 mjames 7100 
#define TIM_CCMR1_OC1FE                     TIM_CCMR1_OC1FE_Msk                /*!<Output Compare 1 Fast enable */
7101 
#define TIM_CCMR1_OC1PE_Pos                 (3U)                              
50 mjames 7102 
#define TIM_CCMR1_OC1PE_Msk                 (0x1UL << TIM_CCMR1_OC1PE_Pos)      /*!< 0x00000008 */
30 mjames 7103 
#define TIM_CCMR1_OC1PE                     TIM_CCMR1_OC1PE_Msk                /*!<Output Compare 1 Preload enable */
7104 
 
7105 
#define TIM_CCMR1_OC1M_Pos                  (4U)                              
50 mjames 7106 
#define TIM_CCMR1_OC1M_Msk                  (0x7UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000070 */
30 mjames 7107 
#define TIM_CCMR1_OC1M                      TIM_CCMR1_OC1M_Msk                 /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
50 mjames 7108 
#define TIM_CCMR1_OC1M_0                    (0x1UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000010 */
7109 
#define TIM_CCMR1_OC1M_1                    (0x2UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000020 */
7110 
#define TIM_CCMR1_OC1M_2                    (0x4UL << TIM_CCMR1_OC1M_Pos)       /*!< 0x00000040 */
30 mjames 7111 
 
7112 
#define TIM_CCMR1_OC1CE_Pos                 (7U)                              
50 mjames 7113 
#define TIM_CCMR1_OC1CE_Msk                 (0x1UL << TIM_CCMR1_OC1CE_Pos)      /*!< 0x00000080 */
30 mjames 7114 
#define TIM_CCMR1_OC1CE                     TIM_CCMR1_OC1CE_Msk                /*!<Output Compare 1Clear Enable */
7115 
 
7116 
#define TIM_CCMR1_CC2S_Pos                  (8U)                              
50 mjames 7117 
#define TIM_CCMR1_CC2S_Msk                  (0x3UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000300 */
30 mjames 7118 
#define TIM_CCMR1_CC2S                      TIM_CCMR1_CC2S_Msk                 /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
50 mjames 7119 
#define TIM_CCMR1_CC2S_0                    (0x1UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000100 */
7120 
#define TIM_CCMR1_CC2S_1                    (0x2UL << TIM_CCMR1_CC2S_Pos)       /*!< 0x00000200 */
30 mjames 7121 
 
7122 
#define TIM_CCMR1_OC2FE_Pos                 (10U)                              
50 mjames 7123 
#define TIM_CCMR1_OC2FE_Msk                 (0x1UL << TIM_CCMR1_OC2FE_Pos)      /*!< 0x00000400 */
30 mjames 7124 
#define TIM_CCMR1_OC2FE                     TIM_CCMR1_OC2FE_Msk                /*!<Output Compare 2 Fast enable */
7125 
#define TIM_CCMR1_OC2PE_Pos                 (11U)                              
50 mjames 7126 
#define TIM_CCMR1_OC2PE_Msk                 (0x1UL << TIM_CCMR1_OC2PE_Pos)      /*!< 0x00000800 */
30 mjames 7127 
#define TIM_CCMR1_OC2PE                     TIM_CCMR1_OC2PE_Msk                /*!<Output Compare 2 Preload enable */
7128 
 
7129 
#define TIM_CCMR1_OC2M_Pos                  (12U)                              
50 mjames 7130 
#define TIM_CCMR1_OC2M_Msk                  (0x7UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00007000 */
30 mjames 7131 
#define TIM_CCMR1_OC2M                      TIM_CCMR1_OC2M_Msk                 /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
50 mjames 7132 
#define TIM_CCMR1_OC2M_0                    (0x1UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00001000 */
7133 
#define TIM_CCMR1_OC2M_1                    (0x2UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00002000 */
7134 
#define TIM_CCMR1_OC2M_2                    (0x4UL << TIM_CCMR1_OC2M_Pos)       /*!< 0x00004000 */
30 mjames 7135 
 
7136 
#define TIM_CCMR1_OC2CE_Pos                 (15U)                              
50 mjames 7137 
#define TIM_CCMR1_OC2CE_Msk                 (0x1UL << TIM_CCMR1_OC2CE_Pos)      /*!< 0x00008000 */
30 mjames 7138 
#define TIM_CCMR1_OC2CE                     TIM_CCMR1_OC2CE_Msk                /*!<Output Compare 2 Clear Enable */
7139 
 
7140 
/*----------------------------------------------------------------------------*/
7141 
 
7142 
#define TIM_CCMR1_IC1PSC_Pos                (2U)                              
50 mjames 7143 
#define TIM_CCMR1_IC1PSC_Msk                (0x3UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x0000000C */
30 mjames 7144 
#define TIM_CCMR1_IC1PSC                    TIM_CCMR1_IC1PSC_Msk               /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
50 mjames 7145 
#define TIM_CCMR1_IC1PSC_0                  (0x1UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000004 */
7146 
#define TIM_CCMR1_IC1PSC_1                  (0x2UL << TIM_CCMR1_IC1PSC_Pos)     /*!< 0x00000008 */
30 mjames 7147 
 
7148 
#define TIM_CCMR1_IC1F_Pos                  (4U)                              
50 mjames 7149 
#define TIM_CCMR1_IC1F_Msk                  (0xFUL << TIM_CCMR1_IC1F_Pos)       /*!< 0x000000F0 */
30 mjames 7150 
#define TIM_CCMR1_IC1F                      TIM_CCMR1_IC1F_Msk                 /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
50 mjames 7151 
#define TIM_CCMR1_IC1F_0                    (0x1UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000010 */
7152 
#define TIM_CCMR1_IC1F_1                    (0x2UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000020 */
7153 
#define TIM_CCMR1_IC1F_2                    (0x4UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000040 */
7154 
#define TIM_CCMR1_IC1F_3                    (0x8UL << TIM_CCMR1_IC1F_Pos)       /*!< 0x00000080 */
30 mjames 7155 
 
7156 
#define TIM_CCMR1_IC2PSC_Pos                (10U)                              
50 mjames 7157 
#define TIM_CCMR1_IC2PSC_Msk                (0x3UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000C00 */
30 mjames 7158 
#define TIM_CCMR1_IC2PSC                    TIM_CCMR1_IC2PSC_Msk               /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
50 mjames 7159 
#define TIM_CCMR1_IC2PSC_0                  (0x1UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000400 */
7160 
#define TIM_CCMR1_IC2PSC_1                  (0x2UL << TIM_CCMR1_IC2PSC_Pos)     /*!< 0x00000800 */
30 mjames 7161 
 
7162 
#define TIM_CCMR1_IC2F_Pos                  (12U)                              
50 mjames 7163 
#define TIM_CCMR1_IC2F_Msk                  (0xFUL << TIM_CCMR1_IC2F_Pos)       /*!< 0x0000F000 */
30 mjames 7164 
#define TIM_CCMR1_IC2F                      TIM_CCMR1_IC2F_Msk                 /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
50 mjames 7165 
#define TIM_CCMR1_IC2F_0                    (0x1UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00001000 */
7166 
#define TIM_CCMR1_IC2F_1                    (0x2UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00002000 */
7167 
#define TIM_CCMR1_IC2F_2                    (0x4UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00004000 */
7168 
#define TIM_CCMR1_IC2F_3                    (0x8UL << TIM_CCMR1_IC2F_Pos)       /*!< 0x00008000 */
30 mjames 7169 
 
7170 
/******************  Bit definition for TIM_CCMR2 register  *******************/
7171 
#define TIM_CCMR2_CC3S_Pos                  (0U)                              
50 mjames 7172 
#define TIM_CCMR2_CC3S_Msk                  (0x3UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000003 */
30 mjames 7173 
#define TIM_CCMR2_CC3S                      TIM_CCMR2_CC3S_Msk                 /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
50 mjames 7174 
#define TIM_CCMR2_CC3S_0                    (0x1UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000001 */
7175 
#define TIM_CCMR2_CC3S_1                    (0x2UL << TIM_CCMR2_CC3S_Pos)       /*!< 0x00000002 */
30 mjames 7176 
 
7177 
#define TIM_CCMR2_OC3FE_Pos                 (2U)                              
50 mjames 7178 
#define TIM_CCMR2_OC3FE_Msk                 (0x1UL << TIM_CCMR2_OC3FE_Pos)      /*!< 0x00000004 */
30 mjames 7179 
#define TIM_CCMR2_OC3FE                     TIM_CCMR2_OC3FE_Msk                /*!<Output Compare 3 Fast enable */
7180 
#define TIM_CCMR2_OC3PE_Pos                 (3U)                              
50 mjames 7181 
#define TIM_CCMR2_OC3PE_Msk                 (0x1UL << TIM_CCMR2_OC3PE_Pos)      /*!< 0x00000008 */
30 mjames 7182 
#define TIM_CCMR2_OC3PE                     TIM_CCMR2_OC3PE_Msk                /*!<Output Compare 3 Preload enable */
7183 
 
7184 
#define TIM_CCMR2_OC3M_Pos                  (4U)                              
50 mjames 7185 
#define TIM_CCMR2_OC3M_Msk                  (0x7UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000070 */
30 mjames 7186 
#define TIM_CCMR2_OC3M                      TIM_CCMR2_OC3M_Msk                 /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
50 mjames 7187 
#define TIM_CCMR2_OC3M_0                    (0x1UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000010 */
7188 
#define TIM_CCMR2_OC3M_1                    (0x2UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000020 */
7189 
#define TIM_CCMR2_OC3M_2                    (0x4UL << TIM_CCMR2_OC3M_Pos)       /*!< 0x00000040 */
30 mjames 7190 
 
7191 
#define TIM_CCMR2_OC3CE_Pos                 (7U)                              
50 mjames 7192 
#define TIM_CCMR2_OC3CE_Msk                 (0x1UL << TIM_CCMR2_OC3CE_Pos)      /*!< 0x00000080 */
30 mjames 7193 
#define TIM_CCMR2_OC3CE                     TIM_CCMR2_OC3CE_Msk                /*!<Output Compare 3 Clear Enable */
7194 
 
7195 
#define TIM_CCMR2_CC4S_Pos                  (8U)                              
50 mjames 7196 
#define TIM_CCMR2_CC4S_Msk                  (0x3UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000300 */
30 mjames 7197 
#define TIM_CCMR2_CC4S                      TIM_CCMR2_CC4S_Msk                 /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
50 mjames 7198 
#define TIM_CCMR2_CC4S_0                    (0x1UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000100 */
7199 
#define TIM_CCMR2_CC4S_1                    (0x2UL << TIM_CCMR2_CC4S_Pos)       /*!< 0x00000200 */
30 mjames 7200 
 
7201 
#define TIM_CCMR2_OC4FE_Pos                 (10U)                              
50 mjames 7202 
#define TIM_CCMR2_OC4FE_Msk                 (0x1UL << TIM_CCMR2_OC4FE_Pos)      /*!< 0x00000400 */
30 mjames 7203 
#define TIM_CCMR2_OC4FE                     TIM_CCMR2_OC4FE_Msk                /*!<Output Compare 4 Fast enable */
7204 
#define TIM_CCMR2_OC4PE_Pos                 (11U)                              
50 mjames 7205 
#define TIM_CCMR2_OC4PE_Msk                 (0x1UL << TIM_CCMR2_OC4PE_Pos)      /*!< 0x00000800 */
30 mjames 7206 
#define TIM_CCMR2_OC4PE                     TIM_CCMR2_OC4PE_Msk                /*!<Output Compare 4 Preload enable */
7207 
 
7208 
#define TIM_CCMR2_OC4M_Pos                  (12U)                              
50 mjames 7209 
#define TIM_CCMR2_OC4M_Msk                  (0x7UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00007000 */
30 mjames 7210 
#define TIM_CCMR2_OC4M                      TIM_CCMR2_OC4M_Msk                 /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
50 mjames 7211 
#define TIM_CCMR2_OC4M_0                    (0x1UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00001000 */
7212 
#define TIM_CCMR2_OC4M_1                    (0x2UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00002000 */
7213 
#define TIM_CCMR2_OC4M_2                    (0x4UL << TIM_CCMR2_OC4M_Pos)       /*!< 0x00004000 */
30 mjames 7214 
 
7215 
#define TIM_CCMR2_OC4CE_Pos                 (15U)                              
50 mjames 7216 
#define TIM_CCMR2_OC4CE_Msk                 (0x1UL << TIM_CCMR2_OC4CE_Pos)      /*!< 0x00008000 */
30 mjames 7217 
#define TIM_CCMR2_OC4CE                     TIM_CCMR2_OC4CE_Msk                /*!<Output Compare 4 Clear Enable */
7218 
 
7219 
/*----------------------------------------------------------------------------*/
7220 
 
7221 
#define TIM_CCMR2_IC3PSC_Pos                (2U)                              
50 mjames 7222 
#define TIM_CCMR2_IC3PSC_Msk                (0x3UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x0000000C */
30 mjames 7223 
#define TIM_CCMR2_IC3PSC                    TIM_CCMR2_IC3PSC_Msk               /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
50 mjames 7224 
#define TIM_CCMR2_IC3PSC_0                  (0x1UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000004 */
7225 
#define TIM_CCMR2_IC3PSC_1                  (0x2UL << TIM_CCMR2_IC3PSC_Pos)     /*!< 0x00000008 */
30 mjames 7226 
 
7227 
#define TIM_CCMR2_IC3F_Pos                  (4U)                              
50 mjames 7228 
#define TIM_CCMR2_IC3F_Msk                  (0xFUL << TIM_CCMR2_IC3F_Pos)       /*!< 0x000000F0 */
30 mjames 7229 
#define TIM_CCMR2_IC3F                      TIM_CCMR2_IC3F_Msk                 /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
50 mjames 7230 
#define TIM_CCMR2_IC3F_0                    (0x1UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000010 */
7231 
#define TIM_CCMR2_IC3F_1                    (0x2UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000020 */
7232 
#define TIM_CCMR2_IC3F_2                    (0x4UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000040 */
7233 
#define TIM_CCMR2_IC3F_3                    (0x8UL << TIM_CCMR2_IC3F_Pos)       /*!< 0x00000080 */
30 mjames 7234 
 
7235 
#define TIM_CCMR2_IC4PSC_Pos                (10U)                              
50 mjames 7236 
#define TIM_CCMR2_IC4PSC_Msk                (0x3UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000C00 */
30 mjames 7237 
#define TIM_CCMR2_IC4PSC                    TIM_CCMR2_IC4PSC_Msk               /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
50 mjames 7238 
#define TIM_CCMR2_IC4PSC_0                  (0x1UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000400 */
7239 
#define TIM_CCMR2_IC4PSC_1                  (0x2UL << TIM_CCMR2_IC4PSC_Pos)     /*!< 0x00000800 */
30 mjames 7240 
 
7241 
#define TIM_CCMR2_IC4F_Pos                  (12U)                              
50 mjames 7242 
#define TIM_CCMR2_IC4F_Msk                  (0xFUL << TIM_CCMR2_IC4F_Pos)       /*!< 0x0000F000 */
30 mjames 7243 
#define TIM_CCMR2_IC4F                      TIM_CCMR2_IC4F_Msk                 /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
50 mjames 7244 
#define TIM_CCMR2_IC4F_0                    (0x1UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00001000 */
7245 
#define TIM_CCMR2_IC4F_1                    (0x2UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00002000 */
7246 
#define TIM_CCMR2_IC4F_2                    (0x4UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00004000 */
7247 
#define TIM_CCMR2_IC4F_3                    (0x8UL << TIM_CCMR2_IC4F_Pos)       /*!< 0x00008000 */
30 mjames 7248 
 
7249 
/*******************  Bit definition for TIM_CCER register  *******************/
7250 
#define TIM_CCER_CC1E_Pos                   (0U)                              
50 mjames 7251 
#define TIM_CCER_CC1E_Msk                   (0x1UL << TIM_CCER_CC1E_Pos)        /*!< 0x00000001 */
30 mjames 7252 
#define TIM_CCER_CC1E                       TIM_CCER_CC1E_Msk                  /*!<Capture/Compare 1 output enable */
7253 
#define TIM_CCER_CC1P_Pos                   (1U)                              
50 mjames 7254 
#define TIM_CCER_CC1P_Msk                   (0x1UL << TIM_CCER_CC1P_Pos)        /*!< 0x00000002 */
30 mjames 7255 
#define TIM_CCER_CC1P                       TIM_CCER_CC1P_Msk                  /*!<Capture/Compare 1 output Polarity */
7256 
#define TIM_CCER_CC1NP_Pos                  (3U)                              
50 mjames 7257 
#define TIM_CCER_CC1NP_Msk                  (0x1UL << TIM_CCER_CC1NP_Pos)       /*!< 0x00000008 */
30 mjames 7258 
#define TIM_CCER_CC1NP                      TIM_CCER_CC1NP_Msk                 /*!<Capture/Compare 1 Complementary output Polarity */
7259 
#define TIM_CCER_CC2E_Pos                   (4U)                              
50 mjames 7260 
#define TIM_CCER_CC2E_Msk                   (0x1UL << TIM_CCER_CC2E_Pos)        /*!< 0x00000010 */
30 mjames 7261 
#define TIM_CCER_CC2E                       TIM_CCER_CC2E_Msk                  /*!<Capture/Compare 2 output enable */
7262 
#define TIM_CCER_CC2P_Pos                   (5U)                              
50 mjames 7263 
#define TIM_CCER_CC2P_Msk                   (0x1UL << TIM_CCER_CC2P_Pos)        /*!< 0x00000020 */
30 mjames 7264 
#define TIM_CCER_CC2P                       TIM_CCER_CC2P_Msk                  /*!<Capture/Compare 2 output Polarity */
7265 
#define TIM_CCER_CC2NP_Pos                  (7U)                              
50 mjames 7266 
#define TIM_CCER_CC2NP_Msk                  (0x1UL << TIM_CCER_CC2NP_Pos)       /*!< 0x00000080 */
30 mjames 7267 
#define TIM_CCER_CC2NP                      TIM_CCER_CC2NP_Msk                 /*!<Capture/Compare 2 Complementary output Polarity */
7268 
#define TIM_CCER_CC3E_Pos                   (8U)                              
50 mjames 7269 
#define TIM_CCER_CC3E_Msk                   (0x1UL << TIM_CCER_CC3E_Pos)        /*!< 0x00000100 */
30 mjames 7270 
#define TIM_CCER_CC3E                       TIM_CCER_CC3E_Msk                  /*!<Capture/Compare 3 output enable */
7271 
#define TIM_CCER_CC3P_Pos                   (9U)                              
50 mjames 7272 
#define TIM_CCER_CC3P_Msk                   (0x1UL << TIM_CCER_CC3P_Pos)        /*!< 0x00000200 */
30 mjames 7273 
#define TIM_CCER_CC3P                       TIM_CCER_CC3P_Msk                  /*!<Capture/Compare 3 output Polarity */
7274 
#define TIM_CCER_CC3NP_Pos                  (11U)                              
50 mjames 7275 
#define TIM_CCER_CC3NP_Msk                  (0x1UL << TIM_CCER_CC3NP_Pos)       /*!< 0x00000800 */
30 mjames 7276 
#define TIM_CCER_CC3NP                      TIM_CCER_CC3NP_Msk                 /*!<Capture/Compare 3 Complementary output Polarity */
7277 
#define TIM_CCER_CC4E_Pos                   (12U)                              
50 mjames 7278 
#define TIM_CCER_CC4E_Msk                   (0x1UL << TIM_CCER_CC4E_Pos)        /*!< 0x00001000 */
30 mjames 7279 
#define TIM_CCER_CC4E                       TIM_CCER_CC4E_Msk                  /*!<Capture/Compare 4 output enable */
7280 
#define TIM_CCER_CC4P_Pos                   (13U)                              
50 mjames 7281 
#define TIM_CCER_CC4P_Msk                   (0x1UL << TIM_CCER_CC4P_Pos)        /*!< 0x00002000 */
30 mjames 7282 
#define TIM_CCER_CC4P                       TIM_CCER_CC4P_Msk                  /*!<Capture/Compare 4 output Polarity */
7283 
#define TIM_CCER_CC4NP_Pos                  (15U)                              
50 mjames 7284 
#define TIM_CCER_CC4NP_Msk                  (0x1UL << TIM_CCER_CC4NP_Pos)       /*!< 0x00008000 */
30 mjames 7285 
#define TIM_CCER_CC4NP                      TIM_CCER_CC4NP_Msk                 /*!<Capture/Compare 4 Complementary output Polarity */
7286 
 
7287 
/*******************  Bit definition for TIM_CNT register  ********************/
7288 
#define TIM_CNT_CNT_Pos                     (0U)                              
50 mjames 7289 
#define TIM_CNT_CNT_Msk                     (0xFFFFFFFFUL << TIM_CNT_CNT_Pos)   /*!< 0xFFFFFFFF */
30 mjames 7290 
#define TIM_CNT_CNT                         TIM_CNT_CNT_Msk                    /*!<Counter Value */
7291 
 
7292 
/*******************  Bit definition for TIM_PSC register  ********************/
7293 
#define TIM_PSC_PSC_Pos                     (0U)                              
50 mjames 7294 
#define TIM_PSC_PSC_Msk                     (0xFFFFUL << TIM_PSC_PSC_Pos)       /*!< 0x0000FFFF */
30 mjames 7295 
#define TIM_PSC_PSC                         TIM_PSC_PSC_Msk                    /*!<Prescaler Value */
7296 
 
7297 
/*******************  Bit definition for TIM_ARR register  ********************/
7298 
#define TIM_ARR_ARR_Pos                     (0U)                              
50 mjames 7299 
#define TIM_ARR_ARR_Msk                     (0xFFFFFFFFUL << TIM_ARR_ARR_Pos)   /*!< 0xFFFFFFFF */
30 mjames 7300 
#define TIM_ARR_ARR                         TIM_ARR_ARR_Msk                    /*!<actual auto-reload Value */
7301 
 
7302 
/*******************  Bit definition for TIM_CCR1 register  *******************/
7303 
#define TIM_CCR1_CCR1_Pos                   (0U)                              
50 mjames 7304 
#define TIM_CCR1_CCR1_Msk                   (0xFFFFUL << TIM_CCR1_CCR1_Pos)     /*!< 0x0000FFFF */
30 mjames 7305 
#define TIM_CCR1_CCR1                       TIM_CCR1_CCR1_Msk                  /*!<Capture/Compare 1 Value */
7306 
 
7307 
/*******************  Bit definition for TIM_CCR2 register  *******************/
7308 
#define TIM_CCR2_CCR2_Pos                   (0U)                              
50 mjames 7309 
#define TIM_CCR2_CCR2_Msk                   (0xFFFFUL << TIM_CCR2_CCR2_Pos)     /*!< 0x0000FFFF */
30 mjames 7310 
#define TIM_CCR2_CCR2                       TIM_CCR2_CCR2_Msk                  /*!<Capture/Compare 2 Value */
7311 
 
7312 
/*******************  Bit definition for TIM_CCR3 register  *******************/
7313 
#define TIM_CCR3_CCR3_Pos                   (0U)                              
50 mjames 7314 
#define TIM_CCR3_CCR3_Msk                   (0xFFFFUL << TIM_CCR3_CCR3_Pos)     /*!< 0x0000FFFF */
30 mjames 7315 
#define TIM_CCR3_CCR3                       TIM_CCR3_CCR3_Msk                  /*!<Capture/Compare 3 Value */
7316 
 
7317 
/*******************  Bit definition for TIM_CCR4 register  *******************/
7318 
#define TIM_CCR4_CCR4_Pos                   (0U)                              
50 mjames 7319 
#define TIM_CCR4_CCR4_Msk                   (0xFFFFUL << TIM_CCR4_CCR4_Pos)     /*!< 0x0000FFFF */
30 mjames 7320 
#define TIM_CCR4_CCR4                       TIM_CCR4_CCR4_Msk                  /*!<Capture/Compare 4 Value */
7321 
 
7322 
/*******************  Bit definition for TIM_DCR register  ********************/
7323 
#define TIM_DCR_DBA_Pos                     (0U)                              
50 mjames 7324 
#define TIM_DCR_DBA_Msk                     (0x1FUL << TIM_DCR_DBA_Pos)         /*!< 0x0000001F */
30 mjames 7325 
#define TIM_DCR_DBA                         TIM_DCR_DBA_Msk                    /*!<DBA[4:0] bits (DMA Base Address) */
50 mjames 7326 
#define TIM_DCR_DBA_0                       (0x01UL << TIM_DCR_DBA_Pos)         /*!< 0x00000001 */
7327 
#define TIM_DCR_DBA_1                       (0x02UL << TIM_DCR_DBA_Pos)         /*!< 0x00000002 */
7328 
#define TIM_DCR_DBA_2                       (0x04UL << TIM_DCR_DBA_Pos)         /*!< 0x00000004 */
7329 
#define TIM_DCR_DBA_3                       (0x08UL << TIM_DCR_DBA_Pos)         /*!< 0x00000008 */
7330 
#define TIM_DCR_DBA_4                       (0x10UL << TIM_DCR_DBA_Pos)         /*!< 0x00000010 */
30 mjames 7331 
 
7332 
#define TIM_DCR_DBL_Pos                     (8U)                              
50 mjames 7333 
#define TIM_DCR_DBL_Msk                     (0x1FUL << TIM_DCR_DBL_Pos)         /*!< 0x00001F00 */
30 mjames 7334 
#define TIM_DCR_DBL                         TIM_DCR_DBL_Msk                    /*!<DBL[4:0] bits (DMA Burst Length) */
50 mjames 7335 
#define TIM_DCR_DBL_0                       (0x01UL << TIM_DCR_DBL_Pos)         /*!< 0x00000100 */
7336 
#define TIM_DCR_DBL_1                       (0x02UL << TIM_DCR_DBL_Pos)         /*!< 0x00000200 */
7337 
#define TIM_DCR_DBL_2                       (0x04UL << TIM_DCR_DBL_Pos)         /*!< 0x00000400 */
7338 
#define TIM_DCR_DBL_3                       (0x08UL << TIM_DCR_DBL_Pos)         /*!< 0x00000800 */
7339 
#define TIM_DCR_DBL_4                       (0x10UL << TIM_DCR_DBL_Pos)         /*!< 0x00001000 */
30 mjames 7340 
 
7341 
/*******************  Bit definition for TIM_DMAR register  *******************/
7342 
#define TIM_DMAR_DMAB_Pos                   (0U)                              
50 mjames 7343 
#define TIM_DMAR_DMAB_Msk                   (0xFFFFUL << TIM_DMAR_DMAB_Pos)     /*!< 0x0000FFFF */
30 mjames 7344 
#define TIM_DMAR_DMAB                       TIM_DMAR_DMAB_Msk                  /*!<DMA register for burst accesses */
7345 
 
7346 
/*******************  Bit definition for TIM_OR register  *********************/
7347 
#define TIM_OR_TI1RMP_Pos                   (0U)                              
50 mjames 7348 
#define TIM_OR_TI1RMP_Msk                   (0x3UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000003 */
30 mjames 7349 
#define TIM_OR_TI1RMP                       TIM_OR_TI1RMP_Msk                  /*!<TI1_RMP[1:0] bits (TIM Input 1 remap) */
50 mjames 7350 
#define TIM_OR_TI1RMP_0                     (0x1UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000001 */
7351 
#define TIM_OR_TI1RMP_1                     (0x2UL << TIM_OR_TI1RMP_Pos)        /*!< 0x00000002 */
30 mjames 7352 
 
7353 
#define TIM_OR_ETR_RMP_Pos                  (2U)                              
50 mjames 7354 
#define TIM_OR_ETR_RMP_Msk                  (0x1UL << TIM_OR_ETR_RMP_Pos)       /*!< 0x00000004 */
30 mjames 7355 
#define TIM_OR_ETR_RMP                      TIM_OR_ETR_RMP_Msk                 /*!<ETR_RMP bit (TIM10/11 ETR remap)*/
7356 
#define TIM_OR_TI1_RMP_RI_Pos               (3U)                              
50 mjames 7357 
#define TIM_OR_TI1_RMP_RI_Msk               (0x1UL << TIM_OR_TI1_RMP_RI_Pos)    /*!< 0x00000008 */
30 mjames 7358 
#define TIM_OR_TI1_RMP_RI                   TIM_OR_TI1_RMP_RI_Msk              /*!<TI1_RMP_RI bit (TIM10/11 Input 1 remap for Routing interface) */
7359 
 
7360 
/*----------------------------------------------------------------------------*/
7361 
#define TIM9_OR_ITR1_RMP_Pos                (2U)                              
50 mjames 7362 
#define TIM9_OR_ITR1_RMP_Msk                (0x1UL << TIM9_OR_ITR1_RMP_Pos)     /*!< 0x00000004 */
30 mjames 7363 
#define TIM9_OR_ITR1_RMP                    TIM9_OR_ITR1_RMP_Msk               /*!<ITR1_RMP bit (TIM9 Internal trigger 1 remap) */
7364 
 
7365 
/*----------------------------------------------------------------------------*/
7366 
#define TIM2_OR_ITR1_RMP_Pos                (0U)                              
50 mjames 7367 
#define TIM2_OR_ITR1_RMP_Msk                (0x1UL << TIM2_OR_ITR1_RMP_Pos)     /*!< 0x00000001 */
30 mjames 7368 
#define TIM2_OR_ITR1_RMP                    TIM2_OR_ITR1_RMP_Msk               /*!<ITR1_RMP bit (TIM2 Internal trigger 1 remap) */
7369 
 
7370 
/*----------------------------------------------------------------------------*/
7371 
#define TIM3_OR_ITR2_RMP_Pos                (0U)                              
50 mjames 7372 
#define TIM3_OR_ITR2_RMP_Msk                (0x1UL << TIM3_OR_ITR2_RMP_Pos)     /*!< 0x00000001 */
30 mjames 7373 
#define TIM3_OR_ITR2_RMP                    TIM3_OR_ITR2_RMP_Msk               /*!<ITR2_RMP bit (TIM3 Internal trigger 2 remap) */
7374 
 
7375 
/*----------------------------------------------------------------------------*/
7376 
 
7377 
/******************************************************************************/
7378 
/*                                                                            */
7379 
/*      Universal Synchronous Asynchronous Receiver Transmitter (USART)       */
7380 
/*                                                                            */
7381 
/******************************************************************************/
7382 
 
7383 
/*******************  Bit definition for USART_SR register  *******************/
7384 
#define USART_SR_PE_Pos                     (0U)                              
50 mjames 7385 
#define USART_SR_PE_Msk                     (0x1UL << USART_SR_PE_Pos)          /*!< 0x00000001 */
30 mjames 7386 
#define USART_SR_PE                         USART_SR_PE_Msk                    /*!< Parity Error */
7387 
#define USART_SR_FE_Pos                     (1U)                              
50 mjames 7388 
#define USART_SR_FE_Msk                     (0x1UL << USART_SR_FE_Pos)          /*!< 0x00000002 */
30 mjames 7389 
#define USART_SR_FE                         USART_SR_FE_Msk                    /*!< Framing Error */
7390 
#define USART_SR_NE_Pos                     (2U)                              
50 mjames 7391 
#define USART_SR_NE_Msk                     (0x1UL << USART_SR_NE_Pos)          /*!< 0x00000004 */
30 mjames 7392 
#define USART_SR_NE                         USART_SR_NE_Msk                    /*!< Noise Error Flag */
7393 
#define USART_SR_ORE_Pos                    (3U)                              
50 mjames 7394 
#define USART_SR_ORE_Msk                    (0x1UL << USART_SR_ORE_Pos)         /*!< 0x00000008 */
30 mjames 7395 
#define USART_SR_ORE                        USART_SR_ORE_Msk                   /*!< OverRun Error */
7396 
#define USART_SR_IDLE_Pos                   (4U)                              
50 mjames 7397 
#define USART_SR_IDLE_Msk                   (0x1UL << USART_SR_IDLE_Pos)        /*!< 0x00000010 */
30 mjames 7398 
#define USART_SR_IDLE                       USART_SR_IDLE_Msk                  /*!< IDLE line detected */
7399 
#define USART_SR_RXNE_Pos                   (5U)                              
50 mjames 7400 
#define USART_SR_RXNE_Msk                   (0x1UL << USART_SR_RXNE_Pos)        /*!< 0x00000020 */
30 mjames 7401 
#define USART_SR_RXNE                       USART_SR_RXNE_Msk                  /*!< Read Data Register Not Empty */
7402 
#define USART_SR_TC_Pos                     (6U)                              
50 mjames 7403 
#define USART_SR_TC_Msk                     (0x1UL << USART_SR_TC_Pos)          /*!< 0x00000040 */
30 mjames 7404 
#define USART_SR_TC                         USART_SR_TC_Msk                    /*!< Transmission Complete */
7405 
#define USART_SR_TXE_Pos                    (7U)                              
50 mjames 7406 
#define USART_SR_TXE_Msk                    (0x1UL << USART_SR_TXE_Pos)         /*!< 0x00000080 */
30 mjames 7407 
#define USART_SR_TXE                        USART_SR_TXE_Msk                   /*!< Transmit Data Register Empty */
7408 
#define USART_SR_LBD_Pos                    (8U)                              
50 mjames 7409 
#define USART_SR_LBD_Msk                    (0x1UL << USART_SR_LBD_Pos)         /*!< 0x00000100 */
30 mjames 7410 
#define USART_SR_LBD                        USART_SR_LBD_Msk                   /*!< LIN Break Detection Flag */
7411 
#define USART_SR_CTS_Pos                    (9U)                              
50 mjames 7412 
#define USART_SR_CTS_Msk                    (0x1UL << USART_SR_CTS_Pos)         /*!< 0x00000200 */
30 mjames 7413 
#define USART_SR_CTS                        USART_SR_CTS_Msk                   /*!< CTS Flag */
7414 
 
7415 
/*******************  Bit definition for USART_DR register  *******************/
7416 
#define USART_DR_DR_Pos                     (0U)                              
50 mjames 7417 
#define USART_DR_DR_Msk                     (0x1FFUL << USART_DR_DR_Pos)        /*!< 0x000001FF */
30 mjames 7418 
#define USART_DR_DR                         USART_DR_DR_Msk                    /*!< Data value */
7419 
 
7420 
/******************  Bit definition for USART_BRR register  *******************/
7421 
#define USART_BRR_DIV_FRACTION_Pos          (0U)                              
50 mjames 7422 
#define USART_BRR_DIV_FRACTION_Msk          (0xFUL << USART_BRR_DIV_FRACTION_Pos) /*!< 0x0000000F */
30 mjames 7423 
#define USART_BRR_DIV_FRACTION              USART_BRR_DIV_FRACTION_Msk         /*!< Fraction of USARTDIV */
7424 
#define USART_BRR_DIV_MANTISSA_Pos          (4U)                              
50 mjames 7425 
#define USART_BRR_DIV_MANTISSA_Msk          (0xFFFUL << USART_BRR_DIV_MANTISSA_Pos) /*!< 0x0000FFF0 */
30 mjames 7426 
#define USART_BRR_DIV_MANTISSA              USART_BRR_DIV_MANTISSA_Msk         /*!< Mantissa of USARTDIV */
7427 
 
7428 
/******************  Bit definition for USART_CR1 register  *******************/
7429 
#define USART_CR1_SBK_Pos                   (0U)                              
50 mjames 7430 
#define USART_CR1_SBK_Msk                   (0x1UL << USART_CR1_SBK_Pos)        /*!< 0x00000001 */
30 mjames 7431 
#define USART_CR1_SBK                       USART_CR1_SBK_Msk                  /*!< Send Break */
7432 
#define USART_CR1_RWU_Pos                   (1U)                              
50 mjames 7433 
#define USART_CR1_RWU_Msk                   (0x1UL << USART_CR1_RWU_Pos)        /*!< 0x00000002 */
30 mjames 7434 
#define USART_CR1_RWU                       USART_CR1_RWU_Msk                  /*!< Receiver wakeup */
7435 
#define USART_CR1_RE_Pos                    (2U)                              
50 mjames 7436 
#define USART_CR1_RE_Msk                    (0x1UL << USART_CR1_RE_Pos)         /*!< 0x00000004 */
30 mjames 7437 
#define USART_CR1_RE                        USART_CR1_RE_Msk                   /*!< Receiver Enable */
7438 
#define USART_CR1_TE_Pos                    (3U)                              
50 mjames 7439 
#define USART_CR1_TE_Msk                    (0x1UL << USART_CR1_TE_Pos)         /*!< 0x00000008 */
30 mjames 7440 
#define USART_CR1_TE                        USART_CR1_TE_Msk                   /*!< Transmitter Enable */
7441 
#define USART_CR1_IDLEIE_Pos                (4U)                              
50 mjames 7442 
#define USART_CR1_IDLEIE_Msk                (0x1UL << USART_CR1_IDLEIE_Pos)     /*!< 0x00000010 */
30 mjames 7443 
#define USART_CR1_IDLEIE                    USART_CR1_IDLEIE_Msk               /*!< IDLE Interrupt Enable */
7444 
#define USART_CR1_RXNEIE_Pos                (5U)                              
50 mjames 7445 
#define USART_CR1_RXNEIE_Msk                (0x1UL << USART_CR1_RXNEIE_Pos)     /*!< 0x00000020 */
30 mjames 7446 
#define USART_CR1_RXNEIE                    USART_CR1_RXNEIE_Msk               /*!< RXNE Interrupt Enable */
7447 
#define USART_CR1_TCIE_Pos                  (6U)                              
50 mjames 7448 
#define USART_CR1_TCIE_Msk                  (0x1UL << USART_CR1_TCIE_Pos)       /*!< 0x00000040 */
30 mjames 7449 
#define USART_CR1_TCIE                      USART_CR1_TCIE_Msk                 /*!< Transmission Complete Interrupt Enable */
7450 
#define USART_CR1_TXEIE_Pos                 (7U)                              
50 mjames 7451 
#define USART_CR1_TXEIE_Msk                 (0x1UL << USART_CR1_TXEIE_Pos)      /*!< 0x00000080 */
30 mjames 7452 
#define USART_CR1_TXEIE                     USART_CR1_TXEIE_Msk                /*!< PE Interrupt Enable */
7453 
#define USART_CR1_PEIE_Pos                  (8U)                              
50 mjames 7454 
#define USART_CR1_PEIE_Msk                  (0x1UL << USART_CR1_PEIE_Pos)       /*!< 0x00000100 */
30 mjames 7455 
#define USART_CR1_PEIE                      USART_CR1_PEIE_Msk                 /*!< PE Interrupt Enable */
7456 
#define USART_CR1_PS_Pos                    (9U)                              
50 mjames 7457 
#define USART_CR1_PS_Msk                    (0x1UL << USART_CR1_PS_Pos)         /*!< 0x00000200 */
30 mjames 7458 
#define USART_CR1_PS                        USART_CR1_PS_Msk                   /*!< Parity Selection */
7459 
#define USART_CR1_PCE_Pos                   (10U)                              
50 mjames 7460 
#define USART_CR1_PCE_Msk                   (0x1UL << USART_CR1_PCE_Pos)        /*!< 0x00000400 */
30 mjames 7461 
#define USART_CR1_PCE                       USART_CR1_PCE_Msk                  /*!< Parity Control Enable */
7462 
#define USART_CR1_WAKE_Pos                  (11U)                              
50 mjames 7463 
#define USART_CR1_WAKE_Msk                  (0x1UL << USART_CR1_WAKE_Pos)       /*!< 0x00000800 */
30 mjames 7464 
#define USART_CR1_WAKE                      USART_CR1_WAKE_Msk                 /*!< Wakeup method */
7465 
#define USART_CR1_M_Pos                     (12U)                              
50 mjames 7466 
#define USART_CR1_M_Msk                     (0x1UL << USART_CR1_M_Pos)          /*!< 0x00001000 */
30 mjames 7467 
#define USART_CR1_M                         USART_CR1_M_Msk                    /*!< Word length */
7468 
#define USART_CR1_UE_Pos                    (13U)                              
50 mjames 7469 
#define USART_CR1_UE_Msk                    (0x1UL << USART_CR1_UE_Pos)         /*!< 0x00002000 */
30 mjames 7470 
#define USART_CR1_UE                        USART_CR1_UE_Msk                   /*!< USART Enable */
7471 
#define USART_CR1_OVER8_Pos                 (15U)                              
50 mjames 7472 
#define USART_CR1_OVER8_Msk                 (0x1UL << USART_CR1_OVER8_Pos)      /*!< 0x00008000 */
30 mjames 7473 
#define USART_CR1_OVER8                     USART_CR1_OVER8_Msk                /*!< Oversampling by 8-bit mode */
7474 
 
7475 
/******************  Bit definition for USART_CR2 register  *******************/
7476 
#define USART_CR2_ADD_Pos                   (0U)                              
50 mjames 7477 
#define USART_CR2_ADD_Msk                   (0xFUL << USART_CR2_ADD_Pos)        /*!< 0x0000000F */
30 mjames 7478 
#define USART_CR2_ADD                       USART_CR2_ADD_Msk                  /*!< Address of the USART node */
7479 
#define USART_CR2_LBDL_Pos                  (5U)                              
50 mjames 7480 
#define USART_CR2_LBDL_Msk                  (0x1UL << USART_CR2_LBDL_Pos)       /*!< 0x00000020 */
30 mjames 7481 
#define USART_CR2_LBDL                      USART_CR2_LBDL_Msk                 /*!< LIN Break Detection Length */
7482 
#define USART_CR2_LBDIE_Pos                 (6U)                              
50 mjames 7483 
#define USART_CR2_LBDIE_Msk                 (0x1UL << USART_CR2_LBDIE_Pos)      /*!< 0x00000040 */
30 mjames 7484 
#define USART_CR2_LBDIE                     USART_CR2_LBDIE_Msk                /*!< LIN Break Detection Interrupt Enable */
7485 
#define USART_CR2_LBCL_Pos                  (8U)                              
50 mjames 7486 
#define USART_CR2_LBCL_Msk                  (0x1UL << USART_CR2_LBCL_Pos)       /*!< 0x00000100 */
30 mjames 7487 
#define USART_CR2_LBCL                      USART_CR2_LBCL_Msk                 /*!< Last Bit Clock pulse */
7488 
#define USART_CR2_CPHA_Pos                  (9U)                              
50 mjames 7489 
#define USART_CR2_CPHA_Msk                  (0x1UL << USART_CR2_CPHA_Pos)       /*!< 0x00000200 */
30 mjames 7490 
#define USART_CR2_CPHA                      USART_CR2_CPHA_Msk                 /*!< Clock Phase */
7491 
#define USART_CR2_CPOL_Pos                  (10U)                              
50 mjames 7492 
#define USART_CR2_CPOL_Msk                  (0x1UL << USART_CR2_CPOL_Pos)       /*!< 0x00000400 */
30 mjames 7493 
#define USART_CR2_CPOL                      USART_CR2_CPOL_Msk                 /*!< Clock Polarity */
7494 
#define USART_CR2_CLKEN_Pos                 (11U)                              
50 mjames 7495 
#define USART_CR2_CLKEN_Msk                 (0x1UL << USART_CR2_CLKEN_Pos)      /*!< 0x00000800 */
30 mjames 7496 
#define USART_CR2_CLKEN                     USART_CR2_CLKEN_Msk                /*!< Clock Enable */
7497 
 
7498 
#define USART_CR2_STOP_Pos                  (12U)                              
50 mjames 7499 
#define USART_CR2_STOP_Msk                  (0x3UL << USART_CR2_STOP_Pos)       /*!< 0x00003000 */
30 mjames 7500 
#define USART_CR2_STOP                      USART_CR2_STOP_Msk                 /*!< STOP[1:0] bits (STOP bits) */
50 mjames 7501 
#define USART_CR2_STOP_0                    (0x1UL << USART_CR2_STOP_Pos)       /*!< 0x00001000 */
7502 
#define USART_CR2_STOP_1                    (0x2UL << USART_CR2_STOP_Pos)       /*!< 0x00002000 */
30 mjames 7503 
 
7504 
#define USART_CR2_LINEN_Pos                 (14U)                              
50 mjames 7505 
#define USART_CR2_LINEN_Msk                 (0x1UL << USART_CR2_LINEN_Pos)      /*!< 0x00004000 */
30 mjames 7506 
#define USART_CR2_LINEN                     USART_CR2_LINEN_Msk                /*!< LIN mode enable */
7507 
 
7508 
/******************  Bit definition for USART_CR3 register  *******************/
7509 
#define USART_CR3_EIE_Pos                   (0U)                              
50 mjames 7510 
#define USART_CR3_EIE_Msk                   (0x1UL << USART_CR3_EIE_Pos)        /*!< 0x00000001 */
30 mjames 7511 
#define USART_CR3_EIE                       USART_CR3_EIE_Msk                  /*!< Error Interrupt Enable */
7512 
#define USART_CR3_IREN_Pos                  (1U)                              
50 mjames 7513 
#define USART_CR3_IREN_Msk                  (0x1UL << USART_CR3_IREN_Pos)       /*!< 0x00000002 */
30 mjames 7514 
#define USART_CR3_IREN                      USART_CR3_IREN_Msk                 /*!< IrDA mode Enable */
7515 
#define USART_CR3_IRLP_Pos                  (2U)                              
50 mjames 7516 
#define USART_CR3_IRLP_Msk                  (0x1UL << USART_CR3_IRLP_Pos)       /*!< 0x00000004 */
30 mjames 7517 
#define USART_CR3_IRLP                      USART_CR3_IRLP_Msk                 /*!< IrDA Low-Power */
7518 
#define USART_CR3_HDSEL_Pos                 (3U)                              
50 mjames 7519 
#define USART_CR3_HDSEL_Msk                 (0x1UL << USART_CR3_HDSEL_Pos)      /*!< 0x00000008 */
30 mjames 7520 
#define USART_CR3_HDSEL                     USART_CR3_HDSEL_Msk                /*!< Half-Duplex Selection */
7521 
#define USART_CR3_NACK_Pos                  (4U)                              
50 mjames 7522 
#define USART_CR3_NACK_Msk                  (0x1UL << USART_CR3_NACK_Pos)       /*!< 0x00000010 */
30 mjames 7523 
#define USART_CR3_NACK                      USART_CR3_NACK_Msk                 /*!< Smartcard NACK enable */
7524 
#define USART_CR3_SCEN_Pos                  (5U)                              
50 mjames 7525 
#define USART_CR3_SCEN_Msk                  (0x1UL << USART_CR3_SCEN_Pos)       /*!< 0x00000020 */
30 mjames 7526 
#define USART_CR3_SCEN                      USART_CR3_SCEN_Msk                 /*!< Smartcard mode enable */
7527 
#define USART_CR3_DMAR_Pos                  (6U)                              
50 mjames 7528 
#define USART_CR3_DMAR_Msk                  (0x1UL << USART_CR3_DMAR_Pos)       /*!< 0x00000040 */
30 mjames 7529 
#define USART_CR3_DMAR                      USART_CR3_DMAR_Msk                 /*!< DMA Enable Receiver */
7530 
#define USART_CR3_DMAT_Pos                  (7U)                              
50 mjames 7531 
#define USART_CR3_DMAT_Msk                  (0x1UL << USART_CR3_DMAT_Pos)       /*!< 0x00000080 */
30 mjames 7532 
#define USART_CR3_DMAT                      USART_CR3_DMAT_Msk                 /*!< DMA Enable Transmitter */
7533 
#define USART_CR3_RTSE_Pos                  (8U)                              
50 mjames 7534 
#define USART_CR3_RTSE_Msk                  (0x1UL << USART_CR3_RTSE_Pos)       /*!< 0x00000100 */
30 mjames 7535 
#define USART_CR3_RTSE                      USART_CR3_RTSE_Msk                 /*!< RTS Enable */
7536 
#define USART_CR3_CTSE_Pos                  (9U)                              
50 mjames 7537 
#define USART_CR3_CTSE_Msk                  (0x1UL << USART_CR3_CTSE_Pos)       /*!< 0x00000200 */
30 mjames 7538 
#define USART_CR3_CTSE                      USART_CR3_CTSE_Msk                 /*!< CTS Enable */
7539 
#define USART_CR3_CTSIE_Pos                 (10U)                              
50 mjames 7540 
#define USART_CR3_CTSIE_Msk                 (0x1UL << USART_CR3_CTSIE_Pos)      /*!< 0x00000400 */
30 mjames 7541 
#define USART_CR3_CTSIE                     USART_CR3_CTSIE_Msk                /*!< CTS Interrupt Enable */
7542 
#define USART_CR3_ONEBIT_Pos                (11U)                              
50 mjames 7543 
#define USART_CR3_ONEBIT_Msk                (0x1UL << USART_CR3_ONEBIT_Pos)     /*!< 0x00000800 */
30 mjames 7544 
#define USART_CR3_ONEBIT                    USART_CR3_ONEBIT_Msk               /*!< One sample bit method enable */
7545 
 
7546 
/******************  Bit definition for USART_GTPR register  ******************/
7547 
#define USART_GTPR_PSC_Pos                  (0U)                              
50 mjames 7548 
#define USART_GTPR_PSC_Msk                  (0xFFUL << USART_GTPR_PSC_Pos)      /*!< 0x000000FF */
30 mjames 7549 
#define USART_GTPR_PSC                      USART_GTPR_PSC_Msk                 /*!< PSC[7:0] bits (Prescaler value) */
50 mjames 7550 
#define USART_GTPR_PSC_0                    (0x01UL << USART_GTPR_PSC_Pos)      /*!< 0x00000001 */
7551 
#define USART_GTPR_PSC_1                    (0x02UL << USART_GTPR_PSC_Pos)      /*!< 0x00000002 */
7552 
#define USART_GTPR_PSC_2                    (0x04UL << USART_GTPR_PSC_Pos)      /*!< 0x00000004 */
7553 
#define USART_GTPR_PSC_3                    (0x08UL << USART_GTPR_PSC_Pos)      /*!< 0x00000008 */
7554 
#define USART_GTPR_PSC_4                    (0x10UL << USART_GTPR_PSC_Pos)      /*!< 0x00000010 */
7555 
#define USART_GTPR_PSC_5                    (0x20UL << USART_GTPR_PSC_Pos)      /*!< 0x00000020 */
7556 
#define USART_GTPR_PSC_6                    (0x40UL << USART_GTPR_PSC_Pos)      /*!< 0x00000040 */
7557 
#define USART_GTPR_PSC_7                    (0x80UL << USART_GTPR_PSC_Pos)      /*!< 0x00000080 */
30 mjames 7558 
 
7559 
#define USART_GTPR_GT_Pos                   (8U)                              
50 mjames 7560 
#define USART_GTPR_GT_Msk                   (0xFFUL << USART_GTPR_GT_Pos)       /*!< 0x0000FF00 */
30 mjames 7561 
#define USART_GTPR_GT                       USART_GTPR_GT_Msk                  /*!< Guard time value */
7562 
 
7563 
/******************************************************************************/
7564 
/*                                                                            */
7565 
/*                     Universal Serial Bus (USB)                             */
7566 
/*                                                                            */
7567 
/******************************************************************************/
7568 
 
7569 
/*!<Endpoint-specific registers */
7570 
 
7571 
#define  USB_EP0R                              USB_BASE                        /*!< endpoint 0 register address */
7572 
#define  USB_EP1R                             (USB_BASE + 0x00000004U)         /*!< endpoint 1 register address */
7573 
#define  USB_EP2R                             (USB_BASE + 0x00000008U)         /*!< endpoint 2 register address */
7574 
#define  USB_EP3R                             (USB_BASE + 0x0000000CU)         /*!< endpoint 3 register address */
7575 
#define  USB_EP4R                             (USB_BASE + 0x00000010U)         /*!< endpoint 4 register address */
7576 
#define  USB_EP5R                             (USB_BASE + 0x00000014U)         /*!< endpoint 5 register address */
7577 
#define  USB_EP6R                             (USB_BASE + 0x00000018U)         /*!< endpoint 6 register address */
7578 
#define  USB_EP7R                             (USB_BASE + 0x0000001CU)         /*!< endpoint 7 register address */
7579 
 
7580 
/* bit positions */
7581 
#define USB_EP_CTR_RX_Pos                     (15U)                            
50 mjames 7582 
#define USB_EP_CTR_RX_Msk                     (0x1UL << USB_EP_CTR_RX_Pos)      /*!< 0x00008000 */
30 mjames 7583 
#define USB_EP_CTR_RX                         USB_EP_CTR_RX_Msk                /*!<  EndPoint Correct TRansfer RX */
7584 
#define USB_EP_DTOG_RX_Pos                    (14U)                            
50 mjames 7585 
#define USB_EP_DTOG_RX_Msk                    (0x1UL << USB_EP_DTOG_RX_Pos)     /*!< 0x00004000 */
30 mjames 7586 
#define USB_EP_DTOG_RX                        USB_EP_DTOG_RX_Msk               /*!<  EndPoint Data TOGGLE RX */
7587 
#define USB_EPRX_STAT_Pos                     (12U)                            
50 mjames 7588 
#define USB_EPRX_STAT_Msk                     (0x3UL << USB_EPRX_STAT_Pos)      /*!< 0x00003000 */
30 mjames 7589 
#define USB_EPRX_STAT                         USB_EPRX_STAT_Msk                /*!<  EndPoint RX STATus bit field */
7590 
#define USB_EP_SETUP_Pos                      (11U)                            
50 mjames 7591 
#define USB_EP_SETUP_Msk                      (0x1UL << USB_EP_SETUP_Pos)       /*!< 0x00000800 */
30 mjames 7592 
#define USB_EP_SETUP                          USB_EP_SETUP_Msk                 /*!<  EndPoint SETUP */
7593 
#define USB_EP_T_FIELD_Pos                    (9U)                            
50 mjames 7594 
#define USB_EP_T_FIELD_Msk                    (0x3UL << USB_EP_T_FIELD_Pos)     /*!< 0x00000600 */
30 mjames 7595 
#define USB_EP_T_FIELD                        USB_EP_T_FIELD_Msk               /*!<  EndPoint TYPE */
7596 
#define USB_EP_KIND_Pos                       (8U)                            
50 mjames 7597 
#define USB_EP_KIND_Msk                       (0x1UL << USB_EP_KIND_Pos)        /*!< 0x00000100 */
30 mjames 7598 
#define USB_EP_KIND                           USB_EP_KIND_Msk                  /*!<  EndPoint KIND */
7599 
#define USB_EP_CTR_TX_Pos                     (7U)                            
50 mjames 7600 
#define USB_EP_CTR_TX_Msk                     (0x1UL << USB_EP_CTR_TX_Pos)      /*!< 0x00000080 */
30 mjames 7601 
#define USB_EP_CTR_TX                         USB_EP_CTR_TX_Msk                /*!<  EndPoint Correct TRansfer TX */
7602 
#define USB_EP_DTOG_TX_Pos                    (6U)                            
50 mjames 7603 
#define USB_EP_DTOG_TX_Msk                    (0x1UL << USB_EP_DTOG_TX_Pos)     /*!< 0x00000040 */
30 mjames 7604 
#define USB_EP_DTOG_TX                        USB_EP_DTOG_TX_Msk               /*!<  EndPoint Data TOGGLE TX */
7605 
#define USB_EPTX_STAT_Pos                     (4U)                            
50 mjames 7606 
#define USB_EPTX_STAT_Msk                     (0x3UL << USB_EPTX_STAT_Pos)      /*!< 0x00000030 */
30 mjames 7607 
#define USB_EPTX_STAT                         USB_EPTX_STAT_Msk                /*!<  EndPoint TX STATus bit field */
7608 
#define USB_EPADDR_FIELD_Pos                  (0U)                            
50 mjames 7609 
#define USB_EPADDR_FIELD_Msk                  (0xFUL << USB_EPADDR_FIELD_Pos)   /*!< 0x0000000F */
30 mjames 7610 
#define USB_EPADDR_FIELD                      USB_EPADDR_FIELD_Msk             /*!<  EndPoint ADDRess FIELD */
7611 
 
7612 
/* EndPoint REGister MASK (no toggle fields) */
7613 
#define  USB_EPREG_MASK     (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
7614 
                                                                               /*!< EP_TYPE[1:0] EndPoint TYPE */
7615 
#define USB_EP_TYPE_MASK_Pos                  (9U)                            
50 mjames 7616 
#define USB_EP_TYPE_MASK_Msk                  (0x3UL << USB_EP_TYPE_MASK_Pos)   /*!< 0x00000600 */
30 mjames 7617 
#define USB_EP_TYPE_MASK                      USB_EP_TYPE_MASK_Msk             /*!< EndPoint TYPE Mask */
7618 
#define USB_EP_BULK                           (0x00000000U)                    /*!< EndPoint BULK */
7619 
#define USB_EP_CONTROL                        (0x00000200U)                    /*!< EndPoint CONTROL */
7620 
#define USB_EP_ISOCHRONOUS                    (0x00000400U)                    /*!< EndPoint ISOCHRONOUS */
7621 
#define USB_EP_INTERRUPT                      (0x00000600U)                    /*!< EndPoint INTERRUPT */
7622 
#define  USB_EP_T_MASK      (~USB_EP_T_FIELD & USB_EPREG_MASK)
7623 
 
7624 
#define  USB_EPKIND_MASK    (~USB_EP_KIND & USB_EPREG_MASK)            /*!< EP_KIND EndPoint KIND */
7625 
                                                                               /*!< STAT_TX[1:0] STATus for TX transfer */
7626 
#define USB_EP_TX_DIS                         (0x00000000U)                    /*!< EndPoint TX DISabled */
7627 
#define USB_EP_TX_STALL                       (0x00000010U)                    /*!< EndPoint TX STALLed */
7628 
#define USB_EP_TX_NAK                         (0x00000020U)                    /*!< EndPoint TX NAKed */
7629 
#define USB_EP_TX_VALID                       (0x00000030U)                    /*!< EndPoint TX VALID */
7630 
#define USB_EPTX_DTOG1                        (0x00000010U)                    /*!< EndPoint TX Data TOGgle bit1 */
7631 
#define USB_EPTX_DTOG2                        (0x00000020U)                    /*!< EndPoint TX Data TOGgle bit2 */
7632 
#define  USB_EPTX_DTOGMASK  (USB_EPTX_STAT|USB_EPREG_MASK)
7633 
                                                                               /*!< STAT_RX[1:0] STATus for RX transfer */
7634 
#define USB_EP_RX_DIS                         (0x00000000U)                    /*!< EndPoint RX DISabled */
7635 
#define USB_EP_RX_STALL                       (0x00001000U)                    /*!< EndPoint RX STALLed */
7636 
#define USB_EP_RX_NAK                         (0x00002000U)                    /*!< EndPoint RX NAKed */
7637 
#define USB_EP_RX_VALID                       (0x00003000U)                    /*!< EndPoint RX VALID */
7638 
#define USB_EPRX_DTOG1                        (0x00001000U)                    /*!< EndPoint RX Data TOGgle bit1 */
7639 
#define USB_EPRX_DTOG2                        (0x00002000U)                    /*!< EndPoint RX Data TOGgle bit1 */
7640 
#define  USB_EPRX_DTOGMASK  (USB_EPRX_STAT|USB_EPREG_MASK)
7641 
 
7642 
/*******************  Bit definition for USB_EP0R register  *******************/
7643 
#define USB_EP0R_EA_Pos                       (0U)                            
50 mjames 7644 
#define USB_EP0R_EA_Msk                       (0xFUL << USB_EP0R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7645 
#define USB_EP0R_EA                           USB_EP0R_EA_Msk                  /*!<Endpoint Address */
7646 
 
7647 
#define USB_EP0R_STAT_TX_Pos                  (4U)                            
50 mjames 7648 
#define USB_EP0R_STAT_TX_Msk                  (0x3UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7649 
#define USB_EP0R_STAT_TX                      USB_EP0R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7650 
#define USB_EP0R_STAT_TX_0                    (0x1UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000010 */
7651 
#define USB_EP0R_STAT_TX_1                    (0x2UL << USB_EP0R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7652 
 
7653 
#define USB_EP0R_DTOG_TX_Pos                  (6U)                            
50 mjames 7654 
#define USB_EP0R_DTOG_TX_Msk                  (0x1UL << USB_EP0R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7655 
#define USB_EP0R_DTOG_TX                      USB_EP0R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7656 
#define USB_EP0R_CTR_TX_Pos                   (7U)                            
50 mjames 7657 
#define USB_EP0R_CTR_TX_Msk                   (0x1UL << USB_EP0R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7658 
#define USB_EP0R_CTR_TX                       USB_EP0R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7659 
#define USB_EP0R_EP_KIND_Pos                  (8U)                            
50 mjames 7660 
#define USB_EP0R_EP_KIND_Msk                  (0x1UL << USB_EP0R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7661 
#define USB_EP0R_EP_KIND                      USB_EP0R_EP_KIND_Msk             /*!<Endpoint Kind */
7662 
 
7663 
#define USB_EP0R_EP_TYPE_Pos                  (9U)                            
50 mjames 7664 
#define USB_EP0R_EP_TYPE_Msk                  (0x3UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7665 
#define USB_EP0R_EP_TYPE                      USB_EP0R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7666 
#define USB_EP0R_EP_TYPE_0                    (0x1UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000200 */
7667 
#define USB_EP0R_EP_TYPE_1                    (0x2UL << USB_EP0R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7668 
 
7669 
#define USB_EP0R_SETUP_Pos                    (11U)                            
50 mjames 7670 
#define USB_EP0R_SETUP_Msk                    (0x1UL << USB_EP0R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7671 
#define USB_EP0R_SETUP                        USB_EP0R_SETUP_Msk               /*!<Setup transaction completed */
7672 
 
7673 
#define USB_EP0R_STAT_RX_Pos                  (12U)                            
50 mjames 7674 
#define USB_EP0R_STAT_RX_Msk                  (0x3UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7675 
#define USB_EP0R_STAT_RX                      USB_EP0R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7676 
#define USB_EP0R_STAT_RX_0                    (0x1UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00001000 */
7677 
#define USB_EP0R_STAT_RX_1                    (0x2UL << USB_EP0R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7678 
 
7679 
#define USB_EP0R_DTOG_RX_Pos                  (14U)                            
50 mjames 7680 
#define USB_EP0R_DTOG_RX_Msk                  (0x1UL << USB_EP0R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7681 
#define USB_EP0R_DTOG_RX                      USB_EP0R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7682 
#define USB_EP0R_CTR_RX_Pos                   (15U)                            
50 mjames 7683 
#define USB_EP0R_CTR_RX_Msk                   (0x1UL << USB_EP0R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7684 
#define USB_EP0R_CTR_RX                       USB_EP0R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7685 
 
7686 
/*******************  Bit definition for USB_EP1R register  *******************/
7687 
#define USB_EP1R_EA_Pos                       (0U)                            
50 mjames 7688 
#define USB_EP1R_EA_Msk                       (0xFUL << USB_EP1R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7689 
#define USB_EP1R_EA                           USB_EP1R_EA_Msk                  /*!<Endpoint Address */
7690 
 
7691 
#define USB_EP1R_STAT_TX_Pos                  (4U)                            
50 mjames 7692 
#define USB_EP1R_STAT_TX_Msk                  (0x3UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7693 
#define USB_EP1R_STAT_TX                      USB_EP1R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7694 
#define USB_EP1R_STAT_TX_0                    (0x1UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000010 */
7695 
#define USB_EP1R_STAT_TX_1                    (0x2UL << USB_EP1R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7696 
 
7697 
#define USB_EP1R_DTOG_TX_Pos                  (6U)                            
50 mjames 7698 
#define USB_EP1R_DTOG_TX_Msk                  (0x1UL << USB_EP1R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7699 
#define USB_EP1R_DTOG_TX                      USB_EP1R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7700 
#define USB_EP1R_CTR_TX_Pos                   (7U)                            
50 mjames 7701 
#define USB_EP1R_CTR_TX_Msk                   (0x1UL << USB_EP1R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7702 
#define USB_EP1R_CTR_TX                       USB_EP1R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7703 
#define USB_EP1R_EP_KIND_Pos                  (8U)                            
50 mjames 7704 
#define USB_EP1R_EP_KIND_Msk                  (0x1UL << USB_EP1R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7705 
#define USB_EP1R_EP_KIND                      USB_EP1R_EP_KIND_Msk             /*!<Endpoint Kind */
7706 
 
7707 
#define USB_EP1R_EP_TYPE_Pos                  (9U)                            
50 mjames 7708 
#define USB_EP1R_EP_TYPE_Msk                  (0x3UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7709 
#define USB_EP1R_EP_TYPE                      USB_EP1R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7710 
#define USB_EP1R_EP_TYPE_0                    (0x1UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000200 */
7711 
#define USB_EP1R_EP_TYPE_1                    (0x2UL << USB_EP1R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7712 
 
7713 
#define USB_EP1R_SETUP_Pos                    (11U)                            
50 mjames 7714 
#define USB_EP1R_SETUP_Msk                    (0x1UL << USB_EP1R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7715 
#define USB_EP1R_SETUP                        USB_EP1R_SETUP_Msk               /*!<Setup transaction completed */
7716 
 
7717 
#define USB_EP1R_STAT_RX_Pos                  (12U)                            
50 mjames 7718 
#define USB_EP1R_STAT_RX_Msk                  (0x3UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7719 
#define USB_EP1R_STAT_RX                      USB_EP1R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7720 
#define USB_EP1R_STAT_RX_0                    (0x1UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00001000 */
7721 
#define USB_EP1R_STAT_RX_1                    (0x2UL << USB_EP1R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7722 
 
7723 
#define USB_EP1R_DTOG_RX_Pos                  (14U)                            
50 mjames 7724 
#define USB_EP1R_DTOG_RX_Msk                  (0x1UL << USB_EP1R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7725 
#define USB_EP1R_DTOG_RX                      USB_EP1R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7726 
#define USB_EP1R_CTR_RX_Pos                   (15U)                            
50 mjames 7727 
#define USB_EP1R_CTR_RX_Msk                   (0x1UL << USB_EP1R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7728 
#define USB_EP1R_CTR_RX                       USB_EP1R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7729 
 
7730 
/*******************  Bit definition for USB_EP2R register  *******************/
7731 
#define USB_EP2R_EA_Pos                       (0U)                            
50 mjames 7732 
#define USB_EP2R_EA_Msk                       (0xFUL << USB_EP2R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7733 
#define USB_EP2R_EA                           USB_EP2R_EA_Msk                  /*!<Endpoint Address */
7734 
 
7735 
#define USB_EP2R_STAT_TX_Pos                  (4U)                            
50 mjames 7736 
#define USB_EP2R_STAT_TX_Msk                  (0x3UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7737 
#define USB_EP2R_STAT_TX                      USB_EP2R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7738 
#define USB_EP2R_STAT_TX_0                    (0x1UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000010 */
7739 
#define USB_EP2R_STAT_TX_1                    (0x2UL << USB_EP2R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7740 
 
7741 
#define USB_EP2R_DTOG_TX_Pos                  (6U)                            
50 mjames 7742 
#define USB_EP2R_DTOG_TX_Msk                  (0x1UL << USB_EP2R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7743 
#define USB_EP2R_DTOG_TX                      USB_EP2R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7744 
#define USB_EP2R_CTR_TX_Pos                   (7U)                            
50 mjames 7745 
#define USB_EP2R_CTR_TX_Msk                   (0x1UL << USB_EP2R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7746 
#define USB_EP2R_CTR_TX                       USB_EP2R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7747 
#define USB_EP2R_EP_KIND_Pos                  (8U)                            
50 mjames 7748 
#define USB_EP2R_EP_KIND_Msk                  (0x1UL << USB_EP2R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7749 
#define USB_EP2R_EP_KIND                      USB_EP2R_EP_KIND_Msk             /*!<Endpoint Kind */
7750 
 
7751 
#define USB_EP2R_EP_TYPE_Pos                  (9U)                            
50 mjames 7752 
#define USB_EP2R_EP_TYPE_Msk                  (0x3UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7753 
#define USB_EP2R_EP_TYPE                      USB_EP2R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7754 
#define USB_EP2R_EP_TYPE_0                    (0x1UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000200 */
7755 
#define USB_EP2R_EP_TYPE_1                    (0x2UL << USB_EP2R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7756 
 
7757 
#define USB_EP2R_SETUP_Pos                    (11U)                            
50 mjames 7758 
#define USB_EP2R_SETUP_Msk                    (0x1UL << USB_EP2R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7759 
#define USB_EP2R_SETUP                        USB_EP2R_SETUP_Msk               /*!<Setup transaction completed */
7760 
 
7761 
#define USB_EP2R_STAT_RX_Pos                  (12U)                            
50 mjames 7762 
#define USB_EP2R_STAT_RX_Msk                  (0x3UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7763 
#define USB_EP2R_STAT_RX                      USB_EP2R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7764 
#define USB_EP2R_STAT_RX_0                    (0x1UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00001000 */
7765 
#define USB_EP2R_STAT_RX_1                    (0x2UL << USB_EP2R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7766 
 
7767 
#define USB_EP2R_DTOG_RX_Pos                  (14U)                            
50 mjames 7768 
#define USB_EP2R_DTOG_RX_Msk                  (0x1UL << USB_EP2R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7769 
#define USB_EP2R_DTOG_RX                      USB_EP2R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7770 
#define USB_EP2R_CTR_RX_Pos                   (15U)                            
50 mjames 7771 
#define USB_EP2R_CTR_RX_Msk                   (0x1UL << USB_EP2R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7772 
#define USB_EP2R_CTR_RX                       USB_EP2R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7773 
 
7774 
/*******************  Bit definition for USB_EP3R register  *******************/
7775 
#define USB_EP3R_EA_Pos                       (0U)                            
50 mjames 7776 
#define USB_EP3R_EA_Msk                       (0xFUL << USB_EP3R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7777 
#define USB_EP3R_EA                           USB_EP3R_EA_Msk                  /*!<Endpoint Address */
7778 
 
7779 
#define USB_EP3R_STAT_TX_Pos                  (4U)                            
50 mjames 7780 
#define USB_EP3R_STAT_TX_Msk                  (0x3UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7781 
#define USB_EP3R_STAT_TX                      USB_EP3R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7782 
#define USB_EP3R_STAT_TX_0                    (0x1UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000010 */
7783 
#define USB_EP3R_STAT_TX_1                    (0x2UL << USB_EP3R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7784 
 
7785 
#define USB_EP3R_DTOG_TX_Pos                  (6U)                            
50 mjames 7786 
#define USB_EP3R_DTOG_TX_Msk                  (0x1UL << USB_EP3R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7787 
#define USB_EP3R_DTOG_TX                      USB_EP3R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7788 
#define USB_EP3R_CTR_TX_Pos                   (7U)                            
50 mjames 7789 
#define USB_EP3R_CTR_TX_Msk                   (0x1UL << USB_EP3R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7790 
#define USB_EP3R_CTR_TX                       USB_EP3R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7791 
#define USB_EP3R_EP_KIND_Pos                  (8U)                            
50 mjames 7792 
#define USB_EP3R_EP_KIND_Msk                  (0x1UL << USB_EP3R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7793 
#define USB_EP3R_EP_KIND                      USB_EP3R_EP_KIND_Msk             /*!<Endpoint Kind */
7794 
 
7795 
#define USB_EP3R_EP_TYPE_Pos                  (9U)                            
50 mjames 7796 
#define USB_EP3R_EP_TYPE_Msk                  (0x3UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7797 
#define USB_EP3R_EP_TYPE                      USB_EP3R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7798 
#define USB_EP3R_EP_TYPE_0                    (0x1UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000200 */
7799 
#define USB_EP3R_EP_TYPE_1                    (0x2UL << USB_EP3R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7800 
 
7801 
#define USB_EP3R_SETUP_Pos                    (11U)                            
50 mjames 7802 
#define USB_EP3R_SETUP_Msk                    (0x1UL << USB_EP3R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7803 
#define USB_EP3R_SETUP                        USB_EP3R_SETUP_Msk               /*!<Setup transaction completed */
7804 
 
7805 
#define USB_EP3R_STAT_RX_Pos                  (12U)                            
50 mjames 7806 
#define USB_EP3R_STAT_RX_Msk                  (0x3UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7807 
#define USB_EP3R_STAT_RX                      USB_EP3R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7808 
#define USB_EP3R_STAT_RX_0                    (0x1UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00001000 */
7809 
#define USB_EP3R_STAT_RX_1                    (0x2UL << USB_EP3R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7810 
 
7811 
#define USB_EP3R_DTOG_RX_Pos                  (14U)                            
50 mjames 7812 
#define USB_EP3R_DTOG_RX_Msk                  (0x1UL << USB_EP3R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7813 
#define USB_EP3R_DTOG_RX                      USB_EP3R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7814 
#define USB_EP3R_CTR_RX_Pos                   (15U)                            
50 mjames 7815 
#define USB_EP3R_CTR_RX_Msk                   (0x1UL << USB_EP3R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7816 
#define USB_EP3R_CTR_RX                       USB_EP3R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7817 
 
7818 
/*******************  Bit definition for USB_EP4R register  *******************/
7819 
#define USB_EP4R_EA_Pos                       (0U)                            
50 mjames 7820 
#define USB_EP4R_EA_Msk                       (0xFUL << USB_EP4R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7821 
#define USB_EP4R_EA                           USB_EP4R_EA_Msk                  /*!<Endpoint Address */
7822 
 
7823 
#define USB_EP4R_STAT_TX_Pos                  (4U)                            
50 mjames 7824 
#define USB_EP4R_STAT_TX_Msk                  (0x3UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7825 
#define USB_EP4R_STAT_TX                      USB_EP4R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7826 
#define USB_EP4R_STAT_TX_0                    (0x1UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000010 */
7827 
#define USB_EP4R_STAT_TX_1                    (0x2UL << USB_EP4R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7828 
 
7829 
#define USB_EP4R_DTOG_TX_Pos                  (6U)                            
50 mjames 7830 
#define USB_EP4R_DTOG_TX_Msk                  (0x1UL << USB_EP4R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7831 
#define USB_EP4R_DTOG_TX                      USB_EP4R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7832 
#define USB_EP4R_CTR_TX_Pos                   (7U)                            
50 mjames 7833 
#define USB_EP4R_CTR_TX_Msk                   (0x1UL << USB_EP4R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7834 
#define USB_EP4R_CTR_TX                       USB_EP4R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7835 
#define USB_EP4R_EP_KIND_Pos                  (8U)                            
50 mjames 7836 
#define USB_EP4R_EP_KIND_Msk                  (0x1UL << USB_EP4R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7837 
#define USB_EP4R_EP_KIND                      USB_EP4R_EP_KIND_Msk             /*!<Endpoint Kind */
7838 
 
7839 
#define USB_EP4R_EP_TYPE_Pos                  (9U)                            
50 mjames 7840 
#define USB_EP4R_EP_TYPE_Msk                  (0x3UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7841 
#define USB_EP4R_EP_TYPE                      USB_EP4R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7842 
#define USB_EP4R_EP_TYPE_0                    (0x1UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000200 */
7843 
#define USB_EP4R_EP_TYPE_1                    (0x2UL << USB_EP4R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7844 
 
7845 
#define USB_EP4R_SETUP_Pos                    (11U)                            
50 mjames 7846 
#define USB_EP4R_SETUP_Msk                    (0x1UL << USB_EP4R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7847 
#define USB_EP4R_SETUP                        USB_EP4R_SETUP_Msk               /*!<Setup transaction completed */
7848 
 
7849 
#define USB_EP4R_STAT_RX_Pos                  (12U)                            
50 mjames 7850 
#define USB_EP4R_STAT_RX_Msk                  (0x3UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7851 
#define USB_EP4R_STAT_RX                      USB_EP4R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7852 
#define USB_EP4R_STAT_RX_0                    (0x1UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00001000 */
7853 
#define USB_EP4R_STAT_RX_1                    (0x2UL << USB_EP4R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7854 
 
7855 
#define USB_EP4R_DTOG_RX_Pos                  (14U)                            
50 mjames 7856 
#define USB_EP4R_DTOG_RX_Msk                  (0x1UL << USB_EP4R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7857 
#define USB_EP4R_DTOG_RX                      USB_EP4R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7858 
#define USB_EP4R_CTR_RX_Pos                   (15U)                            
50 mjames 7859 
#define USB_EP4R_CTR_RX_Msk                   (0x1UL << USB_EP4R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7860 
#define USB_EP4R_CTR_RX                       USB_EP4R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7861 
 
7862 
/*******************  Bit definition for USB_EP5R register  *******************/
7863 
#define USB_EP5R_EA_Pos                       (0U)                            
50 mjames 7864 
#define USB_EP5R_EA_Msk                       (0xFUL << USB_EP5R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7865 
#define USB_EP5R_EA                           USB_EP5R_EA_Msk                  /*!<Endpoint Address */
7866 
 
7867 
#define USB_EP5R_STAT_TX_Pos                  (4U)                            
50 mjames 7868 
#define USB_EP5R_STAT_TX_Msk                  (0x3UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7869 
#define USB_EP5R_STAT_TX                      USB_EP5R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7870 
#define USB_EP5R_STAT_TX_0                    (0x1UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000010 */
7871 
#define USB_EP5R_STAT_TX_1                    (0x2UL << USB_EP5R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7872 
 
7873 
#define USB_EP5R_DTOG_TX_Pos                  (6U)                            
50 mjames 7874 
#define USB_EP5R_DTOG_TX_Msk                  (0x1UL << USB_EP5R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7875 
#define USB_EP5R_DTOG_TX                      USB_EP5R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7876 
#define USB_EP5R_CTR_TX_Pos                   (7U)                            
50 mjames 7877 
#define USB_EP5R_CTR_TX_Msk                   (0x1UL << USB_EP5R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7878 
#define USB_EP5R_CTR_TX                       USB_EP5R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7879 
#define USB_EP5R_EP_KIND_Pos                  (8U)                            
50 mjames 7880 
#define USB_EP5R_EP_KIND_Msk                  (0x1UL << USB_EP5R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7881 
#define USB_EP5R_EP_KIND                      USB_EP5R_EP_KIND_Msk             /*!<Endpoint Kind */
7882 
 
7883 
#define USB_EP5R_EP_TYPE_Pos                  (9U)                            
50 mjames 7884 
#define USB_EP5R_EP_TYPE_Msk                  (0x3UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7885 
#define USB_EP5R_EP_TYPE                      USB_EP5R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7886 
#define USB_EP5R_EP_TYPE_0                    (0x1UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000200 */
7887 
#define USB_EP5R_EP_TYPE_1                    (0x2UL << USB_EP5R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7888 
 
7889 
#define USB_EP5R_SETUP_Pos                    (11U)                            
50 mjames 7890 
#define USB_EP5R_SETUP_Msk                    (0x1UL << USB_EP5R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7891 
#define USB_EP5R_SETUP                        USB_EP5R_SETUP_Msk               /*!<Setup transaction completed */
7892 
 
7893 
#define USB_EP5R_STAT_RX_Pos                  (12U)                            
50 mjames 7894 
#define USB_EP5R_STAT_RX_Msk                  (0x3UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7895 
#define USB_EP5R_STAT_RX                      USB_EP5R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7896 
#define USB_EP5R_STAT_RX_0                    (0x1UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00001000 */
7897 
#define USB_EP5R_STAT_RX_1                    (0x2UL << USB_EP5R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7898 
 
7899 
#define USB_EP5R_DTOG_RX_Pos                  (14U)                            
50 mjames 7900 
#define USB_EP5R_DTOG_RX_Msk                  (0x1UL << USB_EP5R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7901 
#define USB_EP5R_DTOG_RX                      USB_EP5R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7902 
#define USB_EP5R_CTR_RX_Pos                   (15U)                            
50 mjames 7903 
#define USB_EP5R_CTR_RX_Msk                   (0x1UL << USB_EP5R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7904 
#define USB_EP5R_CTR_RX                       USB_EP5R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7905 
 
7906 
/*******************  Bit definition for USB_EP6R register  *******************/
7907 
#define USB_EP6R_EA_Pos                       (0U)                            
50 mjames 7908 
#define USB_EP6R_EA_Msk                       (0xFUL << USB_EP6R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7909 
#define USB_EP6R_EA                           USB_EP6R_EA_Msk                  /*!<Endpoint Address */
7910 
 
7911 
#define USB_EP6R_STAT_TX_Pos                  (4U)                            
50 mjames 7912 
#define USB_EP6R_STAT_TX_Msk                  (0x3UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7913 
#define USB_EP6R_STAT_TX                      USB_EP6R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7914 
#define USB_EP6R_STAT_TX_0                    (0x1UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000010 */
7915 
#define USB_EP6R_STAT_TX_1                    (0x2UL << USB_EP6R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7916 
 
7917 
#define USB_EP6R_DTOG_TX_Pos                  (6U)                            
50 mjames 7918 
#define USB_EP6R_DTOG_TX_Msk                  (0x1UL << USB_EP6R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7919 
#define USB_EP6R_DTOG_TX                      USB_EP6R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7920 
#define USB_EP6R_CTR_TX_Pos                   (7U)                            
50 mjames 7921 
#define USB_EP6R_CTR_TX_Msk                   (0x1UL << USB_EP6R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7922 
#define USB_EP6R_CTR_TX                       USB_EP6R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7923 
#define USB_EP6R_EP_KIND_Pos                  (8U)                            
50 mjames 7924 
#define USB_EP6R_EP_KIND_Msk                  (0x1UL << USB_EP6R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7925 
#define USB_EP6R_EP_KIND                      USB_EP6R_EP_KIND_Msk             /*!<Endpoint Kind */
7926 
 
7927 
#define USB_EP6R_EP_TYPE_Pos                  (9U)                            
50 mjames 7928 
#define USB_EP6R_EP_TYPE_Msk                  (0x3UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7929 
#define USB_EP6R_EP_TYPE                      USB_EP6R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7930 
#define USB_EP6R_EP_TYPE_0                    (0x1UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000200 */
7931 
#define USB_EP6R_EP_TYPE_1                    (0x2UL << USB_EP6R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7932 
 
7933 
#define USB_EP6R_SETUP_Pos                    (11U)                            
50 mjames 7934 
#define USB_EP6R_SETUP_Msk                    (0x1UL << USB_EP6R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7935 
#define USB_EP6R_SETUP                        USB_EP6R_SETUP_Msk               /*!<Setup transaction completed */
7936 
 
7937 
#define USB_EP6R_STAT_RX_Pos                  (12U)                            
50 mjames 7938 
#define USB_EP6R_STAT_RX_Msk                  (0x3UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7939 
#define USB_EP6R_STAT_RX                      USB_EP6R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7940 
#define USB_EP6R_STAT_RX_0                    (0x1UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00001000 */
7941 
#define USB_EP6R_STAT_RX_1                    (0x2UL << USB_EP6R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7942 
 
7943 
#define USB_EP6R_DTOG_RX_Pos                  (14U)                            
50 mjames 7944 
#define USB_EP6R_DTOG_RX_Msk                  (0x1UL << USB_EP6R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7945 
#define USB_EP6R_DTOG_RX                      USB_EP6R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7946 
#define USB_EP6R_CTR_RX_Pos                   (15U)                            
50 mjames 7947 
#define USB_EP6R_CTR_RX_Msk                   (0x1UL << USB_EP6R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7948 
#define USB_EP6R_CTR_RX                       USB_EP6R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7949 
 
7950 
/*******************  Bit definition for USB_EP7R register  *******************/
7951 
#define USB_EP7R_EA_Pos                       (0U)                            
50 mjames 7952 
#define USB_EP7R_EA_Msk                       (0xFUL << USB_EP7R_EA_Pos)        /*!< 0x0000000F */
30 mjames 7953 
#define USB_EP7R_EA                           USB_EP7R_EA_Msk                  /*!<Endpoint Address */
7954 
 
7955 
#define USB_EP7R_STAT_TX_Pos                  (4U)                            
50 mjames 7956 
#define USB_EP7R_STAT_TX_Msk                  (0x3UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000030 */
30 mjames 7957 
#define USB_EP7R_STAT_TX                      USB_EP7R_STAT_TX_Msk             /*!<STAT_TX[1:0] bits (Status bits, for transmission transfers) */
50 mjames 7958 
#define USB_EP7R_STAT_TX_0                    (0x1UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000010 */
7959 
#define USB_EP7R_STAT_TX_1                    (0x2UL << USB_EP7R_STAT_TX_Pos)   /*!< 0x00000020 */
30 mjames 7960 
 
7961 
#define USB_EP7R_DTOG_TX_Pos                  (6U)                            
50 mjames 7962 
#define USB_EP7R_DTOG_TX_Msk                  (0x1UL << USB_EP7R_DTOG_TX_Pos)   /*!< 0x00000040 */
30 mjames 7963 
#define USB_EP7R_DTOG_TX                      USB_EP7R_DTOG_TX_Msk             /*!<Data Toggle, for transmission transfers */
7964 
#define USB_EP7R_CTR_TX_Pos                   (7U)                            
50 mjames 7965 
#define USB_EP7R_CTR_TX_Msk                   (0x1UL << USB_EP7R_CTR_TX_Pos)    /*!< 0x00000080 */
30 mjames 7966 
#define USB_EP7R_CTR_TX                       USB_EP7R_CTR_TX_Msk              /*!<Correct Transfer for transmission */
7967 
#define USB_EP7R_EP_KIND_Pos                  (8U)                            
50 mjames 7968 
#define USB_EP7R_EP_KIND_Msk                  (0x1UL << USB_EP7R_EP_KIND_Pos)   /*!< 0x00000100 */
30 mjames 7969 
#define USB_EP7R_EP_KIND                      USB_EP7R_EP_KIND_Msk             /*!<Endpoint Kind */
7970 
 
7971 
#define USB_EP7R_EP_TYPE_Pos                  (9U)                            
50 mjames 7972 
#define USB_EP7R_EP_TYPE_Msk                  (0x3UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000600 */
30 mjames 7973 
#define USB_EP7R_EP_TYPE                      USB_EP7R_EP_TYPE_Msk             /*!<EP_TYPE[1:0] bits (Endpoint type) */
50 mjames 7974 
#define USB_EP7R_EP_TYPE_0                    (0x1UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000200 */
7975 
#define USB_EP7R_EP_TYPE_1                    (0x2UL << USB_EP7R_EP_TYPE_Pos)   /*!< 0x00000400 */
30 mjames 7976 
 
7977 
#define USB_EP7R_SETUP_Pos                    (11U)                            
50 mjames 7978 
#define USB_EP7R_SETUP_Msk                    (0x1UL << USB_EP7R_SETUP_Pos)     /*!< 0x00000800 */
30 mjames 7979 
#define USB_EP7R_SETUP                        USB_EP7R_SETUP_Msk               /*!<Setup transaction completed */
7980 
 
7981 
#define USB_EP7R_STAT_RX_Pos                  (12U)                            
50 mjames 7982 
#define USB_EP7R_STAT_RX_Msk                  (0x3UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00003000 */
30 mjames 7983 
#define USB_EP7R_STAT_RX                      USB_EP7R_STAT_RX_Msk             /*!<STAT_RX[1:0] bits (Status bits, for reception transfers) */
50 mjames 7984 
#define USB_EP7R_STAT_RX_0                    (0x1UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00001000 */
7985 
#define USB_EP7R_STAT_RX_1                    (0x2UL << USB_EP7R_STAT_RX_Pos)   /*!< 0x00002000 */
30 mjames 7986 
 
7987 
#define USB_EP7R_DTOG_RX_Pos                  (14U)                            
50 mjames 7988 
#define USB_EP7R_DTOG_RX_Msk                  (0x1UL << USB_EP7R_DTOG_RX_Pos)   /*!< 0x00004000 */
30 mjames 7989 
#define USB_EP7R_DTOG_RX                      USB_EP7R_DTOG_RX_Msk             /*!<Data Toggle, for reception transfers */
7990 
#define USB_EP7R_CTR_RX_Pos                   (15U)                            
50 mjames 7991 
#define USB_EP7R_CTR_RX_Msk                   (0x1UL << USB_EP7R_CTR_RX_Pos)    /*!< 0x00008000 */
30 mjames 7992 
#define USB_EP7R_CTR_RX                       USB_EP7R_CTR_RX_Msk              /*!<Correct Transfer for reception */
7993 
 
7994 
/*!<Common registers */
7995 
 
7996 
#define  USB_CNTR                             (USB_BASE + 0x00000040U)          /*!< Control register */
7997 
#define  USB_ISTR                             (USB_BASE + 0x00000044U)          /*!< Interrupt status register */
7998 
#define  USB_FNR                              (USB_BASE + 0x00000048U)          /*!< Frame number register */
7999 
#define  USB_DADDR                            (USB_BASE + 0x0000004CU)          /*!< Device address register */
8000 
#define  USB_BTABLE                           (USB_BASE + 0x00000050U)          /*!< Buffer Table address register */
8001 
 
8002 
 
8003 
 
8004 
/*******************  Bit definition for USB_CNTR register  *******************/
8005 
#define USB_CNTR_FRES_Pos                     (0U)                            
50 mjames 8006 
#define USB_CNTR_FRES_Msk                     (0x1UL << USB_CNTR_FRES_Pos)      /*!< 0x00000001 */
30 mjames 8007 
#define USB_CNTR_FRES                         USB_CNTR_FRES_Msk                /*!<Force USB Reset */
8008 
#define USB_CNTR_PDWN_Pos                     (1U)                            
50 mjames 8009 
#define USB_CNTR_PDWN_Msk                     (0x1UL << USB_CNTR_PDWN_Pos)      /*!< 0x00000002 */
30 mjames 8010 
#define USB_CNTR_PDWN                         USB_CNTR_PDWN_Msk                /*!<Power down */
8011 
#define USB_CNTR_LPMODE_Pos                   (2U)                            
50 mjames 8012 
#define USB_CNTR_LPMODE_Msk                   (0x1UL << USB_CNTR_LPMODE_Pos)    /*!< 0x00000004 */
30 mjames 8013 
#define USB_CNTR_LPMODE                       USB_CNTR_LPMODE_Msk              /*!<Low-power mode */
8014 
#define USB_CNTR_FSUSP_Pos                    (3U)                            
50 mjames 8015 
#define USB_CNTR_FSUSP_Msk                    (0x1UL << USB_CNTR_FSUSP_Pos)     /*!< 0x00000008 */
30 mjames 8016 
#define USB_CNTR_FSUSP                        USB_CNTR_FSUSP_Msk               /*!<Force suspend */
8017 
#define USB_CNTR_RESUME_Pos                   (4U)                            
50 mjames 8018 
#define USB_CNTR_RESUME_Msk                   (0x1UL << USB_CNTR_RESUME_Pos)    /*!< 0x00000010 */
30 mjames 8019 
#define USB_CNTR_RESUME                       USB_CNTR_RESUME_Msk              /*!<Resume request */
8020 
#define USB_CNTR_ESOFM_Pos                    (8U)                            
50 mjames 8021 
#define USB_CNTR_ESOFM_Msk                    (0x1UL << USB_CNTR_ESOFM_Pos)     /*!< 0x00000100 */
30 mjames 8022 
#define USB_CNTR_ESOFM                        USB_CNTR_ESOFM_Msk               /*!<Expected Start Of Frame Interrupt Mask */
8023 
#define USB_CNTR_SOFM_Pos                     (9U)                            
50 mjames 8024 
#define USB_CNTR_SOFM_Msk                     (0x1UL << USB_CNTR_SOFM_Pos)      /*!< 0x00000200 */
30 mjames 8025 
#define USB_CNTR_SOFM                         USB_CNTR_SOFM_Msk                /*!<Start Of Frame Interrupt Mask */
8026 
#define USB_CNTR_RESETM_Pos                   (10U)                            
50 mjames 8027 
#define USB_CNTR_RESETM_Msk                   (0x1UL << USB_CNTR_RESETM_Pos)    /*!< 0x00000400 */
30 mjames 8028 
#define USB_CNTR_RESETM                       USB_CNTR_RESETM_Msk              /*!<RESET Interrupt Mask */
8029 
#define USB_CNTR_SUSPM_Pos                    (11U)                            
50 mjames 8030 
#define USB_CNTR_SUSPM_Msk                    (0x1UL << USB_CNTR_SUSPM_Pos)     /*!< 0x00000800 */
30 mjames 8031 
#define USB_CNTR_SUSPM                        USB_CNTR_SUSPM_Msk               /*!<Suspend mode Interrupt Mask */
8032 
#define USB_CNTR_WKUPM_Pos                    (12U)                            
50 mjames 8033 
#define USB_CNTR_WKUPM_Msk                    (0x1UL << USB_CNTR_WKUPM_Pos)     /*!< 0x00001000 */
30 mjames 8034 
#define USB_CNTR_WKUPM                        USB_CNTR_WKUPM_Msk               /*!<Wakeup Interrupt Mask */
8035 
#define USB_CNTR_ERRM_Pos                     (13U)                            
50 mjames 8036 
#define USB_CNTR_ERRM_Msk                     (0x1UL << USB_CNTR_ERRM_Pos)      /*!< 0x00002000 */
30 mjames 8037 
#define USB_CNTR_ERRM                         USB_CNTR_ERRM_Msk                /*!<Error Interrupt Mask */
8038 
#define USB_CNTR_PMAOVRM_Pos                  (14U)                            
50 mjames 8039 
#define USB_CNTR_PMAOVRM_Msk                  (0x1UL << USB_CNTR_PMAOVRM_Pos)   /*!< 0x00004000 */
30 mjames 8040 
#define USB_CNTR_PMAOVRM                      USB_CNTR_PMAOVRM_Msk             /*!<Packet Memory Area Over / Underrun Interrupt Mask */
8041 
#define USB_CNTR_CTRM_Pos                     (15U)                            
50 mjames 8042 
#define USB_CNTR_CTRM_Msk                     (0x1UL << USB_CNTR_CTRM_Pos)      /*!< 0x00008000 */
30 mjames 8043 
#define USB_CNTR_CTRM                         USB_CNTR_CTRM_Msk                /*!<Correct Transfer Interrupt Mask */
8044 
 
8045 
/*******************  Bit definition for USB_ISTR register  *******************/
8046 
#define USB_ISTR_EP_ID_Pos                    (0U)                            
50 mjames 8047 
#define USB_ISTR_EP_ID_Msk                    (0xFUL << USB_ISTR_EP_ID_Pos)     /*!< 0x0000000F */
30 mjames 8048 
#define USB_ISTR_EP_ID                        USB_ISTR_EP_ID_Msk               /*!<Endpoint Identifier */
8049 
#define USB_ISTR_DIR_Pos                      (4U)                            
50 mjames 8050 
#define USB_ISTR_DIR_Msk                      (0x1UL << USB_ISTR_DIR_Pos)       /*!< 0x00000010 */
30 mjames 8051 
#define USB_ISTR_DIR                          USB_ISTR_DIR_Msk                 /*!<Direction of transaction */
8052 
#define USB_ISTR_ESOF_Pos                     (8U)                            
50 mjames 8053 
#define USB_ISTR_ESOF_Msk                     (0x1UL << USB_ISTR_ESOF_Pos)      /*!< 0x00000100 */
30 mjames 8054 
#define USB_ISTR_ESOF                         USB_ISTR_ESOF_Msk                /*!<Expected Start Of Frame */
8055 
#define USB_ISTR_SOF_Pos                      (9U)                            
50 mjames 8056 
#define USB_ISTR_SOF_Msk                      (0x1UL << USB_ISTR_SOF_Pos)       /*!< 0x00000200 */
30 mjames 8057 
#define USB_ISTR_SOF                          USB_ISTR_SOF_Msk                 /*!<Start Of Frame */
8058 
#define USB_ISTR_RESET_Pos                    (10U)                            
50 mjames 8059 
#define USB_ISTR_RESET_Msk                    (0x1UL << USB_ISTR_RESET_Pos)     /*!< 0x00000400 */
30 mjames 8060 
#define USB_ISTR_RESET                        USB_ISTR_RESET_Msk               /*!<USB RESET request */
8061 
#define USB_ISTR_SUSP_Pos                     (11U)                            
50 mjames 8062 
#define USB_ISTR_SUSP_Msk                     (0x1UL << USB_ISTR_SUSP_Pos)      /*!< 0x00000800 */
30 mjames 8063 
#define USB_ISTR_SUSP                         USB_ISTR_SUSP_Msk                /*!<Suspend mode request */
8064 
#define USB_ISTR_WKUP_Pos                     (12U)                            
50 mjames 8065 
#define USB_ISTR_WKUP_Msk                     (0x1UL << USB_ISTR_WKUP_Pos)      /*!< 0x00001000 */
30 mjames 8066 
#define USB_ISTR_WKUP                         USB_ISTR_WKUP_Msk                /*!<Wake up */
8067 
#define USB_ISTR_ERR_Pos                      (13U)                            
50 mjames 8068 
#define USB_ISTR_ERR_Msk                      (0x1UL << USB_ISTR_ERR_Pos)       /*!< 0x00002000 */
30 mjames 8069 
#define USB_ISTR_ERR                          USB_ISTR_ERR_Msk                 /*!<Error */
8070 
#define USB_ISTR_PMAOVR_Pos                   (14U)                            
50 mjames 8071 
#define USB_ISTR_PMAOVR_Msk                   (0x1UL << USB_ISTR_PMAOVR_Pos)    /*!< 0x00004000 */
30 mjames 8072 
#define USB_ISTR_PMAOVR                       USB_ISTR_PMAOVR_Msk              /*!<Packet Memory Area Over / Underrun */
8073 
#define USB_ISTR_CTR_Pos                      (15U)                            
50 mjames 8074 
#define USB_ISTR_CTR_Msk                      (0x1UL << USB_ISTR_CTR_Pos)       /*!< 0x00008000 */
30 mjames 8075 
#define USB_ISTR_CTR                          USB_ISTR_CTR_Msk                 /*!<Correct Transfer */
8076 
 
8077 
#define  USB_CLR_CTR                          (~USB_ISTR_CTR)                  /*!< clear Correct TRansfer bit */
8078 
#define  USB_CLR_PMAOVRM                      (~USB_ISTR_PMAOVR)               /*!< clear DMA OVeR/underrun bit*/
8079 
#define  USB_CLR_ERR                          (~USB_ISTR_ERR)                  /*!< clear ERRor bit */
8080 
#define  USB_CLR_WKUP                         (~USB_ISTR_WKUP)                 /*!< clear WaKe UP bit */
8081 
#define  USB_CLR_SUSP                         (~USB_ISTR_SUSP)                 /*!< clear SUSPend bit */
8082 
#define  USB_CLR_RESET                        (~USB_ISTR_RESET)                /*!< clear RESET bit */
8083 
#define  USB_CLR_SOF                          (~USB_ISTR_SOF)                  /*!< clear Start Of Frame bit */
8084 
#define  USB_CLR_ESOF                         (~USB_ISTR_ESOF)                 /*!< clear Expected Start Of Frame bit */
8085 
 
8086 
 
8087 
/*******************  Bit definition for USB_FNR register  ********************/
8088 
#define USB_FNR_FN_Pos                        (0U)                            
50 mjames 8089 
#define USB_FNR_FN_Msk                        (0x7FFUL << USB_FNR_FN_Pos)       /*!< 0x000007FF */
30 mjames 8090 
#define USB_FNR_FN                            USB_FNR_FN_Msk                   /*!<Frame Number */
8091 
#define USB_FNR_LSOF_Pos                      (11U)                            
50 mjames 8092 
#define USB_FNR_LSOF_Msk                      (0x3UL << USB_FNR_LSOF_Pos)       /*!< 0x00001800 */
30 mjames 8093 
#define USB_FNR_LSOF                          USB_FNR_LSOF_Msk                 /*!<Lost SOF */
8094 
#define USB_FNR_LCK_Pos                       (13U)                            
50 mjames 8095 
#define USB_FNR_LCK_Msk                       (0x1UL << USB_FNR_LCK_Pos)        /*!< 0x00002000 */
30 mjames 8096 
#define USB_FNR_LCK                           USB_FNR_LCK_Msk                  /*!<Locked */
8097 
#define USB_FNR_RXDM_Pos                      (14U)                            
50 mjames 8098 
#define USB_FNR_RXDM_Msk                      (0x1UL << USB_FNR_RXDM_Pos)       /*!< 0x00004000 */
30 mjames 8099 
#define USB_FNR_RXDM                          USB_FNR_RXDM_Msk                 /*!<Receive Data - Line Status */
8100 
#define USB_FNR_RXDP_Pos                      (15U)                            
50 mjames 8101 
#define USB_FNR_RXDP_Msk                      (0x1UL << USB_FNR_RXDP_Pos)       /*!< 0x00008000 */
30 mjames 8102 
#define USB_FNR_RXDP                          USB_FNR_RXDP_Msk                 /*!<Receive Data + Line Status */
8103 
 
8104 
/******************  Bit definition for USB_DADDR register  *******************/
8105 
#define USB_DADDR_ADD_Pos                     (0U)                            
50 mjames 8106 
#define USB_DADDR_ADD_Msk                     (0x7FUL << USB_DADDR_ADD_Pos)     /*!< 0x0000007F */
30 mjames 8107 
#define USB_DADDR_ADD                         USB_DADDR_ADD_Msk                /*!<ADD[6:0] bits (Device Address) */
8108 
#define USB_DADDR_ADD0_Pos                    (0U)                            
50 mjames 8109 
#define USB_DADDR_ADD0_Msk                    (0x1UL << USB_DADDR_ADD0_Pos)     /*!< 0x00000001 */
30 mjames 8110 
#define USB_DADDR_ADD0                        USB_DADDR_ADD0_Msk               /*!<Bit 0 */
8111 
#define USB_DADDR_ADD1_Pos                    (1U)                            
50 mjames 8112 
#define USB_DADDR_ADD1_Msk                    (0x1UL << USB_DADDR_ADD1_Pos)     /*!< 0x00000002 */
30 mjames 8113 
#define USB_DADDR_ADD1                        USB_DADDR_ADD1_Msk               /*!<Bit 1 */
8114 
#define USB_DADDR_ADD2_Pos                    (2U)                            
50 mjames 8115 
#define USB_DADDR_ADD2_Msk                    (0x1UL << USB_DADDR_ADD2_Pos)     /*!< 0x00000004 */
30 mjames 8116 
#define USB_DADDR_ADD2                        USB_DADDR_ADD2_Msk               /*!<Bit 2 */
8117 
#define USB_DADDR_ADD3_Pos                    (3U)                            
50 mjames 8118 
#define USB_DADDR_ADD3_Msk                    (0x1UL << USB_DADDR_ADD3_Pos)     /*!< 0x00000008 */
30 mjames 8119 
#define USB_DADDR_ADD3                        USB_DADDR_ADD3_Msk               /*!<Bit 3 */
8120 
#define USB_DADDR_ADD4_Pos                    (4U)                            
50 mjames 8121 
#define USB_DADDR_ADD4_Msk                    (0x1UL << USB_DADDR_ADD4_Pos)     /*!< 0x00000010 */
30 mjames 8122 
#define USB_DADDR_ADD4                        USB_DADDR_ADD4_Msk               /*!<Bit 4 */
8123 
#define USB_DADDR_ADD5_Pos                    (5U)                            
50 mjames 8124 
#define USB_DADDR_ADD5_Msk                    (0x1UL << USB_DADDR_ADD5_Pos)     /*!< 0x00000020 */
30 mjames 8125 
#define USB_DADDR_ADD5                        USB_DADDR_ADD5_Msk               /*!<Bit 5 */
8126 
#define USB_DADDR_ADD6_Pos                    (6U)                            
50 mjames 8127 
#define USB_DADDR_ADD6_Msk                    (0x1UL << USB_DADDR_ADD6_Pos)     /*!< 0x00000040 */
30 mjames 8128 
#define USB_DADDR_ADD6                        USB_DADDR_ADD6_Msk               /*!<Bit 6 */
8129 
 
8130 
#define USB_DADDR_EF_Pos                      (7U)                            
50 mjames 8131 
#define USB_DADDR_EF_Msk                      (0x1UL << USB_DADDR_EF_Pos)       /*!< 0x00000080 */
30 mjames 8132 
#define USB_DADDR_EF                          USB_DADDR_EF_Msk                 /*!<Enable Function */
8133 
 
8134 
/******************  Bit definition for USB_BTABLE register  ******************/    
8135 
#define USB_BTABLE_BTABLE_Pos                 (3U)                            
50 mjames 8136 
#define USB_BTABLE_BTABLE_Msk                 (0x1FFFUL << USB_BTABLE_BTABLE_Pos) /*!< 0x0000FFF8 */
30 mjames 8137 
#define USB_BTABLE_BTABLE                     USB_BTABLE_BTABLE_Msk            /*!<Buffer Table */
8138 
 
8139 
/*!< Buffer descriptor table */
8140 
/*****************  Bit definition for USB_ADDR0_TX register  *****************/
8141 
#define USB_ADDR0_TX_ADDR0_TX_Pos             (1U)                            
50 mjames 8142 
#define USB_ADDR0_TX_ADDR0_TX_Msk             (0x7FFFUL << USB_ADDR0_TX_ADDR0_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8143 
#define USB_ADDR0_TX_ADDR0_TX                 USB_ADDR0_TX_ADDR0_TX_Msk        /*!< Transmission Buffer Address 0 */
8144 
 
8145 
/*****************  Bit definition for USB_ADDR1_TX register  *****************/
8146 
#define USB_ADDR1_TX_ADDR1_TX_Pos             (1U)                            
50 mjames 8147 
#define USB_ADDR1_TX_ADDR1_TX_Msk             (0x7FFFUL << USB_ADDR1_TX_ADDR1_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8148 
#define USB_ADDR1_TX_ADDR1_TX                 USB_ADDR1_TX_ADDR1_TX_Msk        /*!< Transmission Buffer Address 1 */
8149 
 
8150 
/*****************  Bit definition for USB_ADDR2_TX register  *****************/
8151 
#define USB_ADDR2_TX_ADDR2_TX_Pos             (1U)                            
50 mjames 8152 
#define USB_ADDR2_TX_ADDR2_TX_Msk             (0x7FFFUL << USB_ADDR2_TX_ADDR2_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8153 
#define USB_ADDR2_TX_ADDR2_TX                 USB_ADDR2_TX_ADDR2_TX_Msk        /*!< Transmission Buffer Address 2 */
8154 
 
8155 
/*****************  Bit definition for USB_ADDR3_TX register  *****************/
8156 
#define USB_ADDR3_TX_ADDR3_TX_Pos             (1U)                            
50 mjames 8157 
#define USB_ADDR3_TX_ADDR3_TX_Msk             (0x7FFFUL << USB_ADDR3_TX_ADDR3_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8158 
#define USB_ADDR3_TX_ADDR3_TX                 USB_ADDR3_TX_ADDR3_TX_Msk        /*!< Transmission Buffer Address 3 */
8159 
 
8160 
/*****************  Bit definition for USB_ADDR4_TX register  *****************/
8161 
#define USB_ADDR4_TX_ADDR4_TX_Pos             (1U)                            
50 mjames 8162 
#define USB_ADDR4_TX_ADDR4_TX_Msk             (0x7FFFUL << USB_ADDR4_TX_ADDR4_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8163 
#define USB_ADDR4_TX_ADDR4_TX                 USB_ADDR4_TX_ADDR4_TX_Msk        /*!< Transmission Buffer Address 4 */
8164 
 
8165 
/*****************  Bit definition for USB_ADDR5_TX register  *****************/
8166 
#define USB_ADDR5_TX_ADDR5_TX_Pos             (1U)                            
50 mjames 8167 
#define USB_ADDR5_TX_ADDR5_TX_Msk             (0x7FFFUL << USB_ADDR5_TX_ADDR5_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8168 
#define USB_ADDR5_TX_ADDR5_TX                 USB_ADDR5_TX_ADDR5_TX_Msk        /*!< Transmission Buffer Address 5 */
8169 
 
8170 
/*****************  Bit definition for USB_ADDR6_TX register  *****************/
8171 
#define USB_ADDR6_TX_ADDR6_TX_Pos             (1U)                            
50 mjames 8172 
#define USB_ADDR6_TX_ADDR6_TX_Msk             (0x7FFFUL << USB_ADDR6_TX_ADDR6_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8173 
#define USB_ADDR6_TX_ADDR6_TX                 USB_ADDR6_TX_ADDR6_TX_Msk        /*!< Transmission Buffer Address 6 */
8174 
 
8175 
/*****************  Bit definition for USB_ADDR7_TX register  *****************/
8176 
#define USB_ADDR7_TX_ADDR7_TX_Pos             (1U)                            
50 mjames 8177 
#define USB_ADDR7_TX_ADDR7_TX_Msk             (0x7FFFUL << USB_ADDR7_TX_ADDR7_TX_Pos) /*!< 0x0000FFFE */
30 mjames 8178 
#define USB_ADDR7_TX_ADDR7_TX                 USB_ADDR7_TX_ADDR7_TX_Msk        /*!< Transmission Buffer Address 7 */
8179 
 
8180 
/*----------------------------------------------------------------------------*/
8181 
 
8182 
/*****************  Bit definition for USB_COUNT0_TX register  ****************/
8183 
#define USB_COUNT0_TX_COUNT0_TX_Pos           (0U)                            
50 mjames 8184 
#define USB_COUNT0_TX_COUNT0_TX_Msk           (0x3FFUL << USB_COUNT0_TX_COUNT0_TX_Pos) /*!< 0x000003FF */
30 mjames 8185 
#define USB_COUNT0_TX_COUNT0_TX               USB_COUNT0_TX_COUNT0_TX_Msk      /*!< Transmission Byte Count 0 */
8186 
 
8187 
/*****************  Bit definition for USB_COUNT1_TX register  ****************/
8188 
#define USB_COUNT1_TX_COUNT1_TX_Pos           (0U)                            
50 mjames 8189 
#define USB_COUNT1_TX_COUNT1_TX_Msk           (0x3FFUL << USB_COUNT1_TX_COUNT1_TX_Pos) /*!< 0x000003FF */
30 mjames 8190 
#define USB_COUNT1_TX_COUNT1_TX               USB_COUNT1_TX_COUNT1_TX_Msk      /*!< Transmission Byte Count 1 */
8191 
 
8192 
/*****************  Bit definition for USB_COUNT2_TX register  ****************/
8193 
#define USB_COUNT2_TX_COUNT2_TX_Pos           (0U)                            
50 mjames 8194 
#define USB_COUNT2_TX_COUNT2_TX_Msk           (0x3FFUL << USB_COUNT2_TX_COUNT2_TX_Pos) /*!< 0x000003FF */
30 mjames 8195 
#define USB_COUNT2_TX_COUNT2_TX               USB_COUNT2_TX_COUNT2_TX_Msk      /*!< Transmission Byte Count 2 */
8196 
 
8197 
/*****************  Bit definition for USB_COUNT3_TX register  ****************/
8198 
#define USB_COUNT3_TX_COUNT3_TX_Pos           (0U)                            
50 mjames 8199 
#define USB_COUNT3_TX_COUNT3_TX_Msk           (0x3FFUL << USB_COUNT3_TX_COUNT3_TX_Pos) /*!< 0x000003FF */
30 mjames 8200 
#define USB_COUNT3_TX_COUNT3_TX               USB_COUNT3_TX_COUNT3_TX_Msk      /*!< Transmission Byte Count 3 */
8201 
 
8202 
/*****************  Bit definition for USB_COUNT4_TX register  ****************/
8203 
#define USB_COUNT4_TX_COUNT4_TX_Pos           (0U)                            
50 mjames 8204 
#define USB_COUNT4_TX_COUNT4_TX_Msk           (0x3FFUL << USB_COUNT4_TX_COUNT4_TX_Pos) /*!< 0x000003FF */
30 mjames 8205 
#define USB_COUNT4_TX_COUNT4_TX               USB_COUNT4_TX_COUNT4_TX_Msk      /*!< Transmission Byte Count 4 */
8206 
 
8207 
/*****************  Bit definition for USB_COUNT5_TX register  ****************/
8208 
#define USB_COUNT5_TX_COUNT5_TX_Pos           (0U)                            
50 mjames 8209 
#define USB_COUNT5_TX_COUNT5_TX_Msk           (0x3FFUL << USB_COUNT5_TX_COUNT5_TX_Pos) /*!< 0x000003FF */
30 mjames 8210 
#define USB_COUNT5_TX_COUNT5_TX               USB_COUNT5_TX_COUNT5_TX_Msk      /*!< Transmission Byte Count 5 */
8211 
 
8212 
/*****************  Bit definition for USB_COUNT6_TX register  ****************/
8213 
#define USB_COUNT6_TX_COUNT6_TX_Pos           (0U)                            
50 mjames 8214 
#define USB_COUNT6_TX_COUNT6_TX_Msk           (0x3FFUL << USB_COUNT6_TX_COUNT6_TX_Pos) /*!< 0x000003FF */
30 mjames 8215 
#define USB_COUNT6_TX_COUNT6_TX               USB_COUNT6_TX_COUNT6_TX_Msk      /*!< Transmission Byte Count 6 */
8216 
 
8217 
/*****************  Bit definition for USB_COUNT7_TX register  ****************/
8218 
#define USB_COUNT7_TX_COUNT7_TX_Pos           (0U)                            
50 mjames 8219 
#define USB_COUNT7_TX_COUNT7_TX_Msk           (0x3FFUL << USB_COUNT7_TX_COUNT7_TX_Pos) /*!< 0x000003FF */
30 mjames 8220 
#define USB_COUNT7_TX_COUNT7_TX               USB_COUNT7_TX_COUNT7_TX_Msk      /*!< Transmission Byte Count 7 */
8221 
 
8222 
/*----------------------------------------------------------------------------*/
8223 
 
8224 
/****************  Bit definition for USB_COUNT0_TX_0 register  ***************/
8225 
#define USB_COUNT0_TX_0_COUNT0_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 0 (low) */
8226 
 
8227 
/****************  Bit definition for USB_COUNT0_TX_1 register  ***************/
8228 
#define USB_COUNT0_TX_1_COUNT0_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 0 (high) */
8229 
 
8230 
/****************  Bit definition for USB_COUNT1_TX_0 register  ***************/
8231 
#define USB_COUNT1_TX_0_COUNT1_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 1 (low) */
8232 
 
8233 
/****************  Bit definition for USB_COUNT1_TX_1 register  ***************/
8234 
#define USB_COUNT1_TX_1_COUNT1_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 1 (high) */
8235 
 
8236 
/****************  Bit definition for USB_COUNT2_TX_0 register  ***************/
8237 
#define USB_COUNT2_TX_0_COUNT2_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 2 (low) */
8238 
 
8239 
/****************  Bit definition for USB_COUNT2_TX_1 register  ***************/
8240 
#define USB_COUNT2_TX_1_COUNT2_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 2 (high) */
8241 
 
8242 
/****************  Bit definition for USB_COUNT3_TX_0 register  ***************/
50 mjames 8243 
#define USB_COUNT3_TX_0_COUNT3_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 3 (low) */
30 mjames 8244 
 
8245 
/****************  Bit definition for USB_COUNT3_TX_1 register  ***************/
50 mjames 8246 
#define USB_COUNT3_TX_1_COUNT3_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 3 (high) */
30 mjames 8247 
 
8248 
/****************  Bit definition for USB_COUNT4_TX_0 register  ***************/
8249 
#define USB_COUNT4_TX_0_COUNT4_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 4 (low) */
8250 
 
8251 
/****************  Bit definition for USB_COUNT4_TX_1 register  ***************/
8252 
#define USB_COUNT4_TX_1_COUNT4_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 4 (high) */
8253 
 
8254 
/****************  Bit definition for USB_COUNT5_TX_0 register  ***************/
8255 
#define USB_COUNT5_TX_0_COUNT5_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 5 (low) */
8256 
 
8257 
/****************  Bit definition for USB_COUNT5_TX_1 register  ***************/
8258 
#define USB_COUNT5_TX_1_COUNT5_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 5 (high) */
8259 
 
8260 
/****************  Bit definition for USB_COUNT6_TX_0 register  ***************/
8261 
#define USB_COUNT6_TX_0_COUNT6_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 6 (low) */
8262 
 
8263 
/****************  Bit definition for USB_COUNT6_TX_1 register  ***************/
8264 
#define USB_COUNT6_TX_1_COUNT6_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 6 (high) */
8265 
 
8266 
/****************  Bit definition for USB_COUNT7_TX_0 register  ***************/
8267 
#define USB_COUNT7_TX_0_COUNT7_TX_0           (0x000003FFU)                    /*!< Transmission Byte Count 7 (low) */
8268 
 
8269 
/****************  Bit definition for USB_COUNT7_TX_1 register  ***************/
8270 
#define USB_COUNT7_TX_1_COUNT7_TX_1           (0x03FF0000U)                    /*!< Transmission Byte Count 7 (high) */
8271 
 
8272 
/*----------------------------------------------------------------------------*/
8273 
 
8274 
/*****************  Bit definition for USB_ADDR0_RX register  *****************/
8275 
#define USB_ADDR0_RX_ADDR0_RX_Pos             (1U)                            
50 mjames 8276 
#define USB_ADDR0_RX_ADDR0_RX_Msk             (0x7FFFUL << USB_ADDR0_RX_ADDR0_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8277 
#define USB_ADDR0_RX_ADDR0_RX                 USB_ADDR0_RX_ADDR0_RX_Msk        /*!< Reception Buffer Address 0 */
8278 
 
8279 
/*****************  Bit definition for USB_ADDR1_RX register  *****************/
8280 
#define USB_ADDR1_RX_ADDR1_RX_Pos             (1U)                            
50 mjames 8281 
#define USB_ADDR1_RX_ADDR1_RX_Msk             (0x7FFFUL << USB_ADDR1_RX_ADDR1_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8282 
#define USB_ADDR1_RX_ADDR1_RX                 USB_ADDR1_RX_ADDR1_RX_Msk        /*!< Reception Buffer Address 1 */
8283 
 
8284 
/*****************  Bit definition for USB_ADDR2_RX register  *****************/
8285 
#define USB_ADDR2_RX_ADDR2_RX_Pos             (1U)                            
50 mjames 8286 
#define USB_ADDR2_RX_ADDR2_RX_Msk             (0x7FFFUL << USB_ADDR2_RX_ADDR2_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8287 
#define USB_ADDR2_RX_ADDR2_RX                 USB_ADDR2_RX_ADDR2_RX_Msk        /*!< Reception Buffer Address 2 */
8288 
 
8289 
/*****************  Bit definition for USB_ADDR3_RX register  *****************/
8290 
#define USB_ADDR3_RX_ADDR3_RX_Pos             (1U)                            
50 mjames 8291 
#define USB_ADDR3_RX_ADDR3_RX_Msk             (0x7FFFUL << USB_ADDR3_RX_ADDR3_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8292 
#define USB_ADDR3_RX_ADDR3_RX                 USB_ADDR3_RX_ADDR3_RX_Msk        /*!< Reception Buffer Address 3 */
8293 
 
8294 
/*****************  Bit definition for USB_ADDR4_RX register  *****************/
8295 
#define USB_ADDR4_RX_ADDR4_RX_Pos             (1U)                            
50 mjames 8296 
#define USB_ADDR4_RX_ADDR4_RX_Msk             (0x7FFFUL << USB_ADDR4_RX_ADDR4_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8297 
#define USB_ADDR4_RX_ADDR4_RX                 USB_ADDR4_RX_ADDR4_RX_Msk        /*!< Reception Buffer Address 4 */
8298 
 
8299 
/*****************  Bit definition for USB_ADDR5_RX register  *****************/
8300 
#define USB_ADDR5_RX_ADDR5_RX_Pos             (1U)                            
50 mjames 8301 
#define USB_ADDR5_RX_ADDR5_RX_Msk             (0x7FFFUL << USB_ADDR5_RX_ADDR5_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8302 
#define USB_ADDR5_RX_ADDR5_RX                 USB_ADDR5_RX_ADDR5_RX_Msk        /*!< Reception Buffer Address 5 */
8303 
 
8304 
/*****************  Bit definition for USB_ADDR6_RX register  *****************/
8305 
#define USB_ADDR6_RX_ADDR6_RX_Pos             (1U)                            
50 mjames 8306 
#define USB_ADDR6_RX_ADDR6_RX_Msk             (0x7FFFUL << USB_ADDR6_RX_ADDR6_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8307 
#define USB_ADDR6_RX_ADDR6_RX                 USB_ADDR6_RX_ADDR6_RX_Msk        /*!< Reception Buffer Address 6 */
8308 
 
8309 
/*****************  Bit definition for USB_ADDR7_RX register  *****************/
8310 
#define USB_ADDR7_RX_ADDR7_RX_Pos             (1U)                            
50 mjames 8311 
#define USB_ADDR7_RX_ADDR7_RX_Msk             (0x7FFFUL << USB_ADDR7_RX_ADDR7_RX_Pos) /*!< 0x0000FFFE */
30 mjames 8312 
#define USB_ADDR7_RX_ADDR7_RX                 USB_ADDR7_RX_ADDR7_RX_Msk        /*!< Reception Buffer Address 7 */
8313 
 
8314 
/*----------------------------------------------------------------------------*/
8315 
 
8316 
/*****************  Bit definition for USB_COUNT0_RX register  ****************/
8317 
#define USB_COUNT0_RX_COUNT0_RX_Pos           (0U)                            
50 mjames 8318 
#define USB_COUNT0_RX_COUNT0_RX_Msk           (0x3FFUL << USB_COUNT0_RX_COUNT0_RX_Pos) /*!< 0x000003FF */
30 mjames 8319 
#define USB_COUNT0_RX_COUNT0_RX               USB_COUNT0_RX_COUNT0_RX_Msk      /*!< Reception Byte Count */
8320 
 
8321 
#define USB_COUNT0_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8322 
#define USB_COUNT0_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8323 
#define USB_COUNT0_RX_NUM_BLOCK               USB_COUNT0_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8324 
#define USB_COUNT0_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8325 
#define USB_COUNT0_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8326 
#define USB_COUNT0_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8327 
#define USB_COUNT0_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8328 
#define USB_COUNT0_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT0_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8329 
 
8330 
#define USB_COUNT0_RX_BLSIZE_Pos              (15U)                            
50 mjames 8331 
#define USB_COUNT0_RX_BLSIZE_Msk              (0x1UL << USB_COUNT0_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8332 
#define USB_COUNT0_RX_BLSIZE                  USB_COUNT0_RX_BLSIZE_Msk         /*!< BLock SIZE */
8333 
 
8334 
/*****************  Bit definition for USB_COUNT1_RX register  ****************/
8335 
#define USB_COUNT1_RX_COUNT1_RX_Pos           (0U)                            
50 mjames 8336 
#define USB_COUNT1_RX_COUNT1_RX_Msk           (0x3FFUL << USB_COUNT1_RX_COUNT1_RX_Pos) /*!< 0x000003FF */
30 mjames 8337 
#define USB_COUNT1_RX_COUNT1_RX               USB_COUNT1_RX_COUNT1_RX_Msk      /*!< Reception Byte Count */
8338 
 
8339 
#define USB_COUNT1_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8340 
#define USB_COUNT1_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8341 
#define USB_COUNT1_RX_NUM_BLOCK               USB_COUNT1_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8342 
#define USB_COUNT1_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8343 
#define USB_COUNT1_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8344 
#define USB_COUNT1_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8345 
#define USB_COUNT1_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8346 
#define USB_COUNT1_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT1_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8347 
 
8348 
#define USB_COUNT1_RX_BLSIZE_Pos              (15U)                            
50 mjames 8349 
#define USB_COUNT1_RX_BLSIZE_Msk              (0x1UL << USB_COUNT1_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8350 
#define USB_COUNT1_RX_BLSIZE                  USB_COUNT1_RX_BLSIZE_Msk         /*!< BLock SIZE */
8351 
 
8352 
/*****************  Bit definition for USB_COUNT2_RX register  ****************/
8353 
#define USB_COUNT2_RX_COUNT2_RX_Pos           (0U)                            
50 mjames 8354 
#define USB_COUNT2_RX_COUNT2_RX_Msk           (0x3FFUL << USB_COUNT2_RX_COUNT2_RX_Pos) /*!< 0x000003FF */
30 mjames 8355 
#define USB_COUNT2_RX_COUNT2_RX               USB_COUNT2_RX_COUNT2_RX_Msk      /*!< Reception Byte Count */
8356 
 
8357 
#define USB_COUNT2_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8358 
#define USB_COUNT2_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8359 
#define USB_COUNT2_RX_NUM_BLOCK               USB_COUNT2_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8360 
#define USB_COUNT2_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8361 
#define USB_COUNT2_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8362 
#define USB_COUNT2_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8363 
#define USB_COUNT2_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8364 
#define USB_COUNT2_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT2_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8365 
 
8366 
#define USB_COUNT2_RX_BLSIZE_Pos              (15U)                            
50 mjames 8367 
#define USB_COUNT2_RX_BLSIZE_Msk              (0x1UL << USB_COUNT2_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8368 
#define USB_COUNT2_RX_BLSIZE                  USB_COUNT2_RX_BLSIZE_Msk         /*!< BLock SIZE */
8369 
 
8370 
/*****************  Bit definition for USB_COUNT3_RX register  ****************/
8371 
#define USB_COUNT3_RX_COUNT3_RX_Pos           (0U)                            
50 mjames 8372 
#define USB_COUNT3_RX_COUNT3_RX_Msk           (0x3FFUL << USB_COUNT3_RX_COUNT3_RX_Pos) /*!< 0x000003FF */
30 mjames 8373 
#define USB_COUNT3_RX_COUNT3_RX               USB_COUNT3_RX_COUNT3_RX_Msk      /*!< Reception Byte Count */
8374 
 
8375 
#define USB_COUNT3_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8376 
#define USB_COUNT3_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8377 
#define USB_COUNT3_RX_NUM_BLOCK               USB_COUNT3_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8378 
#define USB_COUNT3_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8379 
#define USB_COUNT3_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8380 
#define USB_COUNT3_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8381 
#define USB_COUNT3_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8382 
#define USB_COUNT3_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT3_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8383 
 
8384 
#define USB_COUNT3_RX_BLSIZE_Pos              (15U)                            
50 mjames 8385 
#define USB_COUNT3_RX_BLSIZE_Msk              (0x1UL << USB_COUNT3_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8386 
#define USB_COUNT3_RX_BLSIZE                  USB_COUNT3_RX_BLSIZE_Msk         /*!< BLock SIZE */
8387 
 
8388 
/*****************  Bit definition for USB_COUNT4_RX register  ****************/
8389 
#define USB_COUNT4_RX_COUNT4_RX_Pos           (0U)                            
50 mjames 8390 
#define USB_COUNT4_RX_COUNT4_RX_Msk           (0x3FFUL << USB_COUNT4_RX_COUNT4_RX_Pos) /*!< 0x000003FF */
30 mjames 8391 
#define USB_COUNT4_RX_COUNT4_RX               USB_COUNT4_RX_COUNT4_RX_Msk      /*!< Reception Byte Count */
8392 
 
8393 
#define USB_COUNT4_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8394 
#define USB_COUNT4_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8395 
#define USB_COUNT4_RX_NUM_BLOCK               USB_COUNT4_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8396 
#define USB_COUNT4_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8397 
#define USB_COUNT4_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8398 
#define USB_COUNT4_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8399 
#define USB_COUNT4_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8400 
#define USB_COUNT4_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT4_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8401 
 
8402 
#define USB_COUNT4_RX_BLSIZE_Pos              (15U)                            
50 mjames 8403 
#define USB_COUNT4_RX_BLSIZE_Msk              (0x1UL << USB_COUNT4_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8404 
#define USB_COUNT4_RX_BLSIZE                  USB_COUNT4_RX_BLSIZE_Msk         /*!< BLock SIZE */
8405 
 
8406 
/*****************  Bit definition for USB_COUNT5_RX register  ****************/
8407 
#define USB_COUNT5_RX_COUNT5_RX_Pos           (0U)                            
50 mjames 8408 
#define USB_COUNT5_RX_COUNT5_RX_Msk           (0x3FFUL << USB_COUNT5_RX_COUNT5_RX_Pos) /*!< 0x000003FF */
30 mjames 8409 
#define USB_COUNT5_RX_COUNT5_RX               USB_COUNT5_RX_COUNT5_RX_Msk      /*!< Reception Byte Count */
8410 
 
8411 
#define USB_COUNT5_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8412 
#define USB_COUNT5_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8413 
#define USB_COUNT5_RX_NUM_BLOCK               USB_COUNT5_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8414 
#define USB_COUNT5_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8415 
#define USB_COUNT5_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8416 
#define USB_COUNT5_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8417 
#define USB_COUNT5_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8418 
#define USB_COUNT5_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT5_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8419 
 
8420 
#define USB_COUNT5_RX_BLSIZE_Pos              (15U)                            
50 mjames 8421 
#define USB_COUNT5_RX_BLSIZE_Msk              (0x1UL << USB_COUNT5_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8422 
#define USB_COUNT5_RX_BLSIZE                  USB_COUNT5_RX_BLSIZE_Msk         /*!< BLock SIZE */
8423 
 
8424 
/*****************  Bit definition for USB_COUNT6_RX register  ****************/
8425 
#define USB_COUNT6_RX_COUNT6_RX_Pos           (0U)                            
50 mjames 8426 
#define USB_COUNT6_RX_COUNT6_RX_Msk           (0x3FFUL << USB_COUNT6_RX_COUNT6_RX_Pos) /*!< 0x000003FF */
30 mjames 8427 
#define USB_COUNT6_RX_COUNT6_RX               USB_COUNT6_RX_COUNT6_RX_Msk      /*!< Reception Byte Count */
8428 
 
8429 
#define USB_COUNT6_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8430 
#define USB_COUNT6_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8431 
#define USB_COUNT6_RX_NUM_BLOCK               USB_COUNT6_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8432 
#define USB_COUNT6_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8433 
#define USB_COUNT6_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8434 
#define USB_COUNT6_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8435 
#define USB_COUNT6_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8436 
#define USB_COUNT6_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT6_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8437 
 
8438 
#define USB_COUNT6_RX_BLSIZE_Pos              (15U)                            
50 mjames 8439 
#define USB_COUNT6_RX_BLSIZE_Msk              (0x1UL << USB_COUNT6_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8440 
#define USB_COUNT6_RX_BLSIZE                  USB_COUNT6_RX_BLSIZE_Msk         /*!< BLock SIZE */
8441 
 
8442 
/*****************  Bit definition for USB_COUNT7_RX register  ****************/
8443 
#define USB_COUNT7_RX_COUNT7_RX_Pos           (0U)                            
50 mjames 8444 
#define USB_COUNT7_RX_COUNT7_RX_Msk           (0x3FFUL << USB_COUNT7_RX_COUNT7_RX_Pos) /*!< 0x000003FF */
30 mjames 8445 
#define USB_COUNT7_RX_COUNT7_RX               USB_COUNT7_RX_COUNT7_RX_Msk      /*!< Reception Byte Count */
8446 
 
8447 
#define USB_COUNT7_RX_NUM_BLOCK_Pos           (10U)                            
50 mjames 8448 
#define USB_COUNT7_RX_NUM_BLOCK_Msk           (0x1FUL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00007C00 */
30 mjames 8449 
#define USB_COUNT7_RX_NUM_BLOCK               USB_COUNT7_RX_NUM_BLOCK_Msk      /*!< NUM_BLOCK[4:0] bits (Number of blocks) */
50 mjames 8450 
#define USB_COUNT7_RX_NUM_BLOCK_0             (0x01UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000400 */
8451 
#define USB_COUNT7_RX_NUM_BLOCK_1             (0x02UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00000800 */
8452 
#define USB_COUNT7_RX_NUM_BLOCK_2             (0x04UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00001000 */
8453 
#define USB_COUNT7_RX_NUM_BLOCK_3             (0x08UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00002000 */
8454 
#define USB_COUNT7_RX_NUM_BLOCK_4             (0x10UL << USB_COUNT7_RX_NUM_BLOCK_Pos) /*!< 0x00004000 */
30 mjames 8455 
 
8456 
#define USB_COUNT7_RX_BLSIZE_Pos              (15U)                            
50 mjames 8457 
#define USB_COUNT7_RX_BLSIZE_Msk              (0x1UL << USB_COUNT7_RX_BLSIZE_Pos) /*!< 0x00008000 */
30 mjames 8458 
#define USB_COUNT7_RX_BLSIZE                  USB_COUNT7_RX_BLSIZE_Msk         /*!< BLock SIZE */
8459 
 
8460 
/*----------------------------------------------------------------------------*/
8461 
 
8462 
/****************  Bit definition for USB_COUNT0_RX_0 register  ***************/
8463 
#define USB_COUNT0_RX_0_COUNT0_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8464 
 
8465 
#define USB_COUNT0_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8466 
#define USB_COUNT0_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8467 
#define USB_COUNT0_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8468 
#define USB_COUNT0_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8469 
#define USB_COUNT0_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8470 
#define USB_COUNT0_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8471 
 
8472 
#define USB_COUNT0_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8473 
 
8474 
/****************  Bit definition for USB_COUNT0_RX_1 register  ***************/
8475 
#define USB_COUNT0_RX_1_COUNT0_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8476 
 
8477 
#define USB_COUNT0_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8478 
#define USB_COUNT0_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 1 */
8479 
#define USB_COUNT0_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8480 
#define USB_COUNT0_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8481 
#define USB_COUNT0_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8482 
#define USB_COUNT0_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8483 
 
8484 
#define USB_COUNT0_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8485 
 
8486 
/****************  Bit definition for USB_COUNT1_RX_0 register  ***************/
8487 
#define USB_COUNT1_RX_0_COUNT1_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8488 
 
8489 
#define USB_COUNT1_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8490 
#define USB_COUNT1_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8491 
#define USB_COUNT1_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8492 
#define USB_COUNT1_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8493 
#define USB_COUNT1_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8494 
#define USB_COUNT1_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8495 
 
8496 
#define USB_COUNT1_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8497 
 
8498 
/****************  Bit definition for USB_COUNT1_RX_1 register  ***************/
8499 
#define USB_COUNT1_RX_1_COUNT1_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8500 
 
8501 
#define USB_COUNT1_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8502 
#define USB_COUNT1_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8503 
#define USB_COUNT1_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8504 
#define USB_COUNT1_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8505 
#define USB_COUNT1_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8506 
#define USB_COUNT1_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8507 
 
8508 
#define USB_COUNT1_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8509 
 
8510 
/****************  Bit definition for USB_COUNT2_RX_0 register  ***************/
8511 
#define USB_COUNT2_RX_0_COUNT2_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8512 
 
8513 
#define USB_COUNT2_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8514 
#define USB_COUNT2_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8515 
#define USB_COUNT2_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8516 
#define USB_COUNT2_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8517 
#define USB_COUNT2_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8518 
#define USB_COUNT2_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8519 
 
8520 
#define USB_COUNT2_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8521 
 
8522 
/****************  Bit definition for USB_COUNT2_RX_1 register  ***************/
8523 
#define USB_COUNT2_RX_1_COUNT2_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8524 
 
8525 
#define USB_COUNT2_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8526 
#define USB_COUNT2_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8527 
#define USB_COUNT2_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8528 
#define USB_COUNT2_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8529 
#define USB_COUNT2_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8530 
#define USB_COUNT2_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8531 
 
8532 
#define USB_COUNT2_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8533 
 
8534 
/****************  Bit definition for USB_COUNT3_RX_0 register  ***************/
8535 
#define USB_COUNT3_RX_0_COUNT3_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8536 
 
8537 
#define USB_COUNT3_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8538 
#define USB_COUNT3_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8539 
#define USB_COUNT3_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8540 
#define USB_COUNT3_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8541 
#define USB_COUNT3_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8542 
#define USB_COUNT3_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8543 
 
8544 
#define USB_COUNT3_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8545 
 
8546 
/****************  Bit definition for USB_COUNT3_RX_1 register  ***************/
8547 
#define USB_COUNT3_RX_1_COUNT3_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8548 
 
8549 
#define USB_COUNT3_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8550 
#define USB_COUNT3_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8551 
#define USB_COUNT3_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8552 
#define USB_COUNT3_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8553 
#define USB_COUNT3_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8554 
#define USB_COUNT3_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8555 
 
8556 
#define USB_COUNT3_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8557 
 
8558 
/****************  Bit definition for USB_COUNT4_RX_0 register  ***************/
8559 
#define USB_COUNT4_RX_0_COUNT4_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8560 
 
8561 
#define USB_COUNT4_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8562 
#define USB_COUNT4_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8563 
#define USB_COUNT4_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8564 
#define USB_COUNT4_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8565 
#define USB_COUNT4_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8566 
#define USB_COUNT4_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8567 
 
8568 
#define USB_COUNT4_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8569 
 
8570 
/****************  Bit definition for USB_COUNT4_RX_1 register  ***************/
8571 
#define USB_COUNT4_RX_1_COUNT4_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8572 
 
8573 
#define USB_COUNT4_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8574 
#define USB_COUNT4_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8575 
#define USB_COUNT4_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8576 
#define USB_COUNT4_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8577 
#define USB_COUNT4_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8578 
#define USB_COUNT4_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8579 
 
8580 
#define USB_COUNT4_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8581 
 
8582 
/****************  Bit definition for USB_COUNT5_RX_0 register  ***************/
8583 
#define USB_COUNT5_RX_0_COUNT5_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8584 
 
8585 
#define USB_COUNT5_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8586 
#define USB_COUNT5_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8587 
#define USB_COUNT5_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8588 
#define USB_COUNT5_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8589 
#define USB_COUNT5_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8590 
#define USB_COUNT5_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8591 
 
8592 
#define USB_COUNT5_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8593 
 
8594 
/****************  Bit definition for USB_COUNT5_RX_1 register  ***************/
8595 
#define USB_COUNT5_RX_1_COUNT5_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8596 
 
8597 
#define USB_COUNT5_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8598 
#define USB_COUNT5_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8599 
#define USB_COUNT5_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8600 
#define USB_COUNT5_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8601 
#define USB_COUNT5_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8602 
#define USB_COUNT5_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8603 
 
8604 
#define USB_COUNT5_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8605 
 
8606 
/***************  Bit definition for USB_COUNT6_RX_0  register  ***************/
8607 
#define USB_COUNT6_RX_0_COUNT6_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8608 
 
8609 
#define USB_COUNT6_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8610 
#define USB_COUNT6_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8611 
#define USB_COUNT6_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8612 
#define USB_COUNT6_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8613 
#define USB_COUNT6_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8614 
#define USB_COUNT6_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8615 
 
8616 
#define USB_COUNT6_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8617 
 
8618 
/****************  Bit definition for USB_COUNT6_RX_1 register  ***************/
8619 
#define USB_COUNT6_RX_1_COUNT6_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8620 
 
8621 
#define USB_COUNT6_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8622 
#define USB_COUNT6_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8623 
#define USB_COUNT6_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8624 
#define USB_COUNT6_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8625 
#define USB_COUNT6_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8626 
#define USB_COUNT6_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8627 
 
8628 
#define USB_COUNT6_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8629 
 
8630 
/***************  Bit definition for USB_COUNT7_RX_0 register  ****************/
8631 
#define USB_COUNT7_RX_0_COUNT7_RX_0           (0x000003FFU)                    /*!< Reception Byte Count (low) */
8632 
 
8633 
#define USB_COUNT7_RX_0_NUM_BLOCK_0           (0x00007C00U)                    /*!< NUM_BLOCK_0[4:0] bits (Number of blocks) (low) */
8634 
#define USB_COUNT7_RX_0_NUM_BLOCK_0_0         (0x00000400U)                    /*!< Bit 0 */
8635 
#define USB_COUNT7_RX_0_NUM_BLOCK_0_1         (0x00000800U)                    /*!< Bit 1 */
8636 
#define USB_COUNT7_RX_0_NUM_BLOCK_0_2         (0x00001000U)                    /*!< Bit 2 */
8637 
#define USB_COUNT7_RX_0_NUM_BLOCK_0_3         (0x00002000U)                    /*!< Bit 3 */
8638 
#define USB_COUNT7_RX_0_NUM_BLOCK_0_4         (0x00004000U)                    /*!< Bit 4 */
8639 
 
8640 
#define USB_COUNT7_RX_0_BLSIZE_0              (0x00008000U)                    /*!< BLock SIZE (low) */
8641 
 
8642 
/***************  Bit definition for USB_COUNT7_RX_1 register  ****************/
8643 
#define USB_COUNT7_RX_1_COUNT7_RX_1           (0x03FF0000U)                    /*!< Reception Byte Count (high) */
8644 
 
8645 
#define USB_COUNT7_RX_1_NUM_BLOCK_1           (0x7C000000U)                    /*!< NUM_BLOCK_1[4:0] bits (Number of blocks) (high) */
8646 
#define USB_COUNT7_RX_1_NUM_BLOCK_1_0         (0x04000000U)                    /*!< Bit 0 */
8647 
#define USB_COUNT7_RX_1_NUM_BLOCK_1_1         (0x08000000U)                    /*!< Bit 1 */
8648 
#define USB_COUNT7_RX_1_NUM_BLOCK_1_2         (0x10000000U)                    /*!< Bit 2 */
8649 
#define USB_COUNT7_RX_1_NUM_BLOCK_1_3         (0x20000000U)                    /*!< Bit 3 */
8650 
#define USB_COUNT7_RX_1_NUM_BLOCK_1_4         (0x40000000U)                    /*!< Bit 4 */
8651 
 
8652 
#define USB_COUNT7_RX_1_BLSIZE_1              (0x80000000U)                    /*!< BLock SIZE (high) */
8653 
 
8654 
/******************************************************************************/
8655 
/*                                                                            */
8656 
/*                         Window WATCHDOG (WWDG)                             */
8657 
/*                                                                            */
8658 
/******************************************************************************/
8659 
 
8660 
/*******************  Bit definition for WWDG_CR register  ********************/
8661 
#define WWDG_CR_T_Pos                       (0U)                              
50 mjames 8662 
#define WWDG_CR_T_Msk                       (0x7FUL << WWDG_CR_T_Pos)           /*!< 0x0000007F */
30 mjames 8663 
#define WWDG_CR_T                           WWDG_CR_T_Msk                      /*!< T[6:0] bits (7-Bit counter (MSB to LSB)) */
50 mjames 8664 
#define WWDG_CR_T_0                         (0x01UL << WWDG_CR_T_Pos)           /*!< 0x00000001 */
8665 
#define WWDG_CR_T_1                         (0x02UL << WWDG_CR_T_Pos)           /*!< 0x00000002 */
8666 
#define WWDG_CR_T_2                         (0x04UL << WWDG_CR_T_Pos)           /*!< 0x00000004 */
8667 
#define WWDG_CR_T_3                         (0x08UL << WWDG_CR_T_Pos)           /*!< 0x00000008 */
8668 
#define WWDG_CR_T_4                         (0x10UL << WWDG_CR_T_Pos)           /*!< 0x00000010 */
8669 
#define WWDG_CR_T_5                         (0x20UL << WWDG_CR_T_Pos)           /*!< 0x00000020 */
8670 
#define WWDG_CR_T_6                         (0x40UL << WWDG_CR_T_Pos)           /*!< 0x00000040 */
30 mjames 8671 
 
8672 
/* Legacy defines */
8673 
#define  WWDG_CR_T0 WWDG_CR_T_0
8674 
#define  WWDG_CR_T1 WWDG_CR_T_1
8675 
#define  WWDG_CR_T2 WWDG_CR_T_2
8676 
#define  WWDG_CR_T3 WWDG_CR_T_3
8677 
#define  WWDG_CR_T4 WWDG_CR_T_4
8678 
#define  WWDG_CR_T5 WWDG_CR_T_5
8679 
#define  WWDG_CR_T6 WWDG_CR_T_6
8680 
 
8681 
#define WWDG_CR_WDGA_Pos                    (7U)                              
50 mjames 8682 
#define WWDG_CR_WDGA_Msk                    (0x1UL << WWDG_CR_WDGA_Pos)         /*!< 0x00000080 */
30 mjames 8683 
#define WWDG_CR_WDGA                        WWDG_CR_WDGA_Msk                   /*!< Activation bit */
8684 
 
8685 
/*******************  Bit definition for WWDG_CFR register  *******************/
8686 
#define WWDG_CFR_W_Pos                      (0U)                              
50 mjames 8687 
#define WWDG_CFR_W_Msk                      (0x7FUL << WWDG_CFR_W_Pos)          /*!< 0x0000007F */
30 mjames 8688 
#define WWDG_CFR_W                          WWDG_CFR_W_Msk                     /*!< W[6:0] bits (7-bit window value) */
50 mjames 8689 
#define WWDG_CFR_W_0                        (0x01UL << WWDG_CFR_W_Pos)          /*!< 0x00000001 */
8690 
#define WWDG_CFR_W_1                        (0x02UL << WWDG_CFR_W_Pos)          /*!< 0x00000002 */
8691 
#define WWDG_CFR_W_2                        (0x04UL << WWDG_CFR_W_Pos)          /*!< 0x00000004 */
8692 
#define WWDG_CFR_W_3                        (0x08UL << WWDG_CFR_W_Pos)          /*!< 0x00000008 */
8693 
#define WWDG_CFR_W_4                        (0x10UL << WWDG_CFR_W_Pos)          /*!< 0x00000010 */
8694 
#define WWDG_CFR_W_5                        (0x20UL << WWDG_CFR_W_Pos)          /*!< 0x00000020 */
8695 
#define WWDG_CFR_W_6                        (0x40UL << WWDG_CFR_W_Pos)          /*!< 0x00000040 */
30 mjames 8696 
 
8697 
/* Legacy defines */
8698 
#define  WWDG_CFR_W0 WWDG_CFR_W_0
8699 
#define  WWDG_CFR_W1 WWDG_CFR_W_1
8700 
#define  WWDG_CFR_W2 WWDG_CFR_W_2
8701 
#define  WWDG_CFR_W3 WWDG_CFR_W_3
8702 
#define  WWDG_CFR_W4 WWDG_CFR_W_4
8703 
#define  WWDG_CFR_W5 WWDG_CFR_W_5
8704 
#define  WWDG_CFR_W6 WWDG_CFR_W_6
8705 
 
8706 
#define WWDG_CFR_WDGTB_Pos                  (7U)                              
50 mjames 8707 
#define WWDG_CFR_WDGTB_Msk                  (0x3UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000180 */
30 mjames 8708 
#define WWDG_CFR_WDGTB                      WWDG_CFR_WDGTB_Msk                 /*!< WDGTB[1:0] bits (Timer Base) */
50 mjames 8709 
#define WWDG_CFR_WDGTB_0                    (0x1UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000080 */
8710 
#define WWDG_CFR_WDGTB_1                    (0x2UL << WWDG_CFR_WDGTB_Pos)       /*!< 0x00000100 */
30 mjames 8711 
 
8712 
/* Legacy defines */
8713 
#define  WWDG_CFR_WDGTB0 WWDG_CFR_WDGTB_0
8714 
#define  WWDG_CFR_WDGTB1 WWDG_CFR_WDGTB_1
8715 
 
8716 
#define WWDG_CFR_EWI_Pos                    (9U)                              
50 mjames 8717 
#define WWDG_CFR_EWI_Msk                    (0x1UL << WWDG_CFR_EWI_Pos)         /*!< 0x00000200 */
30 mjames 8718 
#define WWDG_CFR_EWI                        WWDG_CFR_EWI_Msk                   /*!< Early Wakeup Interrupt */
8719 
 
8720 
/*******************  Bit definition for WWDG_SR register  ********************/
8721 
#define WWDG_SR_EWIF_Pos                    (0U)                              
50 mjames 8722 
#define WWDG_SR_EWIF_Msk                    (0x1UL << WWDG_SR_EWIF_Pos)         /*!< 0x00000001 */
30 mjames 8723 
#define WWDG_SR_EWIF                        WWDG_SR_EWIF_Msk                   /*!< Early Wakeup Interrupt Flag */
8724 
 
8725 
 /**
8726 
  * @}
8727 
  */
8728 
/** @addtogroup Exported_macro
8729 
  * @{
8730 
  */
8731 
 
8732 
/****************************** ADC Instances *********************************/
8733 
#define IS_ADC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == ADC1)
8734 
 
8735 
#define IS_ADC_COMMON_INSTANCE(INSTANCE) ((INSTANCE) == ADC1_COMMON)
8736 
 
8737 
/****************************** AES Instances *********************************/
8738 
#define IS_AES_ALL_INSTANCE(INSTANCE) ((INSTANCE) == AES)
8739 
 
8740 
/******************************** COMP Instances ******************************/
8741 
#define IS_COMP_ALL_INSTANCE(INSTANCE) (((INSTANCE) == COMP1) || \
8742 
                                        ((INSTANCE) == COMP2))
8743 
 
8744 
#define IS_COMP_COMMON_INSTANCE(COMMON_INSTANCE) ((COMMON_INSTANCE) == COMP12_COMMON)
8745 
 
8746 
/****************************** CRC Instances *********************************/
8747 
#define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
8748 
 
8749 
/****************************** DAC Instances *********************************/
8750 
#define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
8751 
 
8752 
/****************************** DMA Instances *********************************/
8753 
#define IS_DMA_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Channel1) || \
8754 
                                       ((INSTANCE) == DMA1_Channel2) || \
8755 
                                       ((INSTANCE) == DMA1_Channel3) || \
8756 
                                       ((INSTANCE) == DMA1_Channel4) || \
8757 
                                       ((INSTANCE) == DMA1_Channel5) || \
8758 
                                       ((INSTANCE) == DMA1_Channel6) || \
8759 
                                       ((INSTANCE) == DMA1_Channel7) || \
8760 
                                       ((INSTANCE) == DMA2_Channel1) || \
8761 
                                       ((INSTANCE) == DMA2_Channel2) || \
8762 
                                       ((INSTANCE) == DMA2_Channel3) || \
8763 
                                       ((INSTANCE) == DMA2_Channel4) || \
8764 
                                       ((INSTANCE) == DMA2_Channel5))
8765 
 
8766 
/******************************* GPIO Instances *******************************/
8767 
#define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
8768 
                                        ((INSTANCE) == GPIOB) || \
8769 
                                        ((INSTANCE) == GPIOC) || \
8770 
                                        ((INSTANCE) == GPIOD) || \
8771 
                                        ((INSTANCE) == GPIOE) || \
8772 
                                        ((INSTANCE) == GPIOF) || \
8773 
                                        ((INSTANCE) == GPIOG) || \
8774 
                                        ((INSTANCE) == GPIOH))
8775 
 
8776 
/**************************** GPIO Alternate Function Instances ***************/
8777 
#define IS_GPIO_AF_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
8778 
 
8779 
/**************************** GPIO Lock Instances *****************************/
8780 
/* On L1, all GPIO Bank support the Lock mechanism */
8781 
#define IS_GPIO_LOCK_INSTANCE(INSTANCE) IS_GPIO_ALL_INSTANCE(INSTANCE)
8782 
 
8783 
/******************************** I2C Instances *******************************/
8784 
#define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
8785 
                                       ((INSTANCE) == I2C2))
8786 
 
8787 
/****************************** SMBUS Instances *******************************/
8788 
#define IS_SMBUS_ALL_INSTANCE(INSTANCE) IS_I2C_ALL_INSTANCE(INSTANCE)
8789 
 
8790 
/******************************** I2S Instances *******************************/
8791 
#define IS_I2S_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI2) || \
8792 
                                       ((INSTANCE) == SPI3))
8793 
/****************************** IWDG Instances ********************************/
8794 
#define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
8795 
 
8796 
/****************************** OPAMP Instances *******************************/
8797 
#define IS_OPAMP_ALL_INSTANCE(INSTANCE) (((INSTANCE) == OPAMP1) || \
8798 
                                         ((INSTANCE) == OPAMP2))
8799 
 
8800 
#define IS_OPAMP_COMMON_INSTANCE(COMMON_INSTANCE) ((COMMON_INSTANCE) == OPAMP12_COMMON)
8801 
 
8802 
/****************************** RTC Instances *********************************/
8803 
#define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
8804 
 
8805 
/******************************** SPI Instances *******************************/
8806 
#define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
8807 
                                       ((INSTANCE) == SPI2) || \
8808 
                                       ((INSTANCE) == SPI3))
8809 
 
8810 
/****************************** TIM Instances *********************************/
8811 
#define IS_TIM_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
8812 
                                   ((INSTANCE) == TIM3)    || \
8813 
                                   ((INSTANCE) == TIM4)    || \
8814 
                                   ((INSTANCE) == TIM5)    || \
8815 
                                   ((INSTANCE) == TIM6)    || \
8816 
                                   ((INSTANCE) == TIM7)    || \
8817 
                                   ((INSTANCE) == TIM9)    || \
8818 
                                   ((INSTANCE) == TIM10)   || \
8819 
                                   ((INSTANCE) == TIM11))
8820 
 
8821 
#define IS_TIM_CC1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8822 
                                       ((INSTANCE) == TIM3)  || \
8823 
                                       ((INSTANCE) == TIM4)  || \
8824 
                                       ((INSTANCE) == TIM5)  || \
8825 
                                       ((INSTANCE) == TIM9)  || \
8826 
                                       ((INSTANCE) == TIM10) || \
8827 
                                       ((INSTANCE) == TIM11))
8828 
 
8829 
#define IS_TIM_CC2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8830 
                                       ((INSTANCE) == TIM3)  || \
8831 
                                       ((INSTANCE) == TIM4)  || \
8832 
                                       ((INSTANCE) == TIM5)  || \
8833 
                                       ((INSTANCE) == TIM9))
8834 
 
8835 
#define IS_TIM_CC3_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8836 
                                       ((INSTANCE) == TIM3)  || \
8837 
                                       ((INSTANCE) == TIM4)  || \
8838 
                                       ((INSTANCE) == TIM5))
8839 
 
8840 
#define IS_TIM_CC4_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8841 
                                       ((INSTANCE) == TIM3)  || \
8842 
                                       ((INSTANCE) == TIM4)  || \
8843 
                                       ((INSTANCE) == TIM5))
8844 
 
8845 
#define IS_TIM_CLOCKSOURCE_ETRMODE1_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8846 
                                                        ((INSTANCE) == TIM3)  || \
8847 
                                                        ((INSTANCE) == TIM4)  || \
8848 
                                                        ((INSTANCE) == TIM5)  || \
8849 
                                                        ((INSTANCE) == TIM9))
8850 
 
8851 
#define IS_TIM_CLOCKSOURCE_ETRMODE2_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8852 
                                                        ((INSTANCE) == TIM3)  || \
8853 
                                                        ((INSTANCE) == TIM4)  || \
8854 
                                                        ((INSTANCE) == TIM5)  || \
8855 
                                                        ((INSTANCE) == TIM9)  || \
8856 
                                                        ((INSTANCE) == TIM10) || \
8857 
                                                        ((INSTANCE) == TIM11))
8858 
 
8859 
#define IS_TIM_CLOCKSOURCE_TIX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8860 
                                                   ((INSTANCE) == TIM3)  || \
8861 
                                                   ((INSTANCE) == TIM4)  || \
8862 
                                                   ((INSTANCE) == TIM5)  || \
8863 
                                                   ((INSTANCE) == TIM9))
8864 
 
8865 
#define IS_TIM_CLOCKSOURCE_ITRX_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8866 
                                                    ((INSTANCE) == TIM3)  || \
8867 
                                                    ((INSTANCE) == TIM4)  || \
8868 
                                                    ((INSTANCE) == TIM5)  || \
8869 
                                                    ((INSTANCE) == TIM9))
8870 
 
8871 
#define IS_TIM_OCXREF_CLEAR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8872 
                                                ((INSTANCE) == TIM3)  || \
8873 
                                                ((INSTANCE) == TIM4))
8874 
 
8875 
#define IS_TIM_XOR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8876 
                                       ((INSTANCE) == TIM3)  || \
8877 
                                       ((INSTANCE) == TIM4)  || \
8878 
                                       ((INSTANCE) == TIM5))
8879 
 
8880 
#define IS_TIM_ETR_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8881 
                                       ((INSTANCE) == TIM3)  || \
8882 
                                       ((INSTANCE) == TIM4)  || \
50 mjames 8883 
                                       ((INSTANCE) == TIM5)  || \
8884 
                                       ((INSTANCE) == TIM9))
30 mjames 8885 
 
8886 
 
8887 
#define IS_TIM_MASTER_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8888 
                                          ((INSTANCE) == TIM3)  || \
8889 
                                          ((INSTANCE) == TIM4)  || \
8890 
                                          ((INSTANCE) == TIM5)  || \
8891 
                                          ((INSTANCE) == TIM6)  || \
8892 
                                          ((INSTANCE) == TIM7)  || \
8893 
                                          ((INSTANCE) == TIM9))
8894 
 
8895 
#define IS_TIM_SLAVE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8896 
                                         ((INSTANCE) == TIM3)  || \
8897 
                                         ((INSTANCE) == TIM4)  || \
8898 
                                         ((INSTANCE) == TIM9))
8899 
 
8900 
#define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE) ((INSTANCE) == TIM5)
8901 
 
8902 
#define IS_TIM_DMABURST_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8903 
                                            ((INSTANCE) == TIM3)  || \
8904 
                                            ((INSTANCE) == TIM4)  || \
8905 
                                            ((INSTANCE) == TIM5))
8906 
 
8907 
#define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
8908 
    ((((INSTANCE) == TIM2) &&                   \
8909 
     (((CHANNEL) == TIM_CHANNEL_1) ||          \
8910 
      ((CHANNEL) == TIM_CHANNEL_2) ||          \
8911 
      ((CHANNEL) == TIM_CHANNEL_3) ||          \
8912 
      ((CHANNEL) == TIM_CHANNEL_4)))           \
8913 
    ||                                         \
8914 
    (((INSTANCE) == TIM3) &&                   \
8915 
     (((CHANNEL) == TIM_CHANNEL_1) ||          \
8916 
      ((CHANNEL) == TIM_CHANNEL_2) ||          \
8917 
      ((CHANNEL) == TIM_CHANNEL_3) ||          \
8918 
      ((CHANNEL) == TIM_CHANNEL_4)))           \
8919 
    ||                                         \
8920 
    (((INSTANCE) == TIM4) &&                   \
8921 
     (((CHANNEL) == TIM_CHANNEL_1) ||          \
8922 
      ((CHANNEL) == TIM_CHANNEL_2) ||          \
8923 
      ((CHANNEL) == TIM_CHANNEL_3) ||          \
8924 
      ((CHANNEL) == TIM_CHANNEL_4)))           \
8925 
    ||                                         \
8926 
    (((INSTANCE) == TIM5) &&                   \
8927 
     (((CHANNEL) == TIM_CHANNEL_1) ||          \
8928 
      ((CHANNEL) == TIM_CHANNEL_2) ||          \
8929 
      ((CHANNEL) == TIM_CHANNEL_3) ||          \
8930 
      ((CHANNEL) == TIM_CHANNEL_4)))           \
8931 
    ||                                         \
8932 
    (((INSTANCE) == TIM9) &&                  \
8933 
     (((CHANNEL) == TIM_CHANNEL_1) ||          \
8934 
      ((CHANNEL) == TIM_CHANNEL_2)))           \
8935 
    ||                                         \
8936 
    (((INSTANCE) == TIM10) &&                  \
8937 
     (((CHANNEL) == TIM_CHANNEL_1)))           \
8938 
    ||                                         \
8939 
    (((INSTANCE) == TIM11) &&                  \
8940 
     (((CHANNEL) == TIM_CHANNEL_1))))
8941 
 
8942 
#define IS_TIM_CLOCK_DIVISION_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8943 
                                                  ((INSTANCE) == TIM3)  || \
8944 
                                                  ((INSTANCE) == TIM4)  || \
8945 
                                                  ((INSTANCE) == TIM5)  || \
8946 
                                                  ((INSTANCE) == TIM9)  || \
8947 
                                                  ((INSTANCE) == TIM10) || \
8948 
                                                  ((INSTANCE) == TIM11))
8949 
 
8950 
#define IS_TIM_DMA_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
8951 
                                       ((INSTANCE) == TIM3)    || \
8952 
                                       ((INSTANCE) == TIM4)    || \
8953 
                                       ((INSTANCE) == TIM5)    || \
8954 
                                       ((INSTANCE) == TIM6)    || \
8955 
                                       ((INSTANCE) == TIM7))
8956 
 
8957 
#define IS_TIM_DMA_CC_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8958 
                                          ((INSTANCE) == TIM3)  || \
8959 
                                          ((INSTANCE) == TIM4)  || \
8960 
                                          ((INSTANCE) == TIM5))
8961 
 
8962 
#define IS_TIM_COUNTER_MODE_SELECT_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
8963 
                                                       ((INSTANCE) == TIM3)    || \
8964 
                                                       ((INSTANCE) == TIM4)    || \
8965 
                                                       ((INSTANCE) == TIM5)    || \
8966 
                                                       ((INSTANCE) == TIM9))
8967 
 
8968 
#define IS_TIM_ENCODER_INTERFACE_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8969 
                                                     ((INSTANCE) == TIM3)  || \
8970 
                                                     ((INSTANCE) == TIM4)  || \
8971 
                                                     ((INSTANCE) == TIM5)  || \
8972 
                                                     ((INSTANCE) == TIM9))
8973 
 
8974 
#define IS_TIM_REMAP_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)    || \
8975 
                                         ((INSTANCE) == TIM3)    || \
8976 
                                         ((INSTANCE) == TIM9)    || \
8977 
                                         ((INSTANCE) == TIM10)   || \
8978 
                                         ((INSTANCE) == TIM11))
8979 
 
8980 
/******************** USART Instances : Synchronous mode **********************/                                          
8981 
#define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
8982 
                                     ((INSTANCE) == USART2) || \
8983 
                                     ((INSTANCE) == USART3))
8984 
 
8985 
/******************** UART Instances : Asynchronous mode **********************/
8986 
#define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
8987 
                                    ((INSTANCE) == USART2) || \
8988 
                                    ((INSTANCE) == USART3) || \
8989 
                                    ((INSTANCE) == UART4)  || \
8990 
                                    ((INSTANCE) == UART5))
8991 
 
8992 
/******************** UART Instances : Half-Duplex mode **********************/
8993 
#define IS_UART_HALFDUPLEX_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
8994 
                                                 ((INSTANCE) == USART2) || \
8995 
                                                 ((INSTANCE) == USART3) || \
8996 
                                                 ((INSTANCE) == UART4)  || \
8997 
                                                 ((INSTANCE) == UART5))                                      
8998 
 
8999 
/******************** UART Instances : LIN mode **********************/
9000 
#define IS_UART_LIN_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
9001 
                                          ((INSTANCE) == USART2) || \
9002 
                                          ((INSTANCE) == USART3) || \
9003 
                                          ((INSTANCE) == UART4)  || \
9004 
                                          ((INSTANCE) == UART5))
9005 
 
9006 
/****************** UART Instances : Hardware Flow control ********************/                                    
9007 
#define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9008 
                                           ((INSTANCE) == USART2) || \
9009 
                                           ((INSTANCE) == USART3))
9010 
 
9011 
/********************* UART Instances : Smard card mode ***********************/
9012 
#define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9013 
                                         ((INSTANCE) == USART2) || \
9014 
                                         ((INSTANCE) == USART3))
9015 
 
9016 
/*********************** UART Instances : IRDA mode ***************************/
9017 
#define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9018 
                                    ((INSTANCE) == USART2) || \
9019 
                                    ((INSTANCE) == USART3) || \
9020 
                                    ((INSTANCE) == UART4)  || \
9021 
                                    ((INSTANCE) == UART5))
9022 
 
9023 
/***************** UART Instances : Multi-Processor mode **********************/
9024 
#define IS_UART_MULTIPROCESSOR_INSTANCE(INSTANCE)   (((INSTANCE) == USART1) || \
9025 
                                                     ((INSTANCE) == USART2) || \
9026 
                                                     ((INSTANCE) == USART3) || \
9027 
                                                     ((INSTANCE) == UART4)  || \
9028 
                                                     ((INSTANCE) == UART5))
9029 
 
9030 
/****************************** WWDG Instances ********************************/
9031 
#define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
9032 
 
9033 
 
9034 
/****************************** LCD Instances ********************************/
9035 
#define IS_LCD_ALL_INSTANCE(INSTANCE) ((INSTANCE) == LCD)
9036 
 
9037 
/****************************** USB Instances ********************************/
9038 
#define IS_USB_ALL_INSTANCE(INSTANCE) ((INSTANCE) == USB)
50 mjames 9039 
#define IS_PCD_ALL_INSTANCE           IS_USB_ALL_INSTANCE
30 mjames 9040 
 
9041 
/**
9042 
  * @}
9043 
  */
9044 
 
9045 
/******************************************************************************/
9046 
/*  For a painless codes migration between the STM32L1xx device product       */
9047 
/*  lines, the aliases defined below are put in place to overcome the         */
9048 
/*  differences in the interrupt handlers and IRQn definitions.               */
9049 
/*  No need to update developed interrupt code when moving across             */
9050 
/*  product lines within the same STM32L1 Family                              */
9051 
/******************************************************************************/
9052 
 
9053 
/* Aliases for __IRQn */
9054 
 
9055 
/* Aliases for __IRQHandler */
9056 
 
9057 
/**
9058 
  * @}
9059 
  */
9060 
 
9061 
/**
9062 
  * @}
9063 
  */
9064 
 
9065 
#ifdef __cplusplus
9066 
}
9067 
#endif /* __cplusplus */
9068 
 
9069 
#endif /* __STM32L162xDX_H */
9070 
 
9071 
 
9072 
 
9073 
/************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/